--- /srv/rebuilderd/tmp/rebuilderdgZLZaF/inputs/libfftw3-single3_3.3.10-2+b1_armhf.deb +++ /srv/rebuilderd/tmp/rebuilderdgZLZaF/out/libfftw3-single3_3.3.10-2+b1_armhf.deb ├── file list │ @@ -1,3 +1,3 @@ │ -rw-r--r-- 0 0 0 4 2024-11-29 16:21:01.000000 debian-binary │ -rw-r--r-- 0 0 0 1116 2024-11-29 16:21:01.000000 control.tar.xz │ --rw-r--r-- 0 0 0 518324 2024-11-29 16:21:01.000000 data.tar.xz │ +-rw-r--r-- 0 0 0 518416 2024-11-29 16:21:01.000000 data.tar.xz ├── control.tar.xz │ ├── control.tar │ │ ├── ./control │ │ │ @@ -1,13 +1,13 @@ │ │ │ Package: libfftw3-single3 │ │ │ Source: fftw3 (3.3.10-2) │ │ │ Version: 3.3.10-2+b1 │ │ │ Architecture: armhf │ │ │ Maintainer: Debian Science Maintainers │ │ │ -Installed-Size: 1092 │ │ │ +Installed-Size: 1132 │ │ │ Depends: libc6 (>= 2.34), libgomp1 (>= 4.9) │ │ │ Suggests: libfftw3-bin, libfftw3-dev │ │ │ Section: libs │ │ │ Priority: optional │ │ │ Multi-Arch: same │ │ │ Homepage: https://fftw.org │ │ │ Description: Library for computing Fast Fourier Transforms - Single precision │ │ ├── ./md5sums │ │ │ ├── ./md5sums │ │ │ │┄ Files differ ├── data.tar.xz │ ├── data.tar │ │ ├── file list │ │ │ @@ -1,12 +1,12 @@ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2024-11-29 16:21:01.000000 ./ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2024-11-29 16:21:01.000000 ./usr/ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2024-11-29 16:21:01.000000 ./usr/lib/ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2024-11-29 16:21:01.000000 ./usr/lib/arm-linux-gnueabihf/ │ │ │ --rw-r--r-- 0 root (0) root (0) 1045828 2024-11-29 16:21:01.000000 ./usr/lib/arm-linux-gnueabihf/libfftw3f.so.3.6.10 │ │ │ +-rw-r--r-- 0 root (0) root (0) 1086788 2024-11-29 16:21:01.000000 ./usr/lib/arm-linux-gnueabihf/libfftw3f.so.3.6.10 │ │ │ -rw-r--r-- 0 root (0) root (0) 17724 2024-11-29 16:21:01.000000 ./usr/lib/arm-linux-gnueabihf/libfftw3f_omp.so.3.6.10 │ │ │ -rw-r--r-- 0 root (0) root (0) 17724 2024-11-29 16:21:01.000000 ./usr/lib/arm-linux-gnueabihf/libfftw3f_threads.so.3.6.10 │ │ │ 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1085788 (bytes into file) │ │ │ │ Flags: 0x5000400, Version5 EABI, hard-float ABI │ │ │ │ Size of this header: 52 (bytes) │ │ │ │ Size of program headers: 32 (bytes) │ │ │ │ Number of program headers: 6 │ │ │ │ Size of section headers: 40 (bytes) │ │ │ │ Number of section headers: 25 │ │ │ │ Section header string table index: 24 │ │ │ ├── readelf --wide --program-header {} │ │ │ │ @@ -1,20 +1,20 @@ │ │ │ │ │ │ │ │ Elf file type is DYN (Shared object file) │ │ │ │ Entry point 0x0 │ │ │ │ There are 6 program headers, starting at offset 52 │ │ │ │ │ │ │ │ Program Headers: │ │ │ │ Type Offset VirtAddr PhysAddr FileSiz MemSiz Flg Align │ │ │ │ - LOAD 0x000000 0x00000000 0x00000000 0xf6ad8 0xf6ad8 R E 0x1000 │ │ │ │ - LOAD 0x0f7a38 0x000f7a38 0x000f7a38 0x075d4 0x077a8 RW 0x1000 │ │ │ │ - DYNAMIC 0x0feab8 0x000feab8 0x000feab8 0x00100 0x00100 RW 0x4 │ │ │ │ + LOAD 0x000000 0x00000000 0x00000000 0x100ee8 0x100ee8 R E 0x1000 │ │ │ │ + LOAD 0x101a38 0x00101a38 0x00101a38 0x075d4 0x077a8 RW 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strd r5, r6, [sp, #4] │ │ │ │ ldrd r5, r4, [sp, #28] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ cmp r4, #2 │ │ │ │ - beq.n 10432 │ │ │ │ + beq.n 104ac │ │ │ │ cmp r4, #4 │ │ │ │ - beq.n 10448 │ │ │ │ + beq.n 104c6 │ │ │ │ cmp r4, #1 │ │ │ │ - beq.n 1049e │ │ │ │ + beq.n 1051c │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 1042e │ │ │ │ + ble.n 1049a │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 1042e │ │ │ │ - movs r6, #0 │ │ │ │ + ble.n 1049a │ │ │ │ + mov.w r6, #0 │ │ │ │ mov.w r9, r3, lsl #2 │ │ │ │ add.w r4, r0, r4, lsl #2 │ │ │ │ mov r8, r6 │ │ │ │ mov r7, r6 │ │ │ │ add.w ip, r0, r8, lsl #2 │ │ │ │ add.w lr, r1, r6, lsl #2 │ │ │ │ vldmia ip!, {s15} │ │ │ │ cmp ip, r4 │ │ │ │ vstmia lr!, {s15} │ │ │ │ - bne.n 10416 │ │ │ │ - adds r7, #1 │ │ │ │ + bne.n 10480 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add r8, r3 │ │ │ │ + cmp r2, r7 │ │ │ │ add r6, r5 │ │ │ │ add r4, r9 │ │ │ │ - cmp r2, r7 │ │ │ │ - bne.n 1040e │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + bne.n 10478 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ lsls r4, r2, #31 │ │ │ │ - bmi.n 10480 │ │ │ │ + bmi.n 10500 │ │ │ │ cmp r5, #2 │ │ │ │ it eq │ │ │ │ cmpeq r3, #2 │ │ │ │ - bne.n 10480 │ │ │ │ + bne.n 10500 │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ - movs r5, #4 │ │ │ │ + mov.w r5, #4 │ │ │ │ mov r3, r5 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ cmp r2, #0 │ │ │ │ itt gt │ │ │ │ lslgt r3, r3, #2 │ │ │ │ lslgt r5, r5, #2 │ │ │ │ - ble.n 1042e │ │ │ │ + ble.n 1049a │ │ │ │ ldr.w ip, [r0] │ │ │ │ subs r2, #1 │ │ │ │ ldr r7, [r0, #4] │ │ │ │ ldr r6, [r0, #8] │ │ │ │ ldr r4, [r0, #12] │ │ │ │ add r0, r3 │ │ │ │ str.w ip, [r1] │ │ │ │ str r7, [r1, #4] │ │ │ │ str r6, [r1, #8] │ │ │ │ str r4, [r1, #12] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 10452 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + bne.n 104d0 │ │ │ │ + b.n 1049a │ │ │ │ add.w r3, r2, r2, lsr #31 │ │ │ │ - asrs r2, r3, #1 │ │ │ │ lsls r5, r3, #30 │ │ │ │ - bpl.n 1043e │ │ │ │ - movs r5, #2 │ │ │ │ + mov.w r2, r3, asr #1 │ │ │ │ + bpl.n 104b8 │ │ │ │ + mov.w r5, #2 │ │ │ │ mov r3, r5 │ │ │ │ cmp r2, #0 │ │ │ │ itt gt │ │ │ │ lslgt r3, r3, #2 │ │ │ │ lslgt r5, r5, #2 │ │ │ │ - ble.n 1042e │ │ │ │ + ble.n 1049a │ │ │ │ ldr r6, [r0, #0] │ │ │ │ subs r2, #1 │ │ │ │ ldr r4, [r0, #4] │ │ │ │ add r0, r3 │ │ │ │ str r6, [r1, #0] │ │ │ │ str r4, [r1, #4] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 1048a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + bne.n 1050a │ │ │ │ + b.n 1049a │ │ │ │ lsls r6, r2, #31 │ │ │ │ - bpl.n 104be │ │ │ │ + bpl.n 1053a │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 1042e │ │ │ │ + ble.n 1049a │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - bne.n 104ca │ │ │ │ + bne.n 10546 │ │ │ │ ldr.w r3, [r0], #4 │ │ │ │ subs r2, #1 │ │ │ │ str.w r3, [r1], #4 │ │ │ │ - bne.n 104ae │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + bne.n 1052c │ │ │ │ + b.n 1049a │ │ │ │ cmp r5, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ - beq.n 10472 │ │ │ │ + beq.n 104ee │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 1042e │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + ble.n 1049a │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ ldr r4, [r0, #0] │ │ │ │ subs r2, #1 │ │ │ │ - str r4, [r1, #0] │ │ │ │ add r0, r3 │ │ │ │ + str r4, [r1, #0] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 104ce │ │ │ │ - b.n 1042e │ │ │ │ + bne.n 1054e │ │ │ │ + b.n 1049a │ │ │ │ │ │ │ │ -000104dc : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +0001055c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - ldr.w sl, [sp, #60] @ 0x3c │ │ │ │ ldr r1, [sp, #48] @ 0x30 │ │ │ │ + ldr.w sl, [sp, #60] @ 0x3c │ │ │ │ cmp.w sl, #0 │ │ │ │ - ble.n 10550 │ │ │ │ + ble.n 105e4 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 10550 │ │ │ │ + ble.n 105e4 │ │ │ │ mov r8, r2 │ │ │ │ mov r9, r3 │ │ │ │ ldrd r3, r2, [sp, #52] @ 0x34 │ │ │ │ mov r6, r0 │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ ite ne │ │ │ │ movne r0, #1 │ │ │ │ moveq r0, #0 │ │ │ │ - bne.n 10556 │ │ │ │ + bne.n 105fc │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ add.w r1, r6, r1, lsl #2 │ │ │ │ mov r5, r0 │ │ │ │ mov r4, r0 │ │ │ │ mov.w fp, r3, lsl #2 │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ - lsls r2, r0, #2 │ │ │ │ + mov.w r2, r0, lsl #2 │ │ │ │ add.w r3, r6, ip │ │ │ │ - add.w lr, r8, r2 │ │ │ │ add ip, r7 │ │ │ │ + add.w lr, r8, r2 │ │ │ │ add r2, r9 │ │ │ │ vldmia r3!, {s14} │ │ │ │ vldmia ip!, {s15} │ │ │ │ cmp r3, r1 │ │ │ │ vstmia lr!, {s14} │ │ │ │ vstmia r2!, {s15} │ │ │ │ - bne.n 1052c │ │ │ │ + bne.n 105be │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add r1, fp │ │ │ │ cmp sl, r4 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ add r0, r3 │ │ │ │ - bne.n 1051a │ │ │ │ + bne.n 105aa │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w lr, r3, lsl #2 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ mov.w fp, #0 │ │ │ │ - str r6, [sp, #0] │ │ │ │ - str r7, [sp, #4] │ │ │ │ + strd r6, r7, [sp] │ │ │ │ mov r6, fp │ │ │ │ - mov.w ip, r3, lsl #2 │ │ │ │ mov r7, fp │ │ │ │ + mov.w ip, r3, lsl #2 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - lsls r2, r7, #2 │ │ │ │ - movs r0, #0 │ │ │ │ - adds r5, r3, r2 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ + mov.w r0, #0 │ │ │ │ + add.w r5, r3, r2 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r2, r3 │ │ │ │ mov.w r3, fp, lsl #2 │ │ │ │ add.w r4, r8, r3 │ │ │ │ add r3, r9 │ │ │ │ - vldr s14, [r5] │ │ │ │ - adds r0, #1 │ │ │ │ vldr s15, [r2] │ │ │ │ - add r5, lr │ │ │ │ + add.w r0, r0, #1 │ │ │ │ add r2, lr │ │ │ │ cmp r1, r0 │ │ │ │ + vldr s14, [r5] │ │ │ │ + add r5, lr │ │ │ │ vstr s14, [r4] │ │ │ │ add r4, ip │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, ip │ │ │ │ - bne.n 10582 │ │ │ │ + bne.n 1062e │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp sl, r6 │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ add fp, r3 │ │ │ │ - bne.n 1056c │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 10612 │ │ │ │ + b.n 105e4 │ │ │ │ │ │ │ │ -000105b4 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00010660 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ subs r4, r2, #0 │ │ │ │ - ble.n 105f8 │ │ │ │ - mov r5, r1 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + ble.n 106c2 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 105e4 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - adds r3, r0, r4 │ │ │ │ - adds r2, r1, r4 │ │ │ │ + mov r5, r1 │ │ │ │ + bne.n 106a6 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r3, r0, r4 │ │ │ │ + add.w r2, r1, r4 │ │ │ │ cmp r0, r2 │ │ │ │ it cc │ │ │ │ cmpcc r1, r3 │ │ │ │ - bcc.n 105fa │ │ │ │ + bcc.n 106ca │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ mov r2, r4 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ mov r0, r5 │ │ │ │ - movs r1, #0 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + mov.w r1, #0 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fd0c │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - movs r2, #0 │ │ │ │ - movs r5, #0 │ │ │ │ - adds r2, #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w r2, #0 │ │ │ │ + mov.w r5, #0 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r5, [r0, #0] │ │ │ │ + add r0, r3 │ │ │ │ cmp r4, r2 │ │ │ │ str r5, [r1, #0] │ │ │ │ - add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ - bne.n 105ea │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - movs r2, #0 │ │ │ │ + bne.n 106b2 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ + mov.w r2, #0 │ │ │ │ str.w r2, [r0], #4 │ │ │ │ - str.w r2, [r1], #4 │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 105fc │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - nop │ │ │ │ + str.w r2, [r1], #4 │ │ │ │ + bne.n 106ce │ │ │ │ + b.n 106c2 │ │ │ │ │ │ │ │ -0001060c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +000106dc : │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd ip, r5, [sp, #28] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r4, r7, [sp, #44] @ 0x2c │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + ldrd lr, r6, [sp, #36] @ 0x24 │ │ │ │ eor.w r9, r5, r5, asr #31 │ │ │ │ - sub.w r9, r9, r5, asr #31 │ │ │ │ eor.w r8, r4, r4, asr #31 │ │ │ │ + sub.w r9, r9, r5, asr #31 │ │ │ │ sub.w r8, r8, r4, asr #31 │ │ │ │ - ldrd lr, r6, [sp, #36] @ 0x24 │ │ │ │ cmp r9, r8 │ │ │ │ - bge.n 10644 │ │ │ │ - strd r4, r7, [sp, #44] @ 0x2c │ │ │ │ - strd lr, r6, [sp, #36] @ 0x24 │ │ │ │ + bge.n 1072e │ │ │ │ strd ip, r5, [sp, #28] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + strd lr, r6, [sp, #36] @ 0x24 │ │ │ │ + strd r4, r7, [sp, #44] @ 0x2c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fe1c │ │ │ │ - strd r5, lr, [sp, #44] @ 0x2c │ │ │ │ - strd r7, ip, [sp, #36] @ 0x24 │ │ │ │ strd r6, r4, [sp, #28] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - b.w fe1c │ │ │ │ + strd r7, ip, [sp, #36] @ 0x24 │ │ │ │ + strd r5, lr, [sp, #44] @ 0x2c │ │ │ │ + b.n 10718 │ │ │ │ │ │ │ │ -00010658 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +0001073c : │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r5, r6, [sp, #36] @ 0x24 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r7, r4, [sp, #44] @ 0x2c │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + ldrd ip, lr, [sp, #28] │ │ │ │ eor.w r9, r5, r5, asr #31 │ │ │ │ - sub.w r9, r9, r5, asr #31 │ │ │ │ eor.w r8, r4, r4, asr #31 │ │ │ │ + sub.w r9, r9, r5, asr #31 │ │ │ │ sub.w r8, r8, r4, asr #31 │ │ │ │ - ldrd ip, lr, [sp, #28] │ │ │ │ cmp r9, r8 │ │ │ │ - bge.n 10690 │ │ │ │ - strd r7, r4, [sp, #44] @ 0x2c │ │ │ │ - strd r5, r6, [sp, #36] @ 0x24 │ │ │ │ + bge.n 1078e │ │ │ │ strd ip, lr, [sp, #28] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + strd r5, r6, [sp, #36] @ 0x24 │ │ │ │ + strd r7, r4, [sp, #44] @ 0x2c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fe1c │ │ │ │ - strd lr, r5, [sp, #44] @ 0x2c │ │ │ │ - strd r4, ip, [sp, #36] @ 0x24 │ │ │ │ strd r6, r7, [sp, #28] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - b.w fe1c │ │ │ │ + strd r4, ip, [sp, #36] @ 0x24 │ │ │ │ + strd lr, r5, [sp, #44] @ 0x2c │ │ │ │ + b.n 10778 │ │ │ │ │ │ │ │ -000106a4 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +0001079c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ - sub sp, #12 │ │ │ │ mov r8, r1 │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #12 │ │ │ │ ldrd r6, lr, [sp, #48] @ 0x30 │ │ │ │ + ldr r3, [sp, #64] @ 0x40 │ │ │ │ cmp r3, #1 │ │ │ │ - beq.n 10790 │ │ │ │ + beq.n 108bc │ │ │ │ cmp r3, #2 │ │ │ │ - beq.n 10728 │ │ │ │ + beq.n 10848 │ │ │ │ cmp.w lr, #0 │ │ │ │ - ble.n 10722 │ │ │ │ + ble.n 10830 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 10722 │ │ │ │ + ble.n 10830 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 10722 │ │ │ │ - mov.w sl, #0 │ │ │ │ + ble.n 10830 │ │ │ │ add.w r3, r0, r3, lsl #2 │ │ │ │ + mov.w sl, #0 │ │ │ │ mov.w r9, r5, lsl #2 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov ip, sl │ │ │ │ + str r3, [sp, #4] │ │ │ │ mov r3, sl │ │ │ │ str.w lr, [sp, #52] @ 0x34 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ mov fp, sl │ │ │ │ mov lr, ip │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ str r3, [sp, #0] │ │ │ │ add.w r0, r1, ip, lsl #2 │ │ │ │ add.w r3, r7, lr, lsl #2 │ │ │ │ add.w r1, r8, fp, lsl #2 │ │ │ │ vldmia r3!, {s15} │ │ │ │ cmp r0, r3 │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 106f8 │ │ │ │ - adds r4, #1 │ │ │ │ + bne.n 10802 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add lr, r5 │ │ │ │ + cmp r2, r4 │ │ │ │ add fp, r6 │ │ │ │ add r0, r9 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.n 106f0 │ │ │ │ - ldr r1, [sp, #56] @ 0x38 │ │ │ │ + bne.n 107fa │ │ │ │ ldr r3, [sp, #0] │ │ │ │ + ldr r1, [sp, #56] @ 0x38 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add ip, r1 │ │ │ │ ldr r1, [sp, #60] @ 0x3c │ │ │ │ - adds r3, #1 │ │ │ │ add sl, r1 │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 106e2 │ │ │ │ + bne.n 107ea │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - ldr r1, [sp, #56] @ 0x38 │ │ │ │ - orrs r3, r6 │ │ │ │ - orrs r3, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldrd r1, r3, [sp, #56] @ 0x38 │ │ │ │ + orr.w r3, r6, r3 │ │ │ │ + orr.w r3, r3, r1 │ │ │ │ orr.w r1, r0, r8 │ │ │ │ - orrs r3, r5 │ │ │ │ + orr.w r3, r3, r5 │ │ │ │ and.w r1, r1, #7 │ │ │ │ and.w r3, r3, #1 │ │ │ │ orrs r3, r1 │ │ │ │ - beq.n 10818 │ │ │ │ + beq.n 1094c │ │ │ │ cmp.w lr, #0 │ │ │ │ - ble.n 10722 │ │ │ │ + ble.n 10830 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 10722 │ │ │ │ - movs r4, #0 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + ble.n 10830 │ │ │ │ ldrd sl, fp, [sp, #56] @ 0x38 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + mov.w r4, #0 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov r9, r4 │ │ │ │ mov ip, r4 │ │ │ │ add.w r1, r7, r9, lsl #2 │ │ │ │ + mov.w r0, #0 │ │ │ │ add.w r3, r8, r4, lsl #2 │ │ │ │ - movs r0, #0 │ │ │ │ vldr s14, [r1] │ │ │ │ - adds r0, #1 │ │ │ │ - vldr s15, [r1, #4] │ │ │ │ + add.w r0, r0, #1 │ │ │ │ cmp r2, r0 │ │ │ │ + vldr s15, [r1, #4] │ │ │ │ add r1, r5 │ │ │ │ vstr s14, [r3] │ │ │ │ vstr s15, [r3, #4] │ │ │ │ add r3, r6 │ │ │ │ - bne.n 10764 │ │ │ │ + bne.n 10892 │ │ │ │ add.w ip, ip, #1 │ │ │ │ add r9, sl │ │ │ │ - add r4, fp │ │ │ │ cmp lr, ip │ │ │ │ - bne.n 1075a │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r4, fp │ │ │ │ + bne.n 10886 │ │ │ │ + b.n 10830 │ │ │ │ cmp.w lr, #0 │ │ │ │ - ble.n 10722 │ │ │ │ + ble.n 10830 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 10722 │ │ │ │ + ble.n 10830 │ │ │ │ cmp r5, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ ite ne │ │ │ │ movne r4, #1 │ │ │ │ moveq r4, #0 │ │ │ │ - bne.n 107e0 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ + bne.n 1090a │ │ │ │ + ldrd r3, sl, [sp, #56] @ 0x38 │ │ │ │ add.w r2, r0, r2, lsl #2 │ │ │ │ - ldr.w sl, [sp, #60] @ 0x3c │ │ │ │ mov ip, r4 │ │ │ │ mov r5, r4 │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ mov r9, r3 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ add.w r3, r7, ip, lsl #2 │ │ │ │ add.w r1, r8, r4, lsl #2 │ │ │ │ ldr.w r0, [r3], #4 │ │ │ │ - str.w r0, [r1], #4 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 107c2 │ │ │ │ - adds r5, #1 │ │ │ │ + str.w r0, [r1], #4 │ │ │ │ + bne.n 108ee │ │ │ │ + add.w r5, r5, #1 │ │ │ │ add ip, r9 │ │ │ │ + cmp lr, r5 │ │ │ │ add r4, sl │ │ │ │ add r2, r6 │ │ │ │ - cmp lr, r5 │ │ │ │ - bne.n 107ba │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r4, #0 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 108e6 │ │ │ │ + b.n 10830 │ │ │ │ ldrd sl, fp, [sp, #56] @ 0x38 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + mov.w r4, #0 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov r9, r4 │ │ │ │ mov ip, r4 │ │ │ │ add.w r0, r7, r9, lsl #2 │ │ │ │ + mov.w r3, #0 │ │ │ │ add.w r1, r8, r4, lsl #2 │ │ │ │ - movs r3, #0 │ │ │ │ vldr s15, [r0] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r0, r5 │ │ │ │ cmp r2, r3 │ │ │ │ vstr s15, [r1] │ │ │ │ add r1, r6 │ │ │ │ - bne.n 107f8 │ │ │ │ + bne.n 1092a │ │ │ │ add.w ip, ip, #1 │ │ │ │ add r9, sl │ │ │ │ - add r4, fp │ │ │ │ cmp lr, ip │ │ │ │ - bne.n 107ee │ │ │ │ - b.n 10722 │ │ │ │ + add r4, fp │ │ │ │ + bne.n 1091e │ │ │ │ + b.n 10830 │ │ │ │ cmp.w lr, #0 │ │ │ │ - ble.n 10722 │ │ │ │ + ble.w 10830 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 10722 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + ble.w 10830 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ mov r1, r3 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ add.w r9, r7, r3, lsl #2 │ │ │ │ + mov.w r4, #0 │ │ │ │ add.w ip, r8, r0, lsl #2 │ │ │ │ - movs r4, #0 │ │ │ │ ldrd sl, fp, [r9] │ │ │ │ - adds r4, #1 │ │ │ │ - strd sl, fp, [ip] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add r9, r5 │ │ │ │ - add ip, r6 │ │ │ │ cmp r2, r4 │ │ │ │ - bne.n 10836 │ │ │ │ + strd sl, fp, [ip] │ │ │ │ + add ip, r6 │ │ │ │ + bne.n 10972 │ │ │ │ ldr r4, [sp, #56] @ 0x38 │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ cmp lr, r1 │ │ │ │ add r3, r4 │ │ │ │ ldr r4, [sp, #60] @ 0x3c │ │ │ │ add r0, r4 │ │ │ │ - bne.n 1082c │ │ │ │ - b.n 10722 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + bne.n 10966 │ │ │ │ + b.n 10830 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov ip, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #24 │ │ │ │ ldr r4, [sp, #56] @ 0x38 │ │ │ │ - add.w r5, r4, #8 │ │ │ │ - ldr r7, [r4, #4] │ │ │ │ - ldr r6, [r4, #0] │ │ │ │ - ldmia.w r5, {r5, r8, r9, sl} │ │ │ │ + ldrd r6, r7, [r4] │ │ │ │ + ldrd r9, sl, [r4, #16] │ │ │ │ + ldrd r5, r8, [r4, #8] │ │ │ │ ldr r4, [r4, #24] │ │ │ │ - strd sl, r4, [sp, #12] │ │ │ │ - str.w r9, [sp, #8] │ │ │ │ mul.w lr, r2, sl │ │ │ │ + strd r9, sl, [sp, #8] │ │ │ │ mla lr, r0, r8, lr │ │ │ │ mul.w r0, r2, r9 │ │ │ │ - subs r2, r3, r2 │ │ │ │ - mla r0, ip, r5, r0 │ │ │ │ - strd r8, r2, [sp] │ │ │ │ + sub.w r2, r3, r2 │ │ │ │ mov r3, r5 │ │ │ │ + strd r8, r2, [sp] │ │ │ │ sub.w r2, r1, ip │ │ │ │ add.w r1, r7, lr, lsl #2 │ │ │ │ + mla r0, ip, r5, r0 │ │ │ │ + str r4, [sp, #16] │ │ │ │ add.w r0, r6, r0, lsl #2 │ │ │ │ blx fd6c │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ │ │ │ │ -000108a8 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - eor.w sl, r3, r3, asr #31 │ │ │ │ - sub.w sl, sl, r3, asr #31 │ │ │ │ +00010a00 : │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldrd r6, ip, [sp, #40] @ 0x28 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + eor.w sl, r3, r3, asr #31 │ │ │ │ ldrd lr, r7, [sp, #32] │ │ │ │ + sub.w sl, sl, r3, asr #31 │ │ │ │ eor.w r9, r6, r6, asr #31 │ │ │ │ ldr.w r8, [sp, #48] @ 0x30 │ │ │ │ sub.w r9, r9, r6, asr #31 │ │ │ │ cmp sl, r9 │ │ │ │ - bge.n 108e0 │ │ │ │ - strd ip, r8, [sp, #44] @ 0x2c │ │ │ │ - strd r7, r6, [sp, #36] @ 0x24 │ │ │ │ - str.w lr, [sp, #32] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + bge.n 10a52 │ │ │ │ + strd lr, r7, [sp, #32] │ │ │ │ + strd r6, ip, [sp, #40] @ 0x28 │ │ │ │ + str.w r8, [sp, #48] @ 0x30 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, lr, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ b.w fd68 │ │ │ │ - strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - mov r3, r6 │ │ │ │ + mov r5, r2 │ │ │ │ + mov r4, r3 │ │ │ │ mov r2, r7 │ │ │ │ - strd lr, r8, [sp, #44] @ 0x2c │ │ │ │ - str.w ip, [sp, #32] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - b.w fd68 │ │ │ │ - │ │ │ │ -000108f8 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - ldr.w r8, [sp, #48] @ 0x30 │ │ │ │ + mov r3, r6 │ │ │ │ + strd ip, r5, [sp, #32] │ │ │ │ + strd r4, lr, [sp, #40] @ 0x28 │ │ │ │ + str.w r8, [sp, #48] @ 0x30 │ │ │ │ + b.n 10a3c │ │ │ │ + │ │ │ │ +00010a68 : │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldrd r7, ip, [sp, #32] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ ldrd lr, r6, [sp, #40] @ 0x28 │ │ │ │ eor.w sl, r7, r7, asr #31 │ │ │ │ + ldr.w r8, [sp, #48] @ 0x30 │ │ │ │ sub.w sl, sl, r7, asr #31 │ │ │ │ eor.w r9, r6, r6, asr #31 │ │ │ │ sub.w r9, r9, r6, asr #31 │ │ │ │ cmp sl, r9 │ │ │ │ - bge.n 1092e │ │ │ │ - strd r6, r8, [sp, #44] @ 0x2c │ │ │ │ - strd ip, lr, [sp, #36] @ 0x24 │ │ │ │ - str r7, [sp, #32] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + bge.n 10aba │ │ │ │ + strd r7, ip, [sp, #32] │ │ │ │ + strd lr, r6, [sp, #40] @ 0x28 │ │ │ │ + str.w r8, [sp, #48] @ 0x30 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, lr, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ b.w fd68 │ │ │ │ - strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - mov r3, lr │ │ │ │ - strd r7, r8, [sp, #44] @ 0x2c │ │ │ │ + mov r4, r2 │ │ │ │ + mov r5, r3 │ │ │ │ mov r2, ip │ │ │ │ - str r6, [sp, #32] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - b.w fd68 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov r6, r1 │ │ │ │ + mov r3, lr │ │ │ │ + strd r6, r4, [sp, #32] │ │ │ │ + strd r5, r7, [sp, #40] @ 0x28 │ │ │ │ + str.w r8, [sp, #48] @ 0x30 │ │ │ │ + b.n 10aa4 │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r5, r2 │ │ │ │ - sub sp, #24 │ │ │ │ - mov r8, r3 │ │ │ │ - subs r6, r6, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + sub.w r6, r1, r0 │ │ │ │ mov r7, r0 │ │ │ │ - sub.w r8, r8, r5 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + sub sp, #24 │ │ │ │ + sub.w r8, r3, r2 │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ - ldr r1, [r4, #16] │ │ │ │ ldr r3, [r4, #8] │ │ │ │ + ldr r1, [r4, #16] │ │ │ │ ldr r2, [r4, #24] │ │ │ │ - str r2, [sp, #16] │ │ │ │ mul.w ip, r5, r1 │ │ │ │ strd r2, r8, [sp] │ │ │ │ mla ip, r0, r3, ip │ │ │ │ + str r2, [sp, #16] │ │ │ │ mul.w r0, r2, r6 │ │ │ │ mov r2, r6 │ │ │ │ strd r1, r0, [sp, #8] │ │ │ │ ldr r0, [r4, #0] │ │ │ │ ldr r1, [r4, #28] │ │ │ │ add.w r0, r0, ip, lsl #2 │ │ │ │ blx f78c │ │ │ │ - ldr r2, [r4, #12] │ │ │ │ - ldrd r0, r3, [r4, #20] │ │ │ │ ldr r1, [r4, #4] │ │ │ │ - str r2, [sp, #0] │ │ │ │ + ldrd r0, r3, [r4, #20] │ │ │ │ + ldr r2, [r4, #12] │ │ │ │ mul.w r5, r0, r5 │ │ │ │ - strd r0, r3, [sp, #12] │ │ │ │ + strd r2, r8, [sp] │ │ │ │ mla r7, r7, r2, r5 │ │ │ │ + str r3, [sp, #16] │ │ │ │ mov r2, r6 │ │ │ │ mul.w r5, r3, r6 │ │ │ │ - strd r8, r5, [sp, #4] │ │ │ │ add.w r1, r1, r7, lsl #2 │ │ │ │ + strd r5, r0, [sp, #8] │ │ │ │ ldr r0, [r4, #28] │ │ │ │ blx f708 │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ │ │ │ │ -000109b4 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ +00010b50 : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + mov r4, r2 │ │ │ │ + mov r5, r3 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r7, r0 │ │ │ │ mov r6, r1 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ - movs r1, #2 │ │ │ │ - mov r4, r2 │ │ │ │ - mov r5, r3 │ │ │ │ + mov.w r1, #2 │ │ │ │ ldr.w r8, [sp, #88] @ 0x58 │ │ │ │ mov r0, r8 │ │ │ │ blx fc38 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - movs r2, #0 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r1, r4 │ │ │ │ + str r0, [sp, #0] │ │ │ │ + mov r0, r2 │ │ │ │ + strd r7, r6, [sp, #16] │ │ │ │ + strd r5, r3, [sp, #24] │ │ │ │ + ldr r3, [sp, #80] @ 0x50 │ │ │ │ + strd r8, r2, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ - strd r3, r8, [sp, #36] @ 0x24 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ add r3, sp, #16 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [pc, #28] @ (10a04 ) │ │ │ │ - strd r7, r6, [sp, #16] │ │ │ │ + ldr r3, [pc, #24] @ (10bb4 ) │ │ │ │ add r3, pc │ │ │ │ - strd r0, r3, [sp] │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ - mov r0, r2 │ │ │ │ - str r5, [sp, #24] │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ blx f984 │ │ │ │ add sp, #48 @ 0x30 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - nop │ │ │ │ - mcr2 15, 3, pc, cr11, cr15, {7} @ │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + ldc2l 15, cr15, [fp, #1020]! @ 0x3fc │ │ │ │ │ │ │ │ -00010a08 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +00010bb8 : │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ - sub.w sp, sp, #4128 @ 0x1020 │ │ │ │ mov r7, r1 │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + sub.w sp, sp, #4128 @ 0x1020 │ │ │ │ + mov.w r1, #2 │ │ │ │ sub sp, #20 │ │ │ │ - movs r1, #2 │ │ │ │ add.w r3, sp, #4192 @ 0x1060 │ │ │ │ - mov r5, r2 │ │ │ │ add r4, sp, #48 @ 0x30 │ │ │ │ ldr.w r9, [r3] │ │ │ │ mov r0, r9 │ │ │ │ blx fc38 │ │ │ │ add.w r3, sp, #4160 @ 0x1040 │ │ │ │ - adds r3, #16 │ │ │ │ str.w r4, [r4, #-4] │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ mov r1, r5 │ │ │ │ strd r8, r7, [sp, #16] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #28] │ │ │ │ + strd r6, r3, [sp, #24] │ │ │ │ add.w r3, sp, #4160 @ 0x1040 │ │ │ │ - adds r3, #24 │ │ │ │ - str r6, [sp, #24] │ │ │ │ + add.w r3, r3, #24 │ │ │ │ + str.w r9, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #32] │ │ │ │ add.w r3, sp, #4160 @ 0x1040 │ │ │ │ - adds r3, #28 │ │ │ │ + add.w r3, r3, #28 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - strd r3, r9, [sp, #36] @ 0x24 │ │ │ │ + str r0, [sp, #0] │ │ │ │ + mov r0, r2 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ add r3, sp, #16 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [pc, #32] @ (10a80 ) │ │ │ │ + ldr r3, [pc, #44] @ (10c58 ) │ │ │ │ add r3, pc │ │ │ │ - strd r0, r3, [sp] │ │ │ │ + str r3, [sp, #4] │ │ │ │ add.w r3, sp, #4160 @ 0x1040 │ │ │ │ - mov r0, r2 │ │ │ │ - adds r3, #20 │ │ │ │ + add.w r3, r3, #20 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx f984 │ │ │ │ add.w sp, sp, #4128 @ 0x1020 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - mcr2 15, 7, pc, cr1, cr15, {7} @ │ │ │ │ + mcr2 15, 5, pc, cr1, cr15, {7} @ │ │ │ │ │ │ │ │ -00010a84 : │ │ │ │ +00010c5c : │ │ │ │ cmp r2, r0 │ │ │ │ - ble.n 10ab0 │ │ │ │ + ble.n 10c8c │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 10ab4 │ │ │ │ - push {r4, lr} │ │ │ │ + ble.n 10c92 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ - subs r1, r2, #1 │ │ │ │ + add.w r1, r2, #4294967295 @ 0xffffffff │ │ │ │ tst r1, r2 │ │ │ │ it ne │ │ │ │ movne r0, #0 │ │ │ │ - bne.n 10aae │ │ │ │ + bne.n 10c8a │ │ │ │ mov r1, r3 │ │ │ │ mov r0, r2 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mul.w r0, r4, r0 │ │ │ │ cmp r0, #4 │ │ │ │ ite gt │ │ │ │ movgt r0, #0 │ │ │ │ movle r0, #1 │ │ │ │ pop {r4, pc} │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00010ab8 : │ │ │ │ - push {r4} │ │ │ │ - adds r4, r1, #4 │ │ │ │ - mov ip, r4 │ │ │ │ +00010c98 : │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ + add.w r4, r1, #4 │ │ │ │ adds r0, #1 │ │ │ │ + mov ip, r4 │ │ │ │ itt ne │ │ │ │ movne r4, r1 │ │ │ │ movne r1, ip │ │ │ │ str r1, [r2, #0] │ │ │ │ str r4, [r3, #0] │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00010ad0 : │ │ │ │ +00010cb4 : │ │ │ │ mov r2, r0 │ │ │ │ movw r0, #48879 @ 0xbeef │ │ │ │ movt r0, #57005 @ 0xdead │ │ │ │ ldrb.w r3, [r2], #1 │ │ │ │ add.w r0, r0, r0, lsl #4 │ │ │ │ add r0, r3 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 10ada │ │ │ │ + bne.n 10cbe │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -00010aec : │ │ │ │ +00010cd0 : │ │ │ │ cmp r0, #0 │ │ │ │ it lt │ │ │ │ neglt r0, r0 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00010af4 : │ │ │ │ +00010cd8 : │ │ │ │ b.w fb54 │ │ │ │ │ │ │ │ -00010af8 : │ │ │ │ +00010cdc : │ │ │ │ b.w f760 │ │ │ │ │ │ │ │ -00010afc : │ │ │ │ - cbz r2, 10b18 │ │ │ │ - subs r2, #1 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +00010ce0 : │ │ │ │ + cbz r2, 10d0e │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + add.w r4, r1, #4294967295 @ 0xffffffff │ │ │ │ + add.w r5, r1, r2 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - subs r4, r1, #1 │ │ │ │ - adds r5, r1, r2 │ │ │ │ ldrb.w r1, [r4, #1]! │ │ │ │ mov r0, r6 │ │ │ │ blx f748 │ │ │ │ cmp r4, r5 │ │ │ │ - bne.n 10b08 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 10cf8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ │ │ │ │ -00010b1c : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r5, r0 │ │ │ │ +00010d10 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r0 │ │ │ │ ldrb r1, [r4, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx f748 │ │ │ │ ldrb.w r3, [r4], #1 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 10b22 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + bne.n 10d1c │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ │ │ │ │ -00010b34 : │ │ │ │ - push {lr} │ │ │ │ - movs r2, #4 │ │ │ │ +00010d34 : │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ + mov.w r2, #4 │ │ │ │ str r1, [sp, #4] │ │ │ │ add.w r1, sp, r2 │ │ │ │ blx fd78 │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00010b4c : │ │ │ │ - push {lr} │ │ │ │ - movs r2, #4 │ │ │ │ +00010d50 : │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ + mov.w r2, #4 │ │ │ │ str r1, [sp, #4] │ │ │ │ add.w r1, sp, r2 │ │ │ │ blx fd78 │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00010b64 : │ │ │ │ - push {lr} │ │ │ │ - movs r2, #4 │ │ │ │ +00010d6c : │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ + mov.w r2, #4 │ │ │ │ str r1, [sp, #4] │ │ │ │ add.w r1, sp, r2 │ │ │ │ blx fd78 │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00010b7c : │ │ │ │ +00010d88 : │ │ │ │ movw r3, #8961 @ 0x2301 │ │ │ │ movt r3, #26437 @ 0x6745 │ │ │ │ str r3, [r0, #0] │ │ │ │ movw r3, #43913 @ 0xab89 │ │ │ │ movt r3, #61389 @ 0xefcd │ │ │ │ str r3, [r0, #4] │ │ │ │ movw r3, #56574 @ 0xdcfe │ │ │ │ movt r3, #39098 @ 0x98ba │ │ │ │ str r3, [r0, #8] │ │ │ │ movw r3, #21622 @ 0x5476 │ │ │ │ movt r3, #4146 @ 0x1032 │ │ │ │ str r3, [r0, #12] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r0, #80] @ 0x50 │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ │ │ │ │ -00010bac : │ │ │ │ +00010db8 : │ │ │ │ ldr r3, [r0, #80] @ 0x50 │ │ │ │ and.w r2, r3, #63 @ 0x3f │ │ │ │ - adds r3, #1 │ │ │ │ add r2, r0 │ │ │ │ strb r1, [r2, #16] │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ - lsls r3, r3, #26 │ │ │ │ - beq.n 10bc0 │ │ │ │ + add.w r1, r3, #1 │ │ │ │ + str r1, [r0, #80] @ 0x50 │ │ │ │ + ands.w r1, r1, #63 @ 0x3f │ │ │ │ + beq.n 10dd0 │ │ │ │ bx lr │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - add.w r4, r0, #16 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #76 @ 0x4c │ │ │ │ - add.w r7, r0, #80 @ 0x50 │ │ │ │ - add r6, sp, #8 │ │ │ │ - mov r5, r6 │ │ │ │ - ldr r0, [r4, #0] │ │ │ │ - ldr r1, [r4, #4] │ │ │ │ - adds r4, #16 │ │ │ │ - ldr.w r2, [r4, #-8] │ │ │ │ - ldr.w r3, [r4, #-4] │ │ │ │ - cmp r4, r7 │ │ │ │ - stmia r5!, {r0, r1, r2, r3} │ │ │ │ - mov r6, r5 │ │ │ │ - bne.n 10bd2 │ │ │ │ - ldrd sl, r9, [r8] │ │ │ │ - str.w sl, [sp, #4] │ │ │ │ - ldrd r0, fp, [r8, #8] │ │ │ │ - mov r2, sl │ │ │ │ - ldr r5, [pc, #212] @ (10cd0 ) │ │ │ │ - mov ip, r9 │ │ │ │ - ldr r6, [pc, #212] @ (10cd4 ) │ │ │ │ - mov r4, fp │ │ │ │ - ldr r7, [pc, #212] @ (10cd8 ) │ │ │ │ + ldr r4, [r0, #16] │ │ │ │ + ldr r2, [r0, #20] │ │ │ │ + ldr r5, [pc, #312] @ (10f24 ) │ │ │ │ + ldr r6, [pc, #312] @ (10f28 ) │ │ │ │ + strd r4, r2, [sp, #8] │ │ │ │ + ldr r4, [r0, #24] │ │ │ │ add r5, pc │ │ │ │ + ldr r2, [r0, #28] │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ add r6, pc │ │ │ │ - subs r5, #4 │ │ │ │ - add r7, pc │ │ │ │ - mov lr, r0 │ │ │ │ - movs r1, #0 │ │ │ │ + ldr r7, [pc, #300] @ (10f2c ) │ │ │ │ add.w r6, r6, #256 @ 0x100 │ │ │ │ + strd r4, r2, [sp, #16] │ │ │ │ + ldr r4, [r0, #32] │ │ │ │ + add r7, pc │ │ │ │ + ldr r2, [r0, #36] @ 0x24 │ │ │ │ add.w r7, r7, #256 @ 0x100 │ │ │ │ + strd r4, r2, [sp, #24] │ │ │ │ + ldr r4, [r0, #40] @ 0x28 │ │ │ │ + ldr r2, [r0, #44] @ 0x2c │ │ │ │ + strd r4, r2, [sp, #32] │ │ │ │ + ldr r4, [r0, #48] @ 0x30 │ │ │ │ + ldr r2, [r0, #52] @ 0x34 │ │ │ │ + strd r4, r2, [sp, #40] @ 0x28 │ │ │ │ + ldr r4, [r0, #56] @ 0x38 │ │ │ │ + ldr r2, [r0, #60] @ 0x3c │ │ │ │ + ldrd sl, r9, [r0] │ │ │ │ + ldrd r8, fp, [r0, #8] │ │ │ │ + strd r4, r2, [sp, #48] @ 0x30 │ │ │ │ + mov ip, r9 │ │ │ │ + ldr r4, [r0, #64] @ 0x40 │ │ │ │ + mov lr, r8 │ │ │ │ + str.w sl, [sp, #4] │ │ │ │ + ldr r2, [r0, #68] @ 0x44 │ │ │ │ + strd r4, r2, [sp, #56] @ 0x38 │ │ │ │ + ldr r4, [r0, #72] @ 0x48 │ │ │ │ + ldr r2, [r0, #76] @ 0x4c │ │ │ │ + strd r4, r2, [sp, #64] @ 0x40 │ │ │ │ + mov r2, sl │ │ │ │ + mov r4, fp │ │ │ │ mov sl, r0 │ │ │ │ - b.n 10c60 │ │ │ │ + b.n 10e96 │ │ │ │ cmp r3, #1 │ │ │ │ - itete ne │ │ │ │ - eorne.w r3, lr, r4 │ │ │ │ - eoreq.w r3, lr, ip │ │ │ │ - andne.w r3, r3, ip │ │ │ │ - andeq r3, r4 │ │ │ │ - ite ne │ │ │ │ - eorne r3, r4 │ │ │ │ - eoreq.w r3, r3, lr │ │ │ │ + beq.n 10f14 │ │ │ │ + eor.w r3, lr, r4 │ │ │ │ + and.w r3, r3, ip │ │ │ │ + eor.w r3, r3, r4 │ │ │ │ add r2, r3 │ │ │ │ ldrb.w r3, [r6, r1, lsl #1] │ │ │ │ ldr.w r0, [r5, #4]! │ │ │ │ add.w r3, sp, r3, lsl #2 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ add r3, r0 │ │ │ │ add r3, r2 │ │ │ │ add.w r2, r6, r1, lsl #1 │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ ldrb r2, [r2, #1] │ │ │ │ rsb r2, r2, #32 │ │ │ │ - rors r3, r2 │ │ │ │ + ror.w r3, r3, r2 │ │ │ │ add r3, ip │ │ │ │ mov r2, r4 │ │ │ │ mov r4, lr │ │ │ │ mov lr, ip │ │ │ │ mov ip, r3 │ │ │ │ - asrs r3, r1, #4 │ │ │ │ + mov.w r3, r1, asr #4 │ │ │ │ cmp r3, #2 │ │ │ │ - beq.n 10cc2 │ │ │ │ + beq.n 10f08 │ │ │ │ cmp r3, #3 │ │ │ │ - bne.n 10c1a │ │ │ │ + bne.n 10e56 │ │ │ │ orn r3, ip, r4 │ │ │ │ ldr.w r0, [r5, #4]! │ │ │ │ eor.w r3, r3, lr │ │ │ │ add r2, r3 │ │ │ │ ldrb.w r3, [r7, r1, lsl #1] │ │ │ │ add.w r3, sp, r3, lsl #2 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ add r3, r0 │ │ │ │ add r3, r2 │ │ │ │ add.w r2, r7, r1, lsl #1 │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ cmp r1, #64 @ 0x40 │ │ │ │ ldrb r2, [r2, #1] │ │ │ │ rsb r2, r2, #32 │ │ │ │ ror.w r3, r3, r2 │ │ │ │ add r3, ip │ │ │ │ - bne.n 10c58 │ │ │ │ + bne.n 10e8e │ │ │ │ mov r0, sl │ │ │ │ ldr.w sl, [sp, #4] │ │ │ │ add r3, r9 │ │ │ │ - add r0, ip │ │ │ │ add r4, sl │ │ │ │ - str.w r3, [r8, #4] │ │ │ │ - str.w r4, [r8] │ │ │ │ + strd r4, r3, [r0] │ │ │ │ + add.w r3, r8, ip │ │ │ │ + str r3, [r0, #8] │ │ │ │ add.w r3, fp, lr │ │ │ │ - str.w r0, [r8, #8] │ │ │ │ - str.w r3, [r8, #12] │ │ │ │ + str r3, [r0, #12] │ │ │ │ add sp, #76 @ 0x4c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ eor.w r3, lr, r4 │ │ │ │ eor.w r3, r3, ip │ │ │ │ add r2, r3 │ │ │ │ - b.n 10c36 │ │ │ │ - nop │ │ │ │ - lsls r2, r3, #12 │ │ │ │ + b.n 10e68 │ │ │ │ + eor.w r3, lr, ip │ │ │ │ + and.w r3, r3, r4 │ │ │ │ + eor.w r3, r3, lr │ │ │ │ + add r2, r3 │ │ │ │ + b.n 10e68 │ │ │ │ + add r5, pc, #224 @ (adr r5, 11008 ) │ │ │ │ movs r6, r1 │ │ │ │ - lsls r0, r3, #12 │ │ │ │ + add r5, pc, #192 @ (adr r5, 10fec ) │ │ │ │ movs r6, r1 │ │ │ │ - lsls r4, r2, #12 │ │ │ │ + add r5, pc, #136 @ (adr r5, 10fb8 ) │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00010cdc : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - movs r1, #128 @ 0x80 │ │ │ │ - ldr r5, [r0, #80] @ 0x50 │ │ │ │ +00010f30 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov.w r1, #128 @ 0x80 │ │ │ │ mov r4, r0 │ │ │ │ - lsls r5, r5, #3 │ │ │ │ - b.n 10cec │ │ │ │ - movs r1, #0 │ │ │ │ + ldr r5, [r0, #80] @ 0x50 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + b.n 10f4c │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, r4 │ │ │ │ blx f748 │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ and.w r3, r3, #63 @ 0x3f │ │ │ │ cmp r3, #56 @ 0x38 │ │ │ │ - bne.n 10ce8 │ │ │ │ - movs r6, #8 │ │ │ │ + bne.n 10f46 │ │ │ │ + mov.w r6, #8 │ │ │ │ uxtb r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ + mov.w r5, r5, lsr #8 │ │ │ │ blx f748 │ │ │ │ - lsrs r5, r5, #8 │ │ │ │ subs r6, #1 │ │ │ │ - bne.n 10cfc │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 10f5e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00010d0c : │ │ │ │ +00010f78 : │ │ │ │ cmp r0, r1 │ │ │ │ it lt │ │ │ │ movlt r0, r1 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00010d14 : │ │ │ │ +00010f80 : │ │ │ │ cmp r0, r1 │ │ │ │ it ge │ │ │ │ movge r0, r1 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00010d1c : │ │ │ │ - movs r2, #0 │ │ │ │ - movs r3, #0 │ │ │ │ - strd r2, r3, [r0, #24] │ │ │ │ - strd r2, r3, [r0, #16] │ │ │ │ - strd r2, r3, [r0, #8] │ │ │ │ +00010f88 : │ │ │ │ + mov.w r2, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ strd r2, r3, [r0] │ │ │ │ + strd r2, r3, [r0, #8] │ │ │ │ + strd r2, r3, [r0, #16] │ │ │ │ + strd r2, r3, [r0, #24] │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -00010d34 : │ │ │ │ - push {lr} │ │ │ │ - mov lr, r0 │ │ │ │ - mov ip, r1 │ │ │ │ - ldmia.w lr!, {r0, r1, r2, r3} │ │ │ │ - stmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - ldmia.w lr, {r0, r1, r2, r3} │ │ │ │ - stmia.w ip, {r0, r1, r2, r3} │ │ │ │ - ldr.w pc, [sp], #4 │ │ │ │ +00010fa4 : │ │ │ │ + ldrd r2, r3, [r0] │ │ │ │ + strd r2, r3, [r1] │ │ │ │ + ldrd r2, r3, [r0, #8] │ │ │ │ + strd r2, r3, [r1, #8] │ │ │ │ + ldrd r2, r3, [r0, #16] │ │ │ │ + strd r2, r3, [r1, #16] │ │ │ │ + ldrd r2, r3, [r0, #24] │ │ │ │ + strd r2, r3, [r1, #24] │ │ │ │ + bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -00010d50 : │ │ │ │ - push {r4, lr} │ │ │ │ +00010fc8 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ vpush {d8} │ │ │ │ vmov s16, r0 │ │ │ │ mov r0, r1 │ │ │ │ blx f7b0 │ │ │ │ vcvt.f64.s32 d7, s16 │ │ │ │ vpop {d8} │ │ │ │ vstr d7, [r4, #24] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00010d70 : │ │ │ │ +00010fec : │ │ │ │ vmov s14, r0 │ │ │ │ vldr d5, [r1] │ │ │ │ vldr d6, [r2] │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vmla.f64 d6, d7, d5 │ │ │ │ vldr d5, [r1, #8] │ │ │ │ vstr d6, [r3] │ │ │ │ @@ -1211,3379 +1326,3549 @@ │ │ │ │ vstr d6, [r3, #16] │ │ │ │ vldr d6, [r2, #24] │ │ │ │ vmla.f64 d6, d7, d5 │ │ │ │ vstr d6, [r3, #24] │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -00010dbc : │ │ │ │ +00011038 : │ │ │ │ mov r3, r2 │ │ │ │ mov r2, r1 │ │ │ │ mov r1, r0 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ b.w fe2c │ │ │ │ + nop │ │ │ │ │ │ │ │ -00010dc8 : │ │ │ │ +00011048 : │ │ │ │ mov r2, r1 │ │ │ │ b.w f958 │ │ │ │ nop │ │ │ │ │ │ │ │ -00010dd0 : │ │ │ │ +00011050 : │ │ │ │ mov r3, r2 │ │ │ │ b.w fe2c │ │ │ │ nop │ │ │ │ │ │ │ │ -00010dd8 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00011058 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r3 │ │ │ │ - mov r6, r2 │ │ │ │ - sub sp, #12 │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ subs r5, r0, #0 │ │ │ │ - ldr r7, [sp, #48] @ 0x30 │ │ │ │ - ble.w 10f1e │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr r7, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r2 │ │ │ │ + ble.w 111c6 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 10e86 │ │ │ │ + ble.n 1110a │ │ │ │ cmp r7, #0 │ │ │ │ - bne.n 10e8e │ │ │ │ - mov r0, r4 │ │ │ │ - mov ip, r7 │ │ │ │ + bne.n 11124 │ │ │ │ + mov ip, r4 │ │ │ │ + mov lr, r7 │ │ │ │ mov r2, r7 │ │ │ │ - mov lr, r1 │ │ │ │ - mov r8, r4 │ │ │ │ - b.n 10e08 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r0, #12 │ │ │ │ + b.n 11096 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w ip, ip, #12 │ │ │ │ cmp r3, r2 │ │ │ │ - beq.n 10e86 │ │ │ │ - ldrd r1, r4, [r0, #8] │ │ │ │ - cmp r1, r4 │ │ │ │ - bne.n 10e00 │ │ │ │ - add.w ip, ip, #1 │ │ │ │ - cmp r5, ip │ │ │ │ - bne.n 10e00 │ │ │ │ - mov r1, lr │ │ │ │ - mov r4, r8 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ + beq.n 1110a │ │ │ │ + ldrd r6, r0, [ip, #8] │ │ │ │ + cmp r6, r0 │ │ │ │ + bne.n 1108a │ │ │ │ + add.w lr, lr, #1 │ │ │ │ + cmp r5, lr │ │ │ │ + bne.n 1108a │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ str r2, [r3, #0] │ │ │ │ - cbz r6, 10e7a │ │ │ │ - subs r3, r1, #4 │ │ │ │ + cmp.w fp, #0 │ │ │ │ + beq.n 11100 │ │ │ │ + sub.w r3, r1, #4 │ │ │ │ mov.w lr, #0 │ │ │ │ - mov.w sl, #12 │ │ │ │ - mov r9, r2 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w r3, [r8, #4]! │ │ │ │ - cmp r3, r5 │ │ │ │ - beq.n 10e7a │ │ │ │ + ldr.w r9, [r3, #4]! │ │ │ │ + cmp r9, r5 │ │ │ │ + beq.n 11100 │ │ │ │ + cmp.w r9, #0 │ │ │ │ ldr r1, [r4, #0] │ │ │ │ - cmp r3, #0 │ │ │ │ - ble.n 10ea0 │ │ │ │ + ble.n 1113c │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 10e72 │ │ │ │ + ble.n 110f8 │ │ │ │ cmp r7, #0 │ │ │ │ - bne.n 10ed8 │ │ │ │ - mov r0, r4 │ │ │ │ + bne.n 1117c │ │ │ │ + mov r8, r4 │ │ │ │ + mov sl, r7 │ │ │ │ mov ip, r7 │ │ │ │ - mov r2, r7 │ │ │ │ - mov fp, r5 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - b.n 10e5a │ │ │ │ - adds r2, #1 │ │ │ │ - adds r0, #12 │ │ │ │ - cmp r1, r2 │ │ │ │ - beq.n 10f08 │ │ │ │ - ldrd r4, r5, [r0, #8] │ │ │ │ - cmp r4, r5 │ │ │ │ - bne.n 10e52 │ │ │ │ + b.n 110e4 │ │ │ │ add.w ip, ip, #1 │ │ │ │ - cmp r3, ip │ │ │ │ - bne.n 10e52 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - mov r5, fp │ │ │ │ - cmp r9, r2 │ │ │ │ - beq.n 10e86 │ │ │ │ + add.w r8, r8, #12 │ │ │ │ + cmp r1, ip │ │ │ │ + beq.n 110f8 │ │ │ │ + ldrd r6, r0, [r8, #8] │ │ │ │ + cmp r6, r0 │ │ │ │ + bne.n 110d8 │ │ │ │ + add.w sl, sl, #1 │ │ │ │ + cmp r9, sl │ │ │ │ + bne.n 110d8 │ │ │ │ + cmp r2, ip │ │ │ │ + beq.n 1110a │ │ │ │ add.w lr, lr, #1 │ │ │ │ - cmp r6, lr │ │ │ │ - bne.n 10e30 │ │ │ │ - movs r0, #1 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + cmp fp, lr │ │ │ │ + bne.n 110b8 │ │ │ │ + mov.w r0, #1 │ │ │ │ + b.n 1110e │ │ │ │ cmp r3, #0 │ │ │ │ - bge.n 10f58 │ │ │ │ - movs r0, #0 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - subs r2, r5, #1 │ │ │ │ - movs r0, #0 │ │ │ │ - b.n 10e9a │ │ │ │ - adds r0, #1 │ │ │ │ + bge.n 11206 │ │ │ │ + mov.w r0, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + add.w r2, r5, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r0, #0 │ │ │ │ + b.n 11136 │ │ │ │ + add.w r0, r0, #1 │ │ │ │ cmp r3, r0 │ │ │ │ - beq.n 10e86 │ │ │ │ + beq.n 1110a │ │ │ │ cmp r0, r2 │ │ │ │ - bne.n 10e94 │ │ │ │ - b.n 10e1c │ │ │ │ - add.w ip, r1, #4294967295 @ 0xffffffff │ │ │ │ - beq.n 10eea │ │ │ │ - cmp.w ip, #0 │ │ │ │ - blt.n 10e72 │ │ │ │ - cbnz r7, 10f0e │ │ │ │ - mla r1, sl, r1, r4 │ │ │ │ - mov fp, r7 │ │ │ │ - negs r3, r3 │ │ │ │ - b.n 10ec4 │ │ │ │ - add.w ip, ip, #4294967295 @ 0xffffffff │ │ │ │ - subs r1, #12 │ │ │ │ - cmp.w ip, #4294967295 @ 0xffffffff │ │ │ │ - beq.n 10e72 │ │ │ │ - ldrd r2, r0, [r1, #-4] │ │ │ │ - cmp r0, r2 │ │ │ │ - bne.n 10eb8 │ │ │ │ - add.w fp, fp, #1 │ │ │ │ - cmp fp, r3 │ │ │ │ - bne.n 10eb8 │ │ │ │ - mov r2, ip │ │ │ │ - b.n 10e6e │ │ │ │ - movs r0, #0 │ │ │ │ - b.n 10ee0 │ │ │ │ + bne.n 1112e │ │ │ │ + b.n 110a6 │ │ │ │ + add.w r8, r1, #4294967295 @ 0xffffffff │ │ │ │ + beq.n 11192 │ │ │ │ + cmp.w r8, #0 │ │ │ │ + blt.n 110f8 │ │ │ │ + cbnz r7, 111b4 │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + mov sl, r7 │ │ │ │ + rsb r9, r9, #0 │ │ │ │ + add.w ip, r4, r1, lsl #2 │ │ │ │ + b.n 11168 │ │ │ │ + add.w r8, r8, #4294967295 @ 0xffffffff │ │ │ │ + sub.w ip, ip, #12 │ │ │ │ + cmp.w r8, #4294967295 @ 0xffffffff │ │ │ │ + beq.n 110f8 │ │ │ │ + ldrd r1, r0, [ip, #-4] │ │ │ │ + cmp r0, r1 │ │ │ │ + bne.n 1115a │ │ │ │ + add.w sl, sl, #1 │ │ │ │ + cmp sl, r9 │ │ │ │ + bne.n 1115a │ │ │ │ + mov ip, r8 │ │ │ │ + b.n 110f4 │ │ │ │ + mov.w r0, #0 │ │ │ │ + b.n 11186 │ │ │ │ cmp r1, r0 │ │ │ │ - beq.n 10e72 │ │ │ │ - mov r2, r0 │ │ │ │ - adds r0, #1 │ │ │ │ - cmp r3, r0 │ │ │ │ - bne.n 10edc │ │ │ │ - b.n 10e6e │ │ │ │ + beq.n 110f8 │ │ │ │ + mov ip, r0 │ │ │ │ + add.w r0, r0, #1 │ │ │ │ + cmp r9, r0 │ │ │ │ + bne.n 11182 │ │ │ │ + b.n 110f4 │ │ │ │ cmp r1, #0 │ │ │ │ - blt.n 10e72 │ │ │ │ - add.w ip, ip, ip, lsr #31 │ │ │ │ - mov.w r2, ip, asr #1 │ │ │ │ + blt.n 110f8 │ │ │ │ + add.w r8, r8, r8, lsr #31 │ │ │ │ + mov.w ip, r8, asr #1 │ │ │ │ cmp r7, #0 │ │ │ │ - bne.n 10e6e │ │ │ │ - mla r3, sl, r2, r4 │ │ │ │ - ldrd r1, r3, [r3, #8] │ │ │ │ - cmp r1, r3 │ │ │ │ - bne.n 10e72 │ │ │ │ - b.n 10e6e │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - mov r5, fp │ │ │ │ - b.n 10e72 │ │ │ │ - adds r2, r1, r3 │ │ │ │ - b.n 10f18 │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ - bcc.n 10e72 │ │ │ │ - cmp ip, r2 │ │ │ │ - bne.n 10f12 │ │ │ │ - b.n 10e6e │ │ │ │ - add.w r0, r3, #4294967295 @ 0xffffffff │ │ │ │ - beq.n 10e82 │ │ │ │ - cmp r0, #0 │ │ │ │ - blt.n 10e86 │ │ │ │ - cbnz r7, 10f74 │ │ │ │ - mov.w ip, #12 │ │ │ │ + bne.n 110f4 │ │ │ │ + add.w r1, ip, ip, lsl #1 │ │ │ │ + add.w r1, r4, r1, lsl #2 │ │ │ │ + ldrd r0, r1, [r1, #8] │ │ │ │ + cmp r0, r1 │ │ │ │ + bne.n 110f8 │ │ │ │ + b.n 110f4 │ │ │ │ + add.w ip, r1, r9 │ │ │ │ + b.n 111c0 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ + bcc.n 110f8 │ │ │ │ + cmp r8, ip │ │ │ │ + bne.n 111ba │ │ │ │ + b.n 110f4 │ │ │ │ + add.w ip, r3, #4294967295 @ 0xffffffff │ │ │ │ + beq.n 11106 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + blt.n 1110a │ │ │ │ + cbnz r7, 11228 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ mov lr, r7 │ │ │ │ rsb r8, r5, #0 │ │ │ │ - mla ip, ip, r3, r4 │ │ │ │ - b.n 10f44 │ │ │ │ - subs r0, #1 │ │ │ │ - sub.w ip, ip, #12 │ │ │ │ - adds r3, r0, #1 │ │ │ │ - beq.n 10e86 │ │ │ │ - ldrd r2, r3, [ip, #-4] │ │ │ │ - cmp r2, r3 │ │ │ │ - bne.n 10f3a │ │ │ │ + add.w r2, r4, r3, lsl #2 │ │ │ │ + b.n 111f2 │ │ │ │ + add.w ip, ip, #4294967295 @ 0xffffffff │ │ │ │ + sub.w r2, r2, #12 │ │ │ │ + cmp.w ip, #4294967295 @ 0xffffffff │ │ │ │ + beq.n 1110a │ │ │ │ + ldrd r0, r3, [r2, #-4] │ │ │ │ + cmp r0, r3 │ │ │ │ + bne.n 111e4 │ │ │ │ add.w lr, lr, #1 │ │ │ │ cmp r8, lr │ │ │ │ - bne.n 10f3a │ │ │ │ - mov r2, r0 │ │ │ │ - b.n 10e1c │ │ │ │ - add.w r0, r0, r0, lsr #31 │ │ │ │ - asrs r2, r0, #1 │ │ │ │ + bne.n 111e4 │ │ │ │ + mov r2, ip │ │ │ │ + b.n 110a6 │ │ │ │ + add.w ip, ip, ip, lsr #31 │ │ │ │ + mov.w r2, ip, asr #1 │ │ │ │ cmp r7, #0 │ │ │ │ - bne.w 10e1c │ │ │ │ - movs r3, #12 │ │ │ │ - mla r3, r3, r2, r4 │ │ │ │ + bne.w 110a6 │ │ │ │ + add.w r3, r2, r2, lsl #1 │ │ │ │ + add.w r3, r4, r3, lsl #2 │ │ │ │ ldrd r0, r3, [r3, #8] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 10e86 │ │ │ │ - b.n 10e1c │ │ │ │ - adds r2, r5, r3 │ │ │ │ - b.n 10f7c │ │ │ │ - subs r0, #1 │ │ │ │ - bcc.n 10e86 │ │ │ │ - cmp r0, r2 │ │ │ │ - bne.n 10f78 │ │ │ │ - b.n 10e1c │ │ │ │ - nop │ │ │ │ + bne.w 1110a │ │ │ │ + b.n 110a6 │ │ │ │ + add.w r2, r5, r3 │ │ │ │ + b.n 11236 │ │ │ │ + subs.w ip, ip, #1 │ │ │ │ + bcc.w 1110a │ │ │ │ + cmp ip, r2 │ │ │ │ + bne.n 1122e │ │ │ │ + b.n 110a6 │ │ │ │ │ │ │ │ -00010f84 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +0001123c : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r1 │ │ │ │ blx 1008c │ │ │ │ mov r4, r0 │ │ │ │ str.w r5, [r0], #8 │ │ │ │ blx f7b0 │ │ │ │ - movs r2, #0 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r0, r4 │ │ │ │ strd r2, r3, [r4, #40] @ 0x28 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ strd r3, r3, [r4, #48] @ 0x30 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00010fa8 : │ │ │ │ - cbz r0, 10fbe │ │ │ │ +00011274 : │ │ │ │ + cbz r0, 1128e │ │ │ │ ldr r3, [r0, #0] │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r3, [r3, #12] │ │ │ │ blx r3 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00010fc0 : │ │ │ │ +00011290 : │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -00010fc4 : │ │ │ │ - cbz r0, 10fd6 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00011294 : │ │ │ │ + cbz r0, 112b2 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r1 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ str r5, [r4, #48] @ 0x30 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ bx lr │ │ │ │ - cbz r1, 11026 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + cmp r1, #0 │ │ │ │ + beq.n 1131c │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ - mov r6, r1 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ blx fecc │ │ │ │ - ldrd r3, r5, [r4, #28] │ │ │ │ - cmp r3, r5 │ │ │ │ - bcs.n 11028 │ │ │ │ - movs r2, #20 │ │ │ │ - ldr r0, [r4, #36] @ 0x24 │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ + ldrd r3, r6, [r4, #28] │ │ │ │ + cmp r3, r6 │ │ │ │ + bcs.n 1131e │ │ │ │ ldr r2, [r4, #24] │ │ │ │ - adds r5, r2, r3 │ │ │ │ - str r6, [r2, r3] │ │ │ │ + add.w r3, r3, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + ldr r0, [r4, #36] @ 0x24 │ │ │ │ + add.w r6, r2, r3 │ │ │ │ + str r5, [r2, r3] │ │ │ │ ldr r3, [r4, #40] @ 0x28 │ │ │ │ - str r0, [r5, #4] │ │ │ │ - adds r2, r3, #1 │ │ │ │ + str r0, [r6, #4] │ │ │ │ + add.w r2, r3, #1 │ │ │ │ str r2, [r4, #40] @ 0x28 │ │ │ │ - str r3, [r5, #12] │ │ │ │ + str r3, [r6, #12] │ │ │ │ blx f900 │ │ │ │ - ldr r3, [r6, #0] │ │ │ │ - str r0, [r5, #8] │ │ │ │ + ldr r3, [r5, #0] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ ldr r3, [r2, #44] @ 0x2c │ │ │ │ - str r3, [r5, #16] │ │ │ │ + str r0, [r6, #8] │ │ │ │ + str r3, [r6, #16] │ │ │ │ ldr r3, [r4, #28] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ str r3, [r2, #44] @ 0x2c │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r4, #28] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ bx lr │ │ │ │ - adds r7, r5, #1 │ │ │ │ - mov.w sl, #20 │ │ │ │ - add.w r7, r7, r5, lsr #2 │ │ │ │ - mul.w r0, sl, r7 │ │ │ │ + add.w r7, r6, #1 │ │ │ │ + add.w r7, r7, r6, lsr #2 │ │ │ │ + add.w r0, r7, r7, lsl #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr.w r9, [r4, #24] │ │ │ │ - mov r8, r0 │ │ │ │ - str r0, [r4, #24] │ │ │ │ + mov lr, r0 │ │ │ │ + ldr r0, [r4, #24] │ │ │ │ + str.w lr, [r4, #24] │ │ │ │ str r7, [r4, #32] │ │ │ │ - cbz r5, 1106a │ │ │ │ - mul.w r7, sl, r5 │ │ │ │ - movs r5, #0 │ │ │ │ - add.w lr, r9, r5 │ │ │ │ - add.w ip, r8, r5 │ │ │ │ - adds r5, #20 │ │ │ │ - cmp r5, r7 │ │ │ │ - ldmia.w lr!, {r0, r1, r2, r3} │ │ │ │ - stmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - ldr.w r3, [lr] │ │ │ │ - str.w r3, [ip] │ │ │ │ - bne.n 1104c │ │ │ │ - mov r0, r9 │ │ │ │ + cbz r6, 11370 │ │ │ │ + add.w r6, r6, r6, lsl #2 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w r1, r6, lsl #2 │ │ │ │ + add.w ip, r0, r3 │ │ │ │ + add.w r2, lr, r3 │ │ │ │ + ldrd r6, r7, [ip] │ │ │ │ + add.w r3, r3, #20 │ │ │ │ + cmp r3, r1 │ │ │ │ + strd r6, r7, [r2] │ │ │ │ + ldrd r6, r7, [ip, #8] │ │ │ │ + strd r6, r7, [r2, #8] │ │ │ │ + ldr.w r6, [ip, #16] │ │ │ │ + str r6, [r2, #16] │ │ │ │ + bne.n 1134a │ │ │ │ blx fddc │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - b.n 10ff0 │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ + b.n 112d6 │ │ │ │ + strd r3, r4, [sp, #-40]! @ 0x28 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + strd fp, lr, [sp, #32] │ │ │ │ ldr.w fp, [r0, #4] │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ mov r7, r0 │ │ │ │ + mov r8, r1 │ │ │ │ + ldr r0, [r1, #0] │ │ │ │ + strd r9, sl, [sp, #24] │ │ │ │ + mov sl, r3 │ │ │ │ mov r9, r2 │ │ │ │ - ldr.w r0, [r8] │ │ │ │ mov r1, fp │ │ │ │ - mov sl, r3 │ │ │ │ - bl ebd4c │ │ │ │ + bl f616c │ │ │ │ ldr.w r0, [r8, #4] │ │ │ │ mov r4, r1 │ │ │ │ add.w r1, fp, #4294967295 @ 0xffffffff │ │ │ │ - bl ebd4c │ │ │ │ - ldr r3, [r7, #32] │ │ │ │ - ldr r6, [r7, #28] │ │ │ │ - movs r2, #24 │ │ │ │ - adds r3, #1 │ │ │ │ + bl f616c │ │ │ │ + ldrd r6, r3, [r7, #28] │ │ │ │ + add.w r5, r4, r4, lsl #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r7, #32] │ │ │ │ - adds r3, r6, #1 │ │ │ │ + add.w r3, r6, #1 │ │ │ │ str r3, [r7, #28] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ - mla r5, r2, r4, r3 │ │ │ │ + add.w r5, r3, r5, lsl #3 │ │ │ │ ldrb.w ip, [r5, #18] │ │ │ │ ubfx ip, ip, #4, #3 │ │ │ │ cmp.w ip, #3 │ │ │ │ - bls.n 110e6 │ │ │ │ - adds r1, #1 │ │ │ │ - adds r6, #2 │ │ │ │ - b.n 110c6 │ │ │ │ - mov r6, r0 │ │ │ │ + bls.n 11408 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + add.w r6, r6, #2 │ │ │ │ + b.n 113e2 │ │ │ │ + mov r6, r2 │ │ │ │ add r4, r1 │ │ │ │ - adds r0, r6, #1 │ │ │ │ + add.w r2, r6, #1 │ │ │ │ cmp fp, r4 │ │ │ │ it ls │ │ │ │ subls.w r4, r4, fp │ │ │ │ - mla r5, r2, r4, r3 │ │ │ │ + add.w r5, r4, r4, lsl #1 │ │ │ │ + add.w r5, r3, r5, lsl #3 │ │ │ │ ldrb.w ip, [r5, #18] │ │ │ │ ubfx ip, ip, #4, #3 │ │ │ │ cmp.w ip, #3 │ │ │ │ - bhi.n 110c4 │ │ │ │ + bhi.n 113e0 │ │ │ │ str r6, [r7, #28] │ │ │ │ ldr r3, [r7, #24] │ │ │ │ orr.w ip, ip, #6 │ │ │ │ - ldrh.w r1, [r9, #2] │ │ │ │ cmp.w sl, #4096 @ 0x1000 │ │ │ │ + ldrh.w r1, [r9, #2] │ │ │ │ add.w r3, r3, #1 │ │ │ │ str r3, [r7, #24] │ │ │ │ - ldr r3, [r7, #8] │ │ │ │ ubfx r1, r1, #7, #9 │ │ │ │ + ldr r3, [r7, #8] │ │ │ │ add.w r3, r3, #1 │ │ │ │ str r3, [r7, #8] │ │ │ │ ldr.w r3, [r9, #4] │ │ │ │ ubfx r2, r3, #0, #20 │ │ │ │ ldr.w r3, [r9] │ │ │ │ orr.w r2, r2, sl, lsl #20 │ │ │ │ - str r2, [r5, #20] │ │ │ │ ubfx r3, r3, #0, #20 │ │ │ │ orr.w r3, r3, ip, lsl #20 │ │ │ │ orr.w r3, r3, r1, lsl #23 │ │ │ │ - str r3, [r5, #16] │ │ │ │ - bcs.n 11144 │ │ │ │ + strd r3, r2, [r5, #16] │ │ │ │ + bcs.n 11478 │ │ │ │ ldr.w r3, [r8] │ │ │ │ + ldrd r9, sl, [sp, #24] │ │ │ │ str r3, [r5, #0] │ │ │ │ ldr.w r3, [r8, #4] │ │ │ │ str r3, [r5, #4] │ │ │ │ ldr.w r3, [r8, #8] │ │ │ │ str r3, [r5, #8] │ │ │ │ ldr.w r3, [r8, #12] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ str r3, [r5, #12] │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r2, [pc, #16] @ (11158 ) │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #32 │ │ │ │ + ldmia.w sp!, {fp, pc} │ │ │ │ + ldr r2, [pc, #16] @ (1148c ) │ │ │ │ movw r1, #261 @ 0x105 │ │ │ │ - ldr r0, [pc, #16] @ (1115c ) │ │ │ │ + ldr r0, [pc, #16] @ (11490 ) │ │ │ │ add r2, pc │ │ │ │ add r0, pc │ │ │ │ blx f94c │ │ │ │ - b.n 11128 │ │ │ │ + b.n 1144a │ │ │ │ nop │ │ │ │ - cbz r4, 111a4 │ │ │ │ - movs r5, r1 │ │ │ │ - cbz r6, 111aa │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r2, [r0, #8] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - adds r3, r2, #1 │ │ │ │ - ldr r6, [r0, #4] │ │ │ │ + strb r0, [r0, r0] │ │ │ │ + movs r6, r1 │ │ │ │ + strb r2, [r1, r0] │ │ │ │ + movs r6, r1 │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldrd r6, r2, [r0, #4] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + add.w r3, r2, #1 │ │ │ │ add.w r3, r3, r2, lsr #3 │ │ │ │ cmp r6, r3 │ │ │ │ - bls.n 11176 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + bls.n 114be │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ mov r5, r0 │ │ │ │ - ldr r7, [r0, #0] │ │ │ │ - adds r0, r3, #1 │ │ │ │ + add.w r0, r3, #1 │ │ │ │ add.w r0, r0, r3, lsr #3 │ │ │ │ + ldr r7, [r5, #0] │ │ │ │ blx 100b0 │ │ │ │ - movs r1, #24 │ │ │ │ + add.w r1, r0, r0, lsl #1 │ │ │ │ mov r8, r0 │ │ │ │ - mul.w r4, r1, r0 │ │ │ │ + mov.w r4, r1, lsl #3 │ │ │ │ mov r0, r4 │ │ │ │ blx 1008c │ │ │ │ ldr r3, [r5, #36] @ 0x24 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r5, #36] @ 0x24 │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 111b2 │ │ │ │ + beq.n 11504 │ │ │ │ mov r3, r0 │ │ │ │ - adds r1, r4, r0 │ │ │ │ + add.w r1, r4, r0 │ │ │ │ ldrb r2, [r3, #18] │ │ │ │ - adds r3, #24 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ bic.w r2, r2, #112 @ 0x70 │ │ │ │ strb.w r2, [r3, #-6] │ │ │ │ cmp r3, r1 │ │ │ │ - bne.n 111a2 │ │ │ │ - movs r3, #0 │ │ │ │ + bne.n 114f2 │ │ │ │ + mov.w r3, #0 │ │ │ │ strd r0, r8, [r5] │ │ │ │ str r3, [r5, #8] │ │ │ │ - cbz r6, 111f2 │ │ │ │ + cbz r6, 1154a │ │ │ │ mov r4, r7 │ │ │ │ mov r8, r3 │ │ │ │ - b.n 111cc │ │ │ │ + b.n 11522 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - adds r4, #24 │ │ │ │ + add.w r4, r4, #24 │ │ │ │ cmp r6, r8 │ │ │ │ - beq.n 111f2 │ │ │ │ + beq.n 1154a │ │ │ │ ldrb r3, [r4, #18] │ │ │ │ ubfx r3, r3, #4, #3 │ │ │ │ cmp r3, #3 │ │ │ │ - bls.n 111c2 │ │ │ │ + bls.n 11516 │ │ │ │ ldrh r3, [r4, #22] │ │ │ │ add.w r2, r4, #16 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r5 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - adds r4, #24 │ │ │ │ + add.w r4, r4, #24 │ │ │ │ ubfx r3, r3, #4, #12 │ │ │ │ - bl 11074 │ │ │ │ + bl 11378 │ │ │ │ cmp r6, r8 │ │ │ │ - bne.n 111cc │ │ │ │ + bne.n 11522 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ mov r0, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ b.w fdd8 │ │ │ │ - push {r4, lr} │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - cbz r1, 1122c │ │ │ │ + cbz r1, 11594 │ │ │ │ cmp r1, #1 │ │ │ │ - beq.n 11208 │ │ │ │ + beq.n 1156e │ │ │ │ pop {r4, pc} │ │ │ │ ldr r0, [r0, #80] @ 0x50 │ │ │ │ blx ff78 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ add.w r0, r4, #80 @ 0x50 │ │ │ │ - str r3, [r4, #80] @ 0x50 │ │ │ │ - str r3, [r4, #116] @ 0x74 │ │ │ │ - str r3, [r4, #100] @ 0x64 │ │ │ │ - strd r3, r3, [r4, #92] @ 0x5c │ │ │ │ - strd r3, r3, [r4, #108] @ 0x6c │ │ │ │ - str r3, [r4, #104] @ 0x68 │ │ │ │ - strd r3, r3, [r4, #84] @ 0x54 │ │ │ │ - bl 11160 │ │ │ │ + strd r3, r3, [r4, #80] @ 0x50 │ │ │ │ + strd r3, r3, [r4, #88] @ 0x58 │ │ │ │ + strd r3, r3, [r4, #96] @ 0x60 │ │ │ │ + strd r3, r3, [r4, #104] @ 0x68 │ │ │ │ + strd r3, r3, [r4, #112] @ 0x70 │ │ │ │ + bl 11494 │ │ │ │ ldr r0, [r4, #120] @ 0x78 │ │ │ │ blx ff78 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ add.w r0, r4, #120 @ 0x78 │ │ │ │ - str r3, [r4, #120] @ 0x78 │ │ │ │ - str.w r3, [r4, #156] @ 0x9c │ │ │ │ - str.w r3, [r4, #140] @ 0x8c │ │ │ │ - strd r3, r3, [r4, #132] @ 0x84 │ │ │ │ - strd r3, r3, [r4, #148] @ 0x94 │ │ │ │ - str.w r3, [r4, #144] @ 0x90 │ │ │ │ - strd r3, r3, [r4, #124] @ 0x7c │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ - b.n 11160 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + strd r3, r3, [r4, #120] @ 0x78 │ │ │ │ + strd r3, r3, [r4, #128] @ 0x80 │ │ │ │ + strd r3, r3, [r4, #136] @ 0x88 │ │ │ │ + strd r3, r3, [r4, #144] @ 0x90 │ │ │ │ + strd r3, r3, [r4, #152] @ 0x98 │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + b.n 11494 │ │ │ │ + nop │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ ldr r5, [r0, #4] │ │ │ │ - sub sp, #20 │ │ │ │ - mov r4, r0 │ │ │ │ - mov r1, r5 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov.w r8, #0 │ │ │ │ + ldr r0, [r1, #0] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r3 │ │ │ │ - mov.w r9, #0 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - bl ebd4c │ │ │ │ + mov r9, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #12 │ │ │ │ + mov r1, r5 │ │ │ │ + bl f616c │ │ │ │ ldr r0, [r6, #4] │ │ │ │ mov r7, r1 │ │ │ │ - subs r1, r5, #1 │ │ │ │ - bl ebd4c │ │ │ │ - ldr r2, [r4, #28] │ │ │ │ + add.w r1, r5, #4294967295 @ 0xffffffff │ │ │ │ + bl f616c │ │ │ │ movw r3, #4095 @ 0xfff │ │ │ │ ldr r0, [r4, #0] │ │ │ │ + add.w lr, r1, #1 │ │ │ │ cmp sl, r3 │ │ │ │ - add.w r8, r1, #1 │ │ │ │ - add.w r2, r2, #1 │ │ │ │ - mov r3, r7 │ │ │ │ - mov.w lr, #24 │ │ │ │ mov ip, r7 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - str.w sl, [sp, #12] │ │ │ │ - bne.n 112b2 │ │ │ │ - b.n 11352 │ │ │ │ - add r3, r8 │ │ │ │ - adds r2, #1 │ │ │ │ + strd r4, sl, [sp] │ │ │ │ + ldr r2, [r4, #28] │ │ │ │ + mov r3, r7 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + bne.n 11628 │ │ │ │ + b.n 116d0 │ │ │ │ + add r3, lr │ │ │ │ + add.w r2, r2, #1 │ │ │ │ cmp r5, r3 │ │ │ │ it ls │ │ │ │ subls r3, r3, r5 │ │ │ │ cmp ip, r3 │ │ │ │ - beq.w 11402 │ │ │ │ - mul.w sl, lr, r3 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - add.w r1, r0, sl │ │ │ │ - str r2, [r4, #28] │ │ │ │ + beq.w 11798 │ │ │ │ + add.w sl, r3, r3, lsl #1 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ + add.w r1, r0, sl, lsl #3 │ │ │ │ ldrb r7, [r1, #18] │ │ │ │ + str r2, [r4, #28] │ │ │ │ + tst.w r7, #32 │ │ │ │ ubfx fp, r7, #4, #3 │ │ │ │ - lsls r7, r7, #26 │ │ │ │ - bpl.n 1137a │ │ │ │ + beq.n 116fa │ │ │ │ cmp.w fp, #3 │ │ │ │ - bls.n 112a2 │ │ │ │ - ldr.w r7, [r0, sl] │ │ │ │ + bls.n 11616 │ │ │ │ + ldr.w r7, [r0, sl, lsl #3] │ │ │ │ ldr r4, [r6, #0] │ │ │ │ cmp r4, r7 │ │ │ │ - bne.n 112a2 │ │ │ │ + bne.n 11616 │ │ │ │ ldr r7, [r1, #4] │ │ │ │ ldr r4, [r6, #4] │ │ │ │ cmp r4, r7 │ │ │ │ - bne.n 112a2 │ │ │ │ + bne.n 11616 │ │ │ │ ldr r7, [r1, #8] │ │ │ │ ldr r4, [r6, #8] │ │ │ │ cmp r4, r7 │ │ │ │ - bne.n 112a2 │ │ │ │ + bne.n 11616 │ │ │ │ ldr r7, [r1, #12] │ │ │ │ ldr r4, [r6, #12] │ │ │ │ cmp r4, r7 │ │ │ │ - bne.n 112a2 │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ + bne.n 11616 │ │ │ │ ldr r7, [r1, #20] │ │ │ │ - ldr.w fp, [r4, #4] │ │ │ │ + ldr.w fp, [r9, #4] │ │ │ │ ubfx r7, r7, #0, #20 │ │ │ │ ubfx sl, fp, #0, #20 │ │ │ │ and.w fp, fp, r7 │ │ │ │ cmp sl, fp │ │ │ │ - bne.n 112a2 │ │ │ │ - ldr r7, [r4, #0] │ │ │ │ + bne.n 11616 │ │ │ │ + ldr.w r7, [r9] │ │ │ │ ldr.w fp, [r1, #16] │ │ │ │ ubfx r7, r7, #0, #20 │ │ │ │ ubfx sl, fp, #0, #20 │ │ │ │ and.w fp, fp, r7 │ │ │ │ cmp sl, fp │ │ │ │ - bne.n 112a2 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ + bne.n 11616 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ mov.w sl, #2 │ │ │ │ - cmp.w r9, #0 │ │ │ │ + cmp.w r8, #0 │ │ │ │ it eq │ │ │ │ - moveq r9, r1 │ │ │ │ + moveq r8, r1 │ │ │ │ ldr r7, [r4, #8] │ │ │ │ - subs r7, #1 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ str r7, [r4, #8] │ │ │ │ ldrb r7, [r1, #18] │ │ │ │ bfi r7, sl, #4, #3 │ │ │ │ strb r7, [r1, #18] │ │ │ │ - b.n 112a2 │ │ │ │ + b.n 11616 │ │ │ │ ldr r7, [r1, #4] │ │ │ │ ldr r4, [r6, #4] │ │ │ │ cmp r4, r7 │ │ │ │ - beq.n 11424 │ │ │ │ - add r3, r8 │ │ │ │ - adds r2, #1 │ │ │ │ + beq.w 117ca │ │ │ │ + add r3, lr │ │ │ │ + add.w r2, r2, #1 │ │ │ │ cmp r5, r3 │ │ │ │ it ls │ │ │ │ subls r3, r3, r5 │ │ │ │ cmp ip, r3 │ │ │ │ - beq.n 11402 │ │ │ │ - mul.w sl, lr, r3 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - add.w r1, r0, sl │ │ │ │ - str r2, [r4, #28] │ │ │ │ + beq.n 11798 │ │ │ │ + add.w sl, r3, r3, lsl #1 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ + add.w r1, r0, sl, lsl #3 │ │ │ │ ldrb r7, [r1, #18] │ │ │ │ + str r2, [r4, #28] │ │ │ │ + tst.w r7, #32 │ │ │ │ ubfx fp, r7, #4, #3 │ │ │ │ - lsls r7, r7, #26 │ │ │ │ - bpl.n 1137a │ │ │ │ + beq.n 116fa │ │ │ │ cmp.w fp, #3 │ │ │ │ - bls.n 11344 │ │ │ │ - ldr.w r7, [r0, sl] │ │ │ │ + bls.n 116c0 │ │ │ │ + ldr.w r7, [r0, sl, lsl #3] │ │ │ │ ldr r4, [r6, #0] │ │ │ │ cmp r7, r4 │ │ │ │ - bne.n 11344 │ │ │ │ - b.n 1133c │ │ │ │ - ldr.w sl, [sp, #12] │ │ │ │ - cmp.w r9, #0 │ │ │ │ - beq.n 1140e │ │ │ │ - ldr r3, [r4, #24] │ │ │ │ + bne.n 116c0 │ │ │ │ + b.n 116b6 │ │ │ │ + ldr.w sl, [sp, #4] │ │ │ │ + cmp.w r8, #0 │ │ │ │ + beq.n 117a2 │ │ │ │ cmp.w sl, #4096 @ 0x1000 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ + ldr r3, [r4, #24] │ │ │ │ + ldr.w r1, [r9] │ │ │ │ add.w r3, r3, #1 │ │ │ │ str r3, [r4, #24] │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - ldr r1, [r0, #0] │ │ │ │ add.w r3, r3, #1 │ │ │ │ str r3, [r4, #8] │ │ │ │ - ldr r3, [r0, #4] │ │ │ │ - ldr.w r2, [r9, #16] │ │ │ │ - ubfx r3, r3, #0, #20 │ │ │ │ + ldr.w r2, [r8, #16] │ │ │ │ + ldr.w r3, [r9, #4] │ │ │ │ bfi r2, r1, #0, #20 │ │ │ │ - str.w r2, [r9, #16] │ │ │ │ + ubfx r3, r3, #0, #20 │ │ │ │ + str.w r2, [r8, #16] │ │ │ │ + ldrh.w r1, [r9, #2] │ │ │ │ orr.w r3, r3, sl, lsl #20 │ │ │ │ - ldrh r1, [r0, #2] │ │ │ │ - ldrh.w r2, [r9, #18] │ │ │ │ - str.w r3, [r9, #20] │ │ │ │ + ldrh.w r2, [r8, #18] │ │ │ │ + str.w r3, [r8, #20] │ │ │ │ ubfx r1, r1, #7, #9 │ │ │ │ bfi r2, r1, #7, #9 │ │ │ │ - strh.w r2, [r9, #18] │ │ │ │ + strh.w r2, [r8, #18] │ │ │ │ orr.w r2, r2, #96 @ 0x60 │ │ │ │ - strb.w r2, [r9, #18] │ │ │ │ - bcs.n 113f0 │ │ │ │ + strb.w r2, [r8, #18] │ │ │ │ + bcs.n 11786 │ │ │ │ ldr r3, [r6, #0] │ │ │ │ - str.w r3, [r9] │ │ │ │ + str.w r3, [r8] │ │ │ │ ldr r3, [r6, #4] │ │ │ │ - str.w r3, [r9, #4] │ │ │ │ + str.w r3, [r8, #4] │ │ │ │ ldr r3, [r6, #8] │ │ │ │ - str.w r3, [r9, #8] │ │ │ │ + str.w r3, [r8, #8] │ │ │ │ ldr r3, [r6, #12] │ │ │ │ - str.w r3, [r9, #12] │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r2, [pc, #140] @ (11480 ) │ │ │ │ + str.w r3, [r8, #12] │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r2, [pc, #160] @ (11828 ) │ │ │ │ movw r1, #261 @ 0x105 │ │ │ │ - ldr r0, [pc, #140] @ (11484 ) │ │ │ │ + ldr r0, [pc, #156] @ (1182c ) │ │ │ │ add r2, pc │ │ │ │ add r0, pc │ │ │ │ blx f94c │ │ │ │ - b.n 113d2 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - ldr.w sl, [sp, #12] │ │ │ │ - cmp.w r9, #0 │ │ │ │ - bne.n 11384 │ │ │ │ + b.n 11756 │ │ │ │ + ldrd r4, sl, [sp] │ │ │ │ + cmp.w r8, #0 │ │ │ │ + bne.n 11704 │ │ │ │ mov r0, r4 │ │ │ │ - bl 11160 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ + bl 11494 │ │ │ │ mov r3, sl │ │ │ │ + mov r2, r9 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - b.n 11074 │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ + b.n 11378 │ │ │ │ ldr r7, [r1, #8] │ │ │ │ ldr r4, [r6, #8] │ │ │ │ cmp r4, r7 │ │ │ │ - bne.n 11344 │ │ │ │ + bne.w 116c0 │ │ │ │ ldr r7, [r1, #12] │ │ │ │ ldr r4, [r6, #12] │ │ │ │ cmp r4, r7 │ │ │ │ - bne.n 11344 │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ + bne.w 116c0 │ │ │ │ ldr r7, [r1, #16] │ │ │ │ - ldr.w fp, [r4] │ │ │ │ + ldr.w fp, [r9] │ │ │ │ ubfx r7, r7, #0, #20 │ │ │ │ ubfx sl, fp, #0, #20 │ │ │ │ and.w fp, fp, r7 │ │ │ │ cmp sl, fp │ │ │ │ - bne.w 11344 │ │ │ │ + bne.w 116c0 │ │ │ │ ldrh r7, [r1, #18] │ │ │ │ - ldrh.w sl, [r4, #2] │ │ │ │ + ldrh.w sl, [r9, #2] │ │ │ │ ubfx r7, r7, #7, #9 │ │ │ │ cmp.w r7, sl, lsr #7 │ │ │ │ - bcc.w 11344 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ + bcc.w 116c0 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ mov.w sl, #2 │ │ │ │ - cmp.w r9, #0 │ │ │ │ + cmp.w r8, #0 │ │ │ │ it eq │ │ │ │ - moveq r9, r1 │ │ │ │ + moveq r8, r1 │ │ │ │ ldr r7, [r4, #8] │ │ │ │ - subs r7, #1 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ str r7, [r4, #8] │ │ │ │ ldrb r7, [r1, #18] │ │ │ │ bfi r7, sl, #4, #3 │ │ │ │ strb r7, [r1, #18] │ │ │ │ - b.n 11344 │ │ │ │ - nop │ │ │ │ - add sp, #480 @ 0x1e0 │ │ │ │ - movs r5, r1 │ │ │ │ - sub sp, #8 │ │ │ │ - movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 116c0 │ │ │ │ + str r2, [r6, r3] │ │ │ │ + movs r6, r1 │ │ │ │ + str r4, [r7, r3] │ │ │ │ + movs r6, r1 │ │ │ │ + strd r3, r4, [sp, #-40]! @ 0x28 │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ ldr r5, [r0, #4] │ │ │ │ - sub sp, #12 │ │ │ │ - mov r4, r0 │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + ldr r0, [r1, #0] │ │ │ │ + strd r9, sl, [sp, #24] │ │ │ │ + mov sl, r2 │ │ │ │ + mov.w r9, #0 │ │ │ │ + strd fp, lr, [sp, #32] │ │ │ │ mov r1, r5 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ - mov.w sl, #0 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - bl ebd4c │ │ │ │ + bl f616c │ │ │ │ ldr r0, [r6, #4] │ │ │ │ mov r8, r1 │ │ │ │ - subs r1, r5, #1 │ │ │ │ - bl ebd4c │ │ │ │ - ldr r3, [r4, #12] │ │ │ │ + add.w r1, r5, #4294967295 @ 0xffffffff │ │ │ │ + bl f616c │ │ │ │ ldr r7, [r4, #0] │ │ │ │ - add.w r9, r1, #1 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w lr, r1, #1 │ │ │ │ + ldr r3, [r4, #12] │ │ │ │ ldr r2, [r4, #20] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r4, #12] │ │ │ │ - mov.w lr, #24 │ │ │ │ mov r3, r8 │ │ │ │ - str r4, [sp, #0] │ │ │ │ - b.n 114d0 │ │ │ │ - add r3, r9 │ │ │ │ + b.n 11884 │ │ │ │ + add r3, lr │ │ │ │ cmp r5, r3 │ │ │ │ it ls │ │ │ │ subls r3, r3, r5 │ │ │ │ cmp r8, r3 │ │ │ │ - beq.n 11570 │ │ │ │ - mul.w ip, lr, r3 │ │ │ │ - ldr r0, [sp, #0] │ │ │ │ - adds r2, #1 │ │ │ │ - add.w r1, r7, ip │ │ │ │ - str r2, [r0, #20] │ │ │ │ - ldrb r0, [r1, #18] │ │ │ │ - ubfx fp, r0, #4, #3 │ │ │ │ - lsls r0, r0, #26 │ │ │ │ - bpl.n 11570 │ │ │ │ + beq.n 1192e │ │ │ │ + add.w r0, r3, r3, lsl #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w ip, r7, r0, lsl #3 │ │ │ │ + ldrb.w r1, [ip, #18] │ │ │ │ + str r2, [r4, #20] │ │ │ │ + tst.w r1, #32 │ │ │ │ + ubfx fp, r1, #4, #3 │ │ │ │ + beq.n 1192e │ │ │ │ cmp.w fp, #3 │ │ │ │ - bls.n 114c4 │ │ │ │ - ldr.w r0, [r7, ip] │ │ │ │ - ldr r4, [r6, #0] │ │ │ │ - cmp r4, r0 │ │ │ │ - bne.n 114c4 │ │ │ │ - ldr r0, [r1, #4] │ │ │ │ - ldr r4, [r6, #4] │ │ │ │ - cmp r4, r0 │ │ │ │ - bne.n 114c4 │ │ │ │ - ldr r0, [r1, #8] │ │ │ │ - ldr r4, [r6, #8] │ │ │ │ - cmp r4, r0 │ │ │ │ - bne.n 114c4 │ │ │ │ - ldr r0, [r1, #12] │ │ │ │ - ldr r4, [r6, #12] │ │ │ │ - cmp r4, r0 │ │ │ │ - bne.n 114c4 │ │ │ │ - ldrh.w ip, [r1, #22] │ │ │ │ - movw r0, #4095 @ 0xfff │ │ │ │ - cmp.w r0, ip, lsr #4 │ │ │ │ - beq.n 11586 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - ldr.w ip, [r1, #20] │ │ │ │ - ldr r0, [r0, #4] │ │ │ │ - ubfx fp, ip, #0, #20 │ │ │ │ - ubfx r0, r0, #0, #20 │ │ │ │ - and.w ip, ip, r0 │ │ │ │ - cmp fp, ip │ │ │ │ - bne.n 114c4 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - ldr.w ip, [r0] │ │ │ │ - ldr r0, [r1, #16] │ │ │ │ - ubfx fp, ip, #0, #20 │ │ │ │ - ubfx r0, r0, #0, #20 │ │ │ │ - and.w ip, ip, r0 │ │ │ │ - cmp fp, ip │ │ │ │ - bne.n 114c4 │ │ │ │ - cmp.w sl, #0 │ │ │ │ - beq.n 115b2 │ │ │ │ - ldr.w r0, [sl, #20] │ │ │ │ - ldr.w ip, [r1, #20] │ │ │ │ - ubfx r0, r0, #0, #20 │ │ │ │ - ubfx fp, ip, #0, #20 │ │ │ │ - and.w ip, ip, r0 │ │ │ │ - cmp fp, ip │ │ │ │ + bls.n 11878 │ │ │ │ + ldr.w r0, [r7, r0, lsl #3] │ │ │ │ + ldr r1, [r6, #0] │ │ │ │ + cmp r1, r0 │ │ │ │ + bne.n 11878 │ │ │ │ + ldr r0, [r6, #4] │ │ │ │ + ldr.w r1, [ip, #4] │ │ │ │ + cmp r0, r1 │ │ │ │ + bne.n 11878 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ + ldr.w r1, [ip, #8] │ │ │ │ + cmp r0, r1 │ │ │ │ + bne.n 11878 │ │ │ │ + ldr r0, [r6, #12] │ │ │ │ + ldr.w r1, [ip, #12] │ │ │ │ + cmp r0, r1 │ │ │ │ + bne.n 11878 │ │ │ │ + ldrh.w r0, [ip, #22] │ │ │ │ + movw r1, #4095 @ 0xfff │ │ │ │ + cmp.w r1, r0, lsr #4 │ │ │ │ + beq.n 11954 │ │ │ │ + ldr.w r1, [sl, #4] │ │ │ │ + ldr.w r0, [ip, #20] │ │ │ │ + ubfx r1, r1, #0, #20 │ │ │ │ + ubfx fp, r0, #0, #20 │ │ │ │ + and.w r0, r0, r1 │ │ │ │ + cmp fp, r0 │ │ │ │ + bne.n 11878 │ │ │ │ + ldr.w r1, [ip, #16] │ │ │ │ + ldr.w r0, [sl] │ │ │ │ + ubfx r1, r1, #0, #20 │ │ │ │ + ubfx fp, r0, #0, #20 │ │ │ │ + and.w r0, r0, r1 │ │ │ │ + cmp fp, r0 │ │ │ │ + bne.n 11878 │ │ │ │ + cmp.w r9, #0 │ │ │ │ + beq.n 11982 │ │ │ │ + ldr.w r1, [r9, #20] │ │ │ │ + ldr.w r0, [ip, #20] │ │ │ │ + ubfx r1, r1, #0, #20 │ │ │ │ + ubfx fp, r0, #0, #20 │ │ │ │ + and.w r0, r0, r1 │ │ │ │ + cmp fp, r0 │ │ │ │ it eq │ │ │ │ - moveq sl, r1 │ │ │ │ - b.n 114c4 │ │ │ │ - ldr r4, [sp, #0] │ │ │ │ - cmp.w sl, #0 │ │ │ │ - beq.n 1157e │ │ │ │ + moveq r9, ip │ │ │ │ + b.n 11878 │ │ │ │ + cmp.w r9, #0 │ │ │ │ + beq.n 1193c │ │ │ │ ldr r3, [r4, #16] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r4, #16] │ │ │ │ - mov r0, sl │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - ldr.w ip, [r1, #16] │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ - ubfx fp, ip, #0, #20 │ │ │ │ - ubfx r0, r0, #0, #20 │ │ │ │ - and.w ip, ip, r0 │ │ │ │ - cmp fp, ip │ │ │ │ - bne.n 114c4 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - ldrh.w ip, [r1, #18] │ │ │ │ - ldrh r0, [r0, #2] │ │ │ │ - ubfx r0, r0, #7, #9 │ │ │ │ - cmp.w r0, ip, lsr #7 │ │ │ │ - bcc.n 114c4 │ │ │ │ - b.n 1154e │ │ │ │ - mov sl, r1 │ │ │ │ - b.n 114c4 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + mov r0, r9 │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + ldrd r9, sl, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldmia.w sp!, {fp, pc} │ │ │ │ + ldr.w r1, [sl] │ │ │ │ + ldr.w r0, [ip, #16] │ │ │ │ + ubfx r1, r1, #0, #20 │ │ │ │ + ubfx fp, r0, #0, #20 │ │ │ │ + and.w r0, r0, r1 │ │ │ │ + cmp fp, r0 │ │ │ │ + bne.n 11878 │ │ │ │ + ldrh.w r1, [sl, #2] │ │ │ │ + ldrh.w r0, [ip, #18] │ │ │ │ + ubfx r1, r1, #7, #9 │ │ │ │ + cmp.w r1, r0, lsr #7 │ │ │ │ + bcc.w 11878 │ │ │ │ + b.n 1190c │ │ │ │ + mov r9, ip │ │ │ │ + b.n 11878 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + mov r0, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r1 │ │ │ │ - mov sl, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #316 @ 0x13c │ │ │ │ + add r2, sp, #112 @ 0x70 │ │ │ │ add.w r9, sp, #116 @ 0x74 │ │ │ │ - add r5, sp, #112 @ 0x70 │ │ │ │ - add.w r8, sp, #104 @ 0x68 │ │ │ │ add r3, sp, #108 @ 0x6c │ │ │ │ - str.w r9, [sp, #4] │ │ │ │ + add.w r8, sp, #104 @ 0x68 │ │ │ │ + strd r2, r9, [sp] │ │ │ │ + ldr r5, [r1, #0] │ │ │ │ + strd r3, r2, [sp, #36] @ 0x24 │ │ │ │ mov r2, r8 │ │ │ │ - str r5, [sp, #0] │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ - mov r0, r7 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - ldr r1, [pc, #620] @ (1184c ) │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ + ldr r1, [pc, #692] @ (11c74 ) │ │ │ │ add r1, pc │ │ │ │ - blx r4 │ │ │ │ - cbnz r0, 115ee │ │ │ │ - movs r0, #0 │ │ │ │ + blx r5 │ │ │ │ + cbnz r0, 119e0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #316 @ 0x13c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ add r6, sp, #228 @ 0xe4 │ │ │ │ + mov.w sl, #0 │ │ │ │ mov r0, r6 │ │ │ │ + mov fp, sl │ │ │ │ blx f6bc │ │ │ │ - movs r1, #4 │ │ │ │ + mov.w r1, #4 │ │ │ │ mov r0, r6 │ │ │ │ blx fe94 │ │ │ │ - ldr.w r3, [sl, #28] │ │ │ │ - cbz r3, 11632 │ │ │ │ - mov.w sl, #0 │ │ │ │ - str r5, [sp, #44] @ 0x2c │ │ │ │ - ldr r5, [sp, #36] @ 0x24 │ │ │ │ - mov fp, sl │ │ │ │ - ldr r4, [r5, #24] │ │ │ │ + ldr r3, [r4, #28] │ │ │ │ + cbz r3, 11a1e │ │ │ │ + ldr r5, [r4, #24] │ │ │ │ mov r0, r6 │ │ │ │ add.w fp, fp, #1 │ │ │ │ - add r4, sl │ │ │ │ + add r5, sl │ │ │ │ add.w sl, sl, #20 │ │ │ │ - ldr r1, [r4, #12] │ │ │ │ + ldr r1, [r5, #12] │ │ │ │ blx fd28 │ │ │ │ - ldr r1, [r4, #4] │ │ │ │ + ldr r1, [r5, #4] │ │ │ │ mov r0, r6 │ │ │ │ blx f628 │ │ │ │ - ldr r2, [r5, #28] │ │ │ │ - cmp fp, r2 │ │ │ │ - bcc.n 1160e │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ + ldr r3, [r4, #28] │ │ │ │ + cmp fp, r3 │ │ │ │ + bcc.n 119fc │ │ │ │ mov r0, r6 │ │ │ │ blx f600 │ │ │ │ - ldr r2, [sp, #228] @ 0xe4 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r2, [sp, #228] @ 0xe4 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 115e6 │ │ │ │ - ldr r2, [sp, #232] @ 0xe8 │ │ │ │ + bne.n 119c4 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ + ldr r2, [sp, #232] @ 0xe8 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 115e6 │ │ │ │ - ldr r2, [sp, #236] @ 0xec │ │ │ │ + bne.n 119c4 │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r2, [sp, #236] @ 0xec │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 115e6 │ │ │ │ - ldr r2, [sp, #240] @ 0xf0 │ │ │ │ + bne.n 119c4 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ + ldr r2, [sp, #240] @ 0xf0 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 115e6 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - add r2, sp, #120 @ 0x78 │ │ │ │ - mov r6, r2 │ │ │ │ - str r2, [sp, #72] @ 0x48 │ │ │ │ - adds r3, #80 @ 0x50 │ │ │ │ - mov.w sl, #24 │ │ │ │ - ldr r4, [r3, #4] │ │ │ │ - mov ip, r3 │ │ │ │ + bne.n 119c4 │ │ │ │ + add.w r3, r4, #80 @ 0x50 │ │ │ │ + add.w sl, sp, #120 @ 0x78 │ │ │ │ + ldr r6, [r4, #84] @ 0x54 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ - ldmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - stmia r6!, {r0, r1, r2, r3} │ │ │ │ - mul.w sl, sl, r4 │ │ │ │ - ldmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - stmia r6!, {r0, r1, r2, r3} │ │ │ │ - ldmia.w ip, {r0, r1} │ │ │ │ - stmia.w r6, {r0, r1} │ │ │ │ - mov r0, sl │ │ │ │ + ldrd r2, r3, [r4, #80] @ 0x50 │ │ │ │ + add.w r5, r6, r6, lsl #1 │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + strd r2, r3, [sp, #120] @ 0x78 │ │ │ │ + ldrd r2, r3, [r4, #88] @ 0x58 │ │ │ │ + mov r0, r5 │ │ │ │ + strd r2, r3, [sl, #8] │ │ │ │ + ldrd r2, r3, [r4, #96] @ 0x60 │ │ │ │ + strd r2, r3, [sl, #16] │ │ │ │ + ldrd r2, r3, [r4, #104] @ 0x68 │ │ │ │ + strd r2, r3, [sl, #24] │ │ │ │ + ldrd r2, r3, [r4, #112] @ 0x70 │ │ │ │ + strd r2, r3, [sl, #32] │ │ │ │ blx 1008c │ │ │ │ mov fp, r0 │ │ │ │ - cbz r4, 116b4 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - mov.w ip, #0 │ │ │ │ - ldr.w lr, [r3, #80] @ 0x50 │ │ │ │ - add.w r6, lr, ip │ │ │ │ - add.w r4, fp, ip │ │ │ │ - add.w ip, ip, #24 │ │ │ │ - cmp sl, ip │ │ │ │ - ldmia r6!, {r0, r1, r2, r3} │ │ │ │ - stmia r4!, {r0, r1, r2, r3} │ │ │ │ - ldmia.w r6, {r0, r1} │ │ │ │ - stmia.w r4, {r0, r1} │ │ │ │ - bne.n 11698 │ │ │ │ - ldr r3, [pc, #408] @ (11850 ) │ │ │ │ - str.w fp, [sp, #68] @ 0x44 │ │ │ │ - add r3, pc │ │ │ │ - str r3, [sp, #48] @ 0x30 │ │ │ │ - ldr r3, [pc, #404] @ (11854 ) │ │ │ │ - strd r5, r9, [sp, #56] @ 0x38 │ │ │ │ + cbz r6, 11abe │ │ │ │ + ldr r6, [r4, #80] @ 0x50 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov ip, r4 │ │ │ │ + mov r2, r5 │ │ │ │ + add.w r0, r6, r1 │ │ │ │ + add.w r3, fp, r1 │ │ │ │ + ldrd r4, r5, [r0] │ │ │ │ + add.w r1, r1, #24 │ │ │ │ + cmp r2, r1 │ │ │ │ + strd r4, r5, [r3] │ │ │ │ + ldrd r4, r5, [r0, #8] │ │ │ │ + strd r4, r5, [r3, #8] │ │ │ │ + ldrd r4, r5, [r0, #16] │ │ │ │ + strd r4, r5, [r3, #16] │ │ │ │ + bne.n 11a94 │ │ │ │ + mov r4, ip │ │ │ │ + ldr r3, [pc, #440] @ (11c78 ) │ │ │ │ + str.w r9, [sp, #60] @ 0x3c │ │ │ │ + strd fp, sl, [sp, #68] @ 0x44 │ │ │ │ add r3, pc │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ - ldr r3, [pc, #396] @ (11858 ) │ │ │ │ + ldr r3, [pc, #428] @ (11c7c ) │ │ │ │ + add r3, pc │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + ldr r3, [pc, #428] @ (11c80 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [sp, #64] @ 0x40 │ │ │ │ movw r3, #52429 @ 0xcccd │ │ │ │ movt r3, #52428 @ 0xcccc │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ ldr r3, [r7, #0] │ │ │ │ mov r0, r7 │ │ │ │ - ldr r1, [sp, #48] @ 0x30 │ │ │ │ + ldr r1, [sp, #52] @ 0x34 │ │ │ │ blx r3 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 1183e │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ + bne.w 11c64 │ │ │ │ + ldrd r1, r3, [sp, #56] @ 0x38 │ │ │ │ add.w r9, sp, #160 @ 0xa0 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - movs r2, #64 @ 0x40 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ + mov.w r2, #64 @ 0x40 │ │ │ │ + str.w r8, [sp, #16] │ │ │ │ mov r0, r7 │ │ │ │ - str r3, [sp, #24] │ │ │ │ + str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ - strd r8, r3, [sp, #16] │ │ │ │ + str r3, [sp, #24] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + str r3, [sp, #20] │ │ │ │ add r3, sp, #88 @ 0x58 │ │ │ │ str r3, [sp, #12] │ │ │ │ add r3, sp, #84 @ 0x54 │ │ │ │ str r3, [sp, #8] │ │ │ │ add r3, sp, #80 @ 0x50 │ │ │ │ str r3, [sp, #4] │ │ │ │ add r3, sp, #92 @ 0x5c │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ - ldr r4, [r7, #0] │ │ │ │ - ldr r1, [sp, #52] @ 0x34 │ │ │ │ - blx r4 │ │ │ │ + ldr r5, [r7, #0] │ │ │ │ + blx r5 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 11804 │ │ │ │ + beq.n 11c16 │ │ │ │ ldr r1, [sp, #64] @ 0x40 │ │ │ │ mov r0, r9 │ │ │ │ blx f640 │ │ │ │ ldr.w fp, [sp, #92] @ 0x5c │ │ │ │ orrs.w r0, r0, fp │ │ │ │ - bne.n 117b8 │ │ │ │ + bne.n 11bc4 │ │ │ │ movw r6, #4095 @ 0xfff │ │ │ │ - ldrd r2, r4, [sp, #80] @ 0x50 │ │ │ │ + ldrd r2, r5, [sp, #80] @ 0x50 │ │ │ │ ldr.w r9, [sp, #88] @ 0x58 │ │ │ │ - cmp.w r2, #1048576 @ 0x100000 │ │ │ │ ubfx r3, r2, #0, #20 │ │ │ │ + cmp.w r2, #1048576 @ 0x100000 │ │ │ │ orr.w r3, r3, #1048576 @ 0x100000 │ │ │ │ orr.w r3, r3, r9, lsl #23 │ │ │ │ str r3, [sp, #96] @ 0x60 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ - bfi r3, r4, #0, #20 │ │ │ │ + bfi r3, r5, #0, #20 │ │ │ │ str r3, [sp, #100] @ 0x64 │ │ │ │ it cc │ │ │ │ - movcc r3, r4 │ │ │ │ - bcs.n 1182a │ │ │ │ - ubfx r4, r4, #0, #20 │ │ │ │ - cmp r4, r3 │ │ │ │ - beq.n 1176e │ │ │ │ - ldr r2, [pc, #252] @ (1185c ) │ │ │ │ + movcc r3, r5 │ │ │ │ + bcs.n 11c50 │ │ │ │ + ubfx r5, r5, #0, #20 │ │ │ │ + cmp r5, r3 │ │ │ │ + beq.n 11b7c │ │ │ │ + ldr r2, [pc, #276] @ (11c84 ) │ │ │ │ movw r1, #891 @ 0x37b │ │ │ │ - ldr r0, [pc, #248] @ (11860 ) │ │ │ │ + ldr r0, [pc, #276] @ (11c88 ) │ │ │ │ add r2, pc │ │ │ │ add r0, pc │ │ │ │ blx f94c │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ ubfx r9, r9, #0, #9 │ │ │ │ cmp r3, r9 │ │ │ │ - beq.n 11788 │ │ │ │ - ldr r2, [pc, #232] @ (11864 ) │ │ │ │ + beq.n 11b96 │ │ │ │ + ldr r2, [pc, #260] @ (11c8c ) │ │ │ │ mov.w r1, #892 @ 0x37c │ │ │ │ - ldr r0, [pc, #232] @ (11868 ) │ │ │ │ + ldr r0, [pc, #256] @ (11c90 ) │ │ │ │ add r2, pc │ │ │ │ add r0, pc │ │ │ │ blx f94c │ │ │ │ - add r4, sp, #96 @ 0x60 │ │ │ │ + add r5, sp, #96 @ 0x60 │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ - mov r2, r4 │ │ │ │ mov r1, r8 │ │ │ │ - bl 11488 │ │ │ │ + mov r2, r5 │ │ │ │ + bl 11830 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 116d8 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - mov r2, r4 │ │ │ │ + bne.n 11ae2 │ │ │ │ + mov r2, r5 │ │ │ │ mov r1, r8 │ │ │ │ - add.w r0, r3, #120 @ 0x78 │ │ │ │ - bl 11488 │ │ │ │ + add.w r0, r4, #120 @ 0x78 │ │ │ │ + bl 11830 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 116d8 │ │ │ │ + bne.n 11ae2 │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ mov r3, r6 │ │ │ │ - mov r2, r4 │ │ │ │ + mov r2, r5 │ │ │ │ mov r1, r8 │ │ │ │ - bl 11258 │ │ │ │ - b.n 116d8 │ │ │ │ + bl 115c0 │ │ │ │ + b.n 11ae2 │ │ │ │ ldr r6, [sp, #88] @ 0x58 │ │ │ │ - cbnz r6, 11804 │ │ │ │ + cbnz r6, 11c16 │ │ │ │ mov r0, r9 │ │ │ │ blx f900 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - mov r5, r0 │ │ │ │ - ldr r1, [r3, #28] │ │ │ │ - cbz r1, 11804 │ │ │ │ - ldr r4, [r3, #24] │ │ │ │ + ldr r1, [r4, #28] │ │ │ │ + cbz r1, 11c16 │ │ │ │ + ldr r5, [r4, #24] │ │ │ │ add.w sl, r1, r1, lsl #2 │ │ │ │ - b.n 117da │ │ │ │ - adds r6, #5 │ │ │ │ - adds r4, #20 │ │ │ │ + str r7, [sp, #48] @ 0x30 │ │ │ │ + mov r7, r0 │ │ │ │ + b.n 11bea │ │ │ │ + add.w r6, r6, #5 │ │ │ │ + add.w r5, r5, #20 │ │ │ │ cmp sl, r6 │ │ │ │ - beq.n 11804 │ │ │ │ - ldr r3, [r4, #12] │ │ │ │ + beq.n 11c16 │ │ │ │ + ldr r3, [r5, #12] │ │ │ │ cmp fp, r3 │ │ │ │ - bne.n 117d2 │ │ │ │ - ldr r3, [r4, #8] │ │ │ │ - cmp r5, r3 │ │ │ │ - bne.n 117d2 │ │ │ │ - ldr r0, [r4, #4] │ │ │ │ + bne.n 11bde │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ + cmp r7, r3 │ │ │ │ + bne.n 11bde │ │ │ │ + ldr r0, [r5, #4] │ │ │ │ mov r1, r9 │ │ │ │ blx f640 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 117d2 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + bne.n 11bde │ │ │ │ sbfx r6, r6, #0, #30 │ │ │ │ + ldr r7, [sp, #48] @ 0x30 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ mul.w r6, r3, r6 │ │ │ │ movw r3, #4095 @ 0xfff │ │ │ │ cmp r6, r3 │ │ │ │ - bne.n 1172e │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - ldr.w fp, [sp, #68] @ 0x44 │ │ │ │ - ldr r0, [r3, #80] @ 0x50 │ │ │ │ + bne.n 11b3c │ │ │ │ + ldrd fp, sl, [sp, #68] @ 0x44 │ │ │ │ + ldr r0, [r4, #80] @ 0x50 │ │ │ │ blx fddc │ │ │ │ - ldr r5, [sp, #72] @ 0x48 │ │ │ │ + ldr r1, [sp, #44] @ 0x2c │ │ │ │ str.w fp, [sp, #120] @ 0x78 │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ - ldmia r5!, {r0, r1, r2, r3} │ │ │ │ - stmia r4!, {r0, r1, r2, r3} │ │ │ │ - ldmia r5!, {r0, r1, r2, r3} │ │ │ │ - stmia r4!, {r0, r1, r2, r3} │ │ │ │ - ldmia.w r5, {r0, r1} │ │ │ │ - stmia.w r4, {r0, r1} │ │ │ │ - b.n 115e6 │ │ │ │ - ldr r2, [pc, #64] @ (1186c ) │ │ │ │ + ldrd r2, r3, [sp, #120] @ 0x78 │ │ │ │ + strd r2, r3, [r4, #80] @ 0x50 │ │ │ │ + ldrd r2, r3, [sl, #8] │ │ │ │ + strd r2, r3, [r1, #8] │ │ │ │ + ldrd r2, r3, [sl, #16] │ │ │ │ + strd r2, r3, [r1, #16] │ │ │ │ + ldrd r2, r3, [sl, #24] │ │ │ │ + strd r2, r3, [r1, #24] │ │ │ │ + ldrd r2, r3, [sl, #32] │ │ │ │ + strd r2, r3, [r1, #32] │ │ │ │ + b.n 119c4 │ │ │ │ + ldr r2, [pc, #64] @ (11c94 ) │ │ │ │ movw r1, #890 @ 0x37a │ │ │ │ - ldr r0, [pc, #60] @ (11870 ) │ │ │ │ + ldr r0, [pc, #64] @ (11c98 ) │ │ │ │ add r2, pc │ │ │ │ add r0, pc │ │ │ │ blx f94c │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ - b.n 11756 │ │ │ │ + b.n 11b64 │ │ │ │ ldr.w fp, [sp, #68] @ 0x44 │ │ │ │ mov r0, fp │ │ │ │ blx fddc │ │ │ │ - movs r0, #1 │ │ │ │ - b.n 115e8 │ │ │ │ - add r6, sp, #720 @ 0x2d0 │ │ │ │ - movs r5, r1 │ │ │ │ - sxtb r6, r6 │ │ │ │ - movs r5, r1 │ │ │ │ - add r6, sp, #0 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr??.w r0, [r2, #13] │ │ │ │ - add r5, sp, #40 @ 0x28 │ │ │ │ - movs r5, r1 │ │ │ │ - add r5, sp, #608 @ 0x260 │ │ │ │ - movs r5, r1 │ │ │ │ - add r4, sp, #960 @ 0x3c0 │ │ │ │ - movs r5, r1 │ │ │ │ - add r5, sp, #568 @ 0x238 │ │ │ │ - movs r5, r1 │ │ │ │ - add r4, sp, #248 @ 0xf8 │ │ │ │ - movs r5, r1 │ │ │ │ - add r4, sp, #752 @ 0x2f0 │ │ │ │ - movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r5, r0 │ │ │ │ - mov r6, r1 │ │ │ │ - sub sp, #120 @ 0x78 │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r0, #1 │ │ │ │ + b.n 119c8 │ │ │ │ + ldr r6, [pc, #920] @ (12010 ) │ │ │ │ + movs r6, r1 │ │ │ │ + strh r0, [r7, r1] │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r6, [pc, #24] @ (11c98 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r1, [sp, #864] @ 0x360 │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r5, [pc, #48] @ (11cb8 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r5, [pc, #616] @ (11ef4 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r4, [pc, #968] @ (12058 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r5, [pc, #576] @ (11ed4 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r4, [pc, #160] @ (11d38 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r4, [pc, #664] @ (11f34 ) │ │ │ │ + movs r6, r1 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov.w r6, #0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r1 │ │ │ │ + mov r8, r6 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #124 @ 0x7c │ │ │ │ add.w r9, sp, #36 @ 0x24 │ │ │ │ - mov r8, r7 │ │ │ │ mov r0, r9 │ │ │ │ blx f6bc │ │ │ │ - movs r1, #4 │ │ │ │ + mov.w r1, #4 │ │ │ │ mov r0, r9 │ │ │ │ blx fe94 │ │ │ │ - ldr r3, [r5, #28] │ │ │ │ - cbz r3, 118b8 │ │ │ │ - ldr r4, [r5, #24] │ │ │ │ + ldr r3, [r4, #28] │ │ │ │ + cbz r3, 11cf6 │ │ │ │ + ldr r5, [r4, #24] │ │ │ │ mov r0, r9 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - add r4, r7 │ │ │ │ - adds r7, #20 │ │ │ │ - ldr r1, [r4, #12] │ │ │ │ + add r5, r6 │ │ │ │ + add.w r6, r6, #20 │ │ │ │ + ldr r1, [r5, #12] │ │ │ │ blx fd28 │ │ │ │ - ldr r1, [r4, #4] │ │ │ │ + ldr r1, [r5, #4] │ │ │ │ mov r0, r9 │ │ │ │ blx f628 │ │ │ │ - ldr r3, [r5, #28] │ │ │ │ + ldr r3, [r4, #28] │ │ │ │ cmp r8, r3 │ │ │ │ - bcc.n 11898 │ │ │ │ + bcc.n 11cd4 │ │ │ │ mov r0, r9 │ │ │ │ blx f600 │ │ │ │ + ldr r1, [pc, #196] @ (11dc4 ) │ │ │ │ + mov r0, r7 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ + add r1, pc │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov r0, r6 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r1, [pc, #188] @ (11988 ) │ │ │ │ - ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - add r1, pc │ │ │ │ - ldr r4, [r6, #0] │ │ │ │ - blx r4 │ │ │ │ - ldr r2, [r5, #84] @ 0x54 │ │ │ │ + ldr r5, [r7, #0] │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ + blx r5 │ │ │ │ + ldr r2, [r4, #84] @ 0x54 │ │ │ │ cmp r2, #0 │ │ │ │ - beq.n 11976 │ │ │ │ - ldr.w r8, [pc, #176] @ 1198c │ │ │ │ - movs r4, #0 │ │ │ │ - ldr.w r9, [pc, #172] @ 11990 │ │ │ │ - mov.w sl, #24 │ │ │ │ + beq.n 11da2 │ │ │ │ + ldr.w r8, [pc, #172] @ 11dc8 │ │ │ │ + mov.w r5, #0 │ │ │ │ + movw r9, #65520 @ 0xfff0 │ │ │ │ + mov fp, r5 │ │ │ │ + ldr.w sl, [pc, #164] @ 11dcc │ │ │ │ add r8, pc │ │ │ │ - add r9, pc │ │ │ │ - mul.w r1, sl, r4 │ │ │ │ - ldr.w lr, [r5, #80] @ 0x50 │ │ │ │ - add.w ip, lr, r1 │ │ │ │ - ldrb.w r3, [ip, #18] │ │ │ │ - ubfx r3, r3, #4, #3 │ │ │ │ - cmp r3, #3 │ │ │ │ - bls.n 11970 │ │ │ │ - ldrh.w r2, [ip, #22] │ │ │ │ - movw r0, #65520 @ 0xfff0 │ │ │ │ - bic.w r3, r2, #15 │ │ │ │ - lsls r3, r3, #16 │ │ │ │ - lsrs r3, r3, #16 │ │ │ │ - cmp r3, r0 │ │ │ │ - itete ne │ │ │ │ - movne r0, #20 │ │ │ │ - moveq r2, r9 │ │ │ │ - ubfxne r2, r2, #4, #12 │ │ │ │ - moveq r3, #0 │ │ │ │ - itt ne │ │ │ │ - ldrne r3, [r5, #24] │ │ │ │ - mlane r3, r0, r2, r3 │ │ │ │ - ldr.w r0, [ip, #12] │ │ │ │ - itt ne │ │ │ │ - ldrne r2, [r3, #4] │ │ │ │ - ldrne r3, [r3, #12] │ │ │ │ + add sl, pc │ │ │ │ + b.n 11d80 │ │ │ │ + ldr r2, [r4, #24] │ │ │ │ + ubfx r3, r3, #4, #12 │ │ │ │ + add.w r3, r3, r3, lsl #2 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ + ldr r2, [r3, #4] │ │ │ │ + ldr r3, [r3, #12] │ │ │ │ + ldr r0, [r1, #12] │ │ │ │ str r0, [sp, #24] │ │ │ │ - ldr.w r0, [ip, #8] │ │ │ │ + ldr r0, [r1, #8] │ │ │ │ str r0, [sp, #20] │ │ │ │ - ldr.w r0, [ip, #4] │ │ │ │ + ldr r0, [r1, #4] │ │ │ │ str r0, [sp, #16] │ │ │ │ - mov r0, r6 │ │ │ │ - ldr.w r1, [lr, r1] │ │ │ │ - str r1, [sp, #12] │ │ │ │ - ldrh.w r1, [ip, #18] │ │ │ │ - ubfx r1, r1, #7, #9 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - ldr.w r1, [ip, #20] │ │ │ │ - ubfx r1, r1, #0, #20 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - ldr.w r1, [ip, #16] │ │ │ │ + ldr r0, [r1, #0] │ │ │ │ + str r0, [sp, #12] │ │ │ │ + ldrh r0, [r1, #18] │ │ │ │ + ubfx r0, r0, #7, #9 │ │ │ │ + str r0, [sp, #8] │ │ │ │ + ldr r0, [r1, #20] │ │ │ │ + ubfx r0, r0, #0, #20 │ │ │ │ + str r0, [sp, #4] │ │ │ │ + mov r0, r7 │ │ │ │ + ldr r1, [r1, #16] │ │ │ │ ubfx r1, r1, #0, #20 │ │ │ │ str r1, [sp, #0] │ │ │ │ mov r1, r8 │ │ │ │ - ldr r7, [r6, #0] │ │ │ │ - blx r7 │ │ │ │ - ldr r2, [r5, #84] @ 0x54 │ │ │ │ - adds r4, #1 │ │ │ │ - cmp r4, r2 │ │ │ │ - bcc.n 118ec │ │ │ │ - ldr r1, [pc, #28] @ (11994 ) │ │ │ │ - mov r0, r6 │ │ │ │ - ldr r3, [r6, #0] │ │ │ │ + ldr r6, [r7, #0] │ │ │ │ + blx r6 │ │ │ │ + ldr r2, [r4, #84] @ 0x54 │ │ │ │ + add.w fp, fp, #1 │ │ │ │ + add.w r5, r5, #24 │ │ │ │ + cmp fp, r2 │ │ │ │ + bcs.n 11da2 │ │ │ │ + ldr r1, [r4, #80] @ 0x50 │ │ │ │ + add r1, r5 │ │ │ │ + ldrb r3, [r1, #18] │ │ │ │ + ubfx r3, r3, #4, #3 │ │ │ │ + cmp r3, #3 │ │ │ │ + bls.n 11d74 │ │ │ │ + ldrh r3, [r1, #22] │ │ │ │ + bic.w r2, r3, #15 │ │ │ │ + uxth r2, r2 │ │ │ │ + cmp r2, r9 │ │ │ │ + bne.n 11d30 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r2, sl │ │ │ │ + b.n 11d42 │ │ │ │ + ldr r1, [pc, #44] @ (11dd0 ) │ │ │ │ + mov r0, r7 │ │ │ │ + ldr r3, [r7, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ - add sp, #120 @ 0x78 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - nop │ │ │ │ - add r3, sp, #792 @ 0x318 │ │ │ │ - movs r5, r1 │ │ │ │ - add r4, sp, #384 @ 0x180 │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xf7b2000d │ │ │ │ - add r3, sp, #800 @ 0x320 │ │ │ │ - movs r5, r1 │ │ │ │ + add sp, #124 @ 0x7c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r3, [pc, #640] @ (12048 ) │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r4, [pc, #184] @ (11e84 ) │ │ │ │ + movs r6, r1 │ │ │ │ + str r7, [sp, #512] @ 0x200 │ │ │ │ + movs r6, r1 │ │ │ │ + ldr r3, [pc, #688] @ (12084 ) │ │ │ │ + movs r6, r1 │ │ │ │ │ │ │ │ -00011998 : │ │ │ │ - vldr d7, [r1, #16] │ │ │ │ +00011dd4 : │ │ │ │ vldr d0, [r1, #8] │ │ │ │ + vldr d7, [r1, #16] │ │ │ │ ldr r3, [r0, #8] │ │ │ │ vadd.f64 d0, d0, d7 │ │ │ │ vldr d7, [r1, #24] │ │ │ │ vadd.f64 d7, d7, d7 │ │ │ │ vadd.f64 d0, d0, d7 │ │ │ │ vldr d7, [r1, #32] │ │ │ │ vadd.f64 d0, d0, d7 │ │ │ │ - cbz r3, 119c2 │ │ │ │ - movs r1, #1 │ │ │ │ + cbz r3, 11e00 │ │ │ │ + mov.w r1, #1 │ │ │ │ mov r0, r2 │ │ │ │ bx r3 │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ ldr.w r3, [r0, #168] @ 0xa8 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r5, r1 │ │ │ │ - mov r6, r2 │ │ │ │ mov r4, r0 │ │ │ │ - ubfx r2, r3, #0, #20 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r6, r2 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ lsls r1, r3, #30 │ │ │ │ - bpl.n 11a12 │ │ │ │ + ubfx r2, r3, #0, #20 │ │ │ │ + bpl.n 11e68 │ │ │ │ ldr.w r3, [r0, #208] @ 0xd0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str.w r3, [r0, #208] @ 0xd0 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ blx 10134 │ │ │ │ vldr d7, [r4, #224] @ 0xe0 │ │ │ │ vstr d0, [r5, #40] @ 0x28 │ │ │ │ vadd.f64 d7, d7, d0 │ │ │ │ vstr d7, [r4, #224] @ 0xe0 │ │ │ │ ldr r7, [r4, #4] │ │ │ │ - cbz r7, 11a50 │ │ │ │ + cbz r7, 11eaa │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ mov ip, r7 │ │ │ │ - movs r3, #0 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ bx ip │ │ │ │ lsls r3, r2, #31 │ │ │ │ - bmi.n 11a54 │ │ │ │ + bmi.n 11eb8 │ │ │ │ ldr.w r3, [r4, #208] @ 0xd0 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str.w r3, [r4, #208] @ 0xd0 │ │ │ │ blx fb2c │ │ │ │ vcmpe.f64 d0, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bmi.n 119e4 │ │ │ │ - vldr d7, [r4, #216] @ 0xd8 │ │ │ │ - movs r3, #1 │ │ │ │ + bmi.n 11e2e │ │ │ │ + mov.w r3, #1 │ │ │ │ ldr r7, [r4, #4] │ │ │ │ + vldr d7, [r4, #216] @ 0xd8 │ │ │ │ vstr d0, [r5, #40] @ 0x28 │ │ │ │ - vadd.f64 d7, d7, d0 │ │ │ │ str.w r3, [r4, #204] @ 0xcc │ │ │ │ + vadd.f64 d7, d7, d0 │ │ │ │ vstr d7, [r4, #216] @ 0xd8 │ │ │ │ cmp r7, #0 │ │ │ │ - bne.n 11a02 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + bne.n 11e4c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ vldr d7, [r5, #40] @ 0x28 │ │ │ │ vcmp.f64 d7, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bne.n 119fe │ │ │ │ - b.n 11a16 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bne.n 11e48 │ │ │ │ + b.n 11e6c │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [r0, #168] @ 0xa8 │ │ │ │ str r2, [sp, #16] │ │ │ │ lsls r2, r3, #30 │ │ │ │ - bmi.n 11a94 │ │ │ │ + bmi.n 11f08 │ │ │ │ ldr.w r3, [r0, #200] @ 0xc8 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 11c12 │ │ │ │ + bne.w 120a2 │ │ │ │ vldr d7, [r0, #192] @ 0xc0 │ │ │ │ vcmpe.f64 d7, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bge.w 11c1e │ │ │ │ + bge.w 120a8 │ │ │ │ ldr.w r3, [sl] │ │ │ │ - movs r2, #0 │ │ │ │ - str.w r2, [r4, #204] @ 0xcc │ │ │ │ + mov.w r2, #0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ add.w r3, r4, r3, lsl #2 │ │ │ │ ldr r3, [r3, #44] @ 0x2c │ │ │ │ + str.w r2, [r4, #204] @ 0xcc │ │ │ │ cmp r3, r2 │ │ │ │ - blt.w 11c12 │ │ │ │ + blt.w 120a2 │ │ │ │ + mov.w r1, #1 │ │ │ │ mov fp, r2 │ │ │ │ - add r7, sp, #24 │ │ │ │ - add.w r6, r4, #164 @ 0xa4 │ │ │ │ - movs r1, #1 │ │ │ │ + add.w r9, sp, #24 │ │ │ │ + add.w r7, r4, #164 @ 0xa4 │ │ │ │ str r1, [sp, #12] │ │ │ │ movw r1, #52429 @ 0xcccd │ │ │ │ movt r1, #52428 @ 0xcccc │ │ │ │ str r1, [sp, #20] │ │ │ │ - movs r2, #20 │ │ │ │ - ldr.w r8, [r4, #160] @ 0xa0 │ │ │ │ - ldmia.w r6, {r0, r1} │ │ │ │ - stmia.w r7, {r0, r1} │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ ldr r2, [r4, #24] │ │ │ │ - add.w r9, r2, r3 │ │ │ │ - ldr r5, [r2, r3] │ │ │ │ - mov r2, r4 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - ldmia.w r3, {r0, r1} │ │ │ │ - stmia.w r6, {r0, r1} │ │ │ │ + add.w r3, r3, r3, lsl #2 │ │ │ │ mov r1, sl │ │ │ │ - mov r0, r5 │ │ │ │ + ldr.w r6, [r4, #160] @ 0xa0 │ │ │ │ + ldr.w r0, [r2, r3, lsl #2] │ │ │ │ + add.w r8, r2, r3, lsl #2 │ │ │ │ + ldrd r2, r3, [r7] │ │ │ │ + strd r2, r3, [r9] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldrd r2, r3, [r3] │ │ │ │ + strd r2, r3, [r7] │ │ │ │ + mov r2, r4 │ │ │ │ ldrh.w r3, [r4, #166] @ 0xa6 │ │ │ │ bfc r3, #7, #9 │ │ │ │ strh.w r3, [r4, #166] @ 0xa6 │ │ │ │ - ldr r3, [r5, #0] │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ - ldr.w r3, [r4, #204] @ 0xcc │ │ │ │ + ldrd r2, r3, [r9] │ │ │ │ mov r5, r0 │ │ │ │ - str.w r8, [r4, #160] @ 0xa0 │ │ │ │ - ldmia.w r7, {r0, r1} │ │ │ │ - stmia.w r6, {r0, r1} │ │ │ │ + str.w r6, [r4, #160] @ 0xa0 │ │ │ │ + strd r2, r3, [r7] │ │ │ │ + ldr.w r3, [r4, #204] @ 0xcc │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 11b84 │ │ │ │ - cbz r5, 11b74 │ │ │ │ - ldr.w r8, [r5, #52] @ 0x34 │ │ │ │ + bne.n 1200c │ │ │ │ + cbz r5, 11fea │ │ │ │ + ldr r6, [r5, #52] @ 0x34 │ │ │ │ cmp.w fp, #0 │ │ │ │ - beq.n 11bb4 │ │ │ │ + beq.n 12042 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 11bca │ │ │ │ + bne.n 1205a │ │ │ │ mov r2, sl │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - bl 119c4 │ │ │ │ + bl 11e04 │ │ │ │ vldr d6, [r5, #40] @ 0x28 │ │ │ │ vldr d7, [fp, #40] @ 0x28 │ │ │ │ vcmpe.f64 d6, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bpl.n 11ba8 │ │ │ │ + bpl.n 12034 │ │ │ │ mov r0, fp │ │ │ │ mov fp, r5 │ │ │ │ blx f928 │ │ │ │ ldr r3, [r4, #24] │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - sub.w r3, r9, r3 │ │ │ │ - asrs r3, r3, #2 │ │ │ │ + sub.w r3, r8, r3 │ │ │ │ + mov.w r3, r3, asr #2 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ ldr r2, [sp, #16] │ │ │ │ str r3, [r2, #0] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [r4, #168] @ 0xa8 │ │ │ │ - subs.w r8, r8, #0 │ │ │ │ + subs r6, #0 │ │ │ │ it ne │ │ │ │ - movne.w r8, #1 │ │ │ │ - ands.w r8, r8, r3, lsr #17 │ │ │ │ - bne.n 11b7c │ │ │ │ - ldr.w r3, [r9, #16] │ │ │ │ + movne r6, #1 │ │ │ │ + ands.w r6, r6, r3, lsr #17 │ │ │ │ + bne.n 11ff2 │ │ │ │ + ldr.w r3, [r8, #16] │ │ │ │ cmp r3, #0 │ │ │ │ - bge.n 11ac2 │ │ │ │ + bge.n 11f3c │ │ │ │ mov r0, fp │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr.w r3, [r4, #168] @ 0xa8 │ │ │ │ lsls r3, r3, #30 │ │ │ │ - bmi.n 11ba0 │ │ │ │ + bmi.n 1202a │ │ │ │ ldr.w r3, [r4, #200] @ 0xc8 │ │ │ │ - cbnz r3, 11c06 │ │ │ │ + cmp r3, #0 │ │ │ │ + bne.n 12096 │ │ │ │ vldr d7, [r4, #192] @ 0xc0 │ │ │ │ vcmpe.f64 d7, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bge.n 11bd6 │ │ │ │ - movs r3, #0 │ │ │ │ + bge.n 12066 │ │ │ │ + mov.w r3, #0 │ │ │ │ str.w r3, [r4, #204] @ 0xcc │ │ │ │ - b.n 11b14 │ │ │ │ + b.n 11f8c │ │ │ │ mov r0, r5 │ │ │ │ blx f928 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #12] │ │ │ │ - b.n 11b60 │ │ │ │ + b.n 11fda │ │ │ │ ldr r3, [r4, #24] │ │ │ │ mov fp, r5 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - sub.w r3, r9, r3 │ │ │ │ - asrs r3, r3, #2 │ │ │ │ + sub.w r3, r8, r3 │ │ │ │ + mov.w r3, r3, asr #2 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ ldr r2, [sp, #16] │ │ │ │ str r3, [r2, #0] │ │ │ │ - b.n 11b60 │ │ │ │ + b.n 11fda │ │ │ │ mov r2, sl │ │ │ │ mov r1, fp │ │ │ │ mov r0, r4 │ │ │ │ - bl 119c4 │ │ │ │ - b.n 11b26 │ │ │ │ - add.w r3, r4, #184 @ 0xb8 │ │ │ │ - ldmia.w r3, {r0, r1} │ │ │ │ - add.w r3, r4, #176 @ 0xb0 │ │ │ │ - stmia.w sp, {r0, r1} │ │ │ │ + bl 11e04 │ │ │ │ + b.n 11f9c │ │ │ │ + ldrd r2, r3, [r4, #184] @ 0xb8 │ │ │ │ mov r1, sl │ │ │ │ mov r0, r4 │ │ │ │ + strd r2, r3, [sp] │ │ │ │ + add.w r3, r4, #176 @ 0xb0 │ │ │ │ ldmia r3, {r2, r3} │ │ │ │ blx fd50 │ │ │ │ vldr d7, [r4, #192] @ 0xc0 │ │ │ │ vcmpe.f64 d0, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - blt.n 11ba0 │ │ │ │ - movs r0, #1 │ │ │ │ - movs r1, #1 │ │ │ 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[r0, #168] @ 0xa8 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - lsls r0, r3, #30 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + lsls r1, r3, #30 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #132 @ 0x84 │ │ │ │ - ldr r0, [r4, #76] @ 0x4c │ │ │ │ - ittt mi │ │ │ │ - ldrhmi.w r3, [r4, #166] @ 0xa6 │ │ │ │ - bfcmi r3, #7, #9 │ │ │ │ - strhmi.w r3, [r4, #166] @ 0xa6 │ │ │ │ + bpl.n 12106 │ │ │ │ + ldrh.w r3, [r0, #166] @ 0xa6 │ │ │ │ + bfc r3, #7, #9 │ │ │ │ + strh.w r3, [r0, #166] @ 0xa6 │ │ │ │ ldr r3, [r4, #20] │ │ │ │ + ldr r0, [r4, #76] @ 0x4c │ │ │ │ cmp r3, #0 │ │ │ │ - beq.w 11f62 │ │ │ │ + beq.w 123f8 │ │ │ │ + mov r1, r5 │ │ │ │ blx r3 │ │ │ │ + cmp r0, #2 │ │ │ │ str r0, [r4, #76] @ 0x4c │ │ │ │ - sub.w r0, r0, #2 │ │ │ │ - clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ + ite ne │ │ │ │ + movne r0, #0 │ │ │ │ + moveq r0, #1 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 11f4c │ │ │ │ + bne.w 123ca │ │ │ │ ldr.w r3, [r4, #232] @ 0xe8 │ │ │ │ add r7, sp, #44 @ 0x2c │ │ │ │ str.w r0, [r4, #200] @ 0xc8 │ │ │ │ mov r0, r7 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str.w r3, [r4, #232] @ 0xe8 │ │ │ │ blx f6bc │ │ │ │ - movs r1, #4 │ │ │ │ + mov.w r1, #4 │ │ │ │ mov r0, r7 │ │ │ │ - add.w r9, r4, #164 @ 0xa4 │ │ │ │ blx fe94 │ │ │ │ ldr.w r1, [r4, #160] @ 0xa0 │ │ │ │ mov r0, r7 │ │ │ │ - add.w sl, sp, #28 │ │ │ │ blx fd28 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ mov r0, r7 │ │ │ │ blx f600 │ │ │ │ - ldr.w r8, [r4, #76] @ 0x4c │ │ │ │ - ldmia.w r9, {r0, r1} │ │ │ │ - cmp.w r8, #4 │ │ │ │ - stmia.w sl, {r0, r1} │ │ │ │ - bne.w 11e00 │ │ │ │ - ldr.w r3, [r4, #164] @ 0xa4 │ │ │ │ - ubfx r8, r3, #0, #20 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - ubfx r3, r3, #4, #3 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - ldrh.w r3, [r4, #166] @ 0xa6 │ │ │ │ - ubfx r3, r3, #7, #9 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - ldr.w r3, [r4, #168] @ 0xa8 │ │ │ │ - ubfx r3, r3, #0, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - mov r2, r3 │ │ │ │ - ldmia.w r9, {r0, r1} │ │ │ │ - stmia.w sl, {r0, r1} │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - mov r9, r2 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + ldr.w r9, [r4, #76] @ 0x4c │ │ │ │ + add r1, sp, #28 │ │ │ │ + ldrd r2, r3, [r4, #164] @ 0xa4 │ │ │ │ + str r1, [sp, #4] │ │ │ │ + cmp.w r9, #4 │ │ │ │ + strd r2, r3, [sp, #28] │ │ │ │ + bne.w 1228a │ │ │ │ + ldr.w r1, [r4, #164] @ 0xa4 │ │ │ │ + ubfx r9, r1, #0, #20 │ │ │ │ + ldrb.w r1, [r4, #166] @ 0xa6 │ │ │ │ + ubfx r1, r1, #4, #3 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + ldrh.w r1, [r4, #166] @ 0xa6 │ │ │ │ + ubfx r1, r1, #7, #9 │ │ │ │ + str r1, [sp, #20] │ │ │ │ + ldr.w r1, [r4, #168] @ 0xa8 │ │ │ │ + ubfx r8, r1, #0, #20 │ │ │ │ + strd r2, r3, [sp, #28] │ │ │ │ + mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - bfi r3, r2, #0, #20 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + mov sl, r8 │ │ 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│ - beq.w 11fa4 │ │ │ │ - bic.w fp, r9, #8 │ │ │ │ - bics.w r3, r8, fp │ │ │ │ - beq.w 11fda │ │ │ │ - bic.w fp, r9, #65536 @ 0x10000 │ │ │ │ - bics.w r3, r8, fp │ │ │ │ - beq.w 1200e │ │ │ │ - cmp r8, r9 │ │ │ │ - beq.n 11dae │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + bne.w 125bc │ │ │ │ + bic.w fp, r8, #16 │ │ │ │ + bics.w r3, r9, fp │ │ │ │ + beq.w 12406 │ │ │ │ + bic.w fp, sl, #2048 @ 0x800 │ │ │ │ + str.w r8, [sp, #8] │ │ │ │ + bics.w r3, r9, fp │ │ │ │ + beq.w 1243e │ │ │ │ + bic.w fp, sl, #8 │ │ │ │ + bics.w r3, r9, fp │ │ │ │ + beq.w 12474 │ │ │ │ + bic.w fp, sl, #65536 @ 0x10000 │ │ │ │ + bics.w r3, r9, fp │ │ │ │ + beq.w 124aa │ │ │ │ + cmp r9, sl │ │ │ │ + beq.n 12236 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ mov r1, r5 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ mov r0, r4 │ │ │ │ - bfi r3, r8, #0, #20 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + bfi r3, r9, #0, #20 │ │ │ │ str r3, [sp, #28] │ │ │ │ - mov r3, sl │ │ │ │ - bl 11a64 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + bl 11ec8 │ │ │ │ mov r6, r0 │ │ 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#80 @ 0x50 │ │ │ │ - b.n 11f18 │ │ │ │ - mov r2, sl │ │ │ │ - mov r1, r7 │ │ │ │ + b.n 12396 │ │ │ │ + mov r2, r1 │ │ │ │ add.w r0, r4, #80 @ 0x50 │ │ │ │ - bl 11488 │ │ │ │ + mov r1, r7 │ │ │ │ + bl 11830 │ │ │ │ mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 12054 │ │ │ │ + beq.w 124f2 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ - cbz r3, 11e28 │ │ │ │ + cbz r3, 122b2 │ │ │ │ add.w r2, r6, #16 │ │ │ │ mov r0, r5 │ │ │ │ ldmia r2, {r1, r2} │ │ │ │ blx r3 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 12070 │ │ │ │ - ldrh r3, [r6, #22] │ │ │ │ - ubfx r2, r3, #4, #12 │ │ │ │ + beq.w 1250e │ │ │ │ + ldrh.w sl, [r6, #22] │ │ │ │ movw r3, #4095 @ 0xfff │ │ │ │ - str r2, [sp, #12] │ │ │ │ - cmp r2, r3 │ │ │ │ - str r2, [sp, #24] │ │ │ │ - beq.w 120a6 │ │ │ │ - add.w r3, r6, #16 │ │ │ │ - movs r2, #1 │ │ │ │ - ldmia.w r3, {r0, r1} │ │ │ │ - stmia.w sl, {r0, r1} │ │ │ │ - movs r1, #20 │ │ │ │ - ubfx r3, r0, #0, #20 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldrh r3, [r6, #18] │ │ │ │ - ldrb r0, [r6, #18] │ │ │ │ - ubfx r3, r3, #7, #9 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - ldr r3, [r6, #20] │ │ │ │ + ubfx sl, sl, #4, #12 │ │ │ │ + cmp sl, r3 │ │ │ │ + str.w sl, [sp, #24] │ │ │ │ + beq.w 12544 │ │ │ │ + ldrd r2, r3, [r6, #16] │ │ │ │ + ldrb r1, [r6, #18] │ │ │ │ + ldrb.w r0, [r4, #166] @ 0xa6 │ │ │ │ + strd r2, r3, [sp, #28] │ │ │ │ + add.w r2, sl, sl, lsl #2 │ │ │ │ + ldr r3, [r6, #16] │ │ │ │ + ubfx r1, r1, #4, #3 │ │ │ │ ubfx r0, r0, #4, #3 │ │ │ │ - ldr r6, [sp, #12] │ │ │ │ - str r2, [r4, #76] @ 0x4c │ │ │ │ - ldr r2, [r4, #24] │ │ │ │ ubfx r3, r3, #0, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - mul.w r1, r6, r1 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - ubfx r3, r3, #4, #3 │ │ │ │ - ldr.w ip, [r2, r1] │ │ │ │ - ldr r1, [r5, #0] │ │ │ │ - ldr.w r2, [ip] │ │ │ │ - ldr r6, [r1, #0] │ │ │ │ - ldr r1, [r2, #0] │ │ │ │ - cmp r6, r1 │ │ │ │ - bne.n 11f4c │ │ │ │ - and.w r3, r3, #1 │ │ │ │ - add.w fp, sp, #36 @ 0x24 │ │ │ │ - orr.w r6, r0, r3 │ │ │ │ - ldr.w r3, [r4, #160] @ 0xa0 │ │ │ │ + str r3, [sp, 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r3, [r5, #24] │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ ldr r0, [r3, r4] │ │ │ │ - adds r4, #20 │ │ │ │ + add.w r4, r4, #20 │ │ │ │ blx fd84 │ │ │ │ ldr r3, [r5, #28] │ │ │ │ cmp r3, r6 │ │ │ │ - bhi.n 121d2 │ │ │ │ + bhi.n 126be │ │ │ │ ldr r0, [r5, #24] │ │ │ │ blx fddc │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w ff74 │ │ │ │ + nop │ │ │ │ │ │ │ │ -000121f4 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r5, r1 │ │ │ │ +000126ec : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ ldr r3, [r0, #0] │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx f80c │ │ │ │ mov r0, r4 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -0001220c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - add.w r5, r0, #164 @ 0xa4 │ │ │ │ - mov ip, r0 │ │ │ │ - sub sp, #8 │ │ │ │ - mov lr, r1 │ │ │ │ - ldmia.w r5, {r0, r1} │ │ │ │ - strd r0, r1, [sp] │ │ │ │ - ldr.w r1, [ip, #168] @ 0xa8 │ │ │ │ - ldr.w r8, [sp, #32] │ │ │ │ - ubfx r6, r0, #0, #20 │ │ │ │ - ubfx r7, r1, #0, #20 │ │ │ │ - bic.w r6, r6, r8 │ │ │ │ - orrs r6, r2 │ │ │ │ - bic.w r7, r7, r8 │ │ │ │ - orrs r2, r3 │ │ │ │ - orrs r2, r7 │ │ │ │ - bfi r0, r6, #0, #20 │ │ │ │ - str.w r0, [ip, #164] @ 0xa4 │ │ │ │ - mov r0, ip │ │ │ │ - bfi r1, r2, #0, #20 │ │ │ │ - str.w r1, [ip, #168] @ 0xa8 │ │ │ │ - mov r1, lr │ │ │ │ +00012710 : │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + ldrd r6, r5, [r0, #164] @ 0xa4 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + sub sp, #12 │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ + ubfx ip, r6, #0, #20 │ │ │ │ + ldrd r8, r9, [r0, #164] @ 0xa4 │ │ │ │ + ubfx lr, r5, #0, #20 │ │ │ │ + bic.w ip, ip, r7 │ │ │ │ + bic.w lr, lr, r7 │ │ │ │ + orr.w ip, ip, r2 │ │ │ │ + orr.w r2, r2, r3 │ │ │ │ + orr.w r2, r2, lr │ │ │ │ + bfi r6, ip, #0, #20 │ │ │ │ + strd r8, r9, [sp] │ │ │ │ + bfi r5, r2, #0, #20 │ │ │ │ + strd r6, r5, [r0, #164] @ 0xa4 │ │ │ │ blx ff40 │ │ │ │ - mov r3, r0 │ │ │ │ - ldrd r0, r1, [sp] │ │ │ │ - stmia.w r5, {r0, r1} │ │ │ │ - mov r0, r3 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r2, r3, [sp] │ │ │ │ + strd r2, r3, [r4, #164] @ 0xa4 │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0001226c : │ │ │ │ +0001277c : │ │ │ │ mov r3, r0 │ │ │ │ - b.n 12276 │ │ │ │ + b.n 12786 │ │ │ │ mov r0, r3 │ │ │ │ mov r3, r1 │ │ │ │ mov r1, r0 │ │ │ │ cmp r1, r3 │ │ │ │ - bgt.n 12270 │ │ │ │ - cbz r1, 122ae │ │ │ │ - movs r0, #0 │ │ │ │ - push {lr} │ │ │ │ - and.w ip, r1, #1 │ │ │ │ - asrs r1, r1, #1 │ │ │ │ - mul.w ip, r3, ip │ │ │ │ + bgt.n 12780 │ │ │ │ + cbz r1, 127c4 │ │ │ │ + mov.w r0, #0 │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ + sbfx ip, r1, #0, #1 │ │ │ │ + mov.w r1, r1, asr #1 │ │ │ │ + and.w ip, ip, r3 │ │ │ │ sub.w lr, r2, ip │ │ │ │ cmp r0, lr │ │ │ │ it ge │ │ │ │ subge.w ip, ip, r2 │ │ │ │ add r0, ip │ │ │ │ sub.w ip, r2, r3 │ │ │ │ cmp r3, ip │ │ │ │ ite ge │ │ │ │ rsbge r3, r2, r3, lsl #1 │ │ │ │ lsllt r3, r3, #1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 12280 │ │ │ │ + bne.n 12794 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ mov r0, r1 │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ │ │ │ │ -000122b4 : │ │ │ │ - cbz r1, 1230c │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +000127c8 : │ │ │ │ + cbz r1, 1283a │ │ │ │ lsls r3, r1, #31 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r2 │ │ │ │ - bmi.n 122e0 │ │ │ │ + bmi.n 12804 │ │ │ │ add.w r1, r1, r1, lsr #31 │ │ │ │ - asrs r1, r1, #1 │ │ │ │ - bl 122b4 │ │ │ │ + mov.w r1, r1, asr #1 │ │ │ │ + bl 127c8 │ │ │ │ rsb r2, r0, #92672 @ 0x16a00 │ │ │ │ - adds r2, #9 │ │ │ │ + add.w r2, r2, #9 │ │ │ │ cmp r2, r0 │ │ │ │ - blt.n 12322 │ │ │ │ - mov r1, r6 │ │ │ │ + blt.n 12858 │ │ │ │ mul.w r0, r0, r0 │ │ │ │ - bl ebffc │ │ │ │ + mov r1, r6 │ │ │ │ + bl f641c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ mov r0, r1 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - subs r4, r1, #1 │ │ │ │ + pop {r6, pc} │ │ │ │ + add.w r4, r1, #4294967295 @ 0xffffffff │ │ │ │ mov r5, r0 │ │ │ │ mov r1, r4 │ │ │ │ blx f858 │ │ │ │ rsb r0, r0, #92672 @ 0x16a00 │ │ │ │ - adds r0, #9 │ │ │ │ mov r2, r6 │ │ │ │ - cmp r5, r0 │ │ │ │ + add.w r0, r0, #9 │ │ │ │ mov r1, r4 │ │ │ │ + cmp r5, r0 │ │ │ │ mov r0, r5 │ │ │ │ - bgt.n 12310 │ │ │ │ + bgt.n 12840 │ │ │ │ blx f858 │ │ │ │ - mov r1, r6 │ │ │ │ mul.w r0, r5, r0 │ │ │ │ - bl ebffc │ │ │ │ + mov r1, r6 │ │ │ │ + bl f641c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ mov r0, r1 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - movs r0, #1 │ │ │ │ + pop {r6, pc} │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ blx f858 │ │ │ │ - mov r2, r6 │ │ │ │ mov r1, r0 │ │ │ │ + mov r2, r6 │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe6c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r0 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe6c │ │ │ │ nop │ │ │ │ │ │ │ │ -00012330 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +0001286c : │ │ │ │ cmp r0, #2 │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ it eq │ │ │ │ moveq r6, #1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - beq.n 123de │ │ │ │ + beq.n 12936 │ │ │ │ add.w r8, r0, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r3, #2 │ │ │ │ mov r7, r0 │ │ │ │ mov r4, r8 │ │ │ │ - movs r3, #2 │ │ │ │ str r3, [sp, #0] │ │ │ │ - asrs r4, r4, #1 │ │ │ │ + mov.w r4, r4, asr #1 │ │ │ │ ands.w r6, r4, #1 │ │ │ │ - beq.n 1234a │ │ │ │ + beq.n 12894 │ │ │ │ cmp r4, #1 │ │ │ │ - beq.n 123ec │ │ │ │ + beq.n 12956 │ │ │ │ cmp r4, #8 │ │ │ │ - ble.n 123e6 │ │ │ │ - movs r5, #3 │ │ │ │ - b.n 12368 │ │ │ │ - adds r5, #2 │ │ │ │ + ble.n 1294c │ │ │ │ + mov.w r5, #3 │ │ │ │ + b.n 128b8 │ │ │ │ + add.w r5, r5, #2 │ │ │ │ mul.w r3, r5, r5 │ │ │ │ cmp r3, r4 │ │ │ │ - bgt.n 1239e │ │ │ │ + bgt.n 128f0 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 1235e │ │ │ │ + bne.n 128ac │ │ │ │ add.w r9, r6, #1 │ │ │ │ add.w r6, sp, r6, lsl #2 │ │ │ │ str r5, [r6, #0] │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r1, r5 │ │ │ │ mov r4, r0 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - beq.n 1237e │ │ │ │ - adds r5, #2 │ │ │ │ + beq.n 128ce │ │ │ │ + add.w r5, r5, #2 │ │ │ │ mov r6, r9 │ │ │ │ mul.w r3, r5, r5 │ │ │ │ cmp r3, r4 │ │ │ │ - ble.n 12368 │ │ │ │ + ble.n 128b8 │ │ │ │ cmp r4, #1 │ │ │ │ - itt eq │ │ │ │ - moveq r5, r6 │ │ │ │ - ldreq r1, [sp, #0] │ │ │ │ - beq.n 123b2 │ │ │ │ - adds r5, r6, #1 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + itt ne │ │ │ │ + addne r5, r6, #1 │ │ │ │ + lslne r6, r6, #2 │ │ │ │ + beq.n 1295e │ │ │ │ add r6, sp │ │ │ │ str r4, [r6, #0] │ │ │ │ ldr r1, [sp, #0] │ │ │ │ - movs r4, #0 │ │ │ │ - movs r6, #2 │ │ │ │ - b.n 123c4 │ │ │ │ - adds r4, #1 │ │ │ │ + mov.w r4, #0 │ │ │ │ + mov.w r6, #2 │ │ │ │ + b.n 12918 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r5, r4 │ │ │ │ - ble.n 123de │ │ │ │ + ble.n 12936 │ │ │ │ add.w r3, sp, r4, lsl #2 │ │ │ │ ldr r1, [r3, #0] │ │ │ │ mov r0, r8 │ │ │ │ - bl ebd68 │ │ │ │ - mov r2, r7 │ │ │ │ + bl f6188 │ │ │ │ mov r1, r0 │ │ │ │ + mov r2, r7 │ │ │ │ mov r0, r6 │ │ │ │ blx f858 │ │ │ │ cmp r0, #1 │ │ │ │ - bne.n 123b8 │ │ │ │ - adds r6, #1 │ │ │ │ - movs r4, #0 │ │ │ │ - b.n 123be │ │ │ │ + bne.n 1290a │ │ │ │ + add.w r6, r6, #1 │ │ │ │ + mov.w r4, #0 │ │ │ │ + b.n 12912 │ │ │ │ mov r0, r6 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - movs r6, #4 │ │ │ │ - movs r5, #2 │ │ │ │ - b.n 123ac │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r6, #4 │ │ │ │ + mov.w r5, #2 │ │ │ │ + b.n 128fa │ │ │ │ mov r5, r4 │ │ │ │ - movs r1, #2 │ │ │ │ - b.n 123b2 │ │ │ │ - nop │ │ │ │ + mov.w r1, #2 │ │ │ │ + b.n 12900 │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ + mov r5, r6 │ │ │ │ + b.n 12900 │ │ │ │ │ │ │ │ -000123f4 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00012964 : │ │ │ │ cmp r0, #1 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - ble.n 12424 │ │ │ │ + ble.n 1299e │ │ │ │ lsls r3, r0, #31 │ │ │ │ it pl │ │ │ │ movpl r5, #2 │ │ │ │ - bpl.n 12424 │ │ │ │ + bpl.n 1299e │ │ │ │ cmp r5, #8 │ │ │ │ - ble.n 12424 │ │ │ │ - movs r4, #3 │ │ │ │ - b.n 12416 │ │ │ │ - adds r4, #2 │ │ │ │ + ble.n 1299e │ │ │ │ + mov.w r4, #3 │ │ │ │ + b.n 12990 │ │ │ │ + add.w r4, r4, #2 │ │ │ │ mul.w r3, r4, r4 │ │ │ │ cmp r5, r3 │ │ │ │ - blt.n 12424 │ │ │ │ + blt.n 1299e │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r5 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 1240c │ │ │ │ + bne.n 12984 │ │ │ │ mov r5, r4 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ mov r0, r5 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ │ │ │ │ -00012428 : │ │ │ │ +000129a8 : │ │ │ │ cmp r0, #1 │ │ │ │ - bgt.n 12430 │ │ │ │ - movs r0, #0 │ │ │ │ + bgt.n 129b2 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ blx f878 │ │ │ │ - subs r0, r0, r4 │ │ │ │ + sub.w r0, r0, r4 │ │ │ │ clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ + mov.w r0, r0, lsr #5 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -00012444 : │ │ │ │ - push {r4, lr} │ │ │ │ +000129cc : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - b.n 1244c │ │ │ │ - adds r4, #1 │ │ │ │ + b.n 129d8 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ mov r0, r4 │ │ │ │ blx 1018c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 1244a │ │ │ │ + beq.n 129d4 │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -0001245c : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +000129e8 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r5, [r1, #0] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ - cbz r5, 1248c │ │ │ │ + cbz r5, 12a1e │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - bl ebffc │ │ │ │ - cbnz r1, 12484 │ │ │ │ + bl f641c │ │ │ │ + cbnz r1, 12a16 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r1, r5 │ │ │ │ mov r4, r0 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - beq.n 12470 │ │ │ │ + beq.n 12a02 │ │ │ │ ldr.w r5, [r6, #4]! │ │ │ │ cmp r5, #0 │ │ │ │ - bne.n 12466 │ │ │ │ + bne.n 129f8 │ │ │ │ sub.w r0, r4, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + mov.w r0, r0, lsr #5 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012498 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r5, r0 │ │ │ │ +00012a34 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - cbz r0, 124b6 │ │ │ │ - movs r0, #1 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r0 │ │ │ │ + cbz r0, 12a5c │ │ │ │ + mov.w r0, #1 │ │ │ │ add r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ add.w r4, r4, r4, lsr #31 │ │ │ │ - asrs r4, r4, #1 │ │ │ │ + mov.w r4, r4, asr #1 │ │ │ │ mov r1, r4 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ cmp r4, r0 │ │ │ │ - bgt.n 124a2 │ │ │ │ + bgt.n 12a46 │ │ │ │ mov r0, r4 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -000124bc : │ │ │ │ - push {r4, lr} │ │ │ │ +00012a68 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - cmp r4, #0 │ │ │ │ mov r0, r1 │ │ │ │ - ble.n 124d2 │ │ │ │ + cmp r4, #0 │ │ │ │ + ble.n 12a80 │ │ │ │ mov r1, r4 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r4 │ │ │ │ - cbnz r1, 124da │ │ │ │ + cbnz r1, 12a8a │ │ │ │ pop {r4, pc} │ │ │ │ - beq.n 124f6 │ │ │ │ - negs r1, r4 │ │ │ │ + beq.n 12aa8 │ │ │ │ + rsb r1, r4, #0 │ │ │ │ cmp r1, r0 │ │ │ │ - blt.n 124de │ │ │ │ - movs r0, #0 │ │ │ │ + blt.n 12a90 │ │ │ │ + mov.w r0, #0 │ │ │ │ pop {r4, pc} │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r4, r0 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 124da │ │ │ │ + bne.n 12a8a │ │ │ │ blx fc84 │ │ │ │ mul.w r3, r0, r0 │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 124da │ │ │ │ - b.n 124d0 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + bne.n 12a8a │ │ │ │ + b.n 12a7e │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f874 │ │ │ │ nop │ │ │ │ │ │ │ │ -00012500 : │ │ │ │ +00012ab4 : │ │ │ │ subs r2, r0, #0 │ │ │ │ - push {r4, lr} │ │ │ │ - blt.n 1250e │ │ │ │ - bl ebffc │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + blt.n 12ac4 │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ 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│ │ │ │ mov r0, r4 │ │ │ │ + mov r6, r5 │ │ │ │ blx r3 │ │ │ │ mov r5, r6 │ │ │ │ ldrb.w r1, [r5], #1 │ │ │ │ cmp r1, #0 │ │ │ │ - beq.n 1261a │ │ │ │ + beq.n 12be8 │ │ │ │ cmp r1, #37 @ 0x25 │ │ │ │ - bne.n 12540 │ │ │ │ + bne.n 12b08 │ │ │ │ ldrb r3, [r6, #1] │ │ │ │ - adds r7, r6, #2 │ │ │ │ - subs r3, #40 @ 0x28 │ │ │ │ + add.w r8, r6, #2 │ │ │ │ + sub.w r3, r3, #40 @ 0x28 │ │ │ │ cmp r3, #80 @ 0x50 │ │ │ │ - bhi.n 1260e │ │ │ │ + bhi.n 12bdc │ │ │ │ tbh [pc, r3, lsl #1] │ │ │ │ - lsls r6, r1, #5 │ │ │ │ + lsls r7, r4, #5 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r6, r3, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r7, r0, #2 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r0, r0, #3 │ │ │ │ - lsls r6, r3, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r0, r1, #3 │ │ │ │ - lsls r7, r2, #3 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r7, r5, #3 │ │ │ │ - lsls r2, r3, #4 │ │ │ │ - lsls r5, r2, #1 │ │ │ │ - lsls r4, r5, #4 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r4, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r2, r2, #2 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r1, r7, #2 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r4, r0, #3 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r1, #3 │ │ │ │ + lsls r6, r4, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #3 │ │ │ │ + lsls r7, r4, #3 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r2, r6, #3 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r7, r7, #3 │ │ │ │ + lsls r6, r5, #4 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + lsls r2, r0, #5 │ │ │ │ ldrd r3, r2, [r4, #16] │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ str r3, [r4, #16] │ │ │ │ - mov r6, r7 │ │ │ │ + mov r6, r8 │ │ │ │ mov r5, r6 │ │ │ │ ldrb.w r1, [r5], #1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 12552 │ │ │ │ + bne.n 12b1a │ │ │ │ add sp, #64 @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - ldr.w r5, [r8], #4 │ │ │ │ - mov r6, r7 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + ldr.w r5, [r7], #4 │ │ │ │ + mov r6, r8 │ │ │ │ cmp r5, #0 │ │ │ │ - bge.n 12634 │ │ │ │ - negs r5, r5 │ │ │ │ + bge.n 12c14 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r1, #45 @ 0x2d │ │ │ │ + mov.w r1, #45 @ 0x2d │ │ │ │ mov r0, r4 │ │ │ │ + rsb r5, r5, #0 │ │ │ │ blx r3 │ │ │ │ - ldr r0, [pc, #568] @ (12870 ) │ │ │ │ + ldr r0, [pc, #616] @ (12e80 ) │ │ │ │ movw r1, #26215 @ 0x6667 │ │ │ │ movt r1, #26214 @ 0x6666 │ │ │ │ mov r9, sp │ │ │ │ - mov r7, sp │ │ │ │ - mov.w ip, #10 │ │ │ │ + mov r8, sp │ │ │ │ add r0, pc │ │ │ │ smull r3, r2, r1, r5 │ │ │ │ - asrs r3, r5, #31 │ │ │ │ + mov.w r3, r5, asr #31 │ │ │ │ rsb r3, r3, r2, asr #2 │ │ │ │ - mls r5, ip, r3, r5 │ │ │ │ - ldrb r2, [r0, r5] │ │ │ │ + add.w r2, r3, r3, lsl #2 │ │ │ │ + sub.w r2, r5, r2, lsl #1 │ │ │ │ mov r5, r3 │ │ │ │ - strb.w r2, [r7], #1 │ │ │ │ + ldrb r2, [r0, r2] │ │ │ │ + strb.w r2, [r8], #1 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 12648 │ │ │ │ - ldrb.w r1, [r7, #-1]! │ │ │ │ + bne.n 12c24 │ │ │ │ + ldrb.w r1, [r8, #-1]! │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ blx r3 │ │ │ │ - cmp r7, r9 │ │ │ │ - bne.n 12662 │ │ │ │ - b.n 12548 │ │ │ │ - ldr r1, [pc, #512] @ (12874 ) │ │ │ │ + cmp r8, r9 │ │ │ │ + bne.n 12c44 │ │ │ │ + b.n 12b10 │ │ │ │ + ldr r1, [pc, #556] @ (12e84 ) │ │ │ │ mov r9, sp │ │ │ │ - ldr.w r3, [r8], #4 │ │ │ │ mov r5, sp │ │ │ │ + ldr.w r3, [r7], #4 │ │ │ │ add r1, pc │ │ │ │ and.w r2, r3, #15 │ │ │ │ cmp r3, #15 │ │ │ │ mov.w r3, r3, lsr #4 │ │ │ │ ldrb r2, [r1, r2] │ │ │ │ strb.w r2, [r5], #1 │ │ │ │ - bhi.n 1267e │ │ │ │ + bhi.n 12c60 │ │ │ │ sub.w sl, r5, r9 │ │ │ │ cmp.w sl, #7 │ │ │ │ - bgt.n 126aa │ │ │ │ - movs r6, #8 │ │ │ │ + bgt.n 12c92 │ │ │ │ + mov.w r6, #8 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r1, #48 @ 0x30 │ │ │ │ + mov.w r1, #48 @ 0x30 │ │ │ │ mov r0, r4 │ │ │ │ - subs r6, #1 │ │ │ │ + add.w r6, r6, #4294967295 @ 0xffffffff │ │ │ │ blx r3 │ │ │ │ cmp sl, r6 │ │ │ │ - bne.n 1269c │ │ │ │ + bne.n 12c80 │ │ │ │ ldrb.w r1, [r5, #-1]! │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ blx r3 │ │ │ │ cmp r5, r9 │ │ │ │ - bne.n 126aa │ │ │ │ - b.n 1260e │ │ │ │ - ldr.w r0, [r8], #4 │ │ │ │ + bne.n 12c92 │ │ │ │ + b.n 12bdc │ │ │ │ + ldr.w r0, [r7], #4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 12856 │ │ │ │ + beq.w 12e60 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ mov r1, r4 │ │ │ │ - mov r6, r7 │ │ │ │ + mov r6, r8 │ │ │ │ ldr r3, [r3, #12] │ │ │ │ blx r3 │ │ │ │ - b.n 12548 │ │ │ │ - ldr.w r0, [r8], #4 │ │ │ │ + b.n 12b10 │ │ │ │ + ldr.w r0, [r7], #4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 12856 │ │ │ │ + beq.w 12e60 │ │ │ │ mov r1, r4 │ │ │ │ - mov r6, r7 │ │ │ │ + mov r6, r8 │ │ │ │ blx fe3c │ │ │ │ - b.n 12548 │ │ │ │ - ldr.w r1, [r8], #4 │ │ │ │ + b.n 12b10 │ │ │ │ + ldr.w r1, [r7], #4 │ │ │ │ mov r0, r4 │ │ │ │ + mov r6, r8 │ │ │ │ ldr r3, [r4, #8] │ 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+ b.n 12e60 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ ldrb.w r1, [r5], #1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 12730 │ │ │ │ - mov r6, r7 │ │ │ │ - b.n 12610 │ │ │ │ - ldr r6, [pc, #308] @ (12878 ) │ │ │ │ + bne.n 12d1c │ │ │ │ + mov r6, r8 │ │ │ │ + b.n 12bde │ │ │ │ + ldr r6, [pc, #344] @ (12e88 ) │ │ │ │ movw r0, #52429 @ 0xcccd │ │ │ │ movt r0, #52428 @ 0xcccc │ │ │ │ - ldr.w r2, [r8], #4 │ │ │ │ mov r9, sp │ │ │ │ mov r5, sp │ │ │ │ - mov.w ip, #10 │ │ │ │ + ldr.w r2, [r7], #4 │ │ │ │ add r6, pc │ │ │ │ umull r1, r3, r0, r2 │ │ │ │ - lsrs r3, r3, #3 │ │ │ │ - mls r1, ip, r3, r2 │ │ │ │ + mov.w r3, r3, lsr #3 │ │ │ │ + add.w r1, r3, r3, lsl #2 │ │ │ │ + sub.w r1, r2, r1, lsl #1 │ │ │ │ ldrb r1, [r6, r1] │ │ │ │ strb.w r1, [r5], #1 │ │ │ │ mov r1, r2 │ │ │ │ - cmp r1, #9 │ │ │ │ mov r2, r3 │ │ │ │ - bhi.n 1275a │ │ │ │ + cmp r1, #9 │ │ │ │ + bhi.n 12d42 │ │ │ │ subs.w sl, r5, r9 │ │ │ │ - bpl.n 12788 │ │ │ │ - movs r6, #0 │ │ │ │ + bpl.n 12d7c │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r1, #48 @ 0x30 │ │ │ │ + mov.w r1, #48 @ 0x30 │ │ │ │ mov r0, r4 │ │ │ │ - subs r6, #1 │ │ │ │ + add.w r6, r6, #4294967295 @ 0xffffffff │ │ │ │ blx r3 │ │ │ │ cmp r6, sl │ │ │ │ - bne.n 1277a │ │ │ │ + bne.n 12d6a │ │ │ │ ldrb.w r1, [r5, #-1]! │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ blx r3 │ │ │ │ cmp r5, r9 │ │ │ │ - bne.n 12788 │ │ │ │ - b.n 1260e │ │ │ │ - ldr.w r5, [r8], #4 │ │ │ │ + bne.n 12d7c │ │ │ │ + b.n 12bdc │ │ │ │ + ldr.w r5, [r7], #4 │ │ │ │ cmp r5, #1 │ │ │ │ - ble.w 1260e │ │ │ │ - ldr r6, [pc, #216] @ (1287c ) │ │ │ │ - movs r1, #45 @ 0x2d │ │ │ │ + ble.w 12bdc │ │ │ │ + ldr r6, [pc, #244] @ (12e8c ) │ │ │ │ + mov.w r1, #45 @ 0x2d │ │ │ │ add r6, pc │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ ldrb.w r1, [r6], #1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 127aa │ │ │ │ - mov r6, r7 │ │ │ │ - b.n 12634 │ │ │ │ - ldr r1, [pc, #192] @ (12880 ) │ │ │ │ + bne.n 12da2 │ │ │ │ + mov r6, r8 │ │ │ │ + b.n 12c14 │ │ │ │ + ldr r1, [pc, #216] @ (12e90 ) │ │ │ │ mov r9, sp │ │ │ │ - ldr.w r3, [r8], #4 │ │ │ │ mov r5, sp │ │ │ │ + ldr.w r3, [r7], #4 │ │ │ │ add r1, pc │ │ │ │ and.w r2, r3, #15 │ │ │ │ cmp r3, #15 │ │ │ │ mov.w r3, r3, lsr #4 │ │ │ │ ldrb r2, [r1, r2] │ │ │ │ strb.w r2, [r5], #1 │ │ │ │ - bhi.n 127c8 │ │ │ │ + bhi.n 12dc0 │ │ │ │ subs.w sl, r5, r9 │ │ │ │ - bpl.n 127f0 │ │ │ │ - movs r6, #0 │ │ │ │ + bpl.n 12dee │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r1, #48 @ 0x30 │ │ │ │ + mov.w r1, #48 @ 0x30 │ │ │ │ mov r0, r4 │ │ │ │ - subs r6, #1 │ │ │ │ + add.w r6, r6, #4294967295 @ 0xffffffff │ │ │ │ blx r3 │ │ │ │ cmp r6, sl │ │ │ │ - bne.n 127e2 │ │ │ │ + bne.n 12ddc │ │ │ │ ldrb.w r1, [r5, #-1]! │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ blx r3 │ │ │ │ cmp r5, r9 │ │ │ │ - bne.n 127f0 │ │ │ │ - b.n 1260e │ │ │ │ + bne.n 12dee │ │ │ │ + b.n 12bdc │ │ │ │ ldrd r3, r2, [r4, #16] │ │ │ │ - movs r1, #10 │ │ │ │ + mov.w r1, #10 │ │ │ │ mov r0, r4 │ │ │ │ add r3, r2 │ │ │ │ str r3, [r4, #16] │ │ │ │ ldr r3, [r4, #8] │ │ │ │ blx r3 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 1260e │ │ │ │ - movs r5, #0 │ │ │ │ + ble.w 12bdc │ │ │ │ + mov.w r5, #0 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r1, #32 │ │ │ │ + mov.w r1, #32 │ │ │ │ mov r0, r4 │ │ │ │ - adds r5, #1 │ │ │ │ blx r3 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ cmp r5, r3 │ │ │ │ - blt.n 1281a │ │ │ │ - mov r6, r7 │ │ │ │ - b.n 12610 │ │ │ │ - movs r1, #47 @ 0x2f │ │ │ │ + blt.n 12e1c │ │ │ │ + mov r6, r8 │ │ │ │ + b.n 12bde │ │ │ │ ldr r3, [r4, #8] │ │ │ │ + mov.w r1, #47 @ 0x2f │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ ldrb r1, [r6, #2] │ │ │ │ cmp r1, #61 @ 0x3d │ │ │ │ - beq.n 1284a │ │ │ │ + beq.n 12e52 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ - ldrb.w r1, [r7], #1 │ │ │ │ + ldrb.w r1, [r8], #1 │ │ │ │ cmp r1, #61 @ 0x3d │ │ │ │ - bne.n 1283c │ │ │ │ + bne.n 12e44 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r1, #61 @ 0x3d │ │ │ │ + mov.w r1, #61 @ 0x3d │ │ │ │ mov r0, r4 │ │ │ │ - mov r6, r7 │ │ │ │ + mov r6, r8 │ │ │ │ blx r3 │ │ │ │ - b.n 12626 │ │ │ │ - ldr r5, [pc, #44] @ (12884 ) │ │ │ │ - movs r1, #40 @ 0x28 │ │ │ │ + b.n 12c02 │ │ │ │ + ldr r5, [pc, #48] @ (12e94 ) │ │ │ │ + mov.w r1, #40 @ 0x28 │ │ │ │ add r5, pc │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ ldrb.w r1, [r5], #1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 1285e │ │ │ │ - mov r6, r7 │ │ │ │ - b.n 12610 │ │ │ │ - ldr r7, [sp, #248] @ 0xf8 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r7, [sp, #32] │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r6, [sp, #176] @ 0xb0 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r5, [sp, #840] @ 0x348 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r5, [sp, #760] @ 0x2f8 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r5, [sp, #136] @ 0x88 │ │ │ │ - movs r5, r1 │ │ │ │ + bne.n 12e6c │ │ │ │ + mov r6, r8 │ │ │ │ + b.n 12bde │ │ │ │ + nop │ │ │ │ + subs r5, #114 @ 0x72 │ │ │ │ + movs r6, r1 │ │ │ │ + subs r5, #54 @ 0x36 │ │ │ │ + movs r6, r1 │ │ │ │ + subs r4, #84 @ 0x54 │ │ │ │ + movs r6, r1 │ │ │ │ + subs r3, #236 @ 0xec │ │ │ │ + movs r6, r1 │ │ │ │ + subs r3, #214 @ 0xd6 │ │ │ │ + movs r6, r1 │ │ │ │ + subs r3, #38 @ 0x26 │ │ │ │ + movs r6, r1 │ │ │ │ push {r1, r2, r3} │ │ │ │ - push {lr} │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #8 │ │ │ │ add r2, sp, #12 │ │ │ │ ldr.w r1, [r2], #4 │ │ │ │ str r2, [sp, #4] │ │ │ │ - bl 12528 │ │ │ │ + bl 12ae4 │ │ │ │ add sp, #8 │ │ │ │ ldr.w lr, [sp], #4 │ │ │ │ add sp, #12 │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ │ │ │ │ -000128a4 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r5, r1 │ │ │ │ +00012eb8 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx 1008c │ │ │ │ - ldr r2, [pc, #24] @ (128c8 ) │ │ │ │ - movs r1, #0 │ │ │ │ - str r4, [r0, #12] │ │ │ │ + ldr r2, [pc, #32] @ (12eec ) │ │ │ │ + mov.w r1, #0 │ │ │ │ + strd r5, r4, [r0, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ add r2, pc │ │ │ │ str r2, [r0, #0] │ │ │ │ - ldr r2, [pc, #16] @ (128cc ) │ │ │ │ + ldr r2, [pc, #16] @ (12ef0 ) │ │ │ │ add r2, pc │ │ │ │ - strd r2, r5, [r0, #4] │ │ │ │ - movs r2, #2 │ │ │ │ + str r2, [r0, #4] │ │ │ │ + mov.w r2, #2 │ │ │ │ strd r1, r2, [r0, #16] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - @ instruction: 0xffd1ffff │ │ │ │ - stc2l 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ + pop {r5, pc} │ │ │ │ + @ instruction: 0xffbdffff │ │ │ │ + stc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ │ │ │ │ -000128d0 : │ │ │ │ +00012ef4 : │ │ │ │ ldr r3, [r0, #12] │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - cbz r3, 128da │ │ │ │ + cbz r3, 12f00 │ │ │ │ blx r3 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - ldr r3, [r1, #0] │ │ │ │ mov r0, r1 │ │ │ │ - ldr r1, [pc, #4] @ (128f4 ) │ │ │ │ + ldr r1, [pc, #8] @ (12f1c ) │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ add r1, pc │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - ldr r4, [sp, #680] @ 0x2a8 │ │ │ │ - movs r5, r1 │ │ │ │ + subs r2, #146 @ 0x92 │ │ │ │ + movs r6, r1 │ │ │ │ mov r0, r1 │ │ │ │ - ldr r1, [pc, #8] @ (12904 ) │ │ │ │ + ldr r1, [pc, #8] @ (12f2c ) │ │ │ │ add r1, pc │ │ │ │ b.w f624 │ │ │ │ nop │ │ │ │ - ldr r4, [sp, #688] @ 0x2b0 │ │ │ │ - movs r5, r1 │ │ │ │ + subs r2, #148 @ 0x94 │ │ │ │ + movs r6, r1 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -0001290c : │ │ │ │ - push {r4, lr} │ │ │ │ +00012f34 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ blx 1008c │ │ │ │ str r4, [r0, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012918 : │ │ │ │ - cbz r0, 12920 │ │ │ │ +00012f44 : │ │ │ │ + cbz r0, 12f4c │ │ │ │ ldr r3, [r0, #0] │ │ │ │ ldr r3, [r3, #16] │ │ │ │ bx r3 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -00012924 : │ │ │ │ - ldr r0, [pc, #4] @ (1292c ) │ │ │ │ +00012f50 : │ │ │ │ + ldr r0, [pc, #4] @ (12f58 ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - stmia r6!, {r1, r3, r4, r6, r7} │ │ │ │ - movs r6, r1 │ │ │ │ + str r6, [r5, #8] │ │ │ │ + movs r7, r1 │ │ │ │ │ │ │ │ -00012930 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov r7, r0 │ │ │ │ - ldr.w r8, [sp, #24] │ │ │ │ - movs r0, #24 │ │ │ │ +00012f5c : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r3 │ │ │ │ - mov r6, r1 │ │ │ │ mov r5, r2 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r7, r0 │ │ │ │ + mov.w r0, #24 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + mov r6, r1 │ │ │ │ + ldr.w r8, [sp, #24] │ │ │ │ blx 1008c │ │ │ │ - movs r3, #1 │ │ │ │ - str r3, [r0, #16] │ │ │ │ - ldr.w r3, [r8] │ │ │ │ + mov.w r3, #1 │ │ │ │ strd r7, r6, [r0] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ strd r5, r4, [r0, #8] │ │ │ │ + str r3, [r0, #16] │ │ │ │ + ldr.w r3, [r8] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ str r3, [r0, #20] │ │ │ │ str.w r0, [r8] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012960 : │ │ │ │ +00012fa4 : │ │ │ │ mov ip, r0 │ │ │ │ mov r0, r3 │ │ │ │ - cbnz r3, 1296c │ │ │ │ - b.n 12988 │ │ │ │ + cbnz r3, 12fb0 │ │ │ │ + b.n 12fce │ │ │ │ ldr r0, [r0, #20] │ │ │ │ - cbz r0, 12986 │ │ │ │ + cbz r0, 12fcc │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, ip │ │ │ │ - bne.n 12968 │ │ │ │ + bne.n 12fac │ │ │ │ ldr r3, [r0, #4] │ │ │ │ cmp r3, r1 │ │ │ │ - bne.n 12968 │ │ │ │ + bne.n 12fac │ │ │ │ ldr r3, [r0, #8] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 12968 │ │ │ │ + bne.n 12fac │ │ │ │ ldr r3, [r0, #16] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r0, #16] │ │ │ │ ldr r0, [r0, #12] │ │ │ │ bx lr │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ │ │ │ │ -0001298c : │ │ │ │ - cbz r0, 129b0 │ │ │ │ - push {r4, lr} │ │ │ │ +00012fd0 : │ │ │ │ + cbz r0, 12ff8 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ ldr r4, [r1, #0] │ │ │ │ - cbnz r4, 1299e │ │ │ │ - b.n 129ae │ │ │ │ + cbnz r4, 12fe4 │ │ │ │ + b.n 12ff6 │ │ │ │ add.w r1, r4, #20 │ │ │ │ ldr r4, [r4, #20] │ │ │ │ - cbz r4, 129ae │ │ │ │ + cbz r4, 12ff6 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ cmp r3, r0 │ │ │ │ - bne.n 12996 │ │ │ │ + bne.n 12fdc │ │ │ │ ldr r3, [r4, #16] │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [r4, #16] │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 129b2 │ │ │ │ + str r3, [r4, #16] │ │ │ │ + ble.n 12ffa │ │ │ │ pop {r4, pc} │ │ │ │ bx lr │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [r1, #0] │ │ │ │ blx ff78 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ + nop │ │ │ │ ldr r3, [r0, #12] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r7, r2 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ adds r6, r3, #1 │ │ │ │ - it ne │ │ │ │ + itt ne │ │ │ │ movne.w r2, #4294967295 @ 0xffffffff │ │ │ │ - mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ - it ne │ │ │ │ strne r2, [r0, #12] │ │ │ │ - bne.n 129e4 │ │ │ │ + bne.n 1303a │ │ │ │ ldr r3, [r0, #8] │ │ │ │ blx r3 │ │ │ │ mov r3, r0 │ │ │ │ sub.w r2, r3, #43 @ 0x2b │ │ │ │ bics.w r2, r2, #2 │ │ │ │ it ne │ │ │ │ movne.w r8, #1 │ │ │ │ - bne.n 12a0e │ │ │ │ + bne.n 13064 │ │ │ │ cmp r3, #45 @ 0x2d │ │ │ │ ldr r3, [r4, #12] │ │ │ │ ite ne │ │ │ │ movne.w r8, #1 │ │ │ │ moveq.w r8, #4294967295 @ 0xffffffff │ │ │ │ adds r1, r3, #1 │ │ │ │ itt ne │ │ │ │ movne.w r2, #4294967295 @ 0xffffffff │ │ │ │ strne r2, [r4, #12] │ │ │ │ - beq.n 12a6c │ │ │ │ + beq.n 130d0 │ │ │ │ mov.w sl, #0 │ │ │ │ mov.w r6, #4294967295 @ 0xffffffff │ │ │ │ mov r9, sl │ │ │ │ - b.n 12a38 │ │ │ │ + b.n 1308e │ │ │ │ sub.w ip, r3, #87 @ 0x57 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ mla sl, r5, sl, ip │ │ │ │ adds r2, r3, #1 │ │ │ │ it ne │ │ │ │ strne r6, [r4, #12] │ │ │ │ - bne.n 12a34 │ │ │ │ + bne.n 1308a │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ mov r3, r0 │ │ │ │ add.w r9, r9, #1 │ │ │ │ sub.w ip, r3, #48 @ 0x30 │ │ │ │ cmp.w ip, #9 │ │ │ │ - bls.n 12a1e │ │ │ │ + bls.n 13074 │ │ │ │ sub.w r2, r3, #65 @ 0x41 │ │ │ │ cmp r2, #25 │ │ │ │ it ls │ │ │ │ subls.w ip, r3, #55 @ 0x37 │ │ │ │ - bls.n 12a1e │ │ │ │ + bls.n 13074 │ │ │ │ sub.w r2, r3, #97 @ 0x61 │ │ │ │ cmp r2, #25 │ │ │ │ - bls.n 12a1a │ │ │ │ + bls.n 13070 │ │ │ │ str r3, [r4, #12] │ │ │ │ subs.w r3, r9, #0 │ │ │ │ + mul.w r0, sl, r8 │ │ │ │ it ne │ │ │ │ movne r3, #1 │ │ │ │ - mul.w r0, sl, r8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ str r3, [r7, #0] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ mov r3, r0 │ │ │ │ - b.n 12a0e │ │ │ │ + b.n 13064 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r9, r1 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ mov.w r8, #0 │ │ │ │ + mov r9, r1 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ ldrb.w r5, [r9], #1 │ │ │ │ str.w r8, [sp, #4] │ │ │ │ cmp r5, #0 │ │ │ │ - beq.n 12afc │ │ │ │ + beq.n 1316c │ │ │ │ mov r4, r0 │ │ │ │ mov r7, r2 │ │ │ │ mov.w r6, #4294967295 @ 0xffffffff │ │ │ │ - b.n 12ab0 │ │ │ │ + b.n 13122 │ │ │ │ + ldr r0, [r4, #12] │ │ │ │ adds r3, r0, #1 │ │ │ │ - bne.n 12ad6 │ │ │ │ + bne.n 13144 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ cmp r5, r0 │ │ │ │ str r0, [sp, #4] │ │ │ │ - bne.n 12ade │ │ │ │ + bne.n 1314c │ │ │ │ ldrb.w r5, [r9], #1 │ │ │ │ - cbz r5, 12afc │ │ │ │ + cbz r5, 1316c │ │ │ │ cmp r5, #37 @ 0x25 │ │ │ │ - beq.n 12b04 │ │ │ │ + beq.n 13184 │ │ │ │ sub.w r3, r5, #40 @ 0x28 │ │ │ │ cmp r5, #32 │ │ │ │ it hi │ │ │ │ cmphi r3, #1 │ │ │ │ - it hi │ │ │ │ - ldrhi r0, [r4, #12] │ │ │ │ - bhi.n 12a9a │ │ │ │ + bhi.n 1310a │ │ │ │ ldr r0, [r4, #12] │ │ │ │ adds r2, r0, #1 │ │ │ │ - beq.n 12ae4 │ │ │ │ + beq.n 13154 │ │ │ │ cmp r0, #32 │ │ │ │ str r6, [r4, #12] │ │ │ │ - bls.n 12ac4 │ │ │ │ + bls.n 13132 │ │ │ │ cmp r5, #32 │ │ │ │ str r0, [r4, #12] │ │ │ │ - bls.n 12aaa │ │ │ │ + bls.n 1311c │ │ │ │ cmp r5, r0 │ │ │ │ - str r6, [r4, #12] │ │ │ │ str r0, [sp, #4] │ │ │ │ - beq.n 12aaa │ │ │ │ + str r6, [r4, #12] │ │ │ │ + beq.n 1311c │ │ │ │ str r0, [r4, #12] │ │ │ │ - movs r0, #0 │ │ │ │ - b.n 12afe │ │ │ │ + mov.w r0, #0 │ │ │ │ + b.n 13170 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ cmp r0, #32 │ │ │ │ - bls.n 12ac4 │ │ │ │ + bls.n 13132 │ │ │ │ cmp r5, #32 │ │ │ │ str r0, [r4, #12] │ │ │ │ - bhi.n 12a9a │ │ │ │ + bhi.n 1310c │ │ │ │ ldrb.w r5, [r9], #1 │ │ │ │ cmp r5, #0 │ │ │ │ - bne.n 12ab0 │ │ │ │ - movs r0, #1 │ │ │ │ + bne.n 13122 │ │ │ │ + mov.w r0, #1 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - movs r2, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + mov.w r2, #0 │ │ │ │ ldrb.w r3, [r9], #1 │ │ │ │ cmp r3, #100 @ 0x64 │ │ │ │ - beq.n 12b3a │ │ │ │ - bhi.n 12b30 │ │ │ │ + beq.n 131be │ │ │ │ + bhi.n 131b4 │ │ │ │ cmp r3, #42 @ 0x2a │ │ │ │ - beq.n 12b7e │ │ │ │ + beq.n 13204 │ │ │ │ cmp r3, #77 @ 0x4d │ │ │ │ - bne.n 12aaa │ │ │ │ + bne.n 1311c │ │ │ │ ldr.w r5, [r7], #4 │ │ │ │ add r2, sp, #4 │ │ │ │ - movs r1, #16 │ │ │ │ + mov.w r1, #16 │ │ │ │ mov r0, r4 │ │ │ │ - bl 129c4 │ │ │ │ + bl 13010 │ │ │ │ str r0, [r5, #0] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 12aaa │ │ │ │ - b.n 12ae0 │ │ │ │ + bne.n 1311c │ │ │ │ + b.n 1314e │ │ │ │ cmp r3, #115 @ 0x73 │ │ │ │ - beq.n 12b44 │ │ │ │ + beq.n 131ca │ │ │ │ cmp r3, #120 @ 0x78 │ │ │ │ - beq.n 12b18 │ │ │ │ - b.n 12aaa │ │ │ │ + beq.n 1319a │ │ │ │ + b.n 1311c │ │ │ │ ldr.w r5, [r7], #4 │ │ │ │ add r2, sp, #4 │ │ │ │ - movs r1, #10 │ │ │ │ - b.n 12b20 │ │ │ │ + mov.w r1, #10 │ │ │ │ + b.n 131a4 │ │ │ │ ldr.w r5, [r7], #4 │ │ │ │ add.w sl, r5, r2 │ │ │ │ - b.n 12b5a │ │ │ │ + b.n 131e0 │ │ │ │ cmp r0, #40 @ 0x28 │ │ │ │ - beq.n 12b76 │ │ │ │ + beq.n 131fc │ │ │ │ cmp r5, sl │ │ │ │ - bcs.n 12b76 │ │ │ │ + bcs.n 131fc │ │ │ │ strb.w r0, [r5], #1 │ │ │ │ ldr r0, [r4, #12] │ │ │ │ adds r3, r0, #1 │ │ │ │ it ne │ │ │ │ strne r6, [r4, #12] │ │ │ │ - bne.n 12b6e │ │ │ │ + bne.n 131f4 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ blx r3 │ │ │ │ adds r1, r0, #1 │ │ │ │ - beq.n 12b76 │ │ │ │ + beq.n 131fc │ │ │ │ cmp r0, #41 @ 0x29 │ │ │ │ it ne │ │ │ │ cmpne r0, #32 │ │ │ │ - bhi.n 12b4e │ │ │ │ + bhi.n 131d4 │ │ │ │ strb.w r8, [r5] │ │ │ │ str r0, [r4, #12] │ │ │ │ - b.n 12aaa │ │ │ │ + b.n 1311c │ │ │ │ ldr.w r2, [r7], #4 │ │ │ │ cmp r2, #0 │ │ │ │ - bgt.n 12b06 │ │ │ │ - b.n 12ae0 │ │ │ │ + bgt.n 13188 │ │ │ │ + b.n 1314e │ │ │ │ + nop │ │ │ │ push {r1, r2, r3} │ │ │ │ - push {lr} │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #8 │ │ │ │ add r2, sp, #12 │ │ │ │ ldr.w r1, [r2], #4 │ │ │ │ str r2, [sp, #4] │ │ │ │ - bl 12a78 │ │ │ │ + bl 130dc │ │ │ │ add sp, #8 │ │ │ │ ldr.w lr, [sp], #4 │ │ │ │ add sp, #12 │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012ba4 : │ │ │ │ - push {r4, lr} │ │ │ │ +00013230 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ blx 1008c │ │ │ │ - ldr r2, [pc, #20] @ (12bc4 ) │ │ │ │ + ldr r2, [pc, #20] @ (13250 ) │ │ │ │ + str r4, [r0, #8] │ │ │ │ add r2, pc │ │ │ │ str r2, [r0, #0] │ │ │ │ - ldr r2, [pc, #20] @ (12bc8 ) │ │ │ │ + ldr r2, [pc, #16] @ (13254 ) │ │ │ │ add r2, pc │ │ │ │ - strd r2, r4, [r0, #4] │ │ │ │ + str r2, [r0, #4] │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ str r2, [r0, #12] │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - @ instruction: 0xffd7ffff │ │ │ │ - mcr2 15, 6, pc, cr1, cr15, {7} @ │ │ │ │ + @ instruction: 0xffcfffff │ │ │ │ + mrc2 15, 4, pc, cr5, cr15, {7} │ │ │ │ │ │ │ │ -00012bcc : │ │ │ │ +00013258 : │ │ │ │ b.w ff74 │ │ │ │ │ │ │ │ -00012bd0 : │ │ │ │ - push {r4, lr} │ │ │ │ +0001325c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ blx 1008c │ │ │ │ - movs r2, #0 │ │ │ │ - str r4, [r0, #0] │ │ │ │ - str r2, [r0, #4] │ │ │ │ + mov.w r2, #0 │ │ │ │ + strd r4, r2, [r0] │ │ │ │ pop {r4, pc} │ │ │ │ │ │ │ │ -00012be0 : │ │ │ │ +00013270 : │ │ │ │ ldr r3, [r0, #4] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r0, #4] │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012be8 : │ │ │ │ +0001327c : │ │ │ │ ldr r3, [r0, #4] │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ str r3, [r0, #4] │ │ │ │ - cbnz r3, 12c06 │ │ │ │ + cbnz r3, 132a0 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ - cbz r3, 12bfc │ │ │ │ + cbz r3, 13294 │ │ │ │ blx r3 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012c08 : │ │ │ │ +000132a4 : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ │ │ │ │ -00012c10 : │ │ │ │ +000132ac : │ │ │ │ ldr r3, [r0, #4] │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - cbz r3, 12c34 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + cbz r3, 132dc │ │ │ │ mov r4, r0 │ │ │ │ - movs r6, #0 │ │ │ │ - adds r4, #8 │ │ │ │ + mov.w r6, #0 │ │ │ │ + add.w r4, r4, #8 │ │ │ │ + mov r0, r5 │ │ │ │ + add.w r4, r4, #8 │ │ │ │ strd r3, r6, [r5, #36] @ 0x24 │ │ │ │ - adds r4, #8 │ │ │ │ ldr.w r3, [r4, #-16] │ │ │ │ - mov r0, r5 │ │ │ │ blx r3 │ │ │ │ ldr.w r3, [r4, #-4] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 12c1e │ │ │ │ - movs r3, #0 │ │ │ │ + bne.n 132c4 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r5, #36] @ 0x24 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -00012c3c : │ │ │ │ - subs r2, r0, #2 │ │ │ │ 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0xffffffff │ │ │ │ cmp r3, r2 │ │ │ │ - bhi.n 12cde │ │ │ │ + bhi.n 133be │ │ │ │ mov r4, r7 │ │ │ │ - movs r6, #0 │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr r1, [r4, #4] │ │ │ │ mov r0, r5 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ blx fbe0 │ │ │ │ ldr r1, [r4, #8] │ │ │ │ mov r0, r5 │ │ │ │ - adds r6, #1 │ │ │ │ blx fbe0 │ │ │ │ ldr.w r1, [r4, #12]! │ │ │ │ mov r0, r5 │ │ │ │ blx fbe0 │ │ │ │ ldr r3, [r7, #0] │ │ │ │ cmp r3, r6 │ │ │ │ - bgt.n 12cbc │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + bgt.n 1339a │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012ce0 : │ │ │ │ - push {r4} │ │ │ │ +000133cc : │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r4, [r0, #0] │ │ │ │ cmp r4, #1 │ │ │ │ - beq.n 12cfa │ │ │ │ - movs r0, #1 │ │ │ │ + beq.n 133ee │ │ │ │ + mov.w r0, #1 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ str r0, [r1, #0] │ │ │ │ - movs r1, #0 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov.w r0, #1 │ │ │ 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#12 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr.w r3, [r4, #-4] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [r4, #-8] │ │ │ │ ldr r7, [r5, #0] │ │ │ │ blx r7 │ │ │ │ ldr.w r3, [sl] │ │ │ │ cmp r3, r6 │ │ │ │ - bgt.n 12d6a │ │ │ │ - ldr r1, [pc, #44] @ (12dbc ) │ │ │ │ - mov r0, r5 │ │ │ │ + bgt.n 1346c │ │ │ │ + ldr r1, [pc, #48] @ (134c8 ) │ │ │ │ ldr r3, [r5, #0] │ │ │ │ add r1, pc │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - bx r3 │ │ │ │ - ldr r1, [pc, #32] @ (12dc0 ) │ │ │ │ mov r0, r5 │ │ │ │ - add r1, pc │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, lr, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ - ldr r0, [sp, #552] @ 0x228 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r0, [sp, #448] @ 0x1c0 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r2, [sp, #1008] @ 0x3f0 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr 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│ ldr r3, [r7, #0] │ │ │ │ + mov r4, r0 │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 12f1a │ │ │ │ + ble.n 136a8 │ │ │ │ mov r6, r7 │ │ │ │ - movs r5, #1 │ │ │ │ + mov.w r5, #1 │ │ │ │ ldr r0, [r6, #20] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w r6, r6, #12 │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - adds r6, #12 │ │ │ │ blx ffb0 │ │ │ │ ldr r3, [r7, #0] │ │ │ │ mov r4, r0 │ │ │ │ cmp r5, r3 │ │ │ │ - blt.n 12f32 │ │ │ │ + blt.n 136cc │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ │ │ │ │ -00012f50 : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ +000136f8 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ ldr r4, [r0, #0] │ │ │ │ - cbnz r4, 12f5a │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + cbnz r4, 1370e │ │ │ │ mov r0, r4 │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r0, #12] │ │ │ │ blx 10080 │ │ │ │ - mov r4, r0 │ │ │ │ ldr r3, [r6, #0] │ │ │ │ + mov r4, r0 │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 12f56 │ │ │ │ - movs r5, #2 │ │ │ │ - movs r7, #12 │ │ │ │ - mul.w r3, r7, r5 │ │ │ │ - ldr r0, [r6, r3] │ │ │ │ + ble.n 13704 │ │ │ │ + mov.w r5, #2 │ │ │ │ + add.w r3, r5, r5, lsl #1 │ │ │ │ + ldr.w r0, [r6, r3, lsl #2] │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ffb0 │ │ │ │ ldr r2, [r6, #0] │ │ │ │ + mov r3, r5 │ │ │ │ mov r4, r0 │ │ │ │ - cmp r2, r5 │ │ │ │ add.w r5, r5, #1 │ │ │ │ - bgt.n 12f6e │ │ │ │ + cmp r2, r3 │ │ │ │ + bgt.n 13722 │ │ │ │ mov r0, r4 │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00012f90 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00013750 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ blx 10164 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx f8dc │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w ffac │ │ │ │ │ │ │ │ -00012fac : │ │ │ │ - push {r4} │ │ │ │ +00013778 : │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r4, [r0, #0] │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 12fd0 │ │ │ │ - movs r3, #0 │ │ │ │ - b.n 12fc0 │ │ │ │ - adds r3, #1 │ │ │ │ - adds r0, #12 │ │ │ │ + ble.n 137a6 │ │ │ │ + mov.w r3, #0 │ │ │ │ + b.n 13794 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + add.w r0, r0, #12 │ │ │ │ cmp r3, r4 │ │ │ │ - beq.n 12fd0 │ │ │ │ + beq.n 137a6 │ │ │ │ ldrd r1, r2, [r0, #8] │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 12fb8 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 13788 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - movs r0, #1 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00012fd8 : │ │ │ │ - push {r4, lr} │ │ │ │ +000137b0 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ blx 1004c │ │ │ │ - cbnz r0, 12fe4 │ │ │ │ + cbnz r0, 137be │ │ │ │ pop {r4, pc} │ │ │ │ mov r0, r4 │ │ │ │ blx 1004c │ │ │ │ subs r0, #0 │ │ │ │ it ne │ │ │ │ movne r0, #1 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -00012ff4 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +000137cc : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [r0, #0] │ │ │ │ - mov r6, r2 │ │ │ │ movw r3, #65533 @ 0xfffd │ │ │ │ movt r3, #32767 @ 0x7fff │ │ │ │ - subs r2, r1, #1 │ │ │ │ + ldr r1, [r0, #0] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + mov r6, r2 │ │ │ │ + add.w r2, r1, #4294967295 @ 0xffffffff │ │ │ │ cmp r2, r3 │ │ │ │ - bhi.n 1303a │ │ │ │ + bhi.n 13824 │ │ │ │ cmp r6, #1 │ │ │ │ mov ip, r0 │ │ │ │ ite eq │ │ │ │ moveq r5, #1 │ │ │ │ movne.w r5, #4294967295 @ 0xffffffff │ │ │ │ mov.w lr, #0 │ │ │ │ - b.n 13028 │ │ │ │ + b.n 13808 │ │ │ │ add.w lr, lr, #1 │ │ │ │ add.w ip, ip, #12 │ │ │ │ cmp r1, lr │ │ │ │ - beq.n 1303a │ │ │ │ + beq.n 13824 │ │ │ │ ldrd r2, r3, [ip, #8] │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ mul.w r3, r5, r3 │ │ │ │ cmp r3, #0 │ │ │ │ - bge.n 1301c │ │ │ │ - movs r0, #1 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bge.n 137fc │ │ │ │ + mov.w r0, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ blx 1004c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 13038 │ │ │ │ + beq.n 1381c │ │ │ │ ldr r5, [r4, #0] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r5, r3 │ │ │ │ - beq.n 13078 │ │ │ │ + beq.n 1386a │ │ │ │ cmp r5, #0 │ │ │ │ - ble.n 13078 │ │ │ │ + ble.n 1386a │ │ │ │ cmp r6, #1 │ │ │ │ mov r1, r4 │ │ │ │ ite eq │ │ │ │ moveq r6, #1 │ │ │ │ movne.w r6, #4294967295 @ 0xffffffff │ │ │ │ - movs r2, #0 │ │ │ │ - b.n 13068 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r1, #12 │ │ │ │ + mov.w r2, #0 │ │ │ │ + b.n 13858 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r1, r1, #12 │ │ │ │ cmp r5, r2 │ │ │ │ - beq.n 13078 │ │ │ │ + beq.n 1386a │ │ │ │ ldrd r0, r3, [r1, #8] │ │ │ │ - subs r3, r3, r0 │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ cmp r3, #0 │ │ │ │ - bge.n 13060 │ │ │ │ - b.n 13036 │ │ │ │ - movs r0, #0 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bge.n 1384c │ │ │ │ + b.n 13818 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + mov.w r0, #0 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0001307c : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r4, r0 │ │ │ │ +00013878 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + mov r6, r0 │ │ │ │ ldr r0, [r0, #0] │ │ │ │ blx ff5c │ │ │ │ + ldr r3, [r6, #0] │ │ │ │ movw r2, #65533 @ 0xfffd │ │ │ │ movt r2, #32767 @ 0x7fff │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - mov r5, r0 │ │ │ │ - subs r1, r3, #1 │ │ │ │ + add.w r1, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r1, r2 │ │ │ │ - bhi.n 130b6 │ │ │ │ - movs r2, #12 │ │ │ │ - mul.w lr, r2, r3 │ │ │ │ - movs r3, #4 │ │ │ │ - add.w lr, lr, #4 │ │ │ │ - adds r2, r4, r3 │ │ │ │ - add.w ip, r5, r3 │ │ │ │ - adds r3, #12 │ │ │ │ - cmp lr, r3 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - bne.n 130a4 │ │ │ │ - mov r0, r5 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + bhi.n 138c6 │ │ │ │ + add.w ip, r3, r3, lsl #1 │ │ │ │ + mov.w r3, #4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + add.w r1, r6, r3 │ │ │ │ + add.w r2, r0, r3 │ │ │ │ + ldrd r4, r5, [r1] │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + cmp ip, r3 │ │ │ │ + strd r4, r5, [r2] │ │ │ │ + ldr r1, [r1, #8] │ │ │ │ + str r1, [r2, #8] │ │ │ │ + bne.n 138aa │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -000130bc : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000138d0 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r1 │ │ │ │ blx fc44 │ │ │ │ ldr r4, [r0, #0] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r4, r3 │ │ │ │ - beq.n 130e8 │ │ │ │ + beq.n 13904 │ │ │ │ cmp r5, #1 │ │ │ │ - beq.n 130ea │ │ │ │ + beq.n 1390c │ │ │ │ cmp r4, #0 │ │ │ │ itt gt │ │ │ │ movgt r2, r0 │ │ │ │ movgt r3, #0 │ │ │ │ - ble.n 130e8 │ │ │ │ + ble.n 13904 │ │ │ │ ldr r1, [r2, #8] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r4, r3 │ │ │ │ str.w r1, [r2, #12]! │ │ │ │ - bne.n 130dc │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + bne.n 138f6 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 130e8 │ │ │ │ + ble.n 13904 │ │ │ │ mov r3, r0 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ ldr r1, [r3, #12] │ │ │ │ - adds r2, #1 │ │ │ │ - str r1, [r3, #8] │ │ │ │ - cmp r4, r2 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add.w r3, r3, #12 │ │ │ │ - bne.n 130f2 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - nop │ │ │ │ + cmp r4, r2 │ │ │ │ + str.w r1, [r3, #-4] │ │ │ │ + bne.n 13916 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ │ │ │ │ -00013104 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +00013930 : │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - mov r4, r1 │ │ │ │ - subs r0, #1 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ blx ff5c │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ - mov lr, r0 │ │ │ │ cmp r4, r3 │ │ │ │ - beq.n 13150 │ │ │ │ + beq.n 13998 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 1313c │ │ │ │ - movs r6, #12 │ │ │ │ - movs r3, #4 │ │ │ │ - mul.w r6, r4, r6 │ │ │ │ - adds r6, #4 │ │ │ │ - adds r2, r5, r3 │ │ │ │ - add.w ip, lr, r3 │ │ │ │ - adds r3, #12 │ │ │ │ - cmp r6, r3 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - bne.n 1312a │ │ │ │ - ldr.w r6, [lr] │ │ │ │ - movw r2, #65533 @ 0xfffd │ │ │ │ - movt r2, #32767 @ 0x7fff │ │ │ │ - subs r3, r6, r4 │ │ │ │ - subs r3, #1 │ │ │ │ - cmp r3, r2 │ │ │ │ - bls.n 13154 │ │ │ │ - mov r0, lr │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - movs r2, #12 │ │ │ │ - add.w ip, lr, #4 │ │ │ │ - adds r5, #16 │ │ │ │ - mul.w r3, r2, r4 │ │ │ │ - mul.w r6, r2, r6 │ │ │ │ - adds r2, r5, r3 │ │ │ │ - add.w r4, ip, r3 │ │ │ │ - adds r3, #12 │ │ │ │ - cmp r3, r6 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w r4, {r0, r1, r2} │ │ │ │ - bne.n 13164 │ │ │ │ - mov r0, lr │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - nop │ │ │ │ + ble.n 13982 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + mov.w r3, #4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ + add.w r2, r0, r3 │ │ │ │ + ldrd r6, r7, [r1] │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + cmp ip, r3 │ │ │ │ + strd r6, r7, [r2] │ │ │ │ + ldr r1, [r1, #8] │ │ │ │ + str r1, [r2, #8] │ │ │ │ + bne.n 13966 │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ + movw r1, #65533 @ 0xfffd │ │ │ │ + movt r1, #32767 @ 0x7fff │ │ │ │ + sub.w r2, r3, r4 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + cmp r2, r1 │ │ │ │ + bls.n 139a4 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ + add.w r4, r4, r4, lsl #1 │ │ │ │ + add.w ip, r0, #4 │ │ │ │ + add.w r5, r5, #16 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + mov.w r1, r4, lsl #2 │ │ │ │ + mov.w r4, r3, lsl #2 │ │ │ │ + add.w r2, r5, r1 │ │ │ │ + add.w r3, ip, r1 │ │ │ │ + ldrd r6, r7, [r2] │ │ │ │ + add.w r1, r1, #12 │ │ │ │ + cmp r1, r4 │ │ │ │ + strd r6, r7, [r3] │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ + str r2, [r3, #8] │ │ │ │ + bne.n 139bc │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ │ │ │ │ -0001317c : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ - mov r4, r2 │ │ │ │ - mov r5, r0 │ │ │ │ +000139e4 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov r5, r2 │ │ │ │ + mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ blx ff5c │ │ │ │ - subs r2, r4, #1 │ │ │ │ + add.w r2, r5, #4294967295 @ 0xffffffff │ │ │ │ movw r3, #65533 @ 0xfffd │ │ │ │ movt r3, #32767 @ 0x7fff │ │ │ │ - mov r7, r0 │ │ │ │ cmp r2, r3 │ │ │ │ - bhi.n 131c0 │ │ │ │ - movs r3, #12 │ │ │ │ - mla r5, r3, r6, r5 │ │ │ │ - adds r6, r0, #4 │ │ │ │ - mul.w r4, r3, r4 │ │ │ │ - movs r3, #0 │ │ │ │ - adds r5, #4 │ │ │ │ - add.w lr, r5, r3 │ │ │ │ - add.w ip, r6, r3 │ │ │ │ - adds r3, #12 │ │ │ │ - cmp r3, r4 │ │ │ │ - ldmia.w lr, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - bne.n 131aa │ │ │ │ - mov r0, r7 │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + bhi.n 13a32 │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + mov r3, r0 │ │ │ │ + add.w r2, r5, r5, lsl #1 │ │ │ │ + add.w r1, r4, r6, lsl #2 │ │ │ │ + add.w r2, r0, r2, lsl #2 │ │ │ │ + ldrd r4, r5, [r1, #4] │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + add.w r1, r1, #12 │ │ │ │ + strd r4, r5, [r3, #-8] │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + str r4, [r3, #0] │ │ │ │ + cmp r3, r2 │ │ │ │ + bne.n 13a1a │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -000131c4 : │ │ │ │ +00013a3c : │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 131da │ │ │ │ + beq.n 13a5c │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ mov r4, r1 │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 131e6 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, lr} │ │ │ │ + bne.n 13a72 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ mvn.w r0, #2147483648 @ 0x80000000 │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ b.w ff58 │ │ │ │ add r0, r2 │ │ │ │ blx ff5c │ │ │ │ - ldr r6, [r5, #0] │ │ │ │ - movw r3, #65533 @ 0xfffd │ │ │ │ - movt r3, #32767 @ 0x7fff │ │ │ │ - subs r2, r6, #1 │ │ │ │ - mov lr, r0 │ │ │ │ - cmp r2, r3 │ │ │ │ - bhi.n 1321a │ │ │ │ - movs r7, #12 │ │ │ │ - movs r3, #4 │ │ │ │ - mul.w r7, r6, r7 │ │ │ │ - adds r7, #4 │ │ │ │ - adds r2, r5, r3 │ │ │ │ - add.w ip, lr, r3 │ │ │ │ - adds r3, #12 │ │ │ │ - cmp r7, r3 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - bne.n 13208 │ │ │ │ - ldr r7, [r4, #0] │ │ │ │ - movw r3, #65533 @ 0xfffd │ │ │ │ - movt r3, #32767 @ 0x7fff │ │ │ │ - subs r2, r7, #1 │ │ │ │ - cmp r2, r3 │ │ │ │ - bhi.n 1324c │ │ │ │ - movs r3, #12 │ │ │ │ - adds r4, #4 │ │ │ │ - mla r5, r3, r6, lr │ │ │ │ - mul.w r7, r3, r7 │ │ │ │ - movs r3, #0 │ │ │ │ - adds r5, #4 │ │ │ │ - adds r2, r4, r3 │ │ │ │ - add.w ip, r5, r3 │ │ │ │ - adds r3, #12 │ │ │ │ - cmp r3, r7 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - bne.n 1323a │ │ │ │ - mov r0, lr │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r5, r1 │ │ │ │ + ldr r3, [r5, #0] │ │ │ │ + movw r2, #65533 @ 0xfffd │ │ │ │ + movt r2, #32767 @ 0x7fff │ │ │ │ + add.w r1, r3, #4294967295 @ 0xffffffff │ │ │ │ + cmp r1, r2 │ │ │ │ + bhi.n 13ab8 │ │ │ │ + add.w lr, r3, r3, lsl #1 │ │ │ │ + mov.w r2, #4 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w lr, lr, #4 │ │ │ │ + add.w ip, r5, r2 │ │ │ │ + add.w r1, r0, r2 │ │ │ │ + ldrd r6, r7, [ip] │ │ │ │ + add.w r2, r2, #12 │ │ │ │ + cmp r2, lr │ │ │ │ + strd r6, r7, [r1] │ │ │ │ + ldr.w r6, [ip, #8] │ │ │ │ + str r6, [r1, #8] │ │ │ │ + bne.n 13a9a │ │ │ │ + ldr r6, [r4, #0] │ │ │ │ + movw r2, #65533 @ 0xfffd │ │ │ │ + movt r2, #32767 @ 0x7fff │ │ │ │ + add.w r1, r6, #4294967295 @ 0xffffffff │ │ │ │ + cmp r1, r2 │ │ │ │ + bhi.n 13af4 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + mov r1, r4 │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + add.w r6, r4, r6, lsl #2 │ │ │ │ + ldrd r4, r5, [r1, #4] │ │ │ │ + add.w r1, r1, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + strd r4, r5, [r3, #-8] │ │ │ │ + ldr r2, [r1, #0] │ │ │ │ + cmp r6, r1 │ │ │ │ + str r2, [r3, #0] │ │ │ │ + bne.n 13adc │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx 10080 │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r5, #4] │ │ │ │ blx 10080 │ │ │ │ subs r0, r0, r4 │ │ │ │ it mi │ │ │ │ movmi.w r0, #4294967295 @ 0xffffffff │ │ │ │ - bmi.n 13272 │ │ │ │ + bmi.n 13b28 │ │ │ │ subs r0, #0 │ │ │ │ it ne │ │ │ │ movne r0, #1 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ │ │ │ │ -00013274 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r4, r1 │ │ │ │ +00013b30 : │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r0 │ │ │ │ + mov r4, r1 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ blx 10080 │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx 10080 │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [r5, #8] │ │ │ │ blx 10080 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ blx 10080 │ │ │ │ - mov r1, r8 │ │ │ │ mov r9, r0 │ │ │ │ + mov r1, r8 │ │ │ │ mov r0, r6 │ │ │ │ blx ffb0 │ │ │ │ - mov r1, r9 │ │ │ │ mov sl, r0 │ │ │ │ + mov r1, r9 │ │ │ │ mov r0, r7 │ │ │ │ blx ffb0 │ │ │ │ cmp sl, r0 │ │ │ │ - beq.n 132c0 │ │ │ │ + beq.n 13b96 │ │ │ │ cmp r0, sl │ │ │ │ ite lt │ │ │ │ movlt.w r0, #4294967295 @ 0xffffffff │ │ │ │ movge r0, #1 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ cmp r6, r7 │ │ │ │ - beq.n 132d2 │ │ │ │ + beq.n 13ba6 │ │ │ │ cmp r7, r6 │ │ │ │ ite lt │ │ │ │ movlt.w r0, #4294967295 @ 0xffffffff │ │ │ │ movge r0, #1 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 13b84 │ │ │ │ cmp r8, r9 │ │ │ │ - bne.n 132ec │ │ │ │ - ldr r3, [r5, #0] │ │ │ │ + bne.n 13bc0 │ │ │ │ ldr r2, [r4, #0] │ │ │ │ + ldr r3, [r5, #0] │ │ │ │ subs r3, r3, r2 │ │ │ │ it mi │ │ │ │ movmi.w r0, #4294967295 @ 0xffffffff │ │ │ │ - bmi.n 132bc │ │ │ │ + bmi.n 13b84 │ │ │ │ subs r0, r3, #0 │ │ │ │ it ne │ │ │ │ movne r0, #1 │ │ │ │ - b.n 132bc │ │ │ │ + b.n 13b84 │ │ │ │ cmp r9, r8 │ │ │ │ ite lt │ │ │ │ movlt.w r0, #4294967295 @ 0xffffffff │ │ │ │ movge r0, #1 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - nop │ │ │ │ + b.n 13b84 │ │ │ │ │ │ │ │ -000132fc : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - ldr r5, [pc, #136] @ (1338c ) │ │ │ │ - ldr r1, [r0, #0] │ │ │ │ - sub sp, #8 │ │ │ │ +00013bcc : │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + ldr r5, [pc, #160] @ (13c7c ) │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ + cmp r4, #0 │ │ │ │ add r5, pc │ │ │ │ - cmp r1, #0 │ │ │ │ - ble.n 13386 │ │ │ │ - movs r3, #0 │ │ │ │ - add.w r1, r1, r1, lsl #1 │ │ │ │ + ble.n 13c76 │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r4, r4, r4, lsl #1 │ │ │ │ + add.w r1, r6, #4 │ │ │ │ mov r0, r3 │ │ │ │ - add.w lr, r8, #4 │ │ │ │ - ldr.w r2, [lr, r3, lsl #2] │ │ │ │ - adds r3, #3 │ │ │ │ + ldr.w r2, [r1, r3, lsl #2] │ │ │ │ + add.w r3, r3, #3 │ │ │ │ cmp r2, #1 │ │ │ │ it ne │ │ │ │ addne r0, #1 │ │ │ │ - cmp r3, r1 │ │ │ │ - bne.n 1331a │ │ │ │ + cmp r3, r4 │ │ │ │ + bne.n 13bf4 │ │ │ │ blx ff5c │ │ │ │ - ldr.w r7, [r8] │ │ │ │ - mov r6, r0 │ │ │ │ - cmp r7, #0 │ │ │ │ - ble.n 1336a │ │ │ │ - movs r3, #0 │ │ │ │ - add.w lr, r8, #4 │ │ │ │ - add.w r7, r7, r7, lsl #1 │ │ │ │ - mov r4, r3 │ │ │ │ - mov.w r8, #12 │ │ │ │ - ldr.w r2, [lr, r3, lsl #2] │ │ │ │ + ldr r3, [r6, #0] │ │ │ │ + mov r4, r0 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.n 13c4c │ │ │ │ + add.w lr, r3, r3, lsl #1 │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r1, r6, #4 │ │ │ │ + mov ip, r3 │ │ │ │ + ldr.w r2, [r1, r3, lsl #2] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 13364 │ │ │ │ - mla ip, r8, r4, r6 │ │ │ │ - add.w r2, lr, r3, lsl #2 │ │ │ │ - adds r4, #1 │ │ │ │ - add.w ip, ip, #4 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - adds r3, #3 │ │ │ │ - cmp r7, r3 │ │ │ │ - bne.n 13348 │ │ │ │ - ldr r1, [r6, #0] │ │ │ │ + beq.n 13c44 │ │ │ │ + add.w r0, r1, r3, lsl #2 │ │ │ │ + add.w r2, ip, ip, lsl #1 │ │ │ │ + add.w ip, ip, #1 │ │ │ │ + ldrd r6, r7, [r0] │ │ │ │ + add.w r2, r4, r2, lsl #2 │ │ │ │ + strd r6, r7, [r2, #4] │ │ │ │ + ldr r0, [r0, #8] │ │ │ │ + str r0, [r2, #12] │ │ │ │ + add.w r3, r3, #3 │ │ │ │ + cmp lr, r3 │ │ │ │ + bne.n 13c20 │ │ │ │ + ldr r1, [r4, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - ble.n 1337e │ │ │ │ - ldr r3, [pc, #28] @ (13390 ) │ │ │ │ - movs r2, #12 │ │ │ │ - adds r0, r6, #4 │ │ │ │ + ble.n 13c64 │ │ │ │ + ldr r3, [pc, #44] @ (13c80 ) │ │ │ │ + mov.w r2, #12 │ │ │ │ + add.w r0, r4, #4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ str r3, [sp, #4] │ │ │ │ blx fff0 │ │ │ │ - mov r0, r6 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - movs r0, #0 │ │ │ │ - b.n 1332a │ │ │ │ - nop │ │ │ │ - @ instruction: 0xb8ac │ │ │ │ - movs r6, r1 │ │ │ │ + mov r0, r4 │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r0, #0 │ │ │ │ + b.n 13c06 │ │ │ │ + ldr r7, [pc, #840] @ (13fc8 ) │ │ │ │ + movs r7, r1 │ │ │ │ lsls r0, r5, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00013394 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - ldr r4, [pc, #400] @ (1352c ) │ │ │ │ - sub sp, #12 │ │ │ │ +00013c84 : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + ldr r4, [pc, #472] @ (13e64 ) │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r6, r0 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + sub sp, #8 │ │ │ │ add r4, pc │ │ │ │ blx fadc │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 13506 │ │ │ │ - ldr.w r1, [r8] │ │ │ │ - cmp r1, #0 │ │ │ │ + beq.w 13e32 │ │ │ │ + ldr r5, [r6, #0] │ │ │ │ + cmp r5, #0 │ │ │ │ it le │ │ │ │ movle r0, #0 │ │ │ │ - ble.n 133d2 │ │ │ │ - movs r3, #0 │ │ │ │ - add.w r1, r1, r1, lsl #1 │ │ │ │ + ble.n 13ccc │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r5, r5, r5, lsl #1 │ │ │ │ + add.w r1, r6, #4 │ │ │ │ mov r0, r3 │ │ │ │ - add.w lr, r8, #4 │ │ │ │ - ldr.w r2, [lr, r3, lsl #2] │ │ │ │ - adds r3, #3 │ │ │ │ + ldr.w r2, [r1, r3, lsl #2] │ │ │ │ + add.w r3, r3, #3 │ │ │ │ cmp r2, #1 │ │ │ │ it ne │ │ │ │ addne r0, #1 │ │ │ │ - cmp r1, r3 │ │ │ │ - bne.n 133c2 │ │ │ │ + cmp r5, r3 │ │ │ │ + bne.n 13cba │ │ │ │ blx ff5c │ │ │ │ - ldr.w r7, [r8] │ │ │ │ + ldr r3, [r6, #0] │ │ │ │ mov r5, r0 │ │ │ │ - cmp r7, #0 │ │ │ │ - ble.n 13412 │ │ │ │ - movs r3, #0 │ │ │ │ - add.w lr, r8, #4 │ │ │ │ - add.w r7, r7, r7, lsl #1 │ │ │ │ - mov r6, r3 │ │ │ │ - mov.w r8, #12 │ │ │ │ - ldr.w r2, [lr, r3, lsl #2] │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.n 13d12 │ │ │ │ + add.w lr, r3, r3, lsl #1 │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r1, r6, #4 │ │ │ │ + mov ip, r3 │ │ │ │ + ldr.w r2, [r1, r3, lsl #2] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 1340c │ │ │ │ - mla ip, r8, r6, r5 │ │ │ │ - add.w r2, lr, r3, lsl #2 │ │ │ │ - adds r6, #1 │ │ │ │ - add.w ip, ip, #4 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - adds r3, #3 │ │ │ │ - cmp r7, r3 │ │ │ │ - bne.n 133f0 │ │ │ │ + beq.n 13d0a │ │ │ │ + add.w r0, r1, r3, lsl #2 │ │ │ │ + add.w r2, ip, ip, lsl #1 │ │ │ │ + add.w ip, ip, #1 │ │ │ │ + ldrd r6, r7, [r0] │ │ │ │ + add.w r2, r5, r2, lsl #2 │ │ │ │ + strd r6, r7, [r2, #4] │ │ │ │ + ldr r0, [r0, #8] │ │ │ │ + str r0, [r2, #12] │ │ │ │ + add.w r3, r3, #3 │ │ │ │ + cmp lr, r3 │ │ │ │ + bne.n 13ce6 │ │ │ │ ldr r1, [r5, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - ble.n 134fe │ │ │ │ - ldr r3, [pc, #276] @ (13530 ) │ │ │ │ + ble.w 13e20 │ │ │ │ + ldr r3, [pc, #332] @ (13e68 ) │ │ │ │ add.w r8, r5, #4 │ │ │ │ - movs r2, #12 │ │ │ │ + mov.w r2, #12 │ │ │ │ mov r0, r8 │ │ │ │ add r3, pc │ │ │ │ blx fff0 │ │ │ │ ldr r1, [r5, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - ble.n 13526 │ │ │ │ - movs r0, #12 │ │ │ │ + ble.w 13e5e │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ sub.w ip, r5, #12 │ │ │ │ ldr r2, [r5, #8] │ │ │ │ mov r3, r5 │ │ │ │ - mla ip, r0, r1, ip │ │ │ │ - movs r0, #1 │ │ │ │ - b.n 13448 │ │ │ │ - adds r3, #12 │ │ │ │ - adds r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ + add.w ip, ip, r1, lsl #2 │ │ │ │ + b.n 13d56 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + add.w r0, r0, #1 │ │ │ │ cmp r3, ip │ │ │ │ - beq.n 13468 │ │ │ │ + beq.n 13d78 │ │ │ │ mov r6, r2 │ │ │ │ ldrd r1, r2, [r3, #16] │ │ │ │ mul.w r7, r1, r2 │ │ │ │ cmp r7, r6 │ │ │ │ - bne.n 13440 │ │ │ │ + bne.n 13d4a │ │ │ │ ldr r6, [r3, #24] │ │ │ │ mul.w r1, r6, r1 │ │ │ │ ldr r6, [r3, #12] │ │ │ │ cmp r6, r1 │ │ │ │ - bne.n 13440 │ │ │ │ - adds r3, #12 │ │ │ │ + bne.n 13d4a │ │ │ │ + add.w r3, r3, #12 │ │ │ │ cmp r3, ip │ │ │ │ - bne.n 13448 │ │ │ │ + bne.n 13d56 │ │ │ │ blx ff5c │ │ │ │ - adds r7, r0, #4 │ │ │ │ + ldrd r2, r3, [r5, #4] │ │ │ │ + add.w r7, r0, #4 │ │ │ │ mov r6, r0 │ │ │ │ - ldmia.w r8, {r0, r1, r2} │ │ │ │ - stmia.w r7, {r0, r1, r2} │ │ │ │ + strd r2, r3, [r0, #4] │ │ │ │ ldr r2, [r5, #0] │ │ │ │ + ldr.w r3, [r8, #8] │ │ │ │ cmp r2, #1 │ │ │ │ - ble.n 134f0 │ │ │ │ - sub.w r8, r5, #12 │ │ │ │ - mov.w r9, #12 │ │ │ │ + str r3, [r7, #8] │ │ │ │ + ble.n 13e12 │ │ │ │ + add.w r2, r2, r2, lsl #1 │ │ │ │ + sub.w lr, r5, #12 │ │ │ │ mov r3, r5 │ │ │ │ - mov.w lr, #1 │ │ │ │ - mla r8, r9, r2, r8 │ │ │ │ - b.n 134ae │ │ │ │ - mla ip, r9, lr, r6 │ │ │ │ - add.w r2, r3, #16 │ │ │ │ - adds r3, #12 │ │ │ │ - add.w lr, lr, #1 │ │ │ │ - add.w ip, ip, #4 │ │ │ │ - cmp r3, r8 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w ip, {r0, r1, r2} │ │ │ │ - beq.n 134f0 │ │ │ │ - ldr r0, [r3, #8] │ │ │ │ - ldrd r1, r2, [r3, #16] │ │ │ │ - mul.w r2, r1, r2 │ │ │ │ - cmp r0, r2 │ │ │ │ - bne.n 13492 │ │ │ │ - ldr r2, [r3, #24] │ │ │ │ - ldr r0, [r3, #12] │ │ │ │ - mul.w r2, r1, r2 │ │ │ │ - cmp r0, r2 │ │ │ │ - bne.n 13492 │ │ │ │ - mla r2, r9, lr, r6 │ │ │ │ - adds r3, #12 │ │ │ │ - ldr.w r0, [r2, #-8] │ │ │ │ - mul.w r0, r1, r0 │ │ │ │ - str.w r0, [r2, #-8] │ │ │ │ - ldr r1, [r3, #8] │ │ │ │ - str.w r1, [r2, #-4] │ │ │ │ - add.w r2, lr, #4294967295 @ 0xffffffff │ │ │ │ + mov.w ip, #1 │ │ │ │ + add.w lr, lr, r2, lsl #2 │ │ │ │ + b.n 13dca │ │ │ │ + ldrd r0, r1, [r3, #16] │ │ │ │ + add.w r2, ip, ip, lsl #1 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + add.w ip, ip, #1 │ │ │ │ + add.w r2, r6, r2, lsl #2 │ │ │ │ + strd r0, r1, [r2, #4] │ │ │ │ ldr r1, [r3, #12] │ │ │ │ - cmp r3, r8 │ │ │ │ - mla r2, r9, r2, r6 │ │ │ │ + cmp r3, lr │ │ │ │ str r1, [r2, #12] │ │ │ │ - bne.n 134ae │ │ │ │ + beq.n 13e12 │ │ │ │ + ldr r1, [r3, #8] │ │ │ │ + ldrd r0, r2, [r3, #16] │ │ │ │ + mul.w r2, r0, r2 │ │ │ │ + cmp r1, r2 │ │ │ │ + bne.n 13daa │ │ │ │ + ldr r1, [r3, #12] │ │ │ │ + ldr r2, [r3, #24] │ │ │ │ + mul.w r2, r0, r2 │ │ │ │ + cmp r1, r2 │ │ │ │ + bne.n 13daa │ │ │ │ + add.w r1, ip, ip, lsl #1 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ + add.w r1, r6, r1, lsl #2 │ │ │ │ + ldr.w r2, [r1, #-8] │ │ │ │ + mul.w r2, r0, r2 │ │ │ │ + str.w r2, [r1, #-8] │ │ │ │ + ldr r2, [r3, #8] │ │ │ │ + str.w r2, [r1, #-4] │ │ │ │ + add.w r1, ip, ip, lsl #1 │ │ │ │ + ldr r2, [r3, #12] │ │ │ │ + cmp r3, lr │ │ │ │ + add.w r1, r6, r1, lsl #2 │ │ │ │ + str r2, [r1, #0] │ │ │ │ + bne.n 13dca │ │ │ │ mov r0, r5 │ │ │ │ blx 10000 │ │ │ │ ldr r1, [r6, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - bgt.n 13514 │ │ │ │ + bgt.n 13e4a │ │ │ │ mov r5, r6 │ │ │ │ mov r0, r5 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + add sp, #8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ mvn.w r0, #2147483648 @ 0x80000000 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + add sp, #8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ b.w ff58 │ │ │ │ - ldr r3, [pc, #28] @ (13534 ) │ │ │ │ - movs r2, #12 │ │ │ │ + ldr r3, [pc, #32] @ (13e6c ) │ │ │ │ + mov.w r2, #12 │ │ │ │ mov r0, r7 │ │ │ │ mov r5, r6 │ │ │ │ ldr r3, [r4, r3] │ │ │ │ str r3, [sp, #4] │ │ │ │ blx fff0 │ │ │ │ - b.n 134fe │ │ │ │ - movs r0, #1 │ │ │ │ - b.n 13468 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xb816 │ │ │ │ - movs r6, r1 │ │ │ │ - mcr2 15, 1, pc, cr11, cr15, {7} @ │ │ │ │ + b.n 13e20 │ │ │ │ + mov.w r0, #1 │ │ │ │ + b.n 13d78 │ │ │ │ + ldr r7, [pc, #120] @ (13ee0 ) │ │ │ │ + movs r7, r1 │ │ │ │ + ldc2l 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ lsls r0, r5, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00013538 : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ +00013e70 : │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r7, r1 │ │ │ │ - movs r1, #0 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r5, r2 │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ + mov r7, r1 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fb98 │ │ │ │ ldr r2, [r4, #0] │ │ │ │ mov r1, r5 │ │ │ │ str r0, [r7, #0] │ │ │ │ mov r0, r4 │ │ │ │ - subs r2, r2, r5 │ │ │ │ + sub.w r2, r2, r5 │ │ │ │ blx fb98 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ str r0, [r6, #0] │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -0001355c : │ │ │ │ +00013eac : │ │ │ │ ldr r3, [r1, #0] │ │ │ │ - push {r4, r5} │ │ │ │ + strd r4, r5, [sp, #-8]! │ │ │ │ ldr r4, [r0, #0] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 1359a │ │ │ │ - subs r2, r4, #1 │ │ │ │ + bne.n 13ef6 │ │ │ │ + add.w r2, r4, #4294967295 @ 0xffffffff │ │ │ │ movw r3, #65533 @ 0xfffd │ │ │ │ movt r3, #32767 @ 0x7fff │ │ │ │ cmp r2, r3 │ │ │ │ - bhi.n 135a0 │ │ │ │ - movs r3, #0 │ │ │ │ - b.n 13592 │ │ │ │ - ldr r2, [r1, #8] │ │ │ │ + bhi.n 13f02 │ │ │ │ + mov.w r3, #0 │ │ │ │ + b.n 13eee │ │ │ │ ldr r5, [r0, #8] │ │ │ │ + ldr r2, [r1, #8] │ │ │ │ cmp r5, r2 │ │ │ │ - bne.n 1359a │ │ │ │ - ldr r2, [r1, #12] │ │ │ │ + bne.n 13ef6 │ │ │ │ ldr r5, [r0, #12] │ │ │ │ + ldr r2, [r1, #12] │ │ │ │ cmp r5, r2 │ │ │ │ - bne.n 1359a │ │ │ │ - adds r3, #1 │ │ │ │ - adds r0, #12 │ │ │ │ - adds r1, #12 │ │ │ │ + bne.n 13ef6 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + add.w r0, r0, #12 │ │ │ │ cmp r4, r3 │ │ │ │ - beq.n 135a0 │ │ │ │ - ldr r2, [r1, #4] │ │ │ │ + add.w r1, r1, #12 │ │ │ │ + beq.n 13f02 │ │ │ │ ldr r5, [r0, #4] │ │ │ │ + ldr r2, [r1, #4] │ │ │ │ cmp r5, r2 │ │ │ │ - beq.n 13578 │ │ │ │ - movs r0, #0 │ │ │ │ - pop {r4, r5} │ │ │ │ + beq.n 13ece │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + mov.w r0, #0 │ │ │ │ + add sp, #8 │ │ │ │ bx lr │ │ │ │ - movs r0, #1 │ │ │ │ - pop {r4, r5} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + mov.w r0, #1 │ │ │ │ + add sp, #8 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -000135a8 : │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +00013f10 : │ │ │ │ + strd r3, r4, [sp, #-32]! │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + strd r9, lr, [sp, #24] │ │ │ │ blx 10018 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r8, r0 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #1 │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r1, #1 │ │ │ │ mov r0, r8 │ │ │ │ blx fad0 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5e8 │ │ │ │ mov r6, r0 │ │ │ │ mov r0, r5 │ │ │ │ @@ -5365,177 +5737,185 @@ │ │ │ │ mov r1, r0 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r6 │ │ │ │ blx f9f4 │ │ │ │ mov r9, r0 │ │ │ │ mov r0, r8 │ │ │ │ blx 10000 │ │ │ │ - mov r0, r4 │ │ │ │ mov r3, r7 │ │ │ │ + mov r0, r4 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ blx f6f0 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ mov r0, r9 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - nop │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {r9, pc} │ │ │ │ │ │ │ │ -000135f8 : │ │ │ │ - push {r4, lr} │ │ │ │ +00013f7c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r1 │ │ │ │ blx 10000 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w fffc │ │ │ │ nop │ │ │ │ │ │ │ │ -0001360c : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00013f94 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r3 │ │ │ │ blx f718 │ │ │ │ mov r1, r5 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f714 │ │ │ │ nop │ │ │ │ │ │ │ │ -00013624 : │ │ │ │ +00013fb8 : │ │ │ │ ldr r1, [r0, #0] │ │ │ │ cmp r1, #0 │ │ │ │ - blt.n 13650 │ │ │ │ - subs r2, r1, #1 │ │ │ │ + blt.n 13fec │ │ │ │ + add.w r2, r1, #4294967295 @ 0xffffffff │ │ │ │ movw r3, #65533 @ 0xfffd │ │ │ │ movt r3, #32767 @ 0x7fff │ │ │ │ cmp r2, r3 │ │ │ │ - bhi.n 13654 │ │ │ │ + bhi.n 13ff2 │ │ │ │ add.w r1, r1, r1, lsl #1 │ │ │ │ - movs r3, #0 │ │ │ │ - adds r0, #4 │ │ │ │ - b.n 13648 │ │ │ │ - adds r3, #3 │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + b.n 13fe4 │ │ │ │ + add.w r3, r3, #3 │ │ │ │ cmp r1, r3 │ │ │ │ - beq.n 13654 │ │ │ │ + beq.n 13ff2 │ │ │ │ ldr.w r2, [r0, r3, lsl #2] │ │ │ │ cmp r2, #0 │ │ │ │ - bge.n 13642 │ │ │ │ - movs r0, #0 │ │ │ │ + bge.n 13fdc │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ │ │ │ │ -00013658 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00013ff8 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ sub.w sl, r3, r2 │ │ │ │ - mov r5, sl │ │ │ │ - sub sp, #60 @ 0x3c │ │ │ │ sub.w r9, r1, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #60 @ 0x3c │ │ │ │ + mov r5, sl │ │ │ │ ldrd r8, r4, [sp, #96] @ 0x60 │ │ │ │ - str r4, [sp, #20] │ │ │ │ + strd r1, r4, [sp, #16] │ │ │ │ ldr r4, [sp, #104] @ 0x68 │ │ │ │ + strd r3, r2, [sp, #36] @ 0x24 │ │ │ │ + strd r0, r9, [sp, #44] @ 0x2c │ │ │ │ str r4, [sp, #24] │ │ │ │ mov r4, r8 │ │ │ │ - str r0, [sp, #44] @ 0x2c │ │ │ │ - str r1, [sp, #16] │ │ │ │ - strd r3, r2, [sp, #36] @ 0x24 │ │ │ │ - str.w r9, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp r3, r5 │ │ │ │ it ge │ │ │ │ cmpge r3, r4 │ │ │ │ - bgt.w 1395a │ │ │ │ + bgt.w 1431c │ │ │ │ cmp r5, r4 │ │ │ │ - ble.w 13c10 │ │ │ │ + ble.w 145ee │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ ldrd r3, r2, [sp, #36] @ 0x24 │ │ │ │ ldr r1, [sp, #44] @ 0x2c │ │ │ │ - adds r3, r2, r3 │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ + add r3, r2 │ │ │ │ mov r5, r2 │ │ │ │ - str r1, [sp, #32] │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - subs r1, r0, r1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + sub.w r7, r3, r2 │ │ │ │ + strd r3, r1, [sp, #28] │ │ │ │ + sub.w r1, r0, r1 │ │ │ │ str r1, [sp, #40] @ 0x28 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - subs r7, r3, r2 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ cmp r2, r7 │ │ │ │ mov r3, r2 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r2 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 137f6 │ │ │ │ + bne.w 141ae │ │ │ │ cmp r4, r7 │ │ │ │ - bge.w 13936 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + bge.w 142f6 │ │ │ │ + ldrd r3, r2, [sp, #28] │ │ │ │ add.w r9, r3, r5 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov sl, r2 │ │ │ │ add.w r9, r9, r9, lsr #31 │ │ │ │ - sub.w fp, r3, r2 │ │ │ │ mov.w r9, r9, asr #1 │ │ │ │ + sub.w fp, r3, r2 │ │ │ │ sub.w r6, r9, r5 │ │ │ │ cmp fp, r6 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, fp │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 1376e │ │ │ │ + bne.n 14124 │ │ │ │ cmp r4, r6 │ │ │ │ - bge.n 137de │ │ │ │ - add.w r8, r9, r5 │ │ │ │ + bge.n 14194 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ + add.w r8, r9, r5 │ │ │ │ mov r0, sl │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - sub.w r6, r3, sl │ │ │ │ mov.w r8, r8, asr #1 │ │ │ │ + sub.w r6, r3, sl │ │ │ │ sub.w r7, r8, r5 │ │ │ │ cmp r6, r7 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r6 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13d48 │ │ │ │ + bne.w 14750 │ │ │ │ cmp r4, r7 │ │ │ │ - bge.n 13758 │ │ │ │ + bge.n 1410e │ │ │ │ add.w r7, r8, r5 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ mov r2, r5 │ │ │ │ add.w r7, r7, r7, lsr #31 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ + mov r5, r7 │ │ │ │ + str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - asrs r7, r7, #1 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ + str r3, [sp, #4] │ │ │ │ mov r3, r7 │ │ │ │ - str r0, [sp, #52] @ 0x34 │ │ │ │ - mov r5, r7 │ │ │ │ - bl 13658 │ │ │ │ sub.w r7, r8, r7 │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - b.n 13716 │ │ │ │ + b.n 140ca │ │ │ │ ldr r3, [sp, #24] │ │ │ │ mov r2, r5 │ │ │ │ + sub.w r6, r9, r8 │ │ │ │ + ldrd r1, r5, [sp, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ - ldrd r1, r5, [sp, #16] │ │ │ │ blx r5 │ │ │ │ - sub.w r6, r9, r8 │ │ │ │ mov r5, r8 │ │ │ │ - b.n 136e8 │ │ │ │ + b.n 1409c │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov r2, r5 │ │ │ │ sub.w r8, r9, r5 │ │ │ │ add.w fp, r3, sl │ │ │ │ add.w fp, fp, fp, lsr #31 │ │ │ │ mov.w fp, fp, asr #1 │ │ │ │ sub.w r7, fp, sl │ │ │ │ @@ -5543,293 +5923,285 @@ │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r7 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13d1e │ │ │ │ + bne.w 14724 │ │ │ │ cmp r4, r8 │ │ │ │ - bge.n 137c6 │ │ │ │ - add.w r8, r9, r2 │ │ │ │ + bge.n 1417c │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r8, r9, r2 │ │ │ │ mov r1, fp │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ mov r0, sl │ │ │ │ + str r4, [sp, #0] │ │ │ │ mov.w r8, r8, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + str r3, [sp, #4] │ │ │ │ mov r3, r8 │ │ │ │ - bl 13658 │ │ │ │ + bl 13ff8 │ │ │ │ mov r2, r8 │ │ │ │ sub.w r8, r9, r8 │ │ │ │ - b.n 13786 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 1413c │ │ │ │ + ldrd r7, r3, [sp, #20] │ │ │ │ mov r1, fp │ │ │ │ mov r0, sl │ │ │ │ + mov sl, fp │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ mov r3, r9 │ │ │ │ blx r7 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - mov sl, fp │ │ │ │ sub.w fp, r3, fp │ │ │ │ - b.n 136e8 │ │ │ │ + b.n 1409c │ │ │ │ ldr r3, [sp, #24] │ │ │ │ mov r2, r5 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r0, sl │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ + ldrd r1, r5, [sp, #16] │ │ │ │ + str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ blx r5 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r5, r9 │ │ │ │ - subs r7, r3, r5 │ │ │ │ - b.n 136ae │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - mov sl, r5 │ │ │ │ + sub.w r7, r3, r5 │ │ │ │ + b.n 14062 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ + mov sl, r5 │ │ │ │ str r5, [sp, #40] @ 0x28 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ add r3, r2 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - str r3, [sp, #32] │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ sub.w fp, r3, r2 │ │ │ │ + str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - subs r6, r3, r5 │ │ │ │ + sub.w r6, r3, r5 │ │ │ │ mov r5, r2 │ │ │ │ cmp fp, r6 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, fp │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 1389c │ │ │ │ + bne.n 1425a │ │ │ │ cmp r4, r6 │ │ │ │ - bge.n 13912 │ │ │ │ + bge.n 142d0 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r0, r5 │ │ │ │ add.w r9, r3, sl │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add.w r9, r9, r9, lsr #31 │ │ │ │ - subs r6, r3, r5 │ │ │ │ mov.w r9, r9, asr #1 │ │ │ │ + sub.w r6, r3, r5 │ │ │ │ sub.w r8, r9, sl │ │ │ │ cmp r6, r8 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r6 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13ccc │ │ │ │ + bne.w 146cc │ │ │ │ cmp r4, r8 │ │ │ │ - bge.n 13884 │ │ │ │ - add.w r8, r9, sl │ │ │ │ + bge.n 14242 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r8, r9, sl │ │ │ │ mov r2, sl │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - mov.w r8, r8, asr #1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r1, [sp, #32] │ │ │ │ - mov r3, r8 │ │ │ │ - str r0, [sp, #52] @ 0x34 │ │ │ │ + mov.w r8, r8, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov sl, r8 │ │ │ │ - bl 13658 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + str r3, [sp, #4] │ │ │ │ + mov r3, r8 │ │ │ │ sub.w r8, r9, r8 │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - b.n 13840 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 141fe │ │ │ │ + ldrd r6, r3, [sp, #20] │ │ │ │ mov r2, sl │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ mov sl, r9 │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ blx r6 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ sub.w r6, r3, r9 │ │ │ │ - b.n 13812 │ │ │ │ + b.n 141ce │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r2, sl │ │ │ │ add.w fp, r3, r5 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add.w fp, fp, fp, lsr #31 │ │ │ │ - sub.w r9, r3, sl │ │ │ │ mov.w fp, fp, asr #1 │ │ │ │ + sub.w r9, r3, sl │ │ │ │ sub.w r8, fp, r5 │ │ │ │ cmp r8, r9 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r8 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13cf2 │ │ │ │ + bne.w 146f8 │ │ │ │ cmp r4, r9 │ │ │ │ - bge.n 138fa │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + bge.n 142b8 │ │ │ │ + ldrd r1, r3, [sp, #24] │ │ │ │ mov r0, r5 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ + str r4, [sp, #0] │ │ │ │ add.w r9, r3, r2 │ │ │ │ str r1, [sp, #8] │ │ │ │ ldr r1, [sp, #20] │ │ │ │ add.w r9, r9, r9, lsr #31 │ │ │ │ - strd r4, r1, [sp] │ │ │ │ - mov r1, fp │ │ │ │ mov.w r9, r9, asr #1 │ │ │ │ mov r3, r9 │ │ │ │ - bl 13658 │ │ │ │ + str r1, [sp, #4] │ │ │ │ + mov r1, fp │ │ │ │ + bl 13ff8 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r2, r9 │ │ │ │ sub.w r9, r3, r9 │ │ │ │ - b.n 138b6 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - mov r1, fp │ │ │ │ + b.n 14274 │ │ │ │ mov r0, r5 │ │ │ │ + ldrd r5, r3, [sp, #20] │ │ │ │ + mov r1, fp │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ blx r5 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r5, fp │ │ │ │ sub.w fp, r3, fp │ │ │ │ - b.n 13812 │ │ │ │ - ldr.w r8, [sp, #32] │ │ │ │ + b.n 141ce │ │ │ │ + ldrd r6, r3, [sp, #20] │ │ │ │ mov r0, r5 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ mov r2, sl │ │ │ │ + ldr.w r8, [sp, #32] │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r1, r8 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - ldr r5, [sp, #40] @ 0x28 │ │ │ │ + mov r1, r8 │ │ │ │ blx r6 │ │ │ │ ldr r2, [sp, #16] │ │ │ │ mov r3, r8 │ │ │ │ str.w r8, [sp, #32] │ │ │ │ - subs r3, r2, r3 │ │ │ │ + sub.w r3, r2, r3 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ - b.n 136ae │ │ │ │ - ldr r6, [sp, #28] │ │ │ │ + b.n 14062 │ │ │ │ + ldrd r3, r6, [sp, #24] │ │ │ │ mov r2, r5 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ + ldrd r1, r5, [sp, #16] │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r6 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ blx r5 │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ - subs r5, r2, r6 │ │ │ │ str r6, [sp, #40] @ 0x28 │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ + sub.w r5, r2, r6 │ │ │ │ cmp r3, r5 │ │ │ │ it ge │ │ │ │ cmpge r3, r4 │ │ │ │ - ble.w 1368c │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ + ble.w 1403a │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - adds r3, r2, r3 │ │ │ │ str r5, [sp, #48] @ 0x30 │ │ │ │ + ldrd r1, r2, [sp, #40] @ 0x28 │ │ │ │ + add r3, r2 │ │ │ │ mov sl, r1 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - subs r7, r3, r2 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + sub.w r7, r3, r2 │ │ │ │ + strd r3, r7, [sp, #28] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - str r7, [sp, #32] │ │ │ │ - subs r6, r3, r1 │ │ │ │ + sub.w r6, r3, r1 │ │ │ │ mov r5, r6 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ cmp r2, r5 │ │ │ │ mov r3, r2 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r2 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13aba │ │ │ │ + bne.w 1448a │ │ │ │ cmp r4, r5 │ │ │ │ - bge.w 13bf2 │ │ │ │ + bge.w 145ce │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ add.w r8, r3, sl │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - mov r9, r2 │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - sub.w fp, r3, r2 │ │ │ │ + mov r9, r2 │ │ │ │ mov.w r8, r8, asr #1 │ │ │ │ + sub.w fp, r3, r2 │ │ │ │ sub.w r5, r8, sl │ │ │ │ cmp fp, r5 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, fp │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 13a34 │ │ │ │ + bne.n 14402 │ │ │ │ cmp r4, r5 │ │ │ │ - bge.n 13aa0 │ │ │ │ - add.w r7, r8, sl │ │ │ │ + bge.n 14470 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ + add.w r7, r8, sl │ │ │ │ mov r0, r9 │ │ │ │ add.w r7, r7, r7, lsr #31 │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ sub.w r5, r3, r9 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ sub.w r6, r7, sl │ │ │ │ cmp r5, r6 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r5 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13c56 │ │ │ │ + bne.w 14648 │ │ │ │ cmp r4, r6 │ │ │ │ - bge.n 13a1e │ │ │ │ + bge.n 143ec │ │ │ │ + ldrd r3, r1, [sp, #24] │ │ │ │ add.w r6, r7, sl │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ mov r2, sl │ │ │ │ add.w r6, r6, r6, lsr #31 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + mov.w r6, r6, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + mov sl, r6 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - asrs r6, r6, #1 │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - mov r3, r6 │ │ │ │ str r0, [sp, #52] @ 0x34 │ │ │ │ - mov sl, r6 │ │ │ │ - bl 13658 │ │ │ │ - subs r6, r7, r6 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + mov r3, r6 │ │ │ │ + sub.w r6, r7, r6 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - b.n 139de │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 143a8 │ │ │ │ + ldrd r5, r3, [sp, #20] │ │ │ │ mov r2, sl │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ mov sl, r7 │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r7 │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ blx r5 │ │ │ │ sub.w r5, r8, r7 │ │ │ │ - b.n 139b2 │ │ │ │ + b.n 1437a │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r2, sl │ │ │ │ sub.w r7, r8, sl │ │ │ │ add r3, r9 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ mov.w fp, r3, asr #1 │ │ │ │ sub.w r6, fp, r9 │ │ │ │ @@ -5837,4009 +6209,4237 @@ │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r6 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13c2c │ │ │ │ + bne.w 1461c │ │ │ │ cmp r4, r7 │ │ │ │ - bge.n 13a88 │ │ │ │ - add.w r7, r8, r2 │ │ │ │ + bge.n 14458 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r7, r8, r2 │ │ │ │ mov r1, fp │ │ │ │ add.w r7, r7, r7, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ mov r0, r9 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + str r3, [sp, #4] │ │ │ │ mov r3, r7 │ │ │ │ - bl 13658 │ │ │ │ + bl 13ff8 │ │ │ │ mov r2, r7 │ │ │ │ sub.w r7, r8, r7 │ │ │ │ - b.n 13a4a │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 14418 │ │ │ │ + ldrd r6, r3, [sp, #20] │ │ │ │ mov r1, fp │ │ │ │ mov r0, r9 │ │ │ │ + mov r9, fp │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ mov r3, r8 │ │ │ │ blx r6 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - mov r9, fp │ │ │ │ sub.w fp, r3, fp │ │ │ │ - b.n 139b2 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 1437a │ │ │ │ + ldrd r5, r3, [sp, #20] │ │ │ │ mov r2, sl │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ mov r0, r9 │ │ │ │ + mov sl, r8 │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - mov sl, r8 │ │ │ │ blx r5 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ sub.w r5, r3, r8 │ │ │ │ - b.n 13978 │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ - mov r9, sl │ │ │ │ + b.n 14340 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ + mov r9, sl │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ str r5, [sp, #44] @ 0x2c │ │ │ │ add r3, r2 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r1, r3, #1 │ │ │ │ + mov.w r1, r3, asr #1 │ │ │ │ mov r3, r2 │ │ │ │ - subs r6, r1, r2 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r5, r3 │ │ │ │ + sub.w r6, r1, r2 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r1, [sp, #32] │ │ │ │ sub.w r7, r2, sl │ │ │ │ cmp r6, r7 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r6 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 13b62 │ │ │ │ + bne.n 14538 │ │ │ │ cmp r4, r7 │ │ │ │ - bge.n 13bd4 │ │ │ │ + bge.n 145ae │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov r0, r5 │ │ │ │ add.w fp, r3, r9 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add.w fp, fp, fp, lsr #31 │ │ │ │ - subs r7, r3, r5 │ │ │ │ mov.w fp, fp, asr #1 │ │ │ │ + sub.w r7, r3, r5 │ │ │ │ sub.w r8, fp, r9 │ │ │ │ cmp r7, r8 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r7 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 13ca6 │ │ │ │ + bne.w 146a0 │ │ │ │ cmp r4, r8 │ │ │ │ - bge.n 13b4a │ │ │ │ - add.w r8, fp, r9 │ │ │ │ + bge.n 14520 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r8, fp, r9 │ │ │ │ mov r2, r9 │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - mov.w r8, r8, asr #1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r1, [sp, #32] │ │ │ │ - mov r3, r8 │ │ │ │ - str r0, [sp, #52] @ 0x34 │ │ │ │ + mov.w r8, r8, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov r9, r8 │ │ │ │ - bl 13658 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + str r3, [sp, #4] │ │ │ │ + mov r3, r8 │ │ │ │ sub.w r8, fp, r8 │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - b.n 13b06 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 144dc │ │ │ │ + ldrd r7, r3, [sp, #20] │ │ │ │ mov r2, r9 │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ mov r9, fp │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ blx r7 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ sub.w r7, r3, fp │ │ │ │ - b.n 13ad8 │ │ │ │ + b.n 144ac │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r2, r9 │ │ │ │ add.w fp, r3, r5 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ add.w fp, fp, fp, lsr #31 │ │ │ │ - sub.w r8, r3, r9 │ │ │ │ mov.w fp, fp, asr #1 │ │ │ │ + sub.w r8, r3, r9 │ │ │ │ sub.w r6, fp, r5 │ │ │ │ cmp r6, r8 │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ movlt r3, #0 │ │ │ │ cmp r4, r6 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 13c7c │ │ │ │ + bne.w 14674 │ │ │ │ cmp r4, r8 │ │ │ │ - bge.n 13bbe │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - mov r0, r5 │ │ │ │ + bge.n 14596 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ - add.w r8, r3, r2 │ │ │ │ + mov r0, r5 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ str r1, [sp, #8] │ │ │ │ ldr r1, [sp, #20] │ │ │ │ + add.w r8, r3, r2 │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - strd r4, r1, [sp] │ │ │ │ - mov r1, fp │ │ │ │ mov.w r8, r8, asr #1 │ │ │ │ + str r1, [sp, #4] │ │ │ │ + mov r1, fp │ │ │ │ mov r3, r8 │ │ │ │ - bl 13658 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov r2, r8 │ │ │ │ sub.w r8, r3, r8 │ │ │ │ - b.n 13b7c │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 14552 │ │ │ │ mov r0, r5 │ │ │ │ - str r3, [sp, #0] │ │ │ │ + ldrd r5, r3, [sp, #20] │ │ │ │ mov r1, fp │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ blx r5 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r5, fp │ │ │ │ - subs r6, r3, r5 │ │ │ │ - b.n 13ad8 │ │ │ │ - ldr r7, [sp, #32] │ │ │ │ + sub.w r6, r3, r5 │ │ │ │ + b.n 144ac │ │ │ │ + ldrd r6, r3, [sp, #20] │ │ │ │ mov r0, r5 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ mov r2, r9 │ │ │ │ + ldr r7, [sp, #32] │ │ │ │ + ldr r5, [sp, #44] @ 0x2c │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r1, r7 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ + mov r1, r7 │ │ │ │ blx r6 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ str r7, [sp, #44] @ 0x2c │ │ │ │ - subs r3, r2, r7 │ │ │ │ + sub.w r3, r2, r7 │ │ │ │ str r3, [sp, #32] │ │ │ │ - b.n 13978 │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ + b.n 14340 │ │ │ │ + ldrd r6, r3, [sp, #20] │ │ │ │ mov r2, sl │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ + ldrd r0, r5, [sp, #44] @ 0x2c │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r1, r7 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [sp, #44] @ 0x2c │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - ldr r5, [sp, #48] @ 0x30 │ │ │ │ + mov r1, r7 │ │ │ │ blx r6 │ │ │ │ ldr r2, [sp, #16] │ │ │ │ str r7, [sp, #44] @ 0x2c │ │ │ │ - subs r3, r2, r7 │ │ │ │ + sub.w r3, r2, r7 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - b.n 13680 │ │ │ │ + b.n 1402e │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ vldr s15, [sp, #20] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ + ldrd r2, r0, [sp, #40] @ 0x28 │ │ │ │ vmov ip, s15 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - ldrd r3, r2, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [sp, #44] @ 0x2c │ │ │ │ + str r3, [sp, #96] @ 0x60 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - add.w r6, fp, r9 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r6, fp, r9 │ │ │ │ mov r0, r9 │ │ │ │ add.w r6, r6, r6, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - mov r3, r8 │ │ │ │ - asrs r6, r6, #1 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + mov.w r6, r6, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov r1, r6 │ │ │ │ mov r9, r6 │ │ │ │ - bl 13658 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ sub.w r6, fp, r6 │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + mov r3, r8 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - b.n 13a4a │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ - adds r5, r3, r0 │ │ │ │ + b.n 14418 │ │ │ │ + ldrd r2, r3, [sp, #24] │ │ │ │ + str r4, [sp, #0] │ │ │ │ + add.w r5, r3, r0 │ │ │ │ str r2, [sp, #8] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ mov r3, r7 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ add.w r5, r5, r5, lsr #31 │ │ │ │ - strd r4, r2, [sp] │ │ │ │ - mov r2, sl │ │ │ │ - asrs r5, r5, #1 │ │ │ │ + mov.w r5, r5, asr #1 │ │ │ │ mov r1, r5 │ │ │ │ - bl 13658 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + mov r2, sl │ │ │ │ + bl 13ff8 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r0, r5 │ │ │ │ - subs r5, r3, r5 │ │ │ │ - b.n 139de │ │ │ │ - add.w r6, fp, r5 │ │ │ │ + sub.w r5, r3, r5 │ │ │ │ + b.n 143a8 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r6, fp, r5 │ │ │ │ mov r0, r5 │ │ │ │ add.w r6, r6, r6, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - asrs r6, r6, #1 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + mov.w r6, r6, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov r1, r6 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ mov r5, r6 │ │ │ │ - bl 13658 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ sub.w r6, fp, r6 │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - b.n 13b7c │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + b.n 14552 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ - adds r7, r3, r0 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #20] │ │ │ │ + add.w r7, r3, r0 │ │ │ │ mov r3, fp │ │ │ │ add.w r7, r7, r7, lsr #31 │ │ │ │ - strd r4, r2, [sp] │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ + str r2, [sp, #4] │ │ │ │ mov r2, r9 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ mov r1, r7 │ │ │ │ - bl 13658 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r0, r7 │ │ │ │ - subs r7, r3, r7 │ │ │ │ - b.n 13b06 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + sub.w r7, r3, r7 │ │ │ │ + b.n 144dc │ │ │ │ ldr r2, [sp, #24] │ │ │ │ - adds r6, r3, r0 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #20] │ │ │ │ + add.w r6, r3, r0 │ │ │ │ mov r3, r9 │ │ │ │ add.w r6, r6, r6, lsr #31 │ │ │ │ - strd r4, r2, [sp] │ │ │ │ + mov.w r6, r6, asr #1 │ │ │ │ + str r2, [sp, #4] │ │ │ │ mov r2, sl │ │ │ │ - asrs r6, r6, #1 │ │ │ │ mov r1, r6 │ │ │ │ - bl 13658 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r0, r6 │ │ │ │ - subs r6, r3, r6 │ │ │ │ - b.n 13840 │ │ │ │ - add.w r8, fp, r5 │ │ │ │ + sub.w r6, r3, r6 │ │ │ │ + b.n 141fe │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r8, fp, r5 │ │ │ │ mov r0, r5 │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ + str r4, [sp, #0] │ │ │ │ mov.w r8, r8, asr #1 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov r1, r8 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ mov r5, r8 │ │ │ │ - bl 13658 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ sub.w r8, fp, r8 │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + bl 13ff8 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - b.n 138b6 │ │ │ │ - add.w r7, fp, sl │ │ │ │ + b.n 14274 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r7, fp, sl │ │ │ │ mov r0, sl │ │ │ │ add.w r7, r7, r7, lsr #31 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - strd r4, r3, [sp] │ │ │ │ - mov r3, r9 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov r1, r7 │ │ │ │ mov sl, r7 │ │ │ │ - bl 13658 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ sub.w r7, fp, r7 │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + mov r3, r9 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - b.n 13786 │ │ │ │ + b.n 1413c │ │ │ │ ldr r3, [sp, #16] │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r2, [sp, #24] │ │ │ │ - adds r6, r3, r0 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ + add.w r6, r3, r0 │ │ │ │ mov r3, r8 │ │ │ │ add.w r6, r6, r6, lsr #31 │ │ │ │ - strd r4, r2, [sp] │ │ │ │ - mov r2, r5 │ │ │ │ - asrs r6, r6, #1 │ │ │ │ + str r2, [sp, #8] │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + mov.w r6, r6, asr #1 │ │ │ │ mov r1, r6 │ │ │ │ - bl 13658 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + mov r2, r5 │ │ │ │ + bl 13ff8 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov r0, r6 │ │ │ │ - subs r6, r3, r6 │ │ │ │ - b.n 13716 │ │ │ │ - nop │ │ │ │ + sub.w r6, r3, r6 │ │ │ │ + b.n 140ca │ │ │ │ │ │ │ │ -00013d70 : │ │ │ │ +0001477c : │ │ │ │ mul.w r1, r0, r1 │ │ │ │ - push {r3, lr} │ │ │ │ + strd r3, lr, [sp, #-8]! │ │ │ │ mov.w r0, #8192 @ 0x2000 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - bl ebd68 │ │ │ │ - ldmia.w sp!, {r3, lr} │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + bl f6188 │ │ │ │ + ldrd r3, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w fc80 │ │ │ │ + nop │ │ │ │ + movs r0, r0 │ │ │ │ + ... │ │ │ │ │ │ │ │ -00013d88 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ +000147a0 : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r4, r0 │ │ │ │ - movs r1, #0 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #20 │ │ │ │ mov r0, sp │ │ │ │ blx ffe4 <__gettimeofday64@plt> │ │ │ │ - ldmia.w sp, {r0, r1, r2, r3} │ │ │ │ - stmia.w r4, {r0, r1, r2, r3} │ │ │ │ + ldrd r2, r3, [sp] │ │ │ │ mov r0, r4 │ │ │ │ + strd r2, r3, [r4] │ │ │ │ + ldrd r2, r3, [sp, #8] │ │ │ │ + strd r2, r3, [r4, #8] │ │ │ │ add sp, #20 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00013da4 : │ │ │ │ +000147d4 : │ │ │ │ sub sp, #8 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #20 │ │ │ │ add r1, sp, #56 @ 0x38 │ │ │ │ mov r0, sp │ │ │ │ - mov r4, r2 │ │ │ │ - mov r8, r3 │ │ │ │ ldrd r7, r9, [sp, #64] @ 0x40 │ │ │ │ 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│ │ │ + ldr.w lr, [sp], #4 │ │ │ │ add sp, #8 │ │ │ │ bx r3 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ add sp, #8 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ + nop.w │ │ │ │ stc 0, cr10, [sp, #724] @ 0x2d4 │ │ │ │ stmia r6!, {r0, r1, r2, r4, r5, r6, r7} │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ │ │ │ │ -00013e28 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r5, r2 │ │ │ │ +00014888 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ - vpush {d8-d12} │ │ │ │ - movs r1, #1 │ │ │ │ - sub sp, #76 @ 0x4c │ │ │ │ + mov.w r1, #1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ mov r0, r4 │ │ │ │ - add.w r8, sp, #24 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + vpush {d8-d12} │ │ │ │ + sub sp, #76 @ 0x4c │ │ │ │ + vmov.f64 d10, #0 @ 0x40000000 2.0 │ │ │ │ blx fe04 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ mov r0, r5 │ │ │ │ - vldr d9, [pc, #276] @ 13f60 │ │ │ │ - vldr d11, [pc, #280] @ 13f68 │ │ │ │ - vmov.f64 d10, #0 @ 0x40000000 2.0 │ │ │ │ + add.w fp, sp, #32 │ │ │ │ + vldr d9, [pc, #304] @ 149f0 │ │ │ │ + vldr d11, [pc, #308] @ 149f8 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ blx r3 │ │ │ │ add r3, sp, #40 @ 0x28 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + str r3, [sp, #20] │ │ │ │ add r3, sp, #56 @ 0x38 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + add r3, sp, #24 │ │ │ │ str r3, [sp, #12] │ │ │ │ - add r3, sp, #32 │ │ │ │ - str r3, [sp, #20] │ │ │ │ - movs r6, #1 │ │ │ │ - movs r7, #4 │ │ │ │ + mov.w r6, #1 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + mov.w r7, #4 │ │ │ │ mov.w r9, #1 │ │ │ │ - vldr d8, [pc, #256] @ 13f70 │ │ │ │ - mov r0, r8 │ │ │ │ + vldr d8, [pc, #280] @ 14a00 │ │ │ │ blx f7e4 │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ blx f7e4 │ │ │ │ cmp r6, #0 │ │ │ │ - ble.n 13e96 │ │ │ │ - mov.w fp, #0 │ │ │ │ + ble.n 1490c │ │ │ │ + mov.w r8, #0 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ - add.w fp, fp, #1 │ │ │ │ + add.w r8, r8, #1 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx r3 │ │ │ │ - cmp r6, fp │ │ │ │ - bne.n 13e84 │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ + cmp r6, r8 │ │ │ │ + bne.n 148fa │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ blx f7e4 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - ldr r0, [sp, #64] @ 0x40 │ │ │ │ - ldr r1, [sp, #68] @ 0x44 │ │ │ │ + ldrd r0, r1, [sp, #64] @ 0x40 │ │ │ │ subs r0, r0, r3 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ sbc.w r1, r1, r3 │ │ │ │ - bl ec334 │ │ │ │ + bl f6754 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ vmov d12, r0, r1 │ │ │ │ - ldr r0, [sp, #56] @ 0x38 │ │ │ │ - ldr r1, [sp, #60] @ 0x3c │ │ │ │ + ldrd r0, r1, [sp, #56] @ 0x38 │ │ │ │ subs r0, r0, r3 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ vmul.f64 d12, d12, d9 │ │ │ │ sbc.w r1, r1, r3 │ │ │ │ - bl ec334 │ │ │ │ - ldr.w r3, [sl, #8] │ │ │ │ + bl f6754 │ │ │ │ vmov d0, r0, r1 │ │ │ │ + ldr.w r3, [sl, #8] │ │ │ │ vadd.f64 d0, d12, d0 │ │ │ │ - cbz r3, 13f36 │ │ │ │ - movs r1, #1 │ │ │ │ + cbz r3, 149ae │ │ │ │ + mov.w r1, #1 │ │ │ │ mov r0, r5 │ │ │ │ blx r3 │ │ │ │ vcmpe.f64 d0, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bmi.n 13e64 │ │ │ │ + bmi.n 148d6 │ │ │ │ cmp.w r9, #0 │ │ │ │ - bne.n 13f30 │ │ │ │ + bne.n 149a8 │ │ │ │ vcmpe.f64 d0, d8 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ it mi │ │ │ │ vmovmi.f64 d8, d0 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - ldmia.w r3, {r0, r1} │ │ │ │ - stmia.w sp, {r0, r1} │ │ │ │ + ldrd r2, r3, [fp] │ │ │ │ mov r1, r5 │ │ │ │ mov r0, sl │ │ │ │ - ldmia.w r8, {r2, r3} │ │ │ │ + strd r2, r3, [sp] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + ldmia r3, {r2, r3} │ │ │ │ blx fd50 │ │ │ │ vcmpe.f64 d0, d10 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bgt.n 13f22 │ │ │ │ - mov.w r9, #0 │ │ │ │ + bgt.n 14998 │ │ │ │ subs r7, #1 │ │ │ │ - bne.n 13e76 │ │ │ │ + mov.w r9, #0 │ │ │ │ + bne.n 148ec │ │ │ │ vcmpe.f64 d8, d11 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bge.n 13f42 │ │ │ │ - lsls r6, r6, #1 │ │ │ │ - b.n 13e66 │ │ │ │ + bge.n 149ba │ │ │ │ + mov.w r6, r6, lsl #1 │ │ │ │ + b.n 148da │ │ │ │ vmov.f64 d8, d0 │ │ │ │ - b.n 13efa │ │ │ │ + b.n 14972 │ │ │ │ vcmpe.f64 d0, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - bpl.n 13ee6 │ │ │ │ - b.n 13e64 │ │ │ │ - movs r1, #0 │ │ │ │ + bpl.n 1495e │ │ │ │ + b.n 148d6 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, r4 │ │ │ │ blx fe04 │ │ │ │ vmov s15, r6 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vdiv.f64 d0, d8, d7 │ │ │ │ add sp, #76 @ 0x4c │ │ │ │ vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop.w │ │ │ │ stc 0, cr10, [sp, #724] @ 0x2d4 │ │ │ │ stmia r6!, {r0, r1, r2, r4, r5, r6, r7} │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ - bcs.n 13f50 │ │ │ │ + bcs.n 149e0 │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ ... │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r3 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #20 │ │ │ │ - mov r4, r1 │ │ │ │ + mov fp, r3 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - ldrd r6, r2, [r3, #8] │ │ │ │ ldrd r5, r7, [r3] │ │ │ │ + ldrd r6, r2, [r3, #8] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 14082 │ │ │ │ + beq.w 14b3c │ │ │ │ cmp r2, #2 │ │ │ │ - beq.n 14012 │ │ │ │ + beq.n 14ac4 │ │ │ │ cmp r8, fp │ │ │ │ - bge.n 1400c │ │ │ │ + bge.n 14aac │ │ │ │ cmp r0, r1 │ │ │ │ - bge.n 1400c │ │ │ │ + bge.n 14aac │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 1400c │ │ │ │ + ble.n 14aac │ │ │ │ mul.w r3, r7, r8 │ │ │ │ - add.w r2, r5, r2, lsl #2 │ │ │ │ mul.w sl, r8, r6 │ │ │ │ - strd r2, r0, [sp, #8] │ │ │ │ + add.w r2, r5, r2, lsl #2 │ │ │ │ mla r3, r0, r6, r3 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ mla sl, r0, r7, sl │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ + strd r2, r0, [sp, #8] │ │ │ │ mov r2, fp │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + ldrd r1, ip, [sp, #8] │ │ │ │ mov fp, sl │ │ │ │ - ldr.w ip, [sp, #12] │ │ │ │ mov lr, r3 │ │ │ │ str.w sl, [sp, #4] │ │ │ │ add.w r0, r1, r3, lsl #2 │ │ │ │ add.w r1, r5, lr, lsl #2 │ │ │ │ add.w sl, r5, fp, lsl #2 │ │ │ │ vldr s14, [r1] │ │ │ │ vldr s15, [sl] │ │ │ │ vstmia sl!, {s14} │ │ │ │ vstmia r1!, {s15} │ │ │ │ cmp r0, r1 │ │ │ │ - bne.n 13fda │ │ │ │ + bne.n 14a7a │ │ │ │ add.w ip, ip, #1 │ │ │ │ add lr, r6 │ │ │ │ + cmp r4, ip │ │ │ │ add fp, r7 │ │ │ │ add r0, r9 │ │ │ │ - cmp r4, ip │ │ │ │ - bne.n 13fd2 │ │ │ │ + bne.n 14a72 │ │ │ │ ldr.w sl, [sp, #4] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r3, r7 │ │ │ │ cmp r2, r8 │ │ │ │ add sl, r6 │ │ │ │ - bne.n 13fc0 │ │ │ │ + bne.n 14a62 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r8, fp │ │ │ │ - bge.n 1400c │ │ │ │ + bge.n 14aac │ │ │ │ cmp r0, r1 │ │ │ │ - bge.n 1400c │ │ │ │ - mul.w sl, r0, r6 │ │ │ │ - mov.w ip, r6, lsl #2 │ │ │ │ + bge.n 14aac │ │ │ │ + mul.w r2, r0, r6 │ │ │ │ mul.w r3, r0, r7 │ │ │ │ - lsls r1, r7, #2 │ │ │ │ - mul.w r9, r8, r7 │ │ │ │ - mul.w lr, r8, r6 │ │ │ │ - add.w sl, r5, sl, lsl #2 │ │ │ │ + mul.w sl, r8, r7 │ │ │ │ + add.w r2, r5, r2, lsl #2 │ │ │ │ add.w r3, r5, r3, lsl #2 │ │ │ │ + mul.w r9, r8, r6 │ │ │ │ + add.w r5, r2, #4 │ │ │ │ + mov.w lr, r6, lsl #2 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + mov.w ip, r7, lsl #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - add.w r2, sl, r9, lsl #2 │ │ │ │ - mov r5, r0 │ │ │ │ - add.w r3, r3, lr, lsl #2 │ │ │ │ - vldr s12, [r2] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s13, [r2, #4] │ │ │ │ - cmp r4, r5 │ │ │ │ - vldr s14, [r3] │ │ │ │ - vldr s15, [r3, #4] │ │ │ │ - vstr s12, [r3] │ │ │ │ - vstr s13, [r3, #4] │ │ │ │ - add r3, r1 │ │ │ │ - vstr s14, [r2] │ │ │ │ - vstr s15, [r2, #4] │ │ │ │ - add r2, ip │ │ │ │ - bne.n 14046 │ │ │ │ + add.w r2, r5, sl, lsl #2 │ │ │ │ + mov r1, r0 │ │ │ │ + add.w r3, r3, r9, lsl #2 │ │ │ │ + vldr s12, [r2, #-4] │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + cmp r4, r1 │ │ │ │ + vldr s14, [r3, #-4] │ │ │ │ + vldr s13, [r2] │ │ │ │ + vldr s15, [r3] │ │ │ │ + vstr s12, [r3, #-4] │ │ │ │ + vstr s13, [r3] │ │ │ │ + add r3, ip │ │ │ │ + vstr s14, [r2, #-4] │ │ │ │ + vstr s15, [r2] │ │ │ │ + add r2, lr │ │ │ │ + bne.n 14b02 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - add r9, r7 │ │ │ │ - add lr, r6 │ │ │ │ + add sl, r7 │ │ │ │ cmp fp, r8 │ │ │ │ - bne.n 1403a │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r9, r6 │ │ │ │ + bne.n 14af6 │ │ │ │ + b.n 14aac │ │ │ │ cmp r8, fp │ │ │ │ - bge.n 1400c │ │ │ │ + bge.n 14aac │ │ │ │ cmp r0, r1 │ │ │ │ - bge.n 1400c │ │ │ │ + bge.n 14aac │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 140b8 │ │ │ │ + bne.n 14b76 │ │ │ │ add r1, r8 │ │ │ │ - subs r0, r0, r4 │ │ │ │ + sub.w r0, r0, r4 │ │ │ │ add.w r1, r5, r1, lsl #2 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - adds r3, r0, r1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + add.w r3, r0, r1 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str.w r2, [r3], #4 │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 1409e │ │ │ │ + bne.n 14b5e │ │ │ │ add.w r8, r8, #1 │ │ │ │ - adds r1, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ cmp fp, r8 │ │ │ │ - bne.n 1409c │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 14b5a │ │ │ │ + b.n 14aac │ │ │ │ mul.w sl, r0, r6 │ │ │ │ - mov.w ip, r6, lsl #2 │ │ │ │ mul.w r3, r0, r7 │ │ │ │ - lsls r1, r7, #2 │ │ │ │ mul.w r9, r8, r7 │ │ │ │ mul.w lr, r8, r6 │ │ │ │ - add.w sl, r5, sl, lsl #2 │ │ │ │ add.w r3, r5, r3, lsl #2 │ │ │ │ + mov.w ip, r6, lsl #2 │ │ │ │ + add.w sl, r5, sl, lsl #2 │ │ │ │ + mov.w r1, r7, lsl #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add.w r2, sl, r9, lsl #2 │ │ │ │ mov r5, r0 │ │ │ │ add.w r3, r3, lr, lsl #2 │ │ │ │ vldr s14, [r2] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s15, [r3] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ cmp r4, r5 │ │ │ │ + vldr s15, [r3] │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, r1 │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, ip │ │ │ │ - bne.n 140e4 │ │ │ │ + bne.n 14ba4 │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r9, r7 │ │ │ │ - add lr, r6 │ │ │ │ cmp fp, r8 │ │ │ │ - bne.n 140d8 │ │ │ │ - b.n 1400c │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov r6, r1 │ │ │ │ - mov r8, r3 │ │ │ │ - sub sp, #24 │ │ │ │ + add lr, r6 │ │ │ │ + bne.n 14b98 │ │ │ │ + b.n 14aac │ │ │ │ + nop │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r5, r2 │ │ │ │ - subs r6, r6, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + sub.w r6, r1, r0 │ │ │ │ mov r7, r0 │ │ │ │ - sub.w r8, r8, r5 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + sub sp, #24 │ │ │ │ + sub.w r8, r3, r2 │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ - ldrd r3, r1, [r4, #4] │ │ │ │ - ldr r2, [r4, #12] │ │ │ │ - str r2, [sp, #16] │ │ │ │ + ldr r3, [r4, #4] │ │ │ │ + ldrd r1, r2, [r4, #8] │ │ │ │ mul.w ip, r5, r1 │ │ │ │ strd r2, r8, [sp] │ │ │ │ + str r2, [sp, #16] │ │ │ │ mla ip, r0, r3, ip │ │ │ │ mul.w r0, r2, r6 │ │ │ │ mov r2, r6 │ │ │ │ strd r1, r0, [sp, #8] │ │ │ │ ldr r0, [r4, #0] │ │ │ │ ldr r1, [r4, #20] │ │ │ │ add.w r0, r0, ip, lsl #2 │ │ │ │ blx f78c │ │ │ │ - ldr r2, [r4, #12] │ │ │ │ ldrd r1, r3, [r4, #4] │ │ │ │ - str r2, [sp, #16] │ │ │ │ - strd r2, r8, [sp] │ │ │ │ - mul.w r0, r2, r6 │ │ │ │ - mov r2, r6 │ │ │ │ - strd r1, r0, [sp, #8] │ │ │ │ + ldr r2, [r4, #12] │ │ │ │ mul.w ip, r5, r1 │ │ │ │ + mul.w r0, r2, r6 │ │ │ │ + strd r2, r8, [sp] │ │ │ │ mla ip, r7, r3, ip │ │ │ │ + strd r1, r0, [sp, #8] │ │ │ │ + str r2, [sp, #16] │ │ │ │ + mov r2, r6 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ ldr r1, [r4, #24] │ │ │ │ add.w r0, r0, ip, lsl #2 │ │ │ │ blx f78c │ │ │ │ - ldr r3, [r4, #12] │ │ │ │ ldrd r2, r0, [r4, #4] │ │ │ │ - strd r0, r3, [sp, #12] │ │ │ │ - str r2, [sp, #0] │ │ │ │ + ldr r3, [r4, #12] │ │ │ │ mul.w r1, r5, r0 │ │ │ │ + strd r2, r8, [sp] │ │ │ │ + strd r0, r3, [sp, #12] │ │ │ │ mul.w r0, r3, r6 │ │ │ │ - strd r8, r0, [sp, #4] │ │ │ │ mla r1, r7, r2, r1 │ │ │ │ mov r2, r6 │ │ │ │ + str r0, [sp, #8] │ │ │ │ ldr r0, [r4, #0] │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ ldr r0, [r4, #24] │ │ │ │ blx f708 │ │ │ │ - ldr r3, [r4, #12] │ │ │ │ - ldrd r0, r2, [r4, #4] │ │ │ │ - ldr r1, [r4, #0] │ │ │ │ - str r2, [sp, #0] │ │ │ │ + ldrd r1, r0, [r4] │ │ │ │ + ldrd r2, r3, [r4, #8] │ │ │ │ mul.w r5, r0, r5 │ │ │ │ - strd r0, r3, [sp, #12] │ │ │ │ + strd r2, r8, [sp] │ │ │ │ mla r7, r7, r2, r5 │ │ │ │ + str r3, [sp, #16] │ │ │ │ mov r2, r6 │ │ │ │ mul.w r5, r3, r6 │ │ │ │ - strd r8, r5, [sp, #4] │ │ │ │ add.w r1, r1, r7, lsl #2 │ │ │ │ + strd r5, r0, [sp, #8] │ │ │ │ ldr r0, [r4, #20] │ │ │ │ blx f708 │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ cmp r1, #1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #108 @ 0x6c │ │ │ │ str r2, [sp, #20] │ │ │ │ - ble.w 1447e │ │ │ │ + ble.w 14f72 │ │ │ │ mov r9, r0 │ │ │ │ mov r7, r1 │ │ │ │ mov fp, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - asrs r4, r7, #1 │ │ │ │ + mov.w r4, r7, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str.w r9, [fp] │ │ │ │ mov r2, r4 │ │ │ │ - str.w fp, [sp, #8] │ │ │ │ mov r1, r4 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r3, fp, [sp, #4] │ │ │ │ ldr.w r3, [fp, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r7 │ │ │ │ blx f984 │ │ │ │ cmp r4, #1 │ │ │ │ - beq.w 144d0 │ │ │ │ + beq.w 14fd8 │ │ │ │ mov sl, fp │ │ │ │ mov r8, r9 │ │ │ │ + str r7, [sp, #56] @ 0x38 │ │ │ │ mov r6, r4 │ │ │ │ mov fp, r9 │ │ │ │ - str r7, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - asrs r5, r6, #1 │ │ │ │ + mov.w r5, r6, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str.w r8, [sl] │ │ │ │ mov r2, r5 │ │ │ │ - str.w sl, [sp, #8] │ │ │ │ mov r1, r5 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r3, sl, [sp, #4] │ │ │ │ ldr.w r3, [sl, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r6 │ │ │ │ blx f984 │ │ │ │ cmp r5, #1 │ │ │ │ - beq.w 144c8 │ │ │ │ + beq.w 14fd0 │ │ │ │ mov r7, r5 │ │ │ │ str.w r8, [sp, #32] │ │ │ │ strd r4, r5, [sp, #60] @ 0x3c │ │ │ │ strd r8, r6, [sp, #68] @ 0x44 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - asrs r4, r7, #1 │ │ │ │ + mov.w r4, r7, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ ldr r5, [sp, #32] │ │ │ │ mov r2, r4 │ │ │ │ - str.w r5, [sl] │ │ │ │ mov r1, r4 │ │ │ │ - str.w sl, [sp, #8] │ │ │ │ - movs r0, #0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ + str.w r5, [sl] │ │ │ │ + strd r3, sl, [sp, #4] │ │ │ │ ldr.w r3, [sl, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r7 │ │ │ │ blx f984 │ │ │ │ cmp r4, #1 │ │ │ │ - beq.w 144c0 │ │ │ │ + beq.w 14fc8 │ │ │ │ mov r8, r4 │ │ │ │ strd r4, r7, [sp, #76] @ 0x4c │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov.w r7, r8, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str.w r5, [sl] │ │ │ │ mov r2, r7 │ │ │ │ - str.w sl, [sp, #8] │ │ │ │ mov r1, r7 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r3, sl, [sp, #4] │ │ │ │ ldr.w r3, [sl, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ blx f984 │ │ │ │ cmp r7, #1 │ │ │ │ - beq.w 144b8 │ │ │ │ + beq.w 14fc0 │ │ │ │ mov r6, r7 │ │ │ │ strd r7, r5, [sp, #84] @ 0x54 │ │ │ │ - str.w r8, [sp, #92] @ 0x5c │ │ │ │ mov r7, r5 │ │ │ │ + strd r8, fp, [sp, #92] @ 0x5c │ │ │ │ mov r8, sl │ │ │ │ - str.w fp, [sp, #96] @ 0x60 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - asrs r5, r6, #1 │ │ │ │ + mov.w r5, r6, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str.w r7, [r8] │ │ │ │ mov r2, r5 │ │ │ │ - str.w r8, [sp, #8] │ │ │ │ mov r1, r5 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r3, r8, [sp, #4] │ │ │ │ ldr.w r3, [r8, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r6 │ │ │ │ blx f984 │ │ │ │ cmp r5, #1 │ │ │ │ - beq.w 144b0 │ │ │ │ + beq.w 14fb8 │ │ │ │ mov sl, r7 │ │ │ │ mov fp, r5 │ │ │ │ mov r4, r8 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov.w r8, fp, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str.w sl, [r4] │ │ │ │ mov r2, r8 │ │ │ │ - str r4, [sp, #8] │ │ │ │ mov r1, r8 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r3, r4, [sp, #4] │ │ │ │ ldr r3, [r4, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ blx f984 │ │ │ │ cmp.w r8, #1 │ │ │ │ - beq.w 14484 │ │ │ │ - mov r2, sl │ │ │ │ + beq.w 14f8a │ │ │ │ mov r9, sl │ │ │ │ mov r3, r8 │ │ │ │ mov sl, r7 │ │ │ │ - str.w r9, [sp, #28] │ │ │ │ - mov r7, r2 │ │ │ │ + mov r7, r9 │ │ │ │ + strd r5, r9, [sp, #24] │ │ │ │ mov r9, r6 │ │ │ │ - str r5, [sp, #24] │ │ │ │ ldr r1, [sp, #20] │ │ │ │ - asrs r2, r3, #1 │ │ │ │ + mov.w r2, r3, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ ldr r6, [sp, #28] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ str r6, [r4, #0] │ │ │ │ - str r4, [sp, #8] │ │ │ │ - str r1, [sp, #4] │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ + strd r1, r4, [sp, #4] │ │ │ │ ldr r1, [r4, #16] │ │ │ │ str r1, [sp, #0] │ │ │ │ mov r1, r2 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ blx f984 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ + ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ cmp r2, #1 │ │ │ │ - beq.w 1448c │ │ │ │ - str.w r9, [sp, #36] @ 0x24 │ │ │ │ + beq.w 14f94 │ │ │ │ mov r5, r2 │ │ │ │ + strd r9, r8, [sp, #36] @ 0x24 │ │ │ │ mov r9, sl │ │ │ │ mov sl, r3 │ │ │ │ - strd r8, r7, [sp, #40] @ 0x28 │ │ │ │ - strd fp, r2, [sp, #48] @ 0x30 │ │ │ │ + strd r7, fp, [sp, #44] @ 0x2c │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov.w fp, r5, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str r6, [r4, #0] │ │ │ │ mov r2, fp │ │ │ │ - str r4, [sp, #8] │ │ │ │ mov r1, fp │ │ │ │ - str r3, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + strd r3, r4, [sp, #4] │ │ │ │ ldr r3, [r4, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r5 │ │ │ │ blx f984 │ │ │ │ cmp.w fp, #1 │ │ │ │ - beq.w 14494 │ │ │ │ + beq.w 14f9c │ │ │ │ mov r8, r6 │ │ │ │ mov r7, fp │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - asrs r1, r7, #1 │ │ │ │ + mov.w r1, r7, asr #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str.w r8, [r4] │ │ │ │ mov r2, r1 │ │ │ │ - str r4, [sp, #8] │ │ │ │ - movs r0, #0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - str r1, [sp, #100] @ 0x64 │ │ │ │ + strd r3, r4, [sp, #4] │ │ │ │ ldr r3, [r4, #16] │ │ │ │ + str r1, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r7 │ │ │ │ blx f984 │ │ │ │ - mov r0, r8 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ + mov r0, r8 │ │ │ │ mov r3, r4 │ │ │ │ ldr r1, [sp, #100] @ 0x64 │ │ │ │ - bl 141d0 │ │ │ │ - ldr r1, [sp, #100] @ 0x64 │ │ │ │ + bl 14ca4 │ │ │ │ ldrd r3, r2, [r4, #4] │ │ │ │ - subs r7, r7, r1 │ │ │ │ - cmp r7, #1 │ │ │ │ + ldr r1, [sp, #100] @ 0x64 │ │ │ │ add.w r0, r3, r2 │ │ │ │ mul.w r3, r0, r1 │ │ │ │ + sub.w r7, r7, r1 │ │ │ │ + cmp r7, #1 │ │ │ │ add.w r8, r8, r3, lsl #2 │ │ │ │ - bgt.n 14374 │ │ │ │ + bgt.n 14e5e │ │ │ │ mul.w r3, r0, fp │ │ │ │ sub.w r5, r5, fp │ │ │ │ cmp r5, #1 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ - bgt.n 1434c │ │ │ │ + bgt.n 14e34 │ │ │ │ + ldrd r7, fp, [sp, #44] @ 0x2c │ │ │ │ mov r3, sl │ │ │ │ mov sl, r9 │ │ │ │ - ldrd r8, r7, [sp, #40] @ 0x28 │ │ │ │ - ldrd fp, r2, [sp, #48] @ 0x30 │ │ │ │ - ldr.w r9, [sp, #36] @ 0x24 │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ + ldrd r9, r8, [sp, #36] @ 0x24 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ mul.w r1, r0, r2 │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ cmp r3, #1 │ │ │ │ add.w r1, r5, r1, lsl #2 │ │ │ │ str r1, [sp, #28] │ │ │ │ - bgt.n 14314 │ │ │ │ - mov r3, r7 │ │ │ │ + bgt.n 14dfa │ │ │ │ ldr r5, [sp, #24] │ │ │ │ - mov r7, sl │ │ │ │ + mov r3, r7 │ │ │ │ mov r6, r9 │ │ │ │ + mov r7, sl │ │ │ │ mov sl, r3 │ │ │ │ mul.w r3, r0, r8 │ │ │ │ sub.w fp, fp, r8 │ │ │ │ cmp.w fp, #1 │ │ │ │ add.w sl, sl, r3, lsl #2 │ │ │ │ - bgt.w 142dc │ │ │ │ + bgt.w 14dc4 │ │ │ │ mov r8, r4 │ │ │ │ mul.w r3, r0, r5 │ │ │ │ - subs r6, r6, r5 │ │ │ │ + sub.w r6, r6, r5 │ │ │ │ cmp r6, #1 │ │ │ │ add.w r7, r7, r3, lsl #2 │ │ │ │ - bgt.w 142b0 │ │ │ │ - mov sl, r8 │ │ │ │ - ldr.w fp, [sp, #96] @ 0x60 │ │ │ │ + bgt.w 14d96 │ │ │ │ ldrd r7, r5, [sp, #84] @ 0x54 │ │ │ │ - ldr.w r8, [sp, #92] @ 0x5c │ │ │ │ + mov sl, r8 │ │ │ │ + ldrd r8, fp, [sp, #92] @ 0x5c │ │ │ │ mul.w r3, r0, r7 │ │ │ │ sub.w r8, r8, r7 │ │ │ │ cmp.w r8, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ - bgt.w 14276 │ │ │ │ + bgt.w 14d60 │ │ │ │ ldrd r4, r7, [sp, #76] @ 0x4c │ │ │ │ mul.w r3, r0, r4 │ │ │ │ + sub.w r7, r7, r4 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ - subs r7, r7, r4 │ │ │ │ cmp r7, #1 │ │ │ │ add.w r3, r2, r3, lsl #2 │ │ │ │ str r3, [sp, #32] │ │ │ │ - bgt.w 14248 │ │ │ │ + bgt.w 14d30 │ │ │ │ ldrd r4, r5, [sp, #60] @ 0x3c │ │ │ │ ldrd r8, r6, [sp, #68] @ 0x44 │ │ │ │ mul.w r3, r0, r5 │ │ │ │ - subs r6, r6, r5 │ │ │ │ + sub.w r6, r6, r5 │ │ │ │ cmp r6, #1 │ │ │ │ add.w r8, r8, r3, lsl #2 │ │ │ │ - bgt.w 14214 │ │ │ │ + bgt.w 14cfa │ │ │ │ ldr r7, [sp, #56] @ 0x38 │ │ │ │ mov r9, fp │ │ │ │ mov fp, sl │ │ │ │ mul.w r0, r4, r0 │ │ │ │ - subs r7, r7, r4 │ │ │ │ + sub.w r7, r7, r4 │ │ │ │ cmp r7, #1 │ │ │ │ add.w r9, r9, r0, lsl #2 │ │ │ │ - bgt.w 141e4 │ │ │ │ + bgt.w 14cc8 │ │ │ │ add sp, #108 @ 0x6c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldrd r3, r2, [r4, #4] │ │ │ │ - adds r0, r3, r2 │ │ │ │ - b.n 143f0 │ │ │ │ + add.w r0, r3, r2 │ │ │ │ + b.n 14ee0 │ │ │ │ ldrd r0, r1, [r4, #4] │ │ │ │ add r0, r1 │ │ │ │ - b.n 143d4 │ │ │ │ + b.n 14ec2 │ │ │ │ ldrd r3, r2, [r4, #4] │ │ │ │ sub.w r5, r5, fp │ │ │ │ cmp r5, #1 │ │ │ │ add.w r0, r3, r2 │ │ │ │ mul.w r3, r0, fp │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ - bgt.w 1434c │ │ │ │ - b.n 143c4 │ │ │ │ + bgt.w 14e34 │ │ │ │ + b.n 14eb4 │ │ │ │ ldrd r0, r3, [r8, #4] │ │ │ │ add r0, r3 │ │ │ │ - b.n 14406 │ │ │ │ + b.n 14ef6 │ │ │ │ ldrd r0, r2, [sl, #4] │ │ │ │ add r0, r2 │ │ │ │ - b.n 14424 │ │ │ │ + b.n 14f12 │ │ │ │ ldrd r0, r2, [sl, #4] │ │ │ │ add r0, r2 │ │ │ │ - b.n 1443c │ │ │ │ + b.n 14f2a │ │ │ │ ldrd r0, r2, [sl, #4] │ │ │ │ add r0, r2 │ │ │ │ - b.n 14458 │ │ │ │ + b.n 14f48 │ │ │ │ ldrd r0, r2, [fp, #4] │ │ │ │ add r0, r2 │ │ │ │ - b.n 1446e │ │ │ │ + b.n 14f60 │ │ │ │ │ │ │ │ -000144d8 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00014fe0 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov ip, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ - sub sp, #12 │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #12 │ │ │ │ ldr r1, [sp, #48] @ 0x30 │ │ │ │ cmp r1, #1 │ │ │ │ - beq.n 145a6 │ │ │ │ + beq.n 150d8 │ │ │ │ cmp r1, #2 │ │ │ │ - beq.n 1454e │ │ │ │ + beq.n 15080 │ │ │ │ cmp.w ip, #1 │ │ │ │ - ble.n 14548 │ │ │ │ + ble.n 15068 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 14548 │ │ │ │ - mov.w r8, r3, lsl #2 │ │ │ │ + ble.n 15068 │ │ │ │ + add.w fp, r0, r1, lsl #2 │ │ │ │ mov sl, r3 │ │ │ │ mov r9, r2 │ │ │ │ - movs r7, #1 │ │ │ │ - add.w fp, r0, r1, lsl #2 │ │ │ │ + mov.w r8, r3, lsl #2 │ │ │ │ + mov.w r7, #1 │ │ │ │ str.w fp, [sp, #4] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov fp, sl │ │ │ │ mov lr, r9 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ add.w r1, r3, r9, lsl #2 │ │ │ │ add.w r3, r0, lr, lsl #2 │ │ │ │ add.w r2, r0, fp, lsl #2 │ │ │ │ - vldr s14, [r3] │ │ │ │ vldr s15, [r2] │ │ │ │ + vldr s14, [r3] │ │ │ │ vstmia r2!, {s14} │ │ │ │ vstmia r3!, {s15} │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 1451e │ │ │ │ - adds r4, #1 │ │ │ │ + bne.n 1503a │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add lr, r5 │ │ │ │ + cmp r4, r7 │ │ │ │ add fp, r6 │ │ │ │ add r1, r8 │ │ │ │ - cmp r4, r7 │ │ │ │ - bne.n 14516 │ │ │ │ - adds r7, #1 │ │ │ │ + bne.n 15032 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add r9, r6 │ │ │ │ - add sl, r5 │ │ │ │ cmp ip, r7 │ │ │ │ - bne.n 1450a │ │ │ │ + add sl, r5 │ │ │ │ + bne.n 15024 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp.w ip, #1 │ │ │ │ - ble.n 14548 │ │ │ │ + ble.n 15068 │ │ │ │ mov.w r9, r3, lsl #2 │ │ │ │ - mov.w r8, r2, lsl #2 │ │ │ │ mov sl, r3 │ │ │ │ mov r7, r2 │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ mov.w lr, #1 │ │ │ │ add.w r2, r0, r7, lsl #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ add.w r3, r0, sl, lsl #2 │ │ │ │ - movs r1, #0 │ │ │ │ vldr s14, [r2] │ │ │ │ - adds r1, #1 │ │ │ │ - vldr s15, [r2, #4] │ │ │ │ + add.w r1, r1, #1 │ │ │ │ cmp r1, lr │ │ │ │ + vldr s15, [r2, #4] │ │ │ │ ldr.w fp, [r3] │ │ │ │ ldr r4, [r3, #4] │ │ │ │ vstr s14, [r3] │ │ │ │ vstr s15, [r3, #4] │ │ │ │ add r3, r8 │ │ │ │ str.w fp, [r2] │ │ │ │ str r4, [r2, #4] │ │ │ │ add r2, r9 │ │ │ │ - bne.n 1456e │ │ │ │ + bne.n 150a2 │ │ │ │ add.w lr, lr, #1 │ │ │ │ add r7, r6 │ │ │ │ - add sl, r5 │ │ │ │ cmp ip, lr │ │ │ │ - bne.n 14564 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add sl, r5 │ │ │ │ + bne.n 15096 │ │ │ │ + b.n 15068 │ │ │ │ cmp.w ip, #1 │ │ │ │ - ble.n 14548 │ │ │ │ + ble.n 15068 │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ itt eq │ │ │ │ addeq r4, r0, #4 │ │ │ │ addeq r0, #8 │ │ │ │ - bne.n 145d6 │ │ │ │ + bne.n 1510a │ │ │ │ mov r3, r4 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str.w r2, [r3], #4 │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 145bc │ │ │ │ - adds r1, #1 │ │ │ │ - adds r4, #4 │ │ │ │ - adds r0, #8 │ │ │ │ + bne.n 150ee │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + add.w r4, r4, #4 │ │ │ │ cmp ip, r1 │ │ │ │ - bne.n 145ba │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add.w r0, r0, #8 │ │ │ │ + bne.n 150ec │ │ │ │ + b.n 15068 │ │ │ │ mov.w r9, r3, lsl #2 │ │ │ │ - mov.w r8, r2, lsl #2 │ │ │ │ mov fp, r3 │ │ │ │ mov sl, r2 │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ add.w r2, r0, sl, lsl #2 │ │ │ │ + mov.w r4, #0 │ │ │ │ add.w r3, r0, fp, lsl #2 │ │ │ │ - movs r4, #0 │ │ │ │ ldr.w lr, [r2] │ │ │ │ - adds r4, #1 │ │ │ │ - ldr r7, [r3, #0] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r4, r1 │ │ │ │ + ldr r7, [r3, #0] │ │ │ │ str.w lr, [r3] │ │ │ │ add r3, r8 │ │ │ │ str r7, [r2, #0] │ │ │ │ add r2, r9 │ │ │ │ - bne.n 145ec │ │ │ │ - adds r1, #1 │ │ │ │ + bne.n 15122 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ add sl, r6 │ │ │ │ - add fp, r5 │ │ │ │ cmp ip, r1 │ │ │ │ - bne.n 145e2 │ │ │ │ - b.n 14548 │ │ │ │ - nop │ │ │ │ + add fp, r5 │ │ │ │ + bne.n 15116 │ │ │ │ + b.n 15068 │ │ │ │ │ │ │ │ -00014610 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ +00015148 : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r1 │ │ │ │ + mov.w r1, #2 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ - movs r1, #2 │ │ │ │ ldr r0, [sp, #72] @ 0x48 │ │ │ │ strd r2, r3, [sp, #20] │ │ │ │ str r0, [sp, #28] │ │ │ │ blx fc38 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ cmp r4, #1 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - strd r3, r3, [sp, #36] @ 0x24 │ │ │ │ - ble.n 14676 │ │ │ │ - ldr r7, [pc, #68] @ (1467c ) │ │ │ │ + strd r0, r3, [sp, #32] │ │ │ │ + str r3, [sp, #40] @ 0x28 │ │ │ │ + ble.n 151c2 │ │ │ │ + ldr r7, [pc, #88] @ (151d4 ) │ │ │ │ add.w r8, sp, #16 │ │ │ │ add r7, pc │ │ │ │ - asrs r5, r4, #1 │ │ │ │ + mov.w r5, r4, asr #1 │ │ │ │ mov r3, r4 │ │ │ │ + strd r0, r7, [sp] │ │ │ │ + mov.w r0, #0 │ │ │ │ + str.w r8, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ - str r0, [sp, #0] │ │ │ │ - movs r0, #0 │ │ │ │ - strd r7, r8, [sp, #4] │ │ │ │ - subs r4, r4, r5 │ │ │ │ str r6, [sp, #16] │ │ │ │ blx f984 │ │ │ │ mov r3, r8 │ │ │ │ mov r2, r7 │ │ │ │ mov r0, r6 │ │ │ │ mov r1, r5 │ │ │ │ - bl 141d0 │ │ │ │ - cmp r4, #1 │ │ │ │ + bl 14ca4 │ │ │ │ ldrd r3, r2, [sp, #20] │ │ │ │ + sub.w r4, r4, r5 │ │ │ │ + cmp r4, #1 │ │ │ │ add r3, r2 │ │ │ │ mul.w r3, r5, r3 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ - ble.n 14676 │ │ │ │ + ble.n 151c2 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ - b.n 1463c │ │ │ │ + b.n 15180 │ │ │ │ add sp, #48 @ 0x30 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldrsh.w pc, [fp, #255]! │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + nop │ │ │ │ + strb.w pc, [r7, #4095] @ 0xfff │ │ │ │ │ │ │ │ -00014680 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +000151d8 : │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub.w sp, sp, #8192 @ 0x2000 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ add.w r1, sp, #8256 @ 0x2040 │ │ │ │ add r5, sp, #48 @ 0x30 │ │ │ │ - adds r1, #16 │ │ │ │ - ldr r0, [r1, #0] │ │ │ │ - movs r1, #2 │ │ │ │ + ldr r0, [r1, #16] │ │ │ │ + add.w r1, r1, #16 │ │ │ │ + mov.w r1, #2 │ │ │ │ strd r2, r3, [r5, #-28] │ │ │ │ str.w r0, [r5, #-20] │ │ │ │ blx fc38 │ │ │ │ add.w r3, sp, #4128 @ 0x1020 │ │ │ │ cmp r4, #1 │ │ │ │ - add.w r3, r3, #16 │ │ │ │ strd r0, r5, [r5, #-16] │ │ │ │ + add.w r3, r3, #16 │ │ │ │ str.w r3, [r5, #-8] │ │ │ │ - ble.n 14702 │ │ │ │ - ldr.w r8, [pc, #80] @ 1470c │ │ │ │ + ble.n 15272 │ │ │ │ + ldr.w r8, [pc, #104] @ 1528c │ │ │ │ add.w r9, sp, #16 │ │ │ │ add r8, pc │ │ │ │ - asrs r6, r4, #1 │ │ │ │ - str.w r7, [r5, #-32] │ │ │ │ + mov.w r6, r4, asr #1 │ │ │ │ mov r3, r4 │ │ │ │ + str.w r7, [r5, #-32] │ │ │ │ + strd r0, r8, [sp] │ │ │ │ + mov.w r0, #0 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r6 │ │ │ │ - str r0, [sp, #0] │ │ │ │ - strd r8, r9, [sp, #4] │ │ │ │ - movs r0, #0 │ │ │ │ + str.w r9, [sp, #8] │ │ │ │ blx f984 │ │ │ │ mov r3, r9 │ │ │ │ mov r2, r8 │ │ │ │ mov r0, r7 │ │ │ │ mov r1, r6 │ │ │ │ - subs r4, r4, r6 │ │ │ │ - bl 141d0 │ │ │ │ - cmp r4, #1 │ │ │ │ + bl 14ca4 │ │ │ │ ldrd r3, r2, [r5, #-28] │ │ │ │ + sub.w r4, r4, r6 │ │ │ │ + cmp r4, #1 │ │ │ │ add r3, r2 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ add.w r7, r7, r3, lsl #2 │ │ │ │ - ble.n 14702 │ │ │ │ + ble.n 15272 │ │ │ │ ldr.w r0, [r5, #-16] │ │ │ │ - b.n 146c4 │ │ │ │ + b.n 1522c │ │ │ │ add.w sp, sp, #8192 @ 0x2000 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - @ instruction: 0xfa47ffff │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + vld4.32 {d15[],d17[],d19[],d21[]}, [r3 :128] │ │ │ │ ldr r3, [r0, #32] │ │ │ │ cmp r1, #0 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ - push {r4} │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ + ldr r4, [r0, #20] │ │ │ │ add r3, r1 │ │ │ │ - ldrd r4, r1, [r0, #20] │ │ │ │ + ldr r1, [r0, #24] │ │ │ │ and.w ip, r3, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ add.w r1, r1, ip, lsl #4 │ │ │ │ vldr d4, [r1] │ │ │ │ vldr d7, [r1, #8] │ │ │ │ ldr r1, [r0, #28] │ │ │ │ ldr r0, [r0, #12] │ │ │ │ - asrs r3, r0 │ │ │ │ + asr.w r3, r3, r0 │ │ │ │ add.w r3, r1, r3, lsl #4 │ │ │ │ - vldr d5, [r3, #8] │ │ │ │ vldr d3, [r3] │ │ │ │ + vldr d5, [r3, #8] │ │ │ │ vmul.f64 d6, d7, d5 │ │ │ │ vmul.f64 d7, d7, d3 │ │ │ │ - vmla.f64 d7, d4, d5 │ │ │ │ vnmls.f64 d6, d4, d3 │ │ │ │ - vstr d7, [r2, #8] │ │ │ │ + vmla.f64 d7, d4, d5 │ │ │ │ vstr d6, [r2] │ │ │ │ + vstr d7, [r2, #8] │ │ │ │ bx lr │ │ │ │ ldr r3, [r0, #32] │ │ │ │ cmp r1, #0 │ │ │ │ + vmov.f32 s8, s1 │ │ │ │ it ge │ │ │ │ movge r3, #0 │ │ │ │ - push {r4} │ │ │ │ - add r3, r1 │ │ │ │ - ldrd r4, r1, [r0, #20] │ │ │ │ - vmov.f32 s8, s1 │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ vcvt.f64.f32 d0, s0 │ │ │ │ + ldr r4, [r0, #20] │ │ │ │ + vcvt.f64.f32 d4, s8 │ │ │ │ + add r3, r1 │ │ │ │ + ldr r1, [r0, #24] │ │ │ │ and.w ip, r3, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ add.w r1, r1, ip, lsl #4 │ │ │ │ - vcvt.f64.f32 d4, s8 │ │ │ │ vldr d3, [r1] │ │ │ │ vldr d7, [r1, #8] │ │ │ │ ldr r1, [r0, #28] │ │ │ │ ldr r0, [r0, #12] │ │ │ │ - asrs r3, r0 │ │ │ │ + asr.w r3, r3, r0 │ │ │ │ add.w r3, r1, r3, lsl #4 │ │ │ │ - vldr d6, [r3, #8] │ │ │ │ vldr d2, [r3] │ │ │ │ + vldr d6, [r3, #8] │ │ │ │ vmul.f64 d5, d7, d6 │ │ │ │ vmul.f64 d7, d7, d2 │ │ │ │ vmla.f64 d7, d3, d6 │ │ │ │ vnmls.f64 d5, d3, d2 │ │ │ │ vmul.f64 d6, d4, d7 │ │ │ │ vmla.f64 d6, d0, d5 │ │ │ │ vmul.f64 d0, d0, d7 │ │ │ │ vnmls.f64 d0, d4, d5 │ │ │ │ vcvt.f32.f64 s12, d6 │ │ │ │ vcvt.f32.f64 s0, d0 │ │ │ │ vstr s12, [r2] │ │ │ │ vstr s0, [r2, #4] │ │ │ │ bx lr │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r2, #0] │ │ │ │ str r3, [r2, #4] │ │ │ │ bx lr │ │ │ │ - movs r0, #0 │ │ │ │ - movs r1, #0 │ │ │ │ + nop │ │ │ │ + mov.w r0, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ strd r0, r1, [r2] │ │ │ │ strd r0, r1, [r2, #8] │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #16 │ │ │ │ mov r4, r2 │ │ │ │ ldr r3, [r0, #4] │ │ │ │ - sub sp, #16 │ │ │ │ mov r2, sp │ │ │ │ blx r3 │ │ │ │ vldr d7, [sp] │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vstr s14, [r4] │ │ │ │ vldr d7, [sp, #8] │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vstr s14, [r4, #4] │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - push {r4, lr} │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr r3, [r0, #4] │ │ │ │ vpush {d8} │ │ │ │ vmov.f32 s17, s1 │ │ │ │ - vmov.f32 s16, s0 │ │ │ │ sub sp, #16 │ │ │ │ + ldr r3, [r0, #4] │ │ │ │ mov r2, sp │ │ │ │ + vmov.f32 s16, s0 │ │ │ │ blx r3 │ │ │ │ + vldr d7, [sp] │ │ │ │ vcvt.f64.f32 d6, s17 │ │ │ │ vldr d4, [sp, #8] │ │ │ │ vcvt.f64.f32 d0, s16 │ │ │ │ - vldr d7, [sp] │ │ │ │ vmul.f64 d5, d6, d4 │ │ │ │ vmla.f64 d5, d0, d7 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vmls.f64 d7, d4, d0 │ │ │ │ vcvt.f32.f64 s10, d5 │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vstr s10, [r4] │ │ │ │ vstr s14, [r4, #4] │ │ │ │ add sp, #16 │ │ │ │ vpop {d8} │ │ │ │ pop {r4, pc} │ │ │ │ - mov.w ip, r1, lsl #2 │ │ │ │ + nop │ │ │ │ lsls r0, r0, #2 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r2 │ │ │ │ + mov.w ip, r1, lsl #2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #20 │ │ │ │ it mi │ │ │ │ addmi r0, ip │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - mov r4, r2 │ │ │ │ sub.w r2, ip, r0 │ │ │ │ - vmov s15, ip │ │ │ │ cmp r2, r0 │ │ │ │ - sub sp, #20 │ │ │ │ - itt ge │ │ │ │ - movge r2, r0 │ │ │ │ - movge r5, #2 │ │ │ │ - sub.w r3, r2, r1 │ │ │ │ - itee ge │ │ │ │ - movge r6, #0 │ │ │ │ + itt lt │ │ │ │ movlt r5, #6 │ │ │ │ movlt r6, #4 │ │ │ │ + blt.n 1542e │ │ │ │ + mov r2, r0 │ │ │ │ + mov.w r5, #2 │ │ │ │ + mov.w r6, #0 │ │ │ │ + vmov s15, ip │ │ │ │ + sub.w r3, r2, r1 │ │ │ │ cmp r3, #0 │ │ │ │ - vcvt.f64.s32 d0, s15 │ │ │ │ itt le │ │ │ │ movle r3, r2 │ │ │ │ movle r5, r6 │ │ │ │ - subs r1, r1, r3 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ cmp r1, r3 │ │ │ │ - bge.n 148f0 │ │ │ │ + vcvt.f64.s32 d0, s15 │ │ │ │ + bge.n 154a4 │ │ │ │ vmov s15, r1 │ │ │ │ - vldr d6, [pc, #112] @ 14918 │ │ │ │ - mov r1, sp │ │ │ │ add r0, sp, #8 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ + mov r1, sp │ │ │ │ + vldr d6, [pc, #124] @ 154d0 │ │ │ │ orr.w r7, r5, #1 │ │ │ │ and.w r6, r5, #4 │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vdiv.f64 d0, d7, d0 │ │ │ │ blx f8d0 │ │ │ │ vldr d7, [sp] │ │ │ │ vldr d6, [sp, #8] │ │ │ │ lsls r3, r7, #30 │ │ │ │ - bpl.n 148de │ │ │ │ + bpl.n 15486 │ │ │ │ vneg.f64 d5, d7 │ │ │ │ vmov.f64 d7, d6 │ │ │ │ vmov.f64 d6, d5 │ │ │ │ - cbz r6, 148e4 │ │ │ │ + cbz r6, 1548c │ │ │ │ vneg.f64 d7, d7 │ │ │ │ vstr d6, [r4] │ │ │ │ vstr d7, [r4, #8] │ │ │ │ add sp, #20 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ vmov s15, r3 │ │ │ │ - vldr d6, [pc, #32] @ 14918 │ │ │ │ mov r1, sp │ │ │ │ add r0, sp, #8 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ + vldr d6, [pc, #32] @ 154d0 │ │ │ │ mov r7, r5 │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vdiv.f64 d0, d7, d0 │ │ │ │ blx f8d0 │ │ │ │ vldr d6, [sp] │ │ │ │ vldr d7, [sp, #8] │ │ │ │ - b.n 148ce │ │ │ │ + b.n 15476 │ │ │ │ + nop.w │ │ │ │ cmp r5, #24 │ │ │ │ strb r4, [r0, r1] │ │ │ │ movs r1, #251 @ 0xfb │ │ │ │ ands r1, r3 │ │ │ │ ldr r0, [r0, #32] │ │ │ │ lsls r1, r1, #2 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #20 │ │ │ │ mov.w ip, r0, lsl #2 │ │ │ │ - vmov s15, ip │ │ │ │ it mi │ │ │ │ addmi r1, ip │ │ │ │ - sub sp, #20 │ │ │ │ sub.w r2, ip, r1 │ │ │ │ - vcvt.f64.s32 d0, s15 │ │ │ │ cmp r1, r2 │ │ │ │ - itt le │ │ │ │ - movle r2, r1 │ │ │ │ - movle r5, #2 │ │ │ │ - sub.w r3, r2, r0 │ │ │ │ - itee le │ │ │ │ - movle r6, #0 │ │ │ │ + itt gt │ │ │ │ movgt r5, #6 │ │ │ │ movgt r6, #4 │ │ │ │ + bgt.n 1550c │ │ │ │ + mov r2, r1 │ │ │ │ + mov.w r5, #2 │ │ │ │ + mov.w r6, #0 │ │ │ │ + vmov s15, ip │ │ │ │ + sub.w r3, r2, r0 │ │ │ │ cmp r3, #0 │ │ │ │ itt le │ │ │ │ movle r3, r2 │ │ │ │ movle r5, r6 │ │ │ │ - subs r0, r0, r3 │ │ │ │ + sub.w r0, r0, r3 │ │ │ │ cmp r3, r0 │ │ │ │ - ble.n 149ae │ │ │ │ + vcvt.f64.s32 d0, s15 │ │ │ │ + ble.n 15582 │ │ │ │ vmov s15, r0 │ │ │ │ - vldr d6, [pc, #112] @ 149d8 │ │ │ │ mov r1, sp │ │ │ │ add r0, sp, #8 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ + vldr d6, [pc, #124] @ 155b0 │ │ │ │ orr.w r7, r5, #1 │ │ │ │ and.w r6, r5, #4 │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vdiv.f64 d0, d7, d0 │ │ │ │ blx f8d0 │ │ │ │ vldr d7, [sp] │ │ │ │ vldr d6, [sp, #8] │ │ │ │ lsls r3, r7, #30 │ │ │ │ - bpl.n 1499c │ │ │ │ + bpl.n 15564 │ │ │ │ vneg.f64 d5, d7 │ │ │ │ vmov.f64 d7, d6 │ │ │ │ vmov.f64 d6, d5 │ │ │ │ - cbz r6, 149a2 │ │ │ │ + cbz r6, 1556a │ │ │ │ vneg.f64 d7, d7 │ │ │ │ vstr d6, [r4] │ │ │ │ vstr d7, [r4, #8] │ │ │ │ add sp, #20 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ vmov s15, r3 │ │ │ │ - vldr d6, [pc, #36] @ 149d8 │ │ │ │ mov r1, sp │ │ │ │ add r0, sp, #8 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ + vldr d6, [pc, #36] @ 155b0 │ │ │ │ mov r7, r5 │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vdiv.f64 d0, d7, d0 │ │ │ │ blx f8d0 │ │ │ │ vldr d6, [sp] │ │ │ │ vldr d7, [sp, #8] │ │ │ │ - b.n 1498c │ │ │ │ + b.n 15554 │ │ │ │ nop │ │ │ │ + nop.w │ │ │ │ cmp r5, #24 │ │ │ │ strb r4, [r0, r1] │ │ │ │ movs r1, #251 @ 0xfb │ │ │ │ ands r1, r3 │ │ │ │ │ │ │ │ -000149e0 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ +000155b8 : │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ + mov.w r0, #36 @ 0x24 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ blx 1008c │ │ │ │ - movs r3, #0 │ │ │ │ - mov r4, r0 │ │ │ │ + mov.w r3, #0 │ │ │ │ cmp r5, #2 │ │ │ │ - str r6, [r0, #32] │ │ │ │ - strd r3, r3, [r0, #24] │ │ │ │ + mov r4, r0 │ │ │ │ str r3, [r0, #0] │ │ │ │ str r3, [r0, #8] │ │ │ │ - beq.n 14a22 │ │ │ │ + strd r3, r3, [r0, #24] │ │ │ │ + str r6, [r0, #32] │ │ │ │ + beq.n 15618 │ │ │ │ cmp r5, #3 │ │ │ │ - beq.n 14a1a │ │ │ │ + beq.n 15610 │ │ │ │ cmp r5, #1 │ │ │ │ - beq.n 14ac6 │ │ │ │ - ldr r3, [pc, #232] @ (14af4 ) │ │ │ │ + beq.n 156cc │ │ │ │ + ldr r3, [pc, #268] @ (15700 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r4, #0] │ │ │ │ - ldr r3, [pc, #232] @ (14af8 ) │ │ │ │ + ldr r3, [pc, #268] @ (15704 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r4, #8] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - ldr r3, [pc, #224] @ (14afc ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + ldr r3, [pc, #244] @ (15708 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r0, #4] │ │ │ │ - b.n 14a08 │ │ │ │ + b.n 155f0 │ │ │ │ cmp r6, #0 │ │ │ │ - ble.n 14ad4 │ │ │ │ + ble.n 156da │ │ │ │ mov r2, r6 │ │ │ │ mov r5, r3 │ │ │ │ - adds r5, #1 │ │ │ │ asrs r2, r2, #2 │ │ │ │ - bne.n 14a2a │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + bne.n 15620 │ │ │ │ mov.w sl, #1 │ │ │ │ lsl.w sl, sl, r5 │ │ │ │ - strd r5, sl, [r4, #12] │ │ │ │ - add.w r0, r6, sl │ │ │ │ add.w r3, sl, #4294967295 @ 0xffffffff │ │ │ │ + add.w r0, r6, sl │ │ │ │ mov r1, sl │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + strd r5, sl, [r4, #12] │ │ │ │ str r3, [r4, #20] │ │ │ │ - subs r0, #1 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r9, r0 │ │ │ │ - movs r0, #16 │ │ │ │ - lsls r0, r5 │ │ │ │ + mov.w r0, #16 │ │ │ │ + lsl.w r0, r0, r5 │ │ │ │ blx 1008c │ │ │ │ str r0, [r4, #24] │ │ │ │ mov.w r0, r9, lsl #4 │ │ │ │ blx 1008c │ │ │ │ cmp.w sl, #0 │ │ │ │ mov r7, r0 │ │ │ │ str r0, [r4, #28] │ │ │ │ - ble.n 14a86 │ │ │ │ + ble.n 15688 │ │ │ │ ldr.w r8, [r4, #24] │ │ │ │ - movs r5, #0 │ │ │ │ + mov.w r5, #0 │ │ │ │ mov r2, r8 │ │ │ │ mov r0, r5 │ │ │ │ mov r1, r6 │ │ │ │ - adds r5, #1 │ │ │ │ - bl 14864 │ │ │ │ - add.w r8, r8, #16 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + bl 153fc │ │ │ │ cmp sl, r5 │ │ │ │ - bne.n 14a72 │ │ │ │ + add.w r8, r8, #16 │ │ │ │ + bne.n 15672 │ │ │ │ cmp.w r9, #0 │ │ │ │ - ble.n 14aac │ │ │ │ - movs r5, #0 │ │ │ │ + ble.n 156b2 │ │ │ │ ldr.w sl, [r4, #16] │ │ │ │ + mov.w r5, #0 │ │ │ │ mov r8, r7 │ │ │ │ mov r7, r5 │ │ │ │ mov r2, r8 │ │ │ │ mov r0, r5 │ │ │ │ mov r1, r6 │ │ │ │ - adds r7, #1 │ │ │ │ - bl 14864 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + bl 153fc │ │ │ │ + cmp r9, r7 │ │ │ │ add r5, sl │ │ │ │ add.w r8, r8, #16 │ │ │ │ - cmp r9, r7 │ │ │ │ - bne.n 14a96 │ │ │ │ - ldr r3, [pc, #80] @ (14b00 ) │ │ │ │ + bne.n 1569a │ │ │ │ + ldr r3, [pc, #88] @ (1570c ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r4, #4] │ │ │ │ - ldr r3, [pc, #80] @ (14b04 ) │ │ │ │ + ldr r3, [pc, #84] @ (15710 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r4, #8] │ │ │ │ ldr r3, [r4, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 14a14 │ │ │ │ - ldr r3, [pc, #72] @ (14b08 ) │ │ │ │ + bne.n 155fc │ │ │ │ + ldr r3, [pc, #76] @ (15714 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r4, #0] │ │ │ │ - b.n 14a14 │ │ │ │ - ldr r3, [pc, #68] @ (14b0c ) │ │ │ │ + b.n 155fc │ │ │ │ + ldr r3, [pc, #72] @ (15718 ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r0, #0] │ │ │ │ - ldr r3, [pc, #64] @ (14b10 ) │ │ │ │ + ldr r3, [pc, #72] @ (1571c ) │ │ │ │ add r3, pc │ │ │ │ str r3, [r0, #4] │ │ │ │ - b.n 14a0e │ │ │ │ - str r3, [r0, #12] │ │ │ │ - movs r5, #1 │ │ │ │ - strd r5, r3, [r0, #16] │ │ │ │ - movs r0, #16 │ │ │ │ + b.n 155f6 │ │ │ │ + mov.w r5, #1 │ │ │ │ + mov.w r0, #16 │ │ │ │ + mov r9, r6 │ │ │ │ + mov sl, r5 │ │ │ │ + strd r3, r5, [r4, #12] │ │ │ │ + str r3, [r4, #20] │ │ │ │ blx 1008c │ │ │ │ str r0, [r4, #24] │ │ │ │ - lsls r0, r6, #4 │ │ │ │ - mov r9, r6 │ │ │ │ + mov.w r0, r6, lsl #4 │ │ │ │ blx 1008c │ │ │ │ - mov sl, r5 │ │ │ │ mov r7, r0 │ │ │ │ str r0, [r4, #28] │ │ │ │ - b.n 14a6c │ │ │ │ - ldc2l 15, cr15, [pc, #1020] @ 14ef4 │ │ │ │ - mcr2 15, 0, pc, cr1, cr15, {7} @ │ │ │ │ - vmaxnm.f32 , , │ │ │ │ - mrrc2 15, 15, pc, pc, cr15 @ │ │ │ │ - stc2 15, cr15, [r9], #1020 @ 0x3fc │ │ │ │ - stc2 15, cr15, [r9, #-1020]! @ 0xfffffc04 │ │ │ │ - stc2 15, cr15, [r9, #-1020] @ 0xfffffc04 │ │ │ │ - stc2 15, cr15, [fp, #-1020] @ 0xfffffc04 │ │ │ │ + b.n 1566a │ │ │ │ + stc2 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ + stc2 15, cr15, [sp, #1020]! @ 0x3fc │ │ │ │ + mcr2 15, 6, pc, cr3, cr15, {7} @ │ │ │ │ + @ instruction: 0xfbd9ffff │ │ │ │ + stc2 15, cr15, [r7], #-1020 @ 0xfffffc04 │ │ │ │ + ldc2 15, cr15, [r3], #1020 @ 0x3fc │ │ │ │ + stc2 15, cr15, [fp], {255} @ 0xff │ │ │ │ + ldc2 15, cr15, [r1], {255} @ 0xff │ │ │ │ │ │ │ │ -00014b14 : │ │ │ │ - push {r4, lr} │ │ │ │ +00015720 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #24] │ │ │ │ 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│ - b.n 14b52 │ │ │ │ - movs r0, #0 │ │ │ │ + b.n 15768 │ │ │ │ + add.w r0, r0, #2 │ │ │ │ + b.n 15768 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ │ │ │ │ -00014b70 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r1 │ │ │ │ +00015788 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ + mov fp, r1 │ │ │ │ ldr r7, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #0] │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 14bec │ │ │ │ + bne.n 1582e │ │ │ │ ldr r4, [r1, #0] │ │ │ │ ldr r3, [r4, #16] │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ str r3, [r4, #16] │ │ │ │ - cbnz r3, 14be6 │ │ │ │ - ldr r3, [r4, #4] │ │ │ │ - ldr r2, [r4, #8] │ │ │ │ + cbnz r3, 15816 │ │ │ │ + ldrd r3, r2, [r4, #4] │ │ │ │ add.w r3, r3, r3, lsl #4 │ │ │ │ add r3, r2 │ │ │ │ movw r2, #55917 @ 0xda6d │ │ │ │ movt r2, #38479 @ 0x964f │ │ │ │ cmp r3, #0 │ │ │ │ it lt │ │ │ │ neglt r3, r3 │ │ │ │ smull r1, r2, r2, r3 │ │ │ │ - asrs r1, r3, #31 │ │ │ │ + mov.w r1, r3, asr #31 │ │ │ │ add r2, r3 │ │ │ │ rsb r1, r1, r2, asr #6 │ │ │ │ - movs r2, #109 @ 0x6d │ │ │ │ + mov.w r2, #109 @ 0x6d │ │ │ │ mls r1, r2, r1, r3 │ │ │ │ - ldr r3, [pc, #776] @ (14ec0 ) │ │ │ │ + ldr r3, [pc, #836] @ (15b28 ) │ │ │ │ add r3, pc │ │ │ │ add.w r2, r3, r1, lsl #2 │ │ │ │ ldr.w r3, [r3, r1, lsl #2] │ │ │ │ - cbnz r3, 14bcc │ │ │ │ - b.n 14be6 │ │ │ │ + cbnz r3, 157fa │ │ │ │ + b.n 15816 │ │ │ │ add.w r2, r3, #24 │ │ │ │ ldr r3, [r3, #24] │ │ │ │ - cbz r3, 14be6 │ │ │ │ + cbz r3, 15816 │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 14bc4 │ │ │ │ + bne.n 157f2 │ │ │ │ + ldr r0, [r4, #0] │ │ │ │ ldr r3, [r4, #24] │ │ │ │ str r3, [r2, #0] │ │ │ │ - ldr r0, [r4, #0] │ │ │ │ blx ff78 │ │ │ │ mov r0, r4 │ │ │ │ blx ff78 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str.w r3, [fp] │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r3 │ │ │ │ add.w r3, r3, r3, lsl #4 │ │ │ │ mov sl, r2 │ │ │ │ - add r3, r7 │ │ │ │ movw r2, #55917 @ 0xda6d │ │ │ │ movt r2, #38479 @ 0x964f │ │ │ │ + add r3, r7 │ │ │ │ cmp r3, #0 │ │ │ │ it lt │ │ │ │ neglt r3, r3 │ │ │ │ smull r1, r2, r2, r3 │ │ │ │ - asrs r1, r3, #31 │ │ │ │ + mov.w r1, r3, asr #31 │ │ │ │ add r2, r3 │ │ │ │ rsb r9, r1, r2, asr #6 │ │ │ │ - movs r2, #109 @ 0x6d │ │ │ │ + mov.w r2, #109 @ 0x6d │ │ │ │ mls r9, r2, r9, r3 │ │ │ │ - ldr r3, [pc, #680] @ (14ec4 ) │ │ │ │ + ldr r3, [pc, #716] @ (15b2c ) │ │ │ │ add r3, pc │ │ │ │ ldr.w r5, [r3, r9, lsl #2] │ │ │ │ - cbz r5, 14c84 │ │ │ │ + cbz r5, 158ce │ │ │ │ mov r2, r0 │ │ │ │ - b.n 14c2a │ │ │ │ + b.n 15870 │ │ │ │ ldr r5, [r5, #24] │ │ │ │ - cbz r5, 14c84 │ │ │ │ + cbz r5, 158ce │ │ │ │ ldr r3, [r5, #28] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 14c26 │ │ │ │ + bne.n 1586c │ │ │ │ ldr r3, [r5, #4] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 14c26 │ │ │ │ + bne.n 1586c │ │ │ │ ldr r3, [r5, #8] │ │ │ │ cmp r7, r3 │ │ │ │ - bne.n 14c26 │ │ │ │ + bne.n 1586c │ │ │ │ ldr r3, [r5, #12] │ │ │ │ ldr r1, [sp, #100] @ 0x64 │ │ │ │ cmp r1, r3 │ │ │ │ - bgt.n 14c26 │ │ │ │ + bgt.n 1586c │ │ │ │ ldr r1, [r5, #20] │ │ │ │ cmp sl, r1 │ │ │ │ - beq.w 14e6a │ │ │ │ + beq.w 15ace │ │ │ │ ldrb r3, [r1, #0] │ │ │ │ ldrb.w r0, [sl] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 14c26 │ │ │ │ + bne.n 1586c │ │ │ │ mov r0, sl │ │ │ │ + cmp r3, #3 │ │ │ │ ldrsb.w ip, [r1, #1] │ │ │ │ mov lr, r0 │ │ │ │ ldrsb.w r6, [r0, #1] │ │ │ │ - cmp r3, #3 │ │ │ │ - beq.w 14e64 │ │ │ │ - subs r3, #4 │ │ │ │ + beq.w 15ac8 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ cmp r3, #1 │ │ │ │ - bhi.w 14ea2 │ │ │ │ + bhi.w 15b08 │ │ │ │ cmp ip, r6 │ │ │ │ - bne.n 14c26 │ │ │ │ + bne.n 1586c │ │ │ │ ldrb.w r3, [r1, #4]! │ │ │ │ - adds r0, #4 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ ldrb.w r6, [lr, #4] │ │ │ │ cmp r6, r3 │ │ │ │ - beq.n 14c58 │ │ │ │ - b.n 14c26 │ │ │ │ - movs r0, #32 │ │ │ │ + beq.n 1589e │ │ │ │ + b.n 1586c │ │ │ │ + mov.w r0, #32 │ │ │ │ blx 1008c │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ mov r5, r0 │ │ │ │ - str r3, [r0, #12] │ │ │ │ - movs r3, #1 │ │ │ │ - str r4, [r0, #28] │ │ │ │ - str r3, [r0, #16] │ │ │ │ - strd r1, r7, [r0, #4] │ │ │ │ - str.w sl, [r0, #20] │ │ │ │ mov r0, r4 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ + strd r1, r7, [r5, #4] │ │ │ │ + str r3, [r5, #12] │ │ │ │ + mov.w r3, #1 │ │ │ │ + str.w sl, [r5, #20] │ │ │ │ + str r3, [r5, #16] │ │ │ │ + str r4, [r5, #28] │ │ │ │ blx fec0 │ │ │ │ ldrb.w r3, [sl] │ │ │ │ mov r4, r0 │ │ │ │ cmp r3, #3 │ │ │ │ - beq.w 14eb8 │ │ │ │ - subs r0, r7, #1 │ │ │ │ + beq.w 15b1e │ │ │ │ + add.w r0, r7, #4294967295 @ 0xffffffff │ │ │ │ mov r2, sl │ │ │ │ - movs r6, #0 │ │ │ │ mov.w ip, r0, lsl #1 │ │ │ │ + mov.w r6, #0 │ │ │ │ cmp r3, #5 │ │ │ │ - bhi.n 14ccc │ │ │ │ - tbb [pc, r3] │ │ │ │ - lsls r3, r0, #12 │ │ │ │ - lsls r6, r1, #19 │ │ │ │ - ldmia r2, {r2, r3, r6, r7} │ │ │ │ - adds r6, #1 │ │ │ │ + bhi.n 15926 │ │ │ │ + tbh [pc, r3, lsl #1] │ │ │ │ + movs r6, r0 │ │ │ │ + movs r6, r0 │ │ │ │ + lsls r6, r2, #3 │ │ │ │ + movs r0, r1 │ │ │ │ + lsls r4, r2, #3 │ │ │ │ + lsls r2, r2, #3 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ ldrb.w r3, [r2, #4]! │ │ │ │ cmp r3, #3 │ │ │ │ - bne.n 14cbc │ │ │ │ + bne.n 1590e │ │ │ │ ldrsb.w r1, [r2, #1] │ │ │ │ ldr r0, [sp, #100] @ 0x64 │ │ │ │ str r1, [sp, #4] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mul.w r0, r6, r0 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - cmp r3, #0 │ │ │ │ str r0, [sp, #32] │ │ │ │ - ble.n 14dcc │ │ │ │ - subs r3, r7, #3 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.n 15a32 │ │ │ │ + sub.w r3, r7, #3 │ │ │ │ mov.w r8, #0 │ │ │ │ + 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r7, #42 @ 0x2a │ │ │ │ lsls r5, r4, #13 │ │ │ │ cmp r7, #2 │ │ │ │ itttt gt │ │ │ │ - strgt r6, [sp, #12] │ │ │ │ movgt fp, r6 │ │ │ │ movgt.w r8, #1 │ │ │ │ + strgt r6, [sp, #12] │ │ │ │ movgt r6, r5 │ │ │ │ - bgt.n 14d78 │ │ │ │ - b.n 14dac │ │ │ │ + bgt.n 159da │ │ │ │ + b.n 15a12 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ mul.w r0, r8, r0 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r2, fp │ │ │ │ mov r0, r4 │ │ │ │ blx r5 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add.w fp, fp, #8 │ │ │ │ cmp r8, r3 │ │ │ │ - beq.n 14e72 │ │ │ │ + beq.n 15ad8 │ │ │ │ ldrsb.w r0, [sl, #1] │ │ │ │ ldr r5, [r4, #0] │ │ │ │ add r0, r9 │ │ │ │ - subs r2, r6, r0 │ │ │ │ + sub.w r2, r6, r0 │ │ │ │ cmp r2, r8 │ │ │ │ - bge.n 14d5a │ │ │ │ - mov r1, r0 │ │ │ │ + bge.n 159bc │ │ │ │ ldr r2, [sp, #0] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ blx fe70 │ │ │ │ mov r1, r0 │ │ │ │ - b.n 14d64 │ │ │ │ + b.n 159c6 │ │ │ │ ldrsb.w r1, [sl, #1] │ │ │ │ mov r2, r6 │ │ │ │ + mov r0, r4 │ │ │ │ + add.w r6, r6, #8 │ │ │ │ ldrsh.w ip, [sl, #2] │ │ │ │ - adds r6, #8 │ │ │ │ - add r1, r9 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ - mov r0, r4 │ │ │ │ + add r1, r9 │ │ │ │ mul.w r1, ip, r1 │ │ │ │ blx r3 │ │ │ │ ldrb.w r3, [sl, #4]! │ │ │ │ cmp r3, #3 │ │ │ │ - bne.n 14d3a │ │ │ │ + bne.n 1599c │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov fp, r4 │ │ │ │ ldr r4, [sp, #16] │ │ │ │ add r9, r3 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ cmp r3, r9 │ │ │ │ - bgt.n 14d2c │ │ │ │ + bgt.n 1598e │ │ │ │ + ldrd r9, r5, [sp, #36] @ 0x24 │ │ │ │ mov r4, fp │ │ │ │ ldr.w fp, [sp, #44] @ 0x2c │ │ │ │ - ldrd r9, r5, [sp, #36] @ 0x24 │ │ │ │ mov r0, r4 │ │ │ │ blx fa0c │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [r5, #0] │ │ │ │ - ldr r3, [pc, #240] @ (14ec8 ) │ │ │ │ + ldr r3, [pc, #240] @ (15b30 ) │ │ │ │ add r3, pc │ │ │ │ ldr.w r2, [r3, r9, lsl #2] │ │ │ │ str r2, [r5, #24] │ │ │ │ str.w r5, [r3, r9, lsl #2] │ │ │ │ str.w r5, [fp] │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 15816 │ │ │ │ ldrsb.w r1, [sl, #1] │ │ │ │ mov r0, r4 │ │ │ │ ldrsh.w ip, [sl, #2] │ │ │ │ - add r1, r9 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ + add r1, r9 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ mul.w r1, ip, r1 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ str.w r3, [r6], #4 │ │ │ │ - b.n 14dac │ │ │ │ + b.n 15a12 │ │ │ │ cmp r7, #1 │ │ │ │ - ble.n 14dac │ │ │ │ + ble.n 15a12 │ │ │ │ mov fp, r6 │ │ │ │ mov.w r8, #1 │ │ │ │ ldrsb.w r1, [sl, #1] │ │ │ │ mov r2, fp │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ mov r0, r4 │ │ │ │ - add r1, r9 │ │ │ │ add.w fp, fp, #8 │ │ │ │ + ldr r3, [r4, #0] │ │ │ │ + add r1, r9 │ │ │ │ mul.w r1, r8, r1 │ │ │ │ add.w r8, r8, #1 │ │ │ │ blx r3 │ │ │ │ cmp r7, r8 │ │ │ │ - bne.n 14e16 │ │ │ │ + bne.n 15a78 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ add r6, r3 │ │ │ │ - b.n 14dac │ │ │ │ + b.n 15a12 │ │ │ │ ldrsb.w r1, [sl, #1] │ │ │ │ mov r0, r4 │ │ │ │ ldrsh.w ip, [sl, #2] │ │ │ │ - add r1, r9 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ + add r1, r9 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ mul.w r1, ip, r1 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ str.w r3, [r6], #4 │ │ │ │ - b.n 14dac │ │ │ │ + b.n 15a12 │ │ │ │ add r6, r0 │ │ │ │ - b.n 14ccc │ │ │ │ + b.n 15926 │ │ │ │ add r6, ip │ │ │ │ - b.n 14ccc │ │ │ │ - adds r6, #2 │ │ │ │ - b.n 14ccc │ │ │ │ + b.n 15926 │ │ │ │ + add.w r6, r6, #2 │ │ │ │ + b.n 15926 │ │ │ │ cmp ip, r6 │ │ │ │ - bne.w 14c26 │ │ │ │ + bne.w 1586c │ │ │ │ ldr r3, [r5, #16] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [r5, #16] │ │ │ │ - b.n 14de4 │ │ │ │ + b.n 15a4a │ │ │ │ ldr r3, [sp, #24] │ │ │ │ mov r5, r6 │ │ │ │ ldr r6, [sp, #12] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add.w r6, r6, r3, lsl #3 │ │ │ │ - b.n 14dac │ │ │ │ + b.n 15a12 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ mov r8, r9 │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ mov r4, fp │ │ │ │ + ldrd r9, r5, [sp, #36] @ 0x24 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ add.w r2, r1, r8 │ │ │ │ - ldr r5, [sp, #40] @ 0x28 │ │ │ │ - ldr.w r9, [sp, #36] @ 0x24 │ │ │ │ - cmp r3, r2 │ │ │ │ ldr.w fp, [sp, #44] @ 0x2c │ │ │ │ - ble.n 14dcc │ │ │ │ + cmp r3, r2 │ │ │ │ + ble.n 15a32 │ │ │ │ add r2, r1 │ │ │ │ cmp r3, r2 │ │ │ │ - bgt.n 14e9a │ │ │ │ - b.n 14dcc │ │ │ │ + bgt.n 15b00 │ │ │ │ + b.n 15a32 │ │ │ │ cmp ip, r6 │ │ │ │ - bne.w 14c26 │ │ │ │ + bne.w 1586c │ │ │ │ ldrsh.w r6, [r1, #2] │ │ │ │ ldrsh.w r3, [r0, #2] │ │ │ │ cmp r6, r3 │ │ │ │ - beq.w 14c74 │ │ │ │ - b.n 14c26 │ │ │ │ + beq.w 158bc │ │ │ │ + b.n 1586c │ │ │ │ mov r2, sl │ │ │ │ - movs r6, #0 │ │ │ │ - b.n 14cd4 │ │ │ │ + mov.w r6, #0 │ │ │ │ + b.n 1592e │ │ │ │ nop │ │ │ │ - add r4, pc, #344 @ (adr r4, 1501c ) │ │ │ │ - movs r6, r1 │ │ │ │ - add r3, pc, #968 @ (adr r3, 15290 ) │ │ │ │ - movs r6, r1 │ │ │ │ - add r2, pc, #208 @ (adr r2, 14f9c ) │ │ │ │ - movs r6, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + subs r0, #40 @ 0x28 │ │ │ │ + movs r7, r1 │ │ │ │ + adds r7, #172 @ 0xac │ │ │ │ + movs r7, r1 │ │ │ │ + adds r5, #206 @ 0xce │ │ │ │ + movs r7, r1 │ │ │ │ mov r2, r0 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ ldr r3, [r2, #80] @ 0x50 │ │ │ │ + sub sp, #8 │ │ │ │ + ldr r1, [pc, #16] @ (15b54 ) │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - ldr r1, [pc, #12] @ (14ee8 ) │ │ │ │ - ldrd r2, r3, [r2, #64] @ 0x40 │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ add r1, pc │ │ │ │ + ldrd r2, r3, [r2, #64] @ 0x40 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - strb r0, [r7, #27] │ │ │ │ - movs r5, r1 │ │ │ │ + nop │ │ │ │ + lsrs r2, r4, #26 │ │ │ │ + movs r6, r1 │ │ │ │ ldr r0, [r0, #80] @ 0x50 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - ldr r2, [r0, #84] @ 0x54 │ │ │ │ ldrd r8, sl, [r0, #64] @ 0x40 │ │ │ │ - mov r5, r1 │ │ │ │ str r3, [sp, #20] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - str r3, [sp, #24] │ │ │ │ + ldr r4, [r0, #72] @ 0x48 │ │ │ │ mov.w r7, sl, lsl #3 │ │ │ │ + ldr r2, [r0, #84] @ 0x54 │ │ │ │ + str r3, [sp, #24] │ │ │ │ ldr r3, [r0, #88] @ 0x58 │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldrd r4, r3, [r0, #72] @ 0x48 │ │ │ │ + ldr r3, [r0, #76] @ 0x4c │ │ │ │ mov r0, r7 │ │ │ │ str r2, [sp, #28] │ │ │ │ str r3, [sp, #16] │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov fp, r0 │ │ │ │ - ble.w 150be │ │ │ │ + ble.w 15d5e │ │ │ │ ldr r2, [sp, #28] │ │ │ │ cmp r2, #1 │ │ │ │ - bne.n 15032 │ │ │ │ + bne.w 15cd2 │ │ │ │ mov r2, r0 │ │ │ │ - mov r1, r4 │ │ │ │ add.w r0, r5, r8, lsl #2 │ │ │ │ + mov r1, r4 │ │ │ │ vldmia r5!, {s11} │ │ │ │ - adds r1, #8 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ vldr s12, [r1, #-8] │ │ │ │ - adds r2, #8 │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ vldmia r6!, {s13} │ │ │ │ cmp r5, r0 │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstr s14, [r2, #-8] │ │ │ │ vstr s15, [r2, #-4] │ │ │ │ - bne.n 14f3a │ │ │ │ + bne.n 15bb8 │ │ │ │ cmp r8, sl │ │ │ │ - bge.w 150e0 │ │ │ │ + bge.w 15d80 │ │ │ │ mov r2, r8 │ │ │ │ add.w r2, fp, r2, lsl #3 │ │ │ │ add r7, fp │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ str r1, [r2, #4] │ │ │ │ str.w r1, [r2], #8 │ │ │ │ cmp r2, r7 │ │ │ │ - bne.n 14f7a │ │ │ │ + bne.n 15bfe │ │ │ │ ldr.w r0, [r9, #80] @ 0x50 │ │ │ │ add.w r6, fp, #4 │ │ │ │ - str r6, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ mov r2, r6 │ │ │ │ mov r1, fp │ │ │ │ + str r6, [sp, #0] │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ blx r5 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ mov r2, fp │ │ │ │ mov r1, r6 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ vldr s12, [r1, #-4] │ │ │ │ - adds r2, #8 │ │ │ │ - vldr s11, [r0, #4] │ │ │ │ - adds r1, #8 │ │ │ │ - vldr s15, [r2, #-4] │ │ │ │ - adds r0, #8 │ │ │ │ + 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vldr s11, [r2, #-4] │ │ │ │ cmp r8, r2 │ │ │ │ vldr s15, [r4, #-4] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstmia r0!, {s14} │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 14ff6 │ │ │ │ + bne.n 15c80 │ │ │ │ mov r0, fp │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - lsls r0, r2, #2 │ │ │ │ + add.w ip, r4, r8, lsl #3 │ │ │ │ mov r1, fp │ │ │ │ + mov.w r0, r2, lsl #2 │ │ │ │ mov r2, r4 │ │ │ │ - add.w ip, r4, r8, lsl #3 │ │ │ │ - vldr s11, [r2, #4] │ │ │ │ - adds r2, #8 │ │ │ │ vldr s12, [r6] │ │ │ │ - adds r1, #8 │ │ │ │ - vldr s13, [r2, #-8] │ │ │ │ + add.w r2, r2, #8 │ │ │ │ add r6, r0 │ │ │ │ - vldr s15, [r5] │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + vldr s13, [r2, #-8] │ │ │ │ + vldr s11, [r2, #-4] │ │ │ │ cmp r2, ip │ │ │ │ - vmul.f32 s14, s12, s11 │ │ │ │ + vldr s15, [r5] │ │ │ │ add r5, r0 │ │ │ │ + vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstr s14, [r1, #-8] │ │ │ │ vstr s15, [r1, #-4] │ │ │ │ - bne.n 1503c │ │ │ │ - b.n 14f6a │ │ │ │ + bne.n 15cde │ │ │ │ + b.n 15bec │ │ │ │ ldrd r0, r1, [sp, #20] │ │ │ │ mov.w sl, r3, lsl #2 │ │ │ │ add.w r8, fp, r8, lsl #3 │ │ │ │ vldr s12, [r2] │ │ │ │ - adds r2, #8 │ │ │ │ - vldr s11, [r4, #4] │ │ │ │ - adds r4, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + add.w r4, r4, #8 │ │ │ │ + vldr s13, [r4, #-8] │ │ │ │ + vldr s11, [r4, #-4] │ │ │ │ vldr s15, [r2, #-4] │ │ │ │ cmp r8, r2 │ │ │ │ - vldr s13, [r4, #-8] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstr s14, [r0] │ │ │ │ add r0, sl │ │ │ │ vstr s15, [r1] │ │ │ │ add r1, sl │ │ │ │ - bne.n 1507e │ │ │ │ - mov r0, fp │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - b.w ff74 │ │ │ │ + bne.n 15d24 │ │ │ │ + b.n 15cb4 │ │ │ │ cmp.w sl, #0 │ │ │ │ it gt │ │ │ │ movgt r2, #0 │ │ │ │ - bgt.w 14f72 │ │ │ │ + bgt.w 15bf4 │ │ │ │ ldr.w r0, [r9, #80] @ 0x50 │ │ │ │ add.w r6, fp, #4 │ │ │ │ - str r6, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ mov r2, r6 │ │ │ │ mov r1, fp │ │ │ │ + str r6, [sp, #0] │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ blx r5 │ │ │ │ - b.n 14fd0 │ │ │ │ + b.n 15c5a │ │ │ │ ldr.w r0, [r9, #80] @ 0x50 │ │ │ │ add.w r6, fp, #4 │ │ │ │ - str r6, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ mov r2, r6 │ │ │ │ mov r1, fp │ │ │ │ + str r6, [sp, #0] │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ blx r5 │ │ │ │ cmp.w sl, #0 │ │ │ │ - ble.w 14fd0 │ │ │ │ + ble.w 15c5a │ │ │ │ add r7, fp │ │ │ │ - b.n 14f98 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 15c1c │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r0 │ │ │ │ ldr r0, [r0, #80] @ 0x50 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - mov r4, r1 │ │ │ │ blx fe04 │ │ │ │ - cbnz r4, 15138 │ │ │ │ + cbnz r4, 15dfa │ │ │ │ ldr.w r0, [r9, #72] @ 0x48 │ │ │ │ blx fddc │ │ │ │ ldr.w r0, [r9, #76] @ 0x4c │ │ │ │ str.w r4, [r9, #72] @ 0x48 │ │ │ │ blx fddc │ │ │ │ str.w r4, [r9, #76] @ 0x4c │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr.w r5, [r9, #64] @ 0x40 │ │ │ │ - ldr.w r3, [r9, #68] @ 0x44 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldrd r5, r3, [r9, #64] @ 0x40 │ │ │ │ vmov s15, r3 │ │ │ │ + mov r7, r5 │ │ │ │ str r3, [sp, #8] │ │ │ │ - lsls r3, r5, #3 │ │ │ │ + mov.w r3, r5, lsl #3 │ │ │ │ str r5, [sp, #16] │ │ │ │ + mov.w r5, r5, lsl #1 │ │ │ │ mov r0, r3 │ │ │ │ - vcvt.f32.s32 s16, s15 │ │ │ │ str r3, [sp, #24] │ │ │ │ + vcvt.f32.s32 s16, s15 │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - mov r7, r5 │ │ │ │ - str.w r0, [r9, #72] @ 0x48 │ │ │ │ mov r6, r0 │ │ │ │ - lsls r5, r5, #1 │ │ │ │ - lsls r3, r3, #3 │ │ │ │ - str r3, [sp, #12] │ │ │ │ + str.w r6, [r9, #72] @ 0x48 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ + mov r3, r0 │ │ │ │ mov r1, r5 │ │ │ │ - str.w r0, [r9, #76] @ 0x4c │ │ │ │ - str r0, [sp, #20] │ │ │ │ mov r0, r4 │ │ │ │ + str.w r3, [r9, #76] @ 0x4c │ │ │ │ + str r3, [sp, #20] │ │ │ │ blx fec0 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ cmp r7, #0 │ │ │ │ - ble.n 15246 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + ble.n 15f18 │ │ │ │ mov r8, r6 │ │ │ │ + add.w sl, r5, #1 │ │ │ │ str r6, [sp, #20] │ │ │ │ mov fp, r8 │ │ │ │ - add.w sl, r5, #1 │ │ │ │ - movs r7, #1 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r7, #1 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r6, r0 │ │ │ │ mov r8, r3 │ │ │ │ - mov r1, r4 │ │ │ │ ldr r3, [r6, #0] │ │ │ │ + mov r1, r4 │ │ │ │ mov r2, fp │ │ │ │ mov r0, r6 │ │ │ │ add r4, r7 │ │ │ │ blx r3 │ │ │ │ cmp r5, r4 │ │ │ │ - bge.n 151a8 │ │ │ │ - subs r4, r4, r5 │ │ │ │ + bge.n 15e74 │ │ │ │ + sub.w r4, r4, r5 │ │ │ │ cmp r5, r4 │ │ │ │ - blt.n 151a2 │ │ │ │ - adds r7, #2 │ │ │ │ + blt.n 15e6c │ │ │ │ + add.w r7, r7, #2 │ │ │ │ add.w fp, fp, #8 │ │ │ │ cmp r7, sl │ │ │ │ - bne.n 15192 │ │ │ │ - mov fp, r6 │ │ │ │ - str.w r8, [sp, #28] │ │ │ │ - mov r0, fp │ │ │ │ + bne.n 15e5c │ │ │ │ + mov r0, r6 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ + str.w r8, [sp, #28] │ │ │ │ blx fa0c │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #0 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - ble.n 151da │ │ │ │ + ble.n 15eaa │ │ │ │ ldr r1, [sp, #12] │ │ │ │ mov r2, r3 │ │ │ │ - adds r0, r1, r3 │ │ │ │ - movs r1, #0 │ │ │ │ + add.w r0, r1, r3 │ │ │ │ + mov.w r1, #0 │ │ │ │ str r1, [r2, #4] │ │ │ │ str.w r1, [r2], #8 │ │ │ │ cmp r0, r2 │ │ │ │ - bne.n 151d0 │ │ │ │ + bne.n 15ea0 │ │ │ │ vldr s14, [r6] │ │ │ │ ldr r2, [sp, #16] │ │ │ │ vdiv.f32 s15, s14, s16 │ │ │ │ cmp r2, #1 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s14, [r6, #4] │ │ │ │ vdiv.f32 s15, s14, s16 │ │ │ │ vstr s15, [r3, #4] │ │ │ │ - ble.n 1522e │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ - mov r1, r3 │ │ │ │ + ble.n 15f06 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - subs r0, #8 │ │ │ │ + mov r1, r3 │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ add r2, r3 │ │ │ │ + sub.w r0, r0, #8 │ │ │ │ add r0, r6 │ │ │ │ vldr s14, [r6, #8] │ │ │ │ - adds r6, #8 │ │ │ │ - subs r2, #8 │ │ │ │ - adds r1, #8 │ │ │ │ + add.w r6, r6, #8 │ │ │ │ + sub.w r2, r2, #8 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ vdiv.f32 s15, s14, s16 │ │ │ │ vstr s15, [r2] │ │ │ │ vstr s15, [r1] │ │ │ │ vldr s14, [r6, #4] │ │ │ │ cmp r0, r6 │ │ │ │ vdiv.f32 s15, s14, s16 │ │ │ │ vstr s15, [r2, #4] │ │ │ │ vstr s15, [r1, #4] │ │ │ │ - bne.n 15204 │ │ │ │ + bne.n 15ed6 │ │ │ │ ldr.w r0, [r9, #80] @ 0x50 │ │ │ │ - adds r2, r3, #4 │ │ │ │ - str r2, [sp, #0] │ │ │ │ + add.w r2, r3, #4 │ │ │ │ mov r1, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 15dde │ │ │ │ str r3, [sp, #20] │ │ │ │ blx fa0c │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #0 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - bgt.n 151c8 │ │ │ │ + bgt.n 15e94 │ │ │ │ vldr s14, [r6] │ │ │ │ vdiv.f32 s15, s14, s16 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s14, [r6, #4] │ │ │ │ vdiv.f32 s15, s14, s16 │ │ │ │ vstr s15, [r3, #4] │ │ │ │ - b.n 1522e │ │ │ │ - nop │ │ │ │ + b.n 15f06 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r7, r2 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 15288 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 15f74 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ ldr r2, [r1, #8] │ │ │ │ mov r9, r1 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #0 │ │ │ │ - bne.n 15280 │ │ │ │ + bne.n 15f5c │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx 1018c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 15280 │ │ │ │ + beq.n 15f5c │ │ │ │ ldr.w r3, [r9, #4] │ │ │ │ ldr.w r8, [r3, #4] │ │ │ │ cmp.w r8, #16 │ │ │ │ - ble.n 15280 │ │ │ │ + ble.n 15f5c │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ ubfx r3, r3, #3, #1 │ │ │ │ eor.w r3, r3, #1 │ │ │ │ cmp.w r8, #24 │ │ │ │ it gt │ │ │ │ orrgt.w r3, r3, #1 │ │ │ │ lsls r3, r3, #31 │ │ │ │ - bpl.n 15280 │ │ │ │ + bpl.n 15f5c │ │ │ │ mov.w r6, r8, lsl #1 │ │ │ │ - subs r4, r6, #1 │ │ │ │ - b.n 152ce │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r6, #4294967295 @ 0xffffffff │ │ │ │ + b.n 15fbe │ │ │ │ + add.w r4, r4, #1 │ │ │ │ mov r0, r4 │ │ │ │ blx f9b4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 152cc │ │ │ │ - lsls r0, r4, #3 │ │ │ │ + beq.n 15fba │ │ │ │ + mov.w r0, r4, lsl #3 │ │ │ │ blx 1008c │ │ │ │ - movs r2, #2 │ │ │ │ + mov.w r2, #2 │ │ │ │ mov r5, r0 │ │ │ │ mov r1, r2 │ │ │ │ mov r0, r4 │ │ │ │ blx fb04 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov sl, r0 │ │ │ │ mov r1, r2 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - adds r3, r5, #4 │ │ │ │ + add.w r3, r5, #4 │ │ │ │ mov r1, r0 │ │ │ │ mov r2, r5 │ │ │ │ mov r0, sl │ │ │ │ - strd r5, r3, [sp] │ │ │ │ mov.w sl, #0 │ │ │ │ + strd r5, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ - mov r3, sl │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r3, sl │ │ │ │ str.w sl, [sp] │ │ │ │ + mov r0, r7 │ │ │ │ + mov.w r2, #8 │ │ │ │ blx 10158 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r5 │ │ │ │ cmp r7, #0 │ │ │ │ - beq.n 153ae │ │ │ │ + beq.n 160b0 │ │ │ │ blx ff78 │ │ │ │ - ldr r2, [pc, #148] @ (153bc ) │ │ │ │ - ldr r1, [pc, #148] @ (153c0 ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ + ldr r2, [pc, #152] @ (160bc ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ + ldr r1, [pc, #148] @ (160c0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ ldr.w r3, [r9, #4] │ │ │ │ - strd r8, r4, [r0, #64] @ 0x40 │ │ │ │ - add.w r1, r7, #8 │ │ │ │ mov r5, r0 │ │ │ │ - strd sl, sl, [r0, #72] @ 0x48 │ │ │ │ - ldrd r2, r3, [r3, #8] │ │ │ │ - strd r2, r3, [r0, #84] @ 0x54 │ │ │ │ - str r7, [r0, #80] @ 0x50 │ │ │ │ - add.w r2, r0, #8 │ │ │ │ + add.w r1, r7, #8 │ │ │ │ mov r0, r1 │ │ │ │ + strd r8, r4, [r5, #64] @ 0x40 │ │ │ │ + strd sl, sl, [r5, #72] @ 0x48 │ │ │ │ + str r7, [r5, #80] @ 0x50 │ │ │ │ + ldrd r2, r3, [r3, #8] │ │ │ │ + strd r2, r3, [r5, #84] @ 0x54 │ │ │ │ + add.w r2, r5, #8 │ │ │ │ blx f95c │ │ │ │ - adds r3, r6, r4 │ │ │ │ + add.w r3, r6, r4 │ │ │ │ vldr d7, [r5, #8] │ │ │ │ mov r0, r5 │ │ │ │ - lsls r2, r3, #1 │ │ │ │ + mov.w r2, r3, lsl #1 │ │ │ │ vmov s12, r2 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ sub.w r3, r3, r8 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vcvt.f64.s32 d6, s12 │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ vmov s12, r2 │ │ │ │ - movs r2, #6 │ │ │ │ - vcvt.f64.s32 d6, s12 │ │ │ │ vstr d7, [r5, #8] │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ vldr d7, [r5, #16] │ │ │ │ + vcvt.f64.s32 d6, s12 │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ vldr d6, [r5, #32] │ │ │ │ vstr d7, [r5, #16] │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r5, #32] │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 15f60 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ blx f928 │ │ │ │ - b.n 15280 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xfbc5ffff │ │ │ │ - cmp r3, #74 @ 0x4a │ │ │ │ + b.n 15f5c │ │ │ │ + @ instruction: 0xfb33ffff │ │ │ │ + bkpt 0x004c │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -000153c4 : │ │ │ │ - ldr r1, [pc, #24] @ (153e0 ) │ │ │ │ - push {r4, lr} │ │ │ │ +000160c4 : │ │ │ │ + ldr r1, [pc, #28] @ (160e4 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - movs r6, #154 @ 0x9a │ │ │ │ + cbnz r4, 1610c │ │ │ │ movs r6, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [r0, #72] @ 0x48 │ │ │ │ + ldrd r3, r6, [r0, #72] @ 0x48 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #28 │ │ │ │ - ldr r6, [r0, #76] @ 0x4c │ │ │ │ ldr r7, [r0, #84] @ 0x54 │ │ │ │ - mov r4, r0 │ │ │ │ - mov r1, r6 │ │ │ │ str r3, [sp, #16] │ │ │ │ + mov r1, r6 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r0, [r0, #88] @ 0x58 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r1, [pc, #20] @ (1541c ) │ │ │ │ mov r2, r6 │ │ │ │ - ldr r3, [r4, #80] @ 0x50 │ │ │ │ mov r0, r5 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ + ldr r1, [pc, #28] @ (16138 ) │ │ │ │ str r3, [sp, #0] │ │ │ │ - add r1, pc │ │ │ │ mov r3, r7 │ │ │ │ ldr r4, [r5, #0] │ │ │ │ + add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #28 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - strb r4, [r4, #7] │ │ │ │ - movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + lsrs r2, r4, #3 │ │ │ │ + movs r6, r1 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ - sub sp, #44 @ 0x2c │ │ │ │ mov r6, r3 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - ldrd r2, r0, [r0, #84] @ 0x54 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - str r2, [sp, #12] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ + ldr r2, [r0, #84] @ 0x54 │ │ │ │ ldr r7, [sp, #80] @ 0x50 │ │ │ │ + str r0, [sp, #32] │ │ │ │ + ldr r0, [r0, #88] @ 0x58 │ │ │ │ + strd r1, r2, [sp, #8] │ │ │ │ mul.w r0, r2, r0 │ │ │ │ - lsls r0, r0, #3 │ │ │ │ + mov.w r0, r0, lsl #3 │ │ │ │ blx 1008c │ │ │ │ - ldr r1, [r4, #80] @ 0x50 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ ldrd sl, r9, [r4, #64] @ 0x40 │ │ │ │ - cmp r2, r1 │ │ │ │ + ldr r1, [r4, #80] @ 0x50 │ │ │ │ ldrd fp, r3, [r4, #92] @ 0x5c │ │ │ │ ldrd r8, lr, [r4, #100] @ 0x64 │ │ │ │ - bgt.n 154ae │ │ │ │ + cmp r2, r1 │ │ │ │ + bgt.n 161de │ │ │ │ add.w r4, r0, r8, lsl #2 │ │ │ │ - mov.w fp, fp, lsl #2 │ │ │ │ mov r8, r2 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w fp, fp, lsl #2 │ │ │ │ str r4, [sp, #12] │ │ │ │ add.w r4, r0, lr, lsl #2 │ │ │ │ - str r3, [sp, #20] │ │ │ │ str r4, [sp, #16] │ │ │ │ - str r2, [sp, #24] │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ + strd r3, r2, [sp, #20] │ │ │ │ str r1, [sp, #28] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + str r0, [sp, #36] @ 0x24 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r0, sl │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ add r5, fp │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + str r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ ldr.w r4, [sl, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - str r7, [sp, #0] │ │ │ │ + ldrd r0, r1, [sp, #8] │ │ │ │ mov r3, r6 │ │ │ │ + str r7, [sp, #0] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + ldr.w r4, [r9, #56] @ 0x38 │ │ │ │ add r0, fp │ │ │ │ str r0, [sp, #8] │ │ │ │ - ldrd r1, r2, [sp, #12] │ │ │ │ mov r0, r9 │ │ │ │ - ldr.w r4, [r9, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ add r6, r3 │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ cmp r3, r8 │ │ │ │ - bge.n 15472 │ │ │ │ + bge.n 161a2 │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ blx ff78 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ ldr r1, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ ldr r0, [r3, #72] @ 0x48 │ │ │ │ mov r3, r6 │ │ │ │ str r7, [sp, #80] @ 0x50 │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ mov ip, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - nop │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #72] @ 0x48 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ lsls r4, r3, #21 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ - bpl.n 1551c │ │ │ │ - movs r5, #0 │ │ │ │ + bpl.n 16288 │ │ │ │ + mov.w r5, #0 │ │ │ │ mov r9, r5 │ │ │ │ mov r8, r5 │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r9 │ │ │ │ blx f928 │ │ │ │ mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 154f6 │ │ │ │ + bgt.n 1624a │ │ │ │ ldr.w r9, [r1, #4] │ │ │ │ ldr.w r3, [r9] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 154f6 │ │ │ │ + bne.n 1624a │ │ │ │ + add r3, sp, #48 @ 0x30 │ │ │ │ add.w r8, sp, #44 @ 0x2c │ │ │ │ add r6, sp, #40 @ 0x28 │ │ │ │ - add r3, sp, #48 @ 0x30 │ │ │ │ mov r7, r2 │ │ │ │ mov r1, r6 │ │ │ │ mov r2, r8 │ │ │ │ str r3, [sp, #28] │ │ │ │ blx fa24 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx faf8 │ │ │ │ - cbz r0, 1555a │ │ │ │ + cbz r0, 162c6 │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r1, r3, #17 │ │ │ │ - bmi.n 154f6 │ │ │ │ - ldr.w sl, [pc, #596] @ 157b0 │ │ │ │ - movs r3, #2 │ │ │ │ + bmi.n 1624a │ │ │ │ + ldr.w sl, [pc, #616] @ 16530 │ │ │ │ + mov.w r3, #2 │ │ │ │ ldr.w r0, [r9, #4] │ │ │ │ str r3, [sp, #0] │ │ │ │ + ldr r2, [r5, #8] │ │ │ │ add sl, pc │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ mov r3, sl │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ blx fa48 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 154f6 │ │ │ │ + bne.n 1624a │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 15760 │ │ │ │ + beq.w 164e0 │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ cmp r3, #2 │ │ │ │ - ble.n 154f6 │ │ │ │ + ble.n 1624a │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bmi.n 154f6 │ │ │ │ + bmi.n 1624a │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fadc │ │ │ │ - mov r3, r8 │ │ │ │ mov sl, r0 │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ + mov r3, r8 │ │ │ │ mov r2, r6 │ │ │ │ add r1, sp, #36 @ 0x24 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ blx fa24 │ │ │ │ - ldr r3, [pc, #524] @ (157b4 ) │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ + ldr r3, [pc, #544] @ (16534 ) │ │ │ │ mov r0, sl │ │ │ │ - add r3, pc │ │ │ │ + ldr r2, [r5, #8] │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ + add r3, pc │ │ │ │ ldr.w r2, [r3, r2, lsl #2] │ │ │ │ blx f564 │ │ │ │ - mov r6, r0 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ + mov r6, r0 │ │ │ │ mov r0, sl │ │ │ │ blx ffa0 │ │ │ │ - str r0, [sp, #8] │ │ │ │ ldrd r3, r2, [r4, #12] │ │ │ │ + mov r1, r0 │ │ │ │ mul.w r0, r0, r6 │ │ │ │ - subs r3, r3, r2 │ │ │ │ - cmp r3, #0 │ │ │ │ mov.w r0, r0, lsl #3 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + cmp r3, #0 │ │ │ │ iteet gt │ │ │ │ movgt r3, #1 │ │ │ │ movle r3, #0 │ │ │ │ movle r2, #1 │ │ │ │ movgt r2, #0 │ │ │ │ - str r3, [sp, #12] │ │ │ │ + strd r1, r3, [sp, #8] │ │ │ │ str r2, [sp, #16] │ │ │ │ blx 1008c │ │ │ │ ldr r3, [r4, #4] │ │ │ │ mov r5, r0 │ │ │ │ - movs r2, #2 │ │ │ │ + mov.w r2, #2 │ │ │ │ mov r0, sl │ │ │ │ ldr r1, [r3, #8] │ │ │ │ blx fb04 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ mov r8, r0 │ │ │ │ mov r0, r6 │ │ │ │ mov.w fp, r1, lsl #1 │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ mov r2, fp │ │ │ │ blx fb04 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ + ldrd r3, r2, [sp, #12] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ add.w r9, r5, r3, lsl #2 │ │ │ │ add.w r3, r5, r2, lsl #2 │ │ │ │ strd r9, r3, [sp] │ │ │ │ str r3, [sp, #20] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ - ldr r2, [r4, #20] │ │ │ │ - mov r1, r0 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ - subs r3, r3, r2 │ │ │ │ + ldr r2, [r4, #20] │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ clz r3, r3 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ - lsls r3, r3, #12 │ │ │ │ + mov.w r3, r3, lsr #5 │ │ │ │ + mov.w r3, r3, lsl #12 │ │ │ │ str r3, [sp, #0] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r2, r3 │ │ │ │ blx 10158 │ │ │ │ mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 1575c │ │ │ │ + beq.w 164dc │ │ │ │ blx ff0c │ │ │ │ ldr r3, [r4, #4] │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r1, fp │ │ │ │ str r0, [sp, #24] │ │ │ │ mov r0, r6 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [r3, #12] │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #2 │ │ │ │ + mov.w r3, #2 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, sl │ │ │ │ blx f5dc │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ mov r2, r9 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 154fc │ │ │ │ + beq.w 16252 │ │ │ │ mov r0, r5 │ │ │ │ blx ff78 │ │ │ │ - mov r1, r6 │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ - bl ebd68 │ │ │ │ + mov r1, r6 │ │ │ │ + bl f6188 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ mul.w r5, r6, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ mul.w fp, r3, r5 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ mov.w fp, fp, lsl #2 │ │ │ │ mul.w r5, r3, r5 │ │ │ │ blx fc44 │ │ │ │ mov r1, r6 │ │ │ │ str r0, [sp, #20] │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ - bl ebffc │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldrd r1, r2, [sp, #40] @ 0x28 │ │ │ │ blx fb04 │ │ │ │ mov r1, r0 │ │ │ │ - ldr r0, [r4, #24] │ │ │ │ - lsls r5, r5, #2 │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ - add r0, r5 │ │ │ │ - str r0, [sp, #4] │ │ │ │ + ldr r0, [r4, #24] │ │ │ │ add r3, fp │ │ │ │ add r2, fp │ │ │ │ + add r0, r5 │ │ │ │ + str r0, [sp, #4] │ │ │ │ ldr r0, [r4, #20] │ │ │ │ add r5, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ str r5, [sp, #0] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 154fc │ │ │ │ - ldr r2, [pc, #196] @ (157b8 ) │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ - ldr r1, [pc, #196] @ (157bc ) │ │ │ │ + beq.w 16252 │ │ │ │ + ldr r2, [pc, #196] @ (16538 ) │ │ │ │ + mov.w r0, #112 @ 0x70 │ │ │ │ + ldr r1, [pc, #196] @ (1653c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - strd r5, sl, [r0, #72] @ 0x48 │ │ │ │ mov r4, r0 │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ add.w r1, r9, #8 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ + add.w r0, r8, #8 │ │ │ │ add.w r7, r4, #8 │ │ │ │ + strd r8, r9, [r4, #64] @ 0x40 │ │ │ │ + strd r5, sl, [r4, #72] @ 0x48 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ ldr.w sl, [sp, #28] │ │ │ │ - adds r5, #8 │ │ │ │ - strd r8, r9, [r0, #64] @ 0x40 │ │ │ │ + str r3, [r4, #80] @ 0x50 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ mov r2, sl │ │ │ │ mul.w r3, r6, r3 │ │ │ │ - str r3, [r0, #92] @ 0x5c │ │ │ │ + str r3, [r4, #92] @ 0x5c │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - str r6, [r0, #84] @ 0x54 │ │ │ │ + str r6, [r4, #84] @ 0x54 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ - str r3, [r0, #96] @ 0x60 │ │ │ │ + str r3, [r4, #96] @ 0x60 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - str r3, [r0, #100] @ 0x64 │ │ │ │ + str r3, [r4, #100] @ 0x64 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - str r3, [r0, #104] @ 0x68 │ │ │ │ + str r3, [r4, #104] @ 0x68 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - str r3, [r0, #88] @ 0x58 │ │ │ │ - add.w r0, r8, #8 │ │ │ │ + str r3, [r4, #88] @ 0x58 │ │ │ │ blx f95c │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ mov r1, r6 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r3, r7 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, sl │ │ │ │ blx fe30 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 16270 │ │ │ │ mov r9, r0 │ │ │ │ - b.n 154fc │ │ │ │ + b.n 16252 │ │ │ │ ldrd r0, r1, [r4, #4] │ │ │ │ blx 10140 │ │ │ │ - cbnz r0, 1578a │ │ │ │ + cbnz r0, 1650a │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - cbz r2, 1578a │ │ │ │ + cbz r2, 1650a │ │ │ │ ldr r2, [r5, #8] │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr.w r0, [r9, #4] │ │ │ │ ldr.w r2, [sl, r2, lsl #2] │ │ │ │ blx f564 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.w 154f6 │ │ │ │ + bne.w 1624a │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r2, r3, #15 │ │ │ │ - bpl.w 15590 │ │ │ │ + bpl.w 162fe │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 154f6 │ │ │ │ + bne.w 1624a │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx faf8 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 15590 │ │ │ │ - b.n 154f6 │ │ │ │ + beq.w 162fe │ │ │ │ + b.n 1624a │ │ │ │ nop │ │ │ │ - cbnz r2, 15808 │ │ │ │ - movs r5, r1 │ │ │ │ - cbnz r6, 157fa │ │ │ │ - movs r5, r1 │ │ │ │ - stc2 15, cr15, [r7, #-1020]! @ 0xfffffc04 │ │ │ │ - movs r7, #144 @ 0x90 │ │ │ │ + str r2, [r6, r7] │ │ │ │ + movs r6, r1 │ │ │ │ + str r6, [r5, r6] │ │ │ │ + movs r6, r1 │ │ │ │ + stc2l 15, cr15, [r1], {255} @ 0xff │ │ │ │ + rev r6, r1 │ │ │ │ movs r6, r1 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -000157e0 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +0001656c : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r5, [pc, #44] @ (15814 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + ldr r5, [pc, #56] @ (165b4 ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r5 │ │ │ │ blx fbec │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + str r3, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - movs r2, #136 @ 0x88 │ │ │ │ + push {r2, r4, r5, r6, r7} │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00015818 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ +000165b8 : │ │ │ │ mov r1, r0 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [pc, #56] @ (15858 ) │ │ │ │ + ldr r0, [pc, #72] @ (1660c ) │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ - ldr r5, [pc, #56] @ (1585c ) │ │ │ │ + ldr r5, [pc, #68] @ (16610 ) │ │ │ │ add r0, pc │ │ │ │ blx 10028 │ │ │ │ - ldr r3, [pc, #52] @ (15860 ) │ │ │ │ + ldr r3, [pc, #64] @ (16614 ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ blx 10028 │ │ │ │ blx f570 │ │ │ │ - cbnz r0, 15844 │ │ │ │ + cbnz r0, 165f2 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - ldr r3, [pc, #28] @ (15864 ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r3, [pc, #36] @ (16618 ) │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w 10024 │ │ │ │ - movs r6, #116 @ 0x74 │ │ │ │ - movs r6, r1 │ │ │ │ - str r3, [sp, #544] @ 0x220 │ │ │ │ + @ instruction: 0xb8ce │ │ │ │ movs r6, r1 │ │ │ │ + movs r5, #226 @ 0xe2 │ │ │ │ + movs r7, r1 │ │ │ │ lsls r4, r7, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r0, r0, #16 │ │ │ │ movs r0, r0 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ ldr r6, [sp, #32] │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ str r6, [sp, #0] │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r7, r3 │ │ │ │ - ldr.w r8, [sp, #24] │ │ │ │ - mov r5, r1 │ │ │ │ mov r6, r2 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + ldr.w r8, [sp, #24] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - str.w r8, [sp, #24] │ │ │ │ mov r3, r7 │ │ │ │ mov r2, r6 │ │ │ │ + str.w r8, [sp, #24] │ │ │ │ mov r1, r5 │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #24 │ │ │ │ bx ip │ │ │ │ + nop │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [pc, #48] @ (158ec ) │ │ │ │ - push {r4, lr} │ │ │ │ + ldr r2, [pc, #48] @ (166c8 ) │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ ldr r4, [r1, #0] │ │ │ │ ldr r1, [r3, #56] @ 0x38 │ │ │ │ add r2, pc │ │ │ │ - sub sp, #8 │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 158e4 │ │ │ │ - ldr r2, [pc, #32] @ (158f0 ) │ │ │ │ + beq.n 166c2 │ │ │ │ + ldr r2, [pc, #32] @ (166cc ) │ │ │ │ add r2, pc │ │ │ │ ldr r1, [r3, #64] @ 0x40 │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r3, #68] @ 0x44 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #24] @ (158f4 ) │ │ │ │ + ldr r1, [pc, #24] @ (166d0 ) │ │ │ │ ldr r3, [r3, #72] @ 0x48 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r2, [pc, #16] @ (158f8 ) │ │ │ │ + ldr r2, [pc, #16] @ (166d4 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 158d0 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xffa1ffff │ │ │ │ - ldr r2, [r4, #104] @ 0x68 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r0, [r3, #104] @ 0x68 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r6, [r0, #104] @ 0x68 │ │ │ │ - movs r5, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + b.n 166ae │ │ │ │ + vminnm.f16 , , │ │ │ │ + lsls r4, r2, #19 │ │ │ │ + movs r6, r1 │ │ │ │ + lsls r2, r1, #19 │ │ │ │ + movs r6, r1 │ │ │ │ + lsls r0, r7, #18 │ │ │ │ + movs r6, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -00015928 : │ │ │ │ +00016714 : │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r5, [r3, #0] │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ + ldr r5, [r3, #0] │ │ │ │ cmp r5, #1 │ │ │ │ - beq.n 1593c │ │ │ │ - movs r5, #0 │ │ │ │ + beq.n 16736 │ │ │ │ + mov.w r5, #0 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov r4, r1 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - bgt.n 15934 │ │ │ │ + bgt.n 16726 │ │ │ │ ldr r1, [r0, #12] │ │ │ │ mov r6, r0 │ │ │ │ cmp r1, #1 │ │ │ │ - beq.n 1595e │ │ │ │ + beq.n 16758 │ │ │ │ ldr r0, [r4, #12] │ │ │ │ ldr r1, [r4, #20] │ │ │ │ cmp r0, r1 │ │ │ │ - beq.n 1595e │ │ │ │ + beq.n 16758 │ │ │ │ ldr.w r1, [r2, #164] @ 0xa4 │ │ │ │ lsls r1, r1, #19 │ │ │ │ - bmi.n 15934 │ │ │ │ + bmi.n 16726 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ str r2, [sp, #4] │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ blx ffcc │ │ │ │ cmp r0, #1 │ │ │ │ - ble.n 15934 │ │ │ │ + ble.n 16726 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r0, r3 │ │ │ │ - bge.n 15934 │ │ │ │ + bge.n 16726 │ │ │ │ ldr r3, [r6, #12] │ │ │ │ cmp r3, #2 │ │ │ │ - beq.n 15936 │ │ │ │ + beq.n 1672a │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 15936 │ │ │ │ + beq.n 1672a │ │ │ │ ldr r2, [sp, #4] │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #27 │ │ │ │ - bpl.n 15936 │ │ │ │ + bpl.n 1672a │ │ │ │ ldr r3, [r6, #20] │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 15934 │ │ │ │ + beq.n 16726 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ blx r3 │ │ │ │ subs r5, r0, #0 │ │ │ │ it ne │ │ │ │ movne r5, #1 │ │ │ │ - b.n 15936 │ │ │ │ + b.n 1672a │ │ │ │ + nop │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ - sub sp, #68 @ 0x44 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ lsls r3, r3, #22 │ │ │ │ - bpl.n 159be │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #68 @ 0x44 │ │ │ │ + bpl.n 167ca │ │ │ │ ldr.w r3, [r2, #160] @ 0xa0 │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.w 15b70 │ │ │ │ + bgt.w 16982 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ blx fbd4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 15b70 │ │ │ │ + beq.w 16982 │ │ │ │ ldr.w r9, [r4, #4] │ │ │ │ ldr r0, [r6, #8] │ │ │ │ ldr.w r8, [r9, #4] │ │ │ │ mov r1, r8 │ │ │ │ blx ffcc │ │ │ │ mov r1, r0 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r8 │ │ │ │ - bl ebd68 │ │ │ │ - add r3, sp, #60 @ 0x3c │ │ │ │ + bl f6188 │ │ │ │ mov r8, r0 │ │ │ │ - add r2, sp, #56 @ 0x38 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + add r3, sp, #60 @ 0x3c │ │ │ │ + add r2, sp, #56 @ 0x38 │ │ │ │ add r1, sp, #52 @ 0x34 │ │ │ │ blx fa24 │ │ │ │ ldr r0, [r6, #12] │ │ │ │ cmp r0, #1 │ │ │ │ - bne.n 15ab4 │ │ │ │ + bne.n 168be │ │ │ │ ldr.w r2, [r9, #12] │ │ │ │ str r5, [sp, #36] @ 0x24 │ │ │ │ - ldr r1, [sp, #60] @ 0x3c │ │ │ │ ldr r0, [r4, #24] │ │ │ │ - str r0, [sp, #32] │ │ │ │ + ldr r1, [sp, #60] @ 0x3c │ │ │ │ mul.w r3, r8, r2 │ │ │ │ + str r0, [sp, #32] │ │ │ │ ldr r0, [r4, #20] │ │ │ │ - strd r8, r0, [sp, #24] │ │ │ │ - movs r0, #0 │ │ │ │ - str r1, [sp, #12] │ │ │ │ - strd r1, r0, [sp, #16] │ │ │ │ - mov r0, r6 │ │ │ │ - ldr r1, [sp, #52] @ 0x34 │ │ │ │ - strd r2, r1, [sp, #4] │ │ │ │ + strd r8, r2, [sp] │ │ │ │ mov r2, r3 │ │ │ │ - str.w r8, [sp] │ │ │ │ + strd r1, r1, [sp, #12] │ │ │ │ + ldr r1, [sp, #52] @ 0x34 │ │ │ │ + strd r8, r0, [sp, #24] │ │ │ │ + mov.w r0, #0 │ │ │ │ + str r1, [sp, #8] │ │ │ │ mov r1, r7 │ │ │ │ + str r0, [sp, #20] │ │ │ │ + mov r0, r6 │ │ │ │ ldr.w sl, [r6, #16] │ │ │ │ blx sl │ │ │ │ mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 15b62 │ │ │ │ + beq.w 16970 │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ mov r0, r8 │ │ │ │ mul.w r1, r7, r1 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ + mov sl, r0 │ │ │ │ + mov r0, r7 │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - mov sl, r0 │ │ │ │ + mul.w r2, r2, r8 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r0, r7 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ - mul.w r2, r2, r8 │ │ │ │ blx f5dc │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 15b64 │ │ │ │ - ldr r2, [pc, #304] @ (15bb4 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #304] @ (15bb8 ) │ │ │ │ + beq.n 16974 │ │ │ │ + ldr r2, [pc, #328] @ (169d8 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #324] @ (169dc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ mov r4, r0 │ │ │ │ add.w r0, r5, #8 │ │ │ │ add.w r2, r4, #8 │ │ │ │ - add.w r1, r6, #8 │ │ │ │ strd r5, r6, [r4, #64] @ 0x40 │ │ │ │ + add.w r1, r6, #8 │ │ │ │ str r7, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ ldr r3, [r6, #52] @ 0x34 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 16986 │ │ │ │ bics.w r3, r0, #2 │ │ │ │ - bne.n 15bac │ │ │ │ + bne.w 169d2 │ │ │ │ ldr.w r3, [r9, #8] │ │ │ │ cmp r0, #2 │ │ │ │ - ldr.w ip, [sp, #52] @ 0x34 │ │ │ │ - ldr r1, [sp, #56] @ 0x38 │ │ │ │ + ldrd ip, r1, [sp, #52] @ 0x34 │ │ │ │ mul.w r2, r3, r8 │ │ │ │ str r2, [sp, #40] @ 0x28 │ │ │ │ - beq.n 15b5e │ │ │ │ - mul.w fp, r3, r8 │ │ │ │ + beq.n 1696c │ │ │ │ ldr r0, [r4, #12] │ │ │ │ + mul.w fp, r3, r8 │ │ │ │ mov sl, r1 │ │ │ │ str r0, [sp, #44] @ 0x2c │ │ │ │ str r5, [sp, #36] @ 0x24 │ │ │ │ ldr r0, [r4, #16] │ │ │ │ - str r0, [sp, #32] │ │ │ │ - ldr r0, [sp, #44] @ 0x2c │ │ │ │ + strd r8, r3, [sp] │ │ │ │ strd ip, r1, [sp, #8] │ │ │ │ mov r1, r7 │ │ │ │ - strd r8, r0, [sp, #24] │ │ │ │ - movs r0, #0 │ │ │ │ - strd r8, r3, [sp] │ │ │ │ - strd sl, r0, [sp, #16] │ │ │ │ + str.w sl, [sp, #16] │ │ │ │ + str.w r8, [sp, #24] │ │ │ │ + str r0, [sp, #32] │ │ │ │ + ldr r0, [sp, #44] @ 0x2c │ │ │ │ + str r0, [sp, #28] │ │ │ │ + mov.w r0, #0 │ │ │ │ + str r0, [sp, #20] │ │ │ │ mov r0, r6 │ │ │ │ ldr r3, [r6, #16] │ │ │ │ mov ip, r3 │ │ │ │ mov r3, fp │ │ │ │ mov r6, ip │ │ │ │ blx r6 │ │ │ │ mov r6, r0 │ │ │ │ - cbz r0, 15b62 │ │ │ │ - ldr.w r2, [r9, #12] │ │ │ │ + cbz r0, 16970 │ │ │ │ + ldrd r1, r2, [r9, #8] │ │ │ │ mov r0, r8 │ │ │ │ - ldr.w r1, [r9, #8] │ │ │ │ mul.w r2, r7, r2 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - ldr.w r2, [r9, #12] │ │ │ │ mov r8, r0 │ │ │ │ mov r1, fp │ │ │ │ - strd sl, r3, [sp] │ │ │ │ mov r0, r7 │ │ │ │ + ldr.w r2, [r9, #12] │ │ │ │ + strd sl, r3, [sp] │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ blx f5dc │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 15b64 │ │ │ │ - ldr r2, [pc, #108] @ (15bbc ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #108] @ (15bc0 ) │ │ │ │ + cbz r0, 16974 │ │ │ │ + ldr r2, [pc, #132] @ (169e0 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #132] @ (169e4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 15a92 │ │ │ │ + b.n 168a0 │ │ │ │ cmp r7, ip │ │ │ │ - beq.n 15b78 │ │ │ │ - movs r6, #0 │ │ │ │ + beq.n 1699e │ │ │ │ + mov.w r6, #0 │ │ │ │ mov r0, r6 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mul.w r0, r7, r1 │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 15b62 │ │ │ │ + bne.n 16970 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r0, [r4, #20] │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ cmp r2, r0 │ │ │ │ - bne.n 15b62 │ │ │ │ + bne.n 16970 │ │ │ │ ldr.w lr, [r9, #12] │ │ │ │ mul.w sl, r7, lr │ │ │ │ cmp lr, r1 │ │ │ │ it eq │ │ │ │ cmpeq sl, r3 │ │ │ │ - bne.n 15b62 │ │ │ │ + bne.n 16970 │ │ │ │ ldr r0, [sp, #60] @ 0x3c │ │ │ │ mul.w r2, r3, r8 │ │ │ │ cmp r0, r2 │ │ │ │ - bne.n 15b62 │ │ │ │ + bne.n 16970 │ │ │ │ mov sl, r2 │ │ │ │ - mov fp, r1 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - b.n 15ad8 │ │ │ │ + mov fp, r1 │ │ │ │ + b.n 168e2 │ │ │ │ movs r3, #0 │ │ │ │ str r3, [r3, #64] @ 0x40 │ │ │ │ udf #255 @ 0xff │ │ │ │ - nop │ │ │ │ - ldc2l 15, cr15, [sp, #1020] @ 0x3fc │ │ │ │ - movs r4, #110 @ 0x6e │ │ │ │ + stc2 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ + cpsie │ │ │ │ movs r6, r1 │ │ │ │ - ldc2 15, cr15, [r7, #-1020]! @ 0xfffffc04 │ │ │ │ - movs r3, #164 @ 0xa4 │ │ │ │ + ldc2l 15, cr15, [r1], #1020 @ 0x3fc │ │ │ │ + push {r1, r2, r4, r7, lr} │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00015bc4 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - mov r6, r1 │ │ │ │ - ldr r1, [pc, #20] @ (15be0 ) │ │ │ │ +000169e8 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r3 │ │ │ │ mov r5, r2 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + mov r6, r1 │ │ │ │ + ldr r1, [pc, #24] @ (16a10 ) │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ ldr r3, [sp, #16] │ │ │ │ strd r6, r5, [r0, #8] │ │ │ │ - str r4, [r0, #16] │ │ │ │ - str r3, [r0, #20] │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - subs r6, r5, #2 │ │ │ │ + strd r4, r3, [r0, #16] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + sub sp, #16 │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00015be4 : │ │ │ │ - push {r4, lr} │ │ │ │ +00016a14 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ blx f90c │ │ │ │ str r4, [r0, #56] @ 0x38 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ ldr r3, [r0, #84] @ 0x54 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 15c3e │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ble.n 16a8a │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ mov r5, r1 │ │ │ │ - sub sp, #16 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r2 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + sub sp, #16 │ │ │ │ mov.w r8, #0 │ │ │ │ - ldr r3, [r4, #92] @ 0x5c │ │ │ │ - add.w r8, r8, #1 │ │ │ │ ldr r1, [r4, #80] @ 0x50 │ │ │ │ + add.w r8, r8, #1 │ │ │ │ + ldr r3, [r4, #92] @ 0x5c │ │ │ │ ldr r2, [r4, #108] @ 0x6c │ │ │ │ - ldr r2, [r2, #0] │ │ │ │ mul.w r0, r1, r3 │ │ │ │ + ldr r2, [r2, #0] │ │ │ │ str r1, [sp, #8] │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ ldr r1, [r4, #96] @ 0x60 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ strd r3, r1, [sp] │ │ │ │ - adds r1, r6, r0 │ │ │ │ + add.w r1, r6, r0 │ │ │ │ add r0, r5 │ │ │ │ - ldr r3, [r4, #72] @ 0x48 │ │ │ │ ldr r7, [r4, #64] @ 0x40 │ │ │ │ + ldr r3, [r4, #72] @ 0x48 │ │ │ │ blx r7 │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add r5, r3 │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ cmp r3, r8 │ │ │ │ - bgt.n 15c06 │ │ │ │ + bgt.n 16a42 │ │ │ │ add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ bx lr │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd sl, r9, [r0, #84] @ 0x54 │ │ │ │ - sub sp, #36 @ 0x24 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r3, r5, [r0, #92] @ 0x5c │ │ │ │ - cmp.w sl, #0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #36 @ 0x24 │ │ │ │ ldr r0, [r0, #80] @ 0x50 │ │ │ │ - ble.n 15cc8 │ │ │ │ + cmp.w sl, #0 │ │ │ │ + ble.n 16b30 │ │ │ │ add.w fp, r5, #4294967295 @ 0xffffffff │ │ │ │ mul.w r8, r0, r3 │ │ │ │ mov r6, r1 │ │ │ │ mov.w r9, r9, lsl #2 │ │ │ │ - adds r1, r5, #1 │ │ │ │ + add.w r1, r5, #1 │ │ │ │ strd r3, r0, [sp, #24] │ │ │ │ mul.w lr, r0, fp │ │ │ │ - str r1, [sp, #20] │ │ │ │ - sub.w r8, r8, lr │ │ │ │ mov.w r7, lr, lsl #2 │ │ │ │ + sub.w r8, r8, lr │ │ │ │ mov.w r8, r8, lsl #2 │ │ │ │ add r6, r7 │ │ │ │ - adds r5, r2, r7 │ │ │ │ - movs r7, #0 │ │ │ │ - str r7, [sp, #16] │ │ │ │ + add.w r5, r2, r7 │ │ │ │ + mov.w r7, #0 │ │ │ │ + strd r7, r1, [sp, #16] │ │ │ │ ldr r3, [r4, #108] @ 0x6c │ │ │ │ add.w r1, r5, r8 │ │ │ │ add.w r0, r6, r8 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ strd fp, r3, [sp, #4] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r4, #72] @ 0x48 │ │ │ │ ldr r7, [r4, #64] @ 0x40 │ │ │ │ + ldr r3, [r4, #72] @ 0x48 │ │ │ │ blx r7 │ │ │ │ ldr r3, [r4, #108] @ 0x6c │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r6 │ │ │ │ add r5, r9 │ │ │ │ add r6, r9 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ + str.w fp, [sp] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - strd fp, r3, [sp] │ │ │ │ - ldr r3, [r4, #72] @ 0x48 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r7, [r4, #64] @ 0x40 │ │ │ │ + ldr r3, [r4, #72] @ 0x48 │ │ │ │ blx r7 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp sl, r3 │ │ │ │ - bne.n 15c86 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + bne.n 16ae8 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ ldr r3, [r0, #112] @ 0x70 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr.w r8, [r1] │ │ │ │ - ldr r7, [r3, #24] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #20 │ │ │ │ - ldr r3, [r3, #28] │ │ │ │ - mov r4, r0 │ │ │ │ + ldrd r7, r3, [r3, #24] │ │ │ │ ldr r6, [r0, #68] @ 0x44 │ │ │ │ ldr r1, [r7, #8] │ │ │ │ - cbz r3, 15d18 │ │ │ │ + cbz r3, 16bac │ │ │ │ mov r0, r6 │ │ │ │ add.w r9, r6, #3 │ │ │ │ blx fd90 │ │ │ │ ldr r3, [r7, #4] │ │ │ │ - str r3, [sp, #8] │ │ │ │ bic.w r2, r9, #3 │ │ │ │ - ldr r1, [pc, #52] @ (15d38 ) │ │ │ │ - adds r2, #2 │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + ldr r1, [pc, #64] @ (16bc8 ) │ │ │ │ + str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ - strd r0, r3, [sp] │ │ │ │ add r1, pc │ │ │ │ + strd r0, r3, [sp] │ │ │ │ mov r3, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx r8 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r6 │ │ │ │ blx fd90 │ │ │ │ ldr r2, [r7, #4] │ │ │ │ - str r2, [sp, #4] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r1, [pc, #20] @ (15d3c ) │ │ │ │ mov r0, r5 │ │ │ │ + ldr r1, [pc, #16] @ (16bcc ) │ │ │ │ + str r2, [sp, #4] │ │ │ │ ldr r2, [r4, #84] @ 0x54 │ │ │ │ - str r2, [sp, #0] │ │ │ │ add r1, pc │ │ │ │ + str r2, [sp, #0] │ │ │ │ mov r2, r6 │ │ │ │ blx r8 │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - ldr r6, [r0, #40] @ 0x28 │ │ │ │ - movs r5, r1 │ │ │ │ - ldr r0, [r1, #40] @ 0x28 │ │ │ │ - movs r5, r1 │ │ │ │ + b.n 16b98 │ │ │ │ + movs r4, r2 │ │ │ │ + movs r6, r1 │ │ │ │ + movs r6, r0 │ │ │ │ + movs r6, r1 │ │ │ │ mov ip, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r0, r1 │ │ │ │ + ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ sub sp, #8 │ │ │ │ ldr.w r2, [ip, #112] @ 0x70 │ │ │ │ ldr.w r4, [ip, #76] @ 0x4c │ │ │ │ - ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ - ldr r2, [r2, #24] │ │ │ │ ldr.w r1, [ip, #100] @ 0x64 │ │ │ │ - ldr r2, [r2, #8] │ │ │ │ + ldr r2, [r2, #24] │ │ │ │ add r1, r4 │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ strd r3, r1, [sp] │ │ │ │ mul.w r3, r4, r3 │ │ │ │ add.w r1, ip, #108 @ 0x6c │ │ │ │ blx fd5c │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r7, [r0, #24] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - ldr.w r8, [r0, #28] │ │ │ │ - mov r4, r0 │ │ │ │ + ldrd r7, r8, [r0, #24] │ │ │ │ str r2, [sp, #24] │ │ │ │ - ldrd r2, r1, [sp, #92] @ 0x5c │ │ │ │ ldr.w r9, [sp, #80] @ 0x50 │ │ │ │ + ldr r2, [sp, #92] @ 0x5c │ │ │ │ + ldr r1, [sp, #96] @ 0x60 │ │ │ │ add.w sl, r2, r1 │ │ │ │ ldr r2, [r7, #0] │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 15da6 │ │ │ │ + beq.n 16c5a │ │ │ │ cmp r5, r2 │ │ │ │ - beq.n 15e84 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.w 16d42 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r5, r2 │ │ │ │ - bne.n 15d9e │ │ │ │ - ldrd r2, r1, [sp, #84] @ 0x54 │ │ │ │ + bne.n 16c3e │ │ │ │ ldr r6, [sp, #24] │ │ │ │ + ldrd r2, r1, [sp, #84] @ 0x54 │ │ │ │ cmp r6, r3 │ │ │ │ it eq │ │ │ │ cmpeq r2, r1 │ │ │ │ - bne.n 15d9e │ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ - mov r0, r7 │ │ │ │ + bne.n 16c3e │ │ │ │ ldr r3, [r7, #12] │ │ │ │ + mov r0, r7 │ │ │ │ + str.w sl, [sp, #12] │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ + ldr r1, [sp, #100] @ 0x64 │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ - strd sl, r2, [sp, #12] │ │ │ │ + str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #92] @ 0x5c │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ str r2, [sp, #0] │ │ │ │ - ldrd r1, r2, [sp, #100] @ 0x64 │ │ │ │ ldr.w fp, [r3] │ │ │ │ mov r3, r6 │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ blx fp │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 15fea │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ + bne.w 16ebc │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ + ldr r3, [sp, #92] @ 0x5c │ │ │ │ cmp r3, #0 │ │ │ │ it eq │ │ │ │ cmpeq sl, r2 │ │ │ │ - bne.n 15d9e │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ + bne.n 16c3e │ │ │ │ + ldrd r3, r1, [sp, #96] @ 0x60 │ │ │ │ mov r0, r7 │ │ │ │ ldr r2, [sp, #108] @ 0x6c │ │ │ │ add.w fp, r3, #4294967295 @ 0xffffffff │ │ │ │ ldr r3, [r7, #12] │ │ │ │ + strd r8, fp, [sp, #8] │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ - strd fp, r2, [sp, #12] │ │ │ │ + str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ str r2, [sp, #0] │ │ │ │ - str.w r8, [sp, #8] │ │ │ │ - ldrd r1, r2, [sp, #100] @ 0x64 │ │ │ │ ldr.w r8, [r3] │ │ │ │ mov r3, r6 │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ blx r8 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 15d9e │ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ - mov r0, r7 │ │ │ │ + beq.n 16c3e │ │ │ │ ldr r3, [r7, #12] │ │ │ │ + mov r0, r7 │ │ │ │ + str.w fp, [sp, #8] │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ + ldr r1, [sp, #100] @ 0x64 │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #96] @ 0x60 │ │ │ │ - adds r2, #1 │ │ │ │ - strd fp, r2, [sp, #8] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #12] │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ str r2, [sp, #0] │ │ │ │ - ldrd r1, r2, [sp, #100] @ 0x64 │ │ │ │ ldr.w r8, [r3] │ │ │ │ mov r3, r6 │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ blx r8 │ │ │ │ mov.w r8, #1 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 15d9e │ │ │ │ + beq.n 16c3e │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ ldr r0, [sp, #100] @ 0x64 │ │ │ │ - lsls r1, r3, #2 │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ + mov.w r1, r3, lsl #2 │ │ │ │ ldr r3, [r7, #12] │ │ │ │ + str.w fp, [sp, #12] │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ - strd fp, r2, [sp, #12] │ │ │ │ + str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #92] @ 0x5c │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr r2, [sp, #104] @ 0x68 │ │ │ │ ldr.w fp, [r3] │ │ │ │ - add r2, r1 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ + add r2, r1 │ │ │ │ add r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx fp │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 15d9e │ │ │ │ - b.n 15efc │ │ │ │ - ldrd r2, r1, [sp, #84] @ 0x54 │ │ │ │ + beq.w 16c3e │ │ │ │ + b.n 16dc6 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ + ldrd r2, r1, [sp, #84] @ 0x54 │ │ │ │ cmp r0, r3 │ │ │ │ it eq │ │ │ │ cmpeq r2, r1 │ │ │ │ - bne.n 15d9e │ │ │ │ - adds r2, r5, #3 │ │ │ │ + bne.w 16c3e │ │ │ │ ldr r1, [sp, #108] @ 0x6c │ │ │ │ + mov.w fp, #2 │ │ │ │ + add.w r2, r5, #3 │ │ │ │ bic.w r2, r2, #3 │ │ │ │ + mov.w r8, #0 │ │ │ │ ldr r0, [r7, #12] │ │ │ │ - adds r2, #2 │ │ │ │ - str r1, [sp, #20] │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + mov.w r3, r2, lsl #1 │ │ │ │ + str.w r8, [sp] │ │ │ │ + strd fp, r1, [sp, #16] │ │ │ │ ldr r1, [sp, #92] @ 0x5c │ │ │ │ - mov.w r8, #0 │ │ │ │ - lsls r3, r2, #1 │ │ │ │ - str r1, [sp, #8] │ │ │ │ + str r3, [sp, #28] │ │ │ │ add r2, r1 │ │ │ │ str r2, [sp, #12] │ │ │ │ + mov r2, r1 │ │ │ │ + mov r1, r8 │ │ │ │ + str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ - mov.w fp, #2 │ │ │ │ str r2, [sp, #4] │ │ │ │ - mov r1, r8 │ │ │ │ - str.w fp, [sp, #16] │ │ │ │ - str.w r8, [sp] │ │ │ │ - str r3, [sp, #28] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ mov r0, r7 │ │ │ │ mov r6, r2 │ │ │ │ - movs r2, #4 │ │ │ │ + mov.w r2, #4 │ │ │ │ blx r6 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 15d9e │ │ │ │ + beq.w 16c3e │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ mov r1, r8 │ │ │ │ - ldr r2, [r7, #12] │ │ │ │ mov r0, r7 │ │ │ │ - strd fp, r3, [sp, #16] │ │ │ │ + ldr r2, [r7, #12] │ │ │ │ + str.w r8, [sp] │ │ │ │ + strd sl, fp, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - strd r8, r3, [sp] │ │ │ │ - str.w sl, [sp, #12] │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr.w fp, [r2] │ │ │ │ - movs r2, #4 │ │ │ │ + mov.w r2, #4 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ blx fp │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 15d9e │ │ │ │ + beq.w 16c3e │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ mul.w fp, r3, r5 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r2, r3, #15 │ │ │ │ - bpl.n 15f28 │ │ │ │ + bpl.n 16df2 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ mov r2, fp │ │ │ │ mov r1, r9 │ │ │ │ cmp r3, #0 │ │ │ │ mov r3, r5 │ │ │ │ ite eq │ │ │ │ moveq r0, #16 │ │ │ │ movne.w r0, #512 @ 0x200 │ │ │ │ blx ff34 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 15d9e │ │ │ │ + bne.w 16c3e │ │ │ │ cmp.w fp, #262144 @ 0x40000 │ │ │ │ - ble.n 15f3a │ │ │ │ + ble.n 16e04 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #20 │ │ │ │ - bmi.w 15d9e │ │ │ │ + bmi.w 16c3e │ │ │ │ ldr r3, [r4, #28] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 16002 │ │ │ │ + bne.n 16ed6 │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 16014 │ │ │ │ - ldr r2, [pc, #212] @ (1601c ) │ │ │ │ + beq.n 16eea │ │ │ │ + ldr r2, [pc, #220] @ (16ef0 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #212] @ (16020 ) │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ + ldr r1, [pc, #220] @ (16ef4 ) │ │ │ │ + mov.w r0, #120 @ 0x78 │ │ │ │ add r1, pc │ │ │ │ blx fc5c │ │ │ │ mov fp, r0 │ │ │ │ ldr r3, [r4, #32] │ │ │ │ - movs r6, #0 │ │ │ │ - str.w r3, [fp, #64] @ 0x40 │ │ │ │ + mov.w r6, #0 │ │ │ │ + strd sl, r8, [fp, #96] @ 0x60 │ │ │ │ + add.w sl, fp, #8 │ │ │ │ + add.w r8, r7, #16 │ │ │ │ + mov r0, sl │ │ │ │ + strd r3, r5, [fp, #64] @ 0x40 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ + str.w r9, [fp, #84] @ 0x54 │ │ │ │ str.w r3, [fp, #72] @ 0x48 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ + strd r6, r4, [fp, #108] @ 0x6c │ │ │ │ str.w r3, [fp, #76] @ 0x4c │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ - strd r3, r9, [fp, #80] @ 0x50 │ │ │ │ + str.w r3, [fp, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ str.w r3, [fp, #88] @ 0x58 │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ - strd r3, sl, [fp, #92] @ 0x5c │ │ │ │ - adds r3, r5, #3 │ │ │ │ + str.w r3, [fp, #92] @ 0x5c │ │ │ │ + add.w r3, r5, #3 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - add.w sl, fp, #8 │ │ │ │ - adds r3, #2 │ │ │ │ - mov r0, sl │ │ │ │ - str.w r6, [fp, #108] @ 0x6c │ │ │ │ - lsls r3, r3, #1 │ │ │ │ - str.w r5, [fp, #68] @ 0x44 │ │ │ │ - strd r8, r3, [fp, #100] @ 0x64 │ │ │ │ - add.w r8, r7, #16 │ │ │ │ - str.w r4, [fp, #112] @ 0x70 │ │ │ │ + add.w r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ + str.w r3, [fp, #104] @ 0x68 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [r7, #12] │ │ │ │ ldr r0, [sp, #96] @ 0x60 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - bl ebd68 │ │ │ │ - mov r2, sl │ │ │ │ + bl f6188 │ │ │ │ mul.w r0, r9, r0 │ │ │ │ + mov r2, sl │ │ │ │ mov r1, r8 │ │ │ │ blx faac │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - cbz r3, 15fee │ │ │ │ + cbz r3, 16ec0 │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ vldr d6, [fp, #32] │ │ │ │ mul.w r3, r5, r3 │ │ │ │ mul.w r3, r9, r3 │ │ │ │ - lsls r3, r3, #3 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [fp, #32] │ │ │ │ mov r0, fp │ │ │ │ str.w r6, [fp, #52] @ 0x34 │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 16c42 │ │ │ │ mov fp, sl │ │ │ │ - b.n 15e50 │ │ │ │ - subs r6, r5, #5 │ │ │ │ + b.n 16d08 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ + sub.w r6, r5, #5 │ │ │ │ cmp r6, #58 @ 0x3a │ │ │ │ ite hi │ │ │ │ movhi r6, #0 │ │ │ │ movls r6, #1 │ │ │ │ cmp r5, r3 │ │ │ │ it gt │ │ │ │ movgt r6, #0 │ │ │ │ - b.n 15fde │ │ │ │ - ldr r2, [pc, #32] @ (16024 ) │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ - ldr r1, [pc, #32] @ (16028 ) │ │ │ │ + b.n 16eb4 │ │ │ │ + ldr r2, [pc, #32] @ (16ef8 ) │ │ │ │ + mov.w r0, #120 @ 0x78 │ │ │ │ + ldr r1, [pc, #28] @ (16efc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc5c │ │ │ │ mov fp, r0 │ │ │ │ - b.n 15f56 │ │ │ │ - ldr r2, [pc, #20] @ (1602c ) │ │ │ │ + b.n 16e22 │ │ │ │ + ldr r2, [pc, #20] @ (16f00 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 15f4a │ │ │ │ - nop │ │ │ │ - ldc2l 15, cr15, [r5], #1020 @ 0x3fc │ │ │ │ - subs r2, r7, r4 │ │ │ │ + b.n 16e14 │ │ │ │ + ldc2l 15, cr15, [r7], #-1020 @ 0xfffffc04 │ │ │ │ + add r4, sp, #440 @ 0x1b8 │ │ │ │ movs r6, r1 │ │ │ │ - movs r5, r4 │ │ │ │ + movs r3, r4 │ │ │ │ movs r0, r0 │ │ │ │ - subs r6, r7, r1 │ │ │ │ + add r3, sp, #672 @ 0x2a0 │ │ │ │ movs r6, r1 │ │ │ │ - @ instruction: 0xfbd7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfb35ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ add r7, sp, #24 │ │ │ │ strd r2, r1, [r7, #28] │ │ │ │ ldr r2, [r0, #68] @ 0x44 │ │ │ │ ldr r1, [r0, #84] @ 0x54 │ │ │ │ - adds r3, r2, #3 │ │ │ │ + add.w r3, r2, #3 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - adds r6, r3, #2 │ │ │ │ + add.w r6, r3, #2 │ │ │ │ ldrd r3, r0, [r0, #92] @ 0x5c │ │ │ │ str r0, [r7, #36] @ 0x24 │ │ │ │ mul.w r0, r6, r2 │ │ │ │ - lsls r4, r0, #3 │ │ │ │ + mov.w r4, r0, lsl #3 │ │ │ │ cmp.w r4, #65536 @ 0x10000 │ │ │ │ - bcs.w 161f2 │ │ │ │ + bcs.w 1710a │ │ │ │ sub.w sp, sp, r4 │ │ │ │ cmp r1, #0 │ │ │ │ add.w r9, sp, #24 │ │ │ │ - ble.w 161dc │ │ │ │ + ble.w 170e0 │ │ │ │ + add.w r0, r3, r6 │ │ │ │ mov r8, r6 │ │ │ │ - adds r0, r3, r6 │ │ │ │ - strd r3, r1, [r7, #4] │ │ │ │ - str r0, [r7, #12] │ │ │ │ + strd r4, r3, [r7] │ │ │ │ + strd r1, r0, [r7, #8] │ │ │ │ add.w r0, r9, #4 │ │ │ │ - str r4, [r7, #0] │ │ │ │ str r0, [r7, #24] │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ str r0, [r7, #16] │ │ │ │ - ldr r3, [r7, #36] @ 0x24 │ │ │ │ ldr r1, [r7, #12] │ │ │ │ + ldr r3, [r7, #36] @ 0x24 │ │ │ │ cmp r3, r1 │ │ │ │ - itt le │ │ │ │ - ldrle r3, [r7, #4] │ │ │ │ - strle r3, [r7, #20] │ │ │ │ - ble.n 1612e │ │ │ │ - mov r5, r8 │ │ │ │ - mov r6, r1 │ │ │ │ - mov fp, r9 │ │ │ │ - ldr.w r8, [sl, #80] @ 0x50 │ │ │ │ + itttt gt │ │ │ │ + movgt fp, r1 │ │ │ │ + movgt r5, r8 │ │ │ │ + movgt r6, fp │ │ │ │ + movgt fp, r9 │ │ │ │ + ble.w 170fc │ │ │ │ sub.w r9, r6, r5 │ │ │ │ ldr r3, [r7, #32] │ │ │ │ - ldr.w r0, [sl, #104] @ 0x68 │ │ │ │ + str r6, [r7, #20] │ │ │ │ + ldr.w r8, [sl, #80] @ 0x50 │ │ │ │ ldr.w r1, [sl, #72] @ 0x48 │ │ │ │ + ldr.w r0, [sl, #104] @ 0x68 │ │ │ │ mul.w r4, r9, r8 │ │ │ │ - str r6, [r7, #20] │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add r3, r4 │ │ │ │ str r3, [r7, #44] @ 0x2c │ │ │ │ ldr r3, [r7, #28] │ │ │ │ - adds r3, r4, r3 │ │ │ │ + add r3, r4 │ │ │ │ str r3, [r7, #40] @ 0x28 │ │ │ │ - str r5, [sp, #12] │ │ │ │ - movs r3, #2 │ │ │ │ - strd r8, r3, [sp, #16] │ │ │ │ + mov.w r3, #2 │ │ │ │ + strd r5, r8, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ str r0, [r7, #52] @ 0x34 │ │ │ │ str r0, [sp, #8] │ │ │ │ str r1, [r7, #48] @ 0x30 │ │ │ │ strd r2, r1, [sp] │ │ │ │ mov r2, fp │ │ │ │ ldr r4, [r7, #24] │ │ │ │ ldrd r1, r0, [r7, #40] @ 0x28 │ │ │ │ mov r3, r4 │ │ │ │ blx 100bc │ │ │ │ ldr.w r3, [sl, #108] @ 0x6c │ │ │ │ - movs r1, #2 │ │ │ │ + mov.w r1, #2 │ │ │ │ mov r0, fp │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - strd r6, r1, [sp, #4] │ │ │ │ - mov r1, r4 │ │ │ │ - str.w r9, [sp] │ │ │ │ + strd r9, r6, [sp] │ │ │ │ mov r9, r4 │ │ │ │ add r6, r5 │ │ │ │ - ldr.w r3, [sl, #104] @ 0x68 │ │ │ │ + str r1, [sp, #8] │ │ │ │ + mov r1, r4 │ │ │ │ ldr.w r4, [sl, #64] @ 0x40 │ │ │ │ + ldr.w r3, [sl, #104] @ 0x68 │ │ │ │ blx r4 │ │ │ │ - movs r3, #2 │ │ │ │ - strd r5, r3, [sp, #12] │ │ │ │ + mov.w r3, #2 │ │ │ │ mov r1, r9 │ │ │ │ - str.w r8, [sp, #20] │ │ │ │ mov r0, fp │ │ │ │ + str.w r8, [sp, #20] │ │ │ │ + strd r5, r3, [sp, #12] │ │ │ │ ldr r3, [r7, #48] @ 0x30 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r7, #52] @ 0x34 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [sl, #68] @ 0x44 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r3, r2, [r7, #40] @ 0x28 │ │ │ │ blx 10124 │ │ │ │ ldr r3, [r7, #36] @ 0x24 │ │ │ │ ldr.w r2, [sl, #68] @ 0x44 │ │ │ │ cmp r3, r6 │ │ │ │ - bgt.n 16096 │ │ │ │ + bgt.n 16f84 │ │ │ │ mov r9, fp │ │ │ │ mov r8, r5 │ │ │ │ ldr r4, [r7, #20] │ │ │ │ - ldr.w r5, [sl, #80] @ 0x50 │ │ │ │ ldr r6, [r7, #32] │ │ │ │ - ldr.w r1, [sl, #104] @ 0x68 │ │ │ │ + ldr.w r5, [sl, #80] @ 0x50 │ │ │ │ ldr.w r0, [sl, #72] @ 0x48 │ │ │ │ + ldr.w r1, [sl, #104] @ 0x68 │ │ │ │ mul.w r3, r4, r5 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add.w fp, r6, r3 │ │ │ │ ldr r6, [r7, #28] │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add r3, r6 │ │ │ │ str r3, [r7, #44] @ 0x2c │ │ │ │ ldr r3, [r7, #36] @ 0x24 │ │ │ │ - subs r6, r3, r4 │ │ │ │ - movs r3, #2 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - strd r5, r3, [sp, #16] │ │ │ │ + sub.w r6, r3, r4 │ │ │ │ + mov.w r3, #2 │ │ │ │ + strd r6, r5, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ str r1, [r7, #52] @ 0x34 │ │ │ │ str r1, [sp, #8] │ │ │ │ str r0, [r7, #48] @ 0x30 │ │ │ │ strd r2, r0, [sp] │ │ │ │ mov r2, r9 │ │ │ │ mov r0, fp │ │ │ │ ldr r3, [r7, #24] │ │ │ │ ldr r1, [r7, #44] @ 0x2c │ │ │ │ blx 100bc │ │ │ │ ldr.w r3, [sl, #108] @ 0x6c │ │ │ │ - movs r0, #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str r0, [sp, #8] │ │ │ │ mov r0, r9 │ │ │ │ ldr r3, [r7, #36] @ 0x24 │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldr.w r3, [sl, #104] @ 0x68 │ │ │ │ ldr r1, [r7, #24] │ │ │ │ ldr.w r4, [sl, #64] @ 0x40 │ │ │ │ + ldr.w r3, [sl, #104] @ 0x68 │ │ │ │ blx r4 │ │ │ │ - movs r0, #2 │ │ │ │ - strd r6, r0, [sp, #12] │ │ │ │ + mov.w r0, #2 │ │ │ │ str r5, [sp, #20] │ │ │ │ + strd r6, r0, [sp, #12] │ │ │ │ ldr r0, [r7, #48] @ 0x30 │ │ │ │ str r0, [sp, #8] │ │ │ │ mov r0, r9 │ │ │ │ ldr r2, [r7, #52] @ 0x34 │ │ │ │ str r2, [sp, #4] │ │ │ │ mov r2, fp │ │ │ │ ldr.w r3, [sl, #68] @ 0x44 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r7, #44] @ 0x2c │ │ │ │ ldr r1, [r7, #24] │ │ │ │ + ldr r3, [r7, #44] @ 0x2c │ │ │ │ blx 10124 │ │ │ │ ldr.w r3, [sl, #88] @ 0x58 │ │ │ │ - ldr r6, [r7, #32] │ │ │ │ ldr r2, [r7, #16] │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - adds r1, r6, r3 │ │ │ │ + ldr r6, [r7, #32] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r1, r6, r3 │ │ │ │ ldr r6, [r7, #28] │ │ │ │ - adds r2, #1 │ │ │ │ - str r1, [r7, #32] │ │ │ │ - adds r3, r6, r3 │ │ │ │ - str r3, [r7, #28] │ │ │ │ - ldr r3, [r7, #8] │ │ │ │ str r2, [r7, #16] │ │ │ │ + add r3, r6 │ │ │ │ + strd r3, r1, [r7, #28] │ │ │ │ + ldr r3, [r7, #8] │ │ │ │ cmp r3, r2 │ │ │ │ - ble.n 161d4 │ │ │ │ + ble.n 170d8 │ │ │ │ ldr.w r2, [sl, #68] @ 0x44 │ │ │ │ - b.n 16082 │ │ │ │ + b.n 16f70 │ │ │ │ ldr r4, [r7, #0] │ │ │ │ cmp.w r4, #65536 @ 0x10000 │ │ │ │ - bcs.n 161e4 │ │ │ │ - adds r7, #60 @ 0x3c │ │ │ │ + bcs.n 17102 │ │ │ │ + add.w r7, r7, #60 @ 0x3c │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r3, [r7, #4] │ │ │ │ + str r3, [r7, #20] │ │ │ │ + b.n 17022 │ │ │ │ mov r0, r9 │ │ │ │ blx ff78 │ │ │ │ - adds r7, #60 @ 0x3c │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 170e0 │ │ │ │ mov r0, r4 │ │ │ │ strd r3, r1, [r7, #48] @ 0x30 │ │ │ │ blx 1008c │ │ │ │ ldr r1, [r7, #52] @ 0x34 │ │ │ │ mov r9, r0 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 161e4 │ │ │ │ - ldr.w r2, [sl, #68] @ 0x44 │ │ │ │ + ble.n 17102 │ │ │ │ ldr r3, [r7, #48] @ 0x30 │ │ │ │ - b.n 1606c │ │ │ │ + ldr.w r2, [sl, #68] @ 0x44 │ │ │ │ + b.n 16f56 │ │ │ │ │ │ │ │ -0001620c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00017124 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr.w sl, [pc, #192] @ 162d4 │ │ │ │ - sub sp, #12 │ │ │ │ - mov.w r9, #0 │ │ │ │ - mov r7, r3 │ │ │ │ - add sl, pc │ │ │ │ - mov r3, sl │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ - str.w r9, [sp] │ │ │ │ mov r6, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov.w r9, #0 │ │ │ │ + mov.w r0, #36 @ 0x24 │ │ │ │ + ldr.w sl, [pc, #232] @ 17228 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #12 │ │ │ │ mov r2, r7 │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ + ldr.w r8, [pc, #216] @ 1722c │ │ │ │ + str.w r9, [sp] │ │ │ │ + add sl, pc │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + mov r3, sl │ │ │ │ blx 101b0 │ │ │ │ - ldr.w r8, [pc, #160] @ 162d8 │ │ │ │ mov r1, r0 │ │ │ │ - str r6, [r0, #32] │ │ │ │ strd r4, r9, [r0, #24] │ │ │ │ + add r8, pc │ │ │ │ + str r6, [r0, #32] │ │ │ │ mov r0, r5 │ │ │ │ blx f5d0 │ │ │ │ - ldr r3, [pc, #148] @ (162dc ) │ │ │ │ - add r8, pc │ │ │ │ + ldr r3, [pc, #188] @ (17230 ) │ │ │ │ ldr.w r8, [r8, r3] │ │ │ │ ldr.w fp, [r8] │ │ │ │ cmp.w fp, #0 │ │ │ │ - beq.n 16274 │ │ │ │ - str.w r9, [sp] │ │ │ │ + beq.n 171a0 │ │ │ │ mov r3, sl │ │ │ │ mov r2, r7 │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ + str.w r9, [sp] │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + mov.w r0, #36 @ 0x24 │ │ │ │ blx fp │ │ │ │ mov r1, r0 │ │ │ │ - str r6, [r0, #32] │ │ │ │ - strd r4, r9, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r9, [r1, #24] │ │ │ │ + str r6, [r1, #32] │ │ │ │ blx f5d0 │ │ │ │ - ldr.w fp, [pc, #104] @ 162e0 │ │ │ │ + ldr.w fp, [pc, #144] @ 17234 │ │ │ │ mov.w sl, #0 │ │ │ │ - str.w sl, [sp] │ │ │ │ mov r2, r7 │ │ │ │ - add fp, pc │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ + mov.w r0, #36 @ 0x24 │ │ │ │ + mov.w r9, #1 │ │ │ │ + str.w sl, [sp] │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + add fp, pc │ │ │ │ mov r3, fp │ │ │ │ blx 101b0 │ │ │ │ - mov.w r9, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r6, [r0, #32] │ │ │ │ - str r4, [r0, #24] │ │ │ │ - str.w r9, [r0, #28] │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r9, [r1, #24] │ │ │ │ + str r6, [r1, #32] │ │ │ │ blx f5d0 │ │ │ │ ldr.w r8, [r8] │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 162ce │ │ │ │ - str.w sl, [sp] │ │ │ │ + beq.n 1720e │ │ │ │ mov r3, fp │ │ │ │ mov r2, r7 │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ + str.w sl, [sp] │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + mov.w r0, #36 @ 0x24 │ │ │ │ blx r8 │ │ │ │ mov r1, r0 │ │ │ │ - str r6, [r0, #32] │ │ │ │ - strd r4, r9, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r9, [r1, #24] │ │ │ │ + str r6, [r1, #32] │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w f5cc │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - @ instruction: 0xfb53ffff │ │ │ │ - ldrh r4, [r5, #10] │ │ │ │ - movs r6, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + @ instruction: 0xfaa9ffff │ │ │ │ + subs r4, r1, r1 │ │ │ │ + movs r7, r1 │ │ │ │ lsls r4, r6, #16 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfaefffff │ │ │ │ - push {r4, lr} │ │ │ │ + @ instruction: 0xfa49ffff │ │ │ │ + ldr r3, [r0, #92] @ 0x5c │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov lr, r1 │ │ │ │ mov r1, r2 │ │ │ │ + ldr r4, [r0, #84] @ 0x54 │ │ │ │ sub sp, #16 │ │ │ │ ldr r2, [r0, #100] @ 0x64 │ │ │ │ - ldr r3, [r0, #92] @ 0x5c │ │ │ │ - ldr r4, [r0, #84] @ 0x54 │ │ │ │ + mul.w ip, r4, r3 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str r4, [sp, #12] │ │ │ │ - mul.w ip, r4, r3 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ ldr r4, [r0, #96] @ 0x60 │ │ │ │ + add r1, ip │ │ │ │ strd r3, r4, [sp, #4] │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ - mov.w ip, ip, lsl #2 │ │ │ │ str r3, [sp, #0] │ │ │ │ - add r1, ip │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #72] @ 0x48 │ │ │ │ add.w r0, lr, ip │ │ │ │ blx r4 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr.w r8, [r0, #24] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #28 │ │ │ │ ldr.w r2, [r8] │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 16338 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 172ac │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ mov r4, r1 │ │ │ │ ldr r1, [sp, #72] @ 0x48 │ │ │ │ cmp r4, r2 │ │ │ │ it eq │ │ │ │ cmpeq r6, r1 │ │ │ │ ldr r1, [sp, #68] @ 0x44 │ │ │ │ @@ -9847,2697 +10447,2863 @@ │ │ │ │ moveq r2, #1 │ │ │ │ movne r2, #0 │ │ │ │ cmp r3, r1 │ │ │ │ ite ne │ │ │ │ movne r2, #0 │ │ │ │ andeq.w r2, r2, #1 │ │ │ │ cmp r2, #0 │ │ │ │ - beq.n 16330 │ │ │ │ + beq.n 17294 │ │ │ │ ldrd r3, r2, [sp, #76] @ 0x4c │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r8 │ │ │ │ add.w r9, r3, r2 │ │ │ │ ldr r2, [sp, #92] @ 0x5c │ │ │ │ ldr.w r3, [r8, #12] │ │ │ │ + str.w r9, [sp, #12] │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #60] @ 0x3c │ │ │ │ - strd r9, r2, [sp, #12] │ │ │ │ + str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #56] @ 0x38 │ │ │ │ str r2, [sp, #4] │ │ │ │ - str r1, [sp, #0] │ │ │ │ - ldrd r1, r2, [sp, #84] @ 0x54 │ │ │ │ + mov r2, r1 │ │ │ │ + ldr r1, [sp, #84] @ 0x54 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr r7, [r3, #0] │ │ │ │ mov r3, r6 │ │ │ │ + ldr r2, [sp, #88] @ 0x58 │ │ │ │ blx r7 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 16330 │ │ │ │ - ldr r2, [pc, #88] @ (163e8 ) │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ - ldr r1, [pc, #88] @ (163ec ) │ │ │ │ + beq.n 17294 │ │ │ │ + ldr r2, [pc, #92] @ (17364 ) │ │ │ │ + mov.w r0, #112 @ 0x70 │ │ │ │ + ldr r1, [pc, #92] @ (17368 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc5c │ │ │ │ ldr r3, [r5, #28] │ │ │ │ - str r3, [r0, #64] @ 0x40 │ │ │ │ mov r7, r0 │ │ │ │ + strd r3, r4, [r0, #64] @ 0x40 │ │ │ │ + add.w r4, r0, #8 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - str r3, [r0, #76] @ 0x4c │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r0, #100] @ 0x64 │ │ │ │ + str r6, [r0, #72] @ 0x48 │ │ │ │ + str.w r9, [r0, #96] @ 0x60 │ │ │ │ + str r5, [r0, #104] @ 0x68 │ │ │ │ + mov r0, r4 │ │ │ │ + add.w r5, r8, #16 │ │ │ │ + str r3, [r7, #76] @ 0x4c │ │ │ │ + mov.w r3, #0 │ │ │ │ + str r3, [r7, #100] @ 0x64 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ + str r3, [r7, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - str r3, [r0, #84] @ 0x54 │ │ │ │ + str r3, [r7, #84] @ 0x54 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - str r4, [r0, #68] @ 0x44 │ │ │ │ - add.w r4, r0, #8 │ │ │ │ - str r3, [r0, #88] @ 0x58 │ │ │ │ + str r3, [r7, #88] @ 0x58 │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ - strd r3, r9, [r0, #92] @ 0x5c │ │ │ │ - str r5, [r0, #104] @ 0x68 │ │ │ │ - add.w r5, r8, #16 │ │ │ │ - str r6, [r0, #72] @ 0x48 │ │ │ │ - mov r0, r4 │ │ │ │ + str r3, [r7, #92] @ 0x5c │ │ │ │ blx f7b0 │ │ │ │ ldr.w r3, [r8, #12] │ │ │ │ ldr r0, [sp, #80] @ 0x50 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r5 │ │ │ │ blx faac │ │ │ │ mov r0, r7 │ │ │ │ - b.n 16332 │ │ │ │ - nop │ │ │ │ - vmaxnm.f32 , , │ │ │ │ - asrs r4, r0, #28 │ │ │ │ + b.n 17298 │ │ │ │ + vminnm.f32 , , │ │ │ │ + add r7, pc, #552 @ (adr r7, 17594 ) │ │ │ │ movs r6, r1 │ │ │ │ ldr r3, [r0, #104] @ 0x68 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldr r6, [r0, #68] @ 0x44 │ │ │ │ - ldr r7, [r3, #24] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #8 │ │ │ │ + ldr r7, [r3, #24] │ │ │ │ ldr.w r8, [r1] │ │ │ │ - mov r5, r1 │ │ │ │ mov r0, r6 │ │ │ │ ldr r1, [r7, #8] │ │ │ │ blx fd90 │ │ │ │ ldr r2, [r7, #4] │ │ │ │ - str r2, [sp, #4] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r1, [pc, #20] @ (16428 ) │ │ │ │ mov r0, r5 │ │ │ │ + ldr r1, [pc, #28] @ (173b4 ) │ │ │ │ + str r2, [sp, #4] │ │ │ │ ldr r2, [r4, #88] @ 0x58 │ │ │ │ - str r2, [sp, #0] │ │ │ │ add r1, pc │ │ │ │ + str r2, [sp, #0] │ │ │ │ mov r2, r6 │ │ │ │ blx r8 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - nop │ │ │ │ - str r6, [r6, #56] @ 0x38 │ │ │ │ - movs r5, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + str.w r0, [r4, sp] │ │ │ │ mov ip, r0 │ │ │ │ - push {lr} │ │ │ │ mov r0, r1 │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ + ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ sub sp, #12 │ │ │ │ ldr.w r2, [ip, #104] @ 0x68 │ │ │ │ ldr.w r1, [ip, #80] @ 0x50 │ │ │ │ - ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ ldr r2, [r2, #24] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ strd r3, r1, [sp] │ │ │ │ mul.w r3, r1, r3 │ │ │ │ add.w r1, ip, #100 @ 0x64 │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0001645c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ +000173e8 : │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr.w sl, [pc, #104] @ 164cc │ │ │ │ - sub sp, #8 │ │ │ │ - mov.w r9, #0 │ │ │ │ - adds r7, r3, #2 │ │ │ │ - add sl, pc │ │ │ │ - mov r3, sl │ │ │ │ mov r5, r0 │ │ │ │ - str.w r9, [sp] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + add.w r7, r3, #2 │ │ │ │ mov r6, r1 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ mov r2, r7 │ │ │ │ - movs r0, #32 │ │ │ │ + mov.w r0, #32 │ │ │ │ + ldr.w sl, [pc, #128] @ 17488 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + sub sp, #8 │ │ │ │ + mov.w r9, #0 │ │ │ │ + ldr.w r8, [pc, #120] @ 1748c │ │ │ │ + str.w r9, [sp] │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + add sl, pc │ │ │ │ + mov r3, sl │ │ │ │ blx 101b0 │ │ │ │ - ldr.w r8, [pc, #72] @ 164d0 │ │ │ │ mov r1, r0 │ │ │ │ strd r4, r6, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ - add r8, pc │ │ │ │ blx f5d0 │ │ │ │ - ldr r3, [pc, #60] @ (164d4 ) │ │ │ │ + ldr r3, [pc, #92] @ (17490 ) │ │ │ │ + add r8, pc │ │ │ │ ldr.w r3, [r8, r3] │ │ │ │ ldr.w r8, [r3] │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 164c6 │ │ │ │ - str.w r9, [sp] │ │ │ │ + beq.n 17472 │ │ │ │ mov r3, sl │ │ │ │ mov r2, r7 │ │ │ │ - movs r0, #32 │ │ │ │ + str.w r9, [sp] │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + mov.w r0, #32 │ │ │ │ blx r8 │ │ │ │ mov r1, r0 │ │ │ │ - strd r4, r6, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r6, [r1, #24] │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, lr, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ b.w f5cc │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - mcr2 15, 5, pc, cr11, cr15, {7} @ │ │ │ │ - strh r4, [r4, #56] @ 0x38 │ │ │ │ - movs r6, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + nop │ │ │ │ + mrc2 15, 2, pc, cr5, cr15, {7} │ │ │ │ + asrs r2, r0, #30 │ │ │ │ + movs r7, r1 │ │ │ │ lsls r4, r6, #16 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r2 │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ - sub sp, #20 │ │ │ │ - ldr r2, [r0, #88] @ 0x58 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r2, r1, [r0, #88] @ 0x58 │ │ │ │ cmp r3, #0 │ │ │ │ it eq │ │ │ │ addeq r3, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ ldr.w r8, [r0, #64] @ 0x40 │ │ │ │ cmp r2, #0 │ │ │ │ - ldr r1, [r0, #92] @ 0x5c │ │ │ │ str r2, [sp, #8] │ │ │ │ - ble.n 1659a │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + ble.n 17576 │ │ │ │ cmp.w r8, #1 │ │ │ │ - ble.n 1659a │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + ble.n 17576 │ │ │ │ ldr.w ip, [r0, #80] @ 0x50 │ │ │ │ mov r4, r0 │ │ │ │ cmp ip, r3 │ │ │ │ - ble.n 1659a │ │ │ │ + ble.n 17576 │ │ │ │ ldr r5, [r4, #84] @ 0x54 │ │ │ │ ldr r4, [r4, #100] @ 0x64 │ │ │ │ ldrd r2, r0, [r0, #68] @ 0x44 │ │ │ │ cmp r5, #1 │ │ │ │ ldr r4, [r4, #0] │ │ │ │ - bne.n 165a0 │ │ │ │ + bne.n 1758e │ │ │ │ add ip, r2 │ │ │ │ - lsls r5, r2, #2 │ │ │ │ + mov.w r5, r2, lsl #2 │ │ │ │ add r2, r3 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ add.w r9, r0, #4294967295 @ 0xffffffff │ │ │ │ mov.w fp, ip, lsl #2 │ │ │ │ add.w sl, r4, r3, lsl #3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ mov r0, fp │ │ │ │ str r2, [sp, #12] │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ ldr.w ip, [sp, #12] │ │ │ │ - adds r4, r0, r6 │ │ │ │ + add.w r4, r0, r6 │ │ │ │ mov fp, r9 │ │ │ │ mov.w lr, #1 │ │ │ │ strd r1, r2, [sp] │ │ │ │ + add.w r2, sl, fp, lsl #3 │ │ │ │ add.w r3, r6, ip │ │ │ │ add.w r1, r7, ip │ │ │ │ - add.w r2, sl, fp, lsl #3 │ │ │ │ vldr s12, [r2, #-8] │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ vldr s11, [r3] │ │ │ │ vldr s15, [r2, #-12] │ │ │ │ vldr s13, [r1] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstmia r3!, {s14} │ │ │ │ cmp r3, r4 │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 1654e │ │ │ │ + bne.n 17524 │ │ │ │ add.w lr, lr, #1 │ │ │ │ add fp, r9 │ │ │ │ - adds r4, r3, r5 │ │ │ │ - add ip, r5 │ │ │ │ cmp r8, lr │ │ │ │ - bne.n 16542 │ │ │ │ + add.w r4, r3, r5 │ │ │ │ + add ip, r5 │ │ │ │ + bne.n 17518 │ │ │ │ ldrd r1, r2, [sp] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r6, r1 │ │ │ │ add r7, r1 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 16532 │ │ │ │ + bne.n 17506 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - add.w sl, r0, #4294967295 @ 0xffffffff │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w fp, r2, lsl #2 │ │ │ │ + add.w sl, r0, #4294967295 @ 0xffffffff │ │ │ │ add r0, ip │ │ │ │ mla r2, r3, r5, r2 │ │ │ │ - subs r0, #1 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ sub.w r3, r3, ip │ │ │ │ - mov.w sl, sl, lsl #3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ add.w r0, r4, r0, lsl #3 │ │ │ │ - str r2, [sp, #12] │ │ │ │ - lsls r4, r5, #2 │ │ │ │ + mov.w sl, sl, lsl #3 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ mov.w r9, r3, lsl #3 │ │ │ │ - movs r2, #0 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + mov.w r2, #0 │ │ │ │ ldr.w ip, [sp, #12] │ │ │ │ mov r5, r0 │ │ │ │ mov.w lr, #1 │ │ │ │ strd r1, r2, [sp] │ │ │ │ add.w r1, r6, ip │ │ │ │ add.w r2, r7, ip │ │ │ │ add.w r3, r5, r9 │ │ │ │ - vldr s11, [r3, #-4] │ │ │ │ - adds r3, #8 │ │ │ │ vldr s12, [r2] │ │ │ │ + add.w r3, r3, #8 │ │ │ │ vldr s13, [r3, #-16] │ │ │ │ + vldr s11, [r3, #-12] │ │ │ │ cmp r3, r5 │ │ │ │ vldr s15, [r1] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, r4 │ │ │ │ - bne.n 165e2 │ │ │ │ + bne.n 175d8 │ │ │ │ add.w lr, lr, #1 │ │ │ │ add.w r5, r3, sl │ │ │ │ - add ip, fp │ │ │ │ cmp r8, lr │ │ │ │ - bne.n 165d6 │ │ │ │ + add ip, fp │ │ │ │ + bne.n 175cc │ │ │ │ ldrd r1, r2, [sp] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r6, r1 │ │ │ │ add r7, r1 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 165c8 │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - mov r7, r0 │ │ │ │ + bne.n 175be │ │ │ │ + b.n 17576 │ │ │ │ + nop │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ ldr r5, [r0, #84] @ 0x54 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #12 │ │ │ │ - mov r6, r1 │ │ │ │ - mov r4, r2 │ │ │ │ + mov r7, r0 │ │ │ │ mul.w r5, r3, r5 │ │ │ │ - bl 164d8 │ │ │ │ + bl 17494 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ - lsls r2, r5, #2 │ │ │ │ - adds r3, r6, r2 │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ + add.w r3, r6, r2 │ │ │ │ add r2, r4 │ │ │ │ - str r2, [sp, #0] │ │ │ │ mov r1, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - nop │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r3, [r0, #84] @ 0x54 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ + mov r5, r1 │ │ │ │ + ldr r2, [r0, #76] @ 0x4c │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #12 │ │ │ │ ldr r0, [r0, #96] @ 0x60 │ │ │ │ - ldr r2, [r4, #76] @ 0x4c │ │ │ │ - mov r5, r1 │ │ │ │ - ldr r3, [r4, #84] @ 0x54 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ add.w r2, r6, ip │ │ │ │ - str r2, [sp, #0] │ │ │ │ add.w r3, r1, ip │ │ │ │ - ldr r7, [r0, #56] @ 0x38 │ │ │ │ mov r1, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + ldr r7, [r0, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ - b.n 164d8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ + b.n 17494 │ │ │ │ nop │ │ │ │ mov r3, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r0, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - sub sp, #16 │ │ │ │ ldr r2, [r3, #108] @ 0x6c │ │ │ │ + sub sp, #16 │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 166c8 │ │ │ │ - ldr r2, [pc, #32] @ (166d0 ) │ │ │ │ + beq.n 176ee │ │ │ │ + ldr r2, [pc, #32] @ (176f4 ) │ │ │ │ add r2, pc │ │ │ │ ldr r1, [r3, #96] @ 0x60 │ │ │ │ str r1, [sp, #8] │ │ │ │ ldr r1, [r3, #88] @ 0x58 │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r3, #72] @ 0x48 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #20] @ (166d4 ) │ │ │ │ + ldr r1, [pc, #20] @ (176f8 ) │ │ │ │ ldr r3, [r3, #64] @ 0x40 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r2, [pc, #12] @ (166d8 ) │ │ │ │ + ldr r2, [pc, #12] @ (176fc ) │ │ │ │ add r2, pc │ │ │ │ - b.n 166b0 │ │ │ │ - nop │ │ │ │ - str r2, [r0, #12] │ │ │ │ - movs r5, r1 │ │ │ │ - str r0, [r6, #16] │ │ │ │ - movs r5, r1 │ │ │ │ - str r2, [r4, #8] │ │ │ │ - movs r5, r1 │ │ │ │ + b.n 176d6 │ │ │ │ + @ instruction: 0xf4ac000d │ │ │ │ + adds.w r0, sl, #9240576 @ 0x8d0000 │ │ │ │ + eor.w r0, ip, #9240576 @ 0x8d0000 │ │ │ │ ldr r0, [r0, #96] @ 0x60 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r5, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #8 │ │ │ │ - ldrd r8, r1, [sp, #44] @ 0x2c │ │ │ │ + ldrd r7, r1, [sp, #44] @ 0x2c │ │ │ │ cmp r2, r3 │ │ │ │ it eq │ │ │ │ - cmpeq r8, r1 │ │ │ │ - bne.n 167f0 │ │ │ │ + cmpeq r7, r1 │ │ │ │ + bne.w 17830 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #28 │ │ │ │ - bmi.n 167f0 │ │ │ │ + bmi.n 17830 │ │ │ │ mov r1, r2 │ │ │ │ mov r6, r0 │ │ │ │ mov r0, r5 │ │ │ │ mov r4, r2 │ │ │ │ blx fb04 │ │ │ │ - strd r8, r8, [sp] │ │ │ │ ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r8, r0 │ │ │ │ + strd r7, r7, [sp] │ │ │ │ ldr r0, [sp, #56] @ 0x38 │ │ │ │ mov r1, r2 │ │ │ │ blx f5dc │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov r1, r0 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r0, [sp, #64] @ 0x40 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ ldr r2, [sp, #60] @ 0x3c │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add r2, r3 │ │ │ │ add r3, r0 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r8 │ │ │ │ strd r2, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #68] @ 0x44 │ │ │ │ blx ff40 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 167ec │ │ │ │ + beq.n 1782c │ │ │ │ ldr r3, [r6, #12] │ │ │ │ cmp r3, #1 │ │ │ │ - beq.n 167f8 │ │ │ │ - ldr r2, [pc, #172] @ (16800 ) │ │ │ │ + beq.n 17844 │ │ │ │ + ldr r2, [pc, #200] @ (1784c ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #172] @ (16804 ) │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ + ldr r1, [pc, #200] @ (17850 ) │ │ │ │ + mov.w r0, #112 @ 0x70 │ │ │ │ add r1, pc │ │ │ │ blx fc5c │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ - str r3, [r0, #72] @ 0x48 │ │ │ │ - mov ip, r0 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ vmov.f64 d6, #32 @ 0x41000000 8.0 │ │ │ │ - str r3, [r0, #84] @ 0x54 │ │ │ │ - vmov.f64 d4, #16 @ 0x40800000 4.0 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - ldr r2, [sp, #56] @ 0x38 │ │ │ │ - strd r3, r8, [r0, #88] @ 0x58 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - str r3, [r0, #76] @ 0x4c │ │ │ │ - add r3, r2 │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ - ldr r3, [r6, #12] │ │ │ │ + mov r3, r0 │ │ │ │ strd r5, r4, [r0, #64] @ 0x40 │ │ │ │ - subs r5, #1 │ │ │ │ - str r3, [r0, #108] @ 0x6c │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r0, #100] @ 0x64 │ │ │ │ - subs r3, r2, #1 │ │ │ │ - add.w r4, r7, #8 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + vmov.f64 d4, #16 @ 0x40800000 4.0 │ │ │ │ + ldr r1, [sp, #56] @ 0x38 │ │ │ │ + str r2, [r0, #72] @ 0x48 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ + str r2, [r0, #84] @ 0x54 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + strd r7, r8, [r0, #92] @ 0x5c │ │ │ │ str r6, [r0, #104] @ 0x68 │ │ │ │ - str r7, [r0, #96] @ 0x60 │ │ │ │ - mul.w r5, r3, r5 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - mul.w r5, r3, r5 │ │ │ │ + str r2, [r0, #88] @ 0x58 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ + str r2, [r0, #76] @ 0x4c │ │ │ │ + add r2, r1 │ │ │ │ + str r2, [r0, #80] @ 0x50 │ │ │ │ + ldr r2, [r6, #12] │ │ │ │ + str r2, [r0, #108] @ 0x6c │ │ │ │ + mov.w r2, #0 │ │ │ │ + str r2, [r0, #100] @ 0x64 │ │ │ │ + add.w r2, r1, #4294967295 @ 0xffffffff │ │ │ │ + mul.w r5, r2, r5 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + mul.w r5, r2, r5 │ │ │ │ vmov s15, r5 │ │ │ │ - add.w r5, r0, #8 │ │ │ │ - ldmia r4!, {r0, r1, r2, r3} │ │ │ │ + ldrd r4, r5, [r8, #8] │ │ │ │ + strd r4, r5, [r0, #8] │ │ │ │ + ldrd r4, r5, [r8, #16] │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ - stmia r5!, {r0, r1, r2, r3} │ │ │ │ + strd r4, r5, [r0, #16] │ │ │ │ + vldr d5, [r0, #16] │ │ │ │ vmul.f64 d6, d7, d6 │ │ │ │ - ldmia.w r4, {r0, r1, r2, r3} │ │ │ │ - stmia.w r5, {r0, r1, r2, r3} │ │ │ │ - vldr d5, [ip, #16] │ │ │ │ - mov r0, ip │ │ │ │ + ldrd r4, r5, [r8, #24] │ │ │ │ + strd r4, r5, [r0, #24] │ │ │ │ vadd.f64 d5, d5, d6 │ │ │ │ - vstr d5, [ip, #16] │ │ │ │ - vldr d5, [ip, #8] │ │ │ │ + ldrd r0, r1, [r8, #32] │ │ │ │ + vstr d5, [r3, #16] │ │ │ │ + vldr d5, [r3, #8] │ │ │ │ + strd r0, r1, [r3, #32] │ │ │ │ + mov r0, r3 │ │ │ │ vmla.f64 d5, d7, d4 │ │ │ │ - vldr d7, [ip, #32] │ │ │ │ + vldr d7, [r3, #32] │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ - vstr d7, [ip, #32] │ │ │ │ - vstr d5, [ip, #8] │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + vstr d5, [r3, #8] │ │ │ │ + vstr d7, [r3, #32] │ │ │ │ + b.n 17834 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldr r2, [pc, #12] @ (16808 ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + ldr r2, [pc, #12] @ (17854 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 16756 │ │ │ │ + b.n 17786 │ │ │ │ nop │ │ │ │ - vmaxnm.f32 , , │ │ │ │ - asrs r6, r1, #13 │ │ │ │ + mcr2 15, 7, pc, cr13, cr15, {7} @ │ │ │ │ + add r3, pc, #112 @ (adr r3, 178c4 ) │ │ │ │ movs r6, r1 │ │ │ │ - mrc2 15, 1, pc, cr11, cr15, {7} │ │ │ │ - push {r4, r5, lr} │ │ │ │ + stc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #96] @ 0x60 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ - ldr r2, [r4, #72] @ 0x48 │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ add.w r1, r4, #100 @ 0x64 │ │ │ │ - strd r2, r3, [sp] │ │ │ │ mov r0, r5 │ │ │ │ + ldr r2, [r4, #72] @ 0x48 │ │ │ │ + strd r2, r3, [sp] │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - ldr r2, [pc, #8] @ (16838 ) │ │ │ │ + ldr r2, [pc, #20] @ (17894 ) │ │ │ │ add r2, pc │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - add r0, sp, #584 @ 0x248 │ │ │ │ - movs r5, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + subs r4, #80 @ 0x50 │ │ │ │ + movs r6, r1 │ │ │ │ │ │ │ │ -0001683c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - movs r5, #0 │ │ │ │ - ldr.w r8, [pc, #128] @ 168c4 │ │ │ │ - sub sp, #8 │ │ │ │ +00017898 : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + mov.w r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - add r8, pc │ │ │ │ - movs r2, #1 │ │ │ │ - mov r3, r8 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #24 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + sub sp, #8 │ │ │ │ + mov.w r0, #24 │ │ │ │ + ldr.w r8, [pc, #148] @ 1794c │ │ │ │ str r5, [sp, #0] │ │ │ │ + ldr r6, [pc, #144] @ (17950 ) │ │ │ │ + add r8, pc │ │ │ │ + mov r3, r8 │ │ │ │ blx 101b0 │ │ │ │ - ldr r6, [pc, #108] @ (168c8 ) │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5d0 │ │ │ │ - ldr r3, [pc, #100] @ (168cc ) │ │ │ │ + ldr r3, [pc, #132] @ (17954 ) │ │ │ │ add r6, pc │ │ │ │ ldr r6, [r6, r3] │ │ │ │ ldr r7, [r6, #0] │ │ │ │ - cbz r7, 16882 │ │ │ │ + cbz r7, 178f0 │ │ │ │ mov r1, r5 │ │ │ │ mov r3, r8 │ │ │ │ - movs r2, #1 │ │ │ │ - movs r0, #24 │ │ │ │ str r5, [sp, #0] │ │ │ │ + mov.w r2, #1 │ │ │ │ + mov.w r0, #24 │ │ │ │ blx r7 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5d0 │ │ │ │ - ldr r7, [pc, #76] @ (168d0 ) │ │ │ │ - movs r5, #0 │ │ │ │ + ldr r7, [pc, #100] @ (17958 ) │ │ │ │ + mov.w r5, #0 │ │ │ │ + mov.w r0, #24 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ + str r5, [sp, #0] │ │ │ │ add r7, pc │ │ │ │ - movs r0, #24 │ │ │ │ mov r3, r7 │ │ │ │ - str r5, [sp, #0] │ │ │ │ blx 101b0 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5d0 │ │ │ │ ldr r6, [r6, #0] │ │ │ │ - cbz r6, 168bc │ │ │ │ + cbz r6, 1793a │ │ │ │ mov r1, r5 │ │ │ │ mov r3, r7 │ │ │ │ - mov r2, r5 │ │ │ │ str r5, [sp, #0] │ │ │ │ - movs r0, #24 │ │ │ │ + mov r2, r5 │ │ │ │ + mov.w r0, #24 │ │ │ │ blx r6 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ b.w f5cc │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ nop │ │ │ │ - mrc2 15, 4, pc, cr7, cr15, {7} │ │ │ │ - strh r6, [r1, #26] │ │ │ │ - movs r6, r1 │ │ │ │ + mcr2 15, 2, pc, cr7, cr15, {7} @ │ │ │ │ + asrs r4, r4, #11 │ │ │ │ + movs r7, r1 │ │ │ │ lsls r4, r6, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mrc2 15, 2, pc, cr7, cr15, {7} │ │ │ │ - push {r4, lr} │ │ │ │ + mcr2 15, 0, pc, cr5, cr15, {7} @ │ │ │ │ mov r2, r0 │ │ │ │ - mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ ldr r3, [r2, #100] @ 0x64 │ │ │ │ + mov r0, r1 │ │ │ │ + ldr r1, [pc, #20] @ (17980 ) │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r2, #72] @ 0x48 │ │ │ │ + add r1, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - ldr r1, [pc, #12] @ (168f4 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r2, #64] @ 0x40 │ │ │ │ - add r1, pc │ │ │ │ ldr r2, [r2, #96] @ 0x60 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrsh r6, [r4, r4] │ │ │ │ - movs r5, r1 │ │ │ │ + nop │ │ │ │ + @ instruction: 0xf2b2000d │ │ │ │ ldr r0, [r0, #100] @ 0x64 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #12 │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq r4, r3 │ │ │ │ - bne.n 1691c │ │ │ │ + bne.n 179b4 │ │ │ │ ldr r7, [r0, #24] │ │ │ │ mov r6, r0 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ cmp r3, r7 │ │ │ │ - bge.n 16924 │ │ │ │ - movs r0, #0 │ │ │ │ + bge.n 179cc │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r5, r1 │ │ │ │ mov r0, r3 │ │ │ │ mov r1, r7 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 1691c │ │ │ │ + bne.n 179b4 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ cmp r5, #63 @ 0x3f │ │ │ │ ite gt │ │ │ │ movgt r3, #1 │ │ │ │ movle r3, #0 │ │ │ │ cmp r5, r2 │ │ │ │ it gt │ │ │ │ movgt r3, #0 │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 1691c │ │ │ │ + beq.n 179b4 │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bpl.n 1695a │ │ │ │ + bpl.n 17a02 │ │ │ │ mul.w r3, r2, r5 │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - blt.n 1691c │ │ │ │ + blt.n 179b4 │ │ │ │ add.w r9, r5, #16 │ │ │ │ mul.w r0, r7, r9 │ │ │ │ - lsls r0, r0, #3 │ │ │ │ + mov.w r0, r0, lsl #3 │ │ │ │ blx 1008c │ │ │ │ - movs r2, #2 │ │ │ │ + mov.w r2, #2 │ │ │ │ mov r8, r0 │ │ │ │ mov r1, r2 │ │ │ │ mov r0, r5 │ │ │ │ blx fb04 │ │ │ │ mov.w r2, r9, lsl #1 │ │ │ │ mov r7, r0 │ │ │ │ - mov r1, r2 │ │ │ │ ldr r0, [r6, #24] │ │ │ │ + mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ add.w r3, r8, #4 │ │ │ │ mov r1, r0 │ │ │ │ mov r2, r8 │ │ │ │ mov r0, r7 │ │ │ │ strd r8, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #76] @ 0x4c │ │ │ │ blx ff40 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r8 │ │ │ │ blx ff78 │ │ │ │ cmp r7, #0 │ │ │ │ - beq.n 16a32 │ │ │ │ - ldr r2, [pc, #144] @ (16a3c ) │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ - ldr r1, [pc, #144] @ (16a40 ) │ │ │ │ + beq.n 17af0 │ │ │ │ + ldr r2, [pc, #160] @ (17af8 ) │ │ │ │ + mov.w r0, #112 @ 0x70 │ │ │ │ + ldr r1, [pc, #160] @ (17afc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc5c │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - str r3, [r0, #72] @ 0x48 │ │ │ │ - subs r1, r5, #1 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - mov ip, r0 │ │ │ │ - str r3, [r0, #76] @ 0x4c │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ vmov.f64 d6, #32 @ 0x41000000 8.0 │ │ │ │ - ldr r3, [r6, #24] │ │ │ │ + mov r3, r0 │ │ │ │ + strd r5, r4, [r0, #64] @ 0x40 │ │ │ │ vmov.f64 d4, #16 @ 0x40800000 4.0 │ │ │ │ - str r3, [r0, #96] @ 0x60 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - str r3, [r0, #88] @ 0x58 │ │ │ │ - ldrd r2, r3, [sp, #60] @ 0x3c │ │ │ │ - str r4, [r0, #68] @ 0x44 │ │ │ │ - add.w r4, r7, #8 │ │ │ │ - str r5, [r0, #64] @ 0x40 │ │ │ │ - add r3, r2 │ │ │ │ - str r3, [r0, #92] @ 0x5c │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - add.w r5, r0, #8 │ │ │ │ - str r6, [r0, #108] @ 0x6c │ │ │ │ - subs r3, #1 │ │ │ │ + ldr r1, [sp, #60] @ 0x3c │ │ │ │ + str r2, [r0, #72] @ 0x48 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ + str r2, [r0, #76] @ 0x4c │ │ │ │ + ldr r2, [r6, #24] │ │ │ │ str r7, [r0, #100] @ 0x64 │ │ │ │ - mul.w r1, r3, r1 │ │ │ │ + str r6, [r0, #108] @ 0x6c │ │ │ │ + str r2, [r0, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ + str r2, [r0, #88] @ 0x58 │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + add r2, r1 │ │ │ │ + add.w r1, r5, #4294967295 @ 0xffffffff │ │ │ │ + ldrd r4, r5, [r7, #8] │ │ │ │ + str r2, [r0, #92] @ 0x5c │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + strd r4, r5, [r0, #8] │ │ │ │ + ldrd r4, r5, [r7, #16] │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + mul.w r1, r2, r1 │ │ │ │ + strd r4, r5, [r0, #16] │ │ │ │ + vldr d5, [r0, #16] │ │ │ │ vmov s15, r1 │ │ │ │ - ldmia r4!, {r0, r1, r2, r3} │ │ │ │ + ldrd r4, r5, [r7, #24] │ │ │ │ + strd r4, r5, [r0, #24] │ │ │ │ + ldrd r0, r1, [r7, #32] │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ - stmia r5!, {r0, r1, r2, r3} │ │ │ │ + strd r0, r1, [r3, #32] │ │ │ │ + mov r0, r3 │ │ │ │ vmul.f64 d6, d7, d6 │ │ │ │ - ldmia.w r4, {r0, r1, r2, r3} │ │ │ │ - stmia.w r5, {r0, r1, r2, r3} │ │ │ │ - vldr d5, [ip, #16] │ │ │ │ - mov r0, ip │ │ │ │ vadd.f64 d5, d5, d6 │ │ │ │ - vstr d5, [ip, #16] │ │ │ │ - vldr d5, [ip, #8] │ │ │ │ + vstr d5, [r3, #16] │ │ │ │ + vldr d5, [r3, #8] │ │ │ │ vmla.f64 d5, d7, d4 │ │ │ │ - vldr d7, [ip, #32] │ │ │ │ + vldr d7, [r3, #32] │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ - vstr d7, [ip, #32] │ │ │ │ - vstr d5, [ip, #8] │ │ │ │ - b.n 1691e │ │ │ │ + vstr d5, [r3, #8] │ │ │ │ + vstr d7, [r3, #32] │ │ │ │ + b.n 179b8 │ │ │ │ mov r0, r7 │ │ │ │ blx f928 │ │ │ │ - b.n 1691c │ │ │ │ - nop │ │ │ │ - lsls r3, r2, #2 │ │ │ │ + b.n 179b4 │ │ │ │ + lsls r1, r4, #2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r1, #4 │ │ │ │ + add r0, pc, #360 @ (adr r0, 17c68 ) │ │ │ │ movs r6, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r0 │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ - adds r3, #16 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ strd r1, r2, [sp, #52] @ 0x34 │ │ │ │ ldr r2, [r0, #96] @ 0x60 │ │ │ │ mul.w r0, r2, r3 │ │ │ │ - lsls r0, r0, #3 │ │ │ │ + mov.w r0, r0, lsl #3 │ │ │ │ blx 1008c │ │ │ │ ldr r3, [r7, #88] @ 0x58 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ mov r2, r3 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r7, #92] @ 0x5c │ │ │ │ str r0, [sp, #92] @ 0x5c │ │ │ │ cmp r2, r3 │ │ │ │ - bge.w 16b88 │ │ │ │ + bge.w 17c6a │ │ │ │ ldr.w r8, [r7, #96] @ 0x60 │ │ │ │ - adds r2, r0, #4 │ │ │ │ + add.w r2, r0, #4 │ │ │ │ str r2, [sp, #88] @ 0x58 │ │ │ │ mov r5, r8 │ │ │ │ mov r8, r0 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r2, [r7, #64] @ 0x40 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r6, [r7, #76] @ 0x4c │ │ │ │ - adds r1, r3, r5 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 16b94 │ │ │ │ + add.w r1, r3, r5 │ │ │ │ + ble.w 17c88 │ │ │ │ cmp r1, r3 │ │ │ │ - ble.w 16b94 │ │ │ │ + ble.w 17c88 │ │ │ │ ldr r3, [r7, #68] @ 0x44 │ │ │ │ add.w sl, r2, #16 │ │ │ │ - ldr.w fp, [r7, #104] @ 0x68 │ │ │ │ mov.w r9, r6, lsl #2 │ │ │ │ mov.w ip, #0 │ │ │ │ - str r1, [sp, #32] │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov lr, r8 │ │ │ │ + str r1, [sp, #32] │ │ │ │ + ldr.w fp, [r7, #104] @ 0x68 │ │ │ │ strd r5, r8, [sp, #72] @ 0x48 │ │ │ │ - str r6, [sp, #80] @ 0x50 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ + strd r6, r7, [sp, #80] @ 0x50 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r3, r2, [sp, #60] @ 0x3c │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ mul.w r3, r3, r6 │ │ │ │ - str r7, [sp, #84] @ 0x54 │ │ │ │ + mov.w r0, r3, lsl #2 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - lsls r0, r3, #2 │ │ │ │ mov.w r3, sl, lsl #3 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - mov r3, r9 │ │ │ │ mov sl, fp │ │ │ │ mov r1, r0 │ │ │ │ + str r3, [sp, #28] │ │ │ │ + mov r3, r9 │ │ │ │ mov r9, ip │ │ │ │ mov fp, r3 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - mov r6, lr │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + mov r6, lr │ │ │ │ mov r5, ip │ │ │ │ + strd r1, lr, [sp, #40] @ 0x28 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + str.w ip, [sp, #48] @ 0x30 │ │ │ │ add.w r8, r3, r1 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - strd r1, lr, [sp, #40] @ 0x28 │ │ │ │ - adds r7, r3, r1 │ │ │ │ + add.w r7, r3, r1 │ │ │ │ mov r3, r9 │ │ │ │ mov r9, sl │ │ │ │ mov sl, r3 │ │ │ │ - str.w ip, [sp, #48] @ 0x30 │ │ │ │ - ldr.w r3, [r9, #8] │ │ │ │ - mov r2, r6 │ │ │ │ vldr s1, [r7] │ │ │ │ + mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ - vldr s0, [r8] │ │ │ │ mov r0, r9 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + vldr s0, [r8] │ │ │ │ + add r5, sl │ │ │ │ + add r8, fp │ │ │ │ + add r7, fp │ │ │ │ + ldr.w r3, [r9, #8] │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - adds r4, #1 │ │ │ │ - add r8, fp │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - add r7, fp │ │ │ │ - add r5, sl │ │ │ │ cmp r3, r4 │ │ │ │ - bne.n 16aec │ │ │ │ + bne.n 17bc6 │ │ │ │ mov r3, sl │ │ │ │ - ldr.w ip, [sp, #48] @ 0x30 │ │ │ │ + ldrd lr, ip, [sp, #44] @ 0x2c │ │ │ │ mov sl, r9 │ │ │ │ add.w r9, r3, #1 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - ldrd r1, lr, [sp, #40] @ 0x28 │ │ │ │ + ldrd r3, r1, [sp, #36] @ 0x24 │ │ │ │ + add.w lr, lr, #8 │ │ │ │ add ip, r3 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - add.w lr, lr, #8 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ cmp r3, r9 │ │ │ │ - bne.n 16ace │ │ │ │ + bne.n 17ba6 │ │ │ │ ldrd r5, r8, [sp, #72] @ 0x48 │ │ │ │ ldrd r6, r7, [sp, #80] @ 0x50 │ │ │ │ mov r3, r8 │ │ │ │ - ldr r0, [r7, #100] @ 0x64 │ │ │ │ mov r1, r8 │ │ │ │ ldr r2, [sp, #88] @ 0x58 │ │ │ │ + ldr r0, [r7, #100] @ 0x64 │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r9, r2 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - movs r0, #2 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ - ldrd r3, r1, [r7, #64] @ 0x40 │ │ │ │ - strd r3, r0, [sp, #12] │ │ │ │ - ldr r0, [sp, #52] @ 0x34 │ │ │ │ - adds r3, #16 │ │ │ │ - str r1, [sp, #20] │ │ │ │ - str r6, [sp, #8] │ │ │ │ + mov.w r0, #2 │ │ │ │ + ldr r1, [r7, #68] @ 0x44 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + ldr r3, [r7, #64] @ 0x40 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + strd r6, r3, [sp, #8] │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ + strd r0, r1, [sp, #16] │ │ │ │ mov r1, r9 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ - strd r5, r3, [sp] │ │ │ │ + ldr r0, [sp, #52] @ 0x34 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ add r3, r2 │ │ │ │ add r2, r0 │ │ │ │ mov r0, r8 │ │ │ │ blx 10124 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r5, [r7, #96] @ 0x60 │ │ │ │ add r3, r5 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ mov r2, r3 │ │ │ │ ldr r3, [r7, #92] @ 0x5c │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ cmp r3, r2 │ │ │ │ - bgt.w 16a7c │ │ │ │ + bgt.w 17b4e │ │ │ │ ldr r0, [sp, #92] @ 0x5c │ │ │ │ add sp, #100 @ 0x64 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ mul.w r3, r3, r6 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - b.n 16b3c │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + b.n 17c16 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r0, #100] @ 0x64 │ │ │ │ - mov r4, r1 │ │ │ │ blx fe04 │ │ │ │ - cbnz r4, 16bb4 │ │ │ │ + cbnz r4, 17cb4 │ │ │ │ ldr r0, [r5, #104] @ 0x68 │ │ │ │ blx fa0c │ │ │ │ str r4, [r5, #104] @ 0x68 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ ldr r3, [r5, #64] @ 0x40 │ │ │ │ - movs r0, #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ ldr r1, [r5, #72] @ 0x48 │ │ │ │ mul.w r1, r3, r1 │ │ │ │ blx fec0 │ │ │ │ mov r4, r0 │ │ │ │ str r4, [r5, #104] @ 0x68 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ │ │ │ │ -00016bc8 : │ │ │ │ - ldr r2, [pc, #136] @ (16c54 ) │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r0 │ │ │ │ - ldr r1, [pc, #132] @ (16c58 ) │ │ │ │ +00017cd0 : │ │ │ │ + ldr r2, [pc, #180] @ (17d88 ) │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + ldr r1, [pc, #180] @ (17d8c ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldr.w fp, [pc, #172] @ 17d90 │ │ │ │ add r2, pc │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ sub sp, #28 │ │ │ │ - ldr.w fp, [pc, #132] @ 16c5c │ │ │ │ - ldr.w sl, [pc, #132] @ 16c60 │ │ │ │ + mov r9, r0 │ │ │ │ ldr r3, [r2, r1] │ │ │ │ + ldr.w sl, [pc, #156] @ 17d94 │ │ │ │ add fp, pc │ │ │ │ - add sl, pc │ │ │ │ add.w r6, fp, #28 │ │ │ │ - str r3, [sp, #12] │ │ │ │ + strd r3, r6, [sp, #12] │ │ │ │ add.w r3, fp, #48 @ 0x30 │ │ │ │ - strd r6, fp, [sp, #16] │ │ │ │ + str.w fp, [sp, #20] │ │ │ │ + add sl, pc │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov.w r8, #0 │ │ │ │ add.w r4, r3, #28 │ │ │ │ ldr.w r7, [fp] │ │ │ │ mov r3, sl │ │ │ │ + mov.w r2, #1 │ │ │ │ + mov.w r0, #28 │ │ │ │ ldr.w r5, [r4], #4 │ │ │ │ - movs r2, #1 │ │ │ │ - mov r1, r7 │ │ │ │ - movs r0, #28 │ │ │ │ str.w r8, [sp] │ │ │ │ + mov r1, r7 │ │ │ │ blx 101b0 │ │ │ │ mov r1, r0 │ │ │ │ - str r5, [r0, #24] │ │ │ │ mov r0, r9 │ │ │ │ + str r5, [r1, #24] │ │ │ │ blx f5d0 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r6, [r3, #0] │ │ │ │ - cbz r6, 16c3e │ │ │ │ + cbz r6, 17d60 │ │ │ │ mov r1, r7 │ │ │ │ mov r3, sl │ │ │ │ - movs r2, #1 │ │ │ │ - movs r0, #28 │ │ │ │ str.w r8, [sp] │ │ │ │ + mov.w r2, #1 │ │ │ │ + mov.w r0, #28 │ │ │ │ blx r6 │ │ │ │ mov r1, r0 │ │ │ │ - str r5, [r0, #24] │ │ │ │ mov r0, r9 │ │ │ │ + str r5, [r1, #24] │ │ │ │ blx f5d0 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 16bfe │ │ │ │ + bne.n 17d18 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ add.w fp, fp, #4 │ │ │ │ cmp fp, r3 │ │ │ │ - bne.n 16bf4 │ │ │ │ + bne.n 17d0e │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldrb r2, [r4, #31] │ │ │ │ - movs r6, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + lsrs r0, r2, #27 │ │ │ │ + movs r7, r1 │ │ │ │ lsls r4, r6, #16 │ │ │ │ movs r0, r0 │ │ │ │ - add r4, pc, #928 @ (adr r4, 17000 ) │ │ │ │ - movs r5, r1 │ │ │ │ - ldc2 15, cr15, [fp, #-1020] @ 0xfffffc04 │ │ │ │ - push {r4, lr} │ │ │ │ + adds r7, #224 @ 0xe0 │ │ │ │ + movs r6, r1 │ │ │ │ + ldc2l 15, cr15, [pc], #-1020 @ 1799c │ │ │ │ mov ip, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #24 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ ldr.w r3, [ip, #88] @ 0x58 │ │ │ │ + sub sp, #24 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr.w r3, [ip, #84] @ 0x54 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [ip, #80] @ 0x50 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [ip, #64] @ 0x40 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldr.w r4, [ip, #92] @ 0x5c │ │ │ │ blx r4 │ │ │ │ add sp, #24 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r7, r2 │ │ │ │ + mov r2, r3 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ mov r9, r3 │ │ │ │ - ldr r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r5, [r4, #80] @ 0x50 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #24 │ │ │ │ - ldr r5, [r0, #80] @ 0x50 │ │ │ │ - mov r4, r0 │ │ │ │ mov sl, r1 │ │ │ │ - subs r5, #1 │ │ │ │ - mov r7, r2 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - mov r2, r9 │ │ │ │ - ldr.w r8, [sp, #56] @ 0x38 │ │ │ │ + ldr r3, [r4, #88] @ 0x58 │ │ │ │ mov r1, r7 │ │ │ │ - ldr r3, [r0, #84] @ 0x54 │ │ │ │ + mov r0, sl │ │ │ │ + ldr.w r8, [sp, #56] @ 0x38 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + str r3, [sp, #16] │ │ │ │ + ldr r3, [r4, #84] @ 0x54 │ │ │ │ strd r5, r3, [sp, #8] │ │ │ │ - ldr r3, [r0, #68] @ 0x44 │ │ │ │ + ldr r3, [r4, #68] @ 0x44 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [r0, #64] @ 0x40 │ │ │ │ - mov r0, sl │ │ │ │ + ldr r3, [r4, #64] @ 0x40 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ ldr r6, [r4, #92] @ 0x5c │ │ │ │ blx r6 │ │ │ │ - ldr r3, [r4, #88] @ 0x58 │ │ │ │ - ldr r0, [r4, #84] @ 0x54 │ │ │ │ + ldrd r0, r3, [r4, #84] @ 0x54 │ │ │ │ mul.w r0, r5, r0 │ │ │ │ mul.w r5, r3, r5 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ strd r3, r3, [sp, #12] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ str r3, [sp, #8] │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - adds r1, r7, r0 │ │ │ │ + add.w r1, r7, r0 │ │ │ │ + add r0, sl │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ add.w r2, r9, r5 │ │ │ │ str r3, [sp, #4] │ │ │ │ - add r0, sl │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ str r3, [sp, #0] │ │ │ │ add.w r3, r8, r5 │ │ │ │ ldr r4, [r4, #92] @ 0x5c │ │ │ │ blx r4 │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + nop │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ mov r3, r0 │ │ │ │ mov r0, r1 │ │ │ │ - push {r4, r5, lr} │ │ │ │ - ldr r1, [r3, #96] @ 0x60 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ - ldr r5, [r0, #0] │ │ │ │ + ldr r5, [r1, #0] │ │ │ │ + ldr r1, [r3, #96] @ 0x60 │ │ │ │ ldr r3, [r3, #80] @ 0x50 │ │ │ │ ldr r4, [r1, #8] │ │ │ │ ldr r1, [r1, #16] │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - ldr r4, [r4, #4] │ │ │ │ - cbz r1, 16d3c │ │ │ │ - adds r1, r2, #3 │ │ │ │ + ldrd r2, r4, [r4] │ │ │ │ + cbz r1, 17eaa │ │ │ │ + add.w r1, r2, #3 │ │ │ │ strd r3, r4, [sp] │ │ │ │ - bic.w r1, r1, #3 │ │ │ │ mov r3, r2 │ │ │ │ - adds r2, r1, #2 │ │ │ │ - ldr r1, [pc, #20] @ (16d48 ) │ │ │ │ + bic.w r1, r1, #3 │ │ │ │ + add.w r2, r1, #2 │ │ │ │ + ldr r1, [pc, #36] @ (17ec0 ) │ │ │ │ add r1, pc │ │ │ │ blx r5 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - ldr r1, [pc, #12] @ (16d4c ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r1, [pc, #24] @ (17ec4 ) │ │ │ │ str r4, [sp, #0] │ │ │ │ add r1, pc │ │ │ │ blx r5 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - ldrh r0, [r0, r4] │ │ │ │ - movs r5, r1 │ │ │ │ - ldrh r4, [r2, r4] │ │ │ │ - movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + stc 0, cr0, [sl, #52]! @ 0x34 │ │ │ │ + ldc 0, cr0, [r6, #52]! @ 0x34 │ │ │ │ + ldr r3, [r1, #4] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r7, [r0, #8] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldr r0, [r0, #16] │ │ │ │ - mov r6, r1 │ │ │ │ - ldr r3, [r1, #4] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - mov r4, r2 │ │ │ │ ldr r1, [r3, #0] │ │ │ │ - cbz r0, 16d74 │ │ │ │ + cbz r0, 17f10 │ │ │ │ cmp r1, #1 │ │ │ │ - beq.w 16ec8 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.w 1806e │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r1, #1 │ │ │ │ - bne.n 16d6c │ │ │ │ + bne.n 17ef4 │ │ │ │ ldr r0, [r6, #8] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 16d6c │ │ │ │ + bgt.n 17ef4 │ │ │ │ ldr r2, [r3, #4] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 16d6c │ │ │ │ + bne.n 17ef4 │ │ │ │ add r3, sp, #52 @ 0x34 │ │ │ │ add r2, sp, #48 @ 0x30 │ │ │ │ add r1, sp, #44 @ 0x2c │ │ │ │ blx fa24 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 16d6c │ │ │ │ + beq.n 17ef4 │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ mov r0, r7 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ ldr r2, [r7, #40] @ 0x28 │ │ │ │ - str r1, [sp, #20] │ │ │ │ + strd r1, r4, [sp, #20] │ │ │ │ ldr r1, [sp, #48] @ 0x30 │ │ │ │ str r1, [sp, #16] │ │ │ │ ldr r1, [sp, #44] @ 0x2c │ │ │ │ - str r4, [sp, #24] │ │ │ │ str r1, [sp, #12] │ │ │ │ ldr r1, [r3, #12] │ │ │ │ str r1, [sp, #8] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r6, #24] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r8, [r2] │ │ │ │ - ldr r1, [r6, #12] │ │ │ │ - ldrd r2, r3, [r6, #16] │ │ │ │ + ldrd r1, r2, [r6, #12] │ │ │ │ + ldr r3, [r6, #20] │ │ │ │ blx r8 │ │ │ │ ldr r1, [r6, #12] │ │ │ │ mov r8, r0 │ │ │ │ ldr r3, [r6, #20] │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 16f8a │ │ │ │ + bne.w 1813a │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r0, [r6, #4] │ │ │ │ ldr.w ip, [r7, #40] @ 0x28 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + strd r2, r4, [sp, #20] │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - str r4, [sp, #24] │ │ │ │ - subs r2, #1 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ str r2, [sp, #12] │ │ │ │ ldr r2, [r0, #12] │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [r0, #8] │ │ │ │ mov r0, r7 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [r6, #24] │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr.w r9, [ip] │ │ │ │ ldr r2, [r6, #16] │ │ │ │ blx r9 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 16d6c │ │ │ │ + beq.n 17ef4 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ - movs r1, #2 │ │ │ │ - ldr r2, [r7, #40] @ 0x28 │ │ │ │ + mov.w r1, #2 │ │ │ │ mov r0, r7 │ │ │ │ + ldr r2, [r7, #40] @ 0x28 │ │ │ │ + strd r1, r8, [sp, #12] │ │ │ │ strd r8, r4, [sp, #20] │ │ │ │ - str.w r8, [sp, #16] │ │ │ │ - str r1, [sp, #12] │ │ │ │ ldr r1, [r3, #12] │ │ │ │ str r1, [sp, #8] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r6, #24] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r4, [r2, #0] │ │ │ │ - ldr r1, [r6, #12] │ │ │ │ - ldrd r2, r3, [r6, #16] │ │ │ │ + ldrd r1, r2, [r6, #12] │ │ │ │ + ldr r3, [r6, #20] │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 16d6c │ │ │ │ + beq.n 17ef4 │ │ │ │ ldr r2, [r6, #12] │ │ │ │ ldr r3, [r6, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 16fc2 │ │ │ │ - ldr r2, [pc, #440] @ (16ff0 ) │ │ │ │ + beq.w 18172 │ │ │ │ + ldr r2, [pc, #460] @ (181a0 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #440] @ (16ff4 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #460] @ (181a4 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ mov r4, r0 │ │ │ │ - ldr r2, [r6, #4] │ │ │ │ + ldrd r2, r0, [r6, #4] │ │ │ │ + add.w r6, r4, #8 │ │ │ │ add.w r8, r7, #8 │ │ │ │ ldr r3, [r5, #12] │ │ │ │ str r3, [r4, #92] @ 0x5c │ │ │ │ ldr r3, [r2, #4] │ │ │ │ str r3, [r4, #76] @ 0x4c │ │ │ │ - adds r3, #3 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ - bic.w r3, r3, #3 │ │ │ │ - add.w r6, r4, #8 │ │ │ │ - adds r3, #2 │ │ │ │ + add.w r3, r3, #3 │ │ │ │ ldrd r1, r2, [r2, #8] │ │ │ │ + bic.w r3, r3, #3 │ │ │ │ + add.w r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ strd r1, r2, [r4, #64] @ 0x40 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ add.w r2, r4, #84 @ 0x54 │ │ │ │ add.w r1, r4, #80 @ 0x50 │ │ │ │ str r3, [r4, #72] @ 0x48 │ │ │ │ add.w r3, r4, #88 @ 0x58 │ │ │ │ blx fa24 │ │ │ │ mov r0, r6 │ │ │ │ str r5, [r4, #96] @ 0x60 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [r7, #40] @ 0x28 │ │ │ │ ldr r0, [r4, #80] @ 0x50 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r8 │ │ │ │ blx faac │ │ │ │ ldr r3, [r5, #16] │ │ │ │ - cbz r3, 16eb8 │ │ │ │ - ldrd r2, r1, [r4, #76] @ 0x4c │ │ │ │ + cbz r3, 18060 │ │ │ │ vldr d6, [r4, #32] │ │ │ │ + ldrd r2, r1, [r4, #76] @ 0x4c │ │ │ │ mul.w r2, r1, r2 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ vmov s15, r2 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ clz r3, r3 │ │ │ │ mov r0, r4 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ + mov.w r3, r3, lsr #5 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 17ef8 │ │ │ │ ldr r0, [r6, #8] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bne.w 16d6c │ │ │ │ + bne.w 17ef4 │ │ │ │ ldr r2, [r3, #4] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 16d6c │ │ │ │ + bne.w 17ef4 │ │ │ │ add r3, sp, #52 @ 0x34 │ │ │ │ add r2, sp, #48 @ 0x30 │ │ │ │ add r1, sp, #44 @ 0x2c │ │ │ │ blx fa24 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 16d6c │ │ │ │ + beq.w 17ef4 │ │ │ │ ldr.w r3, [r4, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bmi.n 16f94 │ │ │ │ + bmi.n 18144 │ │ │ │ ldr r3, [r7, #0] │ │ │ │ mov.w sl, #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r7 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - movs r1, #0 │ │ │ │ add.w r8, r3, #3 │ │ │ │ ldr r3, [r7, #40] @ 0x28 │ │ │ │ bic.w r8, r8, #3 │ │ │ │ - str r4, [sp, #24] │ │ │ │ - str r2, [sp, #20] │ │ │ │ add.w r8, r8, #2 │ │ │ │ - strd r8, sl, [sp, #12] │ │ │ │ - mov r0, r7 │ │ │ │ mov.w r9, r8, lsl #1 │ │ │ │ + strd r8, sl, [sp, #12] │ │ │ │ + strd r2, r4, [sp, #20] │ │ │ │ ldr r2, [r6, #4] │ │ │ │ ldr r2, [r2, #12] │ │ │ │ strd r9, r2, [sp, #4] │ │ │ │ ldr r2, [r6, #24] │ │ │ │ str r2, [sp, #0] │ │ │ │ - movs r2, #4 │ │ │ │ + mov.w r2, #4 │ │ │ │ ldr.w fp, [r3] │ │ │ │ ldr r3, [r6, #20] │ │ │ │ blx fp │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 16d6c │ │ │ │ + beq.w 17ef4 │ │ │ │ ldr r3, [r6, #20] │ │ │ │ mov r1, r8 │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ - ldr.w fp, [r7, #40] @ 0x28 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ - str r4, [sp, #24] │ │ │ │ + ldr.w fp, [r7, #40] @ 0x28 │ │ │ │ strd sl, r2, [sp, #16] │ │ │ │ - bl ebffc │ │ │ │ + str r4, [sp, #24] │ │ │ │ + bl f641c │ │ │ │ str r1, [sp, #12] │ │ │ │ mov r0, r7 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ ldr r2, [r6, #4] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r2, [r2, #12] │ │ │ │ strd r9, r2, [sp, #4] │ │ │ │ ldr r2, [r6, #24] │ │ │ │ str r2, [sp, #0] │ │ │ │ - movs r2, #4 │ │ │ │ + mov.w r2, #4 │ │ │ │ ldr.w r4, [fp] │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 16d6c │ │ │ │ + beq.w 17ef4 │ │ │ │ ldr r2, [r6, #12] │ │ │ │ ldr r3, [r6, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 16fda │ │ │ │ - ldr r2, [pc, #124] @ (16ff8 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #124] @ (16ffc ) │ │ │ │ + beq.n 1818a │ │ │ │ + ldr r2, [pc, #128] @ (181a8 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #124] @ (181ac ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 16e44 │ │ │ │ + b.n 17fe4 │ │ │ │ cmp r3, r1 │ │ │ │ - beq.n 16fac │ │ │ │ - ldr r2, [pc, #112] @ (17000 ) │ │ │ │ + beq.n 1815c │ │ │ │ + ldr r2, [pc, #112] @ (181b0 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 16e38 │ │ │ │ + b.n 17fd6 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ ldr r0, [r3, #8] │ │ │ │ blx 10080 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ blx 10080 │ │ │ │ cmp r8, r0 │ │ │ │ - ble.w 16d6c │ │ │ │ - b.n 16ef4 │ │ │ │ + ble.w 17ef4 │ │ │ │ + b.n 1809a │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ cmp r3, #1 │ │ │ │ - beq.n 16f8e │ │ │ │ + beq.n 1813e │ │ │ │ ldrd r0, r1, [r6, #4] │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 16d6c │ │ │ │ - b.n 16f8e │ │ │ │ + beq.w 17ef4 │ │ │ │ + b.n 1813e │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ cmp r3, #1 │ │ │ │ - beq.w 16e34 │ │ │ │ + beq.w 17fd2 │ │ │ │ ldrd r0, r1, [r6, #4] │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 16e34 │ │ │ │ - b.n 16d6c │ │ │ │ + bne.w 17fd2 │ │ │ │ + b.n 17ef4 │ │ │ │ ldrd r0, r1, [r6, #4] │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 16f78 │ │ │ │ + bne.n 18126 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ cmp r8, r3 │ │ │ │ - blt.w 16d6c │ │ │ │ - b.n 16f78 │ │ │ │ - mcr2 15, 3, pc, cr3, cr15, {7} @ │ │ │ │ - asrs r4, r1, #3 │ │ │ │ + blt.w 17ef4 │ │ │ │ + b.n 18126 │ │ │ │ + ldc2l 15, cr15, [r9, #1020]! @ 0x3fc │ │ │ │ + ldr r7, [sp, #176] @ 0xb0 │ │ │ │ movs r6, r1 │ │ │ │ lsls r3, r0, #2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r0, r1, #30 │ │ │ │ + ldr r5, [sp, #864] @ 0x360 │ │ │ │ movs r6, r1 │ │ │ │ - ldc2l 15, cr15, [r1], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r2 │ │ │ │ + mrrc2 15, 15, pc, r5, cr15 @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r3 │ │ │ │ + mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ - ldr r2, [r0, #76] @ 0x4c │ │ │ │ + mov fp, r2 │ │ │ │ + ldrd r2, r3, [r0, #76] @ 0x4c │ │ │ │ add r7, sp, #24 │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ - mov r4, r0 │ │ │ │ - adds r5, r2, #3 │ │ │ │ - mov sl, r1 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ + add.w r5, r2, #3 │ │ │ │ str r3, [r7, #4] │ │ │ │ - adds r5, #2 │ │ │ │ + bic.w r5, r5, #3 │ │ │ │ + add.w r5, r5, #2 │ │ │ │ mul.w r3, r5, r2 │ │ │ │ - lsls r3, r3, #3 │ │ │ │ - str r3, [r7, #0] │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - bcs.w 171c8 │ │ │ │ + str r3, [r7, #0] │ │ │ │ + bcs.w 183aa │ │ │ │ sub.w sp, sp, r3 │ │ │ │ add r3, sp, #24 │ │ │ │ - str r3, [r7, #16] │ │ │ │ mov r1, r3 │ │ │ │ + str r3, [r7, #16] │ │ │ │ ldr r3, [r7, #4] │ │ │ │ - adds r1, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ str r1, [r7, #20] │ │ │ │ - subs r3, r3, r5 │ │ │ │ ldr r1, [r4, #84] @ 0x54 │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 17112 │ │ │ │ + ble.n 182e8 │ │ │ │ mov.w r8, #0 │ │ │ │ str r3, [r7, #8] │ │ │ │ - b.n 17090 │ │ │ │ + b.n 18260 │ │ │ │ + mov.w r0, #2 │ │ │ │ strd r3, r2, [sp] │ │ │ │ - movs r0, #2 │ │ │ │ - strd r5, r0, [sp, #8] │ │ │ │ mov r2, r9 │ │ │ │ str r1, [sp, #16] │ │ │ │ + strd r5, r0, [sp, #8] │ │ │ │ mov r0, r6 │ │ │ │ - ldr r3, [r7, #64] @ 0x40 │ │ │ │ - ldr r1, [r7, #20] │ │ │ │ ldr r6, [r7, #12] │ │ │ │ + ldr r1, [r7, #20] │ │ │ │ + ldr r3, [r7, #64] @ 0x40 │ │ │ │ blx r6 │ │ │ │ ldr r1, [r4, #84] @ 0x54 │ │ │ │ add r8, r5 │ │ │ │ ldr r2, [r7, #64] @ 0x40 │ │ │ │ mul.w r3, r5, r1 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add sl, r3 │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ mul.w r3, r5, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add r2, r3 │ │ │ │ add r9, r3 │ │ │ │ ldr r3, [r7, #8] │ │ │ │ str r2, [r7, #64] @ 0x40 │ │ │ │ - cmp r8, r3 │ │ │ │ ldr r2, [r4, #76] @ 0x4c │ │ │ │ - bge.n 1710a │ │ │ │ - str r5, [sp, #12] │ │ │ │ - movs r0, #2 │ │ │ │ - strd r1, r0, [sp, #16] │ │ │ │ - mov r1, fp │ │ │ │ + cmp r8, r3 │ │ │ │ + bge.n 182e0 │ │ │ │ + mov.w r0, #2 │ │ │ │ + strd r5, r1, [sp, #12] │ │ │ │ + mov r1, fp │ │ │ │ + str r0, [sp, #20] │ │ │ │ mov r0, sl │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ strd r2, r3, [sp] │ │ │ │ ldrd r6, r3, [r7, #16] │ │ │ │ mov r2, r6 │ │ │ │ blx 100bc │ │ │ │ - ldr r2, [r4, #68] @ 0x44 │ │ │ │ + ldrd r2, r3, [r4, #68] @ 0x44 │ │ │ │ ldrd r1, r0, [r4, #88] @ 0x58 │ │ │ │ - str r0, [r7, #12] │ │ │ │ eor.w ip, r2, r2, asr #31 │ │ │ │ - ldr r3, [r4, #72] @ 0x48 │ │ │ │ - sub.w ip, ip, r2, asr #31 │ │ │ │ + str r0, [r7, #12] │ │ │ │ eor.w r0, r1, r1, asr #31 │ │ │ │ + sub.w ip, ip, r2, asr #31 │ │ │ │ sub.w r0, r0, r1, asr #31 │ │ │ │ cmp ip, r0 │ │ │ │ - blt.n 17052 │ │ │ │ - strd r3, r5, [sp, #4] │ │ │ │ - movs r2, #2 │ │ │ │ - strd r2, r2, [sp, #12] │ │ │ │ - str r3, [sp, #0] │ │ │ │ + blt.n 1821c │ │ │ │ + mov.w r2, #2 │ │ │ │ + strd r3, r3, [sp] │ │ │ │ + strd r5, r2, [sp, #8] │ │ │ │ + str r2, [sp, #16] │ │ │ │ + ldrd r6, r0, [r7, #12] │ │ │ │ ldr r1, [r7, #20] │ │ │ │ - ldr r0, [r7, #16] │ │ │ │ - mov r3, r1 │ │ │ │ - ldr r6, [r7, #12] │ │ │ │ mov r2, r0 │ │ │ │ + mov r3, r1 │ │ │ │ blx r6 │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ - str r3, [sp, #20] │ │ │ │ - movs r3, #2 │ │ │ │ - strd r5, r3, [sp, #12] │ │ │ │ mov r2, r9 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ + mov.w r3, #2 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r7, #64] @ 0x40 │ │ │ │ ldrd r0, r1, [r7, #16] │ │ │ │ + ldr r3, [r7, #64] @ 0x40 │ │ │ │ blx 10124 │ │ │ │ - b.n 1706a │ │ │ │ + b.n 18236 │ │ │ │ ldr r3, [r7, #4] │ │ │ │ sub.w r3, r3, r8 │ │ │ │ str r3, [r7, #4] │ │ │ │ - movs r5, #2 │ │ │ │ - strd r1, r5, [sp, #16] │ │ │ │ + mov.w r5, #2 │ │ │ │ mov r0, sl │ │ │ │ + strd r1, r5, [sp, #16] │ │ │ │ mov r1, fp │ │ │ │ ldr r6, [r7, #4] │ │ │ │ str r6, [sp, #12] │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ strd r2, r3, [sp] │ │ │ │ ldrd r8, r3, [r7, #16] │ │ │ │ mov r2, r8 │ │ │ │ blx 100bc │ │ │ │ - ldr r2, [r4, #68] @ 0x44 │ │ │ │ + ldrd r2, r3, [r4, #68] @ 0x44 │ │ │ │ ldrd r1, sl, [r4, #88] @ 0x58 │ │ │ │ eor.w ip, r2, r2, asr #31 │ │ │ │ - ldr r3, [r4, #72] @ 0x48 │ │ │ │ - sub.w ip, ip, r2, asr #31 │ │ │ │ eor.w r0, r1, r1, asr #31 │ │ │ │ + sub.w ip, ip, r2, asr #31 │ │ │ │ sub.w r0, r0, r1, asr #31 │ │ │ │ cmp ip, r0 │ │ │ │ - bge.n 17174 │ │ │ │ - strd r2, r6, [sp, #4] │ │ │ │ + bge.n 18360 │ │ │ │ mov r0, r8 │ │ │ │ - strd r5, r1, [sp, #12] │ │ │ │ + strd r3, r2, [sp] │ │ │ │ mov r2, r9 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldr r3, [r7, #64] @ 0x40 │ │ │ │ + str r1, [sp, #16] │ │ │ │ + strd r6, r5, [sp, #8] │ │ │ │ ldr r1, [r7, #20] │ │ │ │ + ldr r3, [r7, #64] @ 0x40 │ │ │ │ blx sl │ │ │ │ ldr r3, [r7, #0] │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - bcs.n 171ba │ │ │ │ - adds r7, #28 │ │ │ │ + bcs.n 183a2 │ │ │ │ + add.w r7, r7, #28 │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ strd r5, r5, [sp, #12] │ │ │ │ ldr r6, [r7, #4] │ │ │ │ - strd r3, r6, [sp, #4] │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldr.w fp, [r7, #20] │ │ │ │ - ldr.w r8, [r7, #16] │ │ │ │ + strd r3, r3, [sp] │ │ │ │ + str r6, [sp, #8] │ │ │ │ + ldrd r8, fp, [r7, #16] │ │ │ │ mov r3, fp │ │ │ │ - mov r1, fp │ │ │ │ mov r2, r8 │ │ │ │ + mov r1, fp │ │ │ │ mov r0, r8 │ │ │ │ blx sl │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ - strd r5, r3, [sp, #16] │ │ │ │ mov r2, r9 │ │ │ │ - str r6, [sp, #12] │ │ │ │ mov r1, fp │ │ │ │ + strd r6, r5, [sp, #12] │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r7, #64] @ 0x40 │ │ │ │ blx 10124 │ │ │ │ ldr r3, [r7, #0] │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - bcc.n 1716c │ │ │ │ + bcc.n 18344 │ │ │ │ ldr r0, [r7, #16] │ │ │ │ blx ff78 │ │ │ │ - adds r7, #28 │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 18344 │ │ │ │ mov r0, r3 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [r4, #76] @ 0x4c │ │ │ │ mov r1, r0 │ │ │ │ str r0, [r7, #16] │ │ │ │ - b.n 1703c │ │ │ │ - nop │ │ │ │ + b.n 18202 │ │ │ │ │ │ │ │ -000171d8 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000183b8 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [pc, #20] @ (171f4 ) │ │ │ │ + ldr r1, [pc, #36] @ (183e4 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ strd r4, r5, [r0, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ str r2, [r0, #16] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ - lsrs r6, r4, #3 │ │ │ │ + str r6, [sp, #1016] @ 0x3f8 │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -000171f8 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000183e8 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [pc, #20] @ (17214 ) │ │ │ │ + ldr r1, [pc, #36] @ (18414 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ strd r4, r5, [r0, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ str r2, [r0, #16] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ - lsrs r6, r0, #3 │ │ │ │ + str r6, [sp, #824] @ 0x338 │ │ │ │ movs r6, r1 │ │ │ │ mov r2, r0 │ │ │ │ - ldr r3, [r1, #0] │ │ │ │ mov r0, r1 │ │ │ │ - ldr r1, [pc, #8] @ (17228 ) │ │ │ │ + ldr r1, [pc, #8] @ (18428 ) │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ ldr r2, [r2, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - ldrsb r2, [r1, r1] │ │ │ │ - movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r5, r3 │ │ │ │ - mov r4, r1 │ │ │ │ + @ instruction: 0xe85a000d │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r3 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ add r7, sp, #0 │ │ │ │ + ldrd fp, r2, [r0, #68] @ 0x44 │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ - ldrd r8, r9, [r0, #68] @ 0x44 │ │ │ │ - mov sl, r2 │ │ │ │ - str r3, [r7, #8] │ │ │ │ + ldr.w r8, [r7, #64] @ 0x40 │ │ │ │ + str r3, [r7, #12] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ - ldr r6, [r3, #0] │ │ │ │ - mov.w r3, r8, lsl #3 │ │ │ │ + ldr r4, [r3, #0] │ │ │ │ + mov.w r3, fp, lsl #3 │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - str r3, [r7, #12] │ │ │ │ - bcs.w 173d2 │ │ │ │ + str r3, [r7, #16] │ │ │ │ + bcs.w 185f8 │ │ │ │ sub.w sp, sp, r3 │ │ │ │ - mov fp, sp │ │ │ │ - vldr s13, [r4] │ │ │ │ - cmp.w r8, #2 │ │ │ │ - vstr s13, [fp] │ │ │ │ + mov r9, sp │ │ │ │ + vldr s13, [r5] │ │ │ │ + cmp.w fp, #2 │ │ │ │ + vstr s13, [r9] │ │ │ │ vldr s14, [sl] │ │ │ │ - vstr s14, [fp, #4] │ │ │ │ - ble.w 173b8 │ │ │ │ - add.w r3, fp, #24 │ │ │ │ - cmp.w r9, #1 │ │ │ │ - str r3, [r7, #16] │ │ │ │ - bne.w 173ea │ │ │ │ - mov.w r1, r8, lsl #2 │ │ │ │ + vstr s14, [r9, #4] │ │ │ │ + ble.w 186a6 │ │ │ │ + add.w r3, r9, #24 │ │ │ │ + cmp r2, #1 │ │ │ │ + str r3, [r7, #20] │ │ │ │ + bne.w 1860e │ │ │ │ + str r3, [r7, #4] │ │ │ │ + sub.w r3, fp, #3 │ │ │ │ + mov.w r1, fp, lsl #2 │ │ │ │ + mov.w lr, r3, lsr #1 │ │ │ │ + add.w r2, r5, #4 │ │ │ │ add.w r0, sl, #4 │ │ │ │ - add.w ip, r4, r1 │ │ │ │ + str r3, [r7, #8] │ │ │ │ + add.w ip, r5, r1 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ + ldr r3, [r7, #4] │ │ │ │ + add.w r5, r5, lr, lsl #2 │ │ │ │ add r1, sl │ │ │ │ - sub.w sl, r8, #3 │ │ │ │ - adds r2, r4, #4 │ │ │ │ - adds r4, #8 │ │ │ │ - mov.w lr, sl, lsr #1 │ │ │ │ - add.w r4, r4, lr, lsl #2 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ vldmdb ip!, {s12} │ │ │ │ - adds r3, #16 │ │ │ │ vldr s15, [r2] │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s15, [r3, #-32] @ 0xffffffe0 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ + vstr s15, [r3, #-32] @ 0xffffffe0 │ │ │ │ vldmdb r1!, {s12} │ │ │ │ vldr s15, [r0] │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s12, [ip] │ │ │ │ + vstr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ vldmia r2!, {s15} │ │ │ │ + vldr s12, [ip] │ │ │ │ + cmp r2, r5 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - cmp r2, r4 │ │ │ │ vstr s15, [r3, #-24] @ 0xffffffe8 │ │ │ │ vldmia r0!, {s15} │ │ │ │ vldr s12, [r1] │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vstr s15, [r3, #-20] @ 0xffffffec │ │ │ │ - bne.n 1729e │ │ │ │ - add.w r3, r8, #4294967295 @ 0xffffffff │ │ │ │ + bne.n 184ba │ │ │ │ + add.w r3, fp, #4294967295 @ 0xffffffff │ │ │ │ str r3, [r7, #4] │ │ │ │ - mov r4, r3 │ │ │ │ + ldr r2, [r7, #12] │ │ │ │ + add.w sl, fp, #1073741824 @ 0x40000000 │ │ │ │ + mov.w r5, #1 │ │ │ │ + add.w sl, sl, #4294967295 @ 0xffffffff │ │ │ │ + vstr s13, [r6] │ │ │ │ + mov.w sl, sl, lsl #2 │ │ │ │ + vstr s14, [r8] │ │ │ │ + mov.w fp, r2, lsl #2 │ │ │ │ + mul.w r3, r2, r3 │ │ │ │ ldr r2, [r7, #8] │ │ │ │ - add.w r8, r8, #1073741824 @ 0x40000000 │ │ │ │ - ldr r3, [r7, #64] @ 0x40 │ │ │ │ - add.w r8, r8, #4294967295 @ 0xffffffff │ │ │ │ - ldr r1, [r7, #64] @ 0x40 │ │ │ │ - mov.w lr, sl, lsr #1 │ │ │ │ - vstr s13, [r5] │ │ │ │ + mov r0, fp │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w lr, r2, lsr #1 │ │ │ │ add.w lr, lr, #2 │ │ │ │ - mul.w r4, r2, r4 │ │ │ │ - mov.w sl, #1 │ │ │ │ - vstr s14, [r3] │ │ │ │ - mov.w r3, r8, lsl #2 │ │ │ │ - str r3, [r7, #20] │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - add.w r9, r5, r3 │ │ │ │ - add.w r8, r1, r3 │ │ │ │ - add r5, r4 │ │ │ │ - add r4, r1 │ │ │ │ - vldr s12, [pc, #324] @ 17478 │ │ │ │ - add.w r0, r6, #8 │ │ │ │ - ldr r2, [r7, #16] │ │ │ │ - movs r1, #1 │ │ │ │ - vldr s13, [fp] │ │ │ │ + vldr s12, [pc, #364] @ 186b0 │ │ │ │ + add.w r1, r4, #8 │ │ │ │ + mov.w ip, #1 │ │ │ │ + vldr s13, [r9] │ │ │ │ + vldr s14, [r9, #4] │ │ │ │ + ldr r2, [r7, #20] │ │ │ │ vmov.f32 s11, s12 │ │ │ │ - vldr s14, [fp, #4] │ │ │ │ - vldr s15, [r0, #-8] │ │ │ │ - mov ip, r1 │ │ │ │ - vldr s10, [r2, #-16] │ │ │ │ - adds r1, #1 │ │ │ │ - adds r2, #16 │ │ │ │ - adds r0, #8 │ │ │ │ - cmp lr, r1 │ │ │ │ + add.w ip, ip, #1 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + vldr s15, [r1, #-16] │ │ │ │ + cmp ip, lr │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s10, [r2, #-32] @ 0xffffffe0 │ │ │ │ vmla.f32 s13, s15, s10 │ │ │ │ vldr s10, [r2, #-28] @ 0xffffffe4 │ │ │ │ vmla.f32 s14, s15, s10 │ │ │ │ - vldr s15, [r0, #-12] │ │ │ │ vldr s10, [r2, #-24] @ 0xffffffe8 │ │ │ │ + vldr s15, [r1, #-12] │ │ │ │ vmla.f32 s11, s15, s10 │ │ │ │ vldr s10, [r2, #-20] @ 0xffffffec │ │ │ │ vmla.f32 s12, s15, s10 │ │ │ │ - bne.n 17348 │ │ │ │ + bne.n 1855c │ │ │ │ vadd.f32 s15, s13, s12 │ │ │ │ - ldr r2, [r7, #20] │ │ │ │ + add.w r2, r6, r0 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - cmp sl, ip │ │ │ │ - add r6, r2 │ │ │ │ - add.w r2, sl, #1 │ │ │ │ - vstr s15, [r9] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add r4, sl │ │ │ │ + cmp r5, lr │ │ │ │ + vstr s15, [r2] │ │ │ │ vsub.f32 s15, s14, s11 │ │ │ │ + add.w r2, r8, r0 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - add r9, r3 │ │ │ │ - vstr s15, [r8] │ │ │ │ - add r8, r3 │ │ │ │ - vstr s13, [r5] │ │ │ │ - sub.w r5, r5, r3 │ │ │ │ - vstr s14, [r4] │ │ │ │ - sub.w r4, r4, r3 │ │ │ │ - beq.n 173c2 │ │ │ │ - mov sl, r2 │ │ │ │ - b.n 17330 │ │ │ │ - ldr r3, [r7, #64] @ 0x40 │ │ │ │ - vstr s13, [r5] │ │ │ │ - vstr s14, [r3] │ │ │ │ - ldr r3, [r7, #12] │ │ │ │ + add r0, fp │ │ │ │ + vstr s15, [r2] │ │ │ │ + add.w r2, r6, r3 │ │ │ │ + vstr s13, [r2] │ │ │ │ + add.w r2, r8, r3 │ │ │ │ + sub.w r3, r3, fp │ │ │ │ + vstr s14, [r2] │ │ │ │ + bne.n 18542 │ │ │ │ + ldr r3, [r7, #16] │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - bcs.n 173dc │ │ │ │ - adds r7, #28 │ │ │ │ + bcs.n 18606 │ │ │ │ + add.w r7, r7, #28 │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r3 │ │ │ │ + str r2, [r7, #20] │ │ │ │ blx 1008c │ │ │ │ - mov fp, r0 │ │ │ │ - b.n 1725a │ │ │ │ - mov r0, fp │ │ │ │ + ldr r2, [r7, #20] │ │ │ │ + mov r9, r0 │ │ │ │ + b.n 1846e │ │ │ │ + mov r0, r9 │ │ │ │ blx ff78 │ │ │ │ - adds r7, #28 │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - add.w r2, r8, #4294967295 @ 0xffffffff │ │ │ │ - str r2, [r7, #4] │ │ │ │ - mov r1, r3 │ │ │ │ - mov.w r3, r9, lsl #2 │ │ │ │ - adds r0, r4, r3 │ │ │ │ - add.w ip, sl, r3 │ │ │ │ - mul.w r2, r9, r2 │ │ │ │ + b.n 185dc │ │ │ │ + str r3, [r7, #0] │ │ │ │ + add.w r3, fp, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r1, r2, lsl #2 │ │ │ │ mov.w lr, #1 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - add r4, r2 │ │ │ │ + mul.w r2, r3, r2 │ │ │ │ + str r3, [r7, #4] │ │ │ │ + sub.w r3, fp, #3 │ │ │ │ + add.w r0, r5, r1 │ │ │ │ + add.w ip, sl, r1 │ │ │ │ + str r3, [r7, #8] │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add r5, r2 │ │ │ │ add r2, sl │ │ │ │ - sub.w sl, r8, #3 │ │ │ │ - mov.w r9, sl, lsr #1 │ │ │ │ - add.w r9, r9, #2 │ │ │ │ - vldr s12, [r4] │ │ │ │ + mov.w sl, r3, lsr #1 │ │ │ │ + ldr r3, [r7, #0] │ │ │ │ + add.w sl, sl, #2 │ │ │ │ + vldr s12, [r5] │ │ │ │ add.w lr, lr, #1 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + cmp lr, sl │ │ │ │ vldr s15, [r0] │ │ │ │ - adds r1, #16 │ │ │ │ - cmp lr, r9 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s15, [r1, #-32] @ 0xffffffe0 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ + vstr s15, [r3, #-32] @ 0xffffffe0 │ │ │ │ vldr s12, [r2] │ │ │ │ vldr s15, [ip] │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s15, [r1, #-28] @ 0xffffffe4 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s12, [r4] │ │ │ │ - sub.w r4, r4, r3 │ │ │ │ + vstr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ + vldr s12, [r5] │ │ │ │ + sub.w r5, r5, r1 │ │ │ │ vldr s15, [r0] │ │ │ │ - add r0, r3 │ │ │ │ + add r0, r1 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vstr s15, [r1, #-24] @ 0xffffffe8 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add ip, r3 │ │ │ │ + vstr s15, [r3, #-24] @ 0xffffffe8 │ │ │ │ vldr s12, [r2] │ │ │ │ - sub.w r2, r2, r3 │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add ip, r1 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vstr s15, [r1, #-20] @ 0xffffffec │ │ │ │ - bne.n 17416 │ │ │ │ - ldr r4, [r7, #4] │ │ │ │ - b.n 172f4 │ │ │ │ + vstr s15, [r3, #-20] @ 0xffffffec │ │ │ │ + bne.n 18642 │ │ │ │ + ldr r3, [r7, #4] │ │ │ │ + b.n 18510 │ │ │ │ + vstr s13, [r6] │ │ │ │ + vstr s14, [r8] │ │ │ │ + b.n 185d4 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ mov ip, r0 │ │ │ │ - push {lr} │ │ │ │ - mov r0, r1 │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ - add.w r1, ip, #64 @ 0x40 │ │ │ │ ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ - subs r2, r3, #1 │ │ │ │ + mov r0, r1 │ │ │ │ + add.w r1, ip, #64 @ 0x40 │ │ │ │ + add.w r2, r3, #4294967295 @ 0xffffffff │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ strd r3, r2, [sp] │ │ │ │ - ldr r2, [pc, #12] @ (174a8 ) │ │ │ │ + ldr r2, [pc, #12] @ (186e4 ) │ │ │ │ add r2, pc │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ - nop │ │ │ │ - ldr r4, [sp, #376] @ 0x178 │ │ │ │ - movs r5, r1 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + cmp r6, #48 @ 0x30 │ │ │ │ + movs r6, r1 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ ldr r1, [r3, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - beq.n 174bc │ │ │ │ - movs r0, #0 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + beq.n 18706 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + mov.w r0, #0 │ │ │ │ + pop {r5, pc} │ │ │ │ ldr r1, [r4, #8] │ │ │ │ ldr r5, [r1, #0] │ │ │ │ cmp r5, #0 │ │ │ │ - bne.n 174b8 │ │ │ │ + bne.n 186fa │ │ │ │ ldr r0, [r3, #4] │ │ │ │ cmp r0, #0 │ │ │ │ and.w r3, r0, #1 │ │ │ │ it lt │ │ │ │ neglt r3, r3 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 174b8 │ │ │ │ + bne.n 186fa │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ ubfx r2, r3, #0, #20 │ │ │ │ ubfx r3, r3, #6, #1 │ │ │ │ eor.w r3, r3, #1 │ │ │ │ cmp r0, #172 @ 0xac │ │ │ │ it le │ │ │ │ orrle.w r3, r3, #1 │ │ │ │ lsls r1, r3, #31 │ │ │ │ - bpl.n 174b8 │ │ │ │ + bpl.n 186fa │ │ │ │ ubfx r2, r2, #3, #1 │ │ │ │ eor.w r2, r2, #1 │ │ │ │ cmp r0, #16 │ │ │ │ it gt │ │ │ │ orrgt.w r2, r2, #1 │ │ │ │ lsls r3, r2, #31 │ │ │ │ - bpl.n 174b8 │ │ │ │ + bpl.n 186fa │ │ │ │ blx 1018c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 174b8 │ │ │ │ - ldr r2, [pc, #80] @ (17560 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #80] @ (17564 ) │ │ │ │ + beq.n 186fa │ │ │ │ + ldr r2, [pc, #96] @ (187b8 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #92] @ (187bc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ ldr r2, [r4, #4] │ │ │ │ ldrd r3, r1, [r2, #4] │ │ │ │ strd r3, r1, [r0, #68] @ 0x44 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ ldr r2, [r2, #12] │ │ │ │ + str r5, [r0, #64] @ 0x40 │ │ │ │ str r2, [r0, #76] @ 0x4c │ │ │ │ add.w r2, r3, r3, lsl #2 │ │ │ │ - vmov s14, r2 │ │ │ │ mul.w r3, r3, r3 │ │ │ │ - str r5, [r0, #64] @ 0x40 │ │ │ │ + vmov s14, r2 │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vstr d7, [r0, #8] │ │ │ │ - vldr d7, [pc, #20] @ 17558 │ │ │ │ + vldr d7, [pc, #32] @ 187b0 │ │ │ │ vstr d7, [r0, #16] │ │ │ │ vmov s15, r3 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [r0, #24] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ + nop.w │ │ │ │ ... │ │ │ │ - ldc2 15, cr15, [r7, #-1020] @ 0xfffffc04 │ │ │ │ - lsrs r4, r0, #8 │ │ │ │ + stc2l 15, cr15, [fp], {255} @ 0xff │ │ │ │ + str r7, [sp, #736] @ 0x2e0 │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00017568 : │ │ │ │ - ldr r1, [pc, #24] @ (17584 ) │ │ │ │ - push {r4, lr} │ │ │ │ +000187c0 : │ │ │ │ + ldr r1, [pc, #28] @ (187e0 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - lsls r6, r4, #21 │ │ │ │ + str r3, [sp, #32] │ │ │ │ movs r6, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ ldr r5, [sp, #32] │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ str r5, [sp, #0] │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ - str r5, [sp, #32] │ │ │ │ mov r3, r6 │ │ │ │ mov r2, r5 │ │ │ │ + str r5, [sp, #32] │ │ │ │ mov r1, r6 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + mov r5, r2 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r3 │ │ │ │ mov r3, r1 │ │ │ │ - mov r4, r1 │ │ │ │ - mov r5, r2 │ │ │ │ - str r2, [sp, #0] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + sub sp, #12 │ │ │ │ ldr.w r8, [sp, #40] @ 0x28 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr.w r9, [r0, #56] @ 0x38 │ │ │ │ blx r9 │ │ │ │ ldr r0, [r6, #64] @ 0x40 │ │ │ │ - str.w r8, [sp, #40] @ 0x28 │ │ │ │ mov r3, r7 │ │ │ │ mov r2, r5 │ │ │ │ + str.w r8, [sp, #40] @ 0x28 │ │ │ │ mov r1, r4 │ │ │ │ ldr r6, [r0, #56] @ 0x38 │ │ │ │ mov ip, r6 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - nop │ │ │ │ mov r3, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r1, [r3, #64] @ 0x40 │ │ │ │ sub sp, #8 │ │ │ │ ldr r2, [r3, #72] @ 0x48 │ │ │ │ - ldr r1, [r3, #64] @ 0x40 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #8] @ (17608 ) │ │ │ │ + ldr r1, [pc, #12] @ (18894 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - strh r0, [r0, r2] │ │ │ │ + nop │ │ │ │ + b.n 180a4 │ │ │ │ movs r5, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r1 │ │ │ │ + mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ - mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #12 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 1765a │ │ │ │ + beq.n 188f4 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 1765a │ │ │ │ + ble.n 188f4 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 17682 │ │ │ │ + beq.n 18928 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - ldr r2, [pc, #284] @ (17768 ) │ │ │ │ + ldr r2, [pc, #300] @ (18a10 ) │ │ │ │ ldr r3, [r3, #0] │ │ │ │ add r2, pc │ │ │ │ cmp r3, r2 │ │ │ │ - beq.n 17660 │ │ │ │ - ldr r2, [pc, #280] @ (1776c ) │ │ │ │ + beq.n 18908 │ │ │ │ + ldr r2, [pc, #292] @ (18a14 ) │ │ │ │ add r2, pc │ │ │ │ cmp r3, r2 │ │ │ │ - beq.n 17694 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 1893a │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr.w r3, [r6, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #19 │ │ │ │ - bmi.n 1765a │ │ │ │ + bmi.n 188f4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx 10164 │ │ │ │ cmp r0, #2 │ │ │ │ - ble.n 1775a │ │ │ │ - ldr r3, [r4, #20] │ │ │ │ + ble.n 18a04 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ + ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - itt ne │ │ │ │ - ldrne r3, [r5, #8] │ │ │ │ - ldrne r3, [r3, #0] │ │ │ │ - bne.n 17652 │ │ │ │ - b.n 1765a │ │ │ │ + beq.n 188f4 │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + b.n 188ec │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 17730 │ │ │ │ + beq.n 189d8 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 1765a │ │ │ │ - b.n 17646 │ │ │ │ + beq.n 188f4 │ │ │ │ + b.n 188e0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f8dc │ │ │ │ cmp r0, #2 │ │ │ │ - bgt.n 1765a │ │ │ │ + bgt.n 188f4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx 10164 │ │ │ │ cmp r0, #2 │ │ │ │ - ble.n 1765a │ │ │ │ + ble.n 188f4 │ │ │ │ ldr.w r3, [r6, #164] @ 0xa4 │ │ │ │ lsls r2, r3, #26 │ │ │ │ - bpl.n 176b8 │ │ │ │ + bpl.n 1895e │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 1765a │ │ │ │ + bne.n 188f4 │ │ │ │ blx ff0c │ │ │ │ mov r7, r0 │ │ │ │ ldrd r1, r0, [r4, #4] │ │ │ │ blx 10018 │ │ │ │ ldr r3, [r4, #24] │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r7 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r6 │ │ │ │ blx ff40 │ │ │ │ mov r7, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 1774c │ │ │ │ + beq.n 189f4 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ mov.w r2, #1024 @ 0x400 │ │ │ │ mov r0, r6 │ │ │ │ str r3, [sp, #0] │ │ │ │ blx 10158 │ │ │ │ mov r6, r0 │ │ │ │ - cbz r0, 1774c │ │ │ │ + cbz r0, 189f4 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #100] @ (17770 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #100] @ (18a18 ) │ │ │ │ ldr r2, [r3, #0] │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ - add.w r1, r7, #8 │ │ │ │ mov r4, r0 │ │ │ │ add.w r2, r0, #8 │ │ │ │ - strd r7, r6, [r0, #64] @ 0x40 │ │ │ │ - str r5, [r0, #72] @ 0x48 │ │ │ │ + add.w r1, r7, #8 │ │ │ │ add.w r0, r6, #8 │ │ │ │ + strd r7, r6, [r4, #64] @ 0x40 │ │ │ │ + str r5, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + b.n 188f8 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ ldrd r0, r1, [r4, #4] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - ldr r3, [pc, #56] @ (17774 ) │ │ │ │ + ldr r3, [pc, #56] @ (18a1c ) │ │ │ │ add r3, pc │ │ │ │ subs r2, r2, r3 │ │ │ │ it ne │ │ │ │ movne r2, #1 │ │ │ │ blx f9c0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 1768a │ │ │ │ - b.n 176a8 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 18930 │ │ │ │ + b.n 1894e │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r7 │ │ │ │ blx f928 │ │ │ │ - b.n 1765a │ │ │ │ + b.n 188f4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f8dc │ │ │ │ cmp r0, #2 │ │ │ │ - bgt.n 176a8 │ │ │ │ - b.n 17672 │ │ │ │ - nop │ │ │ │ - vminnm.f32 , , │ │ │ │ - vminnm.f16 , , │ │ │ │ - lsrs r4, r3, #32 │ │ │ │ + bgt.n 1894e │ │ │ │ + b.n 1891a │ │ │ │ + vminnm.f16 , , │ │ │ │ + mrc2 15, 7, pc, cr3, cr15, {7} │ │ │ │ + str r5, [sp, #456] @ 0x1c8 │ │ │ │ movs r6, r1 │ │ │ │ - mrc2 15, 3, pc, cr3, cr15, {7} │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + mrc2 15, 1, pc, cr11, cr15, {7} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ - push {r4, r5, lr} │ │ │ │ + mov.w r1, #0 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - movs r1, #0 │ │ │ │ - sub sp, #12 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ + sub sp, #12 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #0 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fad0 │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ strd r2, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - push {r4, r5, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + mov.w r1, #1 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - movs r1, #1 │ │ │ │ - sub sp, #12 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ + sub sp, #12 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #1 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r2, r3, [r4, #20] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ strd r2, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -000177e8 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00018ac4 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + ldr r4, [pc, #64] @ (18b0c ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - ldr r4, [pc, #48] @ (17820 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ add r4, pc │ │ │ │ mov r1, r4 │ │ │ │ blx fbec │ │ │ │ - add.w r3, r4, #12 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + add.w r3, r4, #12 │ │ │ │ mov r0, r5 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r4 │ │ │ │ - movs r0, #12 │ │ │ │ - adds r4, #24 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - str r4, [r0, #8] │ │ │ │ mov r1, r0 │ │ │ │ + add.w r4, r4, #24 │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + str r4, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - lsls r0, r6, #11 │ │ │ │ + str r0, [sp, #48] @ 0x30 │ │ │ │ movs r6, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r0 │ │ │ │ mov ip, r2 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + ldrd r2, r4, [r0, #64] @ 0x40 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ mov lr, r1 │ │ │ │ - ldrd r2, r4, [sl, #64] @ 0x40 │ │ │ │ + cmp r2, #0 │ │ │ │ mov r1, r3 │ │ │ │ + ldr r3, [r0, #72] @ 0x48 │ │ │ │ ldr r0, [sp, #72] @ 0x48 │ │ │ │ - ldr.w r3, [sl, #72] @ 0x48 │ │ │ │ - cmp r2, #0 │ │ │ │ - ble.n 178c0 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - mov.w r9, r3, lsl #2 │ │ │ │ - str r4, [sp, #8] │ │ │ │ + ble.n 18bc2 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ mov r7, ip │ │ │ │ - mov r4, r0 │ │ │ │ mov r6, lr │ │ │ │ - movs r5, #0 │ │ │ │ + mov.w r9, r3, lsl #2 │ │ │ │ + mov.w r5, #0 │ │ │ │ mov fp, r1 │ │ │ │ - str r2, [sp, #12] │ │ │ │ + strd r4, r2, [sp, #8] │ │ │ │ + mov r4, r0 │ │ │ │ strd lr, ip, [sp, #16] │ │ │ │ strd r1, r0, [sp, #24] │ │ │ │ ldr.w r0, [sl, #76] @ 0x4c │ │ │ │ mov r3, fp │ │ │ │ - str r4, [sp, #0] │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r6 │ │ │ │ - adds r5, #1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr.w r8, [r0, #56] @ 0x38 │ │ │ │ blx r8 │ │ │ │ ldr.w r0, [sl, #80] @ 0x50 │ │ │ │ - str r4, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ mov r2, r4 │ │ │ │ mov r1, fp │ │ │ │ - ldr.w r8, [r0, #56] @ 0x38 │ │ │ │ + str r4, [sp, #0] │ │ │ │ add fp, r9 │ │ │ │ + add r4, r9 │ │ │ │ + ldr.w r8, [r0, #56] @ 0x38 │ │ │ │ blx r8 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - add r4, r9 │ │ │ │ add r6, r3 │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, r5 │ │ │ │ - bne.n 1785c │ │ │ │ + bne.n 18b5a │ │ │ │ ldr r4, [sp, #8] │ │ │ │ - subs r2, r3, #1 │ │ │ │ - ldrd r1, r0, [sp, #24] │ │ │ │ + add.w r2, r3, #4294967295 @ 0xffffffff │ │ │ │ ldrd lr, ip, [sp, #16] │ │ │ │ mul.w r3, r2, r9 │ │ │ │ - add r0, r9 │ │ │ │ + ldrd r1, r0, [sp, #24] │ │ │ │ mul.w r2, r4, r2 │ │ │ │ + add.w r8, lr, r4 │ │ │ │ + add.w lr, r8, r2 │ │ │ │ + add r0, r9 │ │ │ │ add r9, r1 │ │ │ │ add r0, r3 │ │ │ │ add.w r1, r9, r3 │ │ │ │ - add.w r8, lr, r4 │ │ │ │ add.w r3, ip, r4 │ │ │ │ - add.w lr, r8, r2 │ │ │ │ add.w ip, r3, r2 │ │ │ │ ldr.w r4, [sl, #84] @ 0x54 │ │ │ │ mov r3, r1 │ │ │ │ - str r0, [sp, #72] @ 0x48 │ │ │ │ mov r2, ip │ │ │ │ + str r0, [sp, #72] @ 0x48 │ │ │ │ mov r1, lr │ │ │ │ - mov r0, r4 │ │ │ │ ldr r5, [r4, #56] @ 0x38 │ │ │ │ + mov r0, r4 │ │ │ │ mov ip, r5 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ nop │ │ │ │ - push {r4, lr} │ │ │ │ mov r2, r0 │ │ │ │ - mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ ldr r3, [r2, #84] @ 0x54 │ │ │ │ + mov r0, r1 │ │ │ │ + ldr r1, [pc, #20] @ (18c14 ) │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r2, #80] @ 0x50 │ │ │ │ + add r1, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - ldr r1, [pc, #12] @ (178fc ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r2, #76] @ 0x4c │ │ │ │ - add r1, pc │ │ │ │ ldr r2, [r2, #64] @ 0x40 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r7, [pc, #808] @ (17c28 ) │ │ │ │ + nop │ │ │ │ + b.n 18dac │ │ │ │ movs r5, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #84] @ 0x54 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #80] @ 0x50 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #76] @ 0x4c │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #76] @ 0x4c │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #80] @ 0x50 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #84] @ 0x54 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r2 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 1795a │ │ │ │ - mov r5, r1 │ │ │ │ + beq.n 18c92 │ │ │ │ + mov r4, r1 │ │ │ │ ldr r1, [r1, #4] │ │ │ │ ldr r2, [r1, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 17962 │ │ │ │ - movs r0, #0 │ │ │ │ + bne.n 18cae │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 1795a │ │ │ │ - ldrd r8, sl, [r5, #4] │ │ │ │ - ldr.w r3, [sl] │ │ │ │ + beq.n 18c92 │ │ │ │ + ldrd sl, r1, [r4, #4] │ │ │ │ + ldr r3, [r1, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 1795a │ │ │ │ - mov r7, sl │ │ │ │ + ble.n 18c92 │ │ │ │ + ldr.w r2, [sl] │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ - mov.w r9, #0 │ │ │ │ - ldr.w r2, [r8] │ │ │ │ - str r5, [sp, #12] │ │ │ │ - mov fp, r3 │ │ │ │ - mov r5, sl │ │ │ │ - str r6, [sp, #16] │ │ │ │ - mov sl, r9 │ │ │ │ - mov r6, r7 │ │ │ │ - mov r9, r8 │ │ │ │ + mov.w r0, #0 │ │ │ │ + mov r5, r3 │ │ │ │ + mov fp, r1 │ │ │ │ + mov r9, r0 │ │ │ │ str r3, [sp, #8] │ │ │ │ - cmp r2, #0 │ │ │ │ - ble.n 17a36 │ │ │ │ - mov.w r8, #0 │ │ │ │ - mov r4, r6 │ │ │ │ - mov r6, r8 │ │ │ │ - mov r8, r9 │ │ │ │ - b.n 179ca │ │ │ │ + strd r4, r7, [sp, #16] │ │ │ │ + mov r4, r1 │ │ │ │ + mov r3, r2 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.n 18d7e │ │ │ │ + mov r6, sl │ │ │ │ + mov.w r7, #0 │ │ │ │ + b.n 18d12 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ blx 10080 │ │ │ │ - movs r3, #12 │ │ │ │ - mov r7, r0 │ │ │ │ - mla r2, r3, fp, r5 │ │ │ │ - ldr r0, [r2, #8] │ │ │ │ + mov r8, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + add.w r0, fp, r0, lsl #2 │ │ │ │ + ldr r0, [r0, #8] │ │ │ │ blx 10080 │ │ │ │ - cmp r7, r0 │ │ │ │ - ble.n 17a14 │ │ │ │ - ldr.w r2, [r9] │ │ │ │ - adds r6, #1 │ │ │ │ - add.w r8, r8, #12 │ │ │ │ - cmp r6, r2 │ │ │ │ - bge.n 17a04 │ │ │ │ - ldrd r7, r0, [r4, #4] │ │ │ │ + cmp r8, r0 │ │ │ │ + ble.n 18d5a │ │ │ │ + ldr.w r3, [sl] │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + add.w r6, r6, #12 │ │ │ │ + cmp r7, r3 │ │ │ │ + bge.n 18d48 │ │ │ │ + ldrd r8, r0, [r4, #4] │ │ │ │ blx 10080 │ │ │ │ - mul.w r7, r0, r7 │ │ │ │ - ldr.w r0, [r8, #8] │ │ │ │ + mul.w r8, r0, r8 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ blx 10080 │ │ │ │ - cmp r7, r0 │ │ │ │ - bgt.n 179bc │ │ │ │ - ldr r1, [r4, #4] │ │ │ │ - ldr.w r2, [r8, #4] │ │ │ │ - cmp r1, r2 │ │ │ │ - blt.n 179bc │ │ │ │ - cmp.w fp, #4294967295 @ 0xffffffff │ │ │ │ - bne.n 179a4 │ │ │ │ - mov fp, sl │ │ │ │ - str r6, [sp, #8] │ │ │ │ - ldr.w r2, [r9] │ │ │ │ - adds r6, #1 │ │ │ │ - add.w r8, r8, #12 │ │ │ │ - cmp r6, r2 │ │ │ │ - blt.n 179ca │ │ │ │ - ldr r1, [r5, #0] │ │ │ │ - add.w sl, sl, #1 │ │ │ │ - mov r6, r4 │ │ │ │ - cmp sl, r1 │ │ │ │ - bge.n 17a36 │ │ │ │ - adds r6, #12 │ │ │ │ - b.n 17994 │ │ │ │ - ldr.w r0, [r8, #8] │ │ │ │ + cmp r8, r0 │ │ │ │ + bgt.n 18d02 │ │ │ │ + ldr r0, [r4, #4] │ │ │ │ + ldr r3, [r6, #4] │ │ │ │ + cmp r0, r3 │ │ │ │ + blt.n 18d02 │ │ │ │ + adds r0, r5, #1 │ │ │ │ + bne.n 18ce8 │ │ │ │ + mov r5, r9 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + ldr.w r3, [sl] │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + add.w r6, r6, #12 │ │ │ │ + cmp r7, r3 │ │ │ │ + blt.n 18d12 │ │ │ │ + ldr.w r1, [fp] │ │ │ │ + add.w r9, r9, #1 │ │ │ │ + cmp r9, r1 │ │ │ │ + bge.n 18d7e │ │ │ │ + add.w r4, r4, #12 │ │ │ │ + b.n 18cdc │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ blx 10080 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - movs r2, #12 │ │ │ │ - mov r7, r0 │ │ │ │ - mla r2, r2, r3, r9 │ │ │ │ - ldr r0, [r2, #8] │ │ │ │ + str r0, [sp, #12] │ │ │ │ + add.w r0, r3, r3, lsl #1 │ │ │ │ + add.w r0, sl, r0, lsl #2 │ │ │ │ + ldr r0, [r0, #8] │ │ │ │ blx 10080 │ │ │ │ - cmp r7, r0 │ │ │ │ - blt.n 179bc │ │ │ │ - mov fp, sl │ │ │ │ - str r6, [sp, #8] │ │ │ │ - b.n 179f6 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + cmp r3, r0 │ │ │ │ + blt.n 18d02 │ │ │ │ + mov r5, r9 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + b.n 18d38 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ - ldrd r5, r6, [sp, #12] │ │ │ │ - cmp.w fp, #4294967295 @ 0xffffffff │ │ │ │ + ldrd r4, r7, [sp, #16] │ │ │ │ + cmp.w r5, #4294967295 @ 0xffffffff │ │ │ │ it ne │ │ │ │ cmpne.w r2, #4294967295 @ 0xffffffff │ │ │ │ - beq.n 1795a │ │ │ │ - ldrd r0, r1, [r5, #4] │ │ │ │ - movs r3, #12 │ │ │ │ - mul.w r4, r3, fp │ │ │ │ - mla r3, r3, r2, r0 │ │ │ │ - str r4, [sp, #36] @ 0x24 │ │ │ │ - adds r7, r1, r4 │ │ │ │ + beq.n 18c92 │ │ │ │ + ldrd r0, ip, [r4, #4] │ │ │ │ + mov.w r3, r5, lsl #1 │ │ │ │ + mov.w r6, r2, lsl #1 │ │ │ │ + mov r8, r3 │ │ │ │ + add r3, r5 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r9, ip, r3 │ │ │ │ + ldr.w r1, [r9, #8] │ │ │ │ + strd r1, r3, [sp, #32] │ │ │ │ + add.w r3, r6, r2 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ ldr r3, [r3, #12] │ │ │ │ - ldr r4, [r7, #8] │ │ │ │ - str r4, [sp, #32] │ │ │ │ - cmp r3, r4 │ │ │ │ - beq.w 1795a │ │ │ │ - ldrd r9, r3, [r5, #12] │ │ │ │ - adds r2, r3, #4 │ │ │ │ - cmp r9, r2 │ │ │ │ + cmp r3, r1 │ │ │ │ + beq.w 18c92 │ │ │ │ + ldrd r2, r3, [r4, #12] │ │ │ │ + add.w r1, r3, #4 │ │ │ │ + cmp r2, r1 │ │ │ │ it eq │ │ │ │ - moveq.w ip, #2 │ │ │ │ - beq.n 17a86 │ │ │ │ - add.w ip, r9, #4 │ │ │ │ - cmp r3, ip │ │ │ │ + moveq.w sl, #2 │ │ │ │ + beq.n 18de2 │ │ │ │ + add.w sl, r2, #4 │ │ │ │ + cmp r3, sl │ │ │ │ ite eq │ │ │ │ - moveq.w ip, #2 │ │ │ │ - movne.w ip, #1 │ │ │ │ - ldr.w r2, [r6, #164] @ 0xa4 │ │ │ │ - ubfx r4, r2, #0, #20 │ │ │ │ - lsls r2, r2, #15 │ │ │ │ - bpl.n 17ac4 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - cmp ip, r2 │ │ │ │ - beq.n 17ac4 │ │ │ │ - ldr r2, [r1, #0] │ │ │ │ - cmp r2, #2 │ │ │ │ - bne.w 1795a │ │ │ │ - movs r2, #12 │ │ │ │ - rsb lr, fp, #1 │ │ │ │ - mla lr, r2, lr, r1 │ │ │ │ - ldr.w r2, [lr, #8] │ │ │ │ - cmp ip, r2 │ │ │ │ - bne.w 1795a │ │ │ │ - ldr.w r2, [lr, #4] │ │ │ │ - mul.w ip, r2, ip │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - cmp ip, r2 │ │ │ │ - bne.w 1795a │ │ │ │ - ldr r2, [r5, #20] │ │ │ │ - lsls r4, r4, #26 │ │ │ │ - str r2, [sp, #12] │ │ │ │ - bpl.n 17ad2 │ │ │ │ - cmp r9, r2 │ │ │ │ - bne.w 1795a │ │ │ │ - str r3, [sp, #16] │ │ │ │ - movs r4, #12 │ │ │ │ - ldr r3, [r7, #4] │ │ │ │ + moveq.w sl, #2 │ │ │ │ + movne.w sl, #1 │ │ │ │ + ldr.w r1, [r7, #164] @ 0xa4 │ │ │ │ + ubfx lr, r1, #0, #20 │ │ │ │ + lsls r1, r1, #15 │ │ │ │ + bpl.n 18e24 │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + cmp sl, r1 │ │ │ │ + beq.n 18e24 │ │ │ │ + ldr.w r1, [ip] │ │ │ │ + cmp r1, #2 │ │ │ │ + bne.w 18c92 │ │ │ │ + rsb fp, r5, #1 │ │ │ │ + add.w fp, fp, fp, lsl #1 │ │ │ │ + add.w fp, ip, fp, lsl #2 │ │ │ │ + ldr.w r1, [fp, #8] │ │ │ │ + cmp sl, r1 │ │ │ │ + bne.w 18c92 │ │ │ │ + ldr.w r1, [fp, #4] │ │ │ │ + mul.w sl, r1, sl │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + cmp sl, r1 │ │ │ │ + bne.w 18c92 │ │ │ │ + tst.w lr, #32 │ │ │ │ + ldr.w fp, [r4, #20] │ │ │ │ + beq.n 18e34 │ │ │ │ + cmp r2, fp │ │ │ │ + bne.w 18c92 │ │ │ │ + strd r2, r3, [sp, #12] │ │ │ │ + ldr.w r3, [r9, #4] │ │ │ │ str r3, [sp, #20] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - mul.w sl, r4, r3 │ │ │ │ - mul.w r4, r4, fp │ │ │ │ - ldr.w fp, [r5, #24] │ │ │ │ - add.w r2, r0, sl │ │ │ │ - add r1, r4 │ │ │ │ - ldr r2, [r2, #4] │ │ │ │ - ldr r1, [r1, #12] │ │ │ │ - str r1, [sp, #28] │ │ │ │ - movs r1, #0 │ │ │ │ - str r2, [sp, #24] │ │ │ │ - blx fad0 │ │ │ │ - mov r7, r0 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ - add.w r1, r7, sl │ │ │ │ - adds r2, r0, r4 │ │ │ │ - ldr r2, [r2, #8] │ │ │ │ - str r2, [r1, #12] │ │ │ │ - movs r1, #0 │ │ │ │ + add r6, r3 │ │ │ │ + mov r3, r8 │ │ │ │ + add r3, r5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ + ldr r3, [r4, #24] │ │ │ │ + add.w r1, r0, r6 │ │ │ │ + add ip, r5 │ │ │ │ + ldr r2, [r1, #4] │ │ │ │ + ldr.w r1, [ip, #12] │ │ │ │ + str r3, [sp, #8] │ │ │ │ + strd r2, r1, [sp, #24] │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fad0 │ │ │ │ - ldr r2, [r5, #4] │ │ │ │ + add.w ip, r0, r6 │ │ │ │ mov r8, r0 │ │ │ │ - add r0, r4 │ │ │ │ - add r2, sl │ │ │ │ - ldr r1, [r2, #8] │ │ │ │ - str r1, [r0, #12] │ │ │ │ - ldr r2, [r2, #4] │ │ │ │ - str r2, [r0, #4] │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ + add.w r1, r0, r5 │ │ │ │ + ldr r1, [r1, #8] │ │ │ │ + str.w r1, [ip, #12] │ │ │ │ + mov.w r1, #0 │ │ │ │ + blx fad0 │ │ │ │ + ldr r1, [r4, #4] │ │ │ │ + add.w ip, r0, r5 │ │ │ │ + mov r9, r0 │ │ │ │ + add r1, r6 │ │ │ │ + ldr r0, [r1, #8] │ │ │ │ + str.w r0, [ip, #12] │ │ │ │ + ldr r1, [r1, #4] │ │ │ │ + str.w r1, [ip, #4] │ │ │ │ blx ff0c │ │ │ │ - mov r1, r7 │ │ │ │ - str r0, [sp, #8] │ │ │ │ - mov r0, r8 │ │ │ │ + mov sl, r0 │ │ │ │ + mov r1, r8 │ │ │ │ + mov r0, r9 │ │ │ │ blx 10018 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ + ldrd r3, r2, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r9 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ + mov r0, sl │ │ │ │ + strd fp, r3, [sp] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - str.w fp, [sp, #4] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r6 │ │ │ │ - blx ff40 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r9, r0 │ │ │ │ mov r0, r7 │ │ │ │ + blx ff40 │ │ │ │ + mov sl, r0 │ │ │ │ + mov r1, r9 │ │ │ │ + mov r0, r8 │ │ │ │ blx f718 │ │ │ │ - cmp.w r9, #0 │ │ │ │ - beq.w 17c62 │ │ │ │ - ldr r0, [r5, #4] │ │ │ │ + cmp.w sl, #0 │ │ │ │ + beq.n 18fd2 │ │ │ │ + ldr r0, [r4, #4] │ │ │ │ blx fc44 │ │ │ │ - mov r7, r0 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ - adds r3, r0, r4 │ │ │ │ + mov r8, r0 │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ + add.w r3, r0, r5 │ │ │ │ ldr r2, [r3, #8] │ │ │ │ - add.w r3, r7, sl │ │ │ │ + add.w r3, r8, r6 │ │ │ │ str r2, [r3, #8] │ │ │ │ blx fc44 │ │ │ │ - ldr r3, [r5, #4] │ │ │ │ - add r4, r0 │ │ │ │ + ldr r3, [r4, #4] │ │ │ │ + add r5, r0 │ │ │ │ mov r1, r0 │ │ │ │ - add r3, sl │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r8 │ │ │ │ + add r3, r6 │ │ │ │ ldrd r2, r3, [r3, #4] │ │ │ │ - strd r2, r3, [r4, #4] │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - mov r3, fp │ │ │ │ - str r2, [sp, #0] │ │ │ │ - str.w fp, [sp, #4] │ │ │ │ + strd r2, r3, [r5, #4] │ │ │ │ + mov r2, fp │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + str.w fp, [sp] │ │ │ │ + str r3, [sp, #4] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r6 │ │ │ │ + mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 17c62 │ │ │ │ - ldr.w r8, [sp, #24] │ │ │ │ - ldr r0, [sp, #20] │ │ │ │ - mov r1, r8 │ │ │ │ - bl ebd68 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - mov r3, r8 │ │ │ │ - mov r4, r0 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ - mul.w r8, r2, r8 │ │ │ │ + beq.n 18fd2 │ │ │ │ + ldrd r0, r9, [sp, #20] │ │ │ │ + mov r1, r9 │ │ │ │ + bl f6188 │ │ │ │ + ldrd r1, r2, [sp, #28] │ │ │ │ + mov r3, r9 │ │ │ │ + mov r5, r0 │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ mul.w fp, r1, r3 │ │ │ │ + mul.w r9, r2, r9 │ │ │ │ blx fc44 │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ - str r0, [sp, #8] │ │ │ │ - add r2, r0 │ │ │ │ - ldr r0, [r5, #4] │ │ │ │ - add sl, r0 │ │ │ │ - ldr r1, [r2, #4] │ │ │ │ - ldr.w r3, [sl, #4] │ │ │ │ - mls r3, r3, r4, r1 │ │ │ │ + mov r1, r0 │ │ │ │ + ldr r0, [r4, #4] │ │ │ │ + str r1, [sp, #8] │ │ │ │ + add r2, r1 │ │ │ │ + ldr r3, [r2, #4] │ │ │ │ + add r6, r0 │ │ │ │ + ldr r6, [r6, #4] │ │ │ │ + mls r3, r6, r5, r3 │ │ │ │ str r3, [r2, #4] │ │ │ │ blx fc44 │ │ │ │ - mul.w ip, fp, r4 │ │ │ │ - ldr r1, [r5, #24] │ │ │ │ - mul.w r2, r8, r4 │ │ │ │ - ldrd lr, r3, [r5, #12] │ │ │ │ + mul.w ip, fp, r5 │ │ │ │ + ldrd lr, r3, [r4, #12] │ │ │ │ + mul.w r2, r9, r5 │ │ │ │ + ldr r6, [r4, #24] │ │ │ │ mov.w ip, ip, lsl #2 │ │ │ │ - add.w sl, r1, ip │ │ │ │ - str.w sl, [sp, #4] │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ - ldr r5, [r5, #20] │ │ │ │ add r3, r2 │ │ │ │ add r2, lr │ │ │ │ - add r5, ip │ │ │ │ - str r5, [sp, #0] │ │ │ │ + add r6, ip │ │ │ │ + str r6, [sp, #4] │ │ │ │ + ldr r4, [r4, #20] │ │ │ │ + add r4, ip │ │ │ │ + str r4, [sp, #0] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r6 │ │ │ │ + mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ mov r6, r0 │ │ │ │ - cbz r0, 17c64 │ │ │ │ - ldr r2, [pc, #96] @ (17c78 ) │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ - ldr r1, [pc, #96] @ (17c7c ) │ │ │ │ + cbz r0, 18fd6 │ │ │ │ + ldr r2, [pc, #96] @ (18fec ) │ │ │ │ + mov.w r0, #88 @ 0x58 │ │ │ │ + ldr r1, [pc, #92] @ (18ff0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ - strd r4, r8, [r0, #64] @ 0x40 │ │ │ │ - add.w r8, r0, #8 │ │ │ │ - mov r5, r0 │ │ │ │ - mov r1, r8 │ │ │ │ - strd r9, r7, [r0, #76] @ 0x4c │ │ │ │ - str r6, [r0, #84] @ 0x54 │ │ │ │ - str.w fp, [r0, #72] @ 0x48 │ │ │ │ + mov r4, r0 │ │ │ │ + add.w r7, r0, #8 │ │ │ │ + mov r1, r7 │ │ │ │ add.w r0, r6, #8 │ │ │ │ + strd r5, r9, [r4, #64] @ 0x40 │ │ │ │ + strd fp, sl, [r4, #72] @ 0x48 │ │ │ │ + strd r8, r6, [r4, #80] @ 0x50 │ │ │ │ blx f8c4 │ │ │ │ - mov r2, r8 │ │ │ │ - add.w r1, r7, #8 │ │ │ │ - mov r0, r4 │ │ │ │ - blx faac │ │ │ │ - mov r0, r4 │ │ │ │ - mov r2, r8 │ │ │ │ - add.w r1, r9, #8 │ │ │ │ + mov r2, r7 │ │ │ │ + add.w r1, r8, #8 │ │ │ │ + mov r0, r5 │ │ │ │ blx faac │ │ │ │ mov r0, r5 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r7, #0 │ │ │ │ - movs r0, #0 │ │ │ │ + mov r2, r7 │ │ │ │ + add.w r1, sl, #8 │ │ │ │ + blx faac │ │ │ │ + mov r0, r4 │ │ │ │ + b.n 18c96 │ │ │ │ + mov.w r8, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - mov r0, r9 │ │ │ │ + mov r0, sl │ │ │ │ blx f928 │ │ │ │ - b.n 1795a │ │ │ │ - stc2 15, cr15, [r5], {255} @ 0xff │ │ │ │ - lsls r2, r3, #12 │ │ │ │ + b.n 18c92 │ │ │ │ + @ instruction: 0xfb7bffff │ │ │ │ + ldrh r4, [r4, #60] @ 0x3c │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00017c80 : │ │ │ │ - ldr r1, [pc, #24] @ (17c9c ) │ │ │ │ - push {r4, lr} │ │ │ │ +00018ff4 : │ │ │ │ + ldr r1, [pc, #28] @ (19014 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - cdp2 0, 7, cr0, cr14, cr13, {0} │ │ │ │ + ldrh r4, [r0, #24] │ │ │ │ + movs r6, r1 │ │ │ │ │ │ │ │ -00017ca0 : │ │ │ │ - movs r3, #0 │ │ │ │ +00019018 : │ │ │ │ + mov.w r3, #0 │ │ │ │ b.w fb64 │ │ │ │ - nop │ │ │ │ │ │ │ │ -00017ca8 : │ │ │ │ - movs r3, #0 │ │ │ │ +00019020 : │ │ │ │ + mov.w r3, #0 │ │ │ │ b.w f688 │ │ │ │ - nop │ │ │ │ │ │ │ │ -00017cb0 : │ │ │ │ - movs r3, #1 │ │ │ │ +00019028 : │ │ │ │ + mov.w r3, #1 │ │ │ │ b.w fb64 │ │ │ │ - nop │ │ │ │ │ │ │ │ -00017cb8 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +00019030 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ mov r4, r0 │ │ │ │ mov r1, r2 │ │ │ │ mov r0, r5 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r2 │ │ │ │ blx fc14 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5d0 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx fc50 │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - ldr r3, [r1, #0] │ │ │ │ mov r0, r1 │ │ │ │ - ldr r1, [pc, #4] @ (17cf4 ) │ │ │ │ + ldr r1, [pc, #8] @ (19078 ) │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ add r1, pc │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - ldr r3, [pc, #1000] @ (180e0 ) │ │ │ │ + bgt.n 18f88 │ │ │ │ movs r5, r1 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 17d20 │ │ │ │ + beq.n 190a8 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbnz r3, 17d14 │ │ │ │ - ldr r2, [r1, #20] │ │ │ │ + cbnz r3, 1909a │ │ │ │ ldr r3, [r1, #12] │ │ │ │ + ldr r2, [r1, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 17d18 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 190a0 │ │ │ │ + mov.w r0, #0 │ │ │ │ pop {r4, pc} │ │ │ │ blx 1004c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 17d14 │ │ │ │ - ldr r2, [pc, #24] @ (17d3c ) │ │ │ │ - movs r0, #64 @ 0x40 │ │ │ │ - ldr r1, [pc, #24] @ (17d40 ) │ │ │ │ + beq.n 1909a │ │ │ │ + ldr r2, [pc, #28] @ (190c8 ) │ │ │ │ + mov.w r0, #64 @ 0x40 │ │ │ │ + ldr r1, [pc, #28] @ (190cc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ mov r4, r0 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ blx f7b0 │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xffbbffff │ │ │ │ - lsls r0, r4, #8 │ │ │ │ + @ instruction: 0xffb5ffff │ │ │ │ + ldrh r6, [r2, #52] @ 0x34 │ │ │ │ movs r6, r1 │ │ │ │ │ │ │ │ -00017d44 : │ │ │ │ - ldr r1, [pc, #24] @ (17d60 ) │ │ │ │ - push {r4, lr} │ │ │ │ +000190d0 : │ │ │ │ + ldr r1, [pc, #28] @ (190f0 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - stc2l 0, cr0, [r6, #52] @ 0x34 │ │ │ │ + ldrh r4, [r6, #16] │ │ │ │ + movs r6, r1 │ │ │ │ │ │ │ │ -00017d64 : │ │ │ │ - push {r4, lr} │ │ │ │ +000190f4 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ blx f90c │ │ │ │ str r4, [r0, #56] @ 0x38 │ │ │ │ pop {r4, pc} │ │ │ │ - push {r4, lr} │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r0, [r0, #4] │ │ │ │ blx f718 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #12] │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr r7, [r4, #20] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #28 │ │ │ │ ldr.w r8, [r1] │ │ │ │ - ldr r7, [r4, #20] │ │ │ │ - mov r6, r1 │ │ │ │ - subs r7, r7, r0 │ │ │ │ + sub.w r7, r7, r0 │ │ │ │ blx 100f4 │ │ │ │ mov r9, r0 │ │ │ │ ldr r0, [r4, #20] │ │ │ │ + clz r7, r7 │ │ │ │ blx 100f4 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ + mov.w r7, r7, lsr #5 │ │ │ │ + ldr r1, [pc, #64] @ (1919c ) │ │ │ │ + mov r2, r7 │ │ │ │ str r3, [sp, #16] │ │ │ │ - clz r7, r7 │ │ │ │ - ldr r1, [pc, #44] @ (17de0 ) │ │ │ │ ldr r3, [r4, #4] │ │ │ │ - lsrs r7, r7, #5 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mov r2, r7 │ │ │ │ add r1, pc │ │ │ │ + str r3, [sp, #12] │ │ │ │ ldrd r3, r5, [r4, #20] │ │ │ │ - subs r5, r5, r3 │ │ │ │ + sub.w r5, r5, r3 │ │ │ │ mov r3, r9 │ │ │ │ - asrs r5, r5, #2 │ │ │ │ + mov.w r5, r5, asr #2 │ │ │ │ str r5, [sp, #8] │ │ │ │ ldrd r4, r5, [r4, #12] │ │ │ │ - subs r4, r5, r4 │ │ │ │ - asrs r4, r4, #2 │ │ │ │ + sub.w r4, r5, r4 │ │ │ │ + mov.w r4, r4, asr #2 │ │ │ │ strd r0, r4, [sp] │ │ │ │ mov r0, r6 │ │ │ │ blx r8 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - nop │ │ │ │ - ldr r3, [pc, #232] @ (17ecc ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + blt.n 190e8 │ │ │ │ movs r5, r1 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r0, [r0, #4] │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ blx 10018 │ │ │ │ ldrd r1, r2, [r4, #12] │ │ │ │ mov r5, r0 │ │ │ │ blx f8b8 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fffc │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r1, [pc, #132] @ (17e90 ) │ │ │ │ + ldr r1, [pc, #148] @ (19270 ) │ │ │ │ mov r0, r5 │ │ │ │ add r1, pc │ │ │ │ blx f628 │ │ │ │ - ldr r3, [r4, #20] │ │ │ │ ldr r1, [r4, #12] │ │ │ │ mov r0, r5 │ │ │ │ - subs r1, r1, r3 │ │ │ │ + ldr r3, [r4, #20] │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ clz r1, r1 │ │ │ │ - lsrs r1, r1, #5 │ │ │ │ + mov.w r1, r1, lsr #5 │ │ │ │ blx fd28 │ │ │ │ - mov r0, r5 │ │ │ │ ldrd r3, r1, [r4, #12] │ │ │ │ - subs r1, r1, r3 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ - blx fbe0 │ │ │ │ mov r0, r5 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ + blx fbe0 │ │ │ │ ldrd r3, r1, [r4, #20] │ │ │ │ - subs r1, r1, r3 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ + mov r0, r5 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ blx fbe0 │ │ │ │ ldr r0, [r4, #12] │ │ │ │ blx 100f4 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx fd28 │ │ │ │ ldr r0, [r4, #16] │ │ │ │ @@ -12556,2053 +13322,2112 @@ │ │ │ │ mov r0, r5 │ │ │ │ blx fd28 │ │ │ │ ldr r1, [r4, #4] │ │ │ │ mov r0, r5 │ │ │ │ blx faec │ │ │ │ ldr r1, [r4, #8] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fae8 │ │ │ │ nop │ │ │ │ - ldr r3, [pc, #8] @ (17e9c ) │ │ │ │ + blt.n 192fc │ │ │ │ movs r5, r1 │ │ │ │ │ │ │ │ -00017e94 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ +00019274 : │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + mov r5, r3 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldrd r7, r6, [sp, #32] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ mov r9, r0 │ │ │ │ mov r8, r1 │ │ │ │ - ldrd r7, r6, [sp, #32] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ mov sl, r2 │ │ │ │ - mov r5, r3 │ │ │ │ cmp r3, r6 │ │ │ │ it ne │ │ │ │ cmpne r2, r7 │ │ │ │ - bne.n 17eba │ │ │ │ + bne.n 192a6 │ │ │ │ cmp r3, r6 │ │ │ │ it eq │ │ │ │ cmpeq r2, r7 │ │ │ │ - bne.n 17ee4 │ │ │ │ + bne.n 192e0 │ │ │ │ blx fe48 │ │ │ │ - cbz r0, 17ee4 │ │ │ │ - ldr r1, [pc, #48] @ (17eec ) │ │ │ │ - movs r0, #28 │ │ │ │ + cbz r0, 192e0 │ │ │ │ + ldr r1, [pc, #80] @ (192f8 ) │ │ │ │ + mov.w r0, #28 │ │ │ │ add r1, pc │ │ │ │ blx 1014c │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r9 │ │ │ │ blx f64c │ │ │ │ str r0, [r4, #4] │ │ │ │ mov r0, r8 │ │ │ │ blx f5e8 │ │ │ │ - strd r5, r7, [r4, #16] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ strd r0, sl, [r4, #8] │ │ │ │ mov r0, r4 │ │ │ │ + strd r5, r7, [r4, #16] │ │ │ │ str r6, [r4, #24] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, lr, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ b.w fd40 │ │ │ │ - mrrc2 0, 0, r0, lr, cr13 │ │ │ │ + nop │ │ │ │ + ldrh r0, [r6, #2] │ │ │ │ + movs r6, r1 │ │ │ │ │ │ │ │ -00017ef0 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +000192fc : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - mov r6, r0 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r4, [sp, #28] │ │ │ │ str r4, [sp, #4] │ │ │ │ ldr r4, [sp, #24] │ │ │ │ str r4, [sp, #0] │ │ │ │ blx fba4 │ │ │ │ - mov r1, r6 │ │ │ │ mov r4, r0 │ │ │ │ + mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx f718 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - mov r5, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #8 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov r5, r1 │ │ │ │ mov r4, r0 │ │ │ │ - ldr r1, [pc, #76] @ (17f6c ) │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + sub sp, #8 │ │ │ │ + ldr r1, [pc, #80] @ (19390 ) │ │ │ │ str r3, [sp, #4] │ │ │ │ - add r1, pc │ │ │ │ ldr r3, [r0, #92] @ 0x5c │ │ │ │ + add r1, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r6, [r5, #0] │ │ │ │ ldr r2, [r0, #76] @ 0x4c │ │ │ │ + ldr r3, [r0, #88] @ 0x58 │ │ │ │ mov r0, r5 │ │ │ │ - ldr r6, [r5, #0] │ │ │ │ blx r6 │ │ │ │ ldrd r3, r2, [r4, #64] @ 0x40 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 17f46 │ │ │ │ - ldr r1, [pc, #52] @ (17f70 ) │ │ │ │ + beq.n 19364 │ │ │ │ + ldr r1, [pc, #56] @ (19394 ) │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ ldr r2, [r4, #96] @ 0x60 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 17f5c │ │ │ │ + beq.n 1937a │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 17f5c │ │ │ │ - ldr r1, [pc, #32] @ (17f74 ) │ │ │ │ + beq.n 1937a │ │ │ │ + ldr r1, [pc, #36] @ (19398 ) │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - movs r1, #41 @ 0x29 │ │ │ │ + mov.w r1, #41 @ 0x29 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ - ldr r1, [pc, #968] @ (18338 ) │ │ │ │ + bls.n 19358 │ │ │ │ movs r5, r1 │ │ │ │ - ldr r1, [pc, #976] @ (18344 ) │ │ │ │ + bls.n 19364 │ │ │ │ movs r5, r1 │ │ │ │ - ldr r1, [pc, #880] @ (182e8 ) │ │ │ │ + bls.n 19338 │ │ │ │ movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldrd r7, r4, [r0, #76] @ 0x4c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r3 │ │ │ │ - ldr r7, [r0, #76] @ 0x4c │ │ │ │ vpush {d8} │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - subs r6, r7, #1 │ │ │ │ - ldr r5, [r0, #92] @ 0x5c │ │ │ │ - ldr r4, [r0, #80] @ 0x50 │ │ │ │ - mov r9, r2 │ │ │ │ - lsls r3, r6, #3 │ │ │ │ - ldr.w sl, [sp, #104] @ 0x68 │ │ │ │ vldr s17, [r1] │ │ │ │ + add.w r6, r7, #4294967295 @ 0xffffffff │ │ │ │ str r0, [sp, #16] │ │ │ │ + ldr r5, [r0, #92] @ 0x5c │ │ │ │ + mov.w r3, r6, lsl #3 │ │ │ │ str r1, [sp, #32] │ │ │ │ ldr r1, [r0, #88] @ 0x58 │ │ │ │ mov r0, r3 │ │ │ │ + vldr s16, [r2] │ │ │ │ + strd r5, r4, [sp, #8] │ │ │ │ + ldr.w sl, [sp, #104] @ 0x68 │ │ │ │ str r1, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - vldr s16, [r2] │ │ │ │ - str r5, [sp, #8] │ │ │ │ - str r4, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ - adds r3, r0, #4 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ + add.w r3, r0, #4 │ │ │ │ mov r1, r0 │ │ │ │ str r0, [sp, #24] │ │ │ │ cmp r6, #0 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ add.w r0, fp, r3 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ - str r0, [sp, #28] │ │ │ │ add r3, sl │ │ │ │ str r3, [sp, #20] │ │ │ │ - ble.w 1818a │ │ │ │ + str r0, [sp, #28] │ │ │ │ + ble.w 195ea │ │ │ │ rsb ip, r4, #92672 @ 0x16a00 │ │ │ │ + ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov r5, r1 │ │ │ │ add.w ip, ip, #9 │ │ │ │ - ldr r4, [sp, #40] @ 0x28 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ str.w fp, [sp, #40] @ 0x28 │ │ │ │ - mov.w r8, #0 │ │ │ │ ldr.w fp, [sp, #32] │ │ │ │ - str r1, [sp, #44] @ 0x2c │ │ │ │ + mov.w r8, #0 │ │ │ │ str.w sl, [sp, #32] │ │ │ │ mov sl, ip │ │ │ │ - b.n 18004 │ │ │ │ + str r1, [sp, #44] @ 0x2c │ │ │ │ + b.n 19444 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mov r1, r7 │ │ │ │ - adds r5, #8 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ mul.w r0, r3, r0 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r6, r8 │ │ │ │ mov r0, r1 │ │ │ │ - beq.n 18030 │ │ │ │ + beq.n 19472 │ │ │ │ mul.w r2, r0, r4 │ │ │ │ - add.w r8, r8, #1 │ │ │ │ cmp r0, sl │ │ │ │ + add.w r8, r8, #1 │ │ │ │ mov.w r2, r2, lsl #2 │ │ │ │ add.w r1, fp, r2 │ │ │ │ add r2, r9 │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ - str r2, [r5, #4] │ │ │ │ str r1, [r5, #0] │ │ │ │ - ble.n 17ff0 │ │ │ │ + str r2, [r5, #4] │ │ │ │ + ble.n 1942e │ │ │ │ ldr r1, [sp, #12] │ │ │ │ mov r2, r7 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ blx fe70 │ │ │ │ - adds r5, #8 │ │ │ │ cmp r6, r8 │ │ │ │ - bne.n 18004 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - ldr.w r8, [sp, #28] │ │ │ │ + bne.n 19444 │ │ │ │ + ldrd r3, r2, [sp, #16] │ │ │ │ + ldrd r1, r8, [sp, #24] │ │ │ │ + ldr.w sl, [sp, #32] │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ - str r2, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ - ldr r5, [r0, #56] @ 0x38 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ ldrd fp, r4, [sp, #40] @ 0x28 │ │ │ │ - ldr.w sl, [sp, #32] │ │ │ │ + ldr r5, [r0, #56] @ 0x38 │ │ │ │ blx r5 │ │ │ │ vldr s15, [r8] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldrd r3, r2, [sp, #16] │ │ │ │ vadd.f32 s15, s15, s17 │ │ │ │ ldr r3, [r3, #72] @ 0x48 │ │ │ │ vstr s15, [fp] │ │ │ │ vldr s15, [r2] │ │ │ │ ldr r2, [sp, #8] │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ cmp r2, #1 │ │ │ │ vstr s15, [sl] │ │ │ │ - bne.n 18148 │ │ │ │ + bne.n 195a6 │ │ │ │ + add.w r0, fp, r7, lsl #2 │ │ │ │ add.w r2, fp, #4 │ │ │ │ add.w r1, sl, #4 │ │ │ │ - add.w r0, fp, r7, lsl #2 │ │ │ │ vldr s11, [r3] │ │ │ │ - adds r3, #8 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ vldr s13, [r3, #-4] │ │ │ │ vldr s15, [r1] │ │ │ │ vldr s12, [r2] │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r2!, {s14} │ │ │ │ cmp r0, r2 │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 1807e │ │ │ │ + bne.n 194be │ │ │ │ + ldrd r3, r2, [sp, #16] │ │ │ │ ldr r1, [sp, #28] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ ldr r5, [sp, #36] @ 0x24 │ │ │ │ - vldr s15, [r1] │ │ │ │ ldr r0, [r3, #68] @ 0x44 │ │ │ │ + vldr s15, [r1] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ vadd.f32 s15, s15, s17 │ │ │ │ vstr s15, [r1] │ │ │ │ vldr s15, [r2] │ │ │ │ vsub.f32 s15, s15, s16 │ │ │ │ vstr s15, [r2] │ │ │ │ str r5, [sp, #0] │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ blx r5 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - movs r0, #1 │ │ │ │ - movs r5, #0 │ │ │ │ + mov.w r0, #1 │ │ │ │ + mov.w r5, #0 │ │ │ │ ldr.w r9, [r3, #84] @ 0x54 │ │ │ │ rsb r8, r9, #92672 @ 0x16a00 │ │ │ │ add.w r8, r8, #9 │ │ │ │ - b.n 18100 │ │ │ │ + b.n 19548 │ │ │ │ mul.w r0, r0, r9 │ │ │ │ mov r1, r7 │ │ │ │ - bl ebffc │ │ │ │ - adds r4, #8 │ │ │ │ - mov r0, r1 │ │ │ │ + add.w r4, r4, #8 │ │ │ │ + bl f641c │ │ │ │ cmp r6, r5 │ │ │ │ - beq.n 18138 │ │ │ │ + mov r0, r1 │ │ │ │ + beq.n 19584 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r5, #1 │ │ │ │ - ldr.w ip, [r4] │ │ │ │ cmp r0, r8 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + ldr.w ip, [r4] │ │ │ │ mul.w r2, r0, r3 │ │ │ │ mov.w r2, r2, lsl #2 │ │ │ │ add.w r1, fp, r2 │ │ │ │ add r2, sl │ │ │ │ str.w ip, [r1] │ │ │ │ vldr s15, [r4, #4] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s15, [r2] │ │ │ │ - ble.n 180ee │ │ │ │ + ble.n 19534 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r9 │ │ │ │ blx fe70 │ │ │ │ - adds r4, #8 │ │ │ │ cmp r6, r5 │ │ │ │ - bne.n 18100 │ │ │ │ + add.w r4, r4, #8 │ │ │ │ + bne.n 19548 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r0, [sp, #48] @ 0x30 │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ ldr r2, [sp, #20] │ │ │ │ + ldrd r0, r5, [sp, #48] @ 0x30 │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ add r0, r3 │ │ │ │ - ldr r5, [sp, #52] @ 0x34 │ │ │ │ - vldr s15, [r3, #4] │ │ │ │ - adds r3, #8 │ │ │ │ vldr s11, [r1] │ │ │ │ + add.w r3, r3, #8 │ │ │ │ vldr s13, [r2] │ │ │ │ + vldr s15, [r3, #-4] │ │ │ │ vldr s12, [r3, #-8] │ │ │ │ cmp r0, r3 │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r5 │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, r5 │ │ │ │ - bne.n 18152 │ │ │ │ - b.n 180b0 │ │ │ │ + bne.n 195b0 │ │ │ │ + b.n 194f2 │ │ │ │ ldr r6, [sp, #16] │ │ │ │ - mov r9, r0 │ │ │ │ - ldr.w r8, [sp, #36] @ 0x24 │ │ │ │ mov r5, r3 │ │ │ │ + mov r9, r0 │ │ │ │ + mov r3, r0 │ │ │ │ mov r7, r1 │ │ │ │ + ldr.w r8, [sp, #36] @ 0x24 │ │ │ │ ldr r0, [r6, #64] @ 0x40 │ │ │ │ + str r5, [sp, #0] │ │ │ │ mov r2, r8 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - mov r3, r9 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ vldr s15, [r9] │ │ │ │ - ldr r0, [r6, #68] @ 0x44 │ │ │ │ mov r1, r9 │ │ │ │ mov r2, r5 │ │ │ │ mov r3, r7 │ │ │ │ + ldr r0, [r6, #68] @ 0x44 │ │ │ │ vadd.f32 s15, s15, s17 │ │ │ │ vstr s15, [fp] │ │ │ │ vldr s15, [r5] │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vstr s15, [sl] │ │ │ │ vldr s15, [r9] │ │ │ │ vadd.f32 s15, s15, s17 │ │ │ │ vstr s15, [r9] │ │ │ │ vldr s15, [r5] │ │ │ │ vsub.f32 s15, s15, s16 │ │ │ │ vstr s15, [r5] │ │ │ │ str.w r8, [sp] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ - b.n 18138 │ │ │ │ - push {r4, lr} │ │ │ │ + b.n 19584 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #96] @ 0x60 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r0 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #96] @ 0x60 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ - cbnz r5, 18240 │ │ │ │ - ldr r1, [pc, #304] @ (18358 ) │ │ │ │ + cbnz r5, 196c6 │ │ │ │ + ldr r1, [pc, #316] @ (197d8 ) │ │ │ │ mov fp, r5 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ add r1, pc │ │ │ │ blx fcb4 │ │ │ │ str.w fp, [r4, #72] @ 0x48 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r0, [r4, #76] @ 0x4c │ │ │ │ blx f824 │ │ │ │ ldr r2, [r4, #76] @ 0x4c │ │ │ │ str r0, [r4, #80] @ 0x50 │ │ │ │ - subs r1, r2, #2 │ │ │ │ + sub.w r1, r2, #2 │ │ │ │ blx f858 │ │ │ │ - ldr r3, [r4, #96] @ 0x60 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mov r2, r0 │ │ │ │ - ldr r3, [pc, #260] @ (1835c ) │ │ │ │ - mov r7, r0 │ │ │ │ ldr.w r9, [r4, #76] @ 0x4c │ │ │ │ - add r3, pc │ │ │ │ - str r0, [r4, #84] @ 0x54 │ │ │ │ + mov r7, r0 │ │ │ │ + mov r2, r0 │ │ │ │ + ldr r3, [r4, #96] @ 0x60 │ │ │ │ + str r7, [r4, #84] @ 0x54 │ │ │ │ mov r1, r9 │ │ │ │ mov r0, r9 │ │ │ │ + str r3, [sp, #12] │ │ │ │ + ldr r3, [pc, #240] @ (197dc ) │ │ │ │ + add r3, pc │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx ff4c │ │ │ │ mov fp, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 18232 │ │ │ │ + bne.n 196a6 │ │ │ │ add.w r2, r9, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r0, r2, lsl #3 │ │ │ │ str r2, [sp, #8] │ │ │ │ - lsls r0, r2, #3 │ │ │ │ blx 1008c │ │ │ │ vmov s15, r9 │ │ │ │ mov fp, r0 │ │ │ │ mov r1, r9 │ │ │ │ + mov r0, r5 │ │ │ │ vcvt.f64.s32 d8, s15 │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ - mov r0, r5 │ │ │ │ vsub.f64 d8, d8, d7 │ │ │ │ blx fec0 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ mov sl, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 18320 │ │ │ │ + ble.n 197ae │ │ │ │ rsb ip, r7, #92672 @ 0x16a00 │ │ │ │ - mov r6, fp │ │ │ │ - add.w ip, ip, #9 │ │ │ │ add r3, sp, #24 │ │ │ │ - str.w fp, [sp, #16] │ │ │ │ + add.w ip, ip, #9 │ │ │ │ + mov r6, fp │ │ │ │ mov.w r8, #0 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - movs r5, #1 │ │ │ │ + mov.w r5, #1 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + strd fp, r4, [sp, #16] │ │ │ │ mov fp, ip │ │ │ │ mov r4, r2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - b.n 182d2 │ │ │ │ + b.n 1975e │ │ │ │ mul.w r0, r5, r7 │ │ │ │ mov r1, r9 │ │ │ │ - bl ebffc │ │ │ │ - adds r6, #8 │ │ │ │ - mov r5, r1 │ │ │ │ + add.w r6, r6, #8 │ │ │ │ + bl f641c │ │ │ │ cmp r4, r8 │ │ │ │ - beq.n 1831c │ │ │ │ + mov r5, r1 │ │ │ │ + beq.n 197aa │ │ │ │ ldr.w r3, [sl, #4] │ │ │ │ mov r1, r5 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ mov r0, sl │ │ │ │ + add.w r8, r8, #1 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ blx r3 │ │ │ │ vldr d6, [sp, #24] │ │ │ │ - add.w r8, r8, #1 │ │ │ │ cmp fp, r5 │ │ │ │ vdiv.f64 d7, d6, d8 │ │ │ │ vldr d6, [sp, #32] │ │ │ │ vneg.f64 d6, d6 │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vstr s14, [r6] │ │ │ │ vdiv.f64 d7, d6, d8 │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vstr s14, [r6, #4] │ │ │ │ - bge.n 182c0 │ │ │ │ + bge.n 1974a │ │ │ │ mov r0, r5 │ │ │ │ mov r2, r9 │ │ │ │ mov r1, r7 │ │ │ │ - adds r6, #8 │ │ │ │ + add.w r6, r6, #8 │ │ │ │ blx fe70 │ │ │ │ cmp r4, r8 │ │ │ │ mov r5, r0 │ │ │ │ - bne.n 182d2 │ │ │ │ + bne.n 1975e │ │ │ │ ldrd fp, r4, [sp, #16] │ │ │ │ mov r0, sl │ │ │ │ blx fa0c │ │ │ │ ldr r0, [sp, #12] │ │ │ │ add.w r2, fp, #4 │ │ │ │ - str r2, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ mov r1, fp │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ blx r5 │ │ │ │ - ldr r3, [pc, #40] @ (18360 ) │ │ │ │ + ldr r3, [pc, #24] @ (197e0 ) │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r9 │ │ │ │ - add r3, pc │ │ │ │ mov r0, r9 │ │ │ │ + add r3, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ blx fa00 │ │ │ │ - str.w fp, [r4, #72] @ 0x48 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - ldr r0, [r3, #120] @ 0x78 │ │ │ │ - movs r6, r1 │ │ │ │ - ldr r6, [r4, #116] @ 0x74 │ │ │ │ - movs r6, r1 │ │ │ │ - ldr r0, [r1, #104] @ 0x68 │ │ │ │ - movs r6, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 196a6 │ │ │ │ + smlad r0, r4, lr, r0 │ │ │ │ + @ instruction: 0xfad8000e │ │ │ │ + ldr??.w r0, [r8, #14] │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - sub sp, #36 @ 0x24 │ │ │ │ - str r2, [sp, #12] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #36 @ 0x24 │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 1837c │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 19820 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ mov r5, r1 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #0 │ │ │ │ - bne.n 18374 │ │ │ │ + bne.n 19804 │ │ │ │ ldr r0, [r3, #4] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ + ldr.w r3, [r8, #164] @ 0xa4 │ │ │ │ lsls r2, r3, #28 │ │ │ │ - bpl.n 18396 │ │ │ │ + bpl.n 19838 │ │ │ │ cmp r0, #32 │ │ │ │ - ble.n 18374 │ │ │ │ + ble.n 19804 │ │ │ │ blx 1018c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 18374 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ + beq.n 19804 │ │ │ │ + ldr.w r3, [r8, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #28 │ │ │ │ - bmi.w 18534 │ │ │ │ + bmi.w 19a0a │ │ │ │ ldr r3, [r5, #4] │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #408] @ (18548 ) │ │ │ │ - ldr r2, [r3, #8] │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #460] @ (19a20 ) │ │ │ │ + ldr r6, [r3, #4] │ │ │ │ + ldrd r2, r7, [r3, #8] │ │ │ │ add r1, pc │ │ │ │ + str r7, [sp, #8] │ │ │ │ + mov r9, r7 │ │ │ │ str r2, [sp, #24] │ │ │ │ - ldr r2, [pc, #404] @ (1854c ) │ │ │ │ - ldr r6, [r3, #4] │ │ │ │ + ldr r2, [pc, #448] @ (19a24 ) │ │ │ │ + str r6, [sp, #16] │ │ │ │ add r2, pc │ │ │ │ - ldr.w fp, [r3, #12] │ │ │ │ - str r6, [sp, #20] │ │ │ │ blx ff68 │ │ │ │ - ldrd r9, sl, [r5, #20] │ │ │ │ - subs r5, r6, #1 │ │ │ │ + ldrd sl, fp, [r5, #20] │ │ │ │ + add.w r5, r6, #4294967295 @ 0xffffffff │ │ │ │ mov r4, r0 │ │ │ │ - lsls r0, r5, #3 │ │ │ │ + mov.w r3, r5, lsl #3 │ │ │ │ + mov r0, r3 │ │ │ │ + str r3, [sp, #20] │ │ │ │ blx 1008c │ │ │ │ - mov r2, fp │ │ │ │ mov r6, r0 │ │ │ │ - movs r1, #2 │ │ │ │ + mov r2, r7 │ │ │ │ + mov.w r1, #2 │ │ │ │ mov r0, r5 │ │ │ │ blx fb04 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r7, r0 │ │ │ │ mov r1, r2 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - adds r2, r6, #4 │ │ │ │ - mov.w r3, fp, lsl #2 │ │ │ │ + mov r3, r9 │ │ │ │ mov r1, r0 │ │ │ │ - add r9, r3 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r0, r6, #4 │ │ │ │ + mov r2, r6 │ │ │ │ add sl, r3 │ │ │ │ + add fp, r3 │ │ │ │ + mov r3, r0 │ │ │ │ + strd sl, fp, [sp] │ │ │ │ + str r0, [sp, #12] │ │ │ │ mov r0, r7 │ │ │ │ - mov r3, r2 │ │ │ │ - movs r7, #0 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - strd r9, sl, [sp] │ │ │ │ - mov r2, r6 │ │ │ │ + mov.w r7, #0 │ │ │ │ blx fb80 │ │ │ │ - mov r3, r7 │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ + mov r3, r7 │ │ │ │ str r7, [sp, #0] │ │ │ │ + mov.w r2, #8 │ │ │ │ + mov r0, r8 │ │ │ │ blx 10158 │ │ │ │ - mov r8, r0 │ │ │ │ + mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 18510 │ │ │ │ - movs r2, #2 │ │ │ │ - mov r1, fp │ │ │ │ + beq.w 199e4 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + mov.w r2, #2 │ │ │ │ mov r0, r5 │ │ │ │ blx fb04 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r7 │ │ │ │ str r0, [sp, #28] │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r9 │ │ │ │ - strd r6, r3, [sp] │ │ │ │ - mov r3, sl │ │ │ │ + mov r2, sl │ │ │ │ ldr r0, [sp, #28] │ │ │ │ + strd r6, r3, [sp] │ │ │ │ + mov r3, fp │ │ │ │ blx fb80 │ │ │ │ - mov r3, r7 │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ + mov r3, r7 │ │ │ │ str r7, [sp, #0] │ │ │ │ + mov.w r2, #8 │ │ │ │ + mov r0, r8 │ │ │ │ blx 10158 │ │ │ │ - mov r9, r0 │ │ │ │ + mov sl, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 18510 │ │ │ │ - movs r2, #2 │ │ │ │ + beq.n 199e4 │ │ │ │ + mov.w r2, #2 │ │ │ │ mov r0, r5 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ + mov fp, r0 │ │ │ │ mov r2, r7 │ │ │ │ - mov sl, r0 │ │ │ │ mov r1, r7 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ mov r1, r0 │ │ │ │ mov r2, r6 │ │ │ │ - mov r0, sl │ │ │ │ + mov r0, fp │ │ │ │ strd r6, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ - movs r3, #2 │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ + mov.w r3, #2 │ │ │ │ str r7, [sp, #0] │ │ │ │ + mov r0, r8 │ │ │ │ + mov.w r2, #8 │ │ │ │ blx 10158 │ │ │ │ - mov sl, r0 │ │ │ │ + mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 18514 │ │ │ │ + beq.n 199e8 │ │ │ │ mov r0, r6 │ │ │ │ blx ff78 │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - add.w r0, r8, #8 │ │ │ │ - strd r3, fp, [r4, #88] @ 0x58 │ │ │ │ + ldr r6, [sp, #16] │ │ │ │ + add.w r0, r9, #8 │ │ │ │ add.w r2, r4, #8 │ │ │ │ - add.w r1, r9, #8 │ │ │ │ - strd r8, r9, [r4, #64] @ 0x40 │ │ │ │ - str.w sl, [r4, #96] @ 0x60 │ │ │ │ - str r7, [r4, #72] @ 0x48 │ │ │ │ - str r6, [r4, #76] @ 0x4c │ │ │ │ + add.w r1, sl, #8 │ │ │ │ + strd r9, sl, [r4, #64] @ 0x40 │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ + strd r7, r6, [r4, #72] @ 0x48 │ │ │ │ + str r3, [r4, #88] @ 0x58 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + str.w r8, [r4, #96] @ 0x60 │ │ │ │ + str r3, [r4, #92] @ 0x5c │ │ │ │ blx f95c │ │ │ │ - movs r3, #14 │ │ │ │ - vldr d6, [r4, #32] │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ mov r0, r4 │ │ │ │ - mul.w r3, r5, r3 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - adds r3, #6 │ │ │ │ + vldr d6, [r4, #32] │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ + add.w r3, r3, #6 │ │ │ │ vmov s15, r3 │ │ │ │ - adds r3, r6, #1 │ │ │ │ + add.w r3, r6, #1 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vmov s15, r3 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ vldr d6, [r4, #8] │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vmov s15, r5 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ vstr d6, [r4, #8] │ │ │ │ vldr d6, [r4, #16] │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #16] │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w r9, #0 │ │ │ │ + b.n 19808 │ │ │ │ + mov.w sl, #0 │ │ │ │ mov r0, r6 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - mov r0, r9 │ │ │ │ + mov r0, sl │ │ │ │ blx f928 │ │ │ │ - mov r0, r8 │ │ │ │ + mov r0, r9 │ │ │ │ blx f928 │ │ │ │ mov r0, r4 │ │ │ │ blx ff78 │ │ │ │ - b.n 18374 │ │ │ │ + b.n 19804 │ │ │ │ ldr r3, [r5, #4] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ - subs r0, #1 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ blx f9b4 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 183aa │ │ │ │ - b.n 18374 │ │ │ │ + bne.w 1984a │ │ │ │ + b.n 19804 │ │ │ │ nop │ │ │ │ - umull r0, r0, r6, sp │ │ │ │ - udiv pc, fp, pc │ │ │ │ + strh r0, [r0, #56] @ 0x38 │ │ │ │ + movs r6, r1 │ │ │ │ + @ instruction: 0xfb35ffff │ │ │ │ │ │ │ │ -00018550 : │ │ │ │ - ldr r1, [pc, #24] @ (1856c ) │ │ │ │ - push {r4, lr} │ │ │ │ +00019a28 : │ │ │ │ + ldr r1, [pc, #28] @ (19a48 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - rsbs r0, sl, #9240576 @ 0x8d0000 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + strh r4, [r7, #6] │ │ │ │ + movs r6, r1 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ ldr r5, [sp, #32] │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ str r5, [sp, #0] │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ - str r5, [sp, #32] │ │ │ │ mov r3, r6 │ │ │ │ mov r2, r5 │ │ │ │ + str r5, [sp, #32] │ │ │ │ mov r1, r6 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ mov r3, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldrd r1, r2, [r3, #68] @ 0x44 │ │ │ │ sub sp, #8 │ │ │ │ - ldr r2, [r3, #72] @ 0x48 │ │ │ │ - ldr r1, [r3, #68] @ 0x44 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (185b8 ) │ │ │ │ + ldr r1, [pc, #12] @ (19aa8 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #64] @ 0x40 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - bics r6, r1 │ │ │ │ + bcs.n 19a04 │ │ │ │ movs r5, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r2 │ │ │ │ - ldr r7, [r1, #4] │ │ │ │ mov r4, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldr r7, [r1, #4] │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #24 │ │ │ │ ldr r2, [r7, #0] │ │ │ │ cmp r2, r1 │ │ │ │ - beq.n 185f2 │ │ │ │ + beq.n 19af2 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, r1 │ │ │ │ it ne │ │ │ │ cmpne r2, #1 │ │ │ │ - bgt.n 185fa │ │ │ │ - movs r0, #0 │ │ │ │ + bgt.n 19b0a │ │ │ │ + mov.w r0, #0 │ │ │ │ + add sp, #24 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ add r3, sp, #20 │ │ │ │ + mov r6, r0 │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r6, r0 │ │ │ │ mov r3, r7 │ │ │ │ - ldrd r1, r2, [r0, #12] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + ldrd r0, r1, [r0, #8] │ │ │ │ + ldr r2, [r6, #16] │ │ │ │ blx f99c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 185f2 │ │ │ │ + beq.n 19af2 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ cmp r2, r3 │ │ │ │ - bge.n 185f2 │ │ │ │ + str r2, [sp, #20] │ │ │ │ + bge.n 19af2 │ │ │ │ ldr.w r3, [r5, #164] @ 0xa4 │ │ │ │ - ubfx r1, r3, #0, #20 │ │ │ │ lsls r0, r3, #24 │ │ │ │ - bpl.n 18636 │ │ │ │ + ubfx r1, r3, #0, #20 │ │ │ │ + bpl.n 19b4a │ │ │ │ ldrd r0, r3, [r6, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 185f2 │ │ │ │ + bne.n 19af2 │ │ │ │ lsls r3, r1, #15 │ │ │ │ - bpl.n 18642 │ │ │ │ + bpl.n 19b56 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - bgt.n 18712 │ │ │ │ - add r3, sp, #16 │ │ │ │ + bgt.n 19c2c │ │ │ │ ldr r0, [r4, #4] │ │ │ │ + add r3, sp, #16 │ │ │ │ add r1, sp, #12 │ │ │ │ blx fccc │ │ │ │ - movs r1, #1 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #1 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ mov r9, r0 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ blx fc44 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ blx 10018 │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r7, r0 │ │ │ │ - cbz r0, 186f8 │ │ │ │ - movs r1, #1 │ │ │ │ + cbz r0, 19c10 │ │ │ │ ldr r0, [sp, #12] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ - mov r1, r9 │ │ │ │ mov sl, r0 │ │ │ │ + mov r1, r9 │ │ │ │ mov r0, r8 │ │ │ │ blx 10018 │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r2, r3, [r4, #20] │ │ │ │ - strd r2, r3, [sp] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ + strd r2, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 186f8 │ │ │ │ - ldr r2, [pc, #104] @ (18728 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #104] @ (1872c ) │ │ │ │ + cbz r0, 19c10 │ │ │ │ + ldr r2, [pc, #104] @ (19c44 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #104] @ (19c48 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ - add.w r1, r5, #8 │ │ │ │ mov r4, r0 │ │ │ │ add.w r2, r0, #8 │ │ │ │ - strd r7, r5, [r0, #64] @ 0x40 │ │ │ │ - str r6, [r0, #72] @ 0x48 │ │ │ │ + add.w r1, r5, #8 │ │ │ │ add.w r0, r7, #8 │ │ │ │ + strd r7, r5, [r4, #64] @ 0x40 │ │ │ │ + str r6, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ - mov r3, r9 │ │ │ │ ldrd r0, r1, [sp, #12] │ │ │ │ + mov r3, r9 │ │ │ │ mov r2, r8 │ │ │ │ blx f6f0 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - movs r0, #0 │ │ │ │ + b.n 19af6 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r7 │ │ │ │ blx f928 │ │ │ │ - mov r3, r9 │ │ │ │ ldrd r0, r1, [sp, #12] │ │ │ │ + mov r3, r9 │ │ │ │ mov r2, r8 │ │ │ │ blx f6f0 │ │ │ │ - b.n 185f2 │ │ │ │ + b.n 19af2 │ │ │ │ blx fef4 │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f9e8 │ │ │ │ cmp r7, r0 │ │ │ │ - bgt.w 185f2 │ │ │ │ + bgt.w 19af2 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - b.n 18642 │ │ │ │ - mcr2 15, 5, pc, cr9, cr15, {7} @ │ │ │ │ - strh.w r0, [r2, #13] │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + b.n 19b56 │ │ │ │ + nop │ │ │ │ + mcr2 15, 3, pc, cr9, cr15, {7} @ │ │ │ │ + strh r6, [r0, #28] │ │ │ │ + movs r6, r1 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -00018748 : │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r5, r0 │ │ │ │ - ldr r4, [pc, #48] @ (18780 ) │ │ │ │ - ldr r7, [pc, #48] @ (18784 ) │ │ │ │ - add r4, pc │ │ │ │ - add.w r8, r4, #12 │ │ │ │ - add r7, pc │ │ │ │ - mov r6, r4 │ │ │ │ - ldr.w r9, [r4], #4 │ │ │ │ - mov r1, r7 │ │ │ │ - movs r0, #20 │ │ │ │ +00019c70 : │ │ │ │ + strd r3, r4, [sp, #-32]! │ │ │ │ + mov.w r4, #0 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov r6, r0 │ │ │ │ + ldr r5, [pc, #76] @ (19ccc ) │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + ldr.w r8, [pc, #72] @ 19cd0 │ │ │ │ + strd r9, lr, [sp, #24] │ │ │ │ + add r5, pc │ │ │ │ + mov r7, r5 │ │ │ │ + add r8, pc │ │ │ │ + ldr.w r9, [r5], #4 │ │ │ │ + mov r1, r8 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - movs r3, #3 │ │ │ │ mov r1, r0 │ │ │ │ - strd r9, r6, [r0, #8] │ │ │ │ - str r3, [r0, #16] │ │ │ │ - mov r0, r5 │ │ │ │ + mov.w r3, #3 │ │ │ │ + mov r0, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + strd r9, r7, [r1, #8] │ │ │ │ + str r3, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ - cmp r4, r8 │ │ │ │ - bne.n 1875c │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - ldrh r6, [r5, #12] │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xf3e4000d │ │ │ │ + cmp r4, #3 │ │ │ │ + bne.n 19c92 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {r9, pc} │ │ │ │ + adds r4, r0, r2 │ │ │ │ + movs r6, r1 │ │ │ │ + ldrb r4, [r5, #26] │ │ │ │ + movs r6, r1 │ │ │ │ │ │ │ │ -00018788 : │ │ │ │ - push {r4, lr} │ │ │ │ +00019cd4 : │ │ │ │ ldr r3, [r1, #24] │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r1, #16] │ │ │ │ ldr r1, [r1, #12] │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r0 │ │ │ │ - ldr r7, [r0, #76] @ 0x4c │ │ │ │ + movs r0, r0 │ │ │ │ + movs r0, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ ldrd r3, r6, [r0, #68] @ 0x44 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr r7, [r0, #76] @ 0x4c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r0 │ │ │ │ sub sp, #20 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ cmp r3, #0 │ │ │ │ ldr r2, [r0, #56] @ 0x38 │ │ │ │ - ble.n 187f6 │ │ │ │ - ldr.w r8, [sp, #56] @ 0x38 │ │ │ │ + ble.n 19d58 │ │ │ │ + strd r3, fp, [sp, #8] │ │ │ │ mov.w sl, r6, lsl #2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ + mov fp, r2 │ │ │ │ + ldr.w r8, [sp, #56] @ 0x38 │ │ │ │ mov.w r9, r7, lsl #2 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov r3, r8 │ │ │ │ - str.w fp, [sp, #12] │ │ │ │ - movs r7, #0 │ │ │ │ mov r8, r1 │ │ │ │ - mov fp, r2 │ │ │ │ mov r6, r3 │ │ │ │ - b.n 187dc │ │ │ │ + b.n 19d3c │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ mov r3, r4 │ │ │ │ mov r2, r5 │ │ │ │ - mov r1, r8 │ │ │ │ str r6, [sp, #0] │ │ │ │ + mov r1, r8 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ blx fp │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r7, #1 │ │ │ │ add r8, sl │ │ │ │ add r5, sl │ │ │ │ add r4, r9 │ │ │ │ add r6, r9 │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 187d8 │ │ │ │ + bne.n 19d38 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r2, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r1, [r2, #64] @ 0x40 │ │ │ │ sub sp, #8 │ │ │ │ ldr r3, [r2, #80] @ 0x50 │ │ │ │ - ldr r1, [r2, #64] @ 0x40 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (1881c ) │ │ │ │ + ldr r1, [pc, #12] @ (19d90 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - adcs r2, r1 │ │ │ │ + ldmia r7, {r2, r5, r6, r7} │ │ │ │ movs r5, r1 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r5, r2 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ - movw r1, #65533 @ 0xfffd │ │ │ │ - movt r1, #32767 @ 0x7fff │ │ │ │ + mov r5, r2 │ │ │ │ + movw r2, #65533 @ 0xfffd │ │ │ │ + movt r2, #32767 @ 0x7fff │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #16 │ │ │ │ - subs r2, #1 │ │ │ │ - cmp r2, r1 │ │ │ │ - bhi.n 18844 │ │ │ │ + ldr r1, [r3, #0] │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + cmp r1, r2 │ │ │ │ + bhi.n 19dc6 │ │ │ │ ldr r2, [r4, #4] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #0 │ │ │ │ - bgt.n 1884c │ │ │ │ - movs r0, #0 │ │ │ │ + bgt.n 19dde │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ add r2, sp, #12 │ │ │ │ + mov r8, r0 │ │ │ │ str r2, [sp, #4] │ │ │ │ - mov r6, r0 │ │ │ │ - ldr r1, [r4, #20] │ │ │ │ ldr r2, [r4, #12] │ │ │ │ + ldr r1, [r4, #20] │ │ │ │ subs r2, r2, r1 │ │ │ │ it ne │ │ │ │ movne r2, #1 │ │ │ │ str r2, [sp, #0] │ │ │ │ - ldrd r1, r2, [r0, #12] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + ldrd r0, r1, [r0, #8] │ │ │ │ + ldr.w r2, [r8, #16] │ │ │ │ blx f99c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 18844 │ │ │ │ + beq.n 19dc6 │ │ │ │ ldr.w r3, [r5, #164] @ 0xa4 │ │ │ │ - ubfx r2, r3, #0, #20 │ │ │ │ lsls r0, r3, #23 │ │ │ │ - bpl.n 18882 │ │ │ │ - ldrd r1, r3, [r6, #8] │ │ │ │ + ubfx r2, r3, #0, #20 │ │ │ │ + bpl.n 19e16 │ │ │ │ + ldrd r1, r3, [r8, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 18844 │ │ │ │ + bne.n 19dc6 │ │ │ │ lsls r1, r2, #15 │ │ │ │ - bpl.n 18892 │ │ │ │ + bpl.n 19e26 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 18950 │ │ │ │ + bgt.n 19ee6 │ │ │ │ lsls r3, r2, #22 │ │ │ │ - bmi.n 18946 │ │ │ │ - ldr r3, [r4, #8] │ │ │ │ - movs r2, #12 │ │ │ │ - ldr r0, [r4, #4] │ │ │ │ + bmi.n 19edc │ │ │ │ + ldrd r0, r3, [r4, #4] │ │ │ │ add.w r9, r3, #4 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - mul.w r8, r2, r3 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ blx fc44 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ + add.w sl, r9, r7 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ - add.w sl, r9, r8 │ │ │ │ blx 1010c │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r6 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 18844 │ │ │ │ - ldr r2, [pc, #192] @ (18998 ) │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ - ldr r1, [pc, #192] @ (1899c ) │ │ │ │ + beq.n 19dc6 │ │ │ │ + ldr r2, [pc, #184] @ (19f28 ) │ │ │ │ + mov.w r0, #88 @ 0x58 │ │ │ │ + ldr r1, [pc, #184] @ (19f2c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ - ldr.w r1, [r9, r8] │ │ │ │ - ldrd r2, r3, [sl, #4] │ │ │ │ - strd r3, r6, [r0, #76] @ 0x4c │ │ │ │ + ldr.w r1, [r9, r7] │ │ │ │ mov r5, r0 │ │ │ │ - add.w r6, r0, #8 │ │ │ │ - strd r1, r2, [r0, #68] @ 0x44 │ │ │ │ - str r7, [r0, #64] @ 0x40 │ │ │ │ - mov r0, r6 │ │ │ │ + add.w r7, r0, #8 │ │ │ │ + mov r0, r7 │ │ │ │ + ldrd r2, r3, [sl, #4] │ │ │ │ + strd r6, r1, [r5, #64] @ 0x40 │ │ │ │ + str.w r8, [r5, #80] @ 0x50 │ │ │ │ + strd r2, r3, [r5, #72] @ 0x48 │ │ │ │ blx f7b0 │ │ │ │ - ldr r0, [r5, #68] @ 0x44 │ │ │ │ - add r3, pc, #136 @ (adr r3, 18990 ) │ │ │ │ + add r3, pc, #128 @ (adr r3, 19f20 ) │ │ │ │ ldrd r2, r3, [r3] │ │ │ │ + add.w r1, r6, #8 │ │ │ │ + ldr r0, [r5, #68] @ 0x44 │ │ │ │ strd r2, r3, [r5, #32] │ │ │ │ - add.w r1, r7, #8 │ │ │ │ - mov r2, r6 │ │ │ │ + mov r2, r7 │ │ │ │ blx faac │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 1893c │ │ │ │ + beq.n 19ed2 │ │ │ │ vldr s15, [r5, #68] @ 0x44 │ │ │ │ mov r0, r5 │ │ │ │ - vldr d6, [r7, #40] @ 0x28 │ │ │ │ + vldr d6, [r6, #40] @ 0x28 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vstr d7, [r5, #40] @ 0x28 │ │ │ │ - add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 19dca │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r3, #64 @ 0x40 │ │ │ │ - bgt.n 18920 │ │ │ │ + bgt.n 19eba │ │ │ │ mov r0, r5 │ │ │ │ - b.n 18936 │ │ │ │ + b.n 19dca │ │ │ │ ldr.w r3, [r5, #160] @ 0xa0 │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 18892 │ │ │ │ - b.n 18844 │ │ │ │ - ldr r7, [r4, #8] │ │ │ │ - movs r2, #12 │ │ │ │ + ble.n 19e26 │ │ │ │ + b.n 19dc6 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - adds r7, #4 │ │ │ │ - mla r7, r2, r3, r7 │ │ │ │ - ldr r0, [r7, #4] │ │ │ │ + ldr r6, [r4, #8] │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r6, r6, r3, lsl #2 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ blx 10080 │ │ │ │ - mov r8, r0 │ │ │ │ - ldr r0, [r7, #8] │ │ │ │ + mov r7, r0 │ │ │ │ + ldr r0, [r6, #12] │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r8 │ │ │ │ + mov r0, r7 │ │ │ │ blx ffb0 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f9e8 │ │ │ │ - cmp r7, r0 │ │ │ │ - blt.w 18844 │ │ │ │ + cmp r6, r0 │ │ │ │ + blt.w 19dc6 │ │ │ │ ldr.w r2, [r5, #164] @ 0xa4 │ │ │ │ ubfx r2, r2, #0, #20 │ │ │ │ - b.n 1888e │ │ │ │ - nop │ │ │ │ - nop.w │ │ │ │ + b.n 19e22 │ │ │ │ strh r6, [r5, #50] @ 0x32 │ │ │ │ ands.w r1, fp, #4177590528 @ 0xf900f900 │ │ │ │ ands r1, r1 │ │ │ │ - mcr2 15, 6, pc, cr1, cr15, {7} @ │ │ │ │ - @ instruction: 0xf69a000d │ │ │ │ + mrc2 15, 3, pc, cr9, cr15, {7} │ │ │ │ + strh r2, [r0, #8] │ │ │ │ + movs r6, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ │ │ │ │ -000189b0 : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ +00019f40 : │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r7, [pc, #60] @ (189f4 ) │ │ │ │ - ldr r6, [pc, #64] @ (189f8 ) │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov.w r5, #2 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ + ldr r7, [pc, #72] @ (19fa0 ) │ │ │ │ + ldr r6, [pc, #72] @ (19fa4 ) │ │ │ │ add r7, pc │ │ │ │ - movs r5, #2 │ │ │ │ mov r1, r7 │ │ │ │ - add r6, pc │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ - str r6, [r0, #12] │ │ │ │ - str r5, [r0, #16] │ │ │ │ + mov.w r3, #1 │ │ │ │ + add r6, pc │ │ │ │ mov r0, r4 │ │ │ │ + strd r3, r6, [r1, #8] │ │ │ │ + str r5, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r7 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ - str r5, [r0, #16] │ │ │ │ mov r1, r0 │ │ │ │ - strd r3, r6, [r0, #8] │ │ │ │ + mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ + ldrd r7, lr, [sp, #16] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, lr} │ │ │ │ + strd r3, r6, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + str r5, [r1, #16] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ b.w f5cc │ │ │ │ - @ instruction: 0xf18e000d │ │ │ │ - strh r4, [r1, #58] @ 0x3a │ │ │ │ - movs r5, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r2 │ │ │ │ + ldrb r6, [r5, #15] │ │ │ │ + movs r6, r1 │ │ │ │ + asrs r4, r6, #22 │ │ │ │ + movs r6, r1 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r2 │ │ │ │ mov r2, r3 │ │ │ │ - sub sp, #116 @ 0x74 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #100 @ 0x64 │ │ │ │ str r3, [sp, #4] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r1, r3 │ │ │ │ - beq.w 18b6c │ │ │ │ - mov ip, r1 │ │ │ │ + beq.w 1a140 │ │ │ │ cmp r1, #0 │ │ │ │ - beq.w 18b72 │ │ │ │ - ble.w 18b6c │ │ │ │ - ldr r3, [r0, #0] │ │ │ │ - mov lr, r0 │ │ │ │ - ldr r2, [r0, #4] │ │ │ │ + mov ip, r1 │ │ │ │ + beq.w 1a136 │ │ │ │ + ble.w 1a140 │ │ │ │ cmp r1, #1 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - beq.w 18b7e │ │ │ │ - cmp r3, #0 │ │ │ │ - ble.w 18b6c │ │ │ │ - ldr r3, [r0, #12] │ │ │ │ - lsls r1, r2, #2 │ │ │ │ - ldr r0, [r0, #16] │ │ │ │ - add.w r5, lr, #48 @ 0x30 │ │ │ │ - str r3, [sp, #24] │ │ │ │ - mov r9, r2 │ │ │ │ - lsls r4, r3, #2 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - mov.w fp, r0, lsl #2 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - movs r0, #0 │ │ │ │ - str r5, [sp, #20] │ │ │ │ - str.w fp, [sp, #40] @ 0x28 │ │ │ │ - mov r5, r1 │ │ │ │ - mov fp, r7 │ │ │ │ - str.w lr, [sp, #48] @ 0x30 │ │ │ │ - str r7, [sp, #60] @ 0x3c │ │ │ │ - mov r2, r3 │ │ │ │ + ldrd r1, r3, [r0] │ │ │ │ mov lr, r0 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + beq.w 1a158 │ │ │ │ + cmp r1, #0 │ │ │ │ + ble.w 1a140 │ │ │ │ + ldr r3, [r0, #12] │ │ │ │ + add.w r2, r0, #48 @ 0x30 │ │ │ │ + mov.w r7, #0 │ │ │ │ + mov r8, r1 │ │ │ │ + mov r4, r7 │ │ │ │ mov r1, ip │ │ │ │ - mov r7, r0 │ │ │ │ - str r4, [sp, #28] │ │ │ │ - str r4, [sp, #100] @ 0x64 │ │ │ │ + strd r2, r3, [sp, #24] │ │ │ │ + ldr r3, [r0, #16] │ │ │ │ + str.w r9, [sp, #32] │ │ │ │ + ldr.w r9, [sp, #56] @ 0x38 │ │ │ │ + mov.w sl, r3, lsl #2 │ │ │ │ + strd r3, sl, [sp, #36] @ 0x24 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ cmp r1, #2 │ │ │ │ - beq.w 18d20 │ │ │ │ - mov r8, lr │ │ │ │ - mov r4, r2 │ │ │ │ + add r2, r3 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + add r3, r2 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + beq.w 1a30c │ │ │ │ + sub.w r3, r1, #4 │ │ │ │ mov ip, r1 │ │ │ │ - subs r3, r1, #4 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + str r3, [sp, #20] │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 18b56 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ - movs r1, #0 │ │ │ │ - str r7, [sp, #0] │ │ │ │ - mov lr, r4 │ │ │ │ - str r7, [sp, #72] @ 0x48 │ │ │ │ - ldr.w sl, [r3, #28] │ │ │ │ - ldr r2, [r3, #24] │ │ │ │ - str.w sl, [sp, #88] @ 0x58 │ │ │ │ - adds r3, r7, r2 │ │ │ │ - mov.w r6, sl, lsl #2 │ │ │ │ - str r5, [sp, #84] @ 0x54 │ │ │ │ - mov sl, r1 │ │ │ │ - mov r7, r4 │ │ │ │ - mov r5, fp │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r3, [sp, #12] │ │ │ │ - strd r8, r9, [sp, #64] @ 0x40 │ │ │ │ - strd fp, r4, [sp, #76] @ 0x4c │ │ │ │ + ble.n 1a11a │ │ │ │ + ldrd sl, r5, [lr, #24] │ │ │ │ + mov.w r1, #0 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + strd r4, r8, [sp, #60] @ 0x3c │ │ │ │ + strd r9, r7, [sp, #68] @ 0x44 │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ + str r5, [sp, #76] @ 0x4c │ │ │ │ + mov r5, r1 │ │ │ │ + mov r1, lr │ │ │ │ + ldr.w lr, [sp, #12] │ │ │ │ + add.w r3, r7, sl │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + str r3, [sp, #16] │ │ │ │ cmp.w ip, #3 │ │ │ │ - beq.n 18bb2 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - cmp r3, #0 │ │ │ │ - ble.w 18cf0 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + beq.w 1a1a8 │ │ │ │ + cmp.w sl, #0 │ │ │ │ + ble.w 1a2da │ │ │ │ + ldrd r9, r3, [r1, #36] @ 0x24 │ │ │ │ cmp.w ip, #4 │ │ │ │ - ldrd r9, r2, [r3, #36] @ 0x24 │ │ │ │ - mov.w r8, r2, lsl #2 │ │ │ │ - beq.w 18c72 │ │ │ │ - mov fp, r5 │ │ │ │ - mov r3, r7 │ │ │ │ - movs r2, #0 │ │ │ │ - strd sl, r5, [sp, #52] @ 0x34 │ │ │ │ - str r7, [sp, #92] @ 0x5c │ │ │ │ - mov sl, r6 │ │ │ │ - mov r7, fp │ │ │ │ - str.w ip, [sp, #96] @ 0x60 │ │ │ │ - mov r5, r9 │ │ │ │ - mov fp, r8 │ │ │ │ + mov.w r8, r3, lsl #2 │ │ │ │ + str r3, [sp, #12] │ │ │ │ + beq.w 1a24c │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mov.w r2, #0 │ │ │ │ + mov r0, r6 │ │ │ │ + mov fp, r9 │ │ │ │ mov r6, r2 │ │ │ │ - mov ip, r3 │ │ │ │ - cmp r5, #0 │ │ │ │ - ble.n 18b12 │ │ │ │ + strd r5, lr, [sp, #48] @ 0x30 │ │ │ │ + mov r9, r8 │ │ │ │ + mov r5, sl │ │ │ │ + strd r1, ip, [sp, #80] @ 0x50 │ │ │ │ + mov ip, lr │ │ │ │ + mov sl, r3 │ │ │ │ + cmp.w fp, #0 │ │ │ │ + ble.n 1a0d6 │ │ │ │ + mov r7, ip │ │ │ │ + mov.w r4, #0 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + mov r5, ip │ │ │ │ str r6, [sp, #44] @ 0x2c │ │ │ │ - mov r9, ip │ │ │ │ - mov r8, r7 │ │ │ │ - movs r4, #0 │ │ │ │ - mov r6, ip │ │ │ │ + mov r6, sl │ │ │ │ + ldrd r1, r0, [sp, #20] │ │ │ │ mov r3, r6 │ │ │ │ - mov r2, r8 │ │ │ │ - ldrd r1, r0, [sp, #16] │ │ │ │ - adds r4, #1 │ │ │ │ - bl 189fc │ │ │ │ - add r8, fp │ │ │ │ - add r6, fp │ │ │ │ - cmp r4, r5 │ │ │ │ - bne.n 18af8 │ │ │ │ + mov r2, r5 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add r5, r9 │ │ │ │ + bl 19fa8 │ │ │ │ + cmp r4, fp │ │ │ │ + add r6, r9 │ │ │ │ + bne.n 1a0b6 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ + mov ip, r7 │ │ │ │ + mov r0, r8 │ │ │ │ ldr r6, [sp, #44] @ 0x2c │ │ │ │ - mov ip, r9 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ + add ip, r0 │ │ │ │ + cmp r5, r6 │ │ │ │ + add sl, r0 │ │ │ │ + bne.n 1a0a0 │ │ │ │ + ldrd r1, ip, [sp, #80] @ 0x50 │ │ │ │ + mov sl, r5 │ │ │ │ + mov r6, r0 │ │ │ │ + ldrd r5, lr, [sp, #48] @ 0x30 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r6, #1 │ │ │ │ - add r7, sl │ │ │ │ - add ip, sl │ │ │ │ - cmp r3, r6 │ │ │ │ - bne.n 18aea │ │ │ │ - mov r6, sl │ │ │ │ - ldr r5, [sp, #56] @ 0x38 │ │ │ │ - ldr r7, [sp, #92] @ 0x5c │ │ │ │ - ldr.w sl, [sp, #52] @ 0x34 │ │ │ │ - ldr.w ip, [sp, #96] @ 0x60 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - add.w sl, sl, #1 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ add r3, r2 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - str r3, [sp, #0] │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ add r2, r3 │ │ │ │ - add r5, r3 │ │ │ │ - add r7, r3 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - str r2, [sp, #12] │ │ │ │ - cmp r3, sl │ │ │ │ - bne.n 18aae │ │ │ │ - ldrd r8, r9, [sp, #64] @ 0x40 │ │ │ │ - ldrd r7, fp, [sp, #72] @ 0x48 │ │ │ │ - ldrd r4, r5, [sp, #80] @ 0x50 │ │ │ │ - add.w r8, r8, #1 │ │ │ │ + add lr, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + add r2, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ + str r2, [sp, #16] │ │ │ │ + cmp r3, r5 │ │ │ │ + bne.n 1a062 │ │ │ │ + ldrd r4, r8, [sp, #60] @ 0x3c │ │ │ │ + mov lr, r1 │ │ │ │ + ldrd r9, r7, [sp, #68] @ 0x44 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add r7, r9 │ │ │ │ - add fp, r5 │ │ │ │ - add r4, r5 │ │ │ │ - add r3, r5 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - cmp r3, r8 │ │ │ │ - bne.n 18a78 │ │ │ │ - add sp, #116 @ 0x74 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r3, #0 │ │ │ │ + cmp r8, r4 │ │ │ │ + beq.n 1a140 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + add r2, r3 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + add r3, r2 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + b.n 1a032 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r2, #0] │ │ │ │ - str r3, [r7, #0] │ │ │ │ - add sp, #116 @ 0x74 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cmp r3, #0 │ │ │ │ - ble.n 18b6c │ │ │ │ - cmp r2, #1 │ │ │ │ - bne.w 18e2a │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - lsls r4, r3, #2 │ │ │ │ - adds r2, r7, r4 │ │ │ │ - adds r3, r0, r4 │ │ │ │ + str.w r3, [r9] │ │ │ │ + add sp, #100 @ 0x64 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cmp r1, #0 │ │ │ │ + ble.n 1a140 │ │ │ │ + cmp r3, #1 │ │ │ │ + mov r0, r2 │ │ │ │ + bne.w 1a42a │ │ │ │ + mov.w r4, r1, lsl #2 │ │ │ │ + add.w r3, r2, r4 │ │ │ │ + add.w r2, r9, r4 │ │ │ │ cmp r0, r2 │ │ │ │ it cc │ │ │ │ - cmpcc r7, r3 │ │ │ │ - bcc.w 18e5a │ │ │ │ + cmpcc r9, r3 │ │ │ │ + bcc.w 1a44a │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r7 │ │ │ │ - add sp, #116 @ 0x74 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r9 │ │ │ │ + add sp, #100 @ 0x64 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fd0c │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ - mov r1, ip │ │ │ │ - str.w sl, [sp, #16] │ │ │ │ - mov ip, r7 │ │ │ │ - ldr.w sl, [sp, #88] @ 0x58 │ │ │ │ - ldrd lr, r9, [sp, #64] @ 0x40 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - ldr r7, [sp, #72] @ 0x48 │ │ │ │ - mov.w r8, r4, lsl #2 │ │ │ │ - ldr r5, [sp, #84] @ 0x54 │ │ │ │ - ldrd fp, r2, [sp, #76] @ 0x4c │ │ │ │ - str.w r9, [sp, #52] @ 0x34 │ │ │ │ - str r5, [sp, #64] @ 0x40 │ │ │ │ - mov r5, sl │ │ │ │ - ldr.w r9, [sp, #12] │ │ │ │ - mov sl, r1 │ │ │ │ - str r7, [sp, #12] │ │ │ │ - mov r7, ip │ │ │ │ - str.w lr, [sp, #44] @ 0x2c │ │ │ │ - str r2, [sp, #56] @ 0x38 │ │ │ │ - cmp r4, #0 │ │ │ │ - ble.w 18dd6 │ │ │ │ - cmp r5, #1 │ │ │ │ - bne.w 18d9a │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - ldr r1, [sp, #60] @ 0x3c │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + ldrd r4, r8, [sp, #60] @ 0x3c │ │ │ │ + str.w lr, [sp, #12] │ │ │ │ + ldrd r9, r7, [sp, #68] @ 0x44 │ │ │ │ + str r5, [sp, #20] │ │ │ │ + mov.w r5, sl, lsl #2 │ │ │ │ + ldr.w fp, [sp, #76] @ 0x4c │ │ │ │ + strd r4, r7, [sp, #44] @ 0x2c │ │ │ │ + ldr r7, [sp, #16] │ │ │ │ + mov r4, fp │ │ │ │ + mov fp, ip │ │ │ │ + str r1, [sp, #16] │ │ │ │ + cmp.w sl, #0 │ │ │ │ + ble.n 1a20e │ │ │ │ + cmp r4, #1 │ │ │ │ + bne.w 1a3ba │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add.w ip, r1, r2 │ │ │ │ - add r1, r9 │ │ │ │ - add.w r0, r3, r9 │ │ │ │ + add r1, r7 │ │ │ │ + add.w r0, r3, r7 │ │ │ │ add r2, r3 │ │ │ │ cmp r1, r2 │ │ │ │ it hi │ │ │ │ cmphi r0, ip │ │ │ │ - bhi.w 18e12 │ │ │ │ - mov r2, r8 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r7 │ │ │ │ + bhi.w 1a410 │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ + mov r2, r5 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - mov r2, r8 │ │ │ │ - movs r1, #0 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + mov r2, r5 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + ldr r1, [sp, #36] @ 0x24 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r2, r1 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - str r2, [sp, #0] │ │ │ │ - adds r3, #1 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ + str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + str r3, [sp, #20] │ │ │ │ add r1, r2 │ │ │ │ add r7, r2 │ │ │ │ - add r9, r2 │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ - str r1, [sp, #8] │ │ │ │ + str r1, [sp, #12] │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ + add r1, r2 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ + str r1, [sp, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 18bea │ │ │ │ - ldr.w lr, [sp, #44] @ 0x2c │ │ │ │ - mov r1, sl │ │ │ │ - ldr.w r9, [sp, #52] @ 0x34 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ - ldr r2, [sp, #56] @ 0x38 │ │ │ │ - ldr r5, [sp, #64] @ 0x40 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ - add.w lr, lr, #1 │ │ │ │ + bne.n 1a1ca │ │ │ │ + ldr.w lr, [sp, #16] │ │ │ │ + mov r1, fp │ │ │ │ + ldrd r4, r7, [sp, #44] @ 0x2c │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add r7, r9 │ │ │ │ - add fp, r5 │ │ │ │ - add r3, r5 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - add r2, r5 │ │ │ │ - cmp r3, lr │ │ │ │ - bne.w 18a68 │ │ │ │ - b.n 18b6c │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - movs r1, #0 │ │ │ │ - str r1, [sp, #56] @ 0x38 │ │ │ │ - mov.w r1, r9, lsl #2 │ │ │ │ - mov r0, r7 │ │ │ │ - str r7, [sp, #44] @ 0x2c │ │ │ │ - lsls r4, r3, #2 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - strd sl, r5, [sp, #92] @ 0x5c │ │ │ │ - mov sl, r1 │ │ │ │ + cmp r8, r4 │ │ │ │ + bne.w 1a014 │ │ │ │ + b.n 1a140 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + mov.w r2, r9, lsl #2 │ │ │ │ + mov r7, lr │ │ │ │ + strd r5, lr, [sp, #80] @ 0x50 │ │ │ │ + mov r5, sl │ │ │ │ + mov sl, r2 │ │ │ │ + strd r1, ip, [sp, #88] @ 0x58 │ │ │ │ + mov.w r4, r3, lsl #2 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ add.w fp, r3, r4 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - str r7, [sp, #104] @ 0x68 │ │ │ │ - mov r7, r2 │ │ │ │ add r4, r3 │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ - str.w ip, [sp, #108] @ 0x6c │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mov r0, r3 │ │ │ │ + strd lr, r3, [sp, #44] @ 0x2c │ │ │ │ + mov.w r3, #0 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ cmp.w r9, #0 │ │ │ │ - ble.n 18cca │ │ │ │ - cmp r7, #1 │ │ │ │ - bne.n 18d82 │ │ │ │ - add.w r2, r4, sl │ │ │ │ - add.w r1, fp, sl │ │ │ │ - cmp r1, r4 │ │ │ │ + ble.n 1a2b2 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + cmp r3, #1 │ │ │ │ + bne.w 1a398 │ │ │ │ + add.w r1, r4, sl │ │ │ │ + add.w ip, fp, sl │ │ │ │ + cmp ip, r4 │ │ │ │ it hi │ │ │ │ - cmphi r2, fp │ │ │ │ - bhi.w 18dfa │ │ │ │ + cmphi r1, fp │ │ │ │ + bhi.w 1a3f6 │ │ │ │ mov r2, sl │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ mov r2, sl │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r5 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r7 │ │ │ │ blx fd10 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ + ldrd r7, r0, [sp, #44] @ 0x2c │ │ │ │ add fp, r6 │ │ │ │ - ldr r5, [sp, #52] @ 0x34 │ │ │ │ add r4, r6 │ │ │ │ - ldr r0, [sp, #44] @ 0x2c │ │ │ │ - adds r3, #1 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - add r5, r6 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + add r7, r6 │ │ │ │ add r0, r6 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ - cmp r2, r3 │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ - str r0, [sp, #44] @ 0x2c │ │ │ │ - bne.n 18c9c │ │ │ │ - ldrd sl, r5, [sp, #92] @ 0x5c │ │ │ │ - ldrd r7, ip, [sp, #104] @ 0x68 │ │ │ │ - b.n 18b2c │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - add.w sl, sl, #1 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + strd r7, r0, [sp, #44] @ 0x2c │ │ │ │ + cmp r5, r3 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ + bne.n 1a27c │ │ │ │ + ldrd r1, ip, [sp, #88] @ 0x58 │ │ │ │ + mov sl, r5 │ │ │ │ + ldrd r5, lr, [sp, #80] @ 0x50 │ │ │ │ + b.n 1a0ee │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ add r3, r2 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - str r3, [sp, #0] │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ add r2, r3 │ │ │ │ - add r5, r3 │ │ │ │ - add r7, r3 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - str r2, [sp, #12] │ │ │ │ - cmp r3, sl │ │ │ │ - bne.w 18ab4 │ │ │ │ - ldrd lr, r9, [sp, #64] @ 0x40 │ │ │ │ + add lr, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + add r2, r3 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + str r2, [sp, #16] │ │ │ │ + cmp r3, r5 │ │ │ │ + bne.w 1a06a │ │ │ │ + ldrd r4, r8, [sp, #60] @ 0x3c │ │ │ │ + mov lr, r1 │ │ │ │ mov r1, ip │ │ │ │ - ldrd r7, fp, [sp, #72] @ 0x48 │ │ │ │ - ldrd r2, r5, [sp, #80] @ 0x50 │ │ │ │ - b.n 18c58 │ │ │ │ - mov r4, r5 │ │ │ │ - ldr.w r9, [sp, #24] │ │ │ │ - mov r5, fp │ │ │ │ - ldr.w r8, [sp, #28] │ │ │ │ - ldr.w fp, [sp, #40] @ 0x28 │ │ │ │ - mov r6, r2 │ │ │ │ - ldr r7, [sp, #100] @ 0x64 │ │ │ │ - ldr.w sl, [sp, #60] @ 0x3c │ │ │ │ - str.w lr, [sp] │ │ │ │ - cmp.w r9, #0 │ │ │ │ - ble.n 18d6e │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + ldrd r9, r7, [sp, #68] @ 0x44 │ │ │ │ + b.n 1a23e │ │ │ │ + mov r1, r8 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ + mov r8, r4 │ │ │ │ + mov r0, r3 │ │ │ │ + mov fp, r1 │ │ │ │ + ldrd r6, r9, [sp, #28] │ │ │ │ + ldr.w sl, [sp, #40] @ 0x28 │ │ │ │ + cmp r6, #0 │ │ │ │ + mov.w r4, r6, lsl #2 │ │ │ │ + ble.n 1a37c │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 18db8 │ │ │ │ + bne.n 1a3dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - add.w r1, sl, r8 │ │ │ │ - add.w r2, r3, r8 │ │ │ │ - cmp r5, r2 │ │ │ │ + add.w r2, r7, r6 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r1, r3, r2 │ │ │ │ + add r2, r9 │ │ │ │ + cmp r5, r1 │ │ │ │ it cc │ │ │ │ - cmpcc r6, r1 │ │ │ │ - bcc.n 18e46 │ │ │ │ - mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r6 │ │ │ │ + cmpcc r0, r2 │ │ │ │ + it cc │ │ │ │ + movcc r2, #0 │ │ │ │ + bcc.n 1a38a │ │ │ │ + mov r2, r4 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ - mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ + mov r2, r4 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, r5 │ │ │ │ blx fd10 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - add r5, r4 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - add r6, r4 │ │ │ │ - adds r3, #1 │ │ │ │ - add r8, r4 │ │ │ │ - cmp r2, r3 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - bne.n 18d3c │ │ │ │ - b.n 18b6c │ │ │ │ - ldr r0, [sp, #52] @ 0x34 │ │ │ │ - movs r2, #0 │ │ │ │ - ldr r1, [sp, #44] @ 0x2c │ │ │ │ - movs r5, #0 │ │ │ │ - adds r2, #1 │ │ │ │ - str r5, [r1, #0] │ │ │ │ - cmp r2, r9 │ │ │ │ - str r5, [r0, #0] │ │ │ │ - add r1, r8 │ │ │ │ - add r0, r8 │ │ │ │ - bne.n 18d8a │ │ │ │ - b.n 18cca │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - mov r1, r7 │ │ │ │ - movs r2, #0 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + add.w r8, r8, #1 │ │ │ │ + cmp r8, fp │ │ │ │ + add r7, r3 │ │ │ │ + beq.w 1a140 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + mov.w r0, r7, lsl #2 │ │ │ │ + cmp r6, #0 │ │ │ │ + add.w r5, r9, r0 │ │ │ │ + add r0, r3 │ │ │ │ + bgt.n 1a326 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + add.w r8, r8, #1 │ │ │ │ + cmp fp, r8 │ │ │ │ + add r7, r3 │ │ │ │ + bne.n 1a36c │ │ │ │ + b.n 1a140 │ │ │ │ + str.w r2, [r0], #4 │ │ │ │ + cmp r0, r1 │ │ │ │ + str.w r2, [r5], #4 │ │ │ │ + bne.n 1a38a │ │ │ │ + b.n 1a35e │ │ │ │ + ldrd r7, r0, [sp, #44] @ 0x2c │ │ │ │ + mov.w r1, #0 │ │ │ │ mov.w ip, #0 │ │ │ │ - adds r2, #1 │ │ │ │ - str.w ip, [r1] │ │ │ │ - cmp r2, r4 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str.w ip, [r0] │ │ │ │ - add r1, r6 │ │ │ │ - add r0, r6 │ │ │ │ - bne.n 18da4 │ │ │ │ - b.n 18c28 │ │ │ │ - mov r0, r5 │ │ │ │ - mov r1, r6 │ │ │ │ - movs r2, #0 │ │ │ │ + add r0, r8 │ │ │ │ + cmp r1, r9 │ │ │ │ + str.w ip, [r7] │ │ │ │ + add r7, r8 │ │ │ │ + bne.n 1a3a4 │ │ │ │ + b.n 1a2b2 │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ + mov.w r2, #0 │ │ │ │ mov.w ip, #0 │ │ │ │ - adds r2, #1 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str.w ip, [r1] │ │ │ │ - cmp r2, r9 │ │ │ │ + add r1, r6 │ │ │ │ + cmp r2, sl │ │ │ │ str.w ip, [r0] │ │ │ │ - add r1, fp │ │ │ │ - add r0, fp │ │ │ │ - bne.n 18dc2 │ │ │ │ - b.n 18d6e │ │ │ │ + add r0, r6 │ │ │ │ + bne.n 1a3c6 │ │ │ │ + b.n 1a20e │ │ │ │ + mov.w r2, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r1, [r0, #0] │ │ │ │ + add r0, sl │ │ │ │ + cmp r2, r6 │ │ │ │ + str r1, [r5, #0] │ │ │ │ + add r5, sl │ │ │ │ + bne.n 1a3e4 │ │ │ │ + b.n 1a35e │ │ │ │ + ldrd r7, r1, [sp, #44] @ 0x2c │ │ │ │ + mov.w r0, #0 │ │ │ │ + add.w ip, r1, sl │ │ │ │ + str.w r0, [r1], #4 │ │ │ │ + cmp r1, ip │ │ │ │ + str.w r0, [r7], #4 │ │ │ │ + bne.n 1a402 │ │ │ │ + b.n 1a2b2 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - add r2, r1 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - str r2, [sp, #0] │ │ │ │ - adds r3, #1 │ │ │ │ - ldr r2, [sp, #40] @ 0x28 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - add r1, r2 │ │ │ │ - add r7, r2 │ │ │ │ - add r9, r2 │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ - str r1, [sp, #8] │ │ │ │ - cmp r3, r2 │ │ │ │ - bne.w 18bea │ │ │ │ - b.n 18c48 │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ - movs r1, #0 │ │ │ │ - ldr r0, [sp, #52] @ 0x34 │ │ │ │ - add.w r5, r2, sl │ │ │ │ - str.w r1, [r2], #4 │ │ │ │ - str.w r1, [r0], #4 │ │ │ │ - cmp r2, r5 │ │ │ │ - bne.n 18e04 │ │ │ │ - b.n 18cca │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - add.w ip, r7, r4, lsl #2 │ │ │ │ - mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + add.w ip, r2, sl, lsl #2 │ │ │ │ str.w r1, [r2], #4 │ │ │ │ - str.w r1, [r0], #4 │ │ │ │ cmp r2, ip │ │ │ │ - bne.n 18e1c │ │ │ │ - b.n 18c28 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - mov r5, r3 │ │ │ │ - lsls r4, r2, #2 │ │ │ │ - movs r3, #0 │ │ │ │ - mov r2, r7 │ │ │ │ - movs r0, #0 │ │ │ │ - adds r3, #1 │ │ │ │ - str r0, [r1, #0] │ │ │ │ - cmp r5, r3 │ │ │ │ - str r0, [r2, #0] │ │ │ │ - add r1, r4 │ │ │ │ - add r2, r4 │ │ │ │ - bne.n 18e36 │ │ │ │ - b.n 18b6c │ │ │ │ - mov ip, r5 │ │ │ │ - mov r1, r6 │ │ │ │ - movs r0, #0 │ │ │ │ - str.w r0, [r1], #4 │ │ │ │ - str.w r0, [ip], #4 │ │ │ │ - cmp r1, r2 │ │ │ │ - bne.n 18e4c │ │ │ │ - b.n 18d6e │ │ │ │ + str.w r1, [r0], #4 │ │ │ │ + bne.n 1a41c │ │ │ │ + b.n 1a20e │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ + mov r2, r9 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r4, [r0, #0] │ │ │ │ + add r0, r5 │ │ │ │ + cmp r1, r3 │ │ │ │ + str r4, [r2, #0] │ │ │ │ + add r2, r5 │ │ │ │ + bne.n 1a438 │ │ │ │ + b.n 1a140 │ │ │ │ mov r2, r0 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r7 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r9 │ │ │ │ str.w r1, [r2], #4 │ │ │ │ - str.w r1, [r0], #4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 18e60 │ │ │ │ - b.n 18b6c │ │ │ │ - nop │ │ │ │ + str.w r1, [r0], #4 │ │ │ │ + bne.n 1a452 │ │ │ │ + b.n 1a140 │ │ │ │ │ │ │ │ -00018e70 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r0 │ │ │ │ +0001a460 : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #132 @ 0x84 │ │ │ │ + mov fp, r0 │ │ │ │ mov r0, r3 │ │ │ │ str r3, [sp, #4] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r0, r3 │ │ │ │ - strd r2, r1, [sp, #20] │ │ │ │ - beq.w 18ffa │ │ │ │ + str r1, [sp, #16] │ │ │ │ + str r2, [sp, #32] │ │ │ │ + beq.w 1a62e │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 19000 │ │ │ │ - ble.w 18ffa │ │ │ │ - ldr.w r2, [sl, #8] │ │ │ │ - str r2, [sp, #68] @ 0x44 │ │ │ │ + beq.w 1a646 │ │ │ │ + ble.w 1a62e │ │ │ │ + ldrd r3, r2, [fp, #4] │ │ │ │ + strd r2, r3, [sp, #68] @ 0x44 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - ldr.w r3, [sl, #4] │ │ │ │ cmp r2, #1 │ │ │ │ - str r3, [sp, #72] @ 0x48 │ │ │ │ - beq.w 1900c │ │ │ │ + beq.w 1a650 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 18ffa │ │ │ │ + ble.w 1a62e │ │ │ │ + ldr r5, [sp, #32] │ │ │ │ + mov.w r4, #0 │ │ │ │ + mov sl, r4 │ │ │ │ + mov r7, r4 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - movs r6, #0 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ - mov r4, r1 │ │ │ │ - mov fp, r6 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r3, [sp, #88] @ 0x58 │ │ │ │ - add.w r3, sl, #64 @ 0x40 │ │ │ │ - str r3, [sp, #28] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + str r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r3, fp, #64 @ 0x40 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - ldrd lr, r0, [sl, #16] │ │ │ │ + ldrd r0, ip, [fp, #16] │ │ │ │ cmp r3, #2 │ │ │ │ - beq.w 19118 │ │ │ │ - cmp.w lr, #0 │ │ │ │ - ble.w 18fe4 │ │ │ │ - lsls r3, r0, #2 │ │ │ │ - str.w fp, [sp, #112] @ 0x70 │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ - mov r9, r6 │ │ │ │ - mov.w r8, #0 │ │ │ │ - mov r3, r0 │ │ │ │ - mov fp, r4 │ │ │ │ + beq.w 1a792 │ │ │ │ + cmp r0, #0 │ │ │ │ + ble.w 1a618 │ │ │ │ + sub.w r3, r5, sl │ │ │ │ + mov r8, r4 │ │ │ │ + mov.w r9, #0 │ │ │ │ + strd r3, ip, [sp, #60] @ 0x3c │ │ │ │ + strd r7, sl, [sp, #112] @ 0x70 │ │ │ │ + mov sl, r0 │ │ │ │ + strd r4, r5, [sp, #120] @ 0x78 │ │ │ │ + mov.w r2, r8, lsl #2 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + ldr r1, [sp, #60] @ 0x3c │ │ │ │ + ldr.w ip, [fp, #28] │ │ │ │ + add r3, r2 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + add r1, r2 │ │ │ │ + str r1, [sp, #8] │ │ │ │ + ldr.w r1, [fp, #32] │ │ │ │ + str r1, [sp, #24] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + cmp r1, #3 │ │ │ │ + beq.w 1a746 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + ble.n 1a602 │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + mov.w r5, #0 │ │ │ │ + mov r6, r8 │ │ │ │ mov r7, r5 │ │ │ │ - str.w lr, [sp, #64] @ 0x40 │ │ │ │ - strd r6, r4, [sp, #116] @ 0x74 │ │ │ │ - str r5, [sp, #124] @ 0x7c │ │ │ │ - ldrd r1, r2, [sl, #28] │ │ │ │ - str r2, [sp, #12] │ │ │ │ + str.w ip, [sp, #52] @ 0x34 │ │ │ │ + str.w r8, [sp, #108] @ 0x6c │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #100] @ 0x64 │ │ │ │ + mov.w r4, r2, lsl #2 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - cmp r2, #3 │ │ │ │ - beq.w 190d0 │ │ │ │ - cmp r1, #0 │ │ │ │ - ble.n 18fca │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - mov r5, r7 │ │ │ │ - mov r6, r9 │ │ │ │ - movs r4, #0 │ │ │ │ - str.w fp, [sp, #8] │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ + sub.w r2, r2, #5 │ │ │ │ + str r2, [sp, #28] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - strd r8, r3, [sp, #92] @ 0x5c │ │ │ │ - subs r2, #5 │ │ │ │ - str r1, [sp, #48] @ 0x30 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - strd r9, fp, [sp, #100] @ 0x64 │ │ │ │ - str r7, [sp, #108] @ 0x6c │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - ldrd r0, ip, [sl, #40] @ 0x28 │ │ │ │ - cmp r3, #4 │ │ │ │ - beq.w 1908e │ │ │ │ + ldrd r0, r3, [fp, #40] @ 0x28 │ │ │ │ + cmp r2, #4 │ │ │ │ + beq.w 1a6f6 │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 18faa │ │ │ │ - ldr.w r9, [sp, #8] │ │ │ │ - mov.w r3, ip, lsl #2 │ │ │ │ - mov fp, r6 │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - mov r8, r5 │ │ │ │ - movs r7, #0 │ │ │ │ - mov r3, sl │ │ │ │ - str r4, [sp, #76] @ 0x4c │ │ │ │ - strd r0, ip, [sp, #32] │ │ │ │ - strd r6, r5, [sp, #80] @ 0x50 │ │ │ │ + ble.n 1a5d6 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + mov r9, r6 │ │ │ │ + mov.w sl, #0 │ │ │ │ + str r0, [sp, #48] @ 0x30 │ │ │ │ + strd r7, r4, [sp, #76] @ 0x4c │ │ │ │ + strd r5, r6, [sp, #84] @ 0x54 │ │ │ │ + str.w r8, [sp, #92] @ 0x5c │ │ │ │ + sub.w r2, r2, r5 │ │ │ │ + str r2, [sp, #40] @ 0x28 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + sub.w r2, r2, r5 │ │ │ │ + str r2, [sp, #44] @ 0x2c │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + mov.w r1, r9, lsl #2 │ │ │ │ + ldrd r8, r6, [fp, #52] @ 0x34 │ │ │ │ + add.w r5, r2, r1 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ + add.w r4, r2, r1 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - ldrd r1, r4, [r3, #52] @ 0x34 │ │ │ │ cmp r2, #5 │ │ │ │ - beq.n 19046 │ │ │ │ - cmp r1, #0 │ │ │ │ - ble.n 18f90 │ │ │ │ - str r7, [sp, #52] @ 0x34 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - movs r5, #0 │ │ │ │ - mov r7, r9 │ │ │ │ - mov r6, r1 │ │ │ │ - mov sl, r3 │ │ │ │ - str.w r8, [sp, #56] @ 0x38 │ │ │ │ - mov r3, r8 │ │ │ │ - mov r2, r7 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - adds r5, #1 │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ - add r7, r4 │ │ │ │ - bl 189fc │ │ │ │ + beq.w 1a6a6 │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.n 1a5be │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + mov r3, r4 │ │ │ │ + mov.w r7, #0 │ │ │ │ + mov r4, r5 │ │ │ │ + mov r5, r3 │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ + mov r3, r5 │ │ │ │ + mov r2, r4 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + add r4, r6 │ │ │ │ + ldr r0, [sp, #36] @ 0x24 │ │ │ │ + add r5, r6 │ │ │ │ + bl 19fa8 │ │ │ │ + cmp r8, r7 │ │ │ │ + bne.n 1a5a4 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + add.w sl, sl, #1 │ │ │ │ + add r9, r3 │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ + cmp r2, sl │ │ │ │ + bne.n 1a572 │ │ │ │ + ldrd r7, r4, [sp, #76] @ 0x4c │ │ │ │ + ldrd r5, r6, [sp, #84] @ 0x54 │ │ │ │ + ldr.w r8, [sp, #92] @ 0x5c │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + add r5, r4 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ add r8, r4 │ │ │ │ - cmp r6, r5 │ │ │ │ - bne.n 18f74 │ │ │ │ - ldrd r7, r8, [sp, #52] @ 0x34 │ │ │ │ - mov r3, sl │ │ │ │ - ldr r2, [sp, #40] @ 0x28 │ │ │ │ - adds r7, #1 │ │ │ │ - add r9, r2 │ │ │ │ - add r8, r2 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - add fp, r2 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - cmp r2, r7 │ │ │ │ - bne.n 18f56 │ │ │ │ - ldrd r4, r6, [sp, #76] @ 0x4c │ │ │ │ - mov sl, r3 │ │ │ │ - ldr r5, [sp, #84] @ 0x54 │ │ │ │ + add r3, r4 │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - adds r4, #1 │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ + add r3, r4 │ │ │ │ + str r3, [sp, #12] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - add r5, r2 │ │ │ │ - add r3, r2 │ │ │ │ + add r3, r4 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ - cmp r3, r4 │ │ │ │ - bne.n 18f2a │ │ │ │ - ldrd r8, r3, [sp, #92] @ 0x5c │ │ │ │ - ldrd r9, fp, [sp, #100] @ 0x64 │ │ │ │ - ldr r7, [sp, #108] @ 0x6c │ │ │ │ - ldr r2, [sp, #60] @ 0x3c │ │ │ │ - add.w r8, r8, #1 │ │ │ │ - add r9, r3 │ │ │ │ - add fp, r2 │ │ │ │ - add r7, r2 │ │ │ │ - ldr r2, [sp, #64] @ 0x40 │ │ │ │ - cmp r2, r8 │ │ │ │ - bne.n 18ef6 │ │ │ │ - ldrd fp, r6, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + cmp r3, r7 │ │ │ │ + bne.n 1a53e │ │ │ │ + ldrd r9, sl, [sp, #100] @ 0x64 │ │ │ │ + ldr.w r8, [sp, #108] @ 0x6c │ │ │ │ + add.w r9, r9, #1 │ │ │ │ + ldr r3, [sp, #64] @ 0x40 │ │ │ │ + cmp sl, r9 │ │ │ │ + add r8, r3 │ │ │ │ + bne.w 1a4ee │ │ │ │ + ldrd r7, sl, [sp, #112] @ 0x70 │ │ │ │ ldrd r4, r5, [sp, #120] @ 0x78 │ │ │ │ - add.w fp, fp, #1 │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ - add r6, r3 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - add r4, r3 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + ldr r2, [sp, #68] @ 0x44 │ │ │ │ + ldr r3, [sp, #96] @ 0x60 │ │ │ │ + add r4, r2 │ │ │ │ + add sl, r3 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - cmp r3, fp │ │ │ │ - bne.w 18ec4 │ │ │ │ + cmp r3, r7 │ │ │ │ + bne.w 1a4c4 │ │ │ │ add sp, #132 @ 0x84 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r3, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r2, #0] │ │ │ │ str r3, [r1, #0] │ │ │ │ - add sp, #132 @ 0x84 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 1a62e │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 18ffa │ │ │ │ + ble.n 1a62e │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 1920c │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ + bne.w 1a8a8 │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r0, [sp, #20] │ │ │ │ - lsls r4, r3, #2 │ │ │ │ - adds r3, r0, r4 │ │ │ │ - adds r2, r1, r4 │ │ │ │ + ldr r3, [sp, #72] @ 0x48 │ │ │ │ + mov.w r4, r3, lsl #2 │ │ │ │ + add.w r3, r0, r4 │ │ │ │ + add.w r2, r1, r4 │ │ │ │ cmp r0, r2 │ │ │ │ it cc │ │ │ │ cmpcc r1, r3 │ │ │ │ - bcc.w 19240 │ │ │ │ + bcc.w 1a8e4 │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #132 @ 0x84 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fd0c │ │ │ │ - cmp r1, #0 │ │ │ │ - ble.n 18f90 │ │ │ │ - cmp r4, #1 │ │ │ │ - bne.w 19154 │ │ │ │ - add.w r0, r1, fp │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - ldr r4, [sp, #24] │ │ │ │ - mov.w r2, fp, lsl #2 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - adds r5, r6, r0 │ │ │ │ - add.w ip, r4, r2 │ │ │ │ - add r0, r4 │ │ │ │ - add r2, r6 │ │ │ │ - cmp r0, r2 │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.n 1a5be │ │ │ │ + cmp r6, #1 │ │ │ │ + bne.w 1a7dc │ │ │ │ + ldr r6, [sp, #16] │ │ │ │ + add.w r0, r8, r9 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + add.w ip, r6, r1 │ │ │ │ + add.w r7, r2, r0 │ │ │ │ + add r1, r2 │ │ │ │ + add r0, r6 │ │ │ │ + cmp r0, r1 │ │ │ │ it hi │ │ │ │ - cmphi r5, ip │ │ │ │ - bhi.w 191a4 │ │ │ │ - lsls r4, r1, #2 │ │ │ │ - mov r0, r8 │ │ │ │ - mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ + cmphi r7, ip │ │ │ │ + bhi.w 1a840 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r4 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + mov r2, r8 │ │ │ │ blx fd10 │ │ │ │ - mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r9 │ │ │ │ + mov r2, r8 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r5 │ │ │ │ blx fd10 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - b.n 18f90 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + b.n 1a5be │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 18faa │ │ │ │ - cmp.w ip, #1 │ │ │ │ - bne.n 1916e │ │ │ │ - adds r2, r0, r6 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - lsls r3, r6, #2 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - adds r7, r1, r2 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ - add.w ip, r1, r3 │ │ │ │ + ble.w 1a5d6 │ │ │ │ + cmp r3, #1 │ │ │ │ + bne.n 1a7fa │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + add.w r2, r0, r6 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w ip, r1, r2 │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ + add.w lr, r1, r3 │ │ │ │ add r2, r1 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ add r3, r1 │ │ │ │ cmp r2, r3 │ │ │ │ it hi │ │ │ │ - cmphi r7, ip │ │ │ │ - bhi.w 191dc │ │ │ │ - lsls r7, r0, #2 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r2, r7 │ │ │ │ - mov r0, r5 │ │ │ │ - blx fd10 │ │ │ │ + cmphi ip, lr │ │ │ │ + bhi.w 1a876 │ │ │ │ + mov.w r9, r0, lsl #2 │ │ │ │ ldr r0, [sp, #8] │ │ │ │ - mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r2, r9 │ │ │ │ blx fd10 │ │ │ │ - b.n 18faa │ │ │ │ - cmp r1, #0 │ │ │ │ - ble.w 18fca │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - cmp r2, #1 │ │ │ │ - bne.n 1918a │ │ │ │ - add.w r0, r1, r9 │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - ldr r4, [sp, #24] │ │ │ │ - mov.w r2, r9, lsl #2 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - adds r5, r6, r0 │ │ │ │ - add.w ip, r4, r2 │ │ │ │ - add r0, r4 │ │ │ │ - add r2, r6 │ │ │ │ - cmp r0, r2 │ │ │ │ + mov r2, r9 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r8 │ │ │ │ + blx fd10 │ │ │ │ + b.n 1a5d6 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + ble.w 1a602 │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ + cmp r1, #1 │ │ │ │ + bne.n 1a820 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ + add.w r1, ip, r8 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + ldr r4, [sp, #32] │ │ │ │ + add r0, r1 │ │ │ │ + add r2, r4 │ │ │ │ + add r1, r4 │ │ │ │ + cmp r1, r3 │ │ │ │ it hi │ │ │ │ - cmphi r5, ip │ │ │ │ - bhi.n 191f4 │ │ │ │ - lsls r4, r1, #2 │ │ │ │ - mov r0, r7 │ │ │ │ + cmphi r0, r2 │ │ │ │ + bhi.w 1a890 │ │ │ │ + mov.w r4, ip, lsl #2 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + mov.w r1, #0 │ │ │ │ + str r3, [sp, #12] │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ - str r3, [sp, #8] │ │ │ │ blx fd10 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ mov r2, r4 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, fp │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r3 │ │ │ │ blx fd10 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - b.n 18fca │ │ │ │ - cmp.w lr, #0 │ │ │ │ - ble.w 18fe4 │ │ │ │ - cmp r0, #1 │ │ │ │ - bne.n 191bc │ │ │ │ - add.w r2, lr, r6 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - adds r1, r3, r2 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + b.n 1a602 │ │ │ │ + cmp r0, #0 │ │ │ │ + ble.w 1a618 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + cmp.w ip, #1 │ │ │ │ + add.w r6, sl, r3 │ │ │ │ + bne.n 1a856 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + mov r1, r3 │ │ │ │ + add.w r3, r0, r4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add r2, r3 │ │ │ │ - cmp r5, r2 │ │ │ │ + add r3, r1 │ │ │ │ + cmp r5, r3 │ │ │ │ it cc │ │ │ │ - cmpcc r4, r1 │ │ │ │ - bcc.n 19228 │ │ │ │ - mov.w r7, lr, lsl #2 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r2, r7 │ │ │ │ + cmpcc r6, r2 │ │ │ │ + bcc.w 1a8cc │ │ │ │ + mov.w r8, r0, lsl #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, r5 │ │ │ │ + mov r2, r8 │ │ │ │ blx fd10 │ │ │ │ - mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r4 │ │ │ │ + mov r2, r8 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, r6 │ │ │ │ blx fd10 │ │ │ │ - b.n 18fe4 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - mov r5, r9 │ │ │ │ - mov r0, r8 │ │ │ │ - movs r2, #0 │ │ │ │ - movs r6, #0 │ │ │ │ - adds r2, #1 │ │ │ │ - str r6, [r0, #0] │ │ │ │ - cmp r1, r2 │ │ │ │ - str r6, [r5, #0] │ │ │ │ - add r0, r4 │ │ │ │ - add r5, r4 │ │ │ │ - bne.n 1915e │ │ │ │ - b.n 18f90 │ │ │ │ + b.n 1a618 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + str r0, [r4, #0] │ │ │ │ + add r4, r6 │ │ │ │ + cmp r8, r1 │ │ │ │ + str r0, [r5, #0] │ │ │ │ + add r5, r6 │ │ │ │ + bne.n 1a7e8 │ │ │ │ + b.n 1a5be │ │ │ │ ldr r1, [sp, #8] │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + mov ip, r8 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w lr, #0 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str.w lr, [r1] │ │ │ │ + add r1, r2 │ │ │ │ + cmp r0, r3 │ │ │ │ + str.w lr, [ip] │ │ │ │ + add ip, r2 │ │ │ │ + bne.n 1a80a │ │ │ │ + b.n 1a5d6 │ │ │ │ + ldr r4, [sp, #8] │ │ │ │ + mov.w r0, r1, lsl #2 │ │ │ │ + mov.w r2, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r1, [r4, #0] │ │ │ │ + add r4, r0 │ │ │ │ + cmp ip, r2 │ │ │ │ + str r1, [r3, #0] │ │ │ │ + add r3, r0 │ │ │ │ + bne.n 1a82e │ │ │ │ + b.n 1a602 │ │ │ │ + add.w r2, r4, r8, lsl #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ + str.w r1, [r4], #4 │ │ │ │ + cmp r4, r2 │ │ │ │ + str.w r1, [r5], #4 │ │ │ │ + bne.n 1a848 │ │ │ │ + b.n 1a5be │ │ │ │ mov.w ip, ip, lsl #2 │ │ │ │ mov r2, r5 │ │ │ │ - movs r3, #0 │ │ │ │ - movs r7, #0 │ │ │ │ - adds r3, #1 │ │ │ │ - str r7, [r2, #0] │ │ │ │ - cmp r0, r3 │ │ │ │ - str r7, [r1, #0] │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r1, [r2, #0] │ │ │ │ add r2, ip │ │ │ │ - add r1, ip │ │ │ │ - bne.n 1917a │ │ │ │ - b.n 18faa │ │ │ │ - lsls r5, r2, #2 │ │ │ │ - mov r4, fp │ │ │ │ - mov r0, r7 │ │ │ │ - movs r2, #0 │ │ │ │ - movs r6, #0 │ │ │ │ - adds r2, #1 │ │ │ │ - str r6, [r0, #0] │ │ │ │ - cmp r1, r2 │ │ │ │ - str r6, [r4, #0] │ │ │ │ - add r0, r5 │ │ │ │ - add r4, r5 │ │ │ │ - bne.n 19194 │ │ │ │ - b.n 18fca │ │ │ │ - add.w r1, r8, r1, lsl #2 │ │ │ │ - mov r4, r9 │ │ │ │ - mov r2, r8 │ │ │ │ - movs r0, #0 │ │ │ │ - str.w r0, [r2], #4 │ │ │ │ - str.w r0, [r4], #4 │ │ │ │ - cmp r2, r1 │ │ │ │ - bne.n 191ae │ │ │ │ - b.n 18f90 │ │ │ │ - lsls r7, r0, #2 │ │ │ │ - mov r1, r5 │ │ │ │ - mov r0, r4 │ │ │ │ - movs r2, #0 │ │ │ │ - mov.w ip, #0 │ │ │ │ - adds r2, #1 │ │ │ │ - str.w ip, [r1] │ │ │ │ - cmp lr, r2 │ │ │ │ - str.w ip, [r0] │ │ │ │ - add r1, r7 │ │ │ │ - add r0, r7 │ │ │ │ - bne.n 191c8 │ │ │ │ - b.n 18fe4 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - add.w r0, r5, r0, lsl #2 │ │ │ │ - mov r3, r5 │ │ │ │ - movs r2, #0 │ │ │ │ + cmp r0, r3 │ │ │ │ + str r1, [r6, #0] │ │ │ │ + add r6, ip │ │ │ │ + bne.n 1a864 │ │ │ │ + b.n 1a618 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + mov r1, r8 │ │ │ │ + mov.w r2, #0 │ │ │ │ + add.w r0, r3, r0, lsl #2 │ │ │ │ str.w r2, [r3], #4 │ │ │ │ - str.w r2, [r1], #4 │ │ │ │ cmp r3, r0 │ │ │ │ - bne.n 191e6 │ │ │ │ - b.n 18faa │ │ │ │ - add.w r4, r7, r1, lsl #2 │ │ │ │ - mov r0, fp │ │ │ │ - mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ - str.w r1, [r2], #4 │ │ │ │ - str.w r1, [r0], #4 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.n 191fe │ │ │ │ - b.n 18fca │ │ │ │ - mov r2, r1 │ │ │ │ + str.w r2, [r1], #4 │ │ │ │ + bne.n 1a882 │ │ │ │ + b.n 1a5d6 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + mov.w r2, #0 │ │ │ │ + add.w r1, r0, ip, lsl #2 │ │ │ │ + str.w r2, [r0], #4 │ │ │ │ + cmp r0, r1 │ │ │ │ + str.w r2, [r3], #4 │ │ │ │ + bne.n 1a89a │ │ │ │ + b.n 1a602 │ │ │ │ ldr r5, [sp, #72] @ 0x48 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - lsls r4, r3, #2 │ │ │ │ - movs r0, #0 │ │ │ │ - movs r3, #0 │ │ │ │ - adds r3, #1 │ │ │ │ + mov r2, r1 │ │ │ │ + mov.w r4, r3, lsl #2 │ │ │ │ + mov.w r0, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r0, [r1, #0] │ │ │ │ + add r1, r4 │ │ │ │ cmp r5, r3 │ │ │ │ str r0, [r2, #0] │ │ │ │ - add r1, r4 │ │ │ │ add r2, r4 │ │ │ │ - bne.n 19218 │ │ │ │ - b.n 18ffa │ │ │ │ - add.w r0, r5, lr, lsl #2 │ │ │ │ - mov r1, r4 │ │ │ │ + bne.n 1a8ba │ │ │ │ + b.n 1a62e │ │ │ │ + add.w r1, r5, r0, lsl #2 │ │ │ │ mov r3, r5 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ str.w r2, [r3], #4 │ │ │ │ - str.w r2, [r1], #4 │ │ │ │ - cmp r3, r0 │ │ │ │ - bne.n 19232 │ │ │ │ - b.n 18fe4 │ │ │ │ + cmp r3, r1 │ │ │ │ + str.w r2, [r6], #4 │ │ │ │ + bne.n 1a8d6 │ │ │ │ + b.n 1a618 │ │ │ │ mov r2, r0 │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ - movs r1, #0 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ + mov.w r1, #0 │ │ │ │ str.w r1, [r2], #4 │ │ │ │ - str.w r1, [r0], #4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 19246 │ │ │ │ - b.n 18ffa │ │ │ │ - ldr r3, [r0, #44] @ 0x2c │ │ │ │ + str.w r1, [r0], #4 │ │ │ │ + bne.n 1a8ec │ │ │ │ + b.n 1a62e │ │ │ │ + nop │ │ │ │ ldr r2, [sp, #4] │ │ │ │ + ldr r3, [r0, #44] @ 0x2c │ │ │ │ cmp r3, r2 │ │ │ │ it ne │ │ │ │ cmpne r3, #0 │ │ │ │ ite eq │ │ │ │ moveq r3, #1 │ │ │ │ movne r3, #0 │ │ │ │ - bne.n 1929c │ │ │ │ - ldr r3, [r0, #48] @ 0x30 │ │ │ │ + bne.n 1a944 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ + ldr r3, [r0, #48] @ 0x30 │ │ │ │ cmp r3, #0 │ │ │ │ it ne │ │ │ │ cmpne r3, r2 │ │ │ │ ite eq │ │ │ │ moveq r3, #1 │ │ │ │ movne r3, #0 │ │ │ │ - bne.n 1929c │ │ │ │ - ldr r3, [r0, #52] @ 0x34 │ │ │ │ + bne.n 1a944 │ │ │ │ ldr r2, [sp, #16] │ │ │ │ + ldr r3, [r0, #52] @ 0x34 │ │ │ │ cmp r3, #0 │ │ │ │ it ne │ │ │ │ cmpne r3, r2 │ │ │ │ ite eq │ │ │ │ moveq r3, #1 │ │ │ │ movne r3, #0 │ │ │ │ - bne.n 1929c │ │ │ │ - ldr r0, [r0, #56] @ 0x38 │ │ │ │ + bne.n 1a944 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ + ldr r0, [r0, #56] @ 0x38 │ │ │ │ cmp r0, #0 │ │ │ │ it ne │ │ │ │ cmpne r3, r0 │ │ │ │ ite eq │ │ │ │ moveq r0, #1 │ │ │ │ movne r0, #0 │ │ │ │ bx lr │ │ │ │ @@ -14611,71 +15436,76 @@ │ │ │ │ ldr r2, [r0, #48] @ 0x30 │ │ │ │ cmp r2, r3 │ │ │ │ it ne │ │ │ │ cmpne r2, #0 │ │ │ │ ite eq │ │ │ │ moveq r2, #1 │ │ │ │ movne r2, #0 │ │ │ │ - bne.n 192d4 │ │ │ │ - ldr r2, [r0, #52] @ 0x34 │ │ │ │ + bne.n 1a97c │ │ │ │ ldr r3, [sp, #0] │ │ │ │ + ldr r2, [r0, #52] @ 0x34 │ │ │ │ cmp r2, #0 │ │ │ │ it ne │ │ │ │ cmpne r2, r3 │ │ │ │ ite eq │ │ │ │ moveq r2, #1 │ │ │ │ movne r2, #0 │ │ │ │ - bne.n 192d4 │ │ │ │ - ldr r0, [r0, #56] @ 0x38 │ │ │ │ + bne.n 1a97c │ │ │ │ ldr r3, [sp, #16] │ │ │ │ + ldr r0, [r0, #56] @ 0x38 │ │ │ │ cmp r0, #0 │ │ │ │ it ne │ │ │ │ cmpne r3, r0 │ │ │ │ ite eq │ │ │ │ moveq r0, #1 │ │ │ │ movne r0, #0 │ │ │ │ bx lr │ │ │ │ mov r0, r2 │ │ │ │ bx lr │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r5, [sp, #36] @ 0x24 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #28] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 19344 │ │ │ │ + ble.n 1a9f6 │ │ │ │ ldr r7, [sp, #20] │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w ip, r7, lsl #2 │ │ │ │ ldr r7, [sp, #24] │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ - bne.n 19346 │ │ │ │ + bne.n 1aa04 │ │ │ │ add.w r5, r0, ip │ │ │ │ vldr s15, [r0] │ │ │ │ subs r4, #1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ vldr s14, [r5] │ │ │ │ add.w r5, r2, lr │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r5] │ │ │ │ add.w r5, r1, ip │ │ │ │ - vstmia r2!, {s15} │ │ │ │ add.w r1, r1, #4 │ │ │ │ + vstmia r2!, {s15} │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ vldr s14, [r5] │ │ │ │ add.w r5, r3, lr │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r5] │ │ │ │ vstmia r3!, {s15} │ │ │ │ - bne.n 192f8 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 1a9aa │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w r7, r0, ip │ │ │ │ vldr s15, [r0] │ │ │ │ subs r4, #1 │ │ │ │ add r0, r6 │ │ │ │ vldr s14, [r7] │ │ │ │ add.w r7, r2, lr │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ @@ -14689,169 +15519,187 @@ │ │ │ │ vldr s14, [r7] │ │ │ │ add.w r7, r3, lr │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r7] │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, r5 │ │ │ │ - bne.n 1934a │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 1aa0c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -00019398 : │ │ │ │ - ldr r2, [pc, #8] @ (193a4 ) │ │ │ │ - ldr r1, [pc, #12] @ (193a8 ) │ │ │ │ +0001aa68 : │ │ │ │ + ldr r2, [pc, #8] @ (1aa74 ) │ │ │ │ + ldr r1, [pc, #12] @ (1aa78 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - @ instruction: 0xebf0000d │ │ │ │ - vminnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ + strb r0, [r4, #20] │ │ │ │ + movs r6, r1 │ │ │ │ + vmaxnm.f32 , , │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldrd r4, r7, [sp, #28] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + ldr r6, [sp, #36] @ 0x24 │ │ │ │ cmp r7, #0 │ │ │ │ - ble.n 1946a │ │ │ │ + ble.n 1ab48 │ │ │ │ ldr r5, [sp, #24] │ │ │ │ mov.w r8, r4, lsl #3 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ ldr r5, [sp, #40] @ 0x28 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - bne.n 1946e │ │ │ │ - vldr s7, [pc, #312] @ 1950c │ │ │ │ + bne.n 1ab56 │ │ │ │ + vldr s7, [pc, #344] @ 1ac04 │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ add.w r5, r0, ip │ │ │ │ - vldr s13, [r0] │ │ │ │ - vldr s15, [r1] │ │ │ │ add.w lr, r2, r8 │ │ │ │ - adds r0, #4 │ │ │ │ - adds r2, #4 │ │ │ │ + vldr s13, [r0] │ │ │ │ + subs r7, #1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ vldr s12, [r5] │ │ │ │ add r5, ip │ │ │ │ - subs r7, #1 │ │ │ │ vldr s14, [r5] │ │ │ │ add.w r5, r1, ip │ │ │ │ add.w r1, r1, #4 │ │ │ │ vldr s9, [r5] │ │ │ │ add r5, ip │ │ │ │ + vldr s15, [r1, #-4] │ │ │ │ vadd.f32 s10, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vldr s12, [r5] │ │ │ │ - vmul.f32 s14, s14, s7 │ │ │ │ vsub.f32 s11, s9, s12 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vadd.f32 s9, s10, s13 │ │ │ │ vmls.f32 s13, s10, s8 │ │ │ │ + vmul.f32 s14, s14, s7 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ vstr s9, [r2, #-4] │ │ │ │ vadd.f32 s9, s12, s15 │ │ │ │ vmls.f32 s15, s12, s8 │ │ │ │ vsub.f32 s10, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vstr s9, [r3] │ │ │ │ vstr s10, [lr] │ │ │ │ sub.w lr, lr, r4 │ │ │ │ vstr s13, [lr] │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ - add.w lr, r3, r4 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + add.w lr, r3, r4 │ │ │ │ add.w r3, r3, #4 │ │ │ │ vstr s13, [lr] │ │ │ │ add lr, r4 │ │ │ │ vstr s15, [lr] │ │ │ │ - bne.n 193d8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - vldr s7, [pc, #152] @ 1950c │ │ │ │ + bne.n 1aab2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + vldr s7, [pc, #172] @ 1ac04 │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w lr, r0, ip │ │ │ │ vldr s11, [r0] │ │ │ │ - vldr s15, [r1] │ │ │ │ - add r0, r6 │ │ │ │ subs r7, #1 │ │ │ │ + add r0, r6 │ │ │ │ vldr s13, [lr] │ │ │ │ add lr, ip │ │ │ │ vldr s14, [lr] │ │ │ │ add.w lr, r1, ip │ │ │ │ - add r1, r6 │ │ │ │ vldr s12, [lr] │ │ │ │ add lr, ip │ │ │ │ - vadd.f32 s10, s13, s14 │ │ │ │ - vsub.f32 s14, s14, s13 │ │ │ │ vldr s9, [lr] │ │ │ │ add.w lr, r2, r8 │ │ │ │ - vmul.f32 s14, s14, s7 │ │ │ │ + vadd.f32 s10, s13, s14 │ │ │ │ + vsub.f32 s14, s14, s13 │ │ │ │ + vldr s15, [r1] │ │ │ │ + add r1, r6 │ │ │ │ vsub.f32 s13, s12, s9 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vadd.f32 s9, s11, s10 │ │ │ │ vmls.f32 s11, s10, s8 │ │ │ │ + vmul.f32 s14, s14, s7 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vstr s9, [r2] │ │ │ │ vadd.f32 s9, s15, s12 │ │ │ │ vmls.f32 s15, s12, s8 │ │ │ │ add r2, r5 │ │ │ │ vsub.f32 s10, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vstr s9, [r3] │ │ │ │ vstr s10, [lr] │ │ │ │ sub.w lr, lr, r4 │ │ │ │ vstr s13, [lr] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ - add.w lr, r3, r4 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + add.w lr, r3, r4 │ │ │ │ add r3, r5 │ │ │ │ vstr s13, [lr] │ │ │ │ add lr, r4 │ │ │ │ vstr s15, [lr] │ │ │ │ - bne.n 1947a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - cbz r7, 19584 │ │ │ │ + bne.n 1ab66 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + nop │ │ │ │ + cbz r7, 1ac7c │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -00019510 : │ │ │ │ - ldr r2, [pc, #8] @ (1951c ) │ │ │ │ - ldr r1, [pc, #12] @ (19520 ) │ │ │ │ +0001ac08 : │ │ │ │ + ldr r2, [pc, #8] @ (1ac14 ) │ │ │ │ + ldr r1, [pc, #12] @ (1ac18 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - @ instruction: 0xeab8000d │ │ │ │ - mrc2 15, 4, pc, cr3, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - ldrd r8, r7, [sp, #40] @ 0x28 │ │ │ │ + strb r0, [r0, #15] │ │ │ │ + movs r6, r1 │ │ │ │ + mcr2 15, 3, pc, cr11, cr15, {7} @ │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r5, r6, [sp, #32] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + ldrd r8, r7, [sp, #40] @ 0x28 │ │ │ │ cmp.w r8, #0 │ │ │ │ - ble.n 195fe │ │ │ │ - lsls r4, r5, #3 │ │ │ │ + ble.n 1ad0a │ │ │ │ + mov.w r4, r5, lsl #3 │ │ │ │ mov.w sl, r5, lsl #2 │ │ │ │ mov.w ip, r6, lsl #2 │ │ │ │ - lsls r5, r6, #3 │ │ │ │ + mov.w r5, r6, lsl #3 │ │ │ │ ldr r6, [sp, #48] @ 0x30 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 19602 │ │ │ │ + bne.n 1ad1c │ │ │ │ rsb r7, sl, #0 │ │ │ │ rsb r6, ip, #0 │ │ │ │ add.w lr, r0, r4 │ │ │ │ vldr s15, [r0] │ │ │ │ add.w ip, r1, r4 │ │ │ │ - adds r0, #4 │ │ │ │ - adds r1, #4 │ │ │ │ subs.w r8, r8, #1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s14, [lr] │ │ │ │ add lr, r7 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vldr s12, [ip] │ │ │ │ add ip, r7 │ │ │ │ + vldr s7, [ip] │ │ │ │ + add ip, r4 │ │ │ │ vadd.f32 s8, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r1, #-4] │ │ │ │ - vldr s7, [ip] │ │ │ │ - add ip, r4 │ │ │ │ vsub.f32 s9, s14, s12 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ vldr s14, [lr] │ │ │ │ add lr, r4 │ │ │ │ vldr s13, [lr] │ │ │ │ add.w lr, r3, r5 │ │ │ │ vadd.f32 s11, s13, s14 │ │ │ │ @@ -14876,25 +15724,29 @@ │ │ │ │ vadd.f32 s13, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ add lr, r5 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, r5 │ │ │ │ vstr s14, [lr] │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 19554 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + bne.n 1ac5c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ rsb r7, sl, #0 │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ rsb r6, ip, #0 │ │ │ │ add.w sl, r0, r4 │ │ │ │ vldr s15, [r0] │ │ │ │ add.w ip, r1, r4 │ │ │ │ - add r0, lr │ │ │ │ subs.w r8, r8, #1 │ │ │ │ + add r0, lr │ │ │ │ vldr s14, [sl] │ │ │ │ add sl, r7 │ │ │ │ vldr s13, [ip] │ │ │ │ add ip, r7 │ │ │ │ vadd.f32 s10, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ @@ -14931,586 +15783,608 @@ │ │ │ │ vadd.f32 s14, s15, s9 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ add sl, r5 │ │ │ │ vstr s14, [ip] │ │ │ │ add ip, r5 │ │ │ │ vstr s11, [sl] │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 19612 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + bne.n 1ad2c │ │ │ │ + b.n 1ad0a │ │ │ │ │ │ │ │ -000196c4 : │ │ │ │ - ldr r2, [pc, #8] @ (196d0 ) │ │ │ │ - ldr r1, [pc, #12] @ (196d4 ) │ │ │ │ +0001addc : │ │ │ │ + ldr r2, [pc, #8] @ (1ade8 ) │ │ │ │ + ldr r1, [pc, #12] @ (1adec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - strd r0, r0, [r4, #-52] @ 0x34 │ │ │ │ - mrc2 15, 2, pc, cr7, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w lr, [pc, #776] @ 199e8 │ │ │ │ - ldrd ip, r7, [sp, #44] @ 0x2c │ │ │ │ - add lr, pc │ │ │ │ + strb r4, [r5, #8] │ │ │ │ + movs r6, r1 │ │ │ │ + mrc2 15, 1, pc, cr7, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + ldr.w ip, [pc, #816] @ 1b128 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd lr, r7, [sp, #44] @ 0x2c │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r5, r4, [sp, #36] @ 0x24 │ │ │ │ - cmp.w ip, #0 │ │ │ │ - ble.w 1986e │ │ │ │ - ldr.w r8, [pc, #760] @ 199ec │ │ │ │ - ldr.w r6, [lr, r8] │ │ │ │ - ldr.w lr, [r6] │ │ │ │ + add ip, pc │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 1af98 │ │ │ │ + ldr.w r8, [pc, #784] @ 1b12c │ │ │ │ + ldr.w r6, [ip, r8] │ │ │ │ + ldr.w r8, [r6] │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.w 19872 │ │ │ │ - vldr s4, [pc, #720] @ 199dc │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s6, [pc, #716] @ 199e0 │ │ │ │ + bne.w 1afae │ │ │ │ + vldr s4, [pc, #744] @ 1b11c │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s7, [pc, #712] @ 199e4 │ │ │ │ - mov.w r8, r5, lsl #2 │ │ │ │ - mov.w r9, r5, lsl #4 │ │ │ │ - add.w r6, r0, r8 │ │ │ │ + vldr s6, [pc, #740] @ 1b120 │ │ │ │ + vldr s7, [pc, #740] @ 1b124 │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s14, [r0] │ │ │ │ + add.w r7, r0, r6 │ │ │ │ vldr s15, [r1] │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w r6, r0, r9 │ │ │ │ - add r9, r1 │ │ │ │ - vldr s13, [r6] │ │ │ │ - mov.w r6, r5, lsl #3 │ │ │ │ - add.w sl, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ - vldr s1, [r9] │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ + vldr s12, [r7] │ │ │ │ + mov.w r7, r5, lsl #4 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s13, [ip] │ │ │ │ + mov.w ip, r5, lsl #3 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + add.w r9, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + vldr s1, [r7] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vldr s3, [r9] │ │ │ │ + add r9, r6 │ │ │ │ + vldr s9, [r9] │ │ │ │ + add.w r9, r1, r6 │ │ │ │ vadd.f32 s10, s13, s12 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ - vldr s3, [sl] │ │ │ │ - add sl, r8 │ │ │ │ - add.w r0, r0, #4 │ │ │ │ - eor.w r5, r5, lr │ │ │ │ - vldr s9, [sl] │ │ │ │ - add.w sl, r1, r8 │ │ │ │ add.w r1, r1, #4 │ │ │ │ + vldr s13, [r9] │ │ │ │ vadd.f32 s11, s9, s3 │ │ │ │ vsub.f32 s3, s3, s9 │ │ │ │ - vldr s9, [r6] │ │ │ │ - add r6, r8 │ │ │ │ - vldr s13, [sl] │ │ │ │ - vldr s2, [r6] │ │ │ │ + vldr s9, [ip] │ │ │ │ + add ip, r6 │ │ │ │ + add.w r6, r2, r4, lsl #4 │ │ │ │ + vldr s2, [ip] │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ vadd.f32 s0, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vadd.f32 s11, s1, s13 │ │ │ │ vsub.f32 s13, s13, s1 │ │ │ │ - add.w r6, r2, r4, lsl #4 │ │ │ │ vadd.f32 s8, s2, s9 │ │ │ │ vsub.f32 s9, s9, s2 │ │ │ │ vmul.f32 s10, s10, s4 │ │ │ │ vadd.f32 s1, s8, s11 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s8, s0, s14 │ │ │ │ vmls.f32 s14, s0, s5 │ │ │ │ vmul.f32 s11, s11, s4 │ │ │ │ vstr s8, [r2] │ │ │ │ vadd.f32 s8, s1, s15 │ │ │ │ vmls.f32 s15, s1, s5 │ │ │ │ vstr s8, [r3] │ │ │ │ vmul.f32 s8, s13, s7 │ │ │ │ - vmla.f32 s8, s9, s6 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ + vmla.f32 s8, s9, s6 │ │ │ │ vnmls.f32 s13, s9, s7 │ │ │ │ vadd.f32 s9, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vsub.f32 s10, s9, s8 │ │ │ │ vadd.f32 s9, s9, s8 │ │ │ │ vstr s10, [r6] │ │ │ │ - mul.w r6, r7, r4 │ │ │ │ vadd.f32 s10, s14, s13 │ │ │ │ + add.w r6, r2, ip │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - add.w r8, r2, r6 │ │ │ │ vadd.f32 s13, s15, s11 │ │ │ │ + add ip, r3 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - add r6, r3 │ │ │ │ - vstr s10, [r8] │ │ │ │ - add.w r8, r2, r9 │ │ │ │ + vstr s10, [r6] │ │ │ │ + add.w r6, r2, r7 │ │ │ │ vmul.f32 s10, s12, s7 │ │ │ │ + vstr s9, [r6] │ │ │ │ + mov.w r6, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w r9, r2, r6 │ │ │ │ + add r6, r3 │ │ │ │ vmla.f32 s10, s3, s6 │ │ │ │ - vstr s9, [r8] │ │ │ │ - mov.w r8, r4, lsl #3 │ │ │ │ - add.w sl, r2, r8 │ │ │ │ - add r8, r3 │ │ │ │ add.w r2, r2, #4 │ │ │ │ - eor.w r4, r4, lr │ │ │ │ - vstr s14, [sl] │ │ │ │ + vstr s14, [r9] │ │ │ │ vmul.f32 s14, s12, s6 │ │ │ │ - add.w sl, r3, r9 │ │ │ │ + add.w r9, r3, r7 │ │ │ │ add.w r3, r3, #4 │ │ │ │ + vnmls.f32 s14, s3, s7 │ │ │ │ vsub.f32 s12, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vnmls.f32 s14, s3, s7 │ │ │ │ - vstr s12, [sl] │ │ │ │ + vstr s12, [r9] │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s12, [r6] │ │ │ │ - add r6, r9 │ │ │ │ - vstr s13, [r6] │ │ │ │ - vstr s15, [r8] │ │ │ │ - bne.w 1971c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w r8, r7, lsl #2 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ - vldr s4, [pc, #352] @ 199dc │ │ │ │ + vstr s12, [ip] │ │ │ │ + add ip, r7 │ │ │ │ + vstr s13, [ip] │ │ │ │ + vstr s15, [r6] │ │ │ │ + bne.w 1ae42 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s4, [pc, #364] @ 1b11c │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s6, [pc, #352] @ 199e4 │ │ │ │ - vldr s7, [pc, #344] @ 199e0 │ │ │ │ - lsls r7, r5, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s6, [pc, #356] @ 1b124 │ │ │ │ + vldr s7, [pc, #348] @ 1b120 │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ mov.w sl, r5, lsl #4 │ │ │ │ - adds r6, r0, r7 │ │ │ │ vldr s15, [r0] │ │ │ │ + add.w ip, r0, r9 │ │ │ │ vldr s12, [r1] │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ - vldr s13, [r6] │ │ │ │ - add.w r6, r0, sl │ │ │ │ + vldr s13, [ip] │ │ │ │ + add.w ip, r0, sl │ │ │ │ add sl, r1 │ │ │ │ - vldr s14, [r6] │ │ │ │ - mov.w r6, r5, lsl #3 │ │ │ │ - add.w fp, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ + vldr s14, [ip] │ │ │ │ + mov.w ip, r5, lsl #3 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + add.w fp, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ vldr s1, [sl] │ │ │ │ mov.w sl, r4, lsl #2 │ │ │ │ - vadd.f32 s10, s13, s14 │ │ │ │ - vsub.f32 s13, s13, s14 │ │ │ │ + add r0, r7 │ │ │ │ vldr s3, [fp] │ │ │ │ - add fp, r7 │ │ │ │ - vldr s8, [r6] │ │ │ │ - add r6, r7 │ │ │ │ - add r0, r8 │ │ │ │ - eor.w r5, r5, lr │ │ │ │ + add fp, r9 │ │ │ │ vldr s9, [fp] │ │ │ │ - add.w fp, r1, r7 │ │ │ │ - vldr s2, [r6] │ │ │ │ - add.w r6, r2, r4, lsl #4 │ │ │ │ - add r1, r8 │ │ │ │ - vadd.f32 s11, s3, s9 │ │ │ │ + add.w fp, r1, r9 │ │ │ │ + vadd.f32 s10, s13, s14 │ │ │ │ + vsub.f32 s13, s13, s14 │ │ │ │ + add r1, r7 │ │ │ │ + vldr s8, [ip] │ │ │ │ + add ip, r9 │ │ │ │ vldr s14, [fp] │ │ │ │ + vldr s2, [ip] │ │ │ │ + vadd.f32 s11, s3, s9 │ │ │ │ vsub.f32 s3, s3, s9 │ │ │ │ - vadd.f32 s9, s8, s2 │ │ │ │ - vsub.f32 s8, s8, s2 │ │ │ │ + add.w ip, r2, r4, lsl #4 │ │ │ │ vadd.f32 s0, s10, s11 │ │ │ │ + vadd.f32 s9, s8, s2 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vadd.f32 s11, s14, s1 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ - vmul.f32 s10, s10, s4 │ │ │ │ + vsub.f32 s8, s8, s2 │ │ │ │ vadd.f32 s1, s11, s9 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ vadd.f32 s9, s15, s0 │ │ │ │ vmls.f32 s15, s0, s5 │ │ │ │ + vmul.f32 s10, s10, s4 │ │ │ │ vmul.f32 s11, s11, s4 │ │ │ │ vstr s9, [r2] │ │ │ │ vadd.f32 s9, s12, s1 │ │ │ │ vstr s9, [r3] │ │ │ │ vmul.f32 s9, s8, s7 │ │ │ │ vmla.f32 s9, s14, s6 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vnmls.f32 s14, s8, s6 │ │ │ │ vadd.f32 s8, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vsub.f32 s10, s8, s9 │ │ │ │ vadd.f32 s9, s9, s8 │ │ │ │ - vstr s10, [r6] │ │ │ │ - mov.w r6, #12 │ │ │ │ + vstr s10, [ip] │ │ │ │ vadd.f32 s10, s14, s15 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmov.f32 s14, s12 │ │ │ │ - mul.w r6, r6, r4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r9, r2, ip │ │ │ │ + add ip, r3 │ │ │ │ vmls.f32 s14, s1, s5 │ │ │ │ - add.w r7, r2, r6 │ │ │ │ - add r6, r3 │ │ │ │ - vstr s10, [r7] │ │ │ │ - add.w r7, r2, sl │ │ │ │ + vstr s10, [r9] │ │ │ │ + add.w r9, r2, sl │ │ │ │ vmul.f32 s10, s3, s7 │ │ │ │ + vstr s9, [r9] │ │ │ │ + mov.w r9, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w fp, r2, r9 │ │ │ │ + add r2, r6 │ │ │ │ vmla.f32 s10, s13, s6 │ │ │ │ - vstr s9, [r7] │ │ │ │ - mov.w r7, r4, lsl #3 │ │ │ │ - add.w fp, r2, r7 │ │ │ │ - add r7, r3 │ │ │ │ - add r2, r9 │ │ │ │ - eor.w r4, r4, lr │ │ │ │ vstr s15, [fp] │ │ │ │ vmul.f32 s15, s13, s7 │ │ │ │ + add.w fp, r3, sl │ │ │ │ vadd.f32 s13, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - add.w fp, r3, sl │ │ │ │ - add r3, r9 │ │ │ │ vnmls.f32 s15, s3, s6 │ │ │ │ vsub.f32 s12, s13, s10 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ vstr s12, [fp] │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s12, [r6] │ │ │ │ - add r6, sl │ │ │ │ - vstr s10, [r6] │ │ │ │ - vstr s15, [r7] │ │ │ │ - bne.w 1988a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s12, [ip] │ │ │ │ + add ip, sl │ │ │ │ + vstr s10, [ip] │ │ │ │ + add.w ip, r3, r9 │ │ │ │ + add r3, r6 │ │ │ │ + vstr s15, [ip] │ │ │ │ + bne.w 1afc6 │ │ │ │ + b.n 1af98 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ - strb r0, [r2, r3] │ │ │ │ + ble.n 1b07c │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000199f0 : │ │ │ │ - ldr r2, [pc, #8] @ (199fc ) │ │ │ │ - ldr r1, [pc, #12] @ (19a00 ) │ │ │ │ +0001b130 : │ │ │ │ + ldr r2, [pc, #8] @ (1b13c ) │ │ │ │ + ldr r1, [pc, #12] @ (1b140 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - b.n 196b0 │ │ │ │ - movs r5, r1 │ │ │ │ - ldc2l 15, cr15, [pc], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #892] @ 19d88 │ │ │ │ + ldr r0, [r3, #112] @ 0x70 │ │ │ │ + movs r6, r1 │ │ │ │ + ldc2 15, cr15, [r7], #1020 @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldrd r8, r6, [sp, #72] @ 0x48 │ │ │ │ + ldr.w lr, [pc, #904] @ 1b4e8 │ │ │ │ + ldr.w ip, [sp, #72] @ 0x48 │ │ │ │ ldrd r5, r4, [sp, #64] @ 0x40 │ │ │ │ - cmp.w r8, #0 │ │ │ │ - ble.w 19bd8 │ │ │ │ - ldr.w lr, [pc, #868] @ 19d8c │ │ │ │ - ldr.w r7, [ip, lr] │ │ │ │ - ldr.w fp, [r7] │ │ │ │ + add lr, pc │ │ │ │ ldr r7, [sp, #80] @ 0x50 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + ble.w 1b32e │ │ │ │ + ldr.w r8, [pc, #884] @ 1b4ec │ │ │ │ + ldr.w r6, [lr, r8] │ │ │ │ + ldr.w lr, [r6] │ │ │ │ + ldr r6, [sp, #76] @ 0x4c │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 19be2 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add.w ip, r2, r7 │ │ │ │ + vstr s5, [r8] │ │ │ │ + add.w r8, r2, r7 │ │ │ │ add r7, r3 │ │ │ │ - vstr s9, [ip] │ │ │ │ + vstr s9, [r8] │ │ │ │ vadd.f32 s9, s10, s11 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vstr s9, [r7] │ │ │ │ mov.w r7, r4, lsl #3 │ │ │ │ vstr s11, [r6] │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ - add.w r6, r2, r7 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ + add.w r6, r2, r7 │ │ │ │ add r7, r3 │ │ │ │ vstr s11, [r6] │ │ │ │ mov.w r6, r4, lsl #4 │ │ │ │ - add.w ip, r2, r6 │ │ │ │ + eor.w r4, r4, lr │ │ │ │ + add.w r8, r2, r6 │ │ │ │ add r6, r3 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ - vstr s13, [ip] │ │ │ │ + add r2, fp │ │ │ │ + add r3, fp │ │ │ │ + vstr s13, [r8] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r7] │ │ │ │ vstr s15, [r6] │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - add r2, r6 │ │ │ │ - add r3, r6 │ │ │ │ - bne.w 19bf6 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 19dfc │ │ │ │ + bne.w 1b35a │ │ │ │ + b.n 1b32e │ │ │ │ + cbz r7, 1b55c │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - str r2, [r4, r6] │ │ │ │ + bge.n 1b580 │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00019d90 : │ │ │ │ - ldr r2, [pc, #8] @ (19d9c ) │ │ │ │ - ldr r1, [pc, #12] @ (19da0 ) │ │ │ │ +0001b4f0 : │ │ │ │ + ldr r2, [pc, #8] @ (1b4fc ) │ │ │ │ + ldr r1, [pc, #12] @ (1b500 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - b.n 1a390 │ │ │ │ - movs r5, r1 │ │ │ │ - stc2l 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #656] @ 1a03c │ │ │ │ + ldr r0, [r3, #56] @ 0x38 │ │ │ │ + movs r6, r1 │ │ │ │ + mcrr2 15, 15, pc, fp, cr15 @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldrd r8, r7, [sp, #88] @ 0x58 │ │ │ │ + ldr.w lr, [pc, #680] @ 1b7c8 │ │ │ │ + ldr.w ip, [sp, #88] @ 0x58 │ │ │ │ ldrd r5, r4, [sp, #80] @ 0x50 │ │ │ │ - cmp.w r8, #0 │ │ │ │ - ble.w 1a032 │ │ │ │ - ldr.w lr, [pc, #632] @ 1a040 │ │ │ │ - ldr.w r6, [ip, lr] │ │ │ │ - ldr r6, [r6, #0] │ │ │ │ - str r6, [sp, #0] │ │ │ │ - ldr r6, [sp, #96] @ 0x60 │ │ │ │ - cmp r7, #1 │ │ │ │ + add lr, pc │ │ │ │ + ldr r7, [sp, #96] @ 0x60 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + ble.w 1b7aa │ │ │ │ + ldr.w r8, [pc, #660] @ 1b7cc │ │ │ │ + ldr.w r6, [lr, r8] │ │ │ │ + ldr.w lr, [r6] │ │ │ │ + ldr r6, [sp, #92] @ 0x5c │ │ │ │ + cmp r6, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r6, #1 │ │ │ │ - bne.w 1a05c │ │ │ │ - mov.w sl, #24 │ │ │ │ - mov.w r9, #20 │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s0, [pc, #604] @ 1a044 │ │ │ │ - vldr s1, [pc, #604] @ 1a048 │ │ │ │ - vldr s2, [pc, #604] @ 1a04c │ │ │ │ - vldr s3, [pc, #612] @ 1a058 │ │ │ │ - vldr s4, [pc, #600] @ 1a050 │ │ │ │ - vldr s5, [pc, #600] @ 1a054 │ │ │ │ - lsls r6, r5, #2 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 1b7e8 │ │ │ │ + vldr s0, [pc, #640] @ 1b7d0 │ │ │ │ + vldr s1, [pc, #640] @ 1b7d4 │ │ │ │ + vldr s2, [pc, #640] @ 1b7d8 │ │ │ │ + vldr s3, [pc, #648] @ 1b7e4 │ │ │ │ + vldr s4, [pc, #636] @ 1b7dc │ │ │ │ + vldr s5, [pc, #636] @ 1b7e0 │ │ │ │ + mov.w r8, r5, lsl #2 │ │ │ │ + subs.w ip, ip, #1 │ │ │ │ vldr s13, [r0] │ │ │ │ - add.w ip, r0, r6 │ │ │ │ + add.w r6, r0, r8 │ │ │ │ vldr s14, [r1] │ │ │ │ - subs.w r8, r8, #1 │ │ │ │ - vldr s12, [ip] │ │ │ │ - mul.w ip, sl, r5 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - vldr s15, [lr] │ │ │ │ - add.w lr, r1, r6 │ │ │ │ - vldr s9, [ip] │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r6, r5, r5, lsl #1 │ │ │ │ + mov.w r7, r6, lsl #3 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r9, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s15, [r9] │ │ │ │ + add.w r9, r1, r8 │ │ │ │ + vldr s9, [r7] │ │ │ │ vadd.f32 s18, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - mov.w lr, r5, lsl #3 │ │ │ │ - add.w ip, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ + vldr s12, [r9] │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ + add.w r7, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ vsub.f32 s11, s12, s9 │ │ │ │ vadd.f32 s9, s9, s12 │ │ │ │ - vldr s12, [ip] │ │ │ │ - mul.w ip, r9, r5 │ │ │ │ - add.w fp, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - vldr s7, [fp] │ │ │ │ - vldr s8, [ip] │ │ │ │ - mul.w ip, r7, r5 │ │ │ │ - vadd.f32 s19, s7, s12 │ │ │ │ - vsub.f32 s7, s7, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add.w r7, r8, r5 │ │ │ │ + eor.w r5, r5, lr │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w sl, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s7, [sl] │ │ │ │ + vldr s8, [r7] │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + add r6, r1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ add.w r1, r1, #4 │ │ │ │ + vldr s16, [r6] │ │ │ │ + add r6, r8 │ │ │ │ + vadd.f32 s19, s7, s12 │ │ │ │ + vsub.f32 s7, s7, s12 │ │ │ │ + vldr s12, [r9] │ │ │ │ vsub.f32 s20, s12, s8 │ │ │ │ vadd.f32 s8, s8, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vldr s16, [ip] │ │ │ │ - add ip, r6 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add r7, r8 │ │ │ │ vmul.f32 s22, s19, s5 │ │ │ │ - mul.w r6, r9, r4 │ │ │ │ - vldr s6, [lr] │ │ │ │ + vldr s6, [r7] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vmla.f32 s22, s18, s4 │ │ │ │ vadd.f32 s10, s6, s12 │ │ │ │ vsub.f32 s6, s6, s12 │ │ │ │ - vldr s12, [ip] │ │ │ │ - add.w ip, r2, r6 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r6, r7, r4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r8, r2, r6 │ │ │ │ add r6, r3 │ │ │ │ vsub.f32 s21, s16, s12 │ │ │ │ vadd.f32 s12, s12, s16 │ │ │ │ vadd.f32 s16, s18, s13 │ │ │ │ vmul.f32 s17, s21, s1 │ │ │ │ vadd.f32 s16, s16, s19 │ │ │ │ vnmls.f32 s17, s11, s0 │ │ │ │ @@ -15523,176 +16397,180 @@ │ │ │ │ vstr s16, [r3] │ │ │ │ vmov.f32 s16, s13 │ │ │ │ vmla.f32 s16, s10, s3 │ │ │ │ vsub.f32 s16, s16, s22 │ │ │ │ vsub.f32 s22, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vmul.f32 s17, s6, s1 │ │ │ │ - vstr s22, [ip] │ │ │ │ - mov.w ip, r4, lsl #3 │ │ │ │ - add.w lr, r2, ip │ │ │ │ + vstr s22, [r8] │ │ │ │ + mov.w r8, r4, lsl #3 │ │ │ │ vmul.f32 s22, s8, s5 │ │ │ │ vnmls.f32 s17, s15, s0 │ │ │ │ - vmla.f32 s22, s9, s4 │ │ │ │ - add ip, r3 │ │ │ │ - vstr s16, [lr] │ │ │ │ + add.w r9, r2, r8 │ │ │ │ + add r8, r3 │ │ │ │ + vstr s16, [r9] │ │ │ │ vmov.f32 s16, s14 │ │ │ │ - vmla.f32 s16, s12, s3 │ │ │ │ + vmla.f32 s22, s9, s4 │ │ │ │ vmls.f32 s17, s7, s2 │ │ │ │ + vmla.f32 s16, s12, s3 │ │ │ │ vsub.f32 s16, s16, s22 │ │ │ │ vadd.f32 s22, s16, s17 │ │ │ │ vsub.f32 s16, s16, s17 │ │ │ │ vmul.f32 s17, s11, s1 │ │ │ │ vmul.f32 s11, s11, s2 │ │ │ │ - vmla.f32 s17, s20, s0 │ │ │ │ - vmla.f32 s11, s21, s0 │ │ │ │ - vstr s22, [ip] │ │ │ │ + vstr s22, [r8] │ │ │ │ vmul.f32 s22, s10, s5 │ │ │ │ + vmla.f32 s17, s20, s0 │ │ │ │ vstr s16, [r6] │ │ │ │ vmov.f32 s16, s13 │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ + vmul.f32 s10, s10, s4 │ │ │ │ + vmla.f32 s13, s19, s3 │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ + vmla.f32 s11, s21, s0 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ vmla.f32 s22, s19, s4 │ │ │ │ + add.w r9, r2, r8 │ │ │ │ + add r8, r3 │ │ │ │ vmla.f32 s16, s18, s3 │ │ │ │ vmla.f32 s17, s21, s2 │ │ │ │ - mul.w r6, sl, r4 │ │ │ │ - vmul.f32 s10, s10, s4 │ │ │ │ - vmla.f32 s13, s19, s3 │ │ │ │ - add.w ip, r2, r6 │ │ │ │ vmla.f32 s10, s18, s5 │ │ │ │ vmls.f32 s11, s20, s1 │ │ │ │ - add r6, r3 │ │ │ │ vsub.f32 s16, s16, s22 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vsub.f32 s22, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vmul.f32 s17, s15, s1 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ - vmla.f32 s17, s7, s0 │ │ │ │ - vmla.f32 s15, s6, s0 │ │ │ │ vsub.f32 s10, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vstr s22, [ip] │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - add.w lr, r2, ip │ │ │ │ + vstr s22, [r9] │ │ │ │ + add.w r9, r2, r7 │ │ │ │ vmul.f32 s22, s12, s5 │ │ │ │ - vmla.f32 s22, s8, s4 │ │ │ │ - vmla.f32 s17, s6, s2 │ │ │ │ + vmla.f32 s17, s7, s0 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ - add ip, r3 │ │ │ │ - vstr s16, [lr] │ │ │ │ + add r7, r3 │ │ │ │ + vstr s16, [r9] │ │ │ │ vmov.f32 s16, s14 │ │ │ │ - vmla.f32 s16, s9, s3 │ │ │ │ vmla.f32 s14, s8, s3 │ │ │ │ + vmla.f32 s15, s6, s0 │ │ │ │ + vmla.f32 s22, s8, s4 │ │ │ │ + vmla.f32 s16, s9, s3 │ │ │ │ + vmla.f32 s17, s6, s2 │ │ │ │ vmla.f32 s12, s9, s5 │ │ │ │ vmls.f32 s15, s7, s1 │ │ │ │ vsub.f32 s16, s16, s22 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vadd.f32 s22, s16, s17 │ │ │ │ vsub.f32 s16, s16, s17 │ │ │ │ - vstr s22, [ip] │ │ │ │ - vstr s16, [r6] │ │ │ │ - mov.w r6, r4, lsl #4 │ │ │ │ - add.w ip, r2, r6 │ │ │ │ + vstr s22, [r7] │ │ │ │ + mov.w r7, r4, lsl #4 │ │ │ │ + eor.w r4, r4, lr │ │ │ │ + vstr s16, [r8] │ │ │ │ + add.w r8, r2, r7 │ │ │ │ + add r7, r3 │ │ │ │ + vstr s10, [r8] │ │ │ │ + add.w r8, r2, r6 │ │ │ │ add r6, r3 │ │ │ │ - vstr s10, [ip] │ │ │ │ - mul.w ip, r7, r4 │ │ │ │ - add.w lr, r2, ip │ │ │ │ - add ip, r3 │ │ │ │ add.w r2, r2, #4 │ │ │ │ add.w r3, r3, #4 │ │ │ │ - vstr s13, [lr] │ │ │ │ + vstr s13, [r8] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vstr s13, [ip] │ │ │ │ - vstr s14, [r6] │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - eor.w r5, r5, r6 │ │ │ │ - eor.w r4, r4, r6 │ │ │ │ - bne.w 19dfe │ │ │ │ + vstr s13, [r6] │ │ │ │ + vstr s14, [r7] │ │ │ │ + bne.w 1b566 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r6, [pc, #8] @ (1a048 ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + bvs.n 1b6e0 │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ - bgt.n 19f62 │ │ │ │ + bgt.n 1b6ee │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - add r5, pc, #916 @ (adr r5, 1a3ec ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 1bb78 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - mov.w fp, #24 │ │ │ │ - mov.w sl, #12 │ │ │ │ - vldr s3, [pc, #-36] @ 1a044 │ │ │ │ - vldr s4, [pc, #-36] @ 1a048 │ │ │ │ - mov r9, r7 │ │ │ │ - vldr s5, [pc, #-40] @ 1a04c │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - vldr s6, [pc, #-32] @ 1a058 │ │ │ │ - vldr s7, [pc, #-40] @ 1a054 │ │ │ │ - vldr s8, [pc, #-48] @ 1a050 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - lsls r7, r5, #2 │ │ │ │ - movs r6, #20 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ + vldr s3, [pc, #-28] @ 1b7d0 │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ + vldr s4, [pc, #-36] @ 1b7d4 │ │ │ │ + vldr s5, [pc, #-36] @ 1b7d8 │ │ │ │ + vldr s6, [pc, #-28] @ 1b7e4 │ │ │ │ + vldr s7, [pc, #-36] @ 1b7e0 │ │ │ │ + vldr s8, [pc, #-44] @ 1b7dc │ │ │ │ + mov.w r8, r5, lsl #2 │ │ │ │ + subs.w ip, ip, #1 │ │ │ │ vldr s11, [r0] │ │ │ │ + add.w r6, r0, r8 │ │ │ │ vldr s13, [r1] │ │ │ │ - subs.w r8, r8, #1 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mul.w ip, fp, r5 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w r6, r5, r5, lsl #1 │ │ │ │ + mov.w r7, r6, lsl #3 │ │ │ │ vmov.f32 s21, s11 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - vldr s16, [lr] │ │ │ │ - add.w lr, r1, r7 │ │ │ │ - vldr s12, [lr] │ │ │ │ - mov.w lr, r5, lsl #3 │ │ │ │ + str r6, [sp, #4] │ │ │ │ + add.w r9, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s16, [r9] │ │ │ │ + add.w r9, r1, r8 │ │ │ │ + vldr s12, [r9] │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ vadd.f32 s10, s15, s16 │ │ │ │ vsub.f32 s16, s16, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add.w ip, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ + vldr s1, [r9] │ │ │ │ vsub.f32 s20, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mul.w ip, r6, r5 │ │ │ │ - vldr s1, [lr] │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, r8, r5 │ │ │ │ vmul.f32 s22, s10, s8 │ │ │ │ - add.w r6, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ + eor.w r5, r5, lr │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w r6, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ vldr s0, [r6] │ │ │ │ - mov.w r6, #20 │ │ │ │ + ldr r6, [sp, #4] │ │ │ │ vadd.f32 s18, s15, s0 │ │ │ │ vsub.f32 s0, s0, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mul.w ip, sl, r5 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + add r6, r1 │ │ │ │ + add r0, sl │ │ │ │ + add r1, sl │ │ │ │ + vldr s14, [r7] │ │ │ │ + add r7, r8 │ │ │ │ vsub.f32 s19, s1, s15 │ │ │ │ vadd.f32 s1, s1, s15 │ │ │ │ + vldr s2, [r6] │ │ │ │ + add r6, r8 │ │ │ │ vmla.f32 s22, s18, s7 │ │ │ │ - add r0, r9 │ │ │ │ - vldr s14, [lr] │ │ │ │ - add lr, r7 │ │ │ │ - vldr s2, [ip] │ │ │ │ - add ip, r7 │ │ │ │ - mul.w r7, r6, r4 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - vldr s15, [lr] │ │ │ │ - add r1, r9 │ │ │ │ - vldr s9, [ip] │ │ │ │ - add.w ip, r2, r7 │ │ │ │ - add r7, r3 │ │ │ │ + vldr s9, [r6] │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + add.w r6, r7, r4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r8, r2, r6 │ │ │ │ + add r6, r3 │ │ │ │ vadd.f32 s17, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s2, s9 │ │ │ │ vadd.f32 s2, s2, s9 │ │ │ │ vadd.f32 s9, s11, s10 │ │ │ │ vmla.f32 s21, s17, s6 │ │ │ │ vadd.f32 s9, s9, s18 │ │ │ │ @@ -15705,1481 +16583,1523 @@ │ │ │ │ vstr s9, [r3] │ │ │ │ vmul.f32 s9, s14, s4 │ │ │ │ vnmls.f32 s9, s20, s3 │ │ │ │ vmls.f32 s9, s19, s5 │ │ │ │ vsub.f32 s22, s21, s9 │ │ │ │ vadd.f32 s9, s9, s21 │ │ │ │ vmul.f32 s21, s15, s4 │ │ │ │ - vstr s22, [ip] │ │ │ │ - mov.w ip, r4, lsl #3 │ │ │ │ - add.w lr, r2, ip │ │ │ │ + vstr s22, [r8] │ │ │ │ + mov.w r8, r4, lsl #3 │ │ │ │ vmul.f32 s22, s12, s8 │ │ │ │ - vmla.f32 s22, s1, s7 │ │ │ │ vnmls.f32 s21, s16, s3 │ │ │ │ - add ip, r3 │ │ │ │ - vstr s9, [lr] │ │ │ │ + add.w r9, r2, r8 │ │ │ │ + add r8, r3 │ │ │ │ + vstr s9, [r9] │ │ │ │ vmov.f32 s9, s13 │ │ │ │ - vmla.f32 s9, s2, s6 │ │ │ │ + vmla.f32 s22, s1, s7 │ │ │ │ vmls.f32 s21, s0, s5 │ │ │ │ + vmla.f32 s9, s2, s6 │ │ │ │ vsub.f32 s9, s9, s22 │ │ │ │ vadd.f32 s22, s21, s9 │ │ │ │ vsub.f32 s9, s9, s21 │ │ │ │ vmov.f32 s21, s11 │ │ │ │ vmla.f32 s11, s18, s6 │ │ │ │ vmla.f32 s21, s10, s6 │ │ │ │ vmul.f32 s10, s10, s7 │ │ │ │ - vmla.f32 s10, s17, s8 │ │ │ │ - vstr s22, [ip] │ │ │ │ + vstr s22, [r8] │ │ │ │ vmul.f32 s22, s18, s8 │ │ │ │ - vstr s9, [r7] │ │ │ │ + vstr s9, [r6] │ │ │ │ vmul.f32 s9, s19, s3 │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ + vmla.f32 s10, s17, s8 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ vmla.f32 s22, s17, s7 │ │ │ │ + add.w r9, r2, r8 │ │ │ │ vmla.f32 s9, s20, s4 │ │ │ │ - mul.w r7, fp, r4 │ │ │ │ - add.w ip, r2, r7 │ │ │ │ - add r7, r3 │ │ │ │ vmla.f32 s9, s14, s5 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vmla.f32 s14, s20, s5 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vsub.f32 s21, s21, s22 │ │ │ │ - vmls.f32 s14, s19, s4 │ │ │ │ + vmla.f32 s14, s20, s5 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s9, s9, s21 │ │ │ │ - vstr s22, [ip] │ │ │ │ + vstr s22, [r7] │ │ │ │ + add.w r7, r3, r8 │ │ │ │ vstr s9, [r7] │ │ │ │ mov.w r7, r4, lsl #4 │ │ │ │ - add.w ip, r2, r7 │ │ │ │ - add r7, r3 │ │ │ │ - vstr s10, [ip] │ │ │ │ - mul.w ip, sl, r4 │ │ │ │ - add.w lr, r2, ip │ │ │ │ - add ip, r3 │ │ │ │ - add r2, r6 │ │ │ │ - add r3, r6 │ │ │ │ - vstr s14, [lr] │ │ │ │ + eor.w r4, r4, lr │ │ │ │ + add.w r8, r2, r7 │ │ │ │ + vstr s10, [r8] │ │ │ │ + add.w r8, r2, r6 │ │ │ │ + add r6, r3 │ │ │ │ + add r2, fp │ │ │ │ + vstr s14, [r8] │ │ │ │ vmov.f32 s14, s13 │ │ │ │ vmla.f32 s14, s1, s6 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vstr s13, [ip] │ │ │ │ - vstr s14, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - eor.w r5, r5, r7 │ │ │ │ - eor.w r4, r4, r7 │ │ │ │ - bne.w 1a084 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s13, [r6] │ │ │ │ + add.w r6, r3, r7 │ │ │ │ + add r3, fp │ │ │ │ + vstr s14, [r6] │ │ │ │ + bne.w 1b808 │ │ │ │ + b.n 1b7aa │ │ │ │ nop │ │ │ │ │ │ │ │ -0001a2c8 : │ │ │ │ - ldr r2, [pc, #8] @ (1a2d4 ) │ │ │ │ - ldr r1, [pc, #12] @ (1a2d8 ) │ │ │ │ +0001ba54 : │ │ │ │ + ldr r2, [pc, #8] @ (1ba60 ) │ │ │ │ + ldr r1, [pc, #12] @ (1ba64 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - udf #0 │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xfad3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #584] @ 1a52c │ │ │ │ + str r4, [r6, #100] @ 0x64 │ │ │ │ + movs r6, r1 │ │ │ │ + @ instruction: 0xfaa7ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ - ldrd fp, r7, [sp, #60] @ 0x3c │ │ │ │ - add ip, pc │ │ │ │ - ldrd r5, r4, [sp, #52] @ 0x34 │ │ │ │ - cmp.w fp, #0 │ │ │ │ - ble.w 1a524 │ │ │ │ - ldr.w lr, [pc, #564] @ 1a530 │ │ │ │ - ldr.w r6, [ip, lr] │ │ │ │ - ldr.w sl, [r6] │ │ │ │ - ldr r6, [sp, #68] @ 0x44 │ │ │ │ - cmp r7, #1 │ │ │ │ + sub sp, #12 │ │ │ │ + ldr.w lr, [pc, #616] @ 1bcec │ │ │ │ + ldr.w ip, [sp, #72] @ 0x48 │ │ │ │ + ldrd r5, r4, [sp, #64] @ 0x40 │ │ │ │ + add lr, pc │ │ │ │ + ldr r7, [sp, #80] @ 0x50 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + ble.w 1bcce │ │ │ │ + ldr.w r8, [pc, #596] @ 1bcf0 │ │ │ │ + ldr.w r6, [lr, r8] │ │ │ │ + ldr.w lr, [r6] │ │ │ │ + ldr r6, [sp, #76] @ 0x4c │ │ │ │ + cmp r6, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r6, #1 │ │ │ │ - bne.w 1a538 │ │ │ │ - mov.w r8, #28 │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s4, [pc, #536] @ 1a534 │ │ │ │ - mov.w ip, r5, lsl #4 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 1bcf8 │ │ │ │ + vldr s4, [pc, #576] @ 1bcf4 │ │ │ │ + mov.w r7, r5, lsl #4 │ │ │ │ + subs.w ip, ip, #1 │ │ │ │ vldr s13, [r0] │ │ │ │ - add.w r6, r0, ip │ │ │ │ + add.w r6, r0, r7 │ │ │ │ vldr s5, [r1] │ │ │ │ - subs.w fp, fp, #1 │ │ │ │ vldr s15, [r6] │ │ │ │ - add.w r6, r1, ip │ │ │ │ + add.w r6, r1, r7 │ │ │ │ vadd.f32 s3, s15, s13 │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vldr s15, [r6] │ │ │ │ mov.w r6, r5, lsl #3 │ │ │ │ - add.w lr, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ + add.w r8, r0, r6 │ │ │ │ + vldr s12, [r8] │ │ │ │ + add r8, r7 │ │ │ │ vadd.f32 s8, s15, s5 │ │ │ │ vsub.f32 s5, s5, s15 │ │ │ │ - vldr s12, [lr] │ │ │ │ - add lr, ip │ │ │ │ - vldr s6, [r6] │ │ │ │ - add r6, ip │ │ │ │ - vldr s15, [lr] │ │ │ │ - mul.w lr, r8, r5 │ │ │ │ + vldr s15, [r8] │ │ │ │ + add.w r8, r1, r6 │ │ │ │ + sub.w r6, r6, r5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s6, [r8] │ │ │ │ + add r8, r7 │ │ │ │ vadd.f32 s16, s15, s12 │ │ │ │ vsub.f32 s10, s12, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - add.w r6, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ - vldr s13, [r6] │ │ │ │ - mul.w r6, r7, r5 │ │ │ │ - vldr s14, [lr] │ │ │ │ - vadd.f32 s17, s15, s6 │ │ │ │ - add.w r9, r0, r6 │ │ │ │ + vldr s15, [r8] │ │ │ │ + add.w r8, r0, r6 │ │ │ │ add r6, r1 │ │ │ │ - vsub.f32 s6, s6, s15 │ │ │ │ - vldr s2, [r6] │ │ │ │ + vldr s13, [r8] │ │ │ │ + add.w r8, r5, r5, lsl #1 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + vldr s14, [r6] │ │ │ │ + vadd.f32 s17, s15, s6 │ │ │ │ mov.w r6, r5, lsl #2 │ │ │ │ - vldr s9, [r9] │ │ │ │ - add.w lr, r0, r6 │ │ │ │ + vsub.f32 s6, s6, s15 │ │ │ │ + add.w r9, r0, r8 │ │ │ │ + add r8, r1 │ │ │ │ + eor.w r5, r5, lr │ │ │ │ + vldr s2, [r8] │ │ │ │ + add.w r8, r0, r6 │ │ │ │ add r6, r1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vldr s9, [r9] │ │ │ │ + mov.w r9, r4, lsl #2 │ │ │ │ + vldr s0, [r6] │ │ │ │ + add r6, r7 │ │ │ │ vsub.f32 s7, s14, s2 │ │ │ │ + vldr s18, [r8] │ │ │ │ + add r8, r7 │ │ │ │ vadd.f32 s2, s2, s14 │ │ │ │ vsub.f32 s15, s13, s9 │ │ │ │ - vldr s18, [lr] │ │ │ │ - vldr s0, [r6] │ │ │ │ - add lr, ip │ │ │ │ - add r6, ip │ │ │ │ + vldr s12, [r8] │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ - add.w r1, r1, #4 │ │ │ │ - eor.w r5, r5, sl │ │ │ │ - vldr s12, [lr] │ │ │ │ + mov.w r8, r4, lsl #4 │ │ │ │ vsub.f32 s13, s15, s7 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ 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vsub.f32 s27, s21, s25 │ │ │ │ - vmul.f32 s8, s8, s9 │ │ │ │ - vadd.f32 s20, s17, s11 │ │ │ │ - vsub.f32 s11, s11, s17 │ │ │ │ - vmov.f32 s17, s24 │ │ │ │ - vadd.f32 s24, s24, s28 │ │ │ │ - vmls.f32 s17, s28, s10 │ │ │ │ - vmul.f32 s27, s27, s9 │ │ │ │ - vstr s24, [r2] │ │ │ │ - vadd.f32 s24, s27, s17 │ │ │ │ - vsub.f32 s17, s17, s27 │ │ │ │ - vstr s24, [ip] │ │ │ │ - add ip, lr │ │ │ │ - vstr s17, [ip] │ │ │ │ - vadd.f32 s17, s21, s25 │ │ │ │ - vmov.f32 s21, s22 │ │ │ │ - add.w ip, r3, lr │ │ │ │ - vmls.f32 s21, s17, s10 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add ip, r5 │ │ │ │ + vldr s19, [ip] │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ + add.w lr, r3, ip │ │ │ │ + vadd.f32 s18, s11, s19 │ │ │ │ + vsub.f32 s19, s19, s11 │ │ │ │ + vldr s11, [r6] │ │ │ │ + add r6, r5 │ │ │ │ + vldr s17, [r6] │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vmul.f32 s19, s19, s8 │ │ │ │ + add.w r5, r2, r6 │ │ │ │ + vsub.f32 s23, s11, s17 │ │ │ │ + vadd.f32 s11, s11, s17 │ │ │ │ + vadd.f32 s17, s7, s18 │ │ │ │ + vmls.f32 s7, s18, s9 │ │ │ │ + vadd.f32 s26, s10, s11 │ │ │ │ + vmls.f32 s10, s11, s9 │ │ │ │ + vmul.f32 s23, s23, s8 │ │ │ │ + vadd.f32 s28, s27, s17 │ │ │ │ + vmov.f32 s11, s25 │ │ │ │ + vadd.f32 s18, s23, s7 │ │ │ │ + vsub.f32 s7, s7, s23 │ │ │ │ + vmls.f32 s11, s28, s9 │ │ │ │ + vadd.f32 s25, s25, s28 │ │ │ │ + vadd.f32 s23, s19, s10 │ │ │ │ + vsub.f32 s10, s10, s19 │ │ │ │ + vsub.f32 s19, s21, s26 │ │ │ │ + vstr s25, [r2] │ │ │ │ + vmul.f32 s19, s19, s8 │ │ │ │ + vadd.f32 s25, s19, s11 │ │ │ │ + vsub.f32 s11, s11, s19 │ │ │ │ + vmov.f32 s19, s22 │ │ │ │ + vstr s25, [r5] │ │ │ │ + add r5, r6 │ │ │ │ + vstr s11, [r5] │ │ │ │ + vsub.f32 s11, s17, s27 │ │ │ │ + vadd.f32 s17, s21, s26 │ │ │ │ + add.w r5, r3, r6 │ │ │ │ + vmls.f32 s19, s17, s9 │ │ │ │ + vmul.f32 s11, s11, s8 │ │ │ │ vadd.f32 s22, s22, s17 │ │ │ │ vadd.f32 s17, s16, s13 │ │ │ │ vsub.f32 s13, s13, s16 │ │ │ │ - vadd.f32 s24, s8, s21 │ │ │ │ - vsub.f32 s21, s21, s8 │ │ │ │ - vmul.f32 s8, s20, s6 │ │ │ │ - vmla.f32 s8, s18, s5 │ │ │ │ + vadd.f32 s21, s11, s19 │ │ │ │ + vsub.f32 s19, s19, s11 │ │ │ │ + vmul.f32 s11, s23, s6 │ │ │ │ + vstr s21, [r5] │ │ │ │ + add r5, r6 │ │ │ │ + vmla.f32 s11, s18, s5 │ │ │ │ + vstr s22, [r3] │ │ │ │ vmul.f32 s18, s18, s6 │ │ │ │ - vstr s24, [ip] │ │ │ │ - vmul.f32 s24, s23, s2 │ │ │ │ - vmla.f32 s24, s12, s1 │ │ │ │ + vadd.f32 s21, s20, s14 │ │ │ │ + vstr s19, [r5] │ │ │ │ + vmul.f32 s19, s24, s2 │ │ │ │ + add.w r5, r2, ip │ │ │ │ + vsub.f32 s14, s20, s14 │ │ │ │ + add ip, r4 │ │ │ │ + add.w ip, r2, ip, lsl #2 │ │ │ │ + vnmls.f32 s18, s23, s5 │ │ │ │ + vmla.f32 s19, s12, s1 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ - vnmls.f32 s18, s20, s5 │ │ │ │ - add ip, lr │ │ │ │ - vstr s22, [r3] │ │ │ │ - vnmls.f32 s12, s23, s1 │ │ │ │ - vstr s21, [ip] │ │ │ │ - vadd.f32 s21, s19, s14 │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - add.w fp, r2, ip │ │ │ │ - add ip, r3 │ │ │ │ - vsub.f32 s14, s19, s14 │ │ │ │ - vadd.f32 s22, s24, s8 │ │ │ │ - vsub.f32 s8, s8, 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s15, s15, s14 │ │ │ │ - vstr s13, [ip] │ │ │ │ - mov.w ip, #20 │ │ │ │ - mla ip, ip, r4, r2 │ │ │ │ - add r2, r7 │ │ │ │ - eor.w r4, r4, sl │ │ │ │ + add r2, sl │ │ │ │ + vstr s13, [r5] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.w 1a7c0 │ │ │ │ + eor.w r7, r7, r5 │ │ │ │ + eor.w r4, r4, r5 │ │ │ │ + bne.w 1bf92 │ │ │ │ + add sp, #12 │ │ │ │ vpop {d8-d14} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 1aaf8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cbz r7, 1c2e8 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ subs r5, r7, r5 │ │ │ │ subs r7, #68 @ 0x44 │ │ │ │ ldrh r3, [r7, #44] @ 0x2c │ │ │ │ subs r7, #36 @ 0x24 │ │ │ │ - beq.n 1aa38 │ │ │ │ + beq.n 1c228 │ │ │ │ subs r6, #49 @ 0x31 │ │ │ │ adds r4, r3, #1 │ │ │ │ subs r7, #124 @ 0x7c │ │ │ │ adds r4, r0, #5 │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ ldrh r2, [r6, #60] @ 0x3c │ │ │ │ subs r7, #112 @ 0x70 │ │ │ │ - add r2, r7 │ │ │ │ + ldmia r4!, {r5, r6} │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0001aaa4 : │ │ │ │ - ldr r2, [pc, #8] @ (1aab0 ) │ │ │ │ - ldr r1, [pc, #12] @ (1aab4 ) │ │ │ │ +0001c294 : │ │ │ │ + ldr r2, [pc, #8] @ (1c2a0 ) │ │ │ │ + ldr r1, [pc, #12] @ (1c2a4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - bvs.n 1a9fc │ │ │ │ - movs r5, r1 │ │ │ │ - ldc2 15, cr15, [pc], #1020 @ 1aeb4 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r6, [pc, #832] @ (1ae00 ) │ │ │ │ + ldrsh r4, [r6, r2] │ │ │ │ + movs r6, r1 │ │ │ │ + ldc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d14} │ │ │ │ sub sp, #20 │ │ │ │ - add r6, pc │ │ │ │ + ldr r6, [pc, #868] @ (1c628 ) │ │ │ │ ldr r7, [sp, #120] @ 0x78 │ │ │ │ ldrd r5, r4, [sp, #112] @ 0x70 │ │ │ │ + add r6, pc │ │ │ │ cmp r7, #0 │ │ │ │ - ble.w 1ade8 │ │ │ │ + ble.w 1c600 │ │ │ │ ldr r7, [sp, #124] @ 0x7c │ │ │ │ vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s8, [pc, #792] @ 1adf4 │ │ │ │ - vldr s9, [pc, #792] @ 1adf8 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + vldr s8, [pc, #832] @ 1c61c │ │ │ │ + vldr s9, [pc, #832] @ 1c620 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vldr s5, [pc, #828] @ 1c624 │ │ │ │ str r7, [sp, #4] │ │ │ │ ldr r7, [sp, #128] @ 0x80 │ │ │ │ - vldr s5, [pc, #788] @ 1adfc │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ str r7, [sp, #8] │ │ │ │ - ldr r7, [pc, #788] @ (1ae04 ) │ │ │ │ + ldr r7, [pc, #824] @ (1c62c ) │ │ │ │ ldr r6, [r6, r7] │ │ │ │ ldr r6, [r6, #0] │ │ │ │ str r6, [sp, #12] │ │ │ │ - movs r6, #20 │ │ │ │ - lsls r7, r5, #3 │ │ │ │ - mov.w lr, #24 │ │ │ │ + mov.w r8, r5, lsl #2 │ │ │ │ vldr s15, [r0] │ │ │ │ + mov.w lr, r5, lsl #3 │ │ │ │ + add.w r6, r8, r5 │ │ │ │ vldr s10, [r1] │ │ │ │ - mov.w r9, r5, lsl #2 │ │ │ │ - mul.w ip, r6, r5 │ │ │ │ - mov.w fp, #12 │ │ │ │ - mul.w sl, lr, r5 │ │ │ │ - mov.w r8, r5, lsl #5 │ │ │ │ - add.w r6, r0, ip │ │ │ │ - mul.w lr, fp, r5 │ │ │ │ - vldr s14, [r6] │ │ │ │ - add.w r6, r1, ip │ │ │ │ - vldr s12, [r6] │ │ │ │ - adds r6, r0, r7 │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w sl, ip, lsl #3 │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + mov.w r9, r5, lsl #5 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r1, r6 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add.w r7, r0, lr │ │ │ │ + add lr, r1 │ │ │ │ + vldr s11, [r7] │ │ │ │ + add r7, r6 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - add r7, r1 │ │ │ │ - vldr s11, [r6] │ │ │ │ - add r6, ip │ │ │ │ vsub.f32 s14, s10, s12 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w r6, r0, sl │ │ │ │ + vldr s12, [r7] │ │ │ │ + add.w r7, r0, sl │ │ │ │ add sl, r1 │ │ │ │ - vldr s18, [r6] │ │ │ │ - add.w r6, r0, r9 │ │ │ │ + vldr s18, [r7] │ │ │ │ + add.w r7, r0, r8 │ │ │ │ + add r8, r1 │ │ │ │ vsub.f32 s17, s11, s12 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add.w r7, r0, r9 │ │ │ │ add r9, r1 │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w r6, r0, r8 │ │ │ │ - add r8, r1 │ │ │ │ - vldr s4, [r6] │ │ │ │ - add.w r6, r0, lr │ │ │ │ + vldr s4, [r7] │ │ │ │ + add.w r7, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + vldr s29, [r9] │ │ │ │ vsub.f32 s27, s18, s12 │ │ │ │ vadd.f32 s18, s18, s12 │ │ │ │ - add lr, r1 │ │ │ │ - vldr s29, [r8] │ │ │ │ - vldr s12, [r6] │ │ │ │ - lsls r6, r5, #4 │ │ │ │ - add.w fp, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ + vldr s12, [r7] │ │ │ │ + mov.w r7, r5, lsl #4 │ │ │ │ + add.w fp, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ vsub.f32 s2, s4, s12 │ │ │ │ vadd.f32 s4, s4, s12 │ │ │ │ vldr s12, [fp] │ │ │ │ - add fp, ip │ │ │ │ + add fp, r6 │ │ │ │ vldr s7, [fp] │ │ │ │ vsub.f32 s1, s11, s4 │ │ │ │ vadd.f32 s11, s11, s4 │ │ │ │ - mov.w fp, #12 │ │ │ │ vsub.f32 s3, s12, s7 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vsub.f32 s7, s17, s2 │ │ │ │ vadd.f32 s17, s17, s2 │ │ │ │ - vldr s2, [r9] │ │ │ │ + vldr s2, [r8] │ │ │ │ + mov.w r8, r4, lsl #2 │ │ │ │ vsub.f32 s0, s12, s18 │ │ │ │ vadd.f32 s18, s18, s12 │ │ │ │ - vldr s12, [r7] │ │ │ │ - add r7, ip │ │ │ │ + vldr s12, [lr] │ │ │ │ + add lr, r6 │ │ │ │ vsub.f32 s24, s3, s27 │ │ │ │ vadd.f32 s27, s27, s3 │ │ │ │ - vldr s3, [r7] │ │ │ │ + vldr s3, [lr] │ │ │ │ vadd.f32 s19, s11, s18 │ │ │ │ vsub.f32 s11, s11, s18 │ │ │ │ vadd.f32 s25, s17, s27 │ │ │ │ vsub.f32 s17, s17, s27 │ │ │ │ vsub.f32 s4, s12, s3 │ │ │ │ vadd.f32 s12, s12, s3 │ │ │ │ vldr s3, [sl] │ │ │ │ vmul.f32 s11, s11, s5 │ │ │ │ vmul.f32 s17, s17, s5 │ │ │ │ vsub.f32 s23, s3, s2 │ │ │ │ vadd.f32 s3, s3, s2 │ │ │ │ - vldr s2, [lr] │ │ │ │ - mov.w lr, r4, lsl #2 │ │ │ │ + vldr s2, [ip] │ │ │ │ vsub.f32 s26, s29, s2 │ │ │ │ vadd.f32 s29, s29, s2 │ │ │ │ - vldr s2, [r6] │ │ │ │ - add r6, ip │ │ │ │ - vldr s16, [r6] │ │ │ │ - movs r6, #20 │ │ │ │ + vldr s2, [r7] │ │ │ │ + add r7, r6 │ │ │ │ + add.w r6, r8, r4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s16, [r7] │ │ │ │ + add.w r7, r2, r6 │ │ │ │ + add r6, r3 │ │ │ │ vsub.f32 s20, s12, s29 │ │ │ │ vadd.f32 s12, s12, s29 │ │ │ │ vsub.f32 s22, s2, s16 │ │ │ │ vadd.f32 s2, s2, s16 │ │ │ │ vsub.f32 s16, s4, s26 │ │ │ │ vadd.f32 s4, s4, s26 │ │ │ │ - mul.w r6, r6, r4 │ │ │ │ vadd.f32 s26, s13, s25 │ │ │ │ vmls.f32 s13, s25, s6 │ │ │ │ vsub.f32 s28, s22, s23 │ │ │ │ vadd.f32 s23, s23, s22 │ │ │ │ - adds r7, r2, r6 │ │ │ │ vsub.f32 s21, s2, s3 │ │ │ │ vadd.f32 s3, s3, s2 │ │ │ │ - add r6, r3 │ │ │ │ - vadd.f32 s22, s4, s23 │ │ │ │ vstr s26, [r7] │ │ │ │ - movs r7, #36 @ 0x24 │ │ │ │ - vsub.f32 s4, s4, s23 │ │ │ │ - vadd.f32 s2, s12, s3 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + add.w ip, r7, r4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vadd.f32 s22, s4, s23 │ │ │ │ vadd.f32 s25, s17, s13 │ │ │ │ + vadd.f32 s2, s12, s3 │ │ │ │ vsub.f32 s13, s13, s17 │ │ │ │ + vsub.f32 s4, s4, s23 │ │ │ │ vadd.f32 s26, s14, s22 │ │ │ │ - mul.w r7, r7, r4 │ │ │ │ vmls.f32 s14, s22, s6 │ │ │ │ vmul.f32 s4, s4, s5 │ │ │ │ vstr s26, [r6] │ │ │ │ vadd.f32 s26, s15, s19 │ │ │ │ - adds r6, r2, r7 │ │ │ │ - add r7, r3 │ │ │ │ + add.w r6, r2, ip │ │ │ │ + add ip, r3 │ │ │ │ vmls.f32 s15, s19, s6 │ │ │ │ vstr s26, [r2] │ │ │ │ vadd.f32 s26, s10, s2 │ │ │ │ vstr s26, [r3] │ │ │ │ vmul.f32 s26, s28, s9 │ │ │ │ vmla.f32 s26, s16, s8 │ │ │ │ vmul.f32 s16, s16, s9 │ │ │ │ vnmls.f32 s16, s28, s8 │ │ │ │ vsub.f32 s17, s25, s26 │ │ │ │ vadd.f32 s26, s26, s25 │ │ │ │ vstr s17, [r6] │ │ │ │ - mul.w r6, fp, r4 │ │ │ │ vadd.f32 s17, s16, s13 │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ vsub.f32 s13, s13, s16 │ │ │ │ - add.w ip, r2, r6 │ │ │ │ vadd.f32 s16, s4, s14 │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ vsub.f32 s14, s14, s4 │ │ │ │ - add r6, r3 │ │ │ │ - vstr s17, [ip] │ │ │ │ - add.w ip, r2, lr │ │ │ │ + mov.w r6, r6, lsl #3 │ │ │ │ + add.w lr, r2, r9 │ │ │ │ + add r9, r3 │ │ │ │ + vstr s17, [lr] │ │ │ │ + add.w lr, r2, r8 │ │ │ │ + add r8, r3 │ │ │ │ + vstr s26, [lr] │ │ │ │ + sub.w lr, r7, r4 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w sl, r2, lr │ │ │ │ add lr, r3 │ │ │ │ - vstr s26, [ip] │ │ │ │ - mov.w ip, #28 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ - add.w r8, r2, ip │ │ │ │ - add ip, r3 │ │ │ │ - vstr s13, [r8] │ │ │ │ + vstr s13, [sl] │ │ │ │ vmul.f32 s13, s24, s9 │ │ │ │ vmla.f32 s13, s7, s8 │ │ │ │ vmul.f32 s7, s7, s9 │ │ │ │ vnmls.f32 s7, s24, s8 │ │ │ │ vsub.f32 s4, s16, s13 │ │ │ │ vadd.f32 s13, s13, s16 │ │ │ │ - vstr s4, [lr] │ │ │ │ + vstr s4, [r8] │ │ │ │ vadd.f32 s4, s7, s14 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ vsub.f32 s7, s15, s11 │ │ │ │ - mov.w lr, r4, lsl #3 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - vstr s4, [ip] │ │ │ │ - vstr s13, [r7] │ │ │ │ + vstr s4, [lr] │ │ │ │ + mov.w lr, r4, lsl #5 │ │ │ │ + vstr s13, [ip] │ │ │ │ vmul.f32 s13, s21, s9 │ │ │ │ - vstr s14, [r6] │ │ │ │ + add.w ip, r2, r7 │ │ │ │ + vstr s14, [r9] │ │ │ │ vmul.f32 s14, s20, s9 │ │ │ │ + add r7, r3 │ │ │ │ vmla.f32 s13, s20, s8 │ │ │ │ - add.w r6, r2, lr │ │ │ │ - lsls r7, r4, #5 │ │ │ │ - add lr, r3 │ │ │ │ vnmls.f32 s14, s21, s8 │ │ │ │ vsub.f32 s11, s7, s14 │ │ │ │ vadd.f32 s14, s14, s7 │ │ │ │ - vstr s11, [r6] │ │ │ │ - movs r6, #24 │ │ │ │ + vstr s11, [ip] │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ + add.w ip, r2, r6 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vsub.f32 s13, s12, s3 │ │ │ │ - mul.w ip, r6, r4 │ │ │ │ - add.w r6, r2, ip │ │ │ │ - add ip, r3 │ │ │ │ - vmul.f32 s13, s13, s5 │ │ │ │ - vstr s11, [r6] │ │ │ │ - adds r6, r2, r7 │ │ │ │ + add r6, r3 │ │ │ │ + vstr s11, [ip] │ │ │ │ + add.w ip, r2, lr │ │ │ │ vmul.f32 s11, s1, s9 │ │ │ │ - add r7, r3 │ │ │ │ - vstr s14, [r6] │ │ │ │ + vmul.f32 s13, s13, s5 │ │ │ │ + add lr, r3 │ │ │ │ + vstr s14, [ip] │ │ │ │ vmov.f32 s14, s10 │ │ │ │ - vmls.f32 s14, s2, s6 │ │ │ │ - lsls r6, r4, #4 │ │ │ │ - add.w r8, r2, r6 │ │ │ │ + mov.w ip, r4, lsl #4 │ │ │ │ + add.w r8, r2, ip │ │ │ │ + add ip, r3 │ │ │ │ vnmls.f32 s11, s0, s8 │ │ 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│ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - lsrs r0, r6 │ │ │ │ + ldmia r0!, {r1, r3, r5, r6, r7} │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0001ae08 : │ │ │ │ - ldr r2, [pc, #8] @ (1ae14 ) │ │ │ │ - ldr r1, [pc, #12] @ (1ae18 ) │ │ │ │ +0001c630 : │ │ │ │ + ldr r2, [pc, #8] @ (1c63c ) │ │ │ │ + ldr r1, [pc, #12] @ (1c640 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - bcc.n 1ad18 │ │ │ │ - movs r5, r1 │ │ │ │ - stc2 15, cr15, [r7], #1020 @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r6, [pc, #1064] @ 1b24c │ │ │ │ + ldrh r0, [r3, r5] │ │ │ │ + movs r6, r1 │ │ │ │ + stc2l 15, cr15, [pc], #-1020 @ 1c248 │ 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vadd.f32 s31, s31, s30 │ │ │ │ - b.n 1b254 │ │ │ │ + b.n 1ca90 │ │ │ │ ldrb r6, [r1, #3] │ │ │ │ subs r7, #65 @ 0x41 │ │ │ │ str r0, [r6, #116] @ 0x74 │ │ │ │ subs r7, #10 │ │ │ │ subs r7, #64 @ 0x40 │ │ │ │ subs r6, #144 @ 0x90 │ │ │ │ - ble.n 1b17c │ │ │ │ + ble.n 1c9b8 │ │ │ │ subs r7, #104 @ 0x68 │ │ │ │ str r0, [r6, #76] @ 0x4c │ │ │ │ subs r7, #125 @ 0x7d │ │ │ │ - cbz r7, 1b24c │ │ │ │ + cbz r7, 1ca88 │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ - add r1, pc, #340 @ (adr r1, 1b394 ) │ │ │ │ + add r1, pc, #340 @ (adr r1, 1cbd0 ) │ │ │ │ subs r7, #117 @ 0x75 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #87 @ 0x57 │ │ │ │ revsh r3, r7 │ │ │ │ subs r6, #17 │ │ │ │ - add r4, pc, #976 @ (adr r4, 1b61c ) │ │ │ │ + add r4, pc, #976 @ (adr r4, 1ce58 ) │ │ │ │ subs r7, #39 @ 0x27 │ │ │ │ - subs r5, #138 @ 0x8a │ │ │ │ + stmia r5!, {r2, r3, r6} │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ + vadd.f32 s7, s7, s30 │ │ │ │ + vldr s30, [sp] │ │ │ │ + vmls.f32 s7, s30, s3 │ │ │ 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s14, s22, s3 │ │ │ │ vnmls.f32 s15, s17, s6 │ │ │ │ - vadd.f32 s14, s14, s10 │ │ │ │ - vmls.f32 s14, s20, s2 │ │ │ │ vadd.f32 s30, s30, s7 │ │ │ │ vmov.f32 s7, s19 │ │ │ │ - vmla.f32 s7, s0, s6 │ │ │ │ vmla.f32 s19, s16, s28 │ │ │ │ + vadd.f32 s14, s14, s10 │ │ │ │ + vmla.f32 s7, s0, s6 │ │ │ │ vmls.f32 s30, s20, s3 │ │ │ │ + vmls.f32 s14, s20, s2 │ │ │ │ + vadd.f32 s15, s15, s19 │ │ │ │ vadd.f32 s31, s31, s7 │ │ │ │ vmul.f32 s7, s11, s27 │ │ │ │ - vmla.f32 s7, s16, s29 │ │ │ │ vmul.f32 s11, s11, s29 │ │ │ │ + vmla.f32 s7, s16, s29 │ │ │ │ vmla.f32 s11, s0, s8 │ │ │ │ - vadd.f32 s15, s15, s19 │ │ │ │ vsub.f32 s7, s31, s7 │ │ │ │ vsub.f32 s11, s15, s11 │ │ │ │ vadd.f32 s31, s30, s7 │ │ │ │ vsub.f32 s7, s7, s30 │ │ │ │ - vadd.f32 s15, s14, s11 │ │ │ │ vldr s30, [sp] │ │ │ │ + vadd.f32 s15, s14, s11 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ - vstr s31, [r7] │ │ │ │ - add.w r7, r3, r4, lsl #5 │ │ │ │ - vmla.f32 s13, s30, s3 │ │ │ │ + vstr s31, [ip] │ │ │ │ + add.w ip, r3, r5, lsl #5 │ │ │ │ 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r4, r6 │ │ │ │ + eor.w r5, r5, r6 │ │ │ │ + ldr r6, [sp, #128] @ 0x80 │ │ │ │ subs r6, #1 │ │ │ │ - str r6, [sp, #136] @ 0x88 │ │ │ │ - bne.w 1ae70 │ │ │ │ - add sp, #28 │ │ │ │ + str r6, [sp, #128] @ 0x80 │ │ │ │ + bne.w 1c6a8 │ │ │ │ + add sp, #20 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0001b378 : │ │ │ │ - ldr r2, [pc, #8] @ (1b384 ) │ │ │ │ - ldr r1, [pc, #12] @ (1b388 ) │ │ │ │ +0001cbdc : │ │ │ │ + ldr r2, [pc, #8] @ (1cbe8 ) │ │ │ │ + ldr r1, [pc, #12] @ (1cbec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - ldmia r6, {r4, r6} │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xfa9bffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r6, [pc, #892] @ (1b710 ) │ │ │ │ + strb r4, [r5, r7] │ │ │ │ + movs r6, r1 │ │ │ │ + @ instruction: 0xfa5fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d14} │ │ │ │ sub sp, #12 │ │ │ │ - add r6, pc │ │ │ │ - ldr r7, [sp, #112] @ 0x70 │ │ │ │ - ldrd r5, r4, [sp, #104] @ 0x68 │ │ │ │ - cmp r7, #0 │ │ │ │ - ble.w 1b700 │ │ │ │ - ldr.w ip, [pc, #876] @ 1b714 │ │ │ │ - mov.w sl, #24 │ │ │ │ + ldr r4, [pc, #908] @ (1cf98 ) │ │ │ │ + ldr.w r8, [sp, #112] @ 0x70 │ │ │ │ + ldrd r5, r6, [sp, #104] @ 0x68 │ │ │ │ + add r4, pc │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.w 1cf76 │ │ │ │ ldr r7, [sp, #116] @ 0x74 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s4, [pc, #852] @ 1b70c │ │ │ │ vmov.f32 s3, #96 @ 0x3f000000 0.5 │ │ │ │ - ldr.w r6, [r6, ip] │ │ │ │ - mov.w r8, r7, lsl #2 │ │ │ │ + vldr s4, [pc, #876] @ 1cf94 │ │ │ │ + mov.w sl, r7, lsl #2 │ │ │ │ ldr r7, [sp, #120] @ 0x78 │ │ │ │ - ldr r6, [r6, #0] │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - lsls r6, r5, #4 │ │ │ │ + mov.w r9, r7, lsl #2 │ │ │ │ + ldr r7, [pc, #872] @ (1cf9c ) │ │ │ │ + ldr r4, [r4, r7] │ │ │ │ + ldr r4, [r4, #0] │ │ │ │ + str r4, [sp, #4] │ │ │ │ + mov.w r7, r5, lsl #4 │ │ │ │ vldr s13, [r0] │ │ │ │ - add.w ip, r0, r6 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s21, [ip] │ │ │ │ - add.w ip, r1, r6 │ │ │ │ - vldr s0, [ip] │ │ │ │ - add ip, r6 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ + add.w r4, r0, r7 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add r4, r7 │ │ │ │ + vldr s21, [r4] │ │ │ │ + add.w r4, r1, r7 │ │ │ │ + vldr s0, [r4] │ │ │ │ + add r4, r7 │ │ │ │ + vldr s12, [r4] │ │ │ │ + add.w r4, r5, r5, lsl #1 │ │ │ │ vadd.f32 s14, s15, s21 │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ vsub.f32 s21, s21, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s12, [ip] │ │ │ │ - mul.w ip, sl, r5 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - vadd.f32 s22, s13, s14 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w ip, r0, lr │ │ │ │ + add lr, r1 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add ip, r7 │ │ │ │ + vadd.f32 s23, s13, s14 │ │ │ │ vmls.f32 s13, s14, s3 │ │ │ │ + vldr s8, [lr] │ │ │ │ vadd.f32 s14, s0, s12 │ │ │ │ - add ip, r1 │ │ │ │ vsub.f32 s0, s0, s12 │ │ │ │ - vldr s11, [lr] │ │ │ │ - add lr, r6 │ │ │ │ + add lr, r7 │ │ │ │ vmul.f32 s21, s21, s4 │ │ │ │ - vadd.f32 s23, s15, s14 │ │ │ │ + vldr s1, [lr] │ │ │ │ + vadd.f32 s24, s15, s14 │ │ │ │ vmls.f32 s15, s14, s3 │ │ │ │ - vldr s14, [lr] │ │ │ │ - mov.w lr, r5, lsl #3 │ │ │ │ - add.w fp, r0, lr │ │ │ │ - vldr s8, [ip] │ │ │ │ - add lr, r1 │ │ │ │ - add ip, r6 │ │ │ │ + vldr s14, [ip] │ │ │ │ + mov.w ip, r5, lsl #3 │ │ │ │ vmul.f32 s0, s0, s4 │ │ │ │ + add.w fp, r0, ip │ │ │ │ + add.w lr, r1, ip │ │ │ │ + add ip, r5 │ │ │ │ vldr s20, [fp] │ │ │ │ - vldr s1, [ip] │ │ │ │ - mul.w ip, r9, r5 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ vadd.f32 s12, s14, s20 │ │ │ │ vsub.f32 s20, s20, s14 │ │ │ │ - vadd.f32 s24, s11, s12 │ │ │ │ + vadd.f32 s25, s11, s12 │ │ │ │ vmls.f32 s11, s12, s3 │ │ │ │ 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r4 │ │ │ │ + add r4, r3 │ │ │ │ + add r2, r9 │ │ │ │ + add r3, r9 │ │ │ │ + vstr s13, [ip] │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ - add lr, r6 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s13, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - vstr s14, [lr] │ │ │ │ - eors r5, r6 │ │ │ │ - eors r4, r6 │ │ │ │ - ldr r6, [sp, #112] @ 0x70 │ │ │ │ - vstr s15, [ip] │ │ │ │ - subs r6, #1 │ │ │ │ - str r6, [sp, #112] @ 0x70 │ │ │ │ - bne.w 1b3cc │ │ │ │ + add ip, r7 │ │ │ │ + vstr s13, [r4] │ │ │ │ + add r4, r7 │ │ │ │ + vstr s14, [ip] │ │ │ │ + vstr s15, [r4] │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ + eor.w r5, r5, r4 │ │ │ │ + eor.w r6, r6, r4 │ │ │ │ + bne.w 1cc3a │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d14} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - cbz r7, 1b784 │ │ │ │ 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lsls r3, r1, #3 │ │ │ │ - add.w r1, ip, r3 │ │ │ │ - add r3, fp │ │ │ │ - vldr s10, [r1] │ │ │ │ - vadd.f32 s3, s4, s10 │ │ │ │ - vsub.f32 s4, s4, s10 │ │ │ │ - vadd.f32 s10, s8, s3 │ │ │ │ - vadd.f32 s1, s15, s4 │ │ │ │ - vsub.f32 s15, s15, s4 │ │ │ │ - vadd.f32 s16, s12, s10 │ │ │ │ - vadd.f32 s22, s11, s1 │ │ │ │ - vmls.f32 s11, s1, s7 │ │ │ │ - vmls.f32 s12, s10, s7 │ │ │ │ + vldr s10, [r2] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + vadd.f32 s4, s2, s10 │ │ │ │ + vsub.f32 s2, s2, s10 │ │ │ │ + vadd.f32 s10, s6, s4 │ │ │ │ + vadd.f32 s0, s15, s2 │ │ │ │ + vsub.f32 s15, s15, s2 │ │ │ │ + vadd.f32 s16, s11, s10 │ │ │ │ + vmls.f32 s11, s10, s8 │ │ │ │ + vldr s10, [r9] │ │ │ │ + vadd.f32 s31, s12, s0 │ │ │ │ + add.w r9, fp, r2 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ vadd.f32 s17, s14, s16 │ │ │ │ vsub.f32 s14, s14, s16 │ │ │ │ - vldr s16, [pc, #636] @ 1bb28 │ │ │ │ - vmul.f32 s14, s14, s16 │ │ │ │ - vstr s17, [sp, #24] │ │ │ │ - vstr s14, [sp, #28] │ │ │ │ - vadd.f32 s14, s5, s6 │ │ │ │ - vsub.f32 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- bvs.n 1bba4 │ │ │ │ + bvs.n 1d444 │ │ │ │ subs r6, #153 @ 0x99 │ │ │ │ add r0, sp, #140 @ 0x8c │ │ │ │ subs r6, #32 │ │ │ │ @ instruction: 0xb8e1 │ │ │ │ subs r6, #153 @ 0x99 │ │ │ │ lsrs r5, r5, #8 │ │ │ │ subs r4, #62 @ 0x3e │ │ │ │ cmp r4, #186 @ 0xba │ │ │ │ subs r6, #8 │ │ │ │ - b.n 1badc │ │ │ │ - subs r6, #128 @ 0x80 │ │ │ │ + cbz r7, 1d454 │ │ │ │ + subs r7, #221 @ 0xdd │ │ │ │ strb r6, [r0, #12] │ │ │ │ subs r5, #155 @ 0x9b │ │ │ │ - cbz r7, 1bbbc │ │ │ │ - subs r7, #221 @ 0xdd │ │ │ │ - add r2, sp, #684 @ 0x2ac │ │ │ │ - subs r5, #170 @ 0xaa │ │ │ │ - adds r4, #112 @ 0x70 │ │ │ │ + cbnz r0, 1d45e │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ + subs r2, #181 @ 0xb5 │ │ │ │ + subs r6, #132 @ 0x84 │ │ │ │ + b.n 1d390 │ │ │ │ + subs r6, #128 @ 0x80 │ │ │ │ + b.n 1d394 │ │ │ │ + subs r7, #0 │ │ │ │ ldr r7, [r1, r0] │ │ │ │ subs r6, #198 @ 0xc6 │ │ │ │ - cmp r4, #186 @ 0xba │ │ │ │ - subs r6, #136 @ 0x88 │ │ │ │ cmp r4, #138 @ 0x8a │ │ │ │ subs r5, #233 @ 0xe9 │ │ │ │ - b.n 1bb00 │ │ │ │ - subs r7, #0 │ │ │ │ - subs r2, #181 @ 0xb5 │ │ │ │ - subs r6, #132 @ 0x84 │ │ │ │ - vadd.f32 s6, s6, s2 │ │ │ │ - vsub.f32 s8, s0, s15 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ - vadd.f32 s15, s15, s0 │ │ │ │ - vadd.f32 s27, s31, s8 │ │ │ │ - vsub.f32 s8, s8, s31 │ │ │ │ - vadd.f32 s2, s12, s15 │ │ │ │ - vsub.f32 s15, s15, s12 │ │ │ │ - vadd.f32 s0, s6, s2 │ │ │ │ - vsub.f32 s2, s2, s6 │ │ │ │ - vldr s6, [sp, #4] │ │ │ │ - vstr s0, [r3] │ │ │ │ - adds r3, r0, r1 │ │ │ │ - vsub.f32 s7, s7, s6 │ │ │ │ - vstr s2, [r3] │ │ │ │ - movs r3, #20 │ │ │ │ - vadd.f32 s12, s7, s15 │ │ │ │ - vsub.f32 s15, s15, s7 │ │ │ │ - mul.w r3, r3, r4 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - adds r3, r0, r3 │ │ │ │ - vstr s12, [r3] │ │ │ │ - add.w r3, r0, lr │ │ │ │ - vadd.f32 s12, s3, s10 │ │ │ │ - vsub.f32 s10, s3, s10 │ │ │ │ - add lr, r2 │ │ │ │ - vstr s15, [r3] │ │ │ │ - vsub.f32 s15, s27, s4 │ │ │ │ - adds r3, r0, r6 │ │ │ │ - vadd.f32 s4, s4, s27 │ │ │ │ - movs r6, #12 │ │ │ │ - vsub.f32 s7, s15, s12 │ │ │ │ - vadd.f32 s15, s15, s12 │ │ │ │ - mul.w sl, r6, r4 │ │ │ │ - movs r6, #36 @ 0x24 │ │ │ │ - vadd.f32 s12, s1, s25 │ │ │ │ - vsub.f32 s1, s1, s25 │ │ │ │ - vstr s7, [r3] │ │ │ │ - adds r3, r0, r5 │ │ │ │ - lsls r5, r4, #3 │ │ │ │ - vstr s15, [r3] │ │ │ │ - vadd.f32 s15, s10, s4 │ │ │ │ - add.w r3, r0, sl │ │ │ │ - vsub.f32 s4, s4, s10 │ │ │ │ - add sl, r2 │ │ │ │ - vstr s15, [r3] │ │ │ │ - mul.w r3, r6, r4 │ │ │ │ - vadd.f32 s15, s11, s8 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - adds r3, r0, r3 │ │ │ │ - movs r6, #44 @ 0x2c │ │ │ │ - vsub.f32 s8, s8, s11 │ │ │ │ - vldr s2, [sp, #40] @ 0x28 │ │ │ │ - vldr s6, [sp, #32] │ │ │ │ - vsub.f32 s10, s15, s12 │ │ │ │ - vstr s4, [r3] │ │ │ │ - add.w r3, r0, r9 │ │ │ │ - mul.w r8, r6, r4 │ │ │ │ - vadd.f32 s15, s15, s12 │ │ │ │ - vldr s12, [pc, #-232] @ 1bb54 │ │ │ │ - vldr s25, [sp, #44] @ 0x2c │ │ │ │ - movs r6, #28 │ │ │ │ - vstr s10, [r3] │ │ │ │ - add.w r3, r0, r8 │ │ │ │ - vldr s10, [pc, #-244] @ 1bb58 │ │ │ │ - add r8, r2 │ │ │ │ + cmp r4, #186 @ 0xba │ │ │ │ + subs r6, #136 @ 0x88 │ │ │ │ + add r2, sp, #684 @ 0x2ac │ │ │ │ + subs r5, #170 @ 0xaa │ │ │ │ + vldr s31, [pc, #-32] @ 1d3ec │ │ │ │ + vadd.f32 s3, s13, s15 │ │ │ │ + vsub.f32 s15, s15, s13 │ │ │ │ + vadd.f32 s1, s7, s3 │ │ │ │ + vsub.f32 s3, s3, s7 │ │ │ │ + vadd.f32 s13, s8, s15 │ │ │ │ + vsub.f32 s15, s15, s8 │ │ │ │ + vstr s1, [r3] │ │ │ │ + add.w r3, ip, r4 │ │ │ │ + mov.w r4, #44 @ 0x2c │ │ │ │ + vstr s3, [r3] │ │ │ │ + add.w r3, r1, r8 │ │ │ │ + add r1, r7 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + vldr s3, [pc, #-80] @ 1d3f0 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + str r2, [sp, #20] │ │ │ │ + add r2, ip │ │ │ │ + vstr s13, [r2] │ │ │ │ + add.w r2, ip, r0 │ │ │ │ + vadd.f32 s13, s4, s11 │ │ │ │ + mov.w r0, r8, lsl #4 │ │ │ │ + vsub.f32 s11, s4, s11 │ │ │ │ + vldr s4, [pc, #-108] @ 1d3f4 │ │ │ │ + vstr s15, [r2] │ │ │ │ + vsub.f32 s15, s0, s5 │ │ │ │ + vadd.f32 s5, s5, s0 │ │ │ │ + add.w r2, ip, r0 │ │ │ │ + add r0, r7 │ │ │ │ + vsub.f32 s8, s15, s13 │ │ │ │ + vadd.f32 s15, s15, s13 │ │ │ │ + vadd.f32 s13, s2, s27 │ │ │ │ + vsub.f32 s2, s2, s27 │ │ │ │ + vstr s8, [r2] │ │ │ │ + add.w r2, ip, r3 │ │ │ │ + add r3, r7 │ │ │ │ + vldr s8, [pc, #-152] @ 1d3f8 │ │ │ │ + vstr s15, [r2] │ │ │ │ + vadd.f32 s15, s11, s5 │ │ │ │ + add.w r2, ip, r9 │ │ │ │ + vsub.f32 s5, s5, s11 │ │ │ │ + add r9, r7 │ │ │ │ + vstr s15, [r2] │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ + vadd.f32 s15, s12, s9 │ │ │ │ + vsub.f32 s9, s9, s12 │ │ │ │ + vldr s12, [pc, #-188] @ 1d3fc │ │ │ │ + add.w r6, r2, r8 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vsub.f32 s11, s15, s13 │ │ │ │ + str r6, [sp, #24] │ │ │ │ + add r6, ip │ │ │ │ + vadd.f32 s15, s15, s13 │ │ │ │ + vstr s5, [r6] │ │ │ │ + mov.w r6, r5, lsl #3 │ │ │ │ + add.w r5, ip, r6 │ │ │ │ + vstr s11, [r5] │ │ │ │ + mul.w r5, r4, r8 │ │ │ │ + vldr s11, [pc, #-228] @ 1d400 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + add r5, ip │ │ │ │ + vstr s15, [r5] │ │ │ │ + vadd.f32 s15, s2, s9 │ │ │ │ + add.w r5, ip, r2 │ │ │ │ + vsub.f32 s9, s9, s2 │ │ │ │ + vstr s15, [r5] │ │ │ │ + sub.w r5, r2, r8 │ │ │ │ + add r2, r7 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r4, ip, r5 │ │ │ │ + add r5, r7 │ │ │ │ + vstr s9, [r4] │ │ │ │ + vmul.f32 s9, s6, s28 │ │ │ │ + vmul.f32 s6, s6, s29 │ │ │ │ + vldr s20, [sp, #40] @ 0x28 │ │ │ │ + vldr s1, [sp, #12] │ │ │ │ + vldr s21, [sp, #44] @ 0x2c │ │ │ │ + vnmls.f32 s6, s25, s28 │ │ │ │ + vmla.f32 s9, s25, s29 │ │ │ │ + vldr s2, [sp, #32] │ │ │ │ + vmul.f32 s15, s20, s11 │ │ │ │ vldr s0, [sp, #36] @ 0x24 │ │ │ │ - add r9, r2 │ │ │ │ - vstr s15, [r3] │ │ │ │ - vadd.f32 s15, s1, s8 │ │ │ │ - adds r3, r0, r5 │ │ │ │ - vldr s11, [pc, #-264] @ 1bb5c │ │ │ │ - vldr s4, [sp, #48] @ 0x30 │ │ │ │ - vsub.f32 s8, s8, s1 │ │ │ │ - vldr s3, [sp, #20] │ │ │ │ - add r5, r2 │ │ │ │ - vstr s15, [r3] │ │ │ │ - vmul.f32 s15, s2, s10 │ │ │ │ - vmla.f32 s15, s6, s12 │ │ │ │ - vldr s12, [pc, #-288] @ 1bb60 │ │ │ │ - vmul.f32 s7, s4, s18 │ │ │ │ - mul.w r3, r6, r4 │ │ │ │ - vmul.f32 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s8, s13, s11 │ │ │ │ - vadd.f32 s13, s13, s11 │ │ │ │ - vsub.f32 s11, s7, s15 │ │ │ │ - vadd.f32 s15, s15, s7 │ │ │ │ + vsub.f32 s4, s11, s13 │ │ │ │ + vsub.f32 s9, s10, s12 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ - vstr s5, [r6] │ │ │ │ - vsub.f32 s5, s3, s9 │ │ │ │ - vstr s2, [r7] │ │ │ │ - vadd.f32 s9, s9, s3 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ - ldr r6, [sp, #8] │ │ │ │ - vsub.f32 s2, s5, s4 │ │ │ │ - vadd.f32 s5, s5, s4 │ │ │ │ - add r6, r2 │ │ │ │ - adds r7, r2, r7 │ │ │ │ - vstr s2, [r7] │ │ │ │ - vstr s5, [r6] │ │ │ │ - adds r6, r2, r1 │ │ │ │ - vstr s8, [r6] │ │ │ │ - vstr s13, [lr] │ │ │ │ - vsub.f32 s13, s1, s14 │ │ │ │ + vsub.f32 s12, s1, s14 │ │ │ │ + vadd.f32 s11, s11, s13 │ │ │ │ vadd.f32 s14, s14, s1 │ │ │ │ - vsub.f32 s8, s13, s11 │ │ │ │ - vadd.f32 s13, s13, s11 │ │ │ │ - vstr s8, [r8] │ │ │ │ - vstr s13, [r9] │ │ │ │ - vsub.f32 s13, s14, s15 │ │ │ │ - vadd.f32 s14, s14, s15 │ │ │ │ - vsub.f32 s15, s9, s10 │ │ │ │ - vadd.f32 s9, s9, s10 │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - vstr s14, [r5] │ │ │ │ - adds r3, r2, r3 │ │ │ │ - vstr s15, [sl] │ │ │ │ + vstr s6, [r4] │ │ │ │ + vsub.f32 s6, s3, s7 │ │ │ │ + vadd.f32 s7, s7, s3 │ │ │ │ + vstr s2, [r1] │ │ │ │ + vsub.f32 s2, s6, s4 │ │ │ │ + vadd.f32 s6, s6, s4 │ │ │ │ + vstr s2, [r3] │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + vstr s6, [r0] │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ + add r3, r7 │ │ │ │ + vstr s9, [r3] │ │ │ │ + add.w r3, r7, r0 │ │ │ │ + vstr s10, [r3] │ │ │ │ + vsub.f32 s10, s8, s15 │ │ │ │ + vadd.f32 s15, s15, s8 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + vsub.f32 s9, s12, s10 │ │ │ │ + vadd.f32 s12, s12, s10 │ │ │ │ + add r3, r7 │ │ │ │ vstr s9, [r3] │ │ │ │ + add.w r3, r7, r6 │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ + vstr s12, [r3] │ │ │ │ + vsub.f32 s12, s14, s15 │ │ │ │ + vadd.f32 s14, s14, s15 │ │ │ │ + vsub.f32 s15, s7, s11 │ │ │ │ + vadd.f32 s7, s7, s11 │ │ │ │ + add.w r3, r7, r6 │ │ │ │ + vstr s12, [r5] │ │ │ │ + vstr s14, [r2] │ │ │ │ + vstr s15, [r9] │ │ │ │ + vstr s7, [r3] │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ - add ip, r3 │ │ │ │ + add sl, r3 │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - add r2, r3 │ │ │ │ - add r0, r3 │ │ │ │ + add r7, r3 │ │ │ │ + add ip, r3 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - ldr r1, [sp, #168] @ 0xa8 │ │ │ │ - eors r4, r3 │ │ │ │ - eors r1, r3 │ │ │ │ + eor.w lr, lr, r3 │ │ │ │ + eor.w r8, r8, r3 │ │ │ │ ldr r3, [sp, #176] @ 0xb0 │ │ │ │ - str r1, [sp, #168] @ 0xa8 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #176] @ 0xb0 │ │ │ │ - bne.w 1b77c │ │ │ │ + bne.w 1d016 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0001be04 : │ │ │ │ - ldr r2, [pc, #8] @ (1be10 ) │ │ │ │ - ldr r1, [pc, #12] @ (1be14 ) │ │ │ │ +0001d6c0 : │ │ │ │ + ldr r2, [pc, #8] @ (1d6cc ) │ │ │ │ + ldr r1, [pc, #12] @ (1d6d0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - stmia r4!, {r2, r6} │ │ │ │ - movs r5, r1 │ │ │ │ - pli [pc, #-4095] @ 1ae19 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r6, [pc, #92] @ (1be7c ) │ │ │ │ + ldr r3, [pc, #544] @ (1d8f0 ) │ │ │ │ + movs r6, r1 │ │ │ │ + str??.w pc, [fp, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - add r6, pc │ │ │ │ + ldr r6, [pc, #88] @ (1d748 ) │ │ │ │ ldr r7, [sp, #144] @ 0x90 │ │ │ │ ldrd r5, r4, [sp, #136] @ 0x88 │ │ │ │ + add r6, pc │ │ │ │ cmp r7, #0 │ │ │ │ - ble.w 1c382 │ │ │ │ + ble.w 1dc62 │ │ │ │ ldr r7, [sp, #148] @ 0x94 │ │ │ │ - mov.w fp, #20 │ │ │ │ - vldr s8, [pc, #40] @ 1be64 │ │ │ │ - vldr s29, [pc, #40] @ 1be68 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r7, [sp, #20] │ │ │ │ - ldr r7, [sp, #152] @ 0x98 │ │ │ │ - vldr s28, [pc, #36] @ 1be6c │ │ │ │ - vldr s27, [pc, #36] @ 1be70 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + vldr s8, [pc, #44] @ 1d730 │ │ │ │ + vldr s29, [pc, #44] @ 1d734 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vldr s28, [pc, #40] @ 1d738 │ │ │ │ str r7, [sp, #24] │ │ │ │ - ldr r7, [pc, #44] @ (1be80 ) │ │ │ │ - vldr s26, [pc, #28] @ 1be74 │ │ │ │ - vldr s25, [pc, #28] @ 1be78 │ │ │ │ + ldr r7, [sp, #152] @ 0x98 │ │ │ │ + vldr s27, [pc, #36] @ 1d73c │ │ │ │ + vldr s26, [pc, #36] @ 1d740 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ + ldr r7, [pc, #40] @ (1d74c ) │ │ │ │ + vldr s25, [pc, #32] @ 1d744 │ │ │ │ ldr r6, [r6, r7] │ │ │ │ ldr r6, [r6, #0] │ │ │ │ str r6, [sp, #28] │ │ │ │ - b.n 1be84 │ │ │ │ + b.n 1d750 │ │ │ │ + nop │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ - add r5, pc, #916 @ (adr r5, 1c20c ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 1dad8 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - bgt.n 1bd8a │ │ │ │ + bgt.n 1d656 │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - cmp r5, #144 @ 0x90 │ │ │ │ + push {r1, r2, r3, r4, r5, r7} │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r6, #28 │ │ │ │ + mov.w ip, r5, lsl #3 │ │ │ │ vldr s11, [r0] │ │ │ │ + mov.w r8, r5, lsl #2 │ │ │ │ + sub.w r7, ip, r5 │ │ │ │ vldr s14, [r1] │ │ │ │ - mov.w sl, #40 @ 0x28 │ │ │ │ - mul.w r6, r6, r5 │ │ │ │ - adds r7, r0, r6 │ │ │ │ - vldr s15, [r7] │ │ │ │ - adds r7, r1, r6 │ │ │ │ - vsub.f32 s1, s11, s15 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w r6, r0, r7 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w r6, r1, r7 │ │ │ │ + vsub.f32 s2, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - lsls r7, r5, #3 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w r6, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ vsub.f32 s9, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mov.w ip, #48 @ 0x30 │ │ │ │ - mul.w lr, ip, r5 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add r6, r7 │ │ │ │ + vmov.f32 s31, s2 │ │ │ │ + vldr s13, [r6] │ │ │ │ + add.w r6, r5, r5, lsl #1 │ │ │ │ + mov.w sl, r6, lsl #4 │ │ │ │ + str r6, [sp, #4] │ │ │ │ + add.w lr, r0, sl │ │ │ │ + add sl, r1 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - add.w ip, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mul.w ip, fp, r5 │ │ │ │ - add.w r8, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - vldr s10, [r8] │ │ │ │ - mul.w r8, sl, r5 │ │ │ │ - vldr s6, [ip] │ │ │ │ - vsub.f32 s20, s13, s10 │ │ │ │ + vldr s13, [lr] │ │ │ │ + add.w lr, r8, r5 │ │ │ │ + mov.w r9, lr, lsl #2 │ │ │ │ + mov.w lr, lr, lsl #3 │ │ │ │ + add.w r6, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ + vldr s10, [r6] │ │ │ │ + vldr s6, [r9] │ │ │ │ + ldr r6, [sp, #4] │ │ │ │ + vsub.f32 s19, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vsub.f32 s7, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add r7, r6 │ │ │ │ - vadd.f32 s0, s12, s20 │ │ │ │ - vsub.f32 s20, s20, s12 │ │ │ │ - vldr s12, [r7] │ │ │ │ - lsls r7, r5, #4 │ │ │ │ - vstr s7, [sp] │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add ip, r7 │ │ │ │ + vadd.f32 s1, s12, s19 │ │ │ │ + vsub.f32 s19, s19, s12 │ │ │ │ + vldr s12, [ip] │ │ │ │ + mov.w ip, r5, lsl #4 │ │ │ │ + add.w r9, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + vstr s7, [sp, #8] │ │ │ │ + vldr s4, [ip] │ │ │ │ + add ip, r7 │ │ │ │ vsub.f32 s7, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - vldr s3, [r7] │ │ │ │ - add r7, r6 │ │ │ │ + vldr s12, [sl] │ │ │ │ vsub.f32 s10, s12, s6 │ │ │ │ vadd.f32 s12, s12, s6 │ │ │ │ vsub.f32 s6, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vsub.f32 s30, s7, s10 │ │ │ │ vadd.f32 s7, s7, s10 │ │ │ │ - vstr s6, [sp, #4] │ │ │ │ - vldr s6, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s12, [ip] │ │ │ │ - add.w ip, r0, r8 │ │ │ │ - add r8, r1 │ │ │ │ - vsub.f32 s10, s6, s12 │ │ │ │ - vadd.f32 s6, s6, s12 │ │ │ │ - vldr s12, [ip] │ │ │ │ - mov.w ip, #12 │ │ │ │ - mul.w lr, ip, r5 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ + vstr s6, [sp, #12] │ │ │ │ + vldr s6, [r9] │ │ │ │ + add r9, r7 │ │ │ │ + vldr s12, [r9] │ │ │ │ add.w r9, r0, lr │ │ │ │ add lr, r1 │ │ │ │ - vldr s5, [r9] │ │ │ │ - mov.w r9, r5, lsl #5 │ │ │ │ - vsub.f32 s19, s12, s5 │ │ │ │ + vsub.f32 s10, s6, s12 │ │ │ │ + vadd.f32 s6, s6, s12 │ │ │ │ + vldr s12, [r9] │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #3 │ │ │ │ + add.w sl, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ + vldr s5, [sl] │ │ │ │ + vsub.f32 s18, s12, s5 │ │ │ │ vadd.f32 s12, s12, s5 │ │ │ │ - vldr s5, [lr] │ │ │ │ - vsub.f32 s4, s6, s12 │ │ │ │ + vsub.f32 s5, s6, s12 │ │ │ │ vadd.f32 s6, s6, s12 │ │ │ │ - vldr s12, [r7] │ │ │ │ - vadd.f32 s22, s10, s19 │ │ │ │ - movs r7, #24 │ │ │ │ - vsub.f32 s19, s19, s10 │ │ │ │ - vsub.f32 s18, s3, s12 │ │ │ │ - vadd.f32 s3, s3, s12 │ │ │ │ - vldr s12, [r8] │ │ │ │ - mul.w lr, r7, r5 │ │ │ │ - add.w r8, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ + vldr s12, [ip] │ │ │ │ + vadd.f32 s22, s10, s18 │ │ │ │ + vsub.f32 s18, s18, s10 │ │ │ │ + add.w ip, r0, r6 │ │ │ │ + add r6, r1 │ │ │ │ + vsub.f32 s17, s4, s12 │ │ │ │ + vadd.f32 s4, s4, s12 │ │ │ │ + vldr s12, [lr] │ │ │ │ + vstr s5, [sp, #4] │ │ │ │ + vldr s5, [r9] │ │ │ │ vsub.f32 s10, s12, s5 │ │ │ │ vadd.f32 s12, s12, s5 │ │ │ │ - vsub.f32 s5, s12, s3 │ │ │ │ - vadd.f32 s3, s3, s12 │ │ │ │ - vsub.f32 s24, s18, s10 │ │ │ │ - vadd.f32 s18, s18, s10 │ │ │ │ - vstr s5, [sp, #8] │ │ │ │ - vldr s5, [r8] │ │ │ │ - add r8, r6 │ │ │ │ - vldr s12, [r8] │ │ │ │ - add.w r8, r0, r9 │ │ │ │ - add r9, r1 │ │ │ │ - vldr s10, [r8] │ │ │ │ - mov.w r8, r5, lsl #2 │ │ │ │ - add.w r7, r0, r8 │ │ │ │ - vsub.f32 s2, s5, s12 │ │ │ │ - vadd.f32 s5, s5, s12 │ │ │ │ + vldr s5, [ip] │ │ │ │ + add ip, r7 │ │ │ │ + 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s2, s10 │ │ │ │ - vldr s16, [r9] │ │ │ │ - vadd.f32 s2, s2, s10 │ │ │ │ + vstr s16, [sp, #20] │ │ │ │ + vmla.f32 s31, s21, s27 │ │ │ │ + vldr s10, [r6] │ │ │ │ + vldr s0, [ip] │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + sub.w r6, ip, r4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vsub.f32 s16, s3, s10 │ │ │ │ + vadd.f32 s3, s3, s10 │ │ │ │ vldr s10, [r8] │ │ │ │ - add.w lr, r2, r6 │ │ │ │ + add.w r7, r2, r6 │ │ │ │ add r6, r3 │ │ │ │ - vsub.f32 s21, s16, s10 │ │ │ │ - vadd.f32 s16, s16, s10 │ │ │ │ - vsub.f32 s31, s16, s2 │ │ │ │ - vadd.f32 s2, s2, s16 │ │ │ │ - vadd.f32 s16, s1, s0 │ │ │ │ - vsub.f32 s10, s17, s21 │ │ │ │ - vadd.f32 s17, s17, s21 │ │ │ │ - vmov.f32 s21, s1 │ │ │ │ - vmla.f32 s21, s23, s27 │ │ │ │ - vstr s31, [sp, #16] │ │ │ │ - vadd.f32 s16, s16, s22 │ │ │ │ - vadd.f32 s16, s16, s23 │ │ │ │ - vmov.f32 s31, s21 │ │ │ │ - vmul.f32 s21, s0, s25 │ │ │ │ - vmla.f32 s21, s22, s26 │ │ │ │ - vstr s16, [lr] │ │ │ │ - vadd.f32 s16, s9, s7 │ │ │ │ - mul.w lr, fp, r4 │ │ │ │ - vadd.f32 s16, s16, s18 │ │ │ │ - vsub.f32 s21, s31, s21 │ │ │ │ - vadd.f32 s16, s16, s17 │ │ │ │ - vstr s16, [r6] │ │ │ │ - vadd.f32 s16, s11, s15 │ │ │ │ - add.w r6, r2, lr │ │ │ │ - add lr, r3 │ │ │ │ - vadd.f32 s16, s16, s6 │ │ │ │ - vadd.f32 s16, s16, s5 │ │ │ │ - vstr s16, [r2] │ │ │ │ - vadd.f32 s16, s14, s13 │ │ │ │ - vadd.f32 s16, s16, s3 │ │ │ │ - vadd.f32 s16, s16, s2 │ │ │ │ - vstr s16, [r3] │ │ │ │ - vmul.f32 s16, s10, s29 │ │ │ │ - vnmls.f32 s16, s30, s8 │ │ │ │ - vmls.f32 s16, s24, s28 │ │ │ │ - vsub.f32 s31, s21, s16 │ │ │ │ - vadd.f32 s16, s16, s21 │ │ │ │ - vmov.f32 s21, s9 │ │ │ │ - vmla.f32 s21, s17, s27 │ │ │ │ + vsub.f32 s20, s0, s10 │ │ │ │ + vadd.f32 s0, s0, s10 │ │ │ │ + vsub.f32 s23, s0, s3 │ │ │ │ + vadd.f32 s3, s3, s0 │ │ │ │ + vadd.f32 s0, s2, s1 │ │ │ │ + vsub.f32 s10, s16, s20 │ │ │ │ + vadd.f32 s16, s16, s20 │ │ │ │ + vmul.f32 s20, s1, s25 │ │ │ │ + vadd.f32 s0, s0, s22 │ │ │ │ + vmla.f32 s20, s22, s26 │ │ │ │ + vadd.f32 s0, s0, s21 │ │ │ │ + vsub.f32 s20, s31, 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│ - vldr s1, [sp, #4] │ │ │ │ - vstr s31, [lr] │ │ │ │ - mov.w lr, r4, lsl #2 │ │ │ │ + vstr s31, [r8] │ │ │ │ add.w r8, r2, lr │ │ │ │ vmov.f32 s31, s9 │ │ │ │ - vmla.f32 s31, s7, s27 │ │ │ │ - vmla.f32 s21, s12, s28 │ │ │ │ + vmla.f32 s20, s19, s29 │ │ │ │ + vmla.f32 s9, s17, s27 │ │ │ │ add lr, r3 │ │ │ │ - vmul.f32 s12, s12, s8 │ │ │ │ - vstr s16, [r8] │ │ │ │ - vmul.f32 s16, s18, s25 │ │ │ │ - vmla.f32 s16, s17, s26 │ │ │ │ + vstr s0, [r8] │ │ │ │ + vmul.f32 s0, s17, s25 │ │ │ │ + vmla.f32 s31, s7, s27 │ │ │ │ vmul.f32 s7, s7, s26 │ │ │ │ - vmla.f32 s7, s17, s25 │ │ │ │ - vmla.f32 s12, s20, s28 │ │ │ │ - vmla.f32 s9, s18, s27 │ │ │ │ - vldr s17, [sp, #16] │ │ │ │ - vmls.f32 s12, s19, s29 │ │ │ │ - vsub.f32 s16, s31, s16 │ │ │ │ + vmla.f32 s20, s12, s28 │ │ │ │ + vmul.f32 s12, s12, s8 │ │ │ │ + vmla.f32 s0, s16, s26 │ │ │ │ + vsub.f32 s1, s2, s10 │ │ │ │ + vadd.f32 s10, s10, s2 │ │ │ │ + vldr s2, [sp, #12] │ │ │ │ + vmla.f32 s7, s16, s25 │ │ │ │ + vldr s16, [sp, #20] │ │ │ │ + vmla.f32 s12, s19, s28 │ │ │ │ + vmls.f32 s12, s18, s29 │ │ │ │ + vsub.f32 s0, s31, s0 │ │ │ │ vsub.f32 s9, s9, s7 │ │ │ │ - vldr s7, [sp] │ │ │ │ - vadd.f32 s31, s21, s16 │ │ │ │ - vsub.f32 s16, s16, s21 │ │ │ │ + vldr s7, [sp, #8] │ │ │ │ + vadd.f32 s31, s20, s0 │ │ │ │ + vsub.f32 s0, s0, s20 │ │ │ │ vstr s31, [lr] │ │ │ │ - vstr s16, [r6] │ │ │ │ - movs r6, #44 @ 0x2c │ │ │ │ - vldr s16, [sp, #12] │ │ │ │ - mul.w r6, r4, r6 │ │ │ │ - add.w lr, r2, r6 │ │ │ │ - add r6, r3 │ │ │ │ - vstr s0, [lr] │ │ │ │ - add.w lr, r2, ip │ │ │ │ - add ip, r3 │ │ │ │ - vldr s0, [sp, #8] │ │ │ │ - vstr s10, [lr] │ │ │ │ + vstr s0, [r6] │ │ │ │ + mov.w r6, #44 @ 0x2c │ │ │ │ + vldr s0, [sp, #16] │ │ │ │ + mul.w lr, r6, r4 │ │ │ │ + add.w r6, r2, lr │ │ │ │ + add lr, r3 │ │ │ │ + vstr s1, [r6] │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ + vldr s1, [sp, #4] │ │ │ │ + mov.w r8, r6, lsl #2 │ │ │ │ + add.w r9, r2, r8 │ │ │ │ + add r8, r3 │ │ │ │ + vstr s10, [r9] │ │ │ │ vadd.f32 s10, s12, s9 │ │ │ │ vsub.f32 s9, s9, s12 │ │ │ │ vmul.f32 s12, s16, s28 │ │ │ │ - vstr s10, [ip] │ │ │ │ + vstr s10, [r8] │ │ │ │ vmov.f32 s10, s14 │ │ │ │ - vstr s9, [r6] │ │ │ │ - vmul.f32 s9, s3, s25 │ │ │ │ - vmla.f32 s10, s13, s27 │ │ │ │ - vmla.f32 s9, s2, s26 │ │ │ │ vnmls.f32 s12, s7, s29 │ │ │ │ - movs r6, #24 │ │ │ │ - mul.w r7, r4, r6 │ │ │ │ - vmls.f32 s12, s4, s8 │ │ │ │ - adds r6, r3, r7 │ │ │ │ - add r7, r2 │ │ │ │ + vstr s9, [lr] │ │ │ │ + vmul.f32 s9, s4, s25 │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ + mov.w r6, r6, lsl #4 │ │ │ │ + add.w lr, r3, r8 │ │ │ │ + add r8, r2 │ │ │ │ + vmla.f32 s10, s13, s27 │ │ │ │ + vmls.f32 s12, s1, s8 │ │ │ │ + vmla.f32 s9, s3, s26 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ vsub.f32 s9, s10, s12 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vmov.f32 s10, s11 │ │ │ │ vmla.f32 s10, s15, s27 │ │ │ │ - vstr s9, [r6] │ │ │ │ - lsls r6, r4, #5 │ │ │ │ - add.w ip, r3, r6 │ │ │ │ + vstr s9, [lr] │ │ │ │ + mov.w lr, r4, lsl #5 │ │ │ │ vmul.f32 s9, s6, s25 │ │ │ │ + add.w r9, r3, lr │ │ │ │ + add lr, r2 │ │ │ │ + vstr s12, [r9] │ │ │ │ + vmul.f32 s12, s23, s28 │ │ │ │ vmla.f32 s9, s5, s26 │ │ │ │ - add r6, r2 │ │ │ │ - vstr s12, [ip] │ │ │ │ - vmul.f32 s12, s17, s28 │ │ │ │ - vnmls.f32 s12, s1, s29 │ │ │ │ - vsub.f32 s10, s10, s9 │ │ │ │ + vnmls.f32 s12, s2, s29 │ │ │ │ vmls.f32 s12, s0, s8 │ │ │ │ + vsub.f32 s10, s10, s9 │ │ │ │ vsub.f32 s9, s10, s12 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vmov.f32 s10, s14 │ │ │ │ - vmla.f32 s14, s2, s27 │ │ │ │ - vmla.f32 s10, s3, s27 │ │ │ │ - vstr s9, [r7] │ │ │ │ + vmla.f32 s14, s3, s27 │ │ │ │ + vmla.f32 s10, s4, s27 │ │ │ │ + vstr s9, [r8] │ │ │ │ vmul.f32 s9, s13, s26 │ │ │ │ - vstr s12, [r6] │ │ │ │ - vmul.f32 s12, s4, s29 │ │ │ │ - vmla.f32 s9, s2, s25 │ │ │ │ - vmla.f32 s12, s7, s28 │ │ │ │ - lsls r7, r4, #4 │ │ │ │ - vmul.f32 s4, s4, s28 │ │ │ │ - adds r6, r3, r7 │ │ │ │ vmul.f32 s13, s13, s25 │ │ │ │ - vmla.f32 s13, s3, s26 │ │ │ │ - vmla.f32 s4, s7, s8 │ │ │ │ + vstr s12, [lr] │ │ │ │ + vmul.f32 s12, s1, s29 │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + add.w r8, r3, lr │ │ │ │ + add lr, r2 │ │ │ │ + vmla.f32 s9, s3, s25 │ │ │ │ + vmla.f32 s13, s4, s26 │ │ │ │ + vmla.f32 s12, s7, s28 │ │ │ │ vmls.f32 s12, s16, s8 │ │ │ │ - add r7, r2 │ │ │ │ - vmla.f32 s4, s16, s29 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vsub.f32 s9, s10, s12 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vmov.f32 s10, s11 │ │ │ │ vmla.f32 s11, s5, s27 │ │ │ │ vmla.f32 s10, s6, s27 │ │ │ │ - vadd.f32 s13, s4, s14 │ │ │ │ - vsub.f32 s14, s14, s4 │ │ │ │ - vstr s9, [r6] │ │ │ │ - mul.w r6, sl, r4 │ │ │ │ + vstr s9, [r8] │ │ │ │ + add.w r8, r3, r7 │ │ │ │ vmul.f32 s9, s15, s26 │ │ │ │ + add r7, r2 │ │ │ │ vmul.f32 s15, s15, s25 │ │ │ │ - add.w ip, r3, r6 │ │ │ │ + vstr s12, [r8] │ │ │ │ + vmul.f32 s12, s0, s29 │ │ │ │ vmla.f32 s9, s5, s25 │ │ │ │ - add r6, r2 │ │ │ │ vmla.f32 s15, s6, s26 │ │ │ │ - vstr s12, [ip] │ │ │ │ - vmul.f32 s12, s0, s29 │ │ │ │ - vmla.f32 s12, s1, s28 │ │ │ │ - mov.w ip, #48 @ 0x30 │ │ │ │ - vmls.f32 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r2, [pc, #8] @ (1dc8c ) │ │ │ │ + ldr r1, [pc, #12] @ (1dc90 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - bkpt 0x00fc │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xfa83ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r6, [pc, #84] @ (1c3fc ) │ │ │ │ + mov r0, r1 │ │ │ │ + movs r6, r1 │ │ │ │ + @ instruction: 0xfa4bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #76 @ 0x4c │ │ │ │ + sub sp, #84 @ 0x54 │ │ │ │ + ldr r6, [pc, #80] @ (1dd00 ) │ │ │ │ + ldr r7, [sp, #192] @ 0xc0 │ │ │ │ + ldrd r5, r4, [sp, #184] @ 0xb8 │ │ │ │ add r6, pc │ │ │ │ - ldr r7, [sp, #184] @ 0xb8 │ │ │ │ - ldrd r5, r4, [sp, #176] @ 0xb0 │ │ │ │ cmp r7, #0 │ │ │ │ - ble.w 1c9d4 │ │ │ │ - ldr.w ip, [pc, #68] @ 1c400 │ │ │ │ - mov.w r9, #20 │ │ │ │ - ldr r7, [sp, #188] @ 0xbc │ │ │ │ - vmov.f32 s19, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s20, [pc, #32] @ 1c3ec │ │ │ │ - vldr s27, [pc, #32] @ 1c3f0 │ │ │ │ - ldr.w r6, [r6, ip] │ │ │ │ - mov.w r8, r7, lsl #2 │ │ │ │ - ldr r7, [sp, #192] @ 0xc0 │ │ │ │ - vldr s24, [pc, #24] @ 1c3f4 │ │ │ │ + ble.w 1e2dc │ │ │ │ + ldr r7, [sp, #196] @ 0xc4 │ │ │ │ + vmov.f32 s20, #96 @ 0x3f000000 0.5 │ │ │ │ + vmov.f32 s27, #80 @ 0x3e800000 0.250 │ │ │ │ + vldr s21, [pc, #36] @ 1dcf0 │ │ │ │ + vldr s19, [pc, #36] @ 1dcf4 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ + ldr r7, [sp, #200] @ 0xc8 │ │ │ │ + vldr s24, [pc, #32] @ 1dcf8 │ │ │ │ + vldr s22, [pc, #32] @ 1dcfc │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + str r7, [sp, #72] @ 0x48 │ │ │ │ + ldr r7, [pc, #28] @ (1dd04 ) │ │ │ │ + ldr r6, [r6, r7] │ │ │ │ ldr r6, [r6, #0] │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - vldr s22, [pc, #20] @ 1c3f8 │ │ │ │ - str r6, [sp, #68] @ 0x44 │ │ │ │ - b.n 1c404 │ │ │ │ + str r6, [sp, #76] @ 0x4c │ │ │ │ + b.n 1dd08 │ │ │ │ nop │ │ │ │ - cbz r7, 1c464 │ │ │ │ + cbz r7, 1dd68 │ │ │ │ subs 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s13, [r7] │ │ │ │ + add r7, r6 │ │ │ │ + vldr s9, [r7] │ │ │ │ + mov.w r7, lr, lsl #3 │ │ │ │ + add.w r8, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vmul.f32 s15, s15, s21 │ │ │ │ + vadd.f32 s18, s12, s10 │ │ │ │ + vmls.f32 s12, s10, s20 │ │ │ │ + vldr s17, [r7] │ │ │ │ + add r7, r6 │ │ │ │ vsub.f32 s11, s13, s9 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ - mul.w ip, ip, r5 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ + vmov.f32 s6, s17 │ │ │ │ vadd.f32 s0, s14, s13 │ │ │ │ - vmls.f32 s14, s13, s19 │ │ │ │ - vmul.f32 s11, s11, s20 │ │ │ │ - vldr s1, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vldr s18, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vstr s0, [sp, #32] │ │ │ │ - vsub.f32 s2, s12, s11 │ │ │ │ + vmls.f32 s14, s13, s20 │ │ │ │ + vldr s13, [r8] │ │ │ │ + add r8, r6 │ │ │ │ + vmul.f32 s11, s11, s21 │ │ │ │ + vstr s0, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s9, s11, s12 │ │ │ │ - vldr s12, [ip] │ │ │ │ - vmov.f32 s8, s1 │ │ │ │ - vmov.f32 s7, s18 │ │ │ │ - vadd.f32 s5, s15, s14 │ │ │ │ - vsub.f32 s4, s14, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ - add.w sl, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ - vstr s2, [sp, #36] @ 0x24 │ │ │ │ - vstr s5, [sp, #44] @ 0x2c │ │ │ │ - vldr s10, [sl] │ │ │ │ - vstr s9, [sp, #40] @ 0x28 │ │ │ │ - vstr s4, [sp, #48] @ 0x30 │ │ │ │ - vadd.f32 s3, s15, s10 │ │ │ │ - vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ - mov.w lr, #36 @ 0x24 │ │ │ │ - mul.w ip, lr, r5 │ │ │ │ - vadd.f32 s5, s12, s15 │ │ │ │ - vsub.f32 s12, s12, s15 │ │ │ │ - vmls.f32 s8, s3, s19 │ │ │ │ - add.w lr, r0, ip │ │ │ │ + vsub.f32 s2, s12, s11 │ │ │ │ + vadd.f32 s8, s15, s14 │ │ │ │ + vsub.f32 s7, s14, s15 │ │ │ │ + vldr s15, [r8] │ │ │ │ + add.w r8, r0, ip │ │ │ │ + vmov.f32 s14, s13 │ │ │ │ add ip, r1 │ │ │ │ - vmul.f32 s10, s10, s20 │ │ │ │ - vadd.f32 s1, s1, s3 │ │ │ │ - vmls.f32 s7, s5, s19 │ │ │ │ - vadd.f32 s18, s18, s5 │ │ │ │ - vldr s14, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vmul.f32 s12, s12, s20 │ │ │ │ - vldr s15, [lr] │ │ │ │ - mov.w lr, r5, lsl #4 │ │ │ │ - add.w sl, r0, lr │ │ │ │ - vmov.f32 s13, s14 │ │ │ │ - add lr, r1 │ │ │ │ - vsub.f32 s3, s8, s12 │ │ │ │ - vadd.f32 s12, s8, s12 │ │ │ │ - vldr s11, [sl] │ │ │ │ - vsub.f32 s25, s7, s10 │ │ │ │ - vldr s6, [lr] │ │ │ │ - vadd.f32 s10, s10, s7 │ │ │ │ - mov.w sl, #12 │ │ │ │ - vstr s3, [sp] │ │ │ │ - vadd.f32 s2, s15, s11 │ │ │ │ - vsub.f32 s11, s11, s15 │ │ │ │ - vstr s25, [sp, #8] │ │ │ │ - vstr s10, [sp, #16] │ │ │ │ - vmls.f32 s13, s2, s19 │ │ │ │ - vmul.f32 s11, s11, s20 │ │ │ │ - vadd.f32 s14, s14, s2 │ │ │ │ - vadd.f32 s16, s1, s14 │ │ │ │ - vsub.f32 s14, s1, s14 │ │ │ │ - vmov.f32 s9, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - add ip, r6 │ │ │ │ + vstr s2, [sp, #40] @ 0x28 │ │ │ │ + vstr s9, [sp, #44] @ 0x2c │ │ │ │ + vstr s8, [sp, #48] @ 0x30 │ │ │ │ + vldr s8, [r8] │ │ │ │ + vstr s7, [sp, #52] @ 0x34 │ │ │ │ + vadd.f32 s1, s15, s8 │ │ │ │ + vsub.f32 s8, s8, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - mul.w ip, sl, r5 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - vadd.f32 s4, s15, s6 │ │ │ │ - vsub.f32 s15, s15, s6 │ │ │ │ - vmov.f32 s6, s13 │ │ │ │ - vmls.f32 s6, s4, s19 │ │ │ │ - vmul.f32 s15, s15, s20 │ │ │ │ - vadd.f32 s13, s13, s4 │ │ │ │ - vsub.f32 s17, s9, s15 │ │ │ │ - vadd.f32 s15, s9, s15 │ │ │ │ - vsub.f32 s26, s6, s11 │ │ │ │ - vadd.f32 s11, s11, s6 │ │ │ │ - vadd.f32 s21, s3, s17 │ │ │ │ - vstr s17, [sp, #4] │ │ │ │ - vadd.f32 s8, s12, s15 │ │ │ │ - vadd.f32 s3, s18, s13 │ │ │ │ - vsub.f32 s13, s18, s13 │ │ │ │ - vadd.f32 s28, s25, s26 │ │ │ │ - vadd.f32 s7, s10, s11 │ │ │ │ - vstr s21, [sp, #52] @ 0x34 │ │ │ │ - vstr s26, [sp, #12] │ │ │ │ - vstr s11, [sp, #20] │ │ │ │ - vstr s28, [sp, #56] @ 0x38 │ │ │ │ - vstr s7, [sp, #60] @ 0x3c │ │ │ │ - vstr s12, [sp, #24] │ │ │ │ - vldr s2, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vstr s15, [sp, #28] │ │ │ │ - vldr s17, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s11, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vmov.f32 s6, s2 │ │ │ │ - vstr s8, [sp, #64] @ 0x40 │ │ │ │ - vldr s21, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s15, [lr] │ │ │ │ - mov.w lr, #48 @ 0x30 │ │ │ │ - vldr s1, [sp, #8] │ │ │ │ - vadd.f32 s5, s11, s15 │ │ │ │ - mul.w sl, lr, r5 │ │ │ │ - vsub.f32 s15, s15, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add.w ip, r0, sl │ │ │ │ - add sl, r1 │ │ │ │ - vmls.f32 s6, s5, s19 │ │ │ │ - vadd.f32 s4, s21, s11 │ │ │ │ - vldr s10, [ip] │ │ │ │ mov.w ip, r5, lsl #3 │ │ │ │ - add.w fp, r0, ip │ │ │ │ - vsub.f32 s21, s21, s11 │ │ │ │ + vmls.f32 s14, s1, s20 │ │ │ │ + vmul.f32 s8, s8, s21 │ │ │ │ + vadd.f32 s13, s13, s1 │ │ │ │ + vmov.f32 s9, s14 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, ip, r5 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w r8, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s2, [r8] │ │ │ │ + add r8, r6 │ │ │ │ + vadd.f32 s4, s14, s15 │ │ │ │ + vsub.f32 s14, s14, s15 │ │ │ │ + vldr s15, [r8] │ │ │ │ + mov.w r8, r5, lsl #4 │ │ │ │ + add.w r9, r0, r8 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add r8, r1 │ │ │ │ + add r7, r6 │ │ │ │ + vldr s11, [r9] │ │ │ │ + vmov.f32 s10, s2 │ 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r4 │ │ │ │ - add r1, r8 │ │ │ │ - vmov.f32 s29, s9 │ │ │ │ - vmul.f32 s11, s11, s20 │ │ │ │ - vmov.f32 s26, s6 │ │ │ │ - vmov.f32 s6, s10 │ │ │ │ - vmls.f32 s6, s8, s19 │ │ │ │ - vadd.f32 s10, s10, s8 │ │ │ │ - vadd.f32 s8, s2, s10 │ │ │ │ - vsub.f32 s10, s2, s10 │ │ │ │ - vmov.f32 s7, s6 │ │ │ │ - vadd.f32 s6, s0, s25 │ │ │ │ - vsub.f32 s0, s0, s25 │ │ │ │ - vsub.f32 s21, s8, s16 │ │ │ │ - vadd.f32 s16, s16, s8 │ │ │ │ - vmov.f32 s8, #80 @ 0x3e800000 0.250 │ │ │ │ - vmul.f32 s2, s10, s22 │ │ │ │ - vadd.f32 s9, s9, s6 │ │ │ │ - vmls.f32 s29, s6, s19 │ │ │ │ - vmul.f32 s0, s0, s20 │ │ │ │ - vmul.f32 s21, s21, s27 │ │ │ │ - vnmls.f32 s2, s14, s24 │ │ │ │ - vmul.f32 s14, s14, s22 │ │ │ │ - vadd.f32 s31, s17, s9 │ │ │ │ - vmla.f32 s14, s10, s24 │ │ │ │ - vsub.f32 s9, s17, s9 │ │ │ │ - vsub.f32 s28, s7, s0 │ │ │ │ - vadd.f32 s7, s7, s0 │ │ │ │ - vmov.f32 s0, s23 │ │ │ │ - vmls.f32 s0, s16, s8 │ │ │ │ - vadd.f32 s23, s23, s16 │ │ │ │ - vmov.f32 s25, s29 │ │ │ │ - vmul.f32 s17, s9, s22 │ │ │ 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s14, s9 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ + sub.w ip, r6, r4 │ │ │ │ + add r6, r3 │ │ │ │ + add.w r9, r3, ip, lsl #3 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vstr s13, [r9] │ │ │ │ + vsub.f32 s13, s10, s12 │ │ │ │ + vadd.f32 s12, s9, s13 │ │ │ │ + vsub.f32 s13, s13, s9 │ │ │ │ + vstr s12, [r6] │ │ │ │ + add r6, r8 │ │ │ │ vstr s13, [r6] │ │ │ │ - add r6, sl │ │ │ │ - vstr s14, [r6] │ │ │ │ + add.w r6, r3, r7 │ │ │ │ + add r7, r2 │ │ │ │ + vldr s13, [sp, #64] @ 0x40 │ │ │ │ + vadd.f32 s10, s13, s8 │ │ │ │ + vsub.f32 s12, s8, s13 │ │ │ │ + vldr s8, [sp, #48] @ 0x30 │ │ │ │ + vmov.f32 s13, s8 │ │ │ │ + vmul.f32 s12, s12, s19 │ │ │ │ + vmls.f32 s13, s10, s27 │ │ │ │ + vmov.f32 s9, s13 │ │ │ │ + vldr s13, [sp, #28] │ │ │ │ + vsub.f32 s11, s13, s7 │ │ │ │ + vmul.f32 s13, s11, s22 │ │ │ │ + vmla.f32 s13, s15, s24 │ │ │ │ + vmul.f32 s15, s15, s22 │ │ │ │ + vnmls.f32 s15, s11, s24 │ │ │ │ + vadd.f32 s11, s8, s10 │ │ │ │ + vstr s11, [r6] │ │ │ │ + vsub.f32 s11, s9, s12 │ │ │ │ add.w r6, r3, ip │ │ │ │ - vldr s14, [sp, #60] @ 0x3c │ │ │ │ add ip, r2 │ │ │ │ - vadd.f32 s10, s14, s26 │ │ │ │ - vsub.f32 s13, s26, s14 │ │ │ │ - vldr s14, [sp, #24] │ │ │ │ - vsub.f32 s9, s14, s7 │ │ │ │ - vmls.f32 s6, s10, s8 │ │ │ │ - vmul.f32 s13, s13, s27 │ │ │ │ - vadd.f32 s10, s5, s10 │ │ │ │ - vmul.f32 s14, s9, s22 │ │ │ │ - vmla.f32 s14, s12, s24 │ │ │ │ - vmul.f32 s12, s12, s22 │ │ │ │ + vadd.f32 s10, s15, s11 │ │ │ │ + vsub.f32 s11, s11, s15 │ │ │ │ + vadd.f32 s15, s12, s9 │ │ │ │ + vldr s9, [sp, #44] @ 0x2c │ │ │ │ vstr s10, [r6] │ │ │ │ - movs r6, #28 │ │ │ │ - vsub.f32 s10, s6, s13 │ │ │ │ - vadd.f32 s13, s13, s6 │ │ │ │ - vnmls.f32 s12, s9, s24 │ │ │ │ - mul.w r6, r4, r6 │ │ │ │ - add.w lr, r3, r6 │ │ │ │ - add r6, r2 │ │ │ │ - vadd.f32 s9, s12, s10 │ │ │ │ - vsub.f32 s10, s10, s12 │ │ │ │ - vsub.f32 s12, s13, s14 │ │ │ │ - vadd.f32 s14, s14, s13 │ │ │ │ - vldr s13, [sp, #16] │ │ │ │ - vstr s9, [lr] │ │ │ │ - add lr, sl │ │ │ │ - vsub.f32 s11, s13, s11 │ │ │ │ - vldr s9, [sp, #40] @ 0x28 │ │ │ │ - vstr s10, [lr] │ │ │ │ - mov.w lr, r4, lsl #2 │ │ │ │ - add.w sl, r3, lr │ │ │ │ + add r6, r8 │ │ │ │ + vsub.f32 s12, s15, s13 │ │ │ │ + vadd.f32 s13, s13, s15 │ │ │ │ + vstr s11, [r6] │ │ │ │ + add.w r6, r3, lr │ │ │ │ vmov.f32 s10, s9 │ │ │ │ - vmul.f32 s13, s11, s22 │ │ │ │ + vldr s11, [sp, #24] │ │ │ │ add lr, r2 │ │ │ │ - vmla.f32 s13, s15, s24 │ │ │ │ - vmul.f32 s15, s15, s22 │ │ │ │ - vstr s12, [sl] │ │ │ │ - mov.w sl, r4, lsl #4 │ │ │ │ - add.w fp, r3, sl │ │ │ │ - vldr s12, [sp, #64] @ 0x40 │ │ │ │ - add sl, r2 │ │ │ │ - add r3, r7 │ │ │ │ - vnmls.f32 s15, s11, s24 │ │ │ │ - vstr s14, [fp] │ │ │ │ - vsub.f32 s14, s25, s12 │ │ │ │ - vadd.f32 s12, s12, s25 │ │ │ │ - vmul.f32 s14, s14, s27 │ │ │ │ - vmls.f32 s10, s12, s8 │ │ │ │ + vstr s12, [r6] │ │ │ │ + mov.w r6, r4, lsl #4 │ │ │ │ + add.w r8, r3, r6 │ │ │ │ + vsub.f32 s11, s6, s11 │ │ │ │ + add r6, r2 │ │ │ │ + vstr s13, [r8] │ │ │ │ + vldr s13, [sp, #68] @ 0x44 │ │ │ │ + vadd.f32 s12, s13, s30 │ │ │ │ + vsub.f32 s15, s30, s13 │ │ │ │ + vmul.f32 s13, s11, s22 │ │ │ │ + vmls.f32 s10, s12, s27 │ │ │ │ + vmla.f32 s13, s14, s24 │ │ │ │ + vmul.f32 s14, s14, s22 │ │ │ │ + vmul.f32 s15, s15, s19 │ │ │ │ vadd.f32 s12, s9, s12 │ │ │ │ - vstr s12, [ip] │ │ │ │ - vsub.f32 s12, s10, s14 │ │ │ │ - vsub.f32 s11, s12, s15 │ │ │ │ - vadd.f32 s15, s15, s12 │ │ │ │ - vstr s11, [r6] │ │ │ │ - movs r6, #52 @ 0x34 │ │ │ │ - mla r6, r6, r4, r2 │ │ │ │ - add r2, r7 │ │ │ │ - vstr s15, [r6] │ │ │ │ - vadd.f32 s15, s14, s10 │ │ │ │ - ldr r6, [sp, #68] @ 0x44 │ │ │ │ - eors r5, r6 │ │ │ │ - eors r4, r6 │ │ │ │ + vnmls.f32 s14, s11, s24 │ │ │ │ + vstr s12, [r7] │ │ │ │ + mov.w r7, #52 @ 0x34 │ │ │ │ + vsub.f32 s12, s10, s15 │ │ │ │ + vadd.f32 s15, s15, s10 │ │ │ │ + mla r7, r7, r4, r2 │ │ │ │ + vsub.f32 s11, s12, s14 │ │ │ │ + vadd.f32 s14, s14, s12 │ │ │ │ + vstr s11, [ip] │ │ │ │ + vstr s14, [r7] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - ldr r6, [sp, #184] @ 0xb8 │ │ │ │ - subs r6, #1 │ │ │ │ - str r6, [sp, #184] @ 0xb8 │ │ │ │ - vstr s14, [sl] │ │ │ │ + vstr s14, [r6] │ │ │ │ + ldr r6, [sp, #72] @ 0x48 │ │ │ │ vstr s13, [lr] │ │ │ │ - bne.w 1c404 │ │ │ │ - add sp, #76 @ 0x4c │ │ │ │ + add r2, r6 │ │ │ │ + add r3, r6 │ │ │ │ + ldr r6, [sp, #76] @ 0x4c │ │ │ │ + eor.w r5, r5, r6 │ │ │ │ + eor.w r4, r4, r6 │ │ │ │ + ldr r6, [sp, #192] @ 0xc0 │ │ │ │ + subs r6, #1 │ │ │ │ + str r6, [sp, #192] @ 0xc0 │ │ │ │ + bne.w 1dd08 │ │ │ │ + add sp, #84 @ 0x54 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0001c9e0 : │ │ │ │ - ldr r2, [pc, #8] @ (1c9ec ) │ │ │ │ - ldr r1, [pc, #12] @ (1c9f0 ) │ │ │ │ +0001e2f8 : │ │ │ │ + ldr r2, [pc, #8] @ (1e304 ) │ │ │ │ + ldr r1, [pc, #12] @ (1e308 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - @ instruction: 0xb8e8 │ │ │ │ - movs r5, r1 │ │ │ │ - ldrsh.w pc, [r7, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r6, [pc, #72] @ (1ca44 ) │ │ │ │ + subs r7, #208 @ 0xd0 │ │ │ │ + movs r6, r1 │ │ │ │ + pli [r3, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #36 @ 0x24 │ │ │ │ - add r6, pc │ │ │ │ - ldr r7, [sp, #144] @ 0x90 │ │ │ │ - ldrd r5, r4, [sp, #136] @ 0x88 │ │ │ │ - cmp r7, #0 │ │ │ │ - ble.w 1cf18 │ │ │ │ - ldr r7, [sp, #148] @ 0x94 │ │ │ │ - mov.w sl, #60 @ 0x3c │ │ │ │ - mov.w fp, #20 │ │ │ │ - vldr s26, [pc, #28] @ 1ca38 │ │ │ │ - vldr s25, [pc, #28] @ 1ca3c │ │ │ │ - mov.w r9, r7, lsl #2 │ │ │ │ - ldr r7, [sp, #152] @ 0x98 │ │ │ │ - vldr s24, [pc, #24] @ 1ca40 │ │ │ │ - mov.w r8, r7, lsl #2 │ │ │ │ - ldr r7, [pc, #24] @ (1ca48 ) │ │ │ │ - ldr r6, [r6, r7] │ │ │ │ - ldr r6, [r6, #0] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ + ldr r5, [pc, #64] @ (1e368 ) │ │ │ │ + ldr r6, [sp, #152] @ 0x98 │ │ │ │ + ldrd fp, r4, [sp, #144] @ 0x90 │ │ │ │ + add r5, pc │ │ │ │ + cmp r6, #0 │ │ │ │ + ble.w 1e87a │ │ │ │ + ldr r6, [sp, #156] @ 0x9c │ │ │ │ + vldr s26, [pc, #32] @ 1e35c │ │ │ │ + vldr s25, [pc, #32] @ 1e360 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s24, [pc, #28] @ 1e364 │ │ │ │ str r6, [sp, #28] │ │ │ │ - b.n 1ca4c │ │ │ │ + ldr r6, [sp, #160] @ 0xa0 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + str r6, [sp, #32] │ │ │ │ + ldr r6, [pc, #24] @ (1e36c ) │ │ │ │ + ldr r5, [r5, r6] │ │ │ │ + ldr r5, [r5, #0] │ │ │ │ + str r5, [sp, #36] @ 0x24 │ │ │ │ + b.n 1e370 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - movs r1, #180 @ 0xb4 │ │ │ │ + add r0, sp, #536 @ 0x218 │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r5, #5 │ │ │ │ + mov.w r5, fp, lsl #5 │ │ │ │ vldr s13, [r0] │ │ │ │ - adds r7, r0, r6 │ │ │ │ + add.w r6, r0, r5 │ │ │ │ vldr s5, [r1] │ │ │ │ - vldr s15, [r7] │ │ │ │ - adds r7, r1, r6 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w r6, r1, r5 │ │ │ │ vadd.f32 s18, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - lsls r7, r5, #4 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ + vldr s15, [r6] │ │ │ │ + mov.w r6, fp, lsl #4 │ │ │ │ + add.w r7, r0, r6 │ │ │ │ vadd.f32 s7, s5, s15 │ │ │ │ vsub.f32 s5, s5, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s14, [ip] │ │ │ │ - mul.w ip, sl, r5 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add r7, r5 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r1, r6 │ │ │ │ + sub.w r6, r6, fp │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r7] │ │ │ │ - add r7, r6 │ │ │ │ + add r7, r5 │ │ │ │ vldr s10, [r7] │ │ │ │ - add.w r7, r0, ip │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + add r6, r1 │ │ │ │ + vldr s4, [r6] │ │ │ │ + add.w r6, fp, fp, lsl #1 │ │ │ │ vadd.f32 s1, s18, s11 │ │ │ │ vsub.f32 s18, s18, s11 │ │ │ │ vsub.f32 s11, s5, s15 │ │ │ │ vadd.f32 s5, s5, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - movs r7, #28 │ │ │ │ + mov.w r7, fp, lsl #3 │ │ │ │ vadd.f32 s12, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - add ip, r1 │ │ │ │ - mul.w r7, r7, r5 │ │ │ │ + sub.w ip, r7, fp │ │ │ │ + mov.w lr, ip, lsl #2 │ │ │ │ + mov.w ip, ip, lsl #3 │ │ │ │ + add.w r8, r0, lr │ │ │ │ + add lr, r1 │ │ │ │ vstr s11, [sp, #8] │ │ │ │ - add.w lr, r0, r7 │ │ │ │ vsub.f32 s23, s13, s14 │ │ │ │ - vldr s4, [ip] │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - add r7, r1 │ │ │ │ - mov.w ip, #12 │ │ │ │ - vldr s14, [lr] │ │ │ │ + vldr s14, [r8] │ │ │ │ vsub.f32 s27, s7, s12 │ │ │ │ vadd.f32 s7, s7, s12 │ │ │ │ - mov.w lr, #56 @ 0x38 │ │ │ │ - vstr s13, [sp, #4] │ │ │ │ vadd.f32 s16, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r7] │ │ │ │ - mul.w r7, ip, r5 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ + vldr s14, [lr] │ │ │ │ + mov.w lr, r6, lsl #2 │ │ │ │ + vstr s13, [sp, #4] │ │ │ │ + mov.w r6, r6, lsl #3 │ │ │ │ + add.w r8, r0, lr │ │ │ │ + add lr, r1 │ │ │ │ vsub.f32 s10, s4, s14 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ - vldr s14, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s13, [ip] │ │ │ │ + vldr s14, [r8] │ │ │ │ + add r8, r5 │ │ │ │ + vldr s13, [r8] │ │ │ │ + mov.w r8, r4, lsl #5 │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add r7, r6 │ │ │ │ - vldr s9, [r7] │ │ │ │ + vldr s13, [lr] │ │ │ │ + add lr, r5 │ │ │ │ + vldr s9, [lr] │ │ │ │ + add.w lr, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ vsub.f32 s6, s10, s14 │ │ │ │ - lsls r7, r5, #3 │ │ │ │ vadd.f32 s29, s16, s11 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ + vsub.f32 s16, s16, s11 │ │ │ │ + vadd.f32 s21, s10, s14 │ │ │ │ vsub.f32 s12, s13, s9 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vstr s6, [sp, #12] │ │ │ │ - vsub.f32 s16, s16, s11 │ │ │ │ - vldr s6, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vadd.f32 s21, s10, s14 │ │ │ │ + vldr s6, [lr] │ │ │ │ + add lr, r5 │ │ │ │ vsub.f32 s3, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vsub.f32 s0, s4, s13 │ │ │ │ vadd.f32 s4, s4, s13 │ │ │ │ vldr s13, [r7] │ │ │ │ - add r7, r6 │ │ │ │ + add r7, r5 │ │ │ │ vstr s15, [sp, #16] │ │ │ │ - vldr s15, [ip] │ │ │ │ - mul.w ip, lr, r5 │ │ │ │ + vldr s15, [lr] │ │ │ │ + mov.w lr, r4, lsl #2 │ │ │ │ vadd.f32 s11, s6, s15 │ │ │ │ vsub.f32 s6, s6, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ add.w r7, r0, ip │ │ │ │ add ip, r1 │ │ │ │ vldr s14, [r7] │ │ │ │ - movs r7, #24 │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + add r6, r1 │ │ │ │ + vldr s10, [r6] │ │ │ │ + mov.w r6, fp, lsl #2 │ │ │ │ vadd.f32 s20, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - mul.w r7, r7, r5 │ │ │ │ - add.w lr, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vldr s15, [lr] │ │ │ │ - vldr s10, [r7] │ │ │ │ - lsls r7, r5, #2 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, r0, r6 │ │ │ │ vadd.f32 s9, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ vadd.f32 s12, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vadd.f32 s28, s11, s9 │ │ │ │ vsub.f32 s9, s9, s11 │ │ │ │ vsub.f32 s2, s20, s12 │ │ │ │ vadd.f32 s20, s20, s12 │ │ │ │ vsub.f32 s12, s13, s6 │ │ │ │ vadd.f32 s6, s6, s13 │ │ │ │ vstr s12, [sp, #20] │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add ip, r6 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add r7, r5 │ │ │ │ vstr s14, [sp, #24] │ │ │ │ - vldr s14, [ip] │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r1, r6 │ │ │ │ + add r6, fp │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ vldr s11, [r7] │ │ │ │ - add r7, r6 │ │ │ │ + add r7, r5 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + add r6, r1 │ │ │ │ vadd.f32 s17, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s13, [r7] │ │ │ │ - mul.w r7, fp, r5 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ vsub.f32 s14, s11, s13 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ - add r0, r9 │ │ │ │ - add r1, r9 │ │ │ │ - vldr s13, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s10, [ip] │ │ │ │ + vldr s13, [r7] │ │ │ │ + add r7, r5 │ │ │ │ + vldr s10, [r7] │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + mov.w sl, r7, lsl #3 │ │ │ │ + add.w ip, r3, sl │ │ │ │ + add sl, r2 │ │ │ │ vadd.f32 s30, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - vldr s10, [r7] │ │ │ │ - add r7, r6 │ │ │ │ + vldr s10, [r6] │ │ │ │ + add r6, r5 │ │ │ │ + add.w r5, r2, r8 │ │ │ │ + vldr s8, [r6] │ │ │ │ + mov.w r6, r4, lsl #4 │ │ │ │ vadd.f32 s19, s17, s30 │ │ │ │ - vldr s8, [r7] │ │ │ │ vadd.f32 s22, s14, s13 │ │ │ │ vsub.f32 s17, s17, s30 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vadd.f32 s13, s1, s28 │ │ │ │ + vsub.f32 s1, s1, s28 │ │ │ │ vsub.f32 s31, s10, s8 │ │ │ │ vadd.f32 s10, s10, s8 │ │ │ │ vadd.f32 s30, s29, s19 │ │ │ │ - lsls r7, r4, #5 │ │ │ │ - adds r6, r2, r7 │ │ │ │ vsub.f32 s19, s29, s19 │ │ │ │ - vsub.f32 s1, s1, s28 │ │ │ │ - str r7, [sp, #0] │ │ │ │ vsub.f32 s8, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vsub.f32 s10, s15, s31 │ │ │ │ vadd.f32 s15, s15, s31 │ │ │ │ vsub.f32 s31, s13, s30 │ │ │ │ vadd.f32 s13, s13, s30 │ │ │ │ vadd.f32 s30, s4, s11 │ │ │ │ vsub.f32 s11, s11, s4 │ │ │ │ vsub.f32 s4, s27, s9 │ │ │ │ vadd.f32 s9, s27, s9 │ │ │ │ - vstr s31, [r6] │ │ │ │ - adds r6, r3, r7 │ │ │ │ + vstr s31, [r5] │ │ │ │ + add.w r5, r3, r8 │ │ │ │ vstr s13, [r2] │ │ │ │ vadd.f32 s13, s7, s20 │ │ │ │ vsub.f32 s7, s7, s20 │ │ │ │ vsub.f32 s31, s13, s30 │ │ │ │ vadd.f32 s13, s13, s30 │ │ │ │ - vstr s31, [r6] │ │ │ │ - lsls r6, r4, #4 │ │ │ │ + vstr s31, [r5] │ │ │ │ + add.w r5, r3, r6 │ │ │ │ vstr s13, [r3] │ │ │ │ vadd.f32 s13, s19, s7 │ │ │ │ - add.w ip, r3, r6 │ │ │ │ vsub.f32 s7, s7, s19 │ │ │ │ - add r6, r2 │ │ │ │ - vstr s13, [ip] │ │ │ │ - add ip, r7 │ │ │ │ + vstr s13, [r5] │ │ │ │ vsub.f32 s13, s1, s11 │ │ │ │ + add r5, r8 │ │ │ │ vadd.f32 s1, s1, s11 │ │ │ │ vadd.f32 s11, s18, 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vsub.f32 s13, s4, s13 │ │ │ │ - mul.w ip, r6, r4 │ │ │ │ - lsls r6, r4, #3 │ │ │ │ - adds r7, r2, r6 │ │ │ │ - add r6, r3 │ │ │ │ - add.w lr, r3, ip │ │ │ │ - add ip, r2 │ │ │ │ - vstr s7, [lr] │ │ │ │ + mov.w r5, r4, lsl #3 │ │ │ │ + add.w r9, r2, r5 │ │ │ │ + vstr s7, [ip] │ │ │ │ + add ip, r8 │ │ │ │ vmul.f32 s7, s10, s24 │ │ │ │ - vstr s11, [r7] │ │ │ │ - vmla.f32 s7, s22, s25 │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ + vstr s11, [r9] │ │ │ │ vmul.f32 s10, s10, s25 │ │ │ │ - add lr, r7 │ │ │ │ - vnmls.f32 s10, s22, s24 │ │ │ │ - vstr s13, [lr] │ │ │ │ + vstr s13, [ip] │ │ │ │ vsub.f32 s13, s8, s0 │ │ │ │ vadd.f32 s8, s8, s0 │ │ │ │ - mov.w lr, #56 @ 0x38 │ │ │ │ + sub.w ip, r5, r4 │ │ │ │ + add.w r9, r2, ip, lsl #3 │ │ │ │ + vmla.f32 s7, s22, s25 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vnmls.f32 s10, s22, s24 │ │ │ │ vmul.f32 s13, s13, s26 │ │ │ │ - mla lr, lr, r4, r2 │ │ │ │ vmul.f32 s8, s8, s26 │ │ │ │ vsub.f32 s11, s2, s13 │ │ │ │ vadd.f32 s2, s2, s13 │ │ │ │ vmul.f32 s13, s21, s25 │ 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vsub.f32 s13, s13, s7 │ │ │ │ - vadd.f32 s8, s23, s11 │ │ │ │ vsub.f32 s7, s10, s3 │ │ │ │ vadd.f32 s10, s10, s3 │ │ │ │ + vadd.f32 s8, s23, s11 │ │ │ │ vsub.f32 s11, s23, s11 │ │ │ │ vsub.f32 s3, s8, s5 │ │ │ │ vadd.f32 s8, s8, s5 │ │ │ │ - vstr s3, [r7] │ │ │ │ + vstr s3, [r9] │ │ │ │ vsub.f32 s3, s9, s10 │ │ │ │ vadd.f32 s9, s9, s10 │ │ │ │ vsub.f32 s10, s4, s13 │ │ │ │ vadd.f32 s13, s4, s13 │ │ │ │ - vstr s3, [r6] │ │ │ │ - mul.w r6, ip, r4 │ │ │ │ - adds r7, r2, r6 │ │ │ │ - add r6, r3 │ │ │ │ - vstr s8, [r7] │ │ │ │ + vstr s3, [r8] │ │ │ │ + add.w r8, r2, r7 │ │ │ │ + add r7, r3 │ │ │ │ + vstr s8, [r8] │ │ │ │ vmul.f32 s8, s15, s25 │ │ │ │ - vstr s9, [r6] │ │ │ │ - mul.w r6, sl, r4 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vmla.f32 s8, s14, s24 │ │ │ │ - adds r7, r3, r6 │ │ │ │ + vstr s9, [r7] │ │ │ │ + add.w r7, r3, r6 │ │ │ │ add r6, r2 │ │ │ │ vstr s10, [r7] │ │ │ │ vsub.f32 s10, s11, s7 │ │ │ │ - movs r7, #28 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ + vmla.f32 s8, s14, s24 │ │ │ │ vnmls.f32 s15, s14, s25 │ │ │ │ vstr s10, [r6] │ │ │ │ - mul.w r6, r7, r4 │ │ │ │ - adds r7, r3, r6 │ │ │ │ - add r6, r2 │ │ │ │ - vstr s13, [r7] │ │ │ │ + add.w r6, r3, ip │ │ │ │ + add ip, r2 │ │ │ │ + vstr s13, [r6] │ │ │ │ + add.w r6, r2, r5 │ │ │ │ + add r5, r3 │ │ │ │ + vstr s11, [ip] │ │ │ │ vldr s13, [sp, #4] │ │ │ │ - vstr s11, [r6] │ │ │ │ - movs r6, #36 @ 0x24 │ │ │ │ vldr s11, [sp, #8] │ │ │ │ + vldr s6, [sp, #12] │ │ │ │ vadd.f32 s9, s13, s12 │ │ │ │ vsub.f32 s12, s13, s12 │ │ │ │ - vadd.f32 s13, s2, s1 │ │ │ │ - vldr s6, [sp, #12] │ │ │ │ vldr s5, [sp, #16] │ │ │ │ - mul.w r6, r4, r6 │ │ │ │ - adds r7, r2, r6 │ │ │ │ - add r6, r3 │ │ │ │ - vmul.f32 s13, s13, s26 │ │ │ │ + vadd.f32 s13, s2, s1 │ │ │ │ vmul.f32 s14, s5, s24 │ │ │ │ + vmul.f32 s13, s13, s26 │ │ │ │ vmla.f32 s14, s6, s25 │ │ │ │ vsub.f32 s10, s11, s13 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ vmul.f32 s13, s6, s24 │ │ │ │ vnmls.f32 s13, s5, s25 │ │ │ │ vadd.f32 s7, s8, s13 │ │ │ │ vsub.f32 s13, s13, s8 │ │ │ │ vsub.f32 s8, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s9, s7 │ │ │ │ vadd.f32 s9, s9, s7 │ │ │ │ - vstr s14, [r7] │ │ │ │ + vstr s14, [r6] │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ + mov.w r6, #52 @ 0x34 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vsub.f32 s15, s10, s13 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ - vstr s14, [r6] │ │ │ │ - lsls r6, r4, #2 │ │ │ │ - adds r7, r2, r6 │ │ │ │ - add r6, r3 │ │ │ │ - vstr s9, [r7] │ │ │ │ - vstr s11, [r6] │ │ │ │ - movs r6, #52 @ 0x34 │ │ │ │ - mul.w r6, r4, r6 │ │ │ │ - adds r7, r3, r6 │ │ │ │ - add r6, r2 │ │ │ │ - vstr s15, [r7] │ │ │ │ + vstr s14, [r5] │ │ │ │ + add.w r5, r2, lr │ │ │ │ + add lr, r3 │ │ │ │ + vstr s9, [r5] │ │ │ │ + mul.w r5, r6, r4 │ │ │ │ + vstr s11, [lr] │ │ │ │ + add.w r6, r3, r5 │ │ │ │ + add r5, r2 │ │ │ │ + vstr s15, [r6] │ │ │ │ vsub.f32 s15, s12, s8 │ │ │ │ vadd.f32 s12, s12, s8 │ │ │ │ - vstr s15, [r6] │ │ │ │ - mul.w r6, fp, r4 │ │ │ │ - adds r7, r3, r6 │ │ │ │ - add r6, r2 │ │ │ │ - add r3, r8 │ │ │ │ - add r2, r8 │ │ │ │ - vstr s10, [r7] │ │ │ │ - vstr s12, [r6] │ │ │ │ - ldr r6, [sp, #28] │ │ │ │ - eors r5, r6 │ │ │ │ - eors r4, r6 │ │ │ │ - ldr r6, [sp, #144] @ 0x90 │ │ │ │ - subs r6, #1 │ │ │ │ - str r6, [sp, #144] @ 0x90 │ │ │ │ - bne.w 1ca4c │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ + vstr s15, [r5] │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r6, r3, r5 │ │ │ │ + add r5, r2 │ │ │ │ + vstr s10, [r6] │ │ │ │ + vstr s12, [r5] │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ + add r0, r5 │ │ │ │ + add r1, r5 │ │ │ │ + ldr r5, [sp, #32] │ │ │ │ + add r2, r5 │ │ │ │ + add r3, r5 │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ + eor.w fp, fp, r5 │ │ │ │ + eor.w r4, r4, r5 │ │ │ │ + ldr r5, [sp, #152] @ 0x98 │ │ │ │ + subs r5, #1 │ │ │ │ + str r5, [sp, #152] @ 0x98 │ │ │ │ + bne.w 1e370 │ │ │ │ + add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0001cf24 : │ │ │ │ - ldr r2, [pc, #8] @ (1cf30 ) │ │ │ │ - ldr r1, [pc, #12] @ (1cf34 ) │ │ │ │ +0001e898 : │ │ │ │ + ldr r2, [pc, #8] @ (1e8a4 ) │ │ │ │ + ldr r1, [pc, #12] @ (1e8a8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - cbz r4, 1cfac │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xfac7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov ip, r2 │ │ │ │ - mov lr, r3 │ │ │ │ - vpush {d8-d15} │ │ │ │ - sub sp, #212 @ 0xd4 │ │ │ │ - ldr r3, [pc, #96] @ (1cfa8 ) │ │ │ │ - ldr r2, [sp, #320] @ 0x140 │ │ │ │ - add r3, pc │ │ │ │ - ldrd r8, r7, [sp, #312] @ 0x138 │ │ │ │ - cmp r2, #0 │ │ │ │ - ble.w 1dce2 │ │ │ │ - ldr r2, [sp, #324] @ 0x144 │ │ │ │ - mov fp, r0 │ │ │ │ + subs r2, #112 @ 0x70 │ │ │ │ + movs r6, r1 │ │ │ │ + @ instruction: 0xfa6bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ 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s30, [pc, #52] @ 1e914 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s27, [pc, #48] @ 1e918 │ │ │ │ + str r0, [sp, #188] @ 0xbc │ │ │ │ + ldr r0, [sp, #320] @ 0x140 │ │ │ │ + vldr s26, [pc, #44] @ 1e91c │ │ │ │ + vldr s22, [pc, #44] @ 1e920 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s24, [pc, #40] @ 1e924 │ │ │ │ + str r0, [sp, #192] @ 0xc0 │ │ │ │ + ldr r0, [pc, #44] @ (1e930 ) │ │ │ │ + vldr s23, [pc, #36] @ 1e928 │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ + str r1, [sp, #196] @ 0xc4 │ │ │ │ + b.n 1e934 │ │ │ │ + nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - blt.n 1d00a │ │ │ │ + blt.n 1e98e │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ - adds r2, r5, #1 │ │ │ │ + add r2, pc, #904 @ (adr r2, 1ecb8 ) │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov.w r3, r8, lsl #6 │ │ │ │ - vldr s12, [fp] │ │ │ │ - add.w r2, fp, r3 │ │ │ │ - vldr s14, [sl] │ │ │ │ - movs r0, #48 @ 0x30 │ │ │ │ - movs r5, #120 @ 0x78 │ │ │ │ - movs r6, #56 @ 0x38 │ │ │ │ - movs r4, #24 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add.w r2, sl, r3 │ │ │ │ - mov.w r9, #124 @ 0x7c │ │ │ │ - vadd.f32 s8, s12, s15 │ │ │ │ - vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mov.w r2, r8, lsl #5 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vadd.f32 s10, s14, s15 │ │ │ │ - vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s13, [r1] │ │ │ │ - vadd.f32 s9, s15, s13 │ │ │ │ - vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s7, [r2] │ │ │ │ - mov.w r2, r8, lsl #4 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vadd.f32 s19, s8, s9 │ │ │ │ - vsub.f32 s8, s8, s9 │ │ │ │ - vadd.f32 s11, s13, s7 │ │ │ │ - vsub.f32 s13, s13, s7 │ │ │ │ - vstr s8, [sp, #4] │ │ │ │ - vsub.f32 s20, s10, s11 │ │ │ │ - vadd.f32 s11, s10, s11 │ │ │ │ - vsub.f32 s10, s12, s13 │ │ │ │ - vadd.f32 s13, s12, s13 │ │ │ │ - vsub.f32 s12, s14, s15 │ │ │ │ - vadd.f32 s15, s14, s15 │ │ │ │ - vstr s19, [sp, #128] @ 0x80 │ │ │ │ - vstr s11, [sp, #132] @ 0x84 │ │ │ │ - vstr s10, [sp, #136] @ 0x88 │ │ │ │ - vstr s12, [sp, #12] │ │ │ │ - vldr s12, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vstr s15, [sp, #16] │ │ │ │ - vstr s13, [sp, #140] @ 0x8c │ │ │ │ - vldr s15, [r1] │ │ │ │ - vstr s20, [sp, #8] │ │ │ │ - vadd.f32 s9, s12, s15 │ │ │ │ - vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s14, [r2] │ │ │ │ - movs r2, #112 @ 0x70 │ │ │ │ - mul.w r1, r2, r8 │ │ │ │ - vadd.f32 s10, s15, s14 │ │ │ │ - vsub.f32 s15, s15, s14 │ │ │ │ - add.w r2, fp, r1 │ │ │ │ - add r1, sl │ │ │ │ - vldr s14, [r2] │ │ │ │ - mul.w r2, r0, r8 │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vldr s13, [r0] │ │ │ │ - vldr s7, [r2] │ │ │ │ - mov.w r2, r8, lsl #3 │ │ │ │ - vadd.f32 s8, s14, s13 │ │ │ │ - vsub.f32 s14, s14, s13 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vadd.f32 s11, s13, s7 │ │ │ │ - vsub.f32 s13, s13, s7 │ │ │ │ - vadd.f32 s4, s9, s8 │ │ │ │ - vsub.f32 s9, s8, s9 │ │ │ │ - vadd.f32 s3, s10, s11 │ │ │ │ - vsub.f32 s7, s10, s11 │ │ │ │ - vadd.f32 s10, s12, s15 │ │ │ │ - vsub.f32 s11, s14, s13 │ │ │ │ + ldr r1, [sp, #304] @ 0x130 │ │ │ │ + vldr s11, [fp] │ │ │ │ + vldr s13, [sl] │ │ │ │ + mov.w r1, r1, lsl #6 │ │ │ │ + add.w r0, fp, r1 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add.w r0, sl, r1 │ │ │ │ + vadd.f32 s14, s11, s15 │ │ │ │ + vsub.f32 s11, s11, s15 │ │ │ │ + vldr s15, [r0] │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vadd.f32 s9, s13, s15 │ │ │ │ + vsub.f32 s13, s13, s15 │ │ │ │ + mov.w r6, r0, lsl #5 │ │ │ │ + add.w r0, fp, r6 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vldr s12, [r0] │ │ │ │ + add.w r0, sl, r6 │ │ │ │ + vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vadd.f32 s14, s14, s13 │ │ │ │ - vstr s9, [sp, #20] │ │ │ │ - vstr s4, [sp, #144] @ 0x90 │ │ │ │ - vsub.f32 s9, s11, s10 │ │ │ │ - vadd.f32 s11, s11, s10 │ │ │ │ - vsub.f32 s13, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - vstr s3, [sp, #148] @ 0x94 │ │ │ │ - vstr s7, [sp, #24] │ │ │ │ - vmul.f32 s6, s9, s31 │ │ │ │ - vmul.f32 s5, s11, s31 │ │ │ │ - vmul.f32 s1, s13, s31 │ │ │ │ - vmul.f32 s0, s15, s31 │ │ │ │ - vstr s6, [sp, #28] │ │ │ │ - vstr s5, [sp, #32] │ │ │ │ - vstr s1, [sp, #36] @ 0x24 │ │ │ │ - vstr s0, [sp, #40] @ 0x28 │ │ │ │ - vldr s11, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s14, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #40 @ 0x28 │ │ │ │ - vadd.f32 s13, s11, s15 │ │ │ │ + vldr s12, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vldr s7, [r0] │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vadd.f32 s20, s14, s8 │ │ │ │ + vsub.f32 s14, s14, s8 │ │ │ │ + vadd.f32 s10, s12, s7 │ │ │ │ + vsub.f32 s12, s12, s7 │ │ │ │ + mov.w r5, r0, lsl #4 │ │ │ │ + add.w r0, fp, r5 │ │ │ │ + vstr s20, [sp, #108] @ 0x6c │ │ │ │ + vsub.f32 s0, s9, s10 │ │ │ │ + vadd.f32 s4, s9, s10 │ │ │ │ + vsub.f32 s10, s11, s12 │ │ │ │ + vadd.f32 s12, s11, s12 │ │ │ │ + vsub.f32 s11, s13, s15 │ │ │ │ + vadd.f32 s15, s13, s15 │ │ │ │ + vstr s0, [sp] │ │ │ │ + vstr s4, [sp, #112] @ 0x70 │ │ │ │ + vstr s12, [sp, #4] │ │ │ │ + vstr s11, [sp, #8] │ │ │ │ + vldr s11, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vstr s15, [sp, #12] │ │ │ │ + vldr s15, [r0] │ │ │ │ + add.w r0, sl, r5 │ │ │ │ + vstr s10, [sp, #116] @ 0x74 │ │ │ │ + vadd.f32 s9, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mul.w r2, r1, r8 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vadd.f32 s12, s14, s15 │ │ │ │ - vsub.f32 s14, s14, s15 │ │ │ │ - vldr s10, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mul.w r1, r5, r8 │ │ │ │ - vadd.f32 s8, s10, s15 │ │ │ │ - vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s9, [r2] │ │ │ │ - vadd.f32 s6, s14, s10 │ │ │ │ - vsub.f32 s14, s14, s10 │ │ │ │ - add.w r2, fp, r1 │ │ │ │ - vadd.f32 s2, s13, s8 │ │ │ │ - vsub.f32 s13, s13, s8 │ │ │ │ - vadd.f32 s7, s15, s9 │ │ │ │ - vsub.f32 s15, s15, s9 │ │ │ │ - add r1, sl │ │ │ │ - vstr s2, [sp, #152] @ 0x98 │ │ │ │ - vsub.f32 s9, s11, s15 │ │ │ │ - vadd.f32 s15, s11, s15 │ │ │ │ - vadd.f32 s16, s12, s7 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vldr s13, [r0] │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vadd.f32 s4, s15, s13 │ │ │ │ + vsub.f32 s15, s15, s13 │ │ │ │ + mov.w r9, r0, lsl #3 │ │ │ │ + sub.w r4, r9, r0 │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + add.w r0, fp, lr │ │ │ │ + add lr, sl │ │ │ │ + vldr s13, [r0] │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + add.w r0, r0, r0, lsl #1 │ │ │ │ + mov.w r7, r0, lsl #4 │ │ │ │ + add.w r8, fp, r7 │ │ │ │ + add r7, sl │ │ │ │ + vldr s12, [r8] │ │ │ │ + vldr s7, [r7] │ │ │ │ + add.w r7, fp, r9 │ │ │ │ + vadd.f32 s8, s13, s12 │ │ │ │ + vsub.f32 s13, s13, s12 │ │ │ │ + vldr s12, [lr] │ │ │ │ + vadd.f32 s10, s12, s7 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - vldr s10, [r1] │ │ │ │ - vmul.f32 s11, s15, s30 │ │ │ │ + vadd.f32 s2, s9, s8 │ │ │ │ + vsub.f32 s8, s8, s9 │ │ │ │ + vadd.f32 s9, s11, s15 │ │ │ │ + vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s7, s4, s10 │ │ │ │ + vsub.f32 s4, s4, s10 │ │ │ │ + vsub.f32 s10, s13, s12 │ │ │ │ + vstr s8, [sp, #16] │ │ │ │ + vadd.f32 s13, s13, s12 │ │ │ │ + vstr s2, [sp, #120] @ 0x78 │ │ │ │ + vstr s7, [sp, #124] @ 0x7c │ │ │ │ + vsub.f32 s8, s10, s9 │ │ │ │ + vadd.f32 s10, s10, s9 │ │ │ │ + vsub.f32 s12, s15, s13 │ │ │ │ + vadd.f32 s15, s15, s13 │ │ │ │ + vmul.f32 s6, s8, s31 │ │ │ │ + vmul.f32 s5, s10, s31 │ │ │ │ + vmul.f32 s16, s15, s31 │ │ │ │ + vmul.f32 s3, s12, s31 │ │ │ │ + vstr s6, [sp, #20] │ │ │ │ + vstr s5, [sp, #24] │ │ │ │ + vldr s10, [r7] │ │ │ │ + add r7, r1 │ │ │ │ + vstr s3, [sp, #28] │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, sl, r9 │ │ │ │ + vstr s16, [sp, #32] │ │ │ │ + vldr s12, [r7] │ │ │ │ + add r7, r1 │ │ │ │ + vadd.f32 s11, s10, s15 │ │ │ │ + vsub.f32 s10, s10, s15 │ │ │ │ + vldr s15, [r7] │ │ │ │ + ldr r7, [sp, #304] @ 0x130 │ │ │ │ + vadd.f32 s13, s12, s15 │ │ │ │ + vsub.f32 s12, s12, s15 │ │ │ │ + mov.w r8, r7, lsl #2 │ │ │ │ + add r7, r8 │ │ │ │ + str r7, [sp, #92] @ 0x5c │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ + add.w lr, fp, r7 │ │ │ │ + add r7, sl │ │ │ │ + vldr s9, [lr] │ │ │ │ + add lr, r1 │ │ │ │ + vldr s15, [lr] │ │ │ │ + vadd.f32 s7, s9, s15 │ │ │ │ + vsub.f32 s9, s9, s15 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add r7, r1 │ │ │ │ + vldr s8, [r7] │ │ │ │ + ldr r7, [sp, #304] @ 0x130 │ │ │ │ + vadd.f32 s5, s12, s9 │ │ │ │ + vsub.f32 s12, s12, s9 │ │ │ │ + vadd.f32 s17, s11, s7 │ │ │ │ + vsub.f32 s11, s11, s7 │ │ │ │ + vadd.f32 s6, s15, s8 │ │ │ │ + vsub.f32 s15, s15, s8 │ │ │ │ + sub.w r5, r5, r7 │ │ │ │ + mov.w lr, r5, lsl #3 │ │ │ │ + str r5, [sp, #48] @ 0x30 │ │ │ │ + add.w r7, fp, lr │ │ │ │ + add lr, sl │ │ │ │ + vstr s17, [sp, #128] @ 0x80 │ │ │ │ + vsub.f32 s8, s10, s15 │ │ │ │ + vadd.f32 s15, s10, s15 │ │ │ │ + vadd.f32 s19, s13, s6 │ │ │ │ + vsub.f32 s13, s13, s6 │ │ │ │ + vmul.f32 s10, s15, s30 │ │ │ │ vmul.f32 s15, s15, s27 │ │ │ │ - vmla.f32 s15, s14, s30 │ │ │ │ - vsub.f32 s17, s12, s13 │ │ │ │ - vadd.f32 s18, s12, s13 │ │ │ │ - vmul.f32 s5, s9, s27 │ │ │ │ - vmul.f32 s9, s9, s30 │ │ │ │ - vstr s16, [sp, #156] @ 0x9c │ │ │ │ - vnmls.f32 s11, s14, s27 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mul.w r2, r6, r8 │ │ │ │ - vmla.f32 s9, s6, s27 │ │ │ │ - vnmls.f32 s5, s6, s30 │ │ │ │ - vstr s17, [sp, #44] @ 0x2c │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vstr s18, [sp, #48] @ 0x30 │ │ │ │ - vstr s15, [sp, #172] @ 0xac │ │ │ │ - vldr s15, [r0] │ │ │ │ - vstr s11, [sp, #168] @ 0xa8 │ │ │ │ - vadd.f32 s12, s14, s15 │ │ │ │ - vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mul.w r2, r4, r8 │ │ │ │ - vstr s9, [sp, #164] @ 0xa4 │ │ │ │ - mul.w r4, r7, r4 │ │ │ │ - add.w r1, fp, r2 │ │ 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s15, s15, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s9, [r2] │ │ │ │ - vadd.f32 s21, s12, s7 │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, r0, lsl #3 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + add.w lr, fp, r7 │ │ │ │ + add r7, sl │ │ │ │ + vadd.f32 s11, s8, s15 │ │ │ │ + vsub.f32 s8, s8, s15 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add lr, r1 │ │ │ │ + vldr s12, [lr] │ │ │ │ + vadd.f32 s5, s15, s12 │ │ │ │ + vsub.f32 s15, s15, s12 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add r7, r1 │ │ │ │ + vldr s7, [r7] │ │ │ │ + vadd.f32 s21, s9, s5 │ │ │ │ + vsub.f32 s9, s9, s5 │ │ │ │ + vadd.f32 s6, s12, s7 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - add.w r2, fp, r1 │ │ │ │ - add r1, sl │ │ │ │ - vadd.f32 s8, s11, s9 │ │ │ │ - vsub.f32 s11, s11, s9 │ │ │ │ - vadd.f32 s9, s10, s15 │ │ │ │ - vsub.f32 s15, s10, s15 │ │ │ │ - vstr s21, [sp, #176] @ 0xb0 │ │ │ │ - vsub.f32 s6, s14, s11 │ │ │ │ - vadd.f32 s14, s14, s11 │ │ │ │ - vadd.f32 s25, s13, s8 │ │ │ │ - vsub.f32 s13, s13, s8 │ │ │ │ - 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vsub.f32 s18, s12, s15 │ │ │ │ + vadd.f32 s12, s12, s15 │ │ │ │ + vldr s15, [r5] │ │ │ │ + mov.w r5, #44 @ 0x2c │ │ │ │ + vadd.f32 s17, s2, s15 │ │ │ │ + vsub.f32 s2, s2, s15 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, fp, r0 │ │ │ │ + add r0, sl │ │ │ │ + vsub.f32 s19, s6, s15 │ │ │ │ + vadd.f32 s6, s6, s15 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add r4, r1 │ │ │ │ + vadd.f32 s28, s5, s17 │ │ │ │ + vsub.f32 s25, s18, s2 │ │ │ │ + vsub.f32 s5, s5, s17 │ │ │ │ + vadd.f32 s18, s18, s2 │ │ │ │ + vldr s11, [r4] │ │ │ │ + mov.w r4, #108 @ 0x6c │ │ │ │ + vsub.f32 s29, s0, s19 │ │ │ │ + vadd.f32 s21, s0, s19 │ │ │ │ + vadd.f32 s16, s15, s11 │ │ │ │ + vsub.f32 s15, s15, s11 │ │ │ │ + vldr s11, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vldr s10, [r0] │ │ │ │ + vstr s29, [sp, #48] @ 0x30 │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vstr s21, [sp, #52] @ 0x34 │ │ │ │ + vstr s25, [sp, #56] @ 0x38 │ │ │ │ + vadd.f32 s25, s12, s6 │ │ │ │ + vstr s28, [sp, #60] @ 0x3c │ │ │ │ + vsub.f32 s1, s11, s10 │ │ │ │ + vadd.f32 s11, s11, s10 │ │ │ │ + mul.w r4, r4, r0 │ │ │ │ + add.w r0, fp, r4 │ │ │ │ + add r4, sl │ │ │ │ + vstr s25, [sp, #68] @ 0x44 │ │ │ │ + vldr s8, [r0] │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vldr s3, [r4] │ │ │ │ + mul.w r0, r5, r0 │ │ │ │ + add.w r5, fp, r0 │ │ │ │ + add r0, sl │ │ │ │ + vldr s10, [r5] │ │ │ │ + vldr s20, [r0] │ │ │ │ + add.w r0, fp, r8 │ │ │ │ + vadd.f32 s7, s8, s10 │ │ │ │ + vsub.f32 s8, s8, s10 │ │ │ │ + vsub.f32 s10, s3, s20 │ │ │ │ + vadd.f32 s3, s3, s20 │ │ │ │ + vadd.f32 s29, s16, s7 │ │ │ │ + vsub.f32 s7, s7, s16 │ │ │ │ + vsub.f32 s21, s28, s29 │ │ │ │ + vstr s29, [sp, #64] @ 0x40 │ │ │ │ + vstr s21, [sp, #172] @ 0xac │ │ │ │ + vadd.f32 s21, s11, s3 │ │ │ │ + vsub.f32 s11, s11, s3 │ │ │ │ + vsub.f32 s28, s25, s21 │ │ │ │ + vsub.f32 s19, s5, s11 │ │ │ │ + vstr s21, [sp, #72] @ 0x48 │ │ │ │ + vadd.f32 s11, s5, s11 │ │ │ │ + vadd.f32 s5, s8, s10 │ │ │ │ + vsub.f32 s10, s8, s10 │ │ │ │ + vstr s28, [sp, #176] @ 0xb0 │ │ │ │ + vstr s11, [sp, #180] @ 0xb4 │ │ │ │ + vsub.f32 s11, s1, s15 │ │ │ │ + vadd.f32 s15, s15, s1 │ │ │ │ + ldr r7, [sp, #92] @ 0x5c │ │ │ │ + vsub.f32 s3, s11, s5 │ │ │ │ + vadd.f32 s11, s11, s5 │ │ │ │ + vmul.f32 s5, s11, s31 │ │ │ │ + vsub.f32 s11, s12, s6 │ │ │ │ + vmul.f32 s17, s3, s31 │ │ │ │ + vsub.f32 s12, s11, s7 │ │ │ │ + vadd.f32 s16, s11, s7 │ │ │ │ + vsub.f32 s11, s10, s15 │ │ │ │ + vadd.f32 s10, s10, s15 │ │ │ │ + vstr s17, [sp, #76] @ 0x4c │ │ │ │ + vstr s5, [sp, #80] @ 0x50 │ │ │ │ vstr s16, [sp, #184] @ 0xb8 │ │ │ │ - vstr s18, [sp, #192] @ 0xc0 │ │ │ │ - vldr s2, [r2] │ │ │ │ - movs r2, #60 @ 0x3c │ │ │ │ - mul.w r2, r2, r8 │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ + vmul.f32 s10, s10, s31 │ │ │ │ + vmul.f32 s16, s11, s31 │ │ │ │ + vstr s16, [sp, #84] @ 0x54 │ │ │ │ + vstr s10, [sp, #88] @ 0x58 │ │ │ │ + vldr s10, [r0] │ │ │ │ + add r0, r1 │ │ │ │ vldr s15, [r0] │ │ │ │ - movs r0, #28 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mul.w r2, r0, r8 │ │ │ │ - vadd.f32 s3, s2, s15 │ │ │ │ - vsub.f32 s2, s2, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - mul.w r0, r7, r0 │ │ │ │ - vsub.f32 s1, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s8, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s14, [r1] │ │ │ │ - movs r1, #12 │ │ │ │ - vadd.f32 s9, s13, s14 │ │ │ │ - vsub.f32 s13, s13, s14 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mul.w r2, r1, r8 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vsub.f32 s0, s8, s14 │ │ │ │ - vadd.f32 s8, s8, s14 │ │ │ │ - vadd.f32 s29, s3, s9 │ │ │ │ - vsub.f32 s9, s3, s9 │ │ │ │ - vldr s14, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s7, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vsub.f32 s21, s2, s0 │ │ │ │ - vadd.f32 s28, s1, s13 │ │ │ │ - vldr s12, [r1] │ │ │ │ - mul.w r1, r9, r8 │ │ │ │ - mov.w r9, #44 @ 0x2c │ │ │ │ - vsub.f32 s25, s1, s13 │ │ │ │ - vadd.f32 s0, s2, s0 │ │ │ │ - vstr s29, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s5, s14, s12 │ │ │ │ - vsub.f32 s14, s14, s12 │ │ │ │ - vldr s12, [r2] │ │ │ │ - add.w r2, fp, r1 │ │ │ │ - add r1, sl │ │ │ │ - vstr s21, [sp, #64] @ 0x40 │ │ │ │ - vstr s28, [sp, #76] @ 0x4c │ │ │ │ - vldr s10, [r2] │ │ │ │ - mul.w r2, r9, r8 │ │ │ │ - vldr s4, [r1] │ │ │ │ - vsub.f32 s6, s7, s12 │ │ │ │ - add.w r5, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vadd.f32 s7, s7, s12 │ │ │ │ - vstr s25, [sp, #72] @ 0x48 │ │ │ │ - vstr s0, [sp, #68] @ 0x44 │ │ │ │ - vadd.f32 s0, s15, s8 │ │ │ │ - vldr s11, [r5] │ │ │ │ - vsub.f32 s15, s15, s8 │ │ │ │ - vldr s16, [r2] │ │ │ │ - mov.w r2, r8, lsl #2 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vadd.f32 s12, s10, s11 │ │ │ │ - vsub.f32 s10, s10, s11 │ │ │ │ - vsub.f32 s11, s4, s16 │ │ │ │ - vadd.f32 s4, s4, s16 │ │ │ │ - vstr s0, [sp, #88] @ 0x58 │ │ │ │ - vadd.f32 s13, s5, s12 │ │ │ │ - vsub.f32 s8, s12, s5 │ │ │ │ - vadd.f32 s21, s7, s4 │ │ │ │ - vsub.f32 s7, s7, s4 │ │ │ │ - vadd.f32 s4, s10, s11 │ │ │ │ - vsub.f32 s11, s10, s11 │ │ │ │ - vstr s13, [sp, #84] @ 0x54 │ │ │ │ - vsub.f32 s17, s29, s13 │ │ │ │ - vsub.f32 s19, s9, s7 │ │ │ │ - vadd.f32 s9, s9, s7 │ │ │ │ - vsub.f32 s7, s6, s14 │ │ │ │ - vadd.f32 s14, s14, s6 │ │ │ │ - vstr s21, [sp, #92] @ 0x5c │ │ │ │ - vsub.f32 s13, s0, s21 │ │ │ │ - vsub.f32 s12, s15, s8 │ │ │ │ + add.w r0, sl, r8 │ │ │ │ + vldr s28, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vadd.f32 s25, s10, s15 │ │ │ │ + vsub.f32 s10, s10, s15 │ │ │ │ + vldr s15, [r0] │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vsub.f32 s16, s28, s15 │ │ │ │ + vadd.f32 s28, s28, s15 │ │ │ │ + add r9, r0 │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ + add.w r0, fp, r9 │ │ │ │ + add r9, sl │ │ │ │ + vldr s6, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vldr s15, [r0] │ │ │ │ + mov.w r0, r7, lsl #2 │ │ │ │ + mov.w r7, #116 @ 0x74 │ │ │ │ + vldr s11, [r9] │ │ │ │ + add r9, r1 │ │ │ │ + add.w r4, fp, r0 │ │ │ │ + add r0, sl │ │ │ │ + vldr s3, [r4] │ │ │ │ + add r4, r1 │ │ │ │ + vadd.f32 s2, s6, s15 │ │ │ │ + vsub.f32 s6, s6, s15 │ │ │ │ + vldr s15, [r9] │ │ │ │ + vsub.f32 s5, s11, s15 │ │ │ │ + vadd.f32 s11, s11, s15 │ │ │ │ + vldr s15, [r4] │ │ │ │ + vadd.f32 s29, s16, s6 │ │ │ │ + vsub.f32 s16, s16, s6 │ │ │ │ + vadd.f32 s20, s3, s15 │ │ │ │ + vsub.f32 s3, s3, s15 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, r1 │ │ │ │ + vsub.f32 s6, s10, s5 │ │ │ │ + vstr s29, [sp, #92] @ 0x5c │ │ │ │ + ldr r1, [sp, #304] @ 0x130 │ │ │ │ + vldr s8, [r0] │ │ │ │ + mul.w r0, r7, r1 │ │ │ │ + vstr s6, [sp, #100] @ 0x64 │ │ │ │ + mul.w r7, r7, ip │ │ │ │ + add.w r1, fp, r0 │ │ │ │ + vsub.f32 s7, s15, s8 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ - vsub.f32 s10, s11, s14 │ │ │ │ - vsub.f32 s3, s7, s4 │ │ │ │ - vadd.f32 s11, s11, s14 │ │ │ │ - vadd.f32 s7, s7, s4 │ │ │ │ - vmul.f32 s10, s10, s31 │ │ │ │ - vmul.f32 s25, s3, s31 │ │ │ │ - vmul.f32 s28, s7, s31 │ │ │ │ - vmul.f32 s14, s11, s31 │ │ │ │ - vstr s10, [sp, #104] @ 0x68 │ │ │ │ - vldr s10, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vstr s28, [sp, #100] @ 0x64 │ │ │ │ - vstr s14, [sp, #108] @ 0x6c │ │ │ │ - vldr s28, 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r2, r1, r8 │ │ │ │ - mul.w r1, r7, r1 │ │ │ │ - add.w r5, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vsub.f32 s5, s11, s14 │ │ │ │ - vadd.f32 s11, s11, s14 │ │ │ │ - vldr s4, [r5] │ │ │ │ - add r5, r3 │ │ │ │ - vadd.f32 s18, s10, s5 │ │ │ │ - vldr s14, [r5] │ │ │ │ - vadd.f32 s20, s4, s14 │ │ │ │ - vsub.f32 s4, s4, s14 │ │ │ │ - vldr s14, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vstr s18, [sp, #116] @ 0x74 │ │ │ │ - vldr s8, [r2] │ │ │ │ - movs r2, #116 @ 0x74 │ │ │ │ - mul.w r6, r2, r8 │ │ │ │ - vsub.f32 s7, s14, s8 │ │ │ │ - vadd.f32 s14, s14, s8 │ │ │ │ - mul.w r2, r7, r2 │ │ │ │ - add.w r3, fp, r6 │ │ │ │ - add r6, sl │ │ │ │ - vldr s8, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - mul.w r5, r3, r8 │ │ │ │ - add.w r3, fp, r5 │ │ │ │ - add r5, sl │ │ │ │ - vldr s2, [r3] │ │ │ │ - movs r3, #112 @ 0x70 │ │ │ │ - vldr s16, [r5] │ │ │ │ - movs r5, #88 @ 0x58 │ │ │ │ - vadd.f32 s1, s8, s2 │ │ │ │ - vsub.f32 s8, s8, s2 │ │ │ │ - vldr s2, [r6] │ │ │ │ - mul.w r5, r7, r5 │ │ │ │ - add.w r6, ip, r5 │ │ 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#20] │ │ │ │ - vsub.f32 s3, s8, s1 │ │ │ │ + vadd.f32 s19, s1, s12 │ │ │ │ + vsub.f32 s2, s8, s0 │ │ │ │ + vsub.f32 s12, s12, s1 │ │ │ │ + vadd.f32 s8, s8, s0 │ │ │ │ + vldr s0, [sp] │ │ │ │ + vldr s1, [sp, #16] │ │ │ │ + vldr s4, [sp, #184] @ 0xb8 │ │ │ │ + vsub.f32 s1, s0, s1 │ │ │ │ + vsub.f32 s0, s9, s13 │ │ │ │ + vadd.f32 s13, s13, s9 │ │ │ │ + vmul.f32 s9, s15, s30 │ │ │ │ + vmul.f32 s15, s15, s27 │ │ │ │ + vmul.f32 s0, s0, s31 │ │ │ │ + vnmls.f32 s9, s11, s27 │ │ │ │ + vmul.f32 s13, s13, s31 │ │ │ │ + vmla.f32 s15, s11, s30 │ │ │ │ + vmul.f32 s11, s4, s30 │ │ │ │ + vsub.f32 s20, s1, s0 │ │ │ │ + vadd.f32 s1, s1, s0 │ │ │ │ + vsub.f32 s0, s3, s19 │ │ │ │ + vadd.f32 s3, s3, s19 │ │ │ │ + vldr s19, [sp, #132] @ 0x84 │ │ │ │ + vstr s0, [r0] │ │ │ │ + vsub.f32 s0, s1, s8 │ │ │ │ vadd.f32 s8, s8, s1 │ │ │ │ - vsub.f32 s2, s20, s2 │ │ │ │ - vldr s1, [sp, #48] @ 0x30 │ │ │ │ - vldr s20, [sp, #60] @ 0x3c │ │ │ │ - vsub.f32 s1, s20, s1 │ │ │ │ - vmul.f32 s1, s1, s31 │ │ │ │ - vsub.f32 s20, s2, s1 │ │ │ │ - vadd.f32 s2, s2, s1 │ │ │ │ - vsub.f32 s1, s4, s19 │ │ │ │ - vadd.f32 s4, s4, s19 │ │ │ │ - vstr s1, [r6] │ │ │ │ - vsub.f32 s1, s2, s8 │ │ │ │ - vadd.f32 s8, s8, s2 │ │ │ │ - movs r6, #56 @ 0x38 │ │ │ │ - vstr s1, [r5] │ │ │ │ - add.w r5, ip, r4 │ │ │ │ - add r4, lr │ │ │ │ - vstr s4, [r5] │ │ │ │ - movs r5, #120 @ 0x78 │ │ │ │ - vstr s8, [r4] │ │ │ │ + vldr s1, [sp, #16] │ │ │ │ + vstr s0, [r1] │ │ │ │ + mov.w r1, r4, lsl #3 │ │ │ │ + vldr s0, [sp] │ │ │ │ + add.w r0, r2, r1 │ │ │ │ + add r1, r3 │ │ │ │ + vstr s3, [r0] │ │ │ │ + vstr s8, [r1] │ │ │ │ + mov.w r1, ip, lsl #4 │ │ │ │ vsub.f32 s8, s20, s12 │ │ │ │ vadd.f32 s12, s12, s20 │ │ │ │ - vmul.f32 s4, s14, s30 │ │ │ │ - mul.w r4, r5, r7 │ │ │ │ - vmul.f32 s14, s14, s27 │ │ │ │ - vmla.f32 s14, s11, s30 │ │ │ │ - add.w r5, lr, r4 │ │ │ │ - add r4, ip │ │ │ │ - vnmls.f32 s4, s11, s27 │ │ │ │ + vldr s20, [sp, #108] @ 0x6c │ │ │ │ + sub.w lr, r1, ip │ │ │ │ + mov.w r0, lr, lsl #3 │ │ │ │ + mov.w lr, lr, lsl #2 │ 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│ - vadd.f32 s11, s14, s15 │ │ │ │ - vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [sp, #20] │ │ │ │ - vadd.f32 s9, s20, s14 │ │ │ │ - vldr s20, [sp, #56] @ 0x38 │ │ │ │ - vldr s14, [sp, #44] @ 0x2c │ │ │ │ - vadd.f32 s14, s14, s20 │ │ │ │ - vldr s20, [sp, #132] @ 0x84 │ │ │ │ - vmul.f32 s14, s14, s31 │ │ │ │ - vsub.f32 s4, s9, s14 │ │ │ │ - vadd.f32 s14, s9, s14 │ │ │ │ - vsub.f32 s9, s7, s11 │ │ │ │ - vadd.f32 s7, s7, s11 │ │ │ │ - vstr s9, [r5] │ │ │ │ - vsub.f32 s9, s14, s8 │ │ │ │ - vadd.f32 s8, s8, s14 │ │ │ │ - vsub.f32 s14, s4, s15 │ │ │ │ - vadd.f32 s15, s15, s4 │ │ │ │ - vldr s4, [sp, #144] @ 0x90 │ │ │ │ - vstr s9, [r4] │ │ │ │ - lsls r4, r7, #3 │ │ │ │ - add.w r5, ip, r4 │ │ │ │ - add r4, lr │ │ │ │ - vadd.f32 s9, s17, s13 │ │ │ │ - vsub.f32 s13, s17, s13 │ │ │ │ - vldr s17, [sp, #176] @ 0xb0 │ │ │ │ + vsub.f32 s8, s7, s2 │ │ │ │ + vadd.f32 s7, s7, s2 │ │ │ │ + vldr s2, [sp, #120] @ 0x78 │ │ │ │ + vstr s8, [r0] │ │ │ │ + mov.w r0, ip, lsl #3 │ │ │ │ + sub.w r6, r0, ip │ │ │ │ + mov.w r5, r6, lsl #3 │ │ │ │ + add.w r8, r3, r5 │ │ │ │ + add r5, r2 │ │ │ │ + vstr s12, [r8] │ │ │ │ + vadd.f32 s12, s14, s13 │ │ │ │ + vsub.f32 s14, s14, s13 │ │ │ │ vstr s7, [r5] │ │ │ │ - vstr s8, [r4] │ │ │ │ - movs r4, #104 @ 0x68 │ │ │ │ - mul.w r4, r7, r4 │ │ │ │ - add.w r5, lr, r4 │ │ │ │ - add r4, ip │ │ │ │ - vstr s14, [r5] │ │ │ │ - vsub.f32 s14, s12, s3 │ │ │ │ - vadd.f32 s12, s12, s3 │ │ │ │ - vldr s3, [sp, #148] @ 0x94 │ │ │ │ - vstr s14, [r4] │ │ │ │ - movs r4, #40 @ 0x28 │ │ │ │ - vsub.f32 s14, s19, s4 │ │ │ │ - mul.w r4, r4, r7 │ │ │ │ - add.w r5, lr, r4 │ │ │ │ - add r4, ip │ │ │ │ + add.w r5, r0, ip │ │ │ │ + vldr s7, [sp, #180] @ 0xb4 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + add.w r8, r2, r5 │ │ │ │ + add r5, r3 │ │ │ │ + vmul.f32 s13, s7, s30 │ │ │ │ + vnmls.f32 s11, s7, s27 │ │ │ │ + vadd.f32 s7, s0, s1 │ │ │ │ + vldr s0, [sp, #36] @ 0x24 │ │ │ │ + vmla.f32 s13, s4, s27 │ │ │ │ + vsub.f32 s8, s9, s13 │ │ │ │ + vadd.f32 s13, s9, s13 │ │ │ │ + vadd.f32 s9, s15, s11 │ │ │ │ + vsub.f32 s11, s11, s15 │ │ │ │ + vldr s15, [sp, #44] @ 0x2c │ │ │ │ + vadd.f32 s15, s0, s15 │ │ │ │ + vsub.f32 s0, s17, s10 │ │ │ │ + vadd.f32 s10, s17, s10 │ │ │ │ + vmul.f32 s15, s15, s31 │ │ │ │ + vsub.f32 s4, s7, s15 │ │ │ │ + vadd.f32 s15, s7, s15 │ │ │ │ + vsub.f32 s7, s12, s9 │ │ │ │ + vadd.f32 s12, s12, s9 │ │ │ │ + vldr s9, [sp, #172] @ 0xac │ │ │ │ + vstr s7, [r8] │ │ │ │ + vsub.f32 s7, s15, s13 │ │ │ │ + vadd.f32 s13, s13, s15 │ │ │ │ + vsub.f32 s15, s4, s11 │ │ │ │ + vadd.f32 s11, s11, s4 │ │ │ │ + vldr s4, [sp, #112] @ 0x70 │ │ │ │ + vstr s7, [r5] │ │ │ │ + add.w r5, r2, r0 │ │ │ │ + add r0, r3 │ │ │ │ + vstr s12, [r5] │ │ │ │ + vstr s13, [r0] │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + vsub.f32 s13, s20, s2 │ │ │ │ + mul.w r0, r0, ip │ │ │ │ + add.w r5, r3, r0 │ │ │ │ + add r0, r2 │ │ │ │ vstr s15, [r5] │ │ │ │ - vstr s12, [r4] │ │ │ │ - movs r4, #80 @ 0x50 │ │ │ │ - vldr s12, [sp, #52] @ 0x34 │ │ │ │ - mul.w r4, r7, r4 │ │ │ │ - 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│ │ vsub.f32 s15, s7, s25 │ │ │ │ - vldr s7, [sp, #64] @ 0x40 │ │ │ │ + vldr s7, [sp, #48] @ 0x30 │ │ │ │ vmul.f32 s9, s15, s22 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ vmla.f32 s9, s13, s26 │ │ │ │ vnmls.f32 s15, s13, s22 │ │ │ │ - vsub.f32 s13, s7, s3 │ │ │ │ - vldr s7, [sp, #76] @ 0x4c │ │ │ │ - vsub.f32 s7, s7, s2 │ │ │ │ + vsub.f32 s13, s7, s2 │ │ │ │ + vldr s7, [sp, #84] @ 0x54 │ │ │ │ + vldr s2, [sp, #148] @ 0x94 │ │ │ │ + vsub.f32 s7, s18, s7 │ │ │ │ vmul.f32 s12, s7, s26 │ │ │ │ vnmls.f32 s12, s13, s22 │ │ │ │ vmul.f32 s13, s13, s26 │ │ │ │ vmla.f32 s13, s7, s22 │ │ │ │ vadd.f32 s7, s9, s12 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ vsub.f32 s6, s8, s7 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ - vstr s6, [r5] │ │ │ │ - add.w r5, ip, r0 │ │ │ │ - add r0, lr │ │ │ │ - vstr s8, [r5] │ │ │ │ + vstr s6, [r9] │ │ │ │ + add.w r9, r2, r6 │ │ │ │ + add r6, r3 │ │ │ │ + vldr s6, [sp, #80] @ 0x50 │ │ │ │ + vstr s8, [r9] │ │ │ │ vadd.f32 s8, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vsub.f32 s7, s11, s8 │ │ │ │ vadd.f32 s11, s11, s8 │ │ │ │ + vldr s8, [sp, #24] │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vstr s7, [r4] │ │ │ │ - mul.w r4, r3, r7 │ │ │ │ - vstr s11, [r0] │ │ │ │ + vsub.f32 s15, s3, s17 │ │ │ │ + vstr s7, [r8] │ │ │ │ + vstr s11, [r6] │ │ │ │ vsub.f32 s11, s10, s12 │ │ │ │ - add.w r0, lr, r4 │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ - add r4, ip │ │ │ │ - vstr s11, [r0] │ │ │ │ - mul.w r0, r3, r7 │ │ │ │ - vldr s3, [sp, #168] @ 0xa8 │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - add.w r5, lr, r0 │ │ │ │ - add r0, ip │ │ │ │ - vldr s20, [sp, #140] @ 0x8c │ │ │ │ - vldr s17, [sp, #188] @ 0xbc │ │ │ │ - mul.w r3, r7, r3 │ │ │ │ - vstr s10, [r5] │ │ │ │ - vstr s13, [r4] │ │ │ │ - vstr s14, [r0] │ │ │ │ - vsub.f32 s15, s3, s17 │ │ │ │ - vldr s14, [sp, #32] │ │ │ │ - movs r0, #84 @ 0x54 │ │ │ │ - vldr s18, [sp, #192] @ 0xc0 │ │ │ │ - vldr s2, [sp, #172] @ 0xac │ │ │ │ - vsub.f32 s14, s20, s14 │ │ │ │ - vldr s13, [sp, #12] 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[r4] │ │ │ │ + vstr s6, [r6] │ │ │ │ + add.w r6, r2, r5 │ │ │ │ + add r5, r3 │ │ │ │ + vstr s8, [r6] │ │ │ │ vadd.f32 s8, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ + mov.w r6, #52 @ 0x34 │ │ │ │ vsub.f32 s7, s11, s8 │ │ │ │ vadd.f32 s11, s11, s8 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vadd.f32 s15, s2, s18 │ │ │ │ - vldr s18, [sp, #116] @ 0x74 │ │ │ │ vstr s7, [r0] │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ - vstr s11, [r1] │ │ │ │ + add.w r0, r3, r7 │ │ │ │ + add r7, r2 │ │ │ │ + vstr s11, [r5] │ │ │ │ vsub.f32 s11, s10, s12 │ │ │ │ - add.w r1, lr, r2 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ - add r2, ip │ │ │ │ - vldr s12, [sp, #32] │ │ │ │ - vstr s11, [r1] │ │ │ │ - add.w r1, lr, r3 │ │ │ │ - add r3, ip │ │ │ │ - vldr s11, [sp, #40] @ 0x28 │ │ │ │ - vstr s10, [r1] │ │ │ │ - vmul.f32 s10, s9, s22 │ │ │ │ - vstr s13, [r2] │ │ │ │ - vstr s14, [r3] │ │ │ │ - vadd.f32 s14, s20, s12 │ │ │ │ vadd.f32 s12, s3, s17 │ │ │ │ - movs r3, #68 @ 0x44 │ │ │ │ - vadd.f32 s13, s14, s15 │ │ │ │ - vsub.f32 s15, s14, s15 │ │ │ │ - vldr s14, [sp, #12] │ │ │ │ - mul.w r3, r7, r3 │ │ │ │ - add.w r2, ip, r3 │ │ │ │ - add r3, lr │ │ │ │ + vstr s11, [r0] │ │ │ │ + mul.w r0, r6, ip │ │ │ │ + add.w r5, r3, r0 │ │ │ │ + add r0, r2 │ │ │ │ + vstr s10, [r5] │ │ │ │ + vstr s13, [r7] │ │ │ │ + vldr s8, [sp, #24] │ │ │ │ + vstr s14, [r0] │ │ │ │ + add.w r0, r2, r1 │ │ │ │ + add r1, r3 │ │ │ │ + vldr s14, [sp, #4] │ │ │ │ + ldr r5, [sp, #16] │ │ │ │ + vldr s11, [sp, #32] │ │ │ │ + vadd.f32 s15, s14, s8 │ │ │ │ + vadd.f32 s14, s2, s19 │ │ │ │ + vldr s10, [sp, #96] @ 0x60 │ │ │ │ + vldr s16, [sp, #80] @ 0x50 │ │ │ │ + vldr s2, [sp, #56] @ 0x38 │ │ │ │ + vadd.f32 s13, s15, s14 │ │ │ │ + vsub.f32 s15, s15, s14 │ │ │ │ + vldr s14, [sp, #8] │ │ │ │ + vldr s8, [sp, #52] @ 0x34 │ │ │ │ + vldr s19, [sp, #88] @ 0x58 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ + vadd.f32 s8, s8, s19 │ │ │ │ vsub.f32 s11, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vadd.f32 s12, s18, s28 │ │ │ │ - vldr s28, [sp, #100] @ 0x64 │ │ │ │ + vadd.f32 s12, s10, s28 │ │ │ │ + vmul.f32 s10, s9, s22 │ │ │ │ vmla.f32 s10, s12, s26 │ │ │ │ vmul.f32 s12, s12, s22 │ │ │ │ vnmls.f32 s12, s9, s26 │ │ │ │ - vldr s9, [sp, #68] @ 0x44 │ │ │ │ - vadd.f32 s8, s9, s0 │ │ │ │ - vldr s9, [sp, #72] @ 0x48 │ │ │ │ - vadd.f32 s9, s9, s28 │ │ │ │ + vadd.f32 s9, s2, s16 │ │ │ │ + vldr s2, [sp, #76] @ 0x4c │ │ │ │ + vldr s16, [sp, #84] @ 0x54 │ │ │ │ vmul.f32 s7, s9, s22 │ │ │ │ vmul.f32 s9, s9, s26 │ │ │ │ - vmla.f32 s9, s8, s22 │ │ │ │ vnmls.f32 s7, s8, s26 │ │ │ │ + vmla.f32 s9, s8, s22 │ │ │ │ vadd.f32 s8, s10, s7 │ │ │ │ vsub.f32 s7, s7, s10 │ │ │ │ + vadd.f32 s10, s18, s16 │ │ │ │ vsub.f32 s6, s13, s8 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ - vstr s6, [r2] │ │ │ │ - lsls r2, r7, #2 │ │ │ │ - add.w r1, ip, r2 │ │ │ │ - add r2, lr │ │ │ │ - vldr s10, [sp, #16] │ │ │ │ - vldr s6, [sp, #28] │ │ │ │ - vstr s13, [r1] │ │ │ │ + vstr s6, [r0] │ │ │ │ + add.w r0, r2, r5 │ │ │ │ + vldr s6, [sp, #20] │ │ │ │ + vstr s13, [r0] │ │ │ │ vadd.f32 s13, s12, s9 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ - vldr s2, [sp, #104] @ 0x68 │ │ │ │ - vldr s3, [sp, #96] @ 0x60 │ │ │ │ vsub.f32 s8, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - vstr s8, [r3] │ │ │ │ - vstr s14, [r2] │ │ │ │ - movs r2, #100 @ 0x64 │ │ │ │ + vldr s13, [sp, #28] │ │ │ │ + vstr s8, [r1] │ │ │ │ + add.w r1, r3, r5 │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ + vstr s14, [r1] │ │ │ │ + mov.w r1, #100 @ 0x64 │ │ │ │ vsub.f32 s14, s11, s7 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ - vldr s8, [sp, #36] @ 0x24 │ │ │ │ - mul.w r2, r7, r2 │ │ │ │ - add.w r3, lr, r2 │ │ │ │ - add r2, ip │ │ │ │ - vstr s14, [r3] │ │ │ │ - mul.w r3, r0, r7 │ │ │ │ + mul.w r1, r1, ip │ │ │ │ + add.w r0, r3, r1 │ │ │ │ + add r1, r2 │ │ │ │ + vstr s14, [r0] │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - add.w r1, lr, r3 │ │ │ │ - add r3, ip │ │ │ │ - vadd.f32 s12, s19, s8 │ │ │ │ - vstr s11, [r1] │ │ │ │ - vadd.f32 s11, s10, s6 │ │ │ │ - vstr s14, [r2] │ │ │ │ - movs r2, #76 @ 0x4c │ │ │ │ - vstr s15, [r3] │ │ │ │ - vadd.f32 s15, s4, s16 │ │ │ │ - vldr s6, [sp, #120] @ 0x78 │ │ │ │ - movs r1, #12 │ │ │ │ - vldr s16, [sp, #112] @ 0x70 │ │ │ │ - mul.w r2, r7, r2 │ │ │ │ + mov.w r0, r5, lsl #2 │ │ │ │ + vadd.f32 s12, s20, s13 │ │ │ │ + add.w r5, r3, r0 │ │ │ │ + add r0, r2 │ │ │ │ + vstr s11, [r5] │ │ │ │ + mov.w r5, #44 @ 0x2c │ │ │ │ + vstr s14, [r1] │ │ │ │ + mov.w r1, #76 @ 0x4c │ │ │ │ + vstr s15, [r0] │ │ │ │ + vadd.f32 s15, s4, s0 │ │ │ │ + vldr s14, [sp, #92] @ 0x5c │ │ │ │ + mul.w r1, r1, ip │ │ │ │ + add.w r0, r2, r1 │ │ │ │ + add r1, r3 │ │ │ │ vadd.f32 s9, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ + vldr s15, [sp, #12] │ │ │ │ + vadd.f32 s14, s14, s29 │ │ │ │ + vadd.f32 s11, s15, s6 │ │ │ │ + vldr s6, [sp, #100] @ 0x64 │ │ │ │ vadd.f32 s15, s5, s1 │ │ │ │ - vadd.f32 s14, s16, s29 │ │ │ │ - add.w r3, ip, r2 │ │ │ │ - add r2, lr │ │ │ │ vsub.f32 s8, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vadd.f32 s15, s6, s25 │ │ │ │ vmul.f32 s7, s15, s23 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ vmla.f32 s7, s14, s24 │ │ │ │ vmov.f32 s13, s15 │ │ │ │ - vldr s15, [sp, #64] @ 0x40 │ │ │ │ - vadd.f32 s15, s15, s3 │ │ │ │ + vldr s15, [sp, #48] @ 0x30 │ │ │ │ vnmls.f32 s13, s14, s23 │ │ │ │ - vldr s14, [sp, #76] @ 0x4c │ │ │ │ - vadd.f32 s10, s14, s2 │ │ │ │ vmul.f32 s14, s10, s24 │ │ │ │ + vadd.f32 s15, s15, s2 │ │ │ │ vnmls.f32 s14, s15, s23 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ vmla.f32 s15, s10, s23 │ │ │ │ vadd.f32 s10, s7, s14 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ vsub.f32 s6, s9, s10 │ │ │ │ vadd.f32 s9, s9, s10 │ │ │ │ vadd.f32 s10, s13, s15 │ │ │ │ vsub.f32 s15, s13, s15 │ │ │ │ - vstr s6, [r3] │ │ │ │ - mul.w r3, r1, r7 │ │ │ │ - add.w r1, ip, r3 │ │ │ │ - add r3, lr │ │ │ │ - vstr s9, [r1] │ │ │ │ + vstr s6, [r0] │ │ │ │ + add.w r0, r2, r4 │ │ │ │ + add r4, r3 │ │ │ │ + vstr s9, [r0] │ │ │ │ vsub.f32 s9, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ - vstr s9, [r2] │ │ │ │ - vstr s11, [r3] │ │ │ │ - movs r3, #108 @ 0x6c │ │ │ │ + vstr s9, [r1] │ │ │ │ + vstr s11, [r4] │ │ │ │ + mov.w r4, #108 @ 0x6c │ │ │ │ vsub.f32 s11, s8, s14 │ │ │ │ vadd.f32 s8, s8, s14 │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ + mul.w r0, r4, ip │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - mul.w r2, r3, r7 │ │ │ │ - add.w r3, lr, r2 │ │ │ │ - add r2, ip │ │ │ │ - vstr s11, [r3] │ │ │ │ - mul.w r3, r9, r7 │ │ │ │ - add.w r1, lr, r3 │ │ │ │ - add r3, ip │ │ │ │ - vstr s8, [r1] │ │ │ │ - vstr s14, [r2] │ │ │ │ - vstr s12, [r3] │ │ │ │ - ldr r3, [sp, #196] @ 0xc4 │ │ │ │ - add fp, r3 │ │ │ │ - add sl, r3 │ │ │ │ - ldr r3, [sp, #200] @ 0xc8 │ │ │ │ - add ip, r3 │ │ │ │ - add lr, r3 │ │ │ │ - ldr r3, [sp, #204] @ 0xcc │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - eors r7, r3 │ │ │ │ - ldr r3, [sp, #320] @ 0x140 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #320] @ 0x140 │ │ │ │ - bne.w 1cfb0 │ │ │ │ - add sp, #212 @ 0xd4 │ │ │ │ + add.w r1, r3, r0 │ │ │ │ + add r0, r2 │ │ │ │ + vstr s11, [r1] │ │ │ │ + mul.w r1, r5, ip │ │ │ │ + add.w r4, r3, r1 │ │ │ │ + add r1, r2 │ │ │ │ + vstr s8, [r4] │ │ │ │ + vstr s14, [r0] │ │ │ │ + vstr s12, [r1] │ │ │ │ + ldr r1, [sp, #188] @ 0xbc │ │ │ │ + ldr r0, [sp, #196] @ 0xc4 │ │ │ │ + add fp, r1 │ │ │ │ + add sl, r1 │ │ │ │ + ldr r1, [sp, #192] @ 0xc0 │ │ │ │ + eor.w ip, ip, r0 │ │ │ │ + add r2, r1 │ │ │ │ + add r3, r1 │ │ │ │ + ldr r1, [sp, #304] @ 0x130 │ │ │ │ + eor.w r1, r1, r0 │ │ │ │ + str r1, [sp, #304] @ 0x130 │ │ │ │ + ldr r1, [sp, #312] @ 0x138 │ │ │ │ + subs r1, #1 │ │ │ │ + str r1, [sp, #312] @ 0x138 │ │ │ │ + bne.w 1e934 │ │ │ │ + add sp, #204 @ 0xcc │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0001dcec : │ │ │ │ - ldr r2, [pc, #8] @ (1dcf8 ) │ │ │ │ - ldr r1, [pc, #12] @ (1dcfc ) │ │ │ │ +0001f6c4 : │ │ │ │ + ldr r2, [pc, #8] @ (1f6d0 ) │ │ │ │ + ldr r1, [pc, #12] @ (1f6d4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - add r6, pc, #368 @ (adr r6, 1de6c ) │ │ │ │ - movs r5, r1 │ │ │ │ - bl 261cfe │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r2 │ │ │ │ - mov r5, r3 │ │ │ │ + cmp r4, #132 @ 0x84 │ │ │ │ + movs r6, r1 │ │ │ │ + bl 1ff6d6 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r0 │ │ │ │ + mov r0, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #476 @ 0x1dc │ │ │ │ - ldr r3, [pc, #96] @ (1dd70 ) │ │ │ │ - ldr r2, [sp, #584] @ 0x248 │ │ │ │ - add r3, pc │ │ │ │ - ldrd r7, ip, [sp, #576] @ 0x240 │ │ │ │ + sub sp, #484 @ 0x1e4 │ │ │ │ + ldrd r8, r2, [sp, #588] @ 0x24c │ │ │ │ + ldr r3, [pc, #96] @ (1f760 ) │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 1fb9c │ │ │ │ - ldr r2, [sp, #588] @ 0x24c │ │ │ │ - mov r6, r0 │ │ │ │ - mov lr, r1 │ │ │ │ - vldr s21, [pc, #44] @ 1dd54 │ │ │ │ - vldr s28, [pc, #44] @ 1dd58 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #460] @ 0x1cc │ │ │ │ - ldr r2, [sp, #592] @ 0x250 │ │ │ │ - vldr s30, [pc, #40] @ 1dd5c │ │ │ │ - vldr s29, [pc, #40] @ 1dd60 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #464] @ 0x1d0 │ │ │ │ - ldr r2, [pc, #52] @ (1dd74 ) │ │ │ │ - vldr s27, [pc, #32] @ 1dd64 │ │ │ │ - vldr s31, [pc, #32] @ 1dd68 │ │ │ │ - vldr s24, [pc, #32] @ 1dd6c │ │ │ │ + add r3, pc │ │ │ │ + ble.w 21678 │ │ │ │ + vldr s21, [pc, #60] @ 1f744 │ │ │ │ + ldr r2, [sp, #596] @ 0x254 │ │ │ │ + vldr s28, [pc, #56] @ 1f748 │ │ │ │ + vldr s30, [pc, #56] @ 1f74c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s29, [pc, #52] @ 1f750 │ │ │ │ + str r2, [sp, #468] @ 0x1d4 │ │ │ │ + vldr s27, [pc, #52] @ 1f754 │ │ │ │ + ldr r2, [sp, #600] @ 0x258 │ │ │ │ + vldr s31, [pc, #48] @ 1f758 │ │ │ │ + vldr s24, [pc, #48] @ 1f75c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + ldr.w sl, [sp, #584] @ 0x248 │ │ │ │ + str r2, [sp, #472] @ 0x1d8 │ │ │ │ + ldr r2, [pc, #44] @ (1f764 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #468] @ 0x1d4 │ │ │ │ - b.n 1dd78 │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ + mov r3, r1 │ │ │ │ + str r2, [sp, #476] @ 0x1dc │ │ │ │ + b.n 1f768 │ │ │ │ + nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - blt.n 1ddd2 │ │ │ │ + blt.n 1f7c2 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ - lsrs r2, r4, #26 │ │ │ │ + str r4, [sp, #720] @ 0x2d0 │ │ │ │ movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r3, r7, #7 │ │ │ │ - vldr s1, [r6] │ │ │ │ - adds r2, r6, r3 │ │ │ │ - vldr s2, [lr] │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ - movs r4, #240 @ 0xf0 │ │ │ │ - mov.w r9, #112 @ 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- vldr s7, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ - vadd.f32 s3, s14, s15 │ │ │ │ + vstr s12, [sp, #84] @ 0x54 │ │ │ │ + vadd.f32 s4, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mul.w r2, r1, r7 │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, r1, lsl #3 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w lr, fp, r7 │ │ │ │ + add r7, r3 │ │ │ │ + vldr s13, [lr] │ │ │ │ + add lr, r2 │ │ │ │ vadd.f32 s6, s7, s15 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s9, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mul.w r1, r0, r7 │ │ │ │ + vldr s15, [lr] │ │ │ │ + mul.w lr, r4, sl │ │ │ │ + mov.w r4, #104 @ 0x68 │ │ │ │ + vstr s18, [sp, #88] @ 0x58 │ │ │ │ + vldr s9, [r7] │ │ │ │ + add r7, r2 │ │ │ │ vadd.f32 s0, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - adds r2, r6, r1 │ │ │ │ - add r1, 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s12, s12, s7 │ │ │ │ + vldr s11, [r4] │ │ │ │ + mul.w r4, r6, sl │ │ │ │ + vldr s12, [r5] │ │ │ │ + add.w r6, fp, r4 │ │ │ │ + add r4, r3 │ │ │ │ + vldr s5, [r6] │ │ │ │ + mov.w r6, #100 @ 0x64 │ │ │ │ + vldr s7, [r4] │ │ │ │ + mov.w r4, r9, lsl #3 │ │ │ │ + add.w r5, fp, r4 │ │ │ │ + add r4, r3 │ │ │ │ vsub.f32 s15, s11, s5 │ │ │ │ + vldr s2, [r5] │ │ │ │ vadd.f32 s11, s11, s5 │ │ │ │ - vldr s2, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s5, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - mov.w r9, #84 @ 0x54 │ │ │ │ + add r5, r2 │ │ │ │ + vsub.f32 s10, s12, s7 │ │ │ │ + vldr s5, [r4] │ │ │ │ + add r4, r2 │ │ │ │ + vadd.f32 s12, s12, s7 │ │ │ │ + vldr s17, [r4] │ │ │ │ vadd.f32 s3, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vldr s17, [r2] │ │ │ │ - lsls r2, r7, #2 │ │ │ │ - vldr s10, [r1] │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ + vldr s10, [r5] │ │ │ │ vsub.f32 s16, s5, s17 │ │ │ │ vadd.f32 s5, s5, s17 │ │ │ │ - vsub.f32 s7, s2, s10 │ │ │ │ - vadd.f32 s2, s2, s10 │ │ │ │ vadd.f32 s17, s4, s0 │ │ │ │ vsub.f32 s4, s4, s0 │ │ │ │ + vsub.f32 s7, s2, s10 │ │ │ │ + vadd.f32 s2, s2, s10 │ │ │ │ vsub.f32 s10, s16, s7 │ │ │ │ vadd.f32 s7, s7, s16 │ │ │ │ vadd.f32 s16, s11, s2 │ │ │ │ vsub.f32 s11, s11, s2 │ │ │ │ vadd.f32 s23, s17, s16 │ │ │ │ vsub.f32 s16, s17, s16 │ │ │ │ + vstr s23, [sp] │ │ │ │ vstr s16, [sp, #328] @ 0x148 │ │ │ │ vsub.f32 s16, s6, s1 │ │ │ │ - vstr s23, [sp, #104] @ 0x68 │ │ │ │ vadd.f32 s6, s6, s1 │ │ │ │ vsub.f32 s2, s16, s11 │ │ │ │ - vadd.f32 s23, s16, s11 │ │ │ │ + vstr s2, [sp, #332] @ 0x14c │ │ │ │ + vadd.f32 s2, s16, s11 │ │ │ │ vsub.f32 s11, s5, s12 │ │ │ │ vadd.f32 s12, s12, s5 │ │ │ │ - vstr s2, [sp, #332] @ 0x14c │ │ │ │ - vadd.f32 s5, s6, s12 │ │ │ │ - vsub.f32 s6, s6, s12 │ │ │ │ - vsub.f32 s12, s15, s7 │ │ │ │ vsub.f32 s18, s4, s11 │ │ │ │ vadd.f32 s4, s4, s11 │ │ │ │ + vstr s2, [sp, #336] @ 0x150 │ │ │ │ + vadd.f32 s5, s6, s12 │ │ │ │ + vsub.f32 s1, s6, s12 │ │ │ │ + vsub.f32 s12, s15, s7 │ │ │ │ vadd.f32 s11, s8, s13 │ │ │ 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s5, s5, s15 │ │ │ │ - adds r2, r6, r1 │ │ │ │ - add r1, lr │ │ │ │ - vldr s14, [r2] │ │ │ │ - mul.w r2, r0, r7 │ │ │ │ - vldr s11, [r1] │ │ │ │ - movs r1, #36 @ 0x24 │ │ │ │ - adds r0, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ - vldr s10, [r2] │ │ │ │ - mul.w r2, r1, r7 │ │ │ │ - vldr s6, [r0] │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ - vsub.f32 s8, s11, s10 │ │ │ │ - vadd.f32 s11, s11, s10 │ │ │ │ + vldr s6, [r6] │ │ │ │ + mov.w r6, #108 @ 0x6c │ │ │ │ + vldr s10, [r4] │ │ │ │ + add.w r4, fp, r1 │ │ │ │ + add r1, r3 │ │ │ │ + vldr s4, [r1] │ │ │ │ + add r1, r2 │ │ │ │ vsub.f32 s15, s14, s6 │ │ │ │ vadd.f32 s14, s14, s6 │ │ │ │ - vldr s4, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s6, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s3, [r2] │ │ │ │ + vldr s6, [r4] │ │ │ │ + add r4, r2 │ │ │ │ + vldr s3, [r1] │ │ │ │ + vsub.f32 s8, s11, s10 │ │ │ │ + vadd.f32 s11, s11, s10 │ │ │ │ + vldr s17, [r4] │ │ │ │ vsub.f32 s10, s15, s8 │ │ │ │ - vldr s17, [r1] │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ - mul.w r2, r4, r7 │ │ │ │ vsub.f32 s8, s4, s3 │ │ │ │ vadd.f32 s4, s4, s3 │ │ │ │ vsub.f32 s16, s6, s17 │ │ │ │ vadd.f32 s6, s6, s17 │ │ │ │ vadd.f32 s17, s1, s0 │ │ │ │ vsub.f32 s1, s1, s0 │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ vsub.f32 s0, s4, s11 │ │ │ │ vadd.f32 s11, s11, s4 │ │ │ │ vadd.f32 s3, s16, s8 │ │ │ │ vsub.f32 s8, s8, s16 │ │ │ │ vadd.f32 s16, s14, s6 │ │ │ │ vsub.f32 s14, s14, s6 │ │ │ │ - vadd.f32 s25, s17, s16 │ │ │ │ - vsub.f32 s26, s17, s16 │ │ │ │ - vsub.f32 s16, s1, s0 │ │ │ │ - vadd.f32 s17, s1, s0 │ │ │ │ + vsub.f32 s18, s1, s0 │ │ │ │ + vadd.f32 s25, s1, s0 │ │ │ │ vadd.f32 s1, s13, s5 │ │ │ │ vsub.f32 s13, s13, s5 │ │ │ │ - vstr s25, [sp, #124] @ 0x7c │ │ │ │ - vstr s26, [sp, #372] @ 0x174 │ │ │ │ + vadd.f32 s26, s17, s16 │ │ │ │ + vsub.f32 s16, s17, s16 │ │ │ │ vsub.f32 s4, s1, s11 │ │ │ │ - vstr s16, [sp, #376] @ 0x178 │ │ │ │ - vstr s17, [sp, #128] @ 0x80 │ │ │ │ - vstr s4, [sp, #132] @ 0x84 │ │ │ │ - vadd.f32 s4, s1, s11 │ │ │ │ + vstr s26, [sp, #132] @ 0x84 │ │ │ │ + vadd.f32 s26, s1, s11 │ │ │ │ vsub.f32 s11, s10, s3 │ │ │ │ vadd.f32 s10, s10, s3 │ │ │ │ vstr s4, [sp, #136] @ 0x88 │ │ │ │ vadd.f32 s4, s9, s7 │ │ │ │ + vsub.f32 s9, s9, s7 │ │ │ │ vmul.f32 s11, s11, s21 │ │ │ │ + vstr s16, [sp, #376] @ 0x178 │ │ │ │ vmul.f32 s10, s10, s21 │ │ │ │ - vsub.f32 s9, s9, s7 │ │ │ │ - vsub.f32 s1, s4, s11 │ │ │ │ + vstr s26, [sp, #140] @ 0x8c │ │ │ │ + vstr s18, [sp, #380] @ 0x17c │ │ │ │ + vstr s25, [sp, #384] @ 0x180 │ │ │ │ + vsub.f32 s16, s4, s11 │ │ │ │ vadd.f32 s11, s4, s11 │ │ │ │ vsub.f32 s4, s12, s2 │ │ │ │ vadd.f32 s12, s12, s2 │ │ │ │ - vstr s11, [sp, #384] @ 0x180 │ │ │ │ + vstr s16, [sp, #388] @ 0x184 │ │ │ │ + vstr s11, [sp, #392] @ 0x188 │ │ │ │ vsub.f32 s11, s8, s15 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ vsub.f32 s3, s12, s10 │ │ │ │ vadd.f32 s10, s12, s10 │ │ │ │ - vstr s1, [sp, #380] @ 0x17c │ │ │ │ vmul.f32 s11, s11, s21 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ - vstr s3, [sp, #396] @ 0x18c │ │ │ │ - vstr s10, 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r1, r2 │ │ │ │ + vstr s15, [sp, #420] @ 0x1a4 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add r4, r2 │ │ │ │ + vstr s10, [sp, #412] @ 0x19c │ │ │ │ + vldr s14, [r4] │ │ │ │ + vstr s13, [sp, #416] @ 0x1a0 │ │ │ │ vadd.f32 s4, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mul.w r2, r9, r7 │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ - vsub.f32 s7, s11, s14 │ │ │ │ - vadd.f32 s11, s11, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ + mov.w r1, #84 @ 0x54 │ │ │ │ + mul.w r1, r1, sl │ │ │ │ + add.w r4, fp, r1 │ │ │ │ add r1, r3 │ │ │ │ - vldr s3, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s13, [r1] │ │ │ │ - mul.w r1, sl, r7 │ │ │ │ - vldr s12, [r2] │ │ │ │ - adds r2, r6, r1 │ │ │ │ - add r1, lr │ │ │ │ + vsub.f32 s7, s11, s14 │ │ │ │ + vadd.f32 s11, s11, s14 │ │ │ │ + vldr s3, [r1] │ │ │ │ + add r1, r2 │ │ │ │ + vldr s14, [r4] │ │ │ │ + add r4, r2 │ │ │ │ + vldr s12, [r1] │ │ │ │ + vldr s13, [r4] │ │ │ │ + mul.w r4, r7, sl │ │ │ │ + mov.w r7, #44 @ 0x2c │ │ │ │ + add.w r1, fp, r4 │ │ │ │ + add r4, r3 │ │ │ │ vadd.f32 s20, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vsub.f32 s13, s3, s12 │ │ │ │ vadd.f32 s3, s3, s12 │ │ │ │ - vldr s12, [r2] │ │ │ │ - movs r2, #116 @ 0x74 │ │ │ │ + vldr s12, [r1] │ │ │ │ + mov.w r1, #116 @ 0x74 │ │ │ │ + mul.w r1, r1, sl │ │ │ │ vadd.f32 s17, s7, s14 │ │ │ │ vsub.f32 s7, s7, s14 │ │ │ │ - mul.w r2, r2, r7 │ │ │ │ + add.w r5, fp, r1 │ │ │ │ + add r1, r3 │ │ │ │ vsub.f32 s8, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vsub.f32 s1, s11, s3 │ │ │ │ - adds r0, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ + vldr s14, [r5] │ │ │ │ + mov.w r5, #52 @ 0x34 │ │ │ │ vadd.f32 s11, s11, s3 │ │ │ │ vsub.f32 s6, s4, s20 │ │ │ │ - vldr s14, [r0] │ │ │ │ - vldr s10, [r2] │ │ │ │ + vldr s10, [r1] │ │ │ │ + mul.w r1, r5, sl │ │ │ │ + mov.w r5, #236 @ 0xec │ │ │ │ vadd.f32 s2, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r1] │ │ │ │ - movs r1, #52 @ 0x34 │ │ │ │ - mul.w r2, r1, r7 │ │ │ │ + vldr s14, [r4] │ │ │ │ + add.w r4, fp, r1 │ │ │ │ + add r1, r3 │ │ │ │ + vldr s18, [r4] │ │ │ │ + add r4, r2 │ │ │ │ + vldr s5, [r1] │ │ │ │ + add r1, r2 │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ - vldr s18, [r1] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s5, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s10, [r1] │ │ │ │ - movs r1, #12 │ │ │ │ + vldr s10, [r4] │ │ │ │ vadd.f32 s19, s18, s10 │ │ │ │ vsub.f32 s18, s18, s10 │ │ │ │ - vldr s10, [r2] │ │ │ │ - mul.w r2, r1, r7 │ │ │ │ - mul.w r1, r1, ip │ │ │ │ - adds r0, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ + vldr s10, [r1] │ │ │ │ + mov.w r1, r9, lsl #2 │ │ │ │ + mov.w r9, r8, lsl #3 │ │ │ │ + add.w r4, fp, r1 │ │ │ │ + add r1, r3 │ │ │ │ vsub.f32 s22, s5, s10 │ │ │ │ vadd.f32 s5, s5, s10 │ │ │ │ vadd.f32 s16, s13, s18 │ │ │ │ - vsub.f32 s13, s13, s18 │ │ │ │ vsub.f32 s10, s2, s19 │ │ │ │ - vadd.f32 s18, s4, s20 │ │ │ │ + vsub.f32 s13, s13, s18 │ │ │ │ vadd.f32 s2, s2, s19 │ │ │ │ + vadd.f32 s18, s4, s20 │ │ │ │ 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s3, s5 │ │ │ │ - vadd.f32 s3, s3, s5 │ │ │ │ vmul.f32 s26, s19, s21 │ │ │ │ - vmul.f32 s2, s2, s21 │ │ │ │ - vstr s23, [sp, #424] @ 0x1a8 │ │ │ │ - vstr s3, [sp, #428] @ 0x1ac │ │ │ │ - vsub.f32 s3, s8, s9 │ │ │ │ + vmul.f32 s23, s2, s21 │ │ │ │ + vsub.f32 s25, s3, s5 │ │ │ │ + vadd.f32 s3, s3, s5 │ │ │ │ + vsub.f32 s5, s8, s9 │ │ │ │ vadd.f32 s9, s8, s9 │ │ │ │ vmul.f32 s8, s15, s28 │ │ │ │ vmul.f32 s15, s15, s30 │ │ │ │ - vstr s26, [sp, #420] @ 0x1a4 │ │ │ │ + vstr s26, [sp, #424] @ 0x1a8 │ │ │ │ + vstr s23, [sp, #428] @ 0x1ac │ │ │ │ + vstr s25, [sp, #432] @ 0x1b0 │ │ │ │ + vnmls.f32 s8, s7, s30 │ │ │ │ vmla.f32 s15, s7, s28 │ │ │ │ - vstr s2, [sp, #144] @ 0x90 │ │ │ │ - vstr s3, [sp, #432] @ 0x1b0 │ │ │ │ - vstr s9, [sp, #436] @ 0x1b4 │ │ │ │ + vstr s3, [sp, #436] @ 0x1b4 │ │ │ │ + vstr s9, [sp, #444] @ 0x1bc │ │ │ │ vmul.f32 s9, s12, s28 │ │ │ │ + vstr s5, [sp, #440] @ 0x1b8 │ │ │ │ vmla.f32 s9, s13, s30 │ │ │ │ vmul.f32 s13, s13, s28 │ │ │ │ - vnmls.f32 s8, s7, s30 │ │ │ │ vnmls.f32 s13, s12, s30 │ │ │ │ - vldr s12, [r2] │ │ │ │ - add r2, r3 │ │ │ │ vsub.f32 s3, s8, s9 │ │ │ │ vadd.f32 s8, s8, s9 │ │ │ │ vsub.f32 s9, s10, s6 │ │ │ │ vadd.f32 s10, s10, s6 │ │ │ │ vsub.f32 s7, s13, s15 │ │ │ │ - vadd.f32 s13, s13, s15 │ │ │ │ - vstr s3, [sp, #440] @ 0x1b8 │ │ │ │ + vadd.f32 s15, s13, s15 │ │ │ │ + vstr s3, [sp, #448] @ 0x1c0 │ │ │ │ vmul.f32 s9, s9, s21 │ │ │ │ + vstr s8, [sp, #452] @ 0x1c4 │ │ │ │ vmul.f32 s10, s10, s21 │ │ │ │ - vstr s8, [sp, #444] @ 0x1bc │ │ │ │ - vstr s13, [sp, #456] @ 0x1c8 │ │ │ │ - vldr s13, [r0] │ │ │ │ - add r0, r3 │ │ │ │ - vstr s9, [sp, #448] @ 0x1c0 │ │ │ │ + vstr s9, [sp, #456] @ 0x1c8 │ │ │ │ + vldr s13, [r4] │ │ │ │ + add r4, r2 │ │ │ │ vstr s10, [sp, #148] @ 0x94 │ │ │ │ - vldr s15, [r0] │ │ │ │ - vstr s7, [sp, #452] @ 0x1c4 │ │ │ │ + vstr s15, [sp, #464] @ 0x1d0 │ │ │ │ + vldr s15, [r4] │ │ │ │ + vstr s7, [sp, #460] @ 0x1cc │ │ │ │ + vldr s12, [r1] │ │ │ │ + add r1, r2 │ │ │ │ vadd.f32 s16, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - movs r2, #76 @ 0x4c │ │ │ │ - mul.w r0, r2, r7 │ │ │ │ + vldr s15, [r1] │ │ │ │ + mov.w r1, #76 @ 0x4c │ │ │ │ + mul.w r1, r1, sl │ │ │ │ + add.w r4, fp, r1 │ │ │ │ vsub.f32 s3, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - mul.w r2, r2, ip │ │ │ │ - adds r4, r6, r0 │ │ │ │ - add r0, lr │ │ │ │ + add r1, r3 │ │ │ │ vldr s10, [r4] │ │ │ │ - add r4, r3 │ │ │ │ - vldr s0, [r0] │ │ │ │ - add r0, r3 │ │ │ │ + add r4, r2 │ │ │ │ vldr s15, [r4] │ │ │ │ - movs r4, #236 @ 0xec │ │ │ │ - mul.w sl, r4, r7 │ │ │ │ + mul.w r4, r5, sl │ │ │ │ + vldr s0, [r1] │ │ │ │ + add r1, r2 │ │ │ │ vadd.f32 s25, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - add.w r0, r6, sl │ │ │ │ - add sl, lr │ │ │ │ - mul.w r4, r4, ip │ │ │ │ - vsub.f32 s9, s0, s15 │ │ │ │ - vadd.f32 s0, s0, s15 │ │ │ │ - vldr s17, [r0] │ │ │ │ - movs r0, #108 @ 0x6c │ │ │ │ + vldr s15, [r1] │ │ │ │ + add.w r1, fp, r4 │ │ │ │ + add r4, r3 │ │ │ │ + vldr s17, [r1] │ │ │ │ + mul.w r1, r6, sl │ │ │ │ + mov.w r6, r8, lsl #2 │ │ │ │ + vldr s7, [r4] │ │ │ │ + add.w r5, fp, r1 │ │ │ │ vadd.f32 s20, s3, s10 │ │ │ │ + vsub.f32 s9, s0, s15 │ │ │ │ vsub.f32 s3, s3, s10 │ │ │ │ - vldr s7, [sl] │ │ │ │ + add r1, r3 │ │ │ │ + vadd.f32 s0, s0, s15 │ │ │ │ + vldr s10, [r5] │ │ │ │ vsub.f32 s19, s16, s25 │ │ │ │ - mul.w r9, r0, r7 │ │ │ │ + vadd.f32 s16, s16, s25 │ │ │ │ vsub.f32 s6, s13, s9 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vsub.f32 s15, s12, s0 │ │ │ │ - add.w fp, r6, r9 │ │ │ │ - add r9, lr │ │ │ │ vadd.f32 s12, s12, s0 │ │ │ │ - vadd.f32 s16, s16, s25 │ │ │ │ - vmul.f32 s0, s6, s30 │ │ │ │ - vmul.f32 s6, s6, s28 │ │ │ │ - vldr s10, [fp] │ │ │ │ - vmla.f32 s6, s20, s30 │ │ │ │ - mul.w r0, r0, ip │ │ │ │ vadd.f32 s9, s17, s10 │ │ │ │ vsub.f32 s17, s17, s10 │ │ │ │ - vldr s10, [r9] │ │ │ │ - mov.w r9, #44 @ 0x2c │ │ │ │ - vnmls.f32 s0, s20, s28 │ │ │ │ - vldr s20, [sp, #176] @ 0xb0 │ │ │ │ - mul.w sl, r9, r7 │ │ │ │ + vldr s10, [r1] │ │ │ │ + mul.w r1, r7, sl │ │ │ │ + add.w r4, fp, r1 │ │ │ │ + add r1, r3 │ │ │ │ + vmul.f32 s0, s6, s30 │ │ │ │ + vmul.f32 s6, s6, s28 │ │ │ │ + vldr s1, [r1] │ │ │ │ + add r1, r2 │ │ │ │ vsub.f32 s26, s7, s10 │ │ │ │ vadd.f32 s7, s7, s10 │ │ │ │ - mul.w r9, r9, ip │ │ │ │ - add.w fp, r6, sl │ │ │ │ - add sl, lr │ │ │ │ - vldr s8, [fp] │ │ │ │ - add fp, r3 │ │ │ │ - vldr s1, [sl] │ │ │ │ - add sl, r3 │ │ │ │ - vldr s10, [fp] │ │ │ │ - vldr s5, [sl] │ │ │ │ - mov.w sl, ip, lsl #7 │ │ │ │ - add.w r3, r8, sl │ │ │ │ + vldr s8, [r4] │ │ │ │ + add r4, r2 │ │ │ │ + vnmls.f32 s0, s20, s28 │ │ │ │ + vldr s5, [r1] │ │ │ │ + vmla.f32 s6, s20, s30 │ │ │ │ + mov.w r1, r8, lsl #7 │ │ │ │ + vldr s10, [r4] │ │ │ │ + add.w r2, r0, r1 │ │ │ │ + vldr s20, [sp, #180] @ 0xb4 │ │ │ │ vadd.f32 s23, s8, s10 │ │ │ │ vsub.f32 s8, s8, s10 │ │ │ │ vsub.f32 s10, s1, s5 │ │ │ │ vadd.f32 s1, s1, s5 │ │ │ │ vadd.f32 s5, s26, s8 │ │ │ │ vsub.f32 s2, s9, s23 │ │ │ │ vsub.f32 s22, s17, s10 │ │ │ │ vsub.f32 s18, s7, s1 │ │ │ │ vadd.f32 s7, s7, s1 │ │ │ │ vadd.f32 s9, s9, s23 │ │ │ │ vadd.f32 s10, s17, s10 │ │ │ │ vadd.f32 s23, s19, s15 │ │ │ │ vsub.f32 s8, s26, s8 │ │ │ │ vsub.f32 s15, s15, s19 │ │ │ │ - vldr s19, [sp, #88] @ 0x58 │ │ │ │ vsub.f32 s1, s12, s7 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vmul.f32 s7, s22, s30 │ │ │ │ vadd.f32 s17, s16, s9 │ │ │ │ - vmla.f32 s7, s5, s28 │ │ │ │ - vmul.f32 s5, s5, s30 │ │ │ │ vsub.f32 s9, s9, s16 │ │ │ │ vsub.f32 s16, s2, s18 │ │ │ │ vadd.f32 s2, s18, s2 │ │ │ │ - vldr s18, [sp, #108] @ 0x6c │ │ │ │ - vnmls.f32 s5, s22, s28 │ │ │ │ - vldr s22, [sp, #208] @ 0xd0 │ │ │ │ + vmla.f32 s7, s5, s28 │ │ │ │ + vmul.f32 s5, s5, s30 │ │ │ │ vsub.f32 s25, s16, s23 │ │ │ │ vadd.f32 s16, s16, s23 │ │ │ │ - vsub.f32 s23, s0, s7 │ │ │ │ - vadd.f32 s26, s0, s7 │ │ │ │ + vnmls.f32 s5, s22, s28 │ │ │ │ + vldr s22, [sp, #212] @ 0xd4 │ │ │ │ vmul.f32 s16, s16, s21 │ │ │ │ vmul.f32 s25, s25, s21 │ │ │ │ + vsub.f32 s23, s0, s7 │ │ │ │ + vadd.f32 s0, s0, s7 │ │ │ │ vsub.f32 s7, s5, s6 │ │ │ │ vstr s23, [sp, #152] @ 0x98 │ │ │ │ vadd.f32 s23, s5, s6 │ │ │ │ vmul.f32 s6, s8, s28 │ │ │ │ - vstr s7, [sp, #156] @ 0x9c │ │ │ │ - vmul.f32 s7, s13, s30 │ │ │ │ - vmul.f32 s13, s13, s28 │ │ │ │ + vstr s0, [sp, #156] @ 0x9c │ │ │ │ vnmls.f32 s6, s10, s30 │ │ │ │ vmul.f32 s10, s10, s28 │ │ │ │ - vmla.f32 s7, s3, s28 │ │ │ │ + vstr s7, [sp, #160] @ 0xa0 │ │ │ │ + vmul.f32 s7, s13, s30 │ │ │ │ + vmul.f32 s13, s13, s28 │ │ │ │ vmla.f32 s10, s8, s30 │ │ │ │ vnmls.f32 s13, s3, s30 │ │ │ │ - vldr s3, [sp, #104] @ 0x68 │ │ │ │ + vmla.f32 s7, s3, s28 │ │ │ │ + vsub.f32 s8, s13, s10 │ │ │ │ vsub.f32 s5, s6, s7 │ │ │ │ + vadd.f32 s13, s13, s10 │ │ │ │ vadd.f32 s7, s6, s7 │ │ │ │ - vsub.f32 s6, s15, s2 │ │ │ │ + vldr s6, [sp] │ │ │ │ + vstr s5, [sp, #164] @ 0xa4 │ │ │ │ + vstr s8, [sp, #172] @ 0xac │ │ │ │ + vldr s8, [sp, #92] @ 0x5c │ │ │ │ + vstr s7, [sp, #168] @ 0xa8 │ │ │ │ + vsub.f32 s7, s15, s2 │ │ │ │ vadd.f32 s15, s15, s2 │ │ │ │ - vldr s2, [sp, #92] @ 0x5c │ │ │ │ - vsub.f32 s8, s13, s10 │ │ │ │ - vadd.f32 s13, s13, s10 │ │ │ │ - vstr s7, [sp, #164] @ 0xa4 │ │ │ │ - vldr s7, [sp, #124] @ 0x7c │ │ │ │ - vmul.f32 s15, s15, s21 │ │ │ │ - vstr s5, [sp, #160] @ 0xa0 │ │ │ │ - vmul.f32 s6, s6, s21 │ │ │ │ - vstr s8, [sp, #168] @ 0xa8 │ │ │ │ - vldr s8, [sp, #76] @ 0x4c │ │ │ │ - vadd.f32 s7, s7, s4 │ │ │ │ - vstr s13, [sp, #172] @ 0xac │ │ │ │ + vstr s13, [sp, #176] @ 0xb0 │ │ │ │ vadd.f32 s13, s20, s22 │ │ │ │ - vldr s5, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s10, s8, s3 │ │ │ │ - vadd.f32 s8, s2, s12 │ │ │ │ - vadd.f32 s18, s5, s18 │ │ │ │ - vadd.f32 s3, s13, s10 │ │ │ │ + vadd.f32 s10, s8, s6 │ │ │ │ + vmul.f32 s18, s7, s21 │ │ │ │ + vldr s7, [sp, #104] @ 0x68 │ │ │ │ + vmul.f32 s15, s15, s21 │ │ │ │ + vadd.f32 s5, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - vldr s10, [sp, #136] @ 0x88 │ │ │ │ + vldr s10, [sp, #140] @ 0x8c │ │ │ │ + vadd.f32 s8, s7, s12 │ │ │ │ + vldr s7, [sp, #132] @ 0x84 │ │ │ │ + vldr s2, [sp, #8] │ │ │ │ vadd.f32 s10, s10, s11 │ │ │ │ - vsub.f32 s2, s10, s8 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vnmls.f32 s11, s18, s28 │ │ │ │ - vldr s18, [sp, #132] @ 0x84 │ │ │ │ - vadd.f32 s18, s18, s3 │ │ │ │ - vldr s3, [sp, #40] @ 0x28 │ │ │ │ - vmla.f32 s19, s18, s28 │ │ │ │ - vnmls.f32 s14, s18, s30 │ │ │ │ - vsub.f32 s18, s20, s1 │ │ │ │ + vmla.f32 s0, s17, s30 │ │ │ │ + vnmls.f32 s11, s17, s28 │ │ │ │ + vldr s17, [sp, #136] @ 0x88 │ │ │ │ + vadd.f32 s17, s17, s26 │ │ │ │ + vmla.f32 s19, s17, s28 │ │ │ │ + vnmls.f32 s14, s17, s30 │ │ │ │ + vsub.f32 s17, s20, s1 │ │ │ │ vsub.f32 s20, s22, s9 │ │ │ │ vmul.f32 s1, s20, s30 │ │ │ │ - vmul.f32 s9, s18, s30 │ │ │ │ + vmul.f32 s9, s17, s30 │ │ │ │ + vnmls.f32 s1, s17, s28 │ │ │ │ vmla.f32 s9, s20, s28 │ │ │ │ - vnmls.f32 s1, s18, s28 │ │ │ │ - vadd.f32 s18, s3, s10 │ │ │ │ - vsub.f32 s10, s3, s10 │ │ │ │ - vldr s3, [sp, #204] @ 0xcc │ │ │ │ - vadd.f32 s20, s17, s1 │ │ │ │ - vsub.f32 s1, s1, s17 │ │ │ │ - vldr s17, [sp, #236] @ 0xec │ │ │ │ - vsub.f32 s22, s18, s20 │ │ │ │ - vadd.f32 s18, s18, s20 │ │ │ │ + vadd.f32 s17, s4, s10 │ │ │ │ + vsub.f32 s10, s4, s10 │ │ │ │ + vadd.f32 s20, s0, s1 │ │ │ │ + vsub.f32 s1, s1, s0 │ │ │ │ + vsub.f32 s22, s17, s20 │ │ │ │ + vadd.f32 s17, s17, s20 │ │ │ │ vadd.f32 s20, s11, s9 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ - vstr s22, [r3] │ │ │ │ - movs r3, #48 @ 0x30 │ │ │ │ + vstr s22, [r6] │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ vsub.f32 s9, s10, s11 │ │ │ │ vadd.f32 s10, s10, s11 │ │ │ │ - vadd.f32 s11, s5, s13 │ │ │ │ - vsub.f32 s13, s5, s13 │ │ │ │ - mul.w r3, r3, ip │ │ │ │ - vldr s5, [sp, #36] @ 0x24 │ │ │ │ - add.w fp, r8, r3 │ │ │ │ - add r3, r5 │ │ │ │ - vstr s18, [fp] │ │ │ │ - vadd.f32 s18, s2, s0 │ │ │ │ - vsub.f32 s0, s2, s0 │ │ │ │ - mov.w fp, #112 @ 0x70 │ │ │ │ - vsub.f32 s22, s18, s20 │ │ │ │ - vadd.f32 s18, s18, s20 │ │ │ │ - vsub.f32 s2, s0, s1 │ │ │ │ - vadd.f32 s0, s0, s1 │ │ │ │ - vldr s20, [sp, #216] @ 0xd8 │ │ │ │ - vstr s22, [sl] │ │ │ │ - mov.w sl, #240 @ 0xf0 │ │ │ │ - vstr s18, [r3] │ │ │ │ - vldr s22, [sp, #220] @ 0xdc │ │ │ │ - mul.w sl, sl, ip │ │ │ │ - add.w r3, r5, sl │ │ │ │ - add sl, r8 │ │ │ │ - vstr s2, [r3] │ │ │ │ - mul.w r3, fp, ip │ │ │ │ - vldr s2, [sp, #244] @ 0xf4 │ │ │ │ - add.w fp, r5, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vstr s0, [fp] │ │ │ │ - vstr s9, [sl] │ │ │ │ - vstr s10, [r3] │ │ │ │ + vadd.f32 s11, s6, s13 │ │ │ │ + vsub.f32 s13, s6, s13 │ │ │ │ + mov.w r6, r6, lsl #4 │ │ │ │ + add.w r7, r0, r6 │ │ │ │ + add r6, ip │ │ │ │ + vstr s17, [r7] │ │ │ │ + vadd.f32 s17, s3, s2 │ │ │ │ + vsub.f32 s2, s3, s2 │ │ │ │ + vsub.f32 s22, s17, s20 │ │ │ │ + vadd.f32 s17, s17, s20 │ │ │ │ + vsub.f32 s3, s2, s1 │ │ │ │ + vadd.f32 s2, s2, s1 │ │ │ │ + vstr s22, [r2] │ │ │ │ + mov.w r2, r8, lsl #4 │ │ │ │ + vstr s17, [r6] │ │ │ │ + sub.w r7, r2, r8 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + mov.w r7, r7, lsl #4 │ │ │ │ + add.w r6, ip, r7 │ │ │ │ + add r7, r0 │ │ │ │ + vstr s3, [r6] │ │ │ │ + mov.w r6, r4, lsl #4 │ │ │ │ + add.w lr, ip, r6 │ │ │ │ + add r6, r0 │ │ │ │ + vstr s2, [lr] │ │ │ │ + vstr s9, [r7] │ │ │ │ + vstr s10, [r6] │ │ │ │ vadd.f32 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vadd.f32 s14, s14, s8 │ │ │ │ - vstr s6, [sl] │ │ │ │ - vstr s10, [r3] │ │ │ │ - movs r3, #216 @ 0xd8 │ │ │ │ - vldr s10, [pc, #832] @ 1f5e0 │ │ │ │ - mul.w sl, r3, ip │ │ │ │ - add.w r3, r5, sl │ │ │ │ - add sl, r8 │ │ │ │ - vstr s11, [r3] │ │ │ │ - movs r3, #88 @ 0x58 │ │ │ │ - vldr s11, [sp, #24] │ │ │ │ - mul.w r3, r3, ip │ │ │ │ - add.w fp, r5, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vstr s14, [fp] │ │ │ │ + vstr s6, [lr] │ │ │ │ + vstr s10, [r9] │ │ │ │ + mov.w r9, #216 @ 0xd8 │ │ │ │ + mul.w r9, r9, r8 │ │ │ │ + add.w lr, ip, r9 │ │ │ │ + add r9, r0 │ │ │ │ + vstr s11, [lr] │ │ │ │ + mov.w lr, #88 @ 0x58 │ │ │ │ + mul.w lr, lr, r8 │ │ │ │ + add.w r5, ip, lr │ │ │ │ + add lr, r0 │ │ │ │ + vstr s14, [r5] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [sp] │ │ │ │ - mov.w fp, #228 @ 0xe4 │ │ │ │ - vstr s14, [sl] │ │ │ │ + vldr s13, [sp, #16] │ │ │ │ + vldr s19, [sp, #28] │ │ │ │ + vldr s11, [sp, #40] @ 0x28 │ │ │ │ + vstr s14, [r9] │ │ │ │ + mov.w r9, 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#8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0001fba8 : │ │ │ │ - ldr r2, [pc, #8] @ (1fbb4 ) │ │ │ │ - ldr r1, [pc, #12] @ (1fbb8 ) │ │ │ │ +00021694 : │ │ │ │ + ldr r2, [pc, #8] @ (216a0 ) │ │ │ │ + ldr r1, [pc, #12] @ (216a4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - strh r0, [r4, #62] @ 0x3e │ │ │ │ - movs r5, r1 │ │ │ │ - b.n 1fe5a │ │ │ │ - vtbl.8 d30, {d15-d16}, d29 │ │ │ │ - ldr r7, [pc, #960] @ (1ff80 ) │ │ │ │ - ldr r6, [pc, #68] @ (1fc08 ) │ │ │ │ + lsrs r4, r6, #19 │ │ │ │ + movs r6, r1 │ │ │ │ + b.n 2171e │ │ │ │ + vtbx.8 d31, {d15}, d13 │ │ │ │ + ldr r5, [pc, #144] @ (2173c ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r0 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #140 @ 0x8c │ │ │ │ - add r6, pc │ │ │ │ - ldr r7, [sp, #248] @ 0xf8 │ │ │ │ - ldrd r5, r4, [sp, #240] @ 0xf0 │ │ │ │ - cmp r7, #0 │ │ │ │ - ble.w 203ac │ │ │ │ - ldr r7, [sp, #252] @ 0xfc │ │ │ │ - mov.w fp, #68 @ 0x44 │ │ │ │ - vldr s16, [pc, #28] @ 1fbfc │ │ │ │ - vldr s22, [pc, #28] @ 1fc00 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r7, [sp, #124] @ 0x7c │ │ │ │ - ldr r7, [sp, #256] @ 0x100 │ │ │ │ - vldr s19, [pc, #24] @ 1fc04 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r7, [sp, #128] @ 0x80 │ │ │ │ - ldr r7, [pc, #24] @ (1fc0c ) │ │ │ │ - ldr r6, [r6, r7] │ │ │ │ - ldr r6, [r6, #0] │ │ │ │ - str r6, [sp, #132] @ 0x84 │ │ │ │ - b.n 1fc10 │ │ │ │ + sub sp, #148 @ 0x94 │ │ │ │ + ldrd sl, r4, [sp, #252] @ 0xfc │ │ │ │ + ldr r0, [pc, #64] @ (2170c ) │ │ │ │ + cmp r4, #0 │ │ │ │ + add r0, pc │ │ │ │ + ble.w 21ee4 │ │ │ │ + ldr r4, [sp, #260] @ 0x104 │ │ │ │ + vmov.f32 s16, #80 @ 0x3e800000 0.250 │ │ │ │ + vldr s17, [pc, #36] @ 21700 │ │ │ │ + vldr s22, [pc, #36] @ 21704 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vldr s19, [pc, #32] @ 21708 │ │ │ │ + str r4, [sp, #132] @ 0x84 │ │ │ │ + ldr r4, [sp, #264] @ 0x108 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + str r4, [sp, #136] @ 0x88 │ │ │ │ + ldr r4, [pc, #28] @ (21710 ) │ │ │ │ + ldr r0, [r0, r4] │ │ │ │ + ldr r0, [r0, #0] │ │ │ │ + str r0, [sp, #140] @ 0x8c │ │ │ │ + ldr r0, [sp, #248] @ 0xf8 │ │ │ │ + b.n 21714 │ │ │ │ + nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - vaddl.s32 q8, d12, d13 │ │ │ │ + strb r0, [r5, #19] │ │ │ │ + movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r6, #40 @ 0x28 │ │ │ │ - vldr s14, [r0] │ │ │ │ - movs r7, #20 │ │ │ │ + mov.w r6, r0, lsl #2 │ │ │ │ + vldr s14, [fp] │ │ │ │ + add.w r4, r6, r0 │ │ │ │ + mov.w r5, r4, lsl #3 │ │ │ │ vldr s12, [r1] │ │ │ │ - mov.w lr, #52 @ 0x34 │ │ │ │ - mov.w r8, #12 │ │ │ │ - mul.w ip, r6, r5 │ │ │ │ - mov.w r9, #48 @ 0x30 │ │ │ │ - mov.w sl, #28 │ │ │ │ - add.w r6, r0, ip │ │ │ │ - vldr s15, [r6] │ │ │ │ - add.w r6, r1, ip │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r7, fp, r5 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, r1, r5 │ │ │ │ vadd.f32 s8, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - mul.w r6, r7, r5 │ │ │ │ - adds r7, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, fp, r4 │ │ │ │ + add r4, r1 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - add r7, ip │ │ │ │ + add r7, r5 │ │ │ │ vldr s13, [r7] │ │ │ │ vadd.f32 s9, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r6] │ │ │ │ - add r6, ip │ │ │ │ - vldr s7, [r6] │ │ │ │ - vsub.f32 s18, s8, s9 │ │ │ │ - vadd.f32 s2, s8, s9 │ │ │ │ - lsls r6, r5, #5 │ │ │ │ - adds r7, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ + vldr s13, [r4] │ │ │ │ + add r4, r5 │ │ │ │ + vldr s7, [r4] │ │ │ │ + mov.w r4, r0, lsl #5 │ │ │ │ + add.w r7, fp, r4 │ │ │ │ + add r4, r1 │ │ │ │ + vsub.f32 s21, s8, s9 │ │ │ │ + vadd.f32 s3, s8, s9 │ │ │ │ + vsub.f32 s6, s11, s15 │ │ │ │ + vadd.f32 s15, s11, s15 │ │ │ │ + vldr s24, [r4] │ │ │ │ + add r4, r5 │ │ │ │ vsub.f32 s10, s13, s7 │ │ │ │ vadd.f32 s13, s13, s7 │ │ │ │ - vsub.f32 s7, s11, s15 │ │ │ │ - vadd.f32 s15, s11, s15 │ │ │ │ - vldr s23, [r6] │ │ │ │ - add r6, ip │ │ │ │ - vstr s2, [sp, #80] @ 0x50 │ │ │ │ + vstr s3, [sp, #84] @ 0x54 │ │ │ │ + vstr s6, [sp, #88] @ 0x58 │ │ │ │ + vstr s15, [sp, #100] @ 0x64 │ │ │ │ vsub.f32 s8, s14, s10 │ │ │ │ - vadd.f32 s14, s14, s10 │ │ │ │ - vstr s15, [sp, #96] @ 0x60 │ │ │ │ + vadd.f32 s7, s14, s10 │ │ │ │ vsub.f32 s0, s12, s13 │ │ │ │ - vadd.f32 s4, s12, s13 │ │ │ │ - vstr s7, [sp, #84] @ 0x54 │ │ │ │ - vstr s18, [sp, #68] @ 0x44 │ │ │ │ - vstr s8, [sp, #88] @ 0x58 │ │ │ │ + vadd.f32 s5, s12, s13 │ │ │ │ + vstr s8, [sp, #92] @ 0x5c │ │ │ │ vldr s8, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vstr s14, [sp, #92] @ 0x5c │ │ │ │ - vstr s0, [sp, #72] @ 0x48 │ │ │ │ + add r7, r5 │ │ │ │ + vstr s0, [sp, #76] @ 0x4c │ │ │ │ vldr s15, [r7] │ │ │ │ - mul.w r7, lr, r5 │ │ │ │ - vstr s4, [sp, #76] @ 0x4c │ │ │ │ - vadd.f32 s17, s8, s15 │ │ │ │ + add.w r7, r0, r0, lsl #1 │ │ │ │ + vstr s7, [sp, #96] @ 0x60 │ │ │ │ + vstr s5, [sp, #80] @ 0x50 │ │ │ │ + vadd.f32 s18, s8, s15 │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - adds r6, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vldr s14, [r6] │ │ │ │ - mul.w r6, r8, r5 │ │ │ │ - vsub.f32 s9, s23, s15 │ │ │ │ - vadd.f32 s23, s23, s15 │ │ │ │ - add.w lr, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ - vldr s21, [r7] │ │ │ │ - mul.w r7, r9, r5 │ │ │ │ - mov.w r8, r5, lsl #6 │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r4, #52 @ 0x34 │ │ │ │ + mul.w ip, r4, r0 │ │ │ │ + add.w r4, fp, ip │ │ │ │ + vsub.f32 s9, s24, s15 │ │ │ │ + vadd.f32 s24, s24, s15 │ │ │ │ + add ip, r1 │ │ │ │ + vldr s14, [r4] │ │ │ │ + mov.w r4, r7, lsl #2 │ │ │ │ + add.w lr, fp, r4 │ │ │ │ + vldr s23, [ip] │ │ │ │ + add r4, r1 │ │ │ │ + mov.w ip, r7, lsl #4 │ │ │ │ vldr s15, [lr] │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ vadd.f32 s0, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - adds r6, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vldr s13, [r6] │ │ │ │ - lsls r6, r5, #3 │ │ │ │ - add.w lr, r0, r6 │ │ │ │ - vsub.f32 s6, s21, s15 │ │ │ │ - add r6, r1 │ │ │ │ - vadd.f32 s21, s21, s15 │ │ │ │ - vldr s20, [r7] │ │ │ │ - mul.w r7, fp, r5 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, fp, ip │ │ │ │ + add ip, r1 │ │ │ │ + vldr s13, [r4] │ │ │ │ + mov.w r4, r0, lsl #3 │ │ │ │ + add.w lr, fp, r4 │ │ │ │ + vldr s20, [ip] │ │ │ │ + add.w ip, r1, r4 │ │ │ │ + vsub.f32 s6, s23, s15 │ │ │ │ + vadd.f32 s23, s23, s15 │ │ │ │ vldr s15, [lr] │ │ │ │ - vsub.f32 s28, s17, s0 │ │ │ │ - vsub.f32 s29, s8, s6 │ │ │ │ - vadd.f32 s6, s8, s6 │ │ │ │ - vsub.f32 s31, s23, s21 │ │ │ │ - vadd.f32 s21, s23, s21 │ │ │ │ - vadd.f32 s2, s13, s15 │ │ │ │ - vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - adds r6, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vadd.f32 s17, s17, s0 │ │ │ │ vsub.f32 s25, s9, s14 │ │ │ │ - vadd.f32 s9, s9, s14 │ │ │ │ + vadd.f32 s14, s9, s14 │ │ │ │ + vsub.f32 s26, s24, s23 │ │ │ │ + vadd.f32 s23, s24, s23 │ │ │ │ + vadd.f32 s1, s13, s15 │ │ │ │ + vsub.f32 s13, s13, s15 │ │ │ │ + vldr s15, [ip] │ │ │ │ + mov.w ip, r0, lsl #4 │ │ │ │ + vsub.f32 s29, s8, s6 │ │ │ │ + add.w r8, ip, r0 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + add.w lr, fp, r8 │ │ │ │ vsub.f32 s10, s20, s15 │ │ │ │ vadd.f32 s20, s20, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - mul.w r6, sl, r5 │ │ │ │ - vldr s5, [r7] │ │ │ │ - add.w lr, r0, r6 │ │ │ │ - add r6, r1 │ │ │ │ - vldr s12, [lr] │ │ │ │ - vadd.f32 s3, s15, s12 │ │ │ │ + add r8, r1 │ │ │ │ + vldr s15, [lr] │ │ │ │ + sub.w lr, r4, r0 │ │ │ │ + add r4, r0 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + vldr s4, [r8] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r9, fp, lr │ │ │ │ + add lr, r1 │ │ │ │ + vldr s12, [r9] │ │ │ │ + add.w r9, sl, sl, lsl #1 │ │ │ │ + vadd.f32 s2, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vldr s12, [r6] │ │ │ │ - lsls r6, r5, #4 │ │ │ │ - adds r7, r0, r6 │ │ │ │ - vstr s21, [sp, #4] │ │ │ │ - add r6, r1 │ │ │ │ - vstr s17, [sp, #12] │ │ │ │ - vsub.f32 s7, s5, s12 │ │ │ │ - vadd.f32 s5, s5, s12 │ │ │ │ - vldr s8, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vsub.f32 s26, s10, s15 │ │ │ │ + vldr s12, [lr] │ │ │ │ + add.w lr, fp, ip │ │ │ │ + add ip, r1 │ │ │ │ + vsub.f32 s11, s1, s2 │ │ │ │ + vsub.f32 s7, s4, s12 │ │ │ │ + vadd.f32 s4, s4, s12 │ │ │ │ + vsub.f32 s12, s18, s0 │ │ │ │ + vadd.f32 s1, s1, s2 │ │ │ │ + vadd.f32 s2, s8, s6 │ │ │ │ + vadd.f32 s18, s18, s0 │ │ │ │ + vsub.f32 s27, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - vadd.f32 s23, s2, s3 │ │ │ │ - vstr s25, [sp, #20] │ │ │ │ - vsub.f32 s11, s20, s5 │ │ │ │ - vadd.f32 s5, s20, s5 │ │ │ │ + vstr s11, [sp, #4] │ │ │ │ vsub.f32 s30, s13, s7 │ │ │ │ - vldr s15, [r7] │ │ │ │ vadd.f32 s13, s13, s7 │ │ │ │ - vldr s7, [r6] │ │ │ │ - add r6, ip │ │ │ │ - vadd.f32 s24, s17, s23 │ │ │ │ - vadd.f32 s20, s21, s5 │ │ │ │ - vstr s5, [sp, #8] │ │ │ │ - vadd.f32 s5, s8, s15 │ │ │ │ - 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s14, s14, s15 │ │ │ │ - vstr s13, [r6] │ │ │ │ - mul.w r6, sl, r4 │ │ │ │ - add.w r9, r3, r6 │ │ │ │ - add r6, r2 │ │ │ │ - vstr s14, [r9] │ │ │ │ - vldr s15, [sp, #112] @ 0x70 │ │ │ │ - vldr s8, [sp, #88] @ 0x58 │ │ │ │ - vadd.f32 s13, s15, s20 │ │ │ │ - vsub.f32 s11, s20, s15 │ │ │ │ - vmov.f32 s14, s8 │ │ │ │ + vldr s15, [sp, #116] @ 0x74 │ │ │ │ + vstr s13, [r4] │ │ │ │ + ldr r4, [sp, #68] @ 0x44 │ │ │ │ + vldr s13, [sp, #128] @ 0x80 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w lr, r3, r4 │ │ │ │ + add r4, r2 │ │ │ │ + vsub.f32 s11, s13, s15 │ │ │ │ + vadd.f32 s13, s15, s13 │ │ │ │ vldr s15, [sp, #48] @ 0x30 │ │ │ │ - vmls.f32 s14, s13, s9 │ │ │ │ - vldr s9, [sp, #44] @ 0x2c │ │ │ │ - vmul.f32 s11, s11, s16 │ │ │ │ + vstr s14, [lr] │ │ │ │ + vmov.f32 s14, s8 │ │ │ │ + vsub.f32 s15, s15, s12 │ │ │ │ + vmul.f32 s12, s10, s19 │ │ │ │ + vmls.f32 s14, s13, s16 │ │ │ │ + vmul.f32 s11, s11, s17 │ │ │ │ vadd.f32 s13, s8, s13 │ │ │ │ - vsub.f32 s15, s9, s15 │ │ │ │ - vstr s13, [lr] │ │ │ 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add.w r2, sl, r1 │ │ │ │ - add r1, fp │ │ │ │ - vldr s12, [r2] │ │ │ │ - movs r2, #48 @ 0x30 │ │ │ │ - vldr s5, [r1] │ │ │ │ - movs r1, #52 @ 0x34 │ │ │ │ - mul.w r2, r2, r6 │ │ │ │ - vadd.f32 s3, s13, s12 │ │ │ │ - vsub.f32 s13, s13, s12 │ │ │ │ - add.w ip, sl, r2 │ │ │ │ - add r2, fp │ │ │ │ + vstr s11, [sp, #68] @ 0x44 │ │ │ │ + vldr s11, [ip] │ │ │ │ + vstr s20, [sp, #112] @ 0x70 │ │ │ │ + vnmls.f32 s15, s2, s26 │ │ │ │ + vsub.f32 s6, s12, s14 │ │ │ │ + vadd.f32 s7, s14, s12 │ │ │ │ + vldr s14, [r6] │ │ │ │ + mov.w r6, r4, lsl #2 │ │ │ │ + mov.w r4, r4, lsl #4 │ │ │ │ + add.w ip, fp, r6 │ │ │ │ + add r6, r1 │ │ │ │ + vsub.f32 s19, s10, s15 │ │ │ │ + vadd.f32 s15, s15, s10 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r6, fp, r5 │ │ │ │ + vstr s6, [sp, #72] @ 0x48 │ │ │ │ + add r5, r1 │ │ │ │ + vstr s19, [sp, #76] @ 0x4c │ │ │ │ + vstr s15, [sp, #80] @ 0x50 │ │ │ │ + vldr s15, [ip] │ │ │ │ + vstr s7, [sp, #120] @ 0x78 │ │ │ │ + vldr s9, [r6] │ │ │ │ + mov.w r6, #88 @ 0x58 │ │ │ │ + mul.w r6, r6, r3 │ │ │ │ + add.w ip, fp, r6 │ │ │ │ + add r6, r1 │ │ │ │ + vldr s8, [ip] │ │ │ │ + add.w ip, fp, r4 │ │ │ │ + add r4, r1 │ │ │ │ vldr s16, [ip] │ │ │ │ - add ip, r3 │ │ │ │ - vldr s19, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - vldr s10, [ip] │ │ │ │ - vadd.f32 s11, s16, s10 │ │ │ │ - vsub.f32 s16, s16, s10 │ │ │ │ - vldr s10, [r0] │ │ │ │ - movs r0, #92 @ 0x5c │ │ │ │ - vadd.f32 s31, s3, s11 │ │ │ │ - vsub.f32 s3, s3, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add.w r2, sl, lr │ │ │ │ - mul.w ip, r0, r6 │ │ │ │ - vadd.f32 s6, s10, s5 │ │ │ │ - add lr, fp │ │ │ │ - vsub.f32 s10, s10, s5 │ │ │ │ - vadd.f32 s12, s19, s11 │ │ │ │ - vsub.f32 s19, s19, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add.w r2, sl, ip │ │ │ │ - add ip, fp │ │ │ │ - vadd.f32 s21, s7, s31 │ │ │ │ - vmls.f32 s7, s31, s27 │ │ │ │ - vmul.f32 s3, s3, s30 │ │ │ │ - vadd.f32 s20, s6, s12 │ │ │ │ - vsub.f32 s6, s6, s12 │ │ │ │ - vldr s12, [r2] │ │ │ │ - mul.w r2, r1, r6 │ │ │ │ - mul.w r0, r0, r9 │ │ │ │ - add.w r8, sl, r2 │ │ │ │ - add r2, fp │ │ │ │ - vadd.f32 s5, s11, s12 │ │ │ │ - vmov.f32 s23, s20 │ │ │ │ - vsub.f32 s11, s11, s12 │ │ │ │ - vldr s20, [ip] │ │ │ │ + add ip, r0 │ │ │ │ + vldr s6, [ip] │ │ │ │ + vadd.f32 s10, s9, s8 │ │ │ │ + vldr s31, [r4] │ │ │ │ + add r4, r0 │ │ │ │ + vsub.f32 s9, s9, s8 │ │ │ │ + vldr s4, [r6] │ │ │ │ + mov.w r6, r7, lsl #4 │ │ │ │ + vadd.f32 s7, s16, s6 │ │ │ │ + vsub.f32 s16, s16, s6 │ │ │ │ + vldr s6, [r5] │ │ │ │ + mov.w r5, #52 @ 0x34 │ │ │ │ + vadd.f32 s29, s10, s7 │ │ │ │ + vsub.f32 s10, s10, s7 │ │ │ │ + vldr s7, [r4] │ │ │ │ + add.w r4, fp, lr │ │ │ │ + vadd.f32 s5, s6, s4 │ │ │ │ + add lr, r1 │ │ │ │ + vsub.f32 s6, s6, s4 │ │ │ │ + vadd.f32 s8, s31, s7 │ │ │ │ + vsub.f32 s31, s31, s7 │ │ │ │ + vldr s7, [r4] │ │ │ │ + mov.w r4, #92 @ 0x5c │ │ │ │ + vadd.f32 s20, s14, s29 │ │ │ │ + vmls.f32 s14, s29, s28 │ │ │ │ + vmul.f32 s10, s10, s30 │ │ │ │ + mul.w ip, r4, r3 │ │ │ │ + add.w r4, fp, ip │ │ │ │ + vadd.f32 s25, s5, s8 │ │ │ │ + vsub.f32 s5, s5, s8 │ │ │ │ + add ip, r1 │ │ │ │ + vldr s8, [r4] │ │ │ │ + mul.w r4, r5, r3 │ │ │ │ + mul.w r5, r7, r5 │ │ │ │ + vldr s19, [ip] │ │ │ │ + add.w r8, fp, r4 │ │ │ │ + add r4, r1 │ │ │ │ + vadd.f32 s29, s10, s14 │ │ │ │ + vsub.f32 s14, s14, s10 │ │ │ │ + vadd.f32 s23, s11, s25 │ │ │ │ vldr s18, [r8] │ │ │ │ - add r8, r3 │ │ │ │ - vldr s12, [lr] │ │ │ │ - vmul.f32 s6, s6, s30 │ │ │ │ - vldr s17, [r2] │ │ │ │ - add r2, r3 │ │ │ │ + add r8, r0 │ │ │ │ + vmls.f32 s11, s25, s28 │ │ │ │ + vadd.f32 s4, s7, s8 │ │ │ │ + vsub.f32 s7, s7, s8 │ │ │ │ vldr s2, [r8] │ │ │ │ - vadd.f32 s24, s14, s23 │ │ │ │ - vstr s23, [sp, #96] @ 0x60 │ │ │ │ - mov.w r8, #40 @ 0x28 │ │ │ │ - vldr s0, [r2] │ │ │ │ - mul.w r1, r1, r9 │ │ │ │ - vadd.f32 s4, s18, s2 │ │ │ │ + vmul.f32 s5, s5, s30 │ │ │ │ + vldr s17, [r4] │ │ │ │ + add r4, r0 │ │ │ │ + vldr s8, [lr] │ │ │ │ + mov.w lr, r7, lsl #2 │ │ │ │ + vldr s0, [r4] │ │ │ │ + vadd.f32 s3, s18, s2 │ │ │ │ vsub.f32 s18, s18, s2 │ │ │ │ - mul.w r2, r8, r9 │ │ │ │ + add.w r0, lr, r7 │ │ │ │ + mov.w r4, r0, lsl #3 │ │ │ │ + vldr s25, [sp, #40] @ 0x28 │ │ │ │ + add.w ip, r2, r4 │ │ │ │ + vadd.f32 s27, s4, s3 │ │ │ │ vadd.f32 s2, s17, s0 │ │ │ │ + vsub.f32 s4, s4, s3 │ │ │ │ + vadd.f32 s3, s8, s19 │ │ │ │ + vsub.f32 s8, s8, s19 │ │ │ │ vsub.f32 s17, s17, s0 │ │ │ │ - adds r3, r5, r2 │ │ │ │ - vadd.f32 s28, s5, s4 │ │ │ │ - vsub.f32 s5, s5, s4 │ │ │ │ - vadd.f32 s4, s12, s20 │ │ │ │ - vsub.f32 s12, s12, s20 │ │ │ │ - vmul.f32 s20, s19, s22 │ │ │ │ - vmla.f32 s20, s10, s26 │ │ │ │ - vmul.f32 s10, s10, s22 │ │ │ │ - vmul.f32 s5, s5, s30 │ │ │ │ - vadd.f32 s29, s4, s2 │ │ │ │ - vsub.f32 s4, s4, s2 │ │ │ │ - vadd.f32 s2, s9, s28 │ │ │ │ - vmls.f32 s9, s28, s27 │ │ │ │ - vnmls.f32 s10, s19, s26 │ │ │ │ - vadd.f32 s19, s3, s7 │ │ │ │ - vsub.f32 s7, s7, s3 │ │ │ │ - vadd.f32 s0, s8, s29 │ │ │ │ - vmls.f32 s8, s29, s27 │ │ │ │ + vadd.f32 s19, s3, s2 │ │ │ │ + vsub.f32 s3, s3, s2 │ │ │ │ + vadd.f32 s2, s15, s27 │ │ │ │ + vmls.f32 s15, s27, s28 │ │ │ │ + vldr s27, [sp] │ │ │ │ vmul.f32 s4, s4, s30 │ │ │ │ - vadd.f32 s25, s21, s2 │ │ │ │ - vadd.f32 s3, s20, s19 │ │ │ │ - vsub.f32 s19, s19, s20 │ │ │ │ - vsub.f32 s2, s21, s2 │ │ │ │ - vadd.f32 s23, s24, s0 │ │ │ │ - vsub.f32 s0, s24, s0 │ │ │ │ - vldr s24, [sp, #40] @ 0x28 │ │ │ │ - vadd.f32 s31, s10, s7 │ │ │ │ - vsub.f32 s20, s7, s10 │ │ │ │ - vmul.f32 s10, s18, s22 │ │ │ │ - vmla.f32 s10, s11, s26 │ │ │ │ - vmul.f32 s11, s11, s22 │ │ │ │ - vadd.f32 s7, s4, s8 │ │ │ │ - vsub.f32 s8, s8, s4 │ │ │ │ - vnmls.f32 s11, s18, s26 │ │ │ │ - vadd.f32 s29, s10, s7 │ │ │ │ - vsub.f32 s18, s7, s10 │ │ │ │ - vsub.f32 s4, s8, s11 │ │ │ │ - vadd.f32 s11, s11, s8 │ │ │ │ - vadd.f32 s8, s5, s9 │ │ │ │ - vsub.f32 s9, s9, s5 │ │ │ │ - vstr s11, [sp, #100] @ 0x64 │ │ │ │ - vmul.f32 s11, s17, s22 │ │ │ │ - vmla.f32 s11, s12, s26 │ │ │ │ - vmul.f32 s12, s12, s22 │ │ │ │ - vnmls.f32 s12, s17, s26 │ │ │ │ - vldr s17, [sp, #112] @ 0x70 │ │ │ │ - vadd.f32 s10, s11, s8 │ │ │ │ - vsub.f32 s28, s8, s11 │ │ │ │ - vadd.f32 s7, s12, s9 │ │ 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s9, s14, s13 │ │ │ │ - vadd.f32 s14, s13, s14 │ │ │ │ - vsub.f32 s13, s1, s25 │ │ │ │ - vadd.f32 s1, s1, s25 │ │ │ │ - vldr s25, [sp, #44] @ 0x2c │ │ │ │ - vsub.f32 s8, s11, s12 │ │ │ │ - vadd.f32 s16, s12, s11 │ │ │ │ - vmov.f32 s12, s6 │ │ │ │ - vmul.f32 s11, s0, s22 │ │ │ │ - vsub.f32 s15, s15, s25 │ │ │ │ - vmls.f32 s12, s1, s27 │ │ │ │ - vadd.f32 s6, s6, s1 │ │ │ │ + vmul.f32 s6, s18, s22 │ │ │ │ + vmls.f32 s12, s19, s28 │ │ │ │ + vnmls.f32 s13, s0, s26 │ │ │ │ + vmla.f32 s6, s7, s26 │ │ │ │ + vmul.f32 s7, s7, s22 │ │ │ │ + vnmls.f32 s7, s18, s26 │ │ │ │ + vadd.f32 s18, s3, s12 │ │ │ │ + vsub.f32 s12, s12, s3 │ │ │ │ + vsub.f32 s19, s18, s6 │ │ │ │ + vadd.f32 s18, s6, s18 │ │ │ │ + vadd.f32 s6, s4, s15 │ │ │ │ + vsub.f32 s15, s15, s4 │ │ │ │ + vsub.f32 s3, s12, s7 │ │ │ │ + vadd.f32 s12, s7, s12 │ │ │ │ + vmul.f32 s7, s17, s22 │ │ │ │ + vmla.f32 s7, s8, s26 │ │ │ │ + vmul.f32 s8, s8, s22 │ │ │ │ + vnmls.f32 s8, s17, s26 │ │ │ │ + vadd.f32 s4, s7, s6 │ │ │ │ + vsub.f32 s6, s6, s7 │ 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r3 │ │ │ │ subs r7, #69 @ 0x45 │ │ │ │ + ldr r0, [sp, #324] @ 0x144 │ │ │ │ + subs r5, #128 @ 0x80 │ │ │ │ cmp r6, #56 @ 0x38 │ │ │ │ subs r7, #35 @ 0x23 │ │ │ │ - add r2, pc, #764 @ (adr r2, 210d0 ) │ │ │ │ - subs r7, #103 @ 0x67 │ │ │ │ + add r0, sp, #428 @ 0x1ac │ │ │ │ + subs r6, #246 @ 0xf6 │ │ │ │ + movs r5, #224 @ 0xe0 │ │ │ │ + subs r7, #88 @ 0x58 │ │ │ │ @ instruction: 0xffbe3ed9 │ │ │ │ - vstr s15, [r3] │ │ │ │ - mov.w r3, r9, lsl #3 │ │ │ │ - vldr s15, [sp, #4] │ │ │ │ - vldr s11, [sp, #24] │ │ │ │ - mul.w r0, r0, r9 │ │ │ │ - vstr s13, [r1] │ │ │ │ - adds r1, r5, r3 │ │ │ │ - vadd.f32 s13, s15, s7 │ │ │ │ - vldr s7, [sp, #92] @ 0x5c │ │ │ │ - vsub.f32 s12, s10, s11 │ │ │ │ - vldr s11, [sp, #56] @ 0x38 │ │ │ │ - vldr s10, [sp, #68] @ 0x44 │ │ │ │ - add r3, r7 │ │ │ │ - vmul.f32 s4, s7, s31 │ │ │ │ - vldr s7, [pc, #-60] @ 20dd4 │ │ │ │ - vmla.f32 s4, s11, s2 │ │ │ │ - vldr s2, [sp, #80] @ 0x50 │ │ │ │ - vmul.f32 s11, s14, s23 │ │ │ │ - vmla.f32 s11, s20, s24 │ │ │ │ - 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│ - vldr s9, [ip] │ │ │ │ - adds r2, #8 │ │ │ │ - vldr s11, [r3] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ cmp r4, r6 │ │ │ │ + vldr s9, [ip] │ │ │ │ vldr s15, [r2, #-12] │ │ │ │ + vldr s11, [r3] │ │ │ │ vmul.f32 s14, s10, s9 │ │ │ │ vldr s12, [r0] │ │ │ │ vldr s13, [r1] │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstmia ip!, {s11} │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstmia r3!, {s11} │ │ │ │ vstmia r0!, {s14} │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 210f6 │ │ │ │ - pop {r4, r5, r6} │ │ │ │ + bne.n 22c84 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w r6, [sp], #4 │ │ │ │ bx lr │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r0, r3 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ add r3, r1 │ │ │ │ vldr s10, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s9, [r2, #-4] │ │ │ │ - cmp r6, r4 │ │ │ │ - vldr s11, [r2, #-8] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w r2, r2, #8 │ │ │ │ + cmp r6, r4 │ │ │ │ + vldr s11, [r2, #-16] │ │ │ │ + vldr s9, [r2, #-12] │ │ │ │ vldr s15, [ip] │ │ │ │ - vmul.f32 s12, s10, s9 │ │ │ │ vldr s13, [r0] │ │ │ │ + vmul.f32 s12, s10, s9 │ │ │ │ vldr s14, [r1] │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [ip] │ │ │ │ @@ -23702,369 +24683,388 @@ │ │ │ │ add ip, r5 │ │ │ │ vstr s11, [r3] │ │ │ │ add r3, r5 │ │ │ │ vstr s13, [r0] │ │ │ │ add r0, r5 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 21154 │ │ │ │ - pop {r4, r5, r6} │ │ │ │ + bne.n 22cf2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w r6, [sp], #4 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -000211b4 : │ │ │ │ - ldr r2, [pc, #8] @ (211c0 ) │ │ │ │ - ldr r1, [pc, #12] @ (211c4 ) │ │ │ │ +00022d5c : │ │ │ │ + ldr r2, [pc, #8] @ (22d68 ) │ │ │ │ + ldr r1, [pc, #12] @ (22d6c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - strb r4, [r2, #10] │ │ │ │ - movs r5, r1 │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ + @ instruction: 0xf6ec000d │ │ │ │ + mrc2 15, 7, pc, cr7, cr15, {7} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #20] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ cmp r4, r6 │ │ │ │ add.w r2, r2, r4, lsl #4 │ │ │ │ - bge.n 2129a │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + bge.n 22e54 │ │ │ │ cmp r5, #1 │ │ │ │ - bne.n 2129c │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + bne.n 22e62 │ │ │ │ + vldr s6, [pc, #432] @ 22f44 │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ add.w lr, r0, r3 │ │ │ │ add.w ip, r1, r3 │ │ │ │ add.w r5, lr, r3 │ │ │ │ - adds r2, #16 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ add r3, ip │ │ │ │ - vldr s6, [pc, #380] @ 2136c │ │ │ │ - vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s12, [r2, #-16] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s9, [lr] │ │ │ │ - adds r2, #16 │ │ │ │ - vldr s14, [ip] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ cmp r6, r4 │ │ │ │ + vldr s9, [lr] │ │ │ │ vldr s15, [r2, #-28] @ 0xffffffe4 │ │ │ │ + vldr s14, [ip] │ │ │ │ vmul.f32 s10, s12, s9 │ │ │ │ vldr s8, [r2, #-24] @ 0xffffffe8 │ │ │ │ vldr s7, [r5] │ │ │ │ + vldr s11, [r0] │ │ │ │ vmla.f32 s10, s15, s14 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vldr s9, [r3] │ │ │ │ - vldr s11, [r0] │ │ │ │ vldr s13, [r1] │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ vldr s12, [r2, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s14, s8, s7 │ │ │ │ vmla.f32 s14, s12, s9 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vnmls.f32 s12, s8, s9 │ │ │ │ vadd.f32 s8, s14, s10 │ │ │ │ vadd.f32 s9, s12, s15 │ │ │ │ - vadd.f32 s7, s8, s11 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vadd.f32 s7, s8, s11 │ │ │ │ vmls.f32 s11, s8, s5 │ │ │ │ + vmul.f32 s15, s15, s6 │ │ │ │ vstmia r0!, {s7} │ │ │ │ vadd.f32 s7, s9, s13 │ │ │ │ - vmul.f32 s15, s15, s6 │ │ │ │ - vstmia r1!, {s7} │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ + vstmia r1!, {s7} │ │ │ │ vstmia r5!, {s12} │ │ │ │ vstmia lr!, {s15} │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vmov.f32 s14, s13 │ │ │ │ vmls.f32 s14, s9, s5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vstmia ip!, {s13} │ │ │ │ vstmia r3!, {s14} │ │ │ │ - bne.n 211f6 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 22dac │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #224] @ 22f44 │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ add.w lr, r0, r3 │ │ │ │ add.w ip, r1, r3 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w r7, lr, r3 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - adds r2, #16 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ add r3, ip │ │ │ │ - vldr s6, [pc, #188] @ 2136c │ │ │ │ - vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s11, [ip] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s9, [r2, #-12] │ │ │ │ - cmp r6, r4 │ │ │ │ - vldr s14, [r2, #-16] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w r2, r2, #16 │ │ │ │ + cmp r6, r4 │ │ │ │ + vldr s14, [r2, #-32] @ 0xffffffe0 │ │ │ │ + vldr s9, [r2, #-28] @ 0xffffffe4 │ │ │ │ vldr s15, [lr] │ │ │ │ + vldr s7, [r2, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s10, s11, s9 │ │ │ │ vldr s8, [r3] │ │ │ │ - vldr s7, [r2, #-20] @ 0xffffffec │ │ │ │ + vldr s12, [r0] │ │ │ │ + vldr s13, [r1] │ │ │ │ vmla.f32 s10, s15, s14 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vldr s9, [r2, #-24] @ 0xffffffe8 │ │ │ │ - vldr s12, [r0] │ │ │ │ - vldr s13, [r1] │ │ │ │ vnmls.f32 s15, s11, s14 │ │ │ │ vldr s11, [r7] │ │ │ │ vmul.f32 s14, s8, s7 │ │ │ │ vmla.f32 s14, s11, s9 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ vnmls.f32 s11, s8, s9 │ │ │ │ vadd.f32 s8, s10, s14 │ │ │ │ vadd.f32 s9, s15, s11 │ │ │ │ - vadd.f32 s7, s12, s8 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s7, s12, s8 │ │ │ │ vmls.f32 s12, s8, s5 │ │ │ │ + vmul.f32 s15, s15, s6 │ │ │ │ vstr s7, [r0] │ │ │ │ vadd.f32 s7, s13, s9 │ │ │ │ - vmul.f32 s15, s15, s6 │ │ │ │ add r0, r5 │ │ │ │ - vstr s7, [r1] │ │ │ │ - add r1, r5 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vmov.f32 s14, s13 │ │ │ │ + vstr s7, [r1] │ │ │ │ + add r1, r5 │ │ │ │ vmls.f32 s14, s9, s5 │ │ │ │ vstr s11, [r7] │ │ │ │ add r7, r5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vstr s12, [lr] │ │ │ │ add lr, r5 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, r5 │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, r5 │ │ │ │ - bne.n 212b6 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 22e80 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - cbz r7, 213e4 │ │ │ │ + cbz r7, 22fbc │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -00021370 : │ │ │ │ - ldr r2, [pc, #8] @ (2137c ) │ │ │ │ - ldr r1, [pc, #12] @ (21380 ) │ │ │ │ +00022f48 : │ │ │ │ + ldr r2, [pc, #8] @ (22f54 ) │ │ │ │ + ldr r1, [pc, #12] @ (22f58 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - strb r0, [r3, #4] │ │ │ │ - movs r5, r1 │ │ │ │ - mcr2 15, 2, pc, cr15, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #24 │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ - ldrd r4, r7, [sp, #36] @ 0x24 │ │ │ │ - cmp r4, r7 │ │ │ │ - mla r2, r6, r4, r2 │ │ │ │ - bge.n 21492 │ │ │ │ + adc.w r0, r0, #9240576 @ 0x8d0000 │ │ │ │ + mrc2 15, 0, pc, cr15, cr15, {7} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldrd r4, r6, [sp, #32] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + cmp r4, r6 │ │ │ │ + add.w r2, r2, r7, lsl #3 │ │ │ │ + bge.n 2307c │ │ │ │ cmp r5, #1 │ │ │ │ - mov.w r8, r3, lsl #3 │ │ │ │ + mov.w ip, r3, lsl #3 │ │ │ │ mov.w lr, r3, lsl #2 │ │ │ │ - ittt eq │ │ │ │ - addeq r2, #24 │ │ │ │ - addeq.w r6, r0, r8 │ │ │ │ - addeq.w r5, r1, r8 │ │ │ │ - bne.n 21496 │ │ │ │ + bne.w 2308e │ │ │ │ + add.w r5, r0, ip │ │ │ │ + add.w r3, r1, ip │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + sub.w ip, r5, lr │ │ │ │ + vldr s13, [r5] │ │ │ │ + add.w r8, r1, lr │ │ │ │ + add.w r9, r5, lr │ │ │ │ + add.w r7, r3, lr │ │ │ │ + add.w r4, r4, #1 │ │ │ │ vldr s12, [r2, #-16] │ │ │ │ - add.w ip, r0, lr │ │ │ │ - vldr s15, [r2, #-12] │ │ │ │ - add.w r3, r1, lr │ │ │ │ - vldr s13, [r6] │ │ │ │ - add.w sl, ip, r8 │ │ │ │ - vldr s14, [r5] │ │ │ │ - add.w r9, r3, r8 │ │ │ │ - vldr s10, [r2, #-24] @ 0xffffffe8 │ │ │ │ - adds r4, #1 │ │ │ │ + cmp r6, r4 │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + vldr s14, [r3] │ │ │ │ + vldr s15, [r2, #-36] @ 0xffffffdc │ │ │ │ + vldr s10, [r2, #-48] @ 0xffffffd0 │ │ │ │ vmul.f32 s9, s12, s13 │ │ │ │ - vmul.f32 s13, s15, s13 │ │ │ │ vldr s8, [ip] │ │ │ │ + vmul.f32 s13, s15, s13 │ │ │ │ + vldr s6, [r2, #-32] @ 0xffffffe0 │ │ │ │ vmla.f32 s9, s15, s14 │ │ │ │ - vldr s15, [r2, #-20] @ 0xffffffec │ │ │ │ - cmp r7, r4 │ │ │ │ - vldr s6, [r2, #-8] │ │ │ │ - add.w r2, r2, #24 │ │ │ │ + vldr s15, [r2, #-44] @ 0xffffffd4 │ │ │ │ + vldr s5, [r9] │ │ │ │ vnmls.f32 s13, s12, s14 │ │ │ │ - vldr s12, [r3] │ │ │ │ vmul.f32 s14, s10, s8 │ │ │ │ - vldr s5, [sl] │ │ │ │ + vldr s12, [r8] │ │ │ │ vldr s11, [r0] │ │ │ │ + vldr s7, [r1] │ │ │ │ vmla.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ - vldr s8, [r9] │ │ │ │ - vldr s7, [r1] │ │ │ │ + vldr s8, [r7] │ │ │ │ vnmls.f32 s15, s10, s12 │ │ │ │ vldr s12, [r2, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s10, s6, s5 │ │ │ │ vmla.f32 s10, s12, s8 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vnmls.f32 s12, s6, s8 │ │ │ │ vadd.f32 s6, s9, s11 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ vadd.f32 s8, s10, s14 │ │ │ │ vsub.f32 s5, s6, s8 │ │ │ │ vadd.f32 s8, s8, s6 │ │ │ │ vadd.f32 s6, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vstmia r6!, {s5} │ │ │ │ + vstmia r5!, {s5} │ │ │ │ vstmia r0!, {s8} │ │ │ │ vadd.f32 s8, s13, s7 │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vsub.f32 s13, s7, s13 │ │ │ │ vadd.f32 s5, s8, s6 │ │ │ │ vsub.f32 s8, s8, s6 │ │ │ │ vstmia r1!, {s5} │ │ │ │ - vstmia r5!, {s8} │ │ │ │ - vstr s12, [sl] │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstmia r3!, {s8} │ │ │ │ + vstr s12, [r9] │ │ │ │ + vstmia ip!, {s15} │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vstr s14, [r3] │ │ │ │ - vstr s15, [r9] │ │ │ │ - bne.n 213b0 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - add r2, r6 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - add.w r6, r0, r8 │ │ │ │ - add.w r3, r1, r8 │ │ │ │ + vstr s14, [r8] │ │ │ │ + vstr s15, [r7] │ │ │ │ + bne.n 22f9c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + add.w r7, r0, ip │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r3, r1, ip │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + sub.w ip, r7, lr │ │ │ │ vldr s13, [r3] │ │ │ │ - add.w ip, r1, lr │ │ │ │ + add.w r9, r1, lr │ │ │ │ + add.w r8, r3, lr │ │ │ │ + add.w sl, r7, lr │ │ │ │ + add.w r4, r4, #1 │ │ │ │ vldr s10, [r2, #-12] │ │ │ │ - add.w r9, r0, lr │ │ │ │ - vldr s15, [r2, #-16] │ │ │ │ - add.w sl, ip, r8 │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w fp, r9, r8 │ │ │ │ + cmp r6, r4 │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + vldr s12, [r7] │ │ │ │ + vldr s15, [r2, #-40] @ 0xffffffd8 │ │ │ │ vmul.f32 s8, s13, s10 │ │ │ │ - vldr s7, [r2, #-20] @ 0xffffffec │ │ │ │ - vldr s9, [ip] │ │ │ │ - adds r4, #1 │ │ │ │ + vldr s7, [r2, #-44] @ 0xffffffd4 │ │ │ │ + vldr s9, [r9] │ │ │ │ + vldr s5, [r2, #-28] @ 0xffffffe4 │ │ │ │ vmla.f32 s8, s12, s15 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ - vldr s10, [r2, #-24] @ 0xffffffe8 │ │ │ │ - cmp r7, r4 │ │ │ │ - vldr s5, [r2, #-4] │ │ │ │ - add.w r2, r2, #24 │ │ │ │ - vldr s6, [sl] │ │ │ │ + vldr s10, [r2, #-48] @ 0xffffffd0 │ │ │ │ + vldr s6, [r8] │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ - vldr s15, [r9] │ │ │ │ + vldr s15, [ip] │ │ │ │ vmul.f32 s13, s9, s7 │ │ │ │ vldr s11, [r0] │ │ │ │ vldr s14, [r1] │ │ │ │ vmla.f32 s13, s15, s10 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vldr s7, [r2, #-32] @ 0xffffffe0 │ │ │ │ vnmls.f32 s15, s9, s10 │ │ │ │ - vldr s10, [fp] │ │ │ │ + vldr s10, [sl] │ │ │ │ vmul.f32 s9, s6, s5 │ │ │ │ vmla.f32 s9, s10, s7 │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ vnmls.f32 s10, s6, s7 │ │ │ │ vadd.f32 s7, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s6, s13, s9 │ │ │ │ vsub.f32 s5, s7, s6 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ vadd.f32 s6, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vstr s5, [r6] │ │ │ │ - add r6, r5 │ │ │ │ - vstr s7, [r0] │ │ │ │ + vstr s5, [r7] │ │ │ │ + add r7, r5 │ │ │ │ vsub.f32 s10, s11, s15 │ │ │ │ - vadd.f32 s7, s14, s12 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ + vstr s7, [r0] │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ - vsub.f32 s14, s13, s9 │ │ │ │ + vadd.f32 s7, s14, s12 │ │ │ │ add r0, r5 │ │ │ │ + vsub.f32 s14, s13, s9 │ │ │ │ vadd.f32 s5, s6, s7 │ │ │ │ vsub.f32 s7, s7, s6 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s5, [r1] │ │ │ │ add r1, r5 │ │ │ │ vstr s7, [r3] │ │ │ │ add r3, r5 │ │ │ │ - vstr s10, [fp] │ │ │ │ - vstr s11, [r9] │ │ │ │ - vstr s13, [ip] │ │ │ │ - vstr s15, [sl] │ │ │ │ - bne.n 214a2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s10, [sl] │ │ │ │ + vstr s11, [ip] │ │ │ │ + add ip, r5 │ │ │ │ + vstr s13, [r9] │ │ │ │ + vstr s15, [r8] │ │ │ │ + bne.n 230a2 │ │ │ │ + b.n 2307c │ │ │ │ + nop │ │ │ │ │ │ │ │ -00021590 : │ │ │ │ - ldr r2, [pc, #8] @ (2159c ) │ │ │ │ - ldr r1, [pc, #12] @ (215a0 ) │ │ │ │ +00023190 : │ │ │ │ + ldr r2, [pc, #8] @ (2319c ) │ │ │ │ + ldr r1, [pc, #12] @ (231a0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - ldr r0, [r7, #112] @ 0x70 │ │ │ │ - movs r5, r1 │ │ │ │ - stc2l 15, cr15, [fp, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xf338000d │ │ │ │ + stc2l 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ ldrd r4, r7, [sp, #52] @ 0x34 │ │ │ │ ldr r5, [sp, #60] @ 0x3c │ │ │ │ cmp r4, r7 │ │ │ │ add.w r2, r2, r4, lsl #5 │ │ │ │ - bge.w 2175c │ │ │ │ + bge.w 23370 │ │ │ │ + cmp r5, #1 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ mov.w lr, r3, lsl #3 │ │ │ │ - cmp r5, #1 │ │ │ │ - bne.w 21764 │ │ │ │ + bne.w 2338a │ │ │ │ + vldr s7, [pc, #856] @ 23534 │ │ │ │ + vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ add.w r3, r2, #32 │ │ │ │ - vldr s7, [pc, #828] @ 2190c │ │ │ │ rsb r2, lr, #0 │ │ │ │ - vldr s8, [pc, #824] @ 21910 │ │ │ │ - vldr s5, [pc, #824] @ 21914 │ │ │ │ - vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ + vldr s8, [pc, #844] @ 23538 │ │ │ │ + vldr s5, [pc, #844] @ 2353c │ │ │ │ add.w r6, r0, ip │ │ │ │ add.w r5, r1, ip │ │ │ │ vldr s14, [r3, #-32] @ 0xffffffe0 │ │ │ │ add.w sl, r6, lr │ │ │ │ - vldr s1, [r3, #-28] @ 0xffffffe4 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w fp, sl, ip │ │ │ │ + cmp r7, r4 │ │ │ │ vldr s12, [r6] │ │ │ │ add.w r8, fp, r2 │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + vldr s1, [r3, #-60] @ 0xffffffc4 │ │ │ │ vldr s15, [r5] │ │ │ │ add r5, lr │ │ │ │ - vldr s9, [r3, #-12] │ │ │ │ add.w r9, r5, ip │ │ │ │ vmul.f32 s16, s14, s12 │ │ │ │ - vldr s11, [r3, #-8] │ │ │ │ + vldr s10, [fp] │ │ │ │ + vldr s9, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vldr s11, [r3, #-40] @ 0xffffffd8 │ │ │ │ vmla.f32 s16, s1, s15 │ │ │ │ vmul.f32 s1, s1, s12 │ │ │ │ vldr s12, [sl] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s10, [fp] │ │ │ │ - adds r3, #32 │ │ │ │ - vldr s2, [r8] │ │ │ │ - add.w r8, r9, r2 │ │ │ │ + vldr s4, [r3, #-56] @ 0xffffffc8 │ │ │ │ vnmls.f32 s1, s14, s15 │ │ │ │ vldr s14, [r3, #-48] @ 0xffffffd0 │ │ │ │ vldr s15, [r5] │ │ │ │ - cmp r7, r4 │ │ │ │ - vldr s4, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s2, [r8] │ │ │ │ + add.w r8, r9, r2 │ │ │ │ vmul.f32 s0, s14, s12 │ │ │ │ vldr s13, [r0] │ │ │ │ + vldr s3, [r1] │ │ │ │ vmla.f32 s0, s9, s15 │ │ │ │ vmul.f32 s9, s9, s12 │ │ │ │ vldr s12, [r3, #-36] @ 0xffffffdc │ │ │ │ - vldr s3, [r1] │ │ │ │ vnmls.f32 s9, s14, s15 │ │ │ │ vldr s14, [r9] │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ vmla.f32 s15, s12, s14 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vmul.f32 s10, s4, s2 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ - vldr s11, [r8] │ │ │ │ vldr s14, [r3, #-52] @ 0xffffffcc │ │ │ │ + vldr s11, [r8] │ │ │ │ vmla.f32 s10, s14, s11 │ │ │ │ vmul.f32 s14, s14, s2 │ │ │ │ vnmls.f32 s14, s4, s11 │ │ │ │ vsub.f32 s4, s16, s15 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vsub.f32 s11, s1, s12 │ │ │ │ vadd.f32 s12, s12, s1 │ │ │ │ @@ -24078,1498 +25078,1494 @@ │ │ │ │ vsub.f32 s14, s12, s14 │ │ │ │ vadd.f32 s1, s0, s13 │ │ │ │ vmls.f32 s13, s0, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vstmia r0!, {s1} │ │ │ │ vadd.f32 s1, s9, s3 │ │ │ │ + vadd.f32 s10, s13, s15 │ │ │ │ + vsub.f32 s13, s13, s15 │ │ │ │ vstmia r1!, {s1} │ │ │ │ vmul.f32 s1, s11, s8 │ │ │ │ - vmla.f32 s1, s17, s7 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ - vadd.f32 s10, s13, s15 │ │ │ │ - vsub.f32 s13, s13, s15 │ │ │ │ + vmla.f32 s1, s17, s7 │ │ │ │ vnmls.f32 s11, s17, s8 │ │ │ │ vsub.f32 s15, s10, s1 │ │ │ │ vadd.f32 s10, s10, s1 │ │ │ │ vstr s15, [fp] │ │ │ │ vadd.f32 s15, s13, s11 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vmul.f32 s11, s4, s8 │ │ │ │ - vmla.f32 s11, s2, s7 │ │ │ │ vstr s15, [sl] │ │ │ │ vmov.f32 s15, s3 │ │ │ │ - vmls.f32 s15, s9, s6 │ │ │ │ + vmla.f32 s11, s2, s7 │ │ │ │ vstr s10, [r6] │ │ │ │ add r6, ip │ │ │ │ vstr s13, [r6] │ │ │ │ vmul.f32 s13, s4, s7 │ │ │ │ sub.w r6, r8, ip │ │ │ │ - vadd.f32 s12, s15, s14 │ │ │ │ + vmls.f32 s15, s9, s6 │ │ │ │ vnmls.f32 s13, s2, s8 │ │ │ │ + vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vstr s14, [r6] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s14, [r5] │ │ │ │ vstr s12, [r9] │ │ │ │ vstr s15, [r8] │ │ │ │ - bne.w 215e2 │ │ │ │ + bne.w 231f2 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s5, [pc, #428] @ 23538 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ add.w r3, r2, #32 │ │ │ │ - vldr s5, [pc, #420] @ 21910 │ │ │ │ rsb r2, lr, #0 │ │ │ │ - vldr s6, [pc, #408] @ 2190c │ │ │ │ + vldr s6, [pc, #404] @ 23534 │ │ │ │ mov fp, r5 │ │ │ │ - vldr s3, [pc, #408] @ 21914 │ │ │ │ - vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ + vldr s3, [pc, #404] @ 2353c │ │ │ │ add.w r5, r1, ip │ │ │ │ add.w r6, r0, ip │ │ │ │ - vldr s10, [r3, #-28] @ 0xffffffe4 │ │ │ │ - add.w r9, r6, lr │ │ │ │ vldr s13, [r3, #-32] @ 0xffffffe0 │ │ │ │ + add.w r9, r6, lr │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w sl, r9, ip │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + vldr s10, [r3, #-60] @ 0xffffffc4 │ │ │ │ + add.w r7, sl, r2 │ │ │ │ vldr s11, [r5] │ │ │ │ add r5, lr │ │ │ │ - vldr s12, [r6] │ │ │ │ add.w r8, r5, ip │ │ │ │ - vldr s9, [r3, #-12] │ │ │ │ - add.w r7, sl, r2 │ │ │ │ + vldr s12, [r6] │ │ │ │ + vldr s2, [r3, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ - vldr s2, [r3, #-20] @ 0xffffffec │ │ │ │ + vldr s9, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vldr s15, [r0] │ │ │ │ + vldr s8, [r1] │ │ │ │ vmla.f32 s14, s12, s13 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vldr s10, [r5] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s15, [r0] │ │ │ │ - adds r3, #32 │ │ │ │ - vldr s8, [r1] │ │ │ │ vnmls.f32 s12, s11, s13 │ │ │ │ vldr s11, [r3, #-48] @ 0xffffffd0 │ │ │ │ vldr s13, [r9] │ │ │ │ vmul.f32 s7, s10, s9 │ │ │ │ vmla.f32 s7, s13, s11 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vldr s9, [r3, #-36] @ 0xffffffdc │ │ │ │ vnmls.f32 s13, s10, s11 │ │ │ │ vldr s10, [r8] │ │ │ │ vldr s11, [r3, #-40] @ 0xffffffd8 │ │ │ │ - vmul.f32 s17, s10, s9 │ │ │ │ vmov.f32 s0, s7 │ │ │ │ vldr s7, [sl] │ │ │ │ + vmul.f32 s17, s10, s9 │ │ │ │ vmla.f32 s17, s7, s11 │ │ │ │ vmul.f32 s7, s7, s9 │ │ │ │ vnmls.f32 s7, s10, s11 │ │ │ │ vldr s10, [r7] │ │ │ │ add.w r7, r8, r2 │ │ │ │ - vldr s11, [r3, #-56] @ 0xffffffc8 │ │ │ │ vldr s9, [r7] │ │ │ │ + vldr s11, [r3, #-56] @ 0xffffffc8 │ │ │ │ vmul.f32 s16, s9, s2 │ │ │ │ vmla.f32 s16, s10, s11 │ │ │ │ vmul.f32 s10, s10, s2 │ │ │ │ vnmls.f32 s10, s9, s11 │ │ │ │ vsub.f32 s11, s12, s7 │ │ │ │ vsub.f32 s9, s14, s17 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vadd.f32 s14, s14, s17 │ │ │ │ vadd.f32 s7, s0, s16 │ │ │ │ vsub.f32 s1, s16, s0 │ │ │ │ vsub.f32 s18, s10, s13 │ │ │ │ - vadd.f32 s0, s14, s7 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ + vadd.f32 s0, s14, s7 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ + vadd.f32 s2, s12, s13 │ │ │ │ + vsub.f32 s13, s12, s13 │ │ │ │ vadd.f32 s10, s15, s0 │ │ │ │ vmls.f32 s15, s0, s4 │ │ │ │ - vadd.f32 s2, s12, s13 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vsub.f32 s13, s12, s13 │ │ │ │ + vmul.f32 s13, s13, s3 │ │ │ │ vstr s10, [r0] │ │ │ │ - add r0, fp │ │ │ │ vadd.f32 s10, s8, s2 │ │ │ │ - vmul.f32 s13, s13, s3 │ │ │ │ + add r0, fp │ │ │ │ vadd.f32 s7, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s10, [r1] │ │ │ │ vmul.f32 s10, s18, s6 │ │ │ │ + add r1, fp │ │ │ │ vmla.f32 s10, s11, s5 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ - add r1, fp │ │ │ │ vnmls.f32 s11, s18, s5 │ │ │ │ vsub.f32 s14, s7, s10 │ │ │ │ vadd.f32 s10, s10, s7 │ │ │ │ vstr s14, [sl] │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vmul.f32 s11, s1, s6 │ │ │ │ - vmla.f32 s11, s9, s5 │ │ │ │ vstr s14, [r9] │ │ │ │ vmov.f32 s14, s8 │ │ │ │ - vmls.f32 s14, s2, s4 │ │ │ │ + vmla.f32 s11, s9, s5 │ │ │ │ vstr s10, [r6] │ │ │ │ add r6, ip │ │ │ │ vstr s15, [r6] │ │ │ │ vmul.f32 s15, s9, s6 │ │ │ │ sub.w r6, r7, ip │ │ │ │ - vadd.f32 s12, s13, s14 │ │ │ │ + vmls.f32 s14, s2, s4 │ │ │ │ vnmls.f32 s15, s1, s5 │ │ │ │ + vadd.f32 s12, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vsub.f32 s13, s12, s11 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ vstr s13, [r6] │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r5] │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ vstr s11, [r8] │ │ │ │ - cmp r5, r4 │ │ │ │ vstr s15, [r7] │ │ │ │ - bne.w 21780 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + cmp r5, r4 │ │ │ │ + bne.w 233a8 │ │ │ │ + b.n 23370 │ │ │ │ + nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ │ │ │ │ -00021918 : │ │ │ │ - ldr r2, [pc, #8] @ (21924 ) │ │ │ │ - ldr r1, [pc, #12] @ (21928 ) │ │ │ │ +00023540 : │ │ │ │ + ldr r2, [pc, #8] @ (2354c ) │ │ │ │ + ldr r1, [pc, #12] @ (23550 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - ldr r0, [r6, #60] @ 0x3c │ │ │ │ - movs r5, r1 │ │ │ │ - stc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r5, #40 @ 0x28 │ │ │ │ + vaddl.s8 q8, d8, d13 │ │ │ │ + mrrc2 15, 15, pc, fp, cr15 @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #20 │ │ │ │ - ldr.w r9, [sp, #64] @ 0x40 │ │ │ │ + ldrd r5, r6, [sp, #64] @ 0x40 │ │ │ │ ldr r4, [sp, #72] @ 0x48 │ │ │ │ - mla r2, r5, r9, r2 │ │ │ │ - ldr r5, [sp, #68] @ 0x44 │ │ │ │ - cmp r9, r5 │ │ │ │ - bge.w 21b3c │ │ │ │ - movs r5, #12 │ │ │ │ - lsls r6, r3, #4 │ │ │ │ - lsls r7, r3, #2 │ │ │ │ - mov.w fp, r3, lsl #3 │ │ │ │ + add.w r5, r5, r5, lsl #2 │ │ │ │ + add.w r2, r2, r5, lsl #3 │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ + cmp r5, r6 │ │ │ │ + bge.w 23774 │ │ │ │ + mov.w ip, r3, lsl #4 │ │ │ │ cmp r4, #1 │ │ │ │ - str r6, [sp, #8] │ │ │ │ - mul.w r5, r3, r5 │ │ │ │ - bne.w 21b46 │ │ │ │ - add.w r3, r2, #40 @ 0x28 │ │ │ │ - rsb sl, r5, #0 │ │ │ │ - rsb r6, fp, #0 │ │ │ │ - vldr s5, [pc, #972] @ 21d3c │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + bne.w 23794 │ │ │ │ + vldr s5, [pc, #500] @ 23790 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - adds r4, r0, r5 │ │ │ │ - vldr s11, [r3, #-24] @ 0xffffffe8 │ │ │ │ - add.w r9, r9, #1 │ │ │ │ - vldr s12, [r3, #-20] @ 0xffffffec │ │ │ │ - adds r3, #40 @ 0x28 │ │ │ │ - vldr s10, [r4] │ │ │ │ - add r4, r7 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, r5 │ │ │ │ + mov r4, r3 │ │ │ │ + rsb r4, r4, #0 │ │ │ │ + add.w r3, r2, #40 @ 0x28 │ │ │ │ + add.w lr, r0, r5 │ │ │ │ + add.w r2, r1, r5 │ │ │ │ + str r4, [sp, #8] │ │ │ │ + ldrd r4, r6, [sp, #4] │ │ │ │ + add.w r5, r0, ip │ │ │ │ + add.w sl, lr, ip │ │ │ │ + add.w r8, r2, ip │ │ │ │ + add.w r3, r3, #40 @ 0x28 │ │ │ │ + vldr s11, [r3, #-64] @ 0xffffffc0 │ │ │ │ + vldr s12, [r3, #-60] @ 0xffffffc4 │ │ │ │ + add.w fp, lr, r4 │ │ │ │ + add.w r9, r2, r4 │ │ │ │ + vldr s15, [r1] │ │ │ │ + add.w r4, r1, ip │ │ │ │ + add.w r7, r5, r6 │ │ │ │ + add r6, r4 │ │ │ │ + vldr s10, [fp] │ │ │ │ + vldr s13, [r9] │ │ │ │ vldr s14, [r0] │ │ │ │ - add.w lr, r4, sl │ │ │ │ vmul.f32 s7, s11, s10 │ │ │ │ - vldr s1, [r3, #-48] @ 0xffffffd0 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - add.w ip, r2, sl │ │ │ │ vldr s8, [lr] │ │ │ │ - add lr, r7 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + vldr s1, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s16, [sl] │ │ │ │ vmla.f32 s7, s12, s13 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vldr s10, [r3, #-76] @ 0xffffffb4 │ │ │ │ vnmls.f32 s12, s11, s13 │ │ │ │ - vldr s11, [r4] │ │ │ │ vldr s13, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s11, [r5] │ │ │ │ vsub.f32 s0, s14, s7 │ │ │ │ - vmul.f32 s9, s13, s11 │ │ │ │ vadd.f32 s7, s7, s14 │ │ │ │ vldr s14, [r3, #-52] @ 0xffffffcc │ │ │ │ + vmul.f32 s9, s13, s11 │ │ │ │ vsub.f32 s2, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ + vldr s15, [r4] │ │ │ │ vmla.f32 s9, s14, s15 │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ vldr s11, [r3, #-80] @ 0xffffffb0 │ │ │ │ vnmls.f32 s14, s13, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ + vldr s15, [r2] │ │ │ │ vmul.f32 s13, s11, s8 │ │ │ │ - add ip, r7 │ │ │ │ vmla.f32 s13, s10, s15 │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ - vldr s8, [lr] │ │ │ │ - add lr, r5 │ │ │ │ - add.w r8, lr, r6 │ │ │ │ + vldr s8, [r7] │ │ │ │ vnmls.f32 s10, s11, s15 │ │ │ │ vldr s15, [r3, #-68] @ 0xffffffbc │ │ │ │ - vldr s16, [lr] │ │ │ │ vsub.f32 s11, s9, s13 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vldr s9, [r3, #-72] @ 0xffffffb8 │ │ │ │ vadd.f32 s4, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - vldr s10, [ip] │ │ │ │ + vldr s10, [r6] │ │ │ │ vmul.f32 s3, s9, s8 │ │ │ │ - add ip, r5 │ │ │ │ vmla.f32 s3, s15, s10 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vmul.f32 s8, s1, s16 │ │ │ │ vnmls.f32 s15, s9, s10 │ │ │ │ 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│ │ │ vadd.f32 s10, s14, s11 │ │ │ │ - sub.w lr, ip, r1 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vadd.f32 s11, s8, s13 │ │ │ │ - vstr s10, [lr] │ │ │ │ - add lr, fp │ │ │ │ - vstr s15, [lr] │ │ │ │ + vstmia r2!, {s10} │ │ │ │ + vstr s15, [r9] │ │ │ │ vmov.f32 s15, s7 │ │ │ │ - vstr s14, [ip] │ │ │ │ - vmls.f32 s15, s11, s6 │ │ │ │ + vstr s14, [r8] │ │ │ │ vsub.f32 s14, s9, s4 │ │ │ │ + vmls.f32 s15, s11, s6 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vstmia r0!, {s11} │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s9, s4 │ │ │ │ - vstr s11, [r4] │ │ │ │ - add r4, r6 │ │ │ │ - vstr s15, [r4] │ │ │ │ + vstr s11, [r5] │ │ │ │ + vstr s15, [r7] │ │ │ │ vsub.f32 s15, s13, s8 │ │ │ │ vmov.f32 s13, s12 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ vmls.f32 s13, s14, s6 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vstmia r1!, {s14} │ │ │ │ - str r1, [sp, #4] │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vstr s14, [r2] │ │ │ │ - add r2, r6 │ │ │ │ - vstr s13, [r2] │ │ │ │ - ldr r2, [sp, #68] @ 0x44 │ │ │ │ - cmp r2, r9 │ │ │ │ - bne.w 21976 │ │ │ │ + vstr s14, [r4] │ │ │ │ + ldr r4, [sp, #64] @ 0x40 │ │ │ │ + vstr s13, [r6] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r4, [sp, #64] @ 0x40 │ │ │ │ + ldrd r5, r4, [sp, #64] @ 0x40 │ │ │ │ + cmp r4, r5 │ │ │ │ + bne.w 235b4 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - rsb r6, fp, #0 │ │ │ │ - str.w fp, [sp, #12] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cbz r7, 23808 │ │ │ │ + subs r7, #93 @ 0x5d │ │ │ │ add.w r3, r2, #40 @ 0x28 │ │ │ │ - rsb sl, r5, #0 │ │ │ │ - vldr s5, [pc, #480] @ 21d3c │ │ │ │ - mov fp, r4 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - adds r4, r0, r5 │ │ │ │ - vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ - add.w r9, r9, #1 │ │ │ │ - adds r2, r1, r5 │ │ │ │ - vldr s13, [r3, #-24] @ 0xffffffe8 │ │ │ │ - vldr s15, [r4] │ │ │ │ - add r4, r7 │ │ │ │ + mov.w r6, r4, lsl #2 │ │ │ │ + add.w fp, r1, r5 │ │ │ │ + add.w r4, r0, r5 │ │ │ │ + vldr s5, [pc, #-28] @ 23790 │ │ │ │ + mov r7, ip │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + strd r2, r1, [sp, #8] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + add.w r5, r0, r7 │ │ │ │ + add.w lr, fp, r7 │ │ │ │ + add.w r9, r4, r7 │ │ │ │ + add.w r3, r3, #40 @ 0x28 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ + vldr s11, [r3, #-60] @ 0xffffffc4 │ │ │ │ + add.w r8, fp, r2 │ │ │ │ + add.w sl, r4, r2 │ │ │ │ + vldr s13, [r3, #-64] @ 0xffffffc0 │ │ │ │ + add.w r2, r1, r7 │ │ │ │ + vldr s12, [r8] │ │ │ │ + vldr s15, [sl] │ │ │ │ vldr s8, [r0] │ │ │ │ - add.w lr, r4, sl │ │ │ │ - vldr s12, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - vldr s10, [r1] │ │ │ │ - add.w ip, r2, sl │ │ │ │ - vldr s7, [r3, #-36] @ 0xffffffdc │ │ │ │ - adds r3, #40 @ 0x28 │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ - vldr s1, [r3, #-68] @ 0xffffffbc │ │ │ │ + vldr s10, [r1] │ │ │ │ + vldr s7, [r3, #-76] @ 0xffffffb4 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ + vldr s1, [r3, #-68] @ 0xffffffbc │ │ │ │ vldr s11, [r3, #-52] @ 0xffffffcc │ │ │ │ - vldr s16, [r3, #-44] @ 0xffffffd4 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + add.w ip, r5, r1 │ │ │ │ + add r1, r2 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vldr s13, [r2] │ │ │ │ - vldr s12, [r4] │ │ │ │ + vldr s12, [r5] │ │ │ │ + vldr s3, [r1] │ │ │ │ vsub.f32 s2, s8, s14 │ │ │ │ vadd.f32 s8, s8, s14 │ │ │ │ vldr s14, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s16, [r3, #-44] @ 0xffffffd4 │ │ │ │ vsub.f32 s4, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ + vldr s0, [lr] │ │ │ │ vmul.f32 s15, s13, s11 │ │ │ │ vmla.f32 s15, s12, s14 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add ip, r7 │ │ │ │ + vldr s11, [fp] │ │ │ │ vnmls.f32 s12, s13, s14 │ │ │ │ vldr s14, [r3, #-80] @ 0xffffffb0 │ │ │ │ - vldr s13, [lr] │ │ │ │ vmul.f32 s9, s11, s7 │ │ │ │ - add lr, r7 │ │ │ │ - vldr s3, [ip] │ │ │ │ - add ip, r5 │ │ │ │ + vldr s13, [r4] │ │ │ │ vmla.f32 s9, s13, s14 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ - vldr s0, [ip] │ │ │ │ vnmls.f32 s13, s11, s14 │ │ │ │ vsub.f32 s14, s15, s9 │ │ │ │ vadd.f32 s11, s15, s9 │ │ │ │ - vldr s15, [lr] │ │ │ │ + vldr s15, [ip] │ │ │ │ vmul.f32 s9, s3, s1 │ │ │ │ - add lr, r5 │ │ │ │ - add.w r8, lr, r6 │ │ │ │ vadd.f32 s7, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ vldr s13, [r3, #-72] @ 0xffffffb8 │ │ │ │ vmla.f32 s9, s15, s13 │ │ │ │ vmul.f32 s15, s15, s1 │ │ │ │ vldr s1, [r3, #-48] @ 0xffffffd0 │ │ │ │ vnmls.f32 s15, s3, s13 │ │ │ │ - vldr s13, [lr] │ │ │ │ + vldr s13, [r9] │ │ │ │ vmul.f32 s3, s0, s16 │ │ │ │ vmla.f32 s3, s13, s1 │ │ │ │ vmul.f32 s13, s13, s16 │ │ │ │ vnmls.f32 s13, s0, s1 │ │ │ │ vsub.f32 s0, s9, s3 │ │ │ │ vadd.f32 s9, s9, s3 │ │ │ │ vadd.f32 s1, s15, s13 │ │ │ │ - vadd.f32 s16, s14, s0 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ + vadd.f32 s16, s14, s0 │ │ │ │ vmov.f32 s13, s2 │ │ │ │ vsub.f32 s14, s14, s0 │ │ │ │ - vmls.f32 s13, s16, s6 │ │ │ │ - vadd.f32 s2, s2, s16 │ │ │ │ vsub.f32 s3, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ + vmls.f32 s13, s16, s6 │ │ │ │ vmov.f32 s15, s4 │ │ │ │ + vadd.f32 s2, s2, s16 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ - vstr s2, [r8] │ │ │ │ - add r8, r6 │ │ │ │ - vmls.f32 s15, s12, s6 │ │ │ │ vmul.f32 s3, s3, s5 │ │ │ │ + vmls.f32 s15, s12, s6 │ │ │ │ vadd.f32 s4, s4, s12 │ │ │ │ + vstr s2, [sl] │ │ │ │ vadd.f32 s2, s3, s13 │ │ │ │ vsub.f32 s13, s13, s3 │ │ │ │ - vstr s2, [r8] │ │ │ │ - vstr s13, [lr] │ │ │ │ + vstr s2, [r4] │ │ │ │ + add r4, r6 │ │ │ │ + vstr s13, [r9] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ - sub.w lr, ip, r1 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s1, s7 │ │ │ │ - vstr s13, [lr] │ │ │ │ + vstr s13, [fp] │ │ │ │ vadd.f32 s13, s11, s9 │ │ │ │ - add lr, r1 │ │ │ │ + add fp, r6 │ │ │ │ + vstr s4, [r8] │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ - vstr s4, [lr] │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s15, [lr] │ │ │ │ vmov.f32 s15, s8 │ │ │ │ vmls.f32 s15, s13, s6 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ vstr s8, [r0] │ │ │ │ - add r0, fp │ │ │ │ + add r0, r6 │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s7, s1 │ │ │ │ - vstr s13, [r4] │ │ │ │ - add r4, r6 │ │ │ │ + vstr s13, [r5] │ │ │ │ vmov.f32 s13, s10 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - vmls.f32 s13, s14, s6 │ │ │ │ - vadd.f32 s10, s10, s14 │ │ │ │ - vstr s15, [r4] │ │ │ │ + vstr s15, [ip] │ │ │ │ vsub.f32 s15, s11, s9 │ │ │ │ - vstr s10, [r1] │ │ │ │ - add r1, fp │ │ │ │ + vadd.f32 s10, s10, s14 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ + vmls.f32 s13, s14, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - str r1, [sp, #4] │ │ │ │ + vstr s10, [r5] │ │ │ │ + add r5, r6 │ │ │ │ + str r5, [sp, #12] │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vstr s14, [r2] │ │ │ │ - add r2, r6 │ │ │ │ - vstr s13, [r2] │ │ │ │ - ldr r2, [sp, #68] @ 0x44 │ │ │ │ - cmp r2, r9 │ │ │ │ - bne.w 21b64 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 21db4 │ │ │ │ - subs r7, #93 @ 0x5d │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + vstr s13, [r1] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #64] @ 0x40 │ │ │ │ + ldrd r1, r2, [sp, #64] @ 0x40 │ │ │ │ + cmp r2, r1 │ │ │ │ + bne.w 237b8 │ │ │ │ + b.n 23774 │ │ │ │ │ │ │ │ -00021d40 : │ │ │ │ - ldr r2, [pc, #8] @ (21d4c ) │ │ │ │ - ldr r1, [pc, #12] @ (21d50 ) │ │ │ │ +00023988 : │ │ │ │ + ldr r2, [pc, #8] @ (23994 ) │ │ │ │ + ldr r1, [pc, #12] @ (23998 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - ldr r0, [r1, #0] │ │ │ │ - movs r5, r1 │ │ │ │ - @ instruction: 0xfbe3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r5, #48 @ 0x30 │ │ │ │ + rsb r0, r0, sp │ │ │ │ + @ instruction: 0xfbc3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r1 │ │ │ │ + mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #28 │ │ │ │ - ldr r6, [sp, #96] @ 0x60 │ │ │ │ - ldr r4, [sp, #104] @ 0x68 │ │ │ │ - mla r2, r5, r6, r2 │ │ │ │ - mov r5, r6 │ │ │ │ - ldr r6, [sp, #100] @ 0x64 │ │ │ │ - cmp r5, r6 │ │ │ │ - bge.w 22038 │ │ │ │ - movs r6, #20 │ │ │ │ - lsls r5, r3, #2 │ │ │ │ - lsls r7, r3, #3 │ │ │ │ - cmp r4, #1 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - mov.w r6, #12 │ │ │ │ - mul.w r6, r3, r6 │ │ │ │ - mov.w r3, r3, lsl #4 │ │ │ │ - bne.w 2205c │ │ │ │ - str r0, [sp, #4] │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - rsb r8, r7, #0 │ │ │ │ - vldr s1, [pc, #680] @ 22044 │ │ │ │ - vldr s2, [pc, #680] @ 22048 │ │ │ │ - mov r0, r1 │ │ │ │ - vldr s3, [pc, #680] @ 2204c │ │ │ │ - negs r3, r3 │ │ │ │ - vldr s4, [pc, #676] @ 22050 │ │ │ │ - vldr s5, [pc, #676] @ 22054 │ │ │ │ - vldr s6, [pc, #676] @ 22058 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - vldr s10, [r2, #-96] @ 0xffffffa0 │ │ │ │ - adds r4, r1, r5 │ │ │ │ - vldr s15, [r2, #-92] @ 0xffffffa4 │ │ │ │ - vldr s13, [r3] │ │ │ │ - mov r3, r0 │ │ │ │ - add r3, r5 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - vldr s9, [r4] │ │ │ │ - add.w r9, r4, r1 │ │ │ │ - vldr s7, [r2, #-52] @ 0xffffffcc │ │ │ │ - vldr s11, [r3] │ │ │ │ - add r3, r1 │ │ │ │ + ldr r1, [sp, #96] @ 0x60 │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + add.w r4, r2, r1, lsl #4 │ │ │ │ + ldrd r2, r1, [sp, #96] @ 0x60 │ │ │ │ + cmp r2, r1 │ │ │ │ + bge.w 23c86 │ │ │ │ + mov.w r1, r3, lsl #3 │ │ │ │ + cmp r0, #1 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + mov.w r1, r3, lsl #4 │ │ │ │ + bne.w 23cbc │ │ │ │ + vldr s1, [pc, #700] @ 23ca4 │ │ │ │ + add.w ip, r6, r2 │ │ │ │ + add.w r0, r5, r2 │ │ │ │ + add.w lr, ip, r2 │ │ │ │ + add r2, r0 │ │ │ │ + vldr s2, [pc, #688] @ 23ca8 │ │ │ │ + add.w r3, r4, #48 @ 0x30 │ │ │ │ + mov fp, r2 │ │ │ │ + mov r4, r6 │ │ │ │ + vldr s3, [pc, #680] @ 23cac │ │ │ │ + vldr s4, [pc, #680] @ 23cb0 │ │ │ │ + vldr s5, [pc, #680] @ 23cb4 │ │ │ │ + vldr s6, [pc, #680] @ 23cb8 │ │ │ │ + add.w r9, lr, r1 │ │ │ │ + add.w r8, fp, r1 │ │ │ │ + vldr s10, [r3, #-48] @ 0xffffffd0 │ │ │ │ + mov r2, fp │ │ │ │ + mov r6, fp │ │ │ │ + add.w fp, ip, r1 │ │ │ │ + add.w sl, r0, r1 │ │ │ │ + vldr s9, [ip] │ │ │ │ + add.w r3, r3, #48 @ 0x30 │ │ │ │ + vldr s15, [r3, #-92] @ 0xffffffa4 │ │ │ │ + vldr s11, [r0] │ │ │ │ vmul.f32 s12, s10, s9 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - vldr s21, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s0, [lr] │ │ │ │ + vldr s7, [r3, #-52] @ 0xffffffcc │ │ │ │ + vldr s17, [fp] │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vldr s9, [r9] │ │ │ │ - add.w sl, r9, r1 │ │ │ │ - adds r7, r3, r1 │ │ │ │ - add.w fp, sl, r6 │ │ │ │ - add.w lr, fp, r8 │ │ │ │ - str r1, [sp, #8] │ │ │ │ + ldr r7, [sp, #12] │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ - vldr s10, [r2, #-56] @ 0xffffffc8 │ │ │ │ - vldr s11, [r3] │ │ │ │ - vldr s0, [sl] │ │ │ │ + vldr s11, [r8] │ │ │ │ + vldr s10, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s21, [r3, #-72] @ 0xffffffb8 │ │ │ │ + vldr s13, [r4] │ │ │ │ vmul.f32 s8, s10, s9 │ │ │ │ - vldr s17, [fp] │ │ │ │ + vldr s14, [r5] │ │ │ │ vmla.f32 s8, s7, s11 │ │ │ │ vmul.f32 s7, s7, s9 │ │ │ │ - vldr s9, [r2, #-88] @ 0xffffffa8 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - vldr s14, [r0] │ │ │ │ + vldr s9, [r3, #-88] @ 0xffffffa8 │ │ │ │ vnmls.f32 s7, s10, s11 │ │ │ │ - vldr s10, [r7] │ │ │ │ + vldr s10, [r2] │ │ │ │ + add.w r2, ip, r7 │ │ │ │ vmul.f32 s11, s9, s0 │ │ │ │ - add r7, r6 │ │ │ │ - add.w ip, r7, r8 │ │ │ │ + add r7, r0 │ │ │ │ + strd r7, r2, [sp, #4] │ │ │ │ vadd.f32 s18, s8, s12 │ │ │ │ vsub.f32 s8, s8, s12 │ │ │ │ vsub.f32 s12, s15, s7 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ - vldr s15, [r2, #-84] @ 0xffffffac │ │ │ │ + vldr s15, [r3, #-84] @ 0xffffffac │ │ │ │ vmla.f32 s11, s15, s10 │ │ │ │ vmul.f32 s15, s15, s0 │ │ │ │ - vldr s0, [r2, #-60] @ 0xffffffc4 │ │ │ │ + vldr s0, [r3, #-60] @ 0xffffffc4 │ │ │ │ vnmls.f32 s15, s9, s10 │ │ │ │ - vldr s9, [r2, #-64] @ 0xffffffc0 │ │ │ │ - vldr s10, [r7] │ │ │ │ + vldr s9, [r3, #-64] @ 0xffffffc0 │ │ │ │ + vldr s10, [sl] │ │ │ │ vmul.f32 s16, s9, s17 │ │ │ │ vmla.f32 s16, s0, s10 │ │ │ │ vmul.f32 s0, s0, s17 │ │ │ │ - vldr s17, [lr] │ │ │ │ - add lr, r5 │ │ │ │ + vldr s17, [r2] │ │ │ │ + add.w r2, r5, r1 │ │ │ │ vnmls.f32 s0, s9, s10 │ │ │ │ - vldr s9, [r2, #-80] @ 0xffffffb0 │ │ │ │ - vldr s10, [r2, #-76] @ 0xffffffb4 │ │ │ │ - vldr s22, [lr] │ │ │ │ + vldr s9, [r3, #-80] @ 0xffffffb0 │ │ │ │ + vldr s10, [r3, #-76] @ 0xffffffb4 │ │ │ │ vadd.f32 s19, s16, s11 │ │ │ │ vsub.f32 s16, s16, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add ip, r5 │ │ │ │ + vldr s11, [r7] │ │ │ │ + add.w r7, r4, r1 │ │ │ │ + vldr s22, [r7] │ │ │ │ vsub.f32 s20, s15, s0 │ │ │ │ vadd.f32 s0, s0, s15 │ │ │ │ vmul.f32 s15, s9, s17 │ │ │ │ vmla.f32 s15, s10, s11 │ │ │ │ vmul.f32 s10, s10, s17 │ │ │ │ vmul.f32 s17, s21, s22 │ │ │ │ vnmls.f32 s10, s9, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ - vldr s9, [r2, #-68] @ 0xffffffbc │ │ │ │ - add ip, r8 │ │ │ │ + vldr s9, [r3, #-68] @ 0xffffffbc │ │ │ │ + vldr s11, [r2] │ │ │ │ vmla.f32 s17, s9, s11 │ │ │ │ vmul.f32 s9, s9, s22 │ │ │ │ vmul.f32 s22, s19, s6 │ │ │ │ - vmla.f32 s22, s18, s5 │ │ │ │ vnmls.f32 s9, s21, s11 │ │ │ │ + vmla.f32 s22, s18, s5 │ │ │ │ vadd.f32 s11, s17, s15 │ │ │ │ vsub.f32 s17, s17, s15 │ │ │ │ vsub.f32 s21, s10, s9 │ │ │ │ vadd.f32 s15, s9, s10 │ │ │ │ vadd.f32 s10, s18, s13 │ │ │ │ vmul.f32 s9, s21, s2 │ │ │ │ vadd.f32 s10, s10, s19 │ │ │ │ vnmls.f32 s9, s12, s1 │ │ │ │ vadd.f32 s10, s10, s11 │ │ │ │ vmls.f32 s9, s20, s3 │ │ │ │ - vstmia r1!, {s10} │ │ │ │ + vstmia r4!, {s10} │ │ │ │ vadd.f32 s10, s0, s7 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vadd.f32 s10, s10, s14 │ │ │ │ - vstmia r0!, {s10} │ │ │ │ + vstmia r5!, {s10} │ │ │ │ vmov.f32 s10, s13 │ │ │ │ vmla.f32 s10, s11, s4 │ │ │ │ vsub.f32 s10, s10, s22 │ │ │ │ vsub.f32 s22, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ vmul.f32 s9, s17, s2 │ │ │ │ vstr s22, [fp] │ │ │ │ vmul.f32 s22, s0, s6 │ │ │ │ - vstr s10, [sl] │ │ │ │ + vnmls.f32 s9, s8, s1 │ │ │ │ + vstmia lr!, {s10} │ │ │ │ vmov.f32 s10, s14 │ │ │ │ - vmla.f32 s10, s15, s4 │ │ │ │ vmla.f32 s22, s7, s5 │ │ │ │ - vnmls.f32 s9, s8, s1 │ │ │ │ + vmla.f32 s10, s15, s4 │ │ │ │ vmls.f32 s9, s16, s3 │ │ │ │ vsub.f32 s10, s10, s22 │ │ │ │ vadd.f32 s22, s10, s9 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ vmul.f32 s9, s12, s2 │ │ │ │ vmul.f32 s12, s12, s3 │ │ │ │ - vmla.f32 s9, s20, s1 │ │ │ │ - vmla.f32 s12, s21, s1 │ │ │ │ - vstr s22, [ip] │ │ │ │ + vstmia r6!, {s22} │ │ │ │ vmul.f32 s22, s11, s6 │ │ │ │ - vstr s10, [r7] │ │ │ │ + vmla.f32 s9, s20, s1 │ │ │ │ + vstr s10, [sl] │ │ │ │ vmov.f32 s10, s13 │ │ │ │ + vmul.f32 s11, s11, s5 │ │ │ │ + vmla.f32 s13, s19, s4 │ │ │ │ + vmla.f32 s12, s21, s1 │ │ │ │ + mov fp, r6 │ │ │ │ + ldr r6, [sp, #8] │ │ │ │ vmla.f32 s22, s19, s5 │ │ │ │ vmla.f32 s10, s18, s4 │ │ │ │ vmla.f32 s9, s21, s3 │ │ │ │ - vmul.f32 s11, s11, s5 │ │ │ │ vmla.f32 s11, s18, s6 │ │ │ │ - vmla.f32 s13, s19, s4 │ │ │ │ vmls.f32 s12, s20, s2 │ │ │ │ - add r7, r1 │ │ │ │ vsub.f32 s10, s10, s22 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vsub.f32 s22, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ vmul.f32 s9, s8, s2 │ │ │ │ - vmla.f32 s9, s16, s1 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s22, [r9] │ │ │ │ vmul.f32 s22, s15, s6 │ │ │ │ - vstr s10, [r4] │ │ │ │ + vmla.f32 s9, s16, s1 │ │ │ │ + vstmia ip!, {s10} │ │ │ │ vmov.f32 s10, s14 │ │ │ │ + vmul.f32 s15, s15, s5 │ │ │ │ + vmla.f32 s14, s0, s4 │ │ │ │ vmla.f32 s22, s0, s5 │ │ │ │ vmla.f32 s10, s7, s4 │ │ │ │ vmla.f32 s9, s17, s3 │ │ │ │ - add r4, r6 │ │ │ │ - vmul.f32 s15, s15, s5 │ │ │ │ - vmla.f32 s14, s0, s4 │ │ │ │ vmla.f32 s15, s7, s6 │ │ │ │ vsub.f32 s10, s10, s22 │ │ │ │ vsub.f32 s15, s14, s15 │ │ │ │ vadd.f32 s22, s10, s9 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ - vstr s22, [r7] │ │ │ │ - vstr s10, [r3] │ │ │ │ - subs r3, r3, r6 │ │ │ │ - vstr s11, [r4] │ │ │ │ - subs r4, r4, r5 │ │ │ │ - vstr s13, [r4] │ │ │ │ + vstmia r0!, {s22} │ │ │ │ + vstr s10, [r8] │ │ │ │ + vstr s11, [r7] │ │ │ │ + vstr s13, [r6] │ │ │ │ vmul.f32 s13, s8, s3 │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ vmla.f32 s13, s17, s1 │ │ │ │ vmls.f32 s13, s16, s2 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s14, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ - ldrd r1, r3, [sp, #96] @ 0x60 │ │ │ │ - cmp r3, r1 │ │ │ │ - bne.w 21db6 │ │ │ │ + vstr s14, [r7] │ │ │ │ + vstr s15, [r2] │ │ │ │ + ldr r2, [sp, #96] @ 0x60 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #96] @ 0x60 │ │ │ │ + ldrd r6, r2, [sp, #96] @ 0x60 │ │ │ │ + cmp r2, r6 │ │ │ │ + bne.w 23a12 │ │ │ │ add sp, #28 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ - bgt.n 21f66 │ │ │ │ + bgt.n 23bc6 │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - add r5, pc, #916 @ (adr r5, 223f0 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 24050 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - rsb r8, r7, #0 │ │ │ │ - vldr s0, [pc, #-36] @ 22044 │ │ │ │ - vldr s1, [pc, #-36] @ 22048 │ │ │ │ - mov r0, r1 │ │ │ │ - vldr s2, [pc, #-36] @ 2204c │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - vldr s3, [pc, #-40] @ 22050 │ │ │ │ - negs r3, r3 │ │ │ │ - vldr s4, [pc, #-36] @ 22058 │ │ │ │ - vldr s5, [pc, #-44] @ 22054 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - str r3, [sp, #16] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - vldr s9, [r2, #-92] @ 0xffffffa4 │ │ │ │ - adds r4, r1, r5 │ │ │ │ - vldr s14, [r2, #-96] @ 0xffffffa0 │ │ │ │ - vldr s11, [r3] │ │ │ │ - mov r3, r0 │ │ │ │ - add r3, r5 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - vldr s15, [r4] │ │ │ │ - add.w r9, r4, r1 │ │ │ │ - vldr s8, [r2, #-52] @ 0xffffffcc │ │ │ │ - vldr s10, [r3] │ │ │ │ - add r3, r1 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - vldr s17, [r2, #-60] @ 0xffffffc4 │ │ │ │ + vldr s0, [pc, #-28] @ 23ca4 │ │ │ │ + mov.w sl, r0, lsl #2 │ │ │ │ + add.w r9, r5, r2 │ │ │ │ + add.w r0, r6, r2 │ │ │ │ + add.w r3, r4, #48 @ 0x30 │ │ │ │ + vldr s1, [pc, #-44] @ 23ca8 │ │ │ │ + add.w fp, r0, r2 │ │ │ │ + add r2, r9 │ │ │ │ + vldr s2, [pc, #-48] @ 23cac │ │ │ │ + vldr s3, [pc, #-48] @ 23cb0 │ │ │ │ + vldr s4, [pc, #-44] @ 23cb8 │ │ │ │ + vldr s5, [pc, #-52] @ 23cb4 │ │ │ │ + add.w r4, r2, r1 │ │ │ │ + add.w ip, fp, r1 │ │ │ │ + vldr s10, [r9] │ │ │ │ + add.w lr, r9, r1 │ │ │ │ + add.w r8, r0, r1 │ │ │ │ + str r4, [sp, #4] │ │ │ │ + add.w r3, r3, #48 @ 0x30 │ │ │ │ + vldr s14, [r3, #-96] @ 0xffffffa0 │ │ │ │ + vldr s9, [r3, #-92] @ 0xffffffa4 │ │ │ │ + vldr s15, [r0] │ │ │ │ + vldr s16, [lr] │ │ │ │ vmul.f32 s13, s10, s9 │ │ │ │ - adds r7, r3, r1 │ │ │ │ + vldr s8, [r3, #-52] @ 0xffffffcc │ │ │ │ + vldr s17, [r3, #-60] @ 0xffffffc4 │ │ │ │ + vldr s22, [r3, #-68] @ 0xffffffbc │ │ │ │ vmla.f32 s13, s15, s14 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vldr s9, [r3] │ │ │ │ - add.w sl, r9, r1 │ │ │ │ - add.w fp, sl, r6 │ │ │ │ - vldr s22, [r2, #-68] @ 0xffffffbc │ │ │ │ - add.w lr, fp, r8 │ │ │ │ - str r1, [sp, #8] │ │ │ │ + vldr s9, [r4] │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vnmls.f32 s15, s10, s14 │ │ │ │ - vldr s10, [r2, #-56] @ 0xffffffc8 │ │ │ │ - vldr s14, [r9] │ │ │ │ + vldr s10, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s14, [ip] │ │ │ │ vmul.f32 s7, s9, s8 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - vldr s12, [r0] │ │ │ │ + add.w r7, r0, r4 │ │ │ │ + add r4, r9 │ │ │ │ + vldr s11, [r6] │ │ │ │ + str r7, [sp, #8] │ │ │ │ + str r4, [sp, #16] │ │ │ │ + vldr s12, [r5] │ │ │ │ vmla.f32 s7, s14, s10 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ - vldr s8, [r2, #-84] @ 0xffffffac │ │ │ │ + vldr s8, [r3, #-84] @ 0xffffffac │ │ │ │ vnmls.f32 s14, s9, s10 │ │ │ │ - vldr s10, [r7] │ │ │ │ - vldr s9, [sl] │ │ │ │ - add r7, r6 │ │ │ │ - add.w ip, r7, r8 │ │ │ │ + vldr s10, [r2] │ │ │ │ + vldr s9, [fp] │ │ │ │ vadd.f32 s6, s13, s7 │ │ │ │ - vldr s16, [r7] │ │ │ │ vsub.f32 s7, s7, s13 │ │ │ │ vmul.f32 s13, s10, s8 │ │ │ │ vsub.f32 s20, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r2, #-88] @ 0xffffffa8 │ │ │ │ + vldr s14, [r3, #-88] @ 0xffffffa8 │ │ │ │ vmla.f32 s13, s9, s14 │ │ │ │ vmul.f32 s9, s9, s8 │ │ │ │ vmul.f32 s8, s16, s17 │ │ │ │ vnmls.f32 s9, s10, s14 │ │ │ │ - vldr s10, [r2, #-64] @ 0xffffffc0 │ │ │ │ - vldr s14, [fp] │ │ │ │ + vldr s10, [r3, #-64] @ 0xffffffc0 │ │ │ │ + vldr s14, [r8] │ │ │ │ vmla.f32 s8, s14, s10 │ │ │ │ vmul.f32 s14, s14, s17 │ │ │ │ - vldr s17, [r2, #-76] @ 0xffffffb4 │ │ │ │ + vldr s17, [r3, #-76] @ 0xffffffb4 │ │ │ │ vnmls.f32 s14, s16, s10 │ │ │ │ - vldr s16, [ip] │ │ │ │ - vldr s10, [lr] │ │ │ │ - add ip, r5 │ │ │ │ - add lr, r5 │ │ │ │ + vldr s16, [r4] │ │ │ │ + add.w r4, r5, r1 │ │ │ │ + vldr s10, [r7] │ │ │ │ + add.w r7, r6, r1 │ │ │ │ + str r4, [sp, #20] │ │ │ │ + vldr s21, [r4] │ │ │ │ vadd.f32 s18, s13, s8 │ │ │ │ - vldr s21, [ip] │ │ │ │ vsub.f32 s8, s8, s13 │ │ │ │ vmul.f32 s13, s16, s17 │ │ │ │ - add ip, r8 │ │ │ │ vsub.f32 s19, s9, s14 │ │ │ │ vadd.f32 s9, s9, s14 │ │ │ │ - vldr s14, [r2, #-80] @ 0xffffffb0 │ │ │ │ + vldr s14, [r3, #-80] @ 0xffffffb0 │ │ │ │ vmla.f32 s13, s10, s14 │ │ │ │ vmul.f32 s10, s10, s17 │ │ │ │ - vldr s17, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s17, [r3, #-72] @ 0xffffffb8 │ │ │ │ vnmls.f32 s10, s16, s14 │ │ │ │ - vldr s16, [lr] │ │ │ │ + vldr s16, [r7] │ │ │ │ vmul.f32 s14, s21, s22 │ │ │ │ vmla.f32 s14, s16, s17 │ │ │ │ vmul.f32 s16, s16, s22 │ │ │ │ vmul.f32 s22, s6, s5 │ │ │ │ - vmla.f32 s22, s18, s4 │ │ │ │ vnmls.f32 s16, s21, s17 │ │ │ │ vmov.f32 s21, s11 │ │ │ │ + vmla.f32 s22, s18, s4 │ │ │ │ vadd.f32 s17, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vsub.f32 s13, s10, s16 │ │ │ │ vadd.f32 s10, s10, s16 │ │ │ │ vadd.f32 s16, s11, s6 │ │ │ │ vmla.f32 s21, s17, s3 │ │ │ │ vadd.f32 s16, s16, s18 │ │ │ │ - vadd.f32 s16, s16, s17 │ │ │ │ vsub.f32 s21, s21, s22 │ │ │ │ - vstr s16, [r1] │ │ │ │ + vadd.f32 s16, s16, s17 │ │ │ │ + vstr s16, [r6] │ │ │ │ vadd.f32 s16, s15, s9 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + add r6, sl │ │ │ │ vadd.f32 s16, s16, s10 │ │ │ │ vadd.f32 s16, s16, s12 │ │ │ │ - vstr s16, [r0] │ │ │ │ + vstr s16, [r5] │ │ │ │ vmul.f32 s16, s13, s1 │ │ │ │ + add r5, sl │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ vnmls.f32 s16, s20, s0 │ │ │ │ vmls.f32 s16, s19, s2 │ │ │ │ vsub.f32 s22, s21, s16 │ │ │ │ vadd.f32 s16, s16, s21 │ │ │ │ vmul.f32 s21, s14, s1 │ │ │ │ - vstr s22, [fp] │ │ │ │ + vstr s22, [r8] │ │ │ │ vmul.f32 s22, s15, s5 │ │ │ │ - vstr s16, [sl] │ │ │ │ + vnmls.f32 s21, s7, s0 │ │ │ │ + vstr s16, [fp] │ │ │ │ vmov.f32 s16, s12 │ │ │ │ + add fp, sl │ │ │ │ vmla.f32 s22, s9, s4 │ │ │ │ - vnmls.f32 s21, s7, s0 │ │ │ │ vmla.f32 s16, s10, s3 │ │ │ │ vmls.f32 s21, s8, s2 │ │ │ │ vsub.f32 s16, s16, s22 │ │ │ │ vadd.f32 s22, s21, s16 │ │ │ │ vsub.f32 s16, s16, s21 │ │ │ │ vmov.f32 s21, s11 │ │ │ │ vmla.f32 s11, s18, s3 │ │ │ │ vmla.f32 s21, s6, s3 │ │ │ │ vmul.f32 s6, s6, s4 │ │ │ │ - vmla.f32 s6, s17, s5 │ │ │ │ - vstr s22, [ip] │ │ │ │ + vstr s22, [r2] │ │ │ │ vmul.f32 s22, s18, s5 │ │ │ │ - vstr s16, [r7] │ │ │ │ + add r2, sl │ │ │ │ + vstr s16, [lr] │ │ │ │ vmul.f32 s16, s19, s0 │ │ │ │ + vmla.f32 s6, s17, s5 │ │ │ │ vmla.f32 s22, s17, s4 │ │ │ │ vmla.f32 s16, s20, s1 │ │ │ │ - add r7, r1 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ vmla.f32 s16, s13, s2 │ │ │ │ vmul.f32 s13, s13, s0 │ │ │ │ - vmla.f32 s13, s20, s2 │ │ │ │ vsub.f32 s11, s11, s6 │ │ │ │ vsub.f32 s21, s21, s22 │ │ │ │ - vmls.f32 s13, s19, s1 │ │ │ │ + vmla.f32 s13, s20, s2 │ │ │ │ vsub.f32 s22, s21, s16 │ │ │ │ vadd.f32 s16, s16, s21 │ │ │ │ vmul.f32 s21, s8, s0 │ │ │ │ - vmla.f32 s21, s7, s1 │ │ │ │ - vstr s22, [r9] │ │ │ │ + vmls.f32 s13, s19, s1 │ │ │ │ + vstr s22, [ip] │ │ │ │ vmul.f32 s22, s9, s5 │ │ │ │ - vstr s16, [r4] │ │ │ │ + vmla.f32 s21, s7, s1 │ │ │ │ + vstr s16, [r0] │ │ │ │ vmov.f32 s16, s12 │ │ │ │ + add r0, sl │ │ │ │ vmla.f32 s16, s15, s3 │ │ │ │ vmla.f32 s22, s10, s4 │ │ │ │ vmla.f32 s21, s14, s2 │ │ │ │ vsub.f32 s6, s11, s13 │ │ │ │ - add r4, r6 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vmul.f32 s14, s14, s0 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ - vmla.f32 s14, s7, s2 │ │ │ │ + vmul.f32 s14, s14, s0 │ │ │ │ vmla.f32 s15, s10, s5 │ │ │ │ - vmls.f32 s14, s8, s1 │ │ │ │ + vmla.f32 s14, s7, s2 │ │ │ │ vsub.f32 s16, s16, s22 │ │ │ │ + vmls.f32 s14, s8, s1 │ │ │ │ vadd.f32 s22, s21, s16 │ │ │ │ vsub.f32 s16, s16, s21 │ │ │ │ - vstr s22, [r7] │ │ │ │ - vstr s16, [r3] │ │ │ │ - subs r3, r3, r6 │ │ │ │ - vstr s6, [r4] │ │ │ │ - subs r4, r4, r5 │ │ │ │ - vstr s13, [r4] │ │ │ │ + vstr s22, [r9] │ │ │ │ + add r9, sl │ │ │ │ + vstr s16, [r4] │ │ │ │ + vstr s6, [r7] │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ + vstr s13, [r7] │ │ │ │ vmov.f32 s13, s12 │ │ │ │ vmla.f32 s13, s9, s3 │ │ │ │ vsub.f32 s15, s13, s15 │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s13, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - add r1, r3 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - mov r1, r0 │ │ │ │ - add r1, r3 │ │ │ │ - mov r0, r1 │ │ │ │ - ldrd r1, r3, [sp, #96] @ 0x60 │ │ │ │ - cmp r3, r1 │ │ │ │ - bne.w 22086 │ │ │ │ - add sp, #28 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s13, [r4] │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ + vstr s15, [r4] │ │ │ │ + ldr r4, [sp, #96] @ 0x60 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r4, [sp, #96] @ 0x60 │ │ │ │ + ldrd r7, r4, [sp, #96] @ 0x60 │ │ │ │ + cmp r4, r7 │ │ │ │ + bne.w 23cea │ │ │ │ + b.n 23c86 │ │ │ │ nop │ │ │ │ │ │ │ │ -00022324 : │ │ │ │ - ldr r2, [pc, #8] @ (22330 ) │ │ │ │ - ldr r1, [pc, #12] @ (22334 ) │ │ │ │ +00023f74 : │ │ │ │ + ldr r2, [pc, #8] @ (23f80 ) │ │ │ │ + ldr r1, [pc, #12] @ (23f84 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - str r4, [r4, #36] @ 0x24 │ │ │ │ + b.n 23bac │ │ │ │ movs r5, r1 │ │ │ │ - @ instruction: 0xfa27ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ + @ instruction: 0xfa1fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ - sub sp, #28 │ │ │ │ - ldr r6, [sp, #80] @ 0x50 │ │ │ │ - ldr r4, [sp, #88] @ 0x58 │ │ │ │ - mla r2, r5, r6, r2 │ │ │ │ - mov r5, r6 │ │ │ │ - ldr r6, [sp, #84] @ 0x54 │ │ │ │ - cmp r5, r6 │ │ │ │ - bge.w 225e8 │ │ │ │ - movs r6, #12 │ │ │ │ - lsls r5, r3, #4 │ │ │ │ - mov.w r8, r3, lsl #2 │ │ │ │ - cmp r4, #1 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - str r6, [sp, #8] │ │ │ │ - mov.w r6, r3, lsl #3 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - mov.w r6, #20 │ │ │ │ - mul.w r3, r6, r3 │ │ │ │ - bne.w 225f8 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - rsb r8, r8, #0 │ │ │ │ - vldr s9, [pc, #628] @ 225f4 │ │ │ │ - negs r4, r5 │ │ │ │ - negs r3, r3 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - str r3, [sp, #16] │ │ │ │ - add.w lr, r0, r5 │ │ │ │ - add.w ip, r1, r5 │ │ │ │ - vldr s11, [r2, #-32] @ 0xffffffe0 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s14, [r2, #-84] @ 0xffffffac │ │ │ │ - vldr s10, [lr] │ │ │ │ - vldr s12, [ip] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ + ldrd r0, r4, [sp, #96] @ 0x60 │ │ │ │ + ldr r1, [sp, #104] @ 0x68 │ │ │ │ + rsb r0, r0, r0, lsl #3 │ │ │ │ + add.w r2, r2, r0, lsl #3 │ │ │ │ + ldr r0, [sp, #96] @ 0x60 │ │ │ │ + cmp r0, r4 │ │ │ │ + bge.w 2425e │ │ │ │ + mov.w r0, r3, lsl #4 │ │ │ │ + cmp r1, #1 │ │ │ │ + mov.w r7, r3, lsl #3 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r3, r0, [sp, #24] │ │ │ │ + bne.w 24280 │ │ │ │ + mov r1, r3 │ │ │ │ + add.w r3, r2, #56 @ 0x38 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ + rsb r0, r1, #0 │ │ │ │ + mov ip, r6 │ │ │ │ + vldr s9, [pc, #664] @ 2427c │ │ │ │ + mov lr, r5 │ │ │ │ + str r0, [sp, #32] │ │ │ │ + add.w r4, r6, r2 │ │ │ │ + add r2, r5 │ │ │ │ + sub.w r0, r4, r1 │ │ │ │ + sub.w r1, r2, r1 │ │ │ │ + strd r1, r0, [sp, #4] │ │ │ │ + vldr s10, [r4] │ │ │ │ + add.w r6, ip, r7 │ │ │ │ + add.w fp, r4, r7 │ │ │ │ + add.w sl, r2, r7 │ │ │ │ + add.w r3, r3, #56 @ 0x38 │ │ │ │ + vldr s12, [r2] │ │ │ │ + vldr s11, [r3, #-88] @ 0xffffffa8 │ │ │ │ + vldr s14, [r3, #-84] @ 0xffffffac │ │ │ │ + ldrd r1, r0, [sp, #4] │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ - vldr s13, [r1] │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ + vldr s13, [lr] │ │ │ │ + vldr s8, [ip] │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ - add lr, r3 │ │ │ │ - add ip, r3 │ │ │ │ - vldr s8, [r0] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ + add.w r9, r0, r5 │ │ │ │ + add r5, r1 │ │ │ │ + vldr s6, [r3, #-96] @ 0xffffffa0 │ │ │ │ + vldr s10, [r9] │ │ │ │ vnmls.f32 s14, s11, s12 │ │ │ │ - vldr s10, [lr] │ │ │ │ - vldr s11, [r2, #-64] @ 0xffffffc0 │ │ │ │ - add.w r6, lr, r4 │ │ │ │ - vldr s12, [r2, #-60] @ 0xffffffc4 │ │ │ │ - add.w r9, ip, r4 │ │ │ │ - vldr s6, [r2, #-96] @ 0xffffffa0 │ │ │ │ - add.w sl, r6, r8 │ │ │ │ + vldr s5, [r0] │ │ │ │ + vldr s11, [r3, #-64] @ 0xffffffc0 │ │ │ │ + vldr s12, [r3, #-60] @ 0xffffffc4 │ │ │ │ vadd.f32 s2, s15, s8 │ │ │ │ - vldr s5, [r6] │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ - add.w r3, r9, r8 │ │ │ │ - add.w fp, sl, r5 │ │ │ │ - vldr s4, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s4, [r3, #-72] @ 0xffffffb8 │ │ │ │ vsub.f32 s7, s13, s14 │ │ │ │ vadd.f32 s13, s14, s13 │ │ │ │ - vldr s14, [ip] │ │ │ │ + vldr s14, [r5] │ │ │ │ vldr s3, [fp] │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ vmla.f32 s15, s12, s14 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ - vldr s10, [r9] │ │ │ │ - add.w r7, fp, r4 │ │ │ │ - vldr s18, [r2, #-80] @ 0xffffffb0 │ │ │ │ + vldr s10, [r1] │ │ │ │ + add.w r1, r6, r0 │ │ │ │ + strd r5, r1, [sp, #12] │ │ │ │ + add.w r5, lr, r7 │ │ │ │ + vldr s16, [r1] │ │ │ │ + add.w r1, r5, r0 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ - vldr s14, [r2, #-92] @ 0xffffffa4 │ │ │ │ vmul.f32 s11, s6, s5 │ │ │ │ - vldr s16, [r7] │ │ │ │ - add r7, r5 │ │ │ │ + vldr s14, [r3, #-92] @ 0xffffffa4 │ │ │ │ vmla.f32 s11, s14, s10 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ - vldr s19, [r7] │ │ │ │ - add r7, r8 │ │ │ │ vnmls.f32 s14, s6, s10 │ │ │ │ - vldr s10, [sl] │ │ │ │ + vldr s10, [r6] │ │ │ │ vadd.f32 s1, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vldr s11, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s11, [r3, #-104] @ 0xffffff98 │ │ │ │ vadd.f32 s0, s14, s12 │ │ │ │ vsub.f32 s6, s12, s14 │ │ │ │ - vldr s14, [r3] │ │ │ │ + vldr s12, [r3, #-100] @ 0xffffff9c │ │ │ │ vmul.f32 s5, s11, s10 │ │ │ │ - vldr s12, [r2, #-100] @ 0xffffff9c │ │ │ │ - add r3, r5 │ │ │ │ - adds r4, r3, r4 │ │ │ │ + vldr s14, [r5] │ │ │ │ vmla.f32 s5, s12, s14 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ - vldr s10, [r3] │ │ │ │ + vldr s10, [sl] │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ - vldr s14, [r2, #-68] @ 0xffffffbc │ │ │ │ + vldr s14, [r3, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s11, s4, s3 │ │ │ │ vmla.f32 s11, s14, s10 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ vnmls.f32 s14, s4, s10 │ │ │ │ - vldr s10, [r2, #-108] @ 0xffffff94 │ │ │ │ + vldr s10, [r3, #-108] @ 0xffffff94 │ │ │ │ vadd.f32 s17, s11, s5 │ │ │ │ vsub.f32 s5, s5, s11 │ │ │ │ - vldr s11, [r2, #-112] @ 0xffffff90 │ │ │ │ + vldr s11, [r3, #-112] @ 0xffffff90 │ │ │ │ vsub.f32 s3, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vldr s12, [r4] │ │ │ │ + vldr s12, [r1] │ │ │ │ vmul.f32 s4, s11, s16 │ │ │ │ - add r4, r5 │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ + vldr s18, [r3, #-80] @ 0xffffffb0 │ │ │ │ vmla.f32 s4, s10, s12 │ │ │ │ vmul.f32 s10, s10, s16 │ │ │ │ - vmul.f32 s16, s18, s19 │ │ │ │ + add r0, r4 │ │ │ │ + vldr s19, [r0] │ │ │ │ + str r0, [sp, #20] │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ vnmls.f32 s10, s11, s12 │ │ │ │ - vldr s12, [r4] │ │ │ │ - vldr s11, [r2, #-76] @ 0xffffffb4 │ │ │ │ - add r4, r8 │ │ │ │ + vldr s11, [r3, #-76] @ 0xffffffb4 │ │ │ │ + vmul.f32 s16, s18, s19 │ │ │ │ + add.w r8, r2, r0 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + vldr s12, [r8] │ │ │ │ vmla.f32 s16, s11, s12 │ │ │ │ vmul.f32 s11, s11, s19 │ │ │ │ vnmls.f32 s11, s18, s12 │ │ │ │ vadd.f32 s18, s16, s4 │ │ │ │ vsub.f32 s4, s4, s16 │ │ │ │ vadd.f32 s16, s17, s2 │ │ │ │ vsub.f32 s2, s2, s17 │ │ │ │ vadd.f32 s12, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vadd.f32 s11, s18, s1 │ │ │ │ vsub.f32 s19, s16, s11 │ │ │ │ vadd.f32 s11, s11, s16 │ │ │ │ vadd.f32 s16, s12, s0 │ │ │ │ vsub.f32 s12, s12, s0 │ │ │ │ - vstr s19, [r7] │ │ │ │ - vstmia r0!, {s11} │ │ │ │ + vstmia r4!, {s19} │ │ │ │ + vstmia ip!, {s11} │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ vsub.f32 s14, s13, s14 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ vadd.f32 s19, s11, s16 │ │ │ │ vsub.f32 s11, s11, s16 │ │ │ │ - vstmia r1!, {s19} │ │ │ │ - vstr s11, [r4] │ │ │ │ + vstmia lr!, {s19} │ │ │ │ + vstmia r2!, {s11} │ │ │ │ vsub.f32 s11, s2, s12 │ │ │ │ vadd.f32 s12, s12, s2 │ │ │ │ - subs r4, r4, r7 │ │ │ │ vsub.f32 s2, s10, s4 │ │ │ │ vadd.f32 s10, s10, s4 │ │ │ │ vstr s11, [fp] │ │ │ │ vsub.f32 s11, s8, s3 │ │ │ │ - vstr s12, [sl] │ │ │ │ + vstr s12, [r6] │ │ │ │ vsub.f32 s12, s1, s18 │ │ │ │ + mov r6, r1 │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ vadd.f32 s13, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s7, s5 │ │ │ │ - vstr s13, [r4] │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s13, [r5] │ │ │ │ + vstr s14, [sl] │ │ │ │ vadd.f32 s14, s6, s15 │ │ │ │ - add r3, r8 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ vsub.f32 s13, s2, s14 │ │ │ │ vadd.f32 s14, s14, s2 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vsub.f32 s2, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vstr s2, [lr] │ │ │ │ + vstr s2, [r9] │ │ │ │ vsub.f32 s2, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vadd.f32 s12, s3, s8 │ │ │ │ - vstr s2, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - vstr s13, [r6] │ │ │ │ + vstr s2, [r8] │ │ │ │ + vstmia r0!, {s13} │ │ │ │ vadd.f32 s13, s5, s7 │ │ │ │ - add r6, r7 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s14, [r6] │ │ │ │ vadd.f32 s14, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #80] @ 0x50 │ │ │ │ + str r0, [sp, #8] │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vstr s11, [r6] │ │ │ │ + vstr s11, [r0] │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - add r6, r4 │ │ │ │ - ldrd r4, r3, [sp, #80] @ 0x50 │ │ │ │ - vstr s11, [ip] │ │ │ │ - cmp r3, r4 │ │ │ │ - vstr s14, [r6] │ │ │ │ - vstr s15, [r9] │ │ │ │ - bne.w 2238a │ │ │ │ - add sp, #28 │ │ │ │ + vstr s11, [r5] │ │ │ │ + vstr s14, [r1] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + vstmia r1!, {s15} │ │ │ │ + str r1, [sp, #4] │ │ │ │ + ldr r1, [sp, #96] @ 0x60 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + str r1, [sp, #96] @ 0x60 │ │ │ │ + ldrd r0, r1, [sp, #96] @ 0x60 │ │ │ │ + cmp r1, r0 │ │ │ │ + bne.w 23ffa │ │ │ │ + add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - rsb r8, r8, #0 │ │ │ │ - vldr s8, [pc, #-12] @ 225f4 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - negs r3, r3 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - str r3, [sp, #16] │ │ │ │ - negs r4, r5 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - add.w ip, r1, r5 │ │ │ │ - add.w lr, r0, r5 │ │ │ │ - vldr s9, [r2, #-28] @ 0xffffffe4 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s13, [r2, #-88] @ 0xffffffa8 │ │ │ │ - vldr s10, [ip] │ │ │ │ - vldr s15, [lr] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + add.w r3, r2, #56 @ 0x38 │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + mov.w fp, r1, lsl #2 │ │ │ │ + add.w r9, r6, r0 │ │ │ │ + add.w sl, r5, r0 │ │ │ │ + vldr s8, [pc, #-24] @ 2427c │ │ │ │ + rsb r1, r2, #0 │ │ │ │ + sub.w r4, r9, r2 │ │ │ │ + sub.w r0, sl, r2 │ │ │ │ + mov ip, r4 │ │ │ │ + strd r1, r7, [sp, #32] │ │ │ │ + mov r7, fp │ │ │ │ + str r0, [sp, #4] │ │ │ │ + vldr s10, [sl] │ │ │ │ + add.w r3, r3, #56 @ 0x38 │ │ │ │ + vldr s15, [r9] │ │ │ │ + vldr s9, [r3, #-84] @ 0xffffffac │ │ │ │ + vldr s13, [r3, #-88] @ 0xffffffa8 │ │ │ │ + ldrd r1, r4, [sp, #28] │ │ │ │ vmul.f32 s14, s10, s9 │ │ │ │ - vldr s12, [r0] │ │ │ │ + vldr s12, [r6] │ │ │ │ + vldr s11, [r5] │ │ │ │ + add.w r2, ip, r1 │ │ │ │ + vldr s6, [r3, #-60] @ 0xffffffc4 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - add ip, r3 │ │ │ │ - add lr, r3 │ │ │ │ - vldr s6, [r2, #-60] @ 0xffffffc4 │ │ │ │ - vldr s11, [r1] │ │ │ │ + str r2, [sp, #8] │ │ │ │ + vldr s9, [r2] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ vnmls.f32 s15, s10, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - vldr s9, [lr] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - vldr s4, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vldr s4, [r3, #-92] @ 0xffffffa4 │ │ │ │ + ldr r0, [sp, #36] @ 0x24 │ │ │ │ + add r1, r2 │ │ │ │ + vldr s5, [r2] │ │ │ │ vadd.f32 s10, s12, s14 │ │ │ │ - add.w r9, ip, r4 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r2, #-64] @ 0xffffffc0 │ │ │ │ - add.w r6, lr, r4 │ │ │ │ - add.w r3, r9, r8 │ │ │ │ - vldr s5, [r9] │ │ │ │ - add.w sl, r6, r8 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r2, r5, r0 │ │ │ │ + add.w r1, r6, r0 │ │ │ │ + add.w r8, sl, r0 │ │ │ │ + vldr s1, [r3, #-68] @ 0xffffffbc │ │ │ │ + add.w fp, r9, r0 │ │ │ │ + add.w r0, r1, r4 │ │ │ │ + vldr s14, [r3, #-64] @ 0xffffffc0 │ │ │ │ vsub.f32 s7, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ + str r0, [sp, #16] │ │ │ │ vmul.f32 s15, s13, s6 │ │ │ │ - add.w fp, sl, r5 │ │ │ │ + vldr s2, [r8] │ │ │ │ vmla.f32 s15, s9, s14 │ │ │ │ vmul.f32 s9, s9, s6 │ │ │ │ - vldr s6, [r2, #-96] @ 0xffffffa0 │ │ │ │ - vldr s1, [r2, #-68] @ 0xffffffbc │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ + vldr s6, [r3, #-96] @ 0xffffffa0 │ │ │ │ vnmls.f32 s9, s13, s14 │ │ │ │ - vldr s14, [r6] │ │ │ │ + vldr s14, [ip] │ │ │ │ vmul.f32 s13, s5, s4 │ │ │ │ - add.w r7, fp, r4 │ │ │ │ - vldr s16, [r2, #-108] @ 0xffffff94 │ │ │ │ vmla.f32 s13, s14, s6 │ │ │ │ vmul.f32 s14, s14, s4 │ │ │ │ vnmls.f32 s14, s5, s6 │ │ │ │ - vldr s6, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - adds r4, r3, r4 │ │ │ │ + vldr s6, [r2] │ │ │ │ vadd.f32 s3, s15, s13 │ │ │ │ - vldr s2, [r3] │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r2, #-100] @ 0xffffff9c │ │ │ │ + vldr s13, [r3, #-100] @ 0xffffff9c │ │ │ │ vadd.f32 s0, s9, s14 │ │ │ │ vsub.f32 s5, s9, s14 │ │ │ │ - vldr s14, [sl] │ │ │ │ + vldr s14, [r1] │ │ │ │ vmul.f32 s4, s6, s13 │ │ │ │ - vldr s9, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s9, [r3, #-104] @ 0xffffff98 │ │ │ │ vmul.f32 s13, s14, s13 │ │ │ │ vmla.f32 s4, s14, s9 │ │ │ │ vldr s14, [fp] │ │ │ │ vnmls.f32 s13, s6, s9 │ │ │ │ - vldr s6, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s6, [r3, #-72] @ 0xffffffb8 │ │ │ │ vmul.f32 s9, s2, s1 │ │ │ │ vmla.f32 s9, s14, s6 │ │ │ │ vmul.f32 s14, s14, s1 │ │ │ │ vnmls.f32 s14, s2, s6 │ │ │ │ - vldr s2, [r4] │ │ │ │ - add r4, r5 │ │ │ │ - vmul.f32 s6, s2, s16 │ │ │ │ vadd.f32 s17, s4, s9 │ │ │ │ - vldr s18, [r4] │ │ │ │ vsub.f32 s4, s4, s9 │ │ │ │ - vldr s9, [r2, #-112] @ 0xffffff90 │ │ │ │ - add r4, r8 │ │ │ │ + vldr s9, [r3, #-112] @ 0xffffff90 │ │ │ │ vsub.f32 s1, s13, s14 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - vldr s14, [r7] │ │ │ │ - add r7, r5 │ │ │ │ + vldr s14, [r0] │ │ │ │ + add.w r0, r2, r4 │ │ │ │ + vldr s2, [r0] │ │ │ │ + vldr s16, [r3, #-108] @ 0xffffff94 │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ + vldr s19, [r3, #-76] @ 0xffffffb4 │ │ │ │ + vmul.f32 s6, s2, s16 │ │ │ │ + add r4, r9 │ │ │ │ + str r4, [sp, #20] │ │ │ │ vmla.f32 s6, s14, s9 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ vnmls.f32 s14, s2, s9 │ │ │ │ - vldr s2, [r2, #-80] @ 0xffffffb0 │ │ │ │ - vldr s9, [r7] │ │ │ │ - add r7, r8 │ │ │ │ - vldr s19, [r2, #-76] @ 0xffffffb4 │ │ │ │ + vldr s9, [r4] │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ + vldr s2, [r3, #-80] @ 0xffffffb0 │ │ │ │ + add.w lr, sl, r4 │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ + vldr s18, [lr] │ │ │ │ vmul.f32 s16, s18, s19 │ │ │ │ vmla.f32 s16, s9, s2 │ │ │ │ vmul.f32 s9, s9, s19 │ │ │ │ vnmls.f32 s9, s18, s2 │ │ │ │ vadd.f32 s18, s6, s16 │ │ │ │ vsub.f32 s6, s6, s16 │ │ │ │ vadd.f32 s2, s14, s9 │ │ │ │ - vadd.f32 s16, s3, s18 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ + vadd.f32 s16, s3, s18 │ │ │ │ vadd.f32 s9, s10, s17 │ │ │ │ vsub.f32 s10, s10, s17 │ │ │ │ vsub.f32 s19, s9, s16 │ │ │ │ vadd.f32 s9, s9, s16 │ │ │ │ vadd.f32 s16, s0, s2 │ │ │ │ - vstr s19, [r7] │ │ │ │ - vstr s9, [r0] │ │ │ │ + vstr s19, [r9] │ │ │ │ + add r9, r7 │ │ │ │ + vstr s9, [r6] │ │ │ │ vadd.f32 s9, s11, s13 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ + add r6, r7 │ │ │ │ vadd.f32 s19, s16, s9 │ │ │ │ vsub.f32 s9, s9, s16 │ │ │ │ - vstr s19, [r1] │ │ │ │ - vstr s9, [r4] │ │ │ │ + vstr s19, [r5] │ │ │ │ + add r5, r7 │ │ │ │ + vstr s9, [sl] │ │ │ │ vsub.f32 s9, s2, s0 │ │ │ │ - subs r4, r4, r7 │ │ │ │ + add sl, r7 │ │ │ │ vsub.f32 s2, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ vstr s2, [fp] │ │ │ │ - vstr s10, [sl] │ │ │ │ + vstr s10, [r1] │ │ │ │ vsub.f32 s10, s3, s18 │ │ │ │ vadd.f32 s3, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ vadd.f32 s13, s10, s11 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vsub.f32 s10, s12, s1 │ │ │ │ vadd.f32 s12, s12, s1 │ │ │ │ - vstr s13, [r4] │ │ │ │ + vstr s13, [r2] │ │ │ │ vsub.f32 s13, s7, s4 │ │ │ │ - vstr s11, [r3] │ │ │ │ + vstr s11, [r8] │ │ │ │ vsub.f32 s11, s14, s6 │ │ │ │ vadd.f32 s14, s6, s14 │ │ │ │ - add r3, r8 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ vsub.f32 s9, s11, s3 │ │ │ │ vadd.f32 s11, s11, s3 │ │ │ │ vmul.f32 s9, s9, s8 │ │ │ │ vmul.f32 s11, s11, s8 │ │ │ │ vsub.f32 s3, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ - vstr s3, [lr] │ │ │ │ + vstr s3, [r2] │ │ │ │ vsub.f32 s3, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s3, [r3] │ │ │ │ - add r3, r4 │ │ │ │ + mov r2, r0 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ + vstr s3, [lr] │ │ │ │ vmul.f32 s11, s11, s8 │ │ │ │ - vstr s10, [r6] │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ - add r6, r7 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vstr s10, [ip] │ │ │ │ + vstr s13, [r2] │ │ │ │ vadd.f32 s13, s7, s4 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ + add ip, r7 │ │ │ │ + ldr r2, [sp, #96] @ 0x60 │ │ │ │ vsub.f32 s14, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #80] @ 0x50 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - vstr s14, [r6] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #96] @ 0x60 │ │ │ │ + vstr s14, [r4] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - add r6, r4 │ │ │ │ - add r0, r3 │ │ │ │ - add r1, r3 │ │ │ │ - ldrd r4, r3, [sp, #80] @ 0x50 │ │ │ │ - vstr s14, [ip] │ │ │ │ - vstr s12, [r6] │ │ │ │ - cmp r3, r4 │ │ │ │ - vstr s13, [r9] │ │ │ │ - bne.w 2260e │ │ │ │ - add sp, #28 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s14, [r1] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + vstr s12, [r0] │ │ │ │ + vstr s13, [r1] │ │ │ │ + add r1, r7 │ │ │ │ + str r1, [sp, #4] │ │ │ │ + ldrd r1, r2, [sp, #96] @ 0x60 │ │ │ │ + cmp r2, r1 │ │ │ │ + bne.w 242ac │ │ │ │ + b.n 2425e │ │ │ │ + nop │ │ │ │ │ │ │ │ -0002287c : │ │ │ │ - ldr r2, [pc, #8] @ (22888 ) │ │ │ │ - ldr r1, [pc, #12] @ (2288c ) │ │ │ │ +00024520 : │ │ │ │ + ldr r2, [pc, #8] @ (2452c ) │ │ │ │ + ldr r1, [pc, #12] @ (24530 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - ldrb r4, [r1, r5] │ │ │ │ + b.n 24680 │ │ │ │ movs r5, r1 │ │ │ │ - @ instruction: 0xfab3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfa5fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r1 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ - ldr r1, [pc, #984] @ (22c78 ) │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r0, [sp, #148] @ 0x94 │ │ │ │ - add r1, pc │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ + ldrd r3, r0, [sp, #144] @ 0x90 │ │ │ │ + ldr r1, [pc, #1016] @ (24954 ) │ │ │ │ cmp r3, r0 │ │ │ │ - bge.w 22c50 │ │ │ │ + add r1, pc │ │ │ │ + bge.w 2491c │ │ │ │ ldr r0, [sp, #152] @ 0x98 │ │ │ │ - adds r3, #1 │ │ │ │ - vldr s8, [pc, #936] @ 22c5c │ │ │ │ - mov ip, r4 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ add.w r9, r2, r3, lsl #6 │ │ │ │ - vldr s2, [pc, #928] @ 22c60 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + vldr s8, [pc, #964] @ 24938 │ │ │ │ + vldr s2, [pc, #964] @ 2493c │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s3, [pc, #960] @ 24940 │ │ │ │ str r0, [sp, #32] │ │ │ │ - ldr r0, [pc, #948] @ (22c7c ) │ │ │ │ - vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s3, [pc, #920] @ 22c64 │ │ │ │ - vldr s6, [pc, #920] @ 22c68 │ │ │ │ - vldr s7, [pc, #920] @ 22c6c │ │ │ │ + ldr r0, [pc, #980] @ (24958 ) │ │ │ │ + vldr s6, [pc, #956] @ 24944 │ │ │ │ + vldr s7, [pc, #956] @ 24948 │ │ │ │ ldr r1, [r1, r0] │ │ │ │ - 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[sp, #12] │ │ │ │ add.w r1, r8, r3 │ │ │ │ - adds r4, r1, r3 │ │ │ │ - add.w r0, lr, r3 │ │ │ │ + add.w r6, r1, r3 │ │ │ │ + vldr s0, [r6] │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ + str r6, [sp, #20] │ │ │ │ + add.w r6, sl, r2 │ │ │ │ vldr s13, [r9, #-116] @ 0xffffff8c │ │ │ │ - mov.w r2, ip, lsl #2 │ │ │ │ - str r0, [sp, #16] │ │ │ │ - vldr s0, [r4] │ │ │ │ - vmov.f32 s19, s17 │ │ │ │ - str r4, [sp, #20] │ │ │ │ + add r2, fp │ │ │ │ vmov.f32 s12, s25 │ │ │ │ + add.w r0, r2, r3 │ │ │ │ vsub.f32 s20, s14, s28 │ │ │ │ vadd.f32 s28, s28, s14 │ │ │ │ vldr s14, [r8] │ │ │ │ vsub.f32 s21, s24, s15 │ │ │ │ vadd.f32 s24, s24, s15 │ │ │ │ vldr s15, [r9, #-120] @ 0xffffff88 │ │ │ │ vmul.f32 s1, s14, s13 │ │ │ │ vadd.f32 s17, s17, s28 │ │ │ │ vmls.f32 s19, s28, s9 │ │ │ │ vmul.f32 s20, s20, s8 │ │ │ │ vmla.f32 s1, s11, s15 │ │ │ │ vmul.f32 s11, s11, s13 │ │ │ │ vldr s13, [r1] │ │ │ │ vadd.f32 s25, s25, s24 │ │ │ │ - vmls.f32 s12, s24, s9 │ │ │ │ vmul.f32 s21, s21, s8 │ │ │ │ + vmls.f32 s12, s24, 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@ 0x24 │ │ │ │ - eor.w ip, ip, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 228e8 │ │ │ │ + bne.w 2459e │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 22cd4 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cbz r7, 249b0 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ subs r5, r7, r5 │ │ │ │ subs r7, #68 @ 0x44 │ │ │ │ ldrh r3, [r7, #44] @ 0x2c │ │ │ │ subs r7, #36 @ 0x24 │ │ │ │ - beq.n 22c14 │ │ │ │ + beq.n 248f0 │ │ │ │ subs r6, #49 @ 0x31 │ │ │ │ adds r4, r3, #1 │ │ │ │ subs r7, #124 @ 0x7c │ │ │ │ adds r4, r0, #5 │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ ldrh r2, [r6, #60] @ 0x3c │ │ │ │ subs r7, #112 @ 0x70 │ │ │ │ - stmia r3!, {r4} │ │ │ │ - movs r5, r1 │ │ │ │ + mov r0, fp │ │ │ │ + movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00022c80 : │ │ │ │ - ldr r2, [pc, #8] @ (22c8c ) │ │ │ │ - ldr r1, [pc, #12] @ (22c90 ) │ │ │ │ +0002495c : │ │ │ │ + ldr r2, [pc, #8] @ (24968 ) │ │ │ │ + ldr r1, [pc, #12] @ (2496c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - ldr r0, [r1, r6] │ │ │ │ + bgt.n 248c4 │ │ │ │ movs r5, r1 │ │ │ │ - stc2 15, cr15, [r7], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r5, r0 │ │ │ │ - mov r6, r1 │ │ │ │ + @ instruction: 0xfbcfffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r3 │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - mov r7, r3 │ │ │ │ - ldr r3, [pc, #68] @ (22cec ) │ │ │ │ - ldr r1, [sp, #160] @ 0xa0 │ │ │ │ - add r3, pc │ │ │ │ - ldr r0, [sp, #164] @ 0xa4 │ │ │ │ - cmp r1, r0 │ │ │ │ - bge.w 230a2 │ │ │ │ + ldrd r3, r0, [sp, #160] @ 0xa0 │ │ │ │ + ldr r1, [pc, #68] @ (249dc ) │ │ │ │ + cmp r3, r0 │ │ │ │ + add r1, pc │ │ │ │ + bge.w 24db4 │ │ │ │ ldr r0, [sp, #168] @ 0xa8 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ vmov.f32 s27, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s28, [pc, #36] @ 22ce0 │ │ │ │ - vldr s6, [pc, #36] @ 22ce4 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + vldr s28, [pc, #36] @ 249d0 │ │ │ │ + vldr s6, [pc, #36] @ 249d4 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s7, [pc, #32] @ 249d8 │ │ │ │ str r0, [sp, #48] @ 0x30 │ │ │ │ - ldr r0, [pc, #40] @ (22cf0 ) │ │ │ │ - vldr s7, [pc, #32] @ 22ce8 │ │ │ │ - ldr r3, [r3, r0] │ │ │ │ - str r7, [sp, #4] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ - adds r3, r1, #1 │ │ │ │ + ldr r0, [pc, #36] @ (249e0 ) │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ - movs r3, #72 @ 0x48 │ │ │ │ - mla r3, r1, r3, r3 │ │ │ │ - adds r4, r2, r3 │ │ │ │ - b.n 22cfa │ │ │ │ + add.w r3, r3, r3, lsl #3 │ │ │ │ + add.w r5, r2, r3, lsl #3 │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ + str r1, [sp, #52] @ 0x34 │ │ │ │ + b.n 249ea │ │ │ │ + nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - ite eq │ │ │ │ - moveq r5, r1 │ │ │ │ - lslne r0, r3, #16 │ │ │ │ + tst r4, r3 │ │ │ │ + movs r6, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov r7, r1 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ - movs r3, #20 │ │ │ │ - vldr s10, [r4, #-36] @ 0xffffffdc │ │ │ │ - vldr s12, [r4, #-40] @ 0xffffffd8 │ │ │ │ - movs r1, #36 @ 0x24 │ │ │ │ - vldr s13, [r6] │ │ │ │ - movs r0, #24 │ │ │ │ - mul.w ip, r3, r7 │ │ │ │ - lsls r3, r7, #4 │ │ │ │ - adds r2, r5, r3 │ │ │ │ - adds r3, r6, r3 │ │ │ │ - add.w fp, r5, ip │ │ │ │ - add ip, r6 │ │ │ │ - vldr s4, [r5] │ │ │ │ - adds r4, #72 @ 0x48 │ │ │ │ - vldr s9, [r2] │ │ │ │ - vldr s11, [ip] │ │ │ │ + mov.w r0, r8, lsl #2 │ │ │ │ + vldr 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[r6, #-60] @ 0xffffffc4 │ │ │ │ - add.w r4, r8, r3 │ │ │ │ - adds r2, r7, r3 │ │ │ │ - vldr s15, [r6, #-64] @ 0xffffffc0 │ │ │ │ - movs r1, #36 @ 0x24 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - movs r5, #24 │ │ │ │ - vldr s14, [r4] │ │ │ │ - mov.w ip, #28 │ │ │ │ + vldr s7, [r6, #-84] @ 0xffffffac │ │ │ │ + mov.w fp, #44 @ 0x2c │ │ │ │ + add.w r6, r6, #88 @ 0x58 │ │ │ │ + add.w r1, r8, r3 │ │ │ │ + add.w r2, r7, r3 │ │ │ │ + vldr s15, [r6, #-152] @ 0xffffff68 │ │ │ │ + mul.w fp, fp, r9 │ │ │ │ + vldr s13, [r6, #-148] @ 0xffffff6c │ │ │ │ + strd r2, r1, [sp, #4] │ │ │ │ + vldr s14, [r1] │ │ │ │ vldr s6, [r2] │ │ │ │ add r2, r3 │ │ │ │ - adds r3, r4, r3 │ │ │ │ - vldr s11, [r6, #-28] @ 0xffffffe4 │ │ │ │ + add r3, r1 │ │ │ │ + vldr s11, [r6, #-116] @ 0xffffff8c │ │ │ │ + str r2, [sp, #12] │ │ │ │ vmul.f32 s5, s14, s13 │ │ │ │ - str r2, [sp, #8] │ │ │ │ + vldr s12, [r3] │ │ │ │ + str r3, [sp, #16] │ │ │ │ + mov.w r3, r9, lsl #3 │ │ │ │ + add.w r1, r3, r9 │ │ │ │ + add.w r5, r7, r3 │ │ │ │ + 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0xffffff64 │ │ │ │ - mul.w r3, r5, r9 │ │ │ │ vnmls.f32 s15, s2, s7 │ │ │ │ - vldr s2, [r1] │ │ │ │ + vldr s2, [r2] │ │ │ │ vldr s7, [r6, #-160] @ 0xffffff60 │ │ │ │ - adds r5, r7, r3 │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ vsub.f32 s23, s0, s10 │ │ │ │ vadd.f32 s0, s0, s10 │ │ │ │ vmul.f32 s10, s2, s16 │ │ │ │ vsub.f32 s24, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [sl] │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, r7, fp │ │ │ │ + add fp, r8 │ │ │ │ vadd.f32 s13, s13, s0 │ │ │ │ vmls.f32 s20, s0, s28 │ │ │ │ vmul.f32 s23, s23, s31 │ │ │ │ + str r4, [sp, #48] @ 0x30 │ │ │ │ vmla.f32 s10, s15, s7 │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ + vldr s16, [fp] │ │ │ │ vmls.f32 s19, s14, s28 │ │ │ │ vadd.f32 s14, s1, s14 │ │ │ │ vmul.f32 s24, s24, s31 │ │ │ │ vnmls.f32 s15, s2, s7 │ │ │ │ - vldr s7, [r5] │ │ │ │ - add.w r5, r8, r3 │ │ │ │ vldr s2, [r6, #-96] @ 0xffffffa0 │ │ │ │ - mul.w r3, ip, r9 │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ - vldr s16, [r5] │ │ │ │ - add.w ip, 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[r0] │ │ │ │ + mov r0, r5 │ │ │ │ vstr s0, [r7] │ │ │ │ vstr s6, [r8] │ │ │ │ - vstr s15, [sl] │ │ │ │ + vstr s15, [r4] │ │ │ │ vadd.f32 s15, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - vstr s15, [r1] │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ + vstr s15, [r2] │ │ │ │ vadd.f32 s15, s24, s20 │ │ │ │ - vstr s13, [lr] │ │ │ │ + vsub.f32 s20, s20, s24 │ │ │ │ + vstr s13, [ip] │ │ │ │ vadd.f32 s13, s25, s11 │ │ │ │ - vstr s14, [r2] │ │ │ │ - vadd.f32 s14, s23, s19 │ │ │ │ - ldr r2, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s11, s11, s25 │ │ │ │ - vsub.f32 s20, s20, s24 │ │ │ │ + vstr s14, [r4] │ │ │ │ + vadd.f32 s14, s23, s19 │ │ │ │ vsub.f32 s19, s19, s23 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ + ldr r4, [sp, #32] │ │ │ │ vadd.f32 s10, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vadd.f32 s15, s22, s12 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ vsub.f32 s7, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s21, s18 │ │ │ │ @@ -26253,884 +27258,890 @@ │ │ │ │ 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│ │ - ldr r0, [sp, #20] │ │ │ │ + ldr r2, [sp, #180] @ 0xb4 │ │ │ │ + vstr s15, [fp] │ │ │ │ + vstr s11, [r1] │ │ │ │ add r7, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - ldr r2, [sp, #180] @ 0xb4 │ │ │ │ + vstr s12, [r0] │ │ │ │ eor.w r9, r9, r3 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - vstr s15, [r5] │ │ │ │ cmp r2, r3 │ │ │ │ - vstr s11, [r1] │ │ │ │ - vstr s12, [r0] │ │ │ │ - bne.w 23110 │ │ │ │ + bne.w 24e4c │ │ │ │ add sp, #76 @ 0x4c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00023570 : │ │ │ │ - ldr r2, [pc, #8] @ (2357c ) │ │ │ │ - ldr r1, [pc, #12] @ (23580 ) │ │ │ │ +000252d4 : │ │ │ │ + ldr r2, [pc, #8] @ (252e0 ) │ │ │ │ + ldr r1, [pc, #12] @ (252e4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - str r0, [r3, r4] │ │ │ │ + bcc.n 2524c │ │ │ │ movs r5, r1 │ │ │ │ - @ instruction: 0xfb47ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfb07ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r0 │ │ │ │ mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #76] @ (235e4 ) │ │ │ │ - ldr r1, [sp, #256] @ 0x100 │ │ │ │ - add r3, pc │ │ │ │ - ldr r0, [sp, #260] @ 0x104 │ │ │ │ - cmp r1, r0 │ │ │ │ - bge.w 23ca8 │ │ │ │ + ldrd r3, r0, [sp, #256] @ 0x100 │ │ │ │ + ldr r1, [pc, #80] @ (25360 ) │ │ │ │ + cmp r3, r0 │ │ │ │ + add r1, pc │ │ │ │ + bge.w 25a3c │ │ │ │ ldr r0, [sp, #264] @ 0x108 │ │ │ │ - vmov.f32 s26, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s27, [pc, #40] @ 235d4 │ │ │ │ - vldr s25, [pc, #40] @ 235d8 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vmov.f32 s27, #96 @ 0x3f000000 0.5 │ │ │ │ + vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ + vldr s28, [pc, #40] @ 25350 │ │ │ │ + vldr s26, [pc, #40] @ 25354 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s24, [pc, #36] @ 25358 │ │ │ │ str r0, [sp, #144] @ 0x90 │ │ │ │ - ldr r0, [pc, #48] @ (235e8 ) │ │ │ │ - vldr s24, [pc, #36] @ 235dc │ │ │ │ - vldr s23, [pc, #36] @ 235e0 │ │ │ │ - ldr r3, [r3, r0] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #148] @ 0x94 │ │ │ │ - adds r3, r1, #1 │ │ │ │ + ldr r0, [pc, #44] @ (25364 ) │ │ │ │ + vldr s23, [pc, #32] @ 2535c │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - movs r3, #112 @ 0x70 │ │ │ │ - mla r3, r1, r3, r3 │ │ │ │ - add.w r8, r2, r3 │ │ │ │ - b.n 235f0 │ │ │ │ - cbz r7, 2364c │ │ │ │ + rsb r3, r3, r3, lsl #3 │ │ │ │ + add.w r8, r2, r3, lsl #4 │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ + str r1, [sp, #148] @ 0x94 │ │ │ │ + b.n 2536e │ │ │ │ + nop │ │ │ │ + cbz r7, 253c8 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - @ instruction: 0xb61c │ │ │ │ - movs r5, r1 │ │ │ │ + subs r0, #164 @ 0xa4 │ │ │ │ + movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - movs r3, #20 │ │ │ │ - vldr s9, [r8, #-76] @ 0xffffffb4 │ │ │ │ + mov.w r0, fp, lsl #2 │ │ │ │ vldr s14, [r8, #-80] @ 0xffffffb0 │ │ │ │ - movs r0, #24 │ │ │ │ - vldr s7, [r8, #-36] @ 0xffffffdc │ │ │ │ - movs r6, #36 @ 0x24 │ │ │ │ - mul.w r3, r3, fp │ │ │ │ - vldr s10, [r9] │ │ │ │ - vldr s11, [sl] │ │ │ │ + mov.w lr, #44 @ 0x2c │ │ │ │ add.w r8, r8, #112 @ 0x70 │ │ │ │ + add.w r3, r0, fp │ │ │ │ + vldr s9, [r8, #-188] @ 0xffffff44 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s7, [r8, #-148] @ 0xffffff6c │ │ │ │ add.w r7, sl, r3 │ │ │ │ add.w ip, r9, r3 │ │ │ │ - adds r1, r7, r3 │ │ │ │ + add.w r1, r7, r3 │ │ │ │ add.w r2, ip, r3 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + vldr s10, [r9] │ │ │ │ vldr s12, [r7] │ │ │ │ + strd r2, r1, [sp] │ │ │ │ vldr s15, [ip] │ │ │ │ vldr s8, [r1] │ │ │ │ vmul.f32 s13, s12, s9 │ │ │ │ - str r1, [sp, #8] │ │ │ │ + vldr s11, [sl] │ │ │ │ vmla.f32 s13, s15, s14 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vldr s9, [r8, #-152] @ 0xffffff68 │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ vldr s14, [r2] │ │ │ │ vmul.f32 s12, s8, s7 │ │ │ │ - mul.w r2, r0, fp │ │ │ │ + add.w r2, fp, fp, lsl #1 │ │ │ │ + mov.w r1, r2, lsl #3 │ │ │ │ + add.w r5, sl, r1 │ │ │ │ + add.w r4, r9, r1 │ │ │ │ + mov.w r1, fp, lsl #3 │ │ │ │ vmla.f32 s12, s14, s9 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ - add.w r5, sl, r2 │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - mul.w r2, r6, fp │ │ │ │ - str r0, [sp, #12] │ │ │ │ - str r5, [sp, #16] │ │ │ │ + strd r4, r5, [sp, #8] │ │ │ │ vnmls.f32 s14, s8, s9 │ │ │ │ - add.w r6, sl, r2 │ │ │ │ - add.w lr, r9, r2 │ │ │ │ - str r6, [sp, #20] │ │ │ │ vsub.f32 s9, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [r5] │ │ │ │ - vmul.f32 s17, s9, s27 │ │ │ │ + vmul.f32 s16, s9, s28 │ │ │ │ vsub.f32 s9, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vldr s12, [r8, #-180] @ 0xffffff4c │ │ │ │ - vadd.f32 s1, s11, s15 │ │ │ │ - vmls.f32 s11, s15, s26 │ │ │ │ + vadd.f32 s2, s11, s15 │ │ │ │ + vmls.f32 s11, s15, s27 │ │ │ │ vldr s15, [r8, #-184] @ 0xffffff48 │ │ │ │ - vmul.f32 s5, s14, s12 │ │ │ │ - vmul.f32 s2, s9, s27 │ │ │ │ - vadd.f32 s0, s10, s13 │ │ │ │ - vmls.f32 s10, s13, s26 │ │ │ │ - vldr s13, [r0] │ │ │ │ - movs r0, #44 @ 0x2c │ │ │ │ - vstr s17, [sp, #88] @ 0x58 │ │ │ │ - vstr s2, [sp, #92] @ 0x5c │ │ │ │ - vmla.f32 s5, s13, s15 │ │ │ │ + vmul.f32 s4, s9, s28 │ │ │ │ + vstr s16, [sp, #88] @ 0x58 │ │ │ │ + vadd.f32 s1, s10, s13 │ │ │ │ + vmls.f32 s10, s13, s27 │ │ │ │ + vldr s13, [r4] │ │ │ │ + add.w r4, r1, fp │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r6, r9, r4 │ │ │ │ + add r4, sl │ │ │ │ + vstr s4, [sp, #92] @ 0x5c │ │ │ │ + vmul.f32 s4, s14, s12 │ │ │ │ + strd r6, r4, [sp, #16] │ │ │ │ + vstr s2, [sp, #100] @ 0x64 │ │ │ │ + vstr s11, [sp, #104] @ 0x68 │ │ │ │ + vstr s10, [sp, #96] @ 0x60 │ │ │ │ + vmla.f32 s4, s13, s15 │ │ │ │ vmul.f32 s13, s13, s12 │ │ │ │ vldr s12, [r8, #-156] @ 0xffffff64 │ │ │ │ - mul.w r2, r0, fp │ │ │ │ - vstr s1, [sp, #100] @ 0x64 │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - add.w r5, sl, r2 │ │ │ │ + vldr s10, [r6] │ │ │ │ vnmls.f32 s13, s14, s15 │ │ │ │ - vldr s14, [r6] │ │ │ │ + vldr s14, [r4] │ │ │ │ + mul.w r4, lr, fp │ │ │ │ vldr s15, [r8, #-160] @ 0xffffff60 │ │ │ │ - mov.w r2, fp, lsl #2 │ │ │ │ - vstr s10, [sp, #96] @ 0x60 │ │ │ │ - add.w r6, r9, r2 │ │ │ │ - vldr s10, [lr] │ │ │ │ + add.w r5, r9, r4 │ │ │ │ + add.w r6, sl, r4 │ │ │ │ + add.w r4, r9, r0 │ │ │ │ + strd r5, r6, [sp, #24] │ │ │ │ vmul.f32 s7, s14, s12 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - add r2, sl │ │ │ │ - str r5, [sp, #28] │ │ │ │ vmla.f32 s7, s10, s15 │ │ │ │ vmul.f32 s10, s10, s12 │ │ │ │ - vstr s11, [sp, #104] @ 0x68 │ │ │ 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[sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ - mov r9, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ - mov sl, r3 │ │ │ │ - ldr r3, [pc, #64] @ (23d1c ) │ │ │ │ - ldr r1, [sp, #256] @ 0x100 │ │ │ │ - add r3, pc │ │ │ │ - ldr r0, [sp, #260] @ 0x104 │ │ │ │ - cmp r1, r0 │ │ │ │ - bge.w 243a4 │ │ │ │ + ldrd r3, r0, [sp, #256] @ 0x100 │ │ │ │ + ldr r1, [pc, #68] @ (25ad8 ) │ │ │ │ + cmp r3, r0 │ │ │ │ + add r1, pc │ │ │ │ + bge.w 26186 │ │ │ │ ldr r0, [sp, #264] @ 0x108 │ │ │ │ - vldr s26, [pc, #36] @ 23d10 │ │ │ │ - vldr s25, [pc, #36] @ 23d14 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vldr s26, [pc, #40] @ 25acc │ │ │ │ + vldr s25, [pc, #40] @ 25ad0 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s24, [pc, #36] @ 25ad4 │ │ │ │ str r0, [sp, #144] @ 0x90 │ │ │ │ - ldr r0, [pc, #40] @ (23d20 ) │ │ │ │ - vldr s24, [pc, #32] @ 23d18 │ │ │ │ - ldr r3, [r3, r0] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #148] @ 0x94 │ │ │ │ - adds r3, r1, #1 │ │ │ │ + ldr r0, [pc, #40] @ (25adc ) │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ + mov r0, r4 │ │ │ │ + str r4, [sp, #0] │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - movs r3, #120 @ 0x78 │ │ │ │ - mla r3, r1, r3, r3 │ │ │ │ - adds r7, r2, r3 │ │ │ │ - b.n 23d28 │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r7, r2, r3, lsl #3 │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ + str r1, [sp, #148] @ 0x94 │ │ │ │ + b.n 25ae8 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - add r6, sp, #864 @ 0x360 │ │ │ │ - movs r5, r1 │ │ │ │ + adds r1, #32 │ │ │ │ + movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + mov r0, r5 │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - mov.w r3, sl, lsl #5 │ │ │ │ - vldr s10, [r7, #-60] @ 0xffffffc4 │ │ │ │ - add.w r1, r9, r3 │ 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s20, [pc, #52] @ 26228 │ │ │ │ + vldr s31, [pc, #52] @ 2622c │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s21, [pc, #48] @ 26230 │ │ │ │ str r0, [sp, #408] @ 0x198 │ │ │ │ - ldr r0, [pc, #72] @ (24440 ) │ │ │ │ - vldr s21, [pc, #48] @ 24428 │ │ │ │ - vldr s29, [pc, #48] @ 2442c │ │ │ │ - vldr s28, [pc, #48] @ 24430 │ │ │ │ - ldr r3, [r3, r0] │ │ │ │ - vldr s27, [pc, #44] @ 24434 │ │ │ │ - vldr s26, [pc, #44] @ 24438 │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #412] @ 0x19c │ │ │ │ - adds r3, r1, #1 │ │ │ │ + ldr r0, [pc, #64] @ (26248 ) │ │ │ │ + vldr s29, [pc, #44] @ 26234 │ │ │ │ + vldr s28, [pc, #44] @ 26238 │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ str r3, [sp, #404] @ 0x194 │ │ │ │ - movs r3, #248 @ 0xf8 │ │ │ │ - mla r3, r1, r3, r3 │ │ │ │ - adds r6, r2, r3 │ │ │ │ - b.n 24448 │ │ │ │ - nop │ │ │ │ + rsb r3, r3, r3, lsl #5 │ │ │ │ + vldr s27, [pc, #36] @ 2623c │ │ │ │ + add.w r7, r2, r3, lsl #3 │ │ │ │ + vldr s26, [pc, #32] @ 26240 │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ + str r1, [sp, #412] @ 0x19c │ │ │ │ + b.n 26252 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - blt.n 24492 │ │ │ │ + blt.n 2629a │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - add r7, pc, #880 @ (adr r7, 247b0 ) │ │ │ │ - movs r5, r1 │ │ │ │ + cmp r1, #212 @ 0xd4 │ │ │ │ + movs r6, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #404] @ 0x194 │ │ │ │ - mov.w r2, lr, lsl #6 │ │ │ │ - vldr s13, [r6, #-124] @ 0xffffff84 │ │ │ │ - add.w r1, ip, r2 │ │ │ │ - adds r3, r7, r2 │ │ │ │ - vldr s15, [r6, #-128] @ 0xffffff80 │ │ │ │ - mov.w r8, #100 @ 0x64 │ │ │ │ - str r3, [sp, #0] │ │ │ │ + mov.w r2, r9, lsl #6 │ │ │ │ + vldr s11, [r7, #-192] @ 0xffffff40 │ │ │ │ + mov.w r6, #100 @ 0x64 │ │ │ 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│ - add.w r0, fp, r2 │ │ │ │ - vldr s5, [r6, #-60] @ 0xffffffc4 │ │ │ │ - mov.w r3, lr, lsl #2 │ │ │ │ + str r1, [sp, #24] │ │ │ │ + vldr s13, [r7, #-188] @ 0xffffff44 │ │ │ │ + vldr s12, [lr] │ │ │ │ vnmls.f32 s10, s14, s15 │ │ │ │ - vldr s15, [fp] │ │ │ │ + vldr s15, [r3] │ │ │ │ + mul.w r3, r6, r9 │ │ │ │ vmul.f32 s14, s7, s13 │ │ │ │ - vldr s6, [r4] │ │ │ │ - vldr s12, [r7] │ │ │ │ - adds r5, r7, r3 │ │ │ │ + vldr s8, [r8] │ │ │ │ + add.w r5, lr, r3 │ │ │ │ + add r3, r8 │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ - vldr s8, [ip] │ │ │ │ - add r3, ip │ │ │ │ - str r3, [sp, #20] │ │ │ │ - str r1, [sp, #4] │ │ │ │ vnmls.f32 s15, s7, s11 │ │ │ │ - vldr s7, [r6, #-64] @ 0xffffffc0 │ │ │ │ + vldr s7, [r7, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s11, s6, s5 │ │ │ │ - str r0, [sp, #8] │ │ │ │ - str r4, [sp, #12] │ │ │ │ - str r5, [sp, #16] │ │ │ │ vmov.f32 s13, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, r8, r2 │ │ │ │ + add r2, r9 │ │ │ │ + str r4, [sp, #28] │ │ │ │ vmla.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vnmls.f32 s15, s6, s7 │ │ │ │ vadd.f32 s6, s12, s9 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ vadd.f32 s7, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ @@ -27458,81 +28484,71 @@ │ │ │ │ vsub.f32 s7, s6, s7 │ │ │ │ vstr s7, [sp, #260] @ 0x104 │ │ │ │ vsub.f32 s7, s8, s10 │ │ │ │ vsub.f32 s11, s7, s14 │ │ │ │ vadd.f32 s6, s7, s14 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s13, s15 │ │ │ │ - vldr s13, [r3] │ │ │ │ - mul.w r3, r8, lr │ │ │ │ - mov.w r8, #68 @ 0x44 │ │ │ │ + vldr s13, [r4] │ │ │ │ vstr s11, [sp, #264] @ 0x108 │ │ │ │ - adds r1, r7, r3 │ │ │ │ vsub.f32 s9, s12, s14 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ + vldr s11, [r7, #-244] @ 0xffffff0c │ │ │ │ vadd.f32 s14, s8, s10 │ │ │ │ - vldr s11, [r6, #-244] @ 0xffffff0c │ │ │ │ - add.w r0, ip, r3 │ │ │ │ - str r1, [sp, #24] │ │ │ │ vstr s6, [sp, #268] @ 0x10c │ │ │ │ - mul.w r3, r8, lr │ │ │ │ - vstr s12, [sp, #276] @ 0x114 │ │ │ │ + vstr s9, [sp, #272] @ 0x110 │ │ │ │ vadd.f32 s25, s15, s14 │ │ │ │ vsub.f32 s5, s14, s15 │ │ │ │ - vldr s12, [r5] │ │ │ │ + vldr s15, [r7, #-248] @ 0xffffff08 │ │ │ │ + vstr s12, [sp, #276] @ 0x114 │ │ │ │ vmul.f32 s14, s13, s11 │ │ │ │ - vldr s15, [r6, #-248] @ 0xffffff08 │ │ │ │ - add.w r5, ip, r3 │ │ │ │ - vstr s9, [sp, #272] @ 0x110 │ │ │ │ - adds r4, r7, r3 │ │ │ │ + vldr s12, [r1] │ │ │ │ vstr s5, [sp, #280] @ 0x118 │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ + strd r5, r3, [sp, #32] │ │ │ │ + vldr s10, [r3] │ │ │ │ vmla.f32 s14, s12, s15 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ + mov.w r3, r9, lsl #4 │ │ │ │ + vldr s5, [r7, #-180] @ 0xffffff4c │ │ │ │ + add.w r1, r3, r9 │ │ │ │ + vldr s11, [r7, #-52] @ 0xffffffcc │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - str r0, [sp, #28] │ │ │ │ - adds r1, r7, r3 │ │ │ │ - vldr s10, [r0] │ │ │ │ - add r3, ip │ │ │ │ - vldr s11, [r6, #-52] @ 0xffffffcc │ │ │ │ - vldr s13, [r6, #-56] @ 0xffffffc8 │ │ │ │ - vldr s7, [r5] │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r4, lr, r1 │ │ │ │ + add r1, r8 │ │ │ │ + vldr s13, [r7, #-56] @ 0xffffffc8 │ │ │ │ + strd r4, r1, [sp, #40] @ 0x28 │ │ │ │ vmul.f32 s9, s10, s11 │ │ │ │ - vldr s8, [r6, #-116] @ 0xffffff8c │ │ │ │ + vldr s8, [r7, #-116] @ 0xffffff8c │ │ │ │ + vldr s7, [r1] │ │ │ │ + mov.w r1, r9, lsl #3 │ │ │ │ vmla.f32 s9, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vldr s6, [r3] │ │ │ │ - vldr s5, [r6, #-180] @ 0xffffff4c │ │ │ │ - str r3, [sp, #44] @ 0x2c │ │ │ │ - movs r3, #124 @ 0x7c │ │ │ │ vnmls.f32 s15, s10, s13 │ │ │ │ - vldr s13, [r6, #-120] @ 0xffffff88 │ │ │ │ + vldr s13, [r7, #-120] @ 0xffffff88 │ │ │ │ vmul.f32 s10, s7, s8 │ │ │ │ - str r4, [sp, #32] │ │ │ │ - mul.w r3, r3, lr │ │ │ │ - str r5, [sp, #36] @ 0x24 │ │ │ │ - str r1, [sp, #40] @ 0x28 │ │ │ │ - adds r0, r7, r3 │ │ │ │ - str r0, [sp, #48] @ 0x30 │ │ │ │ vmov.f32 s11, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ - add.w r4, ip, r3 │ │ │ │ - movs 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vadd.f32 s7, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vstr s19, [sp, #284] @ 0x11c │ │ │ │ vadd.f32 s2, s12, s13 │ │ │ │ vsub.f32 s8, s12, s13 │ │ │ │ - vldr s13, [r4] │ │ │ │ + vldr s12, [r7, #-4] │ │ │ │ vsub.f32 s0, s14, s15 │ │ │ │ - vldr s12, [r6, #-4] │ │ │ │ vadd.f32 s10, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ + vldr s13, [r0] │ │ │ │ vsub.f32 s22, s6, s7 │ │ │ │ - vldr s14, [r6, #-8] │ │ │ │ vadd.f32 s4, s6, s7 │ │ │ │ + mul.w r0, ip, r9 │ │ │ │ + sub.w ip, r3, r9 │ │ │ │ + vldr s14, [r7, #-8] │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r6, lr, r0 │ │ │ │ + add r0, r8 │ │ │ │ vmul.f32 s11, s13, s12 │ │ │ │ - add.w r0, ip, r3 │ │ │ │ + vstr s4, [sp, #224] @ 0xe0 │ │ │ │ + vstr s22, [sp, #288] @ 0x120 │ │ │ │ vstr s2, [sp, #292] @ 0x124 │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ + vstr s8, [sp, #296] @ 0x128 │ │ │ │ + vstr s0, [sp, #300] @ 0x12c │ │ │ │ vmla.f32 s11, s15, s14 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ - str r0, [sp, #60] @ 0x3c │ │ │ │ - vstr s22, [sp, #288] @ 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-28172,95 +29168,95 @@ │ │ │ │ vadd.f32 s22, s16, s9 │ │ │ │ vsub.f32 s9, s9, s16 │ │ │ │ vsub.f32 s23, s19, s22 │ │ │ │ vadd.f32 s19, s19, s22 │ │ │ │ vadd.f32 s22, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s23, [r2] │ │ │ │ - ldr r2, [sp, #164] @ 0xa4 │ │ │ │ + ldr r2, [sp, #172] @ 0xac │ │ │ │ vsub.f32 s13, s12, s14 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ vstr s19, [r2] │ │ │ │ vadd.f32 s19, s3, s10 │ │ │ │ vsub.f32 s3, s3, s10 │ │ │ │ + ldr r2, [sp, #152] @ 0x98 │ │ │ │ vadd.f32 s23, s22, s19 │ │ │ │ vsub.f32 s19, s19, s22 │ │ │ │ vadd.f32 s14, s9, s3 │ │ │ │ vsub.f32 s3, s3, s9 │ │ │ │ vstr s23, [r4] │ │ │ │ - ldr r4, [sp, #156] @ 0x9c │ │ │ │ - vstr s19, [r4] │ │ │ │ - ldr r4, [sp, #144] @ 0x90 │ │ │ │ - vstr s13, [r4] │ │ │ │ + vstr s19, [r0] │ │ │ │ + vstr s13, [r2] │ │ │ │ vadd.f32 s13, s2, s8 │ │ │ │ - ldr r4, [sp, #160] @ 0xa0 │ │ │ │ vsub.f32 s8, s2, s8 │ │ │ │ - vstr s12, [r4] │ │ │ │ - vstr s14, [r0] │ │ │ │ + ldr r2, [sp, #164] @ 0xa4 │ │ │ │ + ldr r4, [sp, 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vmul.f32 s7, s7, s20 │ │ │ │ + vldr s2, [sp, #292] @ 0x124 │ │ │ │ + vldr s0, [sp, #300] @ 0x12c │ │ │ │ vmla.f32 s14, s16, s21 │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + vsub.f32 s4, s13, s7 │ │ │ │ vadd.f32 s7, s13, s7 │ │ │ │ vsub.f32 s6, s9, s14 │ │ │ │ vadd.f32 s9, s9, s14 │ │ │ │ vadd.f32 s14, s22, s17 │ │ │ │ vsub.f32 s17, s22, s17 │ │ │ │ vmul.f32 s10, s14, s28 │ │ │ │ vnmls.f32 s10, s8, s29 │ │ │ │ @@ -28270,17 +29266,17 @@ │ │ │ │ vldr s5, [sp, #256] @ 0x100 │ │ │ │ vsub.f32 s13, s0, s5 │ │ │ │ vmul.f32 s5, s13, s26 │ │ │ │ vmul.f32 s13, s13, s27 │ │ │ │ vmla.f32 s5, s14, s27 │ │ │ │ vnmls.f32 s13, s14, s26 │ │ │ │ vmul.f32 s14, s1, s21 │ │ │ │ + vldr s1, [sp, #248] @ 0xf8 │ │ │ │ vmla.f32 s14, s3, s31 │ │ │ │ vmul.f32 s3, s16, s31 │ │ │ │ - vldr s1, [sp, #248] @ 0xf8 │ │ │ │ vnmls.f32 s3, s1, s21 │ │ │ │ vadd.f32 s1, s14, s3 │ │ │ │ vsub.f32 s3, s3, s14 │ │ │ │ vldr s14, [sp, #252] @ 0xfc │ │ │ │ vadd.f32 s2, s2, s14 │ │ │ │ vldr s14, [sp, #256] @ 0x100 │ │ │ │ vadd.f32 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#400] @ 0x190 │ │ │ │ vldr s23, [sp, #396] @ 0x18c │ │ │ │ vadd.f32 s9, s15, s14 │ │ │ │ vsub.f32 s10, s15, s14 │ │ │ │ - vldr s14, [sp, #368] @ 0x170 │ │ │ │ vmul.f32 s15, s19, s21 │ │ │ │ - vmla.f32 s15, s18, s31 │ │ │ │ + vldr s13, [sp, #296] @ 0x128 │ │ │ │ + vldr s14, [sp, #368] @ 0x170 │ │ │ │ + vadd.f32 s5, s17, s24 │ │ │ │ vldr s0, [sp, #304] @ 0x130 │ │ │ │ - vmul.f32 s8, s5, s26 │ │ │ │ + vmla.f32 s15, s18, s31 │ │ │ │ vldr s22, [sp, #392] @ 0x188 │ │ │ │ vnmls.f32 s7, s14, s31 │ │ │ │ + ldr r2, [sp, #192] @ 0xc0 │ │ │ │ + vmul.f32 s8, s5, s26 │ │ │ │ vmul.f32 s5, s5, s27 │ │ │ │ - ldr r2, [sp, #168] @ 0xa8 │ │ │ │ vsub.f32 s4, s0, s22 │ │ │ │ - ldr r4, [sp, #32] │ │ │ │ - ldr r5, [sp, #16] │ │ │ │ vsub.f32 s2, s7, s15 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ vadd.f32 s15, s16, s11 │ │ │ │ vsub.f32 s11, s16, s11 │ │ │ │ vnmls.f32 s8, s15, s27 │ │ │ │ vmla.f32 s5, s15, s26 │ │ │ │ vsub.f32 s15, s13, s23 │ │ │ │ @@ -28406,3564 +29399,3527 @@ │ │ │ │ vmul.f32 s0, s13, s26 │ │ │ │ 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ldr r1, [sp, #24] │ │ │ │ + ldr r1, [sp, #44] @ 0x2c │ │ │ │ + ldr r2, [sp, #524] @ 0x20c │ │ │ │ vadd.f32 s11, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ - ldr r2, [sp, #524] @ 0x20c │ │ │ │ - vstr s11, [r3] │ │ │ │ - vstr s14, [r5] │ │ │ │ + vstr s11, [r4] │ │ │ │ + vstr s14, [r1] │ │ │ │ vsub.f32 s14, s12, s1 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vsub.f32 s15, s9, s7 │ │ │ │ - vstr s13, [r1] │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - vstr s14, [r1] │ │ │ │ + vstr s13, [r5] │ │ │ │ + vstr s14, [r6] │ │ │ │ vadd.f32 s14, s8, s15 │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ - vstr s14, [r3] │ │ │ │ + ldr r6, [sp, #52] @ 0x34 │ │ │ │ + vstr s14, [r6] │ │ │ │ + vstr s15, [r3] │ │ │ │ ldr r3, [sp, #408] @ 0x198 │ │ │ │ - vstr s15, [r0] │ │ │ │ - add r7, r3 │ │ │ │ - add ip, r3 │ │ │ │ + add lr, r3 │ │ │ │ + add r8, r3 │ │ │ │ ldr r3, [sp, #412] @ 0x19c │ │ │ │ - eor.w lr, lr, r3 │ │ │ │ + eor.w r9, r9, r3 │ │ │ │ ldr r3, [sp, #404] @ 0x194 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 24444 │ │ │ │ + bne.w 2624c │ │ │ │ add sp, #420 @ 0x1a4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -000253c0 : │ │ │ │ - ldr r2, [pc, #8] @ (253cc ) │ │ │ │ - ldr r1, [pc, #12] @ (253d0 ) │ │ │ │ +00027214 : │ │ │ │ + ldr r2, [pc, #8] @ (27220 ) │ │ │ │ + ldr r1, [pc, #12] @ (27224 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - adds r3, #136 @ 0x88 │ │ │ │ + push {r2, r4, r5, lr} │ │ │ │ movs r5, r1 │ │ │ │ - @ instruction: 0xeffbffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r0 │ │ │ │ - mov r8, r1 │ │ │ │ + @ instruction: 0xef9bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub.w sp, sp, #948 @ 0x3b4 │ │ │ │ - mov.w r1, #504 @ 0x1f8 │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #68] @ (25430 ) │ │ │ │ - ldr.w r0, [sp, #1048] @ 0x418 │ │ │ │ + sub.w sp, sp, #940 @ 0x3ac │ │ │ │ + ldr.w r1, [sp, #1040] @ 0x410 │ │ │ │ + ldr r3, [pc, #72] @ (27298 ) │ │ │ │ + rsb r1, r1, r1, lsl #6 │ │ │ │ + add.w r4, r2, r1, lsl #3 │ │ │ │ + ldr.w r2, [sp, #1040] @ 0x410 │ │ │ │ add r3, pc │ │ │ │ - mla r6, r1, r0, r2 │ │ │ │ - ldr.w r1, [sp, #1052] @ 0x41c │ │ │ │ - cmp r0, r1 │ │ │ │ - bge.w 27900 │ │ │ │ - ldr.w r2, [sp, #1056] @ 0x420 │ │ │ │ - mov fp, r7 │ │ │ │ - vldr s21, [pc, #28] @ 25424 │ │ │ │ - mov ip, r8 │ │ │ │ - vldr s30, [pc, #24] @ 25428 │ │ │ │ - mov lr, r9 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #936] @ 0x3a8 │ │ │ │ - ldr r2, [pc, #28] @ (25434 ) │ │ │ │ - vldr s31, [pc, #16] @ 2542c │ │ │ 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@ 0xf8 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - vldr s14, [r3] │ │ │ │ - mov.w r3, lr, lsl #6 │ │ │ │ - vldr s12, [r2] │ │ │ │ - str r2, [sp, #4] │ │ │ │ - add.w r2, fp, r3 │ │ │ │ + mov.w r6, fp, lsl #7 │ │ │ │ + vldr s7, [r4, #124] @ 0x7c │ │ │ │ + mov.w lr, fp, lsl #6 │ │ │ │ + add.w r2, sl, r6 │ │ │ │ + vldr s13, [r4, #252] @ 0xfc │ │ │ │ + add.w r3, r9, r6 │ │ │ │ + mov.w ip, fp, lsl #4 │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w r8, fp, lsl #2 │ │ │ │ + strd r3, r2, [sp, #12] │ │ │ │ + add.w r2, sl, lr │ │ │ │ + vldr s12, [r3] │ │ │ │ + add.w r3, r9, lr │ │ │ │ + add.w r0, r2, r6 │ │ │ │ + add.w r1, r3, r6 │ │ │ │ + vldr s15, [r4, #248] @ 0xf8 │ │ │ │ + strd r3, r2, [sp, #20] │ │ │ │ vmul.f32 s10, s14, s13 │ │ │ │ - add r3, ip │ │ │ │ + vldr s9, [r2] │ │ │ │ + strd r1, r0, [sp, #28] │ │ │ │ + vldr s6, [r0] │ │ │ │ + vldr s5, [r4, #380] @ 0x17c │ │ │ │ vmla.f32 s10, s12, s15 │ │ │ │ vmul.f32 s12, s12, s13 │ │ │ │ - vldr s7, [r6, #124] @ 0x7c │ │ │ │ - add.w r0, r3, r8 │ │ │ │ - vldr s9, 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r5, sl │ │ │ │ + strd r0, r5, [sp, #408] @ 0x198 │ │ │ │ + vmul.f32 s13, s5, s4 │ │ │ │ vmla.f32 s13, s15, s11 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ - vldr s4, [r7] │ │ │ │ - add.w r7, fp, r5 │ │ │ │ - add r5, ip │ │ │ │ + vldr s4, [r5] │ │ │ │ vnmls.f32 s15, s5, s11 │ │ │ │ - vldr s5, [r6, #224] @ 0xe0 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add.w r2, r7, r8 │ │ │ │ - vldr s22, [r6, #228] @ 0xe4 │ │ │ │ - str r7, [sp, #420] @ 0x1a4 │ │ │ │ - str r5, [sp, #424] @ 0x1a8 │ │ │ │ + vldr s11, [r0] │ │ │ │ vmul.f32 s3, s4, s22 │ │ │ │ - str r2, [sp, #428] @ 0x1ac │ │ │ │ + vldr s5, [r4, #224] @ 0xe0 │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ vmla.f32 s3, s11, s5 │ │ │ │ vmul.f32 s11, s11, s22 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + add.w r5, r9, r0 │ │ │ │ + add r0, sl │ │ │ │ vnmls.f32 s11, s4, s5 │ │ │ │ + strd r5, r0, [sp, #416] @ 0x1a0 │ │ │ │ vadd.f32 s4, s13, s3 │ │ │ │ vsub.f32 s13, s13, s3 │ │ │ │ vadd.f32 s5, s15, s11 │ │ │ │ - vadd.f32 s3, s16, s4 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s3, s16, s4 │ │ │ │ vadd.f32 s11, s18, s20 │ │ │ │ vsub.f32 s4, s4, s16 │ │ │ │ vadd.f32 s25, s11, s3 │ │ │ │ vsub.f32 s3, s3, s11 │ │ │ │ vsub.f32 s11, s18, s20 │ │ │ │ vsub.f32 s18, s2, s1 │ │ │ │ vadd.f32 s2, s2, s1 │ │ │ │ vadd.f32 s1, s0, s5 │ │ │ │ vsub.f32 s5, s5, s0 │ │ │ │ vadd.f32 s28, s11, s18 │ │ │ │ vsub.f32 s11, s18, s11 │ │ │ │ vadd.f32 s18, s6, s15 │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ - vstr s11, [sp, #776] @ 0x308 │ │ │ │ + vstr s28, [sp, #764] @ 0x2fc │ │ │ │ + vstr s11, [sp, #768] @ 0x300 │ │ │ │ vsub.f32 s11, s2, s1 │ │ │ │ - vmul.f32 s20, s18, s31 │ │ │ │ vadd.f32 s2, s2, s1 │ │ │ │ vsub.f32 s1, s13, s10 │ │ │ │ + vmul.f32 s20, s18, s31 │ │ │ │ vadd.f32 s13, s10, s13 │ │ │ │ - vstr s28, [sp, #772] @ 0x304 │ │ │ │ vnmls.f32 s20, s1, s30 │ │ │ │ vmul.f32 s1, s1, s31 │ │ │ │ vmla.f32 s1, s18, s30 │ │ │ │ vadd.f32 s18, s7, s9 │ │ │ │ vsub.f32 s9, s7, s9 │ │ │ │ vsub.f32 s7, s4, s5 │ │ │ │ vadd.f32 s4, s4, s5 │ │ │ │ - vldr s5, [r7] │ │ │ │ - add.w r7, r5, r8 │ │ │ │ - str r7, [sp, #432] @ 0x1b0 │ │ │ │ - vstr s7, [sp, #804] @ 0x324 │ │ │ │ - vstr s4, [sp, #928] @ 0x3a0 │ │ │ │ - vstr s20, [sp, #780] @ 0x30c │ │ │ │ - vstr s1, [sp, #784] @ 0x310 │ │ │ │ + vldr s5, [r5] │ │ │ │ + add r5, r6 │ │ │ │ + str r5, [sp, #424] @ 0x1a8 │ │ │ │ + vstr s20, [sp, #772] @ 0x304 │ │ │ │ + vstr s1, [sp, #776] @ 0x308 │ │ │ │ vsub.f32 s1, s12, s8 │ │ │ │ vadd.f32 s12, s12, s8 │ │ │ │ - vldr s10, [r7] │ │ │ │ - vmul.f32 s20, s1, s30 │ │ │ │ - vmul.f32 s1, s1, s31 │ │ │ │ + vstr s4, [sp, #920] @ 0x398 │ │ │ │ + vstr s7, [sp, #796] @ 0x31c │ │ │ │ vmul.f32 s8, s12, s31 │ │ │ │ vmul.f32 s12, s12, s30 │ │ │ │ - vmla.f32 s20, s18, s31 │ │ │ │ + vmul.f32 s20, s1, s30 │ │ │ │ + vmul.f32 s1, s1, s31 │ │ │ │ vmla.f32 s8, s9, s30 │ │ │ │ + vmla.f32 s20, s18, s31 │ │ │ │ vnmls.f32 s1, s18, s30 │ │ │ │ vmov.f32 s18, s12 │ │ │ │ vmul.f32 s12, s15, s30 │ │ │ │ + vnmls.f32 s18, s9, s31 │ │ │ │ vnmls.f32 s12, s13, s31 │ │ │ │ vmul.f32 s13, s13, s30 │ │ │ │ - vnmls.f32 s18, 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0x32c │ │ │ │ + vldr s12, [r4, #272] @ 0x110 │ │ │ │ vnmls.f32 s5, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r5, r0, r6 │ │ │ │ + mov.w r0, #44 @ 0x2c │ │ │ │ + vldr s10, [r5] │ │ │ │ + str r5, [sp, #428] @ 0x1ac │ │ │ │ + mul.w r0, r0, fp │ │ │ │ + vldr s8, [r4, #276] @ 0x114 │ │ │ │ + add.w r5, r9, r0 │ │ │ │ + add r0, sl │ │ │ │ + vldr s7, [r4, #340] @ 0x154 │ │ │ │ + strd r5, r0, [sp, #432] @ 0x1b0 │ │ │ │ + vldr s16, [r4, #404] @ 0x194 │ │ │ │ vmul.f32 s13, s10, s8 │ │ │ │ - add.w r2, r7, r8 │ │ │ │ - str r2, [sp, #444] @ 0x1bc │ │ │ │ vmla.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vnmls.f32 s15, s10, s12 │ │ │ │ - vldr s12, [r6, #84] @ 0x54 │ │ │ │ - vldr s10, [r7] │ │ │ │ + vldr s12, [r4, #84] @ 0x54 │ │ │ │ + vldr s10, [r5] │ │ │ │ + add r5, r6 │ │ │ │ vadd.f32 s20, s9, s13 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ - vldr s13, [r5] │ │ │ │ + vldr s13, [r0] │ │ │ │ + add r0, r6 │ │ │ │ + vldr s8, [r0] │ │ │ │ + strd r5, r0, [sp, #440] @ 0x1b8 │ │ │ │ + mov.w r0, #76 @ 0x4c │ │ │ │ vadd.f32 s4, s5, s15 │ │ │ │ vsub.f32 s5, s5, s15 │ │ │ │ - vldr s15, [r6, #80] @ 0x50 │ │ │ │ + vldr s15, [r4, #80] @ 0x50 │ │ │ │ vmul.f32 s0, s13, s12 │ │ │ │ + mul.w r0, r0, fp │ │ │ │ vmla.f32 s0, s10, s15 │ │ │ │ vmul.f32 s10, s10, s12 │ │ │ │ + vldr s12, [r4, #336] @ 0x150 │ │ │ │ vnmls.f32 s10, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - str r5, [sp, #440] @ 0x1b8 │ │ │ │ - add r5, r8 │ │ │ │ - vldr s7, [r6, #340] @ 0x154 │ │ │ │ - vldr s12, [r6, #336] @ 0x150 │ │ │ │ - vldr s8, [r5] │ │ │ │ - str r5, [sp, #448] @ 0x1c0 │ │ │ │ - movs r5, #76 @ 0x4c │ │ │ │ - vldr s16, [r6, #404] @ 0x194 │ │ │ │ + vldr s15, [r5] │ │ │ │ vmul.f32 s13, s8, s7 │ │ │ │ - vldr s24, [r6, #212] @ 0xd4 │ │ │ │ + add.w r5, r9, r0 │ │ │ │ + vldr s6, [r5] │ │ │ │ + str r5, [sp, #4] │ │ │ │ + add.w r5, sl, r0 │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ vmla.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ - mul.w r5, r5, lr │ │ │ │ - add.w r7, fp, r5 │ │ │ │ + add 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│ │ - mov fp, r1 │ │ │ │ + bge.n 296be │ │ │ │ + vtbx.8 d31, {d15}, d13 │ │ │ │ + ldr r5, [pc, #144] @ (2983c ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r0 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #252 @ 0xfc │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [pc, #68] @ (27978 ) │ │ │ │ - ldr r1, [sp, #352] @ 0x160 │ │ │ │ - add r3, pc │ │ │ │ - ldr r0, [sp, #356] @ 0x164 │ │ │ │ + ldrd r1, r0, [sp, #352] @ 0x160 │ │ │ │ + ldr r3, [pc, #76] @ (2981c ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 2827c │ │ │ │ + add r3, pc │ │ │ │ + bge.w 2a140 │ │ │ │ ldr r0, [sp, #360] @ 0x168 │ │ │ │ - mov r5, sl │ │ │ │ - vldr s25, [pc, #40] @ 2796c │ │ │ │ - mov r6, r4 │ │ │ │ - vldr s24, [pc, #36] @ 27970 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov ip, r7 │ │ │ │ + vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ + mov r7, r6 │ │ │ │ + mov r6, fp │ │ │ │ + vldr s23, [pc, #44] @ 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s15, s13 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ + str r2, [sp, #44] @ 0x2c │ │ │ │ vnmls.f32 s15, s11, s13 │ │ │ │ + vldr s11, [sl, #-20] @ 0xffffffec │ │ │ │ vldr s13, [r2] │ │ │ │ - vldr s11, [r9, #-20] @ 0xffffffec │ │ │ │ - mul.w r2, ip, r6 │ │ │ │ - mov.w ip, #52 @ 0x34 │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - adds r1, r5, r2 │ │ │ │ + mov.w r2, ip, lsl #3 │ │ │ │ + sub.w r4, r2, ip │ │ │ │ vadd.f32 s3, s12, s14 │ │ │ │ - vmul.f32 s8, s13, s11 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r9, #-24] @ 0xffffffe8 │ │ │ │ - vldr s9, [r0] │ │ │ │ - mul.w r2, ip, r6 │ │ │ │ - mov.w ip, #12 │ │ │ │ - str r1, [sp, #48] @ 0x30 │ │ │ │ + vldr s14, [sl, #-24] @ 0xffffffe8 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vmul.f32 s8, s13, s11 │ │ │ │ vadd.f32 s17, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - adds r4, r5, r2 │ │ │ │ - add r2, fp │ │ │ │ - str r2, [sp, #60] @ 0x3c │ │ │ │ - str r0, [sp, #52] @ 0x34 │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r5, r6, r4 │ │ │ │ + add r4, r7 │ │ │ │ + vldr s9, [r4] │ │ │ │ + strd r5, r4, [sp, #48] @ 0x30 │ │ │ │ + mul.w r4, lr, ip │ │ │ │ vmla.f32 s8, s15, s14 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vldr s11, [r9, #-104] @ 0xffffff98 │ │ │ │ - str r4, [sp, #56] @ 0x38 │ │ │ │ + vldr s11, [sl, #-104] @ 0xffffff98 │ │ │ │ vnmls.f32 s15, s13, s14 │ │ │ │ - vldr s14, [r1] │ │ │ │ + vldr s14, [r5] │ │ │ │ vmul.f32 s13, s9, s7 │ │ │ │ + add.w r5, r6, r4 │ │ │ │ + add r4, r7 │ │ │ │ + strd r5, r4, [sp, #56] @ 0x38 │ │ │ │ vmla.f32 s13, s14, s11 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vnmls.f32 s14, s9, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - vldr s9, [r9, #-52] @ 0xffffffcc │ │ │ │ - mul.w r2, ip, r6 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - adds r7, r5, r2 │ │ │ │ + vldr s9, [sl, #-52] @ 0xffffffcc │ │ │ │ + vldr s11, [r4] │ │ │ │ + mov.w r4, r9, lsl #2 │ │ │ │ vadd.f32 s5, s8, s13 │ │ │ │ - vmul.f32 s7, s11, s9 │ │ │ │ vsub.f32 s8, s8, s13 │ │ │ │ - vldr s13, [r9, #-56] @ 0xffffffc8 │ │ │ │ - vldr s6, [r1] │ │ │ │ - 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r2, #24 │ │ │ │ - str r3, [sp, #108] @ 0x6c │ │ │ │ + vnmls.f32 s7, s13, s14 │ │ │ │ + vldr s13, [r0] │ │ │ │ + add.w r0, r4, r3 │ │ │ │ + add r3, lr │ │ │ │ + vldr s14, [sl, #-72] @ 0xffffffb8 │ │ │ │ + strd r0, r3, [sp, #108] @ 0x6c │ │ │ │ + vldr s2, [r3] │ │ │ │ + vmul.f32 s8, s13, s6 │ │ │ │ + vmla.f32 s8, s12, s14 │ │ │ │ + vmul.f32 s12, s12, s6 │ │ │ │ + vldr s6, [r4] │ │ │ │ + vnmls.f32 s12, s13, s14 │ │ │ │ vadd.f32 s14, s10, s8 │ │ │ │ - vldr s6, [r3] │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ - vldr s8, [r7] │ │ │ │ - mul.w r2, r6, r2 │ │ │ │ - vadd.f32 s13, s2, s12 │ │ │ │ - vsub.f32 s2, s2, s12 │ │ │ │ - vldr s12, [r9, #-88] @ 0xffffffa8 │ │ │ │ - vmul.f32 s17, s8, s7 │ │ │ │ - vmla.f32 s17, s16, s12 │ │ │ │ - vmul.f32 s16, s16, s7 │ │ │ │ - vldr s7, [r9, #-8] │ │ │ │ - vnmls.f32 s16, s8, s12 │ │ │ │ + vldr s8, [lr] │ │ │ │ + vadd.f32 s13, s7, s12 │ │ │ │ + vsub.f32 s7, s7, s12 │ │ │ │ + vldr s12, [sl, #-88] @ 0xffffffa8 │ │ │ │ + vmul.f32 s16, s8, s5 │ │ │ │ + vmla.f32 s16, s6, s12 │ │ │ │ + vmul.f32 s6, s6, s5 │ │ │ │ + vldr s5, [sl, #-8] │ │ │ │ + vnmls.f32 s6, s8, s12 │ │ │ │ vldr s12, [r0] │ │ │ │ - vmul.f32 s8, s6, s3 │ │ │ │ - lsls r0, r6, #6 │ │ │ │ - adds r3, r5, r0 │ │ │ │ - add r0, fp │ │ │ │ - vmla.f32 s8, s12, s7 │ │ │ │ - vmul.f32 s12, s12, s3 │ │ │ │ - str r3, [sp, #112] @ 0x70 │ │ │ │ - vnmls.f32 s12, s6, s7 │ │ │ │ - vldr s6, [r0] │ │ │ │ - vldr s7, [r9, #-32] @ 0xffffffe0 │ │ │ │ - vadd.f32 s18, s17, s8 │ │ │ │ - vsub.f32 s17, s17, s8 │ │ │ │ - vadd.f32 s20, s16, s12 │ │ │ │ - vsub.f32 s16, s16, s12 │ │ │ │ - vldr s12, [r3] │ │ │ │ - adds r3, r5, r2 │ │ │ │ - vldr s3, [r9, #-28] @ 0xffffffe4 │ │ │ │ - add r2, fp │ │ │ │ - vldr s19, [r9, #-108] @ 0xffffff94 │ │ │ │ - vsub.f32 s28, s5, s18 │ │ │ │ - vsub.f32 s30, s4, s20 │ │ │ │ - vadd.f32 s22, s15, s17 │ │ │ │ - vmul.f32 s8, s6, s3 │ │ │ │ - vldr s0, [r2] │ │ │ │ - vmla.f32 s8, s12, s7 │ │ │ │ - vmul.f32 s12, s12, s3 │ │ │ │ - vsub.f32 s15, s15, s17 │ │ │ │ - str r3, [sp, #116] @ 0x74 │ │ │ │ - vmul.f32 s3, s0, s19 │ │ │ │ - vldr s31, [sp, #208] @ 0xd0 │ │ │ │ - vadd.f32 s5, s5, s18 │ │ │ │ - vadd.f32 s4, s4, s20 │ │ │ │ - vnmls.f32 s12, s6, s7 │ │ │ │ - vldr s6, [r9, #-112] @ 0xffffff90 │ │ │ │ - vldr s7, [r3] │ │ │ │ - add.w r9, r9, #152 @ 0x98 │ │ │ │ + vmul.f32 s8, s2, s0 │ │ │ │ + mov.w r0, ip, lsl #6 │ │ │ │ + add.w r2, r6, r0 │ │ │ │ + add r0, r7 │ │ │ │ + str r2, [sp, #116] @ 0x74 │ │ │ │ + vmla.f32 s8, s12, s5 │ │ │ │ + vmul.f32 s12, s12, s0 │ │ │ │ + vnmls.f32 s12, s2, s5 │ │ │ │ + vldr s2, [r0] │ │ │ │ + vadd.f32 s17, s16, s8 │ │ │ │ + vsub.f32 s16, s16, s8 │ │ │ │ + vadd.f32 s19, s6, s12 │ │ │ │ + vsub.f32 s6, s6, s12 │ │ │ │ + vldr s12, [r2] │ │ │ │ + mov.w r2, r9, lsl #3 │ │ │ │ + vsub.f32 s27, s4, s17 │ │ │ │ + vadd.f32 s4, s4, s17 │ │ │ │ + vldr s5, [sl, #-32] @ 0xffffffe0 │ │ │ │ + add.w r9, r6, r2 │ │ │ │ + add r2, r7 │ │ │ │ + vldr s20, [sl, #-108] @ 0xffffff94 │ │ │ │ + vldr s0, [sl, #-28] @ 0xffffffe4 │ │ │ │ + vsub.f32 s29, s3, s19 │ │ │ │ + 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+ ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00028288 : │ │ │ │ - ldr r2, [pc, #8] @ (28294 ) │ │ │ │ - ldr r1, [pc, #12] @ (28298 ) │ │ │ │ +0002a15c : │ │ │ │ + ldr r2, [pc, #8] @ (2a168 ) │ │ │ │ + ldr r1, [pc, #12] @ (2a16c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - lsls r0, r0, #21 │ │ │ │ + strh r4, [r5, #50] @ 0x32 │ │ │ │ movs r5, r1 │ │ │ │ - bl ffeb829a │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bl ffe6e16e │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #308 @ 0x134 │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #72] @ (282f8 ) │ │ │ │ - ldr r1, [sp, #408] @ 0x198 │ │ │ │ - add r3, pc │ │ │ │ - ldr r0, [sp, #412] @ 0x19c │ │ │ │ - cmp r1, r0 │ │ │ │ - bge.w 291f0 │ │ │ │ + ldrd r3, r0, [sp, #408] @ 0x198 │ │ │ │ + ldr r1, [pc, #72] @ (2a1e0 ) │ │ │ │ + cmp r3, r0 │ │ │ │ + add r1, pc │ │ │ │ + bge.w 2b0ee │ │ │ │ ldr r0, [sp, #416] @ 0x1a0 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ mov fp, r7 │ │ │ │ - vldr s29, [pc, #44] @ 282ec │ │ │ │ - mov r7, r8 │ │ │ │ - vldr s31, [pc, #40] @ 282f0 │ │ │ │ - mov ip, r9 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov r7, r9 │ │ │ │ + vldr s29, [pc, #40] @ 2a1d4 │ │ │ │ + vldr s31, [pc, #40] @ 2a1d8 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s27, [pc, #36] @ 2a1dc │ │ │ │ str r0, [sp, #296] @ 0x128 │ │ │ │ - ldr r0, [pc, #44] @ (282fc ) │ │ │ │ - vldr s27, [pc, #32] @ 282f4 │ │ │ │ - ldr r3, [r3, r0] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #300] @ 0x12c │ │ │ │ - adds r3, r1, #1 │ │ │ │ + ldr r0, [pc, #40] @ (2a1e4 ) │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ str r3, [sp, #292] @ 0x124 │ │ │ │ - movs r3, #192 @ 0xc0 │ │ │ │ - mla r3, r1, r3, r3 │ │ │ │ - adds r6, r2, r3 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r6, r2, r3, lsl #6 │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ mov sl, r6 │ │ │ │ - b.n 28304 │ │ │ │ + mov r6, r8 │ │ │ │ + str r1, [sp, #300] @ 0x12c │ │ │ │ + b.n 2a1ee │ │ │ │ nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - ldr r4, [r0, #16] │ │ │ │ - movs r5, r1 │ │ │ │ + ands.w r0, ip, sp │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #292] @ 0x124 │ │ │ │ - movs r3, #20 │ │ │ │ - vldr s11, [sl, #-156] @ 0xffffff64 │ │ │ │ + mov.w r0, r7, lsl #2 │ │ │ │ vldr s14, [sl, #-160] @ 0xffffff60 │ │ │ │ vmov.f32 s24, #80 @ 0x3e800000 0.250 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + vldr s11, [sl, #-156] @ 0xffffff64 │ │ │ │ + mov.w ip, r3, lsl #2 │ │ │ │ vldr s10, [sl, #-120] @ 0xffffff88 │ │ │ │ - mul.w lr, r3, ip │ │ │ │ + add.w r1, r6, ip │ │ │ │ + add.w r2, fp, ip │ │ │ │ vldr s3, [sl, #-76] @ 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vmul.f32 s16, s28, s16 │ │ │ │ + vnmls.f32 s18, s2, s3 │ │ │ │ + vmul.f32 s20, s20, s29 │ │ │ │ vmla.f32 s16, s26, s22 │ │ │ │ vldr s22, [sp, #244] @ 0xf4 │ │ │ │ - vnmls.f32 s18, s2, s3 │ │ │ │ vmul.f32 s22, s22, s23 │ │ │ │ vldr s23, [sp, #252] @ 0xfc │ │ │ │ - vmul.f32 s20, s20, s29 │ │ │ │ - vnmls.f32 s22, s23, s25 │ │ │ │ vsub.f32 s21, s1, s16 │ │ │ │ vadd.f32 s2, s1, s16 │ │ │ │ + vnmls.f32 s22, s23, s25 │ │ │ │ vadd.f32 s23, s22, s18 │ │ │ │ vsub.f32 s3, s22, s18 │ │ │ │ vadd.f32 s18, s11, s0 │ │ │ │ vmls.f32 s11, s0, s24 │ │ │ │ vadd.f32 s16, s21, s23 │ │ │ │ vsub.f32 s1, s21, s23 │ │ │ │ - vstr s18, [r3] │ │ │ │ + vstr s18, [r0] │ │ │ │ vadd.f32 s18, s10, s16 │ │ │ │ vmls.f32 s10, s16, s24 │ │ │ │ vmul.f32 s1, s1, s29 │ │ │ │ - vstr s18, [r0] │ │ │ │ + vstr s18, [r5] │ │ │ │ vadd.f32 s18, s15, s17 │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ vmls.f32 s15, s17, s24 │ │ │ │ - vstr s18, [r0] │ │ │ │ + vstr s18, [r2] │ │ │ │ vadd.f32 s18, s14, s5 │ │ │ │ vmls.f32 s14, s5, s24 │ │ │ │ + ldrd r4, r5, [sp, #36] @ 0x24 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ + ldr r0, [sp, #144] @ 0x90 │ │ │ │ vstr s18, [r4] │ │ │ │ vmul.f32 s18, s3, s27 │ │ │ │ + ldr r4, [sp, #148] @ 0x94 │ │ │ │ vmla.f32 s18, s2, s31 │ │ │ │ vmul.f32 s2, s2, s27 │ │ │ │ - ldr r0, [sp, #148] @ 0x94 │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ - ldr r5, [sp, #48] @ 0x30 │ │ │ │ vnmls.f32 s2, s3, s31 │ │ │ │ vadd.f32 s3, s6, s11 │ │ │ │ vsub.f32 s11, s11, s6 │ │ │ │ - ldr r6, [sp, #52] @ 0x34 │ │ │ │ - ldr r4, [sp, #68] @ 0x44 │ │ │ │ vsub.f32 s6, s3, s18 │ │ │ │ vadd.f32 s18, s18, s3 │ │ │ │ - vstr s6, [r0] │ │ │ │ + vstr s6, [r4] │ │ │ │ vadd.f32 s6, s2, s11 │ │ │ │ vsub.f32 s11, s11, s2 │ │ │ │ - ldr r0, [sp, #64] @ 0x40 │ │ │ │ - vstr s6, [r3] │ │ │ │ - ldr r3, [sp, #136] @ 0x88 │ │ │ │ - vstr s18, [r3] │ │ │ │ - ldr r3, [sp, #152] @ 0x98 │ │ │ │ - vstr s11, [r3] │ │ │ │ + ldr r4, [sp, #152] @ 0x98 │ │ │ │ + vstr s6, [r0] │ │ │ │ + ldr r0, [sp, #136] @ 0x88 │ │ │ │ + vstr s18, [r0] │ │ │ │ + vstr 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ip, #2060 @ 0x80c │ │ │ │ - bl c120e │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ - ldrd r4, r7, [sp, #36] @ 0x24 │ │ │ │ - cmp r4, r7 │ │ │ │ - add.w r2, r2, r4, lsl #4 │ │ │ │ - bge.n 29322 │ │ │ │ - cmp r5, #1 │ │ │ │ - mov.w r8, r3, lsl #3 │ │ │ │ + strb r4, [r7, #27] │ │ │ │ + movs r5, r1 │ │ │ │ + bl 8711e │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldrd r5, r6, [sp, #32] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + ldr r4, [sp, #40] @ 0x28 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + cmp r5, r6 │ │ │ │ + add.w r2, r2, r5, lsl #4 │ │ │ │ + bge.w 2b246 │ │ │ │ + cmp r4, #1 │ │ │ │ + mov.w ip, r3, lsl #3 │ │ │ │ mov.w lr, r3, lsl #2 │ │ │ │ - ittt eq │ │ │ │ - addeq r2, #16 │ │ │ │ - addeq.w r6, r0, r8 │ │ │ │ - addeq.w r5, r1, r8 │ │ │ │ - bne.n 29326 │ │ │ │ - vldr s10, [r2, #-12] │ │ │ │ - add.w ip, r0, lr │ │ │ │ - vldr s8, [r2, #-8] │ │ │ │ - add.w r3, r1, lr │ │ │ │ + bne.w 2b258 │ │ │ │ + add.w r4, r0, ip │ │ │ │ + add.w r3, r1, ip │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + sub.w ip, r4, lr │ │ │ │ vldr s12, [r2, #-16] │ │ │ │ - add.w sl, ip, r8 │ │ │ │ - vldr s7, [r2, #-4] │ │ │ │ - add.w r9, r3, r8 │ │ │ │ - vmul.f32 s13, s8, s10 │ │ │ │ - vldr s15, [r6] │ │ │ │ + add.w r8, r1, lr │ │ │ │ + add.w r9, r4, lr │ │ │ │ + add.w r7, r3, lr │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + vldr s10, [r2, #-12] │ │ │ │ + cmp r6, r5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s8, [r2, #-24] @ 0xffffffe8 │ │ │ │ + vldr s7, [r2, #-20] @ 0xffffffec │ │ │ │ + vldr s15, [r4] │ │ │ │ vmul.f32 s14, s8, s12 │ │ │ │ - vldr s5, [r5] │ │ │ │ - vmla.f32 s14, s7, s10 │ │ │ │ + vmul.f32 s13, s8, s10 │ │ │ │ + vldr s5, [r3] │ │ │ │ vldr s11, [r0] │ │ │ │ vldr s6, [r1] │ │ │ │ - adds r4, #1 │ │ │ │ + vmla.f32 s14, s7, s10 │ │ │ │ vnmls.f32 s13, s7, s12 │ │ │ │ - adds r2, #16 │ │ │ │ - cmp r7, r4 │ │ │ │ vmul.f32 s9, s15, s14 │ │ │ │ vmla.f32 s9, s5, s13 │ │ │ │ vmul.f32 s13, s15, s13 │ │ │ │ vldr s15, [ip] │ │ │ │ vnmls.f32 s13, s5, s14 │ │ │ │ + vldr s5, [r8] │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ - vldr s5, [r3] │ │ │ │ - vmla.f32 s14, s5, s10 │ │ │ │ vnmls.f32 s15, s5, s12 │ │ │ │ - vldr s12, [sl] │ │ │ │ - vldr s5, [r9] │ │ │ │ + vldr s12, [r9] │ │ │ │ + vmla.f32 s14, s5, s10 │ │ │ │ + vldr s5, [r7] │ │ │ │ vmul.f32 s10, s12, s8 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vmla.f32 s10, s5, s7 │ │ │ │ + vnmls.f32 s12, s5, s8 │ │ │ │ vadd.f32 s7, s9, s11 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ - vnmls.f32 s12, s5, s8 │ │ │ │ vadd.f32 s8, s10, s14 │ │ │ │ vsub.f32 s5, s7, s8 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ vadd.f32 s7, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vstmia r6!, {s5} │ │ │ │ + vstmia r4!, {s5} │ │ │ │ vstmia r0!, {s8} │ │ │ │ vadd.f32 s8, s13, s6 │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vsub.f32 s13, s6, s13 │ │ │ │ vadd.f32 s5, s8, s7 │ │ │ │ vsub.f32 s8, s8, s7 │ │ │ │ vstmia r1!, {s5} │ │ │ │ - vstmia r5!, {s8} │ │ │ │ - vstr s12, [sl] │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstmia r3!, {s8} │ │ │ │ + vstr s12, [r9] │ │ │ │ + vstmia ip!, {s15} │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vstr s14, [r3] │ │ │ │ - vstr s15, [r9] │ │ │ │ - bne.n 2923a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - adds r2, #16 │ │ │ │ - add.w r6, r0, r8 │ │ │ │ - add.w r3, r1, r8 │ │ │ │ - vldr s7, [r2, #-8] │ │ │ │ - add.w r9, r0, lr │ │ │ │ - vldr s15, [r2, #-12] │ │ │ │ - add.w ip, r1, lr │ │ │ │ + vstr s14, [r8] │ │ │ │ + vstr s15, [r7] │ │ │ │ + bne.n 2b15e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + add.w r7, r0, ip │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r3, r1, ip │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + sub.w ip, r7, lr │ │ │ │ vldr s9, [r2, #-16] │ │ │ │ - add.w sl, ip, r8 │ │ │ │ - vldr s13, [r2, #-4] │ │ │ │ - add.w fp, r9, r8 │ │ │ │ - vmul.f32 s14, s15, s7 │ │ │ │ - vldr s5, [r6] │ │ │ │ + add.w r9, r1, lr │ │ │ │ + add.w r8, r3, lr │ │ │ │ + add.w sl, r7, lr │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + vldr s15, [r2, #-12] │ │ │ │ + cmp r6, r5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s7, [r2, #-24] @ 0xffffffe8 │ │ │ │ + vldr s13, [r2, #-20] @ 0xffffffec │ │ │ │ vldr s6, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ + vmul.f32 s14, s15, s7 │ │ │ │ + vldr s5, [r7] │ │ │ │ vmul.f32 s12, s15, s13 │ │ │ │ vldr s11, [r0] │ │ │ │ - vmla.f32 s12, s9, s7 │ │ │ │ vldr s10, [r1] │ │ │ │ vnmls.f32 s14, s9, s13 │ │ │ │ - adds r2, #16 │ │ │ │ - cmp r7, r4 │ │ │ │ + vmla.f32 s12, s9, s7 │ │ │ │ vmul.f32 s8, s14, s6 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vmla.f32 s8, s12, s5 │ │ │ │ - vldr s5, [r9] │ │ │ │ + vldr s5, [ip] │ │ │ │ vnmls.f32 s14, s12, s6 │ │ │ │ - vldr s6, [ip] │ │ │ │ + vldr s6, [r9] │ │ │ │ vmul.f32 s12, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vmla.f32 s12, s9, s5 │ │ │ │ - vldr s5, [fp] │ │ │ │ vnmls.f32 s15, s9, s6 │ │ │ │ - vldr s6, [sl] │ │ │ │ + vldr s6, [r8] │ │ │ │ + vmla.f32 s12, s9, s5 │ │ │ │ + vldr s5, [sl] │ │ │ │ vmul.f32 s9, s13, s6 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ vmla.f32 s9, s7, s5 │ │ │ │ vnmls.f32 s13, s7, s6 │ │ │ │ vadd.f32 s7, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s6, s12, s9 │ │ │ │ vsub.f32 s5, s7, s6 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ vadd.f32 s6, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s5, [r6] │ │ │ │ - add r6, r5 │ │ │ │ + vstr s5, [r7] │ │ │ │ + add r7, r4 │ │ │ │ vstr s7, [r0] │ │ │ │ vadd.f32 s7, s10, s14 │ │ │ │ vsub.f32 s13, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vsub.f32 s15, s10, s14 │ │ │ │ + add r0, r4 │ │ │ │ vsub.f32 s14, s12, s9 │ │ │ │ - add r0, r5 │ │ │ │ vadd.f32 s5, s6, s7 │ │ │ │ vsub.f32 s7, s7, s6 │ │ │ │ vstr s5, [r1] │ │ │ │ - add r1, r5 │ │ │ │ + add r1, r4 │ │ │ │ vstr s7, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s13, [fp] │ │ │ │ + add r3, r4 │ │ │ │ + vstr s13, [sl] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s11, [r9] │ │ │ │ - vstr s13, [ip] │ │ │ │ - vstr s15, [sl] │ │ │ │ - bne.n 29332 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + vstr s11, [ip] │ │ │ │ + add ip, r4 │ │ │ │ + vstr s13, [r9] │ │ │ │ + vstr s15, [r8] │ │ │ │ + bne.n 2b26c │ │ │ │ + b.n 2b246 │ │ │ │ │ │ │ │ -00029428 : │ │ │ │ - ldr r2, [pc, #8] @ (29434 ) │ │ │ │ - ldr r1, [pc, #12] @ (29438 ) │ │ │ │ +0002b360 : │ │ │ │ + ldr r2, [pc, #8] @ (2b36c ) │ │ │ │ + ldr r1, [pc, #12] @ (2b370 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - bic.w r0, r0, #9175040 @ 0x8c0000 │ │ │ │ - ldc2l 15, cr15, [pc, #1020] @ 29838 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r5, #24 │ │ │ │ + strb r0, [r5, #19] │ │ │ │ + movs r5, r1 │ │ │ │ + ldc2 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ - sub sp, #28 │ │ │ │ - ldr r6, [sp, #88] @ 0x58 │ │ │ │ - ldr r4, [sp, #96] @ 0x60 │ │ │ │ - mla r2, r5, r6, r2 │ │ │ │ - mov r5, r6 │ │ │ │ - ldr r6, [sp, #92] @ 0x5c │ │ │ │ - cmp r5, r6 │ │ │ │ - bge.w 2970c │ │ │ │ - movs r6, #12 │ │ │ │ - lsls r5, r3, #4 │ │ │ │ - mov.w r8, r3, lsl #2 │ │ │ │ - cmp r4, #1 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - str r6, [sp, #8] │ │ │ │ - mov.w r6, r3, lsl #3 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - mov.w r6, #20 │ │ │ │ - mul.w r3, r6, r3 │ │ │ │ - bne.w 2971c │ │ │ │ - adds r2, #24 │ │ │ │ - rsb r8, r8, #0 │ │ │ │ - vldr s7, [pc, #660] @ 29718 │ │ │ │ - negs r4, r5 │ │ │ │ - negs r3, r3 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - str r3, [sp, #16] │ │ │ │ - vldr s4, [r2, #-24] @ 0xffffffe8 │ │ │ │ - add.w lr, r0, r5 │ │ │ │ - vldr s18, [r2, #-20] @ 0xffffffec │ │ │ │ - add.w ip, r1, r5 │ │ │ │ - vldr s1, [r2, #-16] │ │ │ │ - adds r2, #24 │ │ │ │ - vldr s17, [r2, #-36] @ 0xffffffdc │ │ │ │ - vldr s5, [ip] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ + ldrd r0, r4, [sp, #104] @ 0x68 │ │ │ │ + ldr r1, [sp, #112] @ 0x70 │ │ │ │ + add.w r0, r0, r0, lsl #1 │ │ │ │ + add.w r2, r2, r0, lsl #3 │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ + cmp r0, r4 │ │ │ │ + bge.w 2b66a │ │ │ │ + mov.w r0, r3, lsl #4 │ │ │ │ + cmp r1, #1 │ │ │ │ + mov.w r7, r3, lsl #3 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r3, r0, [sp, #24] │ │ │ │ + bne.w 2b68c │ │ │ │ + mov r1, r3 │ │ │ │ + add.w r3, r2, #24 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ + rsb r0, r1, #0 │ │ │ │ + mov ip, r6 │ │ │ │ + vldr s7, [pc, #696] @ 2b688 │ │ │ │ + mov lr, r5 │ │ │ │ + str r0, [sp, #32] │ │ │ │ + add.w r4, r6, r2 │ │ │ │ + add r2, r5 │ │ │ │ + sub.w r0, r4, r1 │ │ │ │ + sub.w r1, r2, r1 │ │ │ │ + strd r1, r0, [sp, #4] │ │ │ │ + vldr s4, [r3, #-24] @ 0xffffffe8 │ │ │ │ + add.w r6, ip, r7 │ │ │ │ + add.w fp, r4, r7 │ │ │ │ + add.w sl, r2, r7 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ + vldr s18, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vldr s1, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s17, [r3, #-36] @ 0xffffffdc │ │ │ │ + vldr s5, [r2] │ │ │ │ vmul.f32 s14, s1, s4 │ │ │ │ vmul.f32 s15, s1, s18 │ │ │ │ + ldrd r1, r0, [sp, #4] │ │ │ │ vmul.f32 s11, s17, s18 │ │ │ │ vmul.f32 s10, s17, s4 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - vldr s12, [r2, #-32] @ 0xffffffe0 │ │ │ │ - vldr s9, [r2, #-28] @ 0xffffffe4 │ │ │ │ - add ip, r3 │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ + vldr s13, [lr] │ │ │ │ + vldr s12, [r3, #-32] @ 0xffffffe0 │ │ │ │ + add.w r9, r0, r5 │ │ │ │ + add r5, r1 │ │ │ │ vsub.f32 s8, s14, s11 │ │ │ │ vadd.f32 s3, s10, s15 │ │ │ │ + vldr s9, [r3, #-28] @ 0xffffffe4 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ - vldr s14, [lr] │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - add lr, r3 │ │ │ │ - vldr s6, [r0] │ │ │ │ + vldr s14, [r4] │ │ │ │ + vldr s6, [ip] │ │ │ │ + vmul.f32 s16, s12, s4 │ │ │ │ vmul.f32 s19, s12, s18 │ │ │ │ - vmul.f32 s15, s14, s8 │ │ │ │ - vmul.f32 s14, s14, s3 │ │ │ │ - vmla.f32 s15, s5, s3 │ │ │ │ - vldr s13, [r1] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ vmul.f32 s0, s12, s10 │ │ │ │ - vmul.f32 s16, s12, s4 │ │ │ │ vmul.f32 s2, s12, s11 │ │ │ │ - vnmls.f32 s14, s5, s8 │ │ │ │ - vldr s8, [lr] │ │ │ │ - add.w r6, lr, r4 │ │ │ │ - add.w r9, ip, r4 │ │ │ │ + vmul.f32 s15, s14, s8 │ │ │ │ + vmul.f32 s14, s14, s3 │ │ │ │ vmla.f32 s16, s9, s18 │ │ │ │ - vnmls.f32 s0, s9, s11 │ │ │ │ vnmls.f32 s19, s9, s4 │ │ │ │ + vnmls.f32 s14, s5, s8 │ │ │ │ + vmla.f32 s15, s5, s3 │ │ │ │ + vldr s8, [r9] │ │ │ │ + vnmls.f32 s0, s9, s11 │ │ │ │ vmla.f32 s2, s9, s10 │ │ │ │ - add.w sl, r6, r8 │ │ │ │ - add.w r3, r9, r8 │ │ │ │ + vsub.f32 s5, s13, s14 │ │ │ │ + vadd.f32 s13, s14, s13 │ │ │ │ + vldr s14, [r5] │ │ │ │ vadd.f32 s3, s15, s6 │ │ │ │ vsub.f32 s6, s6, s15 │ │ │ │ vmul.f32 s15, s8, s12 │ │ │ │ vmul.f32 s8, s8, s9 │ │ │ │ - add.w fp, sl, r5 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ - vsub.f32 s5, s13, s14 │ │ │ │ - vadd.f32 s13, s14, s13 │ │ │ │ - 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│ │ │ vmla.f32 s11, s10, s19 │ │ │ │ vnmls.f32 s14, s10, s16 │ │ │ │ - vldr s10, [r7] │ │ │ │ - add r7, r5 │ │ │ │ + vldr s10, [r1] │ │ │ │ + add.w r1, r5, r0 │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ vmul.f32 s20, s10, s4 │ │ │ │ vmul.f32 s10, s10, s18 │ │ │ │ + add r0, r4 │ │ │ │ + str r0, [sp, #20] │ │ │ │ vadd.f32 s19, s11, s9 │ │ │ │ vsub.f32 s9, s9, s11 │ │ │ │ - vldr s11, [r7] │ │ │ │ - add r7, r8 │ │ │ │ + vldr s11, [r0] │ │ │ │ vsub.f32 s16, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vldr s12, [r4] │ │ │ │ - add r4, r5 │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ + vldr s12, [r1] │ │ │ │ + add.w r8, r2, r0 │ │ │ │ vmla.f32 s20, s12, s18 │ │ │ │ vnmls.f32 s10, s12, s4 │ │ │ │ - vldr s12, [r4] │ │ │ │ + vldr s12, [r8] │ │ │ │ vmul.f32 s18, s11, s2 │ │ │ │ vmul.f32 s11, s11, s0 │ │ │ │ - add r4, r8 │ │ │ │ vmla.f32 s18, s12, s0 │ │ │ │ vnmls.f32 s11, s12, s2 │ │ │ │ vadd.f32 s2, s19, s3 │ │ │ │ vsub.f32 s3, s3, s19 │ │ │ │ vadd.f32 s0, s18, s20 │ │ │ │ - vsub.f32 s4, s20, s18 │ │ │ │ vadd.f32 s12, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ + vsub.f32 s4, s20, s18 │ │ │ │ vadd.f32 s11, s0, s1 │ │ │ │ vsub.f32 s1, s1, s0 │ │ │ │ vsub.f32 s18, s2, s11 │ │ │ │ vadd.f32 s11, s11, s2 │ │ │ │ vadd.f32 s2, s12, s17 │ │ │ │ vsub.f32 s12, s12, s17 │ │ │ │ - vstr s18, [r7] │ │ │ │ - vstmia r0!, {s11} │ │ │ │ + vstmia r4!, {s18} │ │ │ │ + vstmia ip!, {s11} │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ vsub.f32 s14, s13, s14 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ vadd.f32 s18, s11, s2 │ │ │ │ vsub.f32 s11, s11, s2 │ │ │ │ vadd.f32 s13, s14, s1 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ - vstmia r1!, {s18} │ │ │ │ - vstr s11, [r4] │ │ │ │ + vstmia lr!, {s18} │ │ │ │ + vstmia r2!, {s11} │ │ │ │ vsub.f32 s11, s3, s12 │ │ │ │ vadd.f32 s12, s12, s3 │ │ │ │ - subs r4, r4, r7 │ │ │ │ vsub.f32 s3, s10, s4 │ │ │ │ vadd.f32 s10, s10, s4 │ │ │ │ vstr s11, [fp] │ │ │ │ vsub.f32 s11, s6, s16 │ │ │ │ - vstr s12, [sl] │ │ │ │ - vsub.f32 s12, s5, s9 │ │ │ │ - vstr s13, [r4] │ │ │ │ vadd.f32 s16, s16, s6 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s12, [r6] │ │ │ │ + vsub.f32 s12, s5, s9 │ │ │ │ + mov r6, r1 │ │ │ │ + vstr s13, [r5] │ │ │ │ + vadd.f32 s9, s9, s5 │ │ │ │ + vstr s14, [sl] │ │ │ │ vadd.f32 s14, s8, s15 │ │ │ │ - add r3, r8 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ - vadd.f32 s9, s9, s5 │ │ │ │ + ldrd r1, r5, [sp, #12] │ │ │ │ vsub.f32 s13, s3, s14 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vsub.f32 s3, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vstr s3, [lr] │ │ │ │ + vstr s3, [r9] │ │ │ │ vsub.f32 s3, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vstr s3, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - vstr s13, [r6] │ │ │ │ - add r6, r7 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s3, [r8] │ │ │ │ + vstmia r0!, {s13} │ │ │ │ + vstr s14, [r6] │ │ │ │ vadd.f32 s14, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #88] @ 0x58 │ │ │ │ + str r0, [sp, #8] │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vsub.f32 s13, s16, s14 │ │ │ │ vadd.f32 s14, s14, s16 │ │ │ │ - vstr s13, [r6] │ │ │ │ + vstr s13, [r0] │ │ │ │ vsub.f32 s13, s9, s15 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ - add r6, r4 │ │ │ │ - ldrd r4, r3, [sp, #88] @ 0x58 │ │ │ │ - vstr s13, [ip] │ │ │ │ - cmp r3, r4 │ │ │ │ - vstr s14, [r6] │ │ │ │ - vstr s15, [r9] │ │ │ │ - bne.w 2948e │ │ │ │ - add sp, #28 │ │ │ │ + vstr s13, [r5] │ │ │ │ + vstr s14, [r1] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + vstmia r1!, {s15} │ │ │ │ + str r1, [sp, #4] │ │ │ │ + ldr r1, [sp, #104] @ 0x68 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + str r1, [sp, #104] @ 0x68 │ │ │ │ + ldrd r0, r1, [sp, #104] @ 0x68 │ │ │ │ + cmp r1, r0 │ │ │ │ + bne.w 2b3e6 │ │ │ │ + add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - adds r2, #24 │ │ │ │ - rsb r8, r8, #0 │ │ │ │ - vldr s8, [pc, #-12] @ 29718 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - negs r3, r3 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - str r3, [sp, #16] │ │ │ │ - negs r4, r5 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - vldr s0, [r2, #-24] @ 0xffffffe8 │ │ │ │ - add.w lr, r0, r5 │ │ │ │ - vldr s14, [r2, #-20] @ 0xffffffec │ │ │ │ - add.w ip, r1, r5 │ │ │ │ - vldr s16, [r2, #-16] │ │ │ │ - adds r2, #24 │ │ │ │ - vldr s11, [r2, #-36] @ 0xffffffdc │ │ │ │ - vldr s19, [lr] │ │ │ │ + add.w r3, r2, #24 │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + mov.w fp, r1, lsl #2 │ │ │ │ + add.w r9, r6, r0 │ │ │ │ + add.w sl, r5, r0 │ │ │ │ + vldr s8, [pc, #-24] @ 2b688 │ │ │ │ + mov ip, fp │ │ │ │ + rsb r1, r2, #0 │ │ │ │ + sub.w r4, r9, r2 │ │ │ │ + sub.w r0, sl, r2 │ │ │ │ + strd r4, r0, [sp, #4] │ │ │ │ + str r1, [sp, #36] @ 0x24 │ │ │ │ + vldr s0, [r3, #-24] @ 0xffffffe8 │ │ │ │ + add.w fp, r9, r7 │ │ │ │ + add.w r8, sl, r7 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ + vldr s14, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vldr s16, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s11, [r3, #-36] @ 0xffffffdc │ │ │ │ + vldr s9, [sl] │ │ │ │ vmul.f32 s13, s14, s16 │ │ │ │ vmul.f32 s4, s0, s16 │ │ │ │ + vldr s19, [r9] │ │ │ │ vmul.f32 s15, s0, s11 │ │ │ │ vmul.f32 s10, s14, s11 │ │ │ │ - vldr s9, [ip] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - vldr s3, [r2, #-32] @ 0xffffffe0 │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ + vldr s3, [r3, #-32] @ 0xffffffe0 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s5, s4, s10 │ │ │ │ - vsub.f32 s15, s15, s13 │ │ │ │ + vldr s2, [r5] │ │ │ │ + add.w r2, r0, r1 │ │ │ │ vadd.f32 s4, s4, s10 │ │ │ │ - add lr, r3 │ │ │ │ - vldr s10, [r0] │ │ │ │ - add ip, r3 │ │ │ │ + vsub.f32 s15, s15, s13 │ │ │ │ + vldr s10, [r6] │ │ │ │ + str r2, [sp, #12] │ │ │ │ + vldr s13, [r3, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s6, s14, s3 │ │ │ │ vmul.f32 s18, s12, s9 │ │ │ │ vmul.f32 s12, s12, s19 │ │ │ │ - vmla.f32 s18, s5, s19 │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ vmul.f32 s7, s15, s3 │ │ │ │ - vldr s13, [r2, #-28] @ 0xffffffe4 │ │ │ │ - vldr s2, [r1] │ │ │ │ - vnmls.f32 s12, s5, s9 │ │ │ │ - vldr s19, [lr] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - vnmls.f32 s7, s4, s13 │ │ │ │ vnmls.f32 s6, s0, s13 │ │ │ │ vmul.f32 s17, s14, s13 │ │ │ │ + vmla.f32 s18, s5, s19 │ │ │ │ + vldr s19, [r2] │ │ │ │ + vnmls.f32 s12, s5, s9 │ │ │ │ + vnmls.f32 s7, s4, s13 │ │ │ │ vmul.f32 s1, s15, s13 │ │ │ │ - add.w r6, lr, r4 │ │ │ │ - add.w r9, ip, r4 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ vmla.f32 s17, s0, s3 │ │ │ │ - vadd.f32 s9, s10, s18 │ │ │ │ vmla.f32 s1, s4, s3 │ │ │ │ + add r1, r2 │ │ │ │ + str r1, [sp, #16] │ │ │ │ + vadd.f32 s9, s10, s18 │ │ │ │ vsub.f32 s10, s10, s18 │ │ │ │ - vldr s18, [ip] │ │ │ │ - add.w sl, r6, r8 │ │ │ │ - add.w r3, r9, r8 │ │ │ │ + vldr s18, [r1] │ │ │ │ vsub.f32 s5, s2, s12 │ │ │ │ - add.w fp, sl, r5 │ │ │ │ vadd.f32 s2, s2, s12 │ │ │ │ + add.w r1, r6, r7 │ │ │ │ vmul.f32 s12, s13, s18 │ │ │ │ vmul.f32 s13, s13, s19 │ │ │ │ vmla.f32 s12, s3, s19 │ │ │ │ - vldr s19, [r6] │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ vnmls.f32 s13, s3, s18 │ │ │ │ - vldr s3, [r9] │ │ │ │ - add.w r7, fp, r4 │ │ │ │ + vldr s3, [r2] │ │ │ │ + add.w r2, r5, r7 │ │ │ │ + vldr s19, [r0] │ │ │ │ + add.w r0, r1, r4 │ │ │ │ + str r0, [sp, #20] │ │ │ │ vmul.f32 s18, s11, s3 │ │ │ │ vmul.f32 s11, s11, s19 │ │ │ │ vmla.f32 s18, s16, s19 │ │ │ │ - vldr s19, [sl] │ │ │ │ + vldr s19, [r1] │ │ │ │ vnmls.f32 s11, s16, s3 │ │ │ │ vadd.f32 s3, s12, s18 │ │ │ │ vsub.f32 s12, s12, s18 │ │ │ │ - vldr s18, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - adds r4, r3, r4 │ │ │ │ + vldr s18, [r2] │ │ │ │ vadd.f32 s16, s13, s11 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vmul.f32 s11, s15, s18 │ │ │ │ vmul.f32 s15, s15, s19 │ │ │ │ vmla.f32 s11, s4, s19 │ │ │ │ vldr s19, [fp] │ │ │ │ vnmls.f32 s15, s4, s18 │ │ │ │ - vldr s18, [r3] │ │ │ │ + vldr s18, [r8] │ │ │ │ vmul.f32 s4, s6, s18 │ │ │ │ vmul.f32 s6, s6, s19 │ │ │ │ vmla.f32 s4, s17, s19 │ │ │ │ - vldr s19, [r7] │ │ │ │ - add r7, r5 │ │ │ │ vnmls.f32 s6, s17, s18 │ │ │ │ - vldr s18, [r4] │ │ │ │ - add r4, r5 │ │ │ │ + vldr s19, [r0] │ │ │ │ + add.w r0, r2, r4 │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ + vldr s18, [r0] │ │ │ │ + add r4, r9 │ │ │ │ + str r4, [sp, #32] │ │ │ │ vadd.f32 s17, s11, s4 │ │ │ │ vsub.f32 s11, s11, s4 │ │ │ │ vsub.f32 s4, s15, s6 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ vmul.f32 s6, s14, s18 │ │ │ │ vmul.f32 s14, s14, s19 │ │ │ │ vmla.f32 s6, s0, s19 │ │ │ │ - vldr s19, [r7] │ │ │ │ - add r7, r8 │ │ │ │ + vldr s19, [r4] │ │ │ │ vnmls.f32 s14, s0, s18 │ │ │ │ - vldr s18, [r4] │ │ │ │ - add r4, r8 │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ + add.w lr, sl, r4 │ │ │ │ + vldr s18, [lr] │ │ │ │ vmul.f32 s0, s7, s18 │ │ │ │ vmul.f32 s7, s7, s19 │ │ │ │ vmla.f32 s0, s1, s19 │ │ │ │ vnmls.f32 s7, s1, s18 │ │ │ │ vadd.f32 s18, s6, s0 │ │ │ │ - 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│ - add r6, r7 │ │ │ │ - vstr s9, [r3] │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ + vstr s7, [r4] │ │ │ │ + ldr r4, [sp, #32] │ │ │ │ + vstr s9, [r2] │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #88] @ 0x58 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #104] @ 0x68 │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ vsub.f32 s14, s10, s13 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ - add r0, r3 │ │ │ │ - add r1, r3 │ │ │ │ - vstr s14, [r6] │ │ │ │ + vstr s14, [r4] │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - add r6, r4 │ │ │ │ - ldrd r4, r3, [sp, #88] @ 0x58 │ │ │ │ - vstr s14, [ip] │ │ │ │ - cmp r3, r4 │ │ │ │ - vstr s10, [r6] │ │ │ │ - vstr s11, [r9] │ │ │ │ - bne.w 29732 │ │ │ │ - add sp, #28 │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s14, [r1] │ │ │ │ + vstr s10, [r0] │ │ │ │ + ldrd r0, r1, [sp, #4] │ │ │ │ + vstr s11, [r1] │ │ │ │ + add r1, ip │ │ │ │ + add r0, ip │ │ │ │ + str r0, [sp, #4] │ │ │ │ + str r1, [sp, #8] │ │ │ │ + ldr r1, [sp, #104] @ 0x68 │ │ │ │ + cmp r2, r1 │ │ │ │ + bne.w 2b6b6 │ │ │ │ + b.n 2b66a │ │ │ │ + nop │ │ │ │ │ │ │ │ -000299c0 : │ │ │ │ - ldr r2, [pc, #8] @ (299cc ) │ │ │ │ - ldr r1, [pc, #12] @ (299d0 ) │ │ │ │ +0002b950 : │ │ │ │ + ldr r2, [pc, #8] @ (2b95c ) │ │ │ │ + ldr r1, [pc, #12] @ (2b960 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - cdp 0, 12, cr0, cr8, cr12, {0} │ │ │ │ - @ instruction: 0xfa73ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldr r0, [r7, #112] @ 0x70 │ │ │ │ + movs r5, r1 │ │ │ │ + @ instruction: 0xfa1bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ - mov r9, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} 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│ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #132] @ 0x84 │ │ │ │ - vldr s7, [r7, #-32] @ 0xffffffe0 │ │ │ │ - mov.w r3, sl, lsl #5 │ │ │ │ - vldr s17, [r7, #-28] @ 0xffffffe4 │ │ │ │ - add.w r2, r8, r3 │ │ │ │ - vldr s8, [r7, #-24] @ 0xffffffe8 │ │ │ │ - add.w r1, r9, r3 │ │ │ │ - vldr s14, [r7, #-20] @ 0xffffffec │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ - vldr s10, [r7, #-16] │ │ │ │ - adds r7, #32 │ │ │ │ - vmul.f32 s19, s7, s8 │ │ │ │ - vmul.f32 s13, s17, s8 │ │ │ │ - vmul.f32 s15, s17, s14 │ │ │ │ - vmul.f32 s11, s7, s14 │ │ │ │ - vmul.f32 s9, s14, s10 │ │ │ │ - vmul.f32 s6, s17, s10 │ │ │ │ - vmul.f32 s5, s8, s10 │ │ │ │ - vmul.f32 s20, s7, s10 │ │ │ │ - vldr s27, [r9] │ │ │ │ - vsub.f32 s26, s19, s15 │ │ │ │ - vadd.f32 s19, s19, s15 │ │ │ │ - vldr s15, [r7, #-44] @ 0xffffffd4 │ │ │ │ - vadd.f32 s22, s13, s11 │ │ │ │ - vsub.f32 s11, s11, s13 │ │ │ │ - vstr s27, [sp, #16] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + mov.w r1, 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@ 0xffffffe4 │ │ │ │ + vstr s27, [sp, #20] │ │ │ │ + vldr s2, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s10, [r3, #-20] @ 0xffffffec │ │ │ │ + vldr s7, [r3, #-16] │ │ │ │ + vmul.f32 s19, s6, s2 │ │ │ │ + vmul.f32 s13, s17, s2 │ │ │ │ + vldr s16, [r3, #-8] │ │ │ │ + vmul.f32 s15, s17, s10 │ │ │ │ + vmul.f32 s14, s6, s10 │ │ │ │ + vmul.f32 s5, s17, s7 │ │ │ │ + vmul.f32 s4, s2, s7 │ │ │ │ + vmul.f32 s12, s10, s7 │ │ │ │ + vmul.f32 s21, s6, s7 │ │ │ │ + vsub.f32 s23, s19, s15 │ │ │ │ + vadd.f32 s19, s19, s15 │ │ │ │ + vldr s15, [r3, #-12] │ │ │ │ + vadd.f32 s8, s13, s14 │ │ │ │ + vsub.f32 s14, s14, s13 │ │ │ │ + vmul.f32 s9, s6, s15 │ │ │ │ + vmul.f32 s20, s10, s15 │ │ │ │ + vmul.f32 s11, s2, s15 │ │ │ │ + vmul.f32 s1, s14, s7 │ │ │ │ + vmul.f32 s24, s14, s15 │ │ │ │ + vmul.f32 s0, s19, s7 │ │ │ │ + vmul.f32 s13, s17, s15 │ │ │ │ + vsub.f32 s26, s4, s20 │ │ │ │ + vadd.f32 s18, s9, s5 │ │ │ │ + vadd.f32 s20, s20, s4 │ │ │ │ + vsub.f32 s9, s9, s5 │ │ │ │ + vmul.f32 s4, s23, s15 │ │ │ │ + vmul.f32 s5, s8, s7 │ │ │ │ + vsub.f32 s3, s11, s12 │ │ │ │ + vadd.f32 s11, s11, s12 │ │ │ │ + vldr s12, [r3, #-4] │ │ │ │ + add.w r3, r8, r1 │ │ │ │ + vadd.f32 s30, s13, s21 │ │ │ │ + vsub.f32 s21, s21, s13 │ │ │ │ + vmul.f32 s13, s17, s16 │ │ │ │ + strd r3, r2, [sp, #8] │ │ │ │ + vsub.f32 s31, s4, s5 │ │ │ │ + vadd.f32 s5, s4, s5 │ │ │ │ + vmul.f32 s4, s23, s7 │ │ │ │ + vmul.f32 s22, s17, s12 │ │ │ │ + vnmls.f32 s13, s6, s12 │ │ │ │ vstr s5, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s29, s6, s9 │ │ │ │ - vsub.f32 s9, s6, s9 │ │ │ │ - vmul.f32 s6, s11, s10 │ │ │ │ - vnmls.f32 s3, s7, s12 │ │ │ │ - vmul.f32 s16, s17, s12 │ │ │ │ - vmla.f32 s16, s7, s4 │ │ │ │ - vstr s9, [sp, #120] @ 0x78 │ │ │ │ - vmul.f32 s9, s19, s15 │ │ │ │ - vsub.f32 s5, s9, s6 │ │ │ │ - vadd.f32 s9, s9, s6 │ │ │ │ - vadd.f32 s6, s2, s23 │ │ │ │ - vsub.f32 s2, s2, s23 │ │ │ │ - vldr s23, [r2] │ │ │ │ - mov.w r2, sl, lsl #4 │ │ │ │ - add.w r6, r8, r2 │ │ │ │ - add r2, r9 │ │ │ │ - adds r4, r2, r3 │ │ │ │ - adds r0, r6, r3 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r3, r4 │ │ │ │ + vnmls.f32 s14, s19, s9 │ │ │ │ + vldr s19, [r6] │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r6, r8, r0 │ │ │ │ + add r0, sl │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r6, r0, [sp, #32] │ │ │ │ + vmul.f32 s9, s18, s8 │ │ │ │ + vmul.f32 s18, s18, s19 │ │ │ │ + vmla.f32 s9, s21, s19 │ │ │ │ + vnmls.f32 s18, s21, s8 │ │ │ │ + vadd.f32 s8, s11, s9 │ │ │ │ + vsub.f32 s11, s11, s9 │ │ │ │ + vldr s9, [r6] │ │ │ │ + vadd.f32 s19, s14, s18 │ │ │ │ + vsub.f32 s14, s14, s18 │ │ │ │ + vstr s8, [sp, #104] @ 0x68 │ │ │ │ + vsub.f32 s18, s14, s11 │ │ │ │ + vadd.f32 s14, s14, s11 │ │ │ │ + vstr s19, [sp, #108] @ 0x6c │ │ │ │ + vstr s14, [sp, #116] @ 0x74 │ │ │ │ + vldr s14, [r0] │ │ │ │ + add.w r0, r4, r4, lsl #1 │ │ │ │ + mov.w r5, r0, lsl #3 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + add.w r6, r8, r5 │ │ │ │ + add r5, sl │ │ │ │ + vmul.f32 s11, s13, s14 │ │ │ │ + vldr s8, [r6] │ │ │ │ + vmul.f32 s13, s13, s9 │ │ │ │ + strd r6, r5, [sp, #40] @ 0x28 │ │ │ │ + vmla.f32 s11, s22, s9 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s11, s11, s3 │ │ │ │ - vmul.f32 s3, s12, s13 │ │ │ │ - vmul.f32 s12, s12, s1 │ │ │ │ - vmla.f32 s3, s4, s1 │ │ │ │ - vldr s1, [fp] │ │ │ │ - add.w r3, r8, r1 │ │ │ │ - add r1, r9 │ │ │ │ - mul.w r0, r5, sl │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ - vnmls.f32 s12, s4, s13 │ │ │ │ - vldr s13, [r4] │ │ │ │ - add.w r2, r8, r0 │ │ │ │ - add r0, r9 │ │ │ │ - str r2, [sp, #60] @ 0x3c │ │ │ │ - vmul.f32 s4, s9, s13 │ │ │ │ - vmul.f32 s9, s9, s1 │ │ │ │ - vmla.f32 s4, s2, s1 │ │ │ │ - vldr s1, [r3] │ │ │ │ - mov.w r3, sl, lsl #2 │ │ │ │ - vstr s0, [sp, #116] @ 0x74 │ │ │ │ - vnmls.f32 s9, s2, s13 │ │ │ │ - vldr s2, [r1] │ │ │ │ - vmul.f32 s13, s5, s2 │ │ │ │ - vmul.f32 s5, s5, s1 │ │ │ │ - vmla.f32 s13, s6, s1 │ │ │ │ - vldr s1, [r2] │ │ │ │ - add.w r2, r8, r3 │ │ │ │ - add r3, r9 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - vnmls.f32 s5, s6, s2 │ │ │ │ - vldr s2, [r0] │ │ │ │ - vmul.f32 s6, s14, s2 │ │ │ │ - vmul.f32 s14, s14, s1 │ │ │ │ - vmla.f32 s6, s8, s1 │ │ │ │ - vnmls.f32 s14, s8, s2 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s2, s1 │ │ │ │ + vnmls.f32 s10, s2, s8 │ │ │ │ + vadd.f32 s8, s13, s9 │ │ │ │ + vadd.f32 s2, s12, s4 │ │ │ │ + vsub.f32 s13, s13, s9 │ │ │ │ + vsub.f32 s12, s12, s4 │ │ │ │ + vadd.f32 s21, s3, s5 │ │ │ │ + vsub.f32 s5, s5, s3 │ │ │ │ + vadd.f32 s19, s14, s10 │ │ │ │ + vsub.f32 s10, s10, s14 │ │ │ │ + vadd.f32 s30, s12, s5 │ │ │ │ vsub.f32 s12, s12, s5 │ │ │ │ - vsub.f32 s13, s3, s13 │ │ │ │ - vldr s5, [r2] │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ - vadd.f32 s21, s4, s6 │ │ │ │ - vsub.f32 s6, s6, s4 │ │ │ │ - vldr s4, [sp, #120] @ 0x78 │ │ │ │ - vldr s18, [sp, #108] @ 0x6c │ │ │ │ - vadd.f32 s19, s9, s14 │ │ │ │ - vsub.f32 s14, s14, s9 │ │ │ │ - vadd.f32 s30, s12, s6 │ │ │ │ - vsub.f32 s12, s12, s6 │ │ │ │ - vldr s6, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ + vldr s5, [r6] │ │ │ │ + mov.w r6, #52 @ 0x34 │ │ │ │ + str r7, [sp, #72] @ 0x48 │ │ │ │ vsub.f32 s27, s8, s21 │ │ │ │ - vadd.f32 s8, s8, s21 │ │ │ │ - vsub.f32 s9, s13, s14 │ │ │ │ - vadd.f32 s13, s13, s14 │ │ │ │ - mul.w r3, r3, sl │ │ │ │ - vmul.f32 s14, s17, s6 │ │ │ │ - vmul.f32 s17, s17, s5 │ │ │ │ - vmla.f32 s14, s7, s5 │ │ │ │ - add.w r2, r8, r3 │ │ │ │ - add r3, r9 │ │ │ │ - str r2, [sp, #72] @ 0x48 │ │ │ │ + vsub.f32 s9, s13, s10 │ │ │ │ + vadd.f32 s13, s13, s10 │ │ │ │ + vldr s10, [r7] │ │ │ │ + mul.w r6, r6, r4 │ │ │ │ + vstr s18, [sp, #112] @ 0x70 │ │ │ │ vsub.f32 s0, s2, s19 │ │ │ │ - vldr s5, [sp, #80] @ 0x50 │ │ │ │ + vldr s4, [sp, #84] @ 0x54 │ │ │ │ + vadd.f32 s8, s8, s21 │ │ │ │ vadd.f32 s2, s2, s19 │ │ │ │ - vnmls.f32 s17, s7, s6 │ │ │ │ - vldr s6, [r2] │ │ │ │ - movs r2, #36 @ 0x24 │ │ │ │ - vldr s7, [r3] │ │ │ │ - str r3, [sp, #76] @ 0x4c │ │ │ │ - mul.w r2, r2, sl │ │ │ │ - vmul.f32 s16, s5, s7 │ │ │ │ - vmul.f32 s5, s5, s6 │ │ │ │ - vmla.f32 s16, s4, s6 │ │ │ │ - add.w r3, r8, r2 │ │ │ │ - add r2, r9 │ │ │ │ - str r3, [sp, #80] @ 0x50 │ │ │ │ - vldr s6, [r3] │ │ │ │ - movs r3, #20 │ │ │ │ - vnmls.f32 s5, s4, s7 │ │ │ │ - vldr s7, [r2] │ │ │ │ - mul.w r3, r3, sl │ │ │ │ - vmul.f32 s4, s15, s7 │ │ │ │ - vmul.f32 s15, s15, s6 │ │ │ │ - add.w r5, r8, r3 │ │ │ │ - add r3, r9 │ │ │ │ - vmla.f32 s4, s10, s6 │ │ │ │ - vnmls.f32 s15, s10, s7 │ │ │ │ - vldr s7, [r5] │ │ │ │ + add.w r7, r8, r6 │ │ │ │ + add r6, sl │ │ │ │ + vmul.f32 s14, s17, s10 │ │ │ │ + vmul.f32 s17, s17, s5 │ │ │ │ + str r7, [sp, #76] @ 0x4c │ │ │ │ + vnmls.f32 s17, s6, s10 │ │ │ │ + vldr s10, [r6] │ │ │ │ + vmla.f32 s14, s6, s5 │ │ │ │ + vldr s6, [sp, #80] @ 0x50 │ │ │ │ + vldr s5, [r7] │ │ │ │ + add.w r7, r8, r3 │ │ │ │ + add r3, sl │ │ │ │ + str r7, [sp, #80] @ 0x50 │ │ │ │ + vmul.f32 s16, s6, s10 │ │ │ │ + vmla.f32 s16, s4, s5 │ │ │ │ + vmul.f32 s5, s6, s5 │ │ │ │ + vldr s6, [r7] │ │ │ │ + add.w r7, r8, r2 │ │ │ │ + add r2, sl │ │ │ │ + str r7, [sp, #84] @ 0x54 │ │ │ │ + vnmls.f32 s5, s4, s10 │ │ │ │ vldr s10, [r3] │ │ │ │ - vmul.f32 s6, s31, s7 │ │ │ │ + vmul.f32 s4, s15, s10 │ │ │ │ + vmul.f32 s15, s15, s6 │ │ │ │ + vnmls.f32 s15, s7, s10 │ │ │ │ + vldr s10, [r2] │ │ │ │ + vmla.f32 s4, s7, s6 │ │ │ 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vsub.f32 s9, s12, s7 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - vstr s9, [r1] │ │ │ │ + vstr s9, [r2] │ │ │ │ vstr s11, [r8] │ │ │ │ add r8, r3 │ │ │ │ - vstr s12, [r9] │ │ │ │ + vstr s12, [sl] │ │ │ │ + add sl, r3 │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ - vadd.f32 s14, s14, s13 │ │ │ │ - add r9, r3 │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ + vadd.f32 s14, s14, s13 │ │ │ │ + ldr r2, [sp, #252] @ 0xfc │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ vstr s12, [r0] │ │ │ │ vsub.f32 s12, s15, s8 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ - eor.w sl, sl, r3 │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #132] @ 0x84 │ │ │ │ - vstr s12, [r4] │ │ │ │ - vstr s14, [r6] │ │ │ │ - vstr s15, [r2] │ │ │ │ - ldr r2, [sp, #252] @ 0xfc │ │ │ │ + vstr s12, [r5] │ │ │ │ + vstr s14, [lr] │ │ │ │ + vstr s15, [ip] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 29a1c │ │ │ │ + bne.w 2b9c0 │ │ │ │ add sp, #148 @ 0x94 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ │ │ │ │ -0002a138 : │ │ │ │ - ldr r2, [pc, #8] @ (2a144 ) │ │ │ │ - ldr r1, [pc, #12] @ (2a148 ) │ │ │ │ +0002c100 : │ │ │ │ + ldr r2, [pc, #8] @ (2c10c ) │ │ │ │ + ldr r1, [pc, #12] @ (2c110 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - b.n 2a068 │ │ │ │ - movs r4, r1 │ │ │ │ - pld [r3, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r0 │ │ │ │ - mov r8, r1 │ │ │ │ + str r0, [r1, #124] @ 0x7c │ │ │ │ + movs r5, r1 │ │ │ │ + ldr.w pc, [fp, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + strd 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s31, s21 │ │ │ │ + vnmls.f32 s20, s27, s30 │ │ │ │ + vstr s20, [sp, #164] @ 0xa4 │ │ │ │ + vmul.f32 s20, s31, s22 │ │ │ │ + vmov.f32 s22, s20 │ │ │ │ + vmul.f32 s20, s27, s21 │ │ │ │ vldr s21, [r8] │ │ │ │ - vmla.f32 s27, s31, s30 │ │ │ │ + vnmls.f32 s22, s27, s19 │ │ │ │ + vstr s22, [sp, #264] @ 0x108 │ │ │ │ + vmov.f32 s22, s20 │ │ │ │ + vldr s20, [r9] │ │ │ │ + vmla.f32 s22, s31, s30 │ │ │ │ vldr s30, [r0] │ │ │ │ - mov.w r3, r9, lsl #2 │ │ │ │ - str r4, [sp, #8] │ │ │ │ - adds r0, r7, r3 │ │ │ │ - add r3, r8 │ │ │ │ - str r5, [sp, #12] │ │ │ │ - vstr s27, [sp, #264] @ 0x108 │ │ │ │ - vmul.f32 s27, s1, s30 │ │ │ │ - vmul.f32 s1, s1, s28 │ │ │ │ - vmla.f32 s27, s20, s28 │ │ │ │ - vldr s28, [lr] │ │ │ │ - vnmls.f32 s1, s20, s30 │ │ │ │ - vldr s30, [ip] │ │ │ │ - vmul.f32 s20, s7, s30 │ │ │ │ - vmul.f32 s7, s7, s28 │ │ │ │ - vmla.f32 s20, s29, s28 │ │ │ │ - vldr s28, [r4] │ │ │ │ - vnmls.f32 s7, s29, s30 │ │ │ │ + vstr s22, [sp, #168] @ 0xa8 │ │ │ │ + vmul.f32 s22, s2, s30 │ │ │ │ + vmul.f32 s2, s2, s16 │ │ │ │ + vnmls.f32 s2, s17, s30 │ │ │ │ + vldr s30, [lr] │ │ │ │ + vmla.f32 s22, s17, s16 │ │ │ │ + vldr s16, [r4] │ │ │ │ + mov.w r4, sl, lsl #2 │ │ │ │ + add.w r6, r8, r4 │ │ │ │ + add.w r3, r9, r4 │ │ │ │ + add r4, sl │ │ │ │ + vmul.f32 s17, s7, s30 │ │ │ │ + vmul.f32 s7, s7, s11 │ │ │ │ + vmla.f32 s17, s24, s11 │ │ │ │ + vldr s11, [sp, #24] │ │ │ │ + vnmls.f32 s7, s24, s30 │ │ │ │ vldr s30, [r5] │ │ │ │ - vmul.f32 s29, s8, s30 │ │ │ │ - vmul.f32 s8, s8, s28 │ │ │ │ - vmla.f32 s29, s17, s28 │ │ │ │ - vnmls.f32 s8, s17, s30 │ │ │ │ - vadd.f32 s30, s22, s27 │ │ │ │ - vsub.f32 s22, s22, s27 │ │ │ │ - vadd.f32 s28, s20, s29 │ │ │ │ - vsub.f32 s20, s20, s29 │ │ │ │ - vadd.f32 s17, s30, s28 │ │ │ │ - vsub.f32 s30, s30, s28 │ │ │ │ - vsub.f32 s28, s21, s1 │ │ │ │ - vadd.f32 s21, s21, s1 │ │ │ │ - vstr s17, [sp, #220] @ 0xdc │ │ │ │ - vsub.f32 s29, s28, s20 │ │ │ │ - vadd.f32 s28, s28, s20 │ │ │ │ - vsub.f32 s20, s7, s8 │ │ │ │ - vadd.f32 s7, s7, s8 │ │ │ │ - vstr s29, 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s20 │ │ │ │ - vldr s22, [r0] │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - vmul.f32 s20, s15, s21 │ │ │ │ - adds r5, r7, r3 │ │ │ │ - vmla.f32 s20, s9, s22 │ │ │ │ - vmul.f32 s15, s15, s22 │ │ │ │ - add.w r1, r8, r3 │ │ │ │ - movs r3, #92 @ 0x5c │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ - str r1, [sp, #52] @ 0x34 │ │ │ │ - vnmls.f32 s15, s9, s21 │ │ │ │ - vadd.f32 s21, s8, s1 │ │ │ │ - vsub.f32 s8, s8, s1 │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - vadd.f32 s9, s7, s20 │ │ │ │ - vsub.f32 s20, s20, s7 │ │ │ │ - vadd.f32 s29, s21, s9 │ │ │ │ - vsub.f32 s9, s21, s9 │ │ │ │ - vadd.f32 s21, s13, s0 │ │ │ │ - vsub.f32 s13, s13, s0 │ │ │ │ - vstr s9, [sp, #284] @ 0x11c │ │ │ │ - vadd.f32 s9, s17, s15 │ │ │ │ - vsub.f32 s15, s15, s17 │ │ │ │ - vadd.f32 s0, s13, s20 │ │ │ │ - vsub.f32 s13, s13, s20 │ │ │ │ - vsub.f32 s27, s21, s9 │ │ │ │ - vadd.f32 s9, s21, s9 │ │ │ │ - vsub.f32 s17, s8, s15 │ │ │ │ - vadd.f32 s15, s8, s15 │ │ │ │ - vstr s13, [sp, #296] @ 0x128 │ │ │ │ - vstr s0, [sp, #292] @ 0x124 │ │ │ │ - vstr s9, [sp, #228] @ 0xe4 │ │ │ │ - vstr s15, [sp, #304] @ 0x130 │ │ │ │ - vldr s9, [r5] │ │ │ │ - adds r5, r7, r3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - add r3, r8 │ │ │ │ - vstr s27, [sp, #288] @ 0x120 │ │ │ │ - movs r1, #24 │ │ │ │ - vstr s17, [sp, #300] @ 0x12c │ │ │ │ - vmul.f32 s13, s6, s15 │ │ │ │ - vmul.f32 s6, s6, s9 │ │ │ │ - vldr s20, [sp, #56] @ 0x38 │ │ │ │ - mul.w r1, r1, r9 │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ - vldr s8, [r5] │ │ │ │ - add.w sl, r7, r1 │ │ │ │ - vnmls.f32 s6, s20, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ - vmla.f32 s13, s20, s9 │ │ │ │ - vldr s20, [sp, #64] @ 0x40 │ │ │ │ - add r1, r8 │ │ │ │ - vmul.f32 s9, s5, s15 │ │ │ │ - vmul.f32 s5, s5, s8 │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - vldr s17, [sp, #76] @ 0x4c │ │ │ │ - vmla.f32 s9, s20, s8 │ │ │ │ - vldr s0, [sp, #72] @ 0x48 │ │ │ │ - add.w r4, r8, r3 │ │ │ │ - adds r0, r7, r3 │ │ │ │ - movs r3, #28 │ │ │ │ - vnmls.f32 s5, s20, s15 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ - vldr s15, [r4] │ │ │ │ + strd r6, r0, [sp, #40] @ 0x28 │ │ │ │ + vldr s17, [r0] │ │ │ │ + vmul.f32 s2, s0, s1 │ │ │ │ + vmul.f32 s0, s0, s16 │ │ │ │ + vmla.f32 s2, s24, s16 │ │ │ │ + vldr s16, [r6] │ │ │ │ + mov.w r6, sl, lsl #3 │ │ │ │ + vnmls.f32 s0, s24, s1 │ │ │ │ + vmul.f32 s1, s20, s17 │ │ │ │ + add.w r5, r6, sl │ │ │ │ + vldr s24, [sp, #48] @ 0x30 │ │ │ │ + mov.w r0, r5, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + add.w r2, r8, r0 │ │ │ │ + vldr s21, [r2] │ │ │ │ + str r2, [sp, #48] @ 0x30 │ │ │ │ + add.w r2, r9, r0 │ │ │ │ + vmla.f32 s1, s24, s16 │ │ │ │ + vmul.f32 s16, s20, s16 │ │ │ │ + vldr s20, [r2] │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + add.w r2, r8, r1 │ │ │ │ + add r1, r9 │ │ │ │ + str r2, [sp, #56] @ 0x38 │ │ │ │ + vnmls.f32 s16, s24, s17 │ │ │ │ + vmul.f32 s17, s14, s20 │ │ │ │ + vmul.f32 s14, s14, s21 │ │ │ │ + vmla.f32 s17, s8, s21 │ │ │ │ + vnmls.f32 s14, s8, s20 │ │ │ │ + vadd.f32 s20, s7, s1 │ │ │ │ + vsub.f32 s7, s7, s1 │ │ │ │ + vadd.f32 s8, s2, s17 │ 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+ vmul.f32 s12, s6, s14 │ │ │ │ + vmul.f32 s6, s6, s8 │ │ │ │ + vldr s0, [sp, #84] @ 0x54 │ │ │ │ + vldr s21, [sp, #88] @ 0x58 │ │ │ │ + vmla.f32 s12, s24, s8 │ │ │ │ vldr s8, [r0] │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - str r0, [sp, #64] @ 0x40 │ │ │ │ - vmul.f32 s7, s17, s15 │ │ │ │ - adds r5, r7, r3 │ │ │ │ - vmla.f32 s7, s0, s8 │ │ │ │ - add r3, r8 │ │ │ │ - vmul.f32 s8, s17, s8 │ │ │ │ - str r3, [sp, #76] @ 0x4c │ │ │ │ - str r4, [sp, #68] @ 0x44 │ │ │ │ - vldr s1, [r3] │ │ │ │ - mov.w r3, r9, lsl #4 │ │ │ │ - adds r0, r7, r3 │ │ │ │ - add.w r4, r8, r3 │ │ │ │ - vnmls.f32 s8, s0, s15 │ │ │ │ - vldr s0, [r5] │ │ │ │ - vmul.f32 s15, s11, s1 │ │ │ │ - movs r3, #48 @ 0x30 │ │ │ │ - str r5, [sp, #72] @ 0x48 │ │ │ │ - vmla.f32 s15, s16, s0 │ │ │ │ - vmul.f32 s11, s11, s0 │ │ │ │ - vadd.f32 s0, s13, s7 │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - vsub.f32 s13, s13, s7 │ │ │ │ - str r0, [sp, #80] @ 0x50 │ │ │ │ - adds r5, r7, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vnmls.f32 s11, s16, s1 │ │ │ │ - str r3, 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movs r3, #40 @ 0x28 │ │ │ │ - str r0, [sp, #128] @ 0x80 │ │ │ │ - vnmls.f32 s13, s4, s11 │ │ │ │ - vldr s10, [r0] │ │ │ │ - vldr s11, [r4] │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - vldr s8, [sp, #140] @ 0x8c │ │ │ │ - vldr s6, [sp, #136] @ 0x88 │ │ │ │ - adds r5, r7, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vldr s5, [sp, #144] @ 0x90 │ │ │ │ - vmul.f32 s9, s8, s11 │ │ │ │ - vmul.f32 s8, s8, s10 │ │ │ │ - vmla.f32 s9, s6, s10 │ │ │ │ - str r3, [sp, #140] @ 0x8c │ │ │ │ - str r4, [sp, #132] @ 0x84 │ │ │ │ - vldr s3, [sp, #156] @ 0x9c │ │ │ │ - vnmls.f32 s8, s6, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - vldr s6, [r5] │ │ │ │ - movs r3, #120 @ 0x78 │ │ │ │ + vstr s21, [sp, #240] @ 0xf0 │ │ │ │ + vsub.f32 s21, s0, s1 │ │ │ │ + vadd.f32 s0, s0, s1 │ │ │ │ + vsub.f32 s5, s12, s10 │ │ │ │ + vadd.f32 s10, s12, s10 │ │ │ │ + vadd.f32 s12, s6, s14 │ │ │ │ + vsub.f32 s14, s6, s14 │ │ │ │ + vstr s0, [sp, #244] @ 0xf4 │ │ │ │ + vstr s24, [sp, #316] @ 0x13c │ │ │ │ + vstr s10, [sp, #328] @ 0x148 │ │ │ │ + vstr s14, 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vsub.f32 s5, s5, s11 │ │ │ │ + vadd.f32 s11, s13, s7 │ │ │ │ + vsub.f32 s13, s13, s7 │ │ │ │ + vstr s5, [sp, #356] @ 0x164 │ │ │ │ + vadd.f32 s5, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - vsub.f32 s4, s11, s6 │ │ │ │ - vadd.f32 s11, s11, s6 │ │ │ │ - vstr s14, [sp, #360] @ 0x168 │ │ │ │ - vsub.f32 s14, s15, s12 │ │ │ │ - vstr s4, [sp, #352] @ 0x160 │ │ │ │ - vldr s4, [sp, #152] @ 0x98 │ │ │ │ - vstr s7, [sp, #356] @ 0x164 │ │ │ │ - vstr s14, [sp, #364] @ 0x16c │ │ │ │ - vadd.f32 s14, s15, s12 │ │ │ │ - vldr s15, [r4] │ │ │ │ - vldr s7, [sp, #264] @ 0x108 │ │ │ │ - vldr s12, [fp] │ │ │ │ - vstr s14, [sp, #368] @ 0x170 │ │ │ │ - vmul.f32 s13, s4, s15 │ │ │ │ - vldr s14, [r0] │ │ │ │ - adds r0, r7, r3 │ │ │ │ - add r3, r8 │ │ │ │ + vadd.f32 s16, s13, s9 │ │ │ │ + vsub.f32 s13, s13, s9 │ │ │ │ + vldr s9, [r6] │ │ │ │ + vsub.f32 s0, s12, s14 │ │ │ │ + vadd.f32 s14, s12, s14 │ │ │ │ + vstr s16, [sp, #364] @ 0x16c │ │ │ │ + vsub.f32 s4, s11, s5 │ │ │ │ + vadd.f32 s11, s11, s5 │ │ │ │ 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lsl #2 │ │ │ │ + str r5, [sp, #168] @ 0xa8 │ │ │ │ + add.w r6, r8, r0 │ │ │ │ + add r0, r9 │ │ │ │ + vmul.f32 s12, s0, s14 │ │ │ │ + vmla.f32 s12, s16, s13 │ │ │ │ + vmul.f32 s13, s0, s13 │ │ │ │ + vnmls.f32 s13, s16, s14 │ │ │ │ + vldr s14, [r1] │ │ │ │ + vmul.f32 s5, s3, s14 │ │ │ │ + vmla.f32 s5, s1, s10 │ │ │ │ + vmul.f32 s10, s3, s10 │ │ │ │ + vnmls.f32 s10, s1, s14 │ │ │ │ + vldr s14, [r5] │ │ │ │ + add.w r5, r9, r4 │ │ │ │ + vldr s3, [sp, #264] @ 0x108 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + vldr s8, [sp, #172] @ 0xac │ │ │ │ + str r6, [sp, #172] @ 0xac │ │ │ │ + vmul.f32 s7, s3, s14 │ │ │ │ + vmul.f32 s6, s3, s9 │ │ │ │ + vldr s2, [sp, #180] @ 0xb4 │ │ │ │ + vldr s17, [sp, #176] @ 0xb0 │ │ │ │ + vldr s21, [sp, #188] @ 0xbc │ │ │ │ + vmla.f32 s7, s8, s9 │ │ │ │ + vnmls.f32 s6, s8, s14 │ │ │ │ + vldr s8, [r0] │ │ │ │ + vldr s14, [r6] │ │ │ │ + add.w r6, r8, r4 │ │ │ │ + add.w r4, r6, r2 │ │ │ │ + vldr s1, [sp, #192] @ 0xc0 │ │ │ │ + str r4, [sp, #4] │ │ │ │ + vmul.f32 s9, s2, s8 │ │ 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s15 │ │ │ │ - vmul.f32 s15, s8, s15 │ │ │ │ - adds r0, r7, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vsub.f32 s6, s16, s4 │ │ │ │ - vsub.f32 s14, s13, s5 │ │ │ │ + vstr s3, [sp, #264] @ 0x108 │ │ │ │ + vmul.f32 s3, s6, s10 │ │ │ │ + vsub.f32 s8, s16, s4 │ │ │ │ + vldr s12, [sp, #184] @ 0xb8 │ │ │ │ + vadd.f32 s16, s16, s4 │ │ │ │ + vstr s13, [sp, #380] @ 0x17c │ │ │ │ + vmul.f32 s17, s21, s14 │ │ │ │ + vldr s13, [r6] │ │ │ │ + vstr s7, [sp, #268] @ 0x10c │ │ │ │ + vstr s20, [sp, #384] @ 0x180 │ │ │ │ + vmla.f32 s17, s12, s13 │ │ │ │ + vmul.f32 s13, s21, s13 │ │ │ │ + vnmls.f32 s13, s12, s14 │ │ │ │ + vldr s14, [r4] │ │ │ │ + mov.w r4, #116 @ 0x74 │ │ │ │ + mul.w r4, r4, sl │ │ │ │ + add.w r1, r8, r4 │ │ │ │ + add r4, r9 │ │ │ │ + vmul.f32 s12, s6, s14 │ │ │ │ + vnmls.f32 s3, s9, s14 │ │ │ │ + strd r1, r4, [sp, #180] @ 0xb4 │ │ │ │ + vmla.f32 s12, s9, s10 │ │ │ │ + vldr s9, [r1] │ │ │ │ + vldr s10, [r4] │ │ │ │ + mov.w r4, #52 @ 0x34 │ │ │ │ + mul.w r4, r4, sl │ │ │ │ + vsub.f32 s14, s13, s3 │ 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+ vsub.f32 s12, s13, s5 │ │ │ │ vadd.f32 s13, s13, s5 │ │ │ │ - str r3, [sp, #188] @ 0xbc │ │ │ │ - vnmls.f32 s15, s10, s12 │ │ │ │ - vldr s10, [r3] │ │ │ │ - vldr s12, [r0] │ │ │ │ - movs r3, #12 │ │ │ │ - vadd.f32 s5, s6, s14 │ │ │ │ - str r0, [sp, #184] @ 0xb8 │ │ │ │ - vmul.f32 s2, s22, s10 │ │ │ │ - vadd.f32 s4, s16, s4 │ │ │ │ - vmla.f32 s2, s18, s12 │ │ │ │ - vmul.f32 s12, s22, s12 │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - adds r0, r7, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vnmls.f32 s12, s18, s10 │ │ │ │ - adds r1, r0, r2 │ │ │ │ - adds r2, r3, r2 │ │ │ │ - vsub.f32 s8, s7, s2 │ │ │ │ - vadd.f32 s7, s7, s2 │ │ │ │ - vsub.f32 s10, s15, s12 │ │ │ │ - vadd.f32 s15, s15, s12 │ │ │ │ - vadd.f32 s2, s4, s7 │ │ │ │ - vsub.f32 s7, s7, s4 │ │ │ │ - vsub.f32 s12, s13, s15 │ │ │ │ - vadd.f32 s13, s13, s15 │ │ │ │ - vsub.f32 s15, s8, s10 │ │ │ │ - vadd.f32 s10, s8, s10 │ │ │ │ - vsub.f32 s20, s15, s5 │ │ │ │ - vadd.f32 s15, s15, s5 │ │ │ │ - vmul.f32 s18, s15, s26 │ │ │ │ - vsub.f32 s15, s14, s6 │ │ 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#172] @ 0xac │ │ │ │ - b.n 2b284 │ │ │ │ + vadd.f32 s17, s3, s9 │ │ │ │ + vsub.f32 s18, s5, s17 │ │ │ │ + vadd.f32 s5, s5, s17 │ │ │ │ + vadd.f32 s17, s10, s15 │ │ │ │ + vsub.f32 s10, s10, s15 │ │ │ │ + vstr s18, [r4] │ │ │ │ + vstr s5, [r6] │ │ │ │ + vadd.f32 s5, s13, s16 │ │ │ │ + b.n 2d2a4 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ + blt.n 2d302 │ │ │ │ + subs r7, #84 @ 0x54 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ - blt.n 2b2e6 │ │ │ │ - subs r7, #84 @ 0x54 │ │ │ │ - vsub.f32 s15, s12, s9 │ │ │ │ + vsub.f32 s15, s12, s10 │ │ │ │ vsub.f32 s13, s13, s16 │ │ │ │ - vadd.f32 s12, s12, s9 │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ - vadd.f32 s18, s17, s6 │ │ │ │ - vsub.f32 s6, s6, s17 │ │ │ │ - vstr s18, [r4] │ │ │ │ - vstr s6, [r2] │ │ │ │ - ldr r2, [sp, #176] @ 0xb0 │ │ │ │ - ldr r4, [sp, #24] │ │ │ │ - vstr s15, [r2] │ │ │ │ - vsub.f32 s15, s10, s3 │ │ │ │ - ldr r2, [sp, #184] @ 0xb8 │ │ │ │ - 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│ │ + vstr s15, [r6] │ │ │ │ + vadd.f32 s15, s8, s6 │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s12, [r3] │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ vstr s15, [r3] │ │ │ │ vsub.f32 s15, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - vstr s15, [r4] │ │ │ │ - vsub.f32 s15, s8, s5 │ │ │ │ - vstr s14, [r0] │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ + vstr s15, [r0] │ │ │ │ + vsub.f32 s15, s8, s6 │ │ │ │ + vstr s14, [r2] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ + ldr r3, [sp, #400] @ 0x190 │ │ │ │ vadd.f32 s14, s7, s15 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s15, s15, s7 │ │ │ │ - vstr s14, [r4] │ │ │ │ - vstr s15, [r5] │ │ │ │ - ldr r3, [sp, #392] @ 0x188 │ │ │ │ - ldr r2, [sp, #508] @ 0x1fc │ │ │ │ - add r7, r3 │ │ │ │ add r8, r3 │ │ │ │ + add r9, r3 │ │ │ │ + ldr r3, [sp, #404] @ 0x194 │ │ │ │ + vstr s14, [r2] │ │ │ │ + ldr r2, [sp, #516] @ 0x204 │ │ │ │ + eor.w sl, sl, r3 │ │ │ │ + vstr s15, [r5] │ │ │ │ ldr r3, [sp, #396] @ 0x18c │ │ │ │ - eor.w r9, r9, r3 │ │ │ │ - ldr r3, [sp, #388] @ 0x184 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 2a1a4 │ │ │ │ - add sp, #404 @ 0x194 │ │ │ │ + bne.w 2c180 │ │ │ │ + add sp, #412 @ 0x19c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0002b350 : │ │ │ │ - ldr r2, [pc, #8] @ (2b35c ) │ │ │ │ - ldr r1, [pc, #12] @ (2b360 ) │ │ │ │ +0002d380 : │ │ │ │ + ldr r2, [pc, #8] @ (2d38c ) │ │ │ │ + ldr r1, [pc, #12] @ (2d390 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - bpl.n 2b2d0 │ │ │ │ - movs r4, r1 │ │ │ │ - ldcl 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r0 │ │ │ │ - mov r8, r1 │ │ │ │ + strb r0, [r1, r6] │ │ │ │ + movs r5, r1 │ │ │ │ + stc 15, cr15, [fp, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r0 │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w sp, sp, #948 @ 0x3b4 │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #72] @ (2b3c0 ) │ │ │ │ - ldr.w r1, [sp, #1048] @ 0x418 │ │ │ │ - add r3, pc │ │ │ │ + ldr.w r3, [sp, #1048] @ 0x418 │ │ │ │ ldr.w r0, [sp, #1052] @ 0x41c │ │ │ │ - cmp r1, r0 │ │ │ │ - bge.w 2df34 │ │ │ │ + ldr r1, [pc, #68] @ (2d404 ) │ │ │ │ + cmp r3, r0 │ │ │ │ + add r1, pc │ │ │ │ + bge.w 30024 │ │ │ │ ldr.w r0, [sp, #1056] @ 0x420 │ │ │ │ - vldr s27, [pc, #36] @ 2b3b4 │ │ │ │ - vldr s26, [pc, #36] @ 2b3b8 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vldr s27, [pc, #36] @ 2d3f8 │ │ │ │ + vldr s26, [pc, #36] @ 2d3fc │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s25, [pc, #32] @ 2d400 │ │ │ │ str r0, [sp, #936] @ 0x3a8 │ │ │ │ - ldr r0, [pc, #40] @ (2b3c4 ) │ │ │ │ - vldr s25, [pc, #32] @ 2b3bc │ │ │ │ - ldr r3, [r3, r0] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #940] @ 0x3ac │ │ │ │ - adds r3, r1, #1 │ │ │ │ + ldr r0, [pc, #36] @ (2d408 ) │ │ │ │ + ldr r1, [r1, r0] │ │ │ │ str r3, [sp, #932] @ 0x3a4 │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ - mla r3, r1, r3, r3 │ │ │ │ - adds r6, r2, r3 │ │ │ │ - b.n 2b3cc │ │ │ │ + add.w r3, r3, r3, lsl #2 │ │ │ │ + add.w r4, r2, r3, lsl #3 │ │ │ │ + ldr r1, [r1, #0] │ │ │ │ + str r1, [sp, #940] @ 0x3ac │ │ │ │ + b.n 2d412 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ - subs r0, #56 @ 0x38 │ │ │ │ + @ instruction: 0xb7f2 │ │ │ │ movs r5, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #932] @ 0x3a4 │ │ │ │ - vldr s15, [r6, #-40] @ 0xffffffd8 │ │ │ │ - mov.w r3, r9, lsl #7 │ │ │ │ - vldr s14, [r6, #-32] @ 0xffffffe0 │ │ │ │ - adds r4, r7, r3 │ │ │ │ - vldr s28, [r6, #-20] @ 0xffffffec │ │ │ │ - add.w r2, r8, r3 │ │ │ │ - vldr s22, [r6, #-24] @ 0xffffffe8 │ │ │ │ - adds r6, #40 @ 0x28 │ │ │ │ + vldr s15, [r4, #-40] @ 0xffffffd8 │ │ │ │ + mov.w r3, r8, lsl #7 │ │ │ │ + add.w r4, r4, #40 @ 0x28 │ │ │ │ + mov.w fp, r8, lsl #2 │ │ │ │ + vldr s14, [r4, #-72] @ 0xffffffb8 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ + add.w r2, r6, r3 │ │ │ │ + add.w lr, fp, r8 │ │ │ │ + vldr s10, [r4, #-72] @ 0xffffffb8 │ │ │ │ + mov.w r9, lr, lsl #4 │ │ │ │ + vldr s22, [r4, #-64] @ 0xffffffc0 │ │ │ │ + vldr s28, [r4, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s12, s15, s14 │ │ │ │ - vldr s15, [r6, #-76] @ 0xffffffb4 │ │ │ │ - vldr s14, [r6, #-68] @ 0xffffffbc │ │ │ │ - vldr s10, [r6, #-72] @ 0xffffffb8 │ │ │ │ + vldr s15, [r4, #-76] @ 0xffffffb4 │ │ │ │ + vldr s9, [r4, #-72] @ 0xffffffb8 │ │ │ │ + vldr s14, [r4, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s4, s15, s22 │ │ │ │ vmul.f32 s11, s15, s28 │ │ │ │ - vldr s15, [r6, #-80] @ 0xffffffb0 │ │ │ │ - vldr s13, [r6, #-68] @ 0xffffffbc │ │ │ │ - vldr s29, [r6, #-52] @ 0xffffffcc │ │ │ │ + vldr s15, [r4, #-80] @ 0xffffffb0 │ │ │ │ + vldr s13, [r4, #-68] @ 0xffffffbc │ │ │ │ + vmul.f32 s8, s9, s28 │ │ │ │ + vldr s29, [r4, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s14, s15, s14 │ │ │ │ vmul.f32 s5, s15, s28 │ │ │ │ - vldr s15, [r6, #-76] @ 0xffffffb4 │ │ │ │ - vldr s9, [r6, #-72] @ 0xffffffb8 │ │ │ │ - vldr s7, [r6, #-72] @ 0xffffffb8 │ │ │ │ + vldr s15, [r4, #-76] @ 0xffffffb4 │ │ │ │ + vldr s7, [r4, #-72] @ 0xffffffb8 │ │ │ │ + vldr s9, [r4, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s13, s15, s13 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ - vldr s10, [r6, #-80] @ 0xffffffb0 │ │ │ │ + vldr s10, [r4, #-80] @ 0xffffffb0 │ │ │ │ vsub.f32 s3, s5, s4 │ │ │ │ - vmul.f32 s8, s9, s28 │ │ │ │ - vldr s9, [r6, #-68] @ 0xffffffbc │ │ │ │ - vldr s31, [r6, #-56] @ 0xffffffc8 │ │ │ │ + vadd.f32 s5, s4, s5 │ │ │ │ + vldr s31, [r4, #-56] @ 0xffffffc8 │ │ │ │ vmul.f32 s7, s7, s22 │ │ │ │ + vmul.f32 s6, s9, s28 │ │ │ │ + vmul.f32 s9, s9, s22 │ │ │ │ vadd.f32 s23, s14, s15 │ │ │ │ vsub.f32 s20, s14, s15 │ │ │ │ - vldr s14, [r6, #-68] @ 0xffffffbc │ │ │ │ + vldr s14, [r4, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s10, s10, s22 │ │ │ │ vstr s3, [sp] │ │ │ │ - vmul.f32 s6, s9, s28 │ │ │ │ - vadd.f32 s5, s4, s5 │ │ │ │ vsub.f32 s21, s12, s13 │ │ │ │ - vmul.f32 s17, s14, s29 │ │ │ │ - vldr s14, [r6, #-72] @ 0xffffffb8 │ │ │ │ - vadd.f32 s18, s11, s10 │ │ │ │ vadd.f32 s19, s12, s13 │ │ │ │ - vadd.f32 s4, s6, s7 │ │ │ │ vmul.f32 s13, s22, s29 │ │ │ │ - vmul.f32 s16, s14, s29 │ │ │ │ - vldr s14, [r6, #-80] @ 0xffffffb0 │ │ │ │ - vmul.f32 s9, s9, s22 │ │ │ │ - vsub.f32 s10, s10, s11 │ │ │ │ - vstr s18, [sp, #20] │ │ │ │ - vsub.f32 s24, s7, s6 │ │ │ │ - vmul.f32 s3, s14, s29 │ │ │ │ - vldr s14, [r6, #-76] @ 0xffffffb4 │ │ │ │ - vstr s4, [sp, #8] │ │ │ │ - vmul.f32 s6, s22, s31 │ │ │ │ - vsub.f32 s30, s8, s9 │ │ │ │ - vadd.f32 s9, s8, s9 │ │ │ │ - vmul.f32 s2, s14, s29 │ │ │ │ - vldr s14, [r6, #-72] @ 0xffffffb8 │ │ │ │ vstr s5, [sp, #4] │ │ │ │ vmul.f32 s5, s28, s29 │ │ │ │ + vadd.f32 s4, s6, s7 │ │ │ │ + vsub.f32 s30, s8, s9 │ │ │ │ + vadd.f32 s9, s8, s9 │ │ │ │ + vsub.f32 s24, s7, s6 │ │ │ │ + vmul.f32 s17, s14, s29 │ │ │ │ + vldr s14, [r4, #-72] @ 0xffffffb8 │ │ │ │ + vmul.f32 s6, s22, s31 │ │ │ │ + vadd.f32 s18, s11, s10 │ │ │ │ + vsub.f32 s10, s10, s11 │ │ │ │ + vmul.f32 s7, s22, s19 │ │ │ │ + vmul.f32 s12, s28, s20 │ │ │ │ + vmul.f32 s11, s22, s23 │ │ │ │ + vmul.f32 s8, s28, s21 │ │ │ │ + vstr s4, [sp, #8] │ │ │ │ + vmul.f32 s16, s14, s29 │ │ │ │ + vldr s14, [r4, #-80] @ 0xffffffb0 │ │ │ │ vstr s10, [sp, #12] │ │ │ │ vmul.f32 s10, s22, s21 │ │ │ │ - vmul.f32 s18, s14, s31 │ │ │ │ - vldr s14, [r6, #-68] @ 0xffffffbc │ │ │ │ + vstr s18, [sp, #20] │ │ │ │ vstr s9, [sp, #16] │ │ │ │ vmul.f32 s9, s28, s19 │ │ │ │ - vmul.f32 s7, s22, s19 │ │ │ │ - vmul.f32 s12, s28, s20 │ │ │ │ + vmul.f32 s3, s14, s29 │ │ │ │ + vldr s14, [r4, #-76] @ 0xffffffb4 │ │ │ │ + vmul.f32 s2, s14, s29 │ │ │ │ + vldr s14, [r4, #-72] @ 0xffffffb8 │ │ │ │ + vmul.f32 s18, s14, s31 │ │ │ │ + vldr s14, [r4, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s0, s14, s31 │ │ │ │ - vldr s14, [r6, #-76] @ 0xffffffb4 │ │ │ │ + vldr s14, [r4, #-76] @ 0xffffffb4 │ │ │ │ vadd.f32 s15, s17, s18 │ │ │ │ vsub.f32 s17, s18, s17 │ │ │ │ - vmul.f32 s11, s22, s23 │ │ │ │ - vmul.f32 s8, s28, s21 │ │ │ │ vmul.f32 s4, s14, s31 │ │ │ │ - vldr s14, [r6, #-80] @ 0xffffffb0 │ │ │ │ - vstr s15, [sp, #168] @ 0xa8 │ │ │ │ + vldr s14, [r4, #-80] @ 0xffffffb0 │ │ │ │ + vstr s15, [sp, #180] @ 0xb4 │ │ │ │ vadd.f32 s15, s16, s0 │ │ │ │ - vmul.f32 s1, s14, s31 │ │ │ │ - vmul.f32 s14, s28, s31 │ │ │ │ vsub.f32 s0, s16, s0 │ │ │ │ vsub.f32 s16, s6, s5 │ │ │ │ - vstr s15, [sp, #284] @ 0x11c │ │ │ │ + vmul.f32 s1, s14, s31 │ │ │ │ + vmul.f32 s14, s28, s31 │ │ │ │ + vstr s15, [sp, #292] @ 0x124 │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ - vstr s15, [sp, #180] @ 0xb4 │ │ │ │ + vstr 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[r4] │ │ │ │ vmul.f32 s0, s5, s27 │ │ │ │ vmul.f32 s10, s14, s27 │ │ │ │ - vldr s14, [lr] │ │ │ │ + vldr s14, [r1] │ │ │ │ + add r1, r3 │ │ │ │ vmul.f32 s2, s15, s27 │ │ │ │ vsub.f32 s15, s3, s4 │ │ │ │ vadd.f32 s4, s3, s4 │ │ │ │ + str r1, [sp, #60] @ 0x3c │ │ │ │ vstr s0, [sp, #744] @ 0x2e8 │ │ │ │ vstr s30, [sp, #748] @ 0x2ec │ │ │ │ vstr s10, [sp, #752] @ 0x2f0 │ │ │ │ - vstr s15, [sp, #916] @ 0x394 │ │ │ │ - vldr s15, [r1] │ │ │ │ vstr s2, [sp, #756] @ 0x2f4 │ │ │ │ - vldr s2, [sp, #420] @ 0x1a4 │ │ │ │ - vmul.f32 s10, s13, s15 │ │ │ │ + vstr s15, [sp, #916] @ 0x394 │ │ │ │ + vldr s15, [lr] │ │ │ │ vstr s4, [sp, #920] @ 0x398 │ │ │ │ + vmul.f32 s10, s13, s15 │ │ │ │ vmla.f32 s10, s7, s14 │ │ │ │ vmul.f32 s14, s13, s14 │ │ │ │ - vldr s13, [r0] │ │ │ │ - movs r0, #52 @ 0x34 │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r1, lr, r3 │ │ │ │ + vldr s11, [r1] │ │ │ │ + str r1, [sp, #404] @ 0x194 │ │ │ │ + mov.w r1, #52 @ 0x34 │ │ │ │ + vldr s2, [sp, #412] @ 0x19c │ │ │ │ vnmls.f32 s14, s7, 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#428] @ 0x1ac │ │ │ │ + add.w r1, r5, r0 │ │ │ │ + add r0, r6 │ │ │ │ vmla.f32 s11, s20, s13 │ │ │ │ vmul.f32 s13, s1, s13 │ │ │ │ - vldr s4, [sp, #768] @ 0x300 │ │ │ │ - str r4, [sp, #412] @ 0x19c │ │ │ │ + strd r1, r0, [sp, #416] @ 0x1a0 │ │ │ │ vnmls.f32 s13, s20, s5 │ │ │ │ - vldr s5, [r5] │ │ │ │ - movs r5, #116 @ 0x74 │ │ │ │ + vldr s5, [r0] │ │ │ │ + mov.w r0, #116 @ 0x74 │ │ │ │ + mul.w r0, r0, r8 │ │ │ │ vadd.f32 s18, s7, s11 │ │ │ │ - mul.w r5, r5, r9 │ │ │ │ vsub.f32 s7, s7, s11 │ │ │ │ vmul.f32 s11, s3, s5 │ │ │ │ vadd.f32 s1, s8, s13 │ │ │ │ vsub.f32 s8, s8, s13 │ │ │ │ - vldr s13, [r4] │ │ │ │ - adds r4, r7, r5 │ │ │ │ - add r5, r8 │ │ │ │ - str r4, [sp, #420] @ 0x1a4 │ │ │ │ - str r5, [sp, #424] @ 0x1a8 │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r1, r5, r0 │ │ │ │ + add r0, r6 │ │ │ │ vmla.f32 s11, s4, s13 │ │ │ │ vmul.f32 s13, s3, s13 │ │ │ │ vnmls.f32 s13, s4, s5 │ │ │ │ - vldr s4, [r4] │ │ │ │ - vldr s5, [r5] │ │ │ │ - movs r5, #12 │ │ │ │ - vmul.f32 s3, s24, s4 │ │ │ │ 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s13, s6 │ │ │ │ vadd.f32 s23, s20, s3 │ │ │ │ vsub.f32 s3, s3, s20 │ │ │ │ - vsub.f32 s5, s5, s0 │ │ │ │ - vsub.f32 s13, s13, s6 │ │ │ │ vstr s28, [sp, #768] @ 0x300 │ │ │ │ - vmul.f32 s20, s18, s25 │ │ │ │ vstr s9, [sp, #772] @ 0x304 │ │ │ │ vsub.f32 s9, s2, s1 │ │ │ │ vadd.f32 s2, s2, s1 │ │ │ │ vsub.f32 s1, s11, s15 │ │ │ │ + vmul.f32 s20, s18, s25 │ │ │ │ vadd.f32 s11, s15, s11 │ │ │ │ vmul.f32 s15, s13, s26 │ │ │ │ vnmls.f32 s20, s1, s26 │ │ │ │ vmul.f32 s1, s1, s25 │ │ │ │ vmla.f32 s1, s18, s26 │ │ │ │ vadd.f32 s18, s14, s7 │ │ │ │ vsub.f32 s7, s14, s7 │ │ │ │ vstr s20, [sp, #776] @ 0x308 │ │ │ │ vstr s1, [sp, #780] @ 0x30c │ │ │ │ vsub.f32 s1, s10, s8 │ │ │ │ vadd.f32 s10, s10, s8 │ │ │ │ vmul.f32 s20, s1, s26 │ │ │ │ vmul.f32 s1, s1, s25 │ │ │ │ - vmla.f32 s20, s18, s25 │ │ │ │ vmul.f32 s14, s10, s25 │ │ │ │ vmul.f32 s10, s10, s26 │ │ │ │ vnmls.f32 s1, s18, s26 │ │ │ │ + vmla.f32 s20, s18, s25 │ │ │ │ vmov.f32 s24, s14 │ │ │ │ - vmla.f32 s24, s7, s26 │ │ │ │ vmov.f32 s28, s10 │ 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s5, s5, s18 │ │ │ │ vsub.f32 s17, s5, s0 │ │ │ │ vadd.f32 s5, s5, s0 │ │ │ │ vmul.f32 s0, s6, s9 │ │ │ │ - b.n 2ddd4 │ │ │ │ + vmul.f32 s16, s17, s8 │ │ │ │ + b.n 2fec4 │ │ │ │ nop │ │ │ │ pop {r1, r2, r4, r5, pc} │ │ │ │ subs r5, #200 @ 0xc8 │ │ │ │ stmia r4!, {r0, r2, r3, r5, r6} │ │ │ │ subs r7, #126 @ 0x7e │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - blt.n 2de36 │ │ │ │ + blt.n 2ff26 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ - vmul.f32 s16, s17, s8 │ │ │ │ - vmla.f32 s16, s1, s7 │ │ │ │ - vmul.f32 s1, s1, s8 │ │ │ │ vnmls.f32 s0, s5, s10 │ │ │ │ vmul.f32 s5, s5, s9 │ │ │ │ + vmla.f32 s16, s1, s7 │ │ │ │ + vmul.f32 s1, s1, s8 │ │ │ │ vmla.f32 s5, s6, s10 │ │ │ │ vldr s6, [sp, #816] @ 0x330 │ │ │ │ vnmls.f32 s1, s17, s7 │ │ │ │ vldr s17, [sp, #704] @ 0x2c0 │ │ │ │ vadd.f32 s6, s6, s19 │ │ │ │ vldr s19, [sp, #728] @ 0x2d8 │ │ │ │ vadd.f32 s17, s17, s30 │ │ │ │ @@ -38142,164 +39090,175 @@ │ │ │ │ vadd.f32 s17, s22, s17 │ │ │ │ vsub.f32 s21, s6, s17 │ │ │ │ vadd.f32 s6, s6, s17 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│ │ │ - vstr s10, [r1] │ │ │ │ + vstr s8, [r3] │ │ │ │ + vstr s10, [r2] │ │ │ │ vsub.f32 s10, s14, s1 │ │ │ │ - ldr r1, [sp, #456] @ 0x1c8 │ │ │ │ vadd.f32 s14, s14, s1 │ │ │ │ - vstr s10, [r1] │ │ │ │ - vstr s14, [r0] │ │ │ │ - vsub.f32 s14, s17, s16 │ │ │ │ + ldr r2, [sp, #456] @ 0x1c8 │ │ │ │ ldr r3, [sp, #468] @ 0x1d4 │ │ │ │ - ldr r1, [sp, #460] @ 0x1cc │ │ │ │ - ldr r2, [sp, #436] @ 0x1b4 │ │ │ │ + vstr s10, [r2] │ │ │ │ + vstr s14, [r7] │ │ │ │ + vsub.f32 s14, s17, s16 │ │ │ │ + ldr r2, [sp, #460] @ 0x1cc │ │ │ │ vadd.f32 s10, s14, s12 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ - ldr r4, [sp, #428] @ 0x1ac │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s10, [r3] │ │ │ │ - vstr s12, [r1] │ │ │ │ + vstr s12, [r2] │ │ │ │ vadd.f32 s12, s5, s6 │ │ │ │ - ldr r3, [sp, #432] @ 0x1b0 │ │ │ │ vsub.f32 s6, s6, s5 │ │ │ │ + ldr r3, [sp, #436] @ 0x1b4 │ │ │ │ + ldr.w r2, [sp, #1052] @ 0x41c │ │ │ │ vsub.f32 s10, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vadd.f32 s12, s0, s19 │ │ │ │ vsub.f32 s0, s0, s19 │ │ │ │ - vstr s10, [r2] │ │ │ │ - vstr s14, [r4] │ │ │ │ + vstr s10, [r3] │ │ │ │ + vstr s14, [r1] │ │ │ │ vadd.f32 s14, s11, s4 │ │ │ │ - ldr r4, [sp, #72] @ 0x48 │ │ │ │ vsub.f32 s11, s11, s4 │ │ │ │ - ldr.w r2, [sp, #1052] @ 0x41c │ │ │ │ + ldr r1, [sp, #432] @ 0x1b0 │ │ │ │ + ldr r3, [sp, #440] @ 0x1b8 │ │ │ │ vadd.f32 s10, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - vstr s10, [r3] │ │ │ │ - ldr r3, [sp, #440] @ 0x1b8 │ │ │ │ + vstr s10, [r1] │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s15, s0 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s15, s15, s0 │ │ │ │ + ldrd r1, r3, [sp, #72] @ 0x48 │ │ │ │ vstr s14, [r3] │ │ │ │ - vstr s15, [r4] │ │ │ │ + vstr s15, [r1] │ │ │ │ vadd.f32 s15, s6, s11 │ │ │ │ - ldr r3, [sp, #452] @ 0x1c4 │ │ │ │ vsub.f32 s11, s11, s6 │ │ │ │ - vstr s15, [r5] │ │ │ │ + ldr r3, [sp, #452] @ 0x1c4 │ │ │ │ + vstr s15, [r0] │ │ │ │ vstr s11, [r3] │ │ │ │ ldr r3, [sp, #936] @ 0x3a8 │ │ │ │ - add r7, r3 │ │ │ │ - add r8, r3 │ │ │ │ + add r5, r3 │ │ │ │ + add r6, r3 │ │ │ │ ldr r3, [sp, #940] @ 0x3ac │ │ │ │ - eor.w r9, r9, r3 │ │ │ │ + eor.w r8, r8, r3 │ │ │ │ ldr r3, [sp, #932] @ 0x3a4 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 2b3c8 │ │ │ │ + bne.w 2d40c │ │ │ │ add.w sp, sp, #948 @ 0x3b4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0002df40 : │ │ │ │ - ldr r2, [pc, #8] @ (2df4c ) │ │ │ │ - ldr r1, [pc, #12] @ (2df50 ) │ │ │ │ +00030044 : │ │ │ │ + ldr r2, [pc, #8] @ (30050 ) │ │ │ │ + ldr r1, [pc, #12] @ (30054 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - add r2, sp, #32 │ │ │ │ - movs r4, r1 │ │ │ │ - bmi.n 2df8a │ │ │ │ - vtbl.8 d30, {d15-d16}, d29 │ │ │ │ - ldr r7, [pc, #960] @ (2e318 ) │ │ │ │ + cmp r1, #4 │ │ │ │ + movs r5, r1 │ │ │ │ + bcc.n 300e6 │ │ │ │ + vtbx.8 d31, {d15}, d13 │ │ │ │ + ldr r5, [pc, #144] @ (300ec ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ ldrd r4, r7, [sp, #52] @ 0x34 │ │ │ │ ldr r5, [sp, #60] @ 0x3c │ │ │ │ cmp r4, r7 │ │ │ │ add.w r2, r2, r4, lsl #4 │ │ │ │ - bge.w 2e11e │ │ │ │ + bge.w 30234 │ │ │ │ + cmp r5, #1 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ mov.w lr, r3, lsl #3 │ │ │ │ - cmp r5, #1 │ │ │ │ - bne.w 2e126 │ │ │ │ + bne.w 3024e │ │ │ │ + vldr s7, [pc, #884] @ 30404 │ │ │ │ + vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ add.w r3, r2, #16 │ │ │ │ - vldr s7, [pc, #860] @ 2e2dc │ │ │ │ rsb r2, lr, #0 │ │ │ │ - vldr s8, [pc, #856] @ 2e2e0 │ │ │ │ - vldr s5, [pc, #856] @ 2e2e4 │ │ │ │ - vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ + vldr s8, [pc, #872] @ 30408 │ │ │ │ + vldr s5, [pc, #872] @ 3040c │ │ │ │ add.w r6, r0, ip │ │ │ │ add.w r5, r1, ip │ │ │ │ vldr s10, [r3, #-16] │ │ │ │ add.w sl, r6, lr │ │ │ │ - vldr s9, [r3, #-12] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w fp, sl, ip │ │ │ │ + cmp r7, r4 │ │ │ │ vldr s1, [r6] │ │ │ │ add.w r8, fp, r2 │ │ │ │ - vldr s15, [r3, #-8] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s12, [r3, #-4] │ │ │ │ - cmp r7, r4 │ │ │ │ - vldr s0, [r5] │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldr s9, [r3, #-28] @ 0xffffffe4 │ │ │ │ + vldr s15, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s12, [r3, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s16, s1, s10 │ │ │ │ + vldr s0, [r5] │ │ │ │ vmul.f32 s1, s1, s9 │ │ │ │ + add r5, lr │ │ │ │ + add.w r9, r5, ip │ │ │ │ vmul.f32 s3, s15, s9 │ │ │ │ + vmul.f32 s13, s15, s10 │ │ │ │ vmul.f32 s11, s12, s9 │ │ │ │ - add r5, lr │ │ │ │ + vmul.f32 s14, s12, s10 │ │ │ │ vmla.f32 s16, s0, s9 │ │ │ │ vldr s9, [sl] │ │ │ │ - vmul.f32 s13, s15, s10 │ │ │ │ - vmul.f32 s14, s12, s10 │ │ │ │ vnmls.f32 s1, s0, s10 │ │ │ │ vldr s10, [r5] │ │ │ │ - vmul.f32 s0, s9, s15 │ │ │ │ - vmul.f32 s9, s9, s12 │ │ │ │ - add.w r9, r5, ip │ │ │ │ - add.w r3, r3, #16 │ │ │ │ vsub.f32 s4, s13, s11 │ │ │ │ vsub.f32 s2, s14, s3 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ + vadd.f32 s11, s11, s13 │ │ │ │ + vldr s13, [r0] │ │ │ │ + vmul.f32 s0, s9, s15 │ │ │ │ + vmul.f32 s9, s9, s12 │ │ │ │ + vldr s3, [r1] │ │ │ │ vmla.f32 s0, s10, s12 │ │ │ │ vldr s12, [fp] │ │ │ │ vnmls.f32 s9, s10, s15 │ │ │ │ vldr s10, [r9] │ │ │ │ - vadd.f32 s11, s11, s13 │ │ │ │ - vldr s13, [r0] │ │ │ │ vmul.f32 s15, s12, s4 │ │ │ │ vmul.f32 s12, s12, s14 │ │ │ │ vmla.f32 s15, s10, s14 │ │ │ │ vldr s14, [r8] │ │ │ │ add.w r8, r9, r2 │ │ │ │ - vldr s3, [r1] │ │ │ │ vnmls.f32 s12, s10, s4 │ │ │ │ - vmul.f32 s10, s14, s11 │ │ │ │ vldr s4, [r8] │ │ │ │ + vmul.f32 s10, s14, s11 │ │ │ │ vmul.f32 s14, s14, s2 │ │ │ │ vmla.f32 s10, s4, s2 │ │ │ │ vnmls.f32 s14, s4, s11 │ │ │ │ vsub.f32 s4, s16, s15 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vsub.f32 s11, s1, s12 │ │ │ │ vadd.f32 s12, s12, s1 │ │ │ │ @@ -38313,87 +39272,92 @@ │ │ │ │ vsub.f32 s14, s12, s14 │ │ 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(adr r2, 2e970 ) │ │ │ │ - movs r4, r1 │ │ │ │ - udiv pc, r3, pc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r0 │ │ │ │ - mov fp, r1 │ │ │ │ + movs r1, #24 │ │ │ │ + movs r5, r1 │ │ │ │ + @ instruction: 0xfb6bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r0 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #244 @ 0xf4 │ │ │ │ - ldr r1, [pc, #56] @ (2e79c ) │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r0, [sp, #348] @ 0x15c │ │ │ │ - add r1, pc │ │ │ │ - ldr r3, [sp, #344] @ 0x158 │ │ │ │ + sub sp, #252 @ 0xfc │ │ │ │ + ldrd r3, r0, [sp, #352] @ 0x160 │ │ │ │ + ldr r1, [pc, #52] @ (30920 ) │ │ │ │ cmp r3, r0 │ │ │ │ - bge.w 2f1a0 │ │ │ │ - ldr r0, [sp, #352] @ 0x160 │ │ │ │ - adds r3, #1 │ │ │ │ - vldr s17, [pc, #28] @ 2e794 │ │ │ │ - add.w r9, r2, r3, lsl #5 │ │ │ │ - vldr s31, [pc, #24] @ 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r6, sl, r2 │ │ │ │ - add.w r7, fp, r2 │ │ │ │ - vmul.f32 s24, s10, s20 │ │ │ │ - vmul.f32 s10, s10, s23 │ │ │ │ - vmla.f32 s24, s16, s23 │ │ │ │ - add.w r1, sl, r0 │ │ │ │ - add r0, fp │ │ │ │ - lsls r2, r4, #4 │ │ │ │ - str r1, [sp, #76] @ 0x4c │ │ │ │ - vnmls.f32 s10, s16, s20 │ │ │ │ - vldr s16, [r7] │ │ │ │ - str r7, [sp, #72] @ 0x48 │ │ │ │ - str r6, [sp, #68] @ 0x44 │ │ │ │ - vadd.f32 s20, s3, s24 │ │ │ │ - vsub.f32 s3, s3, s24 │ │ │ │ - vldr s24, [r6] │ │ │ │ - vadd.f32 s23, s13, s10 │ │ │ │ - vsub.f32 s13, s13, s10 │ │ │ │ - vmul.f32 s10, s5, s16 │ │ │ │ - vmul.f32 s5, s5, s24 │ │ │ │ - vmla.f32 s10, s1, s24 │ │ │ │ - vldr s24, [r1] │ │ │ │ - add.w r1, sl, r2 │ │ │ │ - add r2, fp │ │ │ │ - vsub.f32 s27, s22, s23 │ │ │ │ - vadd.f32 s23, s22, s23 │ │ │ │ - vnmls.f32 s5, s1, s16 │ │ │ │ - vldr s1, [r0] │ │ │ │ - adds r7, r2, r3 │ │ │ │ - adds r6, r1, r3 │ │ │ │ - vmul.f32 s16, s9, s1 │ │ │ │ - vmul.f32 s9, s9, s24 │ │ │ │ - vmla.f32 s16, s2, s24 │ │ │ │ - vnmls.f32 s9, s2, s1 │ │ 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[r4] │ │ │ │ - str r4, [sp, #16] │ │ │ │ - adds r1, r7, r2 │ │ │ │ - add.w r0, r8, r2 │ │ │ │ - vmul.f32 s0, s4, s26 │ │ │ │ - vmul.f32 s4, s4, s29 │ │ │ │ - vmla.f32 s0, s19, s29 │ │ │ │ - adds r4, r0, r3 │ │ │ │ - vldr s30, [r1] │ │ │ │ - adds r5, r1, r3 │ │ │ │ - vldr s29, [r0] │ │ │ │ - movs r2, #12 │ │ │ │ - vnmls.f32 s4, s19, s26 │ │ │ │ - str r5, [sp, #28] │ │ │ │ - str r4, [sp, #32] │ │ │ │ - vmul.f32 s19, s6, s29 │ │ │ │ - vmul.f32 s6, s6, s30 │ │ │ │ - vmla.f32 s19, s22, s30 │ │ │ │ - vldr s30, [r5] │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - str r1, [sp, #20] │ │ │ │ + mov.w r1, r2, lsl #4 │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ + add.w r5, r7, r1 │ │ │ │ + add r1, r8 │ │ │ │ + vmul.f32 s20, s3, s25 │ │ │ │ + strd r5, r1, [sp, #8] │ │ │ │ + vmul.f32 s3, s3, s26 │ │ │ │ + vmla.f32 s20, s2, s26 │ │ │ │ + vldr s26, [r5] │ │ │ │ + add.w r5, r9, r9, lsl #1 │ │ │ │ + vnmls.f32 s3, s2, s25 │ │ │ │ + vldr s25, [r1] │ │ │ │ + add.w r1, r7, r2 │ │ │ │ + add r2, r8 │ │ │ │ + add.w r0, r1, r3 │ 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s25, s29 │ │ │ │ - vadd.f32 s25, s23, s0 │ │ │ │ - vsub.f32 s0, s23, s0 │ │ │ │ - str r1, [sp, #44] @ 0x2c │ │ │ │ - str r5, [sp, #40] @ 0x28 │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - vadd.f32 s29, s19, s22 │ │ │ │ - vsub.f32 s19, s19, s22 │ │ │ │ - vsub.f32 s30, s25, s29 │ │ │ │ - vadd.f32 s29, s25, s29 │ │ │ │ - vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ - vmul.f32 s22, s19, s24 │ │ │ │ - vmla.f32 s22, s0, s28 │ │ │ │ - vmul.f32 s0, s0, s24 │ │ │ │ - vmul.f32 s30, s30, s31 │ │ │ │ - vnmls.f32 s0, s19, s28 │ │ │ │ - vstr s30, [sp, #164] @ 0xa4 │ │ │ │ - vadd.f32 s30, s6, s2 │ │ │ │ - vstr s22, [sp, #264] @ 0x108 │ │ │ │ - vsub.f32 s30, s26, s30 │ │ │ │ - vstr s0, [sp, #268] @ 0x10c │ │ │ │ - vmul.f32 s30, s30, s31 │ │ │ │ - vstr s30, [sp, #168] @ 0xa8 │ │ │ │ - vldr s30, [r7] │ │ │ │ - vmls.f32 s30, s29, s25 │ │ │ │ - vstr s30, [sp, #172] @ 0xac │ │ │ │ - vadd.f32 s30, s6, s2 │ │ │ │ - vsub.f32 s6, s6, s2 │ │ │ │ - vadd.f32 s26, s26, s30 │ │ │ │ - vldr s30, [sp, #160] @ 0xa0 │ │ │ │ - vmul.f32 s2, s6, s24 │ │ │ │ - vmls.f32 s30, s26, s25 │ │ │ │ - vmov.f32 s1, s2 │ │ │ │ - vldr s2, [r4] │ │ │ │ - vmla.f32 s1, s4, s28 │ │ │ │ - vmul.f32 s4, s4, s24 │ │ │ │ - vnmls.f32 s4, s6, s28 │ │ │ │ - vldr s6, [r5] │ │ │ │ - vstr s30, [sp, #176] @ 0xb0 │ │ │ │ - vstr s1, [sp, #272] @ 0x110 │ │ │ │ - vstr s4, [sp, #276] @ 0x114 │ │ │ │ - vmul.f32 s4, s9, s6 │ │ │ │ - vmul.f32 s9, s9, s2 │ │ │ │ - vmla.f32 s4, s17, s2 │ │ │ │ - vldr s2, [r1] │ │ │ │ - adds r1, r7, r2 │ │ │ │ - str r0, [sp, #48] @ 0x30 │ │ │ │ - adds r5, r1, r3 │ │ │ │ - vldr s19, [sp, #72] @ 0x48 │ │ │ │ - vnmls.f32 s9, s17, s6 │ │ │ │ - vldr s6, [r0] │ │ │ │ - add.w r0, r8, r2 │ │ │ │ - vldr s17, [sp, #52] @ 0x34 │ │ │ │ - vldr s1, [r1] │ │ │ │ - adds r4, r0, r3 │ │ │ │ - vmul.f32 s0, s8, s6 │ │ │ │ - vmul.f32 s8, s8, s2 │ │ │ │ - vmla.f32 s0, s18, s2 │ │ │ │ - movs r2, #52 @ 0x34 │ │ │ │ - vldr s2, [r4] │ │ │ │ - vldr s22, [r5] │ │ │ │ - vnmls.f32 s8, s18, s6 │ │ │ │ - vldr s6, [r0] │ │ │ │ - mul.w r2, r2, r9 │ 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vadd.f32 s9, s9, s16 │ │ │ │ - vsub.f32 s18, s14, s20 │ │ │ │ - vadd.f32 s14, s14, s20 │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - str r5, [sp, #108] @ 0x6c │ │ │ │ - vsub.f32 s2, s1, s19 │ │ │ │ - add.w lr, r7, r2 │ │ │ │ - vadd.f32 s19, s19, s1 │ │ │ │ - add r2, r8 │ │ │ │ - str r1, [sp, #112] @ 0x70 │ │ │ │ - vsub.f32 s22, s3, s8 │ │ │ │ - vadd.f32 s8, s8, s3 │ │ │ │ - vadd.f32 s21, s9, s19 │ │ │ │ - vsub.f32 s9, s9, s19 │ │ │ │ - vmul.f32 s20, s22, s24 │ │ │ │ - vadd.f32 s3, s14, s8 │ │ │ │ - vadd.f32 s16, s4, s21 │ │ │ │ - vmls.f32 s4, s21, s25 │ │ │ │ - vmla.f32 s20, s18, s28 │ │ │ │ - vmul.f32 s9, s9, s31 │ │ │ │ - vmul.f32 s18, s18, s24 │ │ │ │ - vsub.f32 s14, s14, s8 │ │ │ │ - vadd.f32 s1, s13, s3 │ │ │ │ - vmls.f32 s13, s3, s25 │ │ │ │ - vnmls.f32 s18, s22, s28 │ │ │ │ - vmul.f32 s14, s14, s31 │ │ │ │ - vadd.f32 s19, s9, s4 │ │ │ │ - vsub.f32 s4, s4, s9 │ │ │ │ - vmul.f32 s9, s17, s24 │ │ │ │ - vadd.f32 s8, s14, s13 │ │ │ │ - vsub.f32 s13, s13, s14 │ │ │ │ - vadd.f32 s21, s20, s19 │ │ │ │ - vsub.f32 s23, s19, s20 │ │ │ │ - vnmls.f32 s9, s2, s28 │ │ │ │ - vadd.f32 s22, s18, s4 │ │ │ │ - vstr s21, [sp, #204] @ 0xcc │ │ │ │ - vsub.f32 s21, s4, s18 │ │ │ │ - vmul.f32 s4, s2, s24 │ │ │ │ - vstr s23, [sp, #212] @ 0xd4 │ │ │ │ - vmla.f32 s4, s17, s28 │ │ │ │ - vstr s22, [sp, #208] @ 0xd0 │ │ │ │ - vstr s21, [sp, #216] @ 0xd8 │ │ │ │ - vsub.f32 s14, s8, s4 │ │ │ │ - vadd.f32 s22, s4, s8 │ │ │ │ - vstr s14, [sp, #220] @ 0xdc │ │ │ │ - vsub.f32 s14, s13, s9 │ │ │ │ - vadd.f32 s13, s9, s13 │ │ │ │ - vldr s9, [r5] │ │ │ │ - vstr s22, [sp, #288] @ 0x120 │ │ │ │ + add.w lr, r8, r0 │ │ │ │ + vmla.f32 s16, s4, s5 │ │ │ │ + vldr s5, [r5] │ │ │ │ + add.w r1, sl, r3 │ │ │ │ add.w r5, lr, r3 │ │ │ │ - vstr s14, [sp, #284] @ 0x11c │ │ │ │ - vstr s13, [sp, #224] @ 0xe0 │ │ │ │ - vldr s14, [r0] │ │ │ │ - vldr s13, [sl] │ │ │ │ - vmul.f32 s8, s11, s14 │ │ │ │ - vmul.f32 s11, s11, s13 │ │ │ │ - vmla.f32 s8, s27, s13 │ │ │ │ - vldr s13, [r1] │ │ │ │ - adds r1, r2, r3 │ │ │ │ - vnmls.f32 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s22, [sp, #260] @ 0x104 │ │ │ │ + vmul.f32 s22, s22, s23 │ │ │ │ + vldr s23, [sp, #268] @ 0x10c │ │ │ │ + vsub.f32 s21, s1, s16 │ │ │ │ vadd.f32 s2, s1, s16 │ │ │ │ + vnmls.f32 s22, s23, s26 │ │ │ │ vadd.f32 s23, s22, s18 │ │ │ │ vsub.f32 s3, s22, s18 │ │ │ │ vadd.f32 s18, s11, s0 │ │ │ │ vmls.f32 s11, s0, s25 │ │ │ │ vadd.f32 s16, s21, s23 │ │ │ │ vsub.f32 s1, s21, s23 │ │ │ │ - vstr s18, [ip] │ │ │ │ + vstr s18, [r5] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s18, s10, s16 │ │ │ │ vmls.f32 s10, s16, s25 │ │ │ │ vmul.f32 s1, s1, s31 │ │ │ │ - vstr s18, [r1] │ │ │ │ + vstr s18, [r2] │ │ │ │ vadd.f32 s18, s15, s17 │ │ │ │ vmls.f32 s15, s17, s25 │ │ │ │ - ldr r1, [sp, #52] @ 0x34 │ │ │ │ - vstr s18, [r4] │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + vstr s18, [r2] │ │ │ │ vadd.f32 s18, s14, s5 │ │ │ │ - ldr r4, [sp, #148] @ 0x94 │ │ │ │ vmls.f32 s14, s5, s25 │ │ │ │ - vstr s18, [r2] │ │ │ │ + ldr r2, [sp, #144] @ 0x90 │ │ │ │ + vstr s18, [r5] │ │ │ │ vmul.f32 s18, s3, s24 │ │ │ │ + ldr r5, [sp, #56] @ 0x38 │ │ │ │ vmla.f32 s18, s2, s28 │ │ │ │ vmul.f32 s2, s2, s24 │ │ │ │ - ldr r2, [sp, #144] @ 0x90 │ │ │ │ vnmls.f32 s2, s3, s28 │ │ │ │ vadd.f32 s3, s6, s11 │ │ │ │ vsub.f32 s11, s11, s6 │ │ │ │ vsub.f32 s6, s3, s18 │ │ │ │ vadd.f32 s18, s18, s3 │ │ │ │ - vstr s6, [r4] │ │ │ │ + vstr s6, [r2] │ │ │ │ vadd.f32 s6, s2, s11 │ │ │ │ vsub.f32 s11, s11, s2 │ │ │ │ - vstr s6, [r2] │ │ │ │ - ldr r2, [sp, #136] @ 0x88 │ │ │ │ - vstr s18, [r2] │ │ │ │ - ldr r2, [sp, #156] @ 0x9c │ │ │ │ + ldr r2, [sp, #152] @ 0x98 │ │ │ │ + vstr s6, [r4] │ │ │ │ + ldr r4, [sp, #132] @ 0x84 │ │ │ │ + vstr s18, [r4] │ │ │ │ vstr s11, [r2] │ │ │ │ vmul.f32 s11, s8, s24 │ │ │ │ + ldr r4, [sp, #136] @ 0x88 │ │ │ │ vmla.f32 s11, s13, s28 │ │ │ │ vmul.f32 s13, s13, s24 │ │ │ │ - ldr r2, [sp, #140] @ 0x8c │ │ │ │ vnmls.f32 s13, s8, s28 │ │ │ │ vadd.f32 s8, s1, s10 │ │ │ │ vsub.f32 s10, s10, s1 │ │ │ │ vsub.f32 s6, s8, s11 │ │ │ │ vadd.f32 s11, s11, s8 │ │ │ │ - vstr s6, [r2] │ │ │ │ + vstr s6, [r4] │ │ │ │ vsub.f32 s6, s10, s13 │ │ │ │ - ldr r2, [sp, #152] @ 0x98 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vstr s6, [r5] │ │ │ │ - vstr s11, [r2] │ │ │ │ + ldr r4, [sp, #148] @ 0x94 │ │ │ │ + vstr s6, [r0] │ │ │ │ + vstr s11, [r4] │ │ │ │ vadd.f32 s11, s20, s15 │ │ │ │ + vsub.f32 s15, s15, s20 │ │ │ │ vstr s13, [r3] │ │ │ │ vmul.f32 s13, s9, s24 │ │ │ │ vmla.f32 s13, s12, s28 │ │ │ │ vmul.f32 s12, s12, s24 │ │ │ │ - ldr r5, [sp, #60] @ 0x3c │ │ │ │ - vsub.f32 s15, s15, s20 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ vnmls.f32 s12, s9, s28 │ │ │ │ vsub.f32 s10, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vstr s10, [r5] │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ - ldr r5, [sp, #68] @ 0x44 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vstr s10, [r1] │ │ │ │ - ldr r1, [sp, #44] @ 0x2c │ │ │ │ - vstr s13, [r1] │ │ │ │ + ldrd r3, r0, [sp, #44] @ 0x2c │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + ldr r1, [sp, #52] @ 0x34 │ │ │ │ + vstr s10, [r0] │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ + vstr s13, [r2] │ │ │ │ vadd.f32 s13, s4, s14 │ │ │ │ + vsub.f32 s14, s14, s4 │ │ │ │ + ldr r0, [sp, #60] @ 0x3c │ │ │ │ + ldr r2, [sp, #420] @ 0x1a4 │ │ │ │ vstr s15, [r5] │ │ │ │ vmul.f32 s15, s7, s24 │ │ │ │ vmla.f32 s15, s19, s28 │ │ │ │ vmul.f32 s19, s19, s24 │ │ │ │ - vsub.f32 s14, s14, s4 │ │ │ │ vnmls.f32 s19, s7, s28 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s14, s19 │ │ │ │ - ldr r0, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s19, s19, s14 │ │ │ │ - ldr r3, [sp, #296] @ 0x128 │ │ │ │ - ldr r4, [sp, #64] @ 0x40 │ │ │ │ + ldr r3, [sp, #304] @ 0x130 │ │ │ │ add r7, r3 │ │ │ │ add r8, r3 │ │ │ │ - vstr s12, [r0] │ │ │ │ - ldr r3, [sp, #300] @ 0x12c │ │ │ │ - ldr r0, [sp, #72] @ 0x48 │ │ │ │ - ldr r2, [sp, #412] @ 0x19c │ │ │ │ + ldr r3, [sp, #308] @ 0x134 │ │ │ │ + vstr s12, [r1] │ │ │ │ + ldr r1, [sp, #68] @ 0x44 │ │ │ │ + vstr s15, [r0] │ │ │ │ eor.w r9, r9, r3 │ │ │ │ - ldr r3, [sp, #292] @ 0x124 │ │ │ │ - vstr s15, [r4] │ │ │ │ + ldr r3, [sp, #300] @ 0x12c │ │ │ │ + vstr s19, [r1] │ │ │ │ cmp r2, r3 │ │ │ │ - vstr s19, [r0] │ │ │ │ - bne.w 2f218 │ │ │ │ - add sp, #308 @ 0x134 │ │ │ │ + bne.w 313f0 │ │ │ │ + add sp, #316 @ 0x13c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00030250 : │ │ │ │ - ldr r2, [pc, #8] @ (3025c ) │ │ │ │ - ldr r1, [pc, #12] @ (30260 ) │ │ │ │ +00032488 : │ │ │ │ + ldr r2, [pc, #8] @ (32494 ) │ │ │ │ + ldr r1, [pc, #12] @ (32498 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fa78 │ │ │ │ - strh r0, [r7, #62] @ 0x3e │ │ │ │ - movs r4, r1 │ │ │ │ - vrsqrts.f32 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r7, [sp, #44] @ 0x2c │ │ │ │ + lsls r0, r0, #23 │ │ │ │ + movs r5, r1 │ │ │ │ + mrc 15, 7, APSR_nzcv, cr3, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r5, r4, [sp, #36] @ 0x24 │ │ │ │ - cmp r4, r7 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr r7, [sp, #44] @ 0x2c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ add.w r2, r2, r4, lsl #3 │ │ │ │ - bge.n 3033a │ │ │ │ - lsls r6, r3, #2 │ │ │ │ + cmp r4, r7 │ │ │ │ + bge.n 32588 │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ add r3, r5 │ │ │ │ - mov.w r8, r5, lsl #2 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ + mov.w r8, r5, lsl #2 │ │ │ │ cmp r3, #1 │ │ │ │ ittt eq │ │ │ │ addeq r2, #8 │ │ │ │ addeq.w lr, r0, r6 │ │ │ │ addeq r3, r1, r6 │ │ │ │ - bne.n 3033e │ │ │ │ + bne.n 3259e │ │ │ │ add.w r6, r0, r8 │ │ │ │ add.w sl, r0, ip │ │ │ │ + vldr s4, [r0] │ │ │ │ add.w r5, r1, r8 │ │ │ │ add.w r9, r1, ip │ │ │ │ - vldr s4, [r0] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s11, [lr] │ │ │ │ - adds r2, #8 │ │ │ │ vldr s5, [r1] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ cmp r7, r4 │ │ │ │ vldr s12, [r3] │ │ │ │ - vldr s6, [r6] │ │ │ │ - vsub.f32 s15, s4, s11 │ │ │ │ - vldr s13, [sl] │ │ │ │ - vadd.f32 s11, s11, s4 │ │ │ │ vldr s7, [r5] │ │ │ │ - vsub.f32 s10, s5, s12 │ │ │ │ + vldr s6, [r6] │ │ │ │ vldr s14, [r9] │ │ │ │ + vsub.f32 s10, s5, s12 │ │ │ │ vadd.f32 s12, s12, s5 │ │ │ │ + vldr s13, [sl] │ │ │ │ + vldr s11, [lr] │ │ │ │ + vsub.f32 s9, s7, s14 │ │ │ │ + vadd.f32 s14, s14, s7 │ │ │ │ vsub.f32 s8, s6, s13 │ │ │ │ vadd.f32 s13, s13, s6 │ │ │ │ + vsub.f32 s15, s4, s11 │ │ │ │ + vadd.f32 s11, s11, s4 │ │ │ │ vstmia r0!, {s11} │ │ │ │ - vsub.f32 s9, s7, s14 │ │ │ │ - vadd.f32 s14, s14, s7 │ │ │ │ vstmia r1!, {s12} │ │ │ │ vstmia lr!, {s13} │ │ │ │ vstmia r3!, {s14} │ │ │ │ vldr s12, [r2, #-16] │ │ │ │ vldr s14, [r2, #-12] │ │ │ │ vmul.f32 s13, s12, s8 │ │ │ │ vmla.f32 s13, s14, s9 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ vnmls.f32 s14, s12, s9 │ │ │ │ vstr s13, [sl] │ │ │ │ vstr s14, [r9] │ │ │ │ - vldr s12, [r2, #-12] │ │ │ │ vldr s13, [r2, #-16] │ │ │ │ + vldr s12, [r2, #-12] │ │ │ │ vmul.f32 s14, s10, s12 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ vnmls.f32 s15, s10, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 30292 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r5, r3, #2 │ │ │ │ - adds r2, #8 │ │ │ │ + bne.n 324dc │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ add.w lr, r0, r6 │ │ │ │ - adds r3, r1, r6 │ │ │ │ + add.w r3, r1, r6 │ │ │ │ add.w r9, r0, r8 │ │ │ │ add.w fp, r0, ip │ │ │ │ + vldr s10, [r0] │ │ │ │ add.w r6, r1, r8 │ │ │ │ add.w sl, r1, ip │ │ │ │ - vldr s10, [r0] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s4, [lr] │ │ │ │ - adds r2, #8 │ │ │ │ vldr s11, [r1] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ cmp r7, r4 │ │ │ │ vldr s5, [r3] │ │ │ │ - vldr s12, [r9] │ │ │ │ - vsub.f32 s15, s10, s4 │ │ │ │ - vldr s6, [fp] │ │ │ │ - vadd.f32 s10, s10, s4 │ │ │ │ + vldr s4, [lr] │ │ │ │ vldr s13, [r6] │ │ │ │ + vldr s12, [r9] │ │ │ │ vsub.f32 s9, s11, s5 │ │ │ │ - vldr s7, [sl] │ │ │ │ vadd.f32 s11, s11, s5 │ │ │ │ - vsub.f32 s14, s12, s6 │ │ │ │ - vadd.f32 s12, s12, s6 │ │ │ │ - vstr s10, [r0] │ │ │ │ - add r0, r5 │ │ │ │ + vldr s7, [sl] │ │ │ │ + vsub.f32 s15, s10, s4 │ │ │ │ + vadd.f32 s10, s10, s4 │ │ │ │ + vldr s6, [fp] │ │ │ │ vsub.f32 s8, s13, s7 │ │ │ │ vadd.f32 s13, s13, s7 │ │ │ │ + vstr s10, [r0] │ │ │ │ vstr s11, [r1] │ │ │ │ + add r0, r5 │ │ │ │ add r1, r5 │ │ │ │ + vsub.f32 s14, s12, s6 │ │ │ │ + vadd.f32 s12, s12, s6 │ │ │ │ vstr s12, [lr] │ │ │ │ add lr, r5 │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, r5 │ │ │ │ - vldr s11, [r2, #-12] │ │ │ │ vldr s12, [r2, #-16] │ │ │ │ + vldr s11, [r2, #-12] │ │ │ │ vmul.f32 s13, s8, s11 │ │ │ │ vmla.f32 s13, s14, s12 │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ vnmls.f32 s14, s8, s12 │ │ │ │ vstr s13, [fp] │ │ │ │ vstr s14, [sl] │ │ │ │ - vldr s12, [r2, #-12] │ │ │ │ vldr s13, [r2, #-16] │ │ │ │ + vldr s12, [r2, #-12] │ │ │ │ vmul.f32 s14, s9, s12 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ vnmls.f32 s15, s9, s13 │ │ │ │ vstr s14, [r9] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 30348 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 325ae │ │ │ │ + b.n 32588 │ │ │ │ │ │ │ │ -000303fc : │ │ │ │ - ldr r2, [pc, #8] @ (30408 ) │ │ │ │ - ldr r1, [pc, #12] @ (3040c ) │ │ │ │ +00032664 : │ │ │ │ + ldr r2, [pc, #8] @ (32670 ) │ │ │ │ + ldr r1, [pc, #12] @ (32674 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f5b0 │ │ │ │ - strh r4, [r1, #52] @ 0x34 │ │ │ │ - movs r4, r1 │ │ │ │ - mrc2 15, 2, pc, cr15, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r1 │ │ │ │ + lsls r4, r4, #16 │ │ │ │ + movs r5, r1 │ │ │ │ + mcr2 15, 1, pc, cr15, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r1 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #148 @ 0x94 │ │ │ │ - ldrd r1, r5, [sp, #248] @ 0xf8 │ │ │ │ + ldrd r1, r7, [sp, #248] @ 0xf8 │ │ │ │ ldr r0, [sp, #256] @ 0x100 │ │ │ │ - cmp r5, r0 │ │ │ │ - bge.w 308c0 │ │ │ │ - lsls r7, r3, #1 │ │ │ │ - lsls r0, r3, #2 │ │ │ │ - str r0, [sp, #120] @ 0x78 │ │ │ │ - adds r0, r7, r1 │ │ │ │ + cmp r7, r0 │ │ │ │ + bge.w 32b64 │ │ │ │ + mov.w r0, r3, lsl #2 │ │ │ │ + mov.w r5, r3, lsl #1 │ │ │ │ mov.w lr, r1, lsl #3 │ │ │ │ + str r0, [sp, #120] @ 0x78 │ │ │ │ + add.w r0, r5, r1 │ │ │ │ mov.w r8, r1, lsl #2 │ │ │ │ - lsls r4, r0, #2 │ │ │ │ - subs r0, r0, r3 │ │ │ │ - str r4, [sp, #124] @ 0x7c │ │ │ │ + mov.w r4, r0, lsl #2 │ │ │ │ + sub.w r0, r0, r3 │ │ │ │ add.w ip, r0, r1 │ │ │ │ - lsls r4, r0, #2 │ │ │ │ - str r4, [sp, #68] @ 0x44 │ │ │ │ - adds r4, r7, r0 │ │ │ │ mov.w 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s31 │ │ │ │ + vmla.f32 s3, s30, s29 │ │ │ │ vstr s21, [r3] │ │ │ │ add r3, r0 │ │ │ │ vstr s3, [r2] │ │ │ │ add r2, r0 │ │ │ │ - vldr s21, [r4, #-36] @ 0xffffffdc │ │ │ │ vldr s20, [r4, #-40] @ 0xffffffd8 │ │ │ │ + vldr s21, [r4, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s3, s4, s21 │ │ │ │ vmla.f32 s3, s9, s20 │ │ │ │ vmul.f32 s9, s9, s21 │ │ │ │ vnmls.f32 s9, s4, s20 │ │ │ │ vstr s3, [r9] │ │ │ │ vstr s9, [lr] │ │ │ │ - vldr s4, [r4, #-44] @ 0xffffffd4 │ │ │ │ vldr s3, [r4, #-48] @ 0xffffffd0 │ │ │ │ + vldr s4, [r4, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s9, s13, s4 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ - vmla.f32 s13, s5, s4 │ │ │ │ vnmls.f32 s9, s5, s3 │ │ │ │ + vmla.f32 s13, s5, s4 │ │ │ │ vstr s9, [r3] │ │ │ │ add r3, r8 │ │ │ │ vstr s13, [r2] │ │ │ │ add r2, r8 │ │ │ │ vldr s9, [r4, #-40] @ 0xffffffd8 │ │ │ │ vldr s5, [r4, #-36] @ 0xffffffdc │ │ │ │ ldr r0, [sp, #24] │ │ │ │ @@ -41099,1337 +42078,1319 @@ │ │ │ │ vmla.f32 s13, s10, s9 │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ vnmls.f32 s10, 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[r1] │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ vstr s12, [r1] │ │ │ │ vldr s12, [r4, #-32] @ 0xffffffe0 │ │ │ │ vldr s13, [r4, #-28] @ 0xffffffe4 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ ldr r0, [sp, #8] │ │ │ │ + vldr s10, [sp, #96] @ 0x60 │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ - vmla.f32 s15, s2, s13 │ │ │ │ - vldr s10, [sp, #96] @ 0x60 │ │ │ │ vldr s7, [sp, #108] @ 0x6c │ │ │ │ - vldr s9, [sp, #100] @ 0x64 │ │ │ │ + ldrd r2, r1, [sp, #16] │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ vnmls.f32 s14, s2, s12 │ │ │ │ + vmla.f32 s15, s2, s13 │ │ │ │ + vldr s9, [sp, #100] @ 0x64 │ │ │ │ vldr s8, [sp, #104] @ 0x68 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s12, s9, s8 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ vstr s14, [r0] │ │ │ │ vstr s15, [r2] │ │ │ │ vadd.f32 s15, s10, s7 │ │ │ │ - vldr s13, [r4, #-44] @ 0xffffffd4 │ │ │ │ vldr s11, [r4, #-48] @ 0xffffffd0 │ │ │ │ + vldr s13, [r4, #-44] @ 0xffffffd4 │ │ │ │ ldr r2, [sp, #256] @ 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r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -000308cc : │ │ │ │ - ldr r2, [pc, #8] @ (308d8 ) │ │ │ │ - ldr r1, [pc, #12] @ (308dc ) │ │ │ │ +00032b80 : │ │ │ │ + ldr r2, [pc, #8] @ (32b8c ) │ │ │ │ + ldr r1, [pc, #12] @ (32b90 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f5b0 │ │ │ │ - strh r4, [r7, #14] │ │ │ │ - movs r4, r1 │ │ │ │ - @ instruction: 0xfb3bffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r0 │ │ │ │ + vhadd.u8 d16, d8, d12 │ │ │ │ + @ instruction: 0xfaefffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ subw sp, sp, #1068 @ 0x42c │ │ │ │ - ldr.w r1, [sp, #1172] @ 0x494 │ │ │ │ - ldr.w r0, [sp, #1176] @ 0x498 │ │ │ │ + ldr.w r3, [sp, #1172] @ 0x494 │ │ │ │ str r2, [sp, #44] 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r0, r1, r7 │ │ │ │ - str r1, [sp, #12] │ │ │ │ - movs r1, #24 │ │ │ │ - add.w r8, r0, r2 │ │ │ │ - str r5, [sp, #852] @ 0x354 │ │ │ │ - mov r5, r0 │ │ │ │ - movs r0, #6 │ │ │ │ - str r6, [sp, #16] │ │ │ │ - mov r6, r7 │ │ │ │ - mov.w r7, r8, lsl #2 │ │ │ │ - str r7, [sp, #856] @ 0x358 │ │ │ │ - mul.w r7, r1, r2 │ │ │ │ + mov.w ip, r2, lsl #2 │ │ │ │ + strd r0, r3, [sp, #836] @ 0x344 │ │ │ │ + add.w r3, r4, r5 │ │ │ │ + str r1, [sp, #844] @ 0x34c │ │ │ │ + add.w r1, r3, r2 │ │ │ │ + mov.w r6, r1, lsl #2 │ │ │ │ + sub.w r1, r0, r5 │ │ │ │ str r4, [sp, #832] @ 0x340 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + add r1, r2 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ + str r6, [sp, #848] @ 0x350 │ │ │ │ + mov.w r6, r1, lsl #2 │ │ │ │ + mov.w r1, r5, lsl #1 │ │ │ │ + str r1, [sp, #16] │ │ │ │ + add r1, r5 │ │ │ │ + add.w r8, r1, r2 │ │ │ │ + str r6, [sp, #852] @ 0x354 │ │ │ │ + mov.w r6, r8, lsl #2 │ │ │ │ + str r1, [sp, #8] │ │ │ │ + str r6, [sp, #856] @ 0x358 │ │ │ │ + mov.w r6, r2, lsl #1 │ │ │ │ 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lsls r3, r1, #2 │ │ │ │ - str r3, [sp, #556] @ 0x22c │ │ │ │ - movs r3, #20 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - add r0, r5 │ │ │ │ - mul.w r2, r3, r2 │ │ │ │ - lsls r3, r0, #2 │ │ │ │ - subs r0, r0, r1 │ │ │ │ - str.w r3, [sp, #1028] @ 0x404 │ │ │ │ - lsls r3, r0, #2 │ │ │ │ - str.w r3, [sp, #1032] @ 0x408 │ │ │ │ - add.w r3, r7, lr │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str.w r3, [sp, #1036] @ 0x40c │ │ │ │ - ldr.w r3, [sp, #1180] @ 0x49c │ │ │ │ - ldr.w r4, [sp, #1172] @ 0x494 │ │ │ │ - ldr r5, [sp, #48] @ 0x30 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str.w r3, [sp, #1040] @ 0x410 │ │ │ │ - ldr.w r3, [sp, #1172] @ 0x494 │ │ │ │ - ldr r0, [sp, #836] @ 0x344 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #828] @ 0x33c │ │ │ │ - movs r3, #56 @ 0x38 │ │ │ │ - ldr r1, [sp, #840] @ 0x348 │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ + mov.w r1, r4, lsl #2 │ │ │ │ + sub.w r4, r4, r3 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + strd r1, r4, [sp, #996] @ 0x3e4 │ │ │ │ + add r3, r6 │ │ │ │ + mov.w r4, r3, lsl #2 │ │ │ │ + str r4, [sp, #1004] @ 0x3ec │ │ │ │ + ldr.w r4, [sp, #1180] @ 0x49c │ │ │ │ strd r9, fp, [sp] │ │ │ │ - mla r3, r4, r3, r3 │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ - negs r7, r7 │ │ │ │ - str.w sl, [sp, #8] │ │ │ │ - add r4, r3 │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ + ldr r0, [sp, #836] @ 0x344 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + rsb r7, r7, #0 │ │ │ │ + str r4, [sp, #1008] @ 0x3f0 │ │ │ │ + rsb r0, r0, #0 │ │ │ │ + ldr.w r4, [sp, #1172] @ 0x494 │ │ │ │ + strd sl, r0, [sp, #8] │ │ │ │ str r7, [sp, #16] │ │ │ │ - negs r3, r0 │ │ │ │ - mov r8, r4 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - negs r3, r5 │ │ │ │ - mov r5, fp │ │ │ │ - str.w r3, [sp, #1048] @ 0x418 │ │ │ │ - negs r3, r1 │ │ │ │ - str.w r3, [sp, #1044] @ 0x414 │ │ │ │ - negs r3, r2 │ │ │ │ + add.w r1, r4, #1 │ │ │ │ + ldr r4, [sp, #44] @ 0x2c │ │ │ │ + rsb r3, r1, r1, lsl #3 │ │ │ │ + str r1, [sp, #828] @ 0x33c │ │ │ │ + ldr r1, [sp, #48] @ 0x30 │ │ │ │ + add.w r8, r4, r3, lsl #3 │ │ │ │ + ldr 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r4, r4, #16 │ │ │ │ add.w sl, r2, r5 │ │ │ │ - ldr r0, [sp, #40] @ 0x28 │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ - adds r4, #16 │ │ │ │ vldr s14, [r2] │ │ │ │ + str r2, [sp, #0] │ │ │ │ add.w r2, lr, r5 │ │ │ │ vldr s9, [sl] │ │ │ │ add.w fp, r2, r5 │ │ │ │ - adds r1, r7, r0 │ │ │ │ - adds r6, r7, r6 │ │ │ │ + add.w r1, r7, r0 │ │ │ │ + add r6, r7 │ │ │ │ + str r2, [sp, #4] │ │ │ │ vldr s8, [r2] │ │ │ │ + add.w r2, r7, r3 │ │ │ │ + strd r6, r1, [sp, #8] │ │ │ │ + vldr s12, [r1] │ │ │ │ vadd.f32 s25, s14, s9 │ │ │ │ vsub.f32 s9, s9, s14 │ │ │ │ vldr s14, [fp] │ │ │ │ - vldr s12, [r1] │ │ │ │ - str r1, [sp, #12] │ │ │ │ + ldr r1, [sp, #36] @ 0x24 │ │ │ │ + vldr s18, [lr] │ │ │ │ vadd.f32 s24, s8, s14 │ │ │ │ vsub.f32 s8, s8, s14 │ │ │ │ vldr s14, [r6] │ │ │ │ - vmul.f32 s9, s9, s6 │ │ │ │ - ldr r1, [sp, #36] @ 0x24 │ │ │ │ - str r6, [sp, #8] │ │ │ │ + add r1, lr │ │ │ │ add.w r6, lr, r3 │ │ │ │ + vmul.f32 s9, s9, s6 │ │ │ │ + vldr s19, [r7] │ │ │ │ + strd r6, r1, [sp, #16] │ │ │ │ + vldr s1, [r6] │ │ │ │ + add r6, r3 │ │ │ │ + vmov.f32 s4, s18 │ │ │ │ vadd.f32 s23, s14, s12 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - add r1, lr │ │ │ │ - str r1, [sp, #20] │ │ │ │ - vldr s1, [r6] │ │ │ │ + vldr s2, [r6] │ │ │ │ + vadd.f32 s18, s18, s24 │ │ │ │ vmul.f32 s8, s8, s6 │ │ │ │ - str r6, [sp, #16] │ │ │ │ - add r6, r3 │ │ │ │ + vldr s16, [r2] │ │ │ │ + vmls.f32 s4, s24, s5 │ │ │ │ + vmov.f32 s15, s19 │ │ │ │ + vadd.f32 s19, s19, s25 │ │ │ │ + vmov.f32 s17, s1 │ │ │ │ vmul.f32 s10, s12, s6 │ │ │ │ vldr s12, [r1] │ │ │ │ add.w r1, lr, r0 │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ - str r1, [sp, #24] │ │ │ │ - vmov.f32 s17, s1 │ │ │ │ - vldr s2, [r6] │ │ │ │ - add.w r8, lr, r0 │ │ │ │ + vmov.f32 s3, s2 │ │ │ │ + vmls.f32 s15, s25, s5 │ │ │ │ vldr s14, [r1] │ │ │ │ + vmov.f32 s13, s16 │ │ │ │ + vadd.f32 s16, s16, s23 │ │ │ │ + strd r1, r6, [sp, #24] │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ ldr r1, [sp, #44] @ 0x2c │ │ │ │ - str r6, [sp, #28] │ │ │ │ - vmov.f32 s3, s2 │ │ │ │ - add.w r6, lr, r1 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - adds r2, r7, r3 │ │ │ │ + vmls.f32 s13, s23, s5 │ │ │ │ vadd.f32 s22, s12, s14 │ │ │ │ - vldr s11, [r8] │ │ │ │ - adds r0, r2, r3 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r6] │ │ │ │ - str r0, [sp, #48] @ 0x30 │ │ │ │ + add.w r8, lr, r0 │ │ │ │ + add.w r0, r2, r3 │ │ │ │ + add.w r6, lr, r1 │ │ │ │ + vldr s11, [r8] │ │ │ │ add.w ip, r7, r1 │ │ │ │ - vldr s18, [lr] │ │ │ │ + str r0, [sp, #48] @ 0x30 │ │ │ │ + vldr s14, [r6] │ │ │ │ vadd.f32 s1, s1, s22 │ │ │ │ + vmls.f32 s17, s22, s5 │ │ │ │ + vldr s26, [ip] │ │ │ │ + vmul.f32 s12, s12, s6 │ │ │ │ vadd.f32 s21, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vldr s11, [r0] │ │ │ │ - vmls.f32 s17, s22, s5 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ - vmov.f32 s4, s18 │ │ │ │ - vldr s19, [r7] │ │ │ │ - vmls.f32 s4, s24, s5 │ │ │ │ + vadd.f32 s2, s2, s21 │ │ │ │ + vmov.f32 s0, s11 │ │ │ │ add.w r9, r7, r0 │ │ │ │ - vldr s16, [r2] │ │ │ │ - vldr s26, [ip] │ │ │ │ - vadd.f32 s18, s18, s24 │ │ │ │ - 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#48] @ 0x30 │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #148] @ 0x94 │ │ │ │ + ldr r2, [sp, #148] @ 0x94 │ │ │ │ vstr s14, [r1] │ │ │ │ vsub.f32 s14, s4, s9 │ │ │ │ - vldr s11, [r4, #-20] @ 0xffffffec │ │ │ │ vldr s12, [r4, #-24] @ 0xffffffe8 │ │ │ │ + vldr s11, [r4, #-20] @ 0xffffffec │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #148] @ 0x94 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ - ldr r6, [sp, #28] │ │ │ │ - vmla.f32 s13, s15, s12 │ │ │ │ - vmul.f32 s15, s15, s11 │ │ │ │ + ldr r1, [sp, #148] @ 0x94 │ │ │ │ add r7, r2 │ │ │ │ add lr, r2 │ │ │ │ - ldrd r1, r2, [sp, #148] @ 0x94 │ │ │ │ - vnmls.f32 s15, s14, s12 │ │ │ │ + ldr r2, [sp, #152] @ 0x98 │ │ │ │ + vmla.f32 s13, s15, s12 │ │ │ │ + vmul.f32 s15, s15, s11 │ │ │ │ cmp r2, r1 │ │ │ │ + vnmls.f32 s15, s14, s12 │ │ │ │ vstr s13, [r0] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.w 326ca │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 34a64 │ │ │ │ + b.n 34a30 │ │ │ │ │ │ │ │ -00032930 : │ │ │ │ - ldr r2, [pc, #8] @ (3293c ) │ │ │ │ - ldr r1, [pc, #12] @ (32940 ) │ │ │ │ +00034ccc : │ │ │ │ + ldr r2, [pc, #8] @ (34cd8 ) │ │ │ │ + ldr r1, [pc, #12] @ (34cdc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f5b0 │ │ │ │ - str r0, [r3, #32] │ │ │ │ + udf #124 @ 0x7c │ │ │ │ movs r4, r1 │ │ │ │ - @ instruction: 0xfad3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r1 │ │ │ │ - mov fp, r0 │ │ │ │ + @ instruction: 0xfa93ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #364 @ 0x16c │ │ │ │ - str r2, [sp, #0] │ │ │ │ - ldrd r1, r2, [sp, #464] @ 0x1d0 │ │ │ │ - ldr r0, [sp, #472] @ 0x1d8 │ │ │ │ - cmp r2, r0 │ │ │ │ - bge.w 33368 │ │ │ │ - lsls r0, r3, #1 │ │ │ │ - mov.w ip, #12 │ │ │ │ - adds r6, r0, r1 │ │ │ │ + sub sp, #372 @ 0x174 │ │ │ │ + ldrd r1, ip, [sp, #472] @ 0x1d8 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + ldr r2, [sp, #480] @ 0x1e0 │ │ │ │ + cmp ip, r2 │ │ │ │ + bge.w 35760 │ │ │ │ mov.w sl, r3, lsl #2 │ │ │ │ - adds r5, r6, r3 │ │ │ │ + mov fp, r0 │ │ │ │ + vldr s21, [pc, #240] @ 34e04 │ │ │ │ + mov.w r0, r3, lsl #3 │ │ │ │ + vmov.f32 s30, #80 @ 0x3e800000 0.250 │ │ │ │ add.w lr, sl, r1 │ │ │ │ - mul.w r2, ip, r3 │ │ │ │ - subs r4, r5, r0 │ │ │ │ - str r2, [sp, #316] @ 0x13c │ │ │ │ - lsls r2, r6, #2 │ │ │ │ - str r2, [sp, #320] @ 0x140 │ │ │ │ - lsls r2, r5, #2 │ │ │ │ - add r5, r1 │ │ │ │ mov.w r8, r1, lsl #2 │ │ │ │ - str r2, [sp, #144] @ 0x90 │ │ │ │ - lsls r2, r4, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - str r5, [sp, #148] @ 0x94 │ │ │ │ - adds r5, r4, r1 │ │ │ │ - str r2, [sp, #324] @ 0x144 │ │ │ │ - mov.w r2, lr, lsl #2 │ │ │ │ - str r2, [sp, #328] @ 0x148 │ │ │ │ - lsls r2, r1, #3 │ │ │ │ + vldr s18, [pc, #224] @ 34e08 │ │ │ │ + strd r0, sl, [sp, #12] │ │ │ │ + mov.w r0, r3, lsl #1 │ │ │ │ + vldr s17, [pc, #216] @ 34e0c │ │ │ │ + add.w r6, r0, r3 │ │ │ │ + add.w r7, r0, r1 │ │ │ │ + mov.w r2, r6, lsl #2 │ │ │ │ + add.w r5, r7, r3 │ │ │ │ + add r6, r8 │ │ │ │ + sub.w r4, r5, r0 │ │ │ │ + str r2, [sp, #352] @ 0x160 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ str r2, [sp, #312] @ 0x138 │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - str r2, [sp, #332] @ 0x14c │ │ │ │ - lsls r2, r5, #2 │ │ │ │ - lsls r5, r5, #3 │ │ │ │ - str r5, [sp, #152] @ 0x98 │ │ │ │ - adds r5, r0, r3 │ │ │ │ - add r5, r8 │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ + add r5, r1 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + str r2, [sp, #152] @ 0x98 │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ + str r2, [sp, #316] @ 0x13c │ │ │ │ + mov.w r2, lr, lsl #2 │ │ │ │ + mov lr, r9 │ │ │ │ + str r5, [sp, #328] @ 0x148 │ │ │ │ + add.w r5, r4, r1 │ │ │ │ + str r7, [sp, #336] @ 0x150 │ │ │ │ + str r2, [sp, #320] @ 0x140 │ │ │ │ + mov.w r2, r1, lsl #3 │ │ │ │ add.w r1, r1, r1, lsl #1 │ │ │ │ + str r2, [sp, #308] @ 0x134 │ │ │ │ + mov.w r2, r4, lsl #3 │ │ │ │ add r0, r1 │ │ │ │ add r1, sl │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + str r2, [sp, #324] @ 0x144 │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ str r5, [sp, #156] @ 0x9c │ │ │ │ - add.w r5, r8, r3 │ │ │ │ - mov.w r9, r3, lsl #3 │ │ │ │ - str r2, [sp, #336] @ 0x150 │ │ │ │ - lsls r6, r6, #3 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + mov.w r5, r6, lsl #2 │ │ │ │ + str r2, [sp, #332] @ 0x14c │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + str.w r8, [sp, #4] │ │ │ │ str r5, [sp, #160] @ 0xa0 │ │ │ │ - lsls r5, r4, #4 │ │ │ │ + add.w r5, r8, r3 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ str r5, [sp, #164] @ 0xa4 │ │ │ │ - lsls r5, r0, #2 │ │ │ │ - subs r0, r0, r3 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - mul.w r4, ip, r4 │ │ │ │ - lsls r3, r0, #2 │ │ │ │ - str r3, [sp, #176] @ 0xb0 │ │ │ │ - lsls r3, r1, #2 │ │ │ │ - str r3, [sp, #180] @ 0xb4 │ │ │ │ - ldr r3, [sp, #476] @ 0x1dc │ │ │ │ - mov lr, fp │ │ │ │ - str r4, [sp, #172] @ 0xac │ │ │ │ - vmov.f32 s30, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s21, [pc, #60] @ 32a24 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r5, r4, lsl #4 │ │ │ │ + add.w r4, r4, r4, lsl #1 │ │ │ │ + str r5, [sp, #340] @ 0x154 │ │ │ │ + mov.w r5, r0, lsl #2 │ │ │ │ + sub.w r0, r0, r3 │ │ │ │ + mov.w r3, r0, lsl #2 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + strd r5, r3, [sp, #168] @ 0xa8 │ │ │ │ + mov.w r3, r1, lsl #2 │ │ │ │ + str r4, [sp, #176] @ 0xb0 │ │ │ │ str r3, [sp, #344] @ 0x158 │ │ │ │ - ldr r3, [sp, #468] @ 0x1d4 │ │ │ │ - vldr s18, [pc, #52] @ 32a28 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #308] @ 0x134 │ │ │ │ - vldr s17, [pc, #48] @ 32a2c │ │ │ │ - add.w r4, r2, r3, lsl #5 │ │ │ │ - ldr r2, [sp, #312] @ 0x138 │ │ │ │ - rsb r3, r9, #0 │ │ │ │ + ldr r3, [sp, #484] @ 0x1e4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #348] @ 0x15c │ │ │ │ - rsb r3, r8, #0 │ │ │ │ - str r3, [sp, #352] @ 0x160 │ │ │ │ - negs r3, r2 │ │ │ │ + add.w r3, ip, #1 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add.w r2, sl, r1 │ │ │ │ - vldr s27, [r8] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #304] @ 0x130 │ │ │ │ + ldrd r1, r4, [sp, #12] │ │ │ │ + add.w r7, r7, #32 │ │ │ │ + vldr s27, [lr] │ │ │ │ + ldrd r5, r0, [sp, #352] @ 0x160 │ │ │ │ + add.w r3, ip, r1 │ │ │ │ + add.w r9, r3, r4 │ │ │ │ + ldr r6, [sp, #316] @ 0x13c │ │ │ │ vldr s13, [r3] │ │ │ │ - adds r3, r2, r0 │ │ │ │ - vldr s15, [sl] │ │ │ │ vmov.f32 s6, s27 │ │ │ │ - ldr r6, [sp, #324] @ 0x144 │ │ │ │ + add.w r2, r9, r0 │ │ │ │ + vldr s15, [r9] │ │ │ │ + add.w r3, r2, r5 │ │ │ │ vldr s12, [r3] │ │ │ │ - add.w r3, r8, r5 │ │ │ │ + add.w r3, lr, r1 │ │ │ │ + vldr s9, [r3] │ │ │ │ + add r3, r4 │ │ │ │ vadd.f32 s4, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - vldr s9, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - adds r4, r3, r1 │ │ │ │ - str r3, [sp, #140] @ 0x8c │ │ │ │ + str r3, [sp, #148] @ 0x94 │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - ldr r5, [sp, #328] @ 0x148 │ │ │ │ - add.w r1, lr, r7 │ │ │ │ - add.w r9, r1, r7 │ │ │ │ vmul.f32 s12, s15, s17 │ │ │ │ vsub.f32 s1, s14, s4 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ - vldr s14, [lr] │ │ │ │ - vldr s26, [r1] │ │ │ │ + vldr s14, [ip] │ │ │ │ vnmls.f32 s12, s13, s18 │ │ │ │ vmul.f32 s13, s13, s17 │ │ │ │ + vmul.f32 s1, s1, s21 │ │ │ │ + vmls.f32 s14, s4, s30 │ │ │ │ vmla.f32 s13, s15, s18 │ │ │ │ vldr s15, [r3] │ │ │ │ - adds r3, r4, r0 │ │ │ │ - ldr r0, [sp, #320] @ 0x140 │ │ │ │ - vmls.f32 s14, s4, s30 │ │ │ │ - vmov.f32 s8, s26 │ │ │ │ + add r3, r0 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + vstr s12, [sp, #180] @ 0xb4 │ │ │ │ vsub.f32 s11, s9, s15 │ │ │ │ - vmul.f32 s1, s1, s21 │ │ │ │ - vldr s10, [r3] │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - add.w r3, lr, r0 │ │ │ │ - str r3, [sp, #136] @ 0x88 │ │ │ │ - add r0, r8 │ │ │ │ - vstr s12, [sp, #184] @ 0xb8 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mov r3, r5 │ │ │ │ + vstr s14, [sp, #184] @ 0xb8 │ │ │ │ + add r3, r1 │ │ │ │ + ldr r0, [sp, #312] @ 0x138 │ │ │ │ + add.w r1, ip, r4 │ │ │ │ + add.w r8, r1, r4 │ │ │ │ + vldr s10, [r3] │ │ │ │ vmul.f32 s0, s11, s17 │ │ │ │ + vldr s26, [r1] │ │ │ │ + add.w r3, ip, r0 │ │ │ │ + add r0, lr │ │ │ │ + str r3, [sp, #140] @ 0x8c │ │ │ │ vsub.f32 s12, s15, s10 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ - vstr s14, [sp, #188] @ 0xbc │ │ │ │ + vmov.f32 s8, s26 │ │ │ │ vmla.f32 s0, s12, s18 │ │ │ │ vmul.f32 s12, s12, s17 │ │ │ │ vnmls.f32 s12, s11, s18 │ │ │ │ - vstr s12, [sp, #192] @ 0xc0 │ │ │ │ + vstr s12, [sp, #188] @ 0xbc │ │ │ │ vsub.f32 s12, s15, s9 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ - add r3, lr │ │ │ │ - vmul.f32 s23, s12, s21 │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ vmls.f32 s6, s9, s30 │ │ │ │ - str r3, [sp, #132] @ 0x84 │ │ │ │ + vmul.f32 s23, s12, s21 │ │ │ │ vadd.f32 s27, s27, s9 │ │ │ │ + add r3, ip │ │ │ │ vldr s12, [r3] │ │ │ │ - add.w r3, lr, r6 │ │ │ │ - str r3, [sp, #128] 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0x118 │ │ │ │ vadd.f32 s8, s12, s3 │ │ │ │ - str r6, [sp, #28] │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ - vstr s16, [sp, #288] @ 0x120 │ │ │ │ + vstr s16, [sp, #284] @ 0x11c │ │ │ │ + vstr s19, [sp, #288] @ 0x120 │ │ │ │ + vldr s19, [r0] │ │ │ │ vldr s3, [r6] │ │ │ │ - ldr r6, [sp, #180] @ 0xb4 │ │ │ │ - add r6, lr │ │ │ │ - str r6, [sp, #24] │ │ │ │ + str r1, [sp, #80] @ 0x50 │ │ │ │ + add r1, r5 │ │ │ │ + ldr r4, [sp, #344] @ 0x158 │ │ │ │ + vldr s14, [ip] │ │ │ │ + add.w r6, ip, r4 │ │ │ │ vldr s2, [r6] │ │ │ │ + str r6, [sp, #32] │ │ │ │ + vadd.f32 s4, s14, s4 │ │ │ │ ldr r6, [sp, #168] @ 0xa8 │ │ │ │ - str r1, [sp, #76] @ 0x4c │ │ │ │ - add r1, r5 │ │ │ │ vadd.f32 s16, s3, s2 │ │ │ │ vsub.f32 s3, s3, s2 │ │ │ │ - add r6, r8 │ │ │ │ - vldr s14, [lr] │ │ │ │ + add r6, lr │ │ │ │ mov r5, r6 │ │ │ │ vmul.f32 s28, s3, s17 │ │ │ │ vsub.f32 s2, s16, s8 │ │ │ │ vadd.f32 s8, s8, s16 │ │ │ │ - vadd.f32 s4, s14, s4 │ │ │ │ vldr s16, [r1] │ │ │ │ vnmls.f32 s28, s12, s18 │ │ │ │ vmul.f32 s12, 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add.w r1, r5, r4 │ │ │ │ + add.w r8, r8, #40 @ 0x28 │ │ │ │ vldr s14, [r5] │ │ │ │ - add.w sl, sl, #40 @ 0x28 │ │ │ │ - add.w lr, r5, r3 │ │ │ │ - adds r3, r6, r3 │ │ │ │ ldr r2, [sp, #492] @ 0x1ec │ │ │ │ + add.w lr, r5, r3 │ │ │ │ + add r3, r6 │ │ │ │ vldr s15, [lr] │ │ │ │ - adds r0, r5, r2 │ │ │ │ - adds r2, r6, r2 │ │ │ │ - str r0, [sp, #332] @ 0x14c │ │ │ │ - str r2, [sp, #336] @ 0x150 │ │ │ │ + add.w r0, r5, r2 │ │ │ │ + add r2, r6 │ │ │ │ + strd r0, r2, [sp, #332] @ 0x14c │ │ │ │ vadd.f32 s28, s14, s15 │ │ │ │ vsub.f32 s4, s14, s15 │ │ │ │ - vldr s14, [r6] │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, ip │ │ │ │ + vldr s14, [r6] │ │ │ │ vstr s4, [sp, #20] │ │ │ │ vadd.f32 s30, s14, s15 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add.w r0, r6, r4 │ │ │ │ vldr s14, [r1] │ │ │ │ add r1, r4 │ │ │ │ - vldr s15, [r0] │ │ │ │ - adds r0, r6, r4 │ │ │ │ vstr s13, [sp, #24] │ │ │ │ vadd.f32 s31, s14, s15 │ │ │ │ vsub.f32 s29, s14, s15 │ │ │ │ vldr s14, [r0] │ │ │ │ add r0, r4 │ │ │ │ vldr s15, [r2] │ │ │ │ ldr r2, [sp, #352] @ 0x160 │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s15, s14, s15 │ │ │ │ - adds r2, r6, r2 │ │ │ │ - str r2, [sp, #340] @ 0x154 │ │ │ │ vldr s14, [r0] │ │ │ │ + add r2, r6 │ │ │ │ add r0, r4 │ │ │ │ + str r2, [sp, #340] @ 0x154 │ │ │ │ vstr s15, [sp, #44] @ 0x2c │ │ │ │ vldr s15, [r2] │ │ │ │ - ldr r2, [sp, #352] @ 0x160 │ │ │ │ vstr s12, [sp, #40] @ 0x28 │ │ │ │ - adds r2, r5, r2 │ │ │ │ + ldr r2, [sp, #352] @ 0x160 │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s10, s14, s15 │ │ │ │ vldr s14, [r1] │ │ │ │ - str r2, [sp, #344] @ 0x158 │ │ │ │ + add r2, r5 │ │ │ │ add r1, r4 │ │ │ │ vldr s15, [r2] │ │ │ │ - ldr r2, [sp, #356] @ 0x164 │ │ │ │ vstr s11, [sp, #48] @ 0x30 │ │ │ │ + str r2, [sp, #344] @ 0x158 │ │ │ │ + ldr r2, [sp, #424] @ 0x1a8 │ │ │ │ vadd.f32 s9, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - adds r2, r5, r2 │ │ │ │ vstr s10, [sp, #52] @ 0x34 │ │ │ │ - str r2, [sp, #348] @ 0x15c │ │ │ │ + add r2, r5 │ │ │ │ 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#324] @ 0x144 │ │ │ │ + ldr r2, [sp, #356] @ 0x164 │ │ │ │ + vstr s6, [sp, #72] @ 0x48 │ │ │ │ vldr s12, [r1] │ │ │ │ - adds r2, r6, r2 │ │ │ │ vadd.f32 s3, s14, s15 │ │ │ │ vsub.f32 s2, s14, s15 │ │ │ │ - str r2, [sp, #320] @ 0x140 │ │ │ │ + vstr s5, [sp, #76] @ 0x4c │ │ │ │ vldr s14, [r0] │ │ │ │ + add r2, r6 │ │ │ │ vldr s15, [r2] │ │ │ │ - adds r2, r0, r4 │ │ │ │ + vstr s3, [sp, #80] @ 0x50 │ │ │ │ + str r2, [sp, #320] @ 0x140 │ │ │ │ + add.w r2, r0, r4 │ │ │ │ str r2, [sp, #12] │ │ │ │ - str r1, [sp, #8] │ │ │ │ vsub.f32 s1, s14, s15 │ │ │ │ vadd.f32 s0, s14, s15 │ │ │ │ vldr s14, [r2] │ │ │ │ + vstr s2, [sp, #84] @ 0x54 │ │ │ │ ldr r2, [sp, #496] @ 0x1f0 │ │ │ │ - vstr s6, [sp, #72] @ 0x48 │ │ │ │ - adds r0, r6, r2 │ │ │ │ - str r0, [sp, #316] @ 0x13c │ │ │ │ - vstr s5, [sp, #76] @ 0x4c │ │ │ │ - vstr s3, [sp, #80] @ 0x50 │ │ │ │ + vstr s1, [sp, #88] @ 0x58 │ │ │ │ + add.w r0, r6, r2 │ │ │ │ + vstr s0, [sp, #92] @ 0x5c │ │ │ │ vldr s15, [r0] │ │ │ │ - adds r0, r5, r2 │ │ │ │ - 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s11, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ - vstr s23, [sp, #436] @ 0x1b4 │ │ │ │ vadd.f32 s24, s13, s12 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vldr s12, [r0] │ │ │ │ vsub.f32 s17, s1, s11 │ │ │ │ - ldr r0, [sp, #368] @ 0x170 │ │ │ │ vadd.f32 s1, s1, s11 │ │ │ │ - adds r0, r5, r0 │ │ │ │ + ldr r0, [sp, #364] @ 0x16c │ │ │ │ vmul.f32 s25, s13, s22 │ │ │ │ - str r0, [sp, #304] @ 0x130 │ │ │ │ - vmul.f32 s17, s17, s22 │ │ │ │ vstr s24, [sp, #112] @ 0x70 │ │ │ │ + add r0, r5 │ │ │ │ + vmul.f32 s17, s17, s22 │ │ │ │ vldr s13, [r0] │ │ │ │ - ldr r0, [sp, #372] @ 0x174 │ │ │ │ + str r0, [sp, #304] @ 0x130 │ │ │ │ + ldr r0, [sp, #368] @ 0x170 │ │ │ │ vstr s25, [sp, #440] @ 0x1b8 │ │ │ │ - adds r0, r5, r0 │ │ │ │ vadd.f32 s10, s12, s13 │ │ │ │ - str r0, [sp, #300] @ 0x12c │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ + add r0, r5 │ │ │ │ vldr s13, [r0] │ │ │ │ - adds r0, r5, r1 │ │ │ │ - str r0, [sp, #296] @ 0x128 │ │ │ │ + str r0, [sp, #300] @ 0x12c │ │ │ │ + add.w r0, r5, r1 │ │ │ │ vldr s9, [r0] │ │ │ │ - ldr r0, [sp, #364] @ 0x16c │ │ │ │ + str r0, [sp, #296] @ 0x128 │ │ │ │ + ldr r0, [sp, #360] @ 0x168 │ │ │ │ vadd.f32 s11, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - adds r0, r6, r0 │ │ │ │ + add r0, r6 │ │ │ │ vadd.f32 s26, s10, s11 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vmul.f32 s27, s11, s22 │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ - vsub.f32 s13, s13, s12 │ │ │ │ vstr s26, [sp, #116] @ 0x74 │ │ │ │ - vstr s27, [sp, #444] @ 0x1bc │ │ │ │ - vmul.f32 s13, s13, s22 │ │ │ │ + vsub.f32 s13, s13, s12 │ │ │ │ vstr s11, [sp, #120] @ 0x78 │ │ │ │ + vmul.f32 s13, s13, s22 │ │ │ │ + vstr s27, [sp, #444] @ 0x1bc │ │ │ │ vstr s13, [sp, #448] @ 0x1c0 │ │ │ │ str r0, [sp, #292] @ 0x124 │ │ │ │ vldr s13, [r0] │ │ │ │ - ldr r0, [sp, #368] @ 0x170 │ │ │ │ - adds r0, r6, r0 │ │ │ │ - str r0, [sp, #288] @ 0x120 │ │ │ │ + ldr r0, [sp, #364] @ 0x16c │ │ │ │ + add r0, r6 │ │ │ │ vldr s12, [r0] │ │ │ │ - ldr r0, [sp, #372] @ 0x174 │ │ │ │ - adds r0, r6, r0 │ │ │ │ + str r0, [sp, #288] @ 0x120 │ │ │ │ + ldr r0, [sp, #368] @ 0x170 │ │ │ │ vsub.f32 s10, s13, s12 │ │ │ │ - str r0, [sp, #284] @ 0x11c │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ + add r0, r6 │ │ │ │ vldr s12, [r0] │ │ │ │ - adds r0, r6, r1 │ │ │ │ - str r0, [sp, #280] @ 0x118 │ │ │ │ + str r0, [sp, #284] @ 0x11c │ │ │ │ + add.w r0, r6, r1 │ │ │ │ ldr r1, [sp, #508] @ 0x1fc │ │ │ │ + str r0, [sp, #280] @ 0x118 │ │ │ │ vldr s9, [r0] │ │ │ │ - ldr r0, [sp, #376] @ 0x178 │ │ │ │ + ldr r0, [sp, #372] @ 0x174 │ │ │ │ vsub.f32 s11, s12, s9 │ │ │ │ - adds r0, r6, r0 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ + add r0, r6 │ │ │ │ str r0, [sp, #276] @ 0x114 │ │ │ │ vsub.f32 s9, s10, s11 │ │ │ │ vadd.f32 s5, s10, s11 │ │ │ │ vldr s10, [r0] │ │ │ │ vadd.f32 s6, s13, s12 │ │ │ │ - ldr r0, [sp, #380] @ 0x17c │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - adds r0, r6, r0 │ │ │ │ - str r0, [sp, #272] @ 0x110 │ │ │ │ + ldr r0, [sp, #376] @ 0x178 │ │ │ │ vmul.f32 s8, s9, s22 │ │ │ │ - vstr s6, [sp, #124] @ 0x7c │ │ │ │ + add r0, r6 │ │ │ │ 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│ │ - vmls.f32 s14, s24, s21 │ │ │ │ vstr s12, [r1] │ │ │ │ ldr r1, [sp, #192] @ 0xc0 │ │ │ │ + vmls.f32 s14, s24, s21 │ │ │ │ vstr s15, [r1] │ │ │ │ + vldr s8, [r8, #-68] @ 0xffffffbc │ │ │ │ vldr s15, [sp, #16] │ │ │ │ - vmls.f32 s15, s4, s21 │ │ │ │ - vldr s8, [sl, #-68] @ 0xffffffbc │ │ │ │ ldr r1, [sp, #8] │ │ │ │ + vmls.f32 s15, s4, s21 │ │ │ │ add r1, r2 │ │ │ │ mov r3, r1 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ + add r1, r2 │ │ │ │ + mov r2, r1 │ │ │ │ + ldr r1, [sp, #484] @ 0x1e4 │ │ │ │ vsub.f32 s12, s15, s9 │ │ │ │ vadd.f32 s15, s9, s15 │ │ │ │ vsub.f32 s9, s14, s10 │ │ │ │ vadd.f32 s14, s10, s14 │ │ │ │ - vldr s10, [sl, #-72] @ 0xffffffb8 │ │ │ │ + vldr s10, [r8, #-72] @ 0xffffffb8 │ │ │ │ vmul.f32 s11, s9, s8 │ │ │ │ vmla.f32 s11, s12, s10 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vnmls.f32 s12, s9, s10 │ │ │ │ - vstr s11, [r1] │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - add r1, r2 │ │ │ │ - mov r2, r1 │ │ │ │ - vstr s12, [r1] │ │ │ │ - vldr s10, [sl, #-52] @ 0xffffffcc │ │ │ │ - vldr s11, [sl, #-56] @ 0xffffffc8 │ │ │ │ - ldr r1, [sp, #484] @ 0x1e4 │ │ │ │ + vstr s11, [r3] │ │ │ │ + add r3, r1 │ │ │ │ + vstr s12, [r2] │ │ │ │ + add r2, r1 │ │ │ │ + vldr s11, [r8, #-56] @ 0xffffffc8 │ │ │ │ + vldr s10, [r8, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s12, s14, s10 │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ - add r3, r1 │ │ │ │ - add r2, r1 │ │ │ │ vnmls.f32 s15, s14, s11 │ │ │ │ vstr s12, [r3] │ │ │ │ vstr s15, [r2] │ │ │ │ vldr s15, [sp, #60] @ 0x3c │ │ │ │ vldr s16, [sp, #140] @ 0x8c │ │ │ │ - vldr s9, [sp, #460] @ 0x1cc │ │ │ │ vldr s30, [sp, #48] @ 0x30 │ │ │ │ + vldr s9, [sp, #460] @ 0x1cc │ │ │ │ vmls.f32 s15, s16, s21 │ │ │ │ + vldr s10, [r8, #-80] @ 0xffffffb0 │ │ │ │ vldr s7, [sp, #464] @ 0x1d0 │ │ │ │ - vldr s8, [sl, #-76] @ 0xffffffb4 │ │ │ │ - vldr s10, [sl, #-80] @ 0xffffffb0 │ │ │ │ - ldr r0, [sp, #308] @ 0x134 │ │ │ │ - ldr r2, [sp, #292] @ 0x124 │ │ │ │ - ldr r1, [sp, #184] @ 0xb8 │ │ │ │ + vldr s8, [r8, #-76] @ 0xffffffb4 │ │ │ │ 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s15, s14, s11 │ │ │ │ vstr s12, [r2] │ │ │ │ - ldr r2, [sp, #176] @ 0xb0 │ │ │ │ - vldr s5, [sp, #128] @ 0x80 │ │ │ │ - vldr s31, [sp, #120] @ 0x78 │ │ │ │ vldr s14, [sp, #40] @ 0x28 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vldr s31, [sp, #120] @ 0x78 │ │ │ │ + vldr s5, [sp, #128] @ 0x80 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ + ldr r3, [sp, #296] @ 0x128 │ │ │ │ vmls.f32 s14, s5, s21 │ │ │ │ - vldr s15, [sp, #36] @ 0x24 │ │ │ │ - vmls.f32 s15, s31, s21 │ │ │ │ vldr s11, [sp, #448] @ 0x1c0 │ │ │ │ + vstr s15, [r2] │ │ │ │ + vldr s15, [sp, #36] @ 0x24 │ │ │ │ vldr s10, [sp, #452] @ 0x1c4 │ │ │ │ - vldr s8, [sl, #-76] @ 0xffffffb4 │ │ │ │ - ldr r3, [sp, #296] @ 0x128 │ │ │ │ + vldr s8, [r8, #-76] @ 0xffffffb4 │ │ │ │ + vmls.f32 s15, s31, s21 │ │ │ │ ldr r2, [sp, #156] @ 0x9c │ │ │ │ - ldr r0, [sp, #304] @ 0x130 │ │ │ │ vadd.f32 s9, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ + ldr r0, [sp, #304] @ 0x130 │ │ │ │ + vmul.f32 s11, s9, s8 │ │ │ │ vadd.f32 s12, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vldr s10, [sl, #-80] @ 0xffffffb0 │ │ │ │ - vmul.f32 s11, s9, s8 │ │ │ │ + vldr s10, [r8, #-80] @ 0xffffffb0 │ │ │ │ vmla.f32 s11, s12, s10 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vnmls.f32 s12, s9, s10 │ │ │ │ vstr s11, [r3] │ │ │ │ ldr r3, [sp, #280] @ 0x118 │ │ │ │ vstr s12, [r3] │ │ │ │ - vldr s10, [sl, #-44] @ 0xffffffd4 │ │ │ │ - vldr s11, [sl, #-48] @ 0xffffffd0 │ │ │ │ + vldr s11, [r8, #-48] @ 0xffffffd0 │ │ │ │ + vldr s10, [r8, #-44] @ 0xffffffd4 │ │ │ │ ldr r3, [sp, #172] @ 0xac │ │ │ │ vmul.f32 s12, s14, s10 │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vnmls.f32 s15, s14, s11 │ │ │ │ vldr s14, [sp, #96] @ 0x60 │ │ │ │ - vmls.f32 s14, s3, s21 │ │ │ │ vstr s12, [r2] │ │ │ │ + vmls.f32 s14, s3, s21 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s15, [sp, #100] @ 0x64 │ │ │ │ + vldr s11, [r8, #-80] @ 0xffffffb0 │ │ │ │ + vldr s9, [r8, #-76] @ 0xffffffb4 │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ - vmls.f32 s15, s18, s21 │ │ │ │ - vldr s9, [sl, #-76] @ 0xffffffb4 │ │ │ │ - vldr s11, [sl, #-80] @ 0xffffffb0 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ + vmls.f32 s15, s18, s21 │ │ │ │ ldr r3, [sp, #164] @ 0xa4 │ │ │ │ vmul.f32 s13, s10, s9 │ │ │ │ vadd.f32 s12, s0, s15 │ │ │ │ vsub.f32 s15, s15, s0 │ │ │ │ vmla.f32 s13, s12, s11 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vnmls.f32 s12, s10, s11 │ │ │ │ vstr s13, [r0] │ │ │ │ ldr r0, [sp, #288] @ 0x120 │ │ │ │ vstr s12, [r0] │ │ │ │ - vldr s11, [sl, #-44] @ 0xffffffd4 │ │ │ │ - vldr s12, [sl, #-48] @ 0xffffffd0 │ │ │ │ + vldr s12, [r8, #-48] @ 0xffffffd0 │ │ │ │ + vldr s11, [r8, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vmla.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s14, s12 │ │ │ │ vstr s13, [r3] │ │ │ │ ldr r1, [sp, #180] @ 0xb4 │ │ │ │ ldr r3, [sp, #516] @ 0x204 │ │ │ │ ldr r2, [sp, #640] @ 0x280 │ │ │ │ + vstr s15, [r1] │ │ │ │ add r5, r3 │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #480] @ 0x1e0 │ │ │ │ - vstr s15, [r1] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 334b8 │ │ │ │ + bne.w 35914 │ │ │ │ add.w sp, sp, #532 @ 0x214 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -000341a8 : │ │ │ │ - ldr r2, [pc, #8] @ (341b4 ) │ │ │ │ - ldr r1, [pc, #12] @ (341b8 ) │ │ │ │ +00036630 : │ │ │ │ + ldr r2, [pc, #8] @ (3663c ) │ │ │ │ + ldr r1, [pc, #12] @ (36640 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f5b0 │ │ │ │ - ldr r2, [pc, #128] @ (34238 ) │ │ │ │ + stmia r5!, {r3, r4, r7} │ │ │ │ movs r4, r1 │ │ │ │ - bl 20c1ba │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + bl 18e642 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ mov r5, r2 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #68] @ 0x44 │ │ │ │ mov r5, r1 │ │ │ │ + ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r2 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [pc, #48] @ (34224 ) │ │ │ │ - push {r4, lr} │ │ │ │ + ldr r2, [pc, #48] @ (366c4 ) │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ ldr r4, [r1, #0] │ │ │ │ ldr r1, [r3, #56] @ 0x38 │ │ │ │ add r2, pc │ │ │ │ - sub sp, #8 │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 3421c │ │ │ │ - ldr r2, [pc, #32] @ (34228 ) │ │ │ │ + beq.n 366be │ │ │ │ + ldr r2, [pc, #32] @ (366c8 ) │ │ │ │ add r2, pc │ │ │ │ ldr r1, [r3, #64] @ 0x40 │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r3, #68] @ 0x44 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #24] @ (3422c ) │ │ │ │ + ldr r1, [pc, #24] @ (366cc ) │ │ │ │ ldr r3, [r3, #72] @ 0x48 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r2, [pc, #16] @ (34230 ) │ │ │ │ + ldr r2, [pc, #16] @ (366d0 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 34208 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xffbdffff │ │ │ │ - strh r2, [r5, #42] @ 0x2a │ │ │ │ - movs r3, r1 │ │ │ │ - ldrh r4, [r3, #38] @ 0x26 │ │ │ │ - movs r3, r1 │ │ │ │ - strh r6, [r1, #42] @ 0x2a │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + b.n 366aa │ │ │ │ + @ instruction: 0xffa1ffff │ │ │ │ + lsls r0, r3, #19 │ │ │ │ + movs r4, r1 │ │ │ │ + lsrs r2, r1, #17 │ │ │ │ + movs r4, r1 │ │ │ │ + lsls r4, r7, #18 │ │ │ │ + movs r4, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -00034260 : │ │ │ │ +00036710 : │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r4, [r3, #0] │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ + ldr r4, [r3, #0] │ │ │ │ cmp r4, #1 │ │ │ │ - beq.n 34274 │ │ │ │ - movs r4, #0 │ │ │ │ + beq.n 36732 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov r5, r1 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - bgt.n 3426c │ │ │ │ + bgt.n 36722 │ │ │ │ ldr r1, [r5, #20] │ │ │ │ - cbz r1, 34296 │ │ │ │ + cbz r1, 36754 │ │ │ │ cmp r1, #4 │ │ │ │ - bne.n 3426c │ │ │ │ + bne.n 36722 │ │ │ │ ldrd r6, r1, [r5, #12] │ │ │ │ cmp r6, r1 │ │ │ │ - beq.n 34296 │ │ │ │ + beq.n 36754 │ │ │ │ ldr.w r1, [r2, #164] @ 0xa4 │ │ │ │ lsls r1, r1, #19 │ │ │ │ - bmi.n 3426c │ │ │ │ + bmi.n 36722 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ str r2, [sp, #4] │ │ │ │ + ldr r0, [r0, #8] │ │ │ │ blx ffcc │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 3426c │ │ │ │ + ble.n 36722 │ │ │ │ ldr r3, [r5, #4] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r0, r3 │ │ │ │ - bge.n 3426c │ │ │ │ + bge.n 36722 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 3426e │ │ │ │ + beq.n 36726 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ ldr.w r4, [r2, #164] @ 0xa4 │ │ │ │ ubfx r4, r4, #4, #1 │ │ │ │ eor.w r4, r4, #1 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r6, r0 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r4, r1 │ │ │ │ - sub sp, #48 @ 0x30 │ │ │ │ mov r5, r2 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r6, r0 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + sub sp, #48 @ 0x30 │ │ │ │ lsls r3, r3, #22 │ │ │ │ - bpl.n 342e6 │ │ │ │ + bpl.n 367b6 │ │ │ │ ldr.w r3, [r2, #160] @ 0xa0 │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.w 34476 │ │ │ │ + bgt.w 3694c │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ blx fe7c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 34476 │ │ │ │ + beq.w 3694c │ │ │ │ ldr.w r9, [r4, #4] │ │ │ │ ldr r0, [r6, #8] │ │ │ │ ldr.w r8, [r9, #4] │ │ │ │ mov r1, r8 │ │ │ │ blx ffcc │ │ │ │ mov r1, r0 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r8 │ │ │ │ - bl ebd68 │ │ │ │ - add r1, sp, #36 @ 0x24 │ │ │ │ + bl f6188 │ │ │ │ mov r8, r0 │ │ │ │ - add r3, sp, #44 @ 0x2c │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + add r1, sp, #36 @ 0x24 │ │ │ │ + add r3, sp, #44 @ 0x2c │ │ │ │ add r2, sp, #40 @ 0x28 │ │ │ │ blx fa24 │ │ │ │ ldr r1, [r4, #20] │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 343d4 │ │ │ │ + bne.n 368a4 │ │ │ │ str r5, [sp, #24] │ │ │ │ mov r0, r6 │ │ │ │ mov r2, r7 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ + str r1, [sp, #12] │ │ │ │ str r3, [sp, #20] │ │ │ │ add.w r3, r8, #2 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - strd r1, r3, [sp, #12] │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ ldr.w sl, [r6, #12] │ │ │ │ blx sl │ │ │ │ mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 34468 │ │ │ │ + beq.w 3693a │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ mov r0, r8 │ │ │ │ mul.w r1, r7, r1 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ + mov sl, r0 │ │ │ │ + mov r0, r7 │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ - mov sl, r0 │ │ │ │ + mul.w r2, r2, r8 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r0, r7 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - mul.w r2, r2, r8 │ │ │ │ blx f5dc │ │ │ │ add.w r3, r4, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx f658 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3446a │ │ │ │ - ldr r2, [pc, #224] @ (34484 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #224] @ (34488 ) │ │ │ │ + beq.n 3693e │ │ │ │ + ldr r2, [pc, #244] @ (3696c ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #244] @ (36970 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ add.w r0, r5, #8 │ │ │ │ add.w r2, r4, #8 │ │ │ │ - add.w r1, r6, #8 │ │ │ │ strd r5, r6, [r4, #64] @ 0x40 │ │ │ │ + add.w r1, r6, #8 │ │ │ │ str r7, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ ldr r3, [r6, #52] @ 0x34 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #48 @ 0x30 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 36950 │ │ │ │ cmp r1, #4 │ │ │ │ - bne.n 3447e │ │ │ │ + bne.n 36964 │ │ │ │ str r5, [sp, #24] │ │ │ │ mov r0, r6 │ │ │ │ mov r2, r7 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ str r3, [sp, #20] │ │ │ │ add.w r3, r8, #2 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #16] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [r9, #8] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ ldr.w sl, [r6, #12] │ │ │ │ blx sl │ │ │ │ mov r6, r0 │ │ │ │ - cbz r0, 34468 │ │ │ │ - ldr.w r2, [r9, #12] │ │ │ │ + cbz r0, 3693a │ │ │ │ + ldrd r1, r2, [r9, #8] │ │ │ │ mov r0, r8 │ │ │ │ - ldr.w r1, [r9, #8] │ │ │ │ mul.w r2, r7, r2 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ + mov sl, r0 │ │ │ │ + mov r0, r7 │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ - mov sl, r0 │ │ │ │ + mul.w r1, r1, r8 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r0, r7 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - mul.w r1, r1, r8 │ │ │ │ blx f5dc │ │ │ │ add.w r3, r4, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx f658 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 3446a │ │ │ │ - ldr r2, [pc, #52] @ (3448c ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #52] @ (34490 ) │ │ │ │ + cbz r0, 3693e │ │ │ │ + ldr r2, [pc, #76] @ (36974 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #72] @ (36978 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 343b2 │ │ │ │ - movs r6, #0 │ │ │ │ + b.n 36886 │ │ │ │ + mov.w r6, #0 │ │ │ │ mov r0, r6 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #48 @ 0x30 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ movs r3, #0 │ │ │ │ str r3, [r3, #64] @ 0x40 │ │ │ │ udf #255 @ 0xff │ │ │ │ - mrc2 15, 0, pc, cr1, cr15, {7} │ │ │ │ - ldr r1, [pc, #1000] @ (34874 ) │ │ │ │ + nop │ │ │ │ + stc2l 15, cr15, [r5, #1020] @ 0x3fc │ │ │ │ + stmia r5!, {r1, r2, r5} │ │ │ │ movs r4, r1 │ │ │ │ - ldc2l 15, cr15, [r5, #-1020]! @ 0xfffffc04 │ │ │ │ - ldr r1, [pc, #280] @ (345ac ) │ │ │ │ + ldc2 15, cr15, [r7, #-1020]! @ 0xfffffc04 │ │ │ │ + stmia r4!, {r2, r4, r5, r6} │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -00034494 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ - mov r5, r1 │ │ │ │ - ldr r1, [pc, #12] @ (344a8 ) │ │ │ │ +0003697c : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ + ldr r1, [pc, #16] @ (3699c ) │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ strd r5, r4, [r0, #8] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - adds r6, #200 @ 0xc8 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ + cbz r2, 369d6 │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -000344ac : │ │ │ │ - push {r4, lr} │ │ │ │ +000369a0 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ blx f90c │ │ │ │ str r4, [r0, #56] @ 0x38 │ │ │ │ pop {r4, pc} │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ + nop │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ mov r5, r3 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ + ldrd r7, r2, [r6, #68] @ 0x44 │ │ │ │ ldr r4, [sp, #24] │ │ │ │ - ldr r2, [r6, #72] @ 0x48 │ │ │ │ - ldr r7, [r6, #68] @ 0x44 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ add.w r2, r5, r2, lsl #2 │ │ │ │ add.w r1, r1, r7, lsl #2 │ │ │ │ blx r3 │ │ │ │ ldr r3, [r6, #80] @ 0x50 │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 34528 │ │ │ │ + ble.n 36a36 │ │ │ │ ldr r7, [r6, #76] @ 0x4c │ │ │ │ - adds r6, r3, #1 │ │ │ │ - asrs r6, r6, #1 │ │ │ │ + add.w r6, r3, #1 │ │ │ │ + mov.w r6, r6, asr #1 │ │ │ │ cmp r6, #1 │ │ │ │ - beq.n 34528 │ │ │ │ + beq.n 36a36 │ │ │ │ cmp r7, #1 │ │ │ │ - bne.n 3452a │ │ │ │ - lsls r1, r3, #2 │ │ │ │ - adds r2, r5, #4 │ │ │ │ - adds r3, r5, r1 │ │ │ │ - adds r0, r4, #4 │ │ │ │ - add r1, r4 │ │ │ │ + bne.n 36a42 │ │ │ │ + mov.w r1, r3, lsl #2 │ │ │ │ + add.w r2, r5, #4 │ │ │ │ + add.w r0, r4, #4 │ │ │ │ + add.w r3, r5, r1 │ │ │ │ add.w r5, r5, r6, lsl #2 │ │ │ │ - vldr s12, [r2] │ │ │ │ + add r1, r4 │ │ │ │ vldmdb r1!, {s14} │ │ │ │ - vldr s15, [r0] │ │ │ │ + vldr s12, [r2] │ │ │ │ vldmdb r3!, {s13} │ │ │ │ + vldr s15, [r0] │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstmia r2!, {s11} │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ cmp r2, r5 │ │ │ │ vstmia r0!, {s11} │ │ │ │ vstr s14, [r3] │ │ │ │ vstr s15, [r1] │ │ │ │ - bne.n 344f4 │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - subs r3, #1 │ │ │ │ - lsls r2, r7, #2 │ │ │ │ - adds r0, r5, r2 │ │ │ │ - adds r1, r4, r2 │ │ │ │ + bne.n 36a02 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ mul.w r3, r7, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + add.w r0, r5, r2 │ │ │ │ + add.w r1, r4, r2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add r5, r3 │ │ │ │ add r3, r4 │ │ │ │ - movs r4, #1 │ │ │ │ + mov.w r4, #1 │ │ │ │ vldr s14, [r0] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s12, [r3] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r4, r6 │ │ │ │ + vldr s12, [r3] │ │ │ │ vldr s15, [r1] │ │ │ │ vldr s13, [r5] │ │ │ │ vsub.f32 s11, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s11, [r0] │ │ │ │ vadd.f32 s11, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ add r0, r2 │ │ │ │ vstr s11, [r1] │ │ │ │ add r1, r2 │ │ │ │ vstr s14, [r5] │ │ │ │ sub.w r5, r5, r2 │ │ │ │ vstr s15, [r3] │ │ │ │ sub.w r3, r3, r2 │ │ │ │ - bne.n 3453e │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ + bne.n 36a62 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ nop │ │ │ │ mov r2, r0 │ │ │ │ - push {r4} │ │ │ │ mov r0, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - ldr r1, [pc, #12] @ (3459c ) │ │ │ │ + ldr r1, [pc, #20] @ (36ad0 ) │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r2, #64] @ 0x40 │ │ │ │ - mov ip, r4 │ │ │ │ - ldr r2, [r2, #80] @ 0x50 │ │ │ │ add r1, pc │ │ │ │ + ldr r2, [r2, #80] @ 0x50 │ │ │ │ + mov ip, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx ip │ │ │ │ - ldrh r0, [r7, #10] │ │ │ │ - movs r3, r1 │ │ │ │ + nop │ │ │ │ + lsrs r2, r3, #1 │ │ │ │ + movs r4, r1 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r9, r2 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + mov r9, r2 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.w 346ce │ │ │ │ + beq.w 36c36 │ │ │ │ cmp r2, #0 │ │ │ │ - bne.w 346d4 │ │ │ │ + bne.w 36c3c │ │ │ │ ldr r3, [r1, #8] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 346d4 │ │ │ │ + beq.w 36c3c │ │ │ │ ldrd r0, r1, [r1, #12] │ │ │ │ ldrd r4, r2, [r5, #20] │ │ │ │ - subs r1, r1, r0 │ │ │ │ - subs r2, r2, r4 │ │ │ │ - movs r0, #2 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ - asrs r2, r2, #2 │ │ │ │ + sub.w r1, r1, r0 │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + mov.w r2, r2, asr #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ blx fb04 │ │ │ │ ldr r1, [r5, #8] │ │ │ │ mov sl, r0 │ │ │ │ blx 10018 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [r0, #0] │ │ │ │ cmp r0, #0 │ │ │ │ - ble.w 34736 │ │ │ │ - movs r2, #0 │ │ │ │ + ble.w 36cb4 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r3, r8 │ │ │ │ mov r6, r2 │ │ │ │ mov r7, r2 │ │ │ │ ldr r4, [r3, #8] │ │ │ │ cmp r4, #0 │ │ │ │ - bge.n 34616 │ │ │ │ + bge.n 36b66 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - negs r4, r4 │ │ │ │ - str r4, [r3, #8] │ │ │ │ + rsb r4, r4, #0 │ │ │ │ add.w ip, r1, #4294967295 @ 0xffffffff │ │ │ │ ldr r1, [r3, #12] │ │ │ │ - negs r1, r1 │ │ │ │ - str r1, [r3, #12] │ │ │ │ mls r7, ip, r4, r7 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ mls r6, ip, r1, r6 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r3, #12 │ │ │ │ + strd r4, r1, [r3, #8] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ cmp r0, r2 │ │ │ │ - bne.n 345f8 │ │ │ │ - lsls r4, r7, #2 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ - ldr r1, [r5, #20] │ │ │ │ - movs r0, #0 │ │ │ │ + bne.n 36b44 │ │ │ │ + mov.w r4, r7, lsl #2 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ ldr r2, [r5, #12] │ │ │ │ + mov.w r0, #0 │ │ │ │ + ldr r1, [r5, #20] │ │ │ │ str r0, [sp, #0] │ │ │ │ - add r3, r1 │ │ │ │ + ldr r0, [r5, #4] │ │ │ │ add r2, r4 │ │ │ │ + add r3, r1 │ │ │ │ mov r1, r8 │ │ │ │ - ldr r0, [r5, #4] │ │ │ │ blx fd9c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r9 │ │ │ │ blx ff40 │ │ │ │ + mov r4, r0 │ │ │ │ mov r1, r8 │ │ │ │ - mov r9, r0 │ │ │ │ mov r0, sl │ │ │ │ blx f718 │ │ │ │ - cmp.w r9, #0 │ │ │ │ - beq.n 346d4 │ │ │ │ - ldr r2, [pc, #248] @ (34748 ) │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ - ldr r1, [pc, #248] @ (3474c ) │ │ │ │ + cmp r4, #0 │ │ │ │ + beq.n 36c3c │ │ │ │ + ldr r2, [pc, #288] @ (36cc8 ) │ │ │ │ + mov.w r0, #88 @ 0x58 │ │ │ │ + ldr r1, [pc, #284] @ (36ccc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx ff68 │ │ │ │ ldr r3, [r5, #4] │ │ │ │ - mov r4, r0 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #0 │ │ │ │ - beq.n 3470a │ │ │ │ + beq.n 36c84 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr r2, [r3, #12] │ │ │ │ - subs r3, r1, #1 │ │ │ │ + add.w r3, r1, #4294967295 @ 0xffffffff │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - lsls r0, r3, #3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vmov s12, r0 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + mov.w r5, r3, lsl #3 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vmov s12, r5 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d6, s12 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ - add.w r5, r9, #8 │ │ │ │ - strd r2, r1, [r4, #76] @ 0x4c │ │ │ │ - strd r7, r6, [r4, #68] @ 0x44 │ │ │ │ - add.w r6, r4, #8 │ │ │ │ - str.w r9, [r4, #64] @ 0x40 │ │ │ │ - ldmia r5!, {r0, r1, r2, r3} │ │ │ │ - stmia r6!, {r0, r1, r2, r3} │ │ │ │ - ldmia.w r5, {r0, r1, r2, r3} │ │ │ │ - stmia.w r6, {r0, r1, r2, r3} │ │ │ │ - mov r0, r4 │ │ │ │ - vldr d5, [r4, #32] │ │ │ │ + strd r4, r7, [r0, #64] @ 0x40 │ │ │ │ + strd r6, r2, [r0, #72] @ 0x48 │ │ │ │ + add.w r2, r4, #8 │ │ │ │ + ldrd r4, r5, [r4, #8] │ │ │ │ + strd r4, r5, [r0, #8] │ │ │ │ + ldrd r4, r5, [r2, #8] │ │ │ │ + str r1, [r0, #80] @ 0x50 │ │ │ │ + strd r4, r5, [r0, #16] │ │ │ │ + ldrd r4, r5, [r2, #16] │ │ │ │ + strd r4, r5, [r0, #24] │ │ │ │ + ldrd r4, r5, [r2, #24] │ │ │ │ + strd r4, r5, [r0, #32] │ │ │ │ + vldr d5, [r0, #32] │ │ │ │ vadd.f64 d6, d6, d5 │ │ │ │ - vldr d5, [r4, #8] │ │ │ │ + vldr d5, [r0, #8] │ │ │ │ vadd.f64 d5, d5, d7 │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ vadd.f64 d7, d6, d7 │ │ │ │ - vstr d5, [r4, #8] │ │ │ │ - vstr d7, [r4, #32] │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + vstr d5, [r0, #8] │ │ │ │ + vstr d7, [r0, #32] │ │ │ │ + b.n 36c40 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ - cbz r2, 346dc │ │ │ │ - movs r0, #0 │ │ │ │ + cbz r2, 36c54 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ ldrd r0, r1, [r1, #12] │ │ │ │ ldrd r6, r2, [r3, #4] │ │ │ │ cmp r0, r1 │ │ │ │ ite hi │ │ │ │ subhi r4, r0, r1 │ │ │ │ subls r4, r1, r0 │ │ │ │ cmp r2, #0 │ │ │ │ + mov.w r4, r4, asr #2 │ │ │ │ it lt │ │ │ │ neglt r2, r2 │ │ │ │ - asrs r4, r4, #2 │ │ │ │ mul.w r2, r6, r2 │ │ │ │ cmp r2, r4 │ │ │ │ - ble.n 34716 │ │ │ │ + ble.n 36c92 │ │ │ │ ldr.w r3, [r9, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #29 │ │ │ │ - bmi.n 346d4 │ │ │ │ + bmi.n 36c3c │ │ │ │ ldrd r4, r2, [r5, #20] │ │ │ │ - b.n 345d0 │ │ │ │ - vldr d7, [pc, #52] @ 34740 │ │ │ │ - movs r1, #1 │ │ │ │ + b.n 36b10 │ │ │ │ + vldr d7, [pc, #56] @ 36cc0 │ │ │ │ + mov.w r1, #1 │ │ │ │ vmov.f64 d6, d7 │ │ │ │ - b.n 34686 │ │ │ │ + b.n 36be6 │ │ │ │ ldrd r4, r2, [r5, #20] │ │ │ │ ldr r3, [r3, #12] │ │ │ │ cmp r4, r2 │ │ │ │ ite hi │ │ │ │ subhi r7, r4, r2 │ │ │ │ subls r7, r2, r4 │ │ │ │ cmp r3, #0 │ │ │ │ + mov.w r7, r7, asr #2 │ │ │ │ it lt │ │ │ │ neglt r3, r3 │ │ │ │ - asrs r7, r7, #2 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ cmp r3, r7 │ │ │ │ - bgt.n 346fc │ │ │ │ - b.n 345d0 │ │ │ │ - movs r3, #0 │ │ │ │ + bgt.n 36c76 │ │ │ │ + b.n 36b10 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r4, r3 │ │ │ │ mov r6, r3 │ │ │ │ mov r7, r3 │ │ │ │ - b.n 34622 │ │ │ │ + b.n 36b7a │ │ │ │ ... │ │ │ │ - mcr2 15, 3, pc, cr1, cr15, {7} @ │ │ │ │ - bx fp │ │ │ │ + ldc2l 15, cr15, [pc, #1020]! @ 370c8 │ │ │ │ + stmia r2!, {r2} │ │ │ │ movs r4, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ │ │ │ │ -00034760 : │ │ │ │ - ldr r1, [pc, #24] @ (3477c ) │ │ │ │ - push {r4, lr} │ │ │ │ +00036ce0 : │ │ │ │ + ldr r1, [pc, #28] @ (36d00 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - adds r4, #10 │ │ │ │ + add r6, sp, #528 @ 0x210 │ │ │ │ movs r4, r1 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r2 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldrd r4, r6, [r0, #68] @ 0x44 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - subs r3, r6, #1 │ │ │ │ + add.w r3, r6, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 347c0 │ │ │ │ + ble.n 36d50 │ │ │ │ cmp r4, #1 │ │ │ │ itt eq │ │ │ │ - addeq r3, r5, #4 │ │ │ │ addeq.w r2, r5, r6, lsl #2 │ │ │ │ - bne.n 347c2 │ │ │ │ - vldr s14, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ + addeq r3, r5, #4 │ │ │ │ + bne.n 36d58 │ │ │ │ vldmdb r2!, {s15} │ │ │ │ - subs r1, r6, r4 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + sub.w r1, r6, r4 │ │ │ │ + vldr s14, [r3] │ │ │ │ cmp r4, r1 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstmia r3!, {s13} │ │ │ │ vstr s15, [r2] │ │ │ │ - blt.n 347a0 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + blt.n 36d2c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mul.w r3, r4, r3 │ │ │ │ - lsls r0, r4, #2 │ │ │ │ - adds r1, r5, r0 │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ + mov.w r0, r4, lsl #2 │ │ │ │ add.w r3, r5, r3, lsl #2 │ │ │ │ + add.w r1, r5, r0 │ │ │ │ vldr s15, [r1] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + sub.w r4, r6, r2 │ │ │ │ vldr s14, [r3] │ │ │ │ - subs r4, r6, r2 │ │ │ │ cmp r2, r4 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, r0 │ │ │ │ vstr s15, [r3] │ │ │ │ sub.w r3, r3, r0 │ │ │ │ - blt.n 347d0 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + blt.n 36d6c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ mov r2, r0 │ │ │ │ - push {r4} │ │ │ │ mov r0, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ - ldr r1, [pc, #12] @ (34810 ) │ │ │ │ + ldr r1, [pc, #20] @ (36dbc ) │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r2, #64] @ 0x40 │ │ │ │ - mov ip, r4 │ │ │ │ - ldr r2, [r2, #72] @ 0x48 │ │ │ │ add r1, pc │ │ │ │ + ldr r2, [r2, #72] @ 0x48 │ │ │ │ + mov ip, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx ip │ │ │ │ - strh r0, [r3, #56] @ 0x38 │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + nop │ │ │ │ + lsls r2, r0, #22 │ │ │ │ + movs r4, r1 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr.w r2, [r2, #164] @ 0xa4 │ │ │ │ movw r3, #32776 @ 0x8008 │ │ │ │ - sub sp, #12 │ │ │ │ + ldr.w r2, [r2, #164] @ 0xa4 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + sub sp, #8 │ │ │ │ tst r2, r3 │ │ │ │ - beq.n 3482c │ │ │ │ - movs r0, #0 │ │ │ │ - add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + beq.n 36de6 │ │ │ │ + mov.w r0, #0 │ │ │ │ + add sp, #8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ ldr r0, [r1, #4] │ │ │ │ mov r5, r1 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 34826 │ │ │ │ + bne.n 36dd8 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ ldr r6, [r1, #0] │ │ │ │ cmp r6, #0 │ │ │ │ - bne.n 34826 │ │ │ │ + bne.n 36dd8 │ │ │ │ ldr r3, [r5, #20] │ │ │ │ cmp r3, #8 │ │ │ │ - bne.n 34826 │ │ │ │ + bne.n 36dd8 │ │ │ │ str r6, [sp, #0] │ │ │ │ ldrd r2, r3, [r5, #12] │ │ │ │ blx fd9c │ │ │ │ - mov r3, r6 │ │ │ │ mov r1, r0 │ │ │ │ + mov r3, r6 │ │ │ │ str r6, [sp, #0] │ │ │ │ - mov.w r2, #32768 @ 0x8000 │ │ │ │ mov r0, r4 │ │ │ │ + mov.w r2, #32768 @ 0x8000 │ │ │ │ blx 10158 │ │ │ │ - mov r6, r0 │ │ │ │ + mov r4, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 34826 │ │ │ │ - ldr r2, [pc, #104] @ (348d0 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #104] @ (348d4 ) │ │ │ │ + beq.n 36dd8 │ │ │ │ + ldr r2, [pc, #124] @ (36e9c ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #120] @ (36ea0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr r3, [r5, #4] │ │ │ │ - add.w r5, r6, #8 │ │ │ │ - mov r4, r0 │ │ │ │ - add.w ip, r0, #8 │ │ │ │ - ldr r7, [r3, #4] │ │ │ │ - ldr r3, [r3, #12] │ │ │ │ - str r7, [r0, #72] @ 0x48 │ │ │ │ - subs r7, #1 │ │ │ │ - strd r6, r3, [r0, #64] @ 0x40 │ │ │ │ - ldmia r5!, {r0, r1, r2, r3} │ │ │ │ - stmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - add.w r7, r7, r7, lsr #31 │ │ │ │ - ldmia.w r5, {r0, r1, r2, r3} │ │ │ │ - stmia.w ip, {r0, r1, r2, r3} │ │ │ │ - asrs r3, r7, #1 │ │ │ │ - vldr d7, [r4, #32] │ │ │ │ - mov r0, r4 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + ldr r2, [r5, #4] │ │ │ │ + add.w r1, r4, #8 │ │ │ │ + ldr r3, [r2, #4] │ │ │ │ + ldr r2, [r2, #12] │ │ │ │ + strd r4, r2, [r0, #64] @ 0x40 │ │ │ │ + ldrd r4, r5, [r4, #8] │ │ │ │ + str r3, [r0, #72] @ 0x48 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + add.w r3, r3, r3, lsr #31 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + strd r4, r5, [r0, #8] │ │ │ │ + ldrd r4, r5, [r1, #8] │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vmov s12, r2 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + strd r4, r5, [r0, #16] │ │ │ │ + ldrd r4, r5, [r1, #16] │ │ │ │ + strd r4, r5, [r0, #24] │ │ │ │ + ldrd r4, r5, [r1, #24] │ │ │ │ vcvt.f64.s32 d6, s12 │ │ │ │ + strd r4, r5, [r0, #32] │ │ │ │ + vldr d7, [r0, #32] │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ - vldr d6, [r4, #8] │ │ │ │ - vstr d7, [r4, #32] │ │ │ │ + vldr d6, [r0, #8] │ │ │ │ + vstr d7, [r0, #32] │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ - vstr d6, [r4, #8] │ │ │ │ - b.n 34828 │ │ │ │ - nop │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - cmp r0, fp │ │ │ │ - movs r4, r1 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ + vstr d6, [r0, #8] │ │ │ │ + b.n 36ddc │ │ │ │ + mrc2 15, 6, pc, cr11, cr15, {7} │ │ │ │ + itt ls │ │ │ │ + movls r4, r1 │ │ │ │ + ldrls r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ │ │ │ │ -000348e8 : │ │ │ │ - ldr r1, [pc, #24] @ (34904 ) │ │ │ │ - push {r4, lr} │ │ │ │ +00036eb4 : │ │ │ │ + ldr r1, [pc, #28] @ (36ed4 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - adds r2, #142 @ 0x8e │ │ │ │ + add r4, sp, #752 @ 0x2f0 │ │ │ │ movs r4, r1 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - mov r5, r1 │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #16 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov r5, r1 │ │ │ │ mov r4, r0 │ │ │ │ - ldr r1, [pc, #80] @ (34964 ) │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + sub sp, #16 │ │ │ │ + ldr r1, [pc, #84] @ (36f40 ) │ │ │ │ str r3, [sp, #8] │ │ │ │ - add r1, pc │ │ │ │ ldr r3, [r0, #96] @ 0x60 │ │ │ │ + add r1, pc │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r0, #92] @ 0x5c │ │ │ │ str r3, [sp, #0] │ │ │ │ + ldr r6, [r5, #0] │ │ │ │ ldrd r2, r3, [r0, #76] @ 0x4c │ │ │ │ mov r0, r5 │ │ │ │ - ldr r6, [r5, #0] │ │ │ │ blx r6 │ │ │ │ ldrd r3, r2, [r4, #64] @ 0x40 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3493e │ │ │ │ - ldr r1, [pc, #52] @ (34968 ) │ │ │ │ + beq.n 36f14 │ │ │ │ + ldr r1, [pc, #56] @ (36f44 ) │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ ldr r2, [r4, #100] @ 0x64 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 34954 │ │ │ │ + beq.n 36f2a │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 34954 │ │ │ │ - ldr r1, [pc, #32] @ (3496c ) │ │ │ │ + beq.n 36f2a │ │ │ │ + ldr r1, [pc, #36] @ (36f48 ) │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - movs r1, #41 @ 0x29 │ │ │ │ + mov.w r1, #41 @ 0x29 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ - strh r6, [r3, #48] @ 0x30 │ │ │ │ - movs r3, r1 │ │ │ │ - ldrb r4, [r7, #31] │ │ │ │ - movs r3, r1 │ │ │ │ - ldrb r4, [r4, #31] │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + lsls r6, r2, #17 │ │ │ │ + movs r4, r1 │ │ │ │ + cdp2 0, 3, cr0, cr6, cr11, {0} │ │ │ │ + cdp2 0, 1, cr0, cr14, cr11, {0} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #100] @ 0x64 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + ldrd r4, r3, [r0, #76] @ 0x4c │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - ldr r4, [r0, #76] @ 0x4c │ │ │ │ ldr r7, [r0, #92] @ 0x5c │ │ │ │ - mov r9, r1 │ │ │ │ add.w r8, r4, #4294967295 @ 0xffffffff │ │ │ │ - str r3, [sp, #4] │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - mov r0, r3 │ │ │ │ + strd r4, r3, [sp] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r2, [sp, #8] │ │ │ │ - str r4, [sp, #0] │ │ │ │ + mov r0, r3 │ │ │ │ str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ + cmp.w r8, #0 │ │ │ │ ldr r2, [r6, #84] @ 0x54 │ │ │ │ mov r5, r0 │ │ │ │ - cmp.w r8, #0 │ │ │ │ - ble.n 34a08 │ │ │ │ - mov sl, r0 │ │ │ │ + ble.n 36ffe │ │ │ │ rsb fp, r2, #92672 @ 0x16a00 │ │ │ │ - str r5, [sp, #16] │ │ │ │ + mov.w r0, #1 │ │ │ │ + strd r5, r6, [sp, #16] │ │ │ │ add.w fp, fp, #9 │ │ │ │ - str r6, [sp, #20] │ │ │ │ - movs r0, #1 │ │ │ │ - mov r6, sl │ │ │ │ + mov r6, r5 │ │ │ │ ldr r5, [sp, #0] │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov sl, r2 │ │ │ │ - b.n 349e4 │ │ │ │ + b.n 36fd8 │ │ │ │ mul.w r0, r0, sl │ │ │ │ mov r1, r5 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r4, r8 │ │ │ │ mov r0, r1 │ │ │ │ - beq.n 34a04 │ │ │ │ + beq.n 36ffa │ │ │ │ mul.w r2, r0, r7 │ │ │ │ - adds r4, #1 │ │ │ │ cmp r0, fp │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w r2, r9, r2, lsl #2 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str.w r2, [r6], #4 │ │ │ │ - ble.n 349d4 │ │ │ │ + ble.n 36fc8 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, sl │ │ │ │ blx fe70 │ │ │ │ cmp r4, r8 │ │ │ │ - bne.n 349e4 │ │ │ │ + bne.n 36fd8 │ │ │ │ ldrd r5, r6, [sp, #16] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r8 │ │ │ │ - ble.n 34a20 │ │ │ │ - adds r2, r3, #1 │ │ │ │ + ble.n 3701e │ │ │ │ + add.w r2, r3, #1 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - movs r1, #0 │ │ │ │ add.w r0, r5, r8, lsl #2 │ │ │ │ - subs r2, r2, r3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ + sub.w r2, r2, r3 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ blx fd10 │ │ │ │ ldr r0, [r6, #64] @ 0x40 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ ldr r7, [r6, #96] @ 0x60 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - vldr s13, [r9] │ │ │ │ vldr s15, [r5] │ │ │ │ + vldr s13, [r9] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldr.w ip, [r6, #72] @ 0x48 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s15, [r5] │ │ │ │ vldr s14, [ip] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ - cmp r3, #3 │ │ │ │ add.w r4, r3, r3, lsr #31 │ │ │ │ + cmp r3, #3 │ │ │ │ it le │ │ │ │ movle r2, #4 │ │ │ │ mov.w r4, r4, asr #1 │ │ │ │ vstr s15, [r5] │ │ │ │ - ble.n 34aac │ │ │ │ + ble.n 370b4 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add.w lr, ip, #4 │ │ │ │ - adds r1, r5, #4 │ │ │ │ + add.w r1, r5, #4 │ │ │ │ add.w r0, ip, r3 │ │ │ │ - adds r2, r5, r3 │ │ │ │ - movs r3, #1 │ │ │ │ + add.w r2, r5, r3 │ │ │ │ + mov.w r3, #1 │ │ │ │ vldmdb r0!, {s15} │ │ │ │ - adds r3, #1 │ │ │ │ - vldmdb r2!, {s10} │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r3, r4 │ │ │ │ + vldmdb r2!, {s10} │ │ │ │ vldr s11, [r1] │ │ │ │ vldmia lr!, {s12} │ │ │ │ vmul.f32 s14, s15, s10 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vmla.f32 s15, s12, s10 │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ + vmla.f32 s15, s12, s10 │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vstmia r1!, {s12} │ │ │ │ vstr s14, [r2] │ │ │ │ - blt.n 34a74 │ │ │ │ - lsls r2, r4, #2 │ │ │ │ - adds r3, r5, r2 │ │ │ │ + blt.n 37078 │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ + add.w r3, r5, r2 │ │ │ │ add ip, r2 │ │ │ │ ldr r0, [r6, #68] @ 0x44 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ - str r3, [sp, #16] │ │ │ │ vldr s15, [r3] │ │ │ │ + str r3, [sp, #16] │ │ │ │ vldr s14, [ip] │ │ │ │ ldr.w r9, [r0, #56] @ 0x38 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s15, [r5] │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s15, [r5] │ │ │ │ blx r9 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldr r1, [r5, #0] │ │ │ │ ldr r6, [r6, #88] @ 0x58 │ │ │ │ add.w r2, r3, r7, lsl #2 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + str r1, [r2, #0] │ │ │ │ cmp r3, r8 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - str r1, [r2, #0] │ │ │ │ - beq.n 34b5e │ │ │ │ + beq.n 3717e │ │ │ │ cmp.w r8, #1 │ │ │ │ - ble.n 34b52 │ │ │ │ + ble.n 37160 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add.w r9, r5, #4 │ │ │ │ rsb fp, r6, #92672 @ 0x16a00 │ │ │ │ mov r0, r6 │ │ │ │ - add r3, r5 │ │ │ │ + add.w fp, fp, #9 │ │ │ │ str r5, [sp, #4] │ │ │ │ + mov.w r4, #1 │ │ │ │ + add r3, r5 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ mov sl, r3 │ │ │ │ mov r3, r9 │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ mov r9, r6 │ │ │ │ - add.w fp, fp, #9 │ │ │ │ - movs r4, #1 │ │ │ │ mov r6, r3 │ │ │ │ - b.n 34b26 │ │ │ │ + b.n 37132 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ mul.w r0, r0, r9 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r4, r8 │ │ │ │ mov r0, r1 │ │ │ │ - beq.n 34b50 │ │ │ │ + beq.n 3715e │ │ │ │ vldmia r6!, {s14} │ │ │ │ mul.w r2, r0, r7 │ │ │ │ - vldmdb sl!, {s15} │ │ │ │ - adds r4, #1 │ │ │ │ cmp r0, fp │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + vldmdb sl!, {s15} │ │ │ │ add.w r2, r5, r2, lsl #2 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s15, [r2] │ │ │ │ - ble.n 34b16 │ │ │ │ + ble.n 37122 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ mov r1, r9 │ │ │ │ blx fe70 │ │ │ │ cmp r4, r8 │ │ │ │ - bne.n 34b26 │ │ │ │ + bne.n 37132 │ │ │ │ ldr r5, [sp, #4] │ │ │ │ mov r0, r5 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ rsb r9, r6, #92672 @ 0x16a00 │ │ │ │ add.w r9, r9, #9 │ │ │ │ cmp r2, #3 │ │ │ │ - ble.n 34c50 │ │ │ │ + ble.n 37274 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ add.w fp, r5, #4 │ │ │ │ - strd r3, r5, [sp, #12] │ │ │ │ mov r0, r6 │ │ │ │ - add r2, r5 │ │ │ │ mov.w r8, #1 │ │ │ │ + strd r3, r5, [sp, #12] │ │ │ │ + add r2, r5 │ │ │ │ mov r5, fp │ │ │ │ - mov sl, r2 │ │ │ │ ldr.w fp, [sp, #8] │ │ │ │ - b.n 34b98 │ │ │ │ + mov sl, r2 │ │ │ │ + b.n 371b8 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ mul.w r0, r6, r0 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r8, r4 │ │ │ │ mov r0, r1 │ │ │ │ - bge.n 34bc4 │ │ │ │ + bge.n 371e4 │ │ │ │ vldmia r5!, {s14} │ │ │ │ mul.w r2, r0, r7 │ │ │ │ - vldmdb sl!, {s15} │ │ │ │ - add.w r8, r8, #1 │ │ │ │ cmp r0, r9 │ │ │ │ + add.w r8, r8, #1 │ │ │ │ + vldmdb sl!, {s15} │ │ │ │ add.w r2, fp, r2, lsl #2 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s15, [r2] │ │ │ │ - ble.n 34b88 │ │ │ │ + ble.n 371a8 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ blx fe70 │ │ │ │ cmp r8, r4 │ │ │ │ - blt.n 34b98 │ │ │ │ + blt.n 371b8 │ │ │ │ ldrd r3, r5, [sp, #12] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + cmp r0, r9 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ mul.w r3, r0, r7 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - cmp r0, r9 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ str r2, [r3, #0] │ │ │ │ - bgt.n 34c46 │ │ │ │ + bgt.n 3726a │ │ │ │ ldr r1, [sp, #0] │ │ │ │ mul.w r0, r6, r0 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r4 │ │ │ │ - ble.n 34b52 │ │ │ │ - sub.w r8, r3, r4 │ │ │ │ + ble.n 37160 │ │ │ │ add.w sl, r5, r4, lsl #2 │ │ │ │ - add.w r8, r8, #1 │ │ │ │ + sub.w r8, r3, r4 │ │ │ │ str r5, [sp, #4] │ │ │ │ + add.w r8, r8, #1 │ │ │ │ ldr.w fp, [sp, #8] │ │ │ │ add.w r8, r5, r8, lsl #2 │ │ │ │ mov r5, r3 │ │ │ │ mov r3, sl │ │ │ │ mov sl, r6 │ │ │ │ mov r6, r3 │ │ │ │ - b.n 34c1e │ │ │ │ + b.n 37240 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ mul.w r0, r0, sl │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ cmp r5, r4 │ │ │ │ - beq.n 34b50 │ │ │ │ + beq.n 3715e │ │ │ │ vldmia r6!, {s14} │ │ │ │ mul.w r2, r0, r7 │ │ │ │ - vldmdb r8!, {s15} │ │ │ │ - adds r4, #1 │ │ │ │ cmp r0, r9 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + vldmdb r8!, {s15} │ │ │ │ add.w r2, fp, r2, lsl #2 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s15, [r2] │ │ │ │ - ble.n 34c0e │ │ │ │ + ble.n 37230 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ mov r1, sl │ │ │ │ blx fe70 │ │ │ │ - b.n 34c1a │ │ │ │ + b.n 3723c │ │ │ │ ldr r2, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ blx fe70 │ │ │ │ - b.n 34be8 │ │ │ │ + b.n 3720a │ │ │ │ mov r0, r6 │ │ │ │ - movs r4, #2 │ │ │ │ - b.n 34bca │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mov.w r4, #2 │ │ │ │ + b.n 371ec │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r0 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #100] @ 0x64 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ - cbnz r5, 34c98 │ │ │ │ - ldr r1, [pc, #360] @ (34de8 ) │ │ │ │ + cbnz r5, 372de │ │ │ │ + ldr r1, [pc, #388] @ (37438 ) │ │ │ │ mov fp, r5 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ add r1, pc │ │ │ │ blx fcb4 │ │ │ │ str.w fp, [r4, #72] @ 0x48 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r0, [r4, #76] @ 0x4c │ │ │ │ blx f824 │ │ │ │ ldr r2, [r4, #76] @ 0x4c │ │ │ │ str r0, [r4, #84] @ 0x54 │ │ │ │ - subs r1, r2, #2 │ │ │ │ + sub.w r1, r2, #2 │ │ │ │ blx f858 │ │ │ │ + ldr.w r9, [r4, #76] @ 0x4c │ │ │ │ + mov r6, r0 │ │ │ │ + mov r2, r0 │ │ │ │ ldr r3, [r4, #100] @ 0x64 │ │ │ │ + str r6, [r4, #88] @ 0x58 │ │ │ │ + mov r0, r9 │ │ │ │ str r3, [sp, #16] │ │ │ │ - mov r2, r0 │ │ │ │ - ldrd r9, r3, [r4, #76] @ 0x4c │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ str r3, [sp, #12] │ │ │ │ - str r0, [r4, #88] @ 0x58 │ │ │ │ - mov r6, r0 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #20] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ mov r1, r3 │ │ │ │ - ldr r3, [pc, #300] @ (34dec ) │ │ │ │ - mov r0, r9 │ │ │ │ + ldr r3, [pc, #304] @ (3743c ) │ │ │ │ + str r1, [sp, #20] │ │ │ │ add r3, pc │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx ff4c │ │ │ │ mov fp, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 34c8a │ │ │ │ + bne.n 372be │ │ │ │ ldr r7, [sp, #12] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ blx 1008c │ │ │ │ vmov s15, r7 │ │ │ │ mov fp, r0 │ │ │ │ mov r1, r9 │ │ │ │ mov r0, r5 │ │ │ │ vcvt.f64.s32 d8, s15 │ │ │ │ blx fec0 │ │ │ │ add.w r2, r9, #4294967295 @ 0xffffffff │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ str r2, [sp, #24] │ │ │ │ - ble.n 34dd6 │ │ │ │ + ble.n 37426 │ │ │ │ rsb r3, r6, #92672 @ 0x16a00 │ │ │ │ - strd fp, r4, [sp, #28] │ │ │ │ - adds r3, #9 │ │ │ │ - mov sl, fp │ │ │ │ add r1, sp, #40 @ 0x28 │ │ │ │ - movs r7, #0 │ │ │ │ - movs r5, #1 │ │ │ │ + add.w r3, r3, #9 │ │ │ │ + mov sl, fp │ │ │ │ + mov.w r7, #0 │ │ │ │ + mov.w r5, #1 │ │ │ │ + str r1, [sp, #8] │ │ │ │ + strd fp, r4, [sp, #28] │ │ │ │ mov r4, r3 │ │ │ │ mov fp, r2 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - b.n 34d24 │ │ │ │ + b.n 37378 │ │ │ │ mul.w r0, r5, r6 │ │ │ │ mov r1, r9 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ cmp r7, fp │ │ │ │ mov r5, r1 │ │ │ │ - beq.n 34d5e │ │ │ │ + beq.n 373b4 │ │ │ │ ldr.w r3, [r8, #4] │ │ │ │ mov r1, r5 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ mov r0, r8 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ blx r3 │ │ │ │ vldr d7, [sp, #40] @ 0x28 │ │ │ │ - vldr d6, [sp, #48] @ 0x30 │ │ │ │ - adds r7, #1 │ │ │ │ cmp r5, r4 │ │ │ │ + vldr d6, [sp, #48] @ 0x30 │ │ │ │ vadd.f64 d6, d7, d6 │ │ │ │ vdiv.f64 d7, d6, d8 │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vstmia sl!, {s14} │ │ │ │ - ble.n 34d14 │ │ │ │ + ble.n 37368 │ │ │ │ mov r0, r5 │ │ │ │ mov r2, r9 │ │ │ │ mov r1, r6 │ │ │ │ blx fe70 │ │ │ │ cmp r7, fp │ │ │ │ mov r5, r0 │ │ │ │ - bne.n 34d24 │ │ │ │ + bne.n 37378 │ │ │ │ mov r0, r8 │ │ │ │ ldrd fp, r4, [sp, #28] │ │ │ │ blx fa0c │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ cmp r3, r2 │ │ │ │ it gt │ │ │ │ movgt r0, r2 │ │ │ │ - ble.n 34d88 │ │ │ │ - subs r2, r3, r0 │ │ │ │ - movs r1, #0 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + ble.n 373e4 │ │ │ │ + sub.w r2, r3, r0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ cmp r3, r0 │ │ │ │ it le │ │ │ │ movle r2, #4 │ │ │ │ add.w r0, fp, r0, lsl #2 │ │ │ │ blx fd10 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r9, r3 │ │ │ │ - bgt.n 34dac │ │ │ │ + bgt.n 37408 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 34dac │ │ │ │ + ble.n 37408 │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ add.w r3, fp, r3, lsl #2 │ │ │ │ add.w r0, fp, #4 │ │ │ │ add r2, fp │ │ │ │ ldr.w r1, [r3, #-4]! │ │ │ │ - str.w r1, [r2, #-4]! │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 34da0 │ │ │ │ + str.w r1, [r2, #-4]! │ │ │ │ + bne.n 373fc │ │ │ │ ldr r0, [sp, #16] │ │ │ │ mov r2, fp │ │ │ │ mov r1, fp │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [pc, #56] @ (34df0 ) │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ + ldr r3, [pc, #44] @ (37440 ) │ │ │ │ mov r2, r6 │ │ │ │ - add r3, pc │ │ │ │ mov r0, r9 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ + add r3, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, fp │ │ │ │ blx fa00 │ │ │ │ - str.w fp, [r4, #72] @ 0x48 │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 372be │ │ │ │ blx fa0c │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #0 │ │ │ │ it gt │ │ │ │ movgt r0, #0 │ │ │ │ - bgt.n 34d74 │ │ │ │ - b.n 34dac │ │ │ │ + bgt.n 373ca │ │ │ │ + b.n 37408 │ │ │ │ nop │ │ │ │ - add r5, pc, #288 @ (adr r5, 34f0c ) │ │ │ │ - movs r4, r1 │ │ │ │ - add r5, pc, #40 @ (adr r5, 34e18 ) │ │ │ │ - movs r4, r1 │ │ │ │ - add r4, pc, #64 @ (adr r4, 34e34 ) │ │ │ │ - movs r4, r1 │ │ │ │ + subs r4, r2, #4 │ │ │ │ + movs r5, r1 │ │ │ │ + subs r6, r7, #2 │ │ │ │ + movs r5, r1 │ │ │ │ + adds r2, r6, #6 │ │ │ │ + movs r5, r1 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 34e0c │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 37480 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #0 │ │ │ │ - bne.n 34e04 │ │ │ │ + bne.n 37464 │ │ │ │ ldr r2, [r1, #20] │ │ │ │ cmp r2, #8 │ │ │ │ - bne.n 34e04 │ │ │ │ + bne.n 37464 │ │ │ │ mov sl, r0 │ │ │ │ ldr r0, [r3, #4] │ │ │ │ str r1, [sp, #8] │ │ │ │ blx 1018c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 34e04 │ │ │ │ + beq.n 37464 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr.w fp, [r3, #4] │ │ │ │ cmp.w fp, #2 │ │ │ │ - ble.n 34e04 │ │ │ │ + ble.n 37464 │ │ │ │ ldr.w r2, [r7, #164] @ 0xa4 │ │ │ │ lsls r2, r2, #28 │ │ │ │ - bpl.n 34e58 │ │ │ │ + bpl.n 374cc │ │ │ │ cmp.w fp, #32 │ │ │ │ - ble.n 34e04 │ │ │ │ + ble.n 37464 │ │ │ │ add.w r0, fp, #4294967295 @ 0xffffffff │ │ │ │ blx f9b4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 34e04 │ │ │ │ + beq.n 37464 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr.w fp, [r3, #4] │ │ │ │ - ldr r2, [r3, #8] │ │ │ │ - ldr r3, [r3, #12] │ │ │ │ - str r3, [sp, #12] │ │ │ │ - ldr.w r3, [sl, #8] │ │ │ │ - str r2, [sp, #16] │ │ │ │ + ldrd r2, r3, [r3, #8] │ │ │ │ + strd r3, r2, [sp, #12] │ │ │ │ add.w r2, fp, #4294967295 @ 0xffffffff │ │ │ │ + ldr.w r3, [sl, #8] │ │ │ │ mov r4, r2 │ │ │ │ str r2, [sp, #8] │ │ │ │ - cbz r3, 34e8a │ │ │ │ - ldr r5, [pc, #436] @ (35024 ) │ │ │ │ - lsls r4, r2, #1 │ │ │ │ - subs r4, #1 │ │ │ │ + cbz r3, 37504 │ │ │ │ + ldr r5, [pc, #488] @ (376cc ) │ │ │ │ + mov.w r4, r2, lsl #1 │ │ │ │ + add.w r4, r4, #4294967295 @ 0xffffffff │ │ │ │ add r5, pc │ │ │ │ - b.n 34e7a │ │ │ │ - adds r4, #1 │ │ │ │ + b.n 374f4 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r4 │ │ │ │ blx fb20 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 34e78 │ │ │ │ + beq.n 374f0 │ │ │ │ lsls r3, r4, #31 │ │ │ │ - bmi.n 34e78 │ │ │ │ - lsls r0, r4, #2 │ │ │ │ - movs r5, #0 │ │ │ │ + bmi.n 374f0 │ │ │ │ + mov.w r0, r4, lsl #2 │ │ │ │ + mov.w r5, #0 │ │ │ │ blx 1008c │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r6, r0 │ │ │ │ mov r1, r2 │ │ │ │ mov r0, r4 │ │ │ │ blx fb04 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r8, r0 │ │ │ │ mov r1, r2 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - mov r3, r6 │ │ │ │ mov r1, r0 │ │ │ │ + mov r3, r6 │ │ │ │ + str r5, [sp, #0] │ │ │ │ mov r2, r6 │ │ │ │ mov r0, r8 │ │ │ │ - str r5, [sp, #0] │ │ │ │ blx 100c8 │ │ │ │ - mov r3, r5 │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r3, r5 │ │ │ │ str r5, [sp, #0] │ │ │ │ + mov.w r2, #8 │ │ │ │ + mov r0, r7 │ │ │ │ blx 10158 │ │ │ │ mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 35006 │ │ │ │ - movs r2, #1 │ │ │ │ + beq.w 376aa │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r0, r4 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ - mov r2, r5 │ │ │ │ mov r9, r0 │ │ │ │ + mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - mov r3, r6 │ │ │ │ mov r1, r0 │ │ │ │ + mov r3, r6 │ │ │ │ + str r5, [sp, #0] │ │ │ │ mov r2, r6 │ │ │ │ mov r0, r9 │ │ │ │ - str r5, [sp, #0] │ │ │ │ blx 100c8 │ │ │ │ - mov r3, r5 │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r3, r5 │ │ │ │ str r5, [sp, #0] │ │ │ │ + mov.w r2, #8 │ │ │ │ + mov r0, r7 │ │ │ │ blx 10158 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 35006 │ │ │ │ - movs r2, #1 │ │ │ │ + beq.w 376aa │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r0, r4 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ str r0, [sp, #20] │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ blx fb04 │ │ │ │ - mov r3, r6 │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r6 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ + mov r3, r6 │ │ │ │ + mov r2, r6 │ │ │ │ str r5, [sp, #0] │ │ │ │ blx 100c8 │ │ │ │ - movs r3, #2 │ │ │ │ mov r1, r0 │ │ │ │ - movs r2, #8 │ │ │ │ - mov r0, r7 │ │ │ │ + mov.w r3, #2 │ │ │ │ str r5, [sp, #0] │ │ │ │ + mov r0, r7 │ │ │ │ + mov.w r2, #8 │ │ │ │ blx 10158 │ │ │ │ mov r7, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3500a │ │ │ │ + beq.n 376ae │ │ │ │ mov r0, r6 │ │ │ │ blx ff78 │ │ │ │ - ldr r2, [pc, #224] @ (35028 ) │ │ │ │ - ldr r1, [pc, #228] @ (3502c ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ + ldr r2, [pc, #244] @ (376d0 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #240] @ (376d4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - str r3, [r0, #92] @ 0x5c │ │ │ │ mov r6, r0 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ add.w r2, r0, #8 │ │ │ │ - strd r5, fp, [r0, #72] @ 0x48 │ │ │ │ add.w r1, r9, #8 │ │ │ │ - strd r8, r9, [r0, #64] @ 0x40 │ │ │ │ - movs r5, #6 │ │ │ │ - str r7, [r0, #100] @ 0x64 │ │ │ │ - str r4, [r0, #80] @ 0x50 │ │ │ │ - str r3, [r0, #96] @ 0x60 │ │ │ │ add.w r0, r8, #8 │ │ │ │ + strd r8, r9, [r6, #64] @ 0x40 │ │ │ │ + strd r5, fp, [r6, #72] @ 0x48 │ │ │ │ + str r4, [r6, #80] @ 0x50 │ │ │ │ + str r3, [r6, #92] @ 0x5c │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + str r3, [r6, #96] @ 0x60 │ │ │ │ + str r7, [r6, #100] @ 0x64 │ │ │ │ blx f95c │ │ │ │ add.w r3, r4, r4, lsr #31 │ │ │ │ ldr.w r1, [sl, #8] │ │ │ │ - asrs r3, r3, #1 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ - subs r0, r3, #1 │ │ │ │ - vldr d6, [r6, #32] │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + add.w r0, r3, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vldr d5, [r6, #8] │ │ │ │ - vldr d4, [r6, #16] │ │ │ │ - mla r4, r5, r0, r4 │ │ │ │ + add.w r5, r0, r0, lsl #1 │ │ │ │ + vldr d6, [r6, #32] │ │ │ │ + add.w r0, r1, r0, lsl #2 │ │ │ │ mul.w r2, r1, r2 │ │ │ │ + add.w r4, r4, r5, lsl #1 │ │ │ │ + add.w r0, r0, #2 │ │ │ │ + vldr d4, [r6, #16] │ │ │ │ add r4, fp │ │ │ │ add r4, r2 │ │ │ │ - vmov s14, r4 │ │ │ │ add r2, r3 │ │ │ │ - subs r3, #2 │ │ │ │ + sub.w r3, r3, #2 │ │ │ │ + vmov s14, r4 │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ vmov s12, r2 │ │ │ │ - add.w r2, r1, r0, lsl #2 │ │ │ │ + sub.w r2, fp, #2 │ │ │ │ + add r3, r2 │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ vcvt.f64.s32 d6, s12 │ │ │ │ - adds r2, #2 │ │ │ │ vadd.f64 d6, d6, d5 │ │ │ │ - vmov s11, r2 │ │ │ │ - sub.w r2, fp, #2 │ │ │ │ + vmov s11, r0 │ │ │ │ + sub.w r0, r2, r1 │ │ │ │ vcvt.f64.s32 d5, s11 │ │ │ │ - subs r0, r2, r1 │ │ │ │ - add r3, r2 │ │ │ │ - subs r3, r3, r1 │ │ │ │ vadd.f64 d4, d4, d5 │ │ │ │ vmov s10, r0 │ │ │ │ mov r0, r6 │ │ │ │ - vcvt.f64.s32 d5, s10 │ │ │ │ vstr d4, [r6, #16] │ │ │ │ + vcvt.f64.s32 d5, s10 │ │ │ │ vadd.f64 d7, d5, d7 │ │ │ │ vstr d7, [r6, #32] │ │ │ │ vmov s14, r3 │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ vstr d7, [r6, #8] │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 37468 │ │ │ │ mov.w r9, #0 │ │ │ │ mov r0, r6 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r9 │ │ │ │ blx f928 │ │ │ │ mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - b.n 34e04 │ │ │ │ - stmia r3!, {r4, r5, r6, r7} │ │ │ │ - movs r3, r1 │ │ │ │ - @ instruction: 0xfa3fffff │ │ │ │ - subs r6, #136 @ 0x88 │ │ │ │ + b.n 37464 │ │ │ │ + nop │ │ │ │ + sbcs r0, r1 │ │ │ │ + movs r4, r1 │ │ │ │ + vst4. {d15[0],d17[0],d19[0],d21[0]}, [r7 :256] │ │ │ │ + @ instruction: 0xb7f0 │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -00035030 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000376d8 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r5, [pc, #44] @ (35064 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + ldr r5, [pc, #56] @ (37720 ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r5 │ │ │ │ blx fbec │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + str r3, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - cmp r3, #80 @ 0x50 │ │ │ │ + add r4, pc, #640 @ (adr r4, 379a4 ) │ │ │ │ movs r4, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [r0, #72] @ 0x48 │ │ │ │ + ldrd r3, r6, [r0, #72] @ 0x48 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #28 │ │ │ │ - ldr r6, [r0, #76] @ 0x4c │ │ │ │ ldr r7, [r0, #84] @ 0x54 │ │ │ │ - mov r4, r0 │ │ │ │ - mov r1, r6 │ │ │ │ str r3, [sp, #16] │ │ │ │ + mov r1, r6 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r0, [r0, #88] @ 0x58 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r1, [pc, #20] @ (350a0 ) │ │ │ │ mov r2, r6 │ │ │ │ - ldr r3, [r4, #80] @ 0x50 │ │ │ │ mov r0, r5 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ + ldr r1, [pc, #28] @ (37774 ) │ │ │ │ str r3, [sp, #0] │ │ │ │ - add r1, pc │ │ │ │ mov r3, r7 │ │ │ │ ldr r4, [r5, #0] │ │ │ │ + add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #28 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - ldrb r4, [r0, #27] │ │ │ │ - movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + stc2 0, cr0, [sl], {11} │ │ │ │ mov r3, r0 │ │ │ │ - ldr.w fp, [r0, #84] @ 0x54 │ │ │ │ - ldrd sl, r7, [r0, #64] @ 0x40 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r8, r6, [r0, #92] @ 0x5c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd sl, r7, [r0, #64] @ 0x40 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #20 │ │ │ │ - ldr r2, [r0, #80] @ 0x50 │ │ │ │ - mov r4, r1 │ │ │ │ + ldrd r2, fp, [r0, #80] @ 0x50 │ │ │ │ ldr r0, [r0, #88] @ 0x58 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + strd r2, r3, [sp, #4] │ │ │ │ mul.w r0, r0, fp │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldrd r2, r3, [sp, #4] │ │ │ │ mov r9, r0 │ │ │ │ cmp r2, fp │ │ │ │ - blt.n 35110 │ │ │ │ - lsls r2, r6, #2 │ │ │ │ + blt.n 377f6 │ │ │ │ + mov.w r2, r6, lsl #2 │ │ │ │ mov r9, sl │ │ │ │ - mov.w r8, r8, lsl #2 │ │ │ │ mov r6, fp │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ mov sl, r0 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mov r1, r4 │ │ │ │ + strd r2, r3, [sp, #8] │ │ │ │ ldr.w r3, [r9, #56] @ 0x38 │ │ │ │ + mov r1, r4 │ │ │ │ mov r2, sl │ │ │ │ mov r0, r9 │ │ │ │ + add r6, fp │ │ │ │ blx r3 │ │ │ │ ldr r3, [r7, #56] @ 0x38 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, sl │ │ │ │ mov r0, r7 │ │ │ │ - add r6, fp │ │ │ │ + add r4, r8 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - add r4, r8 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r6 │ │ │ │ - bge.n 350e8 │ │ │ │ + bge.n 377ce │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mov r9, sl │ │ │ │ mov r0, r9 │ │ │ │ str r3, [sp, #4] │ │ │ │ blx ff78 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r4 │ │ │ │ ldr r0, [r3, #72] @ 0x48 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov r3, r0 │ │ │ │ - ldr.w fp, [r0, #84] @ 0x54 │ │ │ │ - ldrd r7, sl, [r0, #64] @ 0x40 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r8, r6, [r0, #92] @ 0x5c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r7, sl, [r0, #64] @ 0x40 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #20 │ │ │ │ - ldr r2, [r0, #80] @ 0x50 │ │ │ │ - mov r4, r1 │ │ │ │ + ldrd r2, fp, [r0, #80] @ 0x50 │ │ │ │ ldr r0, [r0, #88] @ 0x58 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + strd r2, r3, [sp, #4] │ │ │ │ mul.w r0, r0, fp │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldrd r2, r3, [sp, #4] │ │ │ │ mov r9, r0 │ │ │ │ cmp r2, fp │ │ │ │ - blt.n 35198 │ │ │ │ - lsls r2, r6, #2 │ │ │ │ + blt.n 378a2 │ │ │ │ + mov.w r2, r6, lsl #2 │ │ │ │ mov r9, sl │ │ │ │ - mov.w r8, r8, lsl #2 │ │ │ │ mov r6, fp │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ mov sl, r0 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mov r1, r4 │ │ │ │ + strd r2, r3, [sp, #8] │ │ │ │ ldr.w r3, [r9, #56] @ 0x38 │ │ │ │ + mov r1, r4 │ │ │ │ mov r2, sl │ │ │ │ mov r0, r9 │ │ │ │ + add r6, fp │ │ │ │ blx r3 │ │ │ │ ldr r3, [r7, #56] @ 0x38 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, sl │ │ │ │ mov r0, r7 │ │ │ │ - add r6, fp │ │ │ │ + add r4, r8 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - add r4, r8 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r6 │ │ │ │ - bge.n 35170 │ │ │ │ + bge.n 3787a │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mov r9, sl │ │ │ │ mov r0, r9 │ │ │ │ str r3, [sp, #4] │ │ │ │ blx ff78 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r4 │ │ │ │ ldr r0, [r3, #72] @ 0x48 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #72] @ 0x48 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ lsls r4, r3, #21 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ - bpl.n 35204 │ │ │ │ - movs r5, #0 │ │ │ │ + bpl.n 3794c │ │ │ │ + mov.w r5, #0 │ │ │ │ mov sl, r5 │ │ │ │ mov r8, r5 │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, sl │ │ │ │ blx f928 │ │ │ │ mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 351de │ │ │ │ + bgt.n 3790e │ │ │ │ ldr.w r9, [r1, #4] │ │ │ │ ldr.w r3, [r9] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 351de │ │ │ │ + bne.n 3790e │ │ │ │ + add r3, sp, #48 @ 0x30 │ │ │ │ add.w r8, sp, #44 @ 0x2c │ │ │ │ add r6, sp, #40 @ 0x28 │ │ │ │ - add r3, sp, #48 @ 0x30 │ │ │ │ mov r7, r2 │ │ │ │ mov r1, r6 │ │ │ │ mov r2, r8 │ │ │ │ str r3, [sp, #28] │ │ │ │ blx fa24 │ │ │ │ ldr.w r0, [r9, #4] │ │ │ │ blx faf8 │ │ │ │ - cbz r0, 35242 │ │ │ │ + cbz r0, 3798a │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #17 │ │ │ │ - bmi.n 351de │ │ │ │ - ldr.w sl, [pc, #684] @ 354f0 │ │ │ │ - movs r3, #2 │ │ │ │ + bmi.n 3790e │ │ │ │ + ldr.w sl, [pc, #708] @ 37c50 │ │ │ │ + mov.w r3, #2 │ │ │ │ ldr.w r0, [r9, #4] │ │ │ │ str r3, [sp, #0] │ │ │ │ + ldr r2, [r5, #8] │ │ │ │ add sl, pc │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ mov r3, sl │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ blx fa48 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 351de │ │ │ │ + bne.n 3790e │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 3548a │ │ │ │ + beq.w 37be8 │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r3, #4 │ │ │ │ - beq.w 3547e │ │ │ │ + beq.w 37bdc │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 351de │ │ │ │ + ble.n 3790e │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bmi.n 351de │ │ │ │ + bmi.n 3790e │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fadc │ │ │ │ - mov r2, r6 │ │ │ │ mov r9, r0 │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ + mov r2, r6 │ │ │ │ mov r3, r8 │ │ │ │ add r1, sp, #36 @ 0x24 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ blx fa24 │ │ │ │ ldr r3, [r4, #20] │ │ │ │ - str r3, [sp, #12] │ │ │ │ mov r0, r9 │ │ │ │ - ldr r3, [pc, #600] @ (354f4 ) │ │ │ │ ldr r2, [r5, #8] │ │ │ │ - add r3, pc │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ + str r3, [sp, #12] │ │ │ │ + ldr r3, [pc, #616] @ (37c54 ) │ │ │ │ + add r3, pc │ │ │ │ ldr.w r2, [r3, r2, lsl #2] │ │ │ │ blx f564 │ │ │ │ - mov r6, r0 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ + mov r6, r0 │ │ │ │ mov r0, r9 │ │ │ │ blx ffa0 │ │ │ │ mov fp, r0 │ │ │ │ mul.w r0, r0, r6 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - ldr r3, [r4, #4] │ │ │ │ mov r5, r0 │ │ │ │ + ldr r3, [r4, #4] │ │ │ │ cmp r2, #4 │ │ │ │ - beq.w 35414 │ │ │ │ + beq.w 37b6c │ │ │ │ ldr r1, [r3, #8] │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r0, r9 │ │ │ │ blx fb04 │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ mov r8, r0 │ │ │ │ mov r2, fp │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ add.w r3, r4, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [sp, #16] │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r2, [r4, #12] │ │ │ │ + str r3, [sp, #16] │ │ │ │ mov r3, r5 │ │ │ │ blx f658 │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r3, r2, [r4, #12] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ clz r3, r3 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ - lsls r3, r3, #12 │ │ │ │ + mov.w r3, r3, lsr #5 │ │ │ │ + mov.w r3, r3, lsl #12 │ │ │ │ str r3, [sp, #0] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r2, r3 │ │ │ │ blx 10158 │ │ │ │ mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 35476 │ │ │ │ + beq.w 37bd4 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ mov r1, fp │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r0, r6 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [r3, #12] │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ blx f5dc │ │ │ │ ldr r2, [r4, #16] │ │ │ │ mov r1, r5 │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ mov sl, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 351e4 │ │ │ │ + beq.w 37916 │ │ │ │ mov r0, r5 │ │ │ │ blx ff78 │ │ │ │ - mov r1, r6 │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ - bl ebd68 │ │ │ │ + mov r1, r6 │ │ │ │ + bl f6188 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ mul.w r0, r6, r0 │ │ │ │ mul.w r5, r3, r0 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ mul.w r3, r0, r3 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ str r3, [sp, #24] │ │ │ │ blx fc44 │ │ │ │ mov r1, r6 │ │ │ │ str r0, [sp, #20] │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldrd r1, r2, [sp, #40] @ 0x28 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov r1, r0 │ │ │ │ ldrd r2, r0, [r4, #12] │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -47354,380 +48419,399 @@ │ │ │ │ ldr r0, [sp, #20] │ │ │ │ blx f658 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 351e4 │ │ │ │ + beq.w 37916 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #4 │ │ │ │ - beq.n 35470 │ │ │ │ - ldr r2, [pc, #324] @ (354f8 ) │ │ │ │ + beq.n 37bce │ │ │ │ + ldr r2, [pc, #332] @ (37c58 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #324] @ (354fc ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #332] @ (37c5c ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - strd r5, r9, [r0, #72] @ 0x48 │ │ │ │ mov r4, r0 │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ add.w r1, sl, #8 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ + add.w r0, r8, #8 │ │ │ │ add.w r7, r4, #8 │ │ │ │ + strd r8, sl, [r4, #64] @ 0x40 │ │ │ │ + strd r5, r9, [r4, #72] @ 0x48 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ ldr.w r9, [sp, #28] │ │ │ │ - adds r5, #8 │ │ │ │ - strd r8, sl, [r0, #64] @ 0x40 │ │ │ │ + str r3, [r4, #80] @ 0x50 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ mov r2, r9 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ - str r3, [r0, #92] @ 0x5c │ │ │ │ + str r3, [r4, #92] @ 0x5c │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - strd r6, fp, [r0, #84] @ 0x54 │ │ │ │ + strd r6, fp, [r4, #84] @ 0x54 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ - str r3, [r0, #96] @ 0x60 │ │ │ │ - add.w r0, r8, #8 │ │ │ │ + str r3, [r4, #96] @ 0x60 │ │ │ │ blx f95c │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ mov r1, r6 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r3, r7 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r9 │ │ │ │ blx fe30 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 37934 │ │ │ │ ldr r2, [r3, #12] │ │ │ │ - movs r1, #1 │ │ │ │ + mov.w r1, #1 │ │ │ │ mov r0, r9 │ │ │ │ blx fb04 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r8, r0 │ │ │ │ mov r1, fp │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ add.w r3, r4, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ mov r2, r5 │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #0] │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [r4, #16] │ │ │ │ blx f658 │ │ │ │ mov.w r3, #4096 @ 0x1000 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r3 │ │ │ │ mov r0, r7 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r2, r3 │ │ │ │ blx 10158 │ │ │ │ mov r8, r0 │ │ │ │ - cbz r0, 35476 │ │ │ │ - movs r3, #1 │ │ │ │ - str r3, [sp, #4] │ │ │ │ + cbz r0, 37bd4 │ │ │ │ + mov.w r3, #1 │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ mov r2, fp │ │ │ │ - ldr r3, [r4, #4] │ │ │ │ mov r0, r6 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [r4, #4] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ blx f5dc │ │ │ │ ldr r1, [r4, #12] │ │ │ │ mov r2, r5 │ │ │ │ - b.n 35334 │ │ │ │ - ldr r2, [pc, #140] @ (35500 ) │ │ │ │ + b.n 37a8c │ │ │ │ + ldr r2, [pc, #144] @ (37c60 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 353b6 │ │ │ │ + b.n 37b0e │ │ │ │ mov.w sl, #0 │ │ │ │ mov r8, sl │ │ │ │ - b.n 351e4 │ │ │ │ + b.n 37916 │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r0, r3, #19 │ │ │ │ - bmi.w 35280 │ │ │ │ - b.n 351de │ │ │ │ + bmi.w 379ca │ │ │ │ + b.n 3790e │ │ │ │ ldrd r0, r1, [r4, #4] │ │ │ │ blx 10140 │ │ │ │ - cbnz r0, 354b4 │ │ │ │ + cbnz r0, 37c12 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - cbz r2, 354b4 │ │ │ │ + cbz r2, 37c12 │ │ │ │ ldr r2, [r5, #8] │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr.w r0, [r9, #4] │ │ │ │ ldr.w r2, [sl, r2, lsl #2] │ │ │ │ blx f564 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.w 351de │ │ │ │ + bne.w 3790e │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r3, #4 │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ - beq.n 354de │ │ │ │ + beq.n 37c3c │ │ │ │ lsls r2, r3, #15 │ │ │ │ - bpl.w 35280 │ │ │ │ + bpl.w 379ca │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 351de │ │ │ │ + bne.w 3790e │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx faf8 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 35280 │ │ │ │ - b.n 351de │ │ │ │ + beq.w 379ca │ │ │ │ + b.n 3790e │ │ │ │ lsls r1, r3, #15 │ │ │ │ - bpl.w 35280 │ │ │ │ + bpl.w 379ca │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 35280 │ │ │ │ - b.n 354ce │ │ │ │ - stmia r0!, {r1, r2, r5} │ │ │ │ - movs r3, r1 │ │ │ │ - itet le │ │ │ │ - movle r3, r1 │ │ │ │ - stc2lgt 15, cr15, [sp], #1020 @ 0x3fc │ │ │ │ - suble r2, #42 @ 0x2a │ │ │ │ + bne.w 379ca │ │ │ │ + b.n 37c2c │ │ │ │ + nop │ │ │ │ + subs r4, #234 @ 0xea │ │ │ │ movs r4, r1 │ │ │ │ - ldc2 15, cr15, [r7], #1020 @ 0x3fc │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + subs r4, #154 @ 0x9a │ │ │ │ + movs r4, r1 │ │ │ │ + stc2l 15, cr15, [r9], #-1020 @ 0xfffffc04 │ │ │ │ + uxtb r0, r2 │ │ │ │ + movs r4, r1 │ │ │ │ + mrrc2 15, 15, pc, r1, cr15 @ │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -00035524 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00037c90 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r5, [pc, #44] @ (35558 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + ldr r5, [pc, #56] @ (37cd8 ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r5 │ │ │ │ blx fbec │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + str r3, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - movs r6, #104 @ 0x68 │ │ │ │ + ldr r6, [sp, #976] @ 0x3d0 │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -0003555c : │ │ │ │ - push {r4, r5, lr} │ │ │ │ +00037cdc : │ │ │ │ mov r1, r0 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [pc, #84] @ (355b8 ) │ │ │ │ + ldr r0, [pc, #100] @ (37d4c ) │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ - ldr r5, [pc, #84] @ (355bc ) │ │ │ │ + ldr r5, [pc, #96] @ (37d50 ) │ │ │ │ add r0, pc │ │ │ │ blx 10028 │ │ │ │ - ldr r3, [pc, #80] @ (355c0 ) │ │ │ │ + ldr r3, [pc, #92] @ (37d54 ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ blx 10028 │ │ │ │ - ldr r3, [pc, #68] @ (355c4 ) │ │ │ │ + ldr r3, [pc, #80] @ (37d58 ) │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ blx 10028 │ │ │ │ - ldr r3, [pc, #56] @ (355c8 ) │ │ │ │ + ldr r3, [pc, #72] @ (37d5c ) │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ blx 10028 │ │ │ │ blx f570 │ │ │ │ - cbnz r0, 355a4 │ │ │ │ + cbnz r0, 37d32 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - ldr r3, [pc, #36] @ (355cc ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r3, [pc, #44] @ (37d60 ) │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r5, r3] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #4] │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w 10024 │ │ │ │ - subs r0, #140 @ 0x8c │ │ │ │ - movs r4, r1 │ │ │ │ - str r6, [sp, #272] @ 0x110 │ │ │ │ + cbz r6, 37d50 │ │ │ │ movs r4, r1 │ │ │ │ + lsrs r6, r7, #26 │ │ │ │ + movs r5, r1 │ │ │ │ lsls r0, r0, #17 │ │ │ │ movs r0, r0 │ │ │ │ lsls r0, r7, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r0, r2, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r4, r6, #15 │ │ │ │ movs r0, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov ip, r0 │ │ │ │ - mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #16 │ │ │ │ - mov r1, r2 │ │ │ │ ldr.w r3, [ip, #72] @ 0x48 │ │ │ │ + mov r0, r1 │ │ │ │ + mov r1, r2 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [ip, #64] @ 0x40 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldrd r3, r4, [ip, #80] @ 0x50 │ │ │ │ - ldr.w r2, [ip, #76] @ 0x4c │ │ │ │ + ldrd r2, r3, [ip, #76] @ 0x4c │ │ │ │ + ldr.w r4, [ip, #84] @ 0x54 │ │ │ │ blx r4 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 3560c │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 37da2 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov r5, r1 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - ldr r0, [r1, #8] │ │ │ │ sub sp, #16 │ │ │ │ - mov r5, r1 │ │ │ │ + ldr r0, [r1, #8] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - ble.n 35622 │ │ │ │ - movs r0, #0 │ │ │ │ + ble.n 37dc6 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #16 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ ldr r2, [r6, #8] │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr r3, [r2, #0] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 3561c │ │ │ │ + bne.n 37db8 │ │ │ │ ldr r1, [r5, #20] │ │ │ │ ldr r3, [r2, #44] @ 0x2c │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 3561c │ │ │ │ + bne.n 37db8 │ │ │ │ add r3, sp, #12 │ │ │ │ add r2, sp, #8 │ │ │ │ add r1, sp, #4 │ │ │ │ blx fa24 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3561c │ │ │ │ + beq.n 37db8 │ │ │ │ ldrd r2, r3, [r5, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 356a8 │ │ │ │ - ldr r2, [pc, #112] @ (356bc ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ - ldr r1, [pc, #112] @ (356c0 ) │ │ │ │ + beq.n 37e56 │ │ │ │ + ldr r2, [pc, #124] @ (37e6c ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ + ldr r1, [pc, #120] @ (37e70 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr r3, [r5, #4] │ │ │ │ - mov r4, r0 │ │ │ │ ldr r2, [r6, #12] │ │ │ │ - str r2, [r0, #84] @ 0x54 │ │ │ │ + mov r4, r0 │ │ │ │ add.w r1, r0, #64 @ 0x40 │ │ │ │ - ldrd r2, r3, [r3, #8] │ │ │ │ - strd r2, r3, [r0, #76] @ 0x4c │ │ │ │ - add.w r2, r0, #68 @ 0x44 │ │ │ │ - add.w r3, r0, #72 @ 0x48 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ + ldrd r3, r0, [r5, #4] │ │ │ │ add.w r5, r4, #8 │ │ │ │ + str r2, [r4, #84] @ 0x54 │ │ │ │ + ldrd r2, r3, [r3, #8] │ │ │ │ + strd r2, r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r2, r4, #68 @ 0x44 │ │ │ │ + add.w r3, r4, #72 @ 0x48 │ │ │ │ blx fa24 │ │ │ │ mov r0, r5 │ │ │ │ str r6, [r4, #88] @ 0x58 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [r6, #8] │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ add.w r6, r3, #8 │ │ │ │ ldr r3, [r3, #40] @ 0x28 │ │ │ │ ldr r1, [r3, #0] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r6 │ │ │ │ blx faac │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ add sp, #16 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - beq.n 3564a │ │ │ │ + beq.n 37dee │ │ │ │ ldrd r0, r1, [r5, #4] │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3561c │ │ │ │ - b.n 3564a │ │ │ │ - vminnm.f16 , , │ │ │ │ - subs r0, #66 @ 0x42 │ │ │ │ + beq.n 37db8 │ │ │ │ + b.n 37dee │ │ │ │ + nop │ │ │ │ + vminnm.f32 , , │ │ │ │ + sub sp, #112 @ 0x70 │ │ │ │ movs r4, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ ldr r6, [r0, #88] @ 0x58 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #12 │ │ │ │ ldr r7, [r1, #0] │ │ │ │ - mov r4, r1 │ │ │ │ ldr r3, [r6, #8] │ │ │ │ ldr r0, [r3, #44] @ 0x2c │ │ │ │ blx f57c │ │ │ │ ldr r1, [r6, #8] │ │ │ │ mov r2, r0 │ │ │ │ mov r0, r4 │ │ │ │ ldrd r3, r1, [r1] │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r5, #64] @ 0x40 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #8] @ (356f4 ) │ │ │ │ + ldr r1, [pc, #20] @ (37eb8 ) │ │ │ │ add r1, pc │ │ │ │ blx r7 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - nop │ │ │ │ - ldrb r6, [r1, #11] │ │ │ │ - movs r3, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + @ instruction: 0xf724000b │ │ │ │ │ │ │ │ -000356f8 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00037ebc : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [pc, #16] @ (35710 ) │ │ │ │ + ldr r1, [pc, #28] @ (37ee0 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #16 │ │ │ │ + mov.w r0, #16 │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ strd r4, r5, [r0, #8] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - nop │ │ │ │ - movs r4, #158 @ 0x9e │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ + ldr r4, [sp, #840] @ 0x348 │ │ │ │ movs r4, r1 │ │ │ │ - push {r4, lr} │ │ │ │ mov ip, r0 │ │ │ │ - mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #24 │ │ │ │ - ldr.w r4, [ip, #104] @ 0x68 │ │ │ │ - ldr.w r3, [ip, #108] @ 0x6c │ │ │ │ + ldrd r4, r3, [ip, #104] @ 0x68 │ │ │ │ + mov r0, r1 │ │ │ │ ldr.w r1, [ip, #96] @ 0x60 │ │ │ │ str r4, [sp, #20] │ │ │ │ add.w r3, r2, r3, lsl #2 │ │ │ │ ldr.w r4, [ip, #100] @ 0x64 │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ str r4, [sp, #16] │ │ │ │ ldr.w r4, [ip, #92] @ 0x5c │ │ │ │ @@ -47738,21 +48822,20 @@ │ │ │ │ str r4, [sp, #4] │ │ │ │ ldr.w r4, [ip, #64] @ 0x40 │ │ │ │ str r4, [sp, #0] │ │ │ │ ldr.w r4, [ip, #116] @ 0x74 │ │ │ │ blx r4 │ │ │ │ add sp, #24 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - push {r4, r5, lr} │ │ │ │ mov ip, r0 │ │ │ │ mov r0, r2 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + ldrd r2, r3, [ip, #104] @ 0x68 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #28 │ │ │ │ - ldr.w r2, [ip, #104] @ 0x68 │ │ │ │ - ldr.w r3, [ip, #108] @ 0x6c │ │ │ │ ldr.w r5, [ip, #96] @ 0x60 │ │ │ │ str r2, [sp, #20] │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ ldr.w r2, [ip, #100] @ 0x64 │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr.w r2, [ip, #92] @ 0x5c │ │ │ │ str r2, [sp, #12] │ │ │ │ @@ -47763,2955 +48846,3114 @@ │ │ │ │ ldr.w r2, [ip, #64] @ 0x40 │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, r1 │ │ │ │ add.w r1, r0, r5, lsl #2 │ │ │ │ ldr.w r4, [ip, #116] @ 0x74 │ │ │ │ blx r4 │ │ │ │ add sp, #28 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r9, r2 │ │ │ │ + mov r0, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ - sub sp, #28 │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ - mov r0, r1 │ │ │ │ - ldr r2, [r4, #100] @ 0x64 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + mov r9, r2 │ │ │ │ + sub sp, #28 │ │ │ │ ldr r7, [sp, #56] @ 0x38 │ │ │ │ + ldr r2, [r4, #100] @ 0x64 │ │ │ │ eor.w lr, r3, r3, asr #31 │ │ │ │ + sub.w lr, lr, r3, asr #31 │ │ │ │ ldr r1, [r4, #80] @ 0x50 │ │ │ │ eor.w ip, r2, r2, asr #31 │ │ │ │ - sub.w lr, lr, r3, asr #31 │ │ │ │ sub.w ip, ip, r2, asr #31 │ │ │ │ cmp lr, ip │ │ │ │ - bge.n 3581a │ │ │ │ - str r7, [sp, #12] │ │ │ │ + bge.n 38010 │ │ │ │ mov.w ip, #1 │ │ │ │ - strd r2, ip, [sp, #16] │ │ │ │ + strd r7, r2, [sp, #12] │ │ │ │ add.w r1, r5, r1, lsl #2 │ │ │ │ + str.w ip, [sp, #20] │ │ │ │ ldr r2, [r4, #72] @ 0x48 │ │ │ │ strd r3, r2, [sp, #4] │ │ │ │ mov r2, r0 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #108] @ 0x6c │ │ │ │ ldr r6, [r4, #116] @ 0x74 │ │ │ │ add.w r3, r0, r3, lsl #2 │ │ │ │ mov r0, r5 │ │ │ │ blx r6 │ │ │ │ - movs r3, #1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r1, r9 │ │ │ │ mov r0, r5 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr r2, [r4, #104] @ 0x68 │ │ │ │ - strd r3, r2, [sp, #8] │ │ │ │ - str r7, [sp, #4] │ │ │ │ + strd r7, r3, [sp, #4] │ │ │ │ + str r2, [sp, #12] │ │ │ │ ldr r3, [r4, #96] @ 0x60 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ ldr r2, [r4, #88] @ 0x58 │ │ │ │ blx f708 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - str r1, [sp, #0] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w r8, #1 │ │ │ │ - strd r7, r2, [sp, #4] │ │ │ │ + strd r1, r7, [sp] │ │ │ │ mov r1, r5 │ │ │ │ - strd r8, r8, [sp, #12] │ │ │ │ + strd r2, r8, [sp, #8] │ │ │ │ + str.w r8, [sp, #16] │ │ │ │ ldr r2, [r4, #88] @ 0x58 │ │ │ │ blx f78c │ │ │ │ ldr r1, [r4, #80] @ 0x50 │ │ │ │ - ldr r3, [r4, #112] @ 0x70 │ │ │ │ mov r0, r5 │ │ │ │ - strd r8, r8, [sp, #16] │ │ │ │ - str r7, [sp, #12] │ │ │ │ - add.w r3, r5, r3, lsl #2 │ │ │ │ + ldr r3, [r4, #112] @ 0x70 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + str.w r8, [sp, #20] │ │ │ │ ldr r2, [r4, #84] @ 0x54 │ │ │ │ + add.w r3, r5, r3, lsl #2 │ │ │ │ strd r1, r2, [sp, #4] │ │ │ │ add.w r1, r5, r1, lsl #2 │ │ │ │ ldr r2, [r4, #76] @ 0x4c │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, r5 │ │ │ │ ldr r6, [r4, #116] @ 0x74 │ │ │ │ blx r6 │ │ │ │ - b.n 357f8 │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + b.n 37fde │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r4, r0 │ │ │ │ - movs r6, #1 │ │ │ │ - sub sp, #24 │ │ │ │ mov r5, r3 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov.w r6, #1 │ │ │ │ mov r0, r1 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + mov r1, r3 │ │ │ │ mov r7, r2 │ │ │ │ - mov r1, r5 │ │ │ │ - strd r6, r6, [sp, #12] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + sub sp, #24 │ │ │ │ ldr.w r8, [sp, #56] @ 0x38 │ │ │ │ + strd r6, r6, [sp, #12] │ │ │ │ ldr r3, [r4, #100] @ 0x64 │ │ │ │ strd r8, r3, [sp, #4] │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r4, #96] @ 0x60 │ │ │ │ ldr r2, [r4, #88] @ 0x58 │ │ │ │ + ldr r3, [r4, #96] @ 0x60 │ │ │ │ blx f78c │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ + ldrd ip, r2, [r4, #76] @ 0x4c │ │ │ │ ldr r3, [r4, #104] @ 0x68 │ │ │ │ - ldr r2, [r4, #80] @ 0x50 │ │ │ │ eor.w sl, r0, r0, asr #31 │ │ │ │ ldr.w r9, [r4, #116] @ 0x74 │ │ │ │ - eor.w lr, r3, r3, asr #31 │ │ │ │ sub.w sl, sl, r0, asr #31 │ │ │ │ - sub.w lr, lr, r3, asr #31 │ │ │ │ - ldr.w ip, [r4, #76] @ 0x4c │ │ │ │ add.w r1, r5, r2, lsl #2 │ │ │ │ + eor.w lr, r3, r3, asr #31 │ │ │ │ + sub.w lr, lr, r3, asr #31 │ │ │ │ cmp sl, lr │ │ │ │ - bge.n 358ce │ │ │ │ + bge.n 380dc │ │ │ │ ldr r2, [r4, #108] @ 0x6c │ │ │ │ - strd r6, r3, [sp, #16] │ │ │ │ - str.w r8, [sp, #12] │ │ │ │ + strd r8, r6, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ - strd r0, r3, [sp, #4] │ │ │ │ - add.w r3, r7, r2, lsl #2 │ │ │ │ + strd ip, r0, [sp] │ │ │ │ mov r0, r5 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + add.w r3, r7, r2, lsl #2 │ │ │ │ mov r2, r7 │ │ │ │ - str.w ip, [sp] │ │ │ │ blx r9 │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ ldr r3, [r4, #112] @ 0x70 │ │ │ │ - strd r6, r6, [sp, #16] │ │ │ │ - str.w r8, [sp, #12] │ │ │ │ - add.w r3, r5, r3, lsl #2 │ │ │ │ + strd r8, r6, [sp, #12] │ │ │ │ + str r6, [sp, #20] │ │ │ │ ldr r0, [r4, #84] @ 0x54 │ │ │ │ - strd r2, r0, [sp, #4] │ │ │ │ + strd ip, r2, [sp] │ │ │ │ mov r2, r5 │ │ │ │ + add.w r3, r5, r3, lsl #2 │ │ │ │ + str r0, [sp, #8] │ │ │ │ mov r0, r5 │ │ │ │ - str.w ip, [sp] │ │ │ │ blx r9 │ │ │ │ str r6, [sp, #16] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r4, #104] @ 0x68 │ │ │ │ - strd r6, r3, [sp, #8] │ │ │ │ - str.w r8, [sp, #4] │ │ │ │ + strd r8, r6, [sp, #4] │ │ │ │ + str r3, [sp, #12] │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ ldr r2, [r4, #88] @ 0x58 │ │ │ │ blx f708 │ │ │ │ - add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 380c8 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ + mov fp, r2 │ │ │ │ ldrd r3, r1, [r0, #88] @ 0x58 │ │ │ │ add r7, sp, #8 │ │ │ │ - mov r5, r0 │ │ │ │ - mov fp, r2 │ │ │ │ - adds r4, r3, #3 │ │ │ │ + add.w r4, r3, #3 │ │ │ │ bic.w r4, r4, #3 │ │ │ │ - adds r4, #2 │ │ │ │ + add.w r4, r4, #2 │ │ │ │ mul.w r3, r4, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r3, [r7, #8] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - bcs.n 3599a │ │ │ │ + str r3, [r7, #8] │ │ │ │ + bcs.n 381c8 │ │ │ │ sub.w sp, sp, r3 │ │ │ │ add r3, sp, #8 │ │ │ │ str r3, [r7, #12] │ │ │ │ sub.w sl, r1, r4 │ │ │ │ cmp.w sl, #0 │ │ │ │ - ble.n 3597e │ │ │ │ + ble.n 38198 │ │ │ │ mov.w r8, #0 │ │ │ │ str r1, [r7, #4] │ │ │ │ str r4, [sp, #0] │ │ │ │ mov r2, fp │ │ │ │ - ldr r3, [r7, #12] │ │ │ │ mov r1, r6 │ │ │ │ + ldr r3, [r7, #12] │ │ │ │ mov r0, r5 │ │ │ │ add r8, r4 │ │ │ │ blx r9 │ │ │ │ ldr r3, [r5, #100] @ 0x64 │ │ │ │ cmp r8, sl │ │ │ │ mul.w r3, r4, r3 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr r3, [r5, #104] @ 0x68 │ │ │ │ mul.w r3, r4, r3 │ │ │ │ add.w fp, fp, r3, lsl #2 │ │ │ │ - blt.n 35952 │ │ │ │ + blt.n 3816c │ │ │ │ ldr r1, [r7, #4] │ │ │ │ sub.w r1, r1, r8 │ │ │ │ str r1, [sp, #0] │ │ │ │ mov r2, fp │ │ │ │ + mov r0, r5 │ │ │ │ ldr r3, [r7, #12] │ │ │ │ mov r1, r6 │ │ │ │ - mov r0, r5 │ │ │ │ blx r9 │ │ │ │ ldr r3, [r7, #8] │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - bcs.n 359a8 │ │ │ │ - adds r7, #20 │ │ │ │ + bcs.n 381d6 │ │ │ │ + add.w r7, r7, #20 │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r3 │ │ │ │ str r1, [r7, #4] │ │ │ │ blx 1008c │ │ │ │ ldr r1, [r7, #4] │ │ │ │ str r0, [r7, #12] │ │ │ │ - b.n 35942 │ │ │ │ + b.n 3815c │ │ │ │ ldr r0, [r7, #12] │ │ │ │ blx ff78 │ │ │ │ - adds r7, #20 │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 381ac │ │ │ │ nop │ │ │ │ - ldr r3, [pc, #4] @ (359c0 ) │ │ │ │ + ldr r3, [pc, #4] @ (381e8 ) │ │ │ │ add r3, pc │ │ │ │ - b.n 35910 │ │ │ │ + b.n 38114 │ │ │ │ nop │ │ │ │ - stc2l 15, cr15, [fp, #1020]! @ 0x3fc │ │ │ │ - ldr r3, [pc, #4] @ (359cc ) │ │ │ │ + ldc2 15, cr15, [fp, #1020] @ 0x3fc │ │ │ │ + ldr r3, [pc, #4] @ (381f4 ) │ │ │ │ add r3, pc │ │ │ │ - b.n 35910 │ │ │ │ + b.n 38114 │ │ │ │ nop │ │ │ │ - mcr2 15, 4, pc, cr15, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r6, r1 │ │ │ │ + mrc2 15, 2, pc, cr15, cr15, {7} │ │ │ │ ldr r3, [r1, #4] │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r0 │ │ │ │ + ldr r4, [r0, #8] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r1, [r0, #16] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #20 │ │ │ │ - ldr r4, [r0, #8] │ │ │ │ - mov r5, r0 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - cbz r1, 359f2 │ │ │ │ + cbz r1, 38236 │ │ │ │ cmp r2, #1 │ │ │ │ - beq.w 35b04 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.w 38354 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r2, #1 │ │ │ │ - bne.n 359ea │ │ │ │ + bne.n 3821e │ │ │ │ ldr r0, [r6, #8] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 359ea │ │ │ │ + bgt.n 3821e │ │ │ │ ldr r2, [r3, #4] │ │ │ │ ldr r3, [r4, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 359ea │ │ │ │ + bne.n 3821e │ │ │ │ ldr r3, [r4, #40] @ 0x28 │ │ │ │ ldr r2, [r6, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 359ea │ │ │ │ + bne.n 3821e │ │ │ │ add r3, sp, #12 │ │ │ │ add r2, sp, #8 │ │ │ │ add r1, sp, #4 │ │ │ │ blx fa24 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 359ea │ │ │ │ + beq.n 3821e │ │ │ │ ldrd r2, r3, [r6, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 35b86 │ │ │ │ + beq.w 383d8 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ ldr r2, [r5, #16] │ │ │ │ ldrd r9, r8, [r3, #8] │ │ │ │ ldr r3, [r6, #20] │ │ │ │ cmp r3, #3 │ │ │ │ - bhi.w 35b60 │ │ │ │ + bhi.w 383b0 │ │ │ │ cmp r2, #0 │ │ │ │ - beq.w 35b7a │ │ │ │ - ldr r2, [pc, #352] @ (35ba0 ) │ │ │ │ + beq.w 383cc │ │ │ │ + ldr r2, [pc, #364] @ (383f0 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #352] @ (35ba4 ) │ │ │ │ - movs r0, #128 @ 0x80 │ │ │ │ + ldr r1, [pc, #364] @ (383f4 ) │ │ │ │ + mov.w r0, #128 @ 0x80 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ ldr r7, [r3, #4] │ │ │ │ ldr r3, [r5, #12] │ │ │ │ + str.w r8, [r4, #68] @ 0x44 │ │ │ │ + str r7, [r4, #88] @ 0x58 │ │ │ │ + str.w r9, [r4, #96] @ 0x60 │ │ │ │ str r3, [r4, #116] @ 0x74 │ │ │ │ mov.w r3, r9, lsl #1 │ │ │ │ - strd r3, r8, [r4, #64] @ 0x40 │ │ │ │ + str r3, [r4, #64] @ 0x40 │ │ │ │ rsb r3, r8, #0 │ │ │ │ str r3, [r4, #72] @ 0x48 │ │ │ │ ldr r3, [r6, #20] │ │ │ │ - str r7, [r4, #88] @ 0x58 │ │ │ │ bic.w r3, r3, #4 │ │ │ │ - str.w r9, [r4, #96] @ 0x60 │ │ │ │ cmp r3, #0 │ │ │ │ ite eq │ │ │ │ moveq r1, r7 │ │ │ │ subne r1, r7, #1 │ │ │ │ mul.w r3, r1, r8 │ │ │ │ str r3, [r4, #108] @ 0x6c │ │ │ │ - adds r3, r7, #3 │ │ │ │ + add.w r3, r7, #3 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - adds r2, r3, #2 │ │ │ │ + add.w r2, r3, #2 │ │ │ │ rsb r3, r3, #4278255360 @ 0xff00ff00 │ │ │ │ + mov.w r0, r2, lsl #1 │ │ │ │ add.w r3, r3, #16711680 @ 0xff0000 │ │ │ │ - lsls r0, r2, #1 │ │ │ │ + add.w r3, r3, #254 @ 0xfe │ │ │ │ strd r0, r2, [r4, #76] @ 0x4c │ │ │ │ mul.w r2, r1, r2 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ add.w r1, r4, #92 @ 0x5c │ │ │ │ - adds r3, #254 @ 0xfe │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ add.w r6, r4, #8 │ │ │ │ str r3, [r4, #84] @ 0x54 │ │ │ │ - str r2, [r4, #112] @ 0x70 │ │ │ │ add.w r3, r4, #104 @ 0x68 │ │ │ │ + str r2, [r4, #112] @ 0x70 │ │ │ │ add.w r2, r4, #100 @ 0x64 │ │ │ │ blx fa24 │ │ │ │ mov r0, r6 │ │ │ │ str r5, [r4, #120] @ 0x78 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ ldr r0, [r4, #92] @ 0x5c │ │ │ │ add.w r8, r3, #8 │ │ │ │ ldr r3, [r3, #40] @ 0x28 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r8 │ │ │ │ blx faac │ │ │ │ ldr r3, [r5, #16] │ │ │ │ - cbz r3, 35af4 │ │ │ │ - ldr r2, [r4, #92] @ 0x5c │ │ │ │ + cbz r3, 38346 │ │ │ │ vldr d6, [r4, #32] │ │ │ │ + ldr r2, [r4, #92] @ 0x5c │ │ │ │ mul.w r7, r2, r7 │ │ │ │ - lsls r7, r7, #1 │ │ │ │ + mov.w r7, r7, lsl #1 │ │ │ │ vmov s15, r7 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ clz r3, r3 │ │ │ │ mov r0, r4 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ + mov.w r3, r3, lsr #5 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + b.n 38222 │ │ │ │ ldr r0, [r6, #8] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.w 359ea │ │ │ │ + bgt.w 3821e │ │ │ │ ldr r2, [r3, #4] │ │ │ │ ldr r3, [r4, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 359ea │ │ │ │ + bne.w 3821e │ │ │ │ ldr r3, [r4, #40] @ 0x28 │ │ │ │ ldr r2, [r6, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 359ea │ │ │ │ + bne.w 3821e │ │ │ │ add r3, sp, #12 │ │ │ │ add r2, sp, #8 │ │ │ │ add r1, sp, #4 │ │ │ │ blx fa24 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 359ea │ │ │ │ + beq.w 3821e │ │ │ │ ldrd r2, r3, [r6, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 35a28 │ │ │ │ + bne.w 3826c │ │ │ │ ldrd r0, r1, [r6, #4] │ │ │ │ ldr r4, [r4, #0] │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 35a28 │ │ │ │ - adds r3, r4, #3 │ │ │ │ + bne.w 3826c │ │ │ │ ldr r2, [sp, #4] │ │ │ │ + adds r3, r4, #3 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ adds r3, #2 │ │ │ │ cmp r3, r2 │ │ │ │ - blt.w 359ea │ │ │ │ - b.n 35a28 │ │ │ │ - cbz r2, 35b80 │ │ │ │ - ldr r2, [pc, #68] @ (35ba8 ) │ │ │ │ + blt.w 3821e │ │ │ │ + b.n 3826c │ │ │ │ + cbz r2, 383d2 │ │ │ │ + ldr r2, [pc, #68] @ (383f8 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #68] @ (35bac ) │ │ │ │ - movs r0, #128 @ 0x80 │ │ │ │ + ldr r1, [pc, #68] @ (383fc ) │ │ │ │ + mov.w r0, #128 @ 0x80 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r3, r9 │ │ │ │ mov r4, r0 │ │ │ │ mov r9, r8 │ │ │ │ mov r8, r3 │ │ │ │ - b.n 35a4e │ │ │ │ - ldr r2, [pc, #52] @ (35bb0 ) │ │ │ │ + b.n 38294 │ │ │ │ + ldr r2, [pc, #48] @ (38400 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 35a42 │ │ │ │ - ldr r2, [pc, #48] @ (35bb4 ) │ │ │ │ + b.n 38286 │ │ │ │ + ldr r2, [pc, #48] @ (38404 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 35b66 │ │ │ │ + b.n 383b6 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - beq.w 35a28 │ │ │ │ + beq.w 3826c │ │ │ │ ldrd r0, r1, [r6, #4] │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 359ea │ │ │ │ - b.n 35a28 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xff81ffff │ │ │ │ - adds r4, #94 @ 0x5e │ │ │ │ + beq.w 3821e │ │ │ │ + b.n 3826c │ │ │ │ + vminnm.f32 , , │ │ │ │ + add r4, sp, #96 @ 0x60 │ │ │ │ movs r4, r1 │ │ │ │ - mrc2 15, 2, pc, cr1, cr15, {7} │ │ │ │ - adds r3, #58 @ 0x3a │ │ │ │ + mcr2 15, 1, pc, cr9, cr15, {7} @ │ │ │ │ + add r2, sp, #928 @ 0x3a0 │ │ │ │ movs r4, r1 │ │ │ │ - sdiv pc, r5, pc │ │ │ │ - @ instruction: 0xfbd7ffff │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + @ instruction: 0xfb13ffff │ │ │ │ + @ instruction: 0xfb51ffff │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ ldr r5, [r0, #120] @ 0x78 │ │ │ │ - ldr r7, [r1, #0] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #20 │ │ │ │ - mov r6, r1 │ │ │ │ + ldr r7, [r1, #0] │ │ │ │ ldr r3, [r5, #8] │ │ │ │ ldr r3, [r3, #40] @ 0x28 │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [r5, #16] │ │ │ │ - cbz r3, 35bf0 │ │ │ │ + cbz r3, 38456 │ │ │ │ blx f57c │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - ldr r1, [pc, #56] @ (35c10 ) │ │ │ │ mov r2, r0 │ │ │ │ mov r0, r6 │ │ │ │ + ldr r1, [pc, #64] @ (38474 ) │ │ │ │ ldr r3, [r3, #4] │ │ │ │ add r1, pc │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #92] @ 0x5c │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ blx r7 │ │ │ │ add sp, #20 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ blx f57c │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - ldr r1, [pc, #28] @ (35c14 ) │ │ │ │ mov r2, r0 │ │ │ │ mov r0, r6 │ │ │ │ + ldr r1, [pc, #20] @ (38478 ) │ │ │ │ ldr r3, [r3, #4] │ │ │ │ add r1, pc │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #92] @ 0x5c │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ blx r7 │ │ │ │ - add sp, #20 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + b.n 38446 │ │ │ │ nop │ │ │ │ - strb r4, [r7, #23] │ │ │ │ - movs r3, r1 │ │ │ │ - strb r2, [r0, #24] │ │ │ │ - movs r3, r1 │ │ │ │ + subs.w r0, r2, #11 │ │ │ │ + sub.w r0, ip, #11 │ │ │ │ │ │ │ │ -00035c18 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +0003847c : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [pc, #20] @ (35c34 ) │ │ │ │ + ldr r1, [pc, #36] @ (384a8 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ strd r4, r5, [r0, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ str r2, [r0, #16] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ - subs r2, r1, #6 │ │ │ │ + str r7, [sp, #120] @ 0x78 │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -00035c38 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000384ac : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [pc, #20] @ (35c54 ) │ │ │ │ + ldr r1, [pc, #36] @ (384d8 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ strd r4, r5, [r0, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ str r2, [r0, #16] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ - subs r2, r5, #5 │ │ │ │ + str r6, [sp, #952] @ 0x3b8 │ │ │ │ movs r4, r1 │ │ │ │ mov r3, r0 │ │ │ │ - push {r4} │ │ │ │ mov r0, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r2, [r3, #80] @ 0x50 │ │ │ │ - cbnz r2, 35c76 │ │ │ │ - ldr r2, [pc, #20] @ (35c7c ) │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + cbnz r2, 384fc │ │ │ │ + ldr r2, [pc, #24] @ (38504 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #20] @ (35c80 ) │ │ │ │ + ldr r1, [pc, #24] @ (38508 ) │ │ │ │ mov ip, r4 │ │ │ │ - ldr r3, [r3, #68] @ 0x44 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ + ldr r3, [r3, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ bx ip │ │ │ │ - ldr r2, [pc, #12] @ (35c84 ) │ │ │ │ + ldr r2, [pc, #12] @ (3850c ) │ │ │ │ add r2, pc │ │ │ │ - b.n 35c68 │ │ │ │ - strb r2, [r7, #22] │ │ │ │ - movs r3, r1 │ │ │ │ - strb r6, [r7, #22] │ │ │ │ - movs r3, r1 │ │ │ │ - strb r0, [r6, #22] │ │ │ │ - movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 384ee │ │ │ │ + nop │ │ │ │ + adc.w r0, r4, #11 │ │ │ │ + adc.w r0, r8, #11 │ │ │ │ + @ instruction: 0xf13a000b │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - ldrd sl, r6, [r0, #68] @ 0x44 │ │ │ │ + ldrd r3, sl, [r0, #64] @ 0x40 │ │ │ │ add r7, sp, #0 │ │ │ │ - ldr r3, [r0, #64] @ 0x40 │ │ │ │ - ldr.w fp, [r0, #76] @ 0x4c │ │ │ │ + ldrd r6, fp, [r0, #72] @ 0x48 │ │ │ │ mov.w r9, sl, lsl #2 │ │ │ │ ldr r4, [r3, #0] │ │ │ │ cmp.w r9, #65536 @ 0x10000 │ │ │ │ - bcs.n 35d98 │ │ │ │ - add.w r3, r9, #7 │ │ │ │ + bcs.w 38652 │ │ │ │ vldr s14, [r1] │ │ │ │ - bic.w r3, r3, #7 │ │ │ │ + add.w r3, r9, #7 │ │ │ │ cmp.w sl, #2 │ │ │ │ + bic.w r3, r3, #7 │ │ │ │ sub.w sp, sp, r3 │ │ │ │ mov r0, sp │ │ │ │ it le │ │ │ │ vstrle s14, [r2] │ │ │ │ vstr s14, [sp] │ │ │ │ - ble.n 35d90 │ │ │ │ + ble.n 38636 │ │ │ │ add.w r1, r0, #12 │ │ │ │ cmp r6, #1 │ │ │ │ mov r2, r1 │ │ │ │ - bne.n 35dbc │ │ │ │ + bne.w 38672 │ │ │ │ sub.w r3, sl, #3 │ │ │ │ - adds r6, r5, #4 │ │ │ │ - add.w ip, r5, r9 │ │ │ │ - adds r5, #8 │ │ │ │ + add.w r6, r5, #4 │ │ │ │ mov.w lr, r3, lsr #1 │ │ │ │ + add.w ip, r5, r9 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ add.w r5, r5, lr, lsl #2 │ │ │ │ vldmia r6!, {s15} │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ cmp r6, r5 │ │ │ │ - vstr s15, [r2, #-16] │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ + vstr s15, [r2, #-16] │ │ │ │ vldmdb ip!, {s15} │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s15, [r2, #-12] │ │ │ │ - bne.n 35cea │ │ │ │ + bne.n 38588 │ │ │ │ add.w r2, sl, #4294967295 @ 0xffffffff │ │ │ │ str r2, [r7, #4] │ │ │ │ mul.w sl, fp, r2 │ │ │ │ - mov.w r6, fp, lsl #2 │ │ │ │ - lsrs r3, r3, #1 │ │ │ │ - add.w r5, r8, r6 │ │ │ │ - vstr s14, [r8] │ │ │ │ sub.w ip, r9, #4 │ │ │ │ - add.w sl, r8, sl, lsl #2 │ │ │ │ + vstr s14, [r8] │ │ │ │ + mov.w r6, fp, lsl #2 │ │ │ │ mov.w fp, #1 │ │ │ │ + mov.w r3, r3, lsr #1 │ │ │ │ + add.w sl, r8, sl, lsl #2 │ │ │ │ + add.w r5, r8, r6 │ │ │ │ add.w r8, r3, #2 │ │ │ │ vldr s15, [r0] │ │ │ │ mov r2, r1 │ │ │ │ add.w r3, r4, #8 │ │ │ │ mov.w lr, #1 │ │ │ │ - vldr s14, [pc, #204] @ 35e10 │ │ │ │ - vldr s12, [r2, #-8] │ │ │ │ + vldr s14, [pc, #228] @ 386cc │ │ │ │ add.w lr, lr, #1 │ │ │ │ - vldr s13, [r3, #-8] │ │ │ │ - adds r2, #8 │ │ │ │ - adds r3, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s12, [r2, #-16] │ │ │ │ cmp lr, r8 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ + vldr s13, [r3, #-16] │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vldr s12, [r2, #-12] │ │ │ │ vldr s13, [r3, #-12] │ │ │ │ vmla.f32 s14, s12, s13 │ │ │ │ - bne.n 35d46 │ │ │ │ + bne.n 385e8 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ add.w fp, fp, #1 │ │ │ │ - add r4, ip │ │ │ │ cmp fp, lr │ │ │ │ + add r4, ip │ │ │ │ vstr s13, [r5] │ │ │ │ add r5, r6 │ │ │ │ vstr s15, [sl] │ │ │ │ sub.w sl, sl, r6 │ │ │ │ - bne.n 35d34 │ │ │ │ + bne.n 385d6 │ │ │ │ cmp.w r9, #65536 @ 0x10000 │ │ │ │ - bcs.n 35db0 │ │ │ │ - adds r7, #12 │ │ │ │ + bcs.n 3866c │ │ │ │ + add.w r7, r7, #12 │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r9 │ │ │ │ blx 1008c │ │ │ │ vldr s14, [r5] │ │ │ │ cmp.w sl, #2 │ │ │ │ vstr s14, [r0] │ │ │ │ - bgt.n 35ccc │ │ │ │ + bgt.w 38564 │ │ │ │ vstr s14, [r8] │ │ │ │ blx ff78 │ │ │ │ - adds r7, #12 │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 38636 │ │ │ │ add.w r3, sl, #4294967295 @ 0xffffffff │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ - str r3, [r7, #4] │ │ │ │ - add.w ip, r5, lr │ │ │ │ mul.w r6, r3, r6 │ │ │ │ + str r3, [r7, #4] │ │ │ │ sub.w r3, sl, #3 │ │ │ │ mov.w sl, r3, lsr #1 │ │ │ │ - add.w r5, r5, r6, lsl #2 │ │ │ │ + add.w ip, r5, lr │ │ │ │ add.w sl, sl, #2 │ │ │ │ - movs r6, #1 │ │ │ │ + add.w r5, r5, r6, lsl #2 │ │ │ │ + mov.w r6, #1 │ │ │ │ vldr s15, [ip] │ │ │ │ - adds r6, #1 │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ add ip, lr │ │ │ │ cmp r6, sl │ │ │ │ + add.w r2, r2, #8 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - vstr s15, [r2, #-16] │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ + vstr s15, [r2, #-16] │ │ │ │ vldr s15, [r5] │ │ │ │ sub.w r5, r5, lr │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s15, [r2, #-12] │ │ │ │ - bne.n 35de0 │ │ │ │ + bne.n 38698 │ │ │ │ ldr r2, [r7, #4] │ │ │ │ - b.n 35d12 │ │ │ │ + b.n 385b2 │ │ │ │ nop │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - ldrd sl, r6, [r0, #68] @ 0x44 │ │ │ │ + ldrd r3, sl, [r0, #64] @ 0x40 │ │ │ │ add r7, sp, #0 │ │ │ │ - ldr r3, [r0, #64] @ 0x40 │ │ │ │ - ldr.w fp, [r0, #76] @ 0x4c │ │ │ │ + ldrd r6, fp, [r0, #72] @ 0x48 │ │ │ │ mov.w r9, sl, lsl #2 │ │ │ │ ldr r4, [r3, #0] │ │ │ │ cmp.w r9, #65536 @ 0x10000 │ │ │ │ - bcs.n 35f1c │ │ │ │ - add.w r3, r9, #7 │ │ │ │ + bcs.w 38808 │ │ │ │ vldr s12, [r1] │ │ │ │ - bic.w r3, r3, #7 │ │ │ │ + add.w r3, r9, #7 │ │ │ │ cmp.w sl, #2 │ │ │ │ + bic.w r3, r3, #7 │ │ │ │ sub.w sp, sp, r3 │ │ │ │ mov r0, sp │ │ │ │ it le │ │ │ │ vstrle s12, [r2] │ │ │ │ vstr s12, [sp] │ │ │ │ - ble.n 35f14 │ │ │ │ + ble.n 387ec │ │ │ │ add.w r1, r0, #12 │ │ │ │ cmp r6, #1 │ │ │ │ mov r2, r1 │ │ │ │ - bne.n 35f40 │ │ │ │ + bne.n 38826 │ │ │ │ sub.w r3, sl, #3 │ │ │ │ - adds r6, r5, #4 │ │ │ │ - add.w ip, r5, r9 │ │ │ │ - adds r5, #8 │ │ │ │ + add.w r6, r5, #4 │ │ │ │ mov.w lr, r3, lsr #1 │ │ │ │ + add.w ip, r5, r9 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ add.w r5, r5, lr, lsl #2 │ │ │ │ vldmia r6!, {s14} │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ vldmdb ip!, {s15} │ │ │ │ cmp r6, r5 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s13, [r2, #-16] │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ + vstr s13, [r2, #-16] │ │ │ │ vstr s15, [r2, #-12] │ │ │ │ - bne.n 35e76 │ │ │ │ + bne.n 38746 │ │ │ │ add.w r2, sl, #4294967295 @ 0xffffffff │ │ │ │ str r2, [r7, #4] │ │ │ │ mul.w sl, fp, r2 │ │ │ │ - mov.w r6, fp, lsl #2 │ │ │ │ - lsrs r3, r3, #1 │ │ │ │ - add.w r5, r8, r6 │ │ │ │ - vstr s12, [r8] │ │ │ │ sub.w ip, r9, #4 │ │ │ │ - add.w sl, r8, sl, lsl #2 │ │ │ │ + vstr s12, [r8] │ │ │ │ + mov.w r6, fp, lsl #2 │ │ │ │ mov.w fp, #1 │ │ │ │ + mov.w r3, r3, lsr #1 │ │ │ │ + add.w sl, r8, sl, lsl #2 │ │ │ │ + add.w r5, r8, r6 │ │ │ │ add.w r8, r3, #2 │ │ │ │ vldr s14, [r0] │ │ │ │ mov r2, r1 │ │ │ │ add.w r3, r4, #8 │ │ │ │ mov.w lr, #1 │ │ │ │ - vldr s15, [pc, #196] @ 35f94 │ │ │ │ - vldr s12, [r2, #-8] │ │ │ │ + vldr s15, [pc, #220] @ 38880 │ │ │ │ add.w lr, lr, #1 │ │ │ │ - vldr s13, [r3, #-8] │ │ │ │ - adds r2, #8 │ │ │ │ - adds r3, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s12, [r2, #-16] │ │ │ │ cmp lr, r8 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ + vldr s13, [r3, #-16] │ │ │ │ vmla.f32 s14, s12, s13 │ │ │ │ vldr s12, [r2, #-12] │ │ │ │ vldr s13, [r3, #-12] │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ - bne.n 35ed2 │ │ │ │ + bne.n 387a6 │ │ │ │ add.w fp, fp, #1 │ │ │ │ - vstr s14, [r5] │ │ │ │ add r4, ip │ │ │ │ - vstr s15, [sl] │ │ │ │ + vstr s14, [r5] │ │ │ │ + cmp fp, lr │ │ │ │ add r5, r6 │ │ │ │ + vstr s15, [sl] │ │ │ │ sub.w sl, sl, r6 │ │ │ │ - cmp fp, lr │ │ │ │ - bne.n 35ec0 │ │ │ │ + bne.n 38794 │ │ │ │ cmp.w r9, #65536 @ 0x10000 │ │ │ │ - bcs.n 35f34 │ │ │ │ - adds r7, #12 │ │ │ │ + bcs.n 38820 │ │ │ │ + add.w r7, r7, #12 │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r9 │ │ │ │ blx 1008c │ │ │ │ vldr s12, [r5] │ │ │ │ cmp.w sl, #2 │ │ │ │ vstr s12, [r0] │ │ │ │ - bgt.n 35e58 │ │ │ │ + bgt.n 38724 │ │ │ │ vstr s12, [r8] │ │ │ │ blx ff78 │ │ │ │ - adds r7, #12 │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 387ec │ │ │ │ add.w r3, sl, #4294967295 @ 0xffffffff │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ - str r3, [r7, #4] │ │ │ │ - add.w ip, r5, lr │ │ │ │ mul.w r6, r3, r6 │ │ │ │ + str r3, [r7, #4] │ │ │ │ sub.w r3, sl, #3 │ │ │ │ mov.w sl, r3, lsr #1 │ │ │ │ - add.w r5, r5, r6, lsl #2 │ │ │ │ + add.w ip, r5, lr │ │ │ │ add.w sl, sl, #2 │ │ │ │ - movs r6, #1 │ │ │ │ - vldr s14, [ip] │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r5, r5, r6, lsl #2 │ │ │ │ + mov.w r6, #1 │ │ │ │ vldr s15, [r5] │ │ │ │ - adds r2, #8 │ │ │ │ - add ip, lr │ │ │ │ + add.w r6, r6, #1 │ │ │ │ sub.w r5, r5, lr │ │ │ │ cmp r6, sl │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s14, [ip] │ │ │ │ + add ip, lr │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s13, [r2, #-16] │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ + vstr s13, [r2, #-16] │ │ │ │ vstr s15, [r2, #-12] │ │ │ │ - bne.n 35f64 │ │ │ │ + bne.n 3884c │ │ │ │ ldr r2, [r7, #4] │ │ │ │ - b.n 35e9e │ │ │ │ + b.n 38770 │ │ │ │ nop │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ ldr r1, [r3, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - beq.n 35fa8 │ │ │ │ - movs r0, #0 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + beq.n 388a2 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + mov.w r0, #0 │ │ │ │ + pop {r5, pc} │ │ │ │ ldr r1, [r4, #8] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 35fa4 │ │ │ │ + bne.n 38896 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r3, #4] │ │ │ │ cmp r0, #0 │ │ │ │ and.w r3, r0, #1 │ │ │ │ it lt │ │ │ │ neglt r3, r3 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 35fa4 │ │ │ │ + bne.n 38896 │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ ubfx r2, r3, #0, #20 │ │ │ │ ubfx r3, r3, #6, #1 │ │ │ │ eor.w r3, r3, #1 │ │ │ │ cmp r0, #172 @ 0xac │ │ │ │ it le │ │ │ │ orrle.w r3, r3, #1 │ │ │ │ lsls r1, r3, #31 │ │ │ │ - bpl.n 35fa4 │ │ │ │ + bpl.n 38896 │ │ │ │ ubfx r2, r2, #3, #1 │ │ │ │ eor.w r2, r2, #1 │ │ │ │ cmp r0, #16 │ │ │ │ it gt │ │ │ │ orrgt.w r2, r2, #1 │ │ │ │ lsls r3, r2, #31 │ │ │ │ - bpl.n 35fa4 │ │ │ │ + bpl.n 38896 │ │ │ │ blx 1018c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 35fa4 │ │ │ │ - ldr r3, [r4, #20] │ │ │ │ + beq.n 38896 │ │ │ │ ldr r2, [r5, #8] │ │ │ │ + ldr r3, [r4, #20] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 35fa4 │ │ │ │ + bne.n 38896 │ │ │ │ cmp r3, #3 │ │ │ │ - bhi.n 3605a │ │ │ │ - ldr r2, [pc, #88] @ (36060 ) │ │ │ │ + bhi.n 38964 │ │ │ │ + ldr r2, [pc, #104] @ (3896c ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #88] @ (36064 ) │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ + ldr r1, [pc, #104] @ (38970 ) │ │ │ │ + mov.w r0, #88 @ 0x58 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r2, [r4, #4] │ │ │ │ vmov.f64 d6, #4 @ 0x40200000 2.5 │ │ │ │ ldrd r3, r1, [r2, #4] │ │ │ │ strd r3, r1, [r0, #68] @ 0x44 │ │ │ │ - subs r3, #1 │ │ │ │ - vmov s15, r3 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ ldr r2, [r2, #12] │ │ │ │ - movs r3, #0 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ + vmov s15, r3 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r2, [r0, #76] @ 0x4c │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ str r2, [r0, #64] @ 0x40 │ │ │ │ ldr r2, [r5, #8] │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ str r2, [r0, #80] @ 0x50 │ │ │ │ - movs r2, #0 │ │ │ │ - vmul.f64 d6, d7, d6 │ │ │ │ + mov.w r2, #0 │ │ │ │ strd r2, r3, [r0, #16] │ │ │ │ + vmul.f64 d6, d7, d6 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ vstr d6, [r0, #8] │ │ │ │ vmov.f64 d6, #96 @ 0x3f000000 0.5 │ │ │ │ vmul.f64 d6, d7, d6 │ │ │ │ vmul.f64 d7, d6, d7 │ │ │ │ vstr d7, [r0, #24] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - ldr r2, [pc, #12] @ (36068 ) │ │ │ │ + pop {r5, pc} │ │ │ │ + ldr r2, [pc, #12] @ (38974 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 3600a │ │ │ │ - mcr2 15, 0, pc, cr9, cr15, {7} @ │ │ │ │ - cmp r6, #166 @ 0xa6 │ │ │ │ + b.n 38904 │ │ │ │ + nop │ │ │ │ + stc2l 15, cr15, [fp, #1020] @ 0x3fc │ │ │ │ + add r5, pc, #680 @ (adr r5, 38c1c ) │ │ │ │ movs r4, r1 │ │ │ │ - stc2 15, cr15, [r9], #-1020 @ 0xfffffc04 │ │ │ │ + @ instruction: 0xfba7ffff │ │ │ │ mov ip, r0 │ │ │ │ - push {lr} │ │ │ │ - mov r0, r1 │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ - add.w r1, ip, #64 @ 0x40 │ │ │ │ ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ - subs r2, r3, #1 │ │ │ │ + mov r0, r1 │ │ │ │ + add.w r1, ip, #64 @ 0x40 │ │ │ │ + add.w r2, r3, #4294967295 @ 0xffffffff │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ strd r3, r2, [sp] │ │ │ │ - ldr r2, [pc, #12] @ (36098 ) │ │ │ │ + ldr r2, [pc, #12] @ (389a8 ) │ │ │ │ add r2, pc │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ - nop │ │ │ │ - cbz r2, 360d8 │ │ │ │ - movs r3, r1 │ │ │ │ + cmp r4, #240 @ 0xf0 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003609c : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000389ac : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r5, [pc, #44] @ (360d0 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + ldr r5, [pc, #56] @ (389f4 ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r5 │ │ │ │ blx fbec │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - movs r3, #4 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #4 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + str r3, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - subs r4, r2, r4 │ │ │ │ + str r1, [sp, #1008] @ 0x3f0 │ │ │ │ movs r4, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r5, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r7, r9, [r0, #68] @ 0x44 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldrd r3, r0, [r0, #80] @ 0x50 │ │ │ │ + ldr.w sl, [r5, #88] @ 0x58 │ │ │ │ ldrd r1, r2, [r5, #96] @ 0x60 │ │ │ │ - str r2, [sp, #20] │ │ │ │ cmp r0, #0 │ │ │ │ - ldrd sl, r2, [r5, #88] @ 0x58 │ │ │ │ - ble.n 36166 │ │ │ │ - subs r6, r3, r1 │ │ │ │ + str r2, [sp, #20] │ │ │ │ + ldr r2, [r5, #92] @ 0x5c │ │ │ │ + ble.n 38aaa │ │ │ │ + sub.w r6, r3, r1 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - mul.w r8, sl, r1 │ │ │ │ strd r1, sl, [sp, #32] │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - mov.w fp, r2, lsl #2 │ │ │ │ + mul.w r8, sl, r1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ mul.w r6, sl, r6 │ │ │ │ mov.w r8, r8, lsl #2 │ │ │ │ mul.w r3, sl, r3 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov sl, r8 │ │ │ │ mov r8, r0 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - str r6, [sp, #24] │ │ │ │ - movs r6, #0 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w fp, r2, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r6, r3, [sp, #24] │ │ │ │ + mov.w r6, #0 │ │ │ │ str r6, [sp, #16] │ │ │ │ - str r3, [sp, #28] │ │ │ │ + ldr r3, [r7, #56] @ 0x38 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r4 │ │ │ │ - ldr r3, [r7, #56] @ 0x38 │ │ │ │ mov r0, r7 │ │ │ │ blx r3 │ │ │ │ ldr r3, [r5, #112] @ 0x70 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ add.w r0, r4, sl │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - adds r1, r4, r1 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ + add r1, r4 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r5, #104] @ 0x68 │ │ │ │ ldr r6, [r5, #64] @ 0x40 │ │ │ │ + ldr r3, [r5, #104] @ 0x68 │ │ │ │ blx r6 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r0, r9 │ │ │ │ - adds r2, r3, r4 │ │ │ │ + add.w r2, r3, r4 │ │ │ │ ldr.w r3, [r9, #56] @ 0x38 │ │ │ │ - mov r1, r2 │ │ │ │ add r4, fp │ │ │ │ + mov r1, r2 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r8, r3 │ │ │ │ - bne.n 36124 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + bne.n 38a64 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - push {r4, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r2 │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - mov r6, r2 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - ldr.w r9, [r0, #16] │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ + ldr.w r9, [r0, #16] │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - str r3, [sp, #12] │ │ │ │ mul.w sl, r2, r5 │ │ │ │ + str r3, [sp, #12] │ │ │ │ ldr.w r3, [r9] │ │ │ │ cmp r6, r3 │ │ │ │ - beq.n 361b0 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 38b32 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 361a8 │ │ │ │ + bne.n 38b16 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ mov r7, r0 │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bpl.n 361e4 │ │ │ │ + bpl.n 38b66 │ │ │ │ ldr r3, [r0, #24] │ │ │ │ mul.w r2, r6, r5 │ │ │ │ ldr r1, [sp, #68] @ 0x44 │ │ │ │ cmp r3, #0 │ │ │ │ mov r3, r6 │ │ │ │ ite eq │ │ │ │ moveq r0, #16 │ │ │ │ movne.w r0, #512 @ 0x200 │ │ │ │ blx ff34 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 361a8 │ │ │ │ + bne.n 38b16 │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 36344 │ │ │ │ + bne.w 38cd4 │ │ │ │ mov r2, sl │ │ │ │ mov r1, sl │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ mov r8, r0 │ │ │ │ blx ff0c │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ mov r1, r0 │ │ │ │ + mov r0, r8 │ │ │ │ str r4, [sp, #0] │ │ │ │ mov r2, r3 │ │ │ │ - mov r0, r8 │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #88] @ 0x58 │ │ │ │ blx ff40 │ │ │ │ str r0, [sp, #8] │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 36372 │ │ │ │ + beq.w 38d04 │ │ │ │ ldrd r3, r2, [sp, #76] @ 0x4c │ │ │ │ add.w fp, r3, r2 │ │ │ │ - adds r2, r5, #2 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + add.w r2, r5, #2 │ │ │ │ mov.w r3, fp, lsl #1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ cmp r3, r2 │ │ │ │ - beq.w 36364 │ │ │ │ + strd r3, r2, [sp, #16] │ │ │ │ + beq.w 38cf6 │ │ │ │ blx ff0c │ │ │ │ mov r8, r0 │ │ │ │ blx ff0c │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ cmp r4, #0 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ + ldr r3, [sp, #84] @ 0x54 │ │ │ │ add.w r3, r3, r2, lsl #2 │ │ │ │ ite ne │ │ │ │ movne r2, #6 │ │ │ │ moveq r2, #1 │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, r3 │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #88] @ 0x58 │ │ │ │ blx ff40 │ │ │ │ mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 36372 │ │ │ │ + beq.w 38d04 │ │ │ │ ldr r3, [r7, #24] │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 3635e │ │ │ │ - ldr r2, [pc, #272] @ (36380 ) │ │ │ │ + beq.n 38cf0 │ │ │ │ + ldr r2, [pc, #288] @ (38d14 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #272] @ (36384 ) │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ + ldr r1, [pc, #288] @ (38d18 ) │ │ │ │ + mov.w r0, #120 @ 0x78 │ │ │ │ add r1, pc │ │ │ │ blx fe88 │ │ │ │ - adds r2, r6, #3 │ │ │ │ - bic.w r2, r2, #3 │ │ │ │ ldr r3, [r7, #20] │ │ │ │ - adds r2, #2 │ │ │ │ - str r3, [r0, #64] @ 0x40 │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r0, #112] @ 0x70 │ │ │ │ - lsls r2, r2, #1 │ │ │ │ - str r2, [r0, #108] @ 0x6c │ │ │ │ - ldr r2, [sp, #76] @ 0x4c │ │ │ │ + add.w r2, r6, #3 │ │ │ │ mov r4, r0 │ │ │ │ + bic.w r2, r2, #3 │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ + mov.w r2, r2, lsl #1 │ │ │ │ + str r3, [r0, #64] @ 0x40 │ │ │ │ + mov.w r3, #0 │ │ │ │ + strd r8, r6, [r0, #72] @ 0x48 │ │ │ │ + str r5, [r0, #80] @ 0x50 │ │ │ │ + strd sl, r2, [r0, #104] @ 0x68 │ │ │ │ + add.w sl, r0, #8 │ │ │ │ + str r7, [r0, #116] @ 0x74 │ │ │ │ + mov r0, sl │ │ │ │ + str r3, [r4, #112] @ 0x70 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - str r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r2, [sp, #76] @ 0x4c │ │ │ │ + str r3, [r4, #88] @ 0x58 │ │ │ │ + ldr r3, [sp, #68] @ 0x44 │ │ │ │ cmp r2, #0 │ │ │ │ it eq │ │ │ │ addeq r2, #1 │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ - str r2, [r0, #96] @ 0x60 │ │ │ │ - ldrd r2, r1, [sp, #16] │ │ │ │ - str r3, [r0, #84] @ 0x54 │ │ │ │ + str r3, [r4, #84] @ 0x54 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - str.w sl, [r0, #104] @ 0x68 │ │ │ │ - add.w sl, r0, #8 │ │ │ │ - str r3, [r0, #92] @ 0x5c │ │ │ │ + str r2, [r4, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + str r3, [r4, #92] @ 0x5c │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ cmp r2, r1 │ │ │ │ ite ne │ │ │ │ movne r2, fp │ │ │ │ subeq.w r2, fp, #1 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ add.w fp, r9, #16 │ │ │ │ - strd r3, r8, [r0, #68] @ 0x44 │ │ │ │ - str r2, [r0, #100] @ 0x64 │ │ │ │ - str r6, [r0, #76] @ 0x4c │ │ │ │ - str r5, [r0, #80] @ 0x50 │ │ │ │ - str r7, [r0, #116] @ 0x74 │ │ │ │ - mov r0, sl │ │ │ │ + str r3, [r4, #68] @ 0x44 │ │ │ │ + str r2, [r4, #100] @ 0x64 │ │ │ │ blx f7b0 │ │ │ │ ldr.w r1, [r9, #12] │ │ │ │ ldrd r2, r0, [r4, #96] @ 0x60 │ │ │ │ ldr r1, [r1, #4] │ │ │ │ - subs r0, r0, r2 │ │ │ │ - bl ebd68 │ │ │ │ + sub.w r0, r0, r2 │ │ │ │ + bl f6188 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ mov r2, sl │ │ │ │ mov r1, fp │ │ │ │ mul.w r0, r3, r0 │ │ │ │ blx faac │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ mov r2, sl │ │ │ │ + ldr r0, [sp, #68] @ 0x44 │ │ │ │ add.w r1, r3, #8 │ │ │ │ blx faac │ │ │ │ - mov r2, sl │ │ │ │ ldr r0, [sp, #68] @ 0x44 │ │ │ │ + mov r2, sl │ │ │ │ add.w r1, r8, #8 │ │ │ │ blx faac │ │ │ │ ldr r2, [r7, #24] │ │ │ │ - cbz r2, 3634c │ │ │ │ - ldrd r1, r2, [r4, #96] @ 0x60 │ │ │ │ + cbz r2, 38cdc │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - subs r2, r2, r1 │ │ │ │ + ldrd r1, r2, [r4, #96] @ 0x60 │ │ │ │ vldr d6, [r4, #32] │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ mul.w r2, r6, r2 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ - movs r3, #0 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ vmov s15, r2 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 38b1a │ │ │ │ blx ff0c │ │ │ │ mov r8, r0 │ │ │ │ - b.n 361f8 │ │ │ │ - subs r3, r6, #5 │ │ │ │ + b.n 38b7a │ │ │ │ + sub.w r3, r6, #5 │ │ │ │ cmp r3, #58 @ 0x3a │ │ │ │ ite hi │ │ │ │ movhi r3, #0 │ │ │ │ movls r3, #1 │ │ │ │ cmp r5, r6 │ │ │ │ it lt │ │ │ │ movlt r3, #0 │ │ │ │ - b.n 3633a │ │ │ │ - ldr r2, [pc, #40] @ (36388 ) │ │ │ │ + b.n 38cce │ │ │ │ + ldr r2, [pc, #40] @ (38d1c ) │ │ │ │ add r2, pc │ │ │ │ - b.n 36272 │ │ │ │ + b.n 38bf6 │ │ │ │ mov r2, sl │ │ │ │ mov r1, sl │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ mov r8, r0 │ │ │ │ - b.n 36238 │ │ │ │ + b.n 38bbc │ │ │ │ ldr r0, [sp, #8] │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - b.n 361a8 │ │ │ │ - lsls r5, r2, #7 │ │ │ │ + b.n 38b16 │ │ │ │ + lsls r5, r0, #8 │ │ │ │ movs r0, r0 │ │ │ │ - adds r6, r1, r5 │ │ │ │ + ldrh r0, [r1, #62] @ 0x3e │ │ │ │ movs r4, r1 │ │ │ │ - ldc2l 15, cr15, [r1, #-1020]! @ 0xfffffc04 │ │ │ │ + stc2 15, cr15, [r3, #-1020] @ 0xfffffc04 │ │ │ │ ldr r3, [r0, #116] @ 0x74 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldr r6, [r0, #76] @ 0x4c │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + sub sp, #24 │ │ │ │ ldr r7, [r3, #16] │ │ │ │ - mov r5, r1 │ │ │ │ ldr r3, [r3, #24] │ │ │ │ - sub sp, #24 │ │ │ │ - ldr.w r8, [r1] │ │ │ │ mov r0, r6 │ │ │ │ + ldr.w r8, [r1] │ │ │ │ ldr r1, [r7, #8] │ │ │ │ - cbz r3, 363d6 │ │ │ │ + cbz r3, 38d80 │ │ │ │ blx fd90 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - adds r2, r6, #3 │ │ │ │ - ldr r1, [pc, #72] @ (363fc ) │ │ │ │ + add.w r2, r6, #3 │ │ │ │ bic.w r2, r2, #3 │ │ │ │ + ldr r1, [pc, #80] @ (38da4 ) │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ - adds r2, #2 │ │ │ │ - str r3, [sp, #12] │ │ │ │ add r1, pc │ │ │ │ + str r3, [sp, #12] │ │ │ │ ldr r3, [r7, #4] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ strd r0, r3, [sp] │ │ │ │ mov r3, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx r8 │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ blx fd90 │ │ │ │ ldr r2, [r4, #72] @ 0x48 │ │ │ │ - str r2, [sp, #12] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r1, [pc, #28] @ (36400 ) │ │ │ │ mov r0, r5 │ │ │ │ + ldr r1, [pc, #28] @ (38da8 ) │ │ │ │ + str r2, [sp, #12] │ │ │ │ ldr r2, [r4, #68] @ 0x44 │ │ │ │ - str r2, [sp, #8] │ │ │ │ add r1, pc │ │ │ │ + str r2, [sp, #8] │ │ │ │ ldr r2, [r7, #4] │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [r4, #84] @ 0x54 │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, r6 │ │ │ │ blx r8 │ │ │ │ - add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldr r2, [r1, #104] @ 0x68 │ │ │ │ - movs r3, r1 │ │ │ │ - ldr r0, [r2, #104] @ 0x68 │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + b.n 38d70 │ │ │ │ + nop │ │ │ │ + ldrd r0, r0, [ip], #44 @ 0x2c │ │ │ │ + ldrd r0, r0, [r8], #44 @ 0x2c │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r6, r1 │ │ │ │ - sub sp, #8 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + sub sp, #8 │ │ │ │ + mov r6, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ mov r1, r6 │ │ │ │ blx fe04 │ │ │ │ - ldr r2, [r4, #116] @ 0x74 │ │ │ │ ldrd r3, r1, [r4, #76] @ 0x4c │ │ │ │ mov r0, r6 │ │ │ │ - ldr r2, [r2, #16] │ │ │ │ + ldr r2, [r4, #116] @ 0x74 │ │ │ │ add.w ip, r1, #4294967295 @ 0xffffffff │ │ │ │ add.w ip, ip, ip, lsr #31 │ │ │ │ - ldr r2, [r2, #8] │ │ │ │ + ldr r2, [r2, #16] │ │ │ │ mov.w r5, ip, asr #1 │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ strd r3, r5, [sp] │ │ │ │ mul.w r3, r1, r3 │ │ │ │ add.w r1, r4, #112 @ 0x70 │ │ │ │ blx fd5c │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #116 @ 0x74 │ │ │ │ - add r7, sp, #24 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ + add r7, sp, #24 │ │ │ │ + ldr r4, [r0, #80] @ 0x50 │ │ │ │ ldr r2, [r0, #96] @ 0x60 │ │ │ │ ldr r5, [r0, #88] @ 0x58 │ │ │ │ str r3, [r7, #32] │ │ │ │ ldr r3, [r0, #72] @ 0x48 │ │ │ │ - str r3, [r7, #28] │ │ │ │ - ldr r3, [r0, #76] @ 0x4c │ │ │ │ str r2, [r7, #8] │ │ │ │ ldr r2, [r0, #100] @ 0x64 │ │ │ │ + str r3, [r7, #28] │ │ │ │ + ldr r3, [r0, #76] @ 0x4c │ │ │ │ str r2, [r7, #44] @ 0x2c │ │ │ │ - adds r2, r3, #3 │ │ │ │ - bic.w r2, r2, #3 │ │ │ │ str r1, [r7, #52] @ 0x34 │ │ │ │ + ldr r1, [r0, #84] @ 0x54 │ │ │ │ + add.w r2, r3, #3 │ │ │ │ + bic.w r2, r2, #3 │ │ │ │ add.w r9, r2, #2 │ │ │ │ - ldrd r4, r1, [r0, #80] @ 0x50 │ │ │ │ mul.w r3, r9, r3 │ │ │ │ - lsls r6, r3, #3 │ │ │ │ + mov.w r6, r3, lsl #3 │ │ │ │ cmp.w r6, #65536 @ 0x10000 │ │ │ │ - bcs.w 366ba │ │ │ │ + bcs.w 390ae │ │ │ │ sub.w sp, sp, r6 │ │ │ │ cmp r1, #0 │ │ │ │ add r3, sp, #24 │ │ │ │ str r3, [r7, #84] @ 0x54 │ │ │ │ - ble.w 366ac │ │ │ │ + ble.w 3908c │ │ │ │ mul.w r3, r5, r4 │ │ │ │ mov fp, r9 │ │ │ │ mov sl, r8 │ │ │ │ - str r1, [r7, #12] │ │ │ │ str r6, [r7, #4] │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + str r1, [r7, #12] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [r7, #24] │ │ │ │ ldr r3, [r7, #8] │ │ │ │ add r3, r9 │ │ │ │ str r3, [r7, #16] │ │ │ │ add.w r3, r4, r4, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ mul.w r3, r5, r3 │ │ │ │ - movs r5, #1 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r5, #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [r7, #20] │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r7, #36] @ 0x24 │ │ │ │ + ldr r3, [r7, #24] │ │ │ │ ldr r0, [r7, #32] │ │ │ │ ldr r2, [r7, #52] @ 0x34 │ │ │ │ - ldr r3, [r7, #24] │ │ │ │ + add r3, r2 │ │ │ │ mov r1, r2 │ │ │ │ - adds r3, r2, r3 │ │ │ │ str r3, [r7, #40] @ 0x28 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - ldr r2, [r7, #44] @ 0x2c │ │ │ │ ldr r3, [r7, #16] │ │ │ │ + ldr r2, [r7, #44] @ 0x2c │ │ │ │ cmp r2, r3 │ │ │ │ - ble.w 366b4 │ │ │ │ + ble.w 390a8 │ │ │ │ mov r9, r3 │ │ │ │ str.w fp, [r7, #80] @ 0x50 │ │ │ │ - ldrd r0, r8, [sl, #104] @ 0x68 │ │ │ │ - str.w r9, [r7, #48] @ 0x30 │ │ │ │ ldr.w r3, [sl, #76] @ 0x4c │ │ │ │ - ldr r2, [r7, #80] @ 0x50 │ │ │ │ - ldr.w fp, [sl, #88] @ 0x58 │ │ │ │ + str.w r9, [r7, #48] @ 0x30 │ │ │ │ + ldrd r2, r1, [r7, #80] @ 0x50 │ │ │ │ + ldrd r0, r8, [sl, #104] @ 0x68 │ │ │ │ mov r6, r3 │ │ │ │ - ldr r1, [r7, #84] @ 0x54 │ │ │ │ + ldr.w fp, [sl, #88] @ 0x58 │ │ │ │ sub.w r2, r9, r2 │ │ │ │ add.w r3, r8, #1073741824 @ 0x40000000 │ │ │ │ str r2, [r7, #56] @ 0x38 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ add.w r4, r1, r3, lsl #2 │ │ │ │ + ldr r3, [r7, #52] @ 0x34 │ │ │ │ str r4, [r7, #72] @ 0x48 │ │ │ │ mul.w r4, r2, fp │ │ │ │ - ldr r3, [r7, #52] @ 0x34 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add r3, r4 │ │ │ │ str r3, [r7, #64] @ 0x40 │ │ │ │ - strd r5, r5, [sp, #12] │ │ │ │ mov r3, r0 │ │ │ │ - str.w fp, [sp, #8] │ │ │ │ + strd fp, r5, [sp, #8] │ │ │ │ + str r5, [sp, #16] │ │ │ │ ldr r2, [r7, #80] @ 0x50 │ │ │ │ strd r8, r2, [sp] │ │ │ │ mov r2, r6 │ │ │ │ str r0, [r7, #76] @ 0x4c │ │ │ │ ldr r0, [r7, #64] @ 0x40 │ │ │ │ blx f78c │ │ │ │ ldr r0, [r7, #40] @ 0x28 │ │ │ │ - subs r4, r0, r4 │ │ │ │ + sub.w r4, r0, r4 │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ str r4, [r7, #60] @ 0x3c │ │ │ │ rsb r4, fp, #0 │ │ │ │ - strd r4, r0, [sp, #8] │ │ │ │ - str r5, [sp, #16] │ │ │ │ + str r4, [sp, #8] │ │ │ │ + strd r0, r5, [sp, #12] │ │ │ │ ldr r2, [r7, #80] @ 0x50 │ │ │ │ strd r8, r2, [sp] │ │ │ │ mov r2, r6 │ │ │ │ str r6, [r7, #68] @ 0x44 │ │ │ │ - ldr r6, [r7, #72] @ 0x48 │ │ │ │ - ldr r3, [r7, #76] @ 0x4c │ │ │ │ - mov r1, r6 │ │ │ │ ldr r0, [r7, #60] @ 0x3c │ │ │ │ + ldrd r6, r3, [r7, #72] @ 0x48 │ │ │ │ + mov r1, r6 │ │ │ │ blx f78c │ │ │ │ ldr.w r3, [sl, #112] @ 0x70 │ │ │ │ mov r1, r6 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ strd r9, r5, [sp, #4] │ │ │ │ ldr r3, [r7, #56] @ 0x38 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r0, [r7, #84] @ 0x54 │ │ │ │ - ldr.w r3, [sl, #108] @ 0x6c │ │ │ │ str r6, [r7, #72] @ 0x48 │ │ │ │ ldr.w r6, [sl, #64] @ 0x40 │ │ │ │ + ldr.w r3, [sl, #108] @ 0x6c │ │ │ │ blx r6 │ │ │ │ - strd fp, r5, [sp, #12] │ │ │ │ - str r5, [sp, #8] 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│ │ │ - ldrd r6, r8, [sl, #104] @ 0x68 │ │ │ │ - str r6, [r7, #76] @ 0x4c │ │ │ │ ldr.w r3, [sl, #76] @ 0x4c │ │ │ │ + ldrd r6, r8, [sl, #104] @ 0x68 │ │ │ │ ldr r1, [r7, #84] @ 0x54 │ │ │ │ - str r3, [r7, #72] @ 0x48 │ │ │ │ + strd r3, r6, [r7, #72] @ 0x48 │ │ │ │ add.w r3, r8, #1073741824 @ 0x40000000 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ ldr.w r6, [sl, #88] @ 0x58 │ │ │ │ add.w r2, r1, r3, lsl #2 │ │ │ │ ldr r3, [r7, #48] @ 0x30 │ │ │ │ str r2, [r7, #80] @ 0x50 │ │ │ │ ldr r2, [r7, #52] @ 0x34 │ │ │ │ mul.w r4, r3, r6 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - adds r0, r2, r4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r0, r2, r4 │ │ │ │ str r0, [r7, #68] @ 0x44 │ │ │ │ ldr r0, [r7, #44] @ 0x2c │ │ │ │ - strd r5, r5, [sp, #12] │ │ │ │ + strd r6, r5, [sp, #8] │ │ │ │ + str r5, [sp, #16] │ │ │ │ sub.w r9, r0, r3 │ │ │ │ - str.w r8, [sp] │ │ │ │ - strd r9, r6, [sp, #4] │ │ │ │ - ldrd r2, r3, [r7, #72] @ 0x48 │ │ │ │ - ldr r0, [r7, #68] @ 0x44 │ │ │ │ + strd r8, r9, [sp] │ │ │ │ + ldrd r0, r2, [r7, #68] @ 0x44 │ │ │ │ + ldr r3, [r7, #76] @ 0x4c │ │ │ │ blx f78c │ │ │ │ ldr r2, [r7, #40] @ 0x28 │ │ │ │ - str r5, [sp, #16] │ │ │ │ - subs r4, r2, r4 │ │ │ │ + sub.w r4, r2, r4 │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ mov r0, r4 │ │ │ │ - str r2, [sp, #12] │ │ │ │ - negs r4, r6 │ │ │ │ + rsb r4, r6, #0 │ │ │ │ + strd r2, r5, [sp, #12] │ │ │ │ str r4, [r7, #60] @ 0x3c │ │ │ │ - strd r9, r4, [sp, #4] │ │ │ │ - str.w r8, [sp] │ │ │ │ - ldr r4, [r7, #80] @ 0x50 │ │ │ │ + strd r8, r9, [sp] │ │ │ │ + str r4, [sp, #8] │ │ │ │ ldrd r2, r3, [r7, #72] @ 0x48 │ │ │ │ - mov r1, r4 │ │ │ │ str r0, [r7, #64] @ 0x40 │ │ │ │ + ldr r4, [r7, #80] @ 0x50 │ │ │ │ + mov r1, r4 │ │ │ │ blx f78c │ │ │ │ ldr.w r3, [sl, #112] @ 0x70 │ │ │ │ mov r1, r4 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str r5, [sp, #8] │ │ │ │ ldr r0, [r7, #44] @ 0x2c │ │ │ │ str r0, [sp, #4] │ │ │ │ ldr r3, [r7, #48] @ 0x30 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r0, [r7, #84] @ 0x54 │ │ │ │ - ldr.w r3, [sl, #108] @ 0x6c │ │ │ │ str r4, [r7, #80] @ 0x50 │ │ │ │ ldr.w r4, [sl, #64] @ 0x40 │ │ │ │ + ldr.w r3, [sl, #108] @ 0x6c │ │ │ │ blx r4 │ │ │ │ - strd r6, r5, [sp, #12] │ │ │ │ strd r9, r5, [sp, #4] │ │ │ │ mov r3, r8 │ │ │ │ + strd r6, r5, [sp, #12] │ │ │ │ ldr r6, [r7, #76] @ 0x4c │ │ │ │ str r6, [sp, #0] │ │ │ │ - ldr r4, [r7, #72] @ 0x48 │ │ │ │ - ldr r1, [r7, #68] @ 0x44 │ │ │ │ - mov r2, r4 │ │ │ │ + ldrd r1, r4, [r7, #68] @ 0x44 │ │ │ │ ldr r0, [r7, #84] @ 0x54 │ │ │ │ + mov r2, r4 │ │ │ │ blx f708 │ │ │ │ str r5, [sp, #16] │ │ │ │ - ldr r3, [r7, #60] @ 0x3c │ │ │ │ mov r2, r4 │ │ │ │ + ldr r3, [r7, #60] @ 0x3c │ │ │ │ + strd r6, r9, [sp] │ │ │ │ str r3, [sp, #12] │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ - strd r9, r3, [sp, #4] │ │ │ │ + str r3, [sp, #8] │ │ │ │ mov r3, r8 │ │ │ │ - str r6, [sp, #0] │ │ │ │ ldr r1, [r7, #64] @ 0x40 │ │ │ │ ldr r0, [r7, #80] @ 0x50 │ │ │ │ blx f708 │ │ │ │ - ldr r4, [r7, #52] @ 0x34 │ │ │ │ ldr r3, [r7, #20] │ │ │ │ ldr r0, [r7, #28] │ │ │ │ - adds r2, r4, r3 │ │ │ │ - mov r1, r2 │ │ │ │ + ldr r4, [r7, #52] @ 0x34 │ │ │ │ + add.w r2, r4, r3 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ + mov r1, r2 │ │ │ │ blx r3 │ │ │ │ ldr.w r3, [sl, #92] @ 0x5c │ │ │ │ ldr r2, [r7, #36] @ 0x24 │ │ │ │ add.w r3, r4, r3, lsl #2 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r3, [r7, #52] @ 0x34 │ │ │ │ ldr r3, [r7, #12] │ │ │ │ - adds r2, #1 │ │ │ │ str r2, [r7, #36] @ 0x24 │ │ │ │ cmp r3, r2 │ │ │ │ - bgt.w 364bc │ │ │ │ + bgt.w 38e8e │ │ │ │ ldr r6, [r7, #4] │ │ │ │ cmp.w r6, #65536 @ 0x10000 │ │ │ │ - bcs.n 366cc │ │ │ │ - adds r7, #92 @ 0x5c │ │ │ │ + bcs.n 390c0 │ │ │ │ + add.w r7, r7, #92 @ 0x5c │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r3, [r7, #8] │ │ │ │ str r3, [r7, #48] @ 0x30 │ │ │ │ - b.n 365b8 │ │ │ │ + b.n 38f8e │ │ │ │ mov r0, r6 │ │ │ │ str r1, [r7, #80] @ 0x50 │ │ │ │ blx 1008c │ │ │ │ ldr r1, [r7, #80] @ 0x50 │ │ │ │ str r0, [r7, #84] @ 0x54 │ │ │ │ cmp r1, #0 │ │ │ │ - bgt.w 36492 │ │ │ │ + bgt.w 38e5a │ │ │ │ ldr r0, [r7, #84] @ 0x54 │ │ │ │ blx ff78 │ │ │ │ - adds r7, #92 @ 0x5c │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + b.n 3908c │ │ │ │ │ │ │ │ -000366dc : │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +000390c8 : │ │ │ │ + strd r3, r4, [sp, #-32]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr.w r9, [pc, #148] @ 36778 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ mov r6, r1 │ │ │ │ - add r9, pc │ │ │ │ + strd r9, lr, [sp, #24] │ │ │ │ + mov.w r0, #28 │ │ │ │ + ldr.w r9, [pc, #180] @ 39194 │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + mov.w r8, #0 │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + ldr r7, [pc, #168] @ (39198 ) │ │ │ │ + add r9, pc │ │ │ │ mov r2, r9 │ │ │ │ - movs r0, #28 │ │ │ │ blx fe60 │ │ │ │ - ldr r7, [pc, #132] @ (3677c ) │ │ │ │ mov r1, r0 │ │ │ │ strd r4, r6, [r0, #16] │ │ │ │ - mov.w r8, #0 │ │ │ │ str.w r8, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ add r7, pc │ │ │ │ blx f5d0 │ │ │ │ - ldr r3, [pc, #112] @ (36780 ) │ │ │ │ + ldr r3, [pc, #144] @ (3919c ) │ │ │ │ ldr r7, [r7, r3] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ - cbz r3, 3672e │ │ │ │ + cbz r3, 3912a │ │ │ │ ldr r1, [r4, #0] │ │ │ │ mov r2, r9 │ │ │ │ - movs r0, #28 │ │ │ │ + mov.w r0, #28 │ │ │ │ blx r3 │ │ │ │ mov r1, r0 │ │ │ │ - strd r4, r6, [r0, #16] │ │ │ │ - str.w r8, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r6, [r1, #16] │ │ │ │ + str.w r8, [r1, #24] │ │ │ │ blx f5d0 │ │ │ │ - ldr.w r9, [pc, #84] @ 36784 │ │ │ │ - movs r0, #28 │ │ │ │ - ldr r1, [r4, #0] │ │ │ │ + ldr.w r9, [pc, #116] @ 391a0 │ │ │ │ + mov.w r0, #28 │ │ │ │ mov.w r8, #1 │ │ │ │ + ldr r1, [r4, #0] │ │ │ │ add r9, pc │ │ │ │ mov r2, r9 │ │ │ │ blx fe60 │ │ │ │ mov r1, r0 │ │ │ │ - strd r4, r6, [r0, #16] │ │ │ │ - str.w r8, [r0, #24] │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r6, [r1, #16] │ │ │ │ + str.w r8, [r1, #24] │ │ │ │ blx f5d0 │ │ │ │ ldr r3, [r7, #0] │ │ │ │ - cbz r3, 36772 │ │ │ │ + cbz r3, 39180 │ │ │ │ ldr r1, [r4, #0] │ │ │ │ mov r2, r9 │ │ │ │ - movs r0, #28 │ │ │ │ + mov.w r0, #28 │ │ │ │ blx r3 │ │ │ │ - strd r4, r6, [r0, #16] │ │ │ │ - str.w r8, [r0, #24] │ │ │ │ mov r1, r0 │ │ │ │ + ldrd r9, lr, [sp, #24] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + strd r4, r6, [r1, #16] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + str.w r8, [r1, #24] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #32 │ │ │ │ b.w f5cc │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {r9, pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xfa93ffff │ │ │ │ - strh r4, [r5, #36] @ 0x24 │ │ │ │ - movs r4, r1 │ │ │ │ + vld4.32 {d31[],d33[],d35[],d37[]}, [fp :128] │ │ │ │ + @ instruction: 0xfab2000c │ │ │ │ lsls r4, r4, #16 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfa43ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + vld4.32 {d15[],d17[],d19[],d21[]}, [r1 :128] │ │ │ │ mov r3, r1 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r8, r1, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #28 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r4, r0, [r0, #72] @ 0x48 │ │ │ │ - subs r7, r1, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #28 │ │ │ │ + ldrd lr, r2, [r5, #80] @ 0x50 │ │ │ │ + add.w r7, r1, #4294967295 @ 0xffffffff │ │ │ │ ldr.w ip, [r5, #88] @ 0x58 │ │ │ │ add.w r6, r7, r7, lsr #31 │ │ │ │ cmp r0, #0 │ │ │ │ - ldrd lr, r2, [r5, #80] @ 0x50 │ │ │ │ rsb r6, ip, r6, asr #1 │ │ │ │ - ble.n 36874 │ │ │ │ + ble.n 392b2 │ │ │ │ ldr r5, [r5, #100] @ 0x64 │ │ │ │ add.w r9, r2, #4294967295 @ 0xffffffff │ │ │ │ - lsls r6, r6, #3 │ │ │ │ - mul.w r2, r4, r2 │ │ │ │ - add.w r7, r7, r9, lsl #1 │ │ │ │ cmp.w r8, #1 │ │ │ │ + add.w r7, r7, r9, lsl #1 │ │ │ │ + mul.w r2, r4, r2 │ │ │ │ + mov.w r6, r6, lsl #3 │ │ │ │ ldr r5, [r5, #0] │ │ │ │ add.w r5, r5, r7, lsl #2 │ │ │ │ str r5, [sp, #12] │ │ │ │ mov.w r5, lr, lsl #2 │ │ │ │ str r5, [sp, #8] │ │ │ │ - ble.n 36874 │ │ │ │ + ble.n 392b2 │ │ │ │ cmp.w ip, #0 │ │ │ │ - ble.n 36874 │ │ │ │ + ble.n 392b2 │ │ │ │ + cmp r4, #1 │ │ │ │ vmov.f32 s10, s0 │ │ │ │ mul.w r1, r4, r1 │ │ │ │ - cmp r4, #1 │ │ │ │ - bne.n 3687a │ │ │ │ - adds r4, r2, r1 │ │ │ │ + bne.n 392ca │ │ │ │ + add.w r4, r2, r1 │ │ │ │ rsb r2, r2, r2, lsl #29 │ │ │ │ + str r0, [sp, #16] │ │ │ │ mov.w sl, r1, lsl #2 │ │ │ │ - mov.w r7, ip, lsl #3 │ │ │ │ add.w r1, r1, r2, lsl #1 │ │ │ │ add.w r3, r3, r4, lsl #2 │ │ │ │ - str r0, [sp, #16] │ │ │ │ mov.w r9, r1, lsl #2 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov.w r7, ip, lsl #3 │ │ │ │ mov r2, r1 │ │ │ │ ldr r5, [sp, #12] │ │ │ │ mov lr, r3 │ │ │ │ mov.w fp, #1 │ │ │ │ str r2, [sp, #4] │ │ │ │ mov r4, lr │ │ │ │ add.w fp, fp, #1 │ │ │ │ + str r3, [sp, #0] │ │ │ │ add.w r0, r9, lr │ │ │ │ add.w r2, r5, #8 │ │ │ │ - movs r1, #0 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - vldr s14, [r2, #-4] │ │ │ │ - mov r3, r0 │ │ │ │ + mov.w r1, #0 │ │ │ │ vldr s11, [r0] │ │ │ │ - adds r1, #1 │ │ │ │ - vldr s15, [r2, #-8] │ │ │ │ - subs r0, #4 │ │ │ │ - vmul.f32 s14, s10, s14 │ │ │ │ - vldr s12, [r4] │ │ │ │ - adds r2, #8 │ │ │ │ + mov r3, r0 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ cmp r1, ip │ │ │ │ + sub.w r0, r0, #4 │ │ │ │ + vldr s14, [r2, #-4] │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s15, [r2, #-16] │ │ │ │ + vldr s12, [r4] │ │ │ │ + vmul.f32 s14, s10, s14 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ vstmia r4!, {s13} │ │ │ │ vstr s15, [r3] │ │ │ │ - bne.n 36822 │ │ │ │ + bne.n 39258 │ │ │ │ add r5, r7 │ │ │ │ + cmp r8, fp │ │ │ │ ldr r3, [sp, #0] │ │ │ │ add r5, r6 │ │ │ │ add lr, sl │ │ │ │ - cmp r8, fp │ │ │ │ - bne.n 36810 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + bne.n 39244 │ │ │ │ + ldrd r2, r1, [sp, #4] │ │ │ │ add r3, r1 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ cmp r1, r2 │ │ │ │ - bne.n 36806 │ │ │ │ + bne.n 3923a │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - adds r7, r2, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + add.w r7, r2, r1 │ │ │ │ rsb r2, r2, r2, lsl #29 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - mov.w fp, r1, lsl #2 │ │ │ │ + str r0, [sp, #20] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add.w r2, r1, r2, lsl #1 │ │ │ │ add.w r3, r3, r7, lsl #2 │ │ │ │ - negs r5, r4 │ │ │ │ + rsb r5, r4, #0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + mov.w fp, r1, lsl #2 │ │ │ │ mov.w r7, ip, lsl #3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ str r2, [sp, #0] │ │ │ │ - movs r2, #0 │ │ │ │ - str r0, [sp, #20] │ │ │ │ + mov.w r2, #0 │ │ │ │ ldr.w lr, [sp, #12] │ │ │ │ mov r9, r3 │ │ │ │ mov.w sl, #1 │ │ │ │ str r2, [sp, #4] │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #0] │ │ │ │ mov r1, r9 │ │ │ │ add.w sl, sl, #1 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add.w r2, r9, r3 │ │ │ │ add.w r3, lr, #8 │ │ │ │ - vldr s14, [r3, #-4] │ │ │ │ - adds r0, #1 │ │ │ │ vldr s11, [r2] │ │ │ │ - adds r3, #8 │ │ │ │ - vldr s15, [r1] │ │ │ │ + add.w r0, r0, #1 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ cmp ip, r0 │ │ │ │ - vmul.f32 s14, s10, s14 │ │ │ │ vldr s12, [r3, #-16] │ │ │ │ + vldr s14, [r3, #-12] │ │ │ │ + vldr s15, [r1] │ │ │ │ + vmul.f32 s14, s10, s14 │ │ │ │ vmul.f32 s13, s11, s14 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vmla.f32 s15, s11, s12 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, r5 │ │ │ │ - bne.n 368bc │ │ │ │ + bne.n 39318 │ │ │ │ add lr, r7 │ │ │ │ - add r9, fp │ │ │ │ - add lr, r6 │ │ │ │ cmp sl, r8 │ │ │ │ - bne.n 368aa │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + add lr, r6 │ │ │ │ + add r9, fp │ │ │ │ + bne.n 39304 │ │ │ │ + ldrd r2, r1, [sp, #4] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r3, r1 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ - adds r2, #1 │ │ │ │ cmp r1, r2 │ │ │ │ - bne.n 3689c │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ + bne.n 392f6 │ │ │ │ + b.n 392b2 │ │ │ │ + nop │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - ldr r2, [r6, #68] @ 0x44 │ │ │ │ - str r1, [sp, #48] @ 0x30 │ │ │ │ - ldrd r5, r1, [r0, #72] @ 0x48 │ │ │ │ + ldr r2, [r0, #68] @ 0x44 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldrd r8, r3, [r6, #84] @ 0x54 │ │ │ │ - cmp r1, #0 │ │ │ │ - ldr r0, [r0, #80] @ 0x50 │ │ │ │ + ldr r5, [r0, #72] @ 0x48 │ │ │ │ + str r1, [sp, #48] @ 0x30 │ │ │ │ + ldr.w r8, [r0, #84] @ 0x54 │ │ │ │ + ldrd r1, r0, [r0, #76] @ 0x4c │ │ │ │ mul.w r2, r5, r2 │ │ │ │ - add.w lr, r3, r8 │ │ │ │ + ldr r3, [r6, #88] @ 0x58 │ │ │ │ + cmp r1, #0 │ │ │ │ str r1, [sp, #12] │ │ │ │ - ble.n 369a6 │ │ │ │ - lsls r3, r0, #2 │ │ │ │ - mul.w r1, r8, r5 │ │ │ │ + add.w lr, r3, r8 │ │ │ │ + ble.n 3942e │ │ │ │ + mov.w r3, r0, lsl #2 │ │ │ │ cmp r5, #1 │ │ │ │ + mul.w r1, r8, r5 │ │ │ │ str r3, [sp, #16] │ │ │ │ - bne.w 36ad0 │ │ │ │ + bne.w 3957c │ │ │ │ ldr r7, [sp, #4] │ │ │ │ rsb r0, r1, r1, lsl #30 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ mov.w ip, r2, lsl #2 │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ mov.w r8, r1, lsl #2 │ │ │ │ mov.w fp, lr, lsl #2 │ │ │ │ + mla r4, r2, r7, r0 │ │ │ │ add.w r5, r3, ip │ │ │ │ rsb r3, r8, #0 │ │ │ │ - mla r4, r2, r7, r0 │ │ │ │ + sub.w r4, r4, r2 │ │ │ │ str r3, [sp, #32] │ │ │ │ - subs r4, r4, r2 │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - subs r4, r7, #1 │ │ │ │ - subs r7, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - lsrs r4, r4, #1 │ │ │ │ - adds r4, #1 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + add.w r4, r7, #4294967295 @ 0xffffffff │ │ │ │ + sub.w r7, r7, #2 │ │ │ │ + mov.w r4, r4, lsr #1 │ │ │ │ mul.w r7, r2, r7 │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + add.w r7, r2, r0 │ │ │ │ + mov.w r2, #0 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - adds r7, r2, r0 │ │ │ │ - movs r2, #0 │ │ │ │ sub.w sl, r3, #3 │ │ │ │ mov r0, r3 │ │ │ │ mov.w sl, sl, lsr #1 │ │ │ │ add.w sl, sl, #2 │ │ │ │ cmp r0, #0 │ │ │ │ - bgt.n 369d6 │ │ │ │ + bgt.n 39470 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 36996 │ │ │ │ - ldr r0, [r6, #92] @ 0x5c │ │ │ │ + bne.n 3941c │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ - ldr r3, [r0, #56] @ 0x38 │ │ │ │ + ldr r0, [r6, #92] @ 0x5c │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r4 │ │ │ │ + ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r2, [r6, #72] @ 0x48 │ │ │ │ ldr r3, [r6, #84] @ 0x54 │ │ │ │ ldr r0, [r6, #96] @ 0x60 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ add.w r2, r4, r3, lsl #2 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ mov r1, r2 │ │ │ │ blx r3 │ │ │ │ + vmov.f32 s0, #112 @ 0x3f800000 1.0 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ - vmov.f32 s0, #112 @ 0x3f800000 1.0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - b.n 36788 │ │ │ │ - adds r7, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ + b.n 391a4 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + vmov.f32 s11, #96 @ 0x3f000000 0.5 │ │ │ │ str r2, [sp, #8] │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ mov r2, lr │ │ │ │ - vmov.f32 s11, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ strd fp, r6, [sp, #40] @ 0x28 │ │ │ │ cmp r2, r1 │ │ │ │ - ble.n 36ac6 │ │ │ │ + ble.n 39572 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - movs r6, #0 │ │ │ │ + mov.w r6, #0 │ │ │ │ add.w r9, r5, r3 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ add.w lr, r5, r3 │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ mov fp, r9 │ │ │ │ + str r1, [sp, #0] │ │ │ │ mov r0, lr │ │ │ │ mov r3, r1 │ │ │ │ - str r1, [sp, #0] │ │ │ │ vldr s14, [r0] │ │ │ │ mov r1, fp │ │ │ │ - vldr s15, [fp] │ │ │ │ - adds r3, #1 │ │ │ │ - sub.w fp, fp, #4 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r2, r3 │ │ │ │ + sub.w fp, fp, #4 │ │ │ │ + vldr s15, [fp, #4] │ │ │ │ vstr s14, [r1] │ │ │ │ mov r1, r0 │ │ │ │ sub.w r0, r0, #4 │ │ │ │ vstr s15, [r1] │ │ │ │ - bne.n 36a02 │ │ │ │ + bne.n 394a4 │ │ │ │ + cmp r6, r4 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ add r9, ip │ │ │ │ sub.w lr, lr, ip │ │ │ │ - cmp r6, r4 │ │ │ │ - bne.n 369f8 │ │ │ │ + bne.n 39498 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #2 │ │ │ │ - ble.n 36ab2 │ │ │ │ + ble.n 3955c │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov.w r9, #1 │ │ │ │ - ldr.w fp, [sp, #40] @ 0x28 │ │ │ │ - adds r0, r5, r3 │ │ │ │ - mov r3, r5 │ │ │ │ str r2, [sp, #0] │ │ │ │ + ldr.w fp, [sp, #40] @ 0x28 │ │ │ │ strd r1, r5, [sp, #20] │ │ │ │ + add.w r0, r5, r3 │ │ │ │ + mov r3, r5 │ │ │ │ add.w r2, r8, r3 │ │ │ │ - adds r6, r7, r0 │ │ │ │ + add.w r6, r7, r0 │ │ │ │ add.w r5, r8, r0 │ │ │ │ - adds r1, r7, r3 │ │ │ │ + add.w r1, r7, r3 │ │ │ │ add.w lr, fp, r3 │ │ │ │ - vldr s12, [r2] │ │ │ │ vldmdb r6!, {s14} │ │ │ │ - vldr s13, [r5] │ │ │ │ - vmul.f32 s12, s12, s11 │ │ │ │ + vldr s12, [r2] │ │ │ │ vldmdb r1!, {s15} │ │ │ │ + vldr s13, [r5] │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ - vmul.f32 s13, s13, s11 │ │ │ │ + vmul.f32 s12, s12, s11 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ + vmul.f32 s13, s13, s11 │ │ │ │ vadd.f32 s10, s14, s12 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│ + sub.w r0, r2, r1 │ │ │ │ mov.w r9, r1, lsl #2 │ │ │ │ - rsb r1, r1, r1, lsl #30 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ mov.w fp, r0, lsl #2 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - lsls r7, r2, #2 │ │ │ │ + rsb r1, r1, r1, lsl #30 │ │ │ │ rsb r9, r9, #0 │ │ │ │ - adds r4, r3, r7 │ │ │ │ + mov.w r7, r2, lsl #2 │ │ │ │ + add.w r4, r3, r7 │ │ │ │ mla r0, r2, r0, r1 │ │ │ │ add r1, r2 │ │ │ │ - subs r0, r0, r2 │ │ │ │ - lsls r3, r0, #2 │ │ │ │ + sub.w r0, r0, r2 │ │ │ │ + mov.w r3, r0, lsl #2 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #4] │ │ │ │ sub.w ip, r3, #2 │ │ │ │ - subs r0, r3, #1 │ │ │ │ - lsrs r0, r0, #1 │ │ │ │ + add.w r0, r3, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r0, r0, lsr #1 │ │ │ │ mul.w ip, r2, ip │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - adds r0, #1 │ │ │ │ - cmp r2, #0 │ │ │ │ + add.w r0, r0, #1 │ │ │ │ mov.w r3, ip, lsl #2 │ │ │ │ + cmp r2, #0 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ sub.w ip, r3, #3 │ │ │ │ mov.w ip, ip, lsr #1 │ │ │ │ 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│ │ │ - add.w fp, fp, #1 │ │ │ │ vldr s14, [r5] │ │ │ │ + add.w fp, fp, #1 │ │ │ │ cmp r3, fp │ │ │ │ + vldr s15, [r6] │ │ │ │ vstr s14, [r6] │ │ │ │ add r6, r2 │ │ │ │ vstr s15, [r5] │ │ │ │ add r5, r2 │ │ │ │ - bne.n 36b6e │ │ │ │ + bne.n 39630 │ │ │ │ + cmp ip, r0 │ │ │ │ add sl, r7 │ │ │ │ sub.w lr, lr, r7 │ │ │ │ - cmp ip, r0 │ │ │ │ - bne.n 36b64 │ │ │ │ + bne.n 39626 │ │ │ │ ldr r6, [sp, #4] │ │ │ │ ldr r5, [sp, #24] │ │ │ │ cmp r6, #2 │ │ │ │ - ble.n 36c30 │ │ │ │ + ble.n 396f4 │ │ │ │ ldr r6, [sp, #40] @ 0x28 │ │ │ │ mov lr, r4 │ │ │ │ - ldr.w ip, [sp, #52] @ 0x34 │ │ │ │ mov.w fp, #1 │ │ │ │ - add.w sl, r4, r6 │ │ │ │ strd r2, r4, [sp, #24] │ │ │ │ - str r1, [sp, #32] │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ + ldr.w ip, [sp, #52] @ 0x34 │ │ │ │ + strd r1, r0, [sp, #32] │ │ │ │ + add.w sl, r4, r6 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ sub.w r4, lr, r9 │ │ │ │ add.w r0, sl, ip │ │ │ │ sub.w r1, sl, r9 │ │ │ │ - add r2, lr │ │ │ │ mov r6, r8 │ │ │ │ - vldr s12, [r4] │ │ │ │ - adds r6, #1 │ │ │ │ + add r2, lr │ │ │ │ vldr s14, [r0] │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp r3, r6 │ │ │ │ + vldr s12, [r4] │ │ │ │ vldr s13, [r1] │ │ │ │ - vmul.f32 s12, s12, s11 │ │ │ │ vldr s15, [r2] │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ + vmul.f32 s12, s12, s11 │ │ │ │ vmul.f32 s13, s13, s11 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vadd.f32 s10, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vstr s10, [r4] │ │ │ │ add r4, r5 │ │ │ │ vstr s14, [r0] │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ sub.w r0, r0, r5 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r5 │ │ │ │ vstr s15, [r2] │ │ │ │ sub.w r2, r2, r5 │ │ │ │ - bne.n 36bc6 │ │ │ │ + bne.n 39688 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ add.w fp, fp, #1 │ │ │ │ add lr, r7 │ │ │ │ sub.w sl, sl, r7 │ │ │ │ cmp fp, r2 │ │ │ │ - bne.n 36bb4 │ │ │ │ + bne.n 39676 │ │ │ │ ldrd r2, r4, [sp, #24] │ │ │ │ ldrd r1, r0, [sp, #32] │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ ldr r6, [sp, #16] │ │ │ │ add r4, r6 │ │ │ │ ldr r6, [sp, #12] │ │ │ │ cmp r6, r1 │ │ │ │ - bne.n 36b50 │ │ │ │ + bne.n 39612 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ - b.n 369a6 │ │ │ │ + b.n 3942e │ │ │ │ ldr r6, [sp, #4] │ │ │ │ cmp r6, #2 │ │ │ │ - bgt.n 36c3c │ │ │ │ - b.n 36c30 │ │ │ │ + bgt.n 39702 │ │ │ │ + b.n 396f4 │ │ │ │ + nop │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [pc, #56] @ (36c84 ) │ │ │ │ - push {r4, lr} │ │ │ │ + ldr r2, [pc, #56] @ (3974c ) │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #16 │ │ │ │ ldr r4, [r1, #0] │ │ │ │ ldr r1, [r3, #56] @ 0x38 │ │ │ │ add r2, pc │ │ │ │ - sub sp, #16 │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 36c7c │ │ │ │ - ldr r2, [pc, #40] @ (36c88 ) │ │ │ │ + beq.n 39746 │ │ │ │ + ldr r2, [pc, #40] @ (39750 ) │ │ │ │ add r2, pc │ │ │ │ ldr r1, [r3, #96] @ 0x60 │ │ │ │ str r1, [sp, #12] │ │ │ │ ldr r1, [r3, #92] @ 0x5c │ │ │ │ str r1, [sp, #8] │ │ │ │ ldr r1, [r3, #76] @ 0x4c │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r3, #68] @ 0x44 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #24] @ (36c8c ) │ │ │ │ + ldr r1, [pc, #24] @ (39754 ) │ │ │ │ ldr r3, [r3, #64] @ 0x40 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r2, [pc, #16] @ (36c90 ) │ │ │ │ + ldr r2, [pc, #16] @ (39758 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 36c60 │ │ │ │ - nop │ │ │ │ - lsls r5, r7, #8 │ │ │ │ + b.n 3972a │ │ │ │ + lsls r5, r0, #10 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r2, r4] │ │ │ │ + bmi.n 39804 │ │ │ │ movs r3, r1 │ │ │ │ - str r4, [r5, #96] @ 0x60 │ │ │ │ + svc 114 @ 0x72 │ │ │ │ movs r3, r1 │ │ │ │ - ldrh r6, [r5, r3] │ │ │ │ + bmi.n 397c4 │ │ │ │ movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ bics.w r3, r1, #4 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - bne.n 36ca6 │ │ │ │ + bne.n 3977e │ │ │ │ lsls r0, r5, #31 │ │ │ │ - bmi.n 36cae │ │ │ │ - movs r0, #0 │ │ │ │ + bmi.n 3979a │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r6, r2 │ │ │ │ lsls r2, r6, #31 │ │ │ │ - bpl.n 36ca6 │ │ │ │ + bpl.n 3977e │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #28 │ │ │ │ - bmi.n 36ca6 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + bmi.n 3977e │ │ │ │ + ldrd r3, r2, [sp, #76] @ 0x4c │ │ │ │ mov r4, r1 │ │ │ │ cmp r3, #0 │ │ │ │ ite eq │ │ │ │ moveq r7, #1 │ │ │ │ movne r7, #0 │ │ │ │ add.w r8, r7, r3 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ sub.w r7, r3, r7 │ │ │ │ - ldrd r3, r2, [sp, #76] @ 0x4c │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ add r3, r2 │ │ │ │ add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ sub.w r3, r5, r3 │ │ │ │ sub.w r9, r3, r8 │ │ │ │ - beq.w 36e16 │ │ │ │ + beq.w 39914 │ │ │ │ blx ff0c │ │ │ │ mov sl, r0 │ │ │ │ - ldr r2, [sp, #72] @ 0x48 │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ + ldrd r0, r2, [sp, #68] @ 0x44 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ mov r1, r0 │ │ │ │ + mov r0, sl │ │ │ │ str r4, [sp, #0] │ │ │ │ mov r2, r3 │ │ │ │ - mov r0, sl │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #88] @ 0x58 │ │ │ │ blx ff40 │ │ │ │ mov sl, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 36e2e │ │ │ │ + beq.w 3992c │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ mov r0, r6 │ │ │ │ mul.w r2, r3, r5 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ mov fp, r0 │ │ │ │ - movs r0, #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ mul.w r2, r3, r9 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ + mov r1, r2 │ │ │ │ strd r3, r3, [sp, #12] │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - mov r1, r2 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ strd r3, r3, [sp] │ │ │ │ mov r3, r7 │ │ │ │ blx fdc0 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - ldr r2, [sp, #84] @ 0x54 │ │ │ │ mov r1, r0 │ │ │ │ - str r4, [sp, #0] │ │ │ │ mov r0, fp │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r2, [sp, #84] @ 0x54 │ │ │ │ mul.w r3, r3, r8 │ │ │ │ add.w r3, r2, r3, lsl #2 │ │ │ │ mov r2, r3 │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #88] @ 0x58 │ │ │ │ blx ff40 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 36e2e │ │ │ │ + beq.n 3992c │ │ │ │ cmp r4, #0 │ │ │ │ - bne.n 36e28 │ │ │ │ - ldr r2, [pc, #200] @ (36e3c ) │ │ │ │ + bne.n 39926 │ │ │ │ + ldr r2, [pc, #216] @ (3993c ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #200] @ (36e40 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #216] @ (39940 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ add r1, pc │ │ │ │ blx fe88 │ │ │ │ - subs r2, r6, #1 │ │ │ │ + add.w r2, r6, #4294967295 @ 0xffffffff │ │ │ │ + strd r6, r5, [r0, #64] @ 0x40 │ │ │ │ + vmov.f64 d5, #28 @ 0x40e00000 7.0 │ │ │ │ strd r8, r7, [r0, #84] @ 0x54 │ │ │ │ - lsls r7, r7, #1 │ │ │ │ - vmov s13, r7 │ │ │ │ + mov.w r7, r7, lsl #1 │ │ │ │ + vmov.f64 d4, #20 @ 0x40a00000 5.0 │ │ │ │ vmov s14, r2 │ │ │ │ vcvt.f64.s32 d7, d7, #1 │ │ │ │ - strd r6, r5, [r0, #64] @ 0x40 │ │ │ │ cmp r4, #0 │ │ │ │ - vcvt.f64.s32 d6, s13 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - add.w r5, r9, #8 │ │ │ │ + vmov s13, r7 │ │ │ │ + ldrd r6, r7, [r9, #8] │ │ │ │ + it eq │ │ │ │ + vmoveq.f64 d5, d4 │ │ │ │ + strd sl, r9, [r0, #92] @ 0x5c │ │ │ │ + strd r6, r7, [r0, #8] │ │ │ │ + ldrd r6, r7, [r9, #16] │ │ │ │ str r3, [r0, #72] @ 0x48 │ │ │ │ - add.w r6, r0, #8 │ │ │ │ + vcvt.f64.s32 d6, s13 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - vmov.f64 d5, #28 @ 0x40e00000 7.0 │ │ │ │ - vmov.f64 d4, #20 @ 0x40a00000 5.0 │ │ │ │ + strd r6, r7, [r0, #16] │ │ │ │ + ldrd r6, r7, [r9, #24] │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vldr s13, [sp, #68] @ 0x44 │ │ │ │ + strd r6, r7, [r0, #24] │ │ │ │ + ldrd r6, r7, [r9, #32] │ │ │ │ str r3, [r0, #76] @ 0x4c │ │ │ │ - mov ip, r0 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - it eq │ │ │ │ - vmoveq.f64 d5, d4 │ │ │ │ vcvt.f64.s32 d6, s13 │ │ │ │ + ldr r3, [sp, #72] @ 0x48 │ │ │ │ + strd r6, r7, [r0, #32] │ │ │ │ str r3, [r0, #80] @ 0x50 │ │ │ │ - strd sl, r9, [r0, #92] @ 0x5c │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r0, #100] @ 0x64 │ │ │ │ - ldmia r5!, {r0, r1, r2, r3} │ │ │ │ + mov.w r3, #0 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ - stmia r6!, {r0, r1, r2, r3} │ │ │ │ - vldr d6, [ip, #16] │ │ │ │ + vldr d6, [r0, #16] │ │ │ │ + str r3, [r0, #100] @ 0x64 │ │ │ │ vmla.f64 d6, d5, d7 │ │ │ │ vmov.f64 d5, #16 @ 0x40800000 4.0 │ │ │ │ - ldmia.w r5, {r0, r1, r2, r3} │ │ │ │ - stmia.w r6, {r0, r1, r2, r3} │ │ │ │ - mov r0, ip │ │ │ │ - vstr d6, [ip, #16] │ │ │ │ - vldr d6, [ip, #8] │ │ │ │ + vstr d6, [r0, #16] │ │ │ │ + vldr d6, [r0, #8] │ │ │ │ vmla.f64 d6, d7, d5 │ │ │ │ vmov.f64 d5, #38 @ 0x41300000 11.0 │ │ │ │ - vstr d6, [ip, #8] │ │ │ │ - vldr d6, [ip, #32] │ │ │ │ + vstr d6, [r0, #8] │ │ │ │ + vldr d6, [r0, #32] │ │ │ │ vmla.f64 d6, d7, d5 │ │ │ │ - vstr d6, [ip, #32] │ │ │ │ - b.n 36ca8 │ │ │ │ + vstr d6, [r0, #32] │ │ │ │ + b.n 39782 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ mov r0, r6 │ │ │ │ mul.w r2, r3, r5 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ mov sl, r0 │ │ │ │ - b.n 36cf0 │ │ │ │ - ldr r2, [pc, #24] @ (36e44 ) │ │ │ │ + b.n 397dc │ │ │ │ + ldr r2, [pc, #28] @ (39944 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 36d76 │ │ │ │ - movs r0, #0 │ │ │ │ + b.n 39864 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, sl │ │ │ │ blx f928 │ │ │ │ - b.n 36ca6 │ │ │ │ - lsls r5, r3, #4 │ │ │ │ + b.n 3977e │ │ │ │ + lsls r3, r0, #5 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r2, r3, #25 │ │ │ │ + strh r2, [r5, #26] │ │ │ │ movs r4, r1 │ │ │ │ - @ instruction: 0xfae7ffff │ │ │ │ - push {r4, lr} │ │ │ │ + @ instruction: 0xfa49ffff │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #96] @ 0x60 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #92] @ 0x5c │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r4, r5, lr} │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ - sub sp, #12 │ │ │ │ ldr r0, [r0, #92] @ 0x5c │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ + sub sp, #12 │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #96] @ 0x60 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ - add.w r1, r4, #100 @ 0x64 │ │ │ │ ldrd r3, r2, [r4, #64] @ 0x40 │ │ │ │ - strd r2, r3, [sp] │ │ │ │ + add.w r1, r4, #100 @ 0x64 │ │ │ │ mov r0, r5 │ │ │ │ + strd r2, r3, [sp] │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - ldr r2, [pc, #8] @ (36e90 ) │ │ │ │ + ldr r2, [pc, #20] @ (399a4 ) │ │ │ │ add r2, pc │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - add r3, pc, #1016 @ (adr r3, 3728c ) │ │ │ │ - movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + adds r4, r0, #4 │ │ │ │ + movs r4, r1 │ │ │ │ vmov.f32 s0, #240 @ 0xbf800000 -1.0 │ │ │ │ - sub sp, #52 @ 0x34 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ - bl 36788 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ + bl 391a4 │ │ │ │ ldr r0, [r6, #92] @ 0x5c │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r2, [r6, #72] @ 0x48 │ │ │ │ ldr r3, [r6, #84] @ 0x54 │ │ │ │ ldr r0, [r6, #96] @ 0x60 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ add.w r2, r4, r3, lsl #2 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ mov r1, r2 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [r6, #64] @ 0x40 │ │ │ │ + ldrd r3, r0, [r6, #64] @ 0x40 │ │ │ │ ldrd r5, r1, [r6, #72] @ 0x48 │ │ │ │ + ldrd r2, r8, [r6, #80] @ 0x50 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r0, [r6, #68] @ 0x44 │ │ │ │ - ldrd r8, r3, [r6, #84] @ 0x54 │ │ │ │ + ldr r3, [r6, #88] @ 0x58 │ │ │ │ cmp r1, #0 │ │ │ │ - ldr r2, [r6, #80] @ 0x50 │ │ │ │ mul.w r0, r5, r0 │ │ │ │ - add r3, r8 │ │ │ │ str r1, [sp, #20] │ │ │ │ - ble.w 37006 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - mul.w r1, r8, r5 │ │ │ │ + add r3, r8 │ │ │ │ + ble.w 39b56 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ cmp r5, #1 │ │ │ │ + mul.w r1, r8, r5 │ │ │ │ str r2, [sp, #24] │ │ │ │ - bne.w 3701e │ │ │ │ + bne.w 39b82 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ mov.w ip, r0, lsl #2 │ │ │ │ + mov.w r8, r1, lsl #2 │ │ │ │ add.w r5, r4, ip │ │ │ │ rsb r4, r1, r1, lsl #30 │ │ │ │ - subs r2, r6, #2 │ │ │ │ - mov.w r8, r1, lsl #2 │ │ │ │ rsb r7, r8, #0 │ │ │ │ mov.w fp, r3, lsl #2 │ │ │ │ + sub.w r2, r6, #2 │ │ │ │ str r7, [sp, #28] │ │ │ │ mul.w r2, r0, r2 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #36] @ 0x24 │ │ │ │ - subs r2, r6, #3 │ │ │ │ - lsrs r2, r2, #1 │ │ │ │ + sub.w r2, r6, #3 │ │ │ │ + mov.w r2, r2, lsr #1 │ │ │ │ add.w sl, r2, #2 │ │ │ │ - adds r2, r4, r0 │ │ │ │ + add.w r2, r4, r0 │ │ │ │ mla r4, r0, r6, r4 │ │ │ │ - adds r2, #1 │ │ │ │ - subs r4, r4, r0 │ │ │ │ - lsls r7, r2, #2 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + mov.w r7, r2, lsl #2 │ │ │ │ mov r2, r3 │ │ │ │ - lsls r0, r4, #2 │ │ │ │ - subs r4, r6, #1 │ │ │ │ + sub.w r4, r4, r0 │ │ │ │ + mov.w r0, r4, lsl #2 │ │ │ │ + add.w r4, r6, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r4, r4, lsr #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r0, [sp, #32] │ │ │ │ - movs r0, #0 │ │ │ │ - lsrs r4, r4, #1 │ │ │ │ + mov.w r0, #0 │ │ │ │ str r0, [sp, #4] │ │ │ │ - adds r4, #1 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #2 │ │ │ │ - ble.w 37160 │ │ │ │ + ble.w 39ce6 │ │ │ │ cmp r2, r1 │ │ │ │ - ble.n 3700c │ │ │ │ + ble.n 39b6e │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov.w lr, #1 │ │ │ │ str r4, [sp, #0] │ │ │ │ - adds r0, r5, r3 │ │ │ │ - mov r3, r5 │ │ │ │ strd r2, r5, [sp, #12] │ │ │ │ + add.w r0, r5, r3 │ │ │ │ + mov r3, r5 │ │ │ │ add.w r2, r8, r3 │ │ │ │ - adds r6, r7, r0 │ │ │ │ + add.w r6, r7, r0 │ │ │ │ add.w r5, r8, r0 │ │ │ │ - adds r4, r7, r3 │ │ │ │ + add.w r4, r7, r3 │ │ │ │ add.w r9, fp, r3 │ │ │ │ - vldr s12, [r2] │ │ │ │ vldmdb r6!, {s14} │ │ │ │ - vldr s13, [r5] │ │ │ │ + vldr s12, [r2] │ │ │ │ vldmdb r4!, {s15} │ │ │ │ + vldr s13, [r5] │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstmia r2!, {s11} │ │ │ │ cmp r2, r9 │ │ │ │ vstr s14, [r6] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstmia r5!, {s14} │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.n 36f66 │ │ │ │ + bne.n 39aac │ │ │ │ add.w lr, lr, #1 │ │ │ │ add r3, ip │ │ │ │ - sub.w r0, r0, ip │ │ │ │ cmp lr, sl │ │ │ │ - bne.n 36f56 │ │ │ │ + sub.w r0, r0, ip │ │ │ │ + bne.n 39a98 │ │ │ │ ldr r4, [sp, #0] │ │ │ │ ldrd r2, r5, [sp, #12] │ │ │ │ - movs r6, #0 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + mov.w r6, #0 │ │ │ │ str r5, [sp, #12] │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ add.w r9, r5, r3 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add.w lr, r5, r3 │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ mov r5, r9 │ │ │ │ + str r1, [sp, #0] │ │ │ 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│ │ - ldr r0, [sp, #24] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r5, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #4] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 36f42 │ │ │ │ - b.n 37006 │ │ │ │ + bne.n 39a82 │ │ │ │ + b.n 39b56 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ mov.w r9, r1, lsl #2 │ │ │ │ - lsls r7, r0, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - subs r6, #2 │ │ │ │ - negs r2, r5 │ │ │ │ + mov.w r7, r0, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add r4, r7 │ │ │ │ + rsb r2, r5, #0 │ │ │ │ + sub.w r6, r6, #2 │ │ │ │ mul.w r6, r0, r6 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ str r6, [sp, #44] @ 0x2c │ │ │ │ ldr r6, [sp, #8] │ │ │ │ - subs r6, #3 │ │ │ │ - lsrs r6, r6, #1 │ │ │ │ + sub.w r6, r6, #3 │ │ │ │ + mov.w r6, r6, lsr #1 │ │ │ │ add.w fp, r6, #2 │ │ │ │ - subs r6, r0, r1 │ │ │ │ + sub.w r6, r0, r1 │ │ │ │ rsb r1, r1, r1, lsl #30 │ │ │ │ - str.w fp, [sp, #4] │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - str r6, [sp, #0] │ │ │ │ - adds r6, r1, r0 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + strd r6, fp, [sp] │ │ │ │ + add.w r6, r1, r0 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ str r6, [sp, #40] @ 0x28 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ mla r1, r0, r6, r1 │ │ │ │ - subs r1, r1, r0 │ │ │ │ - lsls r0, r1, #2 │ │ │ │ - subs r1, r6, #1 │ │ │ │ - lsrs r1, r1, #1 │ │ │ │ - adds r1, #1 │ │ │ │ + sub.w r1, r1, r0 │ │ │ │ + mov.w r0, r1, lsl #2 │ │ │ │ + add.w r1, r6, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r1, r1, lsr #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r1, [sp, #36] @ 0x24 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ cmp r6, #2 │ │ │ │ - ble.w 37172 │ │ │ │ + ble.w 39cf8 │ │ │ │ cmp r8, r3 │ │ │ │ - bge.n 37152 │ │ │ │ - ldr r6, [sp, #44] @ 0x2c │ │ │ │ + bge.n 39cd6 │ │ │ │ + ldrd ip, r6, [sp, #40] @ 0x28 │ │ │ │ mov lr, r4 │ │ │ │ - ldr.w ip, [sp, #40] @ 0x28 │ │ │ │ mov.w fp, #1 │ │ │ │ - add.w sl, r4, r6 │ │ │ │ strd r2, r1, [sp, #12] │ │ │ │ - str r4, [sp, #28] │ │ │ │ - str r0, [sp, #32] │ │ │ │ + strd r4, r0, [sp, #28] │ │ │ │ + add.w sl, r4, r6 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ add.w r4, r9, lr │ │ │ │ add.w r1, r9, sl │ │ │ │ mov r6, r8 │ │ │ │ add.w r0, sl, r2 │ │ │ │ add.w r2, lr, ip │ │ │ │ - vldr s14, [r4] │ │ │ │ - adds r6, #1 │ │ │ │ vldr s12, [r0] │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp r3, r6 │ │ │ │ + vldr s14, [r4] │ │ │ │ vldr s15, [r1] │ │ │ │ vldr s13, [r2] │ │ │ │ vsub.f32 s11, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s11, [r4] │ │ │ │ add r4, r5 │ │ │ │ vstr s14, [r0] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ sub.w r0, r0, r5 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r5 │ │ │ │ vstr s15, [r2] │ │ │ │ sub.w r2, r2, r5 │ │ │ │ - bne.n 370a0 │ │ │ │ + bne.n 39c22 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ add.w fp, fp, #1 │ │ │ │ add lr, r7 │ │ │ │ sub.w sl, sl, r7 │ │ │ │ cmp fp, r2 │ │ │ │ - bne.n 3708c │ │ │ │ + bne.n 39c0e │ │ │ │ ldrd r2, r1, [sp, #12] │ │ │ │ ldrd r4, r0, [sp, #28] │ │ │ │ sub.w sl, r4, r9 │ │ │ │ - ldr.w fp, [sp, #36] @ 0x24 │ │ │ │ add.w lr, r4, r0 │ │ │ │ - mov.w ip, #0 │ │ │ │ strd r5, r1, [sp, #12] │ │ │ │ + ldr.w fp, [sp, #36] @ 0x24 │ │ │ │ + mov.w ip, #0 │ │ │ │ add.w ip, ip, #1 │ │ │ │ mov r5, sl │ │ │ │ mov r1, lr │ │ │ │ mov r6, r8 │ │ │ │ - vldr s15, [r5] │ │ │ │ - adds r6, #1 │ │ │ │ vldr s14, [r1] │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp r3, r6 │ │ │ │ + vldr s15, [r5] │ │ │ │ vstr s14, [r5] │ │ │ │ add r5, r2 │ │ │ │ vstr s15, [r1] │ │ │ │ add r1, r2 │ │ │ │ - bne.n 37118 │ │ │ │ + bne.n 39c9c │ │ │ │ + cmp ip, fp │ │ │ │ add sl, r7 │ │ │ │ sub.w lr, lr, r7 │ │ │ │ - cmp ip, fp │ │ │ │ - bne.n 3710e │ │ │ │ - ldr r6, [sp, #24] │ │ │ │ + bne.n 39c92 │ │ │ │ ldrd r5, r1, [sp, #12] │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ + add.w r1, r1, #1 │ │ │ │ add r4, r6 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ - adds r1, #1 │ │ │ │ cmp r6, r1 │ │ │ │ - bne.n 37068 │ │ │ │ - add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 39bec │ │ │ │ + b.n 39b56 │ │ │ │ ldr r6, [sp, #24] │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ add r4, r6 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ cmp r6, r1 │ │ │ │ - bne.n 37070 │ │ │ │ - b.n 37006 │ │ │ │ + bne.n 39bf4 │ │ │ │ + b.n 39b56 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ ldr r0, [sp, #8] │ │ │ │ cmp r0, #0 │ │ │ │ - ble.w 37006 │ │ │ │ + ble.w 39b56 │ │ │ │ cmp r2, r1 │ │ │ │ - ble.n 3718c │ │ │ │ + ble.n 39d12 │ │ │ │ str r3, [sp, #4] │ │ │ │ - b.n 36fae │ │ │ │ + b.n 39af4 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ cmp r6, #0 │ │ │ │ - ble.w 37006 │ │ │ │ + ble.w 39b56 │ │ │ │ cmp r8, r3 │ │ │ │ - blt.n 370fa │ │ │ │ + blt.n 39c7e │ │ │ │ ldr r6, [sp, #24] │ │ │ │ adds r1, #1 │ │ │ │ add r4, r6 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ cmp r6, r1 │ │ │ │ - bne.n 37172 │ │ │ │ - b.n 37006 │ │ │ │ + bne.n 39cf8 │ │ │ │ + b.n 39b56 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ adds r3, #1 │ │ │ │ add r5, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 37162 │ │ │ │ - b.n 37006 │ │ │ │ - nop │ │ │ │ + bne.n 39ce8 │ │ │ │ + b.n 39b56 │ │ │ │ │ │ │ │ -0003719c : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - movs r1, #0 │ │ │ │ - ldr r6, [pc, #52] @ (371d8 ) │ │ │ │ +00039d20 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r4, r0 │ │ │ │ - movs r0, #16 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + mov.w r0, #16 │ │ │ │ + ldr r6, [pc, #68] @ (39d78 ) │ │ │ │ + ldr r5, [pc, #68] @ (39d7c ) │ │ │ │ add r6, pc │ │ │ │ - ldr r5, [pc, #48] @ (371dc ) │ │ │ │ mov r2, r6 │ │ │ │ blx fe60 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - add r5, pc │ │ │ │ blx f5d0 │ │ │ │ - ldr r3, [pc, #36] @ (371e0 ) │ │ │ │ + ldr r3, [pc, #56] @ (39d80 ) │ │ │ │ + add r5, pc │ │ │ │ ldr r3, [r5, r3] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbz r3, 371d6 │ │ │ │ + cbz r3, 39d6e │ │ │ │ mov r2, r6 │ │ │ │ - movs r1, #0 │ │ │ │ - movs r0, #16 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov.w r0, #16 │ │ │ │ blx r3 │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - @ instruction: 0xfaebffff │ │ │ │ - ldrb r0, [r0, #8] │ │ │ │ - movs r4, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ + @ instruction: 0xfa23ffff │ │ │ │ + cdp 0, 6, cr0, cr12, cr12, {0} │ │ │ │ lsls r4, r4, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000371e4 : │ │ │ │ +00039d84 : │ │ │ │ b.w ffbc │ │ │ │ │ │ │ │ -000371e8 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +00039d88 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ mov r4, r0 │ │ │ │ mov r1, r2 │ │ │ │ mov r0, r5 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r2 │ │ │ │ blx f6e4 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5d0 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx f83c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f5d0 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx f934 │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ │ │ │ │ -00037224 : │ │ │ │ - push {r4, lr} │ │ │ │ +00039dd0 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ mov r1, r2 │ │ │ │ blx 10034 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ mov r5, r2 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r0 │ │ │ │ + mov r4, r1 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r2 │ │ │ │ mov r2, r1 │ │ │ │ - mov r4, r1 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r5, #64] @ 0x40 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ mov r3, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r1, [r3, #64] @ 0x40 │ │ │ │ sub sp, #8 │ │ │ │ ldr r2, [r3, #72] @ 0x48 │ │ │ │ - ldr r1, [r3, #64] @ 0x40 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #8] @ (37298 ) │ │ │ │ + ldr r1, [pc, #12] @ (39e64 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - strb r0, [r6, r7] │ │ │ │ + nop │ │ │ │ + ldmia r6!, {r1, r2, r4, r5} │ │ │ │ movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [r1, #8] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ + ldr r1, [r1, #8] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #8 │ │ │ │ ldr r6, [r1, #0] │ │ │ │ cmp r6, r3 │ │ │ │ - beq.n 372ec │ │ │ │ + beq.n 39ec4 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 372ec │ │ │ │ + ble.n 39ec4 │ │ │ │ mov r7, r2 │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 37316 │ │ │ │ + beq.n 39ef8 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - ldr r2, [pc, #244] @ (373d0 ) │ │ │ │ + ldr r2, [pc, #256] @ (39fb4 ) │ │ │ │ ldr r3, [r3, #0] │ │ │ │ add r2, pc │ │ │ │ cmp r3, r2 │ │ │ │ - beq.n 372f4 │ │ │ │ - ldr r2, [pc, #236] @ (373d4 ) │ │ │ │ + beq.n 39ed8 │ │ │ │ + ldr r2, [pc, #248] @ (39fb8 ) │ │ │ │ add r2, pc │ │ │ │ cmp r3, r2 │ │ │ │ - beq.n 373ac │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 39f90 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #19 │ │ │ │ - bmi.n 372ec │ │ │ │ + bmi.n 39ec4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx 10164 │ │ │ │ cmp r0, #2 │ │ │ │ - ble.n 373c2 │ │ │ │ + ble.n 39fa6 │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - itt ne │ │ │ │ - ldrne r3, [r5, #8] │ │ │ │ - ldrne r3, [r3, #0] │ │ │ │ - bne.n 372e4 │ │ │ │ - b.n 372ec │ │ │ │ + beq.n 39ec4 │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + b.n 39ebc │ │ │ │ blx 10140 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 37394 │ │ │ │ + bne.n 39f76 │ │ │ │ ldr.w r3, [r7, #164] @ 0xa4 │ │ │ │ lsls r2, r3, #26 │ │ │ │ - bpl.n 3732e │ │ │ │ + bpl.n 39f10 │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 372ec │ │ │ │ + bne.n 39ec4 │ │ │ │ ldrd r1, r0, [r4, #4] │ │ │ │ blx 10018 │ │ │ │ ldrd r1, r2, [r4, #12] │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx ff40 │ │ │ │ mov r8, r0 │ │ │ │ - cbz r0, 3739e │ │ │ │ + cbz r0, 39f80 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ mov.w r2, #1024 @ 0x400 │ │ │ │ mov r0, r7 │ │ │ │ str r3, [sp, #0] │ │ │ │ blx 10158 │ │ │ │ mov r6, r0 │ │ │ │ - cbz r0, 3739e │ │ │ │ + cbz r0, 39f80 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #108] @ (373d8 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #104] @ (39fbc ) │ │ │ │ ldr r2, [r3, #0] │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - add.w r1, r8, #8 │ │ │ │ mov r4, r0 │ │ │ │ add.w r2, r0, #8 │ │ │ │ - strd r8, r6, [r0, #64] @ 0x40 │ │ │ │ - str r5, [r0, #72] @ 0x48 │ │ │ │ + add.w r1, r8, #8 │ │ │ │ add.w r0, r6, #8 │ │ │ │ + strd r8, r6, [r4, #64] @ 0x40 │ │ │ │ + str r5, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + b.n 39ec8 │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 372ec │ │ │ │ - b.n 372d8 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 39ec4 │ │ │ │ + b.n 39eb0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - b.n 372ec │ │ │ │ + b.n 39ec4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f8dc │ │ │ │ cmp r0, #2 │ │ │ │ - bgt.n 372ec │ │ │ │ + bgt.n 39ec4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx 10164 │ │ │ │ cmp r0, #2 │ │ │ │ - bgt.n 3731e │ │ │ │ - b.n 372ec │ │ │ │ + bgt.n 39f00 │ │ │ │ + b.n 39ec4 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f8dc │ │ │ │ cmp r0, #2 │ │ │ │ - bgt.n 3731e │ │ │ │ - b.n 37306 │ │ │ │ + bgt.n 39f00 │ │ │ │ + b.n 39eea │ │ │ │ nop │ │ │ │ - vminnm.f16 , , │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - subs r6, r2, r5 │ │ │ │ + vmaxnm.f16 , , │ │ │ │ + vminnm.f32 , , │ │ │ │ + ldrh r0, [r6, #58] @ 0x3a │ │ │ │ movs r4, r1 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ - push {r4, r5, lr} │ │ │ │ + mov.w r1, #0 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - movs r1, #0 │ │ │ │ - sub sp, #12 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + add.w r4, r4, #20 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ + sub sp, #12 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #0 │ │ │ │ mov r5, r0 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ + ldr.w r0, [r4, #-12] │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fad0 │ │ │ │ - ldr r3, [r4, #12] │ │ │ │ + ldr.w r3, [r4, #-8] │ │ │ │ mov r1, r0 │ │ │ │ - adds r4, #20 │ │ │ │ - mov r2, r3 │ │ │ │ mov r0, r5 │ │ │ │ str r4, [sp, #0] │ │ │ │ + mov r2, r3 │ │ │ │ blx f658 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - push {r4, r5, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r1, #1 │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - movs r1, #1 │ │ │ │ - sub sp, #12 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + add.w r4, r4, #20 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ + sub sp, #12 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #1 │ │ │ │ mov r5, r0 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ + ldr.w r0, [r4, #-12] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ - ldr r3, [r4, #16] │ │ │ │ + ldr.w r3, [r4, #-4] │ │ │ │ mov r1, r0 │ │ │ │ - adds r4, #20 │ │ │ │ - mov r2, r3 │ │ │ │ mov r0, r5 │ │ │ │ str r4, [sp, #0] │ │ │ │ + mov r2, r3 │ │ │ │ blx f658 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0003744c : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +0003a06c : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + ldr r4, [pc, #64] @ (3a0b4 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - ldr r4, [pc, #48] @ (37484 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ add r4, pc │ │ │ │ mov r1, r4 │ │ │ │ blx fbec │ │ │ │ - add.w r3, r4, #12 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + add.w r3, r4, #12 │ │ │ │ mov r0, r5 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r4 │ │ │ │ - movs r0, #12 │ │ │ │ - adds r4, #24 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - str r4, [r0, #8] │ │ │ │ mov r1, r0 │ │ │ │ + add.w r4, r4, #24 │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + str r4, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - lsls r0, r2, #30 │ │ │ │ + ldrb r0, [r5, #13] │ │ │ │ movs r4, r1 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - ldr r3, [r1, #0] │ │ │ │ mov r0, r1 │ │ │ │ - ldr r1, [pc, #4] @ (37498 ) │ │ │ │ + ldr r1, [pc, #8] @ (3a0c8 ) │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ add r1, pc │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - ldrsh r2, [r4, r1] │ │ │ │ + bvs.n 3a150 │ │ │ │ movs r3, r1 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 374c4 │ │ │ │ + beq.n 3a0f8 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbnz r3, 374b8 │ │ │ │ + cbnz r3, 3a0ea │ │ │ │ ldrd r3, r2, [r1, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 374bc │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3a0f0 │ │ │ │ + mov.w r0, #0 │ │ │ │ pop {r4, pc} │ │ │ │ blx 1004c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 374b8 │ │ │ │ - ldr r2, [pc, #24] @ (374e0 ) │ │ │ │ - movs r0, #64 @ 0x40 │ │ │ │ - ldr r1, [pc, #24] @ (374e4 ) │ │ │ │ + beq.n 3a0ea │ │ │ │ + ldr r2, [pc, #28] @ (3a118 ) │ │ │ │ + mov.w r0, #64 @ 0x40 │ │ │ │ + ldr r1, [pc, #28] @ (3a11c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ blx f7b0 │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xffbbffff │ │ │ │ - subs r0, r1, r0 │ │ │ │ + @ instruction: 0xffb5ffff │ │ │ │ + ldrh r2, [r2, #46] @ 0x2e │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -000374e8 : │ │ │ │ - ldr r1, [pc, #24] @ (37504 ) │ │ │ │ - push {r4, lr} │ │ │ │ +0003a120 : │ │ │ │ + ldr r1, [pc, #28] @ (3a140 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - lsls r2, r3, #28 │ │ │ │ + ldrb r4, [r3, #11] │ │ │ │ movs r4, r1 │ │ │ │ │ │ │ │ -00037508 : │ │ │ │ - push {r4, lr} │ │ │ │ +0003a144 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ blx f90c │ │ │ │ str r4, [r0, #56] @ 0x38 │ │ │ │ pop {r4, pc} │ │ │ │ - push {r4, lr} │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r0, [r0, #4] │ │ │ │ blx f718 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + mov r5, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r0, #12] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #8 │ │ │ │ ldr r4, [r1, #0] │ │ │ │ - mov r5, r1 │ │ │ │ blx 100f4 │ │ │ │ ldrd r1, r3, [r6, #12] │ │ │ │ mov r2, r0 │ │ │ │ mov r0, r5 │ │ │ │ - subs r3, r3, r1 │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ ldr r1, [r6, #8] │ │ │ │ + mov.w r3, r3, asr #2 │ │ │ │ str r1, [sp, #4] │ │ │ │ - asrs r3, r3, #2 │ │ │ │ ldr r1, [r6, #4] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #64] @ (37594 ) │ │ │ │ + ldr r1, [pc, #76] @ (3a1f0 ) │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 37582 │ │ │ │ - ldr.w r8, [pc, #52] @ 37598 │ │ │ │ + ble.n 3a1d6 │ │ │ │ + ldr.w r8, [pc, #64] @ 3a1f4 │ │ │ │ add.w r7, r6, #16 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ add r8, pc │ │ │ │ ldr r3, [r5, #0] │ │ │ │ mov r1, r8 │ │ │ │ - ldr.w r2, [r7, #4]! │ │ │ │ mov r0, r5 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + ldr.w r2, [r7, #4]! │ │ │ │ blx r3 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ - adds r4, #1 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, r4 │ │ │ │ - bgt.n 3756c │ │ │ │ - ldr r1, [pc, #24] @ (3759c ) │ │ │ │ + bgt.n 3a1be │ │ │ │ + ldr r1, [pc, #32] @ (3a1f8 ) │ │ │ │ mov r0, r5 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ add r1, pc │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ - ldrb r4, [r5, r6] │ │ │ │ + bpl.n 3a2cc │ │ │ │ movs r3, r1 │ │ │ │ - ldrb r2, [r5, r6] │ │ │ │ + bpl.n 3a2c8 │ │ │ │ movs r3, r1 │ │ │ │ - strh r0, [r5, r6] │ │ │ │ + ldmia r3!, {r2, r5, r6} │ │ │ │ movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov r7, r0 │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r1, [pc, #108] @ (37618 ) │ │ │ │ + ldr r1, [pc, #136] @ (3a28c ) │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r7, r0 │ │ │ │ mov r0, r5 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ add r1, pc │ │ │ │ blx f628 │ │ │ │ - mov r0, r5 │ │ │ │ ldrd r1, r3, [r7, #12] │ │ │ │ - subs r1, r1, r3 │ │ │ │ + mov r0, r5 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ clz r1, r1 │ │ │ │ - lsrs r1, r1, #5 │ │ │ │ + mov.w r1, r1, lsr #5 │ │ │ │ blx fd28 │ │ │ │ ldr r3, [r7, #4] │ │ │ │ ldr.w r8, [r3] │ │ │ │ cmp.w r8, #0 │ │ │ │ - ble.n 375e6 │ │ │ │ + ble.n 3a252 │ │ │ │ add.w r6, r7, #16 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ mov r0, r5 │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ blx fd28 │ │ │ │ cmp r8, r4 │ │ │ │ - bne.n 375d6 │ │ │ │ + bne.n 3a240 │ │ │ │ ldr r0, [r7, #12] │ │ │ │ blx 100f4 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx fd28 │ │ │ │ ldr r0, [r7, #16] │ │ │ │ blx 100f4 │ │ │ │ @@ -50719,3105 +51961,3272 @@ │ │ │ │ mov r0, r5 │ │ │ │ blx fd28 │ │ │ │ ldr r1, [r7, #4] │ │ │ │ mov r0, r5 │ │ │ │ blx faec │ │ │ │ ldr r1, [r7, #8] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ b.w fae8 │ │ │ │ - nop │ │ │ │ - ldrb r4, [r5, r5] │ │ │ │ + bpl.n 3a2c0 │ │ │ │ movs r3, r1 │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r1, r3 │ │ │ │ - beq.w 3773a │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + beq.w 3a3ce │ │ │ │ cmp r1, #0 │ │ │ │ mov ip, r0 │ │ │ │ - sub sp, #60 @ 0x3c │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ it eq │ │ │ │ moveq r3, #0 │ │ │ │ - mov r4, r1 │ │ │ │ mov r0, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #60 @ 0x3c │ │ │ │ it eq │ │ │ │ streq r3, [r2, #0] │ │ │ │ - beq.n 37734 │ │ │ │ - ble.n 37734 │ │ │ │ - ldrd fp, r3, [ip] │ │ │ │ + beq.n 3a3b6 │ │ │ │ + ble.n 3a3b6 │ │ │ │ cmp r1, #1 │ │ │ │ - beq.w 3775c │ │ │ │ + ldrd fp, r3, [ip] │ │ │ │ + beq.w 3a3d0 │ │ │ │ cmp.w fp, #0 │ │ │ │ - ble.n 37734 │ │ │ │ + ble.n 3a3b6 │ │ │ │ ldrd sl, r7, [ip, #12] │ │ │ │ - cmp r1, #2 │ │ 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3a290 │ │ │ │ cmp sl, r6 │ │ │ │ - bne.n 376f2 │ │ │ │ + bne.n 3a36e │ │ │ │ ldr r3, [sp, #16] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ cmp fp, r5 │ │ │ │ add r4, r3 │ │ │ │ - bne.n 376ec │ │ │ │ + bne.n 3a368 │ │ │ │ ldrd lr, r5, [sp, #24] │ │ │ │ ldrd r7, r2, [sp, #32] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp lr, r5 │ │ │ │ add r7, r3 │ │ │ │ - bne.n 376b8 │ │ │ │ + bne.n 3a332 │ │ │ │ ldrd r6, r5, [sp, #40] @ 0x28 │ │ │ │ mov sl, r2 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - adds r6, #1 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, r6 │ │ │ │ - bne.n 3769c │ │ │ │ + bne.n 3a312 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ bx lr │ │ │ │ - mov r0, r5 │ │ │ │ - cmp.w sl, #0 │ │ │ │ - ble.n 37734 │ │ │ │ - cmp r7, #1 │ │ │ │ - bne.w 3788e │ │ │ │ - mov r2, r6 │ │ │ │ - movs r1, #0 │ │ │ │ - adds r4, #1 │ │ │ │ - blx fd10 │ │ │ │ - add r5, r8 │ │ │ │ - cmp fp, r4 │ │ │ │ - bne.n 3773c │ │ │ │ - b.n 37734 │ │ │ │ cmp.w fp, #0 │ │ │ │ - ble.n 37734 │ │ │ │ + ble.n 3a3b6 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 378ac │ │ │ │ + bne.w 3a524 │ │ │ │ mov.w r2, fp, lsl #2 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fd0c │ │ │ │ - str.w r8, [sp, #28] │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ mov r0, r1 │ │ │ │ - ldr.w r8, [sp, #16] │ │ │ │ mov r6, r1 │ │ │ │ mov.w sl, #0 │ │ │ │ - lsls r7, r5, #2 │ │ │ │ - str.w lr, [sp, #24] │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ + strd lr, r8, [sp, #24] │ │ │ │ + ldr.w r8, [sp, #16] │ │ │ │ strd r1, r2, [sp, #32] │ │ │ │ - b.n 37798 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ + b.n 3a41e │ │ │ │ mov r0, r6 │ │ │ │ cmp r5, #0 │ │ │ │ - ble.n 37710 │ │ │ │ + ble.n 3a38e │ │ │ │ cmp r4, #1 │ │ │ │ - bne.n 3782e │ │ │ │ + bne.n 3a4b8 │ │ │ │ mov r2, r7 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ add.w sl, sl, #1 │ │ │ │ - blx fd10 │ │ │ │ add r6, r8 │ │ │ │ + blx fd10 │ │ │ │ cmp fp, sl │ │ │ │ - bne.n 37796 │ │ │ │ + bne.n 3a41c │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ ldrd lr, r8, [sp, #24] │ │ │ │ ldrd r1, r2, [sp, #32] │ │ │ │ add.w r8, r8, #1 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ cmp lr, r8 │ │ │ │ add r1, r3 │ │ │ │ - bne.w 376c4 │ │ │ │ + bne.w 3a33e │ │ │ │ ldr.w ip, [sp, #20] │ │ │ │ mov sl, r2 │ │ │ │ ldrd fp, r5, [sp, #40] @ 0x28 │ │ │ │ add.w fp, fp, #1 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp ip, fp │ │ │ │ add r5, r3 │ │ │ │ - bne.w 3768a │ │ │ │ - b.n 37734 │ │ │ │ + bne.w 3a300 │ │ │ │ + b.n 3a3b6 │ │ │ │ mov.w r3, fp, lsl #2 │ │ │ │ + cmp.w fp, #0 │ │ │ │ mov r0, r5 │ │ │ │ mov r8, r5 │ │ │ │ - str r5, [sp, #24] │ │ │ │ - str.w r9, [sp, #28] │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ + strd r5, r9, [sp, #24] │ │ │ │ mov r5, r3 │ │ │ │ mov r9, lr │ │ │ │ - cmp.w fp, #0 │ │ │ │ - ble.n 3781a │ │ │ │ + ble.n 3a4a6 │ │ │ │ cmp r7, #1 │ │ │ │ - bne.n 37862 │ │ │ │ + bne.n 3a4f0 │ │ │ │ mov r2, r5 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fd10 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - adds r4, #1 │ │ │ │ - add r8, r3 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r9, r4 │ │ │ │ - beq.n 37826 │ │ │ │ - mov r0, r8 │ │ │ │ + add r8, r3 │ │ │ │ + beq.n 3a4b0 │ │ │ │ cmp.w fp, #0 │ │ │ │ - bgt.n 377fc │ │ │ │ - ldr.w ip, [sp, #20] │ │ │ │ + mov r0, r8 │ │ │ │ + bgt.n 3a484 │ │ │ │ + ldrd ip, r5, [sp, #20] │ │ │ │ mov lr, r9 │ │ │ │ - ldr r5, [sp, #24] │ │ │ │ mov fp, r6 │ │ │ │ - b.n 377d2 │ │ │ │ + b.n 3a45a │ │ │ │ mov lr, r9 │ │ │ │ ldrd r5, r9, [sp, #24] │ │ │ │ - b.n 37728 │ │ │ │ + b.n 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[sl, #16] │ │ │ │ + beq.w 3a8b2 │ │ │ │ mov r1, r5 │ │ │ │ mov r5, fp │ │ │ │ mov fp, r8 │ │ │ │ mov r8, r7 │ │ │ │ cmp.w r8, #0 │ │ │ │ - ble.w 37bd0 │ │ │ │ + ble.w 3a914 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ mov r7, r6 │ │ │ │ - movs r4, #0 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - strd r1, fp, [sp, #32] │ │ │ │ + mov.w r4, #0 │ │ │ │ str r3, [sp, #20] │ │ │ │ + strd r1, fp, [sp, #32] │ │ │ │ strd r6, r5, [sp, #40] @ 0x28 │ │ │ │ ldr.w r3, [sl, #28] │ │ │ │ cmp.w lr, #3 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [sl, #32] │ │ │ │ - beq.w 37b32 │ │ │ │ - mov r5, r8 │ │ │ │ + beq.w 3a862 │ │ │ │ sub.w r2, lr, #5 │ │ │ │ + mov r5, r8 │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr r2, [sp, #8] │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 37a1a │ │ │ │ + ble.n 3a712 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov.w r8, #0 │ │ │ │ mov r2, lr │ │ │ │ mov r9, r8 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r4, [sp, #24] │ │ │ │ str r3, [sp, #12] │ │ │ │ - str r7, [sp, #28] │ │ │ │ - ldrd r8, r3, [sl, #40] @ 0x28 │ │ │ │ + strd r4, r7, [sp, #24] │ │ │ │ cmp r2, #4 │ │ │ │ - beq.w 37aa8 │ │ │ │ + ldrd r8, r3, [sl, #40] @ 0x28 │ │ │ │ + beq.w 3a7d2 │ │ │ │ cmp.w r8, #0 │ │ │ │ - ble.w 37af6 │ │ │ │ + ble.w 3a822 │ │ │ │ + cmp r2, #5 │ │ │ │ ldrd r6, r1, [sl, #52] @ 0x34 │ │ │ │ mov.w fp, r3, lsl #2 │ │ │ │ - cmp r2, #5 │ │ │ │ - beq.n 37a5c │ │ │ │ + beq.n 3a77c │ │ │ │ mov r3, r7 │ │ │ │ - movs r0, #0 │ │ │ │ - mov r4, r1 │ │ │ │ + mov.w r0, #0 │ │ │ │ strd r2, r9, [sp, #48] @ 0x30 │ │ │ │ - str r7, [sp, #56] @ 0x38 │ │ │ │ + mov r4, r1 │ │ │ │ mov r9, r0 │ │ │ │ + strd r7, r5, [sp, #56] @ 0x38 │ │ │ │ + mov r1, r8 │ │ │ │ mov r7, fp │ │ │ │ - str r5, [sp, #60] @ 0x3c │ │ │ │ + mov r5, r6 │ │ │ │ mov fp, sl │ │ │ │ - mov r1, r8 │ │ │ │ mov sl, r3 │ │ │ │ - mov r5, r6 │ │ │ │ cmp r5, #0 │ │ │ │ - ble.n 379dc │ │ │ │ + ble.n 3a6d2 │ │ │ │ mov.w r8, r4, lsl #2 │ │ │ │ mov r6, sl │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ str r1, [sp, #16] │ │ │ │ - mov r2, r6 │ │ │ │ - adds r4, #1 │ │ │ │ ldrd r1, r0, [sp] │ │ │ │ - bl 3761c │ │ │ │ - add r6, r8 │ │ │ │ + mov r2, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + bl 3a290 │ │ │ │ cmp r4, r5 │ │ │ │ - bne.n 379b6 │ │ │ │ + add r6, r8 │ │ │ │ + bne.n 3a6aa │ │ │ │ ldr r1, [sp, #16] │ │ │ │ add.w r9, r9, #1 │ │ │ │ add sl, r7 │ │ │ │ cmp r9, r1 │ │ │ │ - beq.n 379e6 │ │ │ │ + beq.n 3a6dc │ │ │ │ ldrd r5, r4, [fp, #52] @ 0x34 │ │ │ │ cmp r5, #0 │ │ │ │ - bgt.n 379ac │ │ │ │ + bgt.n 3a69e │ │ │ │ add.w r9, r9, #1 │ │ │ │ add sl, r7 │ │ │ │ cmp r9, r1 │ │ │ │ - bne.n 379a8 │ │ │ │ + bne.n 3a69a │ │ │ │ ldrd r2, r9, [sp, #48] @ 0x30 │ │ │ │ mov sl, fp │ │ │ │ - ldr r7, [sp, #56] @ 0x38 │ │ │ │ - ldr r5, [sp, #60] @ 0x3c │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ + ldrd r7, r5, [sp, #56] @ 0x38 │ │ │ │ add.w r9, r9, #1 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r9, r3 │ │ │ │ - bne.n 37970 │ │ │ │ - ldrd r4, r7, [sp, #24] │ │ │ │ + bne.n 3a660 │ │ │ │ + ldrd r3, r4, [sp, #20] │ │ │ │ mov lr, r2 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - adds r4, #1 │ │ │ │ - add r7, r3 │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r4, r5 │ │ │ │ - beq.n 37a24 │ │ │ │ + add r7, r3 │ │ │ │ + beq.n 3a71e │ │ │ │ ldr.w r3, [sl, #28] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [sl, #32] │ │ │ │ - b.n 3795a │ │ │ │ + b.n 3a648 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r4, r5 │ │ │ │ add r7, r2 │ │ │ │ - bne.n 3795a │ │ │ │ + bne.n 3a648 │ │ │ │ ldrd r5, r8, [sp, #32] │ │ │ │ ldrd r6, fp, [sp, #40] @ 0x28 │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r6, fp │ │ │ │ cmp r5, r8 │ │ │ │ - bne.w 37914 │ │ │ │ + bne.w 3a5fe │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp.w fp, #0 │ │ │ │ - ble.n 37a38 │ │ │ │ + ble.n 3a732 │ │ │ │ cmp r3, #1 │ │ │ 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r3, r3, #1 │ │ │ │ cmp r3, r6 │ │ │ │ - beq.n 37aa4 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + beq.n 3a7ce │ │ │ │ ldrd r2, r1, [sl, #52] @ 0x34 │ │ │ │ mov r0, r4 │ │ │ │ cmp r2, #0 │ │ │ │ - bgt.n 37a70 │ │ │ │ + bgt.n 3a792 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ add r4, fp │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r3, r6 │ │ │ │ - beq.n 37aa4 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + beq.n 3a7ce │ │ │ │ mov r0, r4 │ │ │ │ - b.n 37a6c │ │ │ │ + b.n 3a78e │ │ │ │ mov r2, r8 │ │ │ │ - b.n 379f0 │ │ │ │ + b.n 3a6e6 │ │ │ │ mov fp, r8 │ │ │ │ - ldr r4, [sp, #24] │ │ │ │ mov r8, r5 │ │ │ │ mov r5, r7 │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ + ldrd r4, r7, [sp, #24] │ │ │ │ mov r6, r2 │ │ │ │ cmp.w fp, #0 │ │ │ │ - ble.n 37ae4 │ │ │ │ + ble.n 3a810 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 37bde │ │ │ │ + bne.w 3a922 │ │ │ │ mov.w r2, fp, lsl #2 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, r5 │ │ │ │ blx fd10 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add.w r9, r9, #1 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r9, r3 │ │ │ │ - beq.n 37af2 │ │ │ │ + beq.n 3a81e │ │ │ │ ldrd fp, r3, [sl, #40] @ 0x28 │ │ │ │ cmp.w fp, #0 │ │ │ │ - bgt.n 37aba │ │ │ │ + bgt.n 3a7e4 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ add.w r9, r9, #1 │ │ │ │ add r5, r2 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ cmp r9, r2 │ │ │ │ - bne.n 37ab4 │ │ │ │ + bne.n 3a7de │ │ │ │ mov lr, r6 │ │ │ │ - b.n 37b0e │ │ │ │ + b.n 3a83a │ │ │ │ ldr r1, [sp, #12] │ │ │ │ add.w r9, r9, #1 │ │ │ │ add r7, r1 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ cmp r9, r1 │ │ │ │ - bne.w 3797a │ │ │ │ + bne.w 3a66a │ │ │ │ ldrd r4, r7, [sp, #24] │ │ │ │ mov lr, r2 │ │ │ │ mov r8, r5 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - adds r4, #1 │ │ │ │ cmp r4, r8 │ │ │ │ add r7, r3 │ │ │ │ - bne.w 37940 │ │ │ │ + bne.w 3a62e │ │ │ │ ldrd r1, fp, [sp, #32] │ │ │ │ ldrd r6, r5, [sp, #40] @ 0x28 │ │ │ │ add.w fp, fp, #1 │ │ │ │ cmp r1, fp │ │ │ │ add r6, r5 │ │ │ │ - beq.n 37a38 │ │ │ │ + beq.w 3a732 │ │ │ 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│ │ │ mov r4, r0 │ │ │ │ ldrd r1, r0, [r0, #4] │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ blx 10018 │ │ │ │ ldr r1, [r4, #12] │ │ │ │ mov r5, r0 │ │ │ │ blx fc20 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fffc │ │ │ │ nop │ │ │ │ │ │ │ │ -00037c50 : │ │ │ │ - ldr r3, [pc, #8] @ (37c5c ) │ │ │ │ +0003a9c0 : │ │ │ │ + ldr r3, [pc, #8] @ (3a9cc ) │ │ │ │ add r3, pc │ │ │ │ add.w r0, r3, r0, lsl #3 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - str r6, [sp, #232] @ 0xe8 │ │ │ │ - movs r3, r1 │ │ │ │ + lsrs r2, r3, #19 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -00037c60 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +0003a9d0 : │ │ │ │ cmp r2, r3 │ │ │ │ - mov r4, r0 │ │ │ │ - sub sp, #52 @ 0x34 │ │ │ │ - mov fp, r1 │ │ │ │ - mov r9, r2 │ │ │ │ - mov r6, r3 │ │ │ │ - ldr r5, [sp, #88] @ 0x58 │ │ │ │ - beq.w 37e48 │ │ │ │ - ldr r0, [r4, #0] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r0 │ │ │ │ + mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #60 @ 0x3c │ │ │ │ + ldr r7, [sp, #96] @ 0x60 │ │ │ │ + beq.w 3ac30 │ │ │ │ + ldr r0, [r5, #0] │ │ │ │ cmp r0, #0 │ │ │ │ itt le │ │ │ │ - movle r7, #0 │ │ │ │ + movle.w r9, #0 │ │ │ │ movle r0, #24 │ │ │ │ - ble.n 37cd4 │ │ │ │ - mov r3, r5 │ │ │ │ - mov r2, r4 │ │ │ │ - add.w r0, r5, r0, lsl #2 │ │ │ │ - movs r7, #0 │ │ │ │ - b.n 37c96 │ │ │ │ - adds r7, #1 │ │ │ │ - adds r2, #12 │ │ │ │ + ble.n 3aa68 │ │ │ │ + add.w r0, r7, r0, lsl #2 │ │ │ │ + mov r3, r7 │ │ │ │ + mov r2, r5 │ │ │ │ + mov.w r9, #0 │ │ │ │ + b.n 3aa1e │ │ │ │ cmp r3, r0 │ │ │ │ - beq.n 37cca │ │ │ │ + add.w r9, r9, #1 │ │ │ │ + add.w r2, r2, #12 │ │ │ │ + beq.n 3aa58 │ │ │ │ ldr r1, [r2, #4] │ │ │ │ mov ip, r3 │ │ │ │ - adds r3, #4 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ cmp r1, #1 │ │ │ │ - bgt.n 37c8e │ │ │ │ + bgt.n 3aa12 │ │ │ │ ldr.w r1, [ip] │ │ │ │ bic.w ip, r1, #4 │ │ │ │ cmp.w ip, #3 │ │ │ │ - beq.n 37c8e │ │ │ │ - subs r1, #9 │ │ │ │ + beq.n 3aa12 │ │ │ │ + sub.w r1, r1, #9 │ │ │ │ cmp r1, #7 │ │ │ │ ite hi │ │ │ │ movhi r1, #0 │ │ │ │ movls r1, #1 │ │ │ │ cmp.w ip, #10 │ │ │ │ it eq │ │ │ │ moveq r1, #0 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 37c8e │ │ │ │ - adds r2, #12 │ │ │ │ + bne.n 3aa12 │ │ │ │ cmp r3, r0 │ │ │ │ - bne.n 37c96 │ │ │ │ - adds r0, r7, #5 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - cmp r7, #0 │ │ │ │ - beq.w 37e44 │ │ │ │ - ldr r1, [pc, #400] @ (37e68 ) │ │ │ │ + add.w r2, r2, #12 │ │ │ │ + bne.n 3aa1e │ │ │ │ + add.w r0, r9, #5 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + cmp.w r9, #0 │ │ │ │ + beq.w 3ac1c │ │ │ │ + ldr r1, [pc, #492] @ (3ac58 ) │ │ │ │ add r1, pc │ │ │ │ blx 1014c │ │ │ │ mov sl, r0 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r9 │ │ │ │ + str.w sl, [sp, #8] │ │ │ │ blx ff5c │ │ │ │ - ldr r7, [r4, #0] │ │ │ │ - mov r8, r0 │ │ │ │ + ldr r3, [r5, #0] │ │ │ │ str.w r0, [sl, #4] │ │ │ │ - cmp r7, #0 │ │ │ │ - ble.w 37e2e │ │ │ │ - add.w r7, r5, r7, lsl #2 │ │ │ │ - mov.w lr, #0 │ │ │ │ - mov.w ip, #12 │ │ │ │ - b.n 37d24 │ │ │ │ - add.w r2, sl, lr, lsl #2 │ │ │ │ - cmp r5, r7 │ │ │ │ - str r3, [r2, #20] │ │ │ │ - mla r3, ip, lr, r8 │ │ │ │ - add.w r2, r4, #4 │ │ │ │ - add.w lr, lr, #1 │ │ │ │ - add.w r3, r3, #4 │ │ │ │ - add.w r4, r4, #12 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w r3, {r0, r1, r2} │ │ │ │ - beq.n 37d52 │ │ │ │ - ldr r2, [r4, #4] │ │ │ │ - ldr.w r3, [r5], #4 │ │ │ │ - cmp r2, #1 │ │ │ │ - bgt.n 37d00 │ │ │ │ - bic.w r2, r3, #4 │ │ │ │ - cmp r2, #3 │ │ │ │ - beq.n 37d00 │ │ │ │ - sub.w r1, r3, #9 │ │ │ │ - cmp r1, #7 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.w 3abf4 │ │ │ │ + ldr.w lr, [sp, #8] │ │ │ │ + add.w ip, r7, r3, lsl #2 │ │ │ │ + mov r1, r5 │ │ │ │ + mov.w sl, #0 │ │ │ │ + mov r9, r4 │ │ │ │ + b.n 3aac0 │ │ │ │ + add.w r3, lr, sl, lsl #2 │ │ │ │ + ldrd r4, r5, [r1, #4] │ │ │ │ + cmp r7, ip │ │ │ │ + add.w r1, r1, #12 │ │ │ │ + str r2, [r3, #20] │ │ │ │ + add.w r3, sl, sl, lsl #1 │ │ │ │ + add.w sl, sl, #1 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + strd r4, r5, [r3, #4] │ │ │ │ + ldr r2, [r1, #0] │ │ │ │ + str r2, [r3, #12] │ │ │ │ + beq.n 3aaf0 │ │ │ │ + ldr r3, [r1, #4] │ │ │ │ + ldr.w r2, [r7], #4 │ │ │ │ + cmp r3, #1 │ │ │ │ + bgt.n 3aa9a │ │ │ │ + bic.w r3, r2, #4 │ │ │ │ + cmp r3, #3 │ │ │ │ + beq.n 3aa9a │ │ │ │ + sub.w r4, r2, #9 │ │ │ │ + cmp r4, #7 │ │ │ │ ite hi │ │ │ │ - movhi r1, #0 │ │ │ │ - movls r1, #1 │ │ │ │ - cmp r2, #10 │ │ │ │ + movhi r4, #0 │ │ │ │ + movls r4, #1 │ │ │ │ + cmp r3, #10 │ │ │ │ it eq │ │ │ │ - moveq r1, #0 │ │ │ │ - cmp r1, #0 │ │ │ │ - bne.n 37d00 │ │ │ │ - adds r4, #12 │ │ │ │ - cmp r5, r7 │ │ │ │ - bne.n 37d24 │ │ │ │ - cmp.w lr, #1 │ │ │ │ - ble.w 37e5c │ │ │ │ - ldr.w r5, [sl, #4] │ │ │ │ - add.w r8, sl, #20 │ │ │ │ - movs r1, #0 │ │ │ │ - add.w r3, lr, #4294967295 @ 0xffffffff │ │ │ │ - add r7, sp, #36 @ 0x24 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mov r2, r1 │ │ │ │ - mov r3, r8 │ │ │ │ - mov r4, lr │ │ │ │ - mov ip, r5 │ │ │ │ - strd fp, r9, [sp, #16] │ │ │ │ - strd r6, r8, [sp, #24] │ │ │ │ - mov r9, r2 │ │ │ │ - movs r1, #12 │ │ │ │ - adds r2, #1 │ │ │ │ - mov fp, r3 │ │ │ │ - adds r3, #4 │ │ │ │ - mov r8, r2 │ │ │ │ - mul.w r9, r1, r9 │ │ │ │ - mov r5, r3 │ │ │ │ - strd r3, r2, [sp, #4] │ │ │ │ - mov r3, ip │ │ │ │ - adds r0, r3, #4 │ │ │ │ - movs r3, #12 │ │ │ │ - mul.w r6, r3, r8 │ │ │ │ - adds r1, r0, r6 │ │ │ │ - add r0, r9 │ │ │ │ + moveq r4, #0 │ │ │ │ + cmp r4, #0 │ │ │ │ + bne.n 3aa9a │ │ │ │ + cmp r7, ip │ │ │ │ + add.w r1, r1, #12 │ │ │ │ + bne.n 3aac0 │ │ │ │ + cmp.w sl, #1 │ │ │ │ + mov r4, r9 │ │ │ │ + ble.w 3ac22 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ + mov.w r9, #1 │ │ │ │ + strd r8, r6, [sp, #24] │ │ │ │ + ldr.w fp, [r2, #4] │ │ │ │ + add.w r7, r2, #20 │ │ │ │ + mov r3, r7 │ │ │ │ + strd r4, r7, [sp, #32] │ │ │ │ + mov r0, fp │ │ │ │ + add.w r5, r9, r9, lsl #1 │ │ │ │ + add.w r2, r9, #4294967295 @ 0xffffffff │ │ │ │ + mov r6, r3 │ │ │ │ + add.w r2, r2, r2, lsl #1 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + mov r4, r9 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov r7, r3 │ │ │ │ + str.w r9, [sp, #20] │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + sub.w fp, r5, #12 │ │ │ │ + str.w fp, [sp, #4] │ │ │ │ + mov fp, r6 │ │ │ │ + strd r2, r3, [sp, #12] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + add.w r1, r0, r5 │ │ │ │ + add r0, r3 │ │ │ │ blx 10040 │ │ │ │ - ldr.w r3, [sl, #4] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 37ddc │ │ │ │ - add.w lr, r3, r9 │ │ │ │ - add r6, r3 │ │ │ │ - add.w lr, lr, #4 │ │ │ │ - adds r6, #4 │ │ │ │ - ldmia.w lr, {r0, r1, r2} │ │ │ │ - stmia.w r7, {r0, r1, r2} │ │ │ │ - ldmia.w r6, {r0, r1, r2} │ │ │ │ - stmia.w lr, {r0, r1, r2} │ │ │ │ - ldmia.w r7, {r0, r1, r2} │ │ │ │ - stmia.w r6, {r0, r1, r2} │ │ │ │ + ldr r0, [r3, #4] │ │ │ │ + ble.n 3ab9c │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + add.w r1, r0, r3 │ │ │ │ + ldrd r2, r3, [r1, #4] │ │ │ │ + mov ip, r1 │ │ │ │ + ldr r6, [r1, #12] │ │ │ │ + strd r2, r3, [sp, #44] @ 0x2c │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + str r6, [sp, #52] @ 0x34 │ │ │ │ + ldrd r8, r9, [r3, #4] │ │ │ │ + strd r8, r9, [r1, #4] │ │ │ │ + ldr r1, [r3, #12] │ │ │ │ + ldrd r8, r9, [sp, #44] @ 0x2c │ │ │ │ + str.w r1, [ip, #12] │ │ │ │ + strd r8, r9, [r3, #4] │ │ │ │ + str r6, [r3, #12] │ │ │ │ + ldr r3, [r7, #0] │ │ │ │ ldr.w r2, [fp] │ │ │ │ - ldr r1, [r5, #0] │ │ │ │ - str.w r1, [fp] │ │ │ │ - str r2, [r5, #0] │ │ │ │ - add.w r8, r8, #1 │ │ │ │ - adds r5, #4 │ │ │ │ - cmp r8, r4 │ │ │ │ - blt.n 37d94 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - mov ip, r3 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - cmp r2, r1 │ │ │ │ - bne.n 37d7c │ │ │ │ - ldrd fp, r9, [sp, #16] │ │ │ │ - mov lr, r4 │ │ │ │ - ldrd r6, r8, [sp, #24] │ │ │ │ - mov r5, ip │ │ │ │ - movs r3, #0 │ │ │ │ - add.w lr, lr, lr, lsl #1 │ │ │ │ - adds r5, #4 │ │ │ │ - mov r4, r3 │ │ │ │ - ldr.w r2, [r5, r3, lsl #2] │ │ │ │ - cmp r2, #2 │ │ │ │ - bne.n 37e24 │ │ │ │ - ldr.w r2, [r8] │ │ │ │ - sub.w r1, r2, #8 │ │ │ │ - cmp r2, #4 │ │ │ │ + str.w r3, [fp] │ │ │ │ + str r2, [r7, #0] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r5, r5, #12 │ │ │ │ + cmp r4, sl │ │ │ │ + add.w r7, r7, #4 │ │ │ │ + blt.n 3ab44 │ │ │ │ + ldrd r3, r9, [sp, #16] │ │ │ │ + add.w r9, r9, #1 │ │ │ │ + cmp r9, sl │ │ │ │ + bne.n 3ab14 │ │ │ │ + ldrd r8, r6, [sp, #24] │ │ │ │ + mov fp, r0 │ │ │ │ + ldrd r4, r7, [sp, #32] │ │ │ │ + mov.w r2, #0 │ │ │ │ + add.w r3, sl, sl, lsl #1 │ │ │ │ + add.w fp, fp, #4 │ │ │ │ + mov r5, r2 │ │ │ │ + ldr.w r1, [fp, r2, lsl #2] │ │ │ │ + cmp r1, #2 │ │ │ │ + bne.n 3abe8 │ │ │ │ + ldr r1, [r7, #0] │ │ │ │ + sub.w r0, r1, #8 │ │ │ │ + cmp r1, #4 │ │ │ │ it ne │ │ │ │ - cmpne r1, #1 │ │ │ │ + cmpne r0, #1 │ │ │ │ it ls │ │ │ │ - strls.w r4, [r8] │ │ │ │ - adds r3, #3 │ │ │ │ - add.w r8, r8, #4 │ │ │ │ - cmp r3, lr │ │ │ │ - bne.n 37e08 │ │ │ │ - mov r0, fp │ │ │ │ + strls r5, [r7, #0] │ │ │ │ + add.w r2, r2, #3 │ │ │ │ + add.w r7, r7, #4 │ │ │ │ + cmp r2, r3 │ │ │ │ + bne.n 3abd0 │ │ │ │ + mov r0, r8 │ │ │ │ blx f5e8 │ │ │ │ - str.w r6, [sl, #16] │ │ │ │ - strd r0, r9, [sl, #8] │ │ │ │ - mov r0, sl │ │ │ │ - add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r0, #24 │ │ │ │ - b.n 37cd4 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + strd r0, r6, [r3, #8] │ │ │ │ + mov r0, r3 │ │ │ │ + str r4, [r3, #16] │ │ │ │ + add sp, #60 @ 0x3c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r0, #24 │ │ │ │ + b.n 3aa68 │ │ │ │ + bne.n 3abf4 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldr.w fp, [r3, #4] │ │ │ │ + add.w r7, r3, #20 │ │ │ │ + b.n 3abc2 │ │ │ │ blx fe48 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 37c76 │ │ │ │ - add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bne.w 3a9f6 │ │ │ │ + add sp, #60 @ 0x3c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fd40 │ │ │ │ - bne.n 37e2e │ │ │ │ - ldr.w r5, [sl, #4] │ │ │ │ - add.w r8, sl, #20 │ │ │ │ - b.n 37dfe │ │ │ │ - vhadd.u d0, d14, d11 │ │ │ │ + nop │ │ │ │ + strb r2, [r5, #6] │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -00037e6c : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +0003ac5c : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - mov r6, r0 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r4, [sp, #24] │ │ │ │ str r4, [sp, #0] │ │ │ │ blx f5f4 │ │ │ │ - mov r1, r6 │ │ │ │ mov r4, r0 │ │ │ │ + mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx f718 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ │ │ │ │ -00037e8c : │ │ │ │ - push {r4, lr} │ │ │ │ +0003ac88 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ add r4, sp, #16 │ │ │ │ str r4, [sp, #0] │ │ │ │ blx f5f4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00037e9c : │ │ │ │ - push {r4, lr} │ │ │ │ +0003ac9c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ add r4, sp, #16 │ │ │ │ str r4, [sp, #0] │ │ │ │ blx f658 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00037eac : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +0003acb0 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - mov r6, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + sub sp, #8 │ │ │ │ + mov r6, r2 │ │ │ │ blx ff0c │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r4 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r6 │ │ │ │ blx f658 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ ldrd r0, r3, [r1, #12] │ │ │ │ subs r0, r0, r3 │ │ │ │ it ne │ │ │ │ movne r0, #1 │ │ │ │ bx lr │ │ │ │ ldrd r2, r3, [r1, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 37ef0 │ │ │ │ + beq.n 3ad04 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ - cbnz r3, 37ef0 │ │ │ │ + cbnz r3, 3ad04 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ cmp r0, #2 │ │ │ │ ite le │ │ │ │ movle r0, #0 │ │ │ │ movgt r0, #1 │ │ │ │ bx lr │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ ldrd r2, r3, [r1, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 37f0e │ │ │ │ + beq.n 3ad26 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 37f0e │ │ │ │ + ble.n 3ad26 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ cmp r0, #2 │ │ │ │ ite le │ │ │ │ movle r0, #0 │ │ │ │ movgt r0, #1 │ │ │ │ bx lr │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov r7, r0 │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ ldr r4, [r1, #0] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r1, [pc, #64] @ (37f60 ) │ │ │ │ + mov r7, r0 │ │ │ │ + ldr r1, [pc, #84] @ (3ad90 ) │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ ldr.w r2, [r0, #456] @ 0x1c8 │ │ │ │ - add r1, pc │ │ │ │ mov r0, r6 │ │ │ │ + add r1, pc │ │ │ │ blx r4 │ │ │ │ ldr r3, [r7, #68] @ 0x44 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 37f50 │ │ │ │ - ldr.w r8, [pc, #48] @ 37f64 │ │ │ │ + ble.n 3ad76 │ │ │ │ + ldr.w r8, [pc, #64] @ 3ad94 │ │ │ │ mov r5, r7 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ add r8, pc │ │ │ │ ldr r3, [r6, #0] │ │ │ │ mov r1, r8 │ │ │ │ - ldr r2, [r5, #72] @ 0x48 │ │ │ │ mov r0, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r5, r5, #12 │ │ │ │ + ldr r2, [r5, #60] @ 0x3c │ │ │ │ blx r3 │ │ │ │ ldr r3, [r7, #68] @ 0x44 │ │ │ │ - adds r4, #1 │ │ │ │ - adds r5, #12 │ │ │ │ cmp r3, r4 │ │ │ │ - bgt.n 37f3c │ │ │ │ - ldr r1, [pc, #20] @ (37f68 ) │ │ │ │ + bgt.n 3ad5e │ │ │ │ + ldr r1, [pc, #32] @ (3ad98 ) │ │ │ │ mov r0, r6 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ ldr r3, [r6, #0] │ │ │ │ add r1, pc │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - strh r2, [r7, r7] │ │ │ │ + ldmia r1!, {r3, r5, r6, r7} │ │ │ │ movs r3, r1 │ │ │ │ - strh r6, [r5, r7] │ │ │ │ + ldmia r1!, {r2, r3, r4, r6, r7} │ │ │ │ movs r3, r1 │ │ │ │ - ldr r1, [pc, #872] @ (382d4 ) │ │ │ │ + nop {12} │ │ │ │ movs r3, r1 │ │ │ │ ldrd r2, r3, [r1, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 37f78 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3adaa │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ ldr r2, [r0, #68] @ 0x44 │ │ │ │ cmp r2, #1 │ │ │ │ - ble.n 37f74 │ │ │ │ + ble.n 3ada4 │ │ │ │ cmp r2, #2 │ │ │ │ - push {r4, lr} │ │ │ │ - beq.n 37fda │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + beq.n 3ae20 │ │ │ │ mov r3, r0 │ │ │ │ sub.w ip, r2, #2 │ │ │ │ - movs r1, #0 │ │ │ │ - b.n 37f98 │ │ │ │ - adds r2, r1, #1 │ │ │ │ - adds r3, #12 │ │ │ │ + mov.w r1, #0 │ │ │ │ + b.n 3add2 │ │ │ │ + add.w r2, r1, #1 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ cmp r2, ip │ │ │ │ - beq.n 37fa4 │ │ │ │ + beq.n 3ade0 │ │ │ │ mov r1, r2 │ │ │ │ ldrd r4, r2, [r3, #76] @ 0x4c │ │ │ │ cmp r4, r2 │ │ │ │ - beq.n 37f8e │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3adc4 │ │ │ │ + mov.w r0, #0 │ │ │ │ pop {r4, pc} │ │ │ │ - adds r1, #2 │ │ │ │ - movs r3, #12 │ │ │ │ - mla r2, r3, r2, r0 │ │ │ │ - mla r1, r3, r1, r0 │ │ │ │ + add.w r1, r1, #2 │ │ │ │ + add.w r2, r2, r2, lsl #1 │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + add.w r2, r0, r2, lsl #2 │ │ │ │ + add.w r1, r0, r1, lsl #2 │ │ │ │ ldr r4, [r2, #72] @ 0x48 │ │ │ │ ldr r3, [r1, #72] @ 0x48 │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 37fa0 │ │ │ │ - ldr r3, [r1, #80] @ 0x50 │ │ │ │ + bne.n 3adda │ │ │ │ ldr r4, [r2, #76] @ 0x4c │ │ │ │ + ldr r3, [r1, #80] @ 0x50 │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 37fa0 │ │ │ │ - ldr r2, [r2, #80] @ 0x50 │ │ │ │ + bne.n 3adda │ │ │ │ ldr r3, [r1, #76] @ 0x4c │ │ │ │ + ldr r2, [r2, #80] @ 0x50 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 37fa0 │ │ │ │ - movs r1, #2 │ │ │ │ + bne.n 3adda │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + mov.w r1, #2 │ │ │ │ blx fc38 │ │ │ │ cmp r0, #4 │ │ │ │ ite le │ │ │ │ movle r0, #0 │ │ │ │ movgt r0, #1 │ │ │ │ pop {r4, pc} │ │ │ │ - movs r1, #1 │ │ │ │ - movs r2, #0 │ │ │ │ - b.n 37fa6 │ │ │ │ - push {r3, lr} │ │ │ │ + mov.w r1, #1 │ │ │ │ + mov.w r2, #0 │ │ │ │ + b.n 3ade4 │ │ │ │ + nop │ │ │ │ + strd r3, lr, [sp, #-8]! │ │ │ │ ldrd r2, r3, [r1, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 37ff0 │ │ │ │ + beq.n 3ae3e │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 37ff4 │ │ │ │ - movs r0, #0 │ │ │ │ + bgt.n 3ae44 │ │ │ │ + mov.w r0, #0 │ │ │ │ pop {r3, pc} │ │ │ │ - movs r1, #1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fc38 │ │ │ │ cmp r0, #4 │ │ │ │ ite le │ │ │ │ movle r0, #0 │ │ │ │ movgt r0, #1 │ │ │ │ pop {r3, pc} │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ ldr r5, [r0, #68] @ 0x44 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ ldrd r3, r0, [r1, #12] │ │ │ │ cmp r3, r0 │ │ │ │ it ne │ │ │ │ cmpne r5, #1 │ │ │ │ ite gt │ │ │ │ movgt r0, #1 │ │ │ │ movle r0, #0 │ │ │ │ - bgt.n 38026 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - subs r6, r5, #2 │ │ │ │ - mov.w r8, #12 │ │ │ │ - subs r5, #1 │ │ │ │ - mla r6, r8, r6, r4 │ │ │ │ - mla r5, r8, r5, r4 │ │ │ │ + bgt.n 3ae86 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ + sub.w r3, r5, #2 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r5, r5, r5, lsl #1 │ │ │ │ + add.w r6, r4, r3, lsl #2 │ │ │ │ + add.w r5, r4, r5, lsl #2 │ │ │ │ ldr r0, [r6, #76] @ 0x4c │ │ │ │ blx 10080 │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [r5, #76] @ 0x4c │ │ │ │ blx 10080 │ │ │ │ cmp r7, r0 │ │ │ │ it le │ │ │ │ movle r0, #1 │ │ │ │ - ble.n 38022 │ │ │ │ + ble.n 3ae7a │ │ │ │ ldr r0, [r6, #80] @ 0x50 │ │ │ │ blx 10080 │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r5, #80] @ 0x50 │ │ │ │ blx 10080 │ │ │ │ cmp r4, r0 │ │ │ │ ite gt │ │ │ │ movgt r0, #0 │ │ │ │ movle r0, #1 │ │ │ │ - b.n 38022 │ │ │ │ + b.n 3ae7a │ │ │ │ mov r3, r2 │ │ │ │ ldr r2, [r0, #64] @ 0x40 │ │ │ │ mov r0, r3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ b.w f7d4 │ │ │ │ + nop │ │ │ │ ldrd r2, r3, [r1, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3807c │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3aeea │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ ldr r2, [r0, #68] @ 0x44 │ │ │ │ cmp r2, #1 │ │ │ │ - ble.n 38078 │ │ │ │ + ble.n 3aee4 │ │ │ │ cmp r2, #2 │ │ │ │ - push {r4} │ │ │ │ - beq.n 380d6 │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ + beq.n 3af5a │ │ │ │ mov r3, r0 │ │ │ │ sub.w ip, r2, #2 │ │ │ │ - movs r1, #0 │ │ │ │ - b.n 3809c │ │ │ │ - adds r2, r1, #1 │ │ │ │ - adds r3, #12 │ │ │ │ + mov.w r1, #0 │ │ │ │ + b.n 3af12 │ │ │ │ + add.w r2, r1, #1 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ cmp r2, ip │ │ │ │ - beq.n 380ac │ │ │ │ + beq.n 3af24 │ │ │ │ mov r1, r2 │ │ │ │ ldrd r4, r2, [r3, #76] @ 0x4c │ │ │ │ cmp r4, r2 │ │ │ │ - beq.n 38092 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3af04 │ │ │ │ + mov.w r0, #0 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx lr │ │ │ │ - adds r1, #2 │ │ │ │ - movs r3, #12 │ │ │ │ - mla r2, r3, r2, r0 │ │ │ │ - mla r0, r3, r1, r0 │ │ │ │ + add.w r1, r1, #2 │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + add.w r2, r2, r2, lsl #1 │ │ │ │ + add.w r2, r0, r2, lsl #2 │ │ │ │ + add.w r0, r0, r1, lsl #2 │ │ │ │ ldr r1, [r2, #72] @ 0x48 │ │ │ │ ldr r3, [r0, #72] @ 0x48 │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 380a4 │ │ │ │ + bne.n 3af1a │ │ │ │ ldr r1, [r2, #76] @ 0x4c │ │ │ │ ldr r3, [r0, #80] @ 0x50 │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 380a4 │ │ │ │ - ldr r3, [r2, #80] @ 0x50 │ │ │ │ + bne.n 3af1a │ │ │ │ ldr r0, [r0, #76] @ 0x4c │ │ │ │ - subs r0, r3, r0 │ │ │ │ + ldr r3, [r2, #80] @ 0x50 │ │ │ │ + sub.w r0, r3, r0 │ │ │ │ clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ - b.n 380a6 │ │ │ │ - movs r1, #1 │ │ │ │ - movs r2, #0 │ │ │ │ - b.n 380ae │ │ │ │ + mov.w r0, r0, lsr #5 │ │ │ │ + b.n 3af1e │ │ │ │ + mov.w r1, #1 │ │ │ │ + mov.w r2, #0 │ │ │ │ + b.n 3af28 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r4, [r3, #0] │ │ │ │ - sub sp, #484 @ 0x1e4 │ │ │ │ - cbnz r4, 380f6 │ │ │ │ - ldr r2, [r1, #8] │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ + cbz r2, 3af70 │ │ │ │ + mov.w r0, #0 │ │ │ │ + bx lr │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ - mov lr, r1 │ │ │ │ - ldr r7, [r2, #0] │ │ │ │ - cmp r7, r3 │ │ │ │ - bne.n 380fe │ │ │ │ - movs r0, #0 │ │ │ │ - add sp, #484 @ 0x1e4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov r5, r0 │ │ │ │ - movs r1, #0 │ │ │ │ - movs r0, #1 │ │ │ │ - cmp r7, #0 │ │ │ │ - strd r0, r1, [sp, #80] @ 0x50 │ │ │ │ - ble.n 381e6 │ │ │ │ - mov r9, r2 │ │ │ │ - mov r8, r4 │ │ │ │ - mov r0, r4 │ │ │ │ - movs r6, #1 │ │ │ │ - add.w sl, sp, #16 │ │ │ │ - mov.w ip, #12 │ │ │ │ - str r4, [sp, #8] │ │ │ │ - str r2, [sp, #12] │ │ │ │ - str r5, [sp, #4] │ │ │ │ - cmp r6, #1 │ │ │ │ - beq.n 3818e │ │ │ │ - cmp.w r8, #32 │ │ │ │ - beq.n 380f6 │ │ │ │ - mla r5, ip, r8, sl │ │ │ │ - add.w r2, r9, #4 │ │ │ │ - add.w r3, r8, #1 │ │ │ │ - mov fp, sl │ │ │ │ - adds r5, #72 @ 0x48 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w r5, {r0, r1, r2} │ │ │ │ - adds r1, r4, #1 │ │ │ │ - cmp r7, r1 │ │ │ │ - beq.n 381b4 │ │ │ │ - cmp r6, #1 │ │ │ │ - beq.n 38184 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - sub.w r4, r4, r8 │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + ldr r6, [r1, #8] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #476 @ 0x1dc │ │ │ │ + ldr r5, [r6, #0] │ │ │ │ + cmp r5, r3 │ │ │ │ + bne.n 3afae │ │ │ │ + mov.w r0, #0 │ │ │ │ + add sp, #476 @ 0x1dc │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r8, #1 │ │ │ │ + mov.w r9, #0 │ │ │ │ + cmp r5, #0 │ │ │ │ + strd r8, r9, [sp, #72] @ 0x48 │ │ │ │ + ble.n 3b0b0 │ │ │ │ + mov r9, r6 │ │ │ │ + mov lr, r2 │ │ │ │ + str r6, [sp, #4] │ │ │ │ + mov ip, r2 │ │ │ │ + mov fp, r2 │ │ │ │ + mov.w r4, #1 │ │ │ │ + add.w sl, sp, #8 │ │ │ │ + mov r7, r2 │ │ │ │ + cmp r4, #1 │ │ │ │ + beq.n 3b058 │ │ │ │ + cmp.w lr, #32 │ │ │ │ + beq.n 3af92 │ │ │ │ + ldrd r2, r3, [r9, #4] │ │ │ │ + add.w r6, lr, lr, lsl #1 │ │ │ │ + add.w ip, lr, #1 │ │ │ │ + mov r8, sl │ │ │ │ + add.w r6, sl, r6, lsl #2 │ │ │ │ + strd r2, r3, [r6, #72] @ 0x48 │ │ │ │ + ldr.w r3, [r9, #12] │ │ │ │ + str r3, [r6, #80] @ 0x50 │ │ │ │ + add.w r3, r7, #1 │ │ │ │ + cmp r5, r3 │ │ │ │ + beq.n 3b080 │ │ │ │ + cmp r4, #1 │ │ │ │ + beq.n 3b04e │ │ │ │ + ldr r6, [sp, #4] │ │ │ │ + mov r9, ip │ │ │ │ + mov ip, r3 │ │ │ │ + add.w ip, ip, ip, lsl #1 │ │ │ │ + mov r3, r9 │ │ │ │ + sub.w r2, r7, lr │ │ │ │ + add.w r9, r9, r9, lsl #1 │ │ │ │ cmp r3, #32 │ │ │ │ - mla r9, ip, r1, r2 │ │ │ │ - mla ip, ip, r3, sl │ │ │ │ - beq.n 380f6 │ │ │ │ - add.w r2, r9, #4 │ │ │ │ - add.w r8, ip, #72 @ 0x48 │ │ │ │ - adds r3, #1 │ │ │ │ - add.w r9, r9, #12 │ │ │ │ + add.w r9, sl, r9, lsl #2 │ │ │ │ + add.w ip, r6, ip, lsl #2 │ │ │ │ + beq.n 3af92 │ │ │ │ + ldrd r6, r7, [ip, #4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add.w ip, ip, #12 │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w r8, {r0, r1, r2} │ │ │ │ - adds r2, r4, r3 │ │ │ │ - cmp r7, r2 │ │ │ │ - ble.n 381b6 │ │ │ │ + add.w r9, r9, #12 │ │ │ │ + strd r6, r7, [r9, #60] @ 0x3c │ │ │ │ + ldr.w r6, [ip] │ │ │ │ + str.w r6, [r9, #68] @ 0x44 │ │ │ │ + add.w r6, r2, r3 │ │ │ │ + cmp r5, r6 │ │ │ │ + ble.n 3b082 │ │ │ │ cmp r3, #32 │ │ │ │ - bne.n 38160 │ │ │ │ - b.n 380f6 │ │ │ │ + bne.n 3b024 │ │ │ │ + b.n 3af92 │ │ │ │ + mov lr, ip │ │ │ │ add.w r9, r9, #12 │ │ │ │ - mov r8, r3 │ │ │ │ - mov r4, r1 │ │ │ │ - mov r0, r6 │ │ │ │ - ldr.w r6, [r9, #8] │ │ │ │ - cmp r6, #1 │ │ │ │ + mov r7, r3 │ │ │ │ + mov ip, r4 │ │ │ │ + ldr.w r4, [r9, #8] │ │ │ │ + cmp r4, #1 │ │ │ │ it ne │ │ │ │ - movne r6, #1 │ │ │ │ - bne.n 38126 │ │ │ │ - ldr.w r1, [r9, #12] │ │ │ │ - cmp r1, #1 │ │ │ │ - bne.n 38126 │ │ │ │ - adds r4, #1 │ │ │ │ - ldr.w r6, [r9, #4] │ │ │ │ - cmp r7, r4 │ │ │ │ - beq.n 381d2 │ │ │ │ + movne r4, #1 │ │ │ │ + bne.n 3afd6 │ │ │ │ + ldr.w r3, [r9, #12] │ │ │ │ + cmp r3, #1 │ │ │ │ + bne.n 3afd6 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + ldr.w r4, [r9, #4] │ │ │ │ + cmp r5, r7 │ │ │ │ + beq.n 3b09a │ │ │ │ add.w r9, r9, #12 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - b.n 38122 │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ - str.w r3, [fp, #68] @ 0x44 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - cbnz r3, 381e0 │ │ │ │ - ldr r3, [r5, #12] │ │ │ │ - mov r1, lr │ │ │ │ - mov r0, fp │ │ │ │ + mov fp, r3 │ │ │ │ + b.n 3afd2 │ │ │ │ + mov r3, ip │ │ │ │ + str.w r3, [r8, #68] @ 0x44 │ │ │ │ + cmp.w fp, #0 │ │ │ │ + bne.n 3b0aa │ │ │ │ + ldr r3, [r0, #12] │ │ │ │ + mov r0, r8 │ │ │ │ blx r3 │ │ │ │ subs r0, #0 │ │ │ │ it ne │ │ │ │ movne r0, #1 │ │ │ │ - add sp, #484 @ 0x1e4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ - mov r3, r8 │ │ │ │ - add.w fp, sp, #16 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - cmp r0, #0 │ │ │ │ - bne.n 381b6 │ │ │ │ - str.w r6, [fp, #64] @ 0x40 │ │ │ │ - b.n 381be │ │ │ │ - add.w fp, sp, #16 │ │ │ │ - b.n 381be │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + b.n 3af96 │ │ │ │ + mov r7, r3 │ │ │ │ + add.w r8, sp, #8 │ │ │ │ + mov r3, lr │ │ │ │ + mov fp, r7 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + bne.n 3b082 │ │ │ │ + str.w r4, [r8, #64] @ 0x40 │ │ │ │ + b.n 3b08c │ │ │ │ + add.w r8, sp, #8 │ │ │ │ + b.n 3b08c │ │ │ │ + nop │ │ │ │ + strd r3, r4, [sp, #-32]! │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - mov r6, r1 │ │ │ │ - bl 380dc │ │ │ │ - mov r8, r0 │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, lr, [sp, #24] │ │ │ │ + bl 3af64 │ │ │ │ + mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 382a6 │ │ │ │ - ldr r1, [pc, #220] @ (382dc ) │ │ │ │ + beq.n 3b18c │ │ │ │ + ldr r1, [pc, #248] @ (3b1d0 ) │ │ │ │ mov.w r0, #464 @ 0x1d0 │ │ │ │ ldr r2, [r5, #8] │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr r7, [r6, #8] │ │ │ │ - movs r2, #1 │ │ │ │ - movs r3, #0 │ │ │ │ - strd r2, r3, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ - ldr r6, [r7, #0] │ │ │ │ - cmp r6, #0 │ │ │ │ - itttt gt │ │ │ │ - movgt sl, r7 │ │ │ │ - movgt r9, r8 │ │ │ │ - movgt.w ip, #0 │ │ │ │ - movgt.w lr, #12 │ │ │ │ - ble.n 3828e │ │ │ │ - cmp.w r9, #1 │ │ │ │ - beq.n 382ae │ │ │ │ + ldr r0, [r7, #8] │ │ │ │ + mov.w r2, #1 │ │ │ │ + mov.w r3, #0 │ │ │ │ + strd r2, r3, [r4, #64] @ 0x40 │ │ │ │ + ldr r1, [r0, #0] │ │ │ │ + cmp r1, #0 │ │ │ │ + ittt gt │ │ │ │ + movgt lr, r0 │ │ │ │ + movgt ip, r6 │ │ │ │ + movgt r2, #0 │ │ │ │ + ble.n 3b174 │ │ │ │ + cmp.w ip, #1 │ │ │ │ + beq.n 3b1a2 │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ cmp r3, #32 │ │ │ │ - beq.n 3828e │ │ │ │ - adds r2, r3, #1 │ │ │ │ - mla r3, lr, r3, r4 │ │ │ │ - str r2, [r4, #68] @ 0x44 │ │ │ │ - add.w r2, sl, #4 │ │ │ │ - adds r3, #72 @ 0x48 │ │ │ │ - add.w ip, ip, #1 │ │ │ │ - cmp r6, ip │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w r3, {r0, r1, r2} │ │ │ │ - beq.n 3828e │ │ │ │ - cmp.w r9, #1 │ │ │ │ - beq.n 382aa │ │ │ │ + beq.n 3b174 │ │ │ │ + ldrd r8, r9, [lr, #4] │ │ │ │ + add.w r7, r3, #1 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r4, r3, lsl #2 │ │ │ │ + str r7, [r4, #68] @ 0x44 │ │ │ │ + cmp r1, r2 │ │ │ │ + strd r8, r9, [r3, #72] @ 0x48 │ │ │ │ + ldr.w r7, [lr, #12] │ │ │ │ + str r7, [r3, #80] @ 0x50 │ │ │ │ + beq.n 3b174 │ │ │ │ + cmp.w ip, #1 │ │ │ │ + beq.n 3b19e │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ - mla lr, lr, ip, r7 │ │ │ │ - mov.w r8, #12 │ │ │ │ + add.w ip, r2, r2, lsl #1 │ │ │ │ + add.w ip, r0, ip, lsl #2 │ │ │ │ cmp r3, #32 │ │ │ │ - beq.n 3828e │ │ │ │ - adds r2, r3, #1 │ │ │ │ - mla r3, r8, r3, r4 │ │ │ │ - str r2, [r4, #68] @ 0x44 │ │ │ │ - add.w r2, lr, #4 │ │ │ │ - adds r3, #72 @ 0x48 │ │ │ │ - add.w ip, ip, #1 │ │ │ │ - add.w lr, lr, #12 │ │ │ │ - cmp r6, ip │ │ │ │ - ldmia r2, {r0, r1, r2} │ │ │ │ - stmia.w r3, {r0, r1, r2} │ │ │ │ - ble.n 3828e │ │ │ │ + beq.n 3b174 │ │ │ │ + add.w r6, r3, #1 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + cmp r1, r2 │ │ │ │ + add.w ip, ip, #12 │ │ │ │ + str r6, [r4, #68] @ 0x44 │ │ │ │ + add.w r3, r4, r3, lsl #2 │ │ │ │ + ldrd r6, r7, [ip, #-8] │ │ │ │ + strd r6, r7, [r3, #72] @ 0x48 │ │ │ │ + ldr.w r6, [ip] │ │ │ │ + str r6, [r3, #80] @ 0x50 │ │ │ │ + ble.n 3b174 │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ cmp r3, #32 │ │ │ │ - bne.n 38268 │ │ │ │ + bne.n 3b146 │ │ │ │ ldr r3, [r5, #16] │ │ │ │ - mov r0, r7 │ │ │ │ str.w r3, [r4, #456] @ 0x1c8 │ │ │ │ blx fadc │ │ │ │ + mov.w r0, r0, lsl #1 │ │ │ │ add.w r1, r4, #8 │ │ │ │ - lsls r0, r0, #1 │ │ │ │ blx f6c8 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - add.w sl, sl, #12 │ │ │ │ - ldr.w r9, [sl, #8] │ │ │ │ - cmp.w r9, #1 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {r9, pc} │ │ │ │ + add.w lr, lr, #12 │ │ │ │ + ldr.w ip, [lr, #8] │ │ │ │ + cmp.w ip, #1 │ │ │ │ it ne │ │ │ │ - movne r9, r8 │ │ │ │ - bne.n 38232 │ │ │ │ - ldr.w r3, [sl, #12] │ │ │ │ + movne ip, r6 │ │ │ │ + bne.n 3b108 │ │ │ │ + ldr.w r3, [lr, #12] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 38232 │ │ │ │ - ldr.w r9, [sl, #4] │ │ │ │ - add.w ip, ip, #1 │ │ │ │ - cmp r6, ip │ │ │ │ - str.w r9, [r4, #64] @ 0x40 │ │ │ │ - beq.n 3828e │ │ │ │ - add.w sl, sl, #12 │ │ │ │ - b.n 3822c │ │ │ │ + bne.n 3b108 │ │ │ │ + ldr.w ip, [lr, #4] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + cmp r1, r2 │ │ │ │ + str.w ip, [r4, #64] @ 0x40 │ │ │ │ + beq.n 3b174 │ │ │ │ + add.w lr, lr, #12 │ │ │ │ + b.n 3b102 │ │ │ │ nop │ │ │ │ - lsrs r6, r3, #19 │ │ │ │ + ldrb r6, [r0, #24] │ │ │ │ movs r4, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #212 @ 0xd4 │ │ │ │ ldrd r5, r4, [r2, #4] │ │ │ │ + str r1, [sp, #8] │ │ │ │ str r0, [sp, #20] │ │ │ │ mov r0, r1 │ │ │ │ - str r1, [sp, #8] │ │ │ │ mov r1, r3 │ │ │ │ ldr r3, [r2, #0] │ │ │ │ cmp r0, #1 │ │ │ │ str r3, [sp, #148] @ 0x94 │ │ │ │ ldr r3, [sp, #148] @ 0x94 │ │ │ │ - beq.w 38732 │ │ │ │ + beq.w 3b6b8 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 3857e │ │ │ │ - lsls r3, r5, #2 │ │ │ │ + ble.w 3b4ba │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + mov r7, r2 │ │ │ │ + mov r6, r1 │ │ │ │ + mov.w r2, #0 │ │ │ │ str r3, [sp, #180] @ 0xb4 │ │ │ │ - lsls r3, r4, #2 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ str r3, [sp, #184] @ 0xb8 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - mov r7, r2 │ │ │ │ - mov r6, r1 │ │ │ │ - movs r2, #0 │ │ │ │ - subs r3, #9 │ │ │ │ + sub.w r3, r3, #9 │ │ │ │ str r3, [sp, #88] @ 0x58 │ │ │ │ - ldr r3, [r7, #12] │ │ │ │ ldr r1, [sp, #8] │ │ │ │ - str r3, [sp, #152] @ 0x98 │ │ │ │ + ldr r3, [r7, #12] │ │ │ │ + ldr r5, [r7, #20] │ │ │ │ cmp r1, #2 │ │ │ │ + str r3, [sp, #152] @ 0x98 │ │ │ │ + ldr r3, [r7, #16] │ │ │ │ ldr r1, [sp, #152] @ 0x98 │ │ │ │ - ldrd r3, r5, [r7, #16] │ │ │ │ - beq.w 38702 │ │ │ │ + beq.w 3b682 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.w 38568 │ │ │ │ + ble.w 3b4a2 │ │ │ │ ldr.w sl, [sp, #248] @ 0xf8 │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov fp, r6 │ │ │ │ mov r9, r1 │ │ │ │ + str r3, [sp, #172] @ 0xac │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ mov ip, sl │ │ │ │ mov sl, r6 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r2, [sp, #188] @ 0xbc │ │ │ │ - str r3, [sp, #172] @ 0xac │ │ │ │ - lsls r3, r5, #2 │ │ │ │ str r3, [sp, #176] @ 0xb0 │ │ │ │ + str r2, [sp, #188] @ 0xbc │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldrd r0, r6, [r7, #24] │ │ │ │ - cmp r3, #3 │ │ │ │ ldr r5, [r7, #32] │ │ │ │ - beq.w 386c8 │ │ │ │ + cmp r3, #3 │ │ │ │ + beq.w 3b640 │ │ │ │ cmp r0, #0 │ │ │ │ - ble.w 38550 │ │ │ │ - movs r2, #0 │ │ │ │ + ble.w 3b48a │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r1, ip │ │ │ │ - str.w ip, [sp, #200] @ 0xc8 │ │ │ │ mov lr, fp │ │ │ │ - mov ip, r0 │ │ │ │ mov r8, r2 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ - strd r9, fp, [sp, #192] @ 0xc0 │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str.w sl, [sp, #204] @ 0xcc │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + strd ip, sl, [sp, #200] @ 0xc8 │ │ │ │ + mov ip, r0 │ │ │ │ str r3, [sp, #144] @ 0x90 │ │ │ │ - ldr r3, [r7, #36] @ 0x24 │ │ │ │ + strd r9, fp, [sp, #192] @ 0xc0 │ │ │ │ + ldrd r3, r6, [r7, #36] @ 0x24 │ │ │ │ + ldr r5, [r7, #44] @ 0x2c │ │ │ │ str r3, [sp, #116] @ 0x74 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - ldrd r6, r5, [r7, #40] @ 0x28 │ │ │ │ cmp r3, #4 │ │ │ │ - beq.w 38682 │ │ │ │ + beq.w 3b5f2 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 38536 │ │ │ │ - strd ip, r8, [sp, #156] @ 0x9c │ │ │ │ + ble.w 3b470 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ mov.w sl, #0 │ │ │ │ mov fp, lr │ │ │ │ - mov r8, r1 │ │ │ │ mov r0, r7 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ - strd lr, r1, [sp, #164] @ 0xa4 │ │ │ │ str r3, [sp, #120] @ 0x78 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + strd ip, r8, [sp, #156] @ 0x9c │ │ │ │ + mov r8, r1 │ │ │ │ str r3, [sp, #124] @ 0x7c │ │ │ │ + strd lr, r1, [sp, #164] @ 0xa4 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldrd r2, r6, [r0, #48] @ 0x30 │ │ │ │ - cmp r3, #5 │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ - beq.w 3864a │ │ │ │ + cmp r3, #5 │ │ │ │ + beq.w 3b5b4 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 38518 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ - strd sl, fp, [sp, #128] @ 0x80 │ │ │ │ - str r3, [sp, #92] @ 0x5c │ │ │ │ + ble.w 3b452 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ mov ip, fp │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - mov sl, r8 │ │ │ │ - movs r5, #0 │ │ │ │ mov r7, r0 │ │ │ │ + str r3, [sp, #92] @ 0x5c │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + mov.w r5, #0 │ │ │ │ + strd sl, fp, [sp, #128] @ 0x80 │ │ │ │ + mov sl, r8 │ │ │ │ str r3, [sp, #96] @ 0x60 │ │ │ │ - str.w r8, [sp, #136] @ 0x88 │ │ │ │ str r2, [sp, #100] @ 0x64 │ │ │ │ + str.w r8, [sp, #136] @ 0x88 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ ldrd r2, r3, [r7, #60] @ 0x3c │ │ │ │ - cmp r1, #6 │ │ │ │ ldr r6, [r7, #68] @ 0x44 │ │ │ │ - beq.w 38610 │ │ │ │ + cmp r1, #6 │ │ │ │ + beq.w 3b574 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 384fc │ │ │ │ + ble.w 3b434 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov r8, sl │ │ │ │ + mov.w r9, #0 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ str.w sl, [sp, #112] @ 0x70 │ │ │ │ + mov sl, r7 │ │ │ │ str r2, [sp, #64] @ 0x40 │ │ │ │ - mov.w r9, #0 │ │ │ │ mov r2, ip │ │ │ │ - mov sl, r7 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - strd r5, ip, [sp, #104] @ 0x68 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ - ldr.w r3, [sl, #72] @ 0x48 │ │ │ │ + strd r5, ip, [sp, #104] @ 0x68 │ │ │ │ + ldrd r3, r6, [sl, #72] @ 0x48 │ │ │ │ + ldr.w r5, [sl, #80] @ 0x50 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - ldrd r6, r5, [sl, #76] @ 0x4c │ │ │ │ cmp r3, #7 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - beq.w 385e2 │ │ │ │ + beq.w 3b53e │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 384e0 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ + ble.n 3b418 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ mov fp, r2 │ │ │ │ mov r6, r8 │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r7, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - strd r9, r2, [sp, #76] @ 0x4c │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ str r3, [sp, #28] │ │ │ │ add.w r3, sl, #108 @ 0x6c │ │ │ │ - str.w r8, [sp, #84] @ 0x54 │ │ │ │ + strd r9, r2, [sp, #76] @ 0x4c │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ + str.w r8, [sp, #84] @ 0x54 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ ldrd r4, r3, [sl, #84] @ 0x54 │ │ │ │ - cmp r2, #8 │ │ │ │ ldr.w r5, [sl, #92] @ 0x5c │ │ │ │ - beq.w 385b0 │ │ │ │ + cmp r2, #8 │ │ │ │ + beq.w 3b506 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 384c8 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + ble.n 3b3fe │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov r8, fp │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #44] @ 0x2c │ │ │ │ - movs r3, #0 │ │ │ │ - strd r3, r7, [sp, #32] │ │ │ │ - mov r3, r6 │ │ │ │ str r6, [sp, #16] │ │ │ │ + strd r7, r3, [sp, #36] @ 0x24 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ str r4, [sp, #48] @ 0x30 │ │ │ │ + str r3, [sp, #44] @ 0x2c │ │ │ │ + mov.w r3, #0 │ │ │ │ + str r3, [sp, #32] │ │ │ │ + mov r3, r6 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ ldrd r7, r5, [sl, #96] @ 0x60 │ │ │ │ - cmp r2, #9 │ │ │ │ ldr.w r4, [sl, #104] @ 0x68 │ │ │ │ - beq.w 38584 │ │ │ │ + cmp r2, #9 │ │ │ │ + beq.w 3b4d2 │ │ │ │ cmp r7, #0 │ │ │ │ - ble.n 384ac │ │ │ │ + ble.n 3b3e0 │ │ │ │ ldr r6, [sp, #16] │ │ │ │ - lsls r2, r5, #2 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - movs r5, #0 │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ mov r9, r3 │ │ │ │ - str r2, [sp, #68] @ 0x44 │ │ │ │ - str.w r8, [sp, #72] @ 0x48 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + mov.w r5, #0 │ │ │ │ + strd r2, r8, [sp, #68] @ 0x44 │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ mov r3, r8 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ str r6, [sp, #0] │ │ │ │ + add r6, r4 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - adds r5, #1 │ │ │ │ ldr r1, [sp, #88] @ 0x58 │ │ │ │ - add r6, r4 │ │ │ │ - ldr r0, [sp, #20] │ │ │ │ - bl 382e0 │ │ │ │ + bl 3b1d4 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ cmp r7, r5 │ │ │ │ add r8, r3 │ │ │ │ - bne.n 3848c │ │ │ │ + bne.n 3b3be │ │ │ │ ldr.w r8, [sp, #72] @ 0x48 │ │ │ │ mov r3, r9 │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - ldr r0, [sp, #44] @ 0x2c │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + ldrd r1, r0, [sp, #40] @ 0x28 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r8, r1 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + str r2, [sp, #32] │ │ │ │ add r1, r0 │ │ │ │ str r1, [sp, #16] │ │ │ │ ldr r1, [sp, #48] @ 0x30 │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #32] │ │ │ │ cmp r1, r2 │ │ │ │ - bne.n 38468 │ │ │ │ + bne.n 3b396 │ │ │ │ ldr r7, [sp, #36] @ 0x24 │ │ │ │ mov r6, r3 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - adds r7, #1 │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 3843e │ │ │ │ + bne.n 3b366 │ │ │ │ ldrd r9, r2, [sp, #76] @ 0x4c │ │ │ │ ldr.w r8, [sp, #84] @ 0x54 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ add.w r9, r9, #1 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ add r2, r3 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ cmp r3, r9 │ │ │ │ - bne.n 3840a │ │ │ │ + bne.n 3b32c │ │ │ │ + ldrd r5, ip, [sp, #104] @ 0x68 │ │ │ │ mov r7, sl │ │ │ │ ldr.w sl, [sp, #112] @ 0x70 │ │ │ │ - ldrd r5, ip, [sp, #104] @ 0x68 │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ add ip, r3 │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ add sl, r3 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ cmp r3, r5 │ │ │ │ - bne.w 383da │ │ │ │ + bne.w 3b2f8 │ │ │ │ ldrd sl, fp, [sp, #128] @ 0x80 │ │ │ │ mov r0, r7 │ │ │ │ ldr.w r8, [sp, #136] @ 0x88 │ │ │ │ - ldr r3, [sp, #120] @ 0x78 │ │ │ │ add.w sl, sl, #1 │ │ │ │ + ldr r3, [sp, #120] @ 0x78 │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ cmp r3, sl │ │ │ │ - bne.w 383ac │ │ │ │ + bne.w 3b2c4 │ │ │ │ ldrd ip, r8, [sp, #156] @ 0x9c │ │ │ │ mov r7, r0 │ │ │ │ ldrd lr, r1, [sp, #164] @ 0xa4 │ │ │ │ add.w r8, r8, #1 │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ cmp ip, r8 │ │ │ │ add lr, r3 │ │ │ │ ldr r3, [sp, #144] @ 0x90 │ │ │ │ add r1, r3 │ │ │ │ - bne.w 3837a │ │ │ │ + bne.w 3b28e │ │ │ │ ldrd r9, fp, [sp, #192] @ 0xc0 │ │ │ │ ldrd ip, sl, [sp, #200] @ 0xc8 │ │ │ │ add.w r9, r9, #1 │ │ │ │ ldr r3, [sp, #172] @ 0xac │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [sp, #176] @ 0xb0 │ │ │ │ add ip, r3 │ │ │ │ ldr r3, [sp, #152] @ 0x98 │ │ │ │ cmp r3, r9 │ │ │ │ - bne.w 38348 │ │ │ │ + bne.w 3b25a │ │ │ │ ldr r2, [sp, #188] @ 0xbc │ │ │ │ mov r6, sl │ │ │ │ - ldr r3, [sp, #180] @ 0xb4 │ │ │ │ - adds r2, #1 │ │ │ │ - ldr r1, [sp, #184] @ 0xb8 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + ldrd r3, r1, [sp, #180] @ 0xb4 │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #248] @ 0xf8 │ │ │ │ add r3, r1 │ │ │ │ str r3, [sp, #248] @ 0xf8 │ │ │ │ ldr r3, [sp, #148] @ 0x94 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 38318 │ │ │ │ + bne.w 3b224 │ │ │ │ add sp, #212 @ 0xd4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r7, #0 │ │ │ │ - ble.n 384ac │ │ │ │ + ble.n 3b3e0 │ │ │ │ ldr.w r9, [sp, #16] │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ mov r1, r8 │ │ │ │ - movs r6, #0 │ │ │ │ - mov r0, r9 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - str r3, [sp, #72] @ 0x48 │ │ │ │ - adds r6, #1 │ │ │ │ - str r1, [sp, #68] @ 0x44 │ │ │ │ - blx f7d8 │ │ │ │ - ldr r1, [sp, #68] @ 0x44 │ │ │ │ + mov r0, r9 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ + strd r1, r3, [sp, #68] @ 0x44 │ │ │ │ add r9, r4 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ + blx f7d8 │ │ │ │ + ldrd r1, r3, [sp, #68] @ 0x44 │ │ │ │ cmp r7, r6 │ │ │ │ add r1, r5 │ │ │ │ - bne.n 38594 │ │ │ │ - b.n 384ac │ │ │ │ + bne.n 3b4e8 │ │ │ │ + b.n 3b3e0 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 384c8 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - mov r2, r5 │ │ │ │ - str r3, [sp, #16] │ │ │ │ + ble.w 3b3fe │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov.w r9, #0 │ │ │ │ - mov r3, r6 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov r2, r5 │ │ │ │ mov r5, fp │ │ │ │ + str r3, [sp, #16] │ │ │ │ mov r8, r2 │ │ │ │ + mov r3, r6 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r3 │ │ │ │ - add.w r9, r9, #1 │ │ │ │ blx f7d8 │ │ │ │ ldr r2, [sp, #16] │ │ │ │ + add.w r9, r9, #1 │ │ │ │ mov r3, r0 │ │ │ │ cmp r4, r9 │ │ │ │ - add r5, r2 │ │ │ │ add r3, r8 │ │ │ │ - bne.n 385c6 │ │ │ │ - b.n 384c8 │ │ │ │ + add r5, r2 │ │ │ │ + bne.n 3b522 │ │ │ │ + b.n 3b3fe │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 384e0 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + ble.w 3b418 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov r4, r2 │ │ │ │ mov r3, r8 │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov fp, r2 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ mov r1, fp │ │ │ │ mov r0, r3 │ │ │ │ - adds r7, #1 │ │ │ │ blx f7d8 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ + add.w r7, r7, #1 │ │ │ │ mov r3, r0 │ │ │ │ add fp, r6 │ │ │ │ add r3, r5 │ │ │ │ cmp r2, r7 │ │ │ │ - bne.n 385f4 │ │ │ │ + bne.n 3b556 │ │ │ │ mov r2, r4 │ │ │ │ - b.n 384e0 │ │ │ │ + b.n 3b418 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 384fc │ │ │ │ - str r7, [sp, #16] │ │ │ │ - mov.w r9, r3, lsl #2 │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - str r5, [sp, #12] │ │ │ │ + ble.w 3b434 │ │ │ │ + strd r5, r7, [sp, #12] │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov r8, ip │ │ │ │ + ldr r7, [sp, #20] │ │ │ │ + mov.w r9, r3, lsl #2 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r3, sl │ │ │ │ - movs r4, #0 │ │ │ │ mov fp, r2 │ │ │ │ mov r5, ip │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r3 │ │ │ │ mov r2, r7 │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ blx f7d8 │ │ │ │ mov r3, r0 │ │ │ │ + cmp fp, r4 │ │ │ │ add r5, r9 │ │ │ │ add r3, r6 │ │ │ │ - cmp fp, r4 │ │ │ │ - bne.n 3862c │ │ │ │ - ldr r5, [sp, #12] │ │ │ │ + bne.n 3b594 │ │ │ │ + ldrd r5, r7, [sp, #12] │ │ │ │ mov ip, r8 │ │ │ │ - ldr r7, [sp, #16] │ │ │ │ - b.n 384fc │ │ │ │ + b.n 3b434 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 38518 │ │ │ │ - str.w sl, [sp, #12] │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - ldr.w sl, [sp, #20] │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + ble.w 3b452 │ │ │ │ + strd sl, r0, [sp, #12] │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov r7, fp │ │ │ │ + ldr.w sl, [sp, #20] │ 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str r1, [sp, #24] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r3 │ │ │ │ mov r2, sl │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ blx f7d8 │ │ │ │ mov r3, r0 │ │ │ │ + cmp r8, r4 │ │ │ │ add r7, r6 │ │ │ │ add r3, r5 │ │ │ │ - cmp r8, r4 │ │ │ │ - bne.n 386a6 │ │ │ │ + bne.n 3b61c │ │ │ │ ldrd ip, r8, [sp, #12] │ │ │ │ mov lr, fp │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ mov r7, r9 │ │ │ │ - b.n 38536 │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ + b.n 3b470 │ │ │ │ cmp r0, #0 │ │ │ │ - ble.w 38550 │ │ │ │ + ble.w 3b48a │ │ │ │ ldr.w r8, [sp, #20] │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - strd r9, ip, [sp, #12] │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - str r7, [sp, #24] │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov r3, ip │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + mov.w r4, #0 │ │ │ │ + strd r9, ip, [sp, #12] │ │ │ │ mov r9, r0 │ │ │ │ + str r7, [sp, #24] │ │ │ │ mov r7, fp │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r3 │ │ │ │ mov r2, r8 │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ blx f7d8 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0x40 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldr r1, [r3, #80] @ 0x50 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd fp, r0, [r0, #72] @ 0x48 │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 387b6 │ │ │ │ - subs r2, #1 │ │ │ │ - add.w r6, r3, #84 @ 0x54 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + beq.n 3b768 │ │ │ │ cmp.w fp, #0 │ │ │ │ - ble.n 387b0 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + add.w r6, r3, #84 @ 0x54 │ │ │ │ + ble.n 3b750 │ │ │ │ mov.w r9, r0, lsl #2 │ │ │ │ - mov.w r8, r1, lsl #2 │ │ │ │ mov.w sl, #0 │ │ │ │ str r2, [sp, #12] │ │ │ │ - mov r3, r4 │ │ │ │ - str r5, [sp, #0] │ │ │ │ + mov.w r8, r1, lsl #2 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ + mov r3, r4 │ │ │ │ mov r2, r6 │ │ │ │ mov r0, r7 │ │ │ │ add.w sl, sl, #1 │ │ │ │ - bl 382e0 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + bl 3b1d4 │ │ │ │ + cmp fp, sl │ │ │ │ add r4, r9 │ │ │ │ add r5, r8 │ │ │ │ - cmp fp, sl │ │ │ │ - bne.n 38796 │ │ │ │ + bne.n 3b736 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp.w fp, #0 │ │ │ │ - ble.n 387b0 │ │ │ │ + ble.n 3b750 │ │ │ │ mov.w r9, r0, lsl #2 │ │ │ │ + mov.w r6, #0 │ │ │ │ mov.w r8, r1, lsl #2 │ │ │ │ - movs r6, #0 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r5 │ │ │ │ mov r2, r7 │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ blx f7d8 │ │ │ │ + cmp fp, r6 │ │ │ │ add r4, r9 │ │ │ │ add r5, r8 │ │ │ │ - cmp fp, r6 │ │ │ │ - bne.n 387c6 │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r1 │ │ │ │ + bne.n 3b77a │ │ │ │ + b.n 3b750 │ │ │ │ + nop │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + cmp r1, #2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ - sub sp, #84 @ 0x54 │ │ │ │ - ldr r1, [r0, #0] │ │ │ │ + strd r7, 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add.w r9, r9, r3, lsl #2 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ + ldrd r0, r3, [r8, #24] │ │ │ │ cmp r6, r0 │ │ │ │ - blt.w 38854 │ │ │ │ + add.w r9, r9, r3, lsl #2 │ │ │ │ + blt.w 3b81a │ │ │ │ mov lr, sl │ │ │ │ - ldr.w r9, [sp, #76] @ 0x4c │ │ │ │ - ldr.w sl, [sp, #72] @ 0x48 │ │ │ │ + ldrd sl, r9, [sp, #72] @ 0x48 │ │ │ │ mov fp, r8 │ │ │ │ - ldr.w r3, [fp, #16] │ │ │ │ add.w sl, sl, #1 │ │ │ │ - ldr.w r2, [fp, #12] │ │ │ │ - add.w r9, r9, r3, lsl #2 │ │ │ │ + ldrd r2, r3, [fp, #12] │ │ │ │ cmp sl, r2 │ │ │ │ - blt.w 38836 │ │ │ │ - ldr r7, [sp, #64] @ 0x40 │ │ │ │ + add.w r9, r9, r3, lsl #2 │ │ │ │ + blt.w 3b7fa │ │ │ │ + ldrd r7, r6, [sp, #64] @ 0x40 │ │ │ │ mov r8, fp │ │ │ │ - ldr r6, [sp, #68] @ 0x44 │ │ │ │ - ldr.w r3, [r8, #4] │ │ │ │ - adds r7, #1 │ │ │ │ - ldr.w r1, [r8] │ │ │ │ - add.w r6, r6, r3, lsl #2 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + ldrd r1, r3, [r8] │ │ │ │ cmp r7, r1 │ │ │ │ - blt.w 38816 │ │ │ │ + add.w r6, r6, r3, lsl #2 │ │ │ │ + blt.w 3b7da │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - str r7, [sp, #0] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r9 │ │ │ │ - adds r6, #1 │ │ │ │ + str r7, [sp, #0] │ │ │ │ + add.w r6, r6, #1 │ │ │ │ ldrd r2, r3, [r8, #88] @ 0x58 │ │ │ │ blx sl │ │ │ │ - ldr.w r3, [r8, #76] @ 0x4c │ │ │ │ - ldr.w r4, [r8, #72] @ 0x48 │ │ │ │ - add.w r9, r9, r3, lsl #2 │ │ │ │ + ldrd r4, r3, [r8, #72] @ 0x48 │ │ │ │ cmp r6, r4 │ │ │ │ - bge.n 38962 │ │ │ │ + add.w r9, r9, r3, lsl #2 │ │ │ │ + bge.n 3b932 │ │ │ │ ldr.w r1, [r8, #84] @ 0x54 │ │ │ │ - b.n 38a0e │ │ │ │ + b.n 3b9dc │ │ │ │ ldr.w r4, [r8, #88] @ 0x58 │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ cmp r3, r1 │ │ │ │ add.w r0, r0, r4, lsl #2 │ │ │ │ - bgt.w 388f8 │ │ │ │ - b.n 3894e │ │ │ │ + bgt.w 3b8ca │ │ │ │ + b.n 3b920 │ │ │ │ mov r5, r9 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ str.w lr, [sp, #20] │ │ │ │ - str r7, [sp, #0] │ │ │ │ mov r0, r5 │ │ │ │ - adds r4, #1 │ │ │ │ + str r7, [sp, #0] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ ldrd r2, r3, [r8, #100] @ 0x64 │ │ │ │ blx sl │ │ │ │ ldr.w r3, [r8, #88] @ 0x58 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr.w r3, [r8, #84] @ 0x54 │ │ │ │ cmp r4, r3 │ │ │ │ - bge.n 38a6c │ │ │ │ + bge.n 3ba3e │ │ │ │ ldr.w r1, [r8, #96] @ 0x60 │ │ │ │ - b.n 38a4a │ │ │ │ + b.n 3ba1a │ │ │ │ ldr.w lr, [sp, #20] │ │ │ │ - b.n 3894e │ │ │ │ + b.n 3b920 │ │ │ │ ldr.w r2, [r8, #76] @ 0x4c │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp r4, r6 │ │ │ │ add.w r9, r9, r2, lsl #2 │ │ │ │ - bgt.w 388e0 │ │ │ │ - b.n 38960 │ │ │ │ + bgt.w 3b8b0 │ │ │ │ + b.n 3b930 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ - adds r5, #1 │ │ │ │ - ldr.w r3, [r8, #64] @ 0x40 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ cmp r2, r5 │ │ │ │ + ldr.w r3, [r8, #64] @ 0x40 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ str r3, [sp, #8] │ │ │ │ - bgt.w 388be │ │ │ │ - b.n 38978 │ │ │ │ + bgt.w 3b88c │ │ │ │ + b.n 3b946 │ │ │ │ ldr r5, [sp, #32] │ │ │ │ - movs r4, #0 │ │ │ │ - str r7, [sp, #0] │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r0, r5 │ │ │ │ - adds r4, #1 │ │ │ │ + str r7, [sp, #0] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ ldrd r2, r3, [r8, #76] @ 0x4c │ │ │ │ blx sl │ │ │ │ - ldr.w r3, [r8, #64] @ 0x40 │ │ │ │ - ldr.w r2, [r8, #60] @ 0x3c │ │ │ │ - add.w r5, r5, r3, lsl #2 │ │ │ │ + ldrd r2, r3, [r8, #60] @ 0x3c │ │ │ │ cmp r4, r2 │ │ │ │ - bge.w 3897c │ │ │ │ + add.w r5, r5, r3, lsl #2 │ │ │ │ + bge.w 3b94a │ │ │ │ ldr.w r1, [r8, #72] @ 0x48 │ │ │ │ - b.n 38a9e │ │ │ │ + b.n 3ba76 │ │ │ │ ldr r1, [sp, #32] │ │ │ │ add.w r9, r9, #1 │ │ │ │ - ldr.w r3, [r8, #52] @ 0x34 │ │ │ │ cmp r5, r9 │ │ │ │ + ldr.w r3, [r8, #52] @ 0x34 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ str r3, [sp, #32] │ │ │ │ - bgt.w 388a0 │ │ │ │ - b.n 38994 │ │ │ │ + bgt.w 3b86c │ │ │ │ + b.n 3b95e │ │ │ │ ldr r7, [sp, #36] @ 0x24 │ │ │ │ mov r5, r9 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r9, ip │ │ │ │ - str r5, [sp, #0] │ │ │ │ mov r0, r7 │ │ │ │ - adds r4, #1 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ ldrd r2, r3, [r8, #64] @ 0x40 │ │ │ │ blx sl │ │ │ │ ldr.w r3, [r8, #52] @ 0x34 │ │ │ │ add.w r7, r7, r3, lsl #2 │ │ │ │ ldr.w r3, [r8, #48] @ 0x30 │ │ │ │ cmp r4, r3 │ │ │ │ - bge.n 38b04 │ │ │ │ + bge.n 3bade │ │ │ │ ldr.w r1, [r8, #60] @ 0x3c │ │ │ │ - b.n 38ae2 │ │ │ │ + b.n 3baba │ │ │ │ mov ip, r9 │ │ │ │ mov r9, r5 │ │ │ │ mov r5, r3 │ │ │ │ - b.n 3899a │ │ │ │ + b.n 3b964 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ - adds r6, #1 │ │ │ │ - ldr.w r3, [r8, #40] @ 0x28 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp r2, r6 │ │ │ │ + ldr.w r3, [r8, #40] @ 0x28 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ - bgt.w 3887c │ │ │ │ - b.n 389b2 │ │ │ │ + bgt.w 3b846 │ │ │ │ + b.n 3b97a │ │ │ │ ldr r7, [sp, #48] @ 0x30 │ │ │ │ mov r5, r9 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov fp, r6 │ │ │ │ - str r7, [sp, #0] │ │ │ │ - mov r0, r5 │ │ │ │ ldr r6, [sp, #44] @ 0x2c │ │ │ │ - adds r4, #1 │ │ │ │ + mov r0, r5 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r7, [sp, #0] │ │ │ │ ldrd r2, r3, [r8, #52] @ 0x34 │ │ │ │ blx r6 │ │ │ │ - ldr.w r3, [r8, #40] @ 0x28 │ │ │ │ - ldr.w r2, [r8, #36] @ 0x24 │ │ │ │ - add.w r5, r5, r3, lsl #2 │ │ │ │ + ldrd r2, r3, [r8, #36] @ 0x24 │ │ │ │ cmp r4, r2 │ │ │ │ - bge.n 38b4e │ │ │ │ + add.w r5, r5, r3, lsl #2 │ │ │ │ + bge.n 3bb2a │ │ │ │ ldr.w r1, [r8, #48] @ 0x30 │ │ │ │ - b.n 38b2a │ │ │ │ + b.n 3bb08 │ │ │ │ mov r6, fp │ │ │ │ - b.n 389b8 │ │ │ │ + b.n 3b980 │ │ │ │ ldr.w r3, [r8, #28] │ │ │ │ - adds r6, #1 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ cmp r0, r6 │ │ │ │ add.w r9, r9, r3, lsl #2 │ │ │ │ - bgt.w 38854 │ │ │ │ - b.n 389cc │ │ │ │ + bgt.w 3b81a │ │ │ │ + b.n 3b992 │ │ │ │ ldr.w r8, [sp, #44] @ 0x2c │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r6, r9 │ │ │ │ mov r5, lr │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ mov r0, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - adds r4, #1 │ │ │ │ ldrd r2, r3, [fp, #40] @ 0x28 │ │ │ │ blx r8 │ │ │ │ ldr.w r3, [fp, #28] │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #24] │ │ │ │ cmp r4, r3 │ │ │ │ - bge.n 38b92 │ │ │ │ + bge.n 3bb74 │ │ │ │ ldr.w r1, [fp, #36] @ 0x24 │ │ │ │ - b.n 38b6e │ │ │ │ + b.n 3bb4e │ │ │ │ mov lr, r5 │ │ │ │ mov r0, r3 │ │ │ │ - b.n 389d8 │ │ │ │ + b.n 3b99a │ │ │ │ ldr.w r3, [fp, #16] │ │ │ │ add.w sl, sl, #1 │ │ │ │ cmp r2, sl │ │ │ │ add.w r9, r9, r3, lsl #2 │ │ │ │ - bgt.w 38836 │ │ │ │ - b.n 389ee │ │ │ │ + bgt.w 3b7fa │ │ │ │ + b.n 3b9ac │ │ │ │ vldr s15, [sp, #44] @ 0x2c │ │ │ │ + mov r0, r6 │ │ │ │ str r2, [sp, #120] @ 0x78 │ │ │ │ + ldrd r2, r3, [r8, #4] │ │ │ │ vmov ip, s15 │ │ │ │ - ldrd r2, r3, [r0, #4] │ │ │ │ - mov r0, r6 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ mov r5, r6 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r9, lr │ │ │ │ mov sl, r6 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + ldrd r6, r3, [sp, #44] @ 0x2c │ │ │ │ mov r0, r5 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - adds r4, #1 │ │ │ │ - ldr r6, [sp, #44] @ 0x2c │ │ │ │ ldrd r2, r3, [r8, #28] │ │ │ │ blx r6 │ │ │ │ - ldr.w r3, [r8, #16] │ │ │ │ - ldr.w r2, [r8, #12] │ │ │ │ - add.w r5, r5, r3, lsl #2 │ │ │ │ + ldrd r2, r3, [r8, #12] │ │ │ │ cmp r4, r2 │ │ │ │ - bge.n 38c04 │ │ │ │ + add.w r5, r5, r3, lsl #2 │ │ │ │ + bge.n 3bbfa │ │ │ │ ldr.w r1, [r8, #24] │ │ │ │ - b.n 38bcc │ │ │ │ + b.n 3bbc2 │ │ │ │ ldr.w r3, [r8, #4] │ │ │ │ - adds r7, #1 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ cmp r1, r7 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ - bgt.w 38816 │ │ │ │ - b.n 38a08 │ │ │ │ + bgt.w 3b7da │ │ │ │ + b.n 3b9c4 │ │ │ │ mov lr, r9 │ │ │ │ mov r6, sl │ │ │ │ - b.n 389f4 │ │ │ │ - movs r4, #0 │ │ │ │ + b.n 3b9b2 │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r1, r2 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + ldrd r5, r3, [sp, #44] @ 0x2c │ │ │ │ mov r0, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - adds r4, #1 │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ ldrd r2, r3, [r8, #16] │ │ │ │ blx r5 │ │ │ │ ldr.w r3, [r8, #4] │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr.w r3, [r8] │ │ │ │ cmp r4, r3 │ │ │ │ - bge.w 38a08 │ │ │ │ + bge.w 3b9c4 │ │ │ │ ldr.w r1, [r8, #12] │ │ │ │ - b.n 38c0e │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + b.n 3bc06 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #92] @ (38c9c ) │ │ │ │ + mov r4, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r8, r7, [r0, #64] @ 0x40 │ │ │ │ - add r3, pc │ │ │ │ - ldr r1, [r0, #72] @ 0x48 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ - mov r4, r0 │ │ │ │ + ldr r3, [pc, #100] @ (3bcb0 ) │ │ │ │ + ldr r1, [r0, #72] @ 0x48 │ │ │ │ cmp r7, #2 │ │ │ │ - beq.n 38c86 │ │ │ │ + add r3, pc │ │ │ │ + beq.n 3bc9e │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 38c80 │ │ │ │ - ldr r2, [pc, #72] @ (38ca0 ) │ │ │ │ + ble.n 3bc8a │ │ │ │ + ldr r2, [pc, #88] @ (3bcb4 ) │ │ │ │ add.w sl, r0, #84 @ 0x54 │ │ │ │ - subs r7, #1 │ │ │ │ - movs r6, #0 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr.w r9, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ mov r2, r8 │ │ │ │ + str.w r9, [sp] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, sl │ │ │ │ - str.w r9, [sp] │ │ │ │ - adds r6, #1 │ │ │ │ - bl 387e0 │ │ │ │ + bl 3b794 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r6, r6, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r6, r3 │ │ │ │ - blt.n 38c62 │ │ │ │ + blt.n 3bc6a │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - str.w r8, [sp] │ │ │ │ - ldrd r2, r3, [r0, #76] @ 0x4c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ mov r0, r5 │ │ │ │ + str.w r8, [sp] │ │ │ │ + ldrd r2, r3, [r4, #76] @ 0x4c │ │ │ │ blx fcc0 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 3bc8a │ │ │ │ nop │ │ │ │ - ldrsh r0, [r6, r5] │ │ │ │ + ldmia r7!, {r2, r5, r6} │ │ │ │ movs r4, r1 │ │ │ │ lsls r4, r2, #16 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #92] @ (38d08 ) │ │ │ │ + mov r4, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r8, r7, [r0, #64] @ 0x40 │ │ │ │ - add r3, pc │ │ │ │ - ldr r1, [r0, #72] @ 0x48 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ - mov r4, r0 │ │ │ │ + ldr r3, [pc, #100] @ (3bd38 ) │ │ │ │ + ldr r1, [r0, #72] @ 0x48 │ │ │ │ cmp r7, #2 │ │ │ │ - beq.n 38cf2 │ │ │ │ + add r3, pc │ │ │ │ + beq.n 3bd26 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 38cec │ │ │ │ - ldr r2, [pc, #72] @ (38d0c ) │ │ │ │ + ble.n 3bd12 │ │ │ │ + ldr r2, [pc, #88] @ (3bd3c ) │ │ │ │ add.w sl, r0, #84 @ 0x54 │ │ │ │ - subs r7, #1 │ │ │ │ - movs r6, #0 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr.w r9, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ mov r2, r8 │ │ │ │ + str.w r9, [sp] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, sl │ │ │ │ - str.w r9, [sp] │ │ │ │ - adds r6, #1 │ │ │ │ - bl 387e0 │ │ │ │ + bl 3b794 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r6, r6, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r6, r3 │ │ │ │ - blt.n 38cce │ │ │ │ + blt.n 3bcf2 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - str.w r8, [sp] │ │ │ │ - ldrd r2, r3, [r0, #76] @ 0x4c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ mov r0, r5 │ │ │ │ + str.w r8, [sp] │ │ │ │ + ldrd r2, r3, [r4, #76] @ 0x4c │ │ │ │ blx f698 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 3bd12 │ │ │ │ nop │ │ │ │ - ldrsh r4, [r0, r4] │ │ │ │ + ldmia r6, {r2, r3, r4, r6, r7} │ │ │ │ movs r4, r1 │ │ │ │ lsls r0, r6, #15 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #92] @ (38d74 ) │ │ │ │ + mov r4, r0 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r8, r7, [r0, #64] @ 0x40 │ │ │ │ - add r3, pc │ │ │ │ - ldr r1, [r0, #72] @ 0x48 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ - mov r4, r0 │ │ │ │ + ldr r3, [pc, #100] @ (3bdc0 ) │ │ │ │ + ldr r1, [r0, #72] @ 0x48 │ │ │ │ cmp r7, #2 │ │ │ │ - beq.n 38d5e │ │ │ │ + add r3, pc │ │ │ │ + beq.n 3bdae │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 38d58 │ │ │ │ - ldr r2, [pc, #72] @ (38d78 ) │ │ │ │ + ble.n 3bd9a │ │ │ │ + ldr r2, [pc, #88] @ (3bdc4 ) │ │ │ │ add.w sl, r0, #84 @ 0x54 │ │ │ │ - subs r7, #1 │ │ │ │ - movs r6, #0 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r6, #0 │ │ │ │ ldr.w r9, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ mov r2, r8 │ │ │ │ + str.w r9, [sp] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, sl │ │ │ │ - str.w r9, [sp] │ │ │ │ - adds r6, #1 │ │ │ │ - bl 387e0 │ │ │ │ + bl 3b794 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r6, r6, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r6, r3 │ │ │ │ - blt.n 38d3a │ │ │ │ + blt.n 3bd7a │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - str.w r8, [sp] │ │ │ │ - ldrd r2, r3, [r0, #76] @ 0x4c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ mov r0, r5 │ │ │ │ + str.w r8, [sp] │ │ │ │ + ldrd r2, r3, [r4, #76] @ 0x4c │ │ │ │ blx fc68 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 3bd9a │ │ │ │ nop │ │ │ │ - ldrsh r0, [r3, r2] │ │ │ │ + ldmia r6, {r2, r4, r6} │ │ │ │ movs r4, r1 │ │ │ │ lsls r4, r1, #16 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ cmp r1, #2 │ │ │ │ - mov fp, r0 │ │ │ │ - sub sp, #132 @ 0x84 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ - str r2, [sp, #80] @ 0x50 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #132 @ 0x84 │ │ │ │ + mov fp, r0 │ │ │ │ ldrd r4, sl, [sp, #168] @ 0xa8 │ │ │ │ str r1, [sp, #28] │ │ │ │ + str r2, [sp, #80] @ 0x50 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - beq.w 3916a │ │ │ │ + beq.w 3c1f2 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 39002 │ │ │ │ + ble.w 3c078 │ │ │ │ + add.w r3, r0, #108 @ 0x6c │ │ │ │ mov.w r8, #0 │ │ │ │ mov r6, r5 │ │ │ │ - add.w r3, r0, #108 @ 0x6c │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r1, [fp, #12] │ │ │ │ cmp r3, #3 │ │ │ │ - beq.w 3913c │ │ │ │ + beq.w 3c1c4 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.w 38fe8 │ │ │ │ - movs r7, #0 │ │ │ │ + ble.w 3c05e │ │ │ │ + mov.w r7, #0 │ │ │ │ mov r5, r6 │ │ │ │ + str r4, [sp, #96] @ 0x60 │ │ │ │ mov r9, fp │ │ │ │ - str r6, [sp, #116] @ 0x74 │ │ │ │ mov fp, sl │ │ │ │ + strd r8, r6, [sp, #112] @ 0x70 │ │ │ │ mov r6, r7 │ │ │ │ - str r4, [sp, #96] @ 0x60 │ │ │ │ - str.w r8, [sp, #112] @ 0x70 │ │ │ │ str r4, [sp, #168] @ 0xa8 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r2, [r9, #24] │ │ │ │ cmp r3, #4 │ │ │ │ - beq.w 39110 │ │ │ │ + beq.w 3c198 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 38fbe │ │ │ │ - movs r3, #0 │ │ │ │ + ble.w 3c032 │ │ │ │ ldr.w r8, [sp, #96] @ 0x60 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov sl, fp │ │ │ │ mov r7, r5 │ │ │ │ mov fp, r9 │ │ │ │ - mov r9, r3 │ │ │ │ strd r6, r5, [sp, #120] @ 0x78 │ │ │ │ + mov r9, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r1, [fp, #36] @ 0x24 │ │ │ │ cmp r3, #5 │ │ │ │ - beq.w 390e2 │ │ │ │ + beq.w 3c16a │ │ │ │ cmp r1, #0 │ │ │ │ - ble.w 38f98 │ │ │ │ + ble.w 3c00c │ │ │ │ mov r6, r8 │ │ │ │ mov r4, r7 │ │ │ │ - movs r5, #0 │ │ │ │ strd r9, r7, [sp, #100] @ 0x64 │ │ │ │ + mov.w r5, #0 │ │ │ │ str.w r8, [sp, #108] @ 0x6c │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r2, [fp, #48] @ 0x30 │ │ │ │ cmp r3, #6 │ │ │ │ - beq.w 390b6 │ │ │ │ + beq.w 3c13e │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 38f74 │ │ │ │ + ble.w 3bfe6 │ │ │ │ ldr.w r9, [sp, #80] @ 0x50 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov r8, r4 │ │ │ │ strd r5, r4, [sp, #84] @ 0x54 │ │ │ │ mov r5, r6 │ │ │ │ - movs r7, #0 │ │ │ │ - str r6, [sp, #92] @ 0x5c │ │ │ │ str r7, [sp, #64] @ 0x40 │ │ │ │ + str r6, [sp, #92] @ 0x5c │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r1, [fp, #60] @ 0x3c │ │ │ │ cmp r3, #7 │ │ │ │ - beq.w 39088 │ │ │ │ + beq.w 3c110 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.w 38f4e │ │ │ │ - movs r4, #0 │ │ │ │ + ble.w 3bfbe │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r6, r5 │ │ │ │ strd r8, r5, [sp, #72] @ 0x48 │ │ │ │ mov r7, r9 │ │ │ │ mov r5, r4 │ │ │ │ mov r4, sl │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r2, [fp, #72] @ 0x48 │ │ │ │ cmp r3, #8 │ │ │ │ - beq.w 3905e │ │ │ │ + beq.w 3c0e6 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 38f2c │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + ble.n 3bf9a │ │ │ │ + mov.w r3, #0 │ │ │ │ strd r8, r6, [sp, #32] │ │ │ │ + strd r5, r8, [sp, #48] @ 0x30 │ │ │ │ str r6, [sp, #56] @ 0x38 │ │ │ │ mov r6, r4 │ │ │ │ - subs r3, #9 │ │ │ │ - strd r5, r8, [sp, #48] @ 0x30 │ │ │ │ + str r3, [sp, #68] @ 0x44 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + sub.w r3, r3, #9 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r5, [fp, #84] @ 0x54 │ │ │ │ cmp r3, #9 │ │ │ │ - beq.w 39032 │ │ │ │ + beq.w 3c0ba │ │ │ │ cmp r5, #0 │ │ │ │ - ble.n 38efe │ │ │ │ + ble.n 3bf6a │ │ │ │ ldrd sl, r4, [sp, #32] │ │ │ │ mov.w r9, #0 │ │ │ │ mov r8, r4 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr.w r2, [fp, #96] @ 0x60 │ │ │ │ cmp r3, #10 │ │ │ │ - beq.w 39008 │ │ │ │ + beq.w 3c090 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 38ee2 │ │ │ │ + ble.n 3bf4e │ │ │ │ mov r4, r8 │ │ │ │ + mov.w r5, #0 │ │ │ │ str.w r8, [sp, #60] @ 0x3c │ │ │ │ - movs r5, #0 │ │ │ │ mov r8, sl │ │ │ │ + ldrd r1, r0, [sp, #40] @ 0x28 │ │ │ │ mov r3, r8 │ │ │ │ mov r2, r7 │ │ │ │ strd r4, r6, [sp] │ │ │ │ - adds r5, #1 │ │ │ │ - ldrd r1, r0, [sp, #40] @ 0x28 │ │ │ │ - bl 38d7c │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + bl 3bdc8 │ │ │ │ ldr.w r2, [fp, #100] @ 0x64 │ │ │ │ add.w r8, r8, r2, lsl #2 │ │ │ │ ldr.w r2, [fp, #104] @ 0x68 │ │ │ │ add.w r4, r4, r2, lsl #2 │ │ │ │ ldr.w r2, [fp, #96] @ 0x60 │ │ │ │ cmp r5, r2 │ │ │ │ - blt.n 38eb0 │ │ │ │ + blt.n 3bf1a │ │ │ │ ldr.w r8, [sp, #60] @ 0x3c │ │ │ │ ldr.w r5, [fp, #84] @ 0x54 │ │ │ │ - ldr.w r3, [fp, #88] @ 0x58 │ │ │ │ add.w r9, r9, #1 │ │ │ │ + ldr.w r3, [fp, #88] @ 0x58 │ │ │ │ cmp r9, r5 │ │ │ │ add.w sl, sl, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #92] @ 0x5c │ │ │ │ add.w r8, r8, r3, lsl #2 │ │ │ │ - blt.n 38e96 │ │ │ │ + blt.n 3befe │ │ │ │ ldr.w r2, [fp, #72] @ 0x48 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ ldr r1, [sp, #68] @ 0x44 │ │ │ │ add.w r3, r0, r3, lsl #2 │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r3, [sp, #32] │ │ │ │ - adds r1, #1 │ │ │ │ - ldr.w r3, [fp, #80] @ 0x50 │ │ │ │ cmp r1, r2 │ │ │ │ + ldr.w r3, [fp, #80] @ 0x50 │ │ │ │ str r1, [sp, #68] @ 0x44 │ │ │ │ add.w r3, r0, r3, lsl #2 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ - blt.n 38e7c │ │ │ │ - mov r4, r6 │ │ │ │ - ldr.w r1, [fp, #60] @ 0x3c │ │ │ │ + blt.n 3bee4 │ │ │ │ ldrd r5, r8, [sp, #48] @ 0x30 │ │ │ │ + mov r4, r6 │ │ │ │ ldr r6, [sp, #56] @ 0x38 │ │ │ │ + ldr.w r1, [fp, #60] @ 0x3c │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr.w r3, [fp, #64] @ 0x40 │ │ │ │ - adds r5, #1 │ │ │ │ cmp r5, r1 │ │ │ │ add.w r8, r8, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #68] @ 0x44 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ - blt.n 38e56 │ │ │ │ - ldrd r8, r5, [sp, #72] @ 0x48 │ │ │ │ - mov r9, r7 │ │ │ │ + blt.n 3beba │ │ │ │ ldr.w r2, [fp, #48] @ 0x30 │ │ │ │ + mov r9, r7 │ │ │ │ mov sl, r4 │ │ │ │ + ldrd r8, r5, [sp, #72] @ 0x48 │ │ │ │ ldr.w r3, [fp, #52] @ 0x34 │ │ │ │ ldr r1, [sp, #64] @ 0x40 │ │ │ │ add.w r8, r8, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #56] @ 0x38 │ │ │ │ - adds r1, #1 │ │ │ │ - str r1, [sp, #64] @ 0x40 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ cmp r1, r2 │ │ │ │ + str r1, [sp, #64] @ 0x40 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ - blt.w 38e36 │ │ │ │ + blt.w 3be98 │ │ │ │ + ldr.w r1, [fp, #36] @ 0x24 │ │ │ │ ldrd r5, r4, [sp, #84] @ 0x54 │ │ │ │ ldr r6, [sp, #92] @ 0x5c │ │ │ │ - ldr.w r1, [fp, #36] @ 0x24 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ ldr.w r3, [fp, #40] @ 0x28 │ │ │ │ - adds r5, #1 │ │ │ │ cmp r5, r1 │ │ │ │ add.w r4, r4, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #44] @ 0x2c │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ - blt.w 38e12 │ │ │ │ + blt.w 3be72 │ │ │ │ + ldr.w r2, [fp, #24] │ │ │ │ ldrd r9, r7, [sp, #100] @ 0x64 │ │ │ │ ldr.w r8, [sp, #108] @ 0x6c │ │ │ │ - ldr.w r2, [fp, #24] │ │ │ │ - ldr.w r3, [fp, #28] │ │ │ │ add.w r9, r9, #1 │ │ │ │ + ldr.w r3, [fp, #28] │ │ │ │ cmp r9, r2 │ │ │ │ add.w r7, r7, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #32] │ │ │ │ add.w r8, r8, r3, lsl #2 │ │ │ │ - blt.w 38df2 │ │ │ │ + blt.w 3be50 │ │ │ │ mov r9, fp │ │ │ │ - mov fp, sl │ │ │ │ ldrd r6, r5, [sp, #120] @ 0x78 │ │ │ │ + mov fp, sl │ │ │ │ ldr.w r1, [r9, #12] │ │ │ │ + add.w r6, r6, #1 │ │ │ │ ldr.w r3, [r9, #16] │ │ │ │ - adds r6, #1 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ cmp r6, r1 │ │ │ │ + ldr r2, [sp, #96] @ 0x60 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr.w r3, [r9, #20] │ │ │ │ add.w r3, r2, r3, lsl #2 │ │ │ │ str r3, [sp, #96] @ 0x60 │ │ │ │ - blt.w 38dce │ │ │ │ - ldrd r8, r6, [sp, #112] @ 0x70 │ │ │ │ + blt.w 3be2a │ │ │ │ + ldr.w r2, [r9] │ │ │ │ mov sl, fp │ │ │ │ - ldr r4, [sp, #168] @ 0xa8 │ │ │ │ mov fp, r9 │ │ │ │ - ldr.w r2, [r9] │ │ │ │ - ldr.w r3, [fp, #4] │ │ │ │ + ldrd r8, r6, [sp, #112] @ 0x70 │ │ │ │ + ldr r4, [sp, #168] @ 0xa8 │ │ │ │ add.w r8, r8, #1 │ │ │ │ + ldr.w r3, [fp, #4] │ │ │ │ cmp r8, r2 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr.w r3, [fp, #8] │ │ │ │ add.w r4, r4, r3, lsl #2 │ │ │ │ - b.w ec3a0 │ │ │ │ + blt.w 3be04 │ │ │ │ add sp, #132 @ 0x84 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ str r7, [sp, #16] │ │ │ │ mov r1, r8 │ │ │ │ mov r0, sl │ │ │ │ ldr.w r3, [fp, #116] @ 0x74 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #112] @ 0x70 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #108] @ 0x6c │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #104] @ 0x68 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #100] @ 0x64 │ │ │ │ blx r6 │ │ │ │ ldr.w r5, [fp, #84] @ 0x54 │ │ │ │ - b.n 38ee2 │ │ │ │ + b.n 3bf4e │ │ │ │ str r7, [sp, #16] │ │ │ │ mov r2, r5 │ │ │ │ - ldrd r0, r1, [sp, #32] │ │ │ │ ldr.w r3, [fp, #104] @ 0x68 │ │ │ │ + ldrd r0, r1, [sp, #32] │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #100] @ 0x64 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #96] @ 0x60 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #92] @ 0x5c │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #88] @ 0x58 │ │ │ │ blx r6 │ │ │ │ ldr.w r2, [fp, #72] @ 0x48 │ │ │ │ - b.n 38efe │ │ │ │ + b.n 3bf6a │ │ │ │ str r7, [sp, #16] │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r8 │ │ │ │ ldr.w r3, [fp, #92] @ 0x5c │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #88] @ 0x58 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #84] @ 0x54 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #80] @ 0x50 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ blx r4 │ │ │ │ ldr.w r1, [fp, #60] @ 0x3c │ │ │ │ - b.n 38f2c │ │ │ │ + b.n 3bf9a │ │ │ │ str.w r9, [sp, #16] │ │ │ │ mov r2, r1 │ │ │ │ mov r0, r8 │ │ │ │ - mov r1, r5 │ │ │ │ ldr.w r3, [fp, #80] @ 0x50 │ │ │ │ + mov r1, r5 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #72] @ 0x48 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #68] @ 0x44 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #64] @ 0x40 │ │ │ │ blx sl │ │ │ │ ldr.w r2, [fp, #48] @ 0x30 │ │ │ │ - b.n 38f4e │ │ │ │ + b.n 3bfbe │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ mov r1, r6 │ │ │ │ - str r3, [sp, #16] │ │ │ │ mov r0, r4 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr.w r3, [fp, #68] @ 0x44 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #64] @ 0x40 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #60] @ 0x3c │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #56] @ 0x38 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #52] @ 0x34 │ │ │ │ blx sl │ │ │ │ ldr.w r1, [fp, #36] @ 0x24 │ │ │ │ - b.n 38f74 │ │ │ │ + b.n 3bfe6 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ mov r2, r1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - mov r1, r8 │ │ │ │ mov r0, r7 │ │ │ │ + mov r1, r8 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr.w r3, [fp, #56] @ 0x38 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #52] @ 0x34 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #48] @ 0x30 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #44] @ 0x2c │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #40] @ 0x28 │ │ │ │ blx sl │ │ │ │ ldr.w r2, [fp, #24] │ │ │ │ - b.n 38f98 │ │ │ │ + b.n 3c00c │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ mov r0, r5 │ │ │ │ - str r3, [sp, #16] │ │ │ │ ldr r1, [sp, #96] @ 0x60 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr.w r3, [r9, #44] @ 0x2c │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [r9, #40] @ 0x28 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [r9, #36] @ 0x24 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [r9, #32] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [r9, #28] │ │ │ │ blx fp │ │ │ │ ldr.w r1, [r9, #12] │ │ │ │ - b.n 38fbe │ │ │ │ + b.n 3c032 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ mov r2, r1 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ + mov r1, r4 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr.w r3, [fp, #32] │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [fp, #28] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr.w r3, [fp, #24] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr.w r3, [fp, #16] │ │ │ │ blx sl │ │ │ │ ldr.w r2, [fp] │ │ │ │ - b.n 38fe8 │ │ │ │ + b.n 3c05e │ │ │ │ + mov r0, r3 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ mov r1, r4 │ │ │ │ str r3, [sp, #16] │ │ │ │ - ldr r3, [r0, #20] │ │ │ │ + ldr.w r3, [fp, #20] │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r3, [r0, #16] │ │ │ │ + ldr.w r3, [fp, #16] │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [r0, #12] │ │ │ │ + ldr.w r3, [fp, #12] │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [r0, #8] │ │ │ │ + ldr.w r3, [fp, #8] │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r0, #4] │ │ │ │ - mov r0, r5 │ │ │ │ + ldr.w r3, [fp, #4] │ │ │ │ blx sl │ │ │ │ - add sp, #132 @ 0x84 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 3c078 │ │ │ │ + nop │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #116] @ (39208 ) │ │ │ │ - ldrd r9, r1, [r0, #64] @ 0x40 │ │ │ │ mov r6, r2 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #144] @ (3c2bc ) │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r9, r1, [r0, #64] @ 0x40 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r2, [r0, #72] @ 0x48 │ │ │ │ + add r3, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - mov r4, r0 │ │ │ │ cmp r1, #2 │ │ │ │ - beq.n 391e4 │ │ │ │ + beq.n 3c29a │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 391de │ │ │ │ - ldr r2, [pc, #96] @ (3920c ) │ │ │ │ + ble.n 3c282 │ │ │ │ + ldr r2, [pc, #116] @ (3c2c0 ) │ │ │ │ add.w fp, r0, #84 @ 0x54 │ │ │ │ add.w r8, r1, #4294967295 @ 0xffffffff │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r7, #0 │ │ │ │ ldr.w sl, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ - strd r6, sl, [sp] │ │ │ │ mov r2, r9 │ │ │ │ + strd r6, sl, [sp] │ │ │ │ mov r1, r8 │ │ │ │ mov r0, fp │ │ │ │ - adds r7, #1 │ │ │ │ - bl 38d7c │ │ │ │ + bl 3bdc8 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r7, r3 │ │ │ │ - blt.n 391ba │ │ │ │ + blt.n 3c25c │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ str.w r9, [sp, #16] │ │ │ │ mov r1, r6 │ │ │ │ - ldr r3, [r0, #92] @ 0x5c │ │ │ │ + mov r0, r5 │ │ │ │ + ldr r3, [r4, #92] @ 0x5c │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r3, [r4, #88] @ 0x58 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [r0, #84] @ 0x54 │ │ │ │ + ldr r3, [r4, #84] @ 0x54 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r0, #76] @ 0x4c │ │ │ │ - mov r0, r5 │ │ │ │ + ldr r3, [r4, #76] @ 0x4c │ │ │ │ blx 10098 │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldrh r2, [r3, r0] │ │ │ │ + b.n 3c282 │ │ │ │ + nop │ │ │ │ + ldmia r1, {r1, r3, r4, r5, r6} │ │ │ │ movs r4, r1 │ │ │ │ lsls r0, r6, #16 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #116] @ (3928c ) │ │ │ │ - ldrd r9, r1, [r0, #64] @ 0x40 │ │ │ │ mov r6, r2 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #144] @ (3c364 ) │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r9, r1, [r0, #64] @ 0x40 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r2, [r0, #72] @ 0x48 │ │ │ │ + add r3, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - mov r4, r0 │ │ │ │ cmp r1, #2 │ │ │ │ - beq.n 39268 │ │ │ │ + beq.n 3c342 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 39262 │ │ │ │ - ldr r2, [pc, #96] @ (39290 ) │ │ │ │ + ble.n 3c32a │ │ │ │ + ldr r2, [pc, #116] @ (3c368 ) │ │ │ │ add.w fp, r0, #84 @ 0x54 │ │ │ │ add.w r8, r1, #4294967295 @ 0xffffffff │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r7, #0 │ │ │ │ ldr.w sl, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ - strd r6, sl, [sp] │ │ │ │ mov r2, r9 │ │ │ │ + strd r6, sl, [sp] │ │ │ │ mov r1, r8 │ │ │ │ mov r0, fp │ │ │ │ - adds r7, #1 │ │ │ │ - bl 38d7c │ │ │ │ + bl 3bdc8 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r7, r3 │ │ │ │ - blt.n 3923e │ │ │ │ + blt.n 3c304 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ str.w r9, [sp, #16] │ │ │ │ mov r1, r6 │ │ │ │ - ldr r3, [r0, #92] @ 0x5c │ │ │ │ + mov r0, r5 │ │ │ │ + ldr r3, [r4, #92] @ 0x5c │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r3, [r4, #88] @ 0x58 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [r0, #84] @ 0x54 │ │ │ │ + ldr r3, [r4, #84] @ 0x54 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r0, #76] @ 0x4c │ │ │ │ - mov r0, r5 │ │ │ │ + ldr r3, [r4, #76] @ 0x4c │ │ │ │ blx f708 │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r6, [r2, r6] │ │ │ │ + b.n 3c32a │ │ │ │ + nop │ │ │ │ + ldmia r0!, {r1, r4, r6, r7} │ │ │ │ movs r4, r1 │ │ │ │ lsls r0, r7, #15 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #116] @ (39310 ) │ │ │ │ - ldrd r9, r1, [r0, #64] @ 0x40 │ │ │ │ mov r6, r2 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #144] @ (3c40c ) │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r9, r1, [r0, #64] @ 0x40 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r2, [r0, #72] @ 0x48 │ │ │ │ + add r3, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - mov r4, r0 │ │ │ │ cmp r1, #2 │ │ │ │ - beq.n 392ec │ │ │ │ + beq.n 3c3ea │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 392e6 │ │ │ │ - ldr r2, [pc, #96] @ (39314 ) │ │ │ │ + ble.n 3c3d2 │ │ │ │ + ldr r2, [pc, #116] @ (3c410 ) │ │ │ │ add.w fp, r0, #84 @ 0x54 │ │ │ │ add.w r8, r1, #4294967295 @ 0xffffffff │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r7, #0 │ │ │ │ ldr.w sl, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ - strd r6, sl, [sp] │ │ │ │ mov r2, r9 │ │ │ │ + strd r6, sl, [sp] │ │ │ │ mov r1, r8 │ │ │ │ mov r0, fp │ │ │ │ - adds r7, #1 │ │ │ │ - bl 38d7c │ │ │ │ + bl 3bdc8 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r7, r3 │ │ │ │ - blt.n 392c2 │ │ │ │ + blt.n 3c3ac │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ str.w r9, [sp, #16] │ │ │ │ mov r1, r6 │ │ │ │ - ldr r3, [r0, #92] @ 0x5c │ │ │ │ + mov r0, r5 │ │ │ │ + ldr r3, [r4, #92] @ 0x5c │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r3, [r4, #88] @ 0x58 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [r0, #84] @ 0x54 │ │ │ │ + ldr r3, [r4, #84] @ 0x54 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r3, [r0, #76] @ 0x4c │ │ │ │ - mov r0, r5 │ │ │ │ + ldr r3, [r4, #76] @ 0x4c │ │ │ │ blx fde8 │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r2, [r2, r4] │ │ │ │ + b.n 3c3d2 │ │ │ │ + nop │ │ │ │ + ldmia r0!, {r1, r3, r5} │ │ │ │ movs r4, r1 │ │ │ │ lsls r0, r4, #16 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldr r3, [pc, #208] @ (3c4e8 ) │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [pc, #176] @ (393d0 ) │ │ │ │ + mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r8, r7, [r0, #64] @ 0x40 │ │ │ │ add r3, pc │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ - mov r6, r2 │ │ │ │ - cbz r7, 39392 │ │ │ │ - mov r4, r0 │ │ │ │ + cmp r7, #0 │ │ │ │ + beq.n 3c4b0 │ │ │ │ cmp r7, #1 │ │ │ │ - beq.n 39378 │ │ │ │ + mov r4, r0 │ │ │ │ + beq.n 3c484 │ │ │ │ cmp r7, #2 │ │ │ │ - beq.n 393a8 │ │ │ │ + beq.n 3c4c4 │ │ │ │ ldr r2, [r0, #72] @ 0x48 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 3938c │ │ │ │ - ldr r2, [pc, #148] @ (393d4 ) │ │ │ │ + ble.n 3c498 │ │ │ │ + ldr r2, [pc, #160] @ (3c4ec ) │ │ │ │ add.w sl, r0, #84 @ 0x54 │ │ │ │ - subs r7, #1 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ mov.w r9, #0 │ │ │ │ ldr.w fp, [r3, r2] │ │ │ │ mov r3, r5 │ │ │ │ - strd r6, fp, [sp] │ │ │ │ mov r2, r8 │ │ │ │ + strd r6, fp, [sp] │ │ │ │ mov r1, r7 │ │ │ │ mov r0, sl │ │ │ │ - add.w r9, r9, #1 │ │ │ │ - bl 38d7c │ │ │ │ + bl 3bdc8 │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ + add.w r9, r9, #1 │ │ │ │ add.w r5, r5, r3, lsl #2 │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ add.w r6, r6, r3, lsl #2 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ cmp r9, r3 │ │ │ │ - blt.n 3934c │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + blt.n 3c45c │ │ │ │ + b.n 3c498 │ │ │ │ str.w r8, [sp, #4] │ │ │ │ - mov r1, r6 │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldrd r2, r3, [r0, #72] @ 0x48 │ │ │ │ + mov r1, r2 │ │ │ │ mov r0, r5 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + ldrd r2, r3, [r4, #72] @ 0x48 │ │ │ │ blx f9cc │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r3, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r2, r8 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ strd r3, r3, [sp] │ │ │ │ blx f9cc │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 3c498 │ │ │ │ str.w r8, [sp, #16] │ │ │ │ - mov r1, r6 │ │ │ │ - ldr r3, [r0, #92] @ 0x5c │ │ │ │ + mov r1, r2 │ │ │ │ + mov r0, r5 │ │ │ │ + ldr r3, [r4, #92] @ 0x5c │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r3, [r0, #88] @ 0x58 │ │ │ │ + ldr r3, [r4, #88] @ 0x58 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r3, [r0, #84] @ 0x54 │ │ │ │ + ldr r3, [r4, #84] @ 0x54 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldrd r2, r3, [r0, #72] @ 0x48 │ │ │ │ - mov r0, r5 │ │ │ │ + ldrd r2, r3, [r4, #72] @ 0x48 │ │ │ │ blx f78c │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 3c498 │ │ │ │ nop │ │ │ │ - ldr r0, [r2, r2] │ │ │ │ + stmia r7!, {r1, r3, r7} │ │ │ │ movs r4, r1 │ │ │ │ lsls r4, r7, #15 │ │ │ │ ... │ │ │ │ │ │ │ │ -000393d8 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +0003c4f0 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + ldr r4, [pc, #60] @ (3c534 ) │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - ldr r4, [pc, #44] @ (3940c ) │ │ │ │ add r4, pc │ │ │ │ add.w r5, r4, #108 @ 0x6c │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r2, r3, [r4] │ │ │ │ - strd r2, r3, [r0, #8] │ │ │ │ - adds r4, #12 │ │ │ │ - ldr.w r3, [r4, #-4] │ │ │ │ - str r3, [r0, #16] │ │ │ │ + mov r1, r0 │ │ │ │ + add.w r4, r4, #12 │ │ │ │ mov r0, r6 │ │ │ │ + strd r2, r3, [r1, #8] │ │ │ │ + ldr.w r3, [r4, #-4] │ │ │ │ + str r3, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ cmp r4, r5 │ │ │ │ - bne.n 393e4 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 3c502 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ nop │ │ │ │ - strex r0, r0, [sl, #44] @ 0x2c │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + ldrsb r4, [r5, r4] │ │ │ │ + movs r4, r1 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ mov r5, r2 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ mov r3, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldrd r1, r2, [r3, #68] @ 0x44 │ │ │ │ sub sp, #8 │ │ │ │ - ldr r2, [r3, #72] @ 0x48 │ │ │ │ - ldr r1, [r3, #68] @ 0x44 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (3944c ) │ │ │ │ + ldr r1, [pc, #12] @ (3c580 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #64] @ 0x40 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - subs r7, #174 @ 0xae │ │ │ │ + uxth r0, r1 │ │ │ │ movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r7, [r1, #4] │ │ │ │ - mov r4, r1 │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #28 │ │ │ │ ldr r2, [r7, #0] │ │ │ │ cmp r2, r1 │ │ │ │ - beq.n 39486 │ │ │ │ + beq.n 3c5ce │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, r1 │ │ │ │ it ne │ │ │ │ cmpne r2, #1 │ │ │ │ - bgt.n 3948e │ │ │ │ - movs r0, #0 │ │ │ │ + bgt.n 3c5ea │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ add r3, sp, #20 │ │ │ │ + mov r6, r0 │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r6, r0 │ │ │ │ mov r3, r7 │ │ │ │ - ldrd r1, r2, [r0, #12] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + ldrd r0, r1, [r0, #8] │ │ │ │ + ldr r2, [r6, #16] │ │ │ │ blx f99c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 39486 │ │ │ │ + beq.n 3c5ce │ │ │ │ ldr r2, [sp, #20] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ cmp r2, r3 │ │ │ │ - bge.n 39486 │ │ │ │ + str r2, [sp, #20] │ │ │ │ + bge.n 3c5ce │ │ │ │ ldr.w r3, [r5, #164] @ 0xa4 │ │ │ │ - ubfx r1, r3, #0, #20 │ │ │ │ lsls r0, r3, #24 │ │ │ │ - bpl.n 394ca │ │ │ │ + ubfx r1, r3, #0, #20 │ │ │ │ + bpl.n 3c62a │ │ │ │ ldrd r0, r3, [r6, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 39486 │ │ │ │ + bne.n 3c5ce │ │ │ │ lsls r3, r1, #15 │ │ │ │ - bpl.n 394d6 │ │ │ │ + bpl.n 3c636 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - bgt.n 395aa │ │ │ │ - add r3, sp, #16 │ │ │ │ + bgt.n 3c710 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ + add r3, sp, #16 │ │ │ │ add r1, sp, #12 │ │ │ │ - add.w sl, r4, #20 │ │ │ │ blx fccc │ │ │ │ - movs r1, #1 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + mov.w r1, #1 │ │ │ │ + add.w sl, r4, #20 │ │ │ │ blx fad0 │ │ │ │ - movs r1, #1 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ mov r9, r0 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ blx fc44 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ @@ -53829,842 +55238,895 @@ │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx f658 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r7, r0 │ │ │ │ - cbz r0, 39590 │ │ │ │ - movs r1, #1 │ │ │ │ + cbz r0, 3c6f4 │ │ │ │ ldr r0, [sp, #12] │ │ │ │ + mov.w r1, #1 │ │ │ │ blx fad0 │ │ │ │ - mov r1, r9 │ │ │ │ mov fp, r0 │ │ │ │ + mov r1, r9 │ │ │ │ mov r0, r8 │ │ │ │ blx 10018 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ mov r1, r0 │ │ │ │ + mov r0, fp │ │ │ │ str.w sl, [sp] │ │ │ │ mov r2, r3 │ │ │ │ - mov r0, fp │ │ │ │ blx f658 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 39590 │ │ │ │ - ldr r2, [pc, #104] @ (395c0 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #104] @ (395c4 ) │ │ │ │ + cbz r0, 3c6f4 │ │ │ │ + ldr r2, [pc, #104] @ (3c728 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #104] @ (3c72c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - add.w r1, r5, #8 │ │ │ │ mov r4, r0 │ │ │ │ add.w r2, r0, #8 │ │ │ │ - strd r7, r5, [r0, #64] @ 0x40 │ │ │ │ - str r6, [r0, #72] @ 0x48 │ │ │ │ + add.w r1, r5, #8 │ │ │ │ add.w r0, r7, #8 │ │ │ │ + strd r7, r5, [r4, #64] @ 0x40 │ │ │ │ + str r6, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ - mov r3, r9 │ │ │ │ ldrd r1, r0, [sp, #12] │ │ │ │ + mov r3, r9 │ │ │ │ mov r2, r8 │ │ │ │ blx f6f0 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r0, #0 │ │ │ │ + b.n 3c5d2 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r7 │ │ │ │ blx f928 │ │ │ │ - mov r3, r9 │ │ │ │ ldrd r1, r0, [sp, #12] │ │ │ │ + mov r3, r9 │ │ │ │ mov r2, r8 │ │ │ │ blx f6f0 │ │ │ │ - b.n 39486 │ │ │ │ + b.n 3c5ce │ │ │ │ blx fef4 │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f9e8 │ │ │ │ cmp r7, r0 │ │ │ │ - bgt.w 39486 │ │ │ │ + bgt.w 3c5ce │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - b.n 394d6 │ │ │ │ - mrc2 15, 5, pc, cr1, cr15, {7} │ │ │ │ - ldrsb.w r0, [r6, #11] │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + b.n 3c636 │ │ │ │ + nop │ │ │ │ + mrc2 15, 3, pc, cr1, cr15, {7} │ │ │ │ + ldr r6, [r5, #0] │ │ │ │ + movs r4, r1 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -000395e0 : │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r5, r0 │ │ │ │ - ldr r4, [pc, #48] @ (39618 ) │ │ │ │ - ldr r7, [pc, #48] @ (3961c ) │ │ │ │ - add r4, pc │ │ │ │ - add.w r8, r4, #12 │ │ │ │ - add r7, pc │ │ │ │ - mov r6, r4 │ │ │ │ - ldr.w r9, [r4], #4 │ │ │ │ - mov r1, r7 │ │ │ │ - movs r0, #20 │ │ │ │ +0003c754 : │ │ │ │ + strd r3, r4, [sp, #-32]! │ │ │ │ + mov.w r4, #0 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov r6, r0 │ │ │ │ + ldr r5, [pc, #76] @ (3c7b0 ) │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + ldr.w r8, [pc, #72] @ 3c7b4 │ │ │ │ + strd r9, lr, [sp, #24] │ │ │ │ + add r5, pc │ │ │ │ + mov r7, r5 │ │ │ │ + add r8, pc │ │ │ │ + ldr.w r9, [r5], #4 │ │ │ │ + mov r1, r8 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - movs r3, #3 │ │ │ │ mov r1, r0 │ │ │ │ - strd r9, r6, [r0, #8] │ │ │ │ - str r3, [r0, #16] │ │ │ │ - mov r0, r5 │ │ │ │ + mov.w r3, #3 │ │ │ │ + mov r0, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + strd r9, r7, [r1, #8] │ │ │ │ + str r3, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ - cmp r4, r8 │ │ │ │ - bne.n 395f4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - ldrb r2, [r5, #20] │ │ │ │ - movs r3, r1 │ │ │ │ - b.n 39380 │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + cmp r4, #3 │ │ │ │ + bne.n 3c776 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {r9, pc} │ │ │ │ + vext.8 d0, d4, d11, #0 │ │ │ │ + strb r4, [r5, r4] │ │ │ │ + movs r4, r1 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ - mov r4, r2 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldrd r3, r5, [r6, #72] @ 0x48 │ │ │ │ - subs r2, r5, #1 │ │ │ │ + add.w r2, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r2, #1 │ │ │ │ - ble.n 3966c │ │ │ │ + ble.n 3c812 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 3966e │ │ │ │ - adds r1, r4, #4 │ │ │ │ - add.w r2, r4, r5, lsl #2 │ │ │ │ + bne.n 3c81a │ │ │ │ vmov.f32 s13, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s14, [r1] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r2, r4, r5, lsl #2 │ │ │ │ + add.w r1, r4, #4 │ │ │ │ vldmdb r2!, {s15} │ │ │ │ - subs r0, r5, r3 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + sub.w r0, r5, r3 │ │ │ │ + vldr s14, [r1] │ │ │ │ cmp r3, r0 │ │ │ │ - vmul.f32 s14, s14, s13 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ + vmul.f32 s14, s14, s13 │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstmia r1!, {s12} │ │ │ │ vstr s15, [r2] │ │ │ │ - blt.n 39644 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - lsls r0, r3, #2 │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ - adds r1, r4, r0 │ │ │ │ + blt.n 3c7e6 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + mov.w r0, r3, lsl #2 │ │ │ │ vmov.f32 s13, #96 @ 0x3f000000 0.5 │ │ │ │ + mul.w r3, r2, r3 │ │ │ │ + add.w r1, r4, r0 │ │ │ │ add.w r2, r4, r3, lsl #2 │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ vldr s14, [r1] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + sub.w r4, r5, r3 │ │ │ │ vldr s15, [r2] │ │ │ │ - subs r4, r5, r3 │ │ │ │ cmp r3, r4 │ │ │ │ vmul.f32 s14, s14, s13 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s12, [r1] │ │ │ │ add r1, r0 │ │ │ │ vstr s15, [r2] │ │ │ │ sub.w r2, r2, r0 │ │ │ │ - blt.n 39680 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r5, [r0, #76] @ 0x4c │ │ │ │ + blt.n 3c832 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ - subs r4, r5, #1 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + ldr r5, [r0, #76] @ 0x4c │ │ │ │ + add.w r4, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, #1 │ │ │ │ - ble.n 396ea │ │ │ │ + ble.n 3c8b2 │ │ │ │ cmp r3, #1 │ │ │ │ itt eq │ │ │ │ - addeq.w lr, r1, #4 │ │ │ │ addeq.w ip, r1, r5, lsl #2 │ │ │ │ - bne.n 396f4 │ │ │ │ - vldr s14, [lr] │ │ │ │ - adds r3, #1 │ │ │ │ + addeq.w lr, r1, #4 │ │ │ │ + bne.n 3c8c2 │ │ │ │ vldmdb ip!, {s15} │ │ │ │ - subs r4, r5, r3 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + sub.w r4, r5, r3 │ │ │ │ + vldr s14, [lr] │ │ │ │ cmp r3, r4 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstmia lr!, {s13} │ │ │ │ vstr s15, [ip] │ │ │ │ - blt.n 396ca │ │ │ │ + blt.n 3c88e │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ mov.w lr, r3, lsl #2 │ │ │ │ mul.w r3, r4, r3 │ │ │ │ + mov.w r4, #1 │ │ │ │ add.w ip, r1, lr │ │ │ │ - movs r4, #1 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ - vldr s15, [ip] │ │ │ │ - adds r4, #1 │ │ │ │ vldr s14, [r3] │ │ │ │ - subs r6, r5, r4 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + sub.w r6, r5, r4 │ │ │ │ + vldr s15, [ip] │ │ │ │ cmp r4, r6 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, lr │ │ │ │ vstr s15, [r3] │ │ │ │ sub.w r3, r3, lr │ │ │ │ - blt.n 39706 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ - ldr r3, [r0, #56] @ 0x38 │ │ │ │ - bx r3 │ │ │ │ + blt.n 3c8d6 │ │ │ │ + b.n 3c8b2 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - ldr r4, [r0, #76] @ 0x4c │ │ │ │ ldr r3, [r1, #0] │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + ldr r4, [r0, #76] @ 0x4c │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r8, r7, [r0, #68] @ 0x44 │ │ │ │ str r3, [r2, #0] │ │ │ │ - subs r3, r4, #1 │ │ │ │ + add.w r3, r4, #4294967295 @ 0xffffffff │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 39802 │ │ │ │ + ble.n 3c9f2 │ │ │ │ cmp.w r8, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.n 397ae │ │ │ │ + bne.n 3c99c │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ - adds r6, r1, #4 │ │ │ │ + add.w r6, r1, #4 │ │ │ │ + add.w r4, r2, #4 │ │ │ │ + mov.w ip, #1 │ │ │ │ add.w r5, r1, lr │ │ │ │ - adds r4, r2, #4 │ │ │ │ add lr, r2 │ │ │ │ - mov.w ip, #1 │ │ │ │ vldmia r6!, {s14} │ │ │ │ add.w ip, ip, #1 │ │ │ │ - vldmdb r5!, {s15} │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, ip │ │ │ │ + vldmdb r5!, {s15} │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstmia r4!, {s13} │ │ │ │ vstmdb lr!, {s15} │ │ │ │ - bgt.n 39768 │ │ │ │ + bgt.n 3c946 │ │ │ │ cmp r3, ip │ │ │ │ - bne.n 397a2 │ │ │ │ + bne.n 3c982 │ │ │ │ mul.w r8, r3, r8 │ │ │ │ mul.w r7, r3, r7 │ │ │ │ add.w r1, r1, r8, lsl #2 │ │ │ │ add.w r7, r2, r7, lsl #2 │ │ │ │ ldr r1, [r1, #0] │ │ │ │ str r1, [r7, #0] │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ mov r1, r2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, lr, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ mul.w r5, r3, r8 │ │ │ │ - mov.w r9, r8, lsl #2 │ │ │ │ + mov.w ip, #1 │ │ │ │ mul.w r4, r3, r7 │ │ │ │ + mov.w r9, r8, lsl #2 │ │ │ │ mov.w sl, r7, lsl #2 │ │ │ │ - add.w lr, r1, r9 │ │ │ │ - add.w r6, r2, sl │ │ │ │ add.w r5, r1, r5, lsl #2 │ │ │ │ - mov.w ip, #1 │ │ │ │ + add.w lr, r1, r9 │ │ │ │ add.w r4, r2, r4, lsl #2 │ │ │ │ - vldr s15, [lr] │ │ │ │ - add.w ip, ip, #1 │ │ │ │ + add.w r6, r2, sl │ │ │ │ vldr s14, [r5] │ │ │ │ - subs r3, #1 │ │ │ │ - add lr, r9 │ │ │ │ - sub.w r5, r5, r9 │ │ │ │ + add.w ip, ip, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, ip │ │ │ │ + sub.w r5, r5, r9 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add lr, r9 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r6] │ │ │ │ add r6, sl │ │ │ │ vstr s15, [r4] │ │ │ │ sub.w r4, r4, sl │ │ │ │ - bgt.n 397d2 │ │ │ │ - b.n 3978a │ │ │ │ + bgt.n 3c9c0 │ │ │ │ + b.n 3c96a │ │ │ │ mov.w ip, #1 │ │ │ │ - b.n 3978a │ │ │ │ + b.n 3c96a │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [pc, #44] @ (39838 ) │ │ │ │ - push {r4, lr} │ │ │ │ + ldr r2, [pc, #44] @ (3ca28 ) │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ ldr r4, [r1, #0] │ │ │ │ ldr r1, [r3, #56] @ 0x38 │ │ │ │ add r2, pc │ │ │ │ - sub sp, #8 │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 39830 │ │ │ │ - ldr r2, [pc, #28] @ (3983c ) │ │ │ │ + beq.n 3ca22 │ │ │ │ + ldr r2, [pc, #28] @ (3ca2c ) │ │ │ │ add r2, pc │ │ │ │ ldr r1, [r3, #64] @ 0x40 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #24] @ (39840 ) │ │ │ │ + ldr r1, [pc, #24] @ (3ca30 ) │ │ │ │ ldr r3, [r3, #76] @ 0x4c │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r2, [pc, #16] @ (39844 ) │ │ │ │ + ldr r2, [pc, #16] @ (3ca34 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 39820 │ │ │ │ - nop │ │ │ │ - mcr2 15, 0, pc, cr9, cr15, {7} @ │ │ │ │ - subs r2, #10 │ │ │ │ + b.n 3ca12 │ │ │ │ + stc2 15, cr15, [sp, #1020]! @ 0x3fc │ │ │ │ + add r4, sp, #160 @ 0xa0 │ │ │ │ movs r3, r1 │ │ │ │ - subs r3, #232 @ 0xe8 │ │ │ │ + add r6, sp, #24 │ │ │ │ movs r3, r1 │ │ │ │ - subs r1, #238 @ 0xee │ │ │ │ + add r4, sp, #48 @ 0x30 │ │ │ │ movs r3, r1 │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #20 │ │ │ │ - ubfx r2, r3, #0, #20 │ │ │ │ lsls r0, r3, #28 │ │ │ │ - bmi.n 39864 │ │ │ │ + ubfx r2, r3, #0, #20 │ │ │ │ + bmi.n 3ca5e │ │ │ │ ldr r0, [r1, #4] │ │ │ │ mov r5, r1 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - beq.n 3986a │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3ca72 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #20 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ ldr r6, [r1, #0] │ │ │ │ cmp r6, #0 │ │ │ │ - bne.n 39864 │ │ │ │ + bne.n 3ca5e │ │ │ │ ldr r6, [r5, #20] │ │ │ │ bics.w r7, r6, #4 │ │ │ │ - bne.n 39864 │ │ │ │ + bne.n 3ca5e │ │ │ │ ldr r7, [r0, #4] │ │ │ │ cmp r7, #2 │ │ │ │ - ble.n 39864 │ │ │ │ - cbz r6, 39886 │ │ │ │ + ble.n 3ca5e │ │ │ │ + cbz r6, 3ca8e │ │ │ │ lsls r2, r2, #19 │ │ │ │ - bmi.n 39962 │ │ │ │ - movs r3, #8 │ │ │ │ + bmi.n 3cb76 │ │ │ │ + mov.w r3, #8 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r5, #12] │ │ │ │ blx fd9c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 39864 │ │ │ │ + beq.n 3ca5e │ │ │ │ ldr r3, [r5, #20] │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 39956 │ │ │ │ + beq.n 3cb6a │ │ │ │ ldr.w r3, [r4, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #19 │ │ │ │ - bpl.n 3995c │ │ │ │ - ldr r2, [pc, #212] @ (39984 ) │ │ │ │ + bpl.n 3cb70 │ │ │ │ + ldr r2, [pc, #224] @ (3cb9c ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #212] @ (39988 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #224] @ (3cba0 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r3, [r5, #4] │ │ │ │ - add.w ip, r6, #8 │ │ │ │ - mov r4, r0 │ │ │ │ - add.w lr, r0, #8 │ │ │ │ - ldr r7, [r3, #4] │ │ │ │ - str r7, [r0, #76] @ 0x4c │ │ │ │ + vldr d7, [r6, #8] │ │ │ │ + ldr r1, [r3, #4] │ │ │ │ + str r1, [r0, #76] @ 0x4c │ │ │ │ ldrd r2, r3, [r3, #8] │ │ │ │ - strd r2, r3, [r0, #68] @ 0x44 │ │ │ │ - str r6, [r0, #64] @ 0x40 │ │ │ │ - ldmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - stmia.w lr!, {r0, r1, r2, r3} │ │ │ │ - vldr d5, [r4, #8] │ │ │ │ - ldmia.w ip, {r0, r1, r2, r3} │ │ │ │ - stmia.w lr, {r0, r1, r2, r3} │ │ │ │ - subs r3, r7, #1 │ │ │ │ - vldr d7, [r4, #32] │ │ │ │ + vstr d7, [r0, #8] │ │ │ │ + vldr d7, [r6, #16] │ │ │ │ + vldr d5, [r0, #8] │ │ │ │ + str r3, [r0, #72] @ 0x48 │ │ │ │ + add.w r3, r1, #4294967295 @ 0xffffffff │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + vstr d7, [r0, #16] │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + vldr d7, [r6, #24] │ │ │ │ + strd r6, r2, [r0, #64] @ 0x40 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vmov s12, r2 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + vstr d7, [r0, #24] │ │ │ │ + vldr d7, [r6, #32] │ │ │ │ + vstr d7, [r0, #32] │ │ │ │ + vldr d7, [r0, #32] │ │ │ │ vcvt.f64.s32 d6, s12 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vmov s15, r3 │ │ │ │ ldr r3, [r5, #20] │ │ │ │ + vstr d6, [r0, #32] │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ - vstr d6, [r4, #32] │ │ │ │ vadd.f64 d5, d5, d7 │ │ │ │ - vstr d5, [r4, #8] │ │ │ │ - cbnz r3, 3992a │ │ │ │ - vldr d5, [r4, #16] │ │ │ │ + vstr d5, [r0, #8] │ │ │ │ + cbnz r3, 3cb44 │ │ │ │ + vldr d5, [r0, #16] │ │ │ │ vadd.f64 d5, d5, d7 │ │ │ │ - vstr d5, [r4, #16] │ │ │ │ - ldr r3, [pc, #96] @ (3998c ) │ │ │ │ - ldr r2, [r4, #56] @ 0x38 │ │ │ │ + vstr d5, [r0, #16] │ │ │ │ + ldr r3, [pc, #92] @ (3cba4 ) │ │ │ │ + ldr r2, [r0, #56] @ 0x38 │ │ │ │ add r3, pc │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 39938 │ │ │ │ - mov r0, r4 │ │ │ │ - b.n 39866 │ │ │ │ - tst.w r7, #1 │ │ │ │ + bne.n 3ca62 │ │ │ │ vmov.f64 d7, #16 @ 0x40800000 4.0 │ │ │ │ vmov.f64 d5, #0 @ 0x40000000 2.0 │ │ │ │ - mov r0, r4 │ │ │ │ + tst.w r1, #1 │ │ │ │ it ne │ │ │ │ vmovne.f64 d7, d5 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ - vstr d6, [r4, #32] │ │ │ │ - b.n 39866 │ │ │ │ - ldr r2, [pc, #56] @ (39990 ) │ │ │ │ + vstr d6, [r0, #32] │ │ │ │ + b.n 3ca62 │ │ │ │ + ldr r2, [pc, #60] @ (3cba8 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 398b2 │ │ │ │ - ldr r2, [pc, #52] @ (39994 ) │ │ │ │ + b.n 3cabc │ │ │ │ + ldr r2, [pc, #56] @ (3cbac ) │ │ │ │ add r2, pc │ │ │ │ - b.n 398b2 │ │ │ │ + b.n 3cabc │ │ │ │ mov r1, r3 │ │ │ │ blx fad0 │ │ │ │ - movs r3, #8 │ │ │ │ - str r3, [sp, #0] │ │ │ │ + mov.w r3, #8 │ │ │ │ mov r6, r0 │ │ │ │ - ldr r3, [r5, #16] │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r1, [r5, #8] │ │ │ │ + ldr r3, [r5, #16] │ │ │ │ mov r2, r3 │ │ │ │ blx fd9c │ │ │ │ - str r0, [sp, #12] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r6 │ │ │ │ + str r1, [sp, #12] │ │ │ │ blx 10000 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ - b.n 39894 │ │ │ │ - mcr2 15, 4, pc, cr5, cr15, {7} @ │ │ │ │ - movw r0, #59403 @ 0xe80b │ │ │ │ - mcr2 15, 0, pc, cr7, cr15, {7} @ │ │ │ │ - stc2l 15, cr15, [r5], {255} @ 0xff │ │ │ │ - stc2l 15, cr15, [pc, #-1020] @ 3959c │ │ │ │ + b.n 3ca9e │ │ │ │ + mcr2 15, 2, pc, cr7, cr15, {7} @ │ │ │ │ + str r2, [r0, #68] @ 0x44 │ │ │ │ + movs r4, r1 │ │ │ │ + ldc2 15, cr15, [r9, #1020]! @ 0x3fc │ │ │ │ + mcrr2 15, 15, pc, r9, cr15 @ │ │ │ │ + ldc2l 15, cr15, [r7], #1020 @ 0x3fc │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ │ │ │ │ -000399a8 : │ │ │ │ - ldr r1, [pc, #24] @ (399c4 ) │ │ │ │ - push {r4, lr} │ │ │ │ +0003cbc0 : │ │ │ │ + ldr r1, [pc, #28] @ (3cbe0 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - b.n 39fc4 │ │ │ │ - movs r3, r1 │ │ │ │ + str r0, [r4, r3] │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -000399c8 : │ │ │ │ - ldr r3, [r0, #56] @ 0x38 │ │ │ │ +0003cbe4 : │ │ │ │ ldrd r1, r2, [r1, #12] │ │ │ │ + ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + movs r0, r0 │ │ │ │ + movs r0, r0 │ │ │ │ + strd r3, r4, [sp, #-40]! @ 0x28 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - ldr r7, [r0, #76] @ 0x4c │ │ │ │ + strd r9, sl, [sp, #24] │ │ │ │ ldrd r9, r3, [r0, #68] @ 0x44 │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + ldr r7, [r0, #76] @ 0x4c │ │ │ │ + strd fp, lr, [sp, #32] │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ cmp.w r9, #0 │ │ │ │ ldr.w sl, [r0, #56] @ 0x38 │ │ │ │ - ble.n 39a0c │ │ │ │ + ble.n 3cc3e │ │ │ │ mov.w r8, r3, lsl #2 │ │ │ │ mov r5, r1 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ mov r4, r2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ mov.w fp, #0 │ │ │ │ - b.n 399fa │ │ │ │ + b.n 3cc2c │ │ │ │ ldr r0, [r6, #64] @ 0x40 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r5 │ │ │ │ add.w fp, fp, #1 │ │ │ │ - blx sl │ │ │ │ add r5, r8 │ │ │ │ - add r4, r7 │ │ │ │ + blx sl │ │ │ │ cmp r9, fp │ │ │ │ - bne.n 399f8 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r4, r7 │ │ │ │ + bne.n 3cc2a │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + ldrd r9, sl, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldmia.w sp!, {fp, pc} │ │ │ │ mov r2, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r1, [r2, #64] @ 0x40 │ │ │ │ sub sp, #8 │ │ │ │ ldr r3, [r2, #80] @ 0x50 │ │ │ │ - ldr r1, [r2, #64] @ 0x40 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (39a30 ) │ │ │ │ + ldr r1, [pc, #12] @ (3cc74 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - subs r1, #254 @ 0xfe │ │ │ │ + add r3, sp, #800 @ 0x320 │ │ │ │ movs r3, r1 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r4, r2 │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ - movw r1, #65533 @ 0xfffd │ │ │ │ - movt r1, #32767 @ 0x7fff │ │ │ │ + mov r4, r2 │ │ │ │ + movw r2, #65533 @ 0xfffd │ │ │ │ + movt r2, #32767 @ 0x7fff │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #16 │ │ │ │ - subs r2, #1 │ │ │ │ - cmp r2, r1 │ │ │ │ - bhi.n 39a58 │ │ │ │ + ldr r1, [r3, #0] │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + cmp r1, r2 │ │ │ │ + bhi.n 3ccaa │ │ │ │ ldr r2, [r5, #4] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #0 │ │ │ │ - bge.n 39a60 │ │ │ │ - movs r0, #0 │ │ │ │ + bge.n 3ccc2 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ add r2, sp, #12 │ │ │ │ + mov r8, r0 │ │ │ │ str r2, [sp, #4] │ │ │ │ - mov r6, r0 │ │ │ │ ldrd r2, r1, [r5, #12] │ │ │ │ subs r2, r2, r1 │ │ │ │ it ne │ │ │ │ movne r2, #1 │ │ │ │ str r2, [sp, #0] │ │ │ │ - ldrd r1, r2, [r0, #12] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + ldrd r0, r1, [r0, #8] │ │ │ │ + ldr.w r2, [r8, #16] │ │ │ │ blx f99c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 39a58 │ │ │ │ + beq.n 3ccaa │ │ │ │ ldr.w r3, [r4, #164] @ 0xa4 │ │ │ │ + lsls r1, r3, #23 │ │ │ │ ubfx r2, r3, #0, #20 │ │ │ │ - lsls r3, r3, #23 │ │ │ │ - bpl.n 39a96 │ │ │ │ - ldrd r1, r3, [r6, #8] │ │ │ │ + bpl.n 3ccfa │ │ │ │ + ldrd r1, r3, [r8, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 39a58 │ │ │ │ - lsls r7, r2, #15 │ │ │ │ + bne.n 3ccaa │ │ │ │ + tst.w r2, #65536 @ 0x10000 │ │ │ │ ldr r0, [r5, #4] │ │ │ │ - it pl │ │ │ │ - ldrpl r3, [r5, #8] │ │ │ │ - bpl.n 39ac4 │ │ │ │ - ldr r3, [r0, #0] │ │ │ │ - lsls r1, r2, #28 │ │ │ │ - bpl.n 39aaa │ │ │ │ - cmp r3, #0 │ │ │ │ - beq.n 39a58 │ │ │ │ - cmp r3, #1 │ │ │ │ - bgt.n 39b72 │ │ │ │ - lsls r3, r2, #22 │ │ │ │ - bpl.n 39aba │ │ │ │ - ldr.w r3, [r4, #160] @ 0xa0 │ │ │ │ - cmp r3, #1 │ │ │ │ - bgt.n 39a58 │ │ │ │ - ldrd r0, r3, [r5, #4] │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ - cmp r2, #1 │ │ │ │ - beq.n 39bac │ │ │ │ + bne.n 3cdaa │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ add.w r9, r3, #4 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - movs r2, #12 │ │ │ │ - mul.w r8, r2, r3 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ blx fc44 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ + add.w sl, r9, r7 │ │ │ │ ldr r0, [r5, #8] │ │ │ │ - add.w sl, r9, r8 │ │ │ │ blx 1010c │ │ │ │ add.w r3, r5, #20 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r6 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r5, #12] │ │ │ │ blx f658 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 39a58 │ │ │ │ - ldr r2, [pc, #196] @ (39bc8 ) │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ - ldr r1, [pc, #196] @ (39bcc ) │ │ │ │ + beq.n 3ccaa │ │ │ │ + ldr r2, [pc, #240] @ (3ce38 ) │ │ │ │ + mov.w r0, #88 @ 0x58 │ │ │ │ + ldr r1, [pc, #240] @ (3ce3c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr.w r1, [r9, r8] │ │ │ │ - ldrd r2, r3, [sl, #4] │ │ │ │ - strd r3, r6, [r0, #76] @ 0x4c │ │ │ │ + ldr.w r1, [r9, r7] │ │ │ │ mov r4, r0 │ │ │ │ - add.w r6, r0, #8 │ │ │ │ - strd r1, r2, [r0, #68] @ 0x44 │ │ │ │ - str r7, [r0, #64] @ 0x40 │ │ │ │ - mov r0, r6 │ │ │ │ + add.w r7, r0, #8 │ │ │ │ + mov r0, r7 │ │ │ │ + ldrd r2, r3, [sl, #4] │ │ │ │ + strd r6, r1, [r4, #64] @ 0x40 │ │ │ │ + str.w r8, [r4, #80] @ 0x50 │ │ │ │ + strd r2, r3, [r4, #72] @ 0x48 │ │ │ │ blx f7b0 │ │ │ │ - ldr r0, [r4, #68] @ 0x44 │ │ │ │ - add r3, pc, #140 @ (adr r3, 39bc0 ) │ │ │ │ + add r3, pc, #184 @ (adr r3, 3ce30 ) │ │ │ │ ldrd r2, r3, [r3] │ │ │ │ + add.w r1, r6, #8 │ │ │ │ + ldr r0, [r4, #68] @ 0x44 │ │ │ │ strd r2, r3, [r4, #32] │ │ │ │ - add.w r1, r7, #8 │ │ │ │ - mov r2, r6 │ │ │ │ + mov r2, r7 │ │ │ │ blx faac │ │ │ │ ldr r3, [r5, #4] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 39b68 │ │ │ │ + beq.n 3cde6 │ │ │ │ vldr s15, [r4, #68] @ 0x44 │ │ │ │ mov r0, r4 │ │ │ │ - vldr d6, [r7, #40] @ 0x28 │ │ │ │ + vldr d6, [r6, #40] @ 0x28 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vstr d7, [r4, #40] @ 0x28 │ │ │ │ - add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 3ccae │ │ │ │ + tst.w r2, #8 │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ + beq.n 3cdb8 │ │ │ │ + cmp r3, #0 │ │ │ │ + beq.w 3ccaa │ │ │ │ + cmp r3, #1 │ │ │ │ + bgt.n 3cdf0 │ │ │ │ + lsls r3, r2, #22 │ │ │ │ + bpl.n 3cdca │ │ │ │ + ldr.w r3, [r4, #160] @ 0xa0 │ │ │ │ + cmp r3, #1 │ │ │ │ + bgt.w 3ccaa │ │ │ │ + ldrd r0, r3, [r5, #4] │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ + cmp r2, #1 │ │ │ │ + bne.n 3cd04 │ │ │ │ + ldr r2, [r0, #0] │ │ │ │ + cmp r2, #1 │ │ │ │ + bne.n 3cd04 │ │ │ │ + ldr r2, [r5, #20] │ │ │ │ + sub.w r2, r2, #9 │ │ │ │ + cmp r2, #7 │ │ │ │ + bhi.n 3cd04 │ │ │ │ + b.n 3ccaa │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r3, #128 @ 0x80 │ │ │ │ - bgt.n 39b4c │ │ │ │ + bgt.n 3cd92 │ │ │ │ mov r0, r4 │ │ │ │ - b.n 39b62 │ │ │ │ - ldr r7, [r5, #8] │ │ │ │ - movs r2, #12 │ │ │ │ + b.n 3ccae │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - adds r7, #4 │ │ │ │ - mla r7, r2, r3, r7 │ │ │ │ - ldr r0, [r7, #4] │ │ │ │ + ldr r6, [r5, #8] │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r6, r6, r3, lsl #2 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ blx 10080 │ │ │ │ - mov r8, r0 │ │ │ │ - ldr r0, [r7, #8] │ │ │ │ + mov r7, r0 │ │ │ │ + ldr r0, [r6, #12] │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r8 │ │ │ │ + mov r0, r7 │ │ │ │ blx ffb0 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r0, [r5, #4] │ │ │ │ blx f9e8 │ │ │ │ - cmp r7, r0 │ │ │ │ - blt.w 39a58 │ │ │ │ + cmp r6, r0 │ │ │ │ + blt.w 3ccaa │ │ │ │ ldr.w r2, [r4, #164] @ 0xa4 │ │ │ │ ubfx r2, r2, #0, #20 │ │ │ │ - b.n 39aae │ │ │ │ - ldr r2, [r0, #0] │ │ │ │ - cmp r2, #1 │ │ │ │ - bne.n 39ac4 │ │ │ │ - ldr r2, [r5, #20] │ │ │ │ - subs r2, #9 │ │ │ │ - cmp r2, #7 │ │ │ │ - bhi.n 39ac4 │ │ │ │ - b.n 39a58 │ │ │ │ + b.n 3cdbc │ │ │ │ + nop │ │ │ │ nop.w │ │ │ │ strh r6, [r5, #50] @ 0x32 │ │ │ │ ands.w r1, fp, #4177590528 @ 0xf900f900 │ │ │ │ ands r1, r1 │ │ │ │ - mcr2 15, 6, pc, cr5, cr15, {7} @ │ │ │ │ - and.w r0, sl, #9109504 @ 0x8b0000 │ │ │ │ + mcr2 15, 5, pc, cr1, cr15, {7} @ │ │ │ │ + str r6, [r0, #28] │ │ │ │ + movs r4, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ │ │ │ │ -00039be0 : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ +0003ce50 : │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r7, [pc, #60] @ (39c24 ) │ │ │ │ - ldr r6, [pc, #64] @ (39c28 ) │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov.w r5, #2 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ + ldr r7, [pc, #72] @ (3ceb0 ) │ │ │ │ + ldr r6, [pc, #72] @ (3ceb4 ) │ │ │ │ add r7, pc │ │ │ │ - movs r5, #2 │ │ │ │ mov r1, r7 │ │ │ │ - add r6, pc │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ - str r6, [r0, #12] │ │ │ │ - str r5, [r0, #16] │ │ │ │ + mov.w r3, #1 │ │ │ │ + add r6, pc │ │ │ │ mov r0, r4 │ │ │ │ + strd r3, r6, [r1, #8] │ │ │ │ + str r5, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r7 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ - str r5, [r0, #16] │ │ │ │ mov r1, r0 │ │ │ │ - strd r3, r6, [r0, #8] │ │ │ │ + mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ + ldrd r7, lr, [sp, #16] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, lr} │ │ │ │ + strd r3, r6, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + str r5, [r1, #16] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ b.w f5cc │ │ │ │ - b.n 39dc4 │ │ │ │ - movs r3, r1 │ │ │ │ - strb r0, [r6, #28] │ │ │ │ - movs r3, r1 │ │ │ │ - ldrd r3, r1, [r2, #64] @ 0x40 │ │ │ │ - movs r0, #1 │ │ │ │ + ldr r6, [pc, #312] @ (3cfec ) │ │ │ │ + movs r4, r1 │ │ │ │ + ldmia.w r8!, {r0, r1, r3} │ │ │ │ vldr d6, [r2, #32] │ │ │ │ + mov.w r0, #1 │ │ │ │ + ldrd r3, r1, [r2, #64] @ 0x40 │ │ │ │ mul.w r3, r1, r3 │ │ │ │ ldr r1, [r2, #72] @ 0x48 │ │ │ │ - adds r1, #30 │ │ │ │ + add.w r1, r1, #30 │ │ │ │ mul.w r3, r1, r3 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r2, #32] │ │ │ │ bx lr │ │ │ │ - nop │ │ │ │ ldr r3, [r0, #112] @ 0x70 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ mov r5, r0 │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ - ldr r1, [pc, #76] @ (39cb4 ) │ │ │ │ - ldr r2, [r3, #12] │ │ │ │ + ldr r1, [pc, #84] @ (3cf50 ) │ │ │ │ + ldr r3, [r3, #8] │ │ │ │ add r1, pc │ │ │ │ + ldr r2, [r3, #12] │ │ │ │ ldr r3, [r0, #72] @ 0x48 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ str r3, [sp, #0] │ │ │ │ + ldr r6, [r4, #0] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ mov r0, r4 │ │ │ │ - ldr r6, [r4, #0] │ │ │ │ blx r6 │ │ │ │ ldr r2, [r5, #100] @ 0x64 │ │ │ │ - cbz r2, 39c88 │ │ │ │ - ldr r1, [pc, #56] @ (39cb8 ) │ │ │ │ + cbz r2, 3cf1e │ │ │ │ + ldr r1, [pc, #60] @ (3cf54 ) │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ ldr r2, [r5, #104] @ 0x68 │ │ │ │ - cbz r2, 39c96 │ │ │ │ - ldr r1, [pc, #44] @ (39cbc ) │ │ │ │ + cbz r2, 3cf2c │ │ │ │ + ldr r1, [pc, #52] @ (3cf58 ) │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ ldr r2, [r5, #108] @ 0x6c │ │ │ │ - cbz r2, 39ca4 │ │ │ │ - ldr r1, [pc, #36] @ (39cc0 ) │ │ │ │ + cbz r2, 3cf3a │ │ │ │ + ldr r1, [pc, #40] @ (3cf5c ) │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ add r1, pc │ │ │ │ blx r3 │ │ │ │ - ldr r1, [pc, #28] @ (39cc4 ) │ │ │ │ + ldr r1, [pc, #36] @ (3cf60 ) │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ add r1, pc │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ bx r3 │ │ │ │ - adds r7, #220 @ 0xdc │ │ │ │ + add r1, sp, #352 @ 0x160 │ │ │ │ movs r3, r1 │ │ │ │ - cmp r4, #176 @ 0xb0 │ │ │ │ + ldr r6, [sp, #168] @ 0xa8 │ │ │ │ movs r3, r1 │ │ │ │ - cmp r4, #162 @ 0xa2 │ │ │ │ + ldr r6, [sp, #112] @ 0x70 │ │ │ │ movs r3, r1 │ │ │ │ - cmp r4, #148 @ 0x94 │ │ │ │ + ldr r6, [sp, #56] @ 0x38 │ │ │ │ movs r3, r1 │ │ │ │ - cmp r4, #134 @ 0x86 │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #108] @ 0x6c │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #104] @ 0x68 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #100] @ 0x64 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #100] @ 0x64 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #104] @ 0x68 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #108] @ 0x6c │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + ldrd r5, r6, [r0, #64] @ 0x40 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r1 │ │ │ │ - ldr r5, [r0, #64] @ 0x40 │ │ │ │ - ldr r7, [r0, #72] @ 0x48 │ │ │ │ + ldrd r7, r0, [r0, #72] @ 0x48 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - ldr r6, [r0, #68] @ 0x44 │ │ │ │ - ldr r0, [r0, #76] @ 0x4c │ │ │ │ - str r5, [sp, #8] │ │ │ │ + strd r6, r5, [sp, #4] │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ str r7, [sp, #40] @ 0x28 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - str r6, [sp, #4] │ │ │ │ blx 1008c │ │ │ │ - adds r3, r5, r6 │ │ │ │ + add.w r3, r5, r6 │ │ │ │ add.w sl, r0, r7, lsl #3 │ │ │ │ mov r4, r0 │ │ │ │ add.w r2, r3, r3, lsr #31 │ │ │ │ cmp r3, #1 │ │ │ │ mov.w fp, r2, asr #1 │ │ │ │ mov.w r2, r7, lsl #2 │ │ │ │ str r2, [sp, #24] │ │ │ │ add r2, r0 │ │ │ │ mov r7, r2 │ │ │ │ mul.w r2, r6, r5 │ │ │ │ - str r2, [sp, #12] │ │ │ │ add.w r5, r2, #4294967295 @ 0xffffffff │ │ │ │ - ble.n 39d52 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + ble.n 3d014 │ │ │ │ mov r2, fp │ │ │ │ - movs r1, #0 │ │ │ │ + mov.w r1, #0 │ │ │ │ mov r0, sl │ │ │ │ blx fd10 │ │ │ │ ldrd r3, r2, [sp, #4] │ │ │ │ cmp r3, #2 │ │ │ │ it gt │ │ │ │ cmpgt r2, #2 │ │ │ │ itt le │ │ │ │ movle r3, #2 │ │ │ │ strle r3, [sp, #36] @ 0x24 │ │ │ │ - ble.n 39d7e │ │ │ │ - subs r0, r3, #1 │ │ │ │ + ble.n 3d046 │ │ │ │ + add.w r0, r3, #4294967295 @ 0xffffffff │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - subs r1, r3, #1 │ │ │ │ + add.w r1, r3, #4294967295 @ 0xffffffff │ │ │ │ mov r6, r1 │ │ │ │ mov r1, r6 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r6 │ │ │ │ mov r6, r1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 39d6c │ │ │ │ - adds r3, r0, #1 │ │ │ │ + bne.n 3d032 │ │ │ │ + add.w r3, r0, #1 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r2, [sp, #40] @ 0x28 │ │ │ │ - movs r6, #1 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + mov.w r6, #1 │ │ │ │ str r4, [sp, #32] │ │ │ │ - cmp r2, #1 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ sub.w r3, r5, r6 │ │ │ │ str r4, [sp, #52] @ 0x34 │ │ │ │ mov r4, r7 │ │ │ │ - beq.w 39eec │ │ │ │ + cmp r2, #1 │ │ │ │ + beq.w 3d1b4 │ │ │ │ cmp r2, #2 │ │ │ │ - bne.w 39fa4 │ │ │ │ + bne.w 3d27e │ │ │ │ add.w r2, r8, r6, lsl #3 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ mov r9, r3 │ │ │ │ mov r7, r6 │ │ │ │ ldr r1, [r2, #0] │ │ │ │ str r1, [r0, #0] │ │ │ │ ldr r2, [r2, #4] │ │ │ │ @@ -54672,1008 +56134,1048 @@ │ │ │ │ add.w r2, r8, r3, lsl #3 │ │ │ │ ldr r1, [r2, #0] │ │ │ │ str r1, [r4, #0] │ │ │ │ ldr r2, [r2, #4] │ │ │ │ str r2, [r4, #4] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ cmp r2, #1 │ │ │ │ - bne.w 3a0bc │ │ │ │ - str r4, [sp, #16] │ │ │ │ + bne.w 3d396 │ │ │ │ str r3, [sp, #0] │ │ │ │ + str r4, [sp, #16] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ - b.n 39e04 │ │ │ │ + b.n 3d0ce │ │ │ │ ldr r3, [sp, #0] │ │ │ │ cmp r3, r0 │ │ │ │ - beq.w 3a0b0 │ │ │ │ + beq.w 3d38a │ │ │ │ add.w ip, r8, r0, lsl #3 │ │ │ │ add.w r7, r8, r7, lsl #3 │ │ │ │ - add.w r9, r8, r9, lsl #3 │ │ │ │ ldr.w lr, [ip] │ │ │ │ + add.w r9, r8, r9, lsl #3 │ │ │ │ str.w lr, [r7] │ │ │ │ ldr.w ip, [ip, #4] │ │ │ │ str.w ip, [r7, #4] │ │ │ │ add.w r7, r8, r1, lsl #3 │ │ │ │ ldr.w ip, [r7] │ │ │ │ str.w ip, [r9] │ │ │ │ ldr r7, [r7, #4] │ │ │ │ str.w r7, [r9, #4] │ │ │ │ mov r9, r1 │ │ │ │ mov r7, r0 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ mov r0, r7 │ │ │ │ - bl ebd68 │ │ │ │ + add.w r4, r4, #2 │ │ │ │ + bl f6188 │ │ │ │ cmp fp, r7 │ │ │ │ mls r0, r5, r0, r7 │ │ │ │ - add.w r4, r4, #2 │ │ │ │ itt gt │ │ │ │ movgt r3, #1 │ │ │ │ strbgt.w r3, [sl, r7] │ │ │ │ cmp fp, r9 │ │ │ │ sub.w r1, r5, r0 │ │ │ │ itt gt │ │ │ │ movgt r3, #1 │ │ │ │ strbgt.w r3, [sl, r9] │ │ │ │ cmp r6, r0 │ │ │ │ - bne.n 39dca │ │ │ │ + bne.n 3d094 │ │ │ │ str r4, [sp, #36] @ 0x24 │ │ │ │ ldr r4, [sp, #16] │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ add.w r7, r8, r7, lsl #3 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ add.w r9, r8, r9, lsl #3 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str r2, [r7, #0] │ │ │ │ ldr r2, [r3, #4] │ │ │ │ str r2, [r7, #4] │ │ │ │ ldr r2, [r4, #0] │ │ │ │ str.w r2, [r9] │ │ │ │ ldr r2, [r4, #4] │ │ │ │ str.w r2, [r9, #4] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ cmp r3, r2 │ │ │ │ - ble.w 39f96 │ │ │ │ - mov r3, r6 │ │ │ │ - ldr.w r9, [sp, #8] │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ + ble.w 3d25e │ │ │ │ ldr r7, [sp, #44] @ 0x2c │ │ │ │ - str r4, [sp, #16] │ │ │ │ + mov r3, r6 │ │ │ │ + strd r4, r8, [sp, #16] │ │ │ │ mov r4, r5 │ │ │ │ - str.w r8, [sp, #20] │ │ │ │ + ldrd r6, r9, [sp, #4] │ │ │ │ add r7, r6 │ │ │ │ - adds r5, r3, #1 │ │ │ │ + add.w r5, r3, #1 │ │ │ │ cmp r4, r7 │ │ │ │ it lt │ │ │ │ sublt r7, r7, r4 │ │ │ │ cmp r5, r7 │ │ │ │ - beq.n 39e86 │ │ │ │ + beq.n 3d14e │ │ │ │ cmp fp, r5 │ │ │ │ - ble.n 39e8a │ │ │ │ + ble.n 3d152 │ │ │ │ ldrb.w r3, [sl, r5] │ │ │ │ - cbz r3, 39ed4 │ │ │ │ + cbz r3, 3d19c │ │ │ │ mov r3, r5 │ │ │ │ - b.n 39e6e │ │ │ │ + b.n 3d134 │ │ │ │ cmp r5, r7 │ │ │ │ sub.w r8, r4, r3 │ │ │ │ ite ge │ │ │ │ movge r1, #0 │ │ │ │ movlt r1, #1 │ │ │ │ cmp r8, r7 │ │ │ │ it le │ │ │ │ movle r1, #0 │ │ │ │ cmp r1, #0 │ │ │ │ - beq.n 39e86 │ │ │ │ + beq.n 3d14e │ │ │ │ mov r0, r7 │ │ │ │ str r7, [sp, #0] │ │ │ │ mov r7, r5 │ │ │ │ mov r5, r4 │ │ │ │ mov r4, r8 │ │ │ │ mul.w r8, r0, r6 │ │ │ │ mov r1, r9 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mls r0, r5, r0, r8 │ │ │ │ cmp r7, r0 │ │ │ │ ite ge │ │ │ │ movge r2, #0 │ │ │ │ movlt r2, #1 │ │ │ │ cmp r4, r0 │ │ │ │ it le │ │ │ │ movle r2, #0 │ │ │ │ cmp r2, #0 │ │ │ │ - bne.n 39eaa │ │ │ │ + bne.n 3d172 │ │ │ │ + cmp r7, r0 │ │ │ │ mov r4, r5 │ │ │ │ mov r5, r7 │ │ │ │ - cmp r5, r0 │ │ │ │ ldr r7, [sp, #0] │ │ │ │ - bne.n 39e86 │ │ │ │ - mov r9, r5 │ │ │ │ + bne.n 3d14e │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ + mov r9, r5 │ │ │ │ mov r5, r4 │ │ │ │ mov r6, r9 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ - subs r3, r5, r6 │ │ │ │ - ldr.w r8, [sp, #20] │ │ │ │ - cmp r2, #1 │ │ │ │ str r7, [sp, #44] @ 0x2c │ │ │ │ - bne.w 39d96 │ │ │ │ + ldrd r4, r8, [sp, #16] │ │ │ │ + sub.w r3, r5, r6 │ │ │ │ + cmp r2, #1 │ │ │ │ + bne.w 3d060 │ │ │ │ add.w r2, r8, r6, lsl #2 │ │ │ │ ldr r1, [sp, #32] │ │ │ │ mov r9, r3 │ │ │ │ mov r7, r6 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str r2, [r1, #0] │ │ │ │ add.w r2, r8, r3, lsl #2 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str r2, [r4, #0] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ cmp r2, #1 │ │ │ │ - bne.w 3a136 │ │ │ │ + bne.w 3d416 │ │ │ │ mov r2, r5 │ │ │ │ - str r4, [sp, #16] │ │ │ │ mov r5, fp │ │ │ │ - ldr r4, [sp, #36] @ 0x24 │ │ │ │ - mov fp, r2 │ │ │ │ str r3, [sp, #0] │ │ │ │ - b.n 39f42 │ │ │ │ + mov fp, r2 │ │ │ │ + str r4, [sp, #16] │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ + b.n 3d20a │ │ │ │ ldr r3, [sp, #0] │ │ │ │ cmp r3, r0 │ │ │ │ - beq.w 3a09e │ │ │ │ + beq.w 3d378 │ │ │ │ add.w ip, r8, r0, lsl #2 │ │ │ │ add.w r7, r8, r7, lsl #2 │ │ │ │ - add.w r9, r8, r9, lsl #2 │ │ │ │ ldr.w ip, [ip] │ │ │ │ + add.w r9, r8, r9, lsl #2 │ │ │ │ str.w ip, [r7] │ │ │ │ add.w r7, r8, r1, lsl #2 │ │ │ │ ldr r7, [r7, #0] │ │ │ │ str.w r7, [r9] │ │ │ │ mov r9, r1 │ │ │ │ mov r7, r0 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ mov r0, r7 │ │ │ │ - bl ebd68 │ │ │ │ + add.w r4, r4, #2 │ │ │ │ + bl f6188 │ │ │ │ cmp r5, r7 │ │ │ │ mls r0, fp, r0, r7 │ │ │ │ - add.w r4, r4, #2 │ │ │ │ itt gt │ │ │ │ movgt r3, #1 │ │ │ │ strbgt.w r3, [sl, r7] │ │ │ │ cmp r5, r9 │ │ │ │ sub.w r1, fp, r0 │ │ │ │ itt gt │ │ │ │ movgt r3, #1 │ │ │ │ strbgt.w r3, [sl, r9] │ │ │ │ cmp r6, r0 │ │ │ │ - bne.n 39f18 │ │ │ │ - mov r3, fp │ │ │ │ + bne.n 3d1e0 │ │ │ │ str r4, [sp, #36] @ 0x24 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ + mov r3, fp │ │ │ │ mov fp, r5 │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ mov r5, r3 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ add.w r7, r8, r7, lsl #2 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ add.w r9, r8, r9, lsl #2 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - str r2, [r7, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ + str r2, [r7, #0] │ │ │ │ ldr r2, [r4, #0] │ │ │ │ str.w r2, [r9] │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ cmp r3, r2 │ │ │ │ - bgt.w 39e5c │ │ │ │ + bgt.w 3d126 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - mul.w r1, r6, r2 │ │ │ │ ldr.w r9, [sp, #24] │ │ │ │ + mul.w r1, r6, r2 │ │ │ │ mov r7, r2 │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ - mov r2, r9 │ │ │ │ str r3, [sp, #0] │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ add.w r1, r8, r1, lsl #2 │ │ │ │ + mov r2, r9 │ │ │ │ blx f7d8 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ mov r2, r9 │ │ │ │ mov r0, r4 │ │ │ │ mul.w r1, r3, r7 │ │ │ │ add.w r1, r8, r1, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ strd sl, r6, [sp, #16] │ │ │ │ - str r4, [sp, #48] @ 0x30 │ │ │ │ - mov r9, r3 │ │ │ │ ldr.w sl, [sp, #36] @ 0x24 │ │ │ │ - mov r4, r7 │ │ │ │ + mov r9, r3 │ │ │ │ str r3, [sp, #28] │ │ │ │ - b.n 3a01e │ │ │ │ + str r4, [sp, #48] @ 0x30 │ │ │ │ + mov r4, r7 │ │ │ │ + b.n 3d2f8 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3a088 │ │ │ │ - mul.w r1, r3, r4 │ │ │ │ - str r3, [sp, #0] │ │ │ │ + beq.n 3d364 │ │ │ │ mul.w r0, r6, r4 │ │ │ │ ldr r6, [sp, #24] │ │ │ │ + mul.w r1, r3, r4 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + add.w r0, r8, r0, lsl #2 │ │ │ │ add.w r1, r8, r1, lsl #2 │ │ │ │ mov r2, r6 │ │ │ │ - add.w r0, r8, r0, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ mul.w r0, r9, r4 │ │ │ │ - mul.w r1, r7, r4 │ │ │ │ mov r2, r6 │ │ │ │ mov r9, r7 │ │ │ │ + mul.w r1, r7, r4 │ │ │ │ add.w r0, r8, r0, lsl #2 │ │ │ │ add.w r1, r8, r1, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ mov r6, r3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldrd r3, r1, [sp, #4] │ │ │ │ mov r0, r6 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - add.w sl, sl, #2 │ │ │ │ mul.w r7, r6, r3 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ cmp fp, r6 │ │ │ │ mls r3, r5, r0, r7 │ │ │ │ - it gt │ │ │ │ - movgt r1, #1 │ │ │ │ sub.w r7, r5, r3 │ │ │ │ - itt gt │ │ │ │ - ldrgt r2, [sp, #16] │ │ │ │ - strbgt r1, [r2, r6] │ │ │ │ + ble.n 3d31a │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + mov.w r1, #1 │ │ │ │ + strb r1, [r2, r6] │ │ │ │ cmp fp, r9 │ │ │ │ - ittt gt │ │ │ │ - movgt r1, #1 │ │ │ │ - ldrgt r2, [sp, #16] │ │ │ │ - strbgt.w r1, [r2, r9] │ │ │ │ + ble.n 3d328 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + mov.w r1, #1 │ │ │ │ + strb.w r1, [r2, r9] │ │ │ │ ldr r2, [sp, #20] │ │ │ │ + add.w sl, sl, #2 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 39fe2 │ │ │ │ + bne.n 3d2bc │ │ │ │ + ldr r4, [sp, #48] @ 0x30 │ │ │ │ mov r2, r6 │ │ │ │ str.w sl, [sp, #36] @ 0x24 │ │ │ │ - ldr r4, [sp, #48] @ 0x30 │ │ │ │ ldr.w sl, [sp, #16] │ │ │ │ ldr r6, [sp, #20] │ │ │ │ - ldr r7, [sp, #40] @ 0x28 │ │ │ │ ldr r1, [sp, #32] │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ mul.w r0, r2, r7 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ add.w r0, r8, r0, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ mul.w r0, r9, r7 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ mov r1, r4 │ │ │ │ add.w r0, r8, r0, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ - b.n 39e52 │ │ │ │ + b.n 3d11c │ │ │ │ ldr r1, [sp, #32] │ │ │ │ mov r2, r6 │ │ │ │ + ldr r6, [sp, #20] │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ - str.w sl, [sp, #36] @ 0x24 │ │ │ │ - str r4, [sp, #32] │ │ │ │ + strd r4, sl, [sp, #32] │ │ │ │ mov r4, r1 │ │ │ │ ldr.w sl, [sp, #16] │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ - b.n 3a064 │ │ │ │ + b.n 3d340 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mov r3, fp │ │ │ │ - str r4, [sp, #36] @ 0x24 │ │ │ │ mov fp, r5 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ + str r4, [sp, #36] @ 0x24 │ │ │ │ mov r5, r3 │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ str r4, [sp, #32] │ │ │ │ mov r4, r2 │ │ │ │ - b.n 39f78 │ │ │ │ + b.n 3d240 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ str r4, [sp, #36] @ 0x24 │ │ │ │ ldr r4, [sp, #16] │ │ │ │ str r4, [sp, #32] │ │ │ │ mov r4, r2 │ │ │ │ - b.n 39e34 │ │ │ │ + b.n 3d0fe │ │ │ │ str r6, [sp, #0] │ │ │ │ mov r6, r5 │ │ │ │ - strd r3, r4, [sp, #16] │ │ │ │ ldr r5, [sp, #36] @ 0x24 │ │ │ │ - b.n 3a0fa │ │ │ │ + strd r3, r4, [sp, #16] │ │ │ │ + b.n 3d3d4 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ cmp r3, r1 │ │ │ │ - beq.n 3a1be │ │ │ │ + beq.n 3d4a0 │ │ │ │ add.w r4, r8, r1, lsl #3 │ │ │ │ add.w r7, r8, r7, lsl #3 │ │ │ │ - add.w r9, r8, r9, lsl #3 │ │ │ │ ldr.w ip, [r4] │ │ │ │ + add.w r9, r8, r9, lsl #3 │ │ │ │ str.w ip, [r7] │ │ │ │ ldr r4, [r4, #4] │ │ │ │ str r4, [r7, #4] │ │ │ │ add.w r4, r8, r0, lsl #3 │ │ │ │ ldr r7, [r4, #0] │ │ │ │ str.w r7, [r9] │ │ │ │ mov r7, r1 │ │ │ │ ldr r4, [r4, #4] │ │ │ │ str.w r4, [r9, #4] │ │ │ │ mov r9, r0 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldrd r3, r1, [sp, #4] │ │ │ │ mov r0, r7 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - adds r5, #2 │ │ │ │ + add.w r5, r5, #2 │ │ │ │ mul.w r4, r7, r3 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ cmp fp, r7 │ │ │ │ - mls r1, r6, r0, r4 │ │ │ │ - itt gt │ │ │ │ + it gt │ │ │ │ movgt r3, #1 │ │ │ │ + mls r1, r6, r0, r4 │ │ │ │ + it gt │ │ │ │ strbgt.w r3, [sl, r7] │ │ │ │ cmp fp, r9 │ │ │ │ - sub.w r0, r6, r1 │ │ │ │ - itt gt │ │ │ │ + it gt │ │ │ │ movgt r3, #1 │ │ │ │ + sub.w r0, r6, r1 │ │ │ │ + it gt │ │ │ │ strbgt.w r3, [sl, r9] │ │ │ │ ldr r3, [sp, #0] │ │ │ │ cmp r3, r1 │ │ │ │ - bne.n 3a0c8 │ │ │ │ + bne.n 3d3a2 │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ str r5, [sp, #36] @ 0x24 │ │ │ │ mov r5, r6 │ │ │ │ - ldr r4, [sp, #20] │ │ │ │ ldr r6, [sp, #0] │ │ │ │ - b.n 39e34 │ │ │ │ + b.n 3d0fe │ │ │ │ str.w sl, [sp] │ │ │ │ mov sl, fp │ │ │ │ - strd r3, r4, [sp, #16] │ │ │ │ mov fp, r5 │ │ │ │ ldr r5, [sp, #36] @ 0x24 │ │ │ │ - b.n 3a16a │ │ │ │ + strd r3, r4, [sp, #16] │ │ │ │ + b.n 3d44a │ │ │ │ ldr r3, [sp, #16] │ │ │ │ cmp r3, r1 │ │ │ │ - beq.n 3a1aa │ │ │ │ + beq.n 3d48c │ │ │ │ add.w r4, r8, r1, lsl #2 │ │ │ │ add.w r7, r8, r7, lsl #2 │ │ │ │ - add.w r9, r8, r9, lsl #2 │ │ │ │ ldr r4, [r4, #0] │ │ │ │ + add.w r9, r8, r9, lsl #2 │ │ │ │ str r4, [r7, #0] │ │ │ │ add.w r4, r8, r0, lsl #2 │ │ │ │ mov r7, r1 │ │ │ │ ldr r4, [r4, #0] │ │ │ │ str.w r4, [r9] │ │ │ │ mov r9, r0 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldrd r3, r1, [sp, #4] │ │ │ │ mov r0, r7 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - adds r5, #2 │ │ │ │ mul.w r4, r7, r3 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ cmp sl, r7 │ │ │ │ mls r1, fp, r0, r4 │ │ │ │ sub.w r0, fp, r1 │ │ │ │ - ittt gt │ │ │ │ - ldrgt r3, [sp, #0] │ │ │ │ - ldrgt r2, [sp, #40] @ 0x28 │ │ │ │ - strbgt r2, [r3, r7] │ │ │ │ + ble.n 3d46a │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + strb r2, [r3, r7] │ │ │ │ cmp sl, r9 │ │ │ │ - ittt gt │ │ │ │ - ldrgt r3, [sp, #0] │ │ │ │ - ldrgt r2, [sp, #40] @ 0x28 │ │ │ │ - strbgt.w r2, [r3, r9] │ │ │ │ + ble.n 3d476 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + strb.w r2, [r3, r9] │ │ │ │ cmp r6, r1 │ │ │ │ - bne.n 3a146 │ │ │ │ + add.w r5, r5, #2 │ │ │ │ + bne.n 3d426 │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ str r5, [sp, #36] @ 0x24 │ │ │ │ mov r5, fp │ │ │ │ - ldr r4, [sp, #20] │ │ │ │ mov fp, sl │ │ │ │ ldr.w sl, [sp] │ │ │ │ - b.n 39f78 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + b.n 3d240 │ │ │ │ ldr r4, [sp, #20] │ │ │ │ - str r5, [sp, #36] @ 0x24 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + strd r4, r5, [sp, #32] │ │ │ │ mov r5, fp │ │ │ │ - str r4, [sp, #32] │ │ │ │ mov fp, sl │ │ │ │ - mov r4, r2 │ │ │ │ ldr.w sl, [sp] │ │ │ │ - b.n 39f78 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + mov r4, r2 │ │ │ │ + b.n 3d240 │ │ │ │ ldr r4, [sp, #20] │ │ │ │ - str r5, [sp, #36] @ 0x24 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + strd r4, r5, [sp, #32] │ │ │ │ mov r5, r6 │ │ │ │ - str r4, [sp, #32] │ │ │ │ - mov r4, r2 │ │ │ │ ldr r6, [sp, #0] │ │ │ │ - b.n 39e34 │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mov r4, r2 │ │ │ │ + b.n 3d0fe │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ - ldr.w r9, [r0, #88] @ 0x58 │ │ │ │ ldrd r7, r5, [r0, #80] @ 0x50 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - ldrd sl, r0, [r0, #72] @ 0x48 │ │ │ │ - mov r4, r1 │ │ │ │ + ldr.w r9, [r0, #88] @ 0x58 │ │ │ │ + ldr.w sl, [r0, #72] @ 0x48 │ │ │ │ str r5, [sp, #4] │ │ │ │ mul.w r5, r5, r7 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + ldr r0, [r0, #76] @ 0x4c │ │ │ │ + mul.w r5, r9, r5 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r7, #1 │ │ │ │ - mul.w r5, r9, r5 │ │ │ │ - mov r6, r0 │ │ │ │ mul.w r5, sl, r5 │ │ │ │ - ble.n 3a27c │ │ │ │ + mov r6, r0 │ │ │ │ + ble.n 3d588 │ │ │ │ ldr.w r0, [r8, #100] @ 0x64 │ │ │ │ cmp.w r9, #0 │ │ │ │ ldr.w sl, [r0, #56] @ 0x38 │ │ │ │ - ble.n 3a2a0 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + ble.n 3d5ae │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ mov r7, r4 │ │ │ │ mov.w fp, #0 │ │ │ │ - b.n 3a21c │ │ │ │ + b.n 3d512 │ │ │ │ ldr.w r0, [r8, #100] @ 0x64 │ │ │ │ mov r1, r7 │ │ │ │ mov r2, r6 │ │ │ │ blx sl │ │ │ │ add.w fp, fp, #1 │ │ │ │ mov r0, r7 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r6 │ │ │ │ - add r7, r5 │ │ │ │ blx f7d8 │ │ │ │ cmp r9, fp │ │ │ │ - bne.n 3a218 │ │ │ │ + add r7, r5 │ │ │ │ + bne.n 3d50e │ │ │ │ ldr.w r0, [r8, #104] @ 0x68 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 3a270 │ │ │ │ + ble.n 3d56a │ │ │ │ ldr.w r0, [r8, #108] @ 0x6c │ │ │ │ ldr.w sl, [r0, #56] @ 0x38 │ │ │ │ - movs r7, #0 │ │ │ │ - b.n 3a258 │ │ │ │ + mov.w r7, #0 │ │ │ │ + b.n 3d550 │ │ │ │ ldr.w r0, [r8, #108] @ 0x6c │ │ │ │ mov r1, r4 │ │ │ │ mov r2, r6 │ │ │ │ blx sl │ │ │ │ - adds r7, #1 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ mov r0, r4 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r6 │ │ │ │ - add r4, r5 │ │ │ │ blx f7d8 │ │ │ │ cmp r9, r7 │ │ │ │ - bne.n 3a254 │ │ │ │ + add r4, r5 │ │ │ │ + bne.n 3d54c │ │ │ │ mov r0, r6 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ ldr.w r0, [r8, #104] @ 0x68 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 3a270 │ │ │ │ + ble.n 3d56a │ │ │ │ ldr.w r0, [r8, #108] @ 0x6c │ │ │ │ cmp.w r9, #0 │ │ │ │ ldr.w sl, [r0, #56] @ 0x38 │ │ │ │ - ble.n 3a270 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - b.n 3a250 │ │ │ │ + ble.n 3d56a │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + b.n 3d546 │ │ │ │ ldr.w r0, [r8, #104] @ 0x68 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - b.n 3a270 │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 3d56a │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + ldr r5, [r0, #72] @ 0x48 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + ldrd r7, r4, [r0, #92] @ 0x5c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r3, r9, [r0, #64] @ 0x40 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r0 │ │ │ │ - ldr r3, [r0, #64] @ 0x40 │ │ │ │ - ldr.w r9, [r0, #68] @ 0x44 │ │ │ │ sub sp, #28 │ │ │ │ - ldrd r7, r4, [r0, #92] @ 0x5c │ │ │ │ - mov r8, r1 │ │ │ │ - ldr r5, [r0, #72] @ 0x48 │ │ │ │ ldr r0, [r0, #76] @ 0x4c │ │ │ │ str r3, [sp, #4] │ │ │ │ str r5, [sp, #12] │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r9, r4 │ │ │ │ str r0, [sp, #8] │ │ │ │ - ble.n 3a35e │ │ │ │ - mul.w r6, r5, r4 │ │ │ │ + ble.n 3d696 │ │ │ │ mov r2, r0 │ │ │ │ ldr.w r0, [fp, #100] @ 0x64 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + mul.w r6, r5, r4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ add.w r1, r8, r6 │ │ │ │ blx r3 │ │ │ │ cmp r7, #0 │ │ │ │ - ble.w 3a432 │ │ │ │ + ble.w 3d770 │ │ │ │ mul.w r3, r5, r9 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - str r3, [sp, #16] │ │ │ │ - mov r4, r6 │ │ │ │ - mov r2, r3 │ │ │ │ mov sl, r8 │ │ │ │ + mov.w r5, #0 │ │ │ │ + mov r2, r3 │ │ │ │ mov r3, r8 │ │ │ │ - movs r5, #0 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + strd r2, r4, [sp, #16] │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + mov r4, r6 │ │ │ │ mov r6, r2 │ │ │ │ mov r1, sl │ │ │ │ mov r0, r3 │ │ │ │ mov r2, r4 │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ blx f730 │ │ │ │ mov r3, r0 │ │ │ │ + cmp r7, r5 │ │ │ │ add r3, r4 │ │ │ │ add sl, r6 │ │ │ │ - cmp r7, r5 │ │ │ │ - bne.n 3a308 │ │ │ │ + bne.n 3d62a │ │ │ │ ldr.w r0, [fp, #104] @ 0x68 │ │ │ │ mov r2, r8 │ │ │ │ mov r1, r8 │ │ │ │ ldr r4, [sp, #20] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r7 │ │ │ │ - bgt.n 3a378 │ │ │ │ + bgt.n 3d6b0 │ │ │ │ + ldrd r3, r1, [sp, #4] │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ mul.w r3, r2, r3 │ │ │ │ sub.w r2, r9, r4 │ │ │ │ mul.w r0, r4, r3 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ add.w r0, r8, r0, lsl #2 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ ldr r0, [sp, #8] │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ ldr.w r0, [fp, #104] @ 0x68 │ │ │ │ mov r2, r8 │ │ │ │ mov r1, r8 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r7 │ │ │ │ - ble.n 3a352 │ │ │ │ + ble.n 3d678 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mul.w r3, r3, r9 │ │ │ │ str r3, [sp, #16] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ + ldrd r2, r3, [sp, #8] │ │ │ │ mul.w r5, r3, r7 │ │ │ │ sub.w r3, r9, r4 │ │ │ │ mul.w r3, r5, r3 │ │ │ │ add.w r0, r2, r3, lsl #2 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ str r0, [sp, #20] │ │ │ │ - subs r2, r3, r7 │ │ │ │ + sub.w r2, r3, r7 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mul.w r2, r3, r2 │ │ │ │ mul.w r1, r3, r7 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ add.w r1, r8, r1, lsl #2 │ │ │ │ blx f7d8 │ │ │ │ subs.w sl, r4, #1 │ │ │ │ - bmi.n 3a448 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - lsls r6, r5, #2 │ │ │ │ + bmi.n 3d786 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ mul.w r5, sl, r5 │ │ │ │ str r4, [sp, #16] │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ add.w r5, r8, r5, lsl #2 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - negs r2, r6 │ │ │ │ - lsls r7, r3, #2 │ │ │ │ + rsb r2, r6, #0 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ mul.w r3, sl, r3 │ │ │ │ mov r4, r7 │ │ │ │ mov r7, r2 │ │ │ │ add.w r3, r8, r3, lsl #2 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r3 │ │ │ │ mov r2, r4 │ │ │ │ add.w sl, sl, #4294967295 @ 0xffffffff │ │ │ │ blx f730 │ │ │ │ - add r5, r7 │ │ │ │ - subs r3, r0, r4 │ │ │ │ cmp.w sl, #4294967295 @ 0xffffffff │ │ │ │ - bne.n 3a3d0 │ │ │ │ + sub.w r3, r0, r4 │ │ │ │ + add r5, r7 │ │ │ │ + bne.n 3d712 │ │ │ │ ldr r4, [sp, #16] │ │ │ │ - ldr.w r0, [fp, #108] @ 0x6c │ │ │ │ add.w r2, r8, r6 │ │ │ │ + ldr.w r0, [fp, #108] @ 0x6c │ │ │ │ ldr r1, [sp, #20] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ cmp r9, r4 │ │ │ │ - ble.n 3a352 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ble.n 3d678 │ │ │ │ + ldrd r3, r7, [sp, #4] │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - lsls r5, r3, #2 │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ mul.w r3, r4, r3 │ │ │ │ add.w r3, r8, r3, lsl #2 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r3 │ │ │ │ mov r2, r6 │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ blx f7d8 │ │ │ │ mov r3, r0 │ │ │ │ + cmp r9, r4 │ │ │ │ add r3, r5 │ │ │ │ add r7, r6 │ │ │ │ - cmp r9, r4 │ │ │ │ - bne.n 3a410 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - b.w ff74 │ │ │ │ + bne.n 3d756 │ │ │ │ + b.n 3d678 │ │ │ │ ldr.w r0, [fp, #104] @ 0x68 │ │ │ │ mov r2, r8 │ │ │ │ mov r1, r8 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r7 │ │ │ │ - ble.w 3a332 │ │ │ │ - b.n 3a370 │ │ │ │ - lsls r6, r5, #2 │ │ │ │ - b.n 3a3ea │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ble.w 3d656 │ │ │ │ + b.n 3d6a8 │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ + b.n 3d72e │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ - ldr r5, [r2, #88] @ 0x58 │ │ │ │ - ldrd r7, r9, [r2, #80] @ 0x50 │ │ │ │ - sub sp, #44 @ 0x2c │ │ │ │ ldrd r8, r0, [r2, #72] @ 0x48 │ │ │ │ - mov r4, r2 │ │ │ │ - mul.w r6, r9, r7 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ + ldrd r7, r9, [r2, #80] @ 0x50 │ │ │ │ str r1, [sp, #28] │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + ldr r5, [r2, #88] @ 0x58 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ + mul.w r6, r9, r7 │ │ │ │ cmp r7, #1 │ │ │ │ mul.w r3, r5, r6 │ │ │ │ - str r0, [sp, #32] │ │ │ │ mul.w r6, r8, r6 │ │ │ │ mul.w r3, r8, r3 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - ble.n 3a4e6 │ │ │ │ - mul.w r1, r5, r9 │ │ │ │ - mov fp, r0 │ │ │ │ + strd r0, r3, [sp, #32] │ │ │ │ + ble.n 3d83c │ │ │ │ mul.w r2, r8, r9 │ │ │ │ - movs r3, #1 │ │ │ │ - strd r6, r2, [sp, #4] │ │ │ │ + mov.w r3, #1 │ │ │ │ + mov fp, r0 │ │ │ │ + mul.w r1, r5, r9 │ │ │ │ mov r0, r7 │ │ │ │ - strd r3, r3, [sp, #12] │ │ │ │ - mov r3, r5 │ │ │ │ + strd r2, r6, [sp] │ │ │ │ mul.w r1, r8, r1 │ │ │ │ - str r2, [sp, #0] │ │ │ │ + strd r2, r3, [sp, #8] │ │ │ │ + str r3, [sp, #16] │ │ │ │ + mov r3, r5 │ │ │ │ blx fdc0 │ │ │ │ ldr.w r1, [sl, #12] │ │ │ │ mov r2, fp │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ blx ff40 │ │ │ │ str r0, [r4, #100] @ 0x64 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3a59e │ │ │ │ + beq.n 3d8f6 │ │ │ │ add.w r3, r4, #8 │ │ │ │ add.w r1, r0, #8 │ │ │ │ mov r2, r3 │ │ │ │ mov r0, r5 │ │ │ │ blx fe30 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ vldr d6, [r4, #32] │ │ │ │ mul.w r3, r3, r5 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ mul.w r7, r5, r7 │ │ │ │ + mov.w fp, #1 │ │ │ │ mov r3, r5 │ │ │ │ mov r2, r6 │ │ │ │ - mov.w fp, #1 │ │ │ │ mov r0, r5 │ │ │ │ - strd fp, fp, [sp, #12] │ │ │ │ - str r6, [sp, #0] │ │ │ │ + strd r6, fp, [sp, #8] │ │ │ │ mul.w r1, r9, r7 │ │ │ │ + str.w fp, [sp, #16] │ │ │ │ mul.w r1, r8, r1 │ │ │ │ - strd r1, r6, [sp, #4] │ │ │ │ + strd r6, r1, [sp] │ │ │ │ blx fdc0 │ │ │ │ ldr.w r2, [sl, #12] │ │ │ │ mov r1, r2 │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ blx ff40 │ │ │ │ str r0, [r4, #104] @ 0x68 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3a59e │ │ │ │ + beq.n 3d8f6 │ │ │ │ add.w r6, r4, #8 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ mov r1, r6 │ │ │ │ blx fe10 │ │ │ │ cmp r9, fp │ │ │ │ - ble.n 3a590 │ │ │ │ + ble.n 3d8ea │ │ │ │ mul.w r3, r8, r7 │ │ │ │ mov r2, r8 │ │ │ │ + mov r0, r7 │ │ │ │ mul.w r1, r8, r9 │ │ │ │ strd r8, r3, [sp] │ │ │ │ - mov r0, r7 │ │ │ │ mov r3, r9 │ │ │ │ - strd fp, fp, [sp, #12] │ │ │ │ - str.w r8, [sp, #8] │ │ │ │ + strd r8, fp, [sp, #8] │ │ │ │ + str.w fp, [sp, #16] │ │ │ │ blx fdc0 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ ldr.w r1, [sl, #12] │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ blx ff40 │ │ │ │ str r0, [r4, #108] @ 0x6c │ │ │ │ - cbz r0, 3a59e │ │ │ │ + cbz r0, 3d8f6 │ │ │ │ add.w r1, r0, #8 │ │ │ │ mov r2, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx faac │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ vldr d6, [r4, #32] │ │ │ │ mul.w r5, r3, r5 │ │ │ │ lsl.w r5, r5, fp │ │ │ │ vmov s15, r5 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ ldr r0, [sp, #32] │ │ │ │ blx ff78 │ │ │ │ - movs r0, #1 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + mov.w r0, #1 │ │ │ │ + b.n 3d900 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ blx ff78 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r4, r3 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r3 │ │ │ │ + mov r6, r2 │ │ │ │ + mov.w r2, r2, lsl #1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov.w sl, r3, lsl #1 │ │ │ │ ldr r3, [r0, #8] │ │ │ │ - mov r5, r2 │ │ │ │ - movs r2, #12 │ │ │ │ - mov r6, r0 │ │ │ │ - sub sp, #12 │ │ │ │ - mla r0, r2, r5, r3 │ │ │ │ - ldr r7, [r0, #4] │ │ │ │ - mla r0, r2, r4, r3 │ │ │ │ - ldr.w r8, [r0, #4] │ │ │ │ - ldr r0, [r3, #0] │ │ │ │ - cmp r0, #2 │ │ │ │ - ittee eq │ │ │ │ - moveq.w sl, #1 │ │ │ │ - moveq r9, sl │ │ │ │ - ldrne r0, [sp, #48] @ 0x30 │ │ │ │ - mlane r3, r2, r0, r3 │ │ │ │ - mov.w r2, #0 │ │ │ │ - it ne │ │ │ │ - ldrdne r9, sl, [r3, #4] │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - str r2, [r3, #0] │ │ │ │ - ldr.w r1, [r1, #164] @ 0xa4 │ │ │ │ - ubfx r1, r1, #3, #1 │ │ │ │ - eor.w r1, r1, #1 │ │ │ │ - cmp r7, r8 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + mov fp, r0 │ │ │ │ + ldr r0, [sp, #56] @ 0x38 │ │ │ │ + str r2, [sp, #8] │ │ │ │ + add r2, r6 │ │ │ │ + add.w r2, r3, r2, lsl #2 │ │ │ │ + ldr.w r8, [r2, #4] │ │ │ │ + add.w r2, sl, r5 │ │ │ │ + add.w r2, r3, r2, lsl #2 │ │ │ │ + ldr.w r9, [r2, #4] │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ + cmp r2, #2 │ │ │ │ + beq.n 3d9aa │ │ │ │ + add.w r0, r0, r0, lsl #1 │ │ │ │ + add.w r3, r3, r0, lsl #2 │ │ │ │ + ldrd r2, r7, [r3, #4] │ │ │ │ + str r2, [sp, #4] │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ + mov.w r0, #0 │ │ │ │ + str r0, [r2, #0] │ │ │ │ + ldr.w r2, [r1, #164] @ 0xa4 │ │ │ │ + ubfx r2, r2, #3, #1 │ │ │ │ + eor.w r2, r2, #1 │ │ │ │ + cmp r8, r9 │ │ │ │ ite eq │ │ │ │ - moveq r1, #0 │ │ │ │ - andne.w r1, r1, #1 │ │ │ │ - cbnz r1, 3a60e │ │ │ │ - mov.w sl, #0 │ │ │ │ - mov r0, sl │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov r1, r8 │ │ │ │ + moveq r2, #0 │ │ │ │ + andne.w r2, r2, #1 │ │ │ │ + cbnz r2, 3d9b2 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov r0, r7 │ │ │ │ - sub.w fp, r7, r8 │ │ │ │ + add sp, #20 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r7, #1 │ │ │ │ + str r7, [sp, #4] │ │ │ │ + b.n 3d96c │ │ │ │ + mov r1, r9 │ │ │ │ + mov r0, r8 │ │ │ │ blx fedc │ │ │ │ - str r0, [sp, #4] │ │ │ │ - mov r0, fp │ │ │ │ + mov r2, r0 │ │ │ │ + sub.w r4, r8, r9 │ │ │ │ + mov r0, r4 │ │ │ │ + str r2, [sp, #12] │ │ │ │ blx 10080 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ add.w r0, r0, r0, lsl #3 │ │ │ │ - cmp r3, r0 │ │ │ │ - blt.n 3a676 │ │ │ │ - cmp.w sl, #1 │ │ │ │ - bne.n 3a602 │ │ │ │ - movs r2, #12 │ │ │ │ - ldr r3, [r6, #8] │ │ │ │ - adds r3, #4 │ │ │ │ - mul.w r4, r2, r4 │ │ │ │ - adds r6, r3, r4 │ │ │ │ - ldr r1, [r6, #4] │ │ │ │ - cmp r1, r9 │ │ │ │ - bne.n 3a602 │ │ │ │ - mul.w r5, r2, r5 │ │ │ │ - adds r2, r3, r5 │ │ │ │ - ldr r1, [r2, #8] │ │ │ │ - cmp r1, r9 │ │ │ │ - bne.n 3a602 │ │ │ │ - ldr r7, [r3, r5] │ │ │ │ - ldr r4, [r3, r4] │ │ │ │ - ldr r5, [r2, #4] │ │ │ │ - cmp r7, r4 │ │ │ │ - beq.n 3a6c4 │ │ │ │ - mul.w r4, r4, r9 │ │ │ │ - cmp r5, r4 │ │ │ │ - bne.n 3a602 │ │ │ │ - mul.w r9, r7, r9 │ │ │ │ - ldr r3, [r6, #8] │ │ │ │ - sub.w sl, r3, r9 │ │ │ │ - clz sl, sl │ │ │ │ - mov.w sl, sl, lsr #5 │ │ │ │ - b.n 3a606 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r7 │ │ │ │ + cmp r2, r0 │ │ │ │ + blt.n 3da30 │ │ │ │ + cmp r7, #1 │ │ │ │ + bne.n 3d98c │ │ │ │ + ldr.w r2, [fp, #8] │ │ │ │ + add sl, r5 │ │ │ │ + mov.w sl, sl, lsl #2 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + add.w r2, r2, #4 │ │ │ │ + add.w r4, r2, sl │ │ │ │ + ldr r1, [r4, #4] │ │ │ │ + cmp r1, r3 │ │ │ │ + bne.n 3d98c │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + add r3, r6 │ │ │ │ + mov.w fp, r3, lsl #2 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + add.w r1, r2, fp │ │ │ │ + ldr r0, [r1, #8] │ │ │ │ + cmp r0, r3 │ │ │ │ + bne.n 3d98c │ │ │ │ + ldr.w r8, [r2, fp] │ │ │ │ + ldr.w r5, [r2, sl] │ │ │ │ + ldr r6, [r1, #4] │ │ │ │ + cmp r8, r5 │ │ │ │ + beq.n 3da84 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + mul.w r5, r3, r5 │ │ │ │ + cmp r6, r5 │ │ │ │ + bne.n 3d98c │ │ │ │ + ldr r7, [r4, #8] │ │ │ │ + mul.w r2, r8, r3 │ │ │ │ + sub.w r7, r7, r2 │ │ │ │ + clz r7, r7 │ │ │ │ + mov.w r7, r7, lsr #5 │ │ │ │ + b.n 3d990 │ │ │ │ + mov r1, r9 │ │ │ │ + mov r0, r8 │ │ │ │ blx ffb0 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - mov r0, fp │ │ │ │ + mov r2, r0 │ │ │ │ + mov r0, r4 │ │ │ │ + str r2, [sp, #12] │ │ │ │ blx 10080 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - mul.w r3, r0, r3 │ │ │ │ - mul.w r3, r9, r3 │ │ │ │ - cmp.w r3, #65536 @ 0x10000 │ │ │ │ - ble.n 3a62c │ │ │ │ - mov r1, r8 │ │ │ │ - mov r3, r7 │ │ │ │ - mov fp, r1 │ │ │ │ - mov r0, r3 │ │ │ │ - bl ebffc │ │ │ │ - mov r3, fp │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + mul.w r2, r0, r2 │ │ │ │ + mul.w r2, r3, r2 │ │ │ │ + cmp.w r2, #65536 @ 0x10000 │ │ │ │ + ble.n 3d9d2 │ │ │ │ + mov r4, r9 │ │ │ │ + mov r2, r8 │ │ │ │ + mov r1, r4 │ │ │ │ + mov r0, r2 │ │ │ │ + bl f641c │ │ │ │ + mov r2, r4 │ │ │ │ + mov r4, r1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 3a69a │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r7 │ │ │ │ - str.w fp, [sp, #4] │ │ │ │ + bne.n 3da58 │ │ │ │ + mov r1, r9 │ │ │ │ + mov r0, r8 │ │ │ │ + str r2, [sp, #12] │ │ │ │ blx ffb0 │ │ │ │ mov r1, r0 │ │ │ │ - movs r0, #9 │ │ │ │ + mov.w r0, #9 │ │ │ │ blx ffb0 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - cmp r0, r3 │ │ │ │ - bgt.n 3a62c │ │ │ │ - b.n 3a602 │ │ │ │ - ldr r3, [r6, #8] │ │ │ │ - cmp r5, r7 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + cmp r0, r2 │ │ │ │ + bgt.n 3d9d2 │ │ │ │ + b.n 3d98c │ │ │ │ + ldr r2, [r4, #8] │ │ │ │ + cmp r6, r8 │ │ │ │ it ge │ │ │ │ - cmpge r3, r5 │ │ │ │ - bne.n 3a65a │ │ │ │ - mov r1, r9 │ │ │ │ - mov r0, r5 │ │ │ │ - bl ebffc │ │ │ │ + cmpge r2, r6 │ │ │ │ + bne.n 3da12 │ │ │ │ + mov r1, r3 │ │ │ │ + mov r0, r6 │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - beq.n 3a606 │ │ │ │ - b.n 3a65a │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + beq.w 3d990 │ │ │ │ + b.n 3da12 │ │ │ │ + nop │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r3, sl, [r2, #64] @ 0x40 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r2 │ │ │ │ - ldr r3, [r2, #64] @ 0x40 │ │ │ │ + ldr r2, [r2, #72] @ 0x48 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - ldrd sl, r2, [r2, #68] @ 0x44 │ │ │ │ - mov r5, r3 │ │ │ │ + sub.w r5, r3, sl │ │ │ │ strd r0, r1, [sp, #44] @ 0x2c │ │ │ │ - mov r0, r3 │ │ │ │ mov r1, sl │ │ │ │ - sub.w r5, r5, sl │ │ │ │ - str r3, [sp, #28] │ │ │ │ - str r2, [sp, #32] │ │ │ │ + mov r0, r3 │ │ │ │ + strd r3, r2, [sp, #28] │ │ │ │ blx fedc │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx 10080 │ │ │ │ add.w r0, r0, r0, lsl #3 │ │ │ │ cmp r4, r0 │ │ │ │ - blt.w 3a87e │ │ │ │ + blt.w 3dc74 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ mov r1, sl │ │ │ │ blx ffb0 │ │ │ │ mov r7, r0 │ │ │ │ mov r8, r0 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + ldrd r2, r3, [sp, #28] │ │ │ │ sub.w r4, sl, r8 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ strd r7, r8, [fp, #92] @ 0x5c │ │ │ │ - subs r0, r2, r7 │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ mul.w r5, r3, r7 │ │ │ │ + sub.w r0, r2, r7 │ │ │ │ mul.w r9, r3, sl │ │ │ │ + str r0, [sp, #36] @ 0x24 │ │ │ │ mul.w r1, r5, r4 │ │ │ │ mla r0, r9, r0, r1 │ │ │ │ str r1, [sp, #52] @ 0x34 │ │ │ │ str.w r0, [fp, #76] @ 0x4c │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #32] │ │ │ │ - mov r6, r0 │ │ │ │ cmp r8, sl │ │ │ │ + mov r6, r0 │ │ │ │ mul.w r3, r2, r8 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ - bge.n 3a798 │ │ │ │ - movs r3, #1 │ │ │ │ + bge.n 3db72 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r1, r9 │ │ │ │ - strd r3, r3, [sp, #12] │ │ │ │ + str r2, [sp, #0] │ │ │ │ mov r0, r7 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + str r2, [sp, #8] │ │ │ │ + strd r3, r3, [sp, #12] │ │ │ │ mov r3, r4 │ │ │ │ - strd r5, r2, [sp, #4] │ │ │ │ - str r2, [sp, #0] │ │ │ │ blx fdc0 │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ + ldrd r3, r2, [sp, #40] @ 0x28 │ │ │ │ ldr r1, [r2, #12] │ │ │ │ mov r2, r6 │ │ │ │ add.w r1, r1, r3, lsl #2 │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ blx ff40 │ │ │ │ str.w r0, [fp, #100] @ 0x64 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3a870 │ │ │ │ + beq.n 3dc52 │ │ │ │ add.w r1, fp, #8 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ blx fe10 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r0, r7 │ │ │ │ - strd r3, r3, [sp, #12] │ │ │ │ + ldr r1, [sp, #40] @ 0x28 │ │ │ │ + strd r2, r5, [sp] │ │ │ │ + strd r2, r3, [sp, #8] │ │ │ │ + str r3, [sp, #16] │ │ │ │ mov r3, r8 │ │ │ │ - strd r5, r2, [sp, #4] │ │ │ │ - str r2, [sp, #0] │ │ │ │ blx fdc0 │ │ │ │ ldr r1, [sp, #44] @ 0x2c │ │ │ │ ldr r1, [r1, #12] │ │ │ │ - str r1, [sp, #40] @ 0x28 │ │ │ │ mov r2, r1 │ │ │ │ + str r1, [sp, #40] @ 0x28 │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ blx ff40 │ │ │ │ str.w r0, [fp, #104] @ 0x68 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3a870 │ │ │ │ + beq.n 3dc52 │ │ │ │ add.w r1, fp, #8 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ str r1, [sp, #40] @ 0x28 │ │ │ │ blx fe10 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ cmp r0, r7 │ │ │ │ - ble.n 3a824 │ │ │ │ + ble.n 3dc06 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ - movs r3, #1 │ │ │ │ - strd r3, r3, [sp, #12] │ │ │ │ - mov r3, r0 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r1, r9 │ │ │ │ - str r2, [sp, #8] │ │ │ │ + str r3, [sp, #16] │ │ │ │ + strd r2, r3, [sp, #8] │ │ │ │ + mov r3, r0 │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - strd r2, r3, [sp] │ │ │ │ + str r2, [sp, #0] │ │ │ │ + str r3, [sp, #4] │ │ │ │ mov r3, sl │ │ │ │ blx fdc0 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ ldr r2, [r3, #12] │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add.w r2, r2, r5, lsl #2 │ │ │ │ add.w r1, r6, r3, lsl #2 │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ blx ff40 │ │ │ │ str.w r0, [fp, #108] @ 0x6c │ │ │ │ - cbz r0, 3a870 │ │ │ │ + cbz r0, 3dc52 │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ blx fe10 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r0, r6 │ │ │ │ vldr d6, [fp, #32] │ │ │ │ cmp r3, r7 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ ite le │ │ │ │ @@ -55684,1150 +57186,1228 @@ │ │ │ │ addgt r2, #1 │ │ │ │ mul.w r8, r8, r7 │ │ │ │ mul.w r3, r3, sl │ │ │ │ mla r3, r8, r2, r3 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mla r3, r7, r4, r3 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [fp, #32] │ │ │ │ blx ff78 │ │ │ │ - movs r0, #1 │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + mov.w r0, #1 │ │ │ │ + b.n 3dc5c │ │ │ │ mov r0, r6 │ │ │ │ blx ff78 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r6, [sp, #28] │ │ │ │ mov r1, sl │ │ │ │ mov r0, r6 │ │ │ │ blx ffb0 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx 10080 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mul.w r3, r0, r4 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ cmp.w r3, #65536 @ 0x10000 │ │ │ │ - ble.w 3a712 │ │ │ │ + ble.w 3dae4 │ │ │ │ mov r0, sl │ │ │ │ mov r1, r6 │ │ │ │ mov r5, r1 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r5 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 3a8a6 │ │ │ │ - mov r4, r1 │ │ │ │ + bne.n 3dc9c │ │ │ │ cmp.w sl, #0 │ │ │ │ - ble.n 3a936 │ │ │ │ + mov r4, r1 │ │ │ │ + ble.n 3dd2c │ │ │ │ ldr r3, [sp, #28] │ │ │ │ sub.w r9, sl, #32 │ │ │ │ mov r4, sl │ │ │ │ mov r8, sl │ │ │ │ + strd sl, fp, [sp, #36] @ 0x24 │ │ │ │ mov r7, r3 │ │ │ │ sub.w r6, r3, #32 │ │ │ │ - strd sl, fp, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 3a900 │ │ │ │ + ble.n 3dcf6 │ │ │ │ mov sl, r3 │ │ │ │ mov r0, r4 │ │ │ │ mov fp, r6 │ │ │ │ mov r6, r4 │ │ │ │ mov r4, sl │ │ │ │ mov r1, r4 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r4 │ │ │ │ mov r4, r1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 3a8de │ │ │ │ - mov r4, r6 │ │ │ │ + bne.n 3dcd4 │ │ │ │ cmp r0, r5 │ │ │ │ + mov r4, r6 │ │ │ │ mov r6, fp │ │ │ │ mov fp, r0 │ │ │ │ - bgt.n 3a91a │ │ │ │ + bgt.n 3dd10 │ │ │ │ subs.w sl, sl, #1 │ │ │ │ - beq.n 3a900 │ │ │ │ + beq.n 3dcf6 │ │ │ │ cmp sl, r6 │ │ │ │ - bne.n 3a8d6 │ │ │ │ + bne.n 3dccc │ │ │ │ ldr r0, [sp, #28] │ │ │ │ mov r1, r4 │ │ │ │ blx ffb0 │ │ │ │ cmp r0, r5 │ │ │ │ - beq.n 3a914 │ │ │ │ + beq.n 3dd0a │ │ │ │ subs r4, #1 │ │ │ │ - beq.n 3a914 │ │ │ │ + beq.n 3dd0a │ │ │ │ cmp r4, r9 │ │ │ │ - bne.n 3a8ce │ │ │ │ + bne.n 3dcc4 │ │ │ │ ldrd sl, fp, [sp, #36] @ 0x24 │ │ │ │ - b.n 3a71e │ │ │ │ + b.n 3daf0 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, sl │ │ │ │ blx ffb0 │ │ │ │ cmp r0, fp │ │ │ │ - beq.n 3a92e │ │ │ │ + beq.n 3dd24 │ │ │ │ mov r5, fp │ │ │ │ mov r8, r4 │ │ │ │ mov r7, sl │ │ │ │ - b.n 3a8f6 │ │ │ │ + b.n 3dcec │ │ │ │ mov r5, fp │ │ │ │ mov r8, r4 │ │ │ │ mov r7, sl │ │ │ │ - b.n 3a900 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + b.n 3dcf6 │ │ │ │ + ldrd r7, r3, [sp, #28] │ │ │ │ mov r0, r1 │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ mov r8, sl │ │ │ │ - strd r7, sl, [fp, #92] @ 0x5c │ │ │ │ str.w r1, [fp, #76] @ 0x4c │ │ │ │ mul.w r9, r3, sl │ │ │ │ + strd r7, sl, [fp, #92] @ 0x5c │ │ │ │ mul.w r5, r3, r7 │ │ │ │ blx 1008c │ │ │ │ - str.w r9, [sp, #40] @ 0x28 │ │ │ │ mov r6, r0 │ │ │ │ - str r4, [sp, #36] @ 0x24 │ │ │ │ + strd r4, r9, [sp, #36] @ 0x24 │ │ │ │ str r4, [sp, #52] @ 0x34 │ │ │ │ - b.n 3a798 │ │ │ │ + b.n 3db72 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ - ldr r4, [r0, #8] │ │ │ │ - movs r3, #12 │ │ │ │ mov r6, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov.w r9, r3, lsl #1 │ │ │ │ + ldr.w sl, [r0, #8] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #20 │ │ │ │ - mov r7, r1 │ │ │ │ - mla r2, r3, r2, r4 │ │ │ │ - ldr.w r9, [r2, #4] │ │ │ │ - mla r2, r3, r5, r4 │ │ │ │ - ldr.w r8, [r2, #4] │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - cmp r2, #2 │ │ │ │ - beq.n 3a9e6 │ │ │ │ - ldr r2, [sp, #56] @ 0x38 │ │ │ │ - mla r3, r3, r2, r4 │ │ │ │ - ldr r2, [r3, #4] │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ - str r2, [sp, #4] │ │ │ │ + mov.w fp, r2, lsl #1 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + str r1, [sp, #4] │ │ │ │ + add.w r1, fp, r2 │ │ │ │ + add.w r1, sl, r1, lsl #2 │ │ │ │ + ldr.w r8, [r1, #4] │ │ │ │ + add.w r1, r9, r5 │ │ │ │ + add.w r1, sl, r1, lsl #2 │ │ │ │ + ldr r7, [r1, #4] │ │ │ │ + ldr.w r1, [sl] │ │ │ │ + cmp r1, #2 │ │ │ │ + beq.n 3de0c │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r3, sl, r3, lsl #2 │ │ │ │ + ldrd r2, r3, [r3, #4] │ │ │ │ + str r2, [sp, #0] │ │ │ │ str r3, [sp, #12] │ │ │ │ - mov r3, r8 │ │ │ │ - mov fp, r9 │ │ │ │ - mov sl, r3 │ │ │ │ - mov r1, r3 │ │ │ │ - mov r0, fp │ │ │ │ - mov fp, sl │ │ │ │ - bl ebffc │ │ │ │ - mov r3, r1 │ │ │ │ - cmp r1, #0 │ │ │ │ - bne.n 3a998 │ │ │ │ - str r1, [sp, #8] │ │ │ │ + mov r4, r7 │ │ │ │ mov r0, r8 │ │ │ │ - mov r1, sl │ │ │ │ - bl ebd68 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - mul.w r0, r9, r0 │ │ │ │ + mov r1, r4 │ │ │ │ + bl f641c │ │ │ │ + mov r0, r4 │ │ │ │ + mov r4, r1 │ │ │ │ + cmp r1, #0 │ │ │ │ + bne.n 3ddb0 │ │ │ │ + mov r3, r0 │ │ │ │ + mov r1, r0 │ │ │ │ + mov r0, r7 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + bl f6188 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mul.w r0, r8, r0 │ │ │ │ ldr r1, [sp, #60] @ 0x3c │ │ │ │ mul.w r0, r3, r0 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ str r0, [r1, #0] │ │ │ │ - ldr.w r1, [r7, #164] @ 0xa4 │ │ │ │ - tst.w r1, #8 │ │ │ │ - bne.n 3a9de │ │ │ │ - cmp r9, r8 │ │ │ │ + ldr.w r1, [r3, #164] @ 0xa4 │ │ │ │ + lsls r3, r1, #28 │ │ │ │ + bmi.n 3ddf2 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + cmp r8, r7 │ │ │ │ it ne │ │ │ │ - cmpne.w sl, #1 │ │ │ │ - ble.n 3a9de │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - cmp r2, #1 │ │ │ │ - beq.n 3a9ee │ │ │ │ - mov r0, r3 │ │ │ │ + cmpne r3, #1 │ │ │ │ + ble.n 3ddf2 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + cmp r3, #1 │ │ │ │ + beq.n 3de16 │ │ │ │ + mov r0, r4 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r3, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, #1 │ │ │ │ + str r3, [sp, #0] │ │ │ │ str r3, [sp, #12] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - b.n 3a994 │ │ │ │ - movs r1, #12 │ │ │ │ - adds r4, #4 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - mul.w r5, r1, r5 │ │ │ │ - adds r7, r4, r5 │ │ │ │ - ldr r2, [r7, #4] │ │ │ │ - cmp r2, r0 │ │ │ │ - bne.n 3a9de │ │ │ │ - mul.w r6, r1, r6 │ │ │ │ - adds r1, r4, r6 │ │ │ │ - ldr r2, [r1, #8] │ │ │ │ - cmp r2, r0 │ │ │ │ - bne.n 3a9de │ │ │ │ - ldr r6, [r4, r6] │ │ │ │ - ldr r4, [r4, r5] │ │ │ │ - ldr.w r8, [r1, #4] │ │ │ │ - cmp r6, r4 │ │ │ │ - beq.n 3aa34 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - mul.w r4, r2, r4 │ │ │ │ - cmp r8, r4 │ │ │ │ - bne.n 3a9de │ │ │ │ - mul.w sl, r6, r2 │ │ │ │ - ldr r3, [r7, #8] │ │ │ │ - sub.w r3, r3, sl │ │ │ │ - clz r3, r3 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ - b.n 3a9de │ │ │ │ - ldr r2, [r7, #8] │ │ │ │ + b.n 3ddac │ │ │ │ + add.w r3, r9, r5 │ │ │ │ + add.w r2, sl, #4 │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r5, r2, r3 │ │ │ │ + ldr r1, [r5, #4] │ │ │ │ + cmp r1, r0 │ │ │ │ + bne.n 3ddf2 │ │ │ │ + add.w r1, fp, r6 │ │ │ │ + mov r7, r0 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r6, r2, r1 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ + cmp r0, r7 │ │ │ │ + bne.n 3ddf2 │ │ │ │ + ldr r7, [r2, r1] │ │ │ │ + ldr.w r8, [r6, #4] │ │ │ │ + ldr r6, [r2, r3] │ │ │ │ + cmp r7, r6 │ │ │ │ + beq.n 3de6c │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mul.w r6, r3, r6 │ │ │ │ cmp r8, r6 │ │ │ │ + bne.n 3ddf2 │ │ │ │ + ldr r4, [r5, #8] │ │ │ │ + mul.w sl, r7, r3 │ │ │ │ + sub.w r4, r4, sl │ │ │ │ + clz r4, r4 │ │ │ │ + mov.w r4, r4, lsr #5 │ │ │ │ + b.n 3ddf2 │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ + cmp r8, r7 │ │ │ │ it ge │ │ │ │ - cmpge r2, r8 │ │ │ │ - bne.n 3aa18 │ │ │ │ - mov r1, r0 │ │ │ │ + cmpge r3, r8 │ │ │ │ + bne.n 3de4e │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ mov r0, r8 │ │ │ │ - bl ebffc │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 3aa18 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - b.n 3a9de │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ - mov.w ip, #12 │ │ │ │ - ldr r4, [r0, #8] │ │ │ │ - ldr.w r7, [r1, #164] @ 0xa4 │ │ │ │ - ldr r1, [r4, #0] │ │ │ │ - mla r0, ip, r2, r4 │ │ │ │ - ubfx lr, r7, #0, #20 │ │ │ │ - cmp r1, #2 │ │ │ │ - and.w r7, r7, #8 │ │ │ │ + bne.n 3de4e │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ + b.n 3ddf2 │ │ │ │ + nop │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + mov.w ip, r3, lsl #1 │ │ │ │ + ldr r5, [r0, #8] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ + mov.w lr, r2, lsl #1 │ │ │ │ + ldr.w r1, [r1, #164] @ 0xa4 │ │ │ │ + add.w r0, lr, r2 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + add.w r0, r5, r0, lsl #2 │ │ │ │ + ldr r4, [sp, #32] │ │ │ │ + ldr r7, [r0, #4] │ │ │ │ + add.w r0, ip, r3 │ │ │ │ + add.w r0, r5, r0, lsl #2 │ │ │ │ + and.w r8, r1, #8 │ │ │ │ + ubfx r9, r1, #0, #20 │ │ │ │ + ldr r1, [r5, #0] │ │ │ │ ldr r6, [r0, #4] │ │ │ │ - mla r0, ip, r3, r4 │ │ │ │ - ldr r5, [r0, #4] │ │ │ │ - add.w r0, r6, r5 │ │ │ │ + cmp r1, #2 │ │ │ │ + add.w r0, r7, r6 │ │ │ │ add.w r0, r0, r0, lsr #31 │ │ │ │ mov.w r0, r0, asr #1 │ │ │ │ add.w r0, r0, #3 │ │ │ │ mov.w r0, r0, lsr #2 │ │ │ │ - beq.n 3aab6 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ - mla r1, ip, r1, r4 │ │ │ │ - ldrd r8, ip, [r1, #4] │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - add.w r0, r0, r8, lsl #1 │ │ │ │ + beq.n 3df1c │ │ │ │ + add.w r4, r4, r4, lsl #1 │ │ │ │ + add.w r1, r5, r4, lsl #2 │ │ │ │ + ldrd r4, sl, [r1, #4] │ │ │ │ + ldr r1, [sp, #36] @ 0x24 │ │ │ │ + add.w r0, r0, r4, lsl #1 │ │ │ │ str r0, [r1, #0] │ │ │ │ - cbnz r7, 3aab0 │ │ │ │ - cmp.w r8, #8 │ │ │ │ - ble.n 3ab10 │ │ │ │ - cmp r6, r5 │ │ │ │ - beq.n 3aab0 │ │ │ │ - cmp.w ip, #1 │ │ │ │ - beq.n 3aad0 │ │ │ │ - movs r0, #0 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - adds r0, #2 │ │ │ │ + cmp.w r8, #0 │ │ │ │ + bne.n 3df06 │ │ │ │ + cmp r4, #8 │ │ │ │ + ble.n 3df86 │ │ │ │ + cmp r7, r6 │ │ │ │ + beq.n 3df06 │ │ │ │ + cmp.w sl, #1 │ │ │ │ + beq.n 3df38 │ │ │ │ + mov.w r0, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + ldr r1, [sp, #36] @ 0x24 │ │ │ │ + add.w r0, r0, #2 │ │ │ │ str r0, [r1, #0] │ │ │ │ - cmp r7, #0 │ │ │ │ - bne.n 3aab0 │ │ │ │ - tst.w lr, #65536 @ 0x10000 │ │ │ │ - bne.n 3aab0 │ │ │ │ - cmp r6, r5 │ │ │ │ + cmp.w r8, #0 │ │ │ │ + bne.n 3df06 │ │ │ │ + tst.w r9, #65536 @ 0x10000 │ │ │ │ + bne.n 3df06 │ │ │ │ + cmp r7, r6 │ │ │ │ it ne │ │ │ │ - movne.w r8, #1 │ │ │ │ - beq.n 3aab0 │ │ │ │ - movs r1, #12 │ │ │ │ - adds r4, #4 │ │ │ │ - mul.w r3, r1, r3 │ │ │ │ - adds r5, r4, r3 │ │ │ │ - ldr r0, [r5, #4] │ │ │ │ - cmp r0, r8 │ │ │ │ - bne.n 3aab0 │ │ │ │ - mul.w r1, r2, r1 │ │ │ │ - adds r2, r4, r1 │ │ │ │ - ldr r0, [r2, #8] │ │ │ │ - cmp r0, r8 │ │ │ │ - bne.n 3aab0 │ │ │ │ - ldr r7, [r4, r1] │ │ │ │ - ldr r4, [r4, r3] │ │ │ │ - ldr r6, [r2, #4] │ │ │ │ - cmp r7, r4 │ │ │ │ - beq.n 3ab18 │ │ │ │ - mul.w r4, r4, r8 │ │ │ │ - cmp r6, r4 │ │ │ │ - bne.n 3aab0 │ │ │ │ - mul.w r8, r7, r8 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ - sub.w r0, r0, r8 │ │ │ │ + movne r4, #1 │ │ │ │ + beq.n 3df06 │ │ │ │ + add ip, r3 │ │ │ │ + add.w r5, r5, #4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r6, r5, ip │ │ │ │ + ldr r3, [r6, #4] │ │ │ │ + cmp r3, r4 │ │ │ │ + bne.n 3df06 │ │ │ │ + add lr, r2 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w r3, r5, lr │ │ │ │ + ldr r2, [r3, #8] │ │ │ │ + cmp r2, r4 │ │ │ │ + bne.n 3df06 │ │ │ │ + ldr.w r8, [r5, lr] │ │ │ │ + ldr.w r5, [r5, ip] │ │ │ │ + ldr r7, [r3, #4] │ │ │ │ + cmp r8, r5 │ │ │ │ + beq.n 3df8e │ │ │ │ + mul.w r5, r4, r5 │ │ │ │ + cmp r7, r5 │ │ │ │ + bne.n 3df06 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ + mul.w r4, r8, r4 │ │ │ │ + sub.w r0, r0, r4 │ │ │ │ clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ - b.n 3aab2 │ │ │ │ - tst.w lr, #65536 @ 0x10000 │ │ │ │ - bne.n 3aab0 │ │ │ │ - b.n 3aaa6 │ │ │ │ - ldr r3, [r5, #8] │ │ │ │ - cmp r6, r7 │ │ │ │ + mov.w r0, r0, lsr #5 │ │ │ │ + b.n 3df0a │ │ │ │ + tst.w r9, #65536 @ 0x10000 │ │ │ │ + bne.n 3df06 │ │ │ │ + b.n 3defc │ │ │ │ + ldr r3, [r6, #8] │ │ │ │ + cmp r7, r8 │ │ │ │ it ge │ │ │ │ - cmpge r3, r6 │ │ │ │ - bne.n 3aaf6 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r6 │ │ │ │ - bl ebffc │ │ │ │ + cmpge r3, r7 │ │ │ │ + bne.n 3df6a │ │ │ │ + mov r1, r4 │ │ │ │ + mov r0, r7 │ │ │ │ + bl f641c │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 3aaf6 │ │ │ │ + bne.n 3df6a │ │ │ │ movs r0, #1 │ │ │ │ - b.n 3aab2 │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r2 │ │ │ │ - sub sp, #52 @ 0x34 │ │ │ │ + b.n 3df0a │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r2 │ │ │ │ ldrd r2, r3, [r1, #12] │ │ │ │ - strd r1, r0, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ + str r1, [sp, #12] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3ab50 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3dfe6 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - ldr r7, [r3, #0] │ │ │ │ - cmp r7, #0 │ │ │ │ - bne.n 3ab48 │ │ │ │ + mov r2, r1 │ │ │ │ + ldr r6, [r3, #0] │ │ │ │ + cmp r6, #0 │ │ │ │ + bne.n 3dfca │ │ │ │ ldr.w fp, [r1, #8] │ │ │ │ ldr.w r9, [fp] │ │ │ │ sub.w r3, r9, #2 │ │ │ │ cmp r3, #1 │ │ │ │ - bhi.n 3ab48 │ │ │ │ + bhi.n 3dfca │ │ │ │ cmp.w r9, #2 │ │ │ │ - beq.w 3adc0 │ │ │ │ + mov r5, r0 │ │ │ │ + beq.w 3e270 │ │ │ │ + mov r7, r6 │ │ │ │ mov sl, fp │ │ │ │ - mov r8, r7 │ │ │ │ + strd r6, r0, [sp, #16] │ │ │ │ mov.w r9, #2 │ │ │ │ mov r4, fp │ │ │ │ - str r7, [sp, #20] │ │ │ │ - str r7, [sp, #24] │ │ │ │ - b.n 3ab8e │ │ │ │ - cmp.w r8, #1 │ │ │ │ - beq.w 3adbc │ │ │ │ + str r6, [sp, #24] │ │ │ │ + mov r6, r8 │ │ │ │ + b.n 3e02a │ │ │ │ + cmp r7, #1 │ │ │ │ + beq.w 3e26a │ │ │ │ mov r6, r2 │ │ │ │ mov.w r9, #0 │ │ │ │ ldrd r5, r3, [sl, #32] │ │ │ │ cmp r3, r5 │ │ │ │ - beq.w 3ad1c │ │ │ │ - cmp.w r8, #2 │ │ │ │ - beq.n 3ab48 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ + beq.w 3e1be │ │ │ │ + cmp r7, #2 │ │ │ │ + beq.n 3dfca │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ mov r2, r6 │ │ │ │ rsb r9, r3, #1 │ │ │ │ mov r6, r9 │ │ │ │ ldrd r0, r3, [sl, #20] │ │ │ │ cmp r3, r0 │ │ │ │ - beq.w 3ad6c │ │ │ │ + beq.w 3e214 │ │ │ │ sub.w sl, sl, #12 │ │ │ │ - add.w r8, r8, #1 │ │ │ │ - adds r4, #12 │ │ │ │ - str.w r8, [sp, #20] │ │ │ │ + add.w r7, r7, #1 │ │ │ │ ldrd r0, r3, [sl, #44] @ 0x2c │ │ │ │ + add.w r4, r4, #12 │ │ │ │ + str r7, [sp, #16] │ │ │ │ cmp r3, r0 │ │ │ │ - bne.n 3ab80 │ │ │ │ - ldr r5, [r4, #4] │ │ │ │ - rsb r6, r8, #3 │ │ │ │ - ldr.w r7, [fp, #4] │ │ │ │ - cmp r5, r7 │ │ │ │ - beq.w 3ae16 │ │ │ │ + bne.n 3e01e │ │ │ │ + ldr.w r8, [r4, #4] │ │ │ │ + rsb r6, r7, #3 │ │ │ │ + ldr.w r5, [fp, #4] │ │ │ │ + cmp r8, r5 │ │ │ │ + beq.w 3e2c8 │ │ │ │ cmp r0, #1 │ │ │ │ - bne.n 3ab80 │ │ │ │ - ldr.w r9, [sl, #40] @ 0x28 │ │ │ │ + bne.n 3e01e │ │ │ │ ldr.w r3, [fp, #8] │ │ │ │ + ldr.w r9, [sl, #40] @ 0x28 │ │ │ │ cmp r9, r3 │ │ │ │ - bne.n 3ab80 │ │ │ │ + bne.n 3e01e │ │ │ │ ldr r3, [r4, #12] │ │ │ │ cmp r9, r3 │ │ │ │ - bne.n 3ab80 │ │ │ │ + bne.n 3e01e │ │ │ │ + cmp r8, r5 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - cmp r5, r7 │ │ │ │ - beq.w 3afc0 │ │ │ │ - mul.w r7, r7, r9 │ │ │ │ - cmp r3, r7 │ │ │ │ - bne.n 3ab80 │ │ │ │ - mul.w r9, r5, r9 │ │ │ │ + beq.w 3e478 │ │ │ │ + mul.w r5, r5, r9 │ │ │ │ + cmp r3, r5 │ │ │ │ + bne.n 3e01e │ │ │ │ ldr.w r3, [fp, #12] │ │ │ │ + mul.w r9, r8, r9 │ │ │ │ cmp r3, r9 │ │ │ │ - bne.n 3ab80 │ │ │ │ - ldr r7, [sp, #24] │ │ │ │ + bne.n 3e01e │ │ │ │ mov r9, r6 │ │ │ │ - mov r6, r2 │ │ │ │ - ldr.w r2, [r6, #164] @ 0xa4 │ │ │ │ + ldrd r5, r6, [sp, #20] │ │ │ │ + mov r8, r2 │ │ │ │ + ldr.w r2, [r8, #164] @ 0xa4 │ │ │ │ ubfx r3, r2, #0, #20 │ │ │ │ lsls r2, r2, #15 │ │ │ │ - bmi.w 3ae30 │ │ │ │ + bmi.w 3e2e2 │ │ │ │ lsls r3, r3, #28 │ │ │ │ - bpl.n 3ac38 │ │ │ │ + bpl.n 3e0de │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - movs r2, #12 │ │ │ │ + add.w r2, r7, r7, lsl #1 │ │ │ │ + add.w r1, r6, r6, lsl #1 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ - mla r1, r2, r8, r3 │ │ │ │ - mla r3, r2, r7, r3 │ │ │ │ - ldr r2, [r1, #4] │ │ │ │ + add.w r2, r3, r2, lsl #2 │ │ │ │ + add.w r3, r3, r1, lsl #2 │ │ │ │ + ldr r2, [r2, #4] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3ab48 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + bne.w 3dfca │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ add r2, sp, #44 @ 0x2c │ │ │ │ + mov r1, r8 │ │ │ │ ldr r0, [sp, #12] │ │ │ │ - mov r1, r6 │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ strd r9, r2, [sp] │ │ │ │ - mov r2, r8 │ │ │ │ + mov r2, r7 │ │ │ │ ldr.w sl, [r3, #4] │ │ │ │ - mov r3, r7 │ │ │ │ + mov r3, r6 │ │ │ │ blx sl │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3ab48 │ │ │ │ - ldr.w r3, [r6, #164] @ 0xa4 │ │ │ │ + beq.w 3dfca │ │ │ │ + ldr.w r3, [r8, #164] @ 0xa4 │ │ │ │ tst.w r3, #81920 @ 0x14000 │ │ │ │ - beq.n 3ac6c │ │ │ │ + beq.n 3e110 │ │ │ │ ldr.w sl, [sp, #44] @ 0x2c │ │ │ │ cmp.w sl, #65536 @ 0x10000 │ │ │ │ - bgt.w 3af50 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ - ldr r1, [pc, #892] @ (3aff0 ) │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ - add r1, pc │ │ │ │ + bgt.w 3e402 │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ + mov.w r0, #120 @ 0x78 │ │ │ │ + add.w r7, r7, r7, lsl #1 │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + ldr r1, [pc, #908] @ (3e4ac ) │ │ │ │ ldr r2, [r3, #0] │ │ │ │ + add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - movs r1, #12 │ │ │ │ mov sl, r0 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ + add.w r7, r3, r7, lsl #2 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - mla r8, r1, r8, r3 │ │ │ │ - mla r7, r1, r7, r3 │ │ │ │ + add.w r6, r3, r6, lsl #2 │ │ │ │ + ldr.w fp, [r7, #4] │ │ │ │ + ldr r7, [r6, #4] │ │ │ │ cmp r2, #2 │ │ │ │ - ldr.w fp, [r8, #4] │ │ │ │ - ldr.w r8, [r7, #4] │ │ │ │ - str.w fp, [r0, #64] @ 0x40 │ │ │ │ - str.w r8, [r0, #68] @ 0x44 │ │ │ │ - beq.n 3ad10 │ │ │ │ - mla r3, r1, r9, r3 │ │ │ │ + strd fp, r7, [r0, #64] @ 0x40 │ │ │ │ + beq.n 3e1b0 │ │ │ │ + add.w r9, r9, r9, lsl #1 │ │ │ │ + add.w r3, r3, r9, lsl #2 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ str.w r3, [sl, #72] @ 0x48 │ │ │ │ mov r0, fp │ │ │ │ + mov r4, r7 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - mov r4, r8 │ │ │ │ str.w r3, [sl, #76] @ 0x4c │ │ │ │ mov r1, r4 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ mov r0, r4 │ │ │ │ mov r4, r1 │ │ │ │ cmp r1, #0 │ │ │ │ - bne.n 3acb6 │ │ │ │ - mov r7, r1 │ │ │ │ + bne.n 3e15e │ │ │ │ mov r9, r0 │ │ │ │ mov r1, r0 │ │ │ │ - str.w r0, [sl, #88] @ 0x58 │ │ │ │ mov r0, fp │ │ │ │ - bl ebd68 │ │ │ │ + str.w r9, [sl, #88] @ 0x58 │ │ │ │ + bl f6188 │ │ │ │ mov r1, r9 │ │ │ │ str.w r0, [sl, #80] @ 0x50 │ │ │ │ - mov r0, r8 │ │ │ │ - bl ebd68 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ + mov r0, r7 │ │ │ │ + bl f6188 │ │ │ │ str.w r0, [sl, #84] @ 0x54 │ │ │ │ add.w r0, sl, #8 │ │ │ │ - str.w r4, [sl, #112] @ 0x70 │ │ │ │ + str.w r5, [sl, #112] @ 0x70 │ │ │ │ blx f7b0 │ │ │ │ - ldr r3, [r4, #8] │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ + ldr r3, [r5, #8] │ │ │ │ mov r2, sl │ │ │ │ - mov r1, r6 │ │ │ │ - str.w r7, [sl, #108] @ 0x6c │ │ │ │ + mov r1, r8 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ - strd r7, r7, [sl, #100] @ 0x64 │ │ │ │ + strd r4, r4, [sl, #100] @ 0x64 │ │ │ │ + str.w r4, [sl, #108] @ 0x6c │ │ │ │ blx r3 │ │ │ │ - cbz r0, 3ad14 │ │ │ │ + cbz r0, 3e1b6 │ │ │ │ mov r0, sl │ │ │ │ - add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r3, #1 │ │ │ │ - b.n 3aca8 │ │ │ │ + b.n 3dfce │ │ │ │ + mov.w r3, #1 │ │ │ │ + b.n 3e150 │ │ │ │ mov r0, sl │ │ │ │ blx f928 │ │ │ │ - b.n 3ab48 │ │ │ │ + b.n 3dfca │ │ │ │ ldr r3, [r4, #4] │ │ │ │ - ldr.w r7, [fp, #16] │ │ │ │ - cmp r7, r3 │ │ │ │ - beq.w 3ae76 │ │ │ │ + ldr.w r8, [fp, #16] │ │ │ │ + cmp r8, r3 │ │ │ │ + beq.w 3e32e │ │ │ │ cmp r5, #1 │ │ │ │ - bne.w 3ab98 │ │ │ │ - ldr.w r2, [sl, #28] │ │ │ │ + bne.w 3e034 │ │ │ │ ldr.w r1, [fp, #20] │ │ │ │ + ldr.w r2, [sl, #28] │ │ │ │ cmp r1, r2 │ │ │ │ - bne.w 3ab98 │ │ │ │ + bne.w 3e034 │ │ │ │ ldr r1, [r4, #12] │ │ │ │ cmp r1, r2 │ │ │ │ - bne.w 3ab98 │ │ │ │ + bne.w 3e034 │ │ │ │ ldr r1, [r4, #8] │ │ │ │ - cmp r7, r3 │ │ │ │ + cmp r8, r3 │ │ │ │ str r1, [sp, #28] │ │ │ │ - beq.w 3af64 │ │ │ │ - mul.w r7, r2, r7 │ │ │ │ + beq.w 3e416 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ - cmp r7, r1 │ │ │ │ - bne.w 3ab98 │ │ │ │ + mul.w r8, r2, r8 │ │ │ │ + cmp r8, r1 │ │ │ │ + bne.w 3e034 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ ldr.w r3, [fp, #24] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 3ab98 │ │ │ │ - movs r7, #1 │ │ │ │ - b.n 3ac10 │ │ │ │ - ldr r7, [r4, #4] │ │ │ │ + bne.w 3e034 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ + mov r8, r6 │ │ │ │ + mov.w r6, #1 │ │ │ │ + b.n 3e0ae │ │ │ │ + ldr.w r8, [r4, #4] │ │ │ │ ldr.w r5, [fp, #28] │ │ │ │ - cmp r5, r7 │ │ │ │ - beq.w 3ae90 │ │ │ │ + cmp r5, r8 │ │ │ │ + beq.w 3e348 │ │ │ │ cmp r0, #1 │ │ │ │ - bne.w 3abb2 │ │ │ │ + bne.w 3e04c │ │ │ │ ldr.w r9, [sl, #16] │ │ │ │ ldr.w r3, [fp, #32] │ │ │ │ cmp r9, r3 │ │ │ │ - bne.w 3abb2 │ │ │ │ + bne.w 3e04c │ │ │ │ ldr r3, [r4, #12] │ │ │ │ cmp r9, r3 │ │ │ │ - bne.w 3abb2 │ │ │ │ + bne.w 3e04c │ │ │ │ + cmp r5, r8 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - cmp r5, r7 │ │ │ │ - beq.w 3af90 │ │ │ │ + beq.w 3e446 │ │ │ │ mul.w r5, r9, r5 │ │ │ │ cmp r3, r5 │ │ │ │ - bne.w 3abb2 │ │ │ │ - mul.w r7, r9, r7 │ │ │ │ + bne.w 3e04c │ │ │ │ ldr.w r3, [fp, #36] @ 0x24 │ │ │ │ - cmp r3, r7 │ │ │ │ - bne.w 3abb2 │ │ │ │ + mul.w r8, r9, r8 │ │ │ │ + cmp r3, r8 │ │ │ │ + bne.w 3e04c │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ mov r9, r6 │ │ │ │ - movs r7, #2 │ │ │ │ - mov r6, r2 │ │ │ │ - b.n 3ac10 │ │ │ │ - movs r6, #0 │ │ │ │ - b.n 3aba8 │ │ │ │ - ldrd r0, r1, [fp, #16] │ │ │ │ - ldr.w r3, [fp, #4] │ │ │ │ - cmp r3, r0 │ │ │ │ - beq.w 3aede │ │ │ │ - cmp r1, #1 │ │ │ │ - beq.w 3af0a │ │ │ │ - ldrd r0, r2, [fp, #4] │ │ │ │ - add.w r3, fp, #12 │ │ │ │ - ldr r1, [r3, #4] │ │ │ │ - cmp r1, r0 │ │ │ │ - beq.n 3aeaa │ │ │ │ - cmp r2, #1 │ │ │ │ - bne.w 3ab48 │ │ │ │ - ldr r2, [r3, #12] │ │ │ │ - cmp r2, #1 │ │ │ │ + mov r8, r2 │ │ │ │ + mov.w r6, #2 │ │ │ │ + b.n 3e0ae │ │ │ │ + mov.w r6, #0 │ │ │ │ + b.n 3e042 │ │ │ │ + ldr.w r7, [fp, #4] │ │ │ │ + ldrd r0, r3, [fp, #16] │ │ │ │ + cmp r7, r0 │ │ │ │ + beq.w 3e394 │ │ │ │ + cmp r3, #1 │ │ │ │ + beq.w 3e3be │ │ │ │ + ldrd r0, r7, [fp, #4] │ │ │ │ + add.w r1, fp, #12 │ │ │ │ + ldr.w lr, [r1, #4] │ │ │ │ + cmp lr, r0 │ │ │ │ + beq.n 3e362 │ │ │ │ + cmp r7, #1 │ │ │ │ + bne.w 3dfca │ │ │ │ + ldr r3, [r1, #12] │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - ldreq r2, [r3, #8] │ │ │ │ - bne.w 3ab48 │ │ │ │ + ldreq r2, [r1, #8] │ │ │ │ + bne.w 3dfca │ │ │ │ cmp r0, r2 │ │ │ │ - bne.w 3ab48 │ │ │ │ + bne.w 3dfca │ │ │ │ ldr.w r3, [fp, #12] │ │ │ │ - cmp r1, r3 │ │ │ │ - bne.w 3ab48 │ │ │ │ + cmp lr, r3 │ │ │ │ + bne.w 3dfca │ │ │ │ movs r2, #0 │ │ │ │ - movs r7, #1 │ │ │ │ - ldr.w r3, [r6, #164] @ 0xa4 │ │ │ │ - mov r8, r7 │ │ │ │ - mov r7, r2 │ │ │ │ + movs r6, #1 │ │ │ │ + ldr.w r3, [r8, #164] @ 0xa4 │ │ │ │ + mov r7, r6 │ │ │ │ + mov r6, r2 │ │ │ │ ubfx r3, r3, #0, #20 │ │ │ │ - b.n 3ac1e │ │ │ │ - ldr r1, [r4, #12] │ │ │ │ + b.n 3e0bc │ │ │ │ ldr.w r3, [fp, #8] │ │ │ │ + ldr r1, [r4, #12] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3abd8 │ │ │ │ + bne.w 3e074 │ │ │ │ ldr r1, [r4, #8] │ │ │ │ ldr.w r3, [fp, #12] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3abd8 │ │ │ │ - b.n 3ac0a │ │ │ │ - mov.w sl, #12 │ │ │ │ - mla ip, sl, r9, fp │ │ │ │ - mul.w sl, sl, r8 │ │ │ │ + bne.w 3e074 │ │ │ │ + b.n 3e0a6 │ │ │ │ + add.w r3, r9, r9, lsl #1 │ │ │ │ + add.w sl, r7, r7, lsl #1 │ │ │ │ + add.w ip, fp, r3, lsl #2 │ │ │ │ + mov.w sl, sl, lsl #2 │ │ │ │ ldr.w r0, [ip, #8] │ │ │ │ blx 10080 │ │ │ │ - ldr r5, [sp, #12] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ mov fp, r0 │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ + ldr r2, [r3, #8] │ │ │ │ add r2, sl │ │ │ │ ldr r0, [r2, #8] │ │ │ │ blx 10080 │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ mov r4, r0 │ │ │ │ + ldr r2, [r3, #8] │ │ │ │ add r2, sl │ │ │ │ ldr r0, [r2, #12] │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx fedc │ │ │ │ cmp fp, r0 │ │ │ │ - bge.w 3ab48 │ │ │ │ - ldr.w r3, [r6, #164] @ 0xa4 │ │ │ │ + bge.w 3dfca │ │ │ │ + ldr.w r3, [r8, #164] @ 0xa4 │ │ │ │ ubfx r3, r3, #0, #20 │ │ │ │ - b.n 3ac1e │ │ │ │ + b.n 3e0bc │ │ │ │ ldr r1, [r4, #12] │ │ │ │ ldr.w r2, [fp, #20] │ │ │ │ cmp r1, r2 │ │ │ │ - bne.w 3ad28 │ │ │ │ + bne.w 3e1ca │ │ │ │ ldr r1, [r4, #8] │ │ │ │ ldr.w r2, [fp, #24] │ │ │ │ cmp r1, r2 │ │ │ │ - bne.w 3ad28 │ │ │ │ - b.n 3ad68 │ │ │ │ - ldr.w r1, [fp, #32] │ │ │ │ + bne.w 3e1ca │ │ │ │ + b.n 3e20a │ │ │ │ ldr r3, [r4, #12] │ │ │ │ + ldr.w r1, [fp, #32] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3ad78 │ │ │ │ + bne.w 3e222 │ │ │ │ ldr r1, [r4, #8] │ │ │ │ ldr.w r3, [fp, #36] @ 0x24 │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3ad78 │ │ │ │ - b.n 3adb4 │ │ │ │ - ldr.w r8, [r3, #12] │ │ │ │ - cmp r2, r8 │ │ │ │ - beq.n 3af2e │ │ │ │ - cmp r2, #1 │ │ │ │ - bne.w 3ab48 │ │ │ │ - cmp.w r8, #1 │ │ │ │ - bne.w 3ab48 │ │ │ │ - ldr r2, [r3, #8] │ │ │ │ + bne.w 3e222 │ │ │ │ + b.n 3e25e │ │ │ │ + ldr r3, [r1, #12] │ │ │ │ + cmp r7, r3 │ │ │ │ + beq.n 3e3e2 │ │ │ │ + cmp r7, #1 │ │ │ │ + bne.w 3dfca │ │ │ │ + cmp r3, #1 │ │ │ │ + mov r7, r3 │ │ │ │ + bne.w 3dfca │ │ │ │ + ldr r2, [r1, #8] │ │ │ │ ldr.w r3, [fp, #12] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 3adf4 │ │ │ │ + bne.n 3e2a6 │ │ │ │ cmp r0, r2 │ │ │ │ - bgt.w 3ab48 │ │ │ │ + bgt.w 3dfca │ │ │ │ movs r2, #0 │ │ │ │ - ldr.w r3, [r6, #164] @ 0xa4 │ │ │ │ - mov r7, r2 │ │ │ │ + ldr.w r3, [r8, #164] @ 0xa4 │ │ │ │ + mov r6, r2 │ │ │ │ ubfx r3, r3, #0, #20 │ │ │ │ - b.n 3ac1e │ │ │ │ + b.n 3e0bc │ │ │ │ ldr.w r2, [fp, #12] │ │ │ │ - cmp r1, r2 │ │ │ │ - beq.n 3af3e │ │ │ │ - cmp r1, #1 │ │ │ │ - bne.w 3add4 │ │ │ │ + cmp r3, r2 │ │ │ │ + beq.n 3e3f0 │ │ │ │ + cmp r3, #1 │ │ │ │ + bne.w 3e284 │ │ │ │ cmp r2, #1 │ │ │ │ - bne.w 3add4 │ │ │ │ + bne.w 3e284 │ │ │ │ ldr.w r1, [fp, #8] │ │ │ │ - ldr.w r4, [fp, #24] │ │ │ │ - cmp r4, r1 │ │ │ │ - bne.n 3af1a │ │ │ │ + ldr.w r3, [fp, #24] │ │ │ │ + cmp r3, r1 │ │ │ │ + bne.n 3e3ce │ │ │ │ cmp r0, r1 │ │ │ │ - bgt.w 3add4 │ │ │ │ - mov.w r8, #0 │ │ │ │ - b.n 3aed2 │ │ │ │ - ldr.w r2, [fp, #12] │ │ │ │ - cmp r2, #1 │ │ │ │ + bgt.w 3e284 │ │ │ │ + movs r7, #0 │ │ │ │ + b.n 3e388 │ │ │ │ + ldr.w r3, [fp, #12] │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ ldreq.w r1, [fp, #8] │ │ │ │ - bne.w 3add4 │ │ │ │ + bne.w 3e284 │ │ │ │ cmp r0, r1 │ │ │ │ - bne.w 3add4 │ │ │ │ - ldr.w r2, [fp, #24] │ │ │ │ - cmp r3, r2 │ │ │ │ - bne.w 3add4 │ │ │ │ + bne.w 3e284 │ │ │ │ + ldr.w r3, [fp, #24] │ │ │ │ + cmp r7, r3 │ │ │ │ + bne.w 3e284 │ │ │ │ movs r2, #1 │ │ │ │ - b.n 3ae08 │ │ │ │ - ldr r5, [r3, #8] │ │ │ │ + b.n 3e2ba │ │ │ │ + ldr r2, [r1, #8] │ │ │ │ ldr.w r4, [fp, #12] │ │ │ │ - cmp r5, r4 │ │ │ │ - bne.n 3aeb2 │ │ │ │ - mov.w r8, #1 │ │ │ │ - b.n 3ae6c │ │ │ │ - ldr.w r5, [fp, #8] │ │ │ │ - ldr.w r4, [fp, #24] │ │ │ │ - cmp r5, r4 │ │ │ │ - bne.n 3aee6 │ │ │ │ - mov r8, r7 │ │ │ │ + cmp r2, r4 │ │ │ │ + bne.n 3e368 │ │ │ │ movs r7, #1 │ │ │ │ - b.n 3ae6c │ │ │ │ + b.n 3e324 │ │ │ │ + ldr.w r1, [fp, #8] │ │ │ │ + ldr.w r4, [fp, #24] │ │ │ │ + cmp r1, r4 │ │ │ │ + bne.n 3e39c │ │ │ │ + mov r7, r6 │ │ │ │ + movs r6, #1 │ │ │ │ + b.n 3e324 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add.w sl, sl, sl, lsl #3 │ │ │ │ ldr r0, [r3, #8] │ │ │ │ blx fadc │ │ │ │ cmp sl, r0 │ │ │ │ - ble.w 3ac6c │ │ │ │ - b.n 3ab48 │ │ │ │ + ble.w 3e110 │ │ │ │ + b.n 3dfca │ │ │ │ ldr.w r1, [fp, #24] │ │ │ │ ldr r0, [sp, #28] │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 3ad4e │ │ │ │ - cmp r7, r0 │ │ │ │ - bgt.w 3ad4e │ │ │ │ + bne.w 3e1f0 │ │ │ │ + cmp r8, r0 │ │ │ │ + bgt.w 3e1f0 │ │ │ │ mov r1, r2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - str r2, [sp, #32] │ │ │ │ - bl ebffc │ │ │ │ + strd r2, r3, [sp, #32] │ │ │ │ + bl f641c │ │ │ │ ldrd r2, r3, [sp, #32] │ │ │ │ cmp r1, #0 │ │ │ │ - bne.w 3ad4e │ │ │ │ + bne.w 3e1f0 │ │ │ │ mov r3, r5 │ │ │ │ - mov r7, r3 │ │ │ │ - b.n 3ac10 │ │ │ │ + mov r8, r6 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ + mov r6, r3 │ │ │ │ + b.n 3e0ae │ │ │ │ ldr.w r1, [fp, #36] @ 0x24 │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3ad9c │ │ │ │ + bne.w 3e246 │ │ │ │ cmp r5, r3 │ │ │ │ - bgt.w 3ad9c │ │ │ │ + bgt.w 3e246 │ │ │ │ mov r0, r3 │ │ │ │ mov r1, r9 │ │ │ │ + str r3, [sp, #16] │ │ │ │ str r2, [sp, #28] │ │ │ │ - str r3, [sp, #20] │ │ │ │ - bl ebffc │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ + bl f641c │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ ldr r2, [sp, #28] │ │ │ │ cmp r1, #0 │ │ │ │ - bne.w 3ad9c │ │ │ │ + bne.w 3e246 │ │ │ │ movs r3, #2 │ │ │ │ mov r9, r6 │ │ │ │ - mov r7, r3 │ │ │ │ - mov r6, r2 │ │ │ │ - b.n 3ac10 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ + mov r8, r2 │ │ │ │ + mov r6, r3 │ │ │ │ + b.n 3e0ae │ │ │ │ ldr.w r1, [fp, #12] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3abf6 │ │ │ │ - cmp r3, r5 │ │ │ │ - blt.w 3abf6 │ │ │ │ + bne.w 3e092 │ │ │ │ + cmp r3, r8 │ │ │ │ + blt.w 3e092 │ │ │ │ mov r0, r3 │ │ │ │ mov r1, r9 │ │ │ │ - str r2, [sp, #32] │ │ │ │ - str r3, [sp, #28] │ │ │ │ - bl ebffc │ │ │ │ + strd r3, r2, [sp, #28] │ │ │ │ + bl f641c │ │ │ │ ldrd r3, r2, [sp, #28] │ │ │ │ cmp r1, #0 │ │ │ │ - bne.w 3abf6 │ │ │ │ + bne.w 3e092 │ │ │ │ mov r3, r1 │ │ │ │ mov r9, r6 │ │ │ │ - mov r7, r3 │ │ │ │ - mov r6, r2 │ │ │ │ - b.n 3ac10 │ │ │ │ - b.n 3b554 │ │ │ │ - movs r3, r1 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ + mov r8, r2 │ │ │ │ + mov r6, r3 │ │ │ │ + b.n 3e0ae │ │ │ │ + nop │ │ │ │ + ldr r6, [pc, #8] @ (3e4b8 ) │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003aff4 : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ +0003e4b0 : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + mov.w r4, #0 │ │ │ │ + ldr r5, [pc, #60] @ (3e4f8 ) │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - ldr r4, [pc, #32] @ (3b01c ) │ │ │ │ - add r4, pc │ │ │ │ - add.w r5, r4, #12 │ │ │ │ - ldr.w r7, [r4], #4 │ │ │ │ - mov r1, r5 │ │ │ │ - movs r0, #12 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + add r5, pc │ │ │ │ + add.w r8, r5, #12 │ │ │ │ + ldr.w r7, [r5], #4 │ │ │ │ + mov r1, r8 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ - str r7, [r0, #8] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ mov r0, r6 │ │ │ │ + str r7, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ - cmp r4, r5 │ │ │ │ - bne.n 3b000 │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - ldmia r4!, {r1, r3, r6, r7} │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + cmp r4, #3 │ │ │ │ + bne.n 3e4ca │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + subs r0, #0 │ │ │ │ + movs r4, r1 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r3, [r0, #72] @ 0x48 │ │ │ │ + ldrd r3, r6, [r0, #72] @ 0x48 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #28 │ │ │ │ - ldr r6, [r0, #76] @ 0x4c │ │ │ │ ldr r7, [r0, #84] @ 0x54 │ │ │ │ - mov r4, r0 │ │ │ │ - mov r1, r6 │ │ │ │ str r3, [sp, #16] │ │ │ │ + mov r1, r6 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r0, [r0, #88] @ 0x58 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r1, [pc, #20] @ (3b058 ) │ │ │ │ mov r2, r6 │ │ │ │ - ldr r3, [r4, #80] @ 0x50 │ │ │ │ mov r0, r5 │ │ │ │ + ldr r3, [r4, #80] @ 0x50 │ │ │ │ + ldr r1, [pc, #28] @ (3e54c ) │ │ │ │ str r3, [sp, #0] │ │ │ │ - add r1, pc │ │ │ │ mov r3, r7 │ │ │ │ ldr r4, [r5, #0] │ │ │ │ + add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #28 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - movs r4, #68 @ 0x44 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + str r3, [sp, #424] @ 0x1a8 │ │ │ │ movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ - ldr r4, [r0, #80] @ 0x50 │ │ │ │ - sub sp, #44 @ 0x2c │ │ │ │ - ldr r2, [r0, #84] @ 0x54 │ │ │ │ - ldr.w fp, [r0, #64] @ 0x40 │ │ │ │ mov r6, r3 │ │ │ │ - ldr.w sl, [r0, #68] @ 0x44 │ │ │ │ + ldrd r4, r2, [r0, #80] @ 0x50 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ + ldrd fp, sl, [r0, #64] @ 0x40 │ │ │ │ + strd r1, r2, [sp, #8] │ │ │ │ ldrd r8, r9, [r0, #92] @ 0x5c │ │ │ │ - str r0, [sp, #32] │ │ │ │ str r4, [sp, #20] │ │ │ │ mov r4, r0 │ │ │ │ + str r0, [sp, #32] │ │ │ │ ldr r0, [r0, #88] @ 0x58 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - str r2, [sp, #12] │ │ │ │ ldr r7, [sp, #80] @ 0x50 │ │ │ │ mul.w r0, r2, r0 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr r3, [r4, #104] @ 0x68 │ │ │ │ - ldr r1, [r4, #100] @ 0x64 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ + ldrd r1, r3, [r4, #100] @ 0x64 │ │ │ │ ldr r4, [sp, #20] │ │ │ │ add.w r3, r0, r3, lsl #2 │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ cmp r4, r2 │ │ │ │ - blt.n 3b0f4 │ │ │ │ + blt.n 3e5f6 │ │ │ │ mov.w r4, r8, lsl #2 │ │ │ │ - mov.w r9, r9, lsl #2 │ │ │ │ mov r8, r2 │ │ │ │ - str r4, [sp, #24] │ │ │ │ - str r2, [sp, #28] │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ strd r3, r1, [sp, #12] │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ + strd r4, r2, [sp, #24] │ │ │ │ + str r0, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov r2, r7 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ mov r0, sl │ │ │ │ + str r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ ldr.w r4, [sl, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ + ldrd r3, r2, [sp, #12] │ │ │ │ mov r0, fp │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, r5 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r6, r1 │ │ │ │ + add r5, r9 │ │ │ │ ldr.w r4, [fp, #56] @ 0x38 │ │ │ │ + add r6, r1 │ │ │ │ add r7, r1 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ - add r5, r9 │ │ │ │ blx r4 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ add r3, r9 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, r8 │ │ │ │ - bge.n 3b0b6 │ │ │ │ + bge.n 3e5b8 │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ blx ff78 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ ldr r1, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ ldr r0, [r3, #72] @ 0x48 │ │ │ │ mov r3, r6 │ │ │ │ str r7, [sp, #80] @ 0x50 │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ mov ip, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r5, r2 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ ldr r4, [r0, #80] @ 0x50 │ │ │ │ - sub sp, #44 @ 0x2c │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #44 @ 0x2c │ │ │ │ ldrd fp, sl, [r0, #64] @ 0x40 │ │ │ │ - ldrd r8, r9, [r0, #92] @ 0x5c │ │ │ │ - str r0, [sp, #32] │ │ │ │ str r1, [sp, #8] │ │ │ │ + ldrd r8, r9, [r0, #92] @ 0x5c │ │ │ │ str r4, [sp, #20] │ │ │ │ mov r4, r0 │ │ │ │ - ldr r1, [r0, #84] @ 0x54 │ │ │ │ - ldr r0, [r0, #88] @ 0x58 │ │ │ │ - str r1, [sp, #12] │ │ │ │ + str r0, [sp, #32] │ │ │ │ + ldrd r1, r0, [r0, #84] @ 0x54 │ │ │ │ ldr r7, [sp, #80] @ 0x50 │ │ │ │ mul.w r0, r1, r0 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr r3, [r4, #104] @ 0x68 │ │ │ │ - ldr r2, [r4, #100] @ 0x64 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ + ldrd r2, r3, [r4, #100] @ 0x64 │ │ │ │ ldr r4, [sp, #20] │ │ │ │ add.w r3, r0, r3, lsl #2 │ │ │ │ add.w r2, r0, r2, lsl #2 │ │ │ │ cmp r4, r1 │ │ │ │ - blt.n 3b1a2 │ │ │ │ + blt.n 3e6c8 │ │ │ │ mov.w r4, r8, lsl #2 │ │ │ │ - mov.w r9, r9, lsl #2 │ │ │ │ mov r8, r1 │ │ │ │ - str r4, [sp, #24] │ │ │ │ - str r1, [sp, #28] │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ strd r3, r2, [sp, #12] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ + strd r4, r1, [sp, #24] │ │ │ │ + str r0, [sp, #36] @ 0x24 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r0, fp │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ ldr.w r4, [fp, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ + ldrd r4, r1, [sp, #8] │ │ │ │ mov r3, r6 │ │ │ │ + add r6, r9 │ │ │ │ str r7, [sp, #0] │ │ │ │ - add r5, r0 │ │ │ │ + add r7, r9 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ add r4, r0 │ │ │ │ + add r5, r0 │ │ │ │ mov r0, sl │ │ │ │ str r4, [sp, #8] │ │ │ │ - add r6, r9 │ │ │ │ - ldrd r1, r2, [sp, #12] │ │ │ │ - add r7, r9 │ │ │ │ ldr.w r4, [sl, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, r8 │ │ │ │ - bge.n 3b166 │ │ │ │ + bge.n 3e68c │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ blx ff78 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ ldr r1, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ ldr r0, [r3, #72] @ 0x48 │ │ │ │ mov r3, r6 │ │ │ │ str r7, [sp, #80] @ 0x50 │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ mov ip, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ nop │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #72] @ 0x48 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ + tst.w r3, #1024 @ 0x400 │ │ │ │ str r2, [sp, #20] │ │ │ │ - lsls r2, r3, #21 │ │ │ │ - bpl.n 3b212 │ │ │ │ - movs r5, #0 │ │ │ │ + beq.n 3e778 │ │ │ │ + mov.w r5, #0 │ │ │ │ mov sl, r5 │ │ │ │ mov r9, r5 │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, sl │ │ │ │ blx f928 │ │ │ │ mov r0, r9 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #100 @ 0x64 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 3b1ec │ │ │ │ + bgt.n 3e73a │ │ │ │ ldr.w r8, [r1, #4] │ │ │ │ ldr.w r3, [r8] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 3b1ec │ │ │ │ + bne.n 3e73a │ │ │ │ ldr.w r3, [r8, #4] │ │ │ │ lsls r3, r3, #31 │ │ │ │ - bmi.n 3b1ec │ │ │ │ + bmi.n 3e73a │ │ │ │ ldr r3, [r1, #28] │ │ │ │ bics.w r3, r3, #4 │ │ │ │ - bne.n 3b1ec │ │ │ │ + bne.n 3e73a │ │ │ │ + add r3, sp, #64 @ 0x40 │ │ │ │ add.w r9, sp, #60 @ 0x3c │ │ │ │ add r6, sp, #56 @ 0x38 │ │ │ │ - add r3, sp, #64 @ 0x40 │ │ │ │ mov r2, r9 │ │ │ │ mov r1, r6 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ blx fa24 │ │ │ │ ldr.w r0, [r8, #4] │ │ │ │ blx faf8 │ │ │ │ - cbz r0, 3b260 │ │ │ │ + cbz r0, 3e7c6 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r7, r3, #17 │ │ │ │ - bmi.n 3b1ec │ │ │ │ - ldr.w sl, [pc, #932] @ 3b608 │ │ │ │ - movs r3, #2 │ │ │ │ + bmi.n 3e73a │ │ │ │ + ldr.w sl, [pc, #968] @ 3eb90 │ │ │ │ + mov.w r3, #2 │ │ │ │ ldr.w r0, [r8, #4] │ │ │ │ str r3, [sp, #0] │ │ │ │ + ldr r2, [r5, #8] │ │ │ │ add sl, pc │ │ │ │ ldr r1, [sp, #56] @ 0x38 │ │ │ │ mov r3, sl │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ blx fa48 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 3b1ec │ │ │ │ + bne.n 3e73a │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 3b59e │ │ │ │ + beq.w 3eb24 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ cmp r3, #4 │ │ │ │ - beq.w 3b590 │ │ │ │ + beq.w 3eb16 │ │ │ │ ldr.w r3, [r8, #12] │ │ │ │ cmp r3, #2 │ │ │ │ - ble.n 3b1ec │ │ │ │ + ble.n 3e73a │ │ │ │ ldr r3, [sp, #20] │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bmi.n 3b1ec │ │ │ │ + bmi.n 3e73a │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fadc │ │ │ │ - mov r3, r9 │ │ │ │ mov r8, r0 │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ + mov r3, r9 │ │ │ │ mov r2, r6 │ │ │ │ add r1, sp, #52 @ 0x34 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ blx fa24 │ │ │ │ - ldr r3, [pc, #852] @ (3b60c ) │ │ │ │ - ldr r2, [r5, #8] │ │ │ │ + ldr r3, [pc, #884] @ (3eb94 ) │ │ │ │ mov r0, r8 │ │ │ │ - add r3, pc │ │ │ │ + ldr r2, [r5, #8] │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ + add r3, pc │ │ │ │ ldr.w r2, [r3, r2, lsl #2] │ │ │ │ blx f564 │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ mov r6, r0 │ │ │ │ add.w r0, r8, #2 │ │ │ │ blx ffa0 │ │ │ │ - mov fp, r0 │ │ │ │ ldrd r3, r2, [r4, #20] │ │ │ │ + mov fp, r0 │ │ │ │ mul.w r0, r0, r6 │ │ │ │ - subs r3, r3, r2 │ │ │ │ - cmp r3, #0 │ │ │ │ mov.w r0, r0, lsl #2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + cmp r3, #0 │ │ │ │ iteet le │ │ │ │ movle r1, #1 │ │ │ │ movgt r1, #0 │ │ │ │ movgt r3, #1 │ │ │ │ movle r3, #0 │ │ │ │ mov r7, r1 │ │ │ │ str r3, [sp, #28] │ │ │ │ str r1, [sp, #40] @ 0x28 │ │ │ │ blx 1008c │ │ │ │ - mov r1, r6 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - add.w sl, r5, r7, lsl #2 │ │ │ │ - bl ebd68 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ + mov r1, r6 │ │ │ │ + bl f6188 │ │ │ │ mul.w r0, r6, r0 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ + add.w sl, r5, r7, lsl #2 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ ldr.w r9, [r4, #28] │ │ │ │ add.w r2, r5, r2, lsl #2 │ │ │ │ - str r2, [sp, #24] │ │ │ │ mul.w r3, r3, r0 │ │ │ │ + str r2, [sp, #24] │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ mul.w r0, r3, r0 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ str r0, [sp, #36] @ 0x24 │ │ │ │ cmp.w r9, #0 │ │ │ │ - bne.w 3b48e │ │ │ │ + bne.w 3ea08 │ │ │ │ ldr r1, [r3, #8] │ │ │ │ - movs r2, #2 │ │ │ │ + mov.w r2, #2 │ │ │ │ mov r0, r8 │ │ │ │ blx fb04 │ │ │ │ ldr r1, [sp, #56] @ 0x38 │ │ │ │ mov r7, r0 │ │ │ │ mov r2, fp │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - strd sl, r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ mov r0, r7 │ │ │ │ + strd sl, r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fa3c │ │ │ │ - ldr r2, [r4, #20] │ │ │ │ - mov r1, r0 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ + mov r1, r0 │ │ │ │ + ldr r2, [r4, #20] │ │ │ │ ldr r0, [sp, #20] │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ mov r2, r9 │ │ │ │ clz r3, r3 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ - lsls r3, r3, #12 │ │ │ │ + mov.w r3, r3, lsr #5 │ │ │ │ + mov.w r3, r3, lsl #12 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ blx 10158 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b588 │ │ │ │ + beq.w 3eb0e │ │ │ │ blx ff0c │ │ │ │ ldr r2, [r4, #4] │ │ │ │ add.w r3, r8, r8, lsr #31 │ │ │ │ mov r7, r0 │ │ │ │ mov r1, fp │ │ │ │ mov r0, r6 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ ldr r2, [r2, #12] │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - adds r3, #1 │ │ │ │ str r2, [sp, #4] │ │ │ │ - movs r2, #2 │ │ │ │ + mov.w r2, #2 │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr r2, [sp, #60] @ 0x3c │ │ │ │ blx f5dc │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ mov r0, r7 │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, sl │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ blx ff40 │ │ │ │ mov sl, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b1f2 │ │ │ │ + beq.w 3e742 │ │ │ │ mov r0, r5 │ │ │ │ blx ff78 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fc44 │ │ │ │ - mov r1, r6 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - bl ebffc │ │ │ │ + mov r1, r6 │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldrd r1, r2, [sp, #56] @ 0x38 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov r1, r0 │ │ │ │ + ldr r0, [r4, #12] │ │ │ │ ldr r7, [r4, #28] │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ - ldrd r0, r3, [r4, #12] │ │ │ │ + ldr r3, [r4, #16] │ │ │ │ str r7, [sp, #8] │ │ │ │ ldr r7, [r4, #24] │ │ │ │ add r3, r2 │ │ │ │ add r2, r0 │ │ │ │ mov r0, r5 │ │ │ │ add.w lr, r7, ip │ │ │ │ str.w lr, [sp, #4] │ │ │ │ @@ -56836,126 +58416,125 @@ │ │ │ │ str r4, [sp, #0] │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b1f2 │ │ │ │ - ldr r2, [pc, #488] @ (3b610 ) │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ - ldr r1, [pc, #488] @ (3b614 ) │ │ │ │ + beq.w 3e742 │ │ │ │ + ldr r2, [pc, #504] @ (3eb98 ) │ │ │ │ + mov.w r0, #112 @ 0x70 │ │ │ │ + ldr r1, [pc, #500] @ (3eb9c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ - strd r5, r8, [r4, #72] @ 0x48 │ │ │ │ - add.w r1, sl, #8 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ + add.w r1, sl, #8 │ │ │ │ add.w r0, r9, #8 │ │ │ │ - str r3, [r4, #80] @ 0x50 │ │ │ │ + strd r9, sl, [r4, #64] @ 0x40 │ │ │ │ add.w r7, r4, #8 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ - adds r5, #8 │ │ │ │ + strd r5, r8, [r4, #72] @ 0x48 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ ldr.w r8, [sp, #44] @ 0x2c │ │ │ │ - strd r9, sl, [r4, #64] @ 0x40 │ │ │ │ + str r3, [r4, #80] @ 0x50 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ mov r2, r8 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ str r3, [r4, #92] @ 0x5c │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ strd r6, fp, [r4, #84] @ 0x54 │ │ │ │ mul.w r3, r6, r3 │ │ │ │ str r3, [r4, #96] @ 0x60 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [r4, #104] @ 0x68 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ str r3, [r4, #100] @ 0x64 │ │ │ │ blx f95c │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ mov r1, r6 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r3, r7 │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r8 │ │ │ │ blx fe30 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #100 @ 0x64 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 3e760 │ │ │ │ ldr r2, [r3, #12] │ │ │ │ - movs r1, #2 │ │ │ │ + mov.w r1, #2 │ │ │ │ mov r0, r8 │ │ │ │ blx fb04 │ │ │ │ ldr r2, [sp, #60] @ 0x3c │ │ │ │ mov r9, r0 │ │ │ │ mov r1, fp │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - strd sl, r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ mov r0, r9 │ │ │ │ + strd sl, r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fa3c │ │ │ │ mov.w r3, #4096 @ 0x1000 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r3 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r2, r3 │ │ │ │ blx 10158 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3b588 │ │ │ │ + beq.n 3eb0e │ │ │ │ blx ff0c │ │ │ │ - movs r2, #2 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + mov.w r2, #2 │ │ │ │ add.w r3, r8, r8, lsr #31 │ │ │ │ ldr r1, [sp, #56] @ 0x38 │ │ │ │ mov r7, r0 │ │ │ │ - ldr r2, [r4, #4] │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - adds r3, #1 │ │ │ │ mov r0, r6 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + ldr r2, [r4, #4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ ldr r2, [r2, #8] │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, fp │ │ │ │ blx f5dc │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str.w sl, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r0, r7 │ │ │ │ + strd r3, sl, [sp] │ │ │ │ ldrd r2, r3, [r4, #20] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ blx ff40 │ │ │ │ mov sl, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b1f2 │ │ │ │ + beq.w 3e742 │ │ │ │ mov r0, r5 │ │ │ │ blx ff78 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fc44 │ │ │ │ - mov r1, r6 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ - bl ebffc │ │ │ │ + mov r1, r6 │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldrd r1, r2, [sp, #56] @ 0x38 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov r1, r0 │ │ │ │ + ldr r0, [r4, #12] │ │ │ │ ldr r7, [r4, #28] │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ - ldrd r0, r3, [r4, #12] │ │ │ │ + ldr r3, [r4, #16] │ │ │ │ str r7, [sp, #8] │ │ │ │ ldr r7, [r4, #24] │ │ │ │ add r3, r2 │ │ │ │ add r2, r0 │ │ │ │ mov r0, r5 │ │ │ │ add.w lr, r7, ip │ │ │ │ str.w lr, [sp, #4] │ │ │ │ @@ -56964,1094 +58543,1164 @@ │ │ │ │ str r4, [sp, #0] │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b1f2 │ │ │ │ - ldr r2, [pc, #160] @ (3b618 ) │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ - ldr r1, [pc, #160] @ (3b61c ) │ │ │ │ + beq.w 3e742 │ │ │ │ + ldr r2, [pc, #164] @ (3eba0 ) │ │ │ │ + mov.w r0, #112 @ 0x70 │ │ │ │ + ldr r1, [pc, #160] @ (3eba4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 3b434 │ │ │ │ + b.n 3e9b0 │ │ │ │ mov.w sl, #0 │ │ │ │ mov r9, sl │ │ │ │ - b.n 3b1f2 │ │ │ │ + b.n 3e742 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r0, r3, #19 │ │ │ │ - bmi.w 3b2a0 │ │ │ │ - b.n 3b1ec │ │ │ │ + bmi.w 3e808 │ │ │ │ + b.n 3e73a │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ mov r0, r4 │ │ │ │ blx f770 │ │ │ │ - cbnz r0, 3b5ca │ │ │ │ + cbnz r0, 3eb50 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ - cbz r2, 3b5ca │ │ │ │ + cbz r2, 3eb50 │ │ │ │ ldr r2, [r5, #8] │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr.w r0, [r8, #4] │ │ │ │ ldr.w r2, [sl, r2, lsl #2] │ │ │ │ blx f564 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r0, r3 │ │ │ │ - bne.w 3b1ec │ │ │ │ + bne.w 3e73a │ │ │ │ ldr r3, [r4, #28] │ │ │ │ cmp r3, #4 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ - beq.n 3b5f6 │ │ │ │ + beq.n 3eb7c │ │ │ │ lsls r2, r3, #15 │ │ │ │ - bpl.w 3b2a0 │ │ │ │ + bpl.w 3e808 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 3b1ec │ │ │ │ + bne.w 3e73a │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx faf8 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b2a0 │ │ │ │ - b.n 3b1ec │ │ │ │ + beq.w 3e808 │ │ │ │ + b.n 3e73a │ │ │ │ lsls r1, r3, #15 │ │ │ │ - bpl.w 3b2a0 │ │ │ │ + bpl.w 3e808 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 3b2a0 │ │ │ │ - b.n 3b5e6 │ │ │ │ - str r4, [r7, #8] │ │ │ │ - movs r3, r1 │ │ │ │ - str r6, [r5, #4] │ │ │ │ - movs r3, r1 │ │ │ │ - stc2l 15, cr15, [r3], #1020 @ 0x3fc │ │ │ │ - blt.n 3b628 │ │ │ │ + bne.w 3e808 │ │ │ │ + b.n 3eb6c │ │ │ │ + nop │ │ │ │ + ldmia r7!, {r1, r5, r6} │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfaddffff │ │ │ │ - bls.n 3b58c │ │ │ │ + ldmia r7!, {r2, r4} │ │ │ │ movs r3, r1 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + ldc2l 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ + cmp ip, r1 │ │ │ │ + movs r4, r1 │ │ │ │ + @ instruction: 0xfa4bffff │ │ │ │ + add r0, r6 │ │ │ │ + movs r4, r1 │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -0003b640 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +0003ebd4 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r5, [pc, #44] @ (3b674 ) │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + ldr r5, [pc, #56] @ (3ec1c ) │ │ │ │ add r5, pc │ │ │ │ mov r1, r5 │ │ │ │ blx fbec │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ + str r3, [r1, #8] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r5 │ │ │ │ - movs r0, #12 │ │ │ │ + mov.w r0, #12 │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + str r3, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w f5cc │ │ │ │ - stmia r6!, {r2, r6, r7} │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + adds r1, #40 @ 0x28 │ │ │ │ + movs r4, r1 │ │ │ │ mov ip, r0 │ │ │ │ - mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #24 │ │ │ │ - mov r1, r2 │ │ │ │ ldr.w r4, [ip, #80] @ 0x50 │ │ │ │ + mov r0, r1 │ │ │ │ + mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ ldr.w r3, [ip, #68] @ 0x44 │ │ │ │ str r4, [sp, #20] │ │ │ │ ldr.w r4, [ip, #76] @ 0x4c │ │ │ │ str r4, [sp, #16] │ │ │ │ ldr.w r4, [ip, #72] @ 0x48 │ │ │ │ - strd r3, r4, [sp, #8] │ │ │ │ - str r3, [sp, #4] │ │ │ │ + strd r3, r3, [sp, #4] │ │ │ │ + str r4, [sp, #12] │ │ │ │ ldr.w r3, [ip, #64] @ 0x40 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldr.w r4, [ip, #84] @ 0x54 │ │ │ │ blx r4 │ │ │ │ add sp, #24 │ │ │ │ pop {r4, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + nop │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ mov r0, r1 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #24 │ │ │ │ mov r1, r2 │ │ │ │ ldr.w r8, [r6, #80] @ 0x50 │ │ │ │ mov r2, r3 │ │ │ │ - ldr r5, [r6, #72] @ 0x48 │ │ │ │ - ldr r3, [r6, #68] @ 0x44 │ │ │ │ - str.w r8, [sp, #20] │ │ │ │ + ldrd r3, r5, [r6, #68] @ 0x44 │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ + str.w r8, [sp, #20] │ │ │ │ ldr r7, [r6, #76] @ 0x4c │ │ │ │ - strd r5, r7, [sp, #12] │ │ │ │ strd r3, r3, [sp, #4] │ │ │ │ + strd r5, r7, [sp, #12] │ │ │ │ ldr r3, [r6, #64] @ 0x40 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r4 │ │ │ │ ldr r7, [r6, #84] @ 0x54 │ │ │ │ blx r7 │ │ │ │ cmp r5, #0 │ │ │ │ - ble.n 3b704 │ │ │ │ + ble.n 3ecbc │ │ │ │ ldr r0, [r6, #92] @ 0x5c │ │ │ │ cmp.w r8, #1 │ │ │ │ itt eq │ │ │ │ moveq r3, #0 │ │ │ │ moveq r2, #0 │ │ │ │ mov.w r0, r0, lsl #2 │ │ │ │ - bne.n 3b70a │ │ │ │ - adds r1, r4, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + bne.n 3eccc │ │ │ │ + add.w r1, r4, r0 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r5, r3 │ │ │ │ str r2, [r1, #0] │ │ │ │ str.w r2, [r4], #4 │ │ │ │ - bne.n 3b6f6 │ │ │ │ + bne.n 3ecaa │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ mov.w r7, r8, lsl #2 │ │ │ │ - movs r3, #0 │ │ │ │ - movs r2, #0 │ │ │ │ - adds r1, r4, r0 │ │ │ │ - adds r3, #1 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ + add.w r1, r4, r0 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r5, r3 │ │ │ │ str r2, [r1, #0] │ │ │ │ str r2, [r4, #0] │ │ │ │ add r4, r7 │ │ │ │ - bne.n 3b712 │ │ │ │ - add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - nop │ │ │ │ + bne.n 3ecd8 │ │ │ │ + b.n 3ecbc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 3b738 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3ecfe │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + mov r5, r1 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r1, #8] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #16 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - ble.n 3b752 │ │ │ │ - movs r0, #0 │ │ │ │ + ble.n 3ed2c │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ ldr r2, [r6, #8] │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr r3, [r2, #0] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 3b74a │ │ │ │ + bne.n 3ed18 │ │ │ │ ldr r3, [r2, #40] @ 0x28 │ │ │ │ ldr r2, [r5, #28] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3b74a │ │ │ │ + bne.n 3ed18 │ │ │ │ add r3, sp, #12 │ │ │ │ add r2, sp, #8 │ │ │ │ add r1, sp, #4 │ │ │ │ blx fa24 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3b74a │ │ │ │ + beq.n 3ed18 │ │ │ │ ldr r2, [r5, #12] │ │ │ │ ldr r3, [r5, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3b842 │ │ │ │ + beq.n 3ee22 │ │ │ │ ldr.w r8, [r5, #28] │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 3b826 │ │ │ │ - ldr r2, [pc, #212] @ (3b85c ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ - ldr r1, [pc, #212] @ (3b860 ) │ │ │ │ + beq.n 3ee04 │ │ │ │ + ldr r2, [pc, #216] @ (3ee3c ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ + ldr r1, [pc, #216] @ (3ee40 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ ldr r7, [r5, #4] │ │ │ │ - ldr r3, [r6, #12] │ │ │ │ cmp.w r8, #3 │ │ │ │ - str r3, [r0, #84] @ 0x54 │ │ │ │ mov r4, r0 │ │ │ │ - ldrd r3, r1, [r7, #8] │ │ │ │ - itet ls │ │ │ │ - movls r2, r3 │ │ │ │ + ldr r3, [r6, #12] │ │ │ │ + ldr r1, [r7, #12] │ │ │ │ + str r3, [r0, #84] @ 0x54 │ │ │ │ + ldr r3, [r7, #8] │ │ │ │ + itee hi │ │ │ │ movhi r2, r1 │ │ │ │ + movls r2, r3 │ │ │ │ movls r3, r1 │ │ │ │ + ldr r0, [r5, #8] │ │ │ │ add.w r1, r4, #72 @ 0x48 │ │ │ │ strd r2, r3, [r4, #64] @ 0x40 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ - add.w r2, r4, #76 @ 0x4c │ │ │ │ add.w r3, r4, #80 @ 0x50 │ │ │ │ + add.w r2, r4, #76 @ 0x4c │ │ │ │ blx fa24 │ │ │ │ ldr r3, [r7, #4] │ │ │ │ lsls r2, r3, #31 │ │ │ │ - itee mi │ │ │ │ + it mi │ │ │ │ movmi r3, #0 │ │ │ │ - addpl.w r3, r3, r3, lsr #31 │ │ │ │ - ldrpl r2, [r7, #12] │ │ │ │ + bmi.n 3edb6 │ │ │ │ + ldr r2, [r7, #12] │ │ │ │ + add.w r3, r3, r3, lsr #31 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + mul.w r3, r2, r3 │ │ │ │ add.w r7, r4, #8 │ │ │ │ - it pl │ │ │ │ - asrpl r3, r3, #1 │ │ │ │ - mov r0, r7 │ │ │ │ - it pl │ │ │ │ - mulpl r3, r2 │ │ │ │ strd r6, r3, [r4, #88] @ 0x58 │ │ │ │ + mov r0, r7 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [r6, #8] │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ add.w r6, r3, #8 │ │ │ │ ldr r3, [r3, #40] @ 0x28 │ │ │ │ ldr r1, [r3, #4] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r6 │ │ │ │ blx faac │ │ │ │ ldr r3, [r5, #28] │ │ │ │ - cbnz r3, 3b81a │ │ │ │ - ldr r3, [r4, #72] @ 0x48 │ │ │ │ + cbnz r3, 3edfa │ │ │ │ vldr d6, [r4, #32] │ │ │ │ - lsls r3, r3, #1 │ │ │ │ + ldr r3, [r4, #72] @ 0x48 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #16 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldr r2, [pc, #60] @ (3b864 ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ - ldr r1, [pc, #60] @ (3b868 ) │ │ │ │ + b.n 3ed1c │ │ │ │ + ldr r2, [pc, #60] @ (3ee44 ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ + ldr r1, [pc, #60] @ (3ee48 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ ldr r7, [r5, #4] │ │ │ │ - ldr r3, [r6, #12] │ │ │ │ mov r4, r0 │ │ │ │ + ldr r3, [r6, #12] │ │ │ │ + ldr r2, [r7, #8] │ │ │ │ str r3, [r0, #84] @ 0x54 │ │ │ │ - ldrd r2, r3, [r7, #8] │ │ │ │ - b.n 3b7ac │ │ │ │ + ldr r3, [r7, #12] │ │ │ │ + b.n 3ed88 │ │ │ │ ldr r3, [r5, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 3b77c │ │ │ │ + beq.n 3ed56 │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ mov r0, r5 │ │ │ │ blx f770 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3b74a │ │ │ │ - b.n 3b77c │ │ │ │ - mcr2 15, 7, pc, cr9, cr15, {7} @ │ │ │ │ - bvc.n 3b7d0 │ │ │ │ - movs r3, r1 │ │ │ │ - mcr2 15, 4, pc, cr1, cr15, {7} @ │ │ │ │ - bvc.n 3b898 │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + beq.w 3ed18 │ │ │ │ + b.n 3ed56 │ │ │ │ + mrc2 15, 5, pc, cr5, cr15, {7} │ │ │ │ + rors r2, r3 │ │ │ │ + movs r4, r1 │ │ │ │ + mcr2 15, 2, pc, cr13, cr15, {7} @ │ │ │ │ + asrs r6, r6 │ │ │ │ + movs r4, r1 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ ldr r6, [r0, #88] @ 0x58 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ sub sp, #12 │ │ │ │ ldr r7, [r1, #0] │ │ │ │ - mov r4, r1 │ │ │ │ ldr r3, [r6, #8] │ │ │ │ ldr r3, [r3, #40] @ 0x28 │ │ │ │ ldr r0, [r3, #0] │ │ │ │ blx f57c │ │ │ │ ldr r1, [r6, #8] │ │ │ │ mov r2, r0 │ │ │ │ mov r0, r4 │ │ │ │ ldrd r3, r1, [r1] │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r5, #72] @ 0x48 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #8] @ (3b89c ) │ │ │ │ + ldr r1, [pc, #20] @ (3ee94 ) │ │ │ │ add r1, pc │ │ │ │ blx r7 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - adds r4, r5, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + ldrh r2, [r2, #18] │ │ │ │ movs r3, r1 │ │ │ │ │ │ │ │ -0003b8a0 : │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +0003ee98 : │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r1, [pc, #16] @ (3b8b8 ) │ │ │ │ + ldr r1, [pc, #28] @ (3eebc ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ - movs r0, #16 │ │ │ │ + mov.w r0, #16 │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ strd r4, r5, [r0, #8] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - nop │ │ │ │ - stmia r4!, {r1, r2, r3, r5, r6} │ │ │ │ - movs r3, r1 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ + cmp r6, #110 @ 0x6e │ │ │ │ + movs r4, r1 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - ldr r3, [r1, #0] │ │ │ │ mov r0, r1 │ │ │ │ - ldr r1, [pc, #4] @ (3b8cc ) │ │ │ │ + ldr r1, [pc, #8] @ (3eed0 ) │ │ │ │ + ldr r3, [r0, #0] │ │ │ │ add r1, pc │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - adds r6, r2, #0 │ │ │ │ + ldrh r2, [r4, #16] │ │ │ │ movs r3, r1 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ mov r0, r1 │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, r1 │ │ │ │ - beq.n 3b8fe │ │ │ │ + beq.n 3ef06 │ │ │ │ ldr r3, [r0, #28] │ │ │ │ - cbz r3, 3b8f2 │ │ │ │ + cbz r3, 3eef8 │ │ │ │ ldr r3, [r0, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbnz r3, 3b8f2 │ │ │ │ + cbnz r3, 3eef8 │ │ │ │ ldr r2, [r0, #12] │ │ │ │ ldr r3, [r0, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3b8f6 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 3eefe │ │ │ │ + mov.w r0, #0 │ │ │ │ pop {r4, pc} │ │ │ │ blx f770 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3b8f2 │ │ │ │ - ldr r2, [pc, #24] @ (3b918 ) │ │ │ │ - movs r0, #64 @ 0x40 │ │ │ │ - ldr r1, [pc, #24] @ (3b91c ) │ │ │ │ + beq.n 3eef8 │ │ │ │ + ldr r2, [pc, #28] @ (3ef24 ) │ │ │ │ + mov.w r0, #64 @ 0x40 │ │ │ │ + ldr r1, [pc, #24] @ (3ef28 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ - adds r0, #8 │ │ │ │ + add.w r0, r0, #8 │ │ │ │ blx f7b0 │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xffb5ffff │ │ │ │ - bvs.n 3b9bc │ │ │ │ - movs r3, r1 │ │ │ │ + @ instruction: 0xffafffff │ │ │ │ + eors r4, r0 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003b920 : │ │ │ │ - ldr r1, [pc, #24] @ (3b93c ) │ │ │ │ - push {r4, lr} │ │ │ │ +0003ef2c : │ │ │ │ + ldr r1, [pc, #28] @ (3ef4c ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - stmia r3!, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ - movs r3, r1 │ │ │ │ - mov r2, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + cmp r5, #236 @ 0xec │ │ │ │ + movs r4, r1 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd r3, fp, [r0, #64] @ 0x40 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ sub sp, #20 │ │ │ │ - ldrd r3, fp, [r2, #64] @ 0x40 │ │ │ │ + ldr r2, [r0, #72] @ 0x48 │ │ │ │ ldr r0, [sp, #56] @ 0x38 │ │ │ │ - ldr r2, [r2, #72] @ 0x48 │ │ │ │ cmp r3, #3 │ │ │ │ - ble.w 3ba78 │ │ │ │ + ble.w 3f0c2 │ │ │ │ mov.w r4, fp, lsl #3 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - adds r4, r1, r4 │ │ │ │ + vldr s15, [pc, #332] @ 3f0c8 │ │ │ │ + mov lr, sl │ │ │ │ mov.w r9, fp, lsl #2 │ │ │ │ - mov r5, r4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + mov.w r6, #4 │ │ │ │ mov.w ip, r2, lsl #2 │ │ │ │ + strd r4, fp, [sp, #4] │ │ │ │ + add r4, r1 │ │ │ │ mov.w r8, fp, lsl #4 │ │ │ │ - lsls r7, r2, #4 │ │ │ │ + mov.w r7, r2, lsl #4 │ │ │ │ + mov r5, r4 │ │ │ │ + str r4, [sp, #0] │ │ │ │ mov r4, r0 │ │ │ │ - mov lr, sl │ │ │ │ - movs r6, #4 │ │ │ │ - vldr s15, [pc, #256] @ 3ba7c │ │ │ │ - strd fp, r2, [sp, #8] │ │ │ │ + str r2, [sp, #12] │ │ │ │ add.w r2, r1, r9 │ │ │ │ ldr.w fp, [r1] │ │ │ │ - vldr s13, [r5] │ │ │ │ - adds r6, #4 │ │ │ │ - add r1, r8 │ │ │ │ + add.w r6, r6, #4 │ │ │ │ cmp r3, r6 │ │ │ │ + add r1, r8 │ │ │ │ vldr s12, [r2] │ │ │ │ add.w r2, r5, r9 │ │ │ │ + vldr s13, [r5] │ │ │ │ add r5, r8 │ │ │ │ vldr s14, [r2] │ │ │ │ add.w r2, r4, ip │ │ │ │ str.w fp, [lr] │ │ │ │ add.w fp, lr, ip │ │ │ │ - vstr s15, [r4] │ │ │ │ add lr, r7 │ │ │ │ + vstr s15, [r4] │ │ │ │ add r4, r7 │ │ │ │ vstr s12, [fp] │ │ │ │ add fp, ip │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, ip │ │ │ │ vstr s13, [fp] │ │ │ │ add fp, ip │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, ip │ │ │ │ vstr s14, [fp] │ │ │ │ vstr s15, [r2] │ │ │ │ - bge.n 3b980 │ │ │ │ - lsrs r1, r3, #2 │ │ │ │ + bge.n 3efa2 │ │ │ │ + mov.w r1, r3, lsr #2 │ │ │ │ add r0, r7 │ │ │ │ - subs r1, #1 │ │ │ │ - subs r4, r3, #4 │ │ │ │ - bic.w r4, r4, #3 │ │ │ │ ldrd fp, r2, [sp, #8] │ │ │ │ + sub.w r4, r3, #4 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + bic.w r4, r4, #3 │ │ │ │ + add.w r4, r4, #8 │ │ │ │ mul.w r5, r7, r1 │ │ │ │ add r7, sl │ │ │ │ - adds r4, #8 │ │ │ │ add r0, r5 │ │ │ │ add.w sl, r7, r5 │ │ │ │ ldrd r5, r6, [sp] │ │ │ │ add r5, r6 │ │ │ │ mla r1, r8, r1, r5 │ │ │ │ - adds r3, #3 │ │ │ │ + add.w r3, r3, #3 │ │ │ │ cmp r3, r4 │ │ │ │ - blt.n 3ba36 │ │ │ │ + blt.n 3f068 │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq.w fp, #1 │ │ │ │ - bne.n 3ba3c │ │ │ │ + bne.n 3f080 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - adds r5, r4, #1 │ │ │ │ - str.w r2, [sl] │ │ │ │ + add.w r5, r4, #1 │ │ │ │ cmp r3, r5 │ │ │ │ + str.w r2, [sl] │ │ │ │ mov.w r2, #0 │ │ │ │ str r2, [r0, #0] │ │ │ │ - blt.n 3ba36 │ │ │ │ - adds r4, #2 │ │ │ │ + blt.n 3f068 │ │ │ │ ldr r5, [r1, #4] │ │ │ │ + add.w r4, r4, #2 │ │ │ │ cmp r3, r4 │ │ │ │ str.w r5, [sl, #4] │ │ │ │ str r2, [r0, #4] │ │ │ │ - ittt ge │ │ │ │ - ldrge r3, [r1, #8] │ │ │ │ - strge.w r3, [sl, #8] │ │ │ │ - strge r2, [r0, #8] │ │ │ │ + blt.n 3f068 │ │ │ │ + ldr r3, [r1, #8] │ │ │ │ + str.w r3, [sl, #8] │ │ │ │ + str r2, [r0, #8] │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r5, [r1, #0] │ │ │ │ - adds r6, r4, #1 │ │ │ │ - str.w r5, [sl] │ │ │ │ + add.w r6, r4, #1 │ │ │ │ cmp r3, r6 │ │ │ │ + str.w r5, [sl] │ │ │ │ mov.w r5, #0 │ │ │ │ str r5, [r0, #0] │ │ │ │ - blt.n 3ba36 │ │ │ │ + blt.n 3f068 │ │ │ │ mov.w fp, fp, lsl #2 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + add.w r4, r4, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + cmp r3, r4 │ │ │ │ add r1, fp │ │ │ │ + ldr r6, [r1, #0] │ │ │ │ add sl, r2 │ │ │ │ add r0, r2 │ │ │ │ - adds r4, #2 │ │ │ │ - cmp r3, r4 │ │ │ │ - ldr r6, [r1, #0] │ │ │ │ str.w r6, [sl] │ │ │ │ str r5, [r0, #0] │ │ │ │ - blt.n 3ba36 │ │ │ │ + blt.n 3f068 │ │ │ │ add r1, fp │ │ │ │ add sl, r2 │ │ │ │ - add r0, r2 │ │ │ │ ldr r3, [r1, #0] │ │ │ │ + add r0, r2 │ │ │ │ str.w r3, [sl] │ │ │ │ str r5, [r0, #0] │ │ │ │ - b.n 3ba36 │ │ │ │ - movs r4, #4 │ │ │ │ - b.n 3b9fe │ │ │ │ + b.n 3f068 │ │ │ │ + mov.w r4, #4 │ │ │ │ + b.n 3f02a │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ ldr r5, [r0, #64] @ 0x40 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ ldr r6, [r0, #72] @ 0x48 │ │ │ │ cmp r5, #3 │ │ │ │ - ble.n 3bb10 │ │ │ │ + ble.n 3f18c │ │ │ │ mov.w r8, r6, lsl #3 │ │ │ │ + mov.w r0, #4 │ │ │ │ + mov.w r2, #0 │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ add.w r7, r3, r8 │ │ │ │ mov.w ip, r6, lsl #4 │ │ │ │ mov r1, r7 │ │ │ │ - movs r0, #4 │ │ │ │ - movs r2, #0 │ │ │ │ add.w r4, r3, lr │ │ │ │ + add.w r0, r0, #4 │ │ │ │ str r2, [r3, #0] │ │ │ │ - adds r0, #4 │ │ │ │ - add r3, ip │ │ │ │ cmp r5, r0 │ │ │ │ + add r3, ip │ │ │ │ str r2, [r4, #0] │ │ │ │ add.w r4, r1, lr │ │ │ │ str r2, [r1, #0] │ │ │ │ add r1, ip │ │ │ │ str r2, [r4, #0] │ │ │ │ - bge.n 3baa4 │ │ │ │ - lsrs r3, r5, #2 │ │ │ │ + bge.n 3f0fc │ │ │ │ + mov.w r3, r5, lsr #2 │ │ │ │ add.w r0, r7, r8 │ │ │ │ - subs r3, #1 │ │ │ │ - subs r2, r5, #4 │ │ │ │ + sub.w r2, r5, #4 │ │ │ │ bic.w r2, r2, #3 │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + add.w r2, r2, #8 │ │ │ │ mla r3, ip, r3, r0 │ │ │ │ - adds r5, #3 │ │ │ │ + add.w r5, r5, #3 │ │ │ │ cmp r5, r2 │ │ │ │ - blt.n 3baf0 │ │ │ │ + blt.n 3f15a │ │ │ │ cmp r6, #1 │ │ │ │ - bne.n 3baf4 │ │ │ │ - adds r0, r2, #1 │ │ │ │ - movs r1, #0 │ │ │ │ + bne.n 3f168 │ │ │ │ + mov.w r1, #0 │ │ │ │ + add.w r0, r2, #1 │ │ │ │ cmp r5, r0 │ │ │ │ str r1, [r3, #0] │ │ │ │ - blt.n 3baf0 │ │ │ │ - adds r2, #2 │ │ │ │ + blt.n 3f15a │ │ │ │ + add.w r2, r2, #2 │ │ │ │ str r1, [r3, #4] │ │ │ │ cmp r5, r2 │ │ │ │ it ge │ │ │ │ strge r1, [r3, #8] │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - adds r1, r2, #1 │ │ │ │ - movs r0, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + mov.w r0, #0 │ │ │ │ + add.w r1, r2, #1 │ │ │ │ cmp r5, r1 │ │ │ │ str r0, [r3, #0] │ │ │ │ - blt.n 3baf0 │ │ │ │ - lsls r1, r6, #2 │ │ │ │ - adds r2, #2 │ │ │ │ - add r3, r1 │ │ │ │ + blt.n 3f15a │ │ │ │ + mov.w r1, r6, lsl #2 │ │ │ │ + add.w r2, r2, #2 │ │ │ │ cmp r5, r2 │ │ │ │ + add r3, r1 │ │ │ │ str r0, [r3, #0] │ │ │ │ - blt.n 3baf0 │ │ │ │ + blt.n 3f15a │ │ │ │ add r3, r1 │ │ │ │ str r0, [r3, #0] │ │ │ │ - b.n 3baf0 │ │ │ │ - movs r2, #4 │ │ │ │ - b.n 3bad2 │ │ │ │ + b.n 3f15a │ │ │ │ + mov.w r2, #4 │ │ │ │ + b.n 3f134 │ │ │ │ + nop │ │ │ │ ldr r0, [r0, #76] @ 0x4c │ │ │ │ mov r2, r1 │ │ │ │ - push {r4} │ │ │ │ mov r1, r3 │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov r3, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbz r3, 3bb32 │ │ │ │ - movs r0, #0 │ │ │ │ + cbz r3, 3f1b4 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - mov r6, r1 │ │ │ │ - ldr r5, [r1, #28] │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov r5, r1 │ │ │ │ mov r4, r2 │ │ │ │ - cmp r5, #4 │ │ │ │ - beq.n 3bb9e │ │ │ │ - cbnz r5, 3bb86 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + ldr r6, [r1, #28] │ │ │ │ + cmp r6, #4 │ │ │ │ + beq.n 3f240 │ │ │ │ + cbnz r6, 3f220 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 3bb86 │ │ │ │ + bgt.n 3f220 │ │ │ │ ldr r2, [r1, #12] │ │ │ │ ldr r3, [r1, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3bb8a │ │ │ │ + beq.n 3f22c │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3bbcc │ │ │ │ - ldr r2, [pc, #168] @ (3bc00 ) │ │ │ │ + beq.n 3f26e │ │ │ │ + ldr r2, [pc, #192] @ (3f2a0 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #168] @ (3bc04 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #192] @ (3f2a4 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ - ldr r3, [r6, #28] │ │ │ │ + ldr r3, [r5, #28] │ │ │ │ mov r4, r0 │ │ │ │ cmp r3, #0 │ │ │ │ - beq.n 3bbd2 │ │ │ │ - str r5, [r0, #76] @ 0x4c │ │ │ │ - add.w ip, r5, #8 │ │ │ │ - add.w r6, r4, #8 │ │ │ │ - ldmia.w ip!, {r0, r1, r2, r3} │ │ │ │ - stmia r6!, {r0, r1, r2, r3} │ │ │ │ - ldmia.w ip, {r0, r1, r2, r3} │ │ │ │ - stmia.w r6, {r0, r1, r2, r3} │ │ │ │ - mov r0, r4 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - movs r0, #0 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + beq.n 3f274 │ │ │ │ + str r6, [r0, #76] @ 0x4c │ │ │ │ + ldrd r0, r1, [r6, #8] │ │ │ │ + strd r0, r1, [r4, #8] │ │ │ │ + ldrd r0, r1, [r6, #16] │ │ │ │ + strd r0, r1, [r4, #16] │ │ │ │ + ldrd r0, r1, [r6, #24] │ │ │ │ + strd r0, r1, [r4, #24] │ │ │ │ + ldrd r0, r1, [r6, #32] │ │ │ │ + strd r0, r1, [r4, #32] │ │ │ │ + mov r0, r4 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + mov.w r0, #0 │ │ │ │ + pop {r6, pc} │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ - mov r0, r6 │ │ │ │ + mov r0, r5 │ │ │ │ blx f770 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3bb86 │ │ │ │ - ldr r3, [r6, #28] │ │ │ │ + beq.n 3f220 │ │ │ │ + ldr r3, [r5, #28] │ │ │ │ cmp r3, #4 │ │ │ │ - bne.n 3bbbc │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ + bne.n 3f25e │ │ │ │ + ldr r0, [r5, #8] │ │ │ │ blx fc44 │ │ │ │ - ldr r2, [r6, #12] │ │ │ │ - ldr r1, [r6, #20] │ │ │ │ + ldr r2, [r5, #12] │ │ │ │ + ldr r1, [r5, #20] │ │ │ │ blx f6fc │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ - mov r5, r0 │ │ │ │ + mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3bb86 │ │ │ │ - ldr r3, [r6, #28] │ │ │ │ - cbz r3, 3bbc4 │ │ │ │ - ldr r2, [pc, #72] @ (3bc08 ) │ │ │ │ + beq.n 3f220 │ │ │ │ + ldr r3, [r5, #28] │ │ │ │ + cbz r3, 3f266 │ │ │ │ + ldr r2, [pc, #68] @ (3f2a8 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 3bb58 │ │ │ │ - ldr r2, [r6, #12] │ │ │ │ - ldr r3, [r6, #20] │ │ │ │ + b.n 3f1e0 │ │ │ │ + ldr r2, [r5, #12] │ │ │ │ + ldr r3, [r5, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3bb54 │ │ │ │ - ldr r2, [pc, #60] @ (3bc0c ) │ │ │ │ + bne.n 3f1dc │ │ │ │ + ldr r2, [pc, #60] @ (3f2ac ) │ │ │ │ add r2, pc │ │ │ │ - b.n 3bb58 │ │ │ │ + b.n 3f1e0 │ │ │ │ add.w r3, r0, #72 @ 0x48 │ │ │ │ add.w r2, r0, #68 @ 0x44 │ │ │ │ add.w r1, r0, #64 @ 0x40 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ + ldr r0, [r5, #8] │ │ │ │ blx fa24 │ │ │ │ - ldr r3, [r6, #28] │ │ │ │ - str r5, [r4, #76] @ 0x4c │ │ │ │ + ldr r3, [r5, #28] │ │ │ │ + str r6, [r4, #76] @ 0x4c │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 3bb6c │ │ │ │ + bne.n 3f1f6 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ add.w r1, r4, #8 │ │ │ │ add.w r0, r0, r0, lsl #1 │ │ │ │ blx f6c8 │ │ │ │ mov r0, r4 │ │ │ │ - b.n 3bb84 │ │ │ │ - nop │ │ │ │ - stc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ - bmi.n 3bc18 │ │ │ │ - movs r3, r1 │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - mcr2 15, 5, pc, cr15, cr15, {7} @ │ │ │ │ + b.n 3f218 │ │ │ │ + stc2l 15, cr15, [pc, #-1020]! @ 3eea8 │ │ │ │ + subs r5, #126 @ 0x7e │ │ │ │ + movs r4, r1 │ │ │ │ + vminnm.f32 , , │ │ │ │ + mrc2 15, 2, pc, cr9, cr15, {7} │ │ │ │ ldr r0, [r0, #76] @ 0x4c │ │ │ │ - cbz r0, 3bc18 │ │ │ │ + cbz r0, 3f2b8 │ │ │ │ b.w f924 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ ldr r0, [r0, #76] @ 0x4c │ │ │ │ - cbz r0, 3bc24 │ │ │ │ + cbz r0, 3f2c4 │ │ │ │ b.w fe00 │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ mov r3, r0 │ │ │ │ - push {r4} │ │ │ │ mov r0, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r2, [r3, #76] @ 0x4c │ │ │ │ - cbz r2, 3bc40 │ │ │ │ - ldr r1, [pc, #24] @ (3bc50 ) │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + cbz r2, 3f2e2 │ │ │ │ mov r3, r4 │ │ │ │ + ldr r1, [pc, #20] @ (3f2f0 ) │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ add r1, pc │ │ │ │ bx r3 │ │ │ │ - ldr r1, [pc, #16] @ (3bc54 ) │ │ │ │ + ldr r1, [pc, #16] @ (3f2f4 ) │ │ │ │ ldr r2, [r3, #64] @ 0x40 │ │ │ │ mov r3, r4 │ │ │ │ - add r1, pc │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ + add r1, pc │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ - adds r4, r5, r2 │ │ │ │ + strh r2, [r3, #48] @ 0x30 │ │ │ │ movs r3, r1 │ │ │ │ - adds r6, r7, r2 │ │ │ │ + strh r0, [r5, #48] @ 0x30 │ │ │ │ movs r3, r1 │ │ │ │ │ │ │ │ -0003bc58 : │ │ │ │ - ldr r1, [pc, #24] @ (3bc74 ) │ │ │ │ - push {r4, lr} │ │ │ │ +0003f2f8 : │ │ │ │ + ldr r1, [pc, #28] @ (3f318 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - stmia r0!, {r1, r4, r6, r7} │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + cmp r2, #44 @ 0x2c │ │ │ │ + movs r4, r1 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ ldr r5, [sp, #32] │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ str r5, [sp, #0] │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ - str r5, [sp, #32] │ │ │ │ mov r3, r6 │ │ │ │ mov r2, r5 │ │ │ │ + str r5, [sp, #32] │ │ │ │ mov r1, r6 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r5, r0 │ │ │ │ - ldr r0, [r0, #68] @ 0x44 │ │ │ │ - sub sp, #12 │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r0 │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r2 │ │ │ │ - mov r2, r4 │ │ │ │ + mov r2, r3 │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + sub sp, #12 │ │ │ │ ldr.w r8, [sp, #40] @ 0x28 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - mov r1, r8 │ │ │ │ + ldr r0, [r0, #68] @ 0x44 │ │ │ │ + str r4, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ + mov r1, r8 │ │ │ │ ldr.w r9, [r0, #56] @ 0x38 │ │ │ │ blx r9 │ │ │ │ ldr r0, [r5, #64] @ 0x40 │ │ │ │ - str.w r8, [sp, #40] @ 0x28 │ │ │ │ mov r3, r4 │ │ │ │ mov r2, r7 │ │ │ │ + str.w r8, [sp, #40] @ 0x28 │ │ │ │ mov r1, r6 │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ mov ip, r5 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - nop │ │ │ │ mov r3, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldrd r1, r2, [r3, #68] @ 0x44 │ │ │ │ sub sp, #8 │ │ │ │ - ldr r2, [r3, #72] @ 0x48 │ │ │ │ - ldr r1, [r3, #68] @ 0x44 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (3bcfc ) │ │ │ │ + ldr r1, [pc, #12] @ (3f3cc ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #64] @ 0x40 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - adds r2, r5, r0 │ │ │ │ + strh r0, [r5, #42] @ 0x2a │ │ │ │ movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r4, r1 │ │ │ │ ldr r5, [r1, #4] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ mov sl, r2 │ │ │ │ mvn.w r2, #2147483648 @ 0x80000000 │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ sub sp, #32 │ │ │ │ ldr r1, [r5, #0] │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 3bd48 │ │ │ │ + beq.n 3f428 │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, r2 │ │ │ │ - beq.n 3bd48 │ │ │ │ + beq.n 3f428 │ │ │ │ ldr r2, [r4, #28] │ │ │ │ cmp r1, #1 │ │ │ │ bic.w r2, r2, #4 │ │ │ │ clz r2, r2 │ │ │ │ mov.w r2, r2, lsr #5 │ │ │ │ it le │ │ │ │ movle r2, #0 │ │ │ │ - cbnz r2, 3bd50 │ │ │ │ - movs r0, #0 │ │ │ │ + cbnz r2, 3f440 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #32 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ add r3, sp, #28 │ │ │ │ + mov r7, r0 │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r7, r0 │ │ │ │ mov r3, r5 │ │ │ │ - ldrd r1, r2, [r0, #12] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + ldrd r0, r1, [r0, #8] │ │ │ │ + ldr r2, [r7, #16] │ │ │ │ blx f99c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3bd48 │ │ │ │ + beq.n 3f428 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ ldr r3, [r5, #0] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #28] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ cmp r2, r3 │ │ │ │ - bge.n 3bd48 │ │ │ │ - ldr.w r3, [sl, #164] @ 0xa4 │ │ │ │ + str r2, [sp, #28] │ │ │ │ + bge.n 3f428 │ │ │ │ ldr r0, [r4, #12] │ │ │ │ ldr r1, [r4, #20] │ │ │ │ - ubfx r3, r3, #0, #20 │ │ │ │ + ldr.w r3, [sl, #164] @ 0xa4 │ │ │ │ cmp r0, r1 │ │ │ │ - beq.n 3bd8e │ │ │ │ + ubfx r3, r3, #0, #20 │ │ │ │ + beq.n 3f482 │ │ │ │ ldr r1, [r4, #28] │ │ │ │ - cbz r1, 3bd8e │ │ │ │ + cbz r1, 3f482 │ │ │ │ lsls r0, r3, #19 │ │ │ │ - bmi.n 3bd48 │ │ │ │ + bmi.n 3f428 │ │ │ │ lsls r1, r3, #24 │ │ │ │ - bpl.n 3bd9c │ │ │ │ + bpl.n 3f490 │ │ │ │ ldrd r0, r1, [r7, #8] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ cmp r0, r1 │ │ │ │ - bne.n 3bd48 │ │ │ │ + bne.n 3f428 │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bpl.n 3bdaa │ │ │ │ + bpl.n 3f49e │ │ │ │ ldr r0, [r4, #8] │ │ │ │ ldr r3, [r0, #0] │ │ │ │ cmp r3, #0 │ │ │ │ - bgt.w 3bec4 │ │ │ │ - add r3, sp, #24 │ │ │ │ + bgt.w 3f5c0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ + add r3, sp, #24 │ │ │ │ add r1, sp, #20 │ │ │ │ blx fccc │ │ │ │ - ldr r5, [r4, #28] │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + ldr r5, [r4, #28] │ │ │ │ clz r5, r5 │ │ │ │ - lsrs r5, r5, #5 │ │ │ │ + mov.w r5, r5, lsr #5 │ │ │ │ mov r1, r5 │ │ │ │ blx fad0 │ │ │ │ - mov r1, r5 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ + mov r1, r5 │ │ │ │ blx fad0 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - movs r3, #12 │ │ │ │ mov r6, r0 │ │ │ │ - mla r2, r3, r2, r0 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ + add.w r2, r2, r2, lsl #1 │ │ │ │ + add.w r2, r6, r2, lsl #2 │ │ │ │ ldr.w r3, [r2, #-8] │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - adds r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str.w r3, [r2, #-8] │ │ │ │ blx fc44 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ mov r9, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ blx 10018 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - str r3, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r9 │ │ │ │ + str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #24] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ blx ff40 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3beaa │ │ │ │ + beq.n 3f5a4 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ mov r1, r5 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ - cbnz r3, 3be8e │ │ │ │ + cbnz r3, 3f588 │ │ │ │ blx fad0 │ │ │ │ - mov r1, r6 │ │ │ │ mov r5, r0 │ │ │ │ + mov r1, r6 │ │ │ │ mov r0, r8 │ │ │ │ blx 10018 │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r2, r3, [r4, #20] │ │ │ │ + mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ strd r2, r3, [sp] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 3beaa │ │ │ │ + cbz r0, 3f5a4 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - cbnz r3, 3bea4 │ │ │ │ - ldr r2, [pc, #132] @ (3bedc ) │ │ │ │ + cbnz r3, 3f59e │ │ │ │ + ldr r2, [pc, #132] @ (3f5d8 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #132] @ (3bee0 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #132] @ (3f5dc ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ - add.w r1, r5, #8 │ │ │ │ mov r4, r0 │ │ │ │ add.w r2, r0, #8 │ │ │ │ - strd r9, r5, [r0, #64] @ 0x40 │ │ │ │ - str r7, [r0, #72] @ 0x48 │ │ │ │ + add.w r1, r5, #8 │ │ │ │ add.w r0, r9, #8 │ │ │ │ + strd r9, r5, [r4, #64] @ 0x40 │ │ │ │ + str r7, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ - mov r0, r6 │ │ │ │ ldrd r3, r2, [sp, #20] │ │ │ │ + mov r0, r6 │ │ │ │ mov r1, r8 │ │ │ │ blx f6f0 │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #32 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 3f42c │ │ │ │ blx fad0 │ │ │ │ - mov r1, r6 │ │ │ │ mov r5, r0 │ │ │ │ + mov r1, r6 │ │ │ │ mov r0, r8 │ │ │ │ blx 10018 │ │ │ │ - mov r1, r0 │ │ │ │ ldrd r3, r2, [r4, #20] │ │ │ │ - b.n 3be3a │ │ │ │ - ldr r2, [pc, #60] @ (3bee4 ) │ │ │ │ + mov r1, r0 │ │ │ │ + b.n 3f536 │ │ │ │ + ldr r2, [pc, #64] @ (3f5e0 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 3be58 │ │ │ │ + b.n 3f554 │ │ │ │ mov r0, r9 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - mov r1, r8 │ │ │ │ ldrd r3, r2, [sp, #20] │ │ │ │ + mov r1, r8 │ │ │ │ mov r0, r6 │ │ │ │ blx f6f0 │ │ │ │ - b.n 3bd48 │ │ │ │ + b.n 3f428 │ │ │ │ blx fef4 │ │ │ │ ldr r1, [r4, #28] │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f60c │ │ │ │ cmp r5, r0 │ │ │ │ - bgt.w 3bd48 │ │ │ │ + bgt.w 3f428 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ - b.n 3bdaa │ │ │ │ - mrc2 15, 0, pc, cr15, cr15, {7} │ │ │ │ - bne.n 3bf14 │ │ │ │ - movs r3, r1 │ │ │ │ - ldc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + b.n 3f49e │ │ │ │ + stc2l 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ + subs r2, #26 │ │ │ │ + movs r4, r1 │ │ │ │ + ldc2 15, cr15, [r5, #1020]! @ 0x3fc │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -0003bf00 : │ │ │ │ - stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r5, r0 │ │ │ │ - ldr r4, [pc, #48] @ (3bf38 ) │ │ │ │ - ldr r7, [pc, #48] @ (3bf3c ) │ │ │ │ - add r4, pc │ │ │ │ - add.w r8, r4, #12 │ │ │ │ - add r7, pc │ │ │ │ - mov r6, r4 │ │ │ │ - ldr.w r9, [r4], #4 │ │ │ │ - mov r1, r7 │ │ │ │ - movs r0, #20 │ │ │ │ +0003f608 : │ │ │ │ + strd r3, r4, [sp, #-32]! │ │ │ │ + mov.w r4, #0 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov r6, r0 │ │ │ │ + ldr r5, [pc, #76] @ (3f664 ) │ │ │ │ + strd r7, r8, [sp, #16] │ │ │ │ + ldr.w r8, [pc, #72] @ 3f668 │ │ │ │ + strd r9, lr, [sp, #24] │ │ │ │ + add r5, pc │ │ │ │ + mov r7, r5 │ │ │ │ + add r8, pc │ │ │ │ + ldr.w r9, [r5], #4 │ │ │ │ + mov r1, r8 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - movs r3, #3 │ │ │ │ mov r1, r0 │ │ │ │ - strd r9, r6, [r0, #8] │ │ │ │ - str r3, [r0, #16] │ │ │ │ - mov r0, r5 │ │ │ │ + mov.w r3, #3 │ │ │ │ + mov r0, r6 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + strd r9, r7, [r1, #8] │ │ │ │ + str r3, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ - cmp r4, r8 │ │ │ │ - bne.n 3bf14 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - strb r6, [r4, r0] │ │ │ │ - movs r3, r1 │ │ │ │ - bkpt 0x002c │ │ │ │ + cmp r4, #3 │ │ │ │ + bne.n 3f62a │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + ldrd r7, r8, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {r9, pc} │ │ │ │ + stmia r1!, {r2, r3, r4} │ │ │ │ movs r3, r1 │ │ │ │ + movs r7, #20 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003bf40 : │ │ │ │ - push {r4, lr} │ │ │ │ +0003f66c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ blx f90c │ │ │ │ str r4, [r0, #56] @ 0x38 │ │ │ │ pop {r4, pc} │ │ │ │ - push {r4, lr} │ │ │ │ + nop │ │ │ │ mov r3, r0 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ ldrd r4, r2, [r3, #8] │ │ │ │ + sub sp, #8 │ │ │ │ ldr r1, [r3, #20] │ │ │ │ str r4, [sp, #4] │ │ │ │ - subs r2, r1, r2 │ │ │ │ - ldr r1, [pc, #24] @ (3bf78 ) │ │ │ │ ldr r4, [r3, #4] │ │ │ │ + sub.w r2, r1, r2 │ │ │ │ + ldr r1, [pc, #20] @ (3f6ac ) │ │ │ │ clz r2, r2 │ │ │ │ + mov.w r2, r2, lsr #5 │ │ │ │ str r4, [sp, #0] │ │ │ │ - add r1, pc │ │ │ │ ldr r4, [r0, #0] │ │ │ │ - lsrs r2, r2, #5 │ │ │ │ + add r1, pc │ │ │ │ ldr r3, [r3, #28] │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - asrs r4, r2, #23 │ │ │ │ + strh r2, [r5, #20] │ │ │ │ movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r0, [r0, #4] │ │ │ │ blx f718 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff74 │ │ │ │ nop │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r1, [pc, #140] @ (3c028 ) │ │ │ │ + ldr r1, [pc, #156] @ (3f778 ) │ │ │ │ mov r0, r5 │ │ │ │ add r1, pc │ │ │ │ blx f628 │ │ │ │ - ldr r3, [r4, #20] │ │ │ │ ldr r1, [r4, #12] │ │ │ │ mov r0, r5 │ │ │ │ - subs r1, r1, r3 │ │ │ │ + ldr r3, [r4, #20] │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ clz r1, r1 │ │ │ │ - lsrs r1, r1, #5 │ │ │ │ + mov.w r1, r1, lsr #5 │ │ │ │ blx fd28 │ │ │ │ - mov r0, r5 │ │ │ │ ldrd r3, r1, [r4, #12] │ │ │ │ - subs r1, r1, r3 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ - blx fbe0 │ │ │ │ mov r0, r5 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ + blx fbe0 │ │ │ │ ldrd r3, r1, [r4, #20] │ │ │ │ - subs r1, r1, r3 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ + mov r0, r5 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ blx fbe0 │ │ │ │ ldr r0, [r4, #12] │ │ │ │ blx 100f4 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx fd28 │ │ │ │ ldr r0, [r4, #16] │ │ │ │ @@ -58073,4047 +59722,4252 @@ │ │ │ │ mov r0, r5 │ │ │ │ blx fd28 │ │ │ │ ldr r1, [r4, #4] │ │ │ │ mov r0, r5 │ │ │ │ blx faec │ │ │ │ ldr r1, [r4, #8] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fae8 │ │ │ │ nop │ │ │ │ - asrs r2, r6, #22 │ │ │ │ + strh r4, [r0, #20] │ │ │ │ movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r1 │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ - sub sp, #68 @ 0x44 │ │ │ │ cmp r8, r1 │ │ │ │ - beq.w 3c15e │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #68 @ 0x44 │ │ │ │ + beq.w 3f8ce │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.w 3c1a2 │ │ │ │ - ble.w 3c15e │ │ │ │ - mov lr, r0 │ │ │ │ + beq.w 3f92e │ │ │ │ + ble.w 3f8ce │ │ │ │ ldr r1, [r0, #0] │ │ │ │ - str r1, [sp, #28] │ │ │ │ + mov lr, r0 │ │ │ │ cmp.w r8, #1 │ │ │ │ mov r0, r1 │ │ │ │ ldr.w r1, [lr, #4] │ │ │ │ - beq.w 3c164 │ │ │ │ + str r0, [sp, #28] │ │ │ │ + beq.w 3f8e6 │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 3c15e │ │ │ │ - ldr.w r5, [lr, #16] │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - ldr.w r0, [lr, #12] │ │ │ │ + ble.w 3f8ce │ │ │ │ + ldrd r0, r5, [lr, #12] │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ cmp.w r8, #2 │ │ │ │ - str r0, [sp, #16] │ │ │ │ - str r1, [sp, #56] @ 0x38 │ │ │ │ + strd r0, r3, [sp, #16] │ │ │ │ mov.w r0, r5, lsl #2 │ │ │ │ + str r1, [sp, #56] @ 0x38 │ │ │ │ mov r1, r2 │ │ │ │ - str r3, [sp, #20] │ │ │ │ str r0, [sp, #44] @ 0x2c │ │ │ │ - beq.w 3c2ea │ │ │ │ - movs r3, #0 │ │ │ │ + beq.w 3fa96 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 3c2a0 │ │ │ │ + ble.w 3fa46 │ │ │ │ mov r5, r1 │ │ │ │ mov fp, lr │ │ │ │ str.w r8, [sp, #12] │ │ │ │ - ldrd r7, r4, [fp, #24] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - lsls r6, r4, #2 │ │ │ │ + ldrd r7, r4, [fp, #24] │ │ │ │ cmp r3, #3 │ │ │ │ - beq.w 3c1d4 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r6, r4, lsl #2 │ │ │ │ + beq.w 3f962 │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ str r3, [sp, #24] │ │ │ │ add.w r3, fp, #48 @ 0x30 │ │ │ │ + str r5, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ + strd r5, r2, [sp, #4] │ │ │ │ sub.w r9, r3, #4 │ │ │ │ - str r5, [sp, #4] │ │ │ │ mov sl, r9 │ │ │ │ mov r9, r7 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r5, [sp, #60] @ 0x3c │ │ │ │ cmp.w r9, #0 │ │ │ │ - ble.n 3c12c │ │ │ │ + ble.n 3f898 │ │ │ │ ldrd r5, lr, [fp, #36] @ 0x24 │ │ │ │ mov.w r4, lr, lsl #2 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #4 │ │ │ │ itt ne │ │ │ │ - movne r1, #0 │ │ │ │ ldrdne r3, r2, [sp, #4] │ │ │ │ - beq.w 3c23c │ │ │ │ + movne r1, #0 │ │ │ │ + beq.w 3f9d4 │ │ │ │ cmp r5, #0 │ │ │ │ - ble.n 3c1ac │ │ │ │ + ble.n 3f936 │ │ │ │ mov ip, r6 │ │ │ │ - str.w r9, [sp, #40] @ 0x28 │ │ │ │ mov r6, r3 │ │ │ │ - mov r9, r2 │ │ │ │ + str.w r9, [sp, #40] @ 0x28 │ │ │ │ mov r3, r1 │ │ │ │ + mov r9, r2 │ │ │ │ str.w fp, [sp, #52] @ 0x34 │ │ │ │ - movs r7, #0 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov r8, r9 │ │ │ │ - mov fp, ip │ │ │ │ strd r3, r6, [sp, #32] │ │ │ │ + mov fp, ip │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ mov r3, r8 │ │ │ │ mov r2, r6 │ │ │ │ - ldr r0, [sp, #0] │ │ │ │ mov r1, sl │ │ │ │ - adds r7, #1 │ │ │ │ - bl 3c02c │ │ │ │ + add.w r7, r7, #1 │ │ │ │ + bl 3f77c │ │ │ │ + cmp r7, r5 │ │ │ │ add r6, r4 │ │ │ │ add r8, r4 │ │ │ │ - cmp r7, r5 │ │ │ │ - bne.n 3c0fc │ │ │ │ + bne.n 3f864 │ │ │ │ ldrd r3, r6, [sp, #32] │ │ │ │ mov ip, fp │ │ │ │ - ldr r2, [sp, #40] @ 0x28 │ │ │ │ add r9, fp │ │ │ │ - adds r3, #1 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r6, fp │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3c0f2 │ │ │ │ + bne.n 3f858 │ │ │ │ ldr.w fp, [sp, #52] @ 0x34 │ │ │ │ mov r9, r2 │ │ │ │ mov r6, ip │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - ldr r1, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #24] │ │ │ │ + ldr r1, [sp, #44] @ 0x2c │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r2, r1 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [sp, #8] │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ add r2, r1 │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #16] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3c0c0 │ │ │ │ + bne.n 3f826 │ │ │ │ ldr r5, [sp, #60] @ 0x3c │ │ │ │ - ldr r2, [sp, #56] @ 0x38 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - add r5, r2 │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r1, r2 │ │ │ │ + add r5, r2 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ - adds r3, #1 │ │ │ │ str r1, [sp, #20] │ │ │ │ - cmp r2, r3 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - bne.n 3c096 │ │ │ │ + cmp r2, r3 │ │ │ │ + bne.n 3f7f8 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - subs r5, r0, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r0, #1 │ │ │ │ - ble.w 3c386 │ │ │ │ + add.w r5, r0, #4294967295 @ 0xffffffff │ │ │ │ + ble.w 3fb4a │ │ │ │ cmp r1, #1 │ │ │ │ mov.w r6, r1, lsl #2 │ │ │ │ ittt eq │ │ │ │ moveq r4, r2 │ │ │ │ moveq r1, #0 │ │ │ │ moveq r0, #0 │ │ │ │ - bne.w 3c370 │ │ │ │ - adds r1, #2 │ │ │ │ + bne.w 3fb2e │ │ │ │ + add.w r1, r1, #2 │ │ │ │ str.w r0, [r3], #4 │ │ │ │ cmp r5, r1 │ │ │ │ str.w r0, [r4], #4 │ │ │ │ - bgt.n 3c17e │ │ │ │ + bgt.n 3f902 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ - subs r3, r1, #2 │ │ │ │ - lsrs r1, r1, #1 │ │ │ │ + sub.w r3, r1, #2 │ │ │ │ + mov.w r1, r1, lsr #1 │ │ │ │ bic.w r3, r3, #1 │ │ │ │ - adds r3, #2 │ │ │ │ + add.w r3, r3, #2 │ │ │ │ mla r2, r1, r6, r2 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ cmp r1, r3 │ │ │ │ - ble.n 3c15e │ │ │ │ - movs r3, #0 │ │ │ │ + ble.n 3f8ce │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [r2, #0] │ │ │ │ - add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - adds r1, #1 │ │ │ │ + b.n 3f8ce │ │ │ │ + add.w r1, r1, #1 │ │ │ │ add r3, r6 │ │ │ │ - add r2, r6 │ │ │ │ cmp r9, r1 │ │ │ │ - bne.n 3c0de │ │ │ │ + add r2, r6 │ │ │ │ + bne.n 3f844 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - ldr r1, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #24] │ │ │ │ + ldr r1, [sp, #44] @ 0x2c │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r2, r1 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [sp, #8] │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ add r2, r1 │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [sp, #16] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 3c0ce │ │ │ │ - b.n 3c146 │ │ │ │ - mov.w lr, r7, lsr #1 │ │ │ │ + bne.w 3f834 │ │ │ │ + b.n 3f8b4 │ │ │ │ ldr.w r9, [sp, #20] │ │ │ │ - add.w lr, lr, #4294967295 @ 0xffffffff │ │ │ │ - subs r2, r7, #2 │ │ │ │ + mov.w lr, r7, lsr #1 │ │ │ │ + sub.w r2, r7, #2 │ │ │ │ bic.w r2, r2, #1 │ │ │ │ mov r3, r5 │ │ │ │ - mov r1, r9 │ │ │ │ + vldr s15, [pc, #472] @ 3fb50 │ │ │ │ + add.w lr, lr, #4294967295 @ 0xffffffff │ │ │ │ mov ip, r5 │ │ │ │ - mul.w lr, r6, lr │ │ │ │ mov.w r8, #0 │ │ │ │ - subs r0, r7, #1 │ │ │ │ - vldr s15, [pc, #404] @ 3c38c │ │ │ │ + add.w r0, r7, #4294967295 @ 0xffffffff │ │ │ │ + mul.w lr, r6, lr │ │ │ │ add.w sl, r2, #2 │ │ │ │ - movs r2, #0 │ │ │ │ + mov r1, r9 │ │ │ │ cmp r7, #1 │ │ │ │ - ble.n 3c21e │ │ │ │ + mov.w r2, #0 │ │ │ │ + ble.n 3f9b4 │ │ │ │ cmp r4, #1 │ │ │ │ - bne.n 3c2d2 │ │ │ │ - adds r2, #2 │ │ │ │ + bne.n 3fa7c │ │ │ │ + add.w r2, r2, #2 │ │ │ │ vstmia r1!, {s15} │ │ │ │ cmp r0, r2 │ │ │ │ vstmia r3!, {s15} │ │ │ │ - bgt.n 3c208 │ │ │ │ + bgt.n 3f99c │ │ │ │ add.w r3, r6, ip │ │ │ │ mov r2, sl │ │ │ │ add r3, lr │ │ │ │ cmp r7, r2 │ │ │ │ add.w r8, r8, #1 │ │ │ │ itt gt │ │ │ │ movgt r2, #0 │ │ │ │ strgt r2, [r3, #0] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ add ip, r3 │ │ │ │ add r9, r3 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ cmp r3, r8 │ │ │ │ - beq.n 3c148 │ │ │ │ + beq.w 3f8b6 │ │ │ │ mov r3, ip │ │ │ │ mov r1, r9 │ │ │ │ - b.n 3c1fe │ │ │ │ - subs r2, r5, #2 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + b.n 3f990 │ │ │ │ + sub.w r2, r5, #2 │ │ │ │ + ldrd r7, r8, [sp, #4] │ │ │ │ + mov.w ip, #0 │ │ │ │ bic.w r2, r2, #1 │ │ │ │ - ldr.w r8, [sp, #8] │ │ │ │ - adds r2, #2 │ │ │ │ + add.w r0, r5, #4294967295 @ 0xffffffff │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + vldr s15, [pc, #352] @ 3fb50 │ │ │ │ str r2, [sp, #32] │ │ │ │ - lsrs r2, r5, #1 │ │ │ │ + mov.w r2, r5, lsr #1 │ │ │ │ mov r3, r7 │ │ │ │ - subs r2, #1 │ │ │ │ mov r1, r8 │ │ │ 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│ │ - bgt.n 3c2d6 │ │ │ │ - b.n 3c216 │ │ │ │ + bgt.n 3fa80 │ │ │ │ + b.n 3f9ac │ │ │ │ ldr r0, [sp, #16] │ │ │ │ - movs r6, #0 │ │ │ │ - ldr.w fp, [sp, #56] @ 0x38 │ │ │ │ + mov.w r6, #0 │ │ │ │ mov.w lr, #0 │ │ │ │ - subs r4, r0, #1 │ │ │ │ - str r4, [sp, #0] │ │ │ │ - lsrs r7, r0, #1 │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - subs r7, #1 │ │ │ │ + mov r9, r3 │ │ │ │ + ldr.w fp, [sp, #56] @ 0x38 │ │ │ │ + add.w r4, r0, #4294967295 @ 0xffffffff │ │ │ │ + mov.w r7, r0, lsr #1 │ │ │ │ sub.w ip, r0, #2 │ │ │ │ bic.w ip, ip, #1 │ │ │ │ - mov r8, r4 │ │ │ │ - add.w ip, ip, #2 │ │ │ │ mov sl, r0 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ + add.w ip, ip, #2 │ │ │ │ + mov r8, r4 │ │ │ │ mul.w r7, r4, r7 │ │ │ │ ldr r4, [sp, #0] │ │ │ │ - mov r9, r3 │ │ │ │ cmp.w sl, #1 │ │ │ │ - ble.n 3c36c │ │ │ │ - movs r0, #0 │ │ │ │ + ble.n 3fb28 │ │ │ │ cmp r5, #1 │ │ │ │ - bne.n 3c358 │ │ │ │ - adds r0, #2 │ │ │ │ + mov.w r0, #0 │ │ │ │ + bne.n 3fb12 │ │ │ │ + add.w r0, r0, #2 │ │ │ │ str.w lr, [r3], #4 │ │ │ │ cmp r4, r0 │ │ │ │ str.w lr, [r2], #4 │ │ │ │ - bgt.n 3c324 │ │ │ │ + bgt.n 3fadc │ │ │ │ add.w r2, r8, r1 │ │ │ │ mov r3, ip │ │ │ │ add r2, r7 │ │ │ │ cmp sl, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add.w r6, r6, #1 │ │ │ │ - it gt │ │ │ │ - strgt.w lr, [r2] │ │ │ │ add r1, fp │ │ │ │ add r9, fp │ │ │ │ + it gt │ │ │ │ + strgt.w lr, [r2] │ │ │ │ cmp r3, r6 │ │ │ │ - beq.w 3c15e │ │ │ │ + beq.w 3f8ce │ │ │ │ mov r2, r1 │ │ │ │ mov r3, r9 │ │ │ │ - b.n 3c318 │ │ │ │ - adds r0, #2 │ │ │ │ + b.n 3face │ │ │ │ + add.w r0, r0, #2 │ │ │ │ str.w lr, [r3] │ │ │ │ + add r3, r8 │ │ │ │ cmp r0, r4 │ │ │ │ str.w lr, [r2] │ │ │ │ - add r3, r8 │ │ │ │ add r2, r8 │ │ │ │ - blt.n 3c358 │ │ │ │ - b.n 3c332 │ │ │ │ - movs r3, #0 │ │ │ │ - b.n 3c33a │ │ │ │ + blt.n 3fb12 │ │ │ │ + b.n 3faec │ │ │ │ + mov.w r3, #0 │ │ │ │ + b.n 3faf4 │ │ │ │ mov r0, r2 │ │ │ │ - movs r1, #0 │ │ │ │ - movs r4, #0 │ │ │ │ - adds r1, #2 │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ + add.w r1, r1, #2 │ │ │ │ str r4, [r3, #0] │ │ │ │ + add r3, r6 │ │ │ │ cmp r1, r5 │ │ │ │ str r4, [r0, #0] │ │ │ │ - add r3, r6 │ │ │ │ add r0, r6 │ │ │ │ - blt.n 3c376 │ │ │ │ - b.n 3c18c │ │ │ │ - movs r3, #0 │ │ │ │ - b.n 3c19c │ │ │ │ - nop │ │ │ │ + blt.n 3fb38 │ │ │ │ + b.n 3f912 │ │ │ │ + mov.w r3, #0 │ │ │ │ + b.n 3f928 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #196 @ 0xc4 │ │ │ │ mov lr, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #196 @ 0xc4 │ │ │ │ - mov r6, r2 │ │ │ │ + ldr r2, [sp, #232] @ 0xe8 │ │ │ │ str r1, [sp, #12] │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ - str r3, [sp, #72] @ 0x48 │ │ │ │ cmp r0, r1 │ │ │ │ - ldrd r2, r3, [sp, #232] @ 0xe8 │ │ │ │ - beq.w 3c630 │ │ │ │ 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[sp, #56] @ 0x38 │ │ │ │ + str.w ip, [sp, #64] @ 0x40 │ │ │ │ ldr.w r8, [lr, #96] @ 0x60 │ │ │ │ cmp.w r8, #0 │ │ │ │ - ble.n 3c584 │ │ │ │ + ble.n 3fd64 │ │ │ │ ldr.w r7, [lr, #100] @ 0x64 │ │ │ │ mov r6, r2 │ │ │ │ mov r5, r0 │ │ │ │ - movs r4, #0 │ │ │ │ + mov.w r4, #0 │ │ │ │ strd r1, r0, [sp, #16] │ │ │ │ - lsls r7, r7, #2 │ │ │ │ strd r2, r3, [sp, #24] │ │ │ │ str.w lr, [sp, #32] │ │ │ │ - strd r5, r6, [sp] │ │ │ │ - mov r3, sl │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ + mov r3, sl │ │ │ │ mov r2, fp │ │ │ │ mov r0, r9 │ │ │ │ - adds r4, #1 │ │ │ │ - bl 3c390 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + strd r5, r6, [sp] │ │ │ │ + bl 3fb54 │ │ │ │ + cmp r8, r4 │ │ │ │ add r5, r7 │ │ │ │ add r6, r7 │ │ │ │ - cmp r8, r4 │ │ │ │ - bne.n 3c55e │ │ │ │ + bne.n 3fd3c │ │ │ │ ldrd r1, r0, [sp, #16] │ │ │ │ ldrd r2, r3, [sp, #24] │ │ │ │ ldr.w lr, [sp, #32] │ │ │ │ - ldr r4, [sp, #36] @ 0x24 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r0, r1 │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ add r2, r1 │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 3c53c │ │ │ │ + bne.n 3fd16 │ │ │ │ ldrd r8, r7, [sp, #56] @ 0x38 │ │ │ │ ldr.w ip, [sp, #64] @ 0x40 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - adds r7, #1 │ │ │ │ add ip, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 3c50e │ │ │ │ + bne.n 3fce6 │ │ │ │ ldrd r9, r0, [sp, #80] @ 0x50 │ │ │ │ ldr r1, [sp, #88] @ 0x58 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ add.w r9, r9, #1 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp r3, r9 │ │ │ │ - bne.n 3c4e4 │ │ │ │ + bne.n 3fcb6 │ │ │ │ ldrd r0, r7, [sp, #100] @ 0x64 │ │ │ │ ldrd ip, sl, [sp, #108] @ 0x6c │ │ │ │ - adds r7, #1 │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add ip, r0 │ │ │ │ + ldr r3, [sp, #68] @ 0x44 │ │ │ │ add sl, r0 │ │ │ │ cmp r3, r7 │ │ │ │ - bne.w 3c4aa │ │ │ │ + bne.w 3fc7e │ │ │ │ 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│ │ │ add r0, r3 │ │ │ │ add r7, r3 │ │ │ │ - bne.w 3c3ea │ │ │ │ + bne.w 3fbc2 │ │ │ │ add sp, #196 @ 0xc4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - strd r8, r7, [sp, #16] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r3, r8 │ │ │ │ mov r5, r8 │ │ │ │ + strd r8, r7, [sp, #16] │ │ │ │ mov r2, ip │ │ │ │ mov r6, ip │ │ │ │ - movs r4, #0 │ │ │ │ + str.w ip, [sp, #24] │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r7, r1 │ │ │ │ mov r8, lr │ │ │ │ - str.w ip, [sp, #24] │ │ │ │ mov r1, sl │ │ │ │ mov r0, fp │ │ │ │ - adds r4, #1 │ │ │ │ - bl 3c02c │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add r6, r9 │ │ │ │ - add r5, r9 │ │ │ │ + bl 3f77c │ │ │ │ cmp r7, r4 │ │ │ │ - beq.n 3c664 │ │ │ │ + add r5, r9 │ │ │ │ + beq.n 3fe62 │ │ │ │ mov r2, r6 │ │ │ │ mov r3, r5 │ │ │ │ - b.n 3c64c │ │ │ │ + b.n 3fe48 │ │ │ │ + ldr.w ip, [sp, #24] │ │ │ │ mov lr, r8 │ │ │ │ - ldr.w r8, [sp, #16] │ │ │ │ - ldrd r7, ip, [sp, #20] │ │ │ │ - b.n 3c598 │ │ │ │ - ldr.w r8, [sp, #40] @ 0x28 │ │ │ │ + ldrd r8, r7, [sp, #16] │ │ │ │ + b.n 3fd7a │ │ │ │ + ldrd r8, r7, [sp, #40] @ 0x28 │ │ │ │ mov r2, r0 │ │ │ │ - ldr r7, [sp, #44] @ 0x2c │ │ │ │ mov r3, r1 │ │ │ │ - str.w r9, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ mov r5, r0 │ │ │ │ - movs r4, #0 │ │ │ │ + str.w r9, [sp, #8] │ │ │ │ + mov.w r4, #0 │ │ │ │ mov r9, lr │ │ │ │ strd r0, r1, [sp, #16] │ │ │ │ mov r1, sl │ │ │ │ mov r0, fp │ │ │ │ - adds r4, #1 │ │ │ │ - bl 3c02c │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add r5, r7 │ │ │ │ - add r6, r7 │ │ │ │ + bl 3f77c │ │ │ │ cmp r4, r8 │ │ │ │ - beq.n 3c6a2 │ │ │ │ + add r6, r7 │ │ │ │ + beq.n 3fea2 │ │ │ │ mov r2, r5 │ │ │ │ mov r3, r6 │ │ │ │ - b.n 3c68a │ │ │ │ + b.n 3fe88 │ │ │ │ + ldrd r0, r1, [sp, #16] │ │ │ │ mov lr, r9 │ │ │ │ ldr.w r9, [sp, #8] │ │ │ │ - ldrd r0, r1, [sp, #16] │ │ │ │ - b.n 3c5ac │ │ │ │ + b.n 3fd90 │ │ │ │ ldr r1, [sp, #72] @ 0x48 │ │ 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+ ldr r0, [r0, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ cmp r3, #3 │ │ │ │ - bhi.n 3c8f4 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + bhi.n 40150 │ │ │ │ ldr r5, [r4, #8] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ add.w sl, r0, #4 │ │ │ │ ldr r7, [r5, #0] │ │ │ │ cmp r7, r3 │ │ │ │ - beq.n 3c8ee │ │ │ │ - ldr.w fp, [r0] │ │ │ │ + beq.n 40138 │ │ │ │ cmp r7, #0 │ │ │ │ + ldr.w fp, [r0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ - beq.n 3c93c │ │ │ │ - ble.n 3c8ee │ │ │ │ + beq.n 401ac │ │ │ │ + ble.n 40138 │ │ │ │ ldr.w r9, [r5, #4] │ │ │ │ cmp.w r9, #0 │ │ │ │ - ble.n 3c8ee │ │ │ │ + ble.n 40138 │ │ │ │ ldr r0, [r5, #8] │ │ │ │ add.w r1, r5, #16 │ │ │ │ - subs r7, #1 │ │ │ │ - mov r5, r2 │ │ │ │ + add.w r7, r7, #4294967295 @ 0xffffffff │ │ │ │ mov r4, r3 │ │ │ │ - movs r6, #0 │ │ │ │ - mov.w r8, r0, lsl #2 │ │ │ │ + mov.w r6, #0 │ │ │ │ + mov r5, r2 │ │ │ │ str r1, [sp, #12] │ │ │ │ - strd r5, r4, [sp] │ │ │ │ - mov r3, fp │ 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0xffffffff │ │ │ │ blx fb98 │ │ │ │ str r0, [sp, #4] │ │ │ │ ldr r0, [sp, #0] │ │ │ │ blx f64c │ │ │ │ ldr r2, [r0, #0] │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 3c9e0 │ │ │ │ + ble.n 4028a │ │ │ │ ldr r1, [sp, #4] │ │ │ │ blx 10018 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ str.w r0, [r9, #4] │ │ │ │ - ldrd r0, r1, [sp] │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ blx f718 │ │ │ │ mov r0, r8 │ │ │ │ blx 10000 │ │ │ │ mov r0, r6 │ │ │ │ blx f5e8 │ │ │ │ - strd r5, fp, [r9, #16] │ │ │ │ strd r0, r4, [r9, #8] │ │ │ │ mov r0, r9 │ │ │ │ + strd r5, fp, [r9, #16] │ │ │ │ strd r7, sl, [r9, #24] │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r8 │ │ │ │ blx f64c │ │ │ │ str.w r0, [r9, #4] │ │ │ │ - b.n 3c9ba │ │ │ │ + b.n 40252 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ blx f64c │ │ │ │ - b.n 3c9a8 │ │ │ │ + b.n 40240 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fd40 │ │ │ │ nop │ │ │ │ - cbz r6, 3ca6e │ │ │ │ - movs r3, r1 │ │ │ │ + subs r4, r1, r5 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003c9f8 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +000402b4 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - mov r6, r0 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #16 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ str r4, [sp, #8] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ str r4, [sp, #4] │ │ │ │ ldr r4, [sp, #32] │ │ │ │ str r4, [sp, #0] │ │ │ │ blx fa88 │ │ │ │ - mov r1, r6 │ │ │ │ mov r4, r0 │ │ │ │ + mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx f718 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #16 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ │ │ │ │ -0003ca20 : │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ +000402e8 : │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ - sub sp, #20 │ │ │ │ - mov r0, r3 │ │ │ │ - ldr r1, [r4, #0] │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r1, r3 │ │ │ │ + ldr r5, [r0, #0] │ │ │ │ mov r3, r2 │ │ │ │ - ldr r6, [sp, #44] @ 0x2c │ │ │ │ - cbz r1, 3ca4a │ │ │ │ - cmp r6, #3 │ │ │ │ - bhi.n 3ca6a │ │ │ │ - movs r3, #12 │ │ │ │ - mla r1, r3, r1, r4 │ │ │ │ - ldr.w r7, [r1, #-4] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #20 │ │ │ │ + ldr r0, [sp, #44] @ 0x2c │ │ │ │ + cbz r5, 40320 │ │ │ │ + cmp r0, #3 │ │ │ │ + bhi.n 4034c │ │ │ │ + add.w r5, r5, r5, lsl #1 │ │ │ │ + add.w r5, r4, r5, lsl #2 │ │ │ │ + ldr.w r7, [r5, #-4] │ │ │ │ add.w r3, r2, r7, lsl #2 │ │ │ │ - lsls r7, r7, #1 │ │ │ │ - str.w r7, [r1, #-4] │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - strd r0, r1, [sp] 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r3, fp, [sp, #8] │ │ │ │ mov.w sl, r6, lsl #2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ + mov fp, r2 │ │ │ │ + ldr.w r8, [sp, #56] @ 0x38 │ │ │ │ mov.w r9, r7, lsl #2 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov r3, r8 │ │ │ │ - str.w fp, [sp, #12] │ │ │ │ - movs r7, #0 │ │ │ │ mov r8, r1 │ │ │ │ - mov fp, r2 │ │ │ │ mov r6, r3 │ │ │ │ - b.n 3cad4 │ │ │ │ + b.n 403cc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ mov r3, r4 │ │ │ │ mov r2, r5 │ │ │ │ - mov r1, r8 │ │ │ │ str r6, [sp, #0] │ │ │ │ + mov r1, r8 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ blx fp │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r7, #1 │ │ │ │ add r8, sl │ │ │ │ add r5, sl │ │ │ │ add r4, r9 │ │ │ │ add r6, r9 │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 3cad0 │ │ │ │ + bne.n 403c8 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r2, r0 │ │ │ │ - push {r4, lr} │ │ │ │ mov r0, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r1, [r2, #64] @ 0x40 │ │ │ │ sub sp, #8 │ │ │ │ ldr r3, [r2, #80] @ 0x50 │ │ │ │ - ldr r1, [r2, #64] @ 0x40 │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #8] │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (3cb14 ) │ │ │ │ + ldr r1, [pc, #12] @ (40420 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r2, [r2, #68] @ 0x44 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - lsrs r6, r1, #9 │ │ │ │ + strb r0, [r2, #21] │ │ │ │ movs r3, r1 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - mov r5, r2 │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ mov r4, r1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ - movw r1, #65533 @ 0xfffd │ │ │ │ - movt r1, #32767 @ 0x7fff │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + movw r2, #65533 @ 0xfffd │ │ │ │ + movt r2, #32767 @ 0x7fff │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - subs r2, #1 │ │ │ │ - cmp r2, r1 │ │ │ │ - bls.n 3cb3c │ │ │ │ - movs r0, #0 │ │ │ │ + ldr r1, [r3, #0] │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + cmp r1, r2 │ │ │ │ + bls.n 40466 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ add r2, sp, #20 │ │ │ │ + mov r8, r0 │ │ │ │ str r2, [sp, #4] │ │ │ │ - mov r6, r0 │ │ │ │ - ldr r1, [r4, #20] │ │ │ │ ldr r2, [r4, #12] │ │ │ │ + ldr r1, [r4, #20] │ │ │ │ subs r2, r2, r1 │ │ │ │ it ne │ │ │ │ movne r2, #1 │ │ │ │ str r2, [sp, #0] │ │ │ │ - ldrd r1, r2, [r0, #12] │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + ldrd r0, r1, [r0, #8] │ │ │ │ + ldr.w r2, [r8, #16] │ │ │ │ blx f99c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3cb34 │ │ │ │ + beq.n 4044e │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 3cc9c │ │ │ │ + beq.w 405ca │ │ │ │ ldr.w r3, [r5, #164] @ 0xa4 │ │ │ │ - ubfx r2, r3, #0, #20 │ │ │ │ lsls r1, r3, #23 │ │ │ │ - bpl.n 3cb7c │ │ │ │ - ldrd r1, r3, [r6, #8] │ │ │ │ + ubfx r2, r3, #0, #20 │ │ │ │ + bpl.n 404a8 │ │ │ │ + ldrd r1, r3, [r8, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.n 3cb34 │ │ │ │ + bne.n 4044e │ │ │ │ lsls r2, r2, #15 │ │ │ │ - bpl.n 3cba2 │ │ │ │ + bpl.n 404ce │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 3cc5a │ │ │ │ - cbnz r3, 3cb92 │ │ │ │ + bgt.n 40588 │ │ │ │ + cbnz r3, 404be │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - beq.n 3cb34 │ │ │ │ + beq.n 4044e │ │ │ │ ldr.w r3, [r5, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #22 │ │ │ │ - bpl.n 3cba2 │ │ │ │ + bpl.n 404ce │ │ │ │ ldr.w r3, [r5, #160] @ 0xa0 │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 3cb34 │ │ │ │ + bgt.n 4044e │ │ │ │ ldr r3, [r4, #8] │ │ │ │ - movs r2, #12 │ │ │ │ + add r2, sp, #24 │ │ │ │ ldr r0, [r4, #28] │ │ │ │ add.w r9, r3, #4 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - mul.w r8, r2, r3 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ add r3, sp, #28 │ │ │ │ - add r2, sp, #24 │ │ │ │ - add.w r1, r9, r8 │ │ │ │ + add.w r1, r9, r7 │ │ │ │ blx f724 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fc44 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ blx 1010c │ │ │ │ ldr r3, [r4, #28] │ │ │ │ - str r3, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r6 │ │ │ │ + str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #24] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3cb34 │ │ │ │ - ldr r2, [pc, #192] @ (3ccb8 ) │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ - ldr r1, [pc, #192] @ (3ccbc ) │ │ │ │ + beq.n 4044e │ │ │ │ + ldr r2, [pc, #196] @ (405e8 ) │ │ │ │ + mov.w r0, #88 @ 0x58 │ │ │ │ + ldr r1, [pc, #192] @ (405ec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ - ldr.w r3, [r9, r8] │ │ │ │ - str r3, [r0, #68] @ 0x44 │ │ │ │ + ldr.w r3, [r9, r7] │ │ │ │ mov r5, r0 │ │ │ │ + add.w r7, r0, #8 │ │ │ │ + mov r0, r7 │ │ │ │ + strd r6, r3, [r5, #64] @ 0x40 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [r0, #72] @ 0x48 │ │ │ │ + str.w r8, [r5, #80] @ 0x50 │ │ │ │ + str r3, [r5, #72] @ 0x48 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - strd r3, r6, [r0, #76] @ 0x4c │ │ │ │ - add.w r6, r0, #8 │ │ │ │ - str r7, [r0, #64] @ 0x40 │ │ │ │ - mov r0, r6 │ │ │ │ + str r3, [r5, #76] @ 0x4c │ │ │ │ blx f7b0 │ │ │ │ - ldr r0, [r5, #68] @ 0x44 │ │ │ │ - add r3, pc, #140 @ (adr r3, 3ccb0 ) │ │ │ │ + add r3, pc, #140 @ (adr r3, 405e0 ) │ │ │ │ ldrd r2, r3, [r3] │ │ │ │ + add.w r1, r6, #8 │ │ │ │ + ldr r0, [r5, #68] @ 0x44 │ │ │ │ strd r2, r3, [r5, #32] │ │ │ │ - add.w r1, r7, #8 │ │ │ │ - mov r2, r6 │ │ │ │ + mov r2, r7 │ │ │ │ blx faac │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 3cc92 │ │ │ │ + beq.n 405c0 │ │ │ │ vldr s15, [r5, #68] @ 0x44 │ │ │ │ mov r0, r5 │ │ │ │ - vldr d6, [r7, #40] @ 0x28 │ │ │ │ + vldr d6, [r6, #40] @ 0x28 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ vstr d7, [r5, #40] @ 0x28 │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - ldr r7, [r4, #8] │ │ │ │ - movs r2, #12 │ │ │ │ + b.n 40452 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - adds r7, #4 │ │ │ │ - mla r7, r2, r3, r7 │ │ │ │ - ldr r0, [r7, #4] │ │ │ │ + ldr r6, [r4, #8] │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r6, r6, r3, lsl #2 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ blx 10080 │ │ │ │ - mov r8, r0 │ │ │ │ - ldr r0, [r7, #8] │ │ │ │ + mov r7, r0 │ │ │ │ + ldr r0, [r6, #12] │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ - mov r0, r8 │ │ │ │ + mov r0, r7 │ │ │ │ blx ffb0 │ │ │ │ ldr r1, [r4, #28] │ │ │ │ - mov r7, r0 │ │ │ │ + mov r6, r0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f60c │ │ │ │ - cmp r7, r0 │ │ │ │ - blt.w 3cb34 │ │ │ │ + cmp r6, r0 │ │ │ │ + blt.w 4044e │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - b.n 3cb88 │ │ │ │ + b.n 404b4 │ │ │ │ ldr r3, [r3, #4] │ │ │ │ cmp r3, #128 @ 0x80 │ │ │ │ - bgt.n 3cc3e │ │ │ │ + bgt.n 40570 │ │ │ │ mov r0, r5 │ │ │ │ - b.n 3cc54 │ │ │ │ + b.n 40452 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ mov r0, r4 │ │ │ │ blx f770 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 3cb66 │ │ │ │ - b.n 3cb34 │ │ │ │ + bne.w 40492 │ │ │ │ + b.n 4044e │ │ │ │ + nop │ │ │ │ nop.w │ │ │ │ strh r6, [r5, #50] @ 0x32 │ │ │ │ ands.w r1, fp, #4177590528 @ 0xf900f900 │ │ │ │ ands r1, r1 │ │ │ │ - mrc2 15, 4, pc, cr11, cr15, {7} │ │ │ │ - stmia r3!, {r3, r7} │ │ │ │ - movs r3, r1 │ │ │ │ + mrc2 15, 2, pc, cr3, cr15, {7} │ │ │ │ + cmp r2, #88 @ 0x58 │ │ │ │ + movs r4, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ │ │ │ │ -0003ccd0 : │ │ │ │ - push {r3, r4, r5, r6, r7, lr} │ │ │ │ +00040600 : │ │ │ │ + strd r3, r4, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r7, [pc, #60] @ (3cd14 ) │ │ │ │ - ldr r6, [pc, #64] @ (3cd18 ) │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ + strd r5, r6, [sp, #8] │ │ │ │ + mov.w r5, #2 │ │ │ │ + strd r7, lr, [sp, #16] │ │ │ │ + ldr r7, [pc, #72] @ (40660 ) │ │ │ │ + ldr r6, [pc, #72] @ (40664 ) │ │ │ │ add r7, pc │ │ │ │ - movs r5, #2 │ │ │ │ mov r1, r7 │ │ │ │ - add r6, pc │ │ │ │ blx fbec │ │ │ │ - movs r3, #1 │ │ │ │ mov r1, r0 │ │ │ │ - str r3, [r0, #8] │ │ │ │ - str r6, [r0, #12] │ │ │ │ - str r5, [r0, #16] │ │ │ │ + mov.w r3, #1 │ │ │ │ + add r6, pc │ │ │ │ mov r0, r4 │ │ │ │ + strd r3, r6, [r1, #8] │ │ │ │ + str r5, [r1, #16] │ │ │ │ blx f5d0 │ │ │ │ mov r1, r7 │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r0, #20 │ │ │ │ blx fbec │ │ │ │ - mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ - str r5, [r0, #16] │ │ │ │ mov r1, r0 │ │ │ │ - strd r3, r6, [r0, #8] │ │ │ │ + mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ + ldrd r7, lr, [sp, #16] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, r6, r7, lr} │ │ │ │ + strd r3, r6, [r1, #8] │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + str r5, [r1, #16] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ b.w f5cc │ │ │ │ - sub sp, #8 │ │ │ │ - movs r3, r1 │ │ │ │ - mov r4, fp │ │ │ │ + asrs r2, r0, #29 │ │ │ │ + movs r4, r1 │ │ │ │ + cbz r4, 40670 │ │ │ │ movs r3, r1 │ │ │ │ - ldr r3, [pc, #80] @ (3cd70 ) │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldr r3, [pc, #96] @ (406cc ) │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ ldr r2, [r0, #56] @ 0x38 │ │ │ │ - add r3, pc │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldr r7, [r1, #0] │ │ │ │ + add r3, pc │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ sub sp, #24 │ │ │ │ - mov r5, r1 │ │ │ │ cmp r2, r3 │ │ │ │ - beq.n 3cd66 │ │ │ │ - ldr.w r8, [pc, #64] @ 3cd74 │ │ │ │ + beq.n 406c4 │ │ │ │ + ldr.w r8, [pc, #72] @ 406d0 │ │ │ │ add r8, pc │ │ │ │ ldrd r3, r6, [r4, #68] @ 0x44 │ │ │ │ str r3, [sp, #16] │ │ │ │ - ldr r3, [r4, #64] @ 0x40 │ │ │ │ mov r1, r6 │ │ │ │ + ldr r3, [r4, #64] @ 0x40 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r0, [r4, #84] @ 0x54 │ │ │ │ - bl ebffc │ │ │ │ + bl f641c │ │ │ │ str r1, [sp, #8] │ │ │ │ - ldr r1, [pc, #40] @ (3cd78 ) │ │ │ │ mov r2, r8 │ │ │ │ - ldr r3, [r4, #76] @ 0x4c │ │ │ │ mov r0, r5 │ │ │ │ + ldr r3, [r4, #76] @ 0x4c │ │ │ │ + ldr r1, [pc, #44] @ (406d4 ) │ │ │ │ str r3, [sp, #4] │ │ │ │ - add r1, pc │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ + add r1, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r6 │ │ │ │ blx r7 │ │ │ │ add sp, #24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldr.w r8, [pc, #20] @ 3cd7c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + ldr.w r8, [pc, #16] @ 406d8 │ │ │ │ add r8, pc │ │ │ │ - b.n 3cd38 │ │ │ │ - nop │ │ │ │ - lsls r3, r7, #8 │ │ │ │ + b.n 4068c │ │ │ │ + lsls r3, r1, #10 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r2, r6, #19 │ │ │ │ + ldr r6, [r5, #120] @ 0x78 │ │ │ │ movs r3, r1 │ │ │ │ - lsrs r2, r4, #32 │ │ │ │ + strb r4, [r3, #11] │ │ │ │ movs r3, r1 │ │ │ │ - lsls r6, r6, #18 │ │ │ │ + ldr r0, [r5, #116] @ 0x74 │ │ │ │ movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ - ldr.w sl, [r0, #80] @ 0x50 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ - ldr r4, [r0, #84] @ 0x54 │ │ │ │ ldr r6, [r0, #72] @ 0x48 │ │ │ │ - ldrd r5, r7, [r0, #92] @ 0x5c │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ + ldrd sl, r4, [r0, #80] @ 0x50 │ │ │ │ + ldrd r5, r7, [r0, #92] @ 0x5c │ │ │ │ str r3, [sp, #20] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ strd r1, r2, [sp, #28] │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ ldr r2, [r0, #88] @ 0x58 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ mul.w r0, r4, sl │ │ │ │ - str r3, [sp, #48] @ 0x30 │ │ │ │ str r2, [sp, #40] @ 0x28 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + str r3, [sp, #48] @ 0x30 │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp r3, sl │ │ │ │ - blt.n 3ceb4 │ │ │ │ + blt.w 4083c │ │ │ │ mul.w r7, r7, sl │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ str r0, [sp, #36] @ 0x24 │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + str.w r8, [sp, #76] @ 0x4c │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + mov r7, sl │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + mov.w r4, r2, lsl #2 │ │ │ │ + strd r3, r4, [sp, #68] @ 0x44 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ str r3, [sp, #24] │ │ │ │ - subs r3, r6, #3 │ │ │ │ - lsls r4, r2, #2 │ │ │ │ - mov r7, sl │ │ │ │ - strd r4, r8, [sp, #72] @ 0x48 │ │ │ │ - lsrs r2, r3, #1 │ │ │ │ + sub.w r3, r6, #3 │ │ │ │ + mov.w r2, r3, lsr #1 │ │ │ │ bic.w r3, r3, #1 │ │ │ │ - adds r3, #4 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - lsls r1, r2, #2 │ │ │ │ - adds r2, #2 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + mov.w r1, r2, lsl #2 │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + strd r2, r3, [sp, #4] │ │ │ │ add.w r2, sl, #4294967295 @ 0xffffffff │ │ │ │ str r1, [sp, #64] @ 0x40 │ │ │ │ mul.w r2, r5, r2 │ │ │ │ str r2, [sp, #60] @ 0x3c │ │ │ │ cmp.w sl, #0 │ │ │ │ - ble.n 3ce8c │ │ │ │ + ble.n 40814 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 3ced8 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + bne.n 40876 │ │ │ │ + ldrd ip, r9, [sp, #16] │ │ │ │ mov.w r8, #0 │ │ │ │ str r7, [sp, #44] @ 0x2c │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r7, [sp, #68] @ 0x44 │ │ │ │ add.w lr, r3, #4 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - ldrd ip, r9, [sp, #16] │ │ │ │ sub.w fp, r3, #4 │ │ │ │ - ldr r7, [sp, #68] @ 0x44 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - adds r3, #8 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [ip] │ │ │ │ cmp r6, #2 │ │ │ │ str.w r3, [lr, #-4] │ │ │ │ - ble.n 3ced2 │ │ │ │ + ble.n 4086c │ │ │ │ ldr r2, [sp, #12] │ │ │ │ add.w r3, ip, #4 │ │ │ │ add.w r0, r9, #4 │ │ │ │ add.w r1, fp, lr │ │ │ │ add.w r4, r2, ip │ │ │ │ mov r2, lr │ │ │ │ vldmia r3!, {s15} │ │ │ │ vstmia r2!, {s15} │ │ │ │ cmp r3, r4 │ │ │ │ vldmia r0!, {s15} │ │ │ │ vstmdb r1!, {s15} │ │ │ │ - bne.n 3ce40 │ │ │ │ + bne.n 407c6 │ │ │ │ ldrd r3, r2, [sp, #4] │ │ │ │ cmp r6, r2 │ │ │ │ - bne.n 3ce6a │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + bne.n 407f2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add.w r2, ip, r3 │ │ │ │ add r3, lr │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str.w r2, [r3, #-4] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add ip, r5 │ │ │ │ + cmp sl, r8 │ │ │ │ add r9, r5 │ │ │ │ add lr, r7 │ │ │ │ - cmp sl, r8 │ │ │ │ - bne.n 3ce20 │ │ │ │ + bne.n 407a6 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ + ldr r7, [sp, #44] @ 0x2c │ │ │ │ ldr r2, [sp, #60] @ 0x3c │ │ │ │ add r3, r5 │ │ │ │ - ldr r7, [sp, #44] @ 0x2c │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #20] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ add r3, r5 │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #16] │ │ │ │ - ldr r0, [sp, #56] @ 0x38 │ │ │ │ - add r7, sl │ │ │ │ ldr r4, [sp, #28] │ │ │ │ + add r7, sl │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ - ldr r3, [r0, #56] @ 0x38 │ │ │ │ + ldr r0, [sp, #56] @ 0x38 │ │ │ │ mov r2, r4 │ │ │ │ + ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ mov r3, r4 │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp r3, r7 │ │ │ │ - bge.n 3cdf6 │ │ │ │ + bge.n 4077a │ │ │ │ ldr r0, [sp, #36] @ 0x24 │ │ │ │ ldr.w r8, [sp, #76] @ 0x4c │ │ │ │ blx ff78 │ │ │ │ - ldr.w r0, [r8, #68] @ 0x44 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - str r3, [sp, #120] @ 0x78 │ │ │ │ + ldr.w r0, [r8, #68] @ 0x44 │ │ │ │ ldrd r1, r2, [sp, #28] │ │ │ │ - ldr r4, [r0, #56] @ 0x38 │ │ │ │ + str r3, [sp, #120] @ 0x78 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ + ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - movs r3, #1 │ │ │ │ - movs r2, #2 │ │ │ │ - b.n 3ce58 │ │ │ │ + mov.w r3, #1 │ │ │ │ + mov.w r2, #2 │ │ │ │ + b.n 407de │ │ │ │ ldrd lr, r9, [sp, #16] │ │ │ │ + cmp r6, #2 │ │ │ │ mov.w r8, #0 │ │ │ │ + str r7, [sp, #44] @ 0x2c │ │ │ │ + ldrd r3, fp, [sp, #64] @ 0x40 │ │ │ │ ldr.w ip, [sp, #36] @ 0x24 │ │ │ │ - cmp r6, #2 │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - ldrd fp, r4, [sp, #68] @ 0x44 │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ add.w r3, r3, #8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [lr] │ │ │ │ - str r7, [sp, #44] @ 0x2c │ │ │ │ str.w r3, [ip] │ │ │ │ - ble.n 3cf5e │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ - add.w r1, lr, r4 │ │ │ │ + ble.n 408fc │ │ │ │ ldr r7, [sp, #12] │ │ │ │ + add.w r1, lr, r4 │ │ │ │ add.w r2, ip, #4 │ │ │ │ add.w r3, r9, r4 │ │ │ │ - add r0, ip │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ add r7, ip │ │ │ │ + add r0, ip │ │ │ │ vldr s15, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstmia r2!, {s15} │ │ │ │ cmp r2, r7 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, r4 │ │ │ │ vstmdb r0!, {s15} │ │ │ │ - bne.n 3cf12 │ │ │ │ + bne.n 408b0 │ │ │ │ ldrd r3, r2, [sp, #4] │ │ │ │ cmp r6, r2 │ │ │ │ - bne.n 3cf44 │ │ │ │ + bne.n 408e2 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ add.w r3, ip, r3, lsl #2 │ │ │ │ add.w r2, lr, r2, lsl #2 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str r2, [r3, #0] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add lr, r5 │ │ │ │ + cmp sl, r8 │ │ │ │ add r9, r5 │ │ │ │ add ip, fp │ │ │ │ - cmp sl, r8 │ │ │ │ - beq.n 3ce78 │ │ │ │ + beq.n 40800 │ │ │ │ ldr.w r3, [lr] │ │ │ │ cmp r6, #2 │ │ │ │ str.w r3, [ip] │ │ │ │ - bgt.n 3cefe │ │ │ │ - movs r2, #2 │ │ │ │ - movs r3, #1 │ │ │ │ - b.n 3cf2e │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bgt.n 4089c │ │ │ │ + mov.w r2, #2 │ │ │ │ + mov.w r3, #1 │ │ │ │ + b.n 408cc │ │ │ │ + nop │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ - ldr r4, [r0, #84] @ 0x54 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #92 @ 0x5c │ │ │ │ ldr.w r9, [r0, #72] @ 0x48 │ │ │ │ - ldrd r6, r5, [r0, #92] @ 0x5c │ │ │ │ + str r1, [sp, #4] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #136] @ 0x88 │ │ │ │ + ldr r4, [r0, #84] @ 0x54 │ │ │ │ + ldr r1, [r0, #76] @ 0x4c │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [r0, #64] @ 0x40 │ │ │ │ - str r3, [sp, #64] @ 0x40 │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ - str r1, [sp, #4] │ │ │ │ str r2, [sp, #36] @ 0x24 │ │ │ │ - ldr r1, [r0, #76] @ 0x4c │ │ │ │ ldr r2, [r0, #88] @ 0x58 │ │ │ │ - mul.w r0, r4, r3 │ │ │ │ + ldrd r6, r5, [r0, #92] @ 0x5c │ │ │ │ + str r3, [sp, #64] @ 0x40 │ │ │ │ + ldr r3, [r0, #80] @ 0x50 │ │ │ │ str r1, [sp, #56] @ 0x38 │ │ │ │ - str r2, [sp, #48] @ 0x30 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mul.w r0, r4, r3 │ │ │ │ str r3, [sp, #20] │ │ │ │ + str r2, [sp, #48] @ 0x30 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - ldr r1, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r2, r0 │ │ │ │ + ldr r1, [sp, #56] @ 0x38 │ │ │ │ cmp r1, r3 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - blt.w 3d0be │ │ │ │ + blt.w 40a90 │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ - mov.w fp, r4, lsl #2 │ │ │ │ mul.w r6, r3, r6 │ │ │ │ + mov.w fp, r4, lsl #2 │ │ │ │ mov.w sl, r5, lsl #2 │ │ │ │ ldr r5, [sp, #20] │ │ │ │ - lsls r4, r0, #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s16, [pc, #504] @ 40b70 │ │ │ │ + mov.w r4, r0, lsl #2 │ │ │ │ mov.w r0, r9, lsl #2 │ │ │ │ + str r6, [sp, #60] @ 0x3c │ │ │ │ str r0, [sp, #32] │ │ │ │ sub.w r0, r9, #3 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - str r6, [sp, #60] @ 0x3c │ │ │ │ - lsrs r3, r0, #1 │ │ │ │ - str r5, [sp, #40] @ 0x28 │ │ │ │ - vldr s16, [pc, #420] @ 3d178 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ - str r6, [sp, #72] @ 0x48 │ │ │ │ - adds r6, r3, #2 │ │ │ │ - subs r3, r5, #1 │ │ │ │ + mov.w r3, r0, lsr #1 │ │ │ │ + strd r5, r2, [sp, #40] @ 0x28 │ │ │ │ + strd r4, r7, [sp, #80] @ 0x50 │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ + strd r6, r0, [sp, #72] @ 0x48 │ │ │ │ + add.w r6, r3, #2 │ │ │ │ + add.w r3, r5, #4294967295 @ 0xffffffff │ │ │ │ mov r5, r1 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ mul.w r3, sl, r3 │ │ │ │ - strd r0, r4, [sp, #76] @ 0x4c │ │ │ │ + str r6, [sp, #4] │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - str r7, [sp, #84] @ 0x54 │ │ │ │ - ldr r0, [sp, #64] @ 0x40 │ │ │ │ - mov r1, r5 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ + mov r1, r5 │ │ │ │ + ldr r0, [sp, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ - add r5, r3 │ │ │ │ + ldr r3, [sp, #60] @ 0x3c │ │ │ │ add r2, r3 │ │ │ │ + add r5, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r2, [sp, #36] @ 0x24 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 3d0aa │ │ │ │ + ble.n 40a7c │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 3d0e8 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ + bne.n 40ad0 │ │ │ │ + ldrd r7, ip, [sp, #24] │ │ │ │ mov.w r8, #0 │ │ │ │ str r5, [sp, #52] @ 0x34 │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ mov lr, r3 │ │ │ │ - adds r6, r3, #4 │ │ │ │ + add.w r6, r3, #4 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - ldrd r7, ip, [sp, #24] │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ - adds r3, #8 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ bic.w r3, r3, #1 │ │ │ │ - adds r3, #4 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr.w r3, [r6, #-4] │ │ │ │ cmp.w r9, #2 │ │ │ │ str r3, [r7, #0] │ │ │ │ vstr s16, [ip] │ │ │ │ - ble.n 3d0e2 │ │ │ │ + ble.n 40ac6 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - adds r0, r7, #4 │ │ │ │ + add.w r0, r7, #4 │ │ │ │ add.w r2, ip, #4 │ │ │ │ - adds r1, r3, r6 │ │ │ │ + add.w r1, r3, r6 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add.w r4, r3, lr │ │ │ │ mov r3, r6 │ │ │ │ vldmia r3!, {s15} │ │ │ │ vstmia r0!, {s15} │ │ │ │ cmp r3, r4 │ │ │ │ vldmdb r1!, {s15} │ │ │ │ vstmia r2!, {s15} │ │ │ │ - bne.n 3d058 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ + bne.n 40a26 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ cmp r9, r2 │ │ │ │ - bne.n 3d086 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + bne.n 40a58 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add.w r2, lr, r3 │ │ │ │ ldr r1, [r2, #0] │ │ │ │ - adds r2, r7, r3 │ │ │ │ + add.w r2, r7, r3 │ │ │ │ add r3, ip │ │ │ │ str r1, [r2, #0] │ │ │ │ vstr s16, [r3] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r7, sl │ │ │ │ + cmp r5, r8 │ │ │ │ add ip, sl │ │ │ │ add lr, fp │ │ │ │ add r6, fp │ │ │ │ - cmp r5, r8 │ │ │ │ - bne.n 3d036 │ │ │ │ + bne.n 40a00 │ │ │ │ ldr r5, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr r2, [sp, #68] @ 0x44 │ │ │ │ add r3, sl │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ add r3, sl │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #24] │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #56] @ 0x38 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ cmp r2, r3 │ │ │ │ - bge.n 3cfee │ │ │ │ + bge.n 409b0 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r1, r5 │ │ │ │ ldr r7, [sp, #84] @ 0x54 │ │ │ │ mov r0, r2 │ │ │ │ str r1, [sp, #4] │ │ │ │ blx ff78 │ │ │ │ ldr r0, [r7, #68] @ 0x44 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - str r3, [sp, #136] @ 0x88 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ + str r3, [sp, #136] @ 0x88 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ mov ip, r4 │ │ │ │ add sp, #92 @ 0x5c │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx ip │ │ │ │ - movs r3, #1 │ │ │ │ - movs r2, #2 │ │ │ │ - b.n 3d070 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ + mov.w r3, #1 │ │ │ │ + mov.w r2, #2 │ │ │ │ + b.n 40a3e │ │ │ │ + ldrd r7, ip, [sp, #24] │ │ │ │ mov.w lr, #0 │ │ │ │ + ldr r3, [sp, #72] @ 0x48 │ │ │ │ ldr r6, [sp, #44] @ 0x2c │ │ │ │ + ldr r4, [sp, #80] @ 0x50 │ │ │ │ add.w r8, r3, #8 │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ - ldrd r7, ip, [sp, #24] │ │ │ │ bic.w r3, r3, #1 │ │ │ │ - ldr r4, [sp, #80] @ 0x50 │ │ │ │ - adds r3, #4 │ │ │ │ - str r5, [sp, #12] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + strd r3, r5, [sp, #8] │ │ │ │ ldr r3, [r6, #0] │ │ │ │ cmp.w r9, #2 │ │ │ │ str r3, [r7, #0] │ │ │ │ vstr s16, [ip] │ │ │ │ - ble.n 3d170 │ │ │ │ + ble.n 40b64 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - adds r1, r6, #4 │ │ │ │ - adds r2, r7, r4 │ │ │ │ + add.w r1, r6, #4 │ │ │ │ + add.w r2, r7, r4 │ │ │ │ add.w r5, r8, r6 │ │ │ │ - adds r0, r3, r6 │ │ │ │ + add.w r0, r3, r6 │ │ │ │ add.w r3, ip, r4 │ │ │ │ vldmia r1!, {s15} │ │ │ │ vstr s15, [r2] │ │ │ │ cmp r1, r5 │ │ │ │ - vldmdb r0!, {s15} │ │ │ │ add r2, r4 │ │ │ │ + vldmdb r0!, {s15} │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, r4 │ │ │ │ - bne.n 3d124 │ │ │ │ + bne.n 40b14 │ │ │ │ ldrd r2, r3, [sp, #4] │ │ │ │ cmp r9, r3 │ │ │ │ - bne.n 3d15c │ │ │ │ + bne.n 40b50 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ add.w r2, r6, r2, lsl #2 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ ldr r1, [r2, #0] │ │ │ │ - adds r2, r7, r3 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r2, r7, r3 │ │ │ │ add r3, ip │ │ │ │ str r1, [r2, #0] │ │ │ │ vstr s16, [r3] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ add.w lr, lr, #1 │ │ │ │ add r7, sl │ │ │ │ add ip, sl │ │ │ │ add r6, fp │ │ │ │ cmp r3, lr │ │ │ │ - bne.n 3d106 │ │ │ │ + bne.n 40af0 │ │ │ │ ldr r5, [sp, #12] │ │ │ │ - b.n 3d098 │ │ │ │ - movs r3, #2 │ │ │ │ - movs r2, #1 │ │ │ │ - b.n 3d140 │ │ │ │ + b.n 40a6a │ │ │ │ + mov.w r3, #2 │ │ │ │ + mov.w r2, #1 │ │ │ │ + b.n 40b30 │ │ │ │ nop │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ lsls r0, r3, #21 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - bpl.n 3d1d4 │ │ │ │ - movs r5, #0 │ │ │ │ + bpl.n 40c04 │ │ │ │ + mov.w r5, #0 │ │ │ │ mov r9, r5 │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ mov r0, r9 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ mov r4, r1 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bgt.n 3d1b6 │ │ │ │ + bgt.n 40bce │ │ │ │ ldr r3, [r1, #4] │ │ │ │ ldr r7, [r3, #0] │ │ │ │ cmp r7, #1 │ │ │ │ - bne.n 3d1b6 │ │ │ │ + bne.n 40bce │ │ │ │ mov sl, r2 │ │ │ │ ldr r2, [r1, #28] │ │ │ │ bics.w r1, r2, #4 │ │ │ │ - bne.n 3d1b6 │ │ │ │ + bne.n 40bce │ │ │ │ ldrd r0, r1, [r4, #12] │ │ │ │ - subs r0, r1, r0 │ │ │ │ - ldrd r5, r1, [r3, #8] │ │ │ │ + ldr r5, [r3, #8] │ │ │ │ + sub.w r0, r1, r0 │ │ │ │ + ldr r1, [r3, #12] │ │ │ │ cmp r2, #0 │ │ │ │ it eq │ │ │ │ moveq r1, r5 │ │ │ │ cmp.w r1, r0, asr #1 │ │ │ │ - bne.n 3d1b6 │ │ │ │ + bne.n 40bce │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx faf8 │ │ │ │ ldr.w r3, [sl, #164] @ 0xa4 │ │ │ │ ubfx r3, r3, #0, #20 │ │ │ │ - cbz r0, 3d21a │ │ │ │ + cbz r0, 40c4c │ │ │ │ lsls r2, r3, #17 │ │ │ │ - bmi.n 3d1b6 │ │ │ │ + bmi.n 40bce │ │ │ │ lsls r3, r3, #15 │ │ │ │ - bpl.n 3d232 │ │ │ │ + bpl.n 40c64 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3d1b6 │ │ │ │ + bne.n 40bce │ │ │ │ ldr r3, [r4, #4] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ blx faf8 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 3d1b6 │ │ │ │ - ldr r3, [r4, #4] │ │ │ │ + bne.n 40bce │ │ │ │ + ldrd r3, r0, [r4, #4] │ │ │ │ add r2, sp, #32 │ │ │ │ add r1, sp, #28 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ ldr r6, [r3, #4] │ │ │ │ add r3, sp, #36 @ 0x24 │ │ │ │ blx fa24 │ │ │ │ - movs r2, #0 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ + mov.w r2, #0 │ │ │ │ mov r0, r6 │ │ │ │ blx f564 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ - ldr r3, [r4, #20] │ │ │ │ mov r5, r0 │ │ │ │ + ldr r3, [r4, #20] │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 3d474 │ │ │ │ + beq.w 40ec6 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r5 │ │ │ │ blx fedc │ │ │ │ - mov r8, r0 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ + mov r8, r0 │ │ │ │ mov r0, r6 │ │ │ │ blx ffa0 │ │ │ │ mov fp, r0 │ │ │ │ mul.w r0, r0, r8 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - mov r1, r8 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ - bl ebd68 │ │ │ │ + mov r1, r8 │ │ │ │ + bl f6188 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mul.w r7, r8, r0 │ │ │ │ ldr.w r9, [r4, #28] │ │ │ │ mul.w r3, r3, r7 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mul.w r7, r3, r7 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ cmp.w r9, #0 │ │ │ │ - bne.w 3d3c2 │ │ │ │ - ldr r1, [r3, #8] │ │ │ │ - movs r2, #1 │ │ │ │ + bne.w 40e0a │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r0, r6 │ │ │ │ + ldr r1, [r3, #8] │ │ │ │ add.w r1, r1, r1, lsr #31 │ │ │ │ - asrs r1, r2 │ │ │ │ + asr.w r1, r1, r2 │ │ │ │ blx fb04 │ │ │ │ ldr r1, [sp, #32] │ │ │ │ mov r2, fp │ │ │ │ str r0, [sp, #20] │ │ │ │ mov r0, r8 │ │ │ │ blx fb04 │ │ │ │ add.w r3, r4, #28 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ - mov r3, r5 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov r3, r5 │ │ │ │ ldr r2, [r4, #12] │ │ │ │ blx f658 │ │ │ │ - ldr r2, [r4, #20] │ │ │ │ ldr r3, [r4, #12] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ - subs r3, r3, r2 │ │ │ │ + ldr r2, [r4, #20] │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ mov r2, r9 │ │ │ │ clz r3, r3 │ │ │ │ - lsrs r3, r3, #5 │ │ │ │ - lsls r3, r3, #12 │ │ │ │ + mov.w r3, r3, lsr #5 │ │ │ │ + mov.w r3, r3, lsl #12 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ blx 10158 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3d514 │ │ │ │ + beq.w 40f74 │ │ │ │ mov r0, r5 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ blx ff78 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fc44 │ │ │ │ - mov r1, r8 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ - bl ebffc │ │ │ │ + mov r1, r8 │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldrd r1, r2, [sp, #32] │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [r4, #28] │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ str r0, [sp, #8] │ │ │ │ - add r3, r2 │ │ │ │ ldr r0, [r4, #24] │ │ │ │ + add r3, r2 │ │ │ │ add r0, r7 │ │ │ │ str r0, [sp, #4] │ │ │ │ ldr r0, [r4, #20] │ │ │ │ add r7, r0 │ │ │ │ str r7, [sp, #0] │ │ │ │ ldr r0, [r4, #12] │ │ │ │ add r2, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3d1ba │ │ │ │ - ldr r2, [pc, #484] @ (3d530 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #484] @ (3d534 ) │ │ │ │ + beq.w 40bd4 │ │ │ │ + ldr r2, [pc, #516] @ (40f94 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #516] @ (40f98 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r7, r0 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add r2, sp, #52 @ 0x34 │ │ │ │ - ldr r1, [r4, #4] │ │ │ │ add.w sl, r7, #8 │ │ │ │ - str r3, [r7, #76] @ 0x4c │ │ │ │ + ldr r1, [r4, #4] │ │ │ │ + ldr r0, [r4, #28] │ │ │ │ + strd r9, r5, [r7, #64] @ 0x40 │ │ │ │ + add.w r5, r5, #8 │ │ │ │ + add.w r9, r9, #8 │ │ │ │ + strd r6, r3, [r7, #72] @ 0x48 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - adds r1, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ str r3, [r7, #92] @ 0x5c │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - strd r9, r5, [r7, #64] @ 0x40 │ │ │ │ - adds r5, #8 │ │ │ │ - ldr r0, [r4, #28] │ │ │ │ - add.w r9, r9, #8 │ │ │ │ str r3, [r7, #96] @ 0x60 │ │ │ │ add.w r3, r7, #88 @ 0x58 │ │ │ │ - str r6, [r7, #72] @ 0x48 │ │ │ │ blx f724 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ mov r1, r8 │ │ │ │ strd r8, fp, [r7, #80] @ 0x50 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mov r3, sl │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r9 │ │ │ │ blx fe30 │ │ │ │ ldr r3, [r4, #28] │ │ │ │ vldr d6, [r7, #32] │ │ │ │ - cbnz r3, 3d3a4 │ │ │ │ - adds r6, #2 │ │ │ │ + cbnz r3, 40df0 │ │ │ │ + add.w r6, r6, #2 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ mov r0, r7 │ │ │ │ mul.w r3, r3, r6 │ │ │ │ vmov s14, r3 │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ vstr d7, [r7, #32] │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 40bec │ │ │ │ ldr r2, [r3, #12] │ │ │ │ - movs r1, #1 │ │ │ │ + mov.w r1, #1 │ │ │ │ mov r0, r6 │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ blx fb04 │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r9, r0 │ │ │ │ mov r1, fp │ │ │ │ mov r0, r8 │ │ │ │ blx fb04 │ │ │ │ add.w r3, r4, #28 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ mov r2, r5 │ │ │ │ mov r0, r9 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #12] │ │ │ │ blx f658 │ │ │ │ mov.w r3, #4096 @ 0x1000 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r3 │ │ │ │ mov r0, sl │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r2, r3 │ │ │ │ blx 10158 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3d514 │ │ │ │ + beq.w 40f74 │ │ │ │ mov r0, r5 │ │ │ │ blx ff78 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx fc44 │ │ │ │ - mov r1, r8 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [sp, #28] │ │ │ │ - bl ebffc │ │ │ │ + mov r1, r8 │ │ │ │ + bl f641c │ │ │ │ mov r0, r1 │ │ │ │ ldrd r1, r2, [sp, #32] │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ mov r1, r0 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ ldr r0, [r4, #28] │ │ │ │ - lsls r2, r7, #2 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ str r0, [sp, #8] │ │ │ │ - add r3, r2 │ │ │ │ ldr r0, [r4, #24] │ │ │ │ + add r3, r2 │ │ │ │ add r0, ip │ │ │ │ str r0, [sp, #4] │ │ │ │ ldr r7, [r4, #20] │ │ │ │ add r7, ip │ │ │ │ str r7, [sp, #0] │ │ │ │ ldr r0, [r4, #12] │ │ │ │ add r2, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ mov r0, sl │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3d1ba │ │ │ │ - ldr r2, [pc, #212] @ (3d538 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #212] @ (3d53c ) │ │ │ │ + beq.w 40bd4 │ │ │ │ + ldr r2, [pc, #232] @ (40f9c ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #228] @ (40fa0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r7, r0 │ │ │ │ - b.n 3d358 │ │ │ │ + b.n 40d9e │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ mov r0, r4 │ │ │ │ ldr.w r8, [sp, #28] │ │ │ │ blx f770 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.w 3d258 │ │ │ │ + bne.w 40c8c │ │ │ │ ldr r1, [r4, #4] │ │ │ │ add r3, sp, #44 @ 0x2c │ │ │ │ - ldr r0, [r4, #28] │ │ │ │ add r2, sp, #40 @ 0x28 │ │ │ │ - adds r1, #4 │ │ │ │ + ldr r0, [r4, #28] │ │ │ │ + add.w r1, r1, #4 │ │ │ │ blx f724 │ │ │ │ ldr r1, [r4, #8] │ │ │ │ add r3, sp, #52 @ 0x34 │ │ │ │ add r2, sp, #48 @ 0x30 │ │ │ │ - adds r1, #4 │ │ │ │ ldr r0, [r4, #28] │ │ │ │ + add.w r1, r1, #4 │ │ │ │ blx f724 │ │ │ │ ldr r0, [sp, #40] @ 0x28 │ │ │ │ blx 10080 │ │ │ │ mul.w r7, r0, r6 │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ blx 10080 │ │ │ │ cmp r7, r0 │ │ │ │ - ble.n 3d4bc │ │ │ │ + ble.n 40f12 │ │ │ │ mov r7, r8 │ │ │ │ - b.n 3d258 │ │ │ │ + b.n 40c8c │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ blx 10080 │ │ │ │ add.w r3, r6, r6, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ mla r7, r3, r0, r0 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ blx 10080 │ │ │ │ cmp r7, r0 │ │ │ │ - bgt.n 3d4b8 │ │ │ │ + bgt.n 40f0e │ │ │ │ ldrd r3, r2, [r4, #20] │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ - subs r3, r3, r2 │ │ │ │ - asrs r7, r3, #2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + mov.w r7, r3, asr #2 │ │ │ │ blx 10080 │ │ │ │ cmp r7, r0 │ │ │ │ - bgt.n 3d51a │ │ │ │ + bgt.n 40f7a │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 3d4b8 │ │ │ │ + ble.n 40f0e │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 3d4b8 │ │ │ │ + ble.n 40f0e │ │ │ │ blx ffb0 │ │ │ │ mov r7, r0 │ │ │ │ ldrd r0, r1, [sp, #48] @ 0x30 │ │ │ │ blx fedc │ │ │ │ - subs r0, r0, r7 │ │ │ │ + sub.w r0, r0, r7 │ │ │ │ mov r1, r7 │ │ │ │ mla r0, r8, r0, r7 │ │ │ │ - subs r0, #1 │ │ │ │ - bl ebd68 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + bl f6188 │ │ │ │ mov r7, r0 │ │ │ │ - b.n 3d258 │ │ │ │ + b.n 40c8c │ │ │ │ mov.w r9, #0 │ │ │ │ - b.n 3d1ba │ │ │ │ + b.n 40bd4 │ │ │ │ ldrd r2, r3, [r4, #20] │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ - subs r3, r3, r2 │ │ │ │ - asrs r7, r3, #2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + mov.w r7, r3, asr #2 │ │ │ │ blx 10080 │ │ │ │ cmp r7, r0 │ │ │ │ - ble.n 3d4e8 │ │ │ │ + ble.n 40f44 │ │ │ │ mov r7, r8 │ │ │ │ - b.n 3d258 │ │ │ │ - ldc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ - pop {r2, r6} │ │ │ │ - movs r3, r1 │ │ │ │ - pli [r5, #255]! │ │ │ │ - cbnz r2, 3d58a │ │ │ │ - movs r3, r1 │ │ │ │ + b.n 40c8c │ │ │ │ + @ instruction: 0xfb71ffff │ │ │ │ + movs r1, #254 @ 0xfe │ │ │ │ + movs r4, r1 │ │ │ │ + pld [pc, #-4095] @ 3ffa1 │ │ │ │ + movs r0, #216 @ 0xd8 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003d540 : │ │ │ │ - ldr r1, [pc, #24] @ (3d55c ) │ │ │ │ - push {r4, lr} │ │ │ │ +00040fa4 : │ │ │ │ + ldr r1, [pc, #28] @ (40fc4 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - add r0, sp, #136 @ 0x88 │ │ │ │ - movs r3, r1 │ │ │ │ + lsrs r0, r7, #22 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003d560 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - mov r9, r0 │ │ │ │ +00040fc8 : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + mov r9, r0 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #8 │ │ │ │ mov sl, r1 │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 3d5fc │ │ │ │ + ble.n 41084 │ │ │ │ mov r5, r0 │ │ │ │ - movs r4, #1 │ │ │ │ + mov.w r4, #1 │ │ │ │ mov.w r8, #0 │ │ │ │ - ldr r3, [r5, #4] │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ - subs r6, r3, #1 │ │ │ │ + ldrd r3, r0, [r5, #4] │ │ │ │ + add.w r6, r3, #4294967295 @ 0xffffffff │ │ │ │ blx 10080 │ │ │ │ mov r7, r0 │ │ │ │ ldr.w r0, [r5, #12]! │ │ │ │ blx 10080 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r7 │ │ │ │ blx fedc │ │ │ │ ldr.w r3, [r9] │ │ │ │ mov r2, r4 │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ mla r8, r0, r6, r8 │ │ │ │ cmp r3, r4 │ │ │ │ - bgt.n 3d578 │ │ │ │ + bgt.n 40fee │ │ │ │ cmp r3, r2 │ │ │ │ - bgt.n 3d5b0 │ │ │ │ + bgt.n 41038 │ │ │ │ mov r0, r8 │ │ │ │ add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - movs r3, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + add.w r2, r2, r2, lsl #1 │ │ │ │ add.w r9, r9, #4 │ │ │ │ - mov r0, sl │ │ │ │ - mul.w r4, r3, r2 │ │ │ │ add r3, sp, #4 │ │ │ │ + mov r0, sl │ │ │ │ + mov.w r4, r2, lsl #2 │ │ │ │ mov r2, sp │ │ │ │ add.w r1, r9, r4 │ │ │ │ blx f724 │ │ │ │ ldr r0, [sp, #0] │ │ │ │ ldr.w r5, [r9, r4] │ │ │ │ blx 10080 │ │ │ │ ldr.w r1, [r9, r4] │ │ │ │ - subs r5, #1 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ add.w r1, r1, r1, lsr #31 │ │ │ │ mul.w r5, r0, r5 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - asrs r4, r1, #1 │ │ │ │ + mov.w r4, r1, asr #1 │ │ │ │ blx 10080 │ │ │ │ mul.w r1, r0, r4 │ │ │ │ mov r0, r5 │ │ │ │ blx fedc │ │ │ │ add r8, r0 │ │ │ │ - mov r0, r8 │ │ │ │ - add sp, #8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + b.n 41022 │ │ │ │ mov.w r8, #0 │ │ │ │ mov r2, r8 │ │ │ │ - b.n 3d5a4 │ │ │ │ + b.n 4101e │ │ │ │ │ │ │ │ -0003d604 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ +0004108c : │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + mov.w r3, #0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ + mov r8, r1 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #12 │ │ │ │ - mov r8, r1 │ │ │ │ - mov r2, r0 │ │ │ │ - movs r3, #0 │ │ │ │ ldr r6, [r0, #0] │ │ │ │ - b.n 3d622 │ │ │ │ + mov r2, r0 │ │ │ │ + b.n 410b8 │ │ │ │ ldr r5, [r2, #8] │ │ │ │ ldr.w r4, [r2, #12]! │ │ │ │ cmp r5, r4 │ │ │ │ - bne.n 3d68e │ │ │ │ - adds r3, #1 │ │ │ │ + bne.n 41134 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp r3, r6 │ │ │ │ - blt.n 3d618 │ │ │ │ + blt.n 410ae │ │ │ │ ldr r1, [r7, #8] │ │ │ │ mvn.w r2, #2147483648 @ 0x80000000 │ │ │ │ ldr r3, [r1, #0] │ │ │ │ cmp r3, #0 │ │ │ │ it ne │ │ │ │ cmpne r3, r2 │ │ │ │ ite eq │ │ │ │ moveq r4, #1 │ │ │ │ movne r4, #0 │ │ │ │ - beq.n 3d6b0 │ │ │ │ + beq.n 41168 │ │ │ │ cmp r8, r2 │ │ │ │ - beq.n 3d696 │ │ │ │ - cbnz r6, 3d65c │ │ │ │ - movs r3, #12 │ │ │ │ - mla r1, r3, r8, r1 │ │ │ │ + beq.n 4114c │ │ │ │ + cbnz r6, 410f6 │ │ │ │ + add.w r8, r8, r8, lsl #1 │ │ │ │ + add.w r1, r1, r8, lsl #2 │ │ │ │ ldrd r0, r3, [r1, #8] │ │ │ │ - subs r0, r0, r3 │ │ │ │ + sub.w r0, r0, r3 │ │ │ │ clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + mov.w r0, r0, lsr #5 │ │ │ │ + b.n 41138 │ │ │ │ blx fadc │ │ │ │ - ldr r3, [r7, #4] │ │ │ │ - movs r4, #12 │ │ │ │ + ldr r2, [r7, #4] │ │ │ │ mov r5, r0 │ │ │ │ + add.w r8, r8, r8, lsl #1 │ │ │ │ ldr r0, [r7, #28] │ │ │ │ - ldr r1, [r3, #0] │ │ │ │ - subs r2, r1, #1 │ │ │ │ - mla r1, r4, r1, r3 │ │ │ │ - mla r2, r4, r2, r3 │ │ │ │ - add r3, sp, #4 │ │ │ │ - subs r1, #8 │ │ │ │ - ldr r6, [r2, #4] │ │ │ │ + ldr r1, [r2, #0] │ │ │ │ + add.w r3, r1, r1, lsl #1 │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ + add.w r1, r2, r1, lsl #2 │ │ │ │ mov r2, sp │ │ │ │ + ldr.w r6, [r3, #-8] │ │ │ │ + add r3, sp, #4 │ │ │ │ + sub.w r1, r1, #8 │ │ │ │ blx f724 │ │ │ │ ldr r3, [r7, #8] │ │ │ │ - mla r3, r4, r8, r3 │ │ │ │ + add.w r3, r3, r8, lsl #2 │ │ │ │ ldrd r0, r2, [r3, #8] │ │ │ │ cmp r0, r2 │ │ │ │ - beq.n 3d6b8 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 4116e │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 3d6b0 │ │ │ │ + ble.n 41168 │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r7 │ │ │ │ - bl 3d604 │ │ │ │ + bl 4108c │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3d68e │ │ │ │ + beq.n 41134 │ │ │ │ ldr r3, [r7, #8] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ cmp r3, r4 │ │ │ │ - bgt.n 3d69a │ │ │ │ - movs r0, #1 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - add.w r7, r6, r6, lsr #31 │ │ │ │ - lsls r0, r0, #1 │ │ │ │ + bgt.n 41150 │ │ │ │ + mov.w r0, #1 │ │ │ │ + b.n 41138 │ │ │ │ + mov.w r0, r0, lsl #1 │ │ │ │ blx 10080 │ │ │ │ mov r4, r0 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - adds r7, #1 │ │ │ │ + add.w r7, r6, r6, lsr #31 │ │ │ │ blx 10080 │ │ │ │ mov r9, r0 │ │ │ │ ldr r0, [sp, #0] │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ blx 10080 │ │ │ │ - mov r1, r6 │ │ │ │ mul.w r8, r5, r0 │ │ │ │ + mov r1, r6 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ mov r0, r5 │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ mul.w r7, r0, r7 │ │ │ │ mov r1, r8 │ │ │ │ mul.w r0, r9, r7 │ │ │ │ - lsls r0, r0, #1 │ │ │ │ + mov.w r0, r0, lsl #1 │ │ │ │ blx fedc │ │ │ │ cmp r4, r0 │ │ │ │ ite lt │ │ │ │ movlt r0, #0 │ │ │ │ movge r0, #1 │ │ │ │ - b.n 3d690 │ │ │ │ + b.n 41138 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0003d6fc : │ │ │ │ - cbnz r0, 3d708 │ │ │ │ +000411bc : │ │ │ │ + cbnz r0, 411c8 │ │ │ │ ldr r0, [r1, #4] │ │ │ │ str r0, [r2, #0] │ │ │ │ ldr r2, [r1, #8] │ │ │ │ str r2, [r3, #0] │ │ │ │ bx lr │ │ │ │ ldr r0, [r1, #8] │ │ │ │ str r0, [r2, #0] │ │ │ │ ldr r2, [r1, #4] │ │ │ │ str r2, [r3, #0] │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ │ │ │ │ -0003d714 : │ │ │ │ +000411d4 : │ │ │ │ b.w fc04 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ mov r4, r3 │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ + mov r2, r3 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldr r6, [sp, #16] │ │ │ │ - mov r2, r4 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r5, #68] @ 0x44 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r0 │ │ │ │ - ldr r0, [r0, #68] @ 0x44 │ │ │ │ mov r4, r3 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ + ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r1 │ │ │ │ - mov r1, r4 │ │ │ │ + mov r1, r3 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r5, #64] @ 0x40 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ ldr r6, [sp, #32] │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ str r6, [sp, #0] │ │ │ │ ldr r7, [r0, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r5 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r5, r0 │ │ │ │ - ldr r0, [r0, #68] @ 0x44 │ │ │ │ - ldr.w r8, [sp, #24] │ │ │ │ mov r4, r3 │ │ │ │ + ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ mov r7, r1 │ │ │ │ mov r6, r2 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + mov r1, r3 │ │ │ │ + ldr.w r8, [sp, #24] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ mov r2, r8 │ │ │ │ - mov r1, r4 │ │ │ │ blx r3 │ │ │ │ ldr r0, [r5, #64] @ 0x40 │ │ │ │ - str r7, [sp, #24] │ │ │ │ mov r3, r6 │ │ │ │ mov r2, r4 │ │ │ │ + str r7, [sp, #24] │ │ │ │ mov r1, r8 │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ mov ip, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #24 │ │ │ │ bx ip │ │ │ │ - nop │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [pc, #56] @ (3d7e8 ) │ │ │ │ - ldr.w ip, [pc, #56] @ 3d7ec │ │ │ │ + ldr r2, [pc, #60] @ (412e8 ) │ │ │ │ mov r0, r1 │ │ │ │ - push {r4, lr} │ │ │ │ - add r2, pc │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ + ldr.w ip, [pc, #52] @ 412ec │ │ │ │ ldr r4, [r1, #0] │ │ │ │ + add r2, pc │ │ │ │ ldr r1, [r3, #56] @ 0x38 │ │ │ │ add ip, pc │ │ │ │ - sub sp, #8 │ │ │ │ cmp r1, ip │ │ │ │ it ne │ │ │ │ cmpne r1, r2 │ │ │ │ - bne.n 3d7e2 │ │ │ │ - ldr r2, [pc, #36] @ (3d7f0 ) │ │ │ │ + bne.n 412e0 │ │ │ │ + ldr r2, [pc, #36] @ (412f0 ) │ │ │ │ add r2, pc │ │ │ │ ldr r1, [r3, #64] @ 0x40 │ │ │ │ str r1, [sp, #4] │ │ │ │ ldr r1, [r3, #68] @ 0x44 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #28] @ (3d7f4 ) │ │ │ │ + ldr r1, [pc, #28] @ (412f4 ) │ │ │ │ ldr r3, [r3, #72] @ 0x48 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldr r2, [pc, #20] @ (3d7f8 ) │ │ │ │ + ldr r2, [pc, #20] @ (412f8 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 3d7ce │ │ │ │ - @ instruction: 0xff9dffff │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - vaddl.s32 q0, d0, d10 │ │ │ │ - stc2l 0, cr0, [r6, #40] @ 0x28 │ │ │ │ - vaddl.s8 q0, d12, d10 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 412cc │ │ │ │ + nop │ │ │ │ + vminnm.f16 , , │ │ │ │ + vmaxnm.f16 , , │ │ │ │ + ldr r2, [r6, r2] │ │ │ │ + movs r3, r1 │ │ │ │ + str r0, [r3, #108] @ 0x6c │ │ │ │ + movs r3, r1 │ │ │ │ + ldr r6, [r3, r2] │ │ │ │ + movs r3, r1 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ str r2, [sp, #32] │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 3d814 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 41338 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ mov r4, r1 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 3d80c │ │ │ │ + bgt.n 4131c │ │ │ │ ldr r2, [r1, #28] │ │ │ │ mov r5, r0 │ │ │ │ - cbz r2, 3d83a │ │ │ │ + cbz r2, 4135e │ │ │ │ cmp r2, #4 │ │ │ │ - bne.n 3d80c │ │ │ │ + bne.n 4131c │ │ │ │ ldr r1, [r1, #12] │ │ │ │ ldr r2, [r4, #20] │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 3d83a │ │ │ │ + beq.n 4135e │ │ │ │ ldr r2, [sp, #32] │ │ │ │ ldr.w r2, [r2, #164] @ 0xa4 │ │ │ │ lsls r2, r2, #19 │ │ │ │ - bmi.n 3d80c │ │ │ │ + bmi.n 4131c │ │ │ │ ldr r1, [r3, #4] │ │ │ │ ldr r0, [r5, #8] │ │ │ │ blx ffcc │ │ │ │ cmp r0, #0 │ │ │ │ - ble.n 3d80c │ │ │ │ + ble.n 4131c │ │ │ │ ldr.w r9, [r4, #4] │ │ │ │ ldr.w r8, [r9, #4] │ │ │ │ cmp r0, r8 │ │ │ │ - bge.n 3d80c │ │ │ │ + bge.n 4131c │ │ │ │ ldr r3, [r4, #8] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbz r3, 3d862 │ │ │ │ + cbz r3, 41386 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #27 │ │ │ │ - bmi.n 3d80c │ │ │ │ - mov r1, r8 │ │ │ │ + bmi.n 4131c │ │ │ │ ldr r0, [r5, #8] │ │ │ │ + mov r1, r8 │ │ │ │ blx ffcc │ │ │ │ mov r1, r0 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r8 │ │ │ │ - bl ebd68 │ │ │ │ - add r3, sp, #52 @ 0x34 │ │ │ │ + bl f6188 │ │ │ │ mov sl, r0 │ │ │ │ - add r2, sp, #48 @ 0x30 │ │ │ │ ldr r0, [r4, #8] │ │ │ │ + add r3, sp, #52 @ 0x34 │ │ │ │ + add r2, sp, #48 @ 0x30 │ │ │ │ add r1, sp, #44 @ 0x2c │ │ │ │ blx fa24 │ │ │ │ ldr.w r8, [r4, #28] │ │ │ │ cmp.w r8, #0 │ │ │ │ - bne.n 3d966 │ │ │ │ + bne.n 41492 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mov r1, r8 │ │ │ │ - ldr.w r3, [r9, #12] │ │ │ │ mov r0, r5 │ │ │ │ + ldr.w r3, [r9, #12] │ │ │ │ str r2, [sp, #24] │ │ │ │ ldr r2, [r4, #24] │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [r4, #20] │ │ │ │ + strd sl, r3, [sp] │ │ │ │ + mul.w r3, sl, r3 │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ str r2, [sp, #12] │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - strd r3, r2, [sp, #4] │ │ │ │ - mul.w r3, sl, r3 │ │ │ │ - str.w sl, [sp] │ │ │ │ + str r2, [sp, #8] │ │ │ │ mov r2, r7 │ │ │ │ ldr r6, [r5, #12] │ │ │ │ blx r6 │ │ │ │ mov fp, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3daf6 │ │ │ │ + beq.w 4162e │ │ │ │ ldr r5, [r5, #16] │ │ │ │ cmp r5, #0 │ │ │ │ - bne.w 3da28 │ │ │ │ + bne.w 4155c │ │ │ │ + ldrd r1, r2, [r9, #8] │ │ │ │ add.w r3, r7, r7, lsr #31 │ │ │ │ mov r0, sl │ │ │ │ - ldrd r1, r2, [r9, #8] │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ mul.w r1, r3, r1 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ blx fb04 │ │ │ │ - mov r8, r0 │ │ │ │ ldrd r1, r2, [r4, #20] │ │ │ │ + mov r8, r0 │ │ │ │ + ldr r0, [r4, #12] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - subs r2, r2, r1 │ │ │ │ - ldrd r0, r1, [r4, #12] │ │ │ │ - asrs r2, r2, #2 │ │ │ │ - subs r1, r1, r0 │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ + ldr r1, [r4, #16] │ │ │ │ + mov.w r2, r2, asr #2 │ │ │ │ + sub.w r1, r1, r0 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ str r0, [sp, #16] │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ str r0, [sp, #12] │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ str r0, [sp, #8] │ │ │ │ ldr.w r0, [r9, #12] │ │ │ │ mul.w r0, r0, sl │ │ │ │ str r0, [sp, #4] │ │ │ │ ldr.w r0, [r9, #8] │ │ │ │ str r0, [sp, #0] │ │ │ │ - movs r0, #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ blx fdc0 │ │ │ │ - str r5, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ - ldr r3, [r4, #20] │ │ │ │ + str r5, [sp, #0] │ │ │ │ ldr r2, [r4, #12] │ │ │ │ + ldr r3, [r4, #20] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3dafa │ │ │ │ - ldr r2, [pc, #476] @ (3db10 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #476] @ (3db14 ) │ │ │ │ + beq.w 41632 │ │ │ │ + ldr r2, [pc, #484] @ (41648 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #484] @ (4164c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ add.w r0, r5, #8 │ │ │ │ add.w r2, r4, #8 │ │ │ │ - add.w r1, fp, #8 │ │ │ │ strd r5, fp, [r4, #64] @ 0x40 │ │ │ │ + add.w r1, fp, #8 │ │ │ │ str r7, [r4, #72] @ 0x48 │ │ │ │ blx f95c │ │ │ │ ldr.w r3, [fp, #52] @ 0x34 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r4, #52] @ 0x34 │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 41320 │ │ │ │ cmp.w r8, #4 │ │ │ │ - bne.w 3db08 │ │ │ │ + bne.w 41642 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mov r1, r8 │ │ │ │ - ldr.w r3, [r9, #8] │ │ │ │ mov r0, r5 │ │ │ │ + ldr.w r3, [r9, #8] │ │ │ │ str r2, [sp, #24] │ │ │ │ ldr r2, [r4, #24] │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [r4, #20] │ │ │ │ + strd sl, r3, [sp] │ │ │ │ + mul.w r3, sl, r3 │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ str r2, [sp, #12] │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - strd r3, r2, [sp, #4] │ │ │ │ - mul.w r3, sl, r3 │ │ │ │ - str.w sl, [sp] │ │ │ │ + str r2, [sp, #8] │ │ │ │ mov r2, r7 │ │ │ │ ldr r6, [r5, #12] │ │ │ │ blx r6 │ │ │ │ mov fp, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3daf6 │ │ │ │ + beq.w 4162e │ │ │ │ ldr r3, [r5, #16] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 3da8e │ │ │ │ + bne.n 415c6 │ │ │ │ + ldrd r1, r2, [r9, #8] │ │ │ │ add.w r3, r7, r7, lsr #31 │ │ │ │ - ldr.w r2, [r9, #12] │ │ │ │ - ldr.w r1, [r9, #8] │ │ │ │ mov r0, sl │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ blx fb04 │ │ │ │ - mov r5, r0 │ │ │ │ ldrd r1, r2, [r4, #12] │ │ │ │ + mov r5, r0 │ │ │ │ + ldr r0, [r4, #20] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - subs r2, r2, r1 │ │ │ │ - ldrd r0, r1, [r4, #20] │ │ │ │ - asrs r2, r2, #2 │ │ │ │ - subs r1, r1, r0 │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ + ldr r1, [r4, #24] │ │ │ │ + mov.w r2, r2, asr #2 │ │ │ │ + sub.w r1, r1, r0 │ │ │ │ ldr r0, [sp, #52] @ 0x34 │ │ │ │ + mov.w r1, r1, asr #2 │ │ │ │ str r0, [sp, #16] │ │ │ │ ldr r0, [sp, #48] @ 0x30 │ │ │ │ - asrs r1, r1, #2 │ │ │ │ str r0, [sp, #12] │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ str r0, [sp, #8] │ │ │ │ ldr.w r0, [r9, #12] │ │ │ │ str r0, [sp, #4] │ │ │ │ ldr.w r0, [r9, #8] │ │ │ │ mul.w r0, r0, sl │ │ │ │ str r0, [sp, #0] │ │ │ │ - movs r0, #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ blx fdc0 │ │ │ │ - str.w r8, [sp] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ + str.w r8, [sp] │ │ │ │ ldr r3, [r4, #12] │ │ │ │ ldr r2, [r4, #20] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3dafa │ │ │ │ - ldr r2, [pc, #256] @ (3db18 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #256] @ (3db1c ) │ │ │ │ + beq.n 41632 │ │ │ │ + ldr r2, [pc, #260] @ (41650 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #260] @ (41654 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 3d942 │ │ │ │ + b.n 41472 │ │ │ │ cmp r5, #1 │ │ │ │ - bne.n 3db08 │ │ │ │ + bne.n 41642 │ │ │ │ + ldrd r1, r2, [r9, #8] │ │ │ │ add.w r5, r7, r7, lsr #31 │ │ │ │ mov r0, sl │ │ │ │ - ldrd r1, r2, [r9, #8] │ │ │ │ - asrs r5, r5, #1 │ │ │ │ + mov.w r5, r5, asr #1 │ │ │ │ mul.w r1, r5, r1 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ + mov r8, r0 │ │ │ │ + mov r0, r5 │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - mov r8, r0 │ │ │ │ + mul.w r2, r2, sl │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r0, r5 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - mul.w r2, r2, sl │ │ │ │ blx f5dc │ │ │ │ ldr r3, [r4, #24] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [r4, #12] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3dafa │ │ │ │ - ldr r2, [pc, #160] @ (3db20 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #160] @ (3db24 ) │ │ │ │ + beq.n 41632 │ │ │ │ + ldr r2, [pc, #164] @ (41658 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #160] @ (4165c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 3d942 │ │ │ │ + b.n 41472 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 3db08 │ │ │ │ + bne.n 41642 │ │ │ │ + ldrd r1, r2, [r9, #8] │ │ │ │ add.w r5, r7, r7, lsr #31 │ │ │ │ - ldr.w r2, [r9, #12] │ │ │ │ - ldr.w r1, [r9, #8] │ │ │ │ mov r0, sl │ │ │ │ - asrs r5, r5, #1 │ │ │ │ + mov.w r5, r5, asr #1 │ │ │ │ mul.w r2, r5, r2 │ │ │ │ blx fb04 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ + mov r8, r0 │ │ │ │ + mov r0, r5 │ │ │ │ ldrd r1, r2, [r9, #8] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - mov r8, r0 │ │ │ │ + mul.w r1, r1, sl │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r0, r5 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - mul.w r1, r1, sl │ │ │ │ blx f5dc │ │ │ │ ldr r3, [r4, #12] │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r3, r2, [r4, #20] │ │ │ │ blx fb80 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #32] │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 3dafa │ │ │ │ - ldr r2, [pc, #64] @ (3db28 ) │ │ │ │ - movs r0, #80 @ 0x50 │ │ │ │ - ldr r1, [pc, #64] @ (3db2c ) │ │ │ │ + cbz r0, 41632 │ │ │ │ + ldr r2, [pc, #68] @ (41660 ) │ │ │ │ + mov.w r0, #80 @ 0x50 │ │ │ │ + ldr r1, [pc, #64] @ (41664 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx fc74 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 3d942 │ │ │ │ + b.n 41472 │ │ │ │ mov.w fp, #0 │ │ │ │ mov r0, fp │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - b.n 3d80c │ │ │ │ + b.n 4131c │ │ │ │ movs r3, #0 │ │ │ │ str r3, [r3, #64] @ 0x40 │ │ │ │ udf #255 @ 0xff │ │ │ │ - nop │ │ │ │ - ldc2l 15, cr15, [sp, #1020] @ 0x3fc │ │ │ │ - @ instruction: 0xb66a │ │ │ │ - movs r3, r1 │ │ │ │ - ldc2 15, cr15, [r9, #-1020] @ 0xfffffc04 │ │ │ │ - push {r1, r2, r7, lr} │ │ │ │ - movs r3, r1 │ │ │ │ - ldc2l 15, cr15, [r3], {255} @ 0xff │ │ │ │ - push {r5, lr} │ │ │ │ - movs r3, r1 │ │ │ │ - stc2 15, cr15, [pc], {255} @ 0xff │ │ │ │ - push {r3, r4, r5, r7} │ │ │ │ - movs r3, r1 │ │ │ │ - push {r4, lr} │ │ │ │ + stc2l 15, cr15, [sp, #-1020]! @ 0xfffffc04 │ │ │ │ + subs r2, r7, r4 │ │ │ │ + movs r4, r1 │ │ │ │ + ldc2 15, cr15, [r1], #1020 @ 0x3fc │ │ │ │ + subs r2, r2, r1 │ │ │ │ + movs r4, r1 │ │ │ │ + ldc2l 15, cr15, [r3], #-1020 @ 0xfffffc04 │ │ │ │ + adds r0, r5, r7 │ │ │ │ + movs r4, r1 │ │ │ │ + mcrr2 15, 15, pc, r3, cr15 @ │ │ │ │ + adds r0, r0, r6 │ │ │ │ + movs r4, r1 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -0003db5c : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - mov r6, r1 │ │ │ │ - ldr r1, [pc, #16] @ (3db74 ) │ │ │ │ +000416a4 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r2 │ │ │ │ mov r4, r3 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + mov r6, r1 │ │ │ │ + ldr r1, [pc, #20] @ (416c8 ) │ │ │ │ add r1, pc │ │ │ │ blx fbec │ │ │ │ - str r6, [r0, #8] │ │ │ │ - strd r4, r5, [r0, #12] │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - add r2, pc, #56 @ (adr r2, 3dbb0 ) │ │ │ │ - movs r3, r1 │ │ │ │ + strd r6, r4, [r0, #8] │ │ │ │ + str r5, [r0, #16] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + lsls r0, r0, #27 │ │ │ │ + movs r4, r1 │ │ │ │ │ │ │ │ -0003db78 : │ │ │ │ - push {r4, lr} │ │ │ │ +000416cc : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r2 │ │ │ │ blx f90c │ │ │ │ str r4, [r0, #56] @ 0x38 │ │ │ │ pop {r4, pc} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ + nop │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ ldrd r3, r1, [r0, #80] @ 0x50 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ mov r5, r2 │ │ │ │ + ldr r2, [r6, #96] @ 0x60 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + cmp r1, #0 │ │ │ │ ldrd r8, r9, [r0, #68] @ 0x44 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r0, [r0, #92] @ 0x5c │ │ │ │ - cmp r1, #0 │ │ │ │ - ldr r2, [r6, #96] @ 0x60 │ │ │ │ - ble.n 3dc30 │ │ │ │ - lsls r7, r0, #2 │ │ │ │ + ble.n 417ac │ │ │ │ + mov.w r7, r0, lsl #2 │ │ │ │ str r7, [sp, #28] │ │ │ │ - subs r7, r3, #1 │ │ │ │ + add.w r7, r3, #4294967295 @ 0xffffffff │ │ │ │ strd r1, r0, [sp, #40] @ 0x28 │ │ │ │ mul.w r7, r0, r7 │ │ │ │ mov.w sl, r7, lsl #2 │ │ │ │ - adds r7, r3, #1 │ │ │ │ + add.w r7, r3, #1 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ add.w r7, r7, r7, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ - str r7, [sp, #32] │ │ │ │ - movs r7, #0 │ │ │ │ - str r7, [sp, #24] │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + mov.w r7, r7, asr #1 │ │ │ │ mul.w r3, r0, r3 │ │ │ │ mov.w fp, r3, lsl #2 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - str r5, [sp, #0] │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ + strd r7, r3, [sp, #32] │ │ │ │ + mov.w r7, #0 │ │ │ │ + str r7, [sp, #24] │ │ │ │ mov r3, r4 │ │ │ │ mov r2, r5 │ │ │ │ - mov r1, r4 │ │ │ │ + str r5, [sp, #0] │ │ │ │ ldr.w r7, [r8, #56] @ 0x38 │ │ │ │ + mov r1, r4 │ │ │ │ mov r0, r8 │ │ │ │ blx r7 │ │ │ │ + ldr r0, [sp, #28] │ │ │ │ + add.w r2, r4, sl │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ + add.w r1, r5, r0 │ │ │ │ + add r0, r4 │ │ │ │ str r3, [sp, #16] │ │ │ │ - add.w r2, r4, sl │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #12] │ │ │ │ - movs r3, #1 │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ ldr r3, [r6, #100] @ 0x64 │ │ │ │ str r3, [sp, #4] │ │ │ │ - adds r1, r5, r0 │ │ │ │ - adds r0, r4, r0 │ │ │ │ ldr r3, [r6, #108] @ 0x6c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ add.w r3, r5, sl │ │ │ │ ldr r7, [r6, #64] @ 0x40 │ │ │ │ blx r7 │ │ │ │ add.w r2, fp, r5 │ │ │ │ - str r2, [sp, #0] │ │ │ │ add.w r3, fp, r4 │ │ │ │ mov r1, r3 │ │ │ │ mov r0, r9 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr.w r7, [r9, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r4, r3 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ - adds r2, #1 │ │ │ │ str r2, [sp, #24] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 3dbd2 │ │ │ │ + bne.n 41748 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ ldrd r3, lr, [r0, #80] @ 0x50 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr.w ip, [r6, #96] @ 0x60 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ ldrd r8, r9, [r0, #68] @ 0x44 │ │ │ │ - subs r7, r3, #1 │ │ │ │ - ldr r0, [r0, #92] @ 0x5c │ │ │ │ + add.w r7, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp.w lr, #0 │ │ │ │ - ldr.w ip, [r6, #96] @ 0x60 │ │ │ │ + ldr r0, [r0, #92] @ 0x5c │ │ │ │ add.w r1, r7, r7, lsr #31 │ │ │ │ - ble.n 3dd26 │ │ │ │ - asrs r1, r1, #1 │ │ │ │ - mul.w r7, r0, r7 │ │ │ │ + ble.n 418de │ │ │ │ + mov.w r1, r1, asr #1 │ │ │ │ mov r5, r2 │ │ │ │ - lsls r2, r0, #2 │ │ │ │ - str r2, [sp, #32] │ │ │ │ + str r0, [sp, #60] @ 0x3c │ │ │ │ + mul.w r7, r0, r7 │ │ │ │ + mov.w r2, r0, lsl #2 │ │ │ │ mov.w sl, r7, lsl #2 │ │ │ │ mul.w r7, r1, r0 │ │ │ │ - strd lr, r0, [sp, #56] @ 0x38 │ │ │ │ - str r1, [sp, #28] │ │ │ │ + strd r1, r2, [sp, #28] │ │ │ │ mov.w fp, r7, lsl #2 │ │ │ │ - subs r7, r3, r1 │ │ │ │ + sub.w r7, r3, r1 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - str.w fp, [sp, #52] @ 0x34 │ │ │ │ - mov fp, sl │ │ │ │ - asrs r3, r3, #1 │ │ │ │ mul.w r7, r0, r7 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + strd fp, lr, [sp, #52] @ 0x34 │ │ │ │ + mov fp, sl │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ + mov.w r7, #0 │ │ │ │ mul.w r3, r0, r3 │ │ │ │ - lsls r2, r7, #2 │ │ │ │ - movs r7, #0 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ mov sl, r7 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ mov.w r3, ip, lsl #2 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ - adds r3, r1, #2 │ │ │ │ + add.w r3, r1, #2 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - str r5, [sp, #0] │ │ │ │ mov r3, r4 │ │ │ │ mov r2, r5 │ │ │ │ - mov r1, r4 │ │ │ │ + str r5, [sp, #0] │ │ │ │ ldr.w r7, [r8, #56] @ 0x38 │ │ │ │ + mov r1, r4 │ │ │ │ mov r0, r8 │ │ │ │ blx r7 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - str r3, [sp, #16] │ │ │ │ - movs r2, #1 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + mov.w r2, #1 │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ add.w sl, sl, #1 │ │ │ │ + ldr r3, [sp, #60] @ 0x3c │ │ │ │ str r2, [sp, #8] │ │ │ │ add.w r2, r4, fp │ │ │ │ + add.w r1, r5, r0 │ │ │ │ + add r0, r4 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ ldr r3, [r6, #100] @ 0x64 │ │ │ │ str r3, [sp, #4] │ │ │ │ - adds r1, r5, r0 │ │ │ │ - adds r0, r4, r0 │ │ │ │ ldr r3, [r6, #108] @ 0x6c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ add.w r3, r5, fp │ │ │ │ ldr r7, [r6, #64] @ 0x40 │ │ │ │ blx r7 │ │ │ │ + mov.w r2, #0 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - movs r2, #0 │ │ │ │ + ldr r0, [sp, #52] @ 0x34 │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ - str r2, [sp, #12] │ │ │ │ str r3, [sp, #8] │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ + add.w r1, r5, r0 │ │ │ │ + add r0, r4 │ │ │ │ + str r2, [sp, #12] │ │ │ │ ldr r3, [r6, #100] @ 0x64 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r0, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [r6, #108] @ 0x6c │ │ │ │ - adds r1, r5, r0 │ │ │ │ - adds r0, r4, r0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ - adds r3, r5, r2 │ │ │ │ - adds r2, r4, r2 │ │ │ │ + add.w r3, r5, r2 │ │ │ │ + add r2, r4 │ │ │ │ ldr r7, [r6, #64] @ 0x40 │ │ │ │ blx r7 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ mov r0, r9 │ │ │ │ - adds r3, r2, r4 │ │ │ │ + add.w r3, r2, r4 │ │ │ │ add r2, r5 │ │ │ │ - str r2, [sp, #0] │ │ │ │ mov r1, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr.w r7, [r9, #56] @ 0x38 │ │ │ │ blx r7 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ add r4, r3 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ cmp r3, sl │ │ │ │ - bne.n 3dca6 │ │ │ │ + bne.n 41852 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - push {r4, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ ldr r3, [r0, #112] @ 0x70 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr.w r8, [r1] │ │ │ │ - ldr r7, [r3, #20] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #28 │ │ │ │ - ldr r3, [r3, #24] │ │ │ │ - mov r4, r0 │ │ │ │ + ldrd r7, r3, [r3, #20] │ │ │ │ ldr r6, [r0, #76] @ 0x4c │ │ │ │ ldr r1, [r7, #8] │ │ │ │ - cbz r3, 3dd90 │ │ │ │ + cbz r3, 4197c │ │ │ │ mov r0, r6 │ │ │ │ add.w r9, r6, #3 │ │ │ │ blx fd90 │ │ │ │ ldr r3, [r4, #72] @ 0x48 │ │ │ │ - str r3, [sp, #20] │ │ │ │ bic.w r2, r9, #3 │ │ │ │ - ldr r1, [pc, #76] @ (3ddbc ) │ │ │ │ - adds r2, #2 │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + ldr r1, [pc, #88] @ (419a4 ) │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr r3, [r4, #68] @ 0x44 │ │ │ │ - str r3, [sp, #16] │ │ │ │ add r1, pc │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr r3, [r7, #4] │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ strd r0, r3, [sp] │ │ │ │ mov r3, r6 │ │ │ │ mov r0, r5 │ │ │ │ blx r8 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r0, r6 │ │ │ │ blx fd90 │ │ │ │ ldr r2, [r4, #72] @ 0x48 │ │ │ │ - str r2, [sp, #16] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r1, [pc, #32] @ (3ddc0 ) │ │ │ │ mov r0, r5 │ │ │ │ + ldr r1, [pc, #28] @ (419a8 ) │ │ │ │ + str r2, [sp, #16] │ │ │ │ ldr r2, [r4, #68] @ 0x44 │ │ │ │ - str r2, [sp, #12] │ │ │ │ add r1, pc │ │ │ │ + str r2, [sp, #12] │ │ │ │ ldr r2, [r7, #4] │ │ │ │ str r2, [sp, #8] │ │ │ │ ldr r2, [r4, #84] @ 0x54 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [r4, #88] @ 0x58 │ │ │ │ str r2, [sp, #0] │ │ │ │ mov r2, r6 │ │ │ │ blx r8 │ │ │ │ - add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - str.w r0, [ip, sl] │ │ │ │ - str.w r0, [ip, sl] │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + b.n 41968 │ │ │ │ + str r0, [r0, #8] │ │ │ │ + movs r3, r1 │ │ │ │ + str r2, [r6, #4] │ │ │ │ + movs r3, r1 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ mov r5, r1 │ │ │ │ - sub sp, #8 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + sub sp, #8 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #72] @ 0x48 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ - ldr r2, [r4, #112] @ 0x70 │ │ │ │ ldrd r3, r6, [r4, #76] @ 0x4c │ │ │ │ + ldr r2, [r4, #112] @ 0x70 │ │ │ │ ldr r0, [r4, #88] @ 0x58 │ │ │ │ - subs r1, r6, #1 │ │ │ │ - ldr r2, [r2, #20] │ │ │ │ + add.w r1, r6, #4294967295 @ 0xffffffff │ │ │ │ add.w r1, r1, r1, lsr #31 │ │ │ │ - ldr r2, [r2, #8] │ │ │ │ + ldr r2, [r2, #20] │ │ │ │ add.w r0, r0, r1, asr #1 │ │ │ │ add.w r1, r4, #108 @ 0x6c │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ strd r3, r0, [sp] │ │ │ │ mul.w r3, r6, r3 │ │ │ │ mov r0, r5 │ │ │ │ blx fd5c │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r3 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ + mov r6, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r9, sl, [r0, #20] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - mov r6, r2 │ │ │ │ - ldr.w r3, [r9] │ │ │ │ str r1, [sp, #24] │ │ │ │ + ldr.w r3, [r9] │ │ │ │ cmp.w sl, #0 │ │ │ │ - beq.n 3de32 │ │ │ │ + beq.n 41a4a │ │ │ │ cmp r2, r3 │ │ │ │ - beq.w 3e052 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.w 41c86 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.n 3de2a │ │ │ │ + bne.n 41a2e │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ ldr r2, [r3, #4] │ │ │ │ cmp r1, r2 │ │ │ │ - bne.n 3de2a │ │ │ │ - ldr r2, [sp, #100] @ 0x64 │ │ │ │ - ldr r1, [sp, #96] @ 0x60 │ │ │ │ + bne.n 41a2e │ │ │ │ + ldrd r1, r2, [sp, #96] @ 0x60 │ │ │ │ + str r7, [sp, #0] │ │ │ │ ldr r0, [sp, #116] @ 0x74 │ │ │ │ mov.w fp, r2, lsl #2 │ │ │ │ ldr r2, [sp, #112] @ 0x70 │ │ │ │ add.w r4, r2, fp │ │ │ │ ldr r2, [sp, #116] @ 0x74 │ │ │ │ - str r4, [sp, #36] @ 0x24 │ │ │ │ add r2, fp │ │ │ │ - str r2, [sp, #40] @ 0x28 │ │ │ │ - subs r2, r1, #1 │ │ │ │ + strd r4, r2, [sp, #36] @ 0x24 │ │ │ │ + add.w r2, r1, #4294967295 @ 0xffffffff │ │ │ │ ldr r1, [sp, #100] @ 0x64 │ │ │ │ str r2, [sp, #28] │ │ │ │ mul.w r2, r2, r1 │ │ │ │ ldr r1, [sp, #112] @ 0x70 │ │ │ │ mov.w r8, r2, lsl #2 │ │ │ │ + add r0, r8 │ │ │ │ add r1, r8 │ │ │ │ - str r1, [sp, #44] @ 0x2c │ │ │ │ + strd r1, r0, [sp, #44] @ 0x2c │ │ │ │ ldr r1, [sp, #96] @ 0x60 │ │ │ │ - add r0, r8 │ │ │ │ - str r0, [sp, #48] @ 0x30 │ │ │ │ - adds r2, r1, #1 │ │ │ │ ldr r0, [sp, #120] @ 0x78 │ │ │ │ - str r0, [sp, #16] │ │ │ │ + add.w r2, r1, #1 │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ + str r0, [sp, #16] │ │ │ │ ldr r0, [sp, #100] @ 0x64 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - movs r0, #1 │ │ │ │ - asrs r1, r2, #1 │ │ │ │ - strd r7, r0, [sp] │ │ │ │ + mov.w r1, r2, asr #1 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ str r1, [sp, #8] │ │ │ │ - mov r0, r4 │ │ │ │ + str r0, [sp, #12] │ │ │ │ + mov.w r0, #1 │ │ │ │ str r1, [sp, #32] │ │ │ │ + str r0, [sp, #4] │ │ │ │ + mov r0, r4 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ - ldrd r2, r3, [sp, #44] @ 0x2c │ │ │ │ - ldr r4, [sp, #52] @ 0x34 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ + ldrd r3, r4, [sp, #48] @ 0x30 │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3e10e │ │ │ │ + beq.w 41d68 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ ldr r2, [sp, #120] @ 0x78 │ │ │ │ - lsls r1, r3, #2 │ │ │ │ + mov.w r1, r3, lsl #2 │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - adds r0, r3, r1 │ │ │ │ + add.w r0, r3, r1 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ add r1, r3 │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ + str r7, [sp, #0] │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #100] @ 0x64 │ │ │ │ str r2, [sp, #12] │ │ │ │ ldr r2, [sp, #32] │ │ │ │ str r2, [sp, #8] │ │ │ │ - movs r2, #1 │ │ │ │ - strd r7, r2, [sp] │ │ │ │ + mov.w r2, #1 │ │ │ │ + str r2, [sp, #4] │ │ │ │ add.w r2, r0, r8 │ │ │ │ add r0, fp │ │ │ │ ldr r3, [r3, #0] │ │ │ │ mov r4, r3 │ │ │ │ add.w r3, r1, r8 │ │ │ │ add r1, fp │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 3de2a │ │ │ │ + beq.n 41a2e │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ ldr.w r3, [r3, #164] @ 0xa4 │ │ │ │ lsls r2, r3, #15 │ │ │ │ - bpl.n 3df02 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ + bpl.n 41b28 │ │ │ │ ldr r3, [r5, #24] │ │ │ │ + ldr r2, [sp, #96] @ 0x60 │ │ │ │ ldr r1, [sp, #104] @ 0x68 │ │ │ │ cmp r3, #0 │ │ │ │ mov r3, r6 │ │ │ │ ite eq │ │ │ │ moveq r0, #16 │ │ │ │ movne.w r0, #512 @ 0x200 │ │ │ │ mul.w r2, r6, r2 │ │ │ │ blx ff34 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 3de2a │ │ │ │ + bne.n 41a2e │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ mov r8, r0 │ │ │ │ blx ff0c │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [sp, #8] │ │ │ │ mov r1, r0 │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ mov r0, r8 │ │ │ │ + ldr r2, [sp, #112] @ 0x70 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldrd r2, r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #120] @ 0x78 │ │ │ │ blx ff40 │ │ │ │ mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3e19a │ │ │ │ + beq.w 41dfe │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ lsls r3, r3, #31 │ │ │ │ - bpl.w 3e174 │ │ │ │ + bpl.w 41dd6 │ │ │ │ blx ff0c │ │ │ │ mov fp, r0 │ │ │ │ blx ff0c │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - ldr r2, [sp, #100] @ 0x64 │ │ │ │ + ldrd r3, r2, [sp, #96] @ 0x60 │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #116] @ 0x74 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ ldr r2, [sp, #112] @ 0x70 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add r2, r3 │ │ │ │ add r3, r0 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ - str r2, [sp, #0] │ │ │ │ + strd r2, r3, [sp] │ │ │ │ cmp r0, #0 │ │ │ │ ite ne │ │ │ │ movne r0, #6 │ │ │ │ moveq r0, #1 │ │ │ │ - strd r3, r0, [sp, #4] │ │ │ │ + str r0, [sp, #8] │ │ │ │ mov r0, fp │ │ │ │ blx fa3c │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [sp, #120] @ 0x78 │ │ │ │ blx ff40 │ │ │ │ mov fp, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3e19a │ │ │ │ + beq.w 41dfe │ │ │ │ ldr r3, [r5, #24] │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 3e188 │ │ │ │ + bne.w 41dea │ │ │ │ cmp.w sl, #0 │ │ │ │ - beq.w 3e182 │ │ │ │ - ldr r2, [pc, #528] @ (3e1b0 ) │ │ │ │ + beq.w 41de4 │ │ │ │ + ldr r2, [pc, #588] @ (41e14 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #528] @ (3e1b4 ) │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ + ldr r1, [pc, #588] @ (41e18 ) │ │ │ │ + mov.w r0, #120 @ 0x78 │ │ │ │ add r1, pc │ │ │ │ blx f890 │ │ │ │ mov r4, r0 │ │ │ │ ldr r3, [r5, #28] │ │ │ │ - str r3, [r4, #64] @ 0x40 │ │ │ │ - movs r3, #0 │ │ │ │ + str r7, [r4, #100] @ 0x64 │ │ │ │ + add.w r7, r4, #8 │ │ │ │ + mov r0, r7 │ │ │ │ + strd r3, r8, [r4, #64] @ 0x40 │ │ │ │ + mov.w r3, #0 │ │ │ │ + strd fp, r6, [r4, #72] @ 0x48 │ │ │ │ + str.w sl, [r4, #88] @ 0x58 │ │ │ │ + add.w sl, r9, #16 │ │ │ │ str r3, [r4, #108] @ 0x6c │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ + str r5, [r4, #112] @ 0x70 │ │ │ │ str r3, [r4, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [r4, #92] @ 0x5c │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [r4, #84] @ 0x54 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r3, [r4, #96] @ 0x60 │ │ │ │ - adds r3, r6, #3 │ │ │ │ + add.w r3, r6, #3 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - str r7, [r4, #100] @ 0x64 │ │ │ │ - adds r3, #2 │ │ │ │ - add.w r7, r4, #8 │ │ │ │ - mov r0, r7 │ │ │ │ - str.w sl, [r4, #88] @ 0x58 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r6, [r4, #76] @ 0x4c │ │ │ │ + add.w r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [r4, #104] @ 0x68 │ │ │ │ - add.w sl, r9, #16 │ │ │ │ - str r5, [r4, #112] @ 0x70 │ │ │ │ - strd r8, fp, [r4, #68] @ 0x44 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add.w r0, r3, r3, lsr #31 │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ - asrs r0, r0, #1 │ │ │ │ + mov.w r0, r0, asr #1 │ │ │ │ ldr r1, [r3, #8] │ │ │ │ - bl ebd68 │ │ │ │ + bl f6188 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, sl │ │ │ │ mul.w r0, r3, r0 │ │ │ │ blx faac │ │ │ │ ldr r0, [sp, #104] @ 0x68 │ │ │ │ mov r2, r7 │ │ │ │ add.w r1, r8, #8 │ │ │ │ blx faac │ │ │ │ ldr r0, [sp, #104] @ 0x68 │ │ │ │ mov r2, r7 │ │ │ │ add.w r1, fp, #8 │ │ │ │ blx faac │ │ │ │ ldr r3, [r5, #24] │ │ │ │ - cbz r3, 3e04a │ │ │ │ + cbz r3, 41c82 │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ ldr r2, [sp, #104] @ 0x68 │ │ │ │ vldr d6, [r4, #32] │ │ │ │ mul.w r3, r6, r3 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vadd.f64 d6, d6, d7 │ │ │ │ vstr d6, [r4, #32] │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 41a32 │ │ │ │ ldr.w r2, [r9, #12] │ │ │ │ ldr r3, [r2, #4] │ │ │ │ cmp r1, r3 │ │ │ │ - bne.w 3de2a │ │ │ │ - adds r3, r6, #3 │ │ │ │ + bne.w 41a2e │ │ │ │ + add.w r3, r6, #3 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ add.w sl, r3, #2 │ │ │ │ - adds r3, #3 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - movs r3, #1 │ │ │ │ + add.w r3, r3, #3 │ │ │ │ mov.w fp, sl, lsl #2 │ │ │ │ - strd fp, r3, [sp] │ │ │ │ add.w r1, fp, #1073741824 @ 0x40000000 │ │ │ │ - subs r1, #2 │ │ │ │ + sub.w r1, r1, #2 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + mov.w r3, #1 │ │ │ │ mov.w r8, r1, lsl #2 │ │ │ │ ldr r1, [sp, #120] @ 0x78 │ │ │ │ - str r1, [sp, #16] │ │ │ │ - movs r1, #2 │ │ │ │ - str r1, [sp, #12] │ │ │ │ + str.w fp, [sp] │ │ │ │ + str r3, [sp, #4] │ │ │ │ add.w r0, r8, #4 │ │ │ │ mov r3, r0 │ │ │ │ + str r1, [sp, #16] │ │ │ │ + mov.w r1, #2 │ │ │ │ str r0, [sp, #32] │ │ │ │ + mov.w r0, #0 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + mov.w r1, #4 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ - movs r1, #4 │ │ │ │ - movs r0, #0 │ │ │ │ mov r4, r2 │ │ │ │ mov r2, r8 │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3de2a │ │ │ │ + beq.w 41a2e │ │ │ │ ldr r4, [sp, #96] @ 0x60 │ │ │ │ mov r1, sl │ │ │ │ - subs r4, #1 │ │ │ │ - str r4, [sp, #28] │ │ │ │ + add.w r4, r4, #4294967295 @ 0xffffffff │ │ │ │ add.w r0, r4, r4, lsr #31 │ │ │ │ - asrs r0, r0, #1 │ │ │ │ - bl ebffc │ │ │ │ + str r4, [sp, #28] │ │ │ │ + mov.w r0, r0, asr #1 │ │ │ │ + bl f641c │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ - ldr r4, [sp, #120] @ 0x78 │ │ │ │ mov sl, r1 │ │ │ │ + mov.w r1, #2 │ │ │ │ add.w r2, sl, #1 │ │ │ │ - movs r1, #2 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - movs r2, #1 │ │ │ │ - str r1, [sp, #12] │ │ │ │ - movs r0, #0 │ │ │ │ - strd fp, r2, [sp] │ │ │ │ - movs r1, #4 │ │ │ │ - str r4, [sp, #16] │ │ │ │ + mov.w r0, #0 │ │ │ │ + str.w fp, [sp] │ │ │ │ + ldr r4, [sp, #120] @ 0x78 │ │ │ │ + strd r2, r1, [sp, #8] │ │ │ │ + mov.w r2, #1 │ │ │ │ + mov.w r1, #4 │ │ │ │ + str r2, [sp, #4] │ │ │ │ mov r2, r8 │ │ │ │ + str r4, [sp, #16] │ │ │ │ ldr r4, [r3, #0] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - bne.n 3e1a8 │ │ │ │ + bne.n 41e0e │ │ │ │ ldr.w r2, [r9, #12] │ │ │ │ - movs r1, #2 │ │ │ │ - ldr r4, [sp, #120] @ 0x78 │ │ │ │ + mov.w r1, #2 │ │ │ │ add.w r3, sl, r1 │ │ │ │ - str r1, [sp, #12] │ │ │ │ - movs r1, #1 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - strd fp, r1, [sp] │ │ │ │ - movs r1, #4 │ │ │ │ - str r4, [sp, #16] │ │ │ │ + str.w fp, [sp] │ │ │ │ + ldr r4, [sp, #120] @ 0x78 │ │ │ │ + strd r3, r1, [sp, #8] │ │ │ │ + mov.w r1, #1 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ + str r1, [sp, #4] │ │ │ │ + mov.w r1, #4 │ │ │ │ + str r4, [sp, #16] │ │ │ │ ldr.w sl, [r2] │ │ │ │ mov r2, r8 │ │ │ │ blx sl │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3de2a │ │ │ │ + beq.w 41a2e │ │ │ │ mov.w sl, #1 │ │ │ │ - b.n 3deda │ │ │ │ + b.n 41b00 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ + ldr r1, [sp, #40] @ 0x28 │ │ │ │ add.w r3, r2, r2, lsr #31 │ │ │ │ ldr r2, [sp, #120] @ 0x78 │ │ │ │ - asrs r4, r3, #1 │ │ │ │ + mov.w r4, r3, asr #1 │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ + strd r7, r0, [sp] │ │ │ │ + ldr r0, [sp, #36] @ 0x24 │ │ │ │ + str r4, [sp, #8] │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #100] @ 0x64 │ │ │ │ str r2, [sp, #12] │ │ │ │ - str r4, [sp, #8] │ │ │ │ - strd r7, r0, [sp] │ │ │ │ - str r4, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - ldrd r0, r1, [sp, #36] @ 0x24 │ │ │ │ + str r4, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r4, r3 │ │ │ │ - ldrd r2, r3, [sp, #44] @ 0x2c │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ blx r4 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3de2a │ │ │ │ - ldr r4, [sp, #120] @ 0x78 │ │ │ │ + beq.w 41a2e │ │ │ │ ldr.w r3, [r9, #12] │ │ │ │ + str r7, [sp, #0] │ │ │ │ + ldr r4, [sp, #120] @ 0x78 │ │ │ │ + ldrd r0, r1, [sp, #36] @ 0x24 │ │ │ │ strd sl, r4, [sp, #12] │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ - str r7, [sp, #0] │ │ │ │ - adds r2, r4, #2 │ │ │ │ + add.w r2, r4, #2 │ │ │ │ strd r4, r2, [sp, #4] │ │ │ │ - ldrd r0, r1, [sp, #36] @ 0x24 │ │ │ │ ldr.w sl, [r3] │ │ │ │ ldrd r2, r3, [sp, #44] @ 0x2c │ │ │ │ blx sl │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 3de2a │ │ │ │ + beq.w 41a2e │ │ │ │ ldr r1, [sp, #32] │ │ │ │ mov.w sl, #1 │ │ │ │ - subs r3, r1, #1 │ │ │ │ + add.w r3, r1, #4294967295 @ 0xffffffff │ │ │ │ str r3, [sp, #32] │ │ │ │ - b.n 3dea2 │ │ │ │ + b.n 41ac2 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ mov fp, r0 │ │ │ │ - b.n 3df48 │ │ │ │ - ldr r2, [pc, #52] @ (3e1b8 ) │ │ │ │ + b.n 41b6e │ │ │ │ + ldr r2, [pc, #52] @ (41e1c ) │ │ │ │ add r2, pc │ │ │ │ - b.n 3dfa0 │ │ │ │ - ldr r2, [pc, #48] @ (3e1bc ) │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ - ldr r1, [pc, #48] @ (3e1c0 ) │ │ │ │ + b.n 41bca │ │ │ │ + ldr r2, [pc, #52] @ (41e20 ) │ │ │ │ + mov.w r0, #120 @ 0x78 │ │ │ │ + ldr r1, [pc, #48] @ (41e24 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f890 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 3dfac │ │ │ │ + b.n 41bd8 │ │ │ │ mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx f928 │ │ │ │ - b.n 3de2a │ │ │ │ + b.n 41a2e │ │ │ │ mov.w sl, #0 │ │ │ │ - b.n 3deda │ │ │ │ - nop │ │ │ │ - ldc2 15, cr15, [r7], {255} @ 0xff │ │ │ │ - ldr r5, [sp, #880] @ 0x370 │ │ │ │ - movs r3, r1 │ │ │ │ - ldr??.w pc, [sp, #4095] @ 0xfff │ │ │ │ + b.n 41b00 │ │ │ │ + @ instruction: 0xfbf9ffff │ │ │ │ + lsls r0, r6, #6 │ │ │ │ + movs r4, r1 │ │ │ │ + ldr??.w pc, [r3, #4095] @ 0xfff │ │ │ │ movs r3, r6 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r3, [sp, #960] @ 0x3c0 │ │ │ │ - movs r3, r1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r0 │ │ │ │ + vaddl.u8 q0, d12, d11 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #132 @ 0x84 │ │ │ │ - add r7, sp, #24 │ │ │ │ + mov fp, r0 │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ - strd r2, r1, [r7, #60] @ 0x3c │ │ │ │ - ldr r2, [r0, #76] @ 0x4c │ │ │ │ + add r7, sp, #24 │ │ │ │ str r3, [r7, #28] │ │ │ │ - adds r4, r2, #3 │ │ │ │ - ldr r3, [r0, #72] @ 0x48 │ │ │ │ - bic.w r4, r4, #3 │ │ │ │ + strd r2, r1, [r7, #60] @ 0x3c │ │ │ │ + ldrd r3, r2, [r0, #72] @ 0x48 │ │ │ │ + ldr r1, [r0, #84] @ 0x54 │ │ │ │ str r3, [r7, #24] │ │ │ │ - adds r5, r4, #2 │ │ │ │ + add.w r4, r2, #3 │ │ │ │ ldr r3, [r0, #92] @ 0x5c │ │ │ │ - str r3, [r7, #32] │ │ │ │ - ldr r3, [r0, #80] @ 0x50 │ │ │ │ - ldr r1, [r0, #84] @ 0x54 │ │ │ │ + bic.w r4, r4, #3 │ │ │ │ + add.w r5, r4, #2 │ │ │ │ mul.w r2, r5, r2 │ │ │ │ - adds r0, r3, #1 │ │ │ │ str r5, [r7, #8] │ │ │ │ - add.w r0, r0, r0, lsr #31 │ │ │ │ + str r3, [r7, #32] │ │ │ │ + ldr r3, [r0, #80] @ 0x50 │ │ │ │ mov.w r8, r2, lsl #3 │ │ │ │ cmp.w r8, #65536 @ 0x10000 │ │ │ │ + add.w r0, r3, #1 │ │ │ │ + add.w r0, r0, r0, lsr #31 │ │ │ │ mov.w r0, r0, asr #1 │ │ │ │ str r0, [r7, #56] @ 0x38 │ │ │ │ - bcs.w 3e538 │ │ │ │ + bcs.w 42206 │ │ │ │ sub.w sp, sp, r8 │ │ │ │ cmp r1, #0 │ │ │ │ add r2, sp, #24 │ │ │ │ str r2, [r7, #96] @ 0x60 │ │ │ │ - ble.w 3e51a │ │ │ │ - adds r2, r4, #3 │ │ │ │ + ble.w 421d8 │ │ │ │ + add.w r2, r4, #3 │ │ │ │ ldr r0, [r7, #32] │ │ │ │ - str r2, [r7, #16] │ │ │ │ + str.w r8, [r7, #4] │ │ │ │ + strd r1, r2, [r7, #12] │ │ │ │ ldr r2, [r7, #56] @ 0x38 │ │ │ │ - str r1, [r7, #12] │ │ │ │ ldr r1, [r7, #64] @ 0x40 │ │ │ │ - str.w r8, [r7, #4] │ │ │ │ mul.w r2, r0, r2 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [r7, #20] │ │ │ │ ldr r2, [r7, #96] @ 0x60 │ │ │ │ - adds r2, #4 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ str r2, [r7, #88] @ 0x58 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ str r2, [r7, #36] @ 0x24 │ │ │ │ movw r2, #65534 @ 0xfffe │ │ │ │ movt r2, #65535 @ 0xffff │ │ │ │ - subs r2, r2, r4 │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ str r2, [r7, #40] @ 0x28 │ │ │ │ ldr r2, [r7, #32] │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - adds r2, r1, r3 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r2, r1, r3 │ │ │ │ str r2, [r7, #48] @ 0x30 │ │ │ │ ldr r2, [r7, #60] @ 0x3c │ │ │ │ - adds r3, r2, r3 │ │ │ │ + add r3, r2 │ │ │ │ str r3, [r7, #44] @ 0x2c │ │ │ │ - str r2, [sp, #0] │ │ │ │ mov r3, r1 │ │ │ │ + str r2, [sp, #0] │ │ │ │ ldr r0, [r7, #28] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ - ldr r2, [r7, #56] @ 0x38 │ │ │ │ ldr r3, [r7, #16] │ │ │ │ + ldr r2, [r7, #56] @ 0x38 │ │ │ │ cmp r2, r3 │ │ │ │ - ble.w 3e522 │ │ │ │ + ble.w 421f4 │ │ │ │ ldr r5, [r7, #8] │ │ │ │ mov sl, r3 │ │ │ │ + str.w sl, [r7, #52] @ 0x34 │ │ │ │ ldr r3, [r7, #40] @ 0x28 │ │ │ │ ldrd r6, r4, [fp, #100] @ 0x64 │ │ │ │ - add.w r2, r3, sl │ │ │ │ ldr.w r8, [fp, #92] @ 0x5c │ │ │ │ + add.w r2, r3, sl │ │ │ │ str r6, [r7, #92] @ 0x5c │ │ │ │ add.w r3, r4, #1073741824 @ 0x40000000 │ │ │ │ ldr r6, [r7, #96] @ 0x60 │ │ │ │ - subs r3, #2 │ │ │ │ - str.w sl, [r7, #52] @ 0x34 │ │ │ │ + sub.w r3, r3, #2 │ │ │ │ mul.w r9, r2, r8 │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ add.w r1, r6, r3, lsl #2 │ │ │ │ ldr r3, [r7, #64] @ 0x40 │ │ │ │ strd r2, r1, [r7, #96] @ 0x60 │ │ │ │ - mov.w r9, r9, lsl #2 │ │ │ │ add r3, r9 │ │ │ │ mov r0, r3 │ │ │ │ ldr r3, [r7, #60] @ 0x3c │ │ │ │ strd r4, r5, [sp, #8] │ │ │ │ + str.w r8, [sp, #16] │ │ │ │ add r3, r9 │ │ │ │ mov r1, r3 │ │ │ │ - movs r3, #2 │ │ │ │ - strd r8, r3, [sp, #16] │ │ │ │ + mov.w r3, #2 │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr r2, [r7, #92] @ 0x5c │ │ │ │ str r2, [sp, #4] │ │ │ │ mov r2, r6 │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r7, #88] @ 0x58 │ │ │ │ strd r1, r0, [r7, #80] @ 0x50 │ │ │ │ blx 100bc │ │ │ │ - ldr r3, [r7, #48] @ 0x30 │ │ │ │ - ldr r0, [r7, #44] @ 0x2c │ │ │ │ + ldrd r0, r3, [r7, #44] @ 0x2c │ │ │ │ ldr r1, [r7, #100] @ 0x64 │ │ │ │ sub.w r3, r3, r9 │ │ │ │ sub.w r0, r0, r9 │ │ │ │ - str r3, [r7, #76] @ 0x4c │ │ │ │ - str r0, [r7, #72] @ 0x48 │ │ │ │ + strd r0, r3, [r7, #72] @ 0x48 │ │ │ │ rsb r3, r8, #0 │ │ │ │ mvn.w r0, #1 │ │ │ │ + add.w r9, r1, #4 │ │ │ │ str r0, [sp, #20] │ │ │ │ str r3, [r7, #68] @ 0x44 │ │ │ │ - add.w r9, r1, #4 │ │ │ │ - strd r5, r3, [sp, #12] │ │ │ │ - str r4, [sp, #8] │ │ │ │ + strd r4, r5, [sp, #8] │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr r2, [r7, #92] @ 0x5c │ │ │ │ str r2, [sp, #4] │ │ │ │ mov r2, r1 │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ ldrd r1, r0, [r7, #72] @ 0x48 │ │ │ │ blx 100bc │ │ │ │ - movs r1, #2 │ │ │ │ + mov.w r1, #2 │ │ │ │ strd sl, r1, [sp, #12] │ │ │ │ add sl, r5 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ str r0, [sp, #8] │ │ │ │ mov r0, r6 │ │ │ │ ldr.w r3, [fp, #104] @ 0x68 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #108] @ 0x6c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r9 │ │ │ │ - ldr r2, [r7, #100] @ 0x64 │ │ │ │ ldr r1, [r7, #88] @ 0x58 │ │ │ │ str r6, [r7, #96] @ 0x60 │ │ │ │ ldr.w r6, [fp, #64] @ 0x40 │ │ │ │ + ldr r2, [r7, #100] @ 0x64 │ │ │ │ blx r6 │ │ │ │ - movs r3, #2 │ │ │ │ - strd r5, r3, [sp, #12] │ │ │ │ + mov.w r3, #2 │ │ │ │ str.w r8, [sp, #20] │ │ │ │ + strd r5, r3, [sp, #12] │ │ │ │ ldr r6, [r7, #92] @ 0x5c │ │ │ │ strd r4, r6, [sp, #4] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r1, [r7, #88] @ 0x58 │ │ │ │ ldrd r3, r2, [r7, #80] @ 0x50 │ │ │ │ + ldr r1, [r7, #88] @ 0x58 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ blx 10124 │ │ │ │ ldr r3, [r7, #68] @ 0x44 │ │ │ │ + mov r1, r9 │ │ │ │ + strd r4, r6, [sp, #4] │ │ │ │ + str r5, [sp, #12] │ │ │ │ str r3, [sp, #20] │ │ │ │ mvn.w r3, #1 │ │ │ │ - strd r4, r6, [sp, #4] │ │ │ │ - mov r1, r9 │ │ │ │ - strd r5, r3, [sp, #12] │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r0, [r7, #100] @ 0x64 │ │ │ │ ldrd r3, r2, [r7, #72] @ 0x48 │ │ │ │ + ldr r0, [r7, #100] @ 0x64 │ │ │ │ blx 10124 │ │ │ │ ldr r3, [r7, #56] @ 0x38 │ │ │ │ cmp r3, sl │ │ │ │ - bgt.w 3e270 │ │ │ │ + bgt.w 41ef8 │ │ │ │ mov r0, r3 │ │ │ │ ldr r1, [r7, #52] @ 0x34 │ │ │ │ - ldr.w sl, [fp, #92] @ 0x5c │ │ │ │ + ldrd r3, sl, [fp, #88] @ 0x58 │ │ │ │ ldrd r6, r5, [fp, #100] @ 0x64 │ │ │ │ sub.w r8, r0, r1 │ │ │ │ - ldr.w r3, [fp, #88] @ 0x58 │ │ │ │ + ldr r2, [r7, #96] @ 0x60 │ │ │ │ mul.w r4, sl, r1 │ │ │ │ ldr r1, [r7, #64] @ 0x40 │ │ │ │ - ldr r2, [r7, #96] @ 0x60 │ │ │ │ + str r6, [r7, #92] @ 0x5c │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ str r3, [r7, #100] @ 0x64 │ │ │ │ add.w r3, r5, #1073741824 @ 0x40000000 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - subs r3, #2 │ │ │ │ - adds r0, r1, r4 │ │ │ │ - ldr r1, [r7, #60] @ 0x3c │ │ │ │ - str r0, [r7, #84] @ 0x54 │ │ │ │ + sub.w r3, r3, #2 │ │ │ │ add.w r9, r2, r3, lsl #2 │ │ │ │ - str r6, [r7, #92] @ 0x5c │ │ │ │ + mov.w r3, #2 │ │ │ │ + add.w r0, r1, r4 │ │ │ │ + ldr r1, [r7, #60] @ 0x3c │ │ │ │ add r1, r4 │ │ │ │ - movs r3, #2 │ │ │ │ - str r1, [r7, #80] @ 0x50 │ │ │ │ - strd sl, r3, [sp, #16] │ │ │ │ - strd r5, r8, [sp, #8] │ │ │ │ - str r6, [sp, #4] │ │ │ │ + strd r1, r0, [r7, #80] @ 0x50 │ │ │ │ + strd r6, r5, [sp, #4] │ │ │ │ + strd r8, sl, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [r7, #88] @ 0x58 │ │ │ │ blx 100bc │ │ │ │ ldr r2, [r7, #48] @ 0x30 │ │ │ │ mvn.w r3, #1 │ │ │ │ - subs r0, r2, r4 │ │ │ │ + sub.w r0, r2, r4 │ │ │ │ ldr r2, [r7, #44] @ 0x2c │ │ │ │ str r0, [r7, #76] @ 0x4c │ │ │ │ - subs r1, r2, r4 │ │ │ │ + sub.w r1, r2, r4 │ │ │ │ rsb r2, sl, #0 │ │ │ │ - str r1, [r7, #72] @ 0x48 │ │ │ │ add.w r4, r9, #4 │ │ │ │ - str r2, [r7, #68] @ 0x44 │ │ │ │ - strd r2, r3, [sp, #16] │ │ │ │ + strd r2, r1, [r7, #68] @ 0x44 │ │ │ │ + strd r6, r5, [sp, #4] │ │ │ │ + strd r8, r2, [sp, #12] │ │ │ │ mov r2, r9 │ │ │ │ - strd r5, r8, [sp, #8] │ │ │ │ - str r6, [sp, #4] │ │ │ │ + str r3, [sp, #20] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r4 │ │ │ │ blx 100bc │ │ │ │ ldr r3, [r7, #100] @ 0x64 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.n 3e4d6 │ │ │ │ - movs r3, #2 │ │ │ │ + bne.n 4218e │ │ │ │ + mov.w r3, #2 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r1, [r7, #56] @ 0x38 │ │ │ │ ldr r2, [r7, #100] @ 0x64 │ │ │ │ add r2, r1 │ │ │ │ str r2, [sp, #12] │ │ │ │ ldr r2, [r7, #52] @ 0x34 │ │ │ │ str r2, [sp, #8] │ │ │ │ mov r2, r9 │ │ │ │ ldr.w r3, [fp, #104] @ 0x68 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp, #108] @ 0x6c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r4 │ │ │ │ - ldr r1, [r7, #88] @ 0x58 │ │ │ │ ldr.w r6, [fp, #64] @ 0x40 │ │ │ │ + ldr r1, [r7, #88] @ 0x58 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ blx r6 │ │ │ │ - movs r3, #2 │ │ │ │ - strd r8, r3, [sp, #12] │ │ │ │ + mov.w r3, #2 │ │ │ │ str.w sl, [sp, #20] │ │ │ │ + strd r8, r3, [sp, #12] │ │ │ │ ldr r6, [r7, #92] @ 0x5c │ │ │ │ strd r5, r6, [sp, #4] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r1, [r7, #88] @ 0x58 │ │ │ │ ldrd r3, r2, [r7, #80] @ 0x50 │ │ │ │ + ldr r1, [r7, #88] @ 0x58 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ blx 10124 │ │ │ │ ldr r3, [r7, #68] @ 0x44 │ │ │ │ - str r3, [sp, #20] │ │ │ │ - mvn.w r3, #1 │ │ │ │ - strd r5, r6, [sp, #4] │ │ │ │ mov r1, r4 │ │ │ │ - strd r8, r3, [sp, #12] │ │ │ │ mov r0, r9 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + str.w r8, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ + mvn.w r3, #1 │ │ │ │ + str r3, [sp, #16] │ │ │ │ ldr.w r3, [fp, #76] @ 0x4c │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ str r3, [sp, #0] │ │ │ │ ldrd r3, r2, [r7, #72] @ 0x48 │ │ │ │ blx 10124 │ │ │ │ - ldr r5, [r7, #64] @ 0x40 │ │ │ │ ldr r2, [r7, #20] │ │ │ │ - ldr r6, [r7, #60] @ 0x3c │ │ │ │ - adds r3, r5, r2 │ │ │ │ - adds r2, r6, r2 │ │ │ │ + ldrd r6, r5, [r7, #60] @ 0x3c │ │ │ │ + add.w r3, r5, r2 │ │ │ │ + add r2, r6 │ │ │ │ + mov r1, r3 │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr r0, [r7, #24] │ │ │ │ - mov r1, r3 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ ldr.w r3, [fp, #96] @ 0x60 │ │ │ │ ldr r2, [r7, #36] @ 0x24 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r1, r5, r3 │ │ │ │ - adds r3, r6, r3 │ │ │ │ - str r3, [r7, #60] @ 0x3c │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ + add r3, r6 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + strd r3, r1, [r7, #60] @ 0x3c │ │ │ │ ldr r3, [r7, #12] │ │ │ │ str r2, [r7, #36] @ 0x24 │ │ │ │ cmp r3, r2 │ │ │ │ - str r1, [r7, #64] @ 0x40 │ │ │ │ - ble.n 3e510 │ │ │ │ + ble.n 421ce │ │ │ │ ldr.w r3, [fp, #80] @ 0x50 │ │ │ │ - b.n 3e246 │ │ │ │ + b.n 41eca │ │ │ │ ldr.w r2, [fp, #76] @ 0x4c │ │ │ │ mov.w r3, r8, lsl #3 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ mov r6, r3 │ │ │ │ - adds r1, r3, #4 │ │ │ │ + add.w r1, r3, #4 │ │ │ │ mov r3, r5 │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ add r1, r0 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ add r0, r6 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ blx 100d4 │ │ │ │ ldr.w r2, [fp, #76] @ 0x4c │ │ │ │ rsb r1, r6, #4 │ │ │ │ mov r3, r5 │ │ │ │ add r1, r9 │ │ │ │ sub.w r0, r9, r6 │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ blx 100d4 │ │ │ │ - b.n 3e426 │ │ │ │ + b.n 420cc │ │ │ │ ldr.w r8, [r7, #4] │ │ │ │ cmp.w r8, #65536 @ 0x10000 │ │ │ │ - bcs.n 3e52a │ │ │ │ - adds r7, #108 @ 0x6c │ │ │ │ + bcs.n 421fe │ │ │ │ + add.w r7, r7, #108 @ 0x6c │ │ │ │ mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r3, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r0, r2 │ │ │ │ str r3, [r7, #52] @ 0x34 │ │ │ │ - b.n 3e396 │ │ │ │ + b.n 42030 │ │ │ │ ldr r0, [r7, #96] @ 0x60 │ │ │ │ blx ff78 │ │ │ │ - adds r7, #108 @ 0x6c │ │ │ │ - mov sp, r7 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + b.n 421d8 │ │ │ │ mov r0, r8 │ │ │ │ str r1, [r7, #100] @ 0x64 │ │ │ │ blx 1008c │ │ │ │ ldr r1, [r7, #100] @ 0x64 │ │ │ │ str r0, [r7, #96] @ 0x60 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.n 3e52a │ │ │ │ + ble.n 421fe │ │ │ │ ldr.w r3, [fp, #80] @ 0x50 │ │ │ │ - b.n 3e218 │ │ │ │ - nop │ │ │ │ + b.n 41e92 │ │ │ │ │ │ │ │ -0003e550 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ +0004221c : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr.w r8, [pc, #72] @ 3e5a0 │ │ │ │ - mov r7, r3 │ │ │ │ mov r5, r0 │ │ │ │ - add r8, pc │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r7, r3 │ │ │ │ mov r6, r1 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ mov r2, r7 │ │ │ │ + mov.w r0, #32 │ │ │ │ + ldr.w r8, [pc, #76] @ 42284 │ │ │ │ ldr r1, [r4, #0] │ │ │ │ + add r8, pc │ │ │ │ mov r3, r8 │ │ │ │ - movs r0, #32 │ │ │ │ blx fb10 │ │ │ │ - movs r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - str r6, [r0, #28] │ │ │ │ - str r4, [r0, #20] │ │ │ │ - str r3, [r0, #24] │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r0, r5 │ │ │ │ + strd r4, r3, [r1, #20] │ │ │ │ + str r6, [r1, #28] │ │ │ │ blx f5d0 │ │ │ │ ldr r1, [r4, #0] │ │ │ │ mov r3, r8 │ │ │ │ mov r2, r7 │ │ │ │ - movs r0, #32 │ │ │ │ + mov.w r0, #32 │ │ │ │ blx fb10 │ │ │ │ - movs r3, #1 │ │ │ │ - str r6, [r0, #28] │ │ │ │ mov r1, r0 │ │ │ │ - str r4, [r0, #20] │ │ │ │ - str r3, [r0, #24] │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldrd r8, lr, [sp, #16] │ │ │ │ mov r0, r5 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + strd r4, r3, [r1, #20] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + str r6, [r1, #28] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #24 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - strh.w pc, [r7, #4095] @ 0xfff │ │ │ │ - movs r0, #1 │ │ │ │ + bl 286 │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r5, [sp, #36] @ 0x24 │ │ │ │ + nop │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ ldrd r3, r4, [sp, #28] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 3e5e2 │ │ │ │ + ble.n 422d0 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ - bne.n 3e5e4 │ │ │ │ + bne.n 422d8 │ │ │ │ vldmia r0!, {s15} │ │ │ │ add.w ip, r2, lr │ │ │ │ - vldmia r1!, {s14} │ │ │ │ subs r3, #1 │ │ │ │ + vldmia r1!, {s14} │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [ip] │ │ │ │ vstmia r2!, {s15} │ │ │ │ - bne.n 3e5c2 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 422b0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov.w ip, r4, lsl #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ vldr s15, [r0] │ │ │ │ add.w r4, r2, lr │ │ │ │ - vldr s14, [r1] │ │ │ │ + subs r3, #1 │ │ │ │ add r0, ip │ │ │ │ + vldr s14, [r1] │ │ │ │ add r1, ip │ │ │ │ - subs r3, #1 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r4] │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, r5 │ │ │ │ - bne.n 3e5ea │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 422e0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -0003e614 : │ │ │ │ - ldr r2, [pc, #8] @ (3e620 ) │ │ │ │ - ldr r1, [pc, #12] @ (3e624 ) │ │ │ │ +00042310 : │ │ │ │ + ldr r2, [pc, #8] @ (4231c ) │ │ │ │ + ldr r1, [pc, #12] @ (42320 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r1, sp, #624 @ 0x270 │ │ │ │ - movs r3, r1 │ │ │ │ - @ instruction: 0xff8bffff │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + lsrs r0, r4, #18 │ │ │ │ + movs r4, r1 │ │ │ │ + vminnm.f16 , , │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #32] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 3e696 │ │ │ │ + ble.n 4239e │ │ │ │ ldr r7, [sp, #20] │ │ │ │ ldr r5, [sp, #28] │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ ldr r7, [sp, #24] │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ ldr r5, [sp, #40] @ 0x28 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - bne.n 3e698 │ │ │ │ - add r3, ip │ │ │ │ - vldr s10, [pc, #156] @ 3e6ec │ │ │ │ + bne.n 423ac │ │ │ │ + vldr s10, [pc, #184] @ 42410 │ │ │ │ vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ + add r3, ip │ │ │ │ add.w ip, r0, lr │ │ │ │ - vldmia r1!, {s12} │ │ │ │ - vldr s13, [r0] │ │ │ │ subs r4, #1 │ │ │ │ + vldmia r1!, {s12} │ │ │ │ add.w r0, r0, #4 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r2, r7 │ │ │ │ - vmov.f32 s11, s13 │ │ │ │ + vldr s13, [r0, #-4] │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vmov.f32 s11, s13 │ │ │ │ vmls.f32 s11, s14, s9 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vstr s11, [ip] │ │ │ │ vstmia r3!, {s15} │ │ │ │ vstmia r2!, {s14} │ │ │ │ - bne.n 3e656 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - add r3, ip │ │ │ │ - vldr s10, [pc, #76] @ 3e6ec │ │ │ │ + bne.n 4235e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s10, [pc, #96] @ 42410 │ │ │ │ vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add r3, ip │ │ │ │ add.w ip, r0, lr │ │ │ │ vldr s12, [r1] │ │ │ │ - vldr s14, [r0] │ │ │ │ - add r1, r6 │ │ │ │ - add r0, r6 │ │ │ │ subs r4, #1 │ │ │ │ + add r1, r6 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r2, r7 │ │ │ │ - vmov.f32 s11, s14 │ │ │ │ + vldr s14, [r0] │ │ │ │ + add r0, r6 │ │ │ │ vadd.f32 s13, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vmov.f32 s11, s14 │ │ │ │ vmls.f32 s11, s13, s9 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vstr s11, [ip] │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, r5 │ │ │ │ vstr s14, [r2] │ │ │ │ add r2, r5 │ │ │ │ - bne.n 3e6a6 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - cbz r7, 3e764 │ │ │ │ + bne.n 423be │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cbz r7, 42488 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -0003e6f0 : │ │ │ │ - ldr r2, [pc, #8] @ (3e6fc ) │ │ │ │ - ldr r1, [pc, #12] @ (3e700 ) │ │ │ │ +00042414 : │ │ │ │ + ldr r2, [pc, #8] @ (42420 ) │ │ │ │ + ldr r1, [pc, #12] @ (42424 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r0, sp, #960 @ 0x3c0 │ │ │ │ - movs r3, r1 │ │ │ │ - vminnm.f32 , , │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + lsrs r4, r1, #15 │ │ │ │ + movs r4, r1 │ │ │ │ + vmaxnm.f32 , , │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #32] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 3e77e │ │ │ │ + ble.n 424ae │ │ │ │ ldr r7, [sp, #20] │ │ │ │ ldr r5, [sp, #28] │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ ldr r7, [sp, #24] │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ ldr r5, [sp, #40] @ 0x28 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - mov.w r7, r7, lsl #2 │ │ │ │ it eq │ │ │ │ addeq r3, ip │ │ │ │ - bne.n 3e780 │ │ │ │ + bne.n 424bc │ │ │ │ add.w r5, r0, lr │ │ │ │ vldr s13, [r0] │ │ │ │ - vldr s11, [r1] │ │ │ │ add.w ip, r2, r7 │ │ │ │ - adds r0, #4 │ │ │ │ subs r4, #1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s10, [r5] │ │ │ │ add.w r5, r1, lr │ │ │ │ add.w r1, r1, #4 │ │ │ │ + vldr s11, [r1, #-4] │ │ │ │ vldr s14, [r5] │ │ │ │ vadd.f32 s12, s10, s13 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vadd.f32 s15, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, r7 │ │ │ │ vstmia r3!, {s14} │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s14, [ip] │ │ │ │ vstmia r2!, {s15} │ │ │ │ - bne.n 3e72e │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 4245c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ add r3, ip │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r0, lr │ │ │ │ vldr s13, [r0] │ │ │ │ - vldr s11, [r1] │ │ │ │ - add r0, r6 │ │ │ │ subs r4, #1 │ │ │ │ + add r0, r6 │ │ │ │ vldr s10, [ip] │ │ │ │ add.w ip, r1, lr │ │ │ │ + vldr s11, [r1] │ │ │ │ add r1, r6 │ │ │ │ vldr s14, [ip] │ │ │ │ + add.w ip, r2, r7 │ │ │ │ vadd.f32 s15, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - add.w ip, r2, r7 │ │ │ │ vadd.f32 s12, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, r7 │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ add r3, r5 │ │ │ │ vstr s14, [ip] │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, r5 │ │ │ │ - bne.n 3e786 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 424c6 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0003e7dc : │ │ │ │ - ldr r2, [pc, #8] @ (3e7e8 ) │ │ │ │ - ldr r1, [pc, #12] @ (3e7ec ) │ │ │ │ +00042528 : │ │ │ │ + ldr r2, [pc, #8] @ (42534 ) │ │ │ │ + ldr r1, [pc, #12] @ (42538 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r0, sp, #208 @ 0xd0 │ │ │ │ - movs r3, r1 │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - ldr.w ip, [pc, #428] @ 3e9a4 │ │ │ │ + lsrs r0, r5, #11 │ │ │ │ + movs r4, r1 │ │ │ │ + mrc2 15, 7, pc, cr7, cr15, {7} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + ldr.w ip, [pc, #456] @ 4270c │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r8, r5, [sp, #40] @ 0x28 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldr r7, [sp, #48] @ 0x30 │ │ │ │ add ip, pc │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ ldrd r4, lr, [sp, #32] │ │ │ │ cmp r5, #0 │ │ │ │ - ldr r7, [sp, #48] @ 0x30 │ │ │ │ - ble.n 3e8d8 │ │ │ │ - ldr.w r9, [pc, #412] @ 3e9a8 │ │ │ │ + ble.n 42630 │ │ │ │ + ldr.w r9, [pc, #428] @ 42710 │ │ │ │ ldr.w r6, [ip, r9] │ │ │ │ ldr.w r9, [r6] │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 3e8dc │ │ │ │ - vldr s7, [pc, #376] @ 3e998 │ │ │ │ + bne.n 42642 │ │ │ │ + vldr s7, [pc, #392] @ 42700 │ │ │ │ vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s8, [pc, #372] @ 3e99c │ │ │ │ - vldr s5, [pc, #372] @ 3e9a0 │ │ │ │ + vldr s8, [pc, #388] @ 42704 │ │ │ │ + vldr s5, [pc, #388] @ 42708 │ │ │ │ add.w r6, r0, r4, lsl #3 │ │ │ │ - vldr s10, [r1] │ │ │ │ - vldr s14, [r0] │ │ │ │ subs r5, #1 │ │ │ │ + vldr s10, [r1] │ │ │ │ vldr s15, [r6] │ │ │ │ mov.w r6, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ add.w r7, r0, r6 │ │ │ │ add r6, r1 │ │ │ │ - add.w r0, r0, #4 │ │ │ │ + vldr s14, [r0] │ │ │ │ add.w r1, r1, #4 │ │ │ │ - vadd.f32 s13, s10, s15 │ │ │ │ - vsub.f32 s15, s15, s10 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s11, [r6] │ │ │ │ mov.w r6, r8, lsl #2 │ │ │ │ + eor.w r8, r8, r9 │ │ │ │ vldr s12, [r7] │ │ │ │ + vadd.f32 s13, s10, s15 │ │ │ │ + vsub.f32 s15, s15, s10 │ │ │ │ add.w ip, r3, r6 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ add.w r3, r3, #4 │ │ │ │ - eor.w r8, r8, r9 │ │ │ │ vadd.f32 s9, s11, s12 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vmul.f32 s11, s12, s8 │ │ │ │ vadd.f32 s10, s9, s13 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vnmls.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ - vmla.f32 s15, s12, s7 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ + vmla.f32 s15, s12, s7 │ │ │ │ vstr s11, [ip] │ │ │ │ add ip, r6 │ │ │ │ mov.w r6, lr, lsl #2 │ │ │ │ eor.w lr, lr, r9 │ │ │ │ vstr s15, [ip] │ │ │ │ vadd.f32 s15, s10, s14 │ │ │ │ add.w ip, r2, r6 │ │ │ │ @@ -62122,491 +63976,517 @@ │ │ │ │ vmov.f32 s15, s14 │ │ │ │ vmls.f32 s15, s10, s6 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s14, [ip] │ │ │ │ add ip, r6 │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 3e82e │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - vldr s7, [pc, #180] @ 3e998 │ │ │ │ + bne.n 42586 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + vldr s7, [pc, #188] @ 42700 │ │ │ │ vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s8, [pc, #176] @ 3e99c │ │ │ │ - vldr s5, [pc, #176] @ 3e9a0 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s8, [pc, #176] @ 42704 │ │ │ │ + vldr s5, [pc, #176] @ 42708 │ │ │ │ add.w ip, r0, r4, lsl #3 │ │ │ │ - vldr s10, [r1] │ │ │ │ - vldr s14, [r0] │ │ │ │ subs r5, #1 │ │ │ │ + vldr s10, [r1] │ │ │ │ vldr s12, [ip] │ │ │ │ mov.w ip, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ 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vmls.f32 s15, s10, s6 │ │ │ │ add r2, r6 │ │ │ │ + vmls.f32 s15, s10, s6 │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s14, [ip] │ │ │ │ add ip, sl │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 3e8f0 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + bne.n 4265a │ │ │ │ + b.n 42630 │ │ │ │ nop │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - lsls r0, r7, #14 │ │ │ │ + str r2, [r4, #100] @ 0x64 │ │ │ │ movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0003e9ac : │ │ │ │ - ldr r2, [pc, #8] @ (3e9b8 ) │ │ │ │ - ldr r1, [pc, #12] @ (3e9bc ) │ │ │ │ +00042714 : │ │ │ │ + ldr r2, [pc, #8] @ (42720 ) │ │ │ │ + ldr r1, [pc, #12] @ (42724 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r6, pc, #592 @ (adr r6, 3ec0c ) │ │ │ │ - movs r3, r1 │ │ │ │ - mrc2 15, 1, pc, cr11, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #456] @ 3eb90 │ │ │ │ + lsrs r4, r5, #4 │ │ │ │ + movs r4, r1 │ │ │ │ + mrc2 15, 0, pc, cr15, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #480] @ 42920 │ │ │ │ ldrd lr, ip, [sp, #56] @ 0x38 │ │ │ │ ldrd r4, r5, [sp, #48] @ 0x30 │ │ │ │ - cmp.w ip, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #68] @ 0x44 │ │ │ │ - ble.n 3eab4 │ │ │ │ - ldr.w r9, [pc, #436] @ 3eb94 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + ble.n 42830 │ │ │ │ + ldr.w r9, [pc, #460] @ 42924 │ │ │ │ ldr.w r6, [r8, r9] │ │ │ │ ldr.w r8, [r6] │ │ │ │ ldr r6, [sp, #64] @ 0x40 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.n 3eaba │ │ │ │ - vldr s7, [pc, #408] @ 3eb8c │ │ │ │ + bne.n 42848 │ │ │ │ + vldr s7, [pc, #432] @ 4291c │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + subs.w ip, ip, #1 │ │ │ │ vldr s15, [r0] │ │ │ │ - adds r6, r1, r7 │ │ │ │ add.w r9, r0, r4, lsl #3 │ │ │ │ - vldmia r1!, {s12} │ │ │ │ - mov.w sl, lr, lsl #2 │ │ │ │ eor.w r4, r4, r8 │ │ │ │ + add.w r6, r1, r7 │ │ │ │ + mov.w sl, lr, lsl #2 │ │ │ │ eor.w lr, lr, r8 │ │ │ │ + vldmia r1!, {s12} │ │ │ │ vldr s13, [r6] │ │ │ │ add r6, r7 │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ vsub.f32 s10, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ add.w r9, r0, r7 │ │ │ │ add.w r7, r3, sl │ │ │ │ add.w r0, r0, #4 │ │ │ │ add.w r3, r3, #4 │ │ │ │ vldr s11, [r9] │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ vsub.f32 s9, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r6] │ │ │ │ - mov.w r9, r5, lsl #2 │ │ │ │ add.w r6, r2, r9 │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vsub.f32 s11, s9, s14 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ vstr s11, [r7] │ │ │ │ vmov.f32 s11, s10 │ │ │ │ + add r7, sl │ │ │ │ vmls.f32 s11, s14, s8 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - add r7, sl │ │ │ │ vstr s11, [r6] │ │ │ │ add.w r6, r6, r5, lsl #3 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ vstr s14, [r6] │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ sub.w r6, r6, r9 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vstr s14, [r7] │ │ │ │ vmov.f32 s14, s13 │ │ │ │ vmls.f32 s14, s15, s8 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ vstmia r2!, {s15} │ │ │ │ - bne.n 3e9fa │ │ │ │ + bne.n 42772 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s7, [pc, #208] @ 3eb8c │ │ │ │ - mov.w sl, r6, lsl #2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s7, [pc, #208] @ 4291c │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r6, r7, #2 │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ + mov.w r6, r7, lsl #2 │ │ │ │ str r6, [sp, #4] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vldr s14, [r0] │ │ │ │ - adds r6, r1, r7 │ │ │ │ + subs.w ip, ip, #1 │ │ │ │ add.w r9, r0, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w r6, r1, r7 │ │ │ │ vldr s13, [r1] │ │ │ │ mov.w fp, lr, lsl #2 │ │ │ │ add r1, sl │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ + eor.w lr, lr, r8 │ │ │ │ vldr s15, [r6] │ │ │ │ add r6, r7 │ │ │ │ - eor.w lr, lr, r8 │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ + vldr s10, [r6] │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ add.w r9, r0, r7 │ │ │ │ - vldr s10, [r6] │ │ │ │ add.w r7, r3, fp │ │ │ │ add r0, sl │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vldr s13, [r9] │ │ │ │ mov.w r9, r5, lsl #2 │ │ │ │ add.w r6, r2, r9 │ │ │ │ vsub.f32 s9, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vsub.f32 s10, s12, s9 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vmul.f32 s10, s10, s7 │ │ │ │ vstr s10, [r7] │ │ │ │ vmov.f32 s10, s11 │ │ │ │ - vmls.f32 s10, s12, s8 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ + add r7, fp │ │ │ │ + vmls.f32 s10, s12, s8 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vmov.f32 s13, s14 │ │ │ │ - add r7, fp │ │ │ │ - vmls.f32 s13, s15, s8 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ + vmls.f32 s13, s15, s8 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vstr s10, [r6] │ │ │ │ add.w r6, r6, r5, lsl #3 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ vstr s11, [r6] │ │ │ │ sub.w r6, r6, r9 │ │ │ │ vstr s12, [r7] │ │ │ │ vstr s13, [r6] │ │ │ │ ldr r6, [sp, #4] │ │ │ │ vstr s14, [r2] │ │ │ │ add r3, r6 │ │ │ │ add r2, r6 │ │ │ │ - bne.n 3eaca │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 3ec04 │ │ │ │ + bne.n 4285a │ │ │ │ + b.n 42830 │ │ │ │ + cbz r7, 42994 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - lsls r2, r5, #7 │ │ │ │ + str r2, [r5, #68] @ 0x44 │ │ │ │ movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0003eb98 : │ │ │ │ - ldr r2, [pc, #8] @ (3eba4 ) │ │ │ │ - ldr r1, [pc, #12] @ (3eba8 ) │ │ │ │ +00042928 : │ │ │ │ + ldr r2, [pc, #8] @ (42934 ) │ │ │ │ + ldr r1, [pc, #12] @ (42938 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r4, pc, #864 @ (adr r4, 3ef08 ) │ │ │ │ - movs r3, r1 │ │ │ │ - mrc2 15, 0, pc, cr15, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #688] @ 3ee64 │ │ │ │ + lsls r0, r1, #29 │ │ │ │ + movs r4, r1 │ │ │ │ + ldc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #712] @ 42c1c │ │ │ │ ldrd r6, lr, [sp, #56] @ 0x38 │ │ │ │ ldrd r4, r5, [sp, #48] @ 0x30 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #64] @ 0x40 │ │ │ │ - ble.w 3ed10 │ │ │ │ - ldr.w r9, [pc, #668] @ 3ee68 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 42ab2 │ │ │ │ + ldr.w r9, [pc, #692] @ 42c20 │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ - bne.w 3ed16 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s2, [pc, #608] @ 3ee4c │ │ │ │ - vldr s3, [pc, #608] @ 3ee50 │ │ │ │ - vldr s4, [pc, #608] @ 3ee54 │ │ │ │ - vldr s5, [pc, #608] @ 3ee58 │ │ │ │ - vldr s6, [pc, #608] @ 3ee5c │ │ │ │ - vldr s7, [pc, #608] @ 3ee60 │ │ │ │ - mla r3, r9, r4, r0 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + bne.w 42aca │ │ │ │ + vldr s2, [pc, #636] @ 42c04 │ │ │ │ + vldr s3, [pc, #636] @ 42c08 │ │ │ │ + vldr s4, [pc, #636] @ 42c0c │ │ │ │ + vldr s5, [pc, #636] @ 42c10 │ │ │ │ + vldr s6, [pc, #636] @ 42c14 │ │ │ │ + vldr s7, [pc, #636] @ 42c18 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vldr s13, [r1] │ │ │ │ - mov.w fp, r6, lsl #3 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ vldr s8, [r0] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ vldr s15, [r3] │ │ │ │ add.w r3, r0, r7 │ │ │ │ add r7, r1 │ │ │ │ vldr s12, [r3] │ │ │ │ mov.w r3, r4, lsl #3 │ │ │ │ - add.w sl, r1, r3 │ │ │ │ - vadd.f32 s14, s15, s13 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w r9, r1, r3 │ │ │ │ add r3, r0 │ │ │ │ - vsub.f32 s15, s15, s13 │ │ │ │ vldr s11, [r7] │ │ │ │ - add.w r7, ip, fp │ │ │ │ - vldr s13, [sl] │ │ │ │ - mov.w sl, r5, lsl #3 │ │ │ │ + add.w r7, ip, sl │ │ │ │ add.w r0, r0, #4 │ │ │ │ + vadd.f32 s14, s15, s13 │ │ │ │ + vsub.f32 s15, s15, s13 │ │ │ │ + vldr s13, [r9] │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ add.w r1, r1, #4 │ │ │ │ add.w ip, ip, #4 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ vadd.f32 s9, s13, s12 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vldr s12, [r3] │ │ │ │ - add.w r3, r2, sl │ │ │ │ + add.w r3, r2, r9 │ │ │ │ vadd.f32 s10, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vmul.f32 s1, s9, s7 │ │ │ │ - vmla.f32 s1, s14, s6 │ │ │ │ vmul.f32 s11, s12, s3 │ │ │ │ + vmla.f32 s1, s14, s6 │ │ │ │ vnmls.f32 s11, s15, s2 │ │ │ │ vmls.f32 s11, s13, s4 │ │ │ │ vstr s11, [r7] │ │ │ │ vmul.f32 s11, s15, s3 │ │ │ │ - vmla.f32 s11, s13, s2 │ │ │ │ sub.w r7, r7, r6, lsl #2 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ + vmla.f32 s11, s13, s2 │ │ │ │ vmla.f32 s15, s12, s2 │ │ │ │ vmla.f32 s11, s12, s4 │ │ │ │ vmls.f32 s15, s13, s3 │ │ │ │ vmul.f32 s13, s10, s6 │ │ │ │ vmla.f32 s13, s14, s7 │ │ │ │ vstr s11, [r7] │ │ │ │ vmov.f32 s11, s8 │ │ │ │ + add r7, sl │ │ │ │ vmla.f32 s11, s10, s5 │ │ │ │ - add r7, fp │ │ │ │ vsub.f32 s11, s11, s1 │ │ │ │ vstr s11, [r3] │ │ │ │ add.w r3, r3, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vstr s15, [r7] │ │ │ │ vmov.f32 s15, s8 │ │ │ │ vmla.f32 s15, s9, s5 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s13, s10, s7 │ │ │ │ vmla.f32 s13, s9, s6 │ │ │ │ vstr s15, [r3] │ │ │ │ vmov.f32 s15, s8 │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vmla.f32 s15, s14, s5 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - sub.w r3, r3, sl │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vstr s15, [r3] │ │ │ │ vstmia r2!, {s14} │ │ │ │ - bne.w 3ec00 │ │ │ │ + bne.w 4299c │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s2, [pc, #312] @ 42c04 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov.w sl, r7, lsl #2 │ │ │ │ - vldr s2, [pc, #304] @ 3ee4c │ │ │ │ - vldr s3, [pc, #304] @ 3ee50 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s4, [pc, #300] @ 3ee54 │ │ │ │ - vldr s5, [pc, #300] @ 3ee58 │ │ │ │ - vldr s6, [pc, #304] @ 3ee60 │ │ │ │ - vldr s7, [pc, #296] @ 3ee5c │ │ │ │ + vldr s3, [pc, #304] @ 42c08 │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #12 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + vldr s4, [pc, #300] @ 42c0c │ │ │ │ + vldr s5, [pc, #300] @ 42c10 │ │ │ │ + vldr s6, [pc, #304] @ 42c18 │ │ │ │ + vldr s7, [pc, #296] @ 42c14 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s15, [r1] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ mov.w fp, r6, lsl #3 │ │ │ │ vldr s14, [r0] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - mla r3, r3, r4, r0 │ │ │ │ vldr s12, [r3] │ │ │ │ add.w r3, r0, r7 │ │ │ │ add r7, r1 │ │ │ │ + vldr s11, [r7] │ │ │ │ + add.w r7, ip, fp │ │ │ │ vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ mov.w r3, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ add.w r9, r1, r3 │ │ │ │ add r3, r0 │ │ │ │ - vldr s11, [r7] │ │ │ │ - add.w r7, ip, fp │ │ │ │ - vmul.f32 s1, s8, s7 │ │ │ │ + add r1, sl │ │ │ │ add r0, sl │ │ │ │ vldr s13, [r9] │ │ │ │ mov.w r9, r5, lsl #3 │ │ │ │ - add r1, sl │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ + vmul.f32 s1, s8, s7 │ │ │ │ vadd.f32 s9, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ add.w r3, r2, r9 │ │ │ │ vadd.f32 s10, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vmla.f32 s1, s9, s6 │ │ │ │ vmul.f32 s11, s15, s3 │ │ │ │ vnmls.f32 s11, s12, s2 │ │ │ │ vmls.f32 s11, s13, s4 │ │ │ │ vstr s11, [r7] │ │ │ │ vmul.f32 s11, s13, s2 │ │ │ │ - vmla.f32 s11, s12, s3 │ │ │ │ sub.w r7, r7, r6, lsl #2 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ + vmla.f32 s11, s12, s3 │ │ │ │ vmla.f32 s11, s15, s4 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ vmla.f32 s15, s12, s4 │ │ │ │ - vmls.f32 s15, s13, s3 │ │ │ │ - vmul.f32 s13, s8, s6 │ │ │ │ - vmla.f32 s13, s10, s7 │ │ │ │ vstr s11, [r7] │ │ │ │ vmov.f32 s11, s14 │ │ │ │ - vmla.f32 s11, s10, s5 │ │ │ │ + vmls.f32 s15, s13, s3 │ │ │ │ add r7, fp │ │ │ │ + vmul.f32 s13, s8, s6 │ │ │ │ + vmla.f32 s11, s10, s5 │ │ │ │ + vmla.f32 s13, s10, s7 │ │ │ │ vsub.f32 s11, s11, s1 │ │ │ │ vstr s11, [r3] │ │ │ │ add.w r3, r3, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vstr s15, [r7] │ │ │ │ vmov.f32 s15, s14 │ │ │ │ vmla.f32 s15, s9, s5 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s13, s9, s7 │ │ │ │ vmla.f32 s13, s10, s6 │ │ │ │ vstr s15, [r3] │ │ │ │ vmov.f32 s15, s14 │ │ │ │ - vmla.f32 s15, s8, s5 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ sub.w r3, r3, r9 │ │ │ │ + vmla.f32 s15, s8, s5 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ - vsub.f32 s15, s15, s13 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ + vsub.f32 s15, s15, s13 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ vstr s14, [r2] │ │ │ │ add ip, r3 │ │ │ │ add r2, r3 │ │ │ │ - bne.w 3ed36 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 42aec │ │ │ │ + b.n 42ab2 │ │ │ │ + nop │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ - bgt.n 3ed6e │ │ │ │ + bgt.n 42b26 │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - add r5, pc, #916 @ (adr r5, 3f1f8 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 42fb0 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - vaddl.u q8, d14, d11 │ │ │ │ + str r6, [r2, #36] @ 0x24 │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0003ee6c : │ │ │ │ - ldr r2, [pc, #8] @ (3ee78 ) │ │ │ │ - ldr r1, [pc, #12] @ (3ee7c ) │ │ │ │ +00042c24 : │ │ │ │ + ldr r2, [pc, #8] @ (42c30 ) │ │ │ │ + ldr r1, [pc, #12] @ (42c34 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r2, pc, #208 @ (adr r2, 3ef4c ) │ │ │ │ - movs r3, r1 │ │ │ │ - ldc2 15, cr15, [r7, #-1020]! @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #564] @ 3f0bc │ │ │ │ + lsls r4, r7, #17 │ │ │ │ + movs r4, r1 │ │ │ │ + stc2 15, cr15, [pc, #-1020] @ 4283c │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #596] @ 42ea4 │ │ │ │ ldrd r6, lr, [sp, #56] @ 0x38 │ │ │ │ ldrd r4, r5, [sp, #48] @ 0x30 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #64] @ 0x40 │ │ │ │ - ble.w 3efac │ │ │ │ - ldr.w r9, [pc, #544] @ 3f0c0 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 42d80 │ │ │ │ + ldr.w r9, [pc, #576] @ 42ea8 │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ - bne.n 3efb2 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s6, [pc, #508] @ 3f0b8 │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + bne.w 42d98 │ │ │ │ + vldr s6, [pc, #540] @ 42ea0 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s9, [r0] │ │ │ │ - adds r3, r0, r7 │ │ │ │ + mov.w sl, r5, lsl #3 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vldr s13, [r1] │ │ │ │ - mov.w fp, r5, lsl #3 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ vldr s15, [r3] │ │ │ │ - mla r3, r9, r4, r1 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ vadd.f32 s8, s15, s9 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ mov.w r3, r4, lsl #2 │ │ │ │ - add.w sl, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ eor.w r4, r4, r8 │ │ │ │ + add.w r9, r1, r3 │ │ │ │ + add r3, r0 │ │ │ │ add.w r0, r0, #4 │ │ │ │ - vldr s11, [sl] │ │ │ │ - mov.w sl, r6, lsl #3 │ │ │ │ + vldr s11, [r9] │ │ │ │ + mov.w r9, r6, lsl #3 │ │ │ │ vldr s10, [r3] │ │ │ │ add r3, r7 │ │ │ │ - add r7, r1 │ │ │ │ - add.w r1, r1, #4 │ │ │ │ vsub.f32 s14, s15, s11 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r3, r2, fp │ │ │ │ + add.w r3, r1, r7 │ │ │ │ + add.w r7, ip, r9 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + add.w ip, ip, #4 │ │ │ │ vadd.f32 s12, s15, s10 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add.w r7, ip, sl │ │ │ │ - add.w ip, ip, #4 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r2, sl │ │ │ │ vsub.f32 s7, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vsub.f32 s13, s8, s12 │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s11, s15 │ │ │ │ add.w r3, r3, r5, lsl #2 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ @@ -62616,50 +64496,56 @@ │ │ │ │ sub.w r7, r7, r6, lsl #2 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vsub.f32 s5, s9, s13 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vstr s5, [r3] │ │ │ │ - sub.w r3, r3, fp │ │ │ │ + sub.w r3, r3, sl │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - mla r3, r9, r5, r3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vstr s13, [r7] │ │ │ │ - add r7, sl │ │ │ │ + add r7, r9 │ │ │ │ vstr s14, [r7] │ │ │ │ vadd.f32 s14, s12, s8 │ │ │ │ + add.w r7, r5, r5, lsl #1 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r3] │ │ │ │ vstmia r2!, {s15} │ │ │ │ - bne.n 3eebe │ │ │ │ + bne.n 42c84 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #260] @ 42ea0 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov.w sl, r7, lsl #2 │ │ │ │ - vldr s6, [pc, #256] @ 3f0b8 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ vldr s11, [r0] │ │ │ │ - adds r3, r0, r7 │ │ │ │ - mov.w fp, r5, lsl #3 │ │ │ │ subs.w lr, lr, #1 │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vldr s15, [r3] │ │ │ │ - mov.w r3, #12 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ mov.w r3, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ add.w r9, r1, r3 │ │ │ │ add r3, r0 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ add r0, sl │ │ │ │ vldr s13, [r9] │ │ │ │ mov.w r9, r6, lsl #3 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ add r3, r7 │ │ │ │ @@ -62693,451 +64579,463 @@ │ │ │ │ sub.w r3, r3, fp │ │ │ │ vstr s11, [r3] │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r7] │ │ │ │ add r7, r9 │ │ │ │ vstr s13, [r7] │ │ │ │ - mov.w r7, #12 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ + add.w r7, r5, r5, lsl #1 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - mla r3, r7, r5, r3 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ vstr s13, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ vstr s14, [r2] │ │ │ │ add ip, r3 │ │ │ │ add r2, r3 │ │ │ │ - bne.n 3efbe │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 42da6 │ │ │ │ + b.n 42d80 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - stc2 0, cr0, [sl, #-44]! @ 0xffffffd4 │ │ │ │ + ldrsh r2, [r3, r5] │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0003f0c4 : │ │ │ │ - ldr r2, [pc, #8] @ (3f0d0 ) │ │ │ │ - ldr r1, [pc, #12] @ (3f0d4 ) │ │ │ │ +00042eac : │ │ │ │ + ldr r2, [pc, #8] @ (42eb8 ) │ │ │ │ + ldr r1, [pc, #12] @ (42ebc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r0, pc, #48 @ (adr r0, 3f104 ) │ │ │ │ - movs r3, r1 │ │ │ │ - ldc2 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w ip, [pc, #1012] @ 3f4d4 │ │ │ │ + lsls r4, r4, #8 │ │ │ │ + movs r4, r1 │ │ │ │ + stc2 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #12 │ │ │ │ + ldr.w ip, [pc, #1048] @ 432f8 │ │ │ │ + ldrd r6, r3, [sp, #88] @ 0x58 │ │ │ │ + ldrd r4, r5, [sp, #80] @ 0x50 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - ldrd r5, r6, [sp, #80] @ 0x50 │ │ │ │ + ldr r7, [sp, #100] @ 0x64 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r7, [sp, #88] @ 0x58 │ │ │ │ - ldr r4, [sp, #100] @ 0x64 │ │ │ │ - ble.w 3f2c8 │ │ │ │ - ldr.w lr, [pc, #988] @ 3f4d8 │ │ │ │ + ble.w 430d2 │ │ │ │ + ldr.w lr, [pc, #1032] @ 432fc │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr.w r9, [r3] │ │ │ │ + ldr.w sl, [r3] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r4, #1 │ │ │ │ - bne.w 3f2d2 │ │ │ │ - vldr s8, [pc, #908] @ 3f4a0 │ │ │ │ - vldr s0, [pc, #908] @ 3f4a4 │ │ │ │ - vldr s1, [pc, #908] @ 3f4a8 │ │ │ │ - vldr s4, [pc, #908] @ 3f4ac │ │ │ │ - vldr s5, [pc, #908] @ 3f4b0 │ │ │ │ - vldr s2, [pc, #908] @ 3f4b4 │ │ │ │ - vldr s3, [pc, #908] @ 3f4b8 │ │ │ │ - vldr s6, [pc, #908] @ 3f4bc │ │ │ │ - vldr s7, [pc, #908] @ 3f4c0 │ │ │ │ - mov.w ip, #12 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - adds r4, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ - vldr s10, [r1] │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 430ee │ │ │ │ + vldr s8, [pc, #952] @ 432c4 │ │ │ │ + vldr s0, [pc, #952] @ 432c8 │ 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ip, r4, lsl #3 │ │ │ │ + eor.w r4, r4, sl │ │ │ │ + add.w lr, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vldr s13, [lr] │ │ │ │ + add.w lr, r1, r7 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vldr s12, [lr] │ │ │ │ vadd.f32 s17, s18, s14 │ │ │ │ vsub.f32 s18, s18, s14 │ │ │ │ - vldr s13, [sl] │ │ │ │ - add.w sl, r1, lr │ │ │ │ - vldr s9, [r4] │ │ │ │ - add.w r4, r8, fp │ │ │ │ - mov.w lr, r6, lsl #3 │ │ │ │ - adds r1, #4 │ │ │ │ - vldr s12, [sl] │ │ │ │ - mov.w sl, r7, lsl #3 │ │ │ │ - add.w r8, r8, #4 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ - eor.w r7, r7, r9 │ │ │ │ + add.w lr, r5, r5, lsl #1 │ │ │ │ + eor.w r5, r5, sl │ │ │ │ + vldr s9, [ip] │ │ │ │ + add.w ip, r6, r6, lsl #1 │ │ │ │ + eor.w r6, r6, sl │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ vadd.f32 s14, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ + add.w r7, r9, ip │ │ │ │ + add.w r9, r9, #4 │ │ │ │ vadd.f32 s19, s14, s10 │ │ │ │ vmls.f32 s10, s14, s16 │ │ │ │ vldr s14, [r3] │ │ │ │ - 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vmla.f32 s13, s14, s4 │ │ │ │ - vmla.f32 s19, s12, s0 │ │ │ │ - vadd.f32 s9, s21, s17 │ │ │ │ - vsub.f32 s17, s17, s21 │ │ │ │ - vmov.f32 s21, s15 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ vmla.f32 s21, s17, s8 │ │ │ │ + vmla.f32 s19, s12, s0 │ │ │ │ + vmla.f32 s13, s14, s4 │ │ │ │ + vmov.f32 s17, s21 │ │ │ │ vadd.f32 s22, s13, s19 │ │ │ │ vsub.f32 s13, s13, s19 │ │ │ │ vadd.f32 s23, s22, s15 │ │ │ │ vadd.f32 s13, s13, s18 │ │ │ │ - vmov.f32 s17, s21 │ │ │ │ - vmla.f32 s15, s10, s5 │ │ │ │ vmls.f32 s17, s22, s16 │ │ │ │ + vmla.f32 s15, s10, s5 │ │ │ │ vstr s23, [r3] │ │ │ │ vadd.f32 s23, s9, s20 │ │ │ │ vmul.f32 s9, s9, s16 │ │ │ │ - add r3, ip │ │ │ │ - vstr s23, [r4] │ │ │ │ - add r4, fp │ │ │ │ + add r3, lr │ │ │ │ vnmls.f32 s9, s13, s8 │ │ │ │ - vldr s13, [pc, #596] @ 3f4c4 │ │ │ │ + vldr s13, [pc, #628] @ 432e8 │ │ │ │ + vstr s23, [r7] │ │ │ │ + add r7, ip │ │ │ │ vstr s17, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vmul.f32 s13, s11, s13 │ │ │ │ - vstr s9, [r4] │ │ │ │ - sub.w r4, r4, sl │ │ │ │ - vldr s9, [pc, #576] @ 3f4c8 │ │ │ │ + vstr s9, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vldr s9, [pc, #600] @ 432ec │ │ │ │ vnmls.f32 s13, s14, s9 │ │ │ │ vmul.f32 s9, s12, s6 │ │ │ │ vmla.f32 s9, s10, s7 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vsub.f32 s13, s13, s20 │ │ │ │ - vstr s13, [r4] │ │ │ │ - vldr s13, [pc, #552] @ 3f4cc │ │ │ │ + vstr s13, [r7] │ │ │ │ + vldr s13, [pc, #576] @ 432f0 │ │ │ │ vmul.f32 s14, s14, s13 │ │ │ │ - vldr s13, [pc, #548] @ 3f4d0 │ │ │ │ + vldr s13, [pc, #572] @ 432f4 │ │ │ │ vmla.f32 s14, s11, s13 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmls.f32 s15, s12, s4 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #92] @ 0x5c │ │ │ │ - bne.w 3f136 │ │ │ │ + bne.w 42f2e │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s7, [pc, #460] @ 3f4a0 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s16, [pc, #460] @ 3f4a8 │ │ │ │ - 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vmla.f32 s15, s10, s3 │ │ │ │ vstr s23, [r3] │ │ │ │ vadd.f32 s23, s20, s9 │ │ │ │ vmul.f32 s9, s9, s8 │ │ │ │ - add r3, ip │ │ │ │ - vstr s23, [r4] │ │ │ │ - add r4, fp │ │ │ │ + add r3, lr │ │ │ │ vnmls.f32 s9, s13, s7 │ │ │ │ - vldr s13, [pc, #148] @ 3f4c4 │ │ │ │ + vldr s13, [pc, #144] @ 432e8 │ │ │ │ + vstr s23, [r7] │ │ │ │ + add r7, ip │ │ │ │ vstr s17, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vmul.f32 s13, s14, s13 │ │ │ │ - vstr s9, [r4] │ │ │ │ - sub.w r4, r4, sl │ │ │ │ - vldr s9, [pc, #128] @ 3f4c8 │ │ │ │ + vstr s9, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vldr s9, [pc, #116] @ 432ec │ │ │ │ vnmls.f32 s13, s11, s9 │ │ │ │ vmul.f32 s9, s10, s6 │ │ │ │ vmla.f32 s9, s12, s5 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vsub.f32 s13, s13, s20 │ │ │ │ - vstr s13, [r4] │ │ │ │ - vldr s13, [pc, #108] @ 3f4d0 │ │ │ │ + vstr s13, [r7] │ │ │ │ + vldr s13, [pc, #96] @ 432f4 │ │ │ │ vmul.f32 s14, s14, s13 │ │ │ │ - vldr s13, [pc, #96] @ 3f4cc │ │ │ │ + vldr s13, [pc, #84] @ 432f0 │ │ │ │ vmla.f32 s14, s11, s13 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmls.f32 s15, s12, s4 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #0] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r2, r3 │ │ │ │ - add r8, r3 │ │ │ │ + add r9, r3 │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #92] @ 0x5c │ │ │ │ - bne.w 3f2fe │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 3f518 │ │ │ │ + bne.w 4311e │ │ │ │ + b.n 430d2 │ │ │ │ + cbz r7, 4333c │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ strh r4, [r6, #14] │ │ │ │ subs r7, #14 │ │ │ │ subs r5, r7, r5 │ │ │ │ subs r7, #68 @ 0x44 │ │ │ │ strb r0, [r3, r6] │ │ │ │ subs r7, #90 @ 0x5a │ │ │ │ - beq.n 3f45c │ │ │ │ + beq.n 43280 │ │ │ │ subs r6, #49 @ 0x31 │ │ │ │ - bpl.n 3f5b6 │ │ │ │ + bpl.n 433da │ │ │ │ subs r7, #41 @ 0x29 │ │ │ │ ldrh r3, [r7, #44] @ 0x2c │ │ │ │ subs r7, #36 @ 0x24 │ │ │ │ mrc2 14, 1, r3, cr1, cr9, {0} │ │ │ │ adds r4, r3, #1 │ │ │ │ subs r7, #124 @ 0x7c │ │ │ │ adds r4, r0, #5 │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ strb r3, [r1, r4] │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ - add r7, pc, #288 @ (adr r7, 3f5f0 ) │ │ │ │ + add r7, pc, #288 @ (adr r7, 43414 ) │ │ │ │ subs r6, #151 @ 0x97 │ │ │ │ ldrh r2, [r6, #60] @ 0x3c │ │ │ │ subs r7, #112 @ 0x70 │ │ │ │ - @ instruction: 0xfacc000b │ │ │ │ + ldrb r4, [r1, r3] │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0003f4dc : │ │ │ │ - ldr r2, [pc, #8] @ (3f4e8 ) │ │ │ │ - ldr r1, [pc, #12] @ (3f4ec ) │ │ │ │ +00043300 : │ │ │ │ + ldr r2, [pc, #8] @ (4330c ) │ │ │ │ + ldr r1, [pc, #12] @ (43310 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r4, [sp, #144] @ 0x90 │ │ │ │ - movs r3, r1 │ │ │ │ - @ instruction: 0xfbf3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + cdp2 0, 0, cr0, cr0, cr11, {0} │ │ │ │ + udiv pc, r7, pc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r3 │ │ │ │ - ldr.w ip, [pc, #840] @ 3f840 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ + ldr.w ip, [pc, #872] @ 4369c │ │ │ │ + ldrd r6, r3, [sp, #64] @ 0x40 │ │ │ │ ldrd r4, r5, [sp, #56] @ 0x38 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r6, [sp, #64] @ 0x40 │ │ │ │ + add ip, pc │ │ │ │ ldr r7, [sp, #76] @ 0x4c │ │ │ │ - ble.w 3f69e │ │ │ │ - ldr.w lr, [pc, #816] @ 3f844 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.w 434e0 │ │ │ │ + ldr.w lr, [pc, #856] @ 436a0 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr.w fp, [r3] │ │ │ │ + ldr.w r9, [r3] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 3f6a8 │ │ │ │ - vldr s5, [pc, #776] @ 3f834 │ │ │ │ + bne.w 434fc │ │ │ │ + vldr s5, [pc, #816] @ 43690 │ │ │ │ vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s6, [pc, #772] @ 3f838 │ │ │ │ - vldr s3, [pc, #772] @ 3f83c │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + vldr s6, [pc, #812] @ 43694 │ │ │ │ + vldr s3, [pc, #812] @ 43698 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ vldr s15, [r0] │ │ │ │ - adds r3, r1, r7 │ │ │ │ + mov.w fp, r6, lsl #2 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ add.w ip, r0, r7 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ vldr s8, [r1] │ │ │ │ - mov.w sl, r6, lsl #2 │ │ │ │ - mov.w r9, r6, lsl #3 │ │ │ │ mov.w lr, r5, lsl #2 │ │ │ │ + eor.w r6, r6, r9 │ │ │ │ vldr s10, [r3] │ │ │ │ add r3, r7 │ │ │ │ - eor.w r6, r6, fp │ │ │ │ vldr s14, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ vsub.f32 s0, s15, s10 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - mul.w r7, r3, r4 │ │ │ │ - adds r3, r0, r7 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ + add r3, r1 │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s17, s15, s14 │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ add r7, r1 │ │ │ │ - vldr s15, [r3] │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - add.w ip, r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ - adds r1, #4 │ │ │ │ - vsub.f32 s7, s15, s8 │ │ │ │ - vadd.f32 s8, s8, s15 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vldr s13, [ip] │ │ │ │ mov.w ip, r5, lsl #3 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add.w r7, r0, r4, lsl #4 │ │ │ │ - vldr s9, [r3] │ │ │ │ - add.w r3, r2, lr │ │ │ │ + vsub.f32 s7, s15, s8 │ │ │ │ + vadd.f32 s8, s8, s15 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r0, r4, lsl #4 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + vldr s9, [r7] │ │ │ │ + add.w r7, r8, fp │ │ │ │ + add.w r8, r8, #4 │ │ │ │ vadd.f32 s16, s7, s17 │ │ │ │ vsub.f32 s7, s7, s17 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add.w r7, r8, sl │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, r2, lr │ │ │ │ vadd.f32 s2, s8, s12 │ │ │ │ - adds r0, #4 │ │ │ │ - add.w r8, r8, #4 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ vsub.f32 s1, s13, s9 │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ vadd.f32 s13, s1, s14 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ vadd.f32 s11, s9, s15 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ vmul.f32 s1, s14, s6 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ - vmla.f32 s14, s7, s6 │ │ │ │ vnmls.f32 s1, s7, s5 │ │ │ │ + vmla.f32 s14, s7, s6 │ │ │ │ vsub.f32 s7, s13, s16 │ │ │ │ vmul.f32 s7, s7, s3 │ │ │ │ vstr s1, [r7] │ │ │ │ - add r7, r9 │ │ │ │ + add r7, sl │ │ │ │ vstr s14, [r7] │ │ │ │ vadd.f32 s14, s13, s16 │ │ │ │ vmov.f32 s13, s0 │ │ │ │ - sub.w r7, r7, sl │ │ │ │ + sub.w r7, r7, fp │ │ │ │ vmls.f32 s13, s14, s4 │ │ │ │ vadd.f32 s14, s14, s0 │ │ │ │ vadd.f32 s1, s13, s7 │ │ │ │ vsub.f32 s13, s13, s7 │ │ │ │ vstr s1, [r3] │ │ │ │ add.w r3, r3, r5, lsl #4 │ │ │ │ - eor.w r5, r5, fp │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ vstr s14, [r3] │ │ │ │ sub.w r3, r3, ip │ │ │ │ vsub.f32 s14, s12, s8 │ │ │ │ vstr s13, [r3] │ │ │ │ vmul.f32 s13, s15, s5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ sub.w r3, r3, lr │ │ │ │ - vmla.f32 s15, s14, s5 │ │ │ │ vnmls.f32 s13, s14, s6 │ │ │ │ + vmla.f32 s15, s14, s5 │ │ │ │ vmov.f32 s14, s10 │ │ │ │ vstr s13, [r7] │ │ │ │ - add r7, r9 │ │ │ │ + add r7, sl │ │ │ │ vsub.f32 s13, s11, s2 │ │ │ │ vstr s15, [r7] │ │ │ │ vadd.f32 s15, s11, s2 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ vmls.f32 s14, s15, s4 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ @@ -63145,108 +65043,113 @@ │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, ip │ │ │ │ vstmia r2!, {s15} │ │ │ │ vstr s14, [r3] │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - bne.w 3f53a │ │ │ │ + bne.w 4336e │ │ │ │ add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s5, [pc, #392] @ 3f834 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s6, [pc, #392] @ 3f838 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s5, [pc, #396] @ 43690 │ │ │ │ vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s3, [pc, #388] @ 3f83c │ │ │ │ + vldr s6, [pc, #392] @ 43694 │ │ │ │ str r3, [sp, #0] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s3, [pc, #388] @ 43698 │ │ │ │ str r3, [sp, #4] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ vldr s12, [r0] │ │ │ │ - adds r3, r1, r7 │ │ │ │ + mov.w fp, r6, lsl #2 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ add.w ip, r0, r7 │ │ │ │ vldr s13, [r1] │ │ │ │ - mov.w sl, r6, lsl #2 │ │ │ │ - mov.w r9, r6, lsl #3 │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ + eor.w r6, r6, r9 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, r7 │ │ │ │ - eor.w r6, r6, fp │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ vldr s14, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ - vsub.f32 s2, s12, s15 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ + vsub.f32 s1, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - mul.w r7, r3, r4 │ │ │ │ - adds r3, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ + add r3, r1 │ │ │ │ + vldr s2, [r7] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r3, r0, r4, lsl #4 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ vsub.f32 s17, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s9, [r3] │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - add.w ip, r0, r3 │ │ │ │ - vldr s10, [r7] │ │ │ │ - add r3, r1 │ │ │ │ - add.w r7, r0, r4, lsl #4 │ │ │ │ - vsub.f32 s14, s9, s13 │ │ │ │ - vadd.f32 s9, s9, s13 │ │ │ │ + vsub.f32 s14, s2, s13 │ │ │ │ + vadd.f32 s2, s2, s13 │ │ │ │ vldr s13, [ip] │ │ │ │ mov.w ip, r5, lsl #3 │ │ │ │ - vldr s1, [r3] │ │ │ │ - add.w r3, r2, lr │ │ │ │ - eor.w r4, r4, fp │ │ │ │ - vsub.f32 s7, s13, s10 │ │ │ │ - vadd.f32 s13, s13, s10 │ │ │ │ - vldr s10, [r7] │ │ │ │ - vadd.f32 s8, s17, s14 │ │ │ │ + vsub.f32 s9, s13, s11 │ │ │ │ + vadd.f32 s13, s13, s11 │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r3, r1, r7 │ │ │ │ + vadd.f32 s10, s17, s14 │ │ │ │ vsub.f32 s14, s14, s17 │ │ │ │ - add.w r7, r8, sl │ │ │ │ - vadd.f32 s11, s15, s9 │ │ │ │ - vsub.f32 s15, s15, s9 │ │ │ │ - vsub.f32 s0, s10, s1 │ │ │ │ - vadd.f32 s10, s10, s1 │ │ │ │ - vadd.f32 s16, s7, s0 │ │ │ │ - vsub.f32 s7, s7, s0 │ │ │ │ - vadd.f32 s1, s13, s10 │ │ │ │ - vsub.f32 s13, s13, s10 │ │ │ │ - vmul.f32 s0, s7, s6 │ │ │ │ - vnmls.f32 s0, s14, s5 │ │ │ │ + add.w r7, r8, fp │ │ │ │ + vadd.f32 s7, s15, s2 │ │ │ │ + vsub.f32 s15, s15, s2 │ │ │ │ + vldr s0, [r3] │ │ │ │ + add.w r3, r2, lr │ │ │ │ + vsub.f32 s8, s11, s0 │ │ │ │ + vadd.f32 s11, s11, s0 │ │ │ │ + vadd.f32 s16, s9, s8 │ │ │ │ + vsub.f32 s9, s9, s8 │ │ │ │ + vadd.f32 s0, s13, s11 │ │ │ │ + vsub.f32 s13, s13, s11 │ │ │ │ + vmul.f32 s8, s9, s6 │ │ │ │ + vnmls.f32 s8, s14, s5 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ - vmla.f32 s14, s7, s5 │ │ │ │ - vsub.f32 s7, s16, s8 │ │ │ │ - vmul.f32 s7, s7, s3 │ │ │ │ - vstr s0, [r7] │ │ │ │ - add r7, r9 │ │ │ │ + vmla.f32 s14, s9, s5 │ │ │ │ + vmov.f32 s9, s1 │ │ │ │ + vstr s8, [r7] │ │ │ │ + vsub.f32 s8, s16, s10 │ │ │ │ + vadd.f32 s10, s10, s16 │ │ │ │ + add r7, sl │ │ │ │ vstr s14, [r7] │ │ │ │ - vadd.f32 s14, s8, s16 │ │ │ │ - vmov.f32 s8, s2 │ │ │ │ - sub.w r7, r7, sl │ │ │ │ - vmls.f32 s8, s14, s4 │ │ │ │ - vadd.f32 s2, s2, s14 │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vmls.f32 s9, s10, s4 │ │ │ │ + vmul.f32 s8, s8, s3 │ │ │ │ + vadd.f32 s10, s1, s10 │ │ │ │ + vadd.f32 s14, s8, s9 │ │ │ │ + vsub.f32 s9, s9, s8 │ │ │ │ + vstr s14, [r3] │ │ │ │ vmul.f32 s14, s13, s5 │ │ │ │ + add.w r3, r3, r5, lsl #4 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + vstr s10, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ vnmls.f32 s14, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ + vstr s9, [r3] │ │ │ │ + sub.w r3, r3, lr │ │ │ │ vmla.f32 s15, s13, s6 │ │ │ │ vmov.f32 s13, s12 │ │ │ │ - vadd.f32 s0, s7, s8 │ │ │ │ - vsub.f32 s8, s8, s7 │ │ │ │ - vstr s0, [r3] │ │ │ │ - add.w r3, r3, r5, lsl #4 │ │ │ │ - eor.w r5, r5, fp │ │ │ │ - vstr s2, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - vstr s8, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ vstr s14, [r7] │ │ │ │ - vadd.f32 s14, s11, s1 │ │ │ │ - add r7, r9 │ │ │ │ - vmls.f32 s13, s14, s4 │ │ │ │ + vadd.f32 s14, s7, s0 │ │ │ │ + add r7, sl │ │ │ │ vstr s15, [r7] │ │ │ │ - vsub.f32 s15, s1, s11 │ │ │ │ + vsub.f32 s15, s0, s7 │ │ │ │ + vmls.f32 s13, s14, s4 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ vmul.f32 s15, s15, s3 │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s11, [r3] │ │ │ │ add r3, ip │ │ │ │ vstr s12, [r2] │ │ │ │ @@ -63256,164 +65159,167 @@ │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r2, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - bne.w 3f6c0 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 43518 │ │ │ │ + b.n 434e0 │ │ │ │ nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - @ instruction: 0xf6b4000b │ │ │ │ + ldr r0, [r7, r1] │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0003f848 : │ │ │ │ - ldr r2, [pc, #8] @ (3f854 ) │ │ │ │ - ldr r1, [pc, #12] @ (3f858 ) │ │ │ │ +000436a4 : │ │ │ │ + ldr r2, [pc, #8] @ (436b0 ) │ │ │ │ + ldr r1, [pc, #12] @ (436b4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r0, [sp, #928] @ 0x3a0 │ │ │ │ - movs r3, r1 │ │ │ │ - ldc2 15, cr15, [pc], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #648] @ 3faec │ │ │ │ + @ instruction: 0xfa8c000b │ │ │ │ + stc2l 15, cr15, [r7], #-1020 @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #676] @ 43978 │ │ │ │ ldrd r6, lr, [sp, #88] @ 0x58 │ │ │ │ ldrd r4, r5, [sp, #80] @ 0x50 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #100] @ 0x64 │ │ │ │ - ble.w 3fae2 │ │ │ │ - ldr.w r9, [pc, #624] @ 3faf0 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 4395a │ │ │ │ + ldr.w r9, [pc, #656] @ 4397c │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 3fb1c │ │ │ │ - vldr s1, [pc, #608] @ 3fafc │ │ │ │ - vldr s2, [pc, #628] @ 3fb14 │ │ │ │ - vldr s3, [pc, #596] @ 3faf8 │ │ │ │ - vldr s4, [pc, #588] @ 3faf4 │ │ │ │ - vldr s5, [pc, #612] @ 3fb10 │ │ │ │ - vldr s6, [pc, #604] @ 3fb0c │ │ │ │ - vldr s7, [pc, #596] @ 3fb08 │ │ │ │ - vldr s8, [pc, #588] @ 3fb04 │ │ │ │ - vldr s9, [pc, #604] @ 3fb18 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + bne.w 439a8 │ │ │ │ + vldr s1, [pc, #640] @ 43988 │ │ │ │ + vldr s2, [pc, #640] @ 4398c │ │ │ │ + vldr s3, [pc, #628] @ 43984 │ │ │ │ + vldr s4, [pc, #620] @ 43980 │ │ │ │ + vldr s5, [pc, #648] @ 439a0 │ │ │ │ + vldr s6, [pc, #640] @ 4399c │ │ │ │ + vldr s7, [pc, #632] @ 43998 │ │ │ │ + vldr s8, [pc, #624] @ 43994 │ │ │ │ + vldr s9, [pc, #636] @ 439a4 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ mov.w r9, r4, lsl #4 │ │ │ │ - adds r3, r0, r7 │ │ │ │ - add.w sl, r1, r9 │ │ │ │ - mov.w fp, r6, lsl #4 │ │ │ │ vldr s10, [r0] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + add.w fp, r6, r6, lsl #1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ + add.w sl, r1, r9 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, r9 │ │ │ │ - vldr s16, [sl] │ │ │ │ add.w r9, r1, r7 │ │ │ │ - mov.w sl, r6, lsl #3 │ │ │ │ + vldr s16, [sl] │ │ │ │ + mov.w sl, r6, lsl #4 │ │ │ │ vldr s12, [r3] │ │ │ │ sub.w r3, r3, r7 │ │ │ │ + vldr s14, [r9] │ │ │ │ + add.w r9, r1, r4, lsl #3 │ │ │ │ vadd.f32 s18, s16, s15 │ │ │ │ vsub.f32 s16, s16, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s14, [r9] │ │ │ │ - add.w r9, r1, r4, lsl #3 │ │ │ │ vadd.f32 s0, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ sub.w r3, r3, r7 │ │ │ │ - vadd.f32 s11, s15, s14 │ │ │ │ vldr s20, [r3] │ │ │ │ - vsub.f32 s15, s15, s14 │ │ │ │ sub.w r3, r3, r7 │ │ │ │ + add.w r7, ip, sl │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + vadd.f32 s11, s15, s14 │ │ │ │ + vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r9] │ │ │ │ - mov.w r7, #12 │ │ │ │ vmul.f32 s21, s12, s4 │ │ │ │ - add.w r9, ip, fp │ │ │ │ - add.w ip, ip, #4 │ │ │ │ + mov.w r9, r6, lsl #3 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vadd.f32 s13, s20, s14 │ │ │ │ vsub.f32 s20, s20, s14 │ │ │ │ vldr s14, [r3] │ │ │ │ - mla r3, r7, r4, r1 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ vmla.f32 s21, s15, s3 │ │ │ │ - add.w r1, r1, #4 │ │ │ │ eor.w r4, r4, r8 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vldr s17, [r3] │ │ │ │ add.w r3, r2, r5, lsl #4 │ │ │ │ vadd.f32 s19, s17, s14 │ │ │ │ vsub.f32 s17, s17, s14 │ │ │ │ vmul.f32 s14, s20, s2 │ │ │ │ vnmls.f32 s14, s17, s1 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ vmov.f32 s21, s10 │ │ │ │ - vmls.f32 s14, s16, s5 │ │ │ │ vmla.f32 s21, s11, s8 │ │ │ │ - vstr s14, [r9] │ │ │ │ + vmls.f32 s14, s16, s5 │ │ │ │ + vstr s14, [r7] │ │ │ │ vmul.f32 s14, s19, s7 │ │ │ │ - sub.w r9, r9, sl │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ vnmls.f32 s14, s13, s6 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ - vldr s21, [pc, #364] @ 3fb00 │ │ │ │ + vldr s21, [pc, #388] @ 43990 │ │ │ │ vmul.f32 s22, s18, s21 │ │ │ │ vmla.f32 s22, s0, s9 │ │ │ │ vsub.f32 s14, s14, s22 │ │ │ │ vmul.f32 s22, s20, s3 │ │ │ │ vmla.f32 s22, s17, s5 │ │ │ │ vstr s14, [r3] │ │ │ │ vmul.f32 s14, s12, s2 │ │ │ │ vmla.f32 s14, s16, s4 │ │ │ │ vsub.f32 s14, s14, s22 │ │ │ │ vmul.f32 s22, s12, s1 │ │ │ │ - vmls.f32 s14, s15, s1 │ │ │ │ vmla.f32 s22, s15, s4 │ │ │ │ - vstr s14, [r9] │ │ │ │ + vmls.f32 s14, s15, s1 │ │ │ │ + vstr s14, [r7] │ │ │ │ vmul.f32 s14, s17, s2 │ │ │ │ - mla r9, r7, r6, r9 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ + add.w r7, r7, fp, lsl #2 │ │ │ │ vnmls.f32 s14, s20, s5 │ │ │ │ vadd.f32 s14, s14, s22 │ │ │ │ vmul.f32 s22, s12, s3 │ │ │ │ - vmls.f32 s14, s16, s3 │ │ │ │ - vmla.f32 s22, s16, s2 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ + vmla.f32 s22, s16, s2 │ │ │ │ + vmls.f32 s14, s16, s3 │ │ │ │ vmla.f32 s12, s17, s3 │ │ │ │ - vstr s14, [r9] │ │ │ │ + vstr s14, [r7] │ │ │ │ vmul.f32 s14, s15, s5 │ │ │ │ + sub.w r7, r7, sl │ │ │ │ vmla.f32 s14, s17, s4 │ │ │ │ - sub.w r9, r9, fp │ │ │ │ vadd.f32 s14, s14, s22 │ │ │ │ vmla.f32 s14, s20, s1 │ │ │ │ - vstr s14, [r9] │ │ │ │ + vstr s14, [r7] │ │ │ │ vmul.f32 s14, s15, s2 │ │ │ │ - add r9, sl │ │ │ │ + add r7, r9 │ │ │ │ vmul.f32 s15, s13, s9 │ │ │ │ vnmls.f32 s14, s20, s4 │ │ │ │ vnmls.f32 s15, s19, s8 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vmls.f32 s14, s16, s1 │ │ │ │ - vstr s14, [r9] │ │ │ │ + vstr s14, [r7] │ │ │ │ vmov.f32 s14, s10 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ vmla.f32 s14, s11, s6 │ │ │ │ - mov.w r9, r5, lsl #2 │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s18, s7 │ │ │ │ vmla.f32 s14, s0, s21 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmov.f32 s14, s10 │ │ │ │ vmla.f32 s14, s0, s8 │ │ │ │ vstr s15, [r3] │ │ │ │ @@ -63424,16 +65330,18 @@ │ │ │ │ vmul.f32 s14, s19, s9 │ │ │ │ vmla.f32 s14, s11, s21 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmov.f32 s14, s10 │ │ │ │ vmla.f32 s14, s0, s6 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s0, s10 │ │ │ │ - add r3, r9 │ │ │ │ + add r3, r7 │ │ │ │ vmla.f32 s10, s18, s8 │ │ │ │ + add.w r7, r5, r5, lsl #1 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vadd.f32 s15, s15, s18 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstmia r2!, {s15} │ │ │ │ vmul.f32 s15, s19, s21 │ │ │ │ vnmls.f32 s15, s13, s8 │ │ │ │ @@ -63441,155 +65349,164 @@ │ │ │ │ vmul.f32 s14, s11, s7 │ │ │ │ vmla.f32 s14, s18, s9 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s11, s9 │ │ │ │ vmla.f32 s14, s0, s7 │ │ │ │ vstr s15, [r3] │ │ │ │ vmul.f32 s15, s13, s21 │ │ │ │ - mla r3, r7, r5, r3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ vnmls.f32 s15, s19, s6 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s15, [r3] │ │ │ │ - bne.w 3f8bc │ │ │ │ + bne.w 43728 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - sbfx r0, sl, #0, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + strb r6, [r2, r3] │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r6, [r1, #3] │ │ │ │ subs r7, #65 @ 0x41 │ │ │ │ str r0, [r6, #116] @ 0x74 │ │ │ │ subs r7, #10 │ │ │ │ subs r7, #64 @ 0x40 │ │ │ │ subs r6, #144 @ 0x90 │ │ │ │ + ble.n 438d8 │ │ │ │ + subs r7, #104 @ 0x68 │ │ │ │ revsh r3, r7 │ │ │ │ subs r6, #17 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #87 @ 0x57 │ │ │ │ - add r1, pc, #340 @ (adr r1, 3fc60 ) │ │ │ │ + add r1, pc, #340 @ (adr r1, 43af0 ) │ │ │ │ subs r7, #117 @ 0x75 │ │ │ │ - cbz r7, 3fb20 │ │ │ │ + cbz r7, 439b0 │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ str r0, [r6, #76] @ 0x4c │ │ │ │ subs r7, #125 @ 0x7d │ │ │ │ - ble.n 3fa60 │ │ │ │ - subs r7, #104 @ 0x68 │ │ │ │ - add r4, pc, #976 @ (adr r4, 3feec ) │ │ │ │ + add r4, pc, #976 @ (adr r4, 43d78 ) │ │ │ │ subs r7, #39 @ 0x27 │ │ │ │ - vldr s0, [pc, #-44] @ 3faf4 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s1, [pc, #-44] @ 3faf8 │ │ │ │ - vldr s2, [pc, #-44] @ 3fafc │ │ │ │ - vldr s3, [pc, #-24] @ 3fb14 │ │ │ │ - vldr s4, [pc, #-32] @ 3fb10 │ │ │ │ - vldr s5, [pc, #-40] @ 3fb0c │ │ │ │ - vldr s6, [pc, #-48] @ 3fb08 │ │ │ │ - vldr s7, [pc, #-56] @ 3fb04 │ │ │ │ - vldr s8, [pc, #-64] @ 3fb00 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + vldr s0, [pc, #-44] @ 43980 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ + vldr s1, [pc, #-52] @ 43984 │ │ │ │ str r3, [sp, #4] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + vldr s2, [pc, #-52] @ 43988 │ │ │ │ + vldr s3, [pc, #-52] @ 4398c │ │ │ │ + vldr s4, [pc, #-36] @ 439a0 │ │ │ │ + vldr s5, [pc, #-44] @ 4399c │ │ │ │ + vldr s6, [pc, #-52] @ 43998 │ │ │ │ + vldr s7, [pc, #-60] @ 43994 │ │ │ │ + vldr s8, [pc, #-68] @ 43990 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ mov.w r9, r4, lsl #4 │ │ │ │ - adds r3, r0, r7 │ │ │ │ - add.w sl, r1, r9 │ │ │ │ - mov.w fp, r6, lsl #4 │ │ │ │ vldr s10, [r0] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + add.w sl, r1, r9 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, r9 │ │ │ │ - vldr s17, [sl] │ │ │ │ add.w r9, r1, r7 │ │ │ │ - mov.w sl, r6, lsl #3 │ │ │ │ + vldr s17, [sl] │ │ │ │ + mov.w sl, r6, lsl #4 │ │ │ │ vldr s21, [r3] │ │ │ │ sub.w r3, r3, r7 │ │ │ │ + vldr s12, [r3] │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ vadd.f32 s18, s15, s17 │ │ │ │ vsub.f32 s17, s17, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s12, [r3] │ │ │ │ + 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vmla.f32 s14, s21, s0 │ │ │ │ vadd.f32 s14, s14, s16 │ │ │ │ vmov.f32 s16, s10 │ │ │ │ - vmls.f32 s14, s17, s4 │ │ │ │ vmla.f32 s16, s9, s7 │ │ │ │ + vmls.f32 s14, s17, s4 │ │ │ │ vstr s14, [r7] │ │ │ │ vmul.f32 s14, s19, s6 │ │ │ │ - sub.w r7, r7, sl │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ vnmls.f32 s14, s13, s5 │ │ │ │ vadd.f32 s14, s14, s16 │ │ │ │ - vldr s16, [pc, #-252] @ 3fb18 │ │ │ │ + vldr s16, [pc, #-264] @ 439a4 │ │ │ │ vmul.f32 s22, s11, s16 │ │ │ │ vmla.f32 s22, s18, s8 │ │ │ │ vsub.f32 s14, s14, s22 │ │ │ │ vmul.f32 s22, s15, s4 │ │ │ │ vmla.f32 s22, s20, s1 │ │ │ │ vstr s14, [r3] │ │ │ │ vmul.f32 s14, s17, s0 │ │ │ │ + add.w r3, r6, r6, lsl #1 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vmla.f32 s14, s21, s3 │ │ │ │ vsub.f32 s14, s14, s22 │ │ │ │ vmul.f32 s22, s15, s3 │ │ │ │ - vmls.f32 s14, s12, s2 │ │ │ │ vnmls.f32 s22, s20, s4 │ │ │ │ + vmls.f32 s14, s12, s2 │ │ │ │ vstr s14, [r7] │ │ │ │ vmul.f32 s14, s12, s0 │ │ │ │ + add.w r7, r7, r3, lsl #2 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ vmla.f32 s14, s21, s2 │ │ │ │ - mla r7, r9, r6, r7 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ vadd.f32 s14, s14, s22 │ │ │ │ vmul.f32 s22, s15, s0 │ │ │ │ - vmls.f32 s14, s17, s1 │ │ │ │ vmla.f32 s22, s12, s4 │ │ │ │ vmul.f32 s12, s12, s3 │ │ │ │ + vmls.f32 s14, s17, s1 │ │ │ │ vnmls.f32 s12, s20, s0 │ │ │ │ vstr s14, [r7] │ │ │ │ vmul.f32 s14, s17, s3 │ │ │ │ + sub.w r7, r7, sl │ │ │ │ vmla.f32 s14, s21, s1 │ │ │ │ - sub.w r7, r7, fp │ │ │ │ vadd.f32 s14, s14, s22 │ │ │ │ vmla.f32 s14, s20, s2 │ │ │ │ vstr s14, [r7] │ │ │ │ vmul.f32 s14, s15, s1 │ │ │ │ - vmla.f32 s14, s21, s4 │ │ │ │ - add r7, sl │ │ │ │ + add r7, r9 │ │ │ │ vmul.f32 s15, s13, s16 │ │ │ │ + vmla.f32 s14, s21, s4 │ │ │ │ vnmls.f32 s15, s19, s7 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vmls.f32 s14, s17, s2 │ │ │ │ vstr s14, [r7] │ │ │ │ vmov.f32 s14, s10 │ │ │ │ - vmla.f32 s14, s9, s5 │ │ │ │ mov.w r7, r5, lsl #2 │ │ │ │ sub.w r3, r3, r7 │ │ │ │ + vmla.f32 s14, s9, s5 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s11, s8 │ │ │ │ vmla.f32 s14, s18, s6 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmov.f32 s14, s10 │ │ │ │ vmla.f32 s14, s11, s7 │ │ │ │ vstr s15, [r3] │ │ │ │ @@ -63602,672 +65519,681 @@ │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmov.f32 s14, s10 │ │ │ │ vmla.f32 s14, s11, s5 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s10, s11 │ │ │ │ add r3, r7 │ │ │ │ vmla.f32 s10, s18, s7 │ │ │ │ + add.w r7, r5, r5, lsl #1 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vadd.f32 s15, s15, s18 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s15, [r2] │ │ │ │ vmul.f32 s15, s19, s8 │ │ │ │ + add r2, fp │ │ │ │ vnmls.f32 s15, s13, s7 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s18, s16 │ │ │ │ vmla.f32 s14, s9, s6 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s11, s6 │ │ │ │ vmla.f32 s14, s9, s16 │ │ │ │ vstr s15, [r3] │ │ │ │ vmul.f32 s15, s13, s8 │ │ │ │ - mla r3, r9, r5, r3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ vnmls.f32 s15, s19, s5 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - add r2, r3 │ │ │ │ - add ip, r3 │ │ │ │ - bne.w 3fb48 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 439d6 │ │ │ │ + b.n 4395a │ │ │ │ │ │ │ │ -0003fd78 : │ │ │ │ - ldr r2, [pc, #8] @ (3fd84 ) │ │ │ │ - ldr r1, [pc, #12] @ (3fd88 ) │ │ │ │ +00043c0c : │ │ │ │ + ldr r2, [pc, #8] @ (43c18 ) │ │ │ │ + ldr r1, [pc, #12] @ (43c1c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r3, [sp, #928] @ 0x3a0 │ │ │ │ - movs r3, r1 │ │ │ │ - @ instruction: 0xfadbffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r3 │ │ │ │ - ldr.w ip, [pc, #928] @ 40134 │ │ │ │ + adcs.w r0, r4, #9109504 @ 0x8b0000 │ │ │ │ + @ instruction: 0xfaa3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #20 │ │ │ │ - add ip, pc │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + ldr.w ip, [pc, #972] @ 4400c │ │ │ │ + ldrd r6, r3, [sp, #72] @ 0x48 │ │ │ │ ldrd r4, r5, [sp, #64] @ 0x40 │ │ │ │ + add ip, pc │ │ │ │ + ldr r7, [sp, #84] @ 0x54 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r6, [sp, #72] @ 0x48 │ │ │ │ - ldr r7, [sp, #80] @ 0x50 │ │ │ │ - ble.w 3ff6a │ │ │ │ - ldr.w lr, [pc, #904] @ 40138 │ │ │ │ + ble.w 43e24 │ │ │ │ + ldr.w lr, [pc, #956] @ 44010 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - cmp r7, #1 │ │ │ │ + ldr.w fp, [r3] │ │ │ │ + ldr r3, [sp, #80] @ 0x50 │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 3ff74 │ │ │ │ - mov.w lr, #12 │ │ │ │ - vldr s6, [pc, #868] @ 40130 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 43e40 │ │ │ │ + vldr s6, [pc, #924] @ 44008 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - str r2, [sp, #0] │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - adds r3, r0, r2 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ vldr s0, [r0] │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vldr s7, [r1] │ │ │ │ - mov.w r9, r5, lsl #3 │ │ │ │ - mov.w sl, r5, lsl #4 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ + mov.w r9, r5, lsl #4 │ │ │ │ vldr s15, [r3] │ │ │ │ - add r3, r2 │ │ │ │ + add r3, r7 │ │ │ │ vldr s3, [r3] │ │ │ │ add.w r3, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ vadd.f32 s14, s3, s15 │ │ │ │ vsub.f32 s3, s3, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - mul.w r3, lr, r4 │ │ │ │ - add.w r8, r1, r3 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w lr, r1, r3 │ │ │ │ add r3, r0 │ │ │ │ vadd.f32 s16, s14, s0 │ │ │ │ vmls.f32 s0, s14, s5 │ │ │ │ + vldr s14, [lr] │ │ │ │ + add.w lr, ip, r4 │ │ │ │ vmov.f32 s1, s15 │ │ │ │ - adds r0, #4 │ │ │ │ - vldr s14, [r8] │ │ │ │ - mov.w r8, #20 │ │ │ │ - mov r7, r8 │ │ │ │ + add.w lr, r1, lr, lsl #2 │ │ │ │ + add ip, r0 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s12, [r3] │ │ │ │ - add r3, r2 │ │ │ │ - add r2, r1 │ │ │ │ - mla r8, r8, r4, r1 │ │ │ │ + add r3, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s2, [lr] │ │ │ │ + mov.w lr, r5, lsl #3 │ │ │ │ vldr s13, [r3] │ │ │ │ add.w r3, r1, r4, lsl #4 │ │ │ │ - vldr s11, [r2] │ │ │ │ - adds r1, #4 │ │ │ │ - vldr s2, [r8] │ │ │ │ - mul.w r8, lr, r6 │ │ │ │ - vldr s8, [r3] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - add.w r2, fp, r8 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + eor.w r4, r4, fp │ │ │ │ + vldr s11, [r7] │ │ │ │ vadd.f32 s9, s2, s14 │ │ │ │ vsub.f32 s2, s2, s14 │ │ │ │ - add.w fp, fp, #4 │ │ │ │ - mla r3, lr, r5, r3 │ │ │ │ + vldr s8, [r3] │ │ │ │ + add.w r3, r5, r5, lsl #1 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ + add.w r2, r5, r5, lsl #2 │ │ │ │ + eor.w r5, r5, fp │ │ │ │ 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s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s13, [r3] │ │ │ │ - add r3, r9 │ │ │ │ + add r3, lr │ │ │ │ vadd.f32 s13, s11, s2 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s14, s3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - eors r6, r3 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ - vstr s14, [r2] │ │ │ │ - add r2, ip │ │ │ │ - vstr s15, [r2] │ │ │ │ - bne.w 3fdd4 │ │ │ │ + vstr s14, [r7] │ │ │ │ + add r7, sl │ │ │ │ + vstr s15, [r7] │ │ │ │ + bne.w 43c74 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r7, #2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - mov.w sl, #12 │ │ │ │ - vldr s7, [pc, #432] @ 40130 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s7, [pc, #448] @ 44008 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - str.w fp, [sp] │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #12] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - adds r3, r0, r7 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ vldr s14, [r0] │ │ │ │ - mov.w r8, r5, lsl #3 │ │ │ │ - mov.w r9, r5, lsl #4 │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ + mov.w sl, r5, lsl #4 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, r7 │ │ │ │ vldr s12, [r3] │ │ │ │ add.w r3, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ vadd.f32 s11, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vadd.f32 s13, s14, s11 │ │ │ │ vmls.f32 s14, s11, s6 │ │ │ │ vldr s11, [r3] │ │ │ │ - mul.w r3, sl, r4 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ add.w lr, r1, r3 │ │ │ │ add r3, r0 │ │ │ │ vmov.f32 s2, s11 │ │ │ │ vldr s9, [lr] │ │ │ │ - mov.w lr, #20 │ │ │ │ - mov fp, lr │ │ │ │ + add.w lr, ip, r4 │ │ │ │ + add ip, r0 │ │ │ │ + add.w lr, r1, lr, lsl #2 │ │ │ │ vldr s5, [r3] │ │ │ │ add r3, r7 │ │ │ │ add r7, r1 │ │ │ │ - mla lr, lr, r4, r1 │ │ │ │ - vldr s3, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ vldr s15, [lr] │ │ │ │ - mul.w lr, sl, r6 │ │ │ │ - add r7, lr │ │ │ │ + mov.w lr, r6, lsl #3 │ │ │ │ + vldr s3, [r7] │ │ │ │ vadd.f32 s10, s9, s15 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ vldr s9, [ip] │ │ │ │ - mov.w ip, r6, lsl #3 │ │ │ │ + add.w ip, r6, r6, lsl #1 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r7, r8, ip │ │ │ │ vmls.f32 s2, s10, s6 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vldr s10, [r3] │ │ │ │ add.w r3, r1, r4, lsl #4 │ │ │ │ + eor.w r4, r4, fp │ │ │ │ vadd.f32 s8, s10, s9 │ │ │ │ vsub.f32 s1, s9, s10 │ │ │ │ vldr s10, [r3] │ │ │ │ - mla r3, sl, r5, r2 │ │ │ │ + add.w r3, r5, r5, lsl #1 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ vadd.f32 s4, s5, s8 │ │ │ │ vmls.f32 s5, s8, s6 │ │ │ │ vldr s8, [r1] │ │ │ │ vadd.f32 s9, s8, s3 │ │ │ │ vsub.f32 s3, s3, s8 │ │ │ │ vsub.f32 s8, s12, s1 │ │ │ │ vmov.f32 s0, s5 │ │ │ │ vmov.f32 s5, s10 │ │ │ │ - vmls.f32 s5, s9, s6 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ - vsub.f32 s9, s13, s4 │ │ │ │ vmul.f32 s8, s8, s7 │ │ │ │ + vmls.f32 s5, s9, s6 │ │ │ │ + vsub.f32 s9, s13, s4 │ │ │ │ vadd.f32 s13, s13, s4 │ │ │ │ vstr s9, [r3] │ │ │ │ vsub.f32 s9, s11, s10 │ │ │ │ - add r3, r8 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ + add r3, r9 │ │ │ │ vstr s9, [r7] │ │ │ │ vsub.f32 s9, s5, s2 │ │ │ │ - sub.w r7, r7, ip │ │ │ │ + sub.w r7, r7, lr │ │ │ │ vsub.f32 s10, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vadd.f32 s16, s8, s9 │ │ │ │ vsub.f32 s9, s9, s8 │ │ │ │ vsub.f32 s8, s15, s3 │ │ │ │ vadd.f32 s15, s15, s3 │ │ │ │ vstr s16, [r7] │ │ │ │ add.w r7, r7, r6, lsl #4 │ │ │ │ + eor.w r6, r6, fp │ │ │ │ vmul.f32 s8, s8, s7 │ │ │ │ vstr s9, [r7] │ │ │ │ vsub.f32 s9, s14, s0 │ │ │ │ vadd.f32 s14, s14, s0 │ │ │ │ - sub.w r7, r7, lr │ │ │ │ + str r7, [sp, #4] │ │ │ │ vsub.f32 s16, s9, s8 │ │ │ │ vadd.f32 s9, s9, s8 │ │ │ │ vstr s16, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r3, r3, sl │ │ │ │ + mov r7, r3 │ │ │ │ vstr s9, [r3] │ │ │ │ - mla r3, fp, r5, r3 │ │ │ │ + add.w r3, r5, r5, lsl #2 │ │ │ │ + eor.w r5, r5, fp │ │ │ │ + add.w r3, r7, r3, lsl #2 │ │ │ │ vstr s10, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r3, r3, sl │ │ │ │ vstr s13, [r2] │ │ │ │ vadd.f32 s13, s2, s5 │ │ │ │ vsub.f32 s11, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vstr s11, [r3] │ │ │ │ - add r3, r8 │ │ │ │ + add r3, r9 │ │ │ │ vstr s14, [r3] │ │ │ │ vadd.f32 s14, s12, s1 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + sub.w r7, r3, ip │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - add r0, r3 │ │ │ │ - add r1, r3 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ + add r0, r3 │ │ │ │ + add r1, r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - add r2, r3 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ + add r2, r3 │ │ │ │ + add r8, r3 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ vstr s13, [r7] │ │ │ │ - add r7, ip │ │ │ │ + add r7, lr │ │ │ │ vstr s15, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - add r7, r3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - str r7, [sp, #0] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ - bne.w 3ff8e │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 401a8 │ │ │ │ + bne.w 43e54 │ │ │ │ + b.n 43e24 │ │ │ │ + nop │ │ │ │ + cbz r7, 44080 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - cdp 0, 1, cr0, cr8, cr11, {0} │ │ │ │ + ldr r7, [pc, #432] @ (441c0 ) │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0004013c : │ │ │ │ - ldr r2, [pc, #8] @ (40148 ) │ │ │ │ - ldr r1, [pc, #12] @ (4014c ) │ │ │ │ +00044014 : │ │ │ │ + ldr r2, [pc, #8] @ (44020 ) │ │ │ │ + ldr r1, [pc, #12] @ (44024 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r0, [sp, #336] @ 0x150 │ │ │ │ - movs r3, r1 │ │ │ │ - mcrr2 15, 15, pc, r7, cr15 @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r3 │ │ │ │ - ldr.w ip, [pc, #768] @ 40458 │ │ │ │ + sbcs.w r0, ip, #11 │ │ │ │ + stc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d14} │ │ │ │ - sub sp, #20 │ │ │ │ + sub sp, #12 │ │ │ │ + ldr.w ip, [pc, #804] @ 44368 │ │ │ │ + ldrd r5, r8, [sp, #112] @ 0x70 │ │ │ │ + ldrd r4, r6, [sp, #104] @ 0x68 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldrd r4, r6, [sp, #112] @ 0x70 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r5, [sp, #120] @ 0x78 │ │ │ │ - ldr r7, [sp, #132] @ 0x84 │ │ │ │ - ble.w 4044c │ │ │ │ - ldr.w lr, [pc, #744] @ 4045c │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w fp, [r3] │ │ │ │ - ldr r3, [sp, #128] @ 0x80 │ │ │ │ + ldr r7, [sp, #124] @ 0x7c │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.w 4434c │ │ │ │ + ldr.w r9, [pc, #784] @ 4436c │ │ │ │ + mov lr, r3 │ │ │ │ + ldr.w r3, [ip, r9] │ │ │ │ + ldr.w r9, [r3] │ │ │ │ + ldr r3, [sp, #120] @ 0x78 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 404a8 │ │ │ │ - vldr s2, [pc, #724] @ 40460 │ │ │ │ - vldr s3, [pc, #724] @ 40464 │ │ │ │ - vldr s4, [pc, #724] @ 40468 │ │ │ │ - vldr s5, [pc, #744] @ 40480 │ │ │ │ - vldr s6, [pc, #736] @ 4047c │ │ │ │ - vldr s7, [pc, #728] @ 40478 │ │ │ │ - vldr s8, [pc, #720] @ 40474 │ │ │ │ - vldr s9, [pc, #712] @ 40470 │ │ │ │ - vldr s1, [pc, #704] @ 4046c │ │ │ │ - mov.w lr, r4, lsl #3 │ │ │ │ - mov.w r8, r4, lsl #2 │ │ │ │ - add.w ip, r1, lr │ │ │ │ - lsls r3, r4, #4 │ │ │ │ - adds r7, r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ - vldr s27, [r1] │ │ │ │ + bne.w 443b8 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vmls.f32 s17, s26, s25 │ │ │ │ vadd.f32 s16, s20, s10 │ │ │ │ - vadd.f32 s21, s19, s14 │ │ │ │ - vsub.f32 s19, s19, s14 │ │ │ │ - vsub.f32 s14, s27, s22 │ │ │ │ - vmul.f32 s25, s21, s6 │ │ │ │ - vsub.f32 s24, s14, s13 │ │ │ │ - vadd.f32 s14, s13, s14 │ │ │ │ + vadd.f32 s14, s18, s19 │ │ │ │ + vsub.f32 s18, s18, s19 │ │ │ │ + vsub.f32 s19, s27, s22 │ │ │ │ + vmul.f32 s25, s14, s6 │ │ │ │ + vmul.f32 s14, s14, s5 │ │ │ │ + vadd.f32 s21, s13, s19 │ │ │ │ + vsub.f32 s24, s19, s13 │ │ │ │ vadd.f32 s13, s22, s27 │ │ │ │ - vmul.f32 s22, s14, s8 │ │ │ │ + vmul.f32 s22, s21, s8 │ │ │ │ vnmls.f32 s25, s24, s5 │ │ │ │ - vsub.f32 s18, s13, s0 │ │ │ │ - vadd.f32 s0, s0, s13 │ │ │ │ + vsub.f32 s19, s13, s17 │ │ │ │ + vadd.f32 s17, s17, s13 │ │ │ │ vadd.f32 s13, s16, s15 │ │ │ │ - vnmls.f32 s22, s19, s7 │ │ │ │ - vmul.f32 s19, s19, s8 │ │ │ │ - vmla.f32 s19, s14, s7 │ │ │ │ - vmul.f32 s14, s21, s5 │ │ │ │ + vmla.f32 s14, s24, s6 │ │ │ │ + vnmls.f32 s22, s18, s7 │ │ │ │ + vmul.f32 s18, s18, s8 │ │ │ │ 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│ subs r2, #181 @ 0xb5 │ │ │ │ subs r6, #132 @ 0x84 │ │ │ │ - cbz r7, 404e8 │ │ │ │ + cbz r7, 44400 │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ @ instruction: 0xb8e1 │ │ │ │ subs r6, #153 @ 0x99 │ │ │ │ lsrs r5, r5, #8 │ │ │ │ subs r4, #62 @ 0x3e │ │ │ │ - add r0, sp, #140 @ 0x8c │ │ │ │ - subs r6, #32 │ │ │ │ - adds r2, #229 @ 0xe5 │ │ │ │ - subs r6, #131 @ 0x83 │ │ │ │ cmp r4, #186 @ 0xba │ │ │ │ subs r6, #8 │ │ │ │ - bvs.n 40504 │ │ │ │ + bvs.n 44414 │ │ │ │ subs r6, #153 @ 0x99 │ │ │ │ cmp r4, #186 @ 0xba │ │ │ │ subs r6, #136 @ 0x88 │ │ │ │ cmp r4, #138 @ 0x8a │ │ │ │ subs r5, #233 @ 0xe9 │ │ │ │ ldr r7, [r1, r0] │ │ │ │ subs r6, #198 @ 0xc6 │ │ │ │ - b.n 40438 │ │ │ │ + b.n 44348 │ │ │ │ subs r7, #0 │ │ │ │ strb r6, [r0, #12] │ │ │ │ subs r5, #155 @ 0x9b │ │ │ │ - b.n 40440 │ │ │ │ + b.n 44350 │ │ │ │ subs r6, #128 @ 0x80 │ │ │ │ add r2, sp, #684 @ 0x2ac │ │ │ │ subs r5, #170 @ 0xaa │ │ │ │ - vldr s2, [pc, #-76] @ 40460 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s3, [pc, #-76] @ 40464 │ │ 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[pc, #632] @ 40a54 │ │ │ │ - vldr s6, [pc, #632] @ 40a58 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - movs r3, #12 │ │ │ │ - mov.w lr, r4, lsl #3 │ │ │ │ - mov r2, r3 │ │ │ │ + bne.w 449ac │ │ │ │ + vldr s1, [pc, #668] @ 44998 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + vldr s2, [pc, #656] @ 44994 │ │ │ │ + vldr s3, [pc, #660] @ 4499c │ │ │ │ + vldr s4, [pc, #660] @ 449a0 │ │ │ │ + vldr s5, [pc, #664] @ 449a8 │ │ │ │ + vldr s6, [pc, #656] @ 449a4 │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ vldr s15, [r0] │ │ │ │ - movs r7, #20 │ │ │ │ + mov.w r8, r4, lsl #3 │ │ │ │ + add.w r3, r1, r7, lsl #2 │ │ │ │ mov.w ip, r4, lsl #2 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ vldr s9, [r3] │ │ │ │ - add.w r3, r0, lr │ │ │ │ + add.w r3, r0, r8 │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ + add.w r9, r1, lr │ │ │ │ + add lr, r0 │ │ │ │ vsub.f32 s12, s15, s9 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - mla r3, r7, r4, r1 │ │ │ │ - movs r7, #24 │ │ │ │ - mul.w r8, r7, r4 │ │ │ │ + add.w r3, ip, r4 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ vldr s16, [r3] │ │ │ │ - lsls r7, r4, #4 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ - add.w r3, r0, r8 │ │ │ │ - add.w r9, r1, r7 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s0, [r7] │ │ │ │ vsub.f32 s23, s15, s16 │ │ │ │ vadd.f32 s16, s16, s15 │ │ │ │ - add r8, r1 │ │ │ │ - add r7, r0 │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r3, r1, lr │ │ │ │ - vldr s0, [r8] │ │ │ │ - mov.w r8, r6, lsl #4 │ │ │ │ + add.w r3, r1, r8 │ │ │ │ vldr s17, [r3] │ │ │ │ add.w r3, r0, ip │ │ │ │ add ip, r1 │ │ │ │ - adds r0, #4 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s14, [r3] │ │ │ │ + add r3, r8 │ │ │ │ + vldr s13, [ip] │ │ │ │ + mov.w ip, r5, lsl #4 │ │ │ │ vsub.f32 s22, s15, s17 │ │ │ │ - add r3, lr │ │ │ │ vadd.f32 s17, s17, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ mov.w r9, r6, lsl #2 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mov.w ip, r5, lsl #4 │ │ │ │ + add.w r7, fp, r9 │ │ │ │ + add.w fp, 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r2, r5, r3 │ │ │ │ vsub.f32 s8, s0, s11 │ │ │ │ vsub.f32 s13, s13, s18 │ │ │ │ vstr s13, [r3] │ │ │ │ vmov.f32 s13, s12 │ │ │ │ - vmla.f32 s13, s7, s4 │ │ │ │ - add r3, ip │ │ │ │ vsub.f32 s12, s17, s15 │ │ │ │ + add r3, ip │ │ │ │ vadd.f32 s15, s15, s17 │ │ │ │ + vmla.f32 s13, s7, s4 │ │ │ │ vsub.f32 s14, s13, s14 │ │ │ │ vmul.f32 s13, s12, s1 │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s16, s10 │ │ │ │ - add.w r3, r3, r5, lsl #2 │ │ │ │ + add r3, lr │ │ │ │ vmla.f32 s13, s14, s3 │ │ │ │ vmla.f32 s13, s8, s2 │ │ │ │ vstr s13, [r7] │ │ │ │ vmul.f32 s13, s14, s1 │ │ │ │ vmul.f32 s14, s14, s2 │ │ │ │ - vmla.f32 s13, s8, s3 │ │ │ │ add r7, r8 │ │ │ │ + vmla.f32 s13, s8, s3 │ │ │ │ vnmls.f32 s14, s8, s1 │ │ │ │ vmls.f32 s13, s12, s2 │ │ │ │ vmls.f32 s14, s12, s3 │ │ │ │ vmov.f32 s12, s9 │ │ │ │ vmla.f32 s12, s15, s4 │ │ │ │ vstr s13, [r7] │ │ │ │ - sub.w r7, r7, lr │ │ │ │ + sub.w r7, r7, sl │ │ │ │ vadd.f32 s13, s10, s16 │ │ │ │ vstr s14, [r7] │ │ │ │ vadd.f32 s14, s11, s0 │ │ │ │ vmul.f32 s11, s14, s5 │ │ │ │ vmla.f32 s11, s13, s6 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vmul.f32 s11, s13, s5 │ │ │ │ vmla.f32 s11, s15, s6 │ │ │ │ vstr s12, [r3] │ │ │ │ vmov.f32 s12, s9 │ │ │ │ - vmla.f32 s12, s14, s4 │ │ │ │ sub.w r3, r3, ip │ │ │ │ + vmla.f32 s12, s14, s4 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vmul.f32 s11, s14, s6 │ │ │ │ vmla.f32 s11, s15, s5 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ vstr s12, [r3] │ │ │ │ vmov.f32 s12, s9 │ │ │ │ + add.w r3, r3, r5, lsl #3 │ │ │ │ vmla.f32 s12, s13, s4 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - add.w r3, r3, r5, lsl #3 │ │ │ │ - eor.w r5, r5, fp │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vstr s12, [r3] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ vstmia r3!, {s15} │ │ │ │ - str r3, [sp, #4] │ │ │ │ + str r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #108] @ 0x6c │ │ │ │ - bne.w 407e4 │ │ │ │ + bne.w 44714 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - b.n 4026c │ │ │ │ - movs r3, r1 │ │ │ │ + add ip, fp │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ - add r5, pc, #916 @ (adr r5, 40dec ) │ │ │ │ - subs r7, #102 @ 0x66 │ │ │ │ - bgt.n 4096a │ │ │ │ - subs r6, #99 @ 0x63 │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + bgt.n 448b6 │ │ │ │ + subs r6, #99 @ 0x63 │ │ │ │ + add r5, pc, #916 @ (adr r5, 44d40 ) │ │ │ │ + subs r7, #102 @ 0x66 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s3, [pc, #-32] @ 44994 │ │ │ │ + vldr s4, [pc, #-32] @ 44998 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ - vldr s3, [pc, #-32] @ 40a48 │ │ │ │ - vldr s4, [pc, #-32] @ 40a4c │ │ │ │ - vldr s5, [pc, #-32] @ 40a50 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s6, [pc, #-28] @ 40a5c │ │ │ │ - vldr s7, [pc, #-36] @ 40a58 │ │ │ │ - vldr s8, [pc, #-44] @ 40a54 │ │ │ │ + vldr s5, [pc, #-36] @ 4499c │ │ │ │ + vldr s6, [pc, #-36] @ 449a0 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s7, [pc, #-40] @ 449a4 │ │ │ │ + vldr s8, [pc, #-40] @ 449a8 │ │ │ │ str r3, [sp, #12] │ │ │ │ - str.w sl, [sp, #4] │ │ │ │ - movs r3, #12 │ │ │ │ - mov.w lr, r4, lsl #3 │ │ │ │ - mov sl, r3 │ │ │ │ - movs r7, #20 │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ vldr s15, [r0] │ │ │ │ + mov.w r8, r4, lsl #3 │ │ │ │ + add.w r3, r1, r7, lsl #2 │ │ │ │ mov.w ip, r4, lsl #2 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ vldr s14, [r3] │ │ │ │ - add.w r3, r0, lr │ │ │ │ + add.w r3, r0, r8 │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, r7, r4, r1 │ │ │ │ - movs r7, #24 │ │ │ │ + add.w r3, ip, r4 │ │ │ │ + add.w r9, r1, lr │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ + add lr, r0 │ │ │ │ + vldr s1, [lr] │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - mul.w r8, r7, r4 │ │ │ │ vldr s14, [r3] │ │ │ │ - lsls r7, r4, #4 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ - add.w r3, r0, r8 │ │ │ │ - add.w r9, r1, r7 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vldr s9, [r3] │ │ │ │ + add.w r3, r1, r8 │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s23, s13, s14 │ │ │ │ - add r8, r1 │ │ │ │ - add r7, r0 │ │ │ │ - vldr s9, [r3] │ │ │ │ - add.w r3, r1, lr │ │ │ │ - vldr s1, [r7] │ │ │ │ vldr s13, [r3] │ │ │ │ add.w r3, r0, ip │ │ │ │ add ip, r1 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ vldr s16, [r3] │ │ │ │ + add r3, r8 │ │ │ │ + vldr s11, [r3] │ │ │ │ + add r3, r8 │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ vsub.f32 s14, s9, s13 │ │ │ │ - add r3, lr │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ vldr s13, [r9] │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ - add r7, r9 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add r3, lr │ │ │ │ + mov.w r9, r6, lsl #4 │ │ │ │ + vldr s0, [r3] │ │ │ │ vsub.f32 s21, s16, s13 │ │ │ │ vadd.f32 s16, s16, s13 │ │ │ │ - vldr s13, [r8] │ │ │ │ - mov.w r8, r6, lsl #4 │ │ │ │ - vldr s0, [r3] │ │ │ │ - mov.w lr, r6, lsl #3 │ │ │ │ - mla r3, sl, r5, r2 │ │ │ │ - mvn.w sl, #23 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r7, fp, sl │ │ │ │ vsub.f32 s2, s11, s13 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ vldr s13, [ip] │ │ │ │ vsub.f32 s19, s14, s21 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ mov.w ip, r5, lsl #4 │ │ │ │ - eor.w r6, r6, fp │ │ │ │ vsub.f32 s22, s0, s13 │ │ │ │ vadd.f32 s0, s0, s13 │ │ │ │ vldr s13, [r1] │ │ │ │ vsub.f32 s18, s22, s23 │ │ │ │ vsub.f32 s20, s1, s13 │ │ │ │ vadd.f32 s1, s1, s13 │ │ │ │ vmul.f32 s17, s18, s4 │ │ │ │ vsub.f32 s13, s20, s2 │ │ │ │ - vmla.f32 s17, s19, s3 │ │ │ │ vadd.f32 s2, s2, s20 │ │ │ │ + vmla.f32 s17, s19, s3 │ │ │ │ vmla.f32 s17, s13, s5 │ │ │ │ vstr s17, [r7] │ │ │ │ vmul.f32 s17, s13, s3 │ │ │ │ - vmla.f32 s17, s18, s5 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ + add r7, r9 │ │ │ │ + sub.w r3, r7, r8 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + vmla.f32 s17, s18, s5 │ │ │ │ vmla.f32 s13, s19, s5 │ │ │ │ - add r7, r8 │ │ │ │ vmls.f32 s17, s19, s4 │ │ │ │ vmls.f32 s13, s18, s3 │ │ │ │ vmul.f32 s18, s14, s8 │ │ │ │ vmla.f32 s18, s2, s7 │ │ │ │ vstr s17, [r7] │ │ │ │ - sub.w r7, r7, lr │ │ │ │ vmov.f32 s17, s12 │ │ │ │ - vstr s13, [r7] │ │ │ │ + vstr s13, [r3] │ │ │ │ vadd.f32 s13, s23, s22 │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ + add.w r3, r5, r5, lsl #1 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ vmla.f32 s17, s13, s6 │ │ │ │ vsub.f32 s17, s17, s18 │ │ │ │ vmul.f32 s18, s13, s7 │ │ │ │ vmla.f32 s18, s2, s8 │ │ │ │ vstr s17, [r3] │ │ │ │ vadd.f32 s17, s12, s14 │ │ │ │ add r3, ip │ │ │ │ + mov r7, r3 │ │ │ │ vadd.f32 s17, s17, s13 │ │ │ │ vadd.f32 s17, s17, s2 │ │ │ │ vstr s17, [r3] │ │ │ │ vmov.f32 s17, s12 │ │ │ │ + vmla.f32 s12, s2, s6 │ │ │ │ + sub.w r3, r5, lr │ │ │ │ + vsub.f32 s2, s11, s1 │ │ │ │ + add.w r3, r7, r3, lsl #3 │ │ │ │ + ldr r7, [sp, #0] │ │ │ │ vmla.f32 s17, s14, s6 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ + sub.w r7, r7, sl │ │ │ │ vmla.f32 s14, s13, s8 │ │ │ │ - vmla.f32 s12, s2, s6 │ │ │ │ - mla r3, sl, r5, r3 │ │ │ │ - vsub.f32 s2, s11, s1 │ │ │ │ vsub.f32 s17, s17, s18 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vsub.f32 s14, s10, s0 │ │ │ │ vstr s17, [r3] │ │ │ │ add r3, ip │ │ │ │ - vmul.f32 s13, s14, s5 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s9, s16 │ │ │ │ - add.w r3, r3, r5, lsl #2 │ │ │ │ + vmul.f32 s13, s14, s5 │ │ │ │ + add r3, lr │ │ │ │ vmla.f32 s13, s12, s4 │ │ │ │ vmla.f32 s13, s2, s3 │ │ │ │ vstr s13, [r7] │ │ │ │ vmul.f32 s13, s2, s5 │ │ │ │ + add r7, r9 │ │ │ │ vmla.f32 s13, s14, s4 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - add r7, r8 │ │ │ │ - vnmls.f32 s14, s2, s4 │ │ │ │ vmls.f32 s13, s12, s3 │ │ │ │ + vnmls.f32 s14, s2, s4 │ │ │ │ vmls.f32 s14, s12, s5 │ │ │ │ vadd.f32 s12, s9, s16 │ │ │ │ vstr s13, [r7] │ │ │ │ - sub.w r7, r7, lr │ │ │ │ vadd.f32 s13, s10, s0 │ │ │ │ + sub.w r7, r7, r8 │ │ │ │ vstr s14, [r7] │ │ │ │ vadd.f32 s14, s11, s1 │ │ │ │ - vmul.f32 s10, s13, s7 │ │ │ │ vmov.f32 s11, s15 │ │ │ │ + vmul.f32 s10, s13, s7 │ │ │ │ vmla.f32 s11, s12, s6 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ vmla.f32 s10, s14, s8 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vmul.f32 s10, s12, s7 │ │ │ │ vmla.f32 s10, s13, s8 │ │ │ │ vstr s11, [r3] │ │ │ │ vmov.f32 s11, s15 │ │ │ │ - vmla.f32 s11, s14, s6 │ │ │ │ sub.w r3, r3, ip │ │ │ │ + vmla.f32 s11, s14, s6 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vmul.f32 s10, s12, s8 │ │ │ │ vmla.f32 s10, s14, s7 │ │ │ │ vstr s11, [r3] │ │ │ │ vmov.f32 s11, s15 │ │ │ │ - vmla.f32 s11, s13, s6 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ add.w r3, r3, r5, lsl #3 │ │ │ │ - eor.w r5, r5, fp │ │ │ │ + vmla.f32 s11, s13, s6 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vsub.f32 s11, s11, s10 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ + vsub.f32 s11, s11, s10 │ │ │ │ vstr s11, [r3] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ vstr s15, [r2] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - add r7, r3 │ │ │ │ add r2, r3 │ │ │ │ - str r7, [sp, #4] │ │ │ │ + add fp, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #108] @ 0x6c │ │ │ │ - bne.w 40a86 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 449d2 │ │ │ │ + b.n 4496e │ │ │ │ nop │ │ │ │ │ │ │ │ -00040ce0 : │ │ │ │ - ldr r2, [pc, #8] @ (40cec ) │ │ │ │ - ldr r1, [pc, #12] @ (40cf0 ) │ │ │ │ +00044c30 : │ │ │ │ + ldr r2, [pc, #8] @ (44c3c ) │ │ │ │ + ldr r1, [pc, #12] @ (44c40 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strh r0, [r2, #40] @ 0x28 │ │ │ │ + b.n 447c0 │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfaa7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfa77ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r3 │ │ │ │ - ldr.w ip, [pc, #704] @ 40fbc │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #20 │ │ │ │ + ldr.w ip, [pc, #744] @ 44f4c │ │ │ │ + ldrd r5, r3, [sp, #128] @ 0x80 │ │ │ │ + ldrd r4, r6, [sp, #120] @ 0x78 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #132] @ 0x84 │ │ │ │ - ldrd r4, r5, [sp, #120] @ 0x78 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r6, [sp, #128] @ 0x80 │ │ │ │ ldr r7, [sp, #136] @ 0x88 │ │ │ │ - ble.w 40fb0 │ │ │ │ - ldr.w lr, [pc, #680] @ 40fc0 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.w 44f2e │ │ │ │ + ldr.w lr, [pc, #728] @ 44f50 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ - bne.w 40fe4 │ │ │ │ - mov.w r9, #20 │ │ │ │ - vldr s2, [pc, #656] @ 40fc4 │ │ │ │ - vldr s3, [pc, #660] @ 40fcc │ │ │ │ + bne.w 44f74 │ │ │ │ + vldr s1, [pc, #708] @ 44f54 │ │ │ │ + vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ mov sl, r2 │ │ │ │ - vldr s4, [pc, #648] @ 40fc8 │ │ │ │ - vldr s5, [pc, #668] @ 40fe0 │ │ │ │ - vldr s6, [pc, #656] @ 40fd8 │ │ │ │ - vldr s7, [pc, #656] @ 40fdc │ │ │ │ - vldr s0, [pc, #644] @ 40fd4 │ │ │ │ - vldr s1, [pc, #636] @ 40fd0 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - adds r2, r1, r7 │ │ │ │ - mul.w r8, r9, r4 │ │ │ │ + str r0, [sp, #0] │ │ │ │ + vldr s2, [pc, #704] @ 44f5c │ │ │ │ + vldr s3, [pc, #696] @ 44f58 │ │ │ │ + vldr s4, [pc, #700] @ 44f60 │ │ │ │ + vldr s5, [pc, #704] @ 44f68 │ │ │ │ + vldr s6, [pc, #696] @ 44f64 │ │ │ │ + vldr s16, [pc, #704] @ 44f70 │ │ │ │ + vldr s0, [pc, #696] @ 44f6c │ │ │ │ + mov.w r8, r4, lsl #2 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mov.w r2, r4, lsl #3 │ │ │ │ + add.w lr, r8, r4 │ │ │ │ add.w ip, r1, r4, lsl #4 │ │ │ │ - vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s14, [r2] │ │ │ │ - lsls r2, r4, #2 │ │ │ │ - mov r0, r2 │ │ │ │ - adds r2, r1, r2 │ │ │ │ - vldr s27, [r3] │ │ │ │ - add r3, r8 │ │ │ │ - vldr s18, [ip] │ │ │ │ - add ip, r7 │ │ │ │ - vldr s29, [r2] │ │ │ │ - movs r2, #12 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w r7, r1, r2 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r1, r8 │ │ │ │ + vldr s30, [r3] │ │ │ │ + add r3, lr │ │ │ │ vldr s11, [r3] │ │ │ │ - subs r3, r3, r7 │ │ │ │ - mul.w lr, r2, r4 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + vldr s29, [r7] │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ vldr s10, [r3] │ │ │ │ vadd.f32 s15, s14, s11 │ │ │ │ - add r3, lr │ │ │ │ + add r3, r7 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ - mul.w r2, r6, r2 │ │ │ │ + vldr s18, [ip] │ │ │ │ + add ip, r2 │ │ │ │ vldr s28, [r3] │ │ │ │ - add r3, r0 │ │ │ │ - vadd.f32 s22, s15, s27 │ │ │ │ - vmls.f32 s27, s15, s9 │ │ │ │ + add r3, r8 │ │ │ │ vldr s14, [r3] │ │ │ │ - sub.w r3, r3, r8 │ │ │ │ - mul.w r8, r9, r6 │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + mov.w lr, r6, lsl #2 │ │ │ │ + vadd.f32 s23, s15, s30 │ │ │ │ + vmls.f32 s30, s15, s7 │ │ │ │ vldr s15, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - vsub.f32 s20, s14, s15 │ │ │ │ + add r3, r2 │ │ │ │ + add.w r8, lr, r6 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + sub.w r9, r6, lr │ │ │ │ vldr s13, [r3] │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vldr s12, [r3] │ │ │ │ + vsub.f32 s21, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ vldr s14, [ip] │ │ │ │ - add.w ip, r1, lr │ │ │ │ - vldmia r1!, {s16} │ │ │ │ - mul.w lr, r9, r5 │ │ │ │ - vldr s12, [r3] │ │ │ │ - add.w r3, fp, r8 │ │ │ │ - vldr s8, [ip] │ │ │ │ - add ip, r7 │ │ │ │ - vsub.f32 s17, s14, s13 │ │ │ │ + add.w ip, r1, r7 │ │ │ │ + add.w r7, r5, r5, lsl #2 │ │ │ │ + vldmia r1!, {s17} │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vldr s9, [ip] │ │ │ │ + add ip, r2 │ │ │ │ + add.w r2, sl, r8 │ │ │ │ + add.w r3, fp, r7 │ │ │ │ + add.w fp, fp, #4 │ │ │ │ + vsub.f32 s8, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - vadd.f32 s25, s15, s18 │ │ │ │ - vmls.f32 s18, s15, s9 │ │ │ │ - vsub.f32 s14, s8, s12 │ │ │ │ - vadd.f32 s12, s12, s8 │ │ │ │ - vldr s8, [ip] │ │ │ │ + vadd.f32 s26, s15, s18 │ │ │ │ + vmls.f32 s18, s15, s7 │ │ │ │ vmov.f32 s15, s29 │ │ │ │ - vmls.f32 s15, s13, s9 │ │ │ │ + vsub.f32 s14, s9, s12 │ │ │ │ + vadd.f32 s12, s12, s9 │ │ │ │ + vldr s9, [ip] │ │ │ │ + mov.w ip, r9, lsl #2 │ │ │ │ + vmls.f32 s15, s13, s7 │ │ │ │ vadd.f32 s13, s13, s29 │ │ │ │ - add.w r7, sl, lr │ │ │ │ - mvn.w ip, #11 │ │ │ │ - vsub.f32 s19, s16, s8 │ │ │ │ - vadd.f32 s8, s8, s16 │ │ │ │ - vsub.f32 s16, s17, s14 │ │ │ │ - vadd.f32 s14, s14, s17 │ │ │ │ - mul.w ip, ip, r5 │ │ │ │ - add.w fp, fp, #4 │ │ │ │ - vadd.f32 s23, s19, s20 │ │ │ │ - vsub.f32 s20, s20, s19 │ │ │ │ + vsub.f32 s19, s17, s9 │ │ │ │ + vadd.f32 s9, s9, s17 │ │ │ │ + vsub.f32 s17, s8, s14 │ │ │ │ + vadd.f32 s14, s14, s8 │ │ │ │ + vadd.f32 s24, s19, s21 │ │ │ │ + vsub.f32 s21, s21, s19 │ │ │ │ vmov.f32 s19, s28 │ │ │ │ - vadd.f32 s26, s8, s10 │ │ │ │ - vmls.f32 s19, s12, s9 │ │ │ │ - vmls.f32 s10, s8, s9 │ │ │ │ + vadd.f32 s27, s9, s10 │ │ │ │ + vmls.f32 s10, s9, s7 │ │ │ │ + vmls.f32 s19, s12, s7 │ │ │ │ + vsub.f32 s22, s21, s14 │ │ │ │ vadd.f32 s12, s12, s28 │ │ │ │ - vsub.f32 s21, s20, s14 │ │ │ │ - vadd.f32 s14, s14, s20 │ │ │ │ - vadd.f32 s24, s25, s26 │ │ │ │ + vadd.f32 s25, s26, s27 │ │ │ │ + vsub.f32 s26, s26, s27 │ │ │ │ + vadd.f32 s14, s14, s21 │ │ │ │ + vsub.f32 s28, s22, s11 │ │ │ │ + vadd.f32 s8, s18, s10 │ │ │ │ vadd.f32 s9, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vsub.f32 s28, s21, s11 │ │ │ │ - vsub.f32 s12, s25, s26 │ │ │ │ - vmul.f32 s14, s14, s1 │ │ │ │ - vadd.f32 s8, s18, s10 │ │ │ │ - vadd.f32 s17, s19, s15 │ │ │ │ - vsub.f32 s15, s15, s19 │ │ │ │ + vmul.f32 s14, s14, s0 │ │ │ │ vsub.f32 s10, s10, s18 │ │ │ │ - vmul.f32 s28, s28, s2 │ │ │ │ - vsub.f32 s29, s17, s8 │ │ │ │ - vadd.f32 s17, s17, s8 │ │ │ │ - vmov.f32 s8, s27 │ │ │ │ + vadd.f32 s20, s19, s15 │ │ │ │ + vsub.f32 s15, s15, s19 │ │ │ │ + vmul.f32 s28, s28, s1 │ │ │ │ + vmul.f32 s12, s13, s6 │ │ │ │ + vmul.f32 s13, s13, s5 │ │ │ │ + vsub.f32 s29, s20, s8 │ │ │ │ + vadd.f32 s20, s20, s8 │ │ │ │ + vmov.f32 s8, s30 │ │ │ │ vstr s28, [r3] │ │ │ │ - vmul.f32 s28, s16, s4 │ │ │ │ - vmul.f32 s16, s16, s3 │ │ │ │ - vmla.f32 s28, s23, s3 │ │ │ │ - vmul.f32 s29, s29, s5 │ │ │ │ - vnmls.f32 s16, s23, s4 │ │ │ │ - vmov.f32 s23, #80 @ 0x3e800000 0.250 │ │ │ │ - vmls.f32 s8, s17, s23 │ │ │ │ - vadd.f32 s17, s17, s27 │ │ │ │ - vstr s17, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vsub.f32 s17, s8, s29 │ │ │ │ + vmul.f32 s28, s17, s3 │ │ │ │ + vmul.f32 s17, s17, s2 │ │ │ │ + vmla.f32 s12, s26, s5 │ │ │ │ + vnmls.f32 s13, s26, s6 │ │ │ │ + vmul.f32 s29, s29, s4 │ │ │ │ + vnmls.f32 s17, s24, s3 │ │ │ │ + vmla.f32 s28, s24, s2 │ │ │ │ + vmov.f32 s24, #80 @ 0x3e800000 0.250 │ │ │ │ + vmls.f32 s8, s20, s24 │ │ │ │ + vadd.f32 s20, s20, s30 │ │ │ │ + vstr s20, [r2] │ │ │ │ + add r2, ip │ │ │ │ + vsub.f32 s20, s8, s29 │ │ │ │ vadd.f32 s8, s8, s29 │ │ │ │ - vadd.f32 s27, s17, s16 │ │ │ │ - vsub.f32 s17, s17, s16 │ │ │ │ - vadd.f32 s16, s8, s28 │ │ │ │ + vadd.f32 s30, s20, s17 │ │ │ │ + vsub.f32 s20, s20, s17 │ │ │ │ + vadd.f32 s17, s8, s28 │ │ │ │ vsub.f32 s8, s8, s28 │ │ │ │ - vstr s27, [r7] │ │ │ │ - add r7, lr │ │ │ │ - mvn.w lr, #23 │ │ │ │ - vstr s17, [r7] │ │ │ │ - mla r7, lr, r5, r7 │ │ │ │ - mov.w lr, r6, lsl #3 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vstr s16, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ - vstr s8, [r7] │ │ │ │ - vmul.f32 s8, s13, s7 │ │ │ │ - vmul.f32 s13, s13, s6 │ │ │ │ - vmla.f32 s8, s12, s6 │ │ │ │ - sub.w r7, r7, r5, lsl #2 │ │ │ │ - vnmls.f32 s13, s12, s7 │ │ │ │ - vmov.f32 s12, s22 │ │ │ │ - vstr s8, [r3] │ │ │ │ - add r3, r2 │ │ │ │ - vsub.f32 s8, s9, s24 │ │ │ │ - vstr s13, [r3] │ │ │ │ - vadd.f32 s13, s9, s24 │ │ │ │ - vmul.f32 s8, s8, s5 │ │ │ │ + vstr s30, [r2] │ │ │ │ + add r2, r8 │ │ │ │ + mov.w r8, r5, lsl #3 │ │ │ │ + vstr s20, [r2] │ │ │ │ + add.w r2, r2, r9, lsl #3 │ │ │ │ sub.w r3, r3, r8 │ │ │ │ - vmls.f32 s12, s13, s23 │ │ │ │ - vadd.f32 s13, s13, s22 │ │ │ │ + mov.w r9, r0, lsl #2 │ │ │ │ + vstr s17, [r2] │ │ │ │ + sub.w r2, r2, ip │ │ │ │ + vstr s8, [r2] │ │ │ │ + vsub.f32 s8, s9, s25 │ │ │ │ + sub.w r2, r2, lr │ │ │ │ + vstr s12, [r3] │ │ │ │ + add r3, r9 │ │ │ │ + vmov.f32 s12, s23 │ │ │ │ + vstr s13, [r3] │ │ │ │ + vadd.f32 s13, s9, s25 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vmul.f32 s8, s8, s4 │ │ │ │ + vmls.f32 s12, s13, s24 │ │ │ │ + vadd.f32 s13, s13, s23 │ │ │ │ vsub.f32 s9, s12, s8 │ │ │ │ vadd.f32 s12, s12, s8 │ │ │ │ - vstr s9, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ + vstr s9, [r2] │ │ │ │ + sub.w r2, r2, ip │ │ │ │ vstmia sl!, {s13} │ │ │ │ - vmul.f32 s13, s11, s2 │ │ │ │ - vmla.f32 s13, s21, s0 │ │ │ │ - vstr s12, [r7] │ │ │ │ - movs r7, #24 │ │ │ │ + vmul.f32 s13, s11, s1 │ │ │ │ + vstr s12, [r2] │ │ │ │ + vmla.f32 s13, s22, s16 │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vmul.f32 s13, s15, s6 │ │ │ │ - vmul.f32 s15, s15, s7 │ │ │ │ - vmla.f32 s13, s10, s7 │ │ │ │ - vnmls.f32 s15, s10, s6 │ │ │ │ + vmul.f32 s13, s15, s5 │ │ │ │ + vmul.f32 s15, s15, s6 │ │ │ │ + vmla.f32 s13, s10, s6 │ │ │ │ + vnmls.f32 s15, s10, s5 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r3] │ │ │ │ - mla r3, r7, r6, r3 │ │ │ │ vsub.f32 s11, s15, s14 │ │ │ │ + add.w r3, r3, r0, lsl #3 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s11, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vstr s13, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vstr s15, [r3] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - adds r3, #4 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ ldr r3, [sp, #132] @ 0x84 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #132] @ 0x84 │ │ │ │ - bne.w 40d56 │ │ │ │ + bne.w 44cb6 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - udf #176 @ 0xb0 │ │ │ │ - movs r3, r1 │ │ │ │ + subs r7, #72 @ 0x48 │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cbz r7, 4103c │ │ │ │ + cbz r7, 44fcc │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - bge.n 40fd2 │ │ │ │ + bge.n 44f62 │ │ │ │ subs r7, #82 @ 0x52 │ │ │ │ str r7, [r7, r0] │ │ │ │ subs r7, #2 │ │ │ │ + subs r5, r7, r6 │ │ │ │ + subs r7, #15 │ │ │ │ + ldrb r0, [r3, #4] │ │ │ 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s4, [pc, #-48] @ 44f5c │ │ │ │ + vldr s5, [pc, #-48] @ 44f60 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s6, [pc, #-52] @ 44f64 │ │ │ │ + vldr s7, [pc, #-52] @ 44f68 │ │ │ │ str r3, [sp, #12] │ │ │ │ - mov.w ip, #20 │ │ │ │ - mov.w sl, r4, lsl #2 │ │ │ │ + vldr s0, [pc, #-52] @ 44f70 │ │ │ │ + vldr s1, [pc, #-60] @ 44f6c │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + mov r0, r2 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mov.w r9, r4, lsl #2 │ │ │ │ + add.w ip, r1, r7 │ │ │ │ add.w lr, r1, r4, lsl #4 │ │ │ │ - vldr s9, [r0] │ │ │ │ - vmov.f32 s23, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s17, [r1] │ │ │ │ - mul.w r9, ip, r4 │ │ │ │ - mov.w ip, r4, lsl #3 │ │ │ │ - add.w r7, r1, ip │ │ │ │ - vldr s16, [lr] │ │ │ │ - add.w r3, r0, r9 │ │ │ │ - add lr, ip │ │ │ │ - vldr s14, [r7] │ │ │ │ - add.w r7, r1, sl │ │ │ │ - vldr s19, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - vldr s22, [lr] │ │ │ │ - vldr s28, [r7] │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s13, [r3] │ │ │ │ - vadd.f32 s15, s19, s14 │ │ │ │ - vsub.f32 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vldr s23, [lr] │ │ │ │ + vadd.f32 s22, s9, s15 │ │ │ │ + vmls.f32 s9, s15, s8 │ │ │ │ + add.w lr, r1, ip │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vldr s12, [r3] │ │ │ │ - sub.w r3, r3, r8 │ │ │ │ - vsub.f32 s18, s22, s12 │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + add.w ip, r5, r5, lsl #2 │ │ │ │ vldr s10, [r3] │ │ │ │ - vadd.f32 s22, s22, s12 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r3, fp, ip │ │ │ │ + vsub.f32 s19, s23, s12 │ │ │ │ + vadd.f32 s23, s23, s12 │ │ │ │ vldr s12, [lr] │ │ │ │ - add lr, ip │ │ │ │ - vadd.f32 s24, s16, s14 │ │ │ │ - vmls.f32 s16, s14, s23 │ │ │ │ - vmov.f32 s14, s28 │ │ │ │ + add lr, r7 │ │ │ │ + vadd.f32 s25, s17, s14 │ │ │ │ + vmls.f32 s17, s14, s8 │ │ │ │ + vmov.f32 s14, s24 │ │ │ │ + add.w r7, r2, r9 │ │ │ │ + add.w r2, r5, r5, lsl #1 │ │ │ │ vsub.f32 s11, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vldr s10, [lr] │ │ │ │ - vmls.f32 s14, s22, s23 │ │ │ │ - mov.w ip, #20 │ │ │ │ - mvn.w lr, #11 │ │ │ │ - vsub.f32 s0, s17, s10 │ │ │ │ - vadd.f32 s17, s17, s10 │ │ │ │ - vsub.f32 s10, s18, s11 │ │ │ │ - mul.w r9, ip, r6 │ │ │ │ - vadd.f32 s18, s18, s11 │ │ │ │ - mul.w r8, ip, r5 │ │ │ │ - add.w r3, fp, r9 │ │ │ │ - mul.w lr, lr, r5 │ │ │ │ - vadd.f32 s30, s15, s0 │ │ │ │ - vsub.f32 s15, s15, s0 │ │ │ │ + vmls.f32 s14, s23, s8 │ │ │ │ + mov.w lr, sl, lsl #2 │ │ │ │ + vsub.f32 s16, s18, s10 │ │ │ │ + vadd.f32 s18, s18, s10 │ │ │ │ + vsub.f32 s10, s19, s11 │ │ │ │ + vadd.f32 s19, s19, s11 │ │ │ │ + vadd.f32 s31, s15, s16 │ │ │ │ + vsub.f32 s15, s15, s16 │ │ │ │ + vadd.f32 s28, s13, s18 │ │ │ │ + vmls.f32 s13, s18, s8 │ │ │ │ + vmov.f32 s18, s26 │ │ │ │ + vadd.f32 s26, s26, s12 │ │ │ │ + vsub.f32 s11, s15, s19 │ │ │ │ + vmls.f32 s18, s12, s8 │ │ │ │ + vmul.f32 s29, s31, s4 │ │ │ │ + vadd.f32 s21, s28, s25 │ │ │ │ + vadd.f32 s15, s15, s19 │ │ │ │ vadd.f32 s27, s13, s17 │ │ │ │ - vmls.f32 s13, s17, s23 │ │ │ │ - vmov.f32 s17, s25 │ │ │ │ - vadd.f32 s25, s25, s12 │ │ │ │ - vmls.f32 s17, s12, s23 │ │ │ │ - add.w ip, r2, r8 │ │ │ │ - vsub.f32 s11, s15, s18 │ │ │ │ - vadd.f32 s15, s15, s18 │ │ │ │ - vadd.f32 s20, s27, s24 │ │ │ │ - vsub.f32 s12, s11, s19 │ │ │ │ - vmul.f32 s15, s15, s2 │ │ │ │ - vadd.f32 s26, s13, s16 │ │ │ │ - vmov.f32 s0, s13 │ │ │ │ - vadd.f32 s13, s28, s22 │ │ │ │ - vmov.f32 s22, #80 @ 0x3e800000 0.250 │ │ │ │ - vadd.f32 s29, s14, s17 │ │ │ │ - vmul.f32 s28, s30, s5 │ │ │ │ - vmul.f32 s12, s12, s3 │ │ │ │ - vmla.f32 s28, s10, s4 │ │ │ │ - vmul.f32 s10, s10, s5 │ │ │ │ - vsub.f32 s14, s14, s17 │ │ │ │ - vadd.f32 s23, s13, s25 │ │ │ │ - vsub.f32 s13, s13, s25 │ │ │ │ + vmov.f32 s16, s13 │ │ │ │ + vsub.f32 s12, s11, s20 │ │ │ │ + vadd.f32 s13, s24, s23 │ │ │ │ + vmov.f32 s23, #80 @ 0x3e800000 0.250 │ │ │ │ + vmla.f32 s29, s10, s3 │ │ │ │ + vmul.f32 s10, s10, s4 │ │ │ │ + vmul.f32 s15, s15, s1 │ │ │ │ + vadd.f32 s30, s14, s18 │ │ │ │ + vsub.f32 s14, s14, s18 │ │ │ │ + vmul.f32 s12, s12, s2 │ │ │ │ + vadd.f32 s24, s13, s26 │ │ │ │ + vnmls.f32 s10, s31, s3 │ │ │ │ + vsub.f32 s13, s13, s26 │ │ │ │ vstr s12, [r3] │ │ │ │ - vsub.f32 s12, s29, s26 │ │ │ │ - vadd.f32 s26, s26, s29 │ │ │ │ - vmov.f32 s29, s9 │ │ │ │ - vnmls.f32 s10, s30, s4 │ │ │ │ - vmul.f32 s12, s12, s6 │ │ │ │ - vmls.f32 s29, s26, s22 │ │ │ │ - vadd.f32 s9, s9, s26 │ │ │ │ - vstr s9, [ip] │ │ │ │ - add ip, lr │ │ │ │ - vsub.f32 s9, s29, s12 │ │ │ │ - vadd.f32 s12, s12, s29 │ │ │ │ - vadd.f32 s26, s10, s9 │ │ │ │ + vsub.f32 s12, s30, s27 │ │ │ │ + vadd.f32 s27, s27, s30 │ │ │ │ + vmov.f32 s30, s9 │ │ │ │ + vmls.f32 s30, s27, s23 │ │ │ │ + vadd.f32 s9, s9, s27 │ │ │ │ + vmul.f32 s12, s12, s5 │ │ │ │ + vstr s9, [r7] │ │ │ │ + add r7, lr │ │ │ │ + vsub.f32 s9, s30, s12 │ │ │ │ + vadd.f32 s12, s12, s30 │ │ │ │ + vadd.f32 s27, s10, s9 │ │ │ │ vsub.f32 s9, s9, s10 │ │ │ │ - vadd.f32 s10, s28, s12 │ │ │ │ - vsub.f32 s12, s12, s28 │ │ │ │ - vstr s26, [ip] │ │ │ │ - add ip, r8 │ │ │ │ - mvn.w r8, #23 │ │ │ │ - vstr s9, [ip] │ │ │ │ - mla ip, r8, r5, ip │ │ │ │ - mov.w r8, r6, lsl #3 │ │ │ │ - sub.w r3, r3, r8 │ │ │ │ - vstr s10, [ip] │ │ │ │ - sub.w ip, ip, lr │ │ │ │ - vstr s12, [ip] │ │ │ │ - vsub.f32 s12, s24, s27 │ │ │ │ - sub.w ip, ip, r5, lsl #2 │ │ │ │ - vmul.f32 s10, s12, s8 │ │ │ │ - vmla.f32 s10, s13, s7 │ │ │ │ - vmul.f32 s13, s13, s8 │ │ │ │ - vnmls.f32 s13, s12, s7 │ │ │ │ - vadd.f32 s12, s20, s23 │ │ │ │ + vadd.f32 s10, s29, s12 │ │ │ │ + vsub.f32 s12, s12, s29 │ │ │ │ + vstr s27, [r7] │ │ │ │ + add r7, r9 │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ + vstr s9, [r7] │ │ │ │ + add.w r7, r7, sl, lsl #3 │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ + mov.w sl, r2, lsl #2 │ │ │ │ + vstr s10, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + vstr s12, [r7] │ │ │ │ + vsub.f32 s12, s25, s28 │ │ │ │ + sub.w r7, r7, r8 │ │ │ │ + vmul.f32 s10, s12, s7 │ │ │ │ + vmla.f32 s10, s13, s6 │ │ │ │ + vmul.f32 s13, s13, s7 │ │ │ │ + vnmls.f32 s13, s12, s6 │ │ │ │ + vadd.f32 s12, s21, s24 │ │ │ │ vstr s10, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - vmov.f32 s10, s21 │ │ │ │ - vadd.f32 s21, s21, s12 │ │ │ │ - vmls.f32 s10, s12, s22 │ │ │ │ + vmov.f32 s10, s22 │ │ │ │ + add r3, sl │ │ │ │ + vadd.f32 s22, s22, s12 │ │ │ │ + vmls.f32 s10, s12, s23 │ │ │ │ vstr s13, [r3] │ │ │ │ - vsub.f32 s13, s23, s20 │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vmul.f32 s13, s13, s6 │ │ │ │ + vsub.f32 s13, s24, s21 │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + vmul.f32 s13, s13, s5 │ │ │ │ vsub.f32 s9, s10, s13 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vstr s9, [ip] │ │ │ │ - sub.w ip, ip, lr │ │ │ │ - vstr s21, [r2] │ │ │ │ - vstr s13, [ip] │ │ │ │ - vmul.f32 s13, s11, s1 │ │ │ │ - vmla.f32 s13, s19, s3 │ │ │ │ - mov.w ip, #24 │ │ │ │ + vstr s9, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + vstr s22, [r0] │ │ │ │ + vstr s13, [r7] │ │ │ │ + vmul.f32 s13, s11, s0 │ │ │ │ + vmla.f32 s13, s20, s2 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vsub.f32 s13, s0, s16 │ │ │ │ - vmul.f32 s11, s13, s7 │ │ │ │ - vmla.f32 s11, s14, s8 │ │ │ │ - vmul.f32 s14, s14, s7 │ │ │ │ - vnmls.f32 s14, s13, s8 │ │ │ │ + vsub.f32 s13, s16, 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r5, r3 │ │ │ │ ldr r3, [sp, #132] @ 0x84 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #132] @ 0x84 │ │ │ │ - bne.w 4100e │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 44fa8 │ │ │ │ + b.n 44f2e │ │ │ │ nop │ │ │ │ │ │ │ │ -0004128c : │ │ │ │ - ldr r2, [pc, #8] @ (41298 ) │ │ │ │ - ldr r1, [pc, #12] @ (4129c ) │ │ │ │ +00045230 : │ │ │ │ + ldr r2, [pc, #8] @ (4523c ) │ │ │ │ + ldr r1, [pc, #12] @ (45240 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldrb r4, [r2, #30] │ │ │ │ + svc 240 @ 0xf0 │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfa5fffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r2 │ │ │ │ - ldr r7, [pc, #628] @ (4151c ) │ │ │ │ + @ instruction: 0xfa0bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #20 │ │ │ │ - mov sl, r3 │ │ │ │ - add r7, pc │ │ │ │ - ldr r4, [sp, #100] @ 0x64 │ │ │ │ - ldrd lr, r5, [sp, #88] @ 0x58 │ │ │ │ - cmp r4, #0 │ │ │ │ - ldr r6, [sp, #96] @ 0x60 │ │ │ │ - ldrd r2, r3, [sp, #104] @ 0x68 │ │ │ │ - ble.w 41512 │ │ │ │ - ldr.w ip, [pc, #600] @ 41520 │ │ │ │ - cmp r2, #1 │ │ │ │ + ldr.w ip, [pc, #668] @ 45500 │ │ │ │ + ldrd r6, r3, [sp, #96] @ 0x60 │ │ │ │ + ldrd r4, r5, [sp, #88] @ 0x58 │ │ │ │ + add ip, pc │ │ │ │ + ldr r7, [sp, #108] @ 0x6c │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.w 454e2 │ │ │ │ + ldr.w lr, [pc, #652] @ 45504 │ │ │ │ + ldr.w r3, [ip, lr] │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #104] @ 0x68 │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - ldr.w r7, [r7, ip] │ │ │ │ - ldr r4, [r7, #0] │ │ │ │ - str r4, [sp, #4] │ │ │ │ - bne.w 41530 │ │ │ │ - vldr s5, [pc, #584] @ 41524 │ │ │ │ - mov r4, lr │ │ │ │ - vldr s6, [pc, #580] @ 41528 │ │ │ │ - vldr s7, [pc, #580] @ 4152c │ │ │ │ - lsls r3, r4, #4 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 45514 │ │ │ │ + vldr s5, [pc, #632] @ 45508 │ │ │ │ + vldr s6, [pc, #632] @ 4550c │ │ │ │ + vldr s7, [pc, #632] @ 45510 │ │ │ │ + mov.w r7, r4, lsl #4 │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ vldr s9, [r0] │ │ │ │ - adds r2, r0, r3 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s14, [r2] │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - adds r7, r0, r2 │ │ │ │ - add r2, r1 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + vldr s14, [r3] │ │ │ │ + add.w r3, r0, lr │ │ │ │ + vldr s18, [r3] │ │ │ │ + add r3, r7 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + add.w ip, r0, r3 │ │ │ │ vadd.f32 s17, s14, s9 │ │ │ │ vsub.f32 s9, s9, s14 │ │ │ │ - vldr s18, [r7] │ │ │ │ - add r7, r3 │ │ │ │ - vldr s15, [r7] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ + vldr s14, [ip] │ │ │ │ + add ip, r7 │ │ │ │ add r7, r1 │ │ │ │ vadd.f32 s19, s15, s18 │ │ │ │ vsub.f32 s18, s18, s15 │ │ │ │ - vldr s14, [ip] │ │ │ │ - add ip, r3 │ │ │ │ - vldr s11, [r7] │ │ │ │ - movs r7, #20 │ │ │ │ - add r3, r1 │ │ │ │ vldr s15, [ip] │ │ │ │ - mov.w ip, #28 │ │ │ │ - mla r7, r7, r4, r1 │ │ │ │ - vadd.f32 s3, s19, s17 │ │ │ │ - mul.w lr, ip, r4 │ │ │ │ - vadd.f32 s16, s15, s14 │ │ │ │ - vsub.f32 s14, s14, s15 │ │ │ │ - add.w ip, r0, lr │ │ │ │ + sub.w ip, lr, r4 │ │ │ │ add lr, r1 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mul.w ip, r9, r4 │ │ │ │ - mul.w r9, r9, r5 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ add.w r8, r0, ip │ │ │ │ add ip, r1 │ │ │ │ - adds r0, #4 │ │ │ │ - vldr s13, [r8] │ │ │ │ - mvn.w r8, #11 │ │ │ │ + vadd.f32 s16, s15, s14 │ │ │ │ + vsub.f32 s14, s14, s15 │ │ │ │ + vldr s15, [r8] │ │ │ │ + add.w r8, r4, r4, lsl #1 │ │ │ │ + vadd.f32 s3, s19, s17 │ │ │ │ + mov.w r9, r8, lsl #2 │ │ │ │ + add.w r8, r1, r8, lsl #3 │ │ │ │ + add.w fp, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vldr s13, [fp] │ │ │ │ + mov.w fp, r5, lsl #4 │ │ │ │ + vldr s8, [r8] │ │ │ │ + add.w r8, r5, r5, lsl #1 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ vadd.f32 s0, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [lr] │ │ │ │ - mov.w lr, #24 │ │ │ │ - mul.w r8, r8, r6 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add.w ip, r1, r3 │ │ │ │ + add r3, r4 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add.w ip, r6, r6, lsl #1 │ │ │ │ vadd.f32 s21, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s2, s0, s16 │ │ │ │ vmul.f32 s10, s15, s5 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mov.w ip, r5, lsl #4 │ │ │ │ + vldr s15, [r9] │ │ │ │ + mov.w r9, r6, lsl #4 │ │ │ │ vmul.f32 s21, s21, s5 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - lsls r7, r6, #4 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, r2, fp │ │ │ │ vsub.f32 s12, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vmul.f32 s20, s12, s7 │ │ │ │ vadd.f32 s1, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r1] │ │ │ │ + vldr s13, [r1, #-4] │ │ │ │ vnmls.f32 s20, s14, s6 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vmla.f32 s14, s12, s6 │ │ │ │ - vldr s12, [r3] │ │ │ │ - mla r3, lr, r4, r1 │ │ │ │ - adds r1, #4 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add.w r7, sl, r9 │ │ │ │ + add.w sl, sl, #4 │ │ │ │ vsub.f32 s22, s13, s12 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - vldr s8, [r3] │ │ │ │ - add.w r3, fp, ip │ │ │ │ - add.w r2, sl, r7 │ │ │ │ - add.w sl, sl, #4 │ │ │ │ + vldr s13, [lr] │ │ │ │ + sub.w lr, r6, r6, lsl #2 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ vsub.f32 s11, s13, s8 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ vmul.f32 s13, s22, s6 │ │ │ │ vadd.f32 s4, s8, s12 │ │ │ │ - vmla.f32 s13, s11, s7 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vsub.f32 s8, s3, s2 │ │ │ │ + vmla.f32 s13, s11, s7 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ vstr s8, [r3] │ │ │ │ vsub.f32 s8, s1, s4 │ │ │ │ vnmls.f32 s11, s22, s7 │ │ │ │ vsub.f32 s22, s10, s18 │ │ │ │ - add r3, r9 │ │ │ │ + add r3, r8 │ │ │ │ vadd.f32 s10, s10, s18 │ │ │ │ - vstr s8, [r2] │ │ │ │ + vstr s8, [r7] │ │ │ │ vsub.f32 s8, s20, s13 │ │ │ │ - add r2, r8 │ │ │ │ + add r7, lr │ │ │ │ vadd.f32 s13, s13, s20 │ │ │ │ vadd.f32 s23, s8, s22 │ │ │ │ vsub.f32 s8, s8, s22 │ │ │ │ vadd.f32 s22, s21, s9 │ │ │ │ vsub.f32 s9, s9, s21 │ │ │ │ - vstr s23, [r2] │ │ │ │ - mla r2, lr, r6, r2 │ │ │ │ - mvn.w lr, #23 │ │ │ │ - vstr s8, [r2] │ │ │ │ + vstr s23, [r7] │ │ │ │ + add.w r7, r7, ip, lsl #3 │ │ │ │ + sub.w ip, r5, r5, lsl #2 │ │ │ │ + vstr s8, [r7] │ │ │ │ vadd.f32 s8, s11, s14 │ │ │ │ - mul.w lr, lr, r5 │ │ │ │ + mov.w ip, ip, lsl #3 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - subs r2, r2, r7 │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ vsub.f32 s11, s17, s19 │ │ │ │ vsub.f32 s23, s22, s8 │ │ │ │ vadd.f32 s8, s8, s22 │ │ │ │ vstr s23, [r3] │ │ │ │ - add r3, lr │ │ │ │ + add r3, ip │ │ │ │ vstr s8, [r3] │ │ │ │ vsub.f32 s8, s9, s13 │ │ │ │ - add r3, ip │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ + add r3, fp │ │ │ │ vstr s8, [r3] │ │ │ │ sub.w r3, r3, r5, lsl #3 │ │ │ │ vstr s13, [r3] │ │ │ │ vadd.f32 s13, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - add r3, r9 │ │ │ │ - vstr s13, [r2] │ │ │ │ - add.w r2, r2, r6, lsl #3 │ │ │ │ - vstr s14, [r2] │ │ │ │ + add r3, r8 │ │ │ │ + vstr s13, [r7] │ │ │ │ + add.w r7, r7, r6, lsl #3 │ │ │ │ + vstr s14, [r7] │ │ │ │ vadd.f32 s14, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - add r2, r8 │ │ │ │ + add r7, lr │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vsub.f32 s13, s11, s14 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s0, s16 │ │ │ │ - sub.w r3, r3, ip │ │ │ │ + sub.w r3, r3, fp │ │ │ │ vstr s14, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vstr s14, [r2] │ │ │ │ - add r2, r7 │ │ │ │ + vstr s14, [r7] │ │ │ │ + add r7, r9 │ │ │ │ vadd.f32 s14, s2, s3 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s15, [r7] │ │ │ │ vadd.f32 s15, s4, s1 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r3] │ │ │ │ - vstmia fp!, {s15} │ │ │ │ + vstmia r2!, {s15} │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #100] @ 0x64 │ │ │ │ - bne.w 412e8 │ │ │ │ + bne.w 4529a │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - bls.n 41528 │ │ │ │ - movs r3, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + subs r1, #72 @ 0x48 │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ - vldr s4, [pc, #-16] @ 41524 │ │ │ │ - mov r4, lr │ │ │ │ - vldr s5, [pc, #-16] @ 41528 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - vldr s6, [pc, #-20] @ 4152c │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str r2, [sp, #8] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s4, [pc, #-20] @ 45508 │ │ │ │ + vldr s5, [pc, #-20] @ 4550c │ │ │ │ + str r3, [sp, #8] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s6, [pc, #-24] @ 45510 │ │ │ │ str r3, [sp, #12] │ │ │ │ - lsls r3, r4, #4 │ │ │ │ + mov.w r7, r4, lsl #4 │ │ │ │ vldr s9, [r0] │ │ │ │ - adds r2, r0, r3 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s13, [r2] │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - adds r7, r0, r2 │ │ │ │ - add r2, r1 │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, r0, lr │ │ │ │ + vldr s12, [r3] │ │ │ │ + add r3, r7 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + add.w ip, r0, r3 │ │ │ │ vadd.f32 s14, s9, s13 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ - vldr s12, [r7] │ │ │ │ - add r7, r3 │ │ │ │ - vldr s7, [r2] │ │ │ │ - vldr s15, [r7] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ vadd.f32 s18, s12, s15 │ │ │ │ vsub.f32 s19, s12, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - add ip, r3 │ │ │ │ - vldr s11, [r7] │ │ │ │ - movs r7, #20 │ │ │ │ - add r3, r1 │ │ │ │ + add ip, r7 │ │ │ │ + add r7, r1 │ │ │ │ vldr s13, [ip] │ │ │ │ - mov.w ip, #28 │ │ │ │ - mla r7, r7, r4, r1 │ │ │ │ + sub.w ip, lr, r4 │ │ │ │ + add lr, r1 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vldr s7, [lr] │ │ │ │ + sub.w lr, r6, r6, lsl #2 │ │ │ │ + add.w r8, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ vadd.f32 s3, s14, s18 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ vsub.f32 s14, s14, s18 │ │ │ │ - mul.w lr, ip, r4 │ │ │ │ + vldr s12, [r8] │ │ │ │ + add.w r8, r4, r4, lsl #1 │ │ │ │ vadd.f32 s16, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - add.w ip, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ - vldr s8, [r7] │ │ │ │ - lsls r7, r6, #4 │ │ │ │ - add.w r2, sl, r7 │ │ │ │ - vldr s12, [ip] │ │ │ │ - mul.w ip, r9, r4 │ │ │ │ - mul.w r9, r9, r5 │ │ │ │ - add.w r8, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - vldr s13, [r8] │ │ │ │ - mvn.w r8, #11 │ │ │ │ + mov.w r9, r8, lsl #2 │ │ │ │ + add.w r8, r1, r8, lsl #3 │ │ │ │ + add.w fp, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ + vldr s13, [fp] │ │ │ │ + mov.w fp, r5, lsl #4 │ │ │ │ + vldr s17, [r8] │ │ │ │ + add.w r8, r5, r5, lsl #1 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ vadd.f32 s0, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mov.w ip, r5, lsl #4 │ │ │ │ - mul.w r8, r8, r6 │ │ │ │ + vldr s13, [r9] │ │ │ │ + mov.w r9, r6, lsl #4 │ │ │ │ vadd.f32 s21, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ - mov.w lr, #24 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add.w ip, r1, r3 │ │ │ │ + add r3, r4 │ │ │ │ vadd.f32 s1, s16, s0 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add.w ip, r6, r6, lsl #1 │ │ │ │ + vldr s8, [r3] │ │ │ │ + add.w r3, r2, fp │ │ │ │ vsub.f32 s10, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vsub.f32 s13, s11, s8 │ │ │ │ - vadd.f32 s11, s11, s8 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ vmul.f32 s21, s21, s4 │ │ │ │ + vsub.f32 s13, s11, s8 │ │ │ │ + vadd.f32 s11, s11, s8 │ │ │ │ vmul.f32 s8, s13, s6 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ - vmla.f32 s13, s10, s6 │ │ │ │ vadd.f32 s2, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vldr s11, [r1] │ │ │ │ vnmls.f32 s8, s10, s5 │ │ │ │ - vldr s10, [r3] │ │ │ │ - mla r3, lr, r4, r1 │ │ │ │ + vmla.f32 s13, s10, s6 │ │ │ │ + vldr s10, [r7] │ │ │ │ + add.w r7, sl, r9 │ │ │ │ vsub.f32 s22, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ - vldr s17, [r3] │ │ │ │ - add.w r3, fp, ip │ │ │ │ vsub.f32 s10, s7, s17 │ │ │ │ vadd.f32 s7, s7, s17 │ │ │ │ vmul.f32 s20, s10, s6 │ │ │ │ vadd.f32 s17, s11, s7 │ │ │ │ - vmla.f32 s20, s22, s5 │ │ │ │ vsub.f32 s11, s11, s7 │ │ │ │ vsub.f32 s7, s3, s1 │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ + vmla.f32 s20, s22, s5 │ │ │ │ vstr s7, [r3] │ │ │ │ vsub.f32 s7, s2, s17 │ │ │ │ vnmls.f32 s10, s22, s6 │ │ │ │ vsub.f32 s22, s12, s19 │ │ │ │ - add r3, r9 │ │ │ │ + add r3, r8 │ │ │ │ vadd.f32 s12, s19, s12 │ │ │ │ - vstr s7, [r2] │ │ │ │ + vstr s7, [r7] │ │ │ │ + add r7, lr │ │ │ │ vsub.f32 s7, s8, s20 │ │ │ │ - add r2, r8 │ │ │ │ vadd.f32 s8, s8, s20 │ │ │ │ vadd.f32 s23, s22, s7 │ │ │ │ vsub.f32 s7, s7, s22 │ │ │ │ vadd.f32 s22, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - vstr s23, [r2] │ │ │ │ - mla r2, lr, r6, r2 │ │ │ │ - mvn.w lr, #23 │ │ │ │ + vstr s23, [r7] │ │ │ │ + add.w r7, r7, ip, lsl #3 │ │ │ │ + sub.w ip, r5, r5, lsl #2 │ │ │ │ vadd.f32 s10, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vstr s7, [r2] │ │ │ │ + vstr s7, [r7] │ │ │ │ vadd.f32 s7, s9, s21 │ │ │ │ - mul.w lr, lr, r5 │ │ │ │ vsub.f32 s9, s9, s21 │ │ │ │ - subs r2, r2, r7 │ │ │ │ + mov.w ip, ip, lsl #3 │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ vsub.f32 s23, s7, s22 │ │ │ │ vadd.f32 s7, s7, s22 │ │ │ │ vstr s23, [r3] │ │ │ │ - add r3, lr │ │ │ │ + add r3, ip │ │ │ │ vstr s7, [r3] │ │ │ │ vsub.f32 s7, s9, s8 │ │ │ │ - add r3, ip │ │ │ │ vadd.f32 s9, s9, s8 │ │ │ │ + add r3, fp │ │ │ │ vstr s7, [r3] │ │ │ │ sub.w r3, r3, r5, lsl #3 │ │ │ │ vstr s9, [r3] │ │ │ │ - add r3, r9 │ │ │ │ - vstr s10, [r2] │ │ │ │ - add.w r2, r2, r6, lsl #3 │ │ │ │ - vstr s13, [r2] │ │ │ │ + add r3, r8 │ │ │ │ + vstr s10, [r7] │ │ │ │ + add.w r7, r7, r6, lsl #3 │ │ │ │ + vstr s13, [r7] │ │ │ │ vadd.f32 s13, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - add r2, r8 │ │ │ │ + add r7, lr │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vsub.f32 s13, s0, s16 │ │ │ │ vstr s12, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ + sub.w r3, r3, fp │ │ │ │ vstr s14, [r3] │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vstr s14, [r2] │ │ │ │ - add r2, r7 │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + vstr s14, [r7] │ │ │ │ + add r7, r9 │ │ │ │ vadd.f32 s14, s2, s17 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s15, [r7] │ │ │ │ vadd.f32 s15, s3, s1 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r3] │ │ │ │ - vstr s15, [fp] │ │ │ │ + vstr s15, [r2] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - add fp, r3 │ │ │ │ + add r2, r3 │ │ │ │ add sl, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #100] @ 0x64 │ │ │ │ - bne.w 41546 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 4552c │ │ │ │ + b.n 454e2 │ │ │ │ nop │ │ │ │ │ │ │ │ -00041780 : │ │ │ │ - ldr r2, [pc, #8] @ (4178c ) │ │ │ │ - ldr r1, [pc, #12] @ (41790 ) │ │ │ │ +00045778 : │ │ │ │ + ldr r2, [pc, #8] @ (45784 ) │ │ │ │ + ldr r1, [pc, #12] @ (45788 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldrb r0, [r2, #11] │ │ │ │ + bge.n 45738 │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfb17ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r0 │ │ │ │ + @ instruction: 0xfac3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #84 @ 0x54 │ │ │ │ - strd r2, r3, [sp] │ │ │ │ - ldr r0, [sp, #196] @ 0xc4 │ │ │ │ - ldr r2, [pc, #100] @ (4180c ) │ │ │ │ - ldrd r3, r9, [sp, #184] @ 0xb8 │ │ │ │ - add r2, pc │ │ │ │ - ldr.w sl, [sp, #192] @ 0xc0 │ │ │ │ - cmp r0, #0 │ │ │ │ - ble.w 41db4 │ │ │ │ - ldr r0, [sp, #200] @ 0xc8 │ │ │ │ - mov lr, r9 │ │ │ │ - vldr s29, [pc, #48] @ 417f0 │ │ │ │ - mov r9, sl │ │ │ │ - vldr s28, [pc, #48] @ 417f4 │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - str r0, [sp, #68] @ 0x44 │ │ │ │ - ldr r0, [sp, #204] @ 0xcc │ │ │ │ - vldr s27, [pc, #40] @ 417f8 │ │ │ │ - vldr s26, [pc, #40] @ 417fc │ │ │ │ - lsls r0, r0, #2 │ │ │ │ - str r0, [sp, #72] @ 0x48 │ │ │ │ - ldr r0, [pc, #52] @ (41810 ) │ │ │ │ - vldr s25, [pc, #36] @ 41800 │ │ │ │ - vldr s24, [pc, #36] @ 41804 │ │ │ │ - vldr s23, [pc, #36] @ 41808 │ │ │ │ - ldr r2, [r2, r0] │ │ │ │ - ldr r2, [r2, #0] │ │ │ │ + sub sp, #92 @ 0x5c │ │ │ │ + ldrd sl, r7, [sp, #192] @ 0xc0 │ │ │ │ + strd r2, r3, [sp, #4] │ │ │ │ + ldr r3, [pc, #104] @ (45818 ) │ │ │ │ + ldr r2, [sp, #204] @ 0xcc │ │ │ │ + ldr.w lr, [sp, #200] @ 0xc8 │ │ │ │ + add r3, pc │ │ │ │ + cmp r2, #0 │ │ │ │ + ble.w 45e02 │ │ │ │ + ldr r2, [sp, #208] @ 0xd0 │ │ │ │ + mov fp, r0 │ │ │ │ + mov ip, sl │ │ │ │ + mov r5, r7 │ │ │ │ + mov r6, lr │ │ │ │ + vldr s29, [pc, #48] @ 457fc │ │ │ │ + vldr s28, [pc, #48] @ 45800 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s27, [pc, #44] @ 45804 │ │ │ │ str r2, [sp, #76] @ 0x4c │ │ │ │ - b.n 41814 │ │ │ │ - nop │ │ │ │ + ldr r2, [sp, #212] @ 0xd4 │ │ │ │ + vldr s26, [pc, #40] @ 45808 │ │ │ │ + vldr s25, [pc, #40] @ 4580c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s24, [pc, #36] @ 45810 │ │ │ │ + str r2, [sp, #80] @ 0x50 │ │ │ │ + ldr r2, [pc, #44] @ (4581c ) │ │ │ │ + vldr s23, [pc, #32] @ 45814 │ │ │ │ + ldr r3, [r3, r2] │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + str r3, [sp, #84] @ 0x54 │ │ │ │ + b.n 45820 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - blt.n 4186a │ │ │ │ + blt.n 45876 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - bmi.n 41820 │ │ │ │ - movs r3, r1 │ │ │ │ + adds r3, #254 @ 0xfe │ │ │ │ + movs r4, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r2, r3, #5 │ │ │ │ - mov.w ip, r3, lsl #3 │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - movs r4, #56 @ 0x38 │ │ │ │ - mov.w sl, #24 │ │ │ │ + mov.w r3, ip, lsl #5 │ │ │ │ vldr s12, [fp] │ │ │ │ - movs r5, #60 @ 0x3c │ │ │ │ - vldr s13, [r0] │ │ │ │ - lsls r0, r3, #4 │ │ │ │ - str r0, [sp, #8] │ │ │ │ - add r0, fp │ │ │ │ - mul.w r7, r4, r3 │ │ │ │ - movs r4, #28 │ │ │ │ - mul.w r6, sl, r3 │ │ │ │ + mov.w r7, ip, lsl #4 │ │ │ │ + add.w r2, fp, r3 │ │ │ │ + mov.w r0, ip, lsl #3 │ │ │ │ + add.w lr, ip, ip, lsl #1 │ │ │ │ + vldr s13, [r2] │ │ │ │ + add.w r2, fp, r7 │ │ │ │ + mov.w sl, lr, lsl #2 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add r2, r3 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, fp, r0 │ │ │ │ vadd.f32 s4, s12, s13 │ │ │ │ - vldr s14, [r0] │ │ │ │ - add r0, r2 │ │ │ │ vsub.f32 s0, s12, s13 │ │ │ │ - mul.w r5, r3, r5 │ │ │ │ - mul.w r4, r3, r4 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - vldr s15, [r0] │ │ │ │ - add.w r0, fp, ip │ │ │ │ - add ip, r1 │ │ │ │ - vstr s0, [sp, #16] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s16, s14, s15 │ │ │ │ - vldr s14, [r0] │ │ │ │ - add r0, r2 │ │ │ │ - vldr s15, [r0] │ │ │ │ - add.w r0, fp, r7 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add r2, r3 │ │ │ │ + vstr s0, [sp, #28] │ │ │ │ + vldr s15, [r2] │ │ │ │ + sub.w r2, r0, ip │ │ │ │ + mov.w r4, r2, lsl #3 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ vadd.f32 s8, s4, s11 │ │ │ │ vsub.f32 s4, s4, s11 │ │ │ │ - vstr s16, [sp, #20] │ │ │ │ - add r7, r1 │ │ │ │ + strd r7, r4, [sp, #12] │ │ │ │ + add r4, fp │ │ │ │ + str r2, [sp, #24] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - add.w r0, fp, r6 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ - vldr s12, [r0] │ │ │ │ - add.w r0, fp, r5 │ │ │ │ - add r5, r1 │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r4, lr, lsl #3 │ │ │ │ + str r4, [sp, #20] │ │ │ │ + add r4, fp │ │ │ │ + vstr s16, [sp, #32] │ │ │ │ + vldr s12, [r4] │ │ │ │ + sub.w r4, r7, ip │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w r7, fp, r4 │ │ │ │ + add r4, r1 │ │ │ │ + vldr s3, [r4] │ │ │ │ vadd.f32 s6, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vldr s3, [r5] │ │ │ │ vadd.f32 s21, s13, s6 │ │ │ │ vsub.f32 s6, s6, s13 │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s18, s13, s29 │ │ │ │ - vldr s13, [r0] │ │ │ │ - add.w r0, fp, r4 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r7, fp, r2 │ │ │ │ vmul.f32 s17, s15, s29 │ │ │ │ - add r4, r1 │ │ │ │ - vldr s14, [r0] │ │ │ │ - movs r0, #12 │ │ │ │ - vstr s18, [sp, #24] │ │ │ │ - vstr s17, [sp, #28] │ │ │ │ - mul.w r0, r3, r0 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, fp, sl │ │ │ │ + add sl, r1 │ │ │ │ + vstr s18, [sp, #36] @ 0x24 │ │ │ │ + vstr s17, [sp, #40] @ 0x28 │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - add.w r8, fp, r0 │ │ │ │ - add r0, r1 │ │ │ │ - vldr s14, [r8] │ │ │ │ - add r8, r2 │ │ │ │ - vldr s11, [r8] │ │ │ │ - add.w r8, fp, r6 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add r7, r3 │ │ │ │ + vldr s11, [r7] │ │ │ │ + mov.w r7, ip, lsl #2 │ │ │ │ + add.w r8, fp, r7 │ │ │ │ vadd.f32 s12, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vadd.f32 s9, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vmul.f32 s12, s14, s27 │ │ │ │ vmul.f32 s14, s14, s28 │ │ │ │ - vmla.f32 s12, s13, s28 │ │ │ │ vnmls.f32 s14, s13, s27 │ │ │ │ + vmla.f32 s12, s13, s28 │ │ │ │ vldr s13, [r8] │ │ │ │ - add r8, r2 │ │ │ │ - vstr s12, [sp, #32] │ │ │ │ - vstr s14, [sp, #36] @ 0x24 │ │ │ │ + add r8, r3 │ │ │ │ + vstr s12, [sp, #44] @ 0x2c │ │ │ │ + vstr s14, [sp, #48] @ 0x30 │ │ │ │ vldr s14, [r8] │ │ │ │ - mov.w r8, #20 │ │ │ │ - mul.w r8, r8, r3 │ │ │ │ + add.w r8, r7, ip │ │ │ │ + add r7, r1 │ │ │ │ + mov.w r9, r8, lsl #2 │ │ │ │ + add.w r8, r1, r8, lsl #3 │ │ │ │ + add.w r2, fp, r9 │ │ │ │ + add r9, r1 │ │ │ │ vadd.f32 s5, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - add.w sl, fp, r8 │ │ │ │ - add r8, r1 │ │ │ │ - vldr s14, [sl] │ │ │ │ - add sl, r2 │ │ │ │ - add r2, r1 │ │ │ │ - vldr s11, [sl] │ │ │ │ - mov.w sl, #24 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add r2, r3 │ │ │ │ + add r3, r1 │ │ │ │ + vldr s11, [r2] │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ vadd.f32 s12, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ + add r2, r1 │ │ │ │ vadd.f32 s20, s5, s12 │ │ │ │ vsub.f32 s5, s5, s12 │ │ │ │ vmul.f32 s12, s14, s27 │ │ │ │ vmul.f32 s14, s14, s28 │ │ │ │ vadd.f32 s31, s9, s20 │ │ │ │ vsub.f32 s9, s9, s20 │ │ │ │ vmov.f32 s2, s12 │ │ │ │ vmov.f32 s1, s14 │ │ │ │ - vmla.f32 s1, s13, s27 │ │ │ │ - vldr s14, [r4] │ │ │ │ - movs r4, #40 @ 0x28 │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w r2, #44 @ 0x2c │ │ │ │ + mla r2, r2, ip, r1 │ │ │ │ vnmls.f32 s2, s13, s28 │ │ │ │ - vldr s13, [r0] │ │ │ │ - movs r0, #44 @ 0x2c │ │ │ │ + vmla.f32 s1, s13, s27 │ │ │ │ + vldr s13, [sl] │ │ │ │ + mov.w sl, r6, lsl #4 │ │ │ │ vsub.f32 s11, s3, s14 │ │ │ │ vadd.f32 s3, s3, s14 │ │ │ │ - mla r0, r0, r3, r1 │ │ │ │ - vstr s1, [sp, #44] @ 0x2c │ │ │ │ - vldr s14, [r0] │ │ │ │ - adds r0, r1, r6 │ │ │ │ - vstr s2, [sp, #40] @ 0x28 │ │ │ │ - vldr s2, [r0] │ │ │ │ - movs r0, #36 @ 0x24 │ │ │ │ + vstr s2, [sp, #52] @ 0x34 │ │ │ │ + vstr s1, [sp, #56] @ 0x38 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add.w r2, r0, ip │ │ │ │ + add r0, r1 │ │ │ │ + add.w r2, r1, r2, lsl #2 │ │ │ │ + vldr s2, [r7] │ │ │ │ + vldr s12, [r2] │ │ │ │ + mov.w r2, #52 @ 0x34 │ │ │ │ + mla r2, r2, ip, r1 │ │ │ │ vsub.f32 s7, s13, s14 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - mla r0, r0, r3, r1 │ │ │ │ - vadd.f32 s18, s3, s13 │ │ │ │ - vsub.f32 s13, s3, s13 │ │ │ │ - vldr s12, [r0] │ │ │ │ - movs r0, #52 @ 0x34 │ │ │ │ - mla r0, r0, r3, r1 │ │ │ │ + ldrd r7, r4, [sp, #12] │ │ │ │ + vldr s1, [r2] │ │ │ │ vsub.f32 s14, s2, s12 │ │ │ │ vadd.f32 s2, s2, s12 │ │ │ │ - vldr s1, [r0] │ │ │ │ - vldr s12, [r8] │ │ │ │ - mov.w r8, r9, lsl #3 │ │ │ │ - vstr s13, [sp, #52] @ 0x34 │ │ │ │ + vldr s12, [r9] │ │ │ │ + mov.w r9, r5, lsl #4 │ │ │ │ + vadd.f32 s18, s3, s13 │ │ │ │ + vsub.f32 s13, s3, s13 │ │ │ │ + vldr s0, [r0] │ │ │ │ ldr r0, [sp, #8] │ │ │ │ vsub.f32 s10, s1, s12 │ │ │ │ - ldr r6, [sp, #12] │ │ │ │ vadd.f32 s1, s1, s12 │ │ │ │ - vldr s0, [ip] │ │ │ │ - add r6, r1 │ │ │ │ - ldr r5, [sp, #0] │ │ │ │ - mov.w ip, lr, lsl #5 │ │ │ │ - vldr s20, [sp, #52] @ 0x34 │ │ │ │ + vstr s13, [sp, #60] @ 0x3c │ │ │ │ vsub.f32 s13, s10, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vldr s3, [r6] │ │ │ │ vadd.f32 s12, s2, s1 │ │ │ │ vsub.f32 s19, s1, s2 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - vmul.f32 s13, s13, s29 │ │ │ │ vmul.f32 s14, s14, s29 │ │ │ │ - vstr s19, [sp, #48] @ 0x30 │ │ │ │ - vsub.f32 s22, s13, s7 │ │ │ │ - vadd.f32 s7, s7, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - adds r2, r1, r0 │ │ │ │ + vmul.f32 s13, s13, s29 │ │ │ │ + vstr s19, [sp, #24] │ │ │ │ vadd.f32 s16, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ - mov.w r0, r9, lsl #5 │ │ │ │ - vldr s10, [r2] │ │ │ │ - movs r2, #48 @ 0x30 │ │ │ │ - vstr s7, [sp, #60] @ 0x3c │ │ │ │ - vstr s11, [sp, #64] @ 0x40 │ │ │ │ + vsub.f32 s22, s13, s7 │ │ │ │ + vadd.f32 s7, s7, s13 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, r1, r7 │ │ │ │ + vldr s10, [r3] │ │ │ │ + add.w r3, r1, lr, lsl #4 │ │ │ │ + add.w lr, r1, r4 │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ + vstr s11, [sp, #72] @ 0x48 │ │ │ │ + vldr s11, [r3] │ │ │ │ + vstr s22, [sp, #64] @ 0x40 │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ + vstr s7, [sp, #68] @ 0x44 │ │ │ │ vsub.f32 s7, s14, s13 │ │ │ │ - mla r2, r2, r3, r1 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - vstr s22, [sp, #56] @ 0x38 │ │ │ │ - vldr s11, [r2] │ │ │ │ - mla r2, r4, r3, r1 │ │ │ │ vsub.f32 s13, s10, s11 │ │ │ │ vadd.f32 s10, s10, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add.w r2, r5, ip │ │ │ │ + vldr s11, [r8] │ │ │ │ + add.w r3, r1, r4 │ │ │ │ + mov.w r4, r5, lsl #5 │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ + vldr s3, [r3] │ │ │ │ + mov.w r3, r6, lsl #5 │ │ │ │ + add.w r2, r7, r4 │ │ │ │ + add r0, r3 │ │ │ │ vsub.f32 s2, s0, s11 │ │ │ │ vadd.f32 s0, s0, s11 │ │ │ │ - vldr s11, [r7] │ │ │ │ + vldr s11, [lr] │ │ │ │ vadd.f32 s19, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - adds r7, r6, r0 │ │ │ │ - mov.w r6, lr, lsl #4 │ │ │ │ vsub.f32 s1, s11, s3 │ │ │ │ vadd.f32 s11, s11, s3 │ │ │ │ vadd.f32 s3, s0, s11 │ │ │ │ vsub.f32 s11, s11, s0 │ │ │ │ vsub.f32 s0, s1, s2 │ │ │ │ vadd.f32 s2, s2, s1 │ │ │ │ vadd.f32 s1, s18, s12 │ │ │ │ vsub.f32 s12, s18, s12 │ │ │ │ vadd.f32 s30, s19, s3 │ │ │ │ vsub.f32 s3, s19, s3 │ │ │ │ + vldr s19, [sp, #24] │ │ │ │ vmul.f32 s0, s0, s29 │ │ │ │ vmul.f32 s2, s2, s29 │ │ │ │ - vldr s19, [sp, #48] @ 0x30 │ │ │ │ vadd.f32 s22, s30, s1 │ │ │ │ vsub.f32 s1, s1, s30 │ │ │ │ vsub.f32 s10, s0, s13 │ │ │ │ vadd.f32 s13, s13, s0 │ │ │ │ vadd.f32 s0, s8, s21 │ │ │ │ vadd.f32 s17, s7, s2 │ │ │ │ vsub.f32 s7, s7, s2 │ │ │ │ vsub.f32 s8, s8, s21 │ │ │ │ vadd.f32 s2, s0, s31 │ │ │ │ vsub.f32 s0, s0, s31 │ │ │ │ vstr s0, [r2] │ │ │ │ - add r2, ip │ │ │ │ - vstr s1, [r7] │ │ │ │ + add r2, r4 │ │ │ │ + vstr s1, [r0] │ │ │ │ vsub.f32 s1, s2, s22 │ │ │ │ vadd.f32 s2, s2, s22 │ │ │ │ + add r0, sl │ │ │ │ vstr s1, [r2] │ │ │ │ - subs r2, r2, r6 │ │ │ │ - vstr s2, [r5] │ │ │ │ + sub.w r2, r2, r9 │ │ │ │ + vstr s2, [r7] │ │ │ │ vadd.f32 s2, s3, s12 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ - mov.w r5, r9, lsl #4 │ │ │ │ - add r7, r5 │ │ │ │ vmul.f32 s2, s2, s29 │ │ │ │ vmul.f32 s12, s12, s29 │ │ │ │ vsub.f32 s3, s8, s2 │ │ │ │ vadd.f32 s8, s8, s2 │ │ │ │ vstr s3, [r2] │ │ │ │ vsub.f32 s3, s12, s9 │ │ │ │ vadd.f32 s9, s9, s12 │ │ │ │ vadd.f32 s12, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ - sub.w r2, r2, ip │ │ │ │ - mul.w ip, sl, r9 │ │ │ │ - vstr s3, [r7] │ │ │ │ - subs r7, r7, r0 │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + vstr s3, [r0] │ │ │ │ + sub.w r0, r0, r3 │ │ │ │ + add.w r3, r4, r5 │ │ │ │ + vmul.f32 s15, s15, s29 │ │ │ │ vstr s8, [r2] │ │ │ │ vmul.f32 s8, s19, s27 │ │ │ │ - vmul.f32 s15, s15, s29 │ │ │ │ + vstr s9, [r0] │ │ │ │ vmul.f32 s12, s12, s29 │ │ │ │ - vstr s9, [r7] │ │ │ │ - mul.w r0, r4, lr │ │ │ │ - mul.w r4, r4, r9 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - vnmls.f32 s8, s20, s28 │ │ │ │ - add r2, r0 │ │ │ │ + mov.w r7, r3, lsl #3 │ │ │ │ + vldr s20, [sp, #60] @ 0x3c │ │ │ │ + sub.w r4, r5, r4 │ │ │ │ + add r2, r7 │ │ │ │ + strd r3, r7, [sp, #12] │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ + vldr s0, [sp, #28] │ │ │ │ vsub.f32 s5, s15, s6 │ │ │ │ vadd.f32 s15, s6, s15 │ │ │ │ + add.w lr, r3, r6 │ │ │ │ vmul.f32 s6, s11, s27 │ │ │ │ vadd.f32 s9, s4, s12 │ │ │ │ + mov.w r7, lr, lsl #3 │ │ │ │ + vnmls.f32 s8, s20, s28 │ │ │ │ + vsub.f32 s12, s4, s12 │ │ │ │ + sub.w r3, r6, r3 │ │ │ │ + add r0, r7 │ │ │ │ + vldr s18, [sp, #36] @ 0x24 │ │ │ │ + add.w r3, r0, r3, lsl #4 │ │ │ │ + vldr s3, [sp, #48] @ 0x30 │ │ │ │ vmla.f32 s6, s14, s28 │ │ │ │ vmul.f32 s14, s14, s27 │ │ │ │ - vsub.f32 s12, s4, s12 │ │ │ │ - add r7, r4 │ │ │ │ - mvn.w r0, #47 @ 0x2f │ │ │ │ + vldr s2, [sp, #52] @ 0x34 │ │ │ │ + vldr s1, [sp, #56] @ 0x38 │ │ │ │ vnmls.f32 s14, s11, s28 │ │ │ │ vmul.f32 s11, s19, s28 │ │ │ │ vmla.f32 s11, s20, s27 │ │ │ │ vadd.f32 s4, s6, s8 │ │ │ │ vsub.f32 s8, s8, s6 │ │ │ │ vadd.f32 s6, s14, s11 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ vsub.f32 s14, s9, s4 │ │ │ │ vadd.f32 s9, s9, s4 │ │ │ │ + vldr s4, [sp, #44] @ 0x2c │ │ │ │ vstr s14, [r2] │ │ │ │ vsub.f32 s14, s6, s15 │ │ │ │ - mla r2, r0, lr, r2 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ - mla r0, r0, r9, r7 │ │ │ │ - vstr s14, [r7] │ │ │ │ - mul.w r7, sl, lr │ │ │ │ + add.w r2, r2, r4, lsl #4 │ │ │ │ + add.w r4, r6, r6, lsl #1 │ │ │ │ + mov.w r4, r4, lsl #3 │ │ │ │ + vstr s14, [r0] │ │ │ │ + vadd.f32 s14, s0, s18 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ vstr s9, [r2] │ │ │ │ - add r2, r6 │ │ │ │ - vstr s15, [r0] │ │ │ │ + add r2, r9 │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s5, s8 │ │ │ │ - add r0, r5 │ │ │ │ - vldr s0, [sp, #16] │ │ │ │ - vldr s18, [sp, #24] │ │ │ │ + add r3, sl │ │ │ │ vsub.f32 s8, s8, s5 │ │ │ │ - vldr s4, [sp, #32] │ │ │ │ - mov.w sl, #20 │ │ │ │ - vstr s15, [r0] │ │ │ │ + strd r7, r4, [sp, #20] │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ + mov.w r0, r0, lsl #3 │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s12, s11 │ │ │ │ - vldr s2, [sp, #40] @ 0x28 │ │ │ │ - vadd.f32 s14, s0, s18 │ │ │ │ - add r0, r5 │ │ │ │ + add r3, sl │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - vldr s3, [sp, #36] @ 0x24 │ │ │ │ vstr s15, [r2] │ │ │ │ vadd.f32 s15, s4, s2 │ │ │ │ - vstr s8, [r0] │ │ │ │ - add r2, r6 │ │ │ │ - vldr s8, [sp, #56] @ 0x38 │ │ │ │ - mla r0, sl, r9, r0 │ │ │ │ - vldr s1, [sp, #44] @ 0x2c │ │ │ │ + add r2, r9 │ │ │ │ + vstr s8, [r3] │ │ │ │ + add.w r3, r3, lr, lsl #2 │ │ │ │ + sub.w lr, r5, r7 │ │ │ │ + vldr s8, [sp, #64] @ 0x40 │ │ │ │ + vstr s12, [r2] │ │ │ │ + add.w r2, r2, r4, lsl #2 │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ vadd.f32 s9, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vmul.f32 s15, s17, s25 │ │ │ │ - vstr s12, [r2] │ │ │ │ vmul.f32 s12, s8, s26 │ │ │ │ - mla r2, sl, lr, r2 │ │ │ │ - vmla.f32 s12, s16, s25 │ │ │ │ - mvn.w sl, #55 @ 0x37 │ │ │ │ - str r7, [sp, #8] │ │ │ │ vnmls.f32 s15, s10, s26 │ │ │ │ + vmla.f32 s12, s16, s25 │ │ │ │ vadd.f32 s11, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vmul.f32 s15, s10, s25 │ │ │ │ vmul.f32 s10, s8, s25 │ │ │ │ vmla.f32 s15, s17, s26 │ │ │ │ - vldr s17, [sp, #28] │ │ │ │ vnmls.f32 s10, s16, s26 │ │ │ │ - vldr s16, [sp, #20] │ │ │ │ + vldr s16, [sp, #32] │ │ │ │ + vldr s17, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s5, s17, s16 │ │ │ │ vadd.f32 s6, s15, s10 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vsub.f32 s15, s3, s1 │ │ │ │ vsub.f32 s8, s15, s5 │ │ │ │ vadd.f32 s15, s15, s5 │ │ │ │ vsub.f32 s5, s9, s6 │ │ │ │ vadd.f32 s9, s9, s6 │ │ │ │ vstr s5, [r2] │ │ │ │ vsub.f32 s5, s11, s15 │ │ │ │ - mla r2, sl, lr, r2 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ + add.w r2, r2, lr, lsl #3 │ │ │ │ vadd.f32 s15, s10, s8 │ │ │ │ + sub.w lr, r6, r8 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ - vstr s5, [r0] │ │ │ │ - mla r0, sl, r9, r0 │ │ │ │ + vstr s5, [r3] │ │ │ │ + add.w r3, r3, lr, lsl #3 │ │ │ │ vstr s9, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - mov.w r7, lr, lsl #3 │ │ │ │ - vstr s11, [r0] │ │ │ │ - add r0, ip │ │ │ │ + add r2, r0 │ │ │ │ + vstr s11, [r3] │ │ │ │ + add r3, r4 │ │ │ │ vmul.f32 s11, s7, s23 │ │ │ │ - vstr s15, [r0] │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - add r0, r8 │ │ │ │ + add r3, r8 │ │ │ │ vnmls.f32 s11, s13, s24 │ │ │ │ vmul.f32 s13, s13, s23 │ │ │ │ - vmla.f32 s13, s7, s24 │ │ │ │ vstr s15, [r2] │ │ │ │ add r2, r7 │ │ │ │ - vstr s10, [r0] │ │ │ │ vadd.f32 s15, s3, s1 │ │ │ │ - add r0, r5 │ │ │ │ + vstr s10, [r3] │ │ │ │ + add r3, sl │ │ │ │ vstr s14, [r2] │ │ │ │ vsub.f32 s14, s0, s18 │ │ │ │ - add r2, r6 │ │ │ │ - ldr r6, [sp, #12] │ │ │ │ + vmla.f32 s13, s7, s24 │ │ │ │ + add r2, r9 │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s9, s14, s15 │ │ │ │ - vldr s15, [sp, #60] @ 0x3c │ │ │ │ - vldr s14, [sp, #64] @ 0x40 │ │ │ │ + vldr s15, [sp, #68] @ 0x44 │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ + vldr s14, [sp, #72] @ 0x48 │ │ │ │ vmul.f32 s10, s15, s24 │ │ │ │ vmul.f32 s15, s15, s23 │ │ │ │ - vmla.f32 s10, s14, s23 │ │ │ │ vnmls.f32 s15, s14, s24 │ │ │ │ + vmla.f32 s10, s14, s23 │ │ │ │ vadd.f32 s14, s16, s17 │ │ │ │ - vadd.f32 s8, s11, s10 │ │ │ │ - vsub.f32 s10, s10, s11 │ │ │ │ vadd.f32 s7, s13, s15 │ │ │ │ vsub.f32 s13, s15, s13 │ │ │ │ vsub.f32 s15, s4, s2 │ │ │ │ + vadd.f32 s8, s11, s10 │ │ │ │ + vsub.f32 s10, s10, s11 │ │ │ │ vsub.f32 s11, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s12, s7 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vstr s14, [r2] │ │ │ │ vsub.f32 s14, s8, s15 │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ vadd.f32 s15, s8, s15 │ │ │ │ - subs r2, r2, r6 │ │ │ │ - vstr s14, [r0] │ │ │ │ - subs r0, r0, r4 │ │ │ │ + vstr s14, [r3] │ │ │ │ + sub.w r3, r3, r4 │ │ │ │ + vsub.f32 s14, s9, s10 │ │ │ │ vstr s12, [r2] │ │ │ │ add r2, r7 │ │ │ │ - vsub.f32 s14, s9, s10 │ │ │ │ - vstr s15, [r0] │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s13, s11 │ │ │ │ - add r0, r8 │ │ │ │ + add r3, r8 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ - vstr s15, [r0] │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s9, s10 │ │ │ │ - add r0, ip │ │ │ │ + add r3, r4 │ │ │ │ vstr s15, [r2] │ │ │ │ - vstr s13, [r0] │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ - add r2, r7 │ │ │ │ - ldr r5, [sp, #0] │ │ │ │ - add fp, r0 │ │ │ │ - add r1, r0 │ │ │ │ - ldr r0, [sp, #72] @ 0x48 │ │ │ │ - vstr s14, [r2] │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - adds r4, r5, r0 │ │ │ │ - str r4, [sp, #0] │ │ │ │ add r2, r0 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + vstr s13, [r3] │ │ │ │ + vstr s14, [r2] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ - eors r3, r2 │ │ │ │ - eor.w lr, lr, r2 │ │ │ │ - eor.w r9, r9, r2 │ │ │ │ - ldr r2, [sp, #196] @ 0xc4 │ │ │ │ - subs r2, #1 │ │ │ │ - str r2, [sp, #196] @ 0xc4 │ │ │ │ - bne.w 41814 │ │ │ │ - add sp, #84 @ 0x54 │ │ │ │ + add fp, r2 │ │ │ │ + add r1, r2 │ │ │ │ + ldr r2, [sp, #80] @ 0x50 │ │ │ │ + add r3, r2 │ │ │ │ + add.w r4, r7, r2 │ │ │ │ + strd r4, r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #84] @ 0x54 │ │ │ │ + eor.w ip, ip, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + ldr r3, [sp, #204] @ 0xcc │ │ │ │ + subs r3, #1 │ │ │ │ + str r3, [sp, #204] @ 0xcc │ │ │ │ + bne.w 45820 │ │ │ │ + add sp, #92 @ 0x5c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00041dc0 : │ │ │ │ - ldr r2, [pc, #8] @ (41dcc ) │ │ │ │ - ldr r1, [pc, #12] @ (41dd0 ) │ │ │ │ +00045e20 : │ │ │ │ + ldr r2, [pc, #8] @ (45e2c ) │ │ │ │ + ldr r1, [pc, #12] @ (45e30 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strb r0, [r0, #19] │ │ │ │ + bmi.n 45ef0 │ │ │ │ movs r3, r1 │ │ │ │ - vst4. {d31[0],d33[0],d35[0],d37[0]}, [fp :256] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xf963ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #212 @ 0xd4 │ │ │ │ - strd r2, r3, [sp] │ │ │ │ - ldr r3, [pc, #104] @ (41e4c ) │ │ │ │ - ldr r2, [sp, #324] @ 0x144 │ │ │ │ - add r3, pc │ │ │ │ - ldrd lr, r8, [sp, #312] @ 0x138 │ │ │ │ + sub sp, #228 @ 0xe4 │ │ │ │ + ldr r6, [sp, #328] @ 0x148 │ │ │ │ + str r2, [sp, #16] │ │ │ │ + str r3, [sp, #24] │ │ │ │ + ldr r2, [sp, #340] @ 0x154 │ │ │ │ + ldr r3, [pc, #100] @ (45ebc ) │ │ │ │ + ldr.w ip, [sp, #336] @ 0x150 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 42c10 │ │ │ │ - ldr r2, [sp, #328] @ 0x148 │ │ │ │ - mov r9, r8 │ │ │ │ - ldr.w r8, [sp, #320] @ 0x140 │ │ │ │ - mov sl, r0 │ │ │ │ + add r3, pc │ │ │ │ + ble.w 46d44 │ │ │ │ + ldr r2, [sp, #344] @ 0x158 │ │ │ │ + mov r8, r0 │ │ │ │ mov fp, r1 │ │ │ │ - vldr s22, [pc, #48] @ 41e30 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #196] @ 0xc4 │ │ │ │ - ldr r2, [sp, #332] @ 0x14c │ │ │ │ - vldr s24, [pc, #40] @ 41e34 │ │ │ │ - vldr s23, [pc, #40] @ 41e38 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #200] @ 0xc8 │ │ │ │ - ldr r2, [pc, #56] @ (41e50 ) │ │ │ │ - vldr s28, [pc, #36] @ 41e3c │ │ │ │ - vldr s27, [pc, #36] @ 41e40 │ │ │ │ - vldr s26, [pc, #36] @ 41e44 │ │ │ │ + mov r9, ip │ │ │ │ + vldr s22, [pc, #48] @ 45ea0 │ │ │ │ + vldr s24, [pc, #48] @ 45ea4 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s23, [pc, #44] @ 45ea8 │ │ │ │ + str r2, [sp, #212] @ 0xd4 │ │ │ │ + ldr r2, [sp, #348] @ 0x15c │ │ │ │ + vldr s28, [pc, #40] @ 45eac │ │ │ │ + vldr s27, [pc, #40] @ 45eb0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s26, [pc, #36] @ 45eb4 │ │ │ │ + str r2, [sp, #216] @ 0xd8 │ │ │ │ + ldr r2, [pc, #44] @ (45ec0 ) │ │ │ │ + vldr s25, [pc, #32] @ 45eb8 │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - vldr s25, [pc, #32] @ 41e48 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #204] @ 0xcc │ │ │ │ - b.n 41e54 │ │ │ │ - nop │ │ │ │ + str r3, [sp, #220] @ 0xdc │ │ │ │ + b.n 45ec4 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ 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s12, s12, s15 │ │ │ │ - add.w r3, sl, r4 │ │ │ │ - add r4, fp │ │ │ │ - vldr s15, [r3] │ │ │ │ - add.w r3, sl, r0 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r2, lsl #4 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + add.w r2, r8, r0 │ │ │ │ add r0, fp │ │ │ │ - vldr s14, [r3] │ │ │ │ - mov.w r3, lr, lsl #5 │ │ │ │ - add.w r2, sl, r3 │ │ │ │ - add r3, fp │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w r2, r6, lsl #5 │ │ │ │ + add.w r5, r8, r2 │ │ │ │ vadd.f32 s9, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r2] │ │ │ │ - add r2, r1 │ │ │ │ - vldr s13, [r2] │ │ │ │ - mov.w r2, lr, lsl #4 │ │ │ │ - add.w r5, sl, r2 │ │ │ │ - add r2, fp │ │ │ │ + vldr s14, [r5] │ │ │ │ + add r5, r3 │ │ │ │ + vldr s13, [r5] │ │ │ │ + add.w r5, r8, r7 │ │ │ │ vadd.f32 s8, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vldr s13, [r5] │ │ │ │ - add r5, r1 │ │ │ │ + add r5, r3 │ │ │ │ vldr s11, [r5] │ │ │ │ - vsub.f32 s30, s7, s8 │ │ │ │ + sub.w r5, r7, r6 │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ + vsub.f32 s29, s7, s8 │ │ │ │ vadd.f32 s8, s7, s8 │ │ │ │ - movs r5, #80 @ 0x50 │ │ │ │ vadd.f32 s10, s13, s11 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ - vstr s30, [sp, #52] @ 0x34 │ │ │ │ - vstr s8, [sp, #16] │ │ │ │ + vstr s8, [sp, #20] │ │ │ │ + vstr s29, [sp, #60] @ 0x3c │ │ │ │ vadd.f32 s11, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vldr s13, [r0] │ │ │ │ - add.w r0, fp, r1 │ │ │ │ - vsub.f32 s31, s9, s10 │ │ │ │ + add.w r0, fp, r3 │ │ │ │ + vsub.f32 s30, s9, s10 │ │ │ │ vadd.f32 s9, s9, s10 │ │ │ │ vmul.f32 s11, s11, s22 │ │ │ │ vmul.f32 s15, s15, s22 │ │ │ │ vadd.f32 s7, s8, s9 │ │ │ │ - vstr s9, [sp, #20] │ │ │ │ - vstr s31, [sp, #56] @ 0x38 │ │ │ │ + vstr s9, [sp, #28] │ │ │ │ vadd.f32 s6, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vsub.f32 s11, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vstr s7, [sp, #24] │ │ │ │ - vstr s12, [sp, #64] @ 0x40 │ │ │ │ - vstr s14, [sp, #72] @ 0x48 │ │ │ │ + vstr s7, [sp, #32] │ │ │ │ + vstr s30, [sp, #64] @ 0x40 │ │ │ │ + vstr s6, [sp, #68] @ 0x44 │ │ │ │ + vstr s12, [sp, #72] @ 0x48 │ │ │ │ + vstr s14, [sp, #80] @ 0x50 │ │ │ │ vldr s14, [r4] │ │ │ │ - movs r4, #60 @ 0x3c │ │ │ │ + vstr s11, [sp, #76] @ 0x4c │ │ │ │ vldr s12, [r0] │ │ │ │ - movs r0, #92 @ 0x5c │ │ │ │ - vstr s11, [sp, #68] @ 0x44 │ │ │ │ + add.w r0, fp, r7 │ │ │ │ vsub.f32 s15, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vldr s13, [fp] │ │ │ │ - vstr s6, [sp, #60] @ 0x3c │ │ │ │ vsub.f32 s9, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vldr s12, [r2] │ │ │ │ - mla r2, r5, lr, fp │ │ │ │ - mul.w r5, r4, lr │ │ │ │ - vldr s11, [r2] │ │ │ │ - mul.w r2, r7, lr │ │ │ │ + vldr s12, [r0] │ │ │ │ + mov.w r0, r6, lsl #2 │ │ │ │ + str r0, [sp, #4] │ │ │ │ + add r0, r6 │ │ │ │ + add.w r4, fp, r0, lsl #4 │ │ │ │ + vldr s11, [r4] │ │ │ │ + add.w r4, fp, r2 │ │ │ │ + sub.w r2, r2, r6 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ vsub.f32 s8, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - movs r3, #96 @ 0x60 │ │ │ │ - mla r3, r3, lr, fp │ │ │ │ - vsub.f32 s3, s14, s12 │ │ │ │ - vldr s10, [r3] │ │ │ │ - movs r3, #124 @ 0x7c │ │ │ │ - vstr s3, [sp, #32] │ │ │ │ + vldr s11, [r4] │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ + vsub.f32 s4, s14, s12 │ │ │ │ + add.w r4, fp, r4, lsl #5 │ │ │ │ + vldr s10, [r4] │ │ │ │ + add.w r4, fp, r2 │ │ │ │ + add r2, r8 │ │ │ │ + vstr s4, [sp, #36] @ 0x24 │ │ │ │ vsub.f32 s7, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vsub.f32 s10, s15, s8 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ - mul.w r6, r3, lr │ │ │ │ - vsub.f32 s4, s13, s11 │ │ │ │ + vsub.f32 s31, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vmul.f32 s15, s15, s22 │ │ │ │ vmul.f32 s10, s10, s22 │ │ │ │ - add.w r3, fp, r6 │ │ │ │ - add r6, sl │ │ │ │ - vstr s4, [sp, #28] │ │ │ │ + vmul.f32 s15, s15, s22 │ │ │ │ + vstr s31, [sp, #84] @ 0x54 │ │ │ │ + vsub.f32 s17, s10, s7 │ │ │ │ vadd.f32 s19, s9, s15 │ │ │ │ vsub.f32 s21, s9, s15 │ │ │ │ vadd.f32 s15, s14, s12 │ │ │ │ - vsub.f32 s17, s10, s7 │ │ │ │ vadd.f32 s18, s7, s10 │ │ │ │ - vstr s19, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s2, s13, s15 │ │ │ │ + vstr s17, [sp, #88] @ 0x58 │ │ │ │ + vstr s19, [sp, #92] @ 0x5c │ │ │ │ + vadd.f32 s3, s13, s15 │ │ │ │ vsub.f32 s16, s13, s15 │ │ │ │ - vstr s17, [sp, #76] @ 0x4c │ │ │ │ - vstr s21, [sp, #84] @ 0x54 │ │ │ │ - vstr s2, [sp, #36] @ 0x24 │ │ │ │ - vstr s16, [sp, #88] @ 0x58 │ │ │ │ - vldr s14, [r3] │ │ │ │ - add.w r3, fp, r5 │ │ │ │ - add r5, sl │ │ │ │ - vldr s15, [r3] │ │ │ │ - add.w r3, fp, r2 │ │ │ │ - add r2, sl │ │ │ │ - vldr s11, [r3] │ │ │ │ - mla r3, r0, lr, fp │ │ │ │ + vstr s21, [sp, #96] @ 0x60 │ │ │ │ + vldr s14, [r4] │ │ │ │ + add.w r4, fp, lr │ │ │ │ + add lr, r8 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + strd r1, r5, [sp, #52] @ 0x34 │ │ │ │ + mov.w r5, r1, lsl #2 │ │ │ │ + mov.w r1, #92 @ 0x5c │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, fp, r5 │ │ │ │ + add r5, r8 │ │ │ │ + vstr s3, [sp, #40] @ 0x28 │ │ │ │ + vstr s16, [sp, #100] @ 0x64 │ │ │ │ + vldr s11, [r4] │ │ │ │ + mla r4, r1, r6, fp │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ vsub.f32 s7, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r4, r1, lsl #2 │ │ │ │ + add.w r7, fp, r4 │ │ │ │ + add r4, r8 │ │ │ │ vsub.f32 s9, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - add.w r0, fp, r3 │ │ │ │ - add r3, sl │ │ │ │ - vldr s15, [r0] │ │ │ │ - movs r0, #76 @ 0x4c │ │ │ │ - vsub.f32 s1, s14, s11 │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, #76 @ 0x4c │ │ │ │ + mla r7, r7, r6, fp │ │ │ │ + vldr s13, [r7] │ │ │ │ + mov.w r7, #108 @ 0x6c │ │ │ │ + vsub.f32 s2, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - mla r0, r0, lr, fp │ │ │ │ - vstr s1, [sp, #40] @ 0x28 │ │ │ │ - vldr s13, [r0] │ │ │ │ - movs r0, #108 @ 0x6c │ │ │ │ - mul.w r0, r0, lr │ │ │ │ + mul.w r7, r6, r7 │ │ │ │ + add.w ip, fp, r7 │ │ │ │ + add r7, r8 │ │ │ │ vsub.f32 s8, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - add.w r4, fp, r0 │ │ │ │ - add r0, sl │ │ │ │ - vldr s12, [r4] │ │ │ │ - movs r4, #44 @ 0x2c │ │ │ │ - mul.w r4, r4, lr │ │ │ │ - add.w r7, fp, r4 │ │ │ │ - add r4, sl │ │ │ │ - vldr s10, [r7] │ │ │ │ + vstr s2, [sp, #44] @ 0x2c │ │ │ │ + vldr s12, [ip] │ │ │ │ + mov.w ip, #44 @ 0x2c │ │ │ │ + mul.w ip, ip, r6 │ │ │ │ + add.w r1, fp, ip │ │ │ │ + add ip, r8 │ │ │ │ + vldr s10, [r1] │ │ │ │ vsub.f32 s13, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vadd.f32 s10, s8, s13 │ │ │ │ vsub.f32 s13, s13, s8 │ │ │ │ - vsub.f32 s20, s12, s15 │ │ │ │ + vldr s8, [r2] │ │ │ │ + vsub.f32 s1, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vldr s8, [r6] │ │ │ │ - movs r6, #36 @ 0x24 │ │ │ │ vmul.f32 s10, s10, s22 │ │ │ │ vmul.f32 s13, s13, s22 │ │ │ │ vadd.f32 s19, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - mov.w r5, lr, lsl #2 │ │ │ │ - vstr s20, [sp, #44] @ 0x2c │ │ │ │ - vadd.f32 s29, s7, s10 │ │ │ │ + vldr s15, [lr] │ │ │ │ + vstr s1, [sp, #48] @ 0x30 │ │ │ │ + vadd.f32 s20, s7, s10 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s7, s7, s15 │ │ │ │ + vstr s1, [sp, #132] @ 0x84 │ │ │ │ vmul.f32 s15, s14, s23 │ │ │ │ + vstr s10, [sp, #136] @ 0x88 │ │ │ │ vmul.f32 s14, s14, s24 │ │ │ │ - vmla.f32 s14, s13, s23 │ │ │ │ - vstr s2, [sp, #112] @ 0x70 │ │ │ │ - vstr s4, [sp, #116] @ 0x74 │ │ │ │ - vstr s10, [sp, #128] @ 0x80 │ │ │ │ + ldrd r1, r5, [sp] │ │ │ │ vnmls.f32 s15, s13, s24 │ │ │ │ - vldr s10, [r3] │ │ │ │ - add r3, r1 │ │ │ │ - vstr s29, [sp, #124] @ 0x7c │ │ │ │ - vstr s14, [sp, #136] @ 0x88 │ │ │ │ - vstr s15, [sp, #132] @ 0x84 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add.w r3, sl, r2 │ │ │ │ - add r2, fp │ │ │ │ + vmla.f32 s14, s13, s23 │ │ │ │ + add.w r2, r8, r5 │ │ │ │ + mov.w r1, r1, lsl #3 │ │ │ │ + vldr s10, [r2] │ │ │ │ + add r2, r3 │ │ │ │ + vstr s15, [sp, #140] @ 0x8c │ │ │ │ + vldr s15, [r2] │ │ │ │ + mul.w r2, r6, r4 │ │ │ │ + ldr r4, [sp, #52] @ 0x34 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + add r2, r8 │ │ │ │ + vstr s14, [sp, #144] @ 0x90 │ │ │ │ vadd.f32 s11, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ - str r3, [sp, #8] │ │ │ │ - add.w r0, sl, r3 │ │ │ │ - vldr s14, [r0] │ │ │ │ - mul.w r0, r6, lr │ │ │ │ - movs r6, #20 │ │ │ │ - add.w r4, sl, r0 │ │ │ │ - add r0, fp │ │ │ │ + vldr s15, [r2] │ │ │ │ + mov.w r2, #52 @ 0x34 │ │ │ │ + mul.w r2, r6, r2 │ │ │ │ + add.w r5, r8, r2 │ │ │ │ + add r2, fp │ │ │ │ + vldr s14, [r5] │ │ │ │ + mov.w r5, ip, lsl #2 │ │ │ │ + add.w ip, fp, ip, lsl #3 │ │ │ │ + add.w r7, r8, r5 │ │ │ │ + add r5, fp │ │ │ │ + vldr s8, [r7] │ │ │ │ + add r7, r3 │ │ │ │ + vldr s12, [r7] │ │ │ │ + mov.w r7, r0, lsl #2 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s8, [r4] │ │ │ │ - add r4, r1 │ │ │ │ - vldr s12, [r4] │ │ │ │ - mul.w r4, r6, lr │ │ │ │ - add.w r6, sl, r4 │ │ │ │ - add r4, fp │ │ │ │ + mov.w r0, r0, lsl #3 │ │ │ │ + add.w lr, r8, r7 │ │ │ │ + add r7, fp │ │ │ │ + vldr s9, [lr] │ │ │ │ + add lr, r3 │ │ │ │ + vldr s6, [lr] │ │ │ │ vadd.f32 s14, s8, s12 │ │ │ │ vsub.f32 s8, s8, s12 │ │ │ │ - vldr s9, [r6] │ │ │ │ - add r6, r1 │ │ │ │ + add.w lr, r8, sl │ │ │ │ + add sl, fp │ │ │ │ + vadd.f32 s12, s9, s6 │ │ │ │ + vsub.f32 s9, s9, s6 │ │ │ │ vadd.f32 s2, s11, s14 │ │ │ │ vsub.f32 s14, s11, s14 │ │ │ │ - vldr s7, [r6] │ │ │ │ - mov.w r6, lr, lsl #3 │ │ │ │ - add.w r7, sl, r6 │ │ │ │ - add r6, fp │ │ │ │ - vadd.f32 s12, s9, s7 │ │ │ │ - vsub.f32 s9, s9, s7 │ │ │ │ - vsub.f32 s7, s15, s9 │ │ │ │ + vsub.f32 s6, s15, s9 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ - vmul.f32 s7, s7, s22 │ │ │ │ + vmul.f32 s6, s6, s22 │ │ │ │ vmul.f32 s15, s15, s22 │ │ │ │ - vsub.f32 s1, s7, s8 │ │ │ │ + vsub.f32 s1, s6, s8 │ │ │ │ vadd.f32 s9, s10, s15 │ │ │ │ - vadd.f32 s8, s8, s7 │ │ │ │ - vsub.f32 s7, s10, s15 │ │ │ │ + vadd.f32 s8, s8, s6 │ │ │ │ + vsub.f32 s6, s10, s15 │ │ │ │ vadd.f32 s15, s13, s12 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vstr s9, [sp, #148] @ 0x94 │ │ │ │ - vstr s8, [sp, #144] @ 0x90 │ │ │ │ + vstr s1, [sp, #148] @ 0x94 │ │ │ │ + vstr s8, [sp, #152] @ 0x98 │ │ │ │ vadd.f32 s20, s2, s15 │ │ │ │ vsub.f32 s2, s2, s15 │ │ │ │ + vstr s9, [sp, #156] @ 0x9c │ │ │ │ vmul.f32 s15, s13, s23 │ │ │ │ - vstr s7, [sp, #152] @ 0x98 │ │ │ │ - vstr s1, [sp, #140] @ 0x8c │ │ │ │ - vmov.f32 s21, s15 │ │ │ │ - vmla.f32 s21, s14, s24 │ │ │ │ + vstr s6, [sp, #160] @ 0xa0 │ │ │ │ + vmla.f32 s15, s14, s24 │ │ │ │ vmul.f32 s14, s14, s23 │ │ │ │ - vmov.f32 s29, s14 │ │ │ │ - vnmls.f32 s29, s13, s24 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add r7, r1 │ │ │ │ - vstr s21, [sp, #156] @ 0x9c │ │ │ │ - vldr s15, [r7] │ │ │ │ - movs r7, #24 │ │ │ │ - mul.w r7, r7, lr │ │ │ │ - vadd.f32 s9, s13, s15 │ │ │ │ + vmov.f32 s21, s14 │ │ │ │ + vnmls.f32 s21, s13, s24 │ │ │ │ + vldr s13, [lr] │ │ │ │ + add lr, r3 │ │ │ │ + vstr s15, [sp, #164] @ 0xa4 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add.w lr, r8, r1 │ │ │ │ + add r1, fp │ │ │ │ + vldr s14, [lr] │ │ │ │ + add lr, r3 │ │ │ │ + vadd.f32 s8, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vstr s29, [sp, #160] @ 0xa0 │ │ │ │ - add.w ip, sl, r7 │ │ │ │ - add r7, fp │ │ │ │ - vldr s14, [ip] │ │ │ │ - add ip, r1 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mov.w ip, #40 @ 0x28 │ │ │ │ - mul.w ip, ip, lr │ │ │ │ - vadd.f32 s10, s14, s15 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add.w lr, r8, r0 │ │ │ │ + add r0, fp │ │ │ │ + vstr s21, [sp, #168] @ 0xa8 │ │ │ │ + vadd.f32 s9, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - add.w r3, sl, ip │ │ │ │ - add ip, fp │ │ │ │ - add r1, r3 │ │ │ │ - vldr s15, [r3] │ │ │ │ - vldr s12, [r1] │ │ │ │ - movs r1, #120 @ 0x78 │ │ │ │ - mul.w r1, r1, lr │ │ │ │ - vadd.f32 s11, s15, s12 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add lr, r3 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + vldr s12, [lr] │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + add.w lr, r8, r3 │ │ │ │ + add r3, fp │ │ │ │ + vadd.f32 s10, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - add.w r3, sl, r1 │ │ │ │ - add r1, fp │ │ │ │ - vadd.f32 s6, s9, s11 │ │ │ │ - vsub.f32 s11, s9, s11 │ │ │ │ - vldr s12, [r3] │ │ │ │ - movs r3, #56 @ 0x38 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ - vstr s6, [sp, #48] @ 0x30 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - add r3, sl │ │ │ │ - vldr s8, [r3] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - vadd.f32 s7, s12, s8 │ │ │ │ - vsub.f32 s12, s12, s8 │ │ │ │ - vadd.f32 s4, s10, s7 │ │ │ │ - vsub.f32 s7, s7, s10 │ │ │ │ + vldr s12, [lr] │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ + add.w r4, r8, lr │ │ │ │ + vldr s6, [r4] │ │ │ │ + mov.w r4, #104 @ 0x68 │ │ │ │ + vadd.f32 s4, s8, s10 │ │ │ │ + vsub.f32 s10, s8, s10 │ │ │ │ + vadd.f32 s11, s12, s6 │ │ │ │ + vsub.f32 s12, s12, s6 │ │ │ │ + vmov.f32 s17, s4 │ │ │ │ + vstr s17, [sp, #52] @ 0x34 │ │ │ │ + vadd.f32 s4, s9, s11 │ │ │ │ + vsub.f32 s11, s11, s9 │ │ │ │ + vadd.f32 s21, s17, s4 │ │ │ │ + vadd.f32 s17, s10, s11 │ │ │ │ + vsub.f32 s11, s11, s10 │ │ │ │ vmul.f32 s10, s14, s23 │ │ │ │ vmul.f32 s14, s14, s24 │ │ │ │ vmla.f32 s10, s12, s24 │ │ │ │ - vadd.f32 s17, s11, s7 │ │ │ │ - vsub.f32 s7, s7, s11 │ │ │ │ + vmul.f32 s17, s17, s22 │ │ │ │ + vmul.f32 s11, s11, s22 │ │ │ │ + vnmls.f32 s14, s12, s23 │ │ │ │ + vstr s11, [sp, #56] @ 0x38 │ │ │ │ vmul.f32 s11, s15, s23 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vmla.f32 s15, s13, s23 │ │ │ │ - vnmls.f32 s14, s12, s23 │ │ │ │ - vadd.f32 s21, s6, s4 │ │ │ │ - vmul.f32 s17, s17, s22 │ │ │ │ - vmul.f32 s7, s7, s22 │ │ │ │ vnmls.f32 s11, s13, s24 │ │ │ │ - vsub.f32 s12, s14, s15 │ │ │ │ + vmla.f32 s15, s13, s23 │ │ │ │ vadd.f32 s9, s11, s10 │ │ │ │ vsub.f32 s11, s10, s11 │ │ │ │ - vldr s10, [ip] │ │ │ │ - mvn.w ip, #95 @ 0x5f │ │ │ │ - vstr s12, [sp, #172] @ 0xac │ │ │ │ - vstr s11, [sp, #168] @ 0xa8 │ │ │ │ - vadd.f32 s11, s14, s15 │ │ │ │ - vstr s9, [sp, #164] @ 0xa4 │ │ │ │ + vsub.f32 s12, s14, s15 │ │ │ │ + vadd.f32 s10, s14, s15 │ │ │ │ + vstr s9, [sp, #172] @ 0xac │ │ │ │ vstr s11, [sp, #176] @ 0xb0 │ │ │ │ - vldr s11, [r1] │ │ │ │ - add.w r1, fp, r3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #104 @ 0x68 │ │ │ │ - mla r1, r1, lr, fp │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r3, fp, lr │ │ │ │ + vstr s12, [sp, #180] @ 0xb4 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mla r3, r4, r6, fp │ │ │ │ + vstr s10, [sp, #184] @ 0xb8 │ │ │ │ + vldr s10, [r0] │ │ │ │ + vldr s13, [r1] │ │ │ │ + mov.w r1, r9, lsl #6 │ │ │ │ vsub.f32 s9, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #88 @ 0x58 │ │ │ │ - vldr s13, [r7] │ │ │ │ - mov.w r7, r8, lsl #5 │ │ │ │ - vldr s16, [r0] │ │ │ │ - movs r0, #100 @ 0x64 │ │ │ │ - mla r1, r1, lr, fp │ │ │ │ + vldr s15, [r3] │ │ │ │ + mov.w r3, #88 @ 0x58 │ │ │ │ + vldr s6, [ip] │ │ │ │ + mla r3, r3, r6, fp │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ vsub.f32 s14, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - vldr s0, [r4] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ - add r3, fp │ │ │ │ - mla r1, r1, lr, fp │ │ │ │ + vldr s15, [r3] │ │ │ │ + vldr s0, [r7] │ │ │ │ + add.w r3, fp, r0 │ │ │ │ + mov.w r0, #100 @ 0x64 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - vldr s6, [r1] │ │ │ │ - vmul.f32 s5, s12, s24 │ │ │ │ - movs r1, #68 @ 0x44 │ │ │ │ - vmul.f32 s12, s12, s23 │ │ │ │ - vmla.f32 s12, s9, s24 │ │ │ │ + vldr s15, [sl] │ │ │ │ + vldr s16, [r5] │ │ │ │ + mov.w r5, r9, lsl #5 │ │ │ │ + add r4, fp │ │ │ │ vsub.f32 s8, s15, s6 │ │ │ │ + vmul.f32 s5, s12, s24 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ vmul.f32 s6, s14, s24 │ │ │ │ - vnmls.f32 s5, s9, s23 │ │ │ │ - mla r1, r1, lr, fp │ │ │ │ vmul.f32 s14, s14, s23 │ │ │ │ + vmul.f32 s12, s12, s23 │ │ │ │ + vnmls.f32 s5, s9, s23 │ │ │ │ vmla.f32 s6, s8, s23 │ │ │ │ vnmls.f32 s14, s8, s24 │ │ │ │ - vsub.f32 s30, s5, s6 │ │ │ │ - vadd.f32 s5, s5, s6 │ │ │ │ - vadd.f32 s6, s11, s13 │ │ │ │ - vsub.f32 s13, s11, s13 │ │ │ │ - vadd.f32 s31, s14, s12 │ │ │ │ - vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r3] │ │ │ │ - vstr s5, [sp, #180] @ 0xb4 │ │ │ │ + vmla.f32 s12, s9, s24 │ │ │ │ + vsub.f32 s29, s5, s6 │ │ │ │ + vadd.f32 s31, s5, s6 │ │ │ │ vadd.f32 s5, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vldr s10, [r5] │ │ │ │ - vstr s30, [sp, #12] │ │ │ │ - movs r5, #80 @ 0x50 │ │ │ │ - vstr s12, [sp, #188] @ 0xbc │ │ │ │ - vadd.f32 s1, s5, s6 │ │ │ │ - vstr s31, [sp, #184] @ 0xb8 │ │ │ │ + vldr s10, [r3] │ │ │ │ + vadd.f32 s6, s11, s13 │ │ │ │ + vsub.f32 s13, s11, s13 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + vsub.f32 s30, s12, s14 │ │ │ │ + vstr s29, [sp, #188] @ 0xbc │ │ │ │ + vstr s31, [sp, #192] @ 0xc0 │ │ │ │ + add r3, r6 │ │ │ │ vadd.f32 s8, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #84 @ 0x54 │ │ │ │ + add.w r3, fp, r3, lsl #2 │ │ │ │ + vadd.f32 s1, s5, s6 │ │ │ │ vsub.f32 s6, s6, s5 │ │ │ │ - mla r1, r1, lr, fp │ │ │ │ - vsub.f32 s29, s10, s15 │ │ │ │ - vadd.f32 s10, s10, s15 │ │ │ │ + vadd.f32 s5, s14, s12 │ │ │ │ + vldr s14, [r2] │ │ │ │ + vldr s15, [r3] │ │ │ │ + mov.w r3, #84 @ 0x54 │ │ │ │ + mla r3, r3, r6, fp │ │ │ │ vmul.f32 s13, s13, s22 │ │ │ │ vmul.f32 s8, s8, s22 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mla r1, r0, lr, fp │ │ │ │ - mov.w r0, r8, lsl #6 │ │ │ │ - adds r3, r4, r0 │ │ │ │ - mov.w r4, r9, lsl #5 │ │ │ │ + vstr s5, [sp, #196] @ 0xc4 │ │ │ │ + vstr s30, [sp, #200] @ 0xc8 │ │ │ │ + vsub.f32 s29, s10, s15 │ │ │ │ + vadd.f32 s10, s10, s15 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mla r3, r0, r6, fp │ │ │ │ vsub.f32 s11, s0, s15 │ │ │ │ vadd.f32 s0, s0, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mov.w r1, r9, lsl #6 │ │ │ │ + vldr s15, [r3] │ │ │ │ + ldr r3, [sp, #332] @ 0x14c │ │ │ │ vsub.f32 s9, s16, s15 │ │ │ │ vadd.f32 s16, s16, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - adds r2, r6, r1 │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r0, r3, lsl #6 │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ vsub.f32 s30, s15, s14 │ │ │ │ vmul.f32 s12, s9, s23 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s11, s23 │ │ │ │ - vmul.f32 s11, s11, s24 │ │ │ │ + add.w r2, r4, r0 │ │ │ │ vmul.f32 s9, s9, s24 │ │ │ │ - vmla.f32 s9, s29, s23 │ │ │ │ + vmul.f32 s11, s11, s24 │ │ │ │ vadd.f32 s31, s10, s16 │ │ │ │ + vsub.f32 s10, s10, s16 │ │ │ │ vnmls.f32 s12, s29, s24 │ │ │ │ vmla.f32 s14, s30, s24 │ │ │ │ - vsub.f32 s10, s10, s16 │ │ │ │ + vmla.f32 s9, s29, s23 │ │ │ │ vnmls.f32 s11, s30, s23 │ │ │ │ vadd.f32 s5, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vadd.f32 s12, s0, s15 │ │ │ │ vsub.f32 s15, s15, s0 │ │ │ │ - vldr s0, [sp, #24] │ │ │ │ - vstr s5, [sp, #8] │ │ │ │ + vldr s0, [sp, #32] │ │ │ │ + vstr s5, [sp, #204] @ 0xcc │ │ │ │ vadd.f32 s5, s31, s12 │ │ │ │ vsub.f32 s12, s12, s31 │ │ │ │ vsub.f32 s31, s11, s9 │ │ │ │ vadd.f32 s16, s0, s21 │ │ │ │ - vldr s0, [sp, #36] @ 0x24 │ │ │ │ + vldr s0, [sp, #40] @ 0x28 │ │ │ │ vadd.f32 s11, s11, s9 │ │ │ │ vadd.f32 s9, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ + vstr s31, [sp, #208] @ 0xd0 │ │ │ │ + vadd.f32 s31, s3, s20 │ │ │ │ vadd.f32 s30, s0, s1 │ │ │ │ - vstr s31, [sp, #192] @ 0xc0 │ │ │ │ vadd.f32 s0, s19, s5 │ │ │ │ - vadd.f32 s31, s3, s20 │ │ │ │ vsub.f32 s5, s19, s5 │ │ │ │ vsub.f32 s3, s3, s20 │ │ │ │ vmul.f32 s15, s15, s22 │ │ │ │ vmul.f32 s9, s9, s22 │ │ │ │ - vadd.f32 s29, s30, s0 │ │ │ │ vadd.f32 s10, s16, s31 │ │ │ │ - vsub.f32 s0, s0, s30 │ │ │ │ vsub.f32 s16, s16, s31 │ │ │ │ + vadd.f32 s29, s30, s0 │ │ │ │ + vsub.f32 s0, s0, s30 │ │ │ │ vstr s16, [r2] │ │ │ │ - add r2, r1 │ │ │ │ + add r2, r0 │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ + strd r1, r0, [sp] │ │ │ │ + vldr s16, [sp, #100] @ 0x64 │ │ │ │ + str r5, [sp, #8] │ │ │ │ + vldr s31, [sp, #120] @ 0x78 │ │ │ │ + add r3, r1 │ │ │ │ + ldr r1, [sp, #332] @ 0x14c │ │ │ │ vstr s0, [r3] │ │ │ │ vsub.f32 s0, s10, s29 │ │ │ │ vadd.f32 s10, s10, s29 │ │ │ │ - add r3, r7 │ │ │ │ + add r3, r5 │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ + mov.w r7, r1, lsl #5 │ │ │ │ vstr s0, [r2] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - vldr s0, [sp, #24] │ │ │ │ - vstr s10, [r6] │ │ │ │ - mul.w r6, r5, r9 │ │ │ │ - mul.w r5, r5, r8 │ │ │ │ + sub.w r2, r2, r7 │ │ │ │ + vldr s0, [sp, #32] │ │ │ │ + vstr s10, [r4] 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│ │ │ - add r3, r5 │ │ │ │ - vldr s20, [sp, #128] @ 0x80 │ │ │ │ - vldr s5, [sp, #20] │ │ │ │ - vldr s10, [sp, #16] │ │ │ │ - vldr s16, [sp, #88] @ 0x58 │ │ │ │ - vldr s19, [sp, #108] @ 0x6c │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + add r3, ip │ │ │ │ + vldr s10, [sp, #20] │ │ │ │ + sub.w sl, r1, r5 │ │ │ │ + add r2, lr │ │ │ │ + str r5, [sp, #28] │ │ │ │ + sub.w r5, r9, r0 │ │ │ │ + vldr s16, [sp, #52] @ 0x34 │ │ │ │ + add.w r0, r9, r9, lsl #1 │ │ │ │ + ldr r7, [sp, #12] │ │ │ │ vsub.f32 s10, s10, s5 │ │ │ │ - vadd.f32 s5, s20, s2 │ │ │ │ - vmul.f32 s0, s16, s23 │ │ │ │ - vldr s30, [sp, #52] @ 0x34 │ │ │ │ - vldr s29, [sp, #160] @ 0xa0 │ │ │ │ - vldr s21, [sp, #156] @ 0x9c │ │ │ │ + vadd.f32 s5, s7, s2 │ │ │ │ + vsub.f32 s7, s7, s2 │ │ │ │ + vsub.f32 s4, s4, s16 │ │ │ │ vmul.f32 s5, s5, s22 │ │ │ │ - vldr s31, [sp, #56] @ 0x38 │ │ │ │ - vnmls.f32 s0, s6, s24 │ │ │ │ - vmul.f32 s6, s6, s23 │ │ │ │ - vmla.f32 s6, s16, s24 │ │ │ │ - vldr s16, [sp, #44] @ 0x2c │ │ │ │ + vmul.f32 s7, s7, s22 │ │ │ │ vadd.f32 s1, s10, s5 │ │ │ │ vsub.f32 s10, s10, s5 │ │ │ │ vmul.f32 s5, s12, s24 │ │ │ │ vmul.f32 s12, s12, s23 │ │ │ │ - vmla.f32 s5, s19, s23 │ │ │ │ - vnmls.f32 s12, s19, s24 │ │ │ │ - vldr s19, [sp, #132] @ 0x84 │ │ │ │ + vmla.f32 s5, s31, s23 │ │ │ │ + vnmls.f32 s12, s31, s24 │ │ │ │ vadd.f32 s3, s0, s5 │ │ │ │ vsub.f32 s5, s5, s0 │ │ │ │ vadd.f32 s0, s6, s12 │ │ │ │ vsub.f32 s12, s12, s6 │ │ │ │ - vsub.f32 s6, s20, s2 │ │ │ │ - vldr s2, [sp, #48] @ 0x30 │ │ │ │ - vldr s20, [sp, #136] @ 0x88 │ │ │ │ - vsub.f32 s4, s4, s2 │ │ │ │ - vmul.f32 s6, s6, s22 │ │ │ │ - vsub.f32 s2, s6, s4 │ │ │ │ - vadd.f32 s4, s6, s4 │ │ │ │ - vsub.f32 s6, s1, s0 │ │ │ │ + vsub.f32 s6, s7, s4 │ │ │ │ + vadd.f32 s4, s7, s4 │ │ │ │ + vsub.f32 s7, s1, s0 │ │ │ │ vadd.f32 s1, s1, s0 │ │ │ │ - vldr s0, [sp, #40] @ 0x28 │ │ │ │ - vstr s6, [r2] │ │ │ │ - vsub.f32 s6, s3, s4 │ │ │ │ - mla r2, ip, r9, r2 │ │ │ │ + vstr s7, [r2] │ │ │ │ + vsub.f32 s7, s3, s4 │ │ │ │ vadd.f32 s3, s3, s4 │ │ │ │ - vsub.f32 s4, s19, s21 │ │ │ │ - vsub.f32 s0, s0, s9 │ │ │ │ - vstr s6, [r3] │ │ │ │ - mla r3, ip, r8, r3 │ │ │ │ - vadd.f32 s6, s12, s2 │ │ │ │ + add.w r2, r2, sl, lsl #5 │ │ │ │ + vstr s7, [r3] │ │ │ │ + add.w r3, r3, r5, lsl #5 │ │ │ │ + vadd.f32 s7, s12, s6 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ + vsub.f32 s12, s12, s6 │ │ │ │ vstr s1, [r2] │ │ │ │ - vsub.f32 s12, s12, s2 │ │ │ │ - add r2, r4 │ │ │ │ - mov.w ip, #48 @ 0x30 │ │ │ │ + add r2, r7 │ │ │ │ vstr s3, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - vldr s3, [sp, #32] │ │ │ │ - vstr s6, [r3] │ │ │ │ - vadd.f32 s6, s10, s5 │ │ │ │ - add r3, r7 │ │ │ │ + add r3, r5 │ │ │ │ + vstr s7, [r3] │ │ │ │ + vadd.f32 s7, s10, s5 │ │ │ │ + add r3, r5 │ │ │ │ vsub.f32 s10, s10, s5 │ │ │ │ - movs r7, #24 │ │ │ │ - vstr s6, [r2] │ │ │ │ - vsub.f32 s6, s30, s17 │ │ │ │ + add.w r5, r1, r1, lsl #1 │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + vstr s7, [r2] │ │ │ │ + add r2, r7 │ │ │ │ + mov.w r7, r9, lsl #3 │ │ │ │ vstr s12, [r3] │ │ │ │ - vsub.f32 s12, s20, s29 │ │ │ │ - add r2, r4 │ │ │ │ - mul.w r7, r7, r9 │ │ │ │ - mvn.w r4, #55 @ 0x37 │ │ │ │ - vadd.f32 s2, s6, s12 │ │ │ │ - vsub.f32 s6, s6, s12 │ │ │ │ - vsub.f32 s12, s7, s31 │ │ │ │ vstr s10, [r2] │ │ │ │ - vldr s10, [sp, #28] │ │ │ │ - add r2, r7 │ │ │ │ - mul.w r4, r4, r8 │ │ │ │ - vadd.f32 s7, s31, s7 │ │ │ │ - vsub.f32 s1, s4, s12 │ │ │ │ - vadd.f32 s4, s4, s12 │ │ │ │ - vsub.f32 s12, s13, s3 │ │ │ │ - vsub.f32 s5, s10, s8 │ │ │ │ - add r3, r4 │ │ │ │ - vmul.f32 s3, s12, s27 │ │ │ │ - vmla.f32 s3, s5, s28 │ │ │ │ - vmul.f32 s5, s5, s27 │ │ │ │ - vnmls.f32 s5, s12, s28 │ │ │ │ - vsub.f32 s12, s15, s16 │ │ │ │ + add r2, r5 │ │ │ │ + vldr s29, [sp, #60] @ 0x3c │ │ │ │ + str r5, [sp, #52] @ 0x34 │ │ │ │ + sub.w r5, r9, r7 │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ + vldr s19, [sp, #144] @ 0x90 │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + vldr s21, [sp, #168] @ 0xa8 │ │ │ │ + add r3, r5 │ │ │ │ + str r5, [sp, #20] │ │ │ │ + vsub.f32 s7, s29, s17 │ │ │ │ + vldr s30, [sp, #64] @ 0x40 │ │ │ │ + vldr s16, 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vsub.f32 s16, s2, s0 │ │ │ │ - vadd.f32 s2, s2, s0 │ │ │ │ - vstr s16, [r2] │ │ │ │ - subs r2, r2, r6 │ │ │ │ - vstr s2, [r2] │ │ │ │ - vadd.f32 s2, s5, s12 │ │ │ │ - vsub.f32 s12, s12, s5 │ │ │ │ + vnmls.f32 s10, s1, s28 │ │ │ │ + vmla.f32 s12, s1, s27 │ │ │ │ + vadd.f32 s1, s4, s10 │ │ │ │ + vsub.f32 s10, s10, s4 │ │ │ │ + vldr s4, [sp, #36] @ 0x24 │ │ │ │ + vsub.f32 s0, s3, s1 │ │ │ │ + vadd.f32 s3, s3, s1 │ │ │ │ + vadd.f32 s13, s4, s13 │ │ │ │ + vstr s0, [r2] │ │ │ │ + sub.w r2, r2, lr │ │ │ │ + vldr s0, [sp, #48] @ 0x30 │ │ │ │ + vstr s3, [r2] │ │ │ │ + vadd.f32 s3, s6, s12 │ │ │ │ + vsub.f32 s12, s12, s6 │ │ │ │ add r2, r1 │ │ │ │ - vadd.f32 s0, s4, s2 │ │ │ │ - vsub.f32 s2, s2, s4 │ │ │ │ - vadd.f32 s4, s1, s10 │ │ │ │ - vsub.f32 s10, s10, s1 │ │ │ │ - vstr s0, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s2, [r3] │ │ │ │ - subs r3, r3, r0 │ │ │ │ - vstr s4, [r3] │ │ │ │ - mla r3, ip, r8, r3 │ │ │ │ - mvn.w ip, #47 @ 0x2f │ │ │ │ + ldr r1, [sp, #332] @ 0x14c │ │ │ │ + vadd.f32 s15, s0, s15 │ │ │ │ + vadd.f32 s1, s5, s3 │ │ │ │ + vsub.f32 s3, s3, s5 │ │ │ │ + vadd.f32 s5, s2, s10 │ │ │ │ + vsub.f32 s10, s10, s2 │ │ │ │ + vldr s2, [sp, #44] @ 0x2c │ │ │ │ + vstr s1, [r3] │ │ │ │ + add r3, ip │ │ │ │ + vadd.f32 s9, s2, s9 │ │ │ │ + vstr s3, [r3] │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ + mov.w r5, r1, lsl #3 │ │ │ │ + vldr s3, [sp, #56] @ 0x38 │ │ │ │ + vstr s5, [r3] │ │ │ │ + add.w r3, r3, r0, lsl #4 │ │ │ │ vstr s10, [r3] │ │ │ │ - vsub.f32 s10, s6, s12 │ │ │ │ - vadd.f32 s6, s6, s12 │ │ │ │ - vadd.f32 s12, s30, s17 │ │ │ │ - subs r3, r3, r5 │ │ │ │ - vldr s17, [pc, #1012] @ 42b00 │ │ │ │ + vsub.f32 s10, s7, s12 │ │ │ │ + vadd.f32 s7, s7, s12 │ │ │ │ + vadd.f32 s12, s29, s17 │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + mov.w ip, r9, lsl #4 │ │ │ │ + vadd.f32 s6, s30, s3 │ │ │ │ + vldr s17, [pc, #992] @ 46bf4 │ │ │ │ vstr s10, [r2] │ │ │ │ - mla r2, ip, r9, r2 │ │ │ │ - vadd.f32 s10, s19, s21 │ │ │ │ - mov.w ip, #56 @ 0x38 │ │ │ │ - vstr s6, [r2] │ │ │ │ - add r2, r6 │ │ │ │ - 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vsub.f32 s9, s9, s10 │ │ │ │ vadd.f32 s10, s5, s13 │ │ │ │ vsub.f32 s13, s13, s5 │ │ │ │ - add r6, r1 │ │ │ │ - vldr s4, [sp, #116] @ 0x74 │ │ │ │ - vstr s6, [r3] │ │ │ │ - mla r3, r2, r8, r3 │ │ │ │ - movs r2, #60 @ 0x3c │ │ │ │ + vstr s7, [r3] │ │ │ │ + add.w r3, r3, r7, lsl #4 │ │ │ │ vstr s9, [r3] │ │ │ │ - subs r3, r3, r0 │ │ │ │ - mul.w ip, r2, r9 │ │ │ │ - mvn.w r2, #103 @ 0x67 │ │ │ │ + ldrd r7, r1, [sp] │ │ │ │ + vldr s21, [sp, #96] @ 0x60 │ │ │ │ + vldr s4, [sp, #184] @ 0xb8 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + add r2, r1 │ │ │ │ + vldr s0, [sp, #136] @ 0x88 │ │ │ │ vstr s10, [r3] │ │ │ │ - add.w r3, r3, r8, lsl #4 │ │ │ │ - vldr s10, [sp, #176] @ 0xb0 │ │ │ │ + add r3, ip │ │ │ │ + ldr r1, [sp, #332] @ 0x14c │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ + vldr s16, [sp, #152] @ 0x98 │ │ │ │ + vldr s2, [sp, #128] @ 0x80 │ │ │ │ + mov.w sl, r1, lsl #4 │ │ │ │ + sub.w r7, r5, r1 │ │ │ │ + vldr s8, [sp, #160] @ 0xa0 │ │ │ │ + vstr s13, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ + sub.w sl, sl, r1 │ │ │ │ + vldr s13, [sp, #72] @ 0x48 │ │ │ │ vmul.f32 s15, s16, s27 │ │ │ │ + mov.w sl, sl, lsl #2 │ │ │ │ + vstr s12, [r2] │ │ │ │ + vldr s30, [sp, #116] @ 0x74 │ │ │ │ + add.w lr, r2, sl │ │ │ │ + mvn.w r2, #103 @ 0x67 │ │ │ │ + vldr s12, [sp, #176] @ 0xb0 │ │ │ │ + mla r2, r2, r1, lr │ │ │ │ vmla.f32 s15, s8, s28 │ │ │ │ vmul.f32 s8, s8, s27 │ │ │ │ - vstr s13, [r6] │ │ │ │ - sub.w r6, r6, r9, lsl #4 │ │ │ │ - vldr s13, [sp, #64] @ 0x40 │ │ │ │ + vadd.f32 s5, s13, s4 │ │ │ │ + vsub.f32 s9, s13, s4 │ │ │ │ + vldr s29, [sp, #108] @ 0x6c │ │ │ │ + vldr s13, [sp, #80] @ 0x50 │ │ │ │ vnmls.f32 s8, s16, s28 │ │ │ │ - vldr s16, [pc, #728] @ 42b08 │ │ │ │ - vstr s12, [r6] │ │ │ │ - add r6, ip │ │ │ │ - vadd.f32 s7, s13, s10 │ │ │ │ - vsub.f32 s9, s13, s10 │ │ │ │ - vldr s12, [sp, #168] @ 0xa8 │ │ │ │ - vldr s13, [sp, #72] @ 0x48 │ │ │ │ - mla r2, r2, r9, r6 │ │ │ │ - vsub.f32 s5, s12, s13 │ │ │ │ + vldr s19, [sp, #200] @ 0xc8 │ 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s13, s2, s27 │ │ │ │ vadd.f32 s2, s8, s13 │ │ │ │ vsub.f32 s13, s13, s8 │ │ │ │ vadd.f32 s8, s18, s19 │ │ │ │ vsub.f32 s18, s19, s18 │ │ │ │ vmov.f32 s19, s17 │ │ │ │ vmul.f32 s1, s8, s0 │ │ │ │ vmul.f32 s17, s18, s17 │ │ │ │ - vmla.f32 s1, s4, s16 │ │ │ │ - vmul.f32 s4, s4, s0 │ │ │ │ - vnmls.f32 s4, s8, s16 │ │ │ │ - vsub.f32 s8, s21, s29 │ │ │ │ + vmla.f32 s1, s6, s16 │ │ │ │ + vmul.f32 s6, s6, s0 │ │ │ │ + vnmls.f32 s6, s8, s16 │ │ │ │ + vsub.f32 s8, s21, s31 │ │ │ │ vmla.f32 s17, s8, s20 │ │ │ │ vmul.f32 s8, s8, s19 │ │ │ │ vnmls.f32 s8, s18, s20 │ │ │ │ vmul.f32 s18, s14, s0 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - vmla.f32 s14, s11, s0 │ │ │ │ vnmls.f32 s18, s11, s16 │ │ │ │ - vadd.f32 s11, s7, s6 │ │ │ │ - vsub.f32 s6, s7, s6 │ │ │ │ + vmla.f32 s14, s11, s0 │ │ │ │ + vadd.f32 s11, s5, s7 │ │ │ │ + vsub.f32 s7, s5, s7 │ │ │ │ vadd.f32 s0, s1, s18 │ │ │ │ vsub.f32 s18, s18, s1 │ │ │ │ vsub.f32 s16, s11, s0 │ │ │ │ vadd.f32 s11, s11, s0 │ │ │ │ vadd.f32 s0, s3, s2 │ │ │ │ vsub.f32 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s11, s6, s14 │ │ │ │ - vadd.f32 s6, s6, s14 │ │ │ │ + vsub.f32 s11, s7, s14 │ │ │ │ + add.w r3, r3, r0, lsl #3 │ │ │ │ + add r2, r1 │ │ │ │ + ldr r0, [sp, #52] @ 0x34 │ │ │ │ + vadd.f32 s7, s7, s14 │ │ │ │ vadd.f32 s14, s9, s13 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ vstr s18, [r3] │ │ │ │ - add r3, r4 │ │ │ │ vstr s11, [r2] │ │ │ │ vadd.f32 s11, s10, s17 │ │ │ │ - subs r2, r2, r7 │ │ │ │ - movs r7, #88 @ 0x58 │ │ │ │ + sub.w r2, r2, r0 │ │ │ │ + mov.w r0, r7, lsl #3 │ │ │ │ vsub.f32 s10, s10, s17 │ │ │ │ + vstr s7, [r2] │ │ │ │ + add r2, r0 │ │ │ │ vsub.f32 s7, s14, s11 │ │ │ │ - vstr s6, [r2] │ │ │ │ - add r2, r5 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - vadd.f32 s11, s5, s12 │ │ │ │ - vsub.f32 s12, s12, s5 │ │ │ │ - vldr s0, [sp, #148] @ 0x94 │ │ │ │ + vadd.f32 s11, s4, s12 │ │ │ │ + vsub.f32 s12, s12, s4 │ │ │ │ vstr s7, [r2] │ │ │ │ - movs r2, #20 │ │ │ │ - vldr s13, [sp, #120] @ 0x78 │ │ │ │ - add ip, r6 │ │ │ │ - vldr s5, [sp, #112] @ 0x70 │ │ │ │ - mla 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s18, s0, s16 │ │ │ │ - vadd.f32 s0, s0, s16 │ │ │ │ - vadd.f32 s16, s3, s5 │ │ │ │ - vsub.f32 s5, s5, s3 │ │ │ │ - vstr s18, [r2] │ │ │ │ - mla r2, r7, r9, r6 │ │ │ │ - vadd.f32 s3, s5, s9 │ │ │ │ - b.n 42b20 │ │ │ │ + b.n 46c14 │ │ │ │ ldrh r2, [r5, r3] │ │ │ │ subs r6, #241 @ 0xf1 │ │ │ │ stmia r5!, {r3, r4, r7} │ │ │ │ subs r7, #97 @ 0x61 │ │ │ │ @ instruction: 0xfa0b3f74 │ │ │ │ - add r0, pc, #196 @ (adr r0, 42bd4 ) │ │ │ │ + add r0, pc, #196 @ (adr r0, 46cc8 ) │ │ │ │ subs r6, #148 @ 0x94 │ │ │ │ str r1, [r3, #120] @ 0x78 │ │ │ │ subs r7, #34 @ 0x22 │ │ │ │ pop {r1, r2, r4, r5, pc} │ │ │ │ subs r5, #200 @ 0xc8 │ │ │ │ stmia r4!, {r0, r2, r3, r5, r6} │ │ │ │ subs r7, #126 @ 0x7e │ │ │ │ - b.n 42326 │ │ │ │ + b.n 4641a │ │ │ │ subs r7, #69 @ 0x45 │ │ │ │ - movs r7, #92 @ 0x5c │ │ │ │ - vsub.f32 s9, s9, s5 │ │ │ │ - vstr s0, [r2] │ │ │ │ + vadd.f32 s0, s0, s16 │ │ │ │ + vadd.f32 s16, s3, s5 │ │ │ │ + vsub.f32 s5, s5, s3 │ │ │ │ + vstr s18, [r2] │ │ │ │ + vstr s0, [r7] │ │ │ │ vadd.f32 s0, s6, s2 │ │ │ │ + vadd.f32 s3, s5, s9 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + vsub.f32 s9, s9, s5 │ │ │ │ vsub.f32 s2, s2, s6 │ │ │ │ - add r2, r1 │ │ │ │ vadd.f32 s18, s16, s0 │ │ │ │ + add r3, r2 │ │ │ │ vsub.f32 s0, s0, s16 │ │ │ │ vstr s18, [r3] │ │ │ │ - movs r3, #100 @ 0x64 │ │ │ │ - mla r3, r3, r8, r4 │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + mla r3, r0, r9, r2 │ │ │ │ + mov r0, r2 │ │ │ │ vstr s0, [r3] │ │ │ │ - subs r3, r3, r0 │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ + mov.w r1, #92 @ 0x5c │ │ │ │ vstr s3, [r3] │ │ │ │ - mla r3, r7, r8, r4 │ │ │ │ + mla r3, r1, r9, r2 │ │ │ │ + ldr r1, [sp, #332] @ 0x14c │ │ │ │ vstr s9, [r3] │ │ │ │ vsub.f32 s9, s10, s2 │ │ │ │ vadd.f32 s10, s10, s2 │ │ │ │ - vstr s9, [r2] │ │ │ │ - movs r2, #36 @ 0x24 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + add r7, r3 │ │ │ │ + add.w r3, r5, r1 │ │ │ │ + add.w r3, r4, r3, lsl #2 │ │ │ │ + vstr s9, [r7] │ │ │ │ vadd.f32 s9, s11, s17 │ │ │ │ vsub.f32 s11, s11, s17 │ │ │ │ - mla r3, r2, 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sub.w r2, r2, r1 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ vstr s10, [r2] │ │ │ │ - movs r2, #68 @ 0x44 │ │ │ │ - mla r2, r2, r8, r4 │ │ │ │ + add.w r2, ip, r9 │ │ │ │ + add.w r2, r0, r2, lsl #2 │ │ │ │ vstr s11, [r2] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + add r3, r2 │ │ │ │ vstr s14, [r3] │ │ │ │ - ldr r3, [sp, #196] @ 0xc4 │ │ │ │ - vstr s13, [ip] │ │ │ │ - add sl, r3 │ │ │ │ + ldr r3, [sp, #212] @ 0xd4 │ │ │ │ + vstr s13, [sl] │ │ │ │ + add r8, r3 │ │ │ │ add fp, r3 │ │ │ │ - ldr r3, [sp, #200] @ 0xc8 │ │ │ │ - adds r2, r6, r3 │ │ │ │ - adds r3, r4, r3 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #204] @ 0xcc │ │ │ │ - str r2, [sp, #0] │ │ │ │ - eor.w lr, lr, r3 │ │ │ │ + ldr r3, [sp, #216] @ 0xd8 │ │ │ │ + add.w r2, r4, r3 │ │ │ │ + add r3, r0 │ │ │ │ + str r2, [sp, #16] │ │ │ │ + ldr r2, [sp, #332] @ 0x14c │ │ │ │ + str r3, [sp, #24] │ │ │ │ + ldr r3, [sp, #220] @ 0xdc │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ eor.w r9, r9, r3 │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - ldr r3, [sp, #324] @ 0x144 │ │ │ │ + ldr r3, [sp, #340] @ 0x154 │ │ │ │ + str r2, [sp, #332] @ 0x14c │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #324] @ 0x144 │ │ │ │ - bne.w 41e54 │ │ │ │ - add sp, #212 @ 0xd4 │ │ │ │ + str r3, [sp, #340] @ 0x154 │ │ │ │ + bne.w 45ec4 │ │ │ │ + add sp, #228 @ 0xe4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00042c1c : │ │ │ │ - ldr r2, [pc, #8] @ (42c28 ) │ │ │ │ - ldr r1, [pc, #12] @ (42c2c ) │ │ │ │ +00046d60 : │ │ │ │ + ldr r2, [pc, #8] @ (46d6c ) │ │ │ │ + ldr r1, [pc, #12] @ (46d70 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r4, [r2, #104] @ 0x68 │ │ │ │ + stmia r5!, {r4, r6} │ │ │ │ movs r3, r1 │ │ │ │ - bl 1f2c2e │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r2 │ │ │ │ - mov sl, r3 │ │ │ │ + bl 112d72 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + mov r1, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #492 @ 0x1ec │ │ │ │ - ldr r3, [pc, #1012] @ (43034 ) │ │ │ │ - ldr r2, [sp, #604] @ 0x25c │ │ │ │ + sub.w sp, sp, #516 @ 0x204 │ │ │ │ + ldr r3, [pc, #996] @ (4717c ) │ │ │ │ + ldrd lr, r2, [sp, #624] @ 0x270 │ │ │ │ + ldrd sl, r8, [sp, #616] @ 0x268 │ │ │ │ add r3, pc │ │ │ │ - ldrd ip, lr, [sp, #592] @ 0x250 │ │ │ │ cmp r2, #0 │ │ │ │ - ldr.w r8, [sp, #600] @ 0x258 │ │ │ │ - ble.w 44e58 │ │ │ │ - ldr r2, [sp, #608] @ 0x260 │ │ │ │ - mov lr, r9 │ │ │ │ + ble.w 49058 │ │ │ │ + ldr r2, [sp, #632] @ 0x278 │ │ │ │ + mov r7, lr │ │ │ │ + mov fp, r9 │ │ │ │ + mov lr, r8 │ │ │ │ mov r9, ip │ │ │ │ - ldr.w ip, [sp, #596] @ 0x254 │ │ │ │ - mov r5, r8 │ │ │ │ - vldr s29, [pc, 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s12, s7, s11 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ vadd.f32 s7, s9, s10 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ - mul.w r4, sl, r9 │ │ │ │ - mov.w sl, #24 │ │ │ │ - mov.w r1, r9, lsl #2 │ │ │ │ vmul.f32 s12, s12, s29 │ │ │ │ vmul.f32 s11, s11, s29 │ │ │ │ vmul.f32 s9, s10, s23 │ │ │ │ vadd.f32 s4, s6, s7 │ │ │ │ + vsub.f32 s3, s6, s7 │ │ │ │ vmla.f32 s9, s14, s28 │ │ │ │ vmul.f32 s14, s14, s23 │ │ │ │ - vsub.f32 s3, s6, s7 │ │ │ │ - vstr s4, [sp, #196] @ 0xc4 │ │ │ │ + vstr s4, [sp, #132] @ 0x84 │ │ │ │ + vstr s3, [sp, #296] @ 0x128 │ │ │ │ vnmls.f32 s14, s10, s28 │ │ │ │ vsub.f32 s10, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s3, [sp, #280] @ 0x118 │ │ │ │ - vstr s9, [sp, #284] @ 0x11c │ │ │ │ - vmul.f32 s9, s10, s20 │ │ │ │ - vstr s14, [sp, #200] @ 0xc8 │ │ │ │ + vstr s14, [sp, #136] @ 0x88 │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vstr s9, [sp, #300] @ 0x12c │ │ │ │ + vmul.f32 s9, s10, s20 │ │ │ │ vmla.f32 s9, s14, s21 │ │ │ │ vmul.f32 s14, s14, s20 │ │ │ │ vmov.f32 s8, s14 │ │ │ │ vmul.f32 s14, s13, s31 │ │ │ │ - vmov.f32 s12, s14 │ │ │ │ vnmls.f32 s8, s10, s21 │ │ │ │ + vstr s9, [sp, #140] @ 0x8c │ │ │ │ + vmov.f32 s12, s14 │ │ │ │ vmla.f32 s12, s15, s25 │ │ │ │ vmul.f32 s15, s15, s31 │ │ │ │ - vstr s9, [sp, #204] @ 0xcc │ │ │ │ + vstr s8, [sp, #144] @ 0x90 │ │ │ │ vnmls.f32 s15, s13, s25 │ │ │ │ - vstr s8, [sp, #208] @ 0xd0 │ │ │ │ - vstr s12, [sp, #288] @ 0x120 │ │ │ │ + vstr s12, [sp, #304] @ 0x130 │ │ │ │ + vstr s15, [sp, #308] @ 0x134 │ │ │ │ + str r6, [sp, #12] │ │ │ │ + mov.w r6, r5, lsl #3 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + str r6, [sp, #236] @ 0xec │ │ │ │ + mov.w r6, r1, lsl #3 │ │ │ │ vldr s12, [r3] │ │ │ │ - add.w r3, r8, r0 │ │ │ │ - mul.w r0, sl, r9 │ │ │ │ - mov.w sl, #68 @ 0x44 │ │ │ │ - vstr s15, [sp, #292] @ 0x124 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + str r6, [sp, #240] @ 0xf0 │ │ │ │ + mov.w r6, r2, lsl #3 │ │ │ │ vldr s15, [r3] │ │ │ │ - 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r3, r3, r9 │ │ │ │ - str r3, [sp, #76] @ 0x4c │ │ │ │ - add r3, r8 │ │ │ │ + mov.w r3, #88 @ 0x58 │ │ │ │ + mul.w r6, r3, sl │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + str r6, [sp, #40] @ 0x28 │ │ │ │ + ldr r6, [sp, #20] │ │ │ │ vldr s6, [r3] │ │ │ │ - add.w r3, r8, r1 │ │ │ │ - mul.w r1, sl, r9 │ │ │ │ - mov.w sl, #36 @ 0x24 │ │ │ │ - str r1, [sp, #84] @ 0x54 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ vsub.f32 s7, s13, s6 │ │ │ │ vadd.f32 s13, s13, s6 │ │ │ │ - b.n 4303c │ │ │ │ - nop │ │ │ │ + b.n 47184 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ + blt.n 471d6 │ │ │ │ + subs r7, #84 @ 0x54 │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - blt.n 43092 │ │ │ │ - subs r7, #84 @ 0x54 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ - itee vc │ │ │ │ - movvc r3, r1 │ │ │ │ - lslvs r0, r3, #16 │ │ │ │ - movvs r0, r0 │ │ │ │ + subs r4, r2, #0 │ │ │ │ + movs r4, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ vadd.f32 s6, s8, s11 │ │ │ │ vsub.f32 s11, s8, s11 │ │ │ │ - mul.w r0, sl, r9 │ │ │ │ - mov.w sl, #228 @ 0xe4 │ │ │ │ - str r0, [sp, #88] @ 0x58 │ │ │ │ vsub.f32 s9, s7, s14 │ │ │ │ vadd.f32 s14, s14, s7 │ │ │ │ vadd.f32 s7, s10, s13 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - mul.w r4, sl, r9 │ │ │ │ - mov.w sl, #100 @ 0x64 │ │ │ │ - str r4, [sp, #92] @ 0x5c │ │ │ │ vmul.f32 s9, s9, s29 │ │ │ │ vmul.f32 s14, s14, s29 │ │ │ │ vmul.f32 s10, s13, s23 │ │ │ │ vmul.f32 s13, s13, s28 │ │ │ │ - vmla.f32 s13, s11, s23 │ │ │ │ - vadd.f32 s18, s6, s7 │ │ │ │ + vadd.f32 s0, s6, s7 │ │ │ │ vsub.f32 s27, s6, s7 │ │ │ │ + vmla.f32 s13, s11, s23 │ │ │ │ vnmls.f32 s10, s11, s28 │ │ │ │ vadd.f32 s11, s12, s14 │ │ │ │ vsub.f32 s14, s12, s14 │ │ │ │ - vstr s18, [sp, #212] @ 0xd4 │ │ │ │ - vstr s27, [sp, #296] @ 0x128 │ │ │ │ - vstr s13, [sp, #220] @ 0xdc │ │ │ │ + vstr s0, [sp, #148] @ 0x94 │ │ │ │ + vstr s10, [sp, #152] @ 0x98 │ │ │ │ + vstr s13, [sp, #156] @ 0x9c │ │ │ │ vsub.f32 s13, s9, s15 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ - vstr s10, [sp, #216] @ 0xd8 │ │ │ │ + vstr s27, [sp, #312] @ 0x138 │ │ │ │ vmul.f32 s10, s13, s20 │ │ │ │ vmul.f32 s13, s13, s21 │ │ │ │ + vnmls.f32 s10, s11, s21 │ │ │ │ vmov.f32 s7, s13 │ │ │ │ vmul.f32 s13, s15, s31 │ │ │ │ vmul.f32 s15, s15, s25 │ │ │ │ - vnmls.f32 s10, s11, s21 │ │ │ │ vmla.f32 s7, s11, s20 │ │ │ │ vmov.f32 s5, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - add r3, r6 │ │ │ │ + add r3, r0 │ │ │ │ vmov.f32 s3, s15 │ │ │ │ - vmla.f32 s3, s14, s31 │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r3, r8, r1 │ │ │ │ + vstr s10, [sp, #160] @ 0xa0 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ vnmls.f32 s5, s14, s25 │ │ │ │ - mul.w r1, sl, r9 │ │ │ │ - mov.w sl, #20 │ │ │ │ - vstr s10, [sp, #224] @ 0xe0 │ │ │ │ - vldr s12, [r3] │ │ │ │ - add r3, r6 │ │ │ │ + vmla.f32 s3, s14, s31 │ │ │ │ vadd.f32 s4, s13, s15 │ │ │ │ + vstr s7, [sp, #164] @ 0xa4 │ │ │ │ + add.w r6, r3, sl │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - str r1, [sp, #96] @ 0x60 │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ + strd r6, r3, [sp, #252] @ 0xfc │ │ │ │ + add r3, r8 │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ + vstr s5, [sp, #168] @ 0xa8 │ │ │ │ + vldr s12, [r3] │ │ │ │ + add r3, r0 │ │ │ │ + vstr s3, [sp, #172] @ 0xac │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r3, r8, r0 │ │ │ │ - mul.w r0, sl, r9 │ │ │ │ - mov.w sl, #84 @ 0x54 │ │ │ │ - str r0, [sp, #100] @ 0x64 │ │ │ │ - vstr s5, [sp, #232] @ 0xe8 │ │ │ │ - vadd.f32 s17, s12, s15 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + str r6, [sp, #260] @ 0x104 │ │ │ │ + mov.w r6, #100 @ 0x64 │ │ │ │ vldr s5, [r3] │ │ │ │ - add r3, r6 │ │ │ │ + add r3, r0 │ │ │ │ + mul.w r6, r6, sl │ │ │ │ + vadd.f32 s17, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vstr s7, [sp, #228] @ 0xe4 │ │ │ │ - vstr s3, [sp, #236] @ 0xec │ │ │ │ vldr s9, [r3] │ │ │ │ - add.w r3, r8, r4 │ │ │ │ - mul.w r4, sl, r9 │ │ │ │ - mov.w sl, #244 @ 0xf4 │ │ │ │ + mov.w r3, #228 @ 0xe4 │ │ │ │ + mul.w r3, r3, sl │ │ │ │ + strd r3, r6, [sp, #44] @ 0x2c │ │ │ │ + add r3, r8 │ │ │ │ vadd.f32 s19, s4, s17 │ │ │ │ - vsub.f32 s4, s4, s17 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add.w r3, r8, r1 │ │ │ │ vsub.f32 s15, s5, s9 │ │ │ │ vadd.f32 s5, s5, s9 │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + mov.w r6, #84 @ 0x54 │ │ │ │ + vsub.f32 s4, s4, s17 │ │ │ │ vldr s14, [r3] │ │ │ │ - add.w r3, r8, r0 │ │ │ │ + mul.w r6, r6, sl │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + str r6, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s10, s11, s14 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + str r3, [sp, #264] @ 0x108 │ │ │ │ + add r3, r8 │ │ │ │ vldr s14, [r3] │ │ │ │ - add r3, r6 │ │ │ │ + add r3, r0 │ │ │ │ vadd.f32 s3, s15, s10 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r3, r8, r4 │ │ │ │ - str r4, [sp, #104] @ 0x68 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + mov.w r6, #116 @ 0x74 │ │ │ │ + mul.w r6, r6, sl │ │ │ │ + vmul.f32 s3, s3, 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vadd.f32 s1, s7, s6 │ │ │ │ + vsub.f32 s0, s6, s7 │ │ │ │ vmul.f32 s17, s17, s29 │ │ │ │ - vadd.f32 s30, s19, s18 │ │ │ │ + vsub.f32 s22, s19, s18 │ │ │ │ vmul.f32 s8, s8, s29 │ │ │ │ - vsub.f32 s18, s19, s18 │ │ │ │ - vstr s0, [sp, #244] @ 0xf4 │ │ │ │ + vadd.f32 s30, s19, s18 │ │ │ │ vadd.f32 s27, s4, s17 │ │ │ │ - vstr s24, [sp, #320] @ 0x140 │ │ │ │ - vsub.f32 s22, s8, s11 │ │ │ │ - vstr s30, [sp, #240] @ 0xf0 │ │ │ │ + vsub.f32 s24, s8, s11 │ │ │ │ + vstr s30, [sp, #176] @ 0xb0 │ │ │ │ vsub.f32 s30, s4, s17 │ │ │ │ - vadd.f32 s17, s11, s8 │ │ │ │ - vsub.f32 s11, s10, s12 │ │ │ │ + vstr s22, [sp, #316] @ 0x13c │ │ │ │ + vadd.f32 s22, s11, s8 │ │ │ │ vsub.f32 s8, s2, s9 │ │ │ │ + vsub.f32 s11, s10, s12 │ │ │ │ vadd.f32 s9, s9, s2 │ │ │ │ + vstr s0, [sp, #336] @ 0x150 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ - vstr s18, [sp, #300] @ 0x12c │ │ │ │ - vstr s27, [sp, #304] @ 0x130 │ │ │ │ + vstr s1, [sp, #180] @ 0xb4 │ │ │ │ + vstr s27, [sp, #320] @ 0x140 │ │ │ │ + vstr s30, [sp, #324] @ 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fp, r3 │ │ │ │ add r3, r8 │ │ │ │ + vldr s4, [r6] │ │ │ │ + mov.w r6, #172 @ 0xac │ │ │ │ vsub.f32 s17, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vldr s4, [sl] │ │ │ │ - mov.w sl, #172 @ 0xac │ │ │ │ - mla sl, sl, r9, fp │ │ │ │ - vldr s10, [sl] │ │ │ │ - add.w sl, fp, r6 │ │ │ │ + mla r6, r6, sl, fp │ │ │ │ + vldr s10, [r6] │ │ │ │ + add.w r6, fp, r0 │ │ │ │ vsub.f32 s8, s4, s10 │ │ │ │ vadd.f32 s4, s4, s10 │ │ │ │ vmul.f32 s10, s8, s23 │ │ │ │ vmul.f32 s8, s8, s28 │ │ │ │ - vmla.f32 s10, s17, s28 │ │ │ │ vsub.f32 s7, s13, s4 │ │ │ │ vadd.f32 s13, s13, s4 │ │ │ │ + vmla.f32 s10, s17, s28 │ │ │ │ vnmls.f32 s8, s17, s23 │ │ │ │ - vsub.f32 s5, s13, s14 │ │ │ │ - vadd.f32 s13, s13, s14 │ │ │ │ vadd.f32 s17, s2, s10 │ │ │ │ vsub.f32 s10, s10, s2 │ │ │ │ - vstr s5, [sp, #256] @ 0x100 │ │ │ │ - vstr s13, [sp, #260] @ 0x104 │ │ │ │ - vadd.f32 s22, s19, s17 │ │ │ │ - vsub.f32 s17, s19, s17 │ │ │ │ - vsub.f32 s19, s11, s1 │ │ │ │ - vadd.f32 s11, s11, s1 │ │ │ │ - vstr s17, [sp, #360] @ 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│ vsub.f32 s13, s13, s12 │ │ │ │ - vstr s6, [sp, #140] @ 0x8c │ │ │ │ - vstr s16, [sp, #24] │ │ │ │ - vstr s5, [sp, #136] @ 0x88 │ │ │ │ - vstr s13, [sp, #448] @ 0x1c0 │ │ │ │ + vstr s1, [sp, #476] @ 0x1dc │ │ │ │ + vstr s13, [sp, #480] @ 0x1e0 │ │ │ │ vadd.f32 s13, s7, s11 │ │ │ │ vsub.f32 s11, s11, s7 │ │ │ │ - vstr s1, [sp, #144] @ 0x90 │ │ │ │ - vadd.f32 s12, s13, s9 │ │ │ │ + vadd.f32 s2, s13, s9 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ + vadd.f32 s8, s11, s15 │ │ │ │ + vsub.f32 s14, s15, s11 │ │ │ │ + vstr s2, [sp, #484] @ 0x1e4 │ │ │ │ + vldr s2, [r3] │ │ │ │ + add.w r3, fp, r1, lsl #3 │ │ │ │ + mov.w r1, #164 @ 0xa4 │ │ │ │ + vstr s9, [sp, #488] @ 0x1e8 │ │ │ │ + vstr s8, [sp, #492] @ 0x1ec │ │ │ │ vldr s13, [r3] │ │ │ │ - add.w r3, fp, r1 │ │ │ │ - movs r1, #200 @ 0xc8 │ │ │ │ - vstr s9, [sp, #456] @ 0x1c8 │ │ │ │ - vadd.f32 s9, s11, s15 │ │ │ │ - mla r1, r1, r9, fp │ │ │ │ - vsub.f32 s11, s15, s11 │ │ │ │ - vstr s12, [sp, #452] @ 0x1c4 │ │ │ │ + add.w r3, fp, r5 │ │ │ │ + vstr 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0xf8 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mla r3, r0, sl, fp │ │ │ │ + mov.w r0, #152 @ 0x98 │ │ │ │ vadd.f32 s3, s1, s11 │ │ │ │ vsub.f32 s1, s1, s11 │ │ │ │ - movs r6, #132 @ 0x84 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add.w r1, fp, r0 │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ - vldr s11, [r1] │ │ │ │ - movs r1, #168 @ 0xa8 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, fp, r5 │ │ │ │ + vldr s11, [r3] │ │ │ │ + mov.w r3, #168 @ 0xa8 │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ + mla r3, r3, sl, fp │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - mla r1, r1, r9, fp │ │ │ │ vsub.f32 s17, s3, s14 │ │ │ │ vadd.f32 s3, s3, s14 │ │ │ │ - vldr s14, [r1] │ │ │ │ - add.w r1, fp, r4 │ │ │ │ - movs r4, #152 @ 0x98 │ │ │ │ + vldr s14, [r3] │ │ │ │ + add.w r3, fp, r5 │ │ │ │ + ldr r5, [sp, #32] │ │ │ │ vsub.f32 s6, s11, s14 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ - vldr s14, [r1] │ │ │ │ - add.w r1, fp, r3 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add.w r1, fp, r0 │ │ │ │ - mla r0, r4, r9, fp │ │ │ │ + vldr s14, [r3] │ │ │ │ + add.w r3, fp, r5 │ │ │ │ + mov.w r5, #196 @ 0xc4 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, fp, r2 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ vsub.f32 s8, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vsub.f32 s7, s14, s11 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ - vldr s14, [r1] │ │ │ │ + vldr s14, [r3] │ │ │ │ + mla r3, r0, sl, fp │ │ │ │ vadd.f32 s13, s6, s8 │ │ │ │ - ldr r4, [sp, #72] @ 0x48 │ │ │ │ vsub.f32 s8, s8, s6 │ │ │ │ - vldr s6, [r0] │ │ │ │ - movs r1, #192 @ 0xc0 │ │ │ │ - add.w r0, fp, r4 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + mov.w r0, #180 @ 0xb4 │ │ │ │ + vldr s6, [r3] │ │ │ │ + add.w r3, fp, r2 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + vmul.f32 s8, s8, s29 │ │ │ │ vmul.f32 s13, s13, s29 │ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ + vldr s0, [r3] │ │ │ │ vsub.f32 s16, s14, s6 │ │ │ │ vadd.f32 s14, s14, s6 │ │ │ │ - vldr s0, [r0] │ │ │ │ - add.w r0, fp, r3 │ │ │ │ - vmul.f32 s8, s8, s29 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ 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0x22 │ │ │ │ - pop {r1, r2, r4, r5, pc} │ │ │ │ - subs r5, #200 @ 0xc8 │ │ │ │ + b.n 47926 │ │ │ │ + subs r7, #69 @ 0x45 │ │ │ │ stmia r4!, {r0, r2, r3, r5, r6} │ │ │ │ subs r7, #126 @ 0x7e │ │ │ │ + vnmls.f32 s9, s14, s26 │ │ │ │ + vmul.f32 s14, s15, s20 │ │ │ │ + vmul.f32 s15, s15, s25 │ │ │ │ + vnmls.f32 s14, s2, s25 │ │ │ │ + vmla.f32 s15, s2, s20 │ │ │ │ + vadd.f32 s2, s16, s5 │ │ │ │ + vsub.f32 s5, s16, s5 │ │ │ │ + vldr s16, [sp, #84] @ 0x54 │ │ │ │ + vadd.f32 s20, s0, s14 │ │ │ │ + vsub.f32 s14, s14, s0 │ │ │ │ vsub.f32 s21, s2, s20 │ │ │ │ vadd.f32 s2, s2, s20 │ │ │ │ vadd.f32 s20, s17, s19 │ │ │ │ vsub.f32 s19, s19, s17 │ │ │ │ - vstr s21, [r0] │ │ │ │ - mla r0, r2, ip, r0 │ │ │ │ - mvn.w r2, #143 @ 0x8f │ │ │ │ - vstr s2, [r0] │ │ │ │ + vstr s21, [r3] │ │ │ │ + add.w r3, r3, r5, lsl #5 │ │ │ │ + mvn.w r5, #143 @ 0x8f │ │ │ │ + mul.w r5, r5, r7 │ │ │ │ + vstr s2, [r3] │ │ │ │ vadd.f32 s2, s4, s15 │ │ │ │ - mul.w r3, r2, r5 │ │ │ │ - movs r2, #224 @ 0xe0 │ │ │ │ vsub.f32 s15, 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s14, s22, s3 │ │ │ │ + vldr s22, [sp, #208] @ 0xd0 │ │ │ │ + vldr s3, [sp, #224] @ 0xe0 │ │ │ │ + vmla.f32 s14, s21, s10 │ │ │ │ + vldr s21, [sp, #396] @ 0x18c │ │ │ │ + vsub.f32 s13, s12, s3 │ │ │ │ + vsub.f32 s12, s21, s13 │ │ │ │ + vadd.f32 s13, s21, s13 │ │ │ │ + vldr s21, [sp, #412] @ 0x19c │ │ │ │ + vsub.f32 s2, s15, s14 │ │ │ │ + vadd.f32 s15, s15, s14 │ │ │ │ + vsub.f32 s14, s27, s1 │ │ │ │ + vldr s1, [sp, #204] @ 0xcc │ │ │ │ + vmul.f32 s10, s13, s0 │ │ │ │ + vsub.f32 s3, s14, s21 │ │ │ │ + vadd.f32 s14, s21, s14 │ │ │ │ + vldr s21, [sp, #216] @ 0xd8 │ │ │ │ + vmul.f32 s11, s3, s20 │ │ │ │ + vsub.f32 s1, s1, s21 │ │ │ │ + vmla.f32 s10, s14, s18 │ │ │ │ vmul.f32 s14, s14, s0 │ │ │ │ vnmls.f32 s11, s12, s19 │ │ │ │ vmul.f32 s12, s12, s20 │ │ │ │ - vsub.f32 s21, s3, s22 │ │ │ │ - vmla.f32 s12, s6, s19 │ │ │ │ - vadd.f32 s3, s22, s3 │ │ │ │ - vldr s6, [sp, #68] @ 0x44 │ │ │ │ - vldr s22, [sp, #56] @ 0x38 │ │ │ │ vnmls.f32 s14, s13, s18 │ │ │ │ - vsub.f32 s13, s22, s6 │ │ │ │ - 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str r3, [sp, #628] @ 0x274 │ │ │ │ + bne.w 46ddc │ │ │ │ + add.w sp, sp, #516 @ 0x204 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - lsls r3, r0 │ │ │ │ - subs r6, #22 │ │ │ │ + add r0, pc, #196 @ (adr r0, 49140 ) │ │ │ │ + subs r6, #148 @ 0x94 │ │ │ │ + @ instruction: 0xfa0b3f74 │ │ │ │ subs r2, #172 @ 0xac │ │ │ │ subs r7, #125 @ 0x7d │ │ │ │ + lsls r3, r0 │ │ │ │ + subs r6, #22 │ │ │ │ ldr r7, [sp, #8] │ │ │ │ subs r7, #77 @ 0x4d │ │ │ │ │ │ │ │ -00044e70 : │ │ │ │ - ldr r2, [pc, #8] @ (44e7c ) │ │ │ │ - ldr r1, [pc, #12] @ (44e80 ) │ │ │ │ +0004908c : │ │ │ │ + ldr r2, [pc, #8] @ (49098 ) │ │ │ │ + ldr r1, [pc, #12] @ (4909c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - add r0, lr │ │ │ │ + add r2, pc, #336 @ (adr r2, 491ec ) │ │ │ │ movs r3, r1 │ │ │ │ - ble.n 44df2 │ │ │ │ - vtbl.8 d30, {d15-d16}, d29 │ │ │ │ - ldr r7, [pc, #960] @ (45248 ) │ │ │ │ - ldr r7, [pc, #872] @ (451f4 ) │ │ │ │ + bgt.n 4905e │ │ │ │ + vtbx.8 d31, {d15}, d13 │ │ │ │ + ldr r5, [pc, #144] @ (49134 ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #20 │ │ │ │ - add r7, pc │ │ │ │ - ldr r4, [sp, #132] @ 0x84 │ │ │ │ + ldr r7, [pc, #912] @ (4944c ) │ │ │ │ + ldrd r6, r4, [sp, #128] @ 0x80 │ │ │ │ ldrd lr, r5, [sp, #120] @ 0x78 │ │ │ │ + add r7, pc │ │ │ │ cmp r4, #0 │ │ │ │ - ldr r6, [sp, #128] @ 0x80 │ │ │ │ - ble.w 451de │ │ │ │ + ble.w 49422 │ │ │ │ ldr r4, [sp, #136] @ 0x88 │ │ │ │ - mov.w sl, #20 │ │ │ │ - ldr.w ip, [pc, #848] @ 451f8 │ │ │ │ - mov r9, r3 │ │ │ │ - vldr s8, [pc, #824] @ 451e8 │ │ │ │ vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #8] │ │ │ │ + ldr.w ip, [pc, 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r7, r8 │ │ │ │ vnmls.f32 s12, s17, s9 │ │ │ │ + vmla.f32 s13, s17, s8 │ │ │ │ vsub.f32 s17, s25, s22 │ │ │ │ vmul.f32 s17, s17, s5 │ │ │ │ vstr s12, [r7] │ │ │ │ vadd.f32 s12, s22, s25 │ │ │ │ - sub.w r7, r7, ip │ │ │ │ - mvn.w ip, #23 │ │ │ │ + sub.w r7, r7, sl │ │ │ │ + mov.w sl, r5, lsl #4 │ │ │ │ vstr s13, [r7] │ │ │ │ vmov.f32 s13, s24 │ │ │ │ + add.w r7, r7, r9, lsl #2 │ │ │ │ vmls.f32 s13, s12, s6 │ │ │ │ vadd.f32 s24, s24, s12 │ │ │ │ vsub.f32 s12, s23, s4 │ │ │ │ vadd.f32 s4, s4, s23 │ │ │ │ - mul.w ip, ip, r5 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vadd.f32 s19, s17, s13 │ │ │ │ vsub.f32 s13, s13, s17 │ │ │ │ - vstr s19, [r3] │ │ │ │ - add r3, r8 │ │ │ │ + vstr s19, [ip] │ │ │ │ + add ip, sl │ │ │ │ vstr s24, [r2] │ │ │ │ - movs r2, #12 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vstr s13, [ip] │ │ │ │ vmov.f32 s13, s21 │ │ │ │ - vmls.f32 s13, s4, s6 │ │ │ │ - add r3, ip │ │ │ │ + add ip, lr │ │ │ │ vadd.f32 s21, s21, s4 │ │ │ │ + vmls.f32 s13, s4, s6 │ │ │ │ vmul.f32 s4, s18, s9 │ │ │ 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subs r6, #123 @ 0x7b │ │ │ │ + subs r7, #47 @ 0x2f │ │ │ │ add r0, sp, #576 @ 0x240 │ │ │ │ subs r6, #254 @ 0xfe │ │ │ │ cmn.w r1, #252928 @ 0x3dc00 │ │ │ │ - add r0, sp, #428 @ 0x1ac │ │ │ │ - subs r7, #118 @ 0x76 │ │ │ │ subs r6, #123 @ 0x7b │ │ │ │ subs r7, #175 @ 0xaf │ │ │ │ - eors r3, r3 │ │ │ │ - subs r7, #69 @ 0x45 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #79 @ 0x4f │ │ │ │ adds r7, #122 @ 0x7a │ │ │ │ subs r6, #158 @ 0x9e │ │ │ │ - cmp r6, #56 @ 0x38 │ │ │ │ - subs r7, #35 @ 0x23 │ │ │ │ - @ instruction: 0xfb3b3ffd │ │ │ │ - ldr r5, [sp, #704] @ 0x2c0 │ │ │ │ - subs r7, #186 @ 0xba │ │ │ │ ldr r5, [sp, #704] @ 0x2c0 │ │ │ │ subs r7, #58 @ 0x3a │ │ │ │ - add r2, pc, #764 @ (adr r2, 4598c ) │ │ │ │ - subs r7, #103 @ 0x67 │ │ │ │ + vcvt.u32.f32 , , #2 │ │ │ │ + ldr r0, [sp, #324] @ 0x144 │ │ │ │ + subs r6, #0 │ │ │ │ + @ instruction: 0xfb3b3ffd │ │ │ │ + cmp r6, #56 @ 0x38 │ │ │ │ + subs r7, #35 @ 0x23 │ │ │ │ + ldrb r6, [r5, #26] │ │ │ │ + subs r7, #255 @ 0xff │ │ │ │ eors r3, r3 │ │ │ │ subs r7, #197 @ 0xc5 │ │ │ │ + ldr r5, [sp, #704] @ 0x2c0 │ │ │ │ + subs r7, #186 @ 0xba │ │ │ │ ldrsb r3, [r3, r5] │ │ │ │ subs r6, #128 @ 0x80 │ │ │ │ cmp r6, #56 @ 0x38 │ │ │ │ subs r7, #163 @ 0xa3 │ │ │ │ - strb r2, [r4, r6] │ │ │ │ - subs r7, #224 @ 0xe0 │ │ │ │ - ldr r0, [sp, #324] @ 0x144 │ │ │ │ - subs r6, #0 │ │ │ │ - ldr r0, [sp, #324] @ 0x144 │ │ │ │ - subs r5, #128 @ 0x80 │ │ │ │ + eors r3, r3 │ │ │ │ + subs r7, #69 @ 0x45 │ │ │ │ ldrb r6, [r5, #26] │ │ │ │ subs r7, #127 @ 0x7f │ │ │ │ - vcvt.u32.f32 , , #2 │ │ │ │ + strb r2, [r4, r6] │ │ │ │ + subs r7, #224 @ 0xe0 │ │ │ │ + add r2, pc, #764 @ (adr r2, 49c14 ) │ │ │ │ + subs r7, #103 @ 0x67 │ │ │ │ @ instruction: 0xffbe3ed9 │ │ │ │ - cmp r3, #242 @ 0xf2 │ │ │ │ - subs r7, #9 │ │ │ │ - add r2, pc, #764 @ (adr r2, 459b8 ) │ │ │ │ + add r0, sp, #428 @ 0x1ac │ │ │ │ + subs r7, #118 @ 0x76 │ │ │ │ + add r2, pc, #764 @ (adr r2, 49c20 ) │ │ │ │ subs r7, #231 @ 0xe7 │ │ │ │ strb r2, [r4, r6] │ │ │ │ subs r7, #96 @ 0x60 │ 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- vsub.f32 s3, s14, s2 │ │ │ │ - vmla.f32 s17, s28, s16 │ │ │ │ - vadd.f32 s14, s14, s2 │ │ │ │ - vmul.f32 s14, s14, s31 │ │ │ │ - vadd.f32 s16, s23, s17 │ │ │ │ - vsub.f32 s17, s23, s17 │ │ │ │ - vadd.f32 s23, s15, s18 │ │ │ │ - vnmls.f32 s14, s0, s27 │ │ │ │ - vadd.f32 s7, s19, s16 │ │ │ │ - vsub.f32 s19, s19, s16 │ │ │ │ - vstr s23, [r7] │ │ │ │ - add r7, fp │ │ │ │ - vadd.f32 s23, s13, s7 │ │ │ │ - vmul.f32 s19, s19, s30 │ │ │ │ - vstr s23, [r3] │ │ │ │ - vadd.f32 s23, s0, s6 │ │ │ │ - add r3, r2 │ │ │ │ - vmul.f32 s6, s6, s5 │ │ │ │ - vmla.f32 s6, s8, s29 │ │ │ │ - vsub.f32 s23, s23, s15 │ │ │ │ - vstr s23, [r7] │ │ │ │ - vadd.f32 s23, s13, s21 │ │ │ │ - add r7, lr │ │ │ │ - vsub.f32 s14, s14, s6 │ │ │ │ - vadd.f32 s23, s23, s3 │ │ │ │ - vmul.f32 s3, s3, s5 │ │ │ │ - vmla.f32 s3, s11, s31 │ │ │ │ - vsub.f32 s14, s14, s15 │ │ │ │ - vmls.f32 s15, s18, s9 │ │ │ │ - vstr s23, [r3] │ │ │ │ - vmov.f32 s23, s13 │ │ │ │ - vmla.f32 s23, s21, s27 │ │ │ │ - add r3, ip │ │ │ │ - vmls.f32 s13, s7, s9 │ │ │ │ - vmov.f32 s11, s15 │ │ │ │ - vmla.f32 s15, s20, s31 │ │ │ │ - vmls.f32 s11, s17, s31 │ │ │ │ - vsub.f32 s23, s23, s3 │ │ │ │ - vmls.f32 s23, s26, s29 │ │ │ │ - vstr s23, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ - vstr s14, [r7] │ │ │ │ - vmov.f32 s14, s22 │ │ │ │ - vmla.f32 s14, s20, s29 │ │ │ │ - vnmls.f32 s22, s17, s29 │ │ │ │ - sub.w r7, r7, fp │ │ │ │ - vadd.f32 s14, s14, s11 │ │ │ │ - vadd.f32 s15, s15, s22 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, lr │ │ │ │ + vnmls.f32 s6, s26, s20 │ │ │ │ + vsub.f32 s20, s3, s9 │ │ │ │ + vadd.f32 s9, s3, s9 │ │ │ │ + vldr s3, [pc, #-752] @ 49918 │ │ │ │ + vmul.f32 s3, s18, s3 │ │ │ │ + vldr s18, [pc, #-756] @ 4991c │ │ │ │ + vadd.f32 s26, s12, s6 │ │ │ │ + vsub.f32 s12, s12, s6 │ │ │ │ + vmov.f32 s6, s25 │ │ │ │ + vldr s25, [pc, #-768] @ 49920 │ │ │ │ + vadd.f32 s20, s20, s26 │ │ │ │ + vnmls.f32 s3, s6, s25 │ │ │ │ + vldr s6, [pc, #-776] @ 49924 │ │ │ │ + vldr s25, [sp, #12] │ │ │ │ + vmul.f32 s6, s23, s6 │ │ │ │ + vldr s23, [pc, #-784] @ 49928 │ │ │ │ + vmla.f32 s6, s25, s18 │ │ │ │ + vldr s25, [sp, #8] │ │ │ │ + vmul.f32 s15, s15, s23 │ │ │ │ + vldr s23, [pc, #-796] @ 4992c │ │ │ │ + vmla.f32 s15, s25, s23 │ │ │ │ + vldr s23, [pc, #-800] @ 49930 │ │ │ │ + vadd.f32 s18, s3, s6 │ │ │ │ + vsub.f32 s6, s3, s6 │ │ │ │ + vmul.f32 s19, s19, s23 │ │ │ │ + vldr s23, [sp, #4] │ │ │ │ + vmla.f32 s19, s23, s22 │ │ │ │ + vadd.f32 s22, s15, s19 │ │ │ │ + vsub.f32 s19, s15, s19 │ │ │ │ + vadd.f32 s15, s14, s20 │ │ │ │ + vadd.f32 s3, s18, s22 │ │ │ │ + vsub.f32 s18, s18, s22 │ │ │ │ vstr s15, [r7] │ │ │ │ - vmul.f32 s15, s12, s31 │ │ │ │ - vmla.f32 s15, s10, s29 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - vadd.f32 s15, s15, s19 │ │ │ │ - vmla.f32 s19, s12, s29 │ │ │ │ + add r7, sl │ │ │ │ + vadd.f32 s15, s11, s3 │ │ │ │ + vmul.f32 s18, s18, s30 │ │ │ │ + vstr s15, [ip] │ │ │ │ + vadd.f32 s15, s21, s2 │ │ │ │ + add ip, r9 │ │ │ │ + vmul.f32 s2, s2, s16 │ │ │ │ + vsub.f32 s15, s15, s14 │ │ │ │ + vmla.f32 s2, s8, s29 │ │ │ │ + vstr s15, [r7] │ │ │ │ + vadd.f32 s15, s11, s24 │ │ │ │ + add r7, r8 │ │ │ │ + vadd.f32 s15, s15, s1 │ │ │ │ + vmul.f32 s1, s1, s16 │ │ │ │ + vmla.f32 s1, s7, s31 │ │ │ │ + vstr s15, [ip] │ │ │ │ + vmov.f32 s15, s11 │ │ │ │ + add ip, lr │ │ │ │ + vmls.f32 s11, s3, s10 │ │ │ │ + vmla.f32 s15, s24, s28 │ │ │ │ + vsub.f32 s15, s15, s1 │ │ │ │ + vmls.f32 s15, s27, s29 │ │ │ │ + vstr s15, [ip] │ │ │ │ + vadd.f32 s15, s13, s0 │ │ │ │ + sub.w ip, ip, r9 │ │ │ │ + vmul.f32 s15, s15, s31 │ │ │ │ + vnmls.f32 s15, s21, s28 │ │ │ │ + vsub.f32 s15, s15, s2 │ │ │ │ + vsub.f32 s15, s15, s14 │ │ │ │ + vmls.f32 s14, s20, s10 │ │ │ │ + vstr s15, [r7] │ │ │ │ + sub.w r7, r7, sl │ │ │ │ + vldr s15, [sp, #20] │ │ │ │ + vmov.f32 s13, s14 │ │ │ │ + vmla.f32 s14, s6, s31 │ │ │ │ + vsub.f32 s25, s15, s26 │ │ │ │ + vmls.f32 s13, s19, s31 │ │ │ │ + vmul.f32 s25, s25, s30 │ │ │ │ + vmov.f32 s15, s25 │ │ │ │ + vnmls.f32 s25, s19, s29 │ │ │ │ + vmla.f32 s15, s6, s29 │ │ │ │ + vadd.f32 s14, s14, s25 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vmla.f32 s13, s10, s31 │ │ │ │ - vstr s15, [r3] │ │ │ │ - add r3, ip │ │ │ │ - vsub.f32 s13, s13, s19 │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - add r0, r3 │ │ │ │ - add r1, r3 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - add r2, r3 │ │ │ │ - add sl, r3 │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - str r2, [sp, #20] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ - ldr r3, [sp, #212] @ 0xd4 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #212] @ 0xd4 │ │ │ │ - bne.w 45254 │ │ │ │ + vstr s15, [r7] │ │ │ │ + vmul.f32 s15, s12, s31 │ │ │ │ + add r7, r8 │ │ │ │ + vstr s14, [r7] │ │ │ │ + ldr r7, [sp, #84] @ 0x54 │ │ │ │ + vmla.f32 s15, s9, s29 │ │ │ │ + add r0, r7 │ │ │ │ + add r1, r7 │ │ │ │ + ldr r7, [sp, #88] @ 0x58 │ │ │ │ + add r2, r7 │ │ │ │ + add r3, r7 │ │ │ │ + ldr r7, [sp, #92] @ 0x5c │ │ │ │ + vadd.f32 s15, s15, s18 │ │ │ │ + vmla.f32 s18, s12, s29 │ │ │ │ + eor.w r4, r4, r7 │ │ │ │ + eor.w r5, r5, r7 │ │ │ │ + eor.w r6, r6, r7 │ │ │ │ + ldr r7, [sp, #212] @ 0xd4 │ │ │ │ + vadd.f32 s15, s15, s11 │ │ │ │ + vmla.f32 s11, s9, s31 │ │ │ │ + subs r7, #1 │ │ │ │ + str r7, [sp, #212] @ 0xd4 │ │ │ │ + vstr s15, [ip] │ │ │ │ + add ip, lr │ │ │ │ + vsub.f32 s11, s11, s18 │ │ │ │ + vstr s11, [ip] │ │ │ │ + bne.w 494c0 │ │ │ │ add sp, #100 @ 0x64 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00045adc : │ │ │ │ - ldr r2, [pc, #8] @ (45ae8 ) │ │ │ │ - ldr r1, [pc, #12] @ (45aec ) │ │ │ │ +00049d90 : │ │ │ │ + ldr r2, [pc, #8] @ (49d9c ) │ │ │ │ + ldr r1, [pc, #12] @ (49da0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - subs r0, #100 @ 0x64 │ │ │ │ + str r5, [sp, #704] @ 0x2c0 │ │ │ │ movs r3, r1 │ │ │ │ - bl fff71aee │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r5, [sp, #24] │ │ │ │ + bl fff19da2 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldrd r4, r6, [sp, #16] │ │ │ │ + ldr r5, [sp, #24] │ │ │ │ add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ add.w r2, r2, ip, lsl #3 │ │ │ │ - bge.n 45b72 │ │ │ │ - cmp r5, #1 │ │ │ │ + bge.n 49e30 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ + cmp r5, #1 │ │ │ │ ittt eq │ │ │ │ - addeq.w ip, r0, r3 │ │ │ │ addeq r2, #8 │ │ │ │ + addeq.w ip, r0, r3 │ │ │ │ addeq r3, r3, r1 │ │ │ │ - bne.n 45b74 │ │ │ │ + bne.n 49e38 │ │ │ │ vldr s10, [r2, #-8] │ │ │ │ mov r5, r1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + cmp r4, r6 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vldr s9, [ip] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s15, [r2, #-12] │ │ │ │ vldr s11, [r3] │ │ │ │ - subs r1, #4 │ │ │ │ - vldr s15, [r2, #-4] │ │ │ │ - cmp r4, r6 │ │ │ │ vmul.f32 s14, s10, s9 │ │ │ │ vldr s12, [r0] │ │ │ │ vldr s13, [r1, #4] │ │ │ │ - add.w r2, r2, #8 │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s11, [r5] │ │ │ │ mov r5, r3 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vstmia r0!, {s14} │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - sub.w r3, r3, #4 │ │ │ │ vstmia ip!, {s14} │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 45b16 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 49dd0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r0, r3 │ │ │ │ - rsb lr, r5, #0 │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ add r3, r1 │ │ │ │ + rsb lr, r5, #0 │ │ │ │ vldr s10, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s9, [r2, #-4] │ │ │ │ - cmp r6, r4 │ │ │ │ - vldr s11, [r2, #-8] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w r2, r2, #8 │ │ │ │ + cmp r6, r4 │ │ │ │ + vldr s11, [r2, #-16] │ │ │ │ + vldr s9, [r2, #-12] │ │ │ │ vldr s15, [ip] │ │ │ │ - vmul.f32 s12, s10, s9 │ │ │ │ vldr s13, [r0] │ │ │ │ + vmul.f32 s12, s10, s9 │ │ │ │ vldr s14, [r1] │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r1] │ │ │ │ @@ -70405,130 +72472,139 @@ │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ add r0, r5 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, r5 │ │ │ │ vstr s14, [r3] │ │ │ │ sub.w r3, r3, r5 │ │ │ │ - bne.n 45b82 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 49e4a │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ │ │ │ │ -00045be0 : │ │ │ │ - ldr r2, [pc, #8] @ (45bec ) │ │ │ │ - ldr r1, [pc, #12] @ (45bf0 ) │ │ │ │ +00049eb0 : │ │ │ │ + ldr r2, [pc, #8] @ (49ebc ) │ │ │ │ + ldr r1, [pc, #12] @ (49ec0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - adds r7, #144 @ 0x90 │ │ │ │ + str r4, [sp, #768] @ 0x300 │ │ │ │ movs r3, r1 │ │ │ │ - vmaxnm.f32 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - ldr r4, [sp, #36] @ 0x24 │ │ │ │ + mcr2 15, 7, pc, cr11, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r5, r6, [sp, #28] │ │ │ │ - subs r7, r5, #1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + add.w r7, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r6 │ │ │ │ add.w r2, r2, r7, lsl #4 │ │ │ │ - bge.n 45cd8 │ │ │ │ - mov.w lr, r3, lsl #2 │ │ │ │ - lsls r7, r3, #3 │ │ │ │ + bge.n 49fc2 │ │ │ │ cmp r4, #1 │ │ │ │ - bne.n 45cdc │ │ │ │ - adds r2, #16 │ │ │ │ + mov.w lr, r3, lsl #2 │ │ │ │ + mov.w r7, r3, lsl #3 │ │ │ │ + bne.n 49fd4 │ │ │ │ + vldr s6, [pc, #440] @ 4a0ac │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ add.w ip, r0, lr │ │ │ │ add.w r3, r1, lr │ │ │ │ - vldr s6, [pc, #400] @ 45db0 │ │ │ │ - vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s12, [r2, #-16] │ │ │ │ add.w lr, r0, r7 │ │ │ │ + add.w r4, r1, r7 │ │ │ │ + mov r8, r1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ vldr s9, [ip] │ │ │ │ - adds r4, r1, r7 │ │ │ │ + cmp r6, r5 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s15, [r2, #-28] @ 0xffffffe4 │ │ │ │ vldr s14, [r3] │ │ │ │ - mov r8, r1 │ │ │ │ - vldr s15, [r2, #-12] │ │ │ │ - adds r5, #1 │ │ │ │ vmul.f32 s10, s12, s9 │ │ │ │ - vldr s8, [r2, #-8] │ │ │ │ + vldr s8, [r2, #-24] @ 0xffffffe8 │ │ │ │ vldr s7, [lr] │ │ │ │ - subs r1, #4 │ │ │ │ + vldr s11, [r0] │ │ │ │ vmla.f32 s10, s15, s14 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vldr s9, [r4] │ │ │ │ - adds r2, #16 │ │ │ │ - vldr s11, [r0] │ │ │ │ - cmp r6, r5 │ │ │ │ vldr s13, [r1, #4] │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ vldr s12, [r2, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s14, s8, s7 │ │ │ │ vmla.f32 s14, s12, s9 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vnmls.f32 s12, s8, s9 │ │ │ │ vadd.f32 s8, s14, s10 │ │ │ │ vadd.f32 s9, s12, s15 │ │ │ │ - vadd.f32 s7, s8, s11 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vadd.f32 s7, s8, s11 │ │ │ │ vmls.f32 s11, s8, s5 │ │ │ │ - vstmia r0!, {s7} │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ + vstmia r0!, {s7} │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vstr s12, [r8] │ │ │ │ vstmia ip!, {s15} │ │ │ │ vadd.f32 s15, s9, s13 │ │ │ │ vstr s15, [r4] │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vmov.f32 s14, s13 │ │ │ │ mov r4, r3 │ │ │ │ - vmls.f32 s14, s9, s5 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ + vmls.f32 s14, s9, s5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vstr s13, [lr] │ │ │ │ vstr s14, [r4] │ │ │ │ - bne.n 45c24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - adds r2, #16 │ │ │ │ - rsb r9, r4, #0 │ │ │ │ + bne.n 49f06 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #212] @ 4a0ac │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ add.w ip, r0, lr │ │ │ │ + rsb r9, r4, #0 │ │ │ │ add.w r3, r1, lr │ │ │ │ - vldr s6, [pc, #192] @ 45db0 │ │ │ │ - vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s12, [r3] │ │ │ │ add.w r8, r1, r7 │ │ │ │ - vldr s9, [r2, #-12] │ │ │ │ add.w lr, r0, r7 │ │ │ │ - vldr s14, [r2, #-16] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s14, [r2, #-32] @ 0xffffffe0 │ │ │ │ + cmp r6, r5 │ │ │ │ + vldr s9, [r2, #-28] @ 0xffffffe4 │ │ │ │ vldr s15, [ip] │ │ │ │ - adds r2, #16 │ │ │ │ - vmul.f32 s10, s12, s9 │ │ │ │ vldr s7, [r2, #-20] @ 0xffffffec │ │ │ │ + vmul.f32 s10, s12, s9 │ │ │ │ vldr s8, [r8] │ │ │ │ - cmp r6, r5 │ │ │ │ + vldr s13, [r0] │ │ │ │ + vldr s11, [r1] │ │ │ │ vmla.f32 s10, s15, s14 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vldr s9, [r2, #-24] @ 0xffffffe8 │ │ │ │ - vldr s13, [r0] │ │ │ │ - vldr s11, [r1] │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ vldr s12, [lr] │ │ │ │ vmul.f32 s14, s8, s7 │ │ │ │ vmla.f32 s14, s12, s9 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vnmls.f32 s12, s8, s9 │ │ │ │ vadd.f32 s8, s10, s14 │ │ │ │ vadd.f32 s9, s15, s12 │ │ │ │ - vadd.f32 s7, s13, s8 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vadd.f32 s7, s13, s8 │ │ │ │ vmls.f32 s13, s8, s5 │ │ │ │ + vmul.f32 s15, s15, s6 │ │ │ │ vstr s7, [r0] │ │ │ │ add r0, r4 │ │ │ │ - vmul.f32 s15, s15, s6 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vadd.f32 s15, s11, s9 │ │ │ │ vstr s12, [r1] │ │ │ │ add r1, r9 │ │ │ │ vstr s13, [ip] │ │ │ │ add ip, r4 │ │ │ │ @@ -70538,136 +72614,144 @@ │ │ │ │ vmls.f32 s14, s9, s5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [lr] │ │ │ │ vstr s15, [r3] │ │ │ │ sub.w r3, r3, r4 │ │ │ │ - bne.n 45cf4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 45e28 │ │ │ │ + bne.n 49ff0 │ │ │ │ + b.n 49fc2 │ │ │ │ + cbz r7, 4a124 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -00045db4 : │ │ │ │ - ldr r2, [pc, #8] @ (45dc0 ) │ │ │ │ - ldr r1, [pc, #12] @ (45dc4 ) │ │ │ │ +0004a0b0 : │ │ │ │ + ldr r2, [pc, #8] @ (4a0bc ) │ │ │ │ + ldr r1, [pc, #12] @ (4a0c0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - adds r5, #236 @ 0xec │ │ │ │ + str r2, [sp, #960] @ 0x3c0 │ │ │ │ movs r3, r1 │ │ │ │ - mrc2 15, 1, pc, cr7, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + mcr2 15, 0, pc, cr11, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ ldrd r4, r6, [sp, #48] @ 0x30 │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ - subs r7, r4, #1 │ │ │ │ + add.w r7, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ - mla r2, ip, r7, r2 │ │ │ │ - bge.w 45ef0 │ │ │ │ + add.w r7, r7, r7, lsl #1 │ │ │ │ + add.w r2, r2, r7, lsl #3 │ │ │ │ + bge.w 4a202 │ │ │ │ mov.w lr, r3, lsl #2 │ │ │ │ cmp r5, #1 │ │ │ │ mov.w ip, r3, lsl #3 │ │ │ │ itt eq │ │ │ │ addeq.w r3, r2, #24 │ │ │ │ rsbeq r2, lr, #0 │ │ │ │ - bne.n 45ef6 │ │ │ │ + bne.w 4a21a │ │ │ │ add.w r5, r0, ip │ │ │ │ add.w r7, r1, ip │ │ │ │ - vldr s12, [r3, #-16] │ │ │ │ + vldr s8, [r3, #-24] @ 0xffffffe8 │ │ │ │ add.w r8, r5, r2 │ │ │ │ - vldr s15, [r3, #-12] │ │ │ │ add.w r9, r7, r2 │ │ │ │ - vldr s10, [r5] │ │ │ │ + vldr s12, [r3, #-16] │ │ │ │ add.w sl, r8, ip │ │ │ │ - vldr s13, [r7] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s8, [r3, #-24] @ 0xffffffe8 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r6, r4 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ + vldr s10, [r5] │ │ │ │ + vldr s15, [r3, #-36] @ 0xffffffdc │ │ │ │ + vldr s13, [r7] │ │ │ │ vmul.f32 s9, s12, s10 │ │ │ │ vldr s7, [r8] │ │ │ │ - vmla.f32 s9, s15, s13 │ │ │ │ - vmul.f32 s15, s15, s10 │ │ │ │ vldr s6, [sl] │ │ │ │ add.w sl, r9, ip │ │ │ │ - vmul.f32 s10, s8, s7 │ │ │ │ vldr s11, [r0] │ │ │ │ + vmla.f32 s9, s15, s13 │ │ │ │ + vmul.f32 s15, s15, s10 │ │ │ │ + vmul.f32 s10, s8, s7 │ │ │ │ vldr s14, [r1] │ │ │ │ - add.w r3, r3, #24 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ - vldr s13, [r9] │ │ │ │ vldr s12, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vldr s13, [r9] │ │ │ │ vmla.f32 s10, s12, s13 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vldr s7, [r3, #-32] @ 0xffffffe0 │ │ │ │ - vnmls.f32 s12, s8, s13 │ │ │ │ vmov.f32 s5, s15 │ │ │ │ + vldr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ + vnmls.f32 s12, s8, s13 │ │ │ │ vldr s8, [sl] │ │ │ │ vmul.f32 s13, s7, s6 │ │ │ │ - vldr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ vmla.f32 s13, s15, s8 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vnmls.f32 s15, s7, s8 │ │ │ │ vadd.f32 s7, s9, s11 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ vadd.f32 s8, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vsub.f32 s9, s12, s15 │ │ │ │ - vsub.f32 s6, s7, s8 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vadd.f32 s8, s8, s7 │ │ │ │ + vsub.f32 s6, s7, s8 │ │ │ │ vadd.f32 s12, s5, s14 │ │ │ │ + vadd.f32 s8, s8, s7 │ │ │ │ vstr s6, [r9] │ │ │ │ mov r9, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vstmia r0!, {s8} │ │ │ │ vsub.f32 s8, s11, s9 │ │ │ │ vadd.f32 s9, s9, s11 │ │ │ │ vsub.f32 s11, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vsub.f32 s15, s14, s5 │ │ │ │ - sub.w r1, r1, #4 │ │ │ │ vstr s8, [r9] │ │ │ │ vstr s9, [r8] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s11, [r5] │ │ │ │ add r5, lr │ │ │ │ vstr s12, [sl] │ │ │ │ vstr s14, [r5] │ │ │ │ vstr s15, [r7] │ │ │ │ - bne.n 45dfa │ │ │ │ + bne.n 4a10a │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w fp, r5, lsl #2 │ │ │ │ rsb r3, fp, #0 │ │ │ │ str r3, [sp, #4] │ │ │ │ add.w r3, r2, #24 │ │ │ │ rsb r2, lr, #0 │ │ │ │ add.w r7, r1, ip │ │ │ │ add.w r5, r0, ip │ │ │ │ - vldr s12, [r3, #-12] │ │ │ │ + vldr s8, [r3, #-20] @ 0xffffffec │ │ │ │ add.w r9, r7, r2 │ │ │ │ - vldr s15, [r3, #-16] │ │ │ │ add.w r8, r5, r2 │ │ │ │ - vldr s14, [r7] │ │ │ │ + vldr s12, [r3, #-12] │ │ │ │ add.w sl, r8, ip │ │ │ │ - vldr s13, [r5] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s8, [r3, #-20] @ 0xffffffec │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r6, r4 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ + vldr s14, [r7] │ │ │ │ + vldr s15, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s13, [r5] │ │ │ │ vmul.f32 s9, s14, s12 │ │ │ │ - vldr s5, [r3, #-4] │ │ │ │ + vldr s5, [r3, #-28] @ 0xffffffe4 │ │ │ │ + vldr s11, [r0] │ │ │ │ + vldr s7, [r1] │ │ │ │ vmla.f32 s9, s13, s15 │ │ │ │ vmul.f32 s13, s13, s12 │ │ │ │ vldr s12, [r9] │ │ │ │ - add.w r3, r3, #24 │ │ │ │ - vldr s11, [r0] │ │ │ │ - vldr s7, [r1] │ │ │ │ vnmls.f32 s13, s14, s15 │ │ │ │ vldr s14, [r3, #-48] @ 0xffffffd0 │ │ │ │ vldr s15, [r8] │ │ │ │ vmul.f32 s10, s12, s8 │ │ │ │ vmla.f32 s10, s15, s14 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vldr s8, [r3, #-32] @ 0xffffffe0 │ │ │ │ @@ -70679,17 +72763,17 @@ │ │ │ │ vmla.f32 s14, s12, s8 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vnmls.f32 s12, s6, s8 │ │ │ │ vadd.f32 s8, s11, s9 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ vadd.f32 s6, s10, s14 │ │ │ │ vsub.f32 s9, s15, s12 │ │ │ │ + vadd.f32 s15, s15, s12 │ │ │ │ vsub.f32 s5, s8, s6 │ │ │ │ vadd.f32 s8, s8, s6 │ │ │ │ - vadd.f32 s15, s15, s12 │ │ │ │ vadd.f32 s12, s7, s13 │ │ │ │ vstr s5, [r9] │ │ │ │ vstr s8, [r0] │ │ │ │ vsub.f32 s8, s11, s9 │ │ │ │ vadd.f32 s11, s11, s9 │ │ │ │ add r0, fp │ │ │ │ vstr s8, [r1] │ │ │ │ @@ -70703,92 +72787,97 @@ │ │ │ │ vsub.f32 s14, s7, s13 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r5] │ │ │ │ ldr r5, [sp, #4] │ │ │ │ vstr s15, [r7] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 45f08 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 4a22c │ │ │ │ + b.n 4a202 │ │ │ │ + nop │ │ │ │ │ │ │ │ -00046000 : │ │ │ │ - ldr r2, [pc, #8] @ (4600c ) │ │ │ │ - ldr r1, [pc, #12] @ (46010 ) │ │ │ │ +0004a324 : │ │ │ │ + ldr r2, [pc, #8] @ (4a330 ) │ │ │ │ + ldr r1, [pc, #12] @ (4a334 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - adds r3, #208 @ 0xd0 │ │ │ │ + str r0, [sp, #688] @ 0x2b0 │ │ │ │ movs r3, r1 │ │ │ │ - ldc2 15, cr15, [pc, #1020]! @ 46410 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldc2 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ - sub sp, #12 │ │ │ │ - ldr r5, [sp, #64] @ 0x40 │ │ │ │ + sub sp, #20 │ │ │ │ ldr r4, [sp, #72] @ 0x48 │ │ │ │ - subs r6, r5, #1 │ │ │ │ + ldr r5, [sp, #80] @ 0x50 │ │ │ │ + add.w r6, r4, #4294967295 @ 0xffffffff │ │ │ │ add.w r2, r2, r6, lsl #5 │ │ │ │ - ldr r6, [sp, #68] @ 0x44 │ │ │ │ - cmp r5, r6 │ │ │ │ - bge.w 461e2 │ │ │ │ - mov.w lr, r3, lsl #2 │ │ │ │ - mov.w sl, r3, lsl #3 │ │ │ │ - cmp r4, #1 │ │ │ │ - bne.w 461ec │ │ │ │ - add.w r3, r2, #32 │ │ │ │ - rsb fp, sl, #0 │ │ │ │ - rsb r9, lr, #0 │ │ │ │ - vldr s6, [pc, #856] @ 463a4 │ │ │ │ - vldr s7, [pc, #856] @ 463a8 │ │ │ │ + ldr r6, [sp, #76] @ 0x4c │ │ │ │ + cmp r4, r6 │ │ │ │ + bge.w 4a524 │ │ │ │ + cmp r5, #1 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ + mov.w fp, r3, lsl #4 │ │ │ │ + mov.w r6, r3, lsl #3 │ │ │ │ + bne.w 4a540 │ │ │ │ + vldr s6, [pc, #904] @ 4a704 │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s4, [pc, #852] @ 463ac │ │ │ │ - str r5, [sp, #64] @ 0x40 │ │ │ │ - add.w r4, r0, lr │ │ │ │ - add.w r2, r1, lr │ │ │ │ + add.w r3, r2, #32 │ │ │ │ + rsb r5, r6, #0 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + vldr s7, [pc, #888] @ 4a708 │ │ │ │ + add.w r2, r1, r7 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + vldr s4, [pc, #884] @ 4a70c │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ vldr s14, [r3, #-32] @ 0xffffffe0 │ │ │ │ - mov r5, r1 │ │ │ │ - vldr s1, [r3, #-28] @ 0xffffffe4 │ │ │ │ - subs r1, #4 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0xffffffc8 │ │ │ │ + mov r4, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ + vldr s2, [sl] │ │ │ │ vmul.f32 s0, s14, s13 │ │ │ │ - vldr s2, [r8] │ │ │ │ - vmla.f32 s0, s9, s15 │ │ │ │ - vmul.f32 s9, s9, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ vldr s12, [r0] │ │ │ │ vldr s3, [r1, #4] │ │ │ │ + vmla.f32 s0, s9, s15 │ │ │ │ + vmul.f32 s9, s9, s13 │ │ │ │ + vldr s13, [r7] │ │ │ │ vnmls.f32 s9, s14, s15 │ │ │ │ vldr s14, [r3, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ vmla.f32 s15, s14, s13 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmul.f32 s10, s8, s2 │ │ │ │ vnmls.f32 s14, s11, s13 │ │ │ │ - vldr s11, [r6] │ │ │ │ vldr s13, [r3, #-52] @ 0xffffffcc │ │ │ │ - add r6, r9 │ │ │ │ + vldr s11, [lr] │ │ │ │ vmla.f32 s10, s13, s11 │ │ │ │ vmul.f32 s13, s13, s2 │ │ │ │ vsub.f32 s2, s15, s16 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vnmls.f32 s13, s8, s11 │ │ │ │ vsub.f32 s11, s1, s14 │ │ │ │ vadd.f32 s14, s14, s1 │ │ │ │ @@ -70800,1031 +72889,1051 @@ │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vadd.f32 s1, s13, s14 │ │ │ │ vadd.f32 s9, s0, s12 │ │ │ │ vmls.f32 s12, s0, s5 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vstmia r0!, {s9} │ │ │ │ vmul.f32 s9, s11, s7 │ │ │ │ - vmla.f32 s9, s17, s6 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ vsub.f32 s15, s12, s15 │ │ │ │ + vmla.f32 s9, s17, s6 │ │ │ │ vnmls.f32 s11, s17, s7 │ │ │ │ vsub.f32 s12, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ - vstr s12, [r5] │ │ │ │ + vstr s12, [r4] │ │ │ │ vadd.f32 s12, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + mov r4, r2 │ │ │ │ vmov.f32 s11, s3 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vmls.f32 s11, s1, s5 │ │ │ │ - vstr s12, [r6] │ │ │ │ - add.w r6, r8, r9 │ │ │ │ + vstr s12, [r4] │ │ │ │ vmul.f32 s12, s8, s6 │ │ │ │ - vstr s10, [r6] │ │ │ │ + vstmia ip!, {s10} │ │ │ │ vmul.f32 s10, s2, s6 │ │ │ │ - vstr s15, [r8] │ │ │ │ + vstr s15, [sl] │ │ │ │ vadd.f32 s15, s1, s3 │ │ │ │ - vmla.f32 s10, s8, s7 │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ vnmls.f32 s12, s2, s7 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vmla.f32 s10, s8, s7 │ │ │ │ + vstr s15, [r7] │ │ │ │ vsub.f32 s15, s14, s13 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ + ldr r4, [sp, #76] @ 0x4c │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vsub.f32 s13, s10, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vstr s13, [r4] │ │ │ │ + vstr s13, [r9] │ │ │ │ vadd.f32 s13, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vstr s13, [r2] │ │ │ │ - add r2, r9 │ │ │ │ - vstr s14, [r2] │ │ │ │ - ldr r2, [sp, #64] @ 0x40 │ │ │ │ - vstr s12, [r7] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - ldrd r4, r2, [sp, #64] @ 0x40 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.w 4605c │ │ │ │ - add sp, #12 │ │ │ │ + vstr s13, [r8] │ │ │ │ + vstr s14, [lr] │ │ │ │ + vstr s12, [r5] │ │ │ │ + ldr r5, [sp, #72] @ 0x48 │ │ │ │ + cmp r4, r5 │ │ │ │ + bne.w 4a39c │ │ │ │ + add sp, #20 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - rsb fp, sl, #0 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - rsb r9, lr, #0 │ │ │ │ - negs r3, r3 │ │ │ │ - vldr s5, [pc, #428] @ 463a8 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - add.w r3, r2, #32 │ │ │ │ - vldr s6, [pc, #412] @ 463a4 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + vldr s5, [pc, #448] @ 4a708 │ │ │ │ vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s3, [pc, #412] @ 463ac │ │ │ │ - add.w r2, r1, lr │ │ │ │ - add.w r4, r0, lr │ │ │ │ - vldr s10, [r3, #-28] @ 0xffffffe4 │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s13, [r3, #-32] @ 0xffffffe0 │ │ │ │ - adds r3, #32 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add r2, sl │ │ │ │ - vldr s12, [r4] │ │ │ │ - add r4, sl │ │ │ │ - vldr s9, [r3, #-44] @ 0xffffffd4 │ │ │ │ - add.w ip, r2, lr │ │ │ │ + add.w sl, r1, r7 │ │ │ │ + vldr s6, [pc, #432] @ 4a704 │ │ │ │ + rsb r5, r3, #0 │ │ │ │ + vldr s3, [pc, #432] @ 4a70c │ │ │ │ + str r3, [sp, #12] │ │ │ │ + add.w r3, r2, #32 │ │ │ │ + rsb r2, r6, #0 │ │ │ │ + ldr.w ip, [sp, #12] │ │ │ │ + str r2, [sp, #0] │ │ │ │ + strd r5, fp, [sp, #4] │ │ │ │ + add.w r5, r0, r7 │ │ │ │ + vldr s11, [sl] │ │ │ │ + add.w r8, sl, r6 │ │ │ │ + add.w r9, r5, r6 │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + vldr s13, [r3, #-64] @ 0xffffffc0 │ │ │ │ + vldr s10, [r3, #-60] @ 0xffffffc4 │ │ │ │ + vldr s12, [r5] │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ - add.w r7, r4, lr │ │ │ │ + vldr s9, [r3, #-44] @ 0xffffffd4 │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ + vldr s1, [r3, #-52] @ 0xffffffcc │ │ │ │ vmla.f32 s14, s12, s13 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ - vldr s10, [r2] │ │ │ │ - add.w r6, ip, fp │ │ │ │ - add.w r8, r7, fp │ │ │ │ - vldr s1, [r3, #-52] @ 0xffffffcc │ │ │ │ + vldr s10, [r8] │ │ │ │ + add.w r2, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ + add.w lr, r7, r4 │ │ │ │ + add.w fp, r2, r4 │ │ │ │ vldr s15, [r0] │ │ │ │ vnmls.f32 s12, s11, s13 │ │ │ │ vldr s11, [r3, #-48] @ 0xffffffd0 │ │ │ │ - vldr s13, [r4] │ │ │ │ + vldr s13, [r9] │ │ │ │ vmul.f32 s7, s10, s9 │ │ │ │ vldr s8, [r1] │ │ │ │ vmla.f32 s7, s13, s11 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vldr s9, [r3, #-36] @ 0xffffffdc │ │ │ │ vnmls.f32 s13, s10, s11 │ │ │ │ - vldr s10, [ip] │ │ │ │ + vldr s10, [r7] │ │ │ │ vldr s11, [r3, #-40] @ 0xffffffd8 │ │ │ │ - vmul.f32 s17, s10, s9 │ │ │ │ vmov.f32 s2, s7 │ │ │ │ - vldr s7, [r7] │ │ │ │ + vldr s7, [r2] │ │ │ │ + vmul.f32 s17, s10, s9 │ │ │ │ vmla.f32 s17, s7, s11 │ │ │ │ vmul.f32 s7, s7, s9 │ │ │ │ - vldr s9, [r6] │ │ │ │ - add r6, r9 │ │ │ │ + vldr s9, [lr] │ │ │ │ vnmls.f32 s7, s10, s11 │ │ │ │ vldr s11, [r3, #-56] @ 0xffffffc8 │ │ │ │ - vldr s10, [r8] │ │ │ │ vmul.f32 s0, s9, s1 │ │ │ │ + vldr s10, [fp] │ │ │ │ vmla.f32 s0, s10, s11 │ │ │ │ vmul.f32 s10, s10, s1 │ │ │ │ vsub.f32 s1, s17, s14 │ │ │ │ vadd.f32 s14, s14, s17 │ │ │ │ vnmls.f32 s10, s9, s11 │ │ │ │ vsub.f32 s11, s12, s7 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vadd.f32 s7, s2, s0 │ │ │ │ vsub.f32 s9, s0, s2 │ │ │ │ - vadd.f32 s2, s14, s7 │ │ │ │ vsub.f32 s18, s10, s13 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ + vadd.f32 s2, s14, s7 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ + vadd.f32 s16, s12, s13 │ │ │ │ + vsub.f32 s13, s12, s13 │ │ │ │ vadd.f32 s10, s15, s2 │ │ │ │ vmls.f32 s15, s2, s4 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vadd.f32 s16, s12, s13 │ │ │ │ - vsub.f32 s13, s12, s13 │ │ │ │ + vmul.f32 s13, s13, s3 │ │ │ │ vstr s10, [r0] │ │ │ │ vmul.f32 s10, s18, s6 │ │ │ │ - vmla.f32 s10, s11, s5 │ │ │ │ - vmul.f32 s11, s11, s6 │ │ │ │ - vmul.f32 s13, s13, s3 │ │ │ │ + add r0, ip │ │ │ │ vadd.f32 s7, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + vmla.f32 s10, s11, s5 │ │ │ │ + vmul.f32 s11, s11, s6 │ │ │ │ vnmls.f32 s11, s18, s5 │ │ │ │ vsub.f32 s14, s7, s10 │ │ │ │ vadd.f32 s10, s10, s7 │ │ │ │ vstr s14, [r1] │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vmul.f32 s11, s9, s5 │ │ │ │ - vmla.f32 s11, s1, s6 │ │ │ │ - vstr s14, [r6] │ │ │ │ - add.w r6, r8, r9 │ │ │ │ + vstr s14, [sl] │ │ │ │ vmov.f32 s14, s8 │ │ │ │ - vmls.f32 s14, s16, s4 │ │ │ │ - vstr s10, [r6] │ │ │ │ - vstr s15, [r8] │ │ │ │ + vmla.f32 s11, s1, s6 │ │ │ │ + vstr s10, [r5] │ │ │ │ + sub.w sl, sl, ip │ │ │ │ + add r5, ip │ │ │ │ + vstr s15, [fp] │ │ │ │ vadd.f32 s15, s8, s16 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vmls.f32 s14, s16, s4 │ │ │ │ + vstr s15, [r7] │ │ │ │ vmul.f32 s15, s9, s6 │ │ │ │ + vnmls.f32 s15, s1, s5 │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - vnmls.f32 s15, s1, s5 │ │ │ │ vsub.f32 s13, s11, s12 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ - vstr s13, [r4] │ │ │ │ + vstr s13, [r9] │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s13, [r2] │ │ │ │ - add r2, r9 │ │ │ │ - vstr s11, [r2] │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - vstr s15, [r7] │ │ │ │ - add r0, r2 │ │ │ │ + vstr s13, [r8] │ │ │ │ + vstr s11, [lr] │ │ │ │ + vstr s15, [r2] │ │ │ │ + ldr r2, [sp, #72] @ 0x48 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #72] @ 0x48 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ add r1, r2 │ │ │ │ - ldr r2, [sp, #68] @ 0x44 │ │ │ │ - cmp r2, r5 │ │ │ │ - bne.w 46210 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldr r2, [sp, #76] @ 0x4c │ │ │ │ + cmp r2, r4 │ │ │ │ + bne.w 4a574 │ │ │ │ + b.n 4a524 │ │ │ │ nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ │ │ │ │ -000463b0 : │ │ │ │ - ldr r2, [pc, #8] @ (463bc ) │ │ │ │ - ldr r1, [pc, #12] @ (463c0 ) │ │ │ │ +0004a710 : │ │ │ │ + ldr r2, [pc, #8] @ (4a71c ) │ │ │ │ + ldr r1, [pc, #12] @ (4a720 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - adds r0, #80 @ 0x50 │ │ │ │ + ldrh r0, [r6, #38] @ 0x26 │ │ │ │ movs r3, r1 │ │ │ │ - mrrc2 15, 15, pc, fp, cr15 @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #40 @ 0x28 │ │ │ │ + ldc2 15, cr15, [pc], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #20 │ │ │ │ - ldr r7, [sp, #64] @ 0x40 │ │ │ │ + ldrd r5, r6, [sp, #64] @ 0x40 │ │ │ │ ldr r4, [sp, #72] @ 0x48 │ │ │ │ - subs r5, r7, #1 │ │ │ │ - mla r2, r6, r5, r2 │ │ │ │ - ldr r5, [sp, #68] @ 0x44 │ │ │ │ - cmp r7, r5 │ │ │ │ - bge.w 465de │ │ │ │ - movs r5, #12 │ │ │ │ - lsls r6, r3, #4 │ │ │ │ - mov.w lr, r3, lsl #2 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + add.w r5, r5, r5, lsl #2 │ │ │ │ + add.w r2, r2, r5, lsl #3 │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ + cmp r5, r6 │ │ │ │ + bge.w 4a956 │ │ │ │ + mov.w ip, r3, lsl #4 │ │ │ │ cmp r4, #1 │ │ │ │ - str r6, [sp, #0] │ │ │ │ - mul.w r5, r3, r5 │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ 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sub.w ip, ip, r7 │ │ │ │ - mov r7, r1 │ │ │ │ - subs r1, #4 │ │ │ │ vmla.f32 s13, s11, s10 │ │ │ │ vmul.f32 s11, s11, s16 │ │ │ │ vnmls.f32 s11, s2, s10 │ │ │ │ vsub.f32 s16, s3, s13 │ │ │ │ vadd.f32 s13, s13, s3 │ │ │ │ vadd.f32 s10, s11, s15 │ │ │ │ - vadd.f32 s2, s16, s14 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s2, s16, s14 │ │ │ │ vmov.f32 s11, s0 │ │ │ │ vsub.f32 s14, s14, s16 │ │ │ │ - vmls.f32 s11, s2, s7 │ │ │ │ - vadd.f32 s2, s2, s0 │ │ │ │ vadd.f32 s3, s15, s12 │ │ │ │ vsub.f32 s15, s12, s15 │ │ │ │ + vmls.f32 s11, s2, s7 │ │ │ │ + vadd.f32 s2, s2, s0 │ │ │ │ vmov.f32 s12, s5 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ - vstr s2, [sl] │ │ │ │ vmul.f32 s3, s3, s6 │ │ │ │ vmla.f32 s12, s15, s7 │ │ │ │ + vstr s2, [fp] │ │ │ │ + mov fp, r1 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vadd.f32 s2, s11, s3 │ │ │ │ vsub.f32 s11, s11, s3 │ │ │ │ vsub.f32 s3, s10, s1 │ │ │ │ - vstr s2, [ip] │ │ │ │ + vstmia lr!, {s2} │ │ │ │ vadd.f32 s2, s13, s9 │ │ │ │ - vstr s11, [r7] │ │ │ │ + vstr s11, [fp] │ │ │ │ vmov.f32 s11, s8 │ │ │ │ vmul.f32 s3, s3, s6 │ │ │ │ + mov fp, r2 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vmls.f32 s11, s2, s7 │ │ │ │ vadd.f32 s2, s2, s8 │ │ │ │ vstmia r0!, {s2} │ │ │ │ vadd.f32 s8, s11, s3 │ │ │ │ vsub.f32 s11, s11, s3 │ │ │ │ - vstr s8, [r9] │ │ │ │ - vstr s11, [r4] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s8, [fp] │ │ │ │ + vstr s11, [sl] │ │ │ │ + vstr s15, [r9] │ │ │ │ vadd.f32 s15, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - add r2, r4 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [r5] │ │ │ │ vsub.f32 s15, s13, s9 │ │ │ │ - vstr s14, [r2] │ │ │ │ - vadd.f32 s14, s10, s1 │ │ │ │ vmov.f32 s13, s4 │ │ │ │ - sub.w r2, r2, lr │ │ │ │ - add r6, lr │ │ │ │ + vstr s14, [r8] │ │ │ │ + vadd.f32 s14, s10, s1 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vmls.f32 s13, s14, s7 │ │ │ │ vadd.f32 s14, s14, s4 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vstr s12, [r2] │ │ │ │ - ldr r2, [sp, #64] @ 0x40 │ │ │ │ - vstr s14, [r6] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - vstr s13, [r8] │ │ │ │ - ldrd r4, r2, [sp, #64] @ 0x40 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.w 4640e │ │ │ │ + vstr s12, [r4] │ │ │ │ + ldr r4, [sp, #64] @ 0x40 │ │ │ │ + vstr s14, [r7] │ │ │ │ + vstr s13, [r6] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r4, [sp, #64] @ 0x40 │ │ │ │ + ldrd r5, r4, [sp, #64] @ 0x40 │ │ │ │ + cmp r4, r5 │ │ │ │ + bne.w 4a788 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 46660 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + cbz r7, 4a9ec │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - rsb fp, r5, #0 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - negs r3, r3 │ │ │ │ - vldr s7, [pc, #-16] @ 465e8 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + vldr s7, [pc, #-12] @ 4a974 │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r4, r0, r5 │ │ │ │ + add.w fp, r1, r5 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + rsb r3, r3, #0 │ │ │ │ str r3, [sp, #12] │ │ │ │ add.w r3, r2, #40 @ 0x28 │ │ │ │ - add.w r8, r1, r5 │ │ │ │ - adds r2, r0, r5 │ │ │ │ - vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ - add.w r6, r8, lr │ │ │ │ - vldr s13, [r3, #-24] @ 0xffffffe8 │ │ │ │ - add.w r4, r2, lr │ │ │ │ - vldr s12, [r8] │ │ │ │ - add.w r9, r6, fp │ │ │ │ - vldr s15, [r2] │ │ │ │ - add.w sl, r9, lr │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + ldrd r2, r7, [sp] │ │ │ │ + add.w r5, r1, ip │ │ │ │ + add.w lr, r4, ip │ │ │ │ + add.w r3, r3, #40 @ 0x28 │ │ │ │ vldr s9, [r0] │ │ │ │ - add.w r7, sl, r5 │ │ │ │ - vmul.f32 s14, s12, s11 │ │ │ │ + vldr s11, [r3, #-60] @ 0xffffffc4 │ │ │ │ + add.w r6, fp, r2 │ │ │ │ + add.w r8, r4, r2 │ │ │ │ + vldr s13, [r3, #-64] @ 0xffffffc0 │ │ │ │ + add.w r2, r0, ip │ │ │ │ + add.w sl, r5, r7 │ │ │ │ + add.w r9, r2, r7 │ │ │ │ + add.w r7, fp, ip │ │ │ │ + vldr s12, [r6] │ │ │ │ + vldr s15, [r8] │ │ │ │ vldr s3, [r1] │ │ │ │ + vmul.f32 s14, s12, s11 │ │ │ │ + vldr s5, [r3, #-76] @ 0xffffffb4 │ │ │ │ + vldr s1, [r3, #-68] @ 0xffffffbc │ │ │ │ + vldr s16, [r3, #-44] @ 0xffffffd4 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vldr s5, [r3, #-36] @ 0xffffffdc │ │ │ │ - adds r3, #40 @ 0x28 │ │ │ │ - vldr s11, [r9] │ │ │ │ - vldr s1, [r3, #-68] @ 0xffffffbc │ │ │ │ + vldr s11, [fp] │ │ │ │ + vldr s0, [r7] │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ - vldr s13, [r6] │ │ │ │ vldr s12, [r3, #-52] @ 0xffffffcc │ │ │ │ - vldr s0, [r7] │ │ │ │ - vldr s16, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vldr s13, [r5] │ │ │ │ vsub.f32 s2, s9, s14 │ │ │ │ - vmul.f32 s10, s13, s12 │ │ │ │ vadd.f32 s9, s9, s14 │ │ │ │ - vldr s14, [r4] │ │ │ │ - add r4, fp │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ + vldr s14, [r2] │ │ │ │ + vmul.f32 s10, s13, s12 │ │ │ │ vadd.f32 s6, s3, s15 │ │ │ │ vsub.f32 s3, s3, s15 │ │ │ │ vldr s15, [r3, #-56] @ 0xffffffc8 │ │ │ │ vmla.f32 s10, s14, s15 │ │ │ │ vmul.f32 s14, s14, s12 │ │ │ │ vmul.f32 s12, s11, s5 │ │ │ │ vnmls.f32 s14, s13, s15 │ │ │ │ vldr s13, [r3, #-80] @ 0xffffffb0 │ │ │ │ vldr s15, [r4] │ │ │ │ - add r4, lr │ │ │ │ - add.w ip, r4, r5 │ │ │ │ vmla.f32 s12, s15, s13 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vldr s5, [sl] │ │ │ │ vnmls.f32 s15, s11, s13 │ │ │ │ vldr s11, [r3, #-72] @ 0xffffffb8 │ │ │ │ vsub.f32 s13, s10, s12 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ vadd.f32 s4, s14, s15 │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ - vldr s15, [r4] │ │ │ │ + vldr s15, [r9] │ │ │ │ vmul.f32 s14, s5, s1 │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s1 │ │ │ │ vldr s1, [r3, #-48] @ 0xffffffd0 │ │ │ │ vnmls.f32 s15, s5, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ + vldr s11, [lr] │ │ │ │ vmul.f32 s5, s0, s16 │ │ │ │ - sub.w ip, ip, r7 │ │ │ │ vmla.f32 s5, s11, s1 │ │ │ │ vmul.f32 s11, s11, s16 │ │ │ │ vnmls.f32 s11, s0, s1 │ │ │ │ vsub.f32 s0, s14, s5 │ │ │ │ vadd.f32 s14, s14, s5 │ │ │ │ vadd.f32 s1, s15, s11 │ │ │ │ - vadd.f32 s16, s13, s0 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s16, s13, s0 │ │ │ │ vmov.f32 s11, s2 │ │ │ │ vsub.f32 s13, s13, s0 │ │ │ │ - vmls.f32 s11, s16, s8 │ │ │ │ - vadd.f32 s2, s2, s16 │ │ │ │ vadd.f32 s5, s12, s15 │ │ │ │ vsub.f32 s15, s12, s15 │ │ │ │ + vmls.f32 s11, s16, s8 │ │ │ │ + vadd.f32 s2, s2, s16 │ │ │ │ vmov.f32 s12, s3 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ - vstr s2, [sl] │ │ │ │ vmul.f32 s5, s5, s7 │ │ │ │ vmla.f32 s12, s15, s8 │ │ │ │ + vstr s2, [sl] │ │ │ │ vsub.f32 s15, s15, s3 │ │ │ │ vadd.f32 s2, s5, s11 │ │ │ │ vsub.f32 s11, s11, s5 │ │ │ │ vsub.f32 s5, s1, s4 │ │ │ │ - vstr s2, [ip] │ │ │ │ + vstr s2, [r4] │ │ │ │ vadd.f32 s2, s10, s14 │ │ │ │ vstr s11, [r1] │ │ │ │ vmov.f32 s11, s9 │ │ │ │ vmul.f32 s5, s5, s7 │ │ │ │ vmls.f32 s11, s2, s8 │ │ │ │ vadd.f32 s9, s9, s2 │ │ │ │ vstr s9, [r0] │ │ │ │ vadd.f32 s9, s5, s11 │ │ │ │ vsub.f32 s11, s11, s5 │ │ │ │ - vstr s9, [r9] │ │ │ │ - vstr s11, [r4] │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s9, [fp] │ │ │ │ + vstr s11, [r9] │ │ │ │ + vstr s15, [r8] │ │ │ │ vadd.f32 s15, s13, s12 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - add r2, r4 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [r5] │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vadd.f32 s14, s4, s1 │ │ │ │ - add r6, lr │ │ │ │ - vstr s13, [r2] │ │ │ │ + vstr s13, [lr] │ │ │ │ vmov.f32 s13, s6 │ │ │ │ - sub.w r2, r2, lr │ │ │ │ - vmul.f32 s15, s15, s7 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ vmls.f32 s13, s14, s8 │ │ │ │ + vmul.f32 s15, s15, s7 │ │ │ │ vadd.f32 s6, s6, s14 │ │ │ │ + add r1, r5 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s12, [r2] │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ - vstr s6, [r6] │ │ │ │ - adds r2, #1 │ │ │ │ + vstr s6, [r7] │ │ │ │ + vstr s15, [r6] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r2, [sp, #64] @ 0x40 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ - vstr s15, [r8] │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ add r0, r2 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - add r1, r2 │ │ │ │ - ldrd r4, r2, [sp, #64] @ 0x40 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.w 46604 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r4, r2 │ │ │ │ + sub.w fp, fp, r2 │ │ │ │ + ldr r2, [sp, #68] @ 0x44 │ │ │ │ + cmp r2, r5 │ │ │ │ + bne.w 4a9a0 │ │ │ │ + b.n 4a956 │ │ │ │ nop │ │ │ │ │ │ │ │ -000467e4 : │ │ │ │ - ldr r2, [pc, #8] @ (467f0 ) │ │ │ │ - ldr r1, [pc, #12] @ (467f4 ) │ │ │ │ +0004ab74 : │ │ │ │ + ldr r2, [pc, #8] @ (4ab80 ) │ │ │ │ + ldr r1, [pc, #12] @ (4ab84 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - cmp r4, #76 @ 0x4c │ │ │ │ + ldrh r4, [r7, #4] │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfbd7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #48 @ 0x30 │ │ │ │ + @ instruction: 0xfba7ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r1 │ │ │ │ + mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ - sub sp, #12 │ │ │ │ - ldr r7, [sp, #80] @ 0x50 │ │ │ │ - ldr r4, [sp, #88] @ 0x58 │ │ │ │ - subs r5, r7, #1 │ │ │ │ - mla r2, r6, r5, r2 │ │ │ │ - ldr r5, [sp, #84] @ 0x54 │ │ │ │ - cmp r7, r5 │ │ │ │ - bge.w 46ad0 │ │ │ │ - mov.w fp, #20 │ │ │ │ - mov.w r8, #12 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ - mov.w sl, r3, lsl #3 │ │ │ │ - mov.w r9, r3, lsl #4 │ │ │ │ - cmp r4, #1 │ │ │ │ - mul.w fp, fp, r3 │ │ │ │ - mul.w r8, r8, r3 │ │ │ │ - bne.w 46af4 │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - rsb r9, r9, #0 │ │ │ │ - rsb sl, sl, #0 │ │ │ │ - negs r4, r6 │ │ │ │ - vldr s3, [pc, #668] @ 46ae0 │ │ │ │ - vldr s4, [pc, #660] @ 46adc │ │ │ │ - vldr s5, [pc, #676] @ 46af0 │ │ │ │ - vldr s6, [pc, #668] @ 46aec │ │ │ │ - vldr s7, [pc, #656] @ 46ae4 │ │ │ │ - vldr s8, [pc, #656] @ 46ae8 │ │ │ │ - adds r5, r0, r6 │ │ │ │ - adds r3, r1, r6 │ │ │ │ - vldr s14, [r2, #-48] @ 0xffffffd0 │ │ │ │ - adds r7, #1 │ │ │ │ - vldr s17, [r2, #-44] @ 0xffffffd4 │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - vldr s11, [r5] │ │ │ │ - add r5, fp │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r3, fp │ │ │ │ - vldr s10, [r2, #-56] @ 0xffffffc8 │ │ │ │ - add.w ip, r5, r9 │ │ │ │ + sub sp, #28 │ │ │ │ + ldr r1, [sp, #96] @ 0x60 │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + add.w r4, r2, r1, lsl #4 │ │ │ │ + ldrd r2, r1, [sp, #96] @ 0x60 │ │ │ │ + cmp r2, r1 │ │ │ │ + bge.w 4ae8e │ │ │ │ + mov.w r1, r3, lsl #3 │ │ │ │ + cmp r0, #1 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + str r1, [sp, #16] │ │ │ │ + mov.w r1, r3, lsl #4 │ │ │ │ + bne.w 4aec4 │ │ │ │ + vldr s3, [pc, #728] @ 4aeb0 │ │ │ │ + add.w ip, r6, r2 │ │ │ │ + add.w r0, r5, r2 │ │ │ │ + add.w lr, ip, r2 │ │ │ │ + add.w r3, r4, #48 @ 0x30 │ │ │ │ + str r6, [sp, #0] │ │ │ │ + vldr s4, [pc, #704] @ 4aeac │ │ │ │ + add r2, r0 │ │ │ │ + vldr s5, [pc, #704] @ 4aeb4 │ │ │ │ + vldr s6, [pc, #704] @ 4aeb8 │ │ │ │ + vldr s7, [pc, #708] @ 4aec0 │ │ │ │ + vldr s8, [pc, #700] @ 4aebc │ │ │ │ + add.w sl, lr, r1 │ │ │ │ + add.w fp, r2, r1 │ │ │ │ + vldr s14, [r3, #-48] @ 0xffffffd0 │ │ │ │ + add.w r9, r0, r1 │ │ │ │ + mov r8, r5 │ │ │ │ + add.w r3, r3, #48 @ 0x30 │ │ │ │ + vldr s11, [ip] │ │ │ │ + vldr s17, [r3, #-92] @ 0xffffffa4 │ │ │ │ + vldr s15, [r0] │ │ │ │ vmul.f32 s12, s14, s11 │ │ │ │ - vldr s9, [r5] │ │ │ │ + vldr s9, [sl] │ │ │ │ + vldr s10, [r3, #-56] @ 0xffffffc8 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ vmla.f32 s12, s17, s15 │ │ │ │ vmul.f32 s17, s17, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add.w lr, r3, r9 │ │ │ │ - vldr s16, [r2, #-84] @ 0xffffffac │ │ │ │ - vldr s18, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s11, [fp] │ │ │ │ + vldr s16, [r3, #-84] @ 0xffffffac │ │ │ │ vnmls.f32 s17, s14, s15 │ │ │ │ - vldr s15, [r2, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s14, s10, s9 │ │ │ │ - vldr s1, [r0] │ │ │ │ - vldr s13, [r1] │ │ │ │ + vldr s1, [r4] │ │ │ │ + add.w r4, ip, r1 │ │ │ │ + vldr s15, [r3, #-52] @ 0xffffffcc │ │ │ │ + str r4, [sp, #12] │ │ │ │ + vldr s0, [r4] │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ + ldr r7, [sp, #16] │ │ │ │ + vldr s18, [r3, #-72] @ 0xffffffb8 │ │ │ │ + vldr s13, [r5] │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add ip, r8 │ │ │ │ - vldr s10, [r2, #-64] @ 0xffffffc0 │ │ │ │ + add.w r6, ip, r7 │ │ │ │ + add r7, r0 │ │ │ │ + vldr s11, [lr] │ │ │ │ + strd r7, r6, [sp, #4] │ │ │ │ + vldr s10, [r3, #-64] @ 0xffffffc0 │ │ │ │ vadd.f32 s2, s14, s12 │ │ │ │ - vldr s0, [ip] │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - vldr s12, [r2, #-88] @ 0xffffffa8 │ │ │ │ - add ip, sl │ │ │ │ + vldr s12, [r3, #-88] @ 0xffffffa8 │ │ │ │ vadd.f32 s19, s15, s17 │ │ │ │ vsub.f32 s17, s17, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ + vldr s15, [r2] │ │ │ │ vmul.f32 s9, s12, s11 │ │ │ │ - add lr, r8 │ │ │ │ vmla.f32 s9, s16, s15 │ │ │ │ vmul.f32 s16, s16, s11 │ │ │ │ - vldr s11, [lr] │ │ │ │ - add lr, sl │ │ │ │ + vldr s11, [r9] │ │ │ │ vnmls.f32 s16, s12, s15 │ │ │ │ - vldr s15, [r2, #-60] @ 0xffffffc4 │ │ │ │ + vldr s15, [r3, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s12, s10, s0 │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s0 │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ - vldr s10, [ip] │ │ │ │ - vldr s11, [r2, #-80] @ 0xffffffb0 │ │ │ │ - add ip, r6 │ │ │ │ + vldr s11, [r3, #-80] @ 0xffffffb0 │ │ │ │ + vldr s10, [r6] │ │ │ │ + add.w r6, r4, r1 │ │ │ │ + vldr s22, [r6] │ │ │ │ vadd.f32 s0, s12, s9 │ │ │ │ - vmul.f32 s21, s11, s10 │ │ │ │ vsub.f32 s9, s9, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vldr s22, [ip] │ │ │ │ - sub.w ip, ip, r8 │ │ │ │ + vldr s12, [r7] │ │ │ │ + add.w r7, r5, r1 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + vmul.f32 s21, s11, s10 │ │ │ │ vadd.f32 s20, s15, s16 │ │ │ │ vsub.f32 s16, s16, s15 │ │ │ │ - vldr s15, [r2, #-76] @ 0xffffffb4 │ │ │ │ + vldr s15, [r3, #-76] @ 0xffffffb4 │ │ │ │ vmla.f32 s21, s15, s12 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vmul.f32 s10, s18, s22 │ │ │ │ vnmls.f32 s15, s11, s12 │ │ │ │ - vldr s11, [lr] │ │ │ │ - vldr s12, [r2, #-68] @ 0xffffffbc │ │ │ │ - mov lr, r1 │ │ │ │ - subs r1, #4 │ │ │ │ + vldr s12, [r3, #-68] @ 0xffffffbc │ │ │ │ + vldr s11, [r7] │ │ │ │ vmla.f32 s10, s12, s11 │ │ │ │ vmul.f32 s12, s12, s22 │ │ │ │ vnmls.f32 s12, s18, s11 │ │ │ │ vadd.f32 s18, s10, s21 │ │ │ │ vsub.f32 s10, s10, s21 │ │ │ │ vmul.f32 s21, s17, s4 │ │ │ │ - vmla.f32 s21, s16, s3 │ │ │ │ vadd.f32 s11, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vadd.f32 s12, s2, s1 │ │ │ │ vmul.f32 s22, s18, s8 │ │ │ │ + vmla.f32 s21, s16, s3 │ │ │ │ vmla.f32 s22, s0, s7 │ │ │ │ - vmla.f32 s21, s15, s5 │ │ │ │ vadd.f32 s12, s12, s0 │ │ │ │ + vmla.f32 s21, s15, s5 │ │ │ │ vadd.f32 s12, s12, s18 │ │ │ │ - vstmia r0!, {s12} │ │ │ │ + vstmia r4!, {s12} │ │ │ │ vmov.f32 s12, s1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vmla.f32 s12, s2, s6 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ vsub.f32 s22, s12, s21 │ │ │ │ vadd.f32 s12, s12, s21 │ │ │ │ vmul.f32 s21, s14, s4 │ │ │ │ - vmla.f32 s21, s10, s5 │ │ │ │ - vstr s22, [lr] │ │ │ │ + vstr s22, [r8] │ │ │ │ vmul.f32 s22, s11, s8 │ │ │ │ - vstr s12, [ip] │ │ │ │ + vmla.f32 s21, s10, s5 │ │ │ │ + vstmia ip!, {s12} │ │ │ │ vadd.f32 s12, s20, s19 │ │ │ │ vmla.f32 s22, s20, s7 │ │ │ │ vmls.f32 s21, s9, s3 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ - vstr s12, [r3] │ │ │ │ + vstr s12, [fp] │ │ │ │ vmov.f32 s12, s13 │ │ │ │ vmla.f32 s12, s19, s6 │ │ │ │ - add r3, r4 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ vsub.f32 s22, s21, s12 │ │ │ │ vadd.f32 s12, s12, s21 │ │ │ │ vmul.f32 s21, s14, s3 │ │ │ │ - vmla.f32 s21, s9, s5 │ │ │ │ - vstr s22, [r5] │ │ │ │ + vstr s22, [sl] │ │ │ │ vmul.f32 s22, s20, s8 │ │ │ │ - vstr s12, [r3] │ │ │ │ + vmla.f32 s21, s9, s5 │ │ │ │ + vstr s12, [r9] │ │ │ │ vmov.f32 s12, s13 │ │ │ │ + vmla.f32 s13, s20, s6 │ │ │ │ vmla.f32 s12, s11, s6 │ │ │ │ vmla.f32 s22, s19, s7 │ │ │ │ vmls.f32 s21, s10, s4 │ │ │ │ - add r5, r4 │ │ │ │ - add r3, r4 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ - vmla.f32 s13, s20, s6 │ │ │ │ vmla.f32 s11, s19, s8 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ - vsub.f32 s13, s13, s11 │ │ │ │ vsub.f32 s22, s21, s12 │ │ │ │ vadd.f32 s12, s12, s21 │ │ │ │ - vstr s22, [r5] │ │ │ │ - add r5, r4 │ │ │ │ - vstr s12, [r3] │ │ │ │ + vsub.f32 s13, s13, s11 │ │ │ │ + vstr s22, [r4] │ │ │ │ + vstr s12, [r7] │ │ │ │ vmul.f32 s12, s14, s5 │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ vmla.f32 s12, s9, s4 │ │ │ │ - add r3, r4 │ │ │ │ vmla.f32 s12, s10, s3 │ │ │ │ vsub.f32 s14, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vmul.f32 s12, s18, s7 │ │ │ │ - vmla.f32 s12, s2, s8 │ │ │ │ - vstr s14, [r5] │ │ │ │ + vstr s14, [r6] │ │ │ │ vmov.f32 s14, s1 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vmla.f32 s12, s2, s8 │ │ │ │ + vstr s13, [r7] │ │ │ │ vmul.f32 s13, s17, s5 │ │ │ │ - vmla.f32 s13, s15, s3 │ │ │ │ + mov r7, r2 │ │ │ │ + ldr r6, [sp, #8] │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vmla.f32 s14, s0, s6 │ │ │ │ - add r3, r4 │ │ │ │ - add r5, r4 │ │ │ │ + vmla.f32 s13, s15, s3 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vmls.f32 s13, s16, s4 │ │ │ │ vnmls.f32 s15, s17, s3 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vmls.f32 s15, s16, s5 │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vmul.f32 s13, s0, s8 │ │ │ │ + vstr s12, [r7] │ │ │ │ vmla.f32 s13, s2, s7 │ │ │ │ - vstr s12, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - vstr s14, [r5] │ │ │ │ + vstr s14, [r6] │ │ │ │ vmov.f32 s14, s1 │ │ │ │ + mov r6, r0 │ │ │ │ + sub.w r0, r0, #4 │ │ │ │ vmla.f32 s14, s18, s6 │ │ │ │ - add r5, r4 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - vstr s14, [r5] │ │ │ │ - cmp r3, r7 │ │ │ │ - bne.w 4685a │ │ │ │ - add sp, #12 │ │ │ │ + vstr s13, [r6] │ │ │ │ + ldr r6, [sp, #96] @ 0x60 │ │ │ │ + vstmia lr!, {s14} │ │ │ │ + add.w r6, r6, #1 │ │ │ │ + str r6, [sp, #96] @ 0x60 │ │ │ │ + ldrd r7, r6, [sp, #96] @ 0x60 │ │ │ │ + cmp r6, r7 │ │ │ │ + bne.w 4ac00 │ │ │ │ + add sp, #28 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ - bgt.n 469f6 │ │ │ │ - subs r6, #99 @ 0x63 │ │ │ │ - add r5, pc, #916 @ (adr r5, 46e80 ) │ │ │ │ - subs r7, #102 @ 0x66 │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ - subs r7, #31 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - adds r2, #48 @ 0x30 │ │ │ │ - rsb r9, r9, #0 │ │ │ │ - rsb sl, sl, #0 │ │ │ │ - negs r4, r6 │ │ │ │ - vldr s2, [pc, #-40] @ 46adc │ │ │ │ - vldr s3, [pc, #-40] @ 46ae0 │ │ │ │ - vldr s4, [pc, #-28] @ 46af0 │ │ │ │ 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#-52] @ 4aeb4 │ │ │ │ + str r3, [sp, #20] │ │ │ │ + add.w r3, r4, #48 @ 0x30 │ │ │ │ + mov r4, r6 │ │ │ │ + vldr s5, [pc, #-60] @ 4aeb8 │ │ │ │ + vldr s6, [pc, #-60] @ 4aebc │ │ │ │ + vldr s7, [pc, #-60] @ 4aec0 │ │ │ │ + add.w r8, fp, r1 │ │ │ │ + add.w r6, sl, r1 │ │ │ │ + vldr s13, [r9] │ │ │ │ + add.w lr, r9, r1 │ │ │ │ + add.w ip, r0, r1 │ │ │ │ + str r6, [sp, #0] │ │ │ │ + add.w r3, r3, #48 @ 0x30 │ │ │ │ + vldr s15, [r3, #-96] @ 0xffffffa0 │ │ │ │ + vldr s9, [r3, #-92] @ 0xffffffa4 │ │ │ │ + vldr s12, [r0] │ │ │ │ + vldr s0, [r3, #-84] @ 0xffffffac │ │ │ │ vmul.f32 s14, s13, s9 │ │ │ │ - add.w ip, r5, r9 │ │ │ │ + vldr s8, [r3, #-52] @ 0xffffffcc │ │ │ │ + vldr s1, [fp] │ │ │ │ + vldr s16, [lr] │ │ │ │ vmla.f32 s14, s12, s15 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ - vldr s9, [r3] │ │ │ │ - vldr s1, [lr] │ │ │ │ - add lr, r8 │ │ │ │ - vldr s0, [r2, #-84] @ 0xffffffac │ │ │ │ + vldr s9, [r8] │ │ │ │ + vldr s18, [r3, #-60] @ 0xffffffc4 │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ - vldr 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s22, s20, s6 │ │ │ │ vmla.f32 s8, s19, s7 │ │ │ │ + vmla.f32 s18, s17, s3 │ │ │ │ vmla.f32 s14, s17, s4 │ │ │ │ - add r5, r4 │ │ │ │ - add r3, r4 │ │ │ │ vmls.f32 s18, s16, s2 │ │ │ │ vmla.f32 s14, s16, s3 │ │ │ │ - vsub.f32 s21, s21, s22 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ + vsub.f32 s21, s21, s22 │ │ │ │ + vsub.f32 s8, s14, s10 │ │ │ │ vsub.f32 s22, s18, s21 │ │ │ │ vadd.f32 s18, s18, s21 │ │ │ │ - vsub.f32 s8, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vmov.f32 s10, s11 │ │ │ │ vmla.f32 s11, s0, s5 │ │ │ │ - vstr s22, [r5] │ │ │ │ - add r5, r4 │ │ │ │ - vstr s18, [r3] │ │ │ │ - add r3, r4 │ │ │ │ + vstr s22, [ip] │ │ │ │ vmla.f32 s10, s1, s5 │ │ │ │ - vstr s8, [r5] │ │ │ │ + vstr s18, [r7] │ │ │ │ + vstr s8, [r6] │ │ │ │ vmul.f32 s8, s9, s6 │ │ │ │ - vstr s14, [r3] │ │ │ │ - vmul.f32 s14, s15, s3 │ │ │ │ - vmla.f32 s8, s0, s7 │ │ │ │ - vmla.f32 s14, s12, s4 │ │ │ │ - vmul.f32 s15, s15, s2 │ │ │ │ vmul.f32 s9, s9, s7 │ │ │ │ + ldrd r7, r6, [sp, #4] │ │ │ │ + vmla.f32 s8, s0, s7 │ │ │ │ vmla.f32 s9, s1, s6 │ │ │ │ - add r3, r4 │ │ │ │ - add r5, r4 │ │ │ │ - vmls.f32 s14, s13, s2 │ │ │ │ + vstr s14, [r6] │ │ │ │ + vmul.f32 s14, s15, s3 │ │ │ │ + vmul.f32 s15, s15, s2 │ │ │ │ + ldr r6, [sp, #96] @ 0x60 │ │ │ │ + vmla.f32 s14, s12, s4 │ │ │ │ vnmls.f32 s15, s12, s3 │ │ │ │ + add.w r6, r6, #1 │ │ │ │ + str r6, [sp, #96] @ 0x60 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ - vmls.f32 s15, s13, s4 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ + ldr r6, [sp, #20] │ │ │ │ + vmls.f32 s14, s13, s2 │ │ │ │ + vmls.f32 s15, s13, s4 │ │ │ │ + add r5, r6 │ │ │ │ + ldr r6, [sp, #100] @ 0x64 │ │ │ │ vsub.f32 s8, s10, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vstr s8, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - vstr s14, [r5] │ │ │ │ + vstr s8, [fp] │ │ │ │ + sub.w fp, fp, r2 │ │ │ │ + vstr s14, [r7] │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - add r5, r4 │ │ │ │ - vstr s14, [r3] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - vstr s15, [r5] │ │ │ │ - add r0, r3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - add r1, r3 │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - cmp r3, r7 │ │ │ │ - bne.w 46b20 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldr r7, [sp, #96] @ 0x60 │ │ │ │ + cmp r6, r7 │ │ │ │ + vstr s14, [r9] │ │ │ │ + sub.w r9, r9, r2 │ │ │ │ + vstr s15, [sl] │ │ │ │ + add sl, r2 │ │ │ │ + bne.w 4aefe │ │ │ │ + b.n 4ae8e │ │ │ │ │ │ │ │ -00046da0 : │ │ │ │ - ldr r2, [pc, #8] @ (46dac ) │ │ │ │ - ldr r1, [pc, #12] @ (46db0 ) │ │ │ │ +0004b188 : │ │ │ │ + ldr r2, [pc, #8] @ (4b194 ) │ │ │ │ + ldr r1, [pc, #12] @ (4b198 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - movs r6, #192 @ 0xc0 │ │ │ │ + strh r0, [r3, #22] │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfa4fffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #56 @ 0x38 │ │ │ │ + ldr??.w pc, [r7, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr.w r8, [sp, #96] @ 0x60 │ │ │ │ ldr r4, [sp, #104] @ 0x68 │ │ │ │ add.w r5, r8, #4294967295 @ 0xffffffff │ │ │ │ - mla r2, r6, r5, r2 │ │ │ │ + rsb r5, r5, r5, lsl #3 │ │ │ │ + add.w r2, r2, r5, lsl #3 │ │ │ │ ldr r5, [sp, #100] @ 0x64 │ │ │ │ cmp r8, r5 │ │ │ │ - bge.w 47084 │ │ │ │ - movs r6, #12 │ │ │ │ - lsls r5, r3, #4 │ │ │ │ + bge.w 4b48e │ │ │ │ + add.w r6, r3, r3, lsl #1 │ │ │ │ cmp r4, #1 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - mov.w r6, r3, lsl #3 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - mov.w r6, #24 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - str r6, [sp, #16] │ │ │ │ + mov.w r5, r3, lsl #4 │ │ │ │ + mov.w r7, r6, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #3 │ │ │ │ + strd r7, r6, [sp, #12] │ │ │ │ + mov.w r7, r3, lsl #3 │ │ │ │ mov.w r6, r3, lsl #2 │ │ │ │ - str r6, [sp, #8] │ │ │ │ - mov.w r6, #20 │ │ │ │ - mul.w r3, r6, r3 │ │ │ │ - bne.w 47094 │ │ │ │ - negs r4, r5 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - rsb sl, r4, #0 │ │ │ │ - vldr s10, [pc, #632] @ 47090 │ │ │ │ + add r3, r6 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r7, r6, [sp, #4] │ │ │ │ + bne.w 4b4b0 │ │ │ │ + rsb r4, r5, #0 │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + vldr s10, [pc, #676] @ 4b4ac │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ mov fp, r0 │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #24] │ │ │ │ + strd r4, r3, [sp, #20] │ │ │ │ + ldrd r3, r4, [sp, #4] │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + rsb sl, r4, #0 │ │ │ │ + str r3, [sp, #28] │ │ │ │ mov r3, fp │ │ │ │ add.w r9, r1, r5 │ │ │ │ - adds r0, r3, r5 │ │ │ │ - vldr s11, [r2, #-32] @ 0xffffffe0 │ │ │ │ - vldr s15, [r2, #-28] @ 0xffffffe4 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ + add.w r0, r3, r5 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - vldr s12, [r9] │ │ │ │ - adds r2, #56 @ 0x38 │ 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vadd.f32 s6, s14, s9 │ │ │ │ vsub.f32 s9, s9, s14 │ │ │ │ vldr s14, [r4] │ │ │ │ - str r0, [sp, #0] │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ vsub.f32 s8, s13, s15 │ │ │ │ vadd.f32 s5, s15, s13 │ │ │ │ vldr s13, [r2, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s15, s13, s11 │ │ │ │ vmla.f32 s15, s12, s14 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ vmul.f32 s11, s7, s4 │ │ │ │ vnmls.f32 s12, s13, s14 │ │ │ │ - vldr s14, [r7] │ │ │ │ vldr s13, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vldr s14, [r7] │ │ │ │ add r7, sl │ │ │ │ vmla.f32 s11, s13, s14 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ vnmls.f32 s13, s7, s14 │ │ │ │ vldr s7, [lr] │ │ │ │ add lr, r5 │ │ │ │ add.w fp, lr, r0 │ │ │ │ - vadd.f32 s14, s11, s15 │ │ │ │ vldr s0, [lr] │ │ │ │ - vsub.f32 s15, s15, s11 │ │ │ │ - vldr s11, [r2, #-104] @ 0xffffff98 │ │ │ │ vldr s17, [fp] │ │ │ │ add fp, r5 │ │ │ │ + vadd.f32 s14, s11, s15 │ │ │ │ + vsub.f32 s15, s15, s11 │ │ │ │ + vldr s11, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s19, [fp] │ │ │ │ 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[r6] │ │ │ │ vadd.f32 s19, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vstr s19, [r7] │ │ │ │ mov r7, r1 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vstr s7, [r7] │ │ │ │ ldr r7, [sp, #4] │ │ │ │ add r6, r7 │ │ │ │ vstr s14, [r6] │ │ │ │ vadd.f32 s14, s17, s3 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vsub.f32 s14, s3, s17 │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, r0 │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ vadd.f32 s12, s0, s9 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ vstr s13, [r4] │ │ │ │ vsub.f32 s13, s6, s14 │ │ │ │ vadd.f32 s14, s14, s6 │ │ │ │ - subs r4, r4, r0 │ │ │ │ + sub.w r4, r4, r0 │ │ │ │ vstr s13, [r3] │ │ │ │ vadd.f32 s13, s2, s8 │ │ │ │ + add r3, sl │ │ │ │ vstr s14, [r4] │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ add r4, r6 │ │ │ │ - add r3, sl │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s11, [r4] │ │ │ │ vadd.f32 s11, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s11, [r9] │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, r0 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ cmp r3, r8 │ │ │ │ - bne.w 46e20 │ │ │ │ + bne.w 4b220 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vldr s8, [pc, #-12] @ 4b4ac │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + rsb sl, r6, #0 │ │ │ │ + str r1, [sp, #0] │ │ │ │ + str r3, [sp, #24] │ │ │ │ + rsb r3, r7, #0 │ │ │ │ str r4, [sp, #32] │ │ │ │ - negs r4, r4 │ │ │ │ + rsb r4, r4, #0 │ │ │ │ + str r3, [sp, #28] │ │ │ │ str r4, [sp, #36] @ 0x24 │ │ │ │ - negs r4, r5 │ │ │ │ + rsb r4, r5, #0 │ │ │ │ str r4, [sp, #20] │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - rsb sl, r4, #0 │ │ │ │ - vldr s8, [pc, #-32] @ 47090 │ │ │ │ - negs r3, r3 │ │ │ │ - str r1, [sp, #0] │ │ │ │ - str r3, [sp, #24] │ │ │ │ ldr r1, [sp, #0] │ │ │ │ - adds r3, r0, r5 │ │ │ │ - vldr s10, [r2, #-28] @ 0xffffffe4 │ │ │ │ + add.w r3, r0, r5 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - add.w r9, r1, r5 │ │ │ │ - vldr s13, [r2, #-32] @ 0xffffffe0 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ vldr s15, [r3] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - ldr r4, [sp, #12] │ │ │ │ + vldr s10, [r2, #-84] @ 0xffffffac │ │ │ │ + add.w r9, r1, r5 │ │ │ │ + vldr s13, [r2, #-88] @ 0xffffffa8 │ │ │ │ vldr s11, [r9] │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vldr s12, [r0] │ │ │ │ - adds r6, r3, r4 │ │ │ │ - add r4, r9 │ │ │ │ - vldr s6, [r1] │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ + vldr s6, [r1] │ │ │ │ + add.w r6, r3, r4 │ │ │ │ + add r4, r9 │ │ │ │ ldr r7, [sp, #20] │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vldr s4, [r2, #-92] @ 0xffffffa4 │ │ │ │ vldr s0, [r2, #-68] @ 0xffffffbc │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ vnmls.f32 s15, s11, s13 │ │ │ │ + vldr s17, [r2, #-108] @ 0xffffff94 │ │ │ │ vldr s11, [r2, #-60] @ 0xffffffc4 │ │ │ │ vldr s13, [r2, #-64] @ 0xffffffc0 │ │ │ │ - vldr s17, [r2, #-108] @ 0xffffff94 │ │ │ │ vadd.f32 s5, s12, s14 │ │ │ │ vsub.f32 s10, s12, s14 │ │ │ │ vldr s12, [r4] │ │ │ │ vldr s14, [r6] │ │ │ │ add r6, r7 │ │ │ │ - adds r7, r4, r7 │ │ │ │ + add r7, r4 │ │ │ │ add.w lr, r6, sl │ │ │ │ vsub.f32 s7, s6, s15 │ │ │ │ vadd.f32 s6, s6, s15 │ │ │ │ + vldr s9, [r7] │ │ │ │ + add r7, sl │ │ │ │ vmul.f32 s15, s12, s11 │ │ │ │ + vldr s3, [r7] │ │ │ │ + add r7, r5 │ │ │ │ + add.w ip, r7, r1 │ │ │ │ + vldr s1, [r7] │ │ │ │ vmla.f32 s15, s14, s13 │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ - vldr s9, [r7] │ │ │ │ - add r7, sl │ │ │ │ vldr s11, [r2, #-96] @ 0xffffffa0 │ │ │ │ + vldr s16, [ip] │ │ │ │ + add ip, r5 │ │ │ │ + vldr s18, [ip] │ │ │ │ vnmls.f32 s14, s12, s13 │ │ │ │ - vldr s13, [r6] │ │ │ │ vmul.f32 s12, s9, s4 │ │ │ │ - vldr s3, [r7] │ │ │ │ - add r7, r5 │ │ │ │ + vldr s13, [r6] │ │ │ │ vmla.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ - add.w ip, r7, r1 │ │ │ │ - vldr s1, [r7] │ │ │ │ vnmls.f32 s13, s9, s11 │ │ │ │ vldr s9, [r2, #-104] @ 0xffffff98 │ │ │ │ - vldr s16, [ip] │ │ │ │ - add ip, r5 │ │ │ │ vadd.f32 s11, s15, s12 │ │ │ │ - vldr s18, [ip] │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vldr s12, [r2, #-100] @ 0xffffff9c │ │ │ │ vadd.f32 s4, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vldr s13, [lr] │ │ │ │ vmul.f32 s2, s3, s12 │ │ │ │ add lr, r5 │ │ │ │ @@ -72008,37 +74120,37 @@ │ │ │ │ add fp, r5 │ │ │ │ vmla.f32 s3, s13, s9 │ │ │ │ vmul.f32 s13, s13, s17 │ │ │ │ vnmls.f32 s13, s16, s9 │ │ │ │ vldr s9, [fp] │ │ │ │ vldr s17, [r2, #-80] @ 0xffffffb0 │ │ │ │ vldr s19, [r2, #-76] @ 0xffffffb4 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ vmul.f32 s16, s18, s19 │ │ │ │ add.w fp, ip, r1 │ │ │ │ vmla.f32 s16, s9, s17 │ │ │ │ vmul.f32 s9, s9, s19 │ │ │ │ vnmls.f32 s9, s18, s17 │ │ │ │ vadd.f32 s18, s3, s16 │ │ │ │ vsub.f32 s3, s3, s16 │ │ │ │ vadd.f32 s17, s13, s9 │ │ │ │ - vadd.f32 s16, s11, s18 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ + vadd.f32 s16, s11, s18 │ │ │ │ vadd.f32 s9, s5, s0 │ │ │ │ vsub.f32 s11, s11, s18 │ │ │ │ vsub.f32 s18, s7, s2 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ vsub.f32 s19, s9, s16 │ │ │ │ vadd.f32 s9, s9, s16 │ │ │ │ vstr s19, [fp] │ │ │ │ vsub.f32 s19, s3, s13 │ │ │ │ + vadd.f32 s13, s3, s13 │ │ │ │ vstr s9, [r0] │ │ │ │ vsub.f32 s9, s6, s12 │ │ │ │ vadd.f32 s6, s6, s12 │ │ │ │ - vadd.f32 s13, s3, s13 │ │ │ │ vsub.f32 s16, s11, s9 │ │ │ │ vadd.f32 s11, s11, s9 │ │ │ │ vsub.f32 s9, s10, s1 │ │ │ │ vstr s16, [lr] │ │ │ │ vstr s11, [ip] │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ @@ -72067,17 +74179,17 @@ │ │ │ │ vsub.f32 s12, s11, s6 │ │ │ │ vadd.f32 s11, s11, s6 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s5, s0 │ │ │ │ add r3, r1 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ vstr s11, [r4] │ │ │ │ - subs r4, r4, r1 │ │ │ │ vsub.f32 s11, s12, s4 │ │ │ │ vadd.f32 s12, s12, s4 │ │ │ │ + sub.w r4, r4, r1 │ │ │ │ vstr s11, [r3] │ │ │ │ add r3, sl │ │ │ │ vstr s12, [r4] │ │ │ │ vadd.f32 s12, s10, s1 │ │ │ │ add r4, r6 │ │ │ │ vsub.f32 s13, s12, s14 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ @@ -72092,162 +74204,162 @@ │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add r0, r3 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r1, [sp, #0] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.w 470b8 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 4b4dc │ │ │ │ + b.n 4b48e │ │ │ │ nop │ │ │ │ │ │ │ │ -0004732c : │ │ │ │ - ldr r2, [pc, #8] @ (47338 ) │ │ │ │ - ldr r1, [pc, #12] @ (4733c ) │ │ │ │ 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s6 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vmla.f32 s13, s4, s27 │ │ │ │ vmla.f32 s15, s12, s7 │ │ │ │ vmul.f32 s12, s12, s6 │ │ │ │ vmul.f32 s11, s11, s28 │ │ │ │ - vmla.f32 s13, s4, s27 │ │ │ │ vsub.f32 s4, s4, s16 │ │ │ │ vnmls.f32 s12, s17, s7 │ │ │ │ - vstr s4, [r2] │ │ │ │ + vstr s4, [r3] │ │ │ │ vadd.f32 s9, s11, s13 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vsub.f32 s8, s12, s9 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ - vstr s8, [r1] │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ - vldr s8, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ - vstr s12, [r3] │ │ │ │ + vstr s8, [r2] │ │ │ │ + vstr s12, [r1] │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ + vldr s8, [sp, #36] @ 0x24 │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ + ldrd r3, r2, [sp, #16] │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - vstr s12, [ip] │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s12, [r1] │ │ │ │ + vstr s15, [ip] │ │ │ │ vsub.f32 s15, s24, s0 │ │ │ │ - vldr s12, [sp, #40] @ 0x28 │ │ │ │ vadd.f32 s0, s0, s24 │ │ │ │ + vldr s12, [sp, #40] @ 0x28 │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ vmul.f32 s13, s10, s7 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ + vmul.f32 s15, s15, s28 │ │ │ │ + vmov.f32 s11, s12 │ │ │ │ + vadd.f32 s12, s12, s0 │ │ │ │ vmla.f32 s13, s14, s6 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ - vmov.f32 s11, s12 │ │ │ │ - vmul.f32 s15, s15, s28 │ │ │ │ vmls.f32 s11, s0, s27 │ │ │ │ - vadd.f32 s12, s12, s0 │ │ │ │ + vstr s12, [r3] │ │ │ │ vnmls.f32 s14, s10, s6 │ │ │ │ - vstr s12, [r0] │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vsub.f32 s10, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vstr s10, [r4] │ │ │ │ - vstr s14, [r2] │ │ │ │ + vstr s10, [r3] │ │ │ │ + ldr r3, [sp, #160] @ 0xa0 │ │ │ │ + vstr s14, [r1] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vstr s14, [r1] │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #160] @ 0xa0 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #160] @ 0xa0 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - add r6, r3 │ │ │ │ + vstr s14, [r2] │ │ │ │ + ldr r2, [sp, #160] @ 0xa0 │ │ │ │ + vstr s13, [r0] │ │ │ │ + add r5, r3 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - add r7, r3 │ │ │ │ + add r6, r3 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - ldrd r2, r3, [sp, #160] @ 0xa0 │ │ │ │ + eor.w r7, r7, r3 │ │ │ │ + ldr r3, [sp, #164] @ 0xa4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 477a8 │ │ │ │ + bne.w 4bc18 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00047b6c : │ │ │ │ - ldr r2, [pc, #8] @ (47b78 ) │ │ │ │ - ldr r1, [pc, #12] @ (47b7c ) │ │ │ │ +0004c004 : │ │ │ │ + ldr r2, [pc, #8] @ (4c010 ) │ │ │ │ + ldr r1, [pc, #12] @ (4c014 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - adds r4, r0, r6 │ │ │ │ + strb r4, [r5, #19] │ │ │ │ movs r3, r1 │ │ │ │ - @ instruction: 0xfbd3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + sdiv pc, r7, pc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ - vpush {d8-d15} │ │ │ │ - sub sp, #68 @ 0x44 │ │ │ │ mov sl, r3 │ │ │ │ - ldr r3, [pc, #52] @ (47bc8 ) │ │ │ │ - ldrd r1, r0, [sp, #168] @ 0xa8 │ │ │ │ - add r3, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + vpush {d8-d15} │ │ │ │ + sub sp, #76 @ 0x4c │ │ │ │ + ldrd r1, r0, [sp, #176] @ 0xb0 │ │ │ │ + ldr r3, [pc, #52] @ (4c074 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 48032 │ │ │ │ - ldr r1, [sp, #176] @ 0xb0 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 4c4ec │ │ │ │ + ldr r1, [sp, #184] @ 0xb8 │ │ │ │ vmov.f32 s28, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s31, [pc, #28] @ 47bc4 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - str r1, [sp, #52] @ 0x34 │ │ │ │ - negs r1, r1 │ │ │ │ - str r1, [sp, #56] @ 0x38 │ │ │ │ - ldr r1, [pc, #24] @ (47bcc ) │ │ │ │ + vldr s31, [pc, #32] @ 4c070 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + str r1, [sp, #60] @ 0x3c │ │ │ │ + rsb r1, r1, #0 │ │ │ │ + str r1, [sp, #64] @ 0x40 │ │ │ │ + ldr r1, [pc, #24] @ (4c078 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ - ldr r1, [sp, #168] @ 0xa8 │ │ │ │ + ldr r1, [sp, #176] @ 0xb0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ - movs r3, #88 @ 0x58 │ │ │ │ - mla r7, r3, r1, r2 │ │ │ │ - b.n 47bd0 │ │ │ │ - nop │ │ │ │ - cbz r7, 47c3c │ │ │ │ + str r3, [sp, #68] @ 0x44 │ │ │ │ + mov.w r3, #88 @ 0x58 │ │ │ │ + mla r6, r3, r1, r2 │ │ │ │ + b.n 4c07c │ │ │ │ + cbz r7, 4c0e8 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - strb r6, [r3, #0] │ │ │ │ + ldmia r3!, {r2, r4, r5, r6} │ │ │ │ movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov.w r3, sl, lsl #4 │ │ │ │ - vldr s13, [r7, #-60] @ 0xffffffc4 │ │ │ │ - add.w r1, r9, r3 │ │ │ │ - add.w r6, r8, r3 │ │ │ │ - vldr s15, [r7, #-64] @ 0xffffffc0 │ │ │ │ - adds r2, r6, r3 │ │ │ │ - add r3, r1 │ │ │ │ - vldr s11, [r7, #-28] @ 0xffffffe4 │ │ │ │ + mov.w r2, sl, lsl #4 │ │ │ │ + vldr s9, [r6, #-84] @ 0xffffffac │ │ │ │ + add.w r6, r6, #88 @ 0x58 │ │ │ │ + add.w r1, r9, r2 │ │ │ │ + add.w r3, r8, r2 │ │ │ │ + vldr s15, [r6, #-152] @ 0xffffff68 │ │ │ │ + vldr s13, [r6, #-148] @ 0xffffff6c │ │ │ │ + strd r3, r1, [sp, #4] │ │ │ │ vldr s14, [r1] │ │ │ │ - movs r0, #20 │ │ │ │ - vldr s5, [r6] │ │ │ │ - movs r5, #24 │ │ │ │ - vldr s12, [r3] │ │ │ │ - adds r7, #88 @ 0x58 │ │ │ │ + vldr s5, [r3] │ │ │ │ + add r3, r2 │ │ │ │ + add r2, r1 │ │ │ │ + vldr s11, [r6, #-116] @ 0xffffff8c │ │ │ │ + str r3, [sp, #12] │ │ │ │ vmul.f32 s4, s14, s13 │ │ │ │ - str r1, [sp, #0] │ │ │ │ + vldr s12, [r2] │ │ │ │ + vldr s26, [r8] │ │ │ │ + vldr s24, [r9] │ │ │ │ vmla.f32 s4, s5, s15 │ │ │ │ vmul.f32 s5, s5, s13 │ │ │ │ - vldr s13, [r7, #-120] @ 0xffffff88 │ │ │ │ - movs r1, #36 @ 0x24 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - mul.w r4, r0, sl │ │ │ │ - vldr s9, [r7, #-172] @ 0xffffff54 │ │ │ │ + vldr s13, [r6, #-120] @ 0xffffff88 │ │ │ │ vnmls.f32 s5, s14, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ + vldr s15, [r3] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ - mul.w r2, r1, sl │ │ │ │ - add.w r0, r8, r4 │ │ │ │ - add r4, r9 │ │ │ │ + mov.w r3, sl, lsl #3 │ │ │ │ + add.w r1, r3, sl │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - add.w r1, r9, r2 │ │ │ │ - add.w fp, r8, r2 │ │ │ │ - vldr s7, [r0] │ │ │ │ - mov.w r2, sl, lsl #2 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - vnmls.f32 s15, s12, s13 │ │ │ │ - vldr s12, [r7, #-108] @ 0xffffff94 │ │ │ │ + add.w fp, r8, r1 │ │ │ │ + add r1, r9 │ │ │ │ vldr s8, [fp] │ │ │ │ - str r0, [sp, #12] │ │ │ │ - vldr s26, [r8] │ │ │ │ + str r1, [sp, #16] │ │ │ │ + vnmls.f32 s15, s12, s13 │ │ │ │ + vldr s12, [r6, #-108] @ 0xffffff94 │ │ │ │ vsub.f32 s11, s14, s4 │ │ │ │ - vldr s24, [r9] │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ - add.w r1, r8, r2 │ │ │ │ - add r2, r9 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + mov.w r1, sl, lsl #2 │ │ │ │ + add.w lr, r1, sl │ │ │ │ + mov.w r0, lr, lsl #2 │ │ │ │ vsub.f32 s13, s5, s15 │ │ │ │ vadd.f32 s5, s5, s15 │ │ │ │ - vldr s15, [r7, #-112] @ 0xffffff90 │ │ │ │ + vldr s15, [r6, #-112] @ 0xffffff90 │ │ │ │ vmul.f32 s0, s14, s12 │ │ │ │ - vldr s10, [r2] │ │ │ │ - mul.w r2, r5, sl │ │ │ │ - str r1, [sp, #16] │ │ │ │ - movs r5, #40 @ 0x28 │ │ │ │ + add.w r7, r0, r9 │ │ │ │ + add.w r5, r8, r0 │ │ │ │ + mov.w lr, lr, lsl #3 │ │ │ │ + add.w r0, r8, r3 │ │ │ │ + vmls.f32 s26, s4, s28 │ │ │ │ + vldr s7, [r5] │ │ │ │ + vmul.f32 s11, s11, s31 │ │ │ │ + strd r5, r7, [sp, #20] │ │ │ │ + add.w r5, r8, r1 │ │ │ │ + add r1, r9 │ │ │ │ + add.w r4, r8, lr │ │ │ │ + add lr, r9 │ │ │ │ vmla.f32 s0, s8, s15 │ │ │ │ vmul.f32 s8, s8, s12 │ │ │ │ - vldr s12, [r7, #-140] @ 0xffffff74 │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - add.w ip, r8, r2 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - vmls.f32 s26, s4, s28 │ │ │ │ + vldr s12, [r6, #-140] @ 0xffffff74 │ │ │ │ + strd r5, r1, [sp, #28] │ │ │ │ vmls.f32 s24, s5, s28 │ │ │ │ - vnmls.f32 s8, s14, s15 │ │ │ │ - vldr s14, [r4] │ │ │ │ - vldr s15, [r7, #-144] @ 0xffffff70 │ │ │ │ vmul.f32 s13, s13, s31 │ │ │ │ - vldr s18, [ip] │ │ │ │ - vmul.f32 s11, s11, s31 │ │ │ │ + vldr s10, [r1] │ │ │ │ + add.w r1, sl, sl, lsl #1 │ │ │ │ + vnmls.f32 s8, s14, s15 │ │ │ │ + vldr s14, [r7] │ │ │ │ + mov.w r7, #44 @ 0x2c │ │ │ │ + vldr s15, [r6, #-144] @ 0xffffff70 │ │ │ │ + vmov.f32 s22, s0 │ │ │ │ vmul.f32 s16, s14, s12 │ │ │ │ + vmov.f32 s30, s8 │ │ │ │ vmla.f32 s16, s7, s15 │ │ │ │ vmul.f32 s7, s7, s12 │ │ │ │ - vldr s12, [r7, #-176] @ 0xffffff50 │ │ │ │ - vmov.f32 s22, s0 │ │ │ │ + vldr s12, [r6, #-176] @ 0xffffff50 │ │ │ │ vnmls.f32 s7, s14, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ + vldr s15, [r5] │ │ │ │ vmul.f32 s14, s10, s9 │ │ │ │ - mov.w r1, sl, lsl #3 │ │ │ │ - add.w r2, r8, r1 │ │ │ │ - add r1, r9 │ │ │ │ + mov.w r5, r1, lsl #3 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w ip, r8, r5 │ │ │ │ + add r5, r9 │ │ │ │ + vldr s18, [ip] │ │ │ │ vmla.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vmov.f32 s30, s8 │ │ │ │ vnmls.f32 s15, s10, s12 │ │ │ │ vsub.f32 s3, s16, s14 │ │ │ │ vadd.f32 s16, s16, s14 │ │ │ │ - vldr s14, [r0] │ │ │ │ + vldr s14, [r5] │ │ │ │ vsub.f32 s10, s15, s7 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ - vldr s15, [r7, #-136] @ 0xffffff78 │ │ │ │ + vldr s15, [r6, #-136] @ 0xffffff78 │ │ │ │ + strd r0, r4, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s0, s0, s16 │ │ │ │ - vldr s9, [r7, #-132] @ 0xffffff7c │ │ │ │ vmls.f32 s22, s16, s28 │ │ │ │ - vldr s6, [r7, #-164] @ 0xffffff5c │ │ │ │ + vldr s6, [r6, #-164] @ 0xffffff5c │ │ │ │ vmul.f32 s3, s3, s31 │ │ │ │ - str r2, [sp, #28] │ │ │ │ + vldr s9, [r6, #-132] @ 0xffffff7c │ │ │ │ + vldr s2, [lr] │ │ │ │ vadd.f32 s8, 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s12, s23 │ │ │ │ + vldr s4, [sp, #124] @ 0x7c │ │ │ │ + ldr r0, [sp, #44] @ 0x2c │ │ │ │ vnmls.f32 s14, s13, s24 │ │ │ │ vmul.f32 s13, s13, s23 │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ vmla.f32 s13, s12, s24 │ │ │ │ vmov.f32 s12, s11 │ │ │ │ - ldr r0, [sp, #64] @ 0x40 │ │ │ │ - ldr r4, [sp, #48] @ 0x30 │ │ │ │ - ldr r6, [sp, #44] @ 0x2c │ │ │ │ - vmov.f32 s5, s14 │ │ │ │ - vsub.f32 s14, s3, s2 │ │ │ │ - vsub.f32 s6, s14, s4 │ │ │ │ - vadd.f32 s14, s14, s4 │ │ │ │ - vmla.f32 s12, s6, s8 │ │ │ │ - vmul.f32 s14, s14, s25 │ │ │ │ - vsub.f32 s6, s6, s11 │ │ │ │ - vstr s6, [r2] │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ + vmov.f32 s7, s14 │ │ │ │ + vsub.f32 s14, s5, s4 │ │ │ │ + vsub.f32 s9, s14, s6 │ │ │ │ + vadd.f32 s14, s14, s6 │ │ │ │ + vmla.f32 s12, s9, s25 │ │ │ │ + vmul.f32 s14, s14, s26 │ │ │ │ + vsub.f32 s9, s9, s11 │ │ │ │ + vstr s9, [r2] │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s11, s12, s14 │ │ │ │ vsub.f32 s14, s12, s14 │ │ │ │ - vadd.f32 s12, s16, s17 │ │ │ │ - vadd.f32 s6, s13, s11 │ │ │ │ + vadd.f32 s12, s3, s16 │ │ │ │ + vadd.f32 s9, s13, s11 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ - vsub.f32 s13, s5, s14 │ │ │ │ - vadd.f32 s14, s5, s14 │ │ │ │ - vstr s6, [r1] │ │ │ │ - vstr s11, [r5] │ │ │ │ + vsub.f32 s13, s7, s14 │ │ │ │ + vadd.f32 s14, s7, s14 │ │ │ │ + vstr s9, [r1] │ │ │ │ + vstr s11, [ip] │ │ │ │ vadd.f32 s11, s15, s12 │ │ │ │ - vstr s13, [r0] │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vstr s13, [r4] │ │ │ │ vstr s14, [r3] │ │ │ │ - vadd.f32 s14, s3, s2 │ │ │ │ - ldr r3, [sp, #248] @ 0xf8 │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ - vmul.f32 s15, s15, s25 │ │ │ │ - adds r3, #1 │ │ │ │ + vadd.f32 s14, s5, s4 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ + ldr r1, [sp, #60] @ 0x3c │ │ │ │ + vmul.f32 s15, s15, s26 │ │ │ │ vmul.f32 s13, s14, s23 │ │ │ │ - str r3, [sp, #248] @ 0xf8 │ │ │ │ - vmla.f32 s13, s7, s24 │ │ │ │ - vmul.f32 s7, s7, s23 │ │ │ │ - ldr r3, [sp, #132] @ 0x84 │ │ │ │ - add r9, r3 │ │ │ │ - ldr r3, [sp, #136] @ 0x88 │ │ │ │ - vnmls.f32 s7, s14, s24 │ │ │ │ - vadd.f32 s14, s0, s1 │ │ │ │ - add sl, r3 │ │ │ │ - ldr r3, [sp, #140] @ 0x8c │ │ │ │ - eor.w fp, fp, r3 │ │ │ │ + vmla.f32 s13, s0, s24 │ │ │ │ + vmul.f32 s0, s0, s23 │ │ │ │ + vnmls.f32 s0, s14, s24 │ │ │ │ + vadd.f32 s14, s1, s2 │ │ │ │ vmov.f32 s12, s14 │ │ │ │ - vmls.f32 s12, s11, s8 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - vstr s14, [r4] │ │ │ │ + vmls.f32 s12, s11, s25 │ │ │ │ + vstr s14, [r1] │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ vsub.f32 s15, s12, s15 │ │ │ │ vsub.f32 s11, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - vsub.f32 s14, s15, s7 │ │ │ │ - vadd.f32 s7, s7, s15 │ │ │ │ - vstr s11, [r6] │ │ │ │ - vstr s13, [r1] │ │ │ │ - vstr s14, [r7] │ │ │ │ - vstr s7, [r2] │ │ │ │ - ldrd r2, r3, [sp, #248] @ 0xf8 │ │ │ │ + vsub.f32 s14, s15, s0 │ │ │ │ + vadd.f32 s0, s0, s15 │ │ │ │ + vstr s11, [r2] │ │ │ │ + vstr s13, [r3] │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + vstr s14, [r3] │ │ │ │ + ldr r3, [sp, #256] @ 0x100 │ │ │ │ + vstr s0, [r0] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #256] @ 0x100 │ │ │ │ + ldr r3, [sp, #140] @ 0x8c │ │ │ │ + add r9, r3 │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ + add sl, r3 │ │ │ │ + ldr r3, [sp, #148] @ 0x94 │ │ │ │ + ldr r2, [sp, #256] @ 0x100 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + ldr r3, [sp, #260] @ 0x104 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 480b8 │ │ │ │ - add sp, #148 @ 0x94 │ │ │ │ + bne.w 4c5a0 │ │ │ │ + add sp, #156 @ 0x9c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -00048788 : │ │ │ │ - ldr r2, [pc, #8] @ (48794 ) │ │ │ │ - ldr r1, [pc, #12] @ (48798 ) │ │ │ │ +0004cc9c : │ │ │ │ + ldr r2, [pc, #8] @ (4cca8 ) │ │ │ │ + ldr r1, [pc, #12] @ (4ccac ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - lsrs r0, r1, #23 │ │ │ │ + ldr r4, [r6, #8] │ │ │ │ movs r3, r1 │ │ │ │ - pldw [pc, #4095] @ 4979b │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ - mov r7, r1 │ │ │ │ + ldr??.w pc, [r7, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r0 │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #64] @ (487f0 ) │ │ │ │ ldrd r1, r0, [sp, #256] @ 0x100 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #64] @ (4cd18 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 48e70 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 4d3c4 │ │ │ │ ldr r1, [sp, #264] @ 0x108 │ │ │ │ - vldr s25, [pc, #36] @ 487e4 │ │ │ │ - vldr s24, [pc, #36] @ 487e8 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vldr s25, [pc, #40] @ 4cd0c │ │ │ │ + vldr s24, [pc, #40] @ 4cd10 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s23, [pc, #36] @ 4cd14 │ │ │ │ str r1, [sp, #140] @ 0x8c │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #144] @ 0x90 │ │ │ │ - ldr r1, [pc, #36] @ (487f4 ) │ │ │ │ - vldr s23, [pc, #28] @ 487ec │ │ │ │ + ldr r1, [pc, #32] @ (4cd1c ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ - ldr r1, [sp, #256] @ 0x100 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #148] @ 0x94 │ │ │ │ - movs r3, #120 @ 0x78 │ │ │ │ - mla r5, r3, r1, r2 │ │ │ │ - b.n 487f8 │ │ │ │ - nop │ │ │ │ + ldr r3, [sp, #256] @ 0x100 │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r6, r2, r3, lsl #3 │ │ │ │ + b.n 4cd20 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - str r2, [r0, #64] @ 0x40 │ │ │ │ + bkpt 0x00dc │ │ │ │ movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov.w r3, r8, lsl #5 │ │ │ │ - vldr s9, [r5, #-60] @ 0xffffffc4 │ │ │ │ - adds r1, r7, r3 │ │ │ │ - adds r2, r6, r3 │ │ │ │ - vldr s11, [r5, #-64] @ 0xffffffc0 │ │ │ │ - mov.w r0, r8, lsl #4 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add.w lr, r6, r0 │ │ │ │ + mov.w r2, r9, lsl #5 │ │ │ │ + vldr s11, [r6, #-64] @ 0xffffffc0 │ │ │ │ + add.w r6, r6, #120 @ 0x78 │ │ │ │ + mov.w fp, r9, lsl #4 │ │ │ │ + add.w r1, r8, r2 │ │ │ │ + vldr s9, [r6, #-180] @ 0xffffff4c │ │ │ │ + add.w r3, r7, r2 │ │ │ │ + add.w r0, r8, fp │ │ │ │ + add.w sl, r7, fp │ │ │ │ vldr s10, [r1] │ │ │ │ - add r0, r7 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add.w r9, r0, r3 │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w r4, lr, r3 │ │ │ │ + add.w r5, sl, r2 │ │ │ │ + strd r3, r1, [sp] │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r0, r2 │ │ │ │ + str r5, [sp, #8] │ │ │ │ + vldr s13, [r8] │ │ │ │ + str r3, [sp, #12] │ │ │ │ vmul.f32 s14, s10, s9 │ │ │ │ - vldr s8, [r5, #-28] @ 0xffffffe4 │ │ │ │ + vldr s12, [r7] │ │ │ │ + vldr s8, [r6, #-148] @ 0xffffff6c │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vldr s9, [r9] │ │ │ │ - mov.w sl, #56 @ 0x38 │ │ │ │ - str r2, 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@ 0x24 │ │ │ │ vldr s8, [sp, #108] @ 0x6c │ │ │ │ - vldr s13, [sp, #96] @ 0x60 │ │ │ │ - vldr s19, [sp, #84] @ 0x54 │ │ │ │ - vldr s4, [sp, #88] @ 0x58 │ │ │ │ + vnmls.f32 s14, s10, s23 │ │ │ │ vsub.f32 s13, s8, s13 │ │ │ │ - ldr r0, [sp, #40] @ 0x28 │ │ │ │ - vldr s3, [sp, #100] @ 0x64 │ │ │ │ vsub.f32 s8, s19, s4 │ │ │ │ vmul.f32 s13, s13, s25 │ │ │ │ vadd.f32 s7, s13, s8 │ │ │ │ vsub.f32 s8, s8, s13 │ │ │ │ vmul.f32 s13, s11, s23 │ │ │ │ vnmls.f32 s13, s15, s24 │ │ │ │ vmul.f32 s15, s15, s23 │ │ │ │ @@ -74007,269 +76142,276 @@ │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s9, s5 │ │ │ │ vadd.f32 s9, s9, s5 │ │ │ │ vldr s5, [sp, #92] @ 0x5c │ │ │ │ vstr s14, [r0] │ │ │ │ vsub.f32 s14, s13, s8 │ │ │ │ - ldr r0, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ + ldr r0, [sp, #72] @ 0x48 │ │ │ │ vsub.f32 s13, s31, s3 │ │ │ │ vstr s14, [r0] │ │ │ │ vsub.f32 s14, s12, s11 │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ + ldr 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│ │ │ + vstr s14, [r5] │ │ │ │ vstr s10, [r3] │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - vstr s15, [r3] │ │ │ │ ldr r3, [sp, #256] @ 0x100 │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s15, [r4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #256] @ 0x100 │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ - add r6, r3 │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ + ldr r2, [sp, #256] @ 0x100 │ │ │ │ add r7, r3 │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ + add r8, r3 │ │ │ │ ldr r3, [sp, #148] @ 0x94 │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - ldrd r2, r3, [sp, #256] @ 0x100 │ │ │ │ + eor.w r9, r9, r3 │ │ │ │ + ldr r3, [sp, #260] @ 0x104 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 487f8 │ │ │ │ + bne.w 4cd20 │ │ │ │ add sp, #156 @ 0x9c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00048e7c : │ │ │ │ - ldr r2, [pc, #8] @ (48e88 ) │ │ │ │ - ldr r1, [pc, #12] @ (48e8c ) │ │ │ │ +0004d3e0 : │ │ │ │ + ldr r2, [pc, #8] @ (4d3ec ) │ │ │ │ + ldr r1, [pc, #12] @ (4d3f0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - lsls r4, r0, #28 │ │ │ │ + str r0, [r4, #24] │ │ │ │ movs r3, r1 │ │ │ │ - pli [r7, #255]! │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r0 │ │ │ │ + str.w pc, [r7, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r1 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #420 @ 0x1a4 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #92] @ (48f00 ) │ │ │ │ ldrd r1, r0, [sp, #520] @ 0x208 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #92] @ (4d478 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 49eee │ │ │ │ + add r3, pc │ │ │ │ + bge.w 4e474 │ │ │ │ ldr r1, [sp, #528] @ 0x210 │ │ │ │ - mov ip, fp │ │ │ │ - vldr s21, [pc, #52] @ 48ee8 │ │ │ │ + mov ip, sl │ │ │ │ mov lr, r7 │ │ │ │ - vldr s23, [pc, #48] @ 48eec │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vldr s21, [pc, #52] @ 4d460 │ │ │ │ + vldr s23, [pc, #52] @ 4d464 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s22, [pc, #48] @ 4d468 │ │ │ │ str r1, [sp, #404] @ 0x194 │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ + vldr s31, [pc, #44] @ 4d46c │ │ │ │ str r1, [sp, #408] @ 0x198 │ │ │ │ - ldr r1, [pc, #60] @ (48f04 ) │ │ │ │ - vldr s22, [pc, #40] @ 48ef0 │ │ │ │ - vldr s31, [pc, #40] @ 48ef4 │ │ │ │ - vldr s28, [pc, #40] @ 48ef8 │ │ │ │ + ldr r1, [pc, #52] @ (4d47c ) │ │ │ │ + vldr s28, [pc, #40] @ 4d470 │ │ │ │ + vldr s27, [pc, #40] @ 4d474 │ │ │ │ ldr r3, [r3, r1] │ │ │ │ - ldr r1, [sp, #520] @ 0x208 │ │ │ │ - vldr s27, [pc, #36] @ 48efc │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #412] @ 0x19c │ │ │ │ - movs r3, #248 @ 0xf8 │ │ │ │ - mla sl, r3, r1, r2 │ │ │ │ - b.n 48f08 │ │ │ │ - nop │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ + rsb r3, r3, r3, lsl #5 │ │ │ │ + add.w r9, r2, r3, lsl #3 │ │ │ │ + b.n 4d480 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ - blt.n 48f5e │ │ │ │ + blt.n 4d4d6 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - ldrb r6, [r1, r4] │ │ │ │ + @ instruction: 0xb798 │ │ │ │ movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ mov.w r4, r8, lsl #6 │ │ │ │ - vldr s13, [sl, #-124] @ 0xffffff84 │ │ │ │ + vldr s11, [r9, #-192] @ 0xffffff40 │ │ │ │ + mov.w r0, r8, lsl #5 │ │ │ │ add.w r2, lr, r4 │ │ │ │ + vldr s13, [r9, #-124] @ 0xffffff84 │ │ │ │ add.w r3, ip, r4 │ │ │ │ - vldr s15, [sl, #-128] @ 0xffffff80 │ │ │ │ - str r3, [sp, #0] │ │ │ │ + add.w sl, lr, r0 │ │ │ │ + add.w fp, ip, r0 │ │ │ │ vldr s14, [r2] │ │ │ │ + add.w r6, sl, r4 │ │ │ │ + add.w r5, fp, r4 │ │ │ │ + strd r4, r3, [sp] │ │ │ │ + mov.w r4, #100 @ 0x64 │ │ │ │ + sub.w r0, r0, r8 │ │ │ │ + vldr s15, [r9, #-128] @ 0xffffff80 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r5, [sp, #8] │ │ │ │ vldr s10, [r3] │ │ │ │ - mov.w r3, r8, lsl #5 │ │ │ │ - add.w r9, lr, r3 │ │ │ │ - add.w fp, ip, r3 │ │ │ │ + mov.w r3, r8, lsl #2 │ │ │ │ + str r6, [sp, #16] │ │ │ │ vmul.f32 s9, s14, s13 │ │ │ │ - vldr s11, [sl, #-192] @ 0xffffff40 │ │ │ │ + vldr s7, [sl] │ │ │ │ + add.w r2, lr, r3 │ │ │ │ + add.w r7, ip, r3 │ │ │ │ + add r3, r8 │ │ │ │ + vldr s5, [r9, #-60] @ 0xffffffc4 │ │ │ │ + strd r7, r2, [sp, #20] │ │ │ │ + vldr s6, [r6] │ │ │ │ vmla.f32 s9, s10, s15 │ │ │ │ vmul.f32 s10, s10, s13 │ │ │ │ - vldr s7, [r9] │ │ │ │ - add.w r5, r9, r4 │ │ │ │ - vldr s13, [sl, #-188] @ 0xffffff44 │ │ │ │ - add.w r0, fp, r4 │ │ │ │ - vldr s5, [sl, #-60] @ 0xffffffc4 │ │ │ │ - mov.w r3, r8, lsl #2 │ │ │ │ + vldr s13, [r9, #-188] @ 0xffffff44 │ │ │ │ + vldr s8, [lr] │ │ │ │ vnmls.f32 s10, s14, s15 │ │ │ │ vldr s15, [fp] │ │ │ │ vmul.f32 s14, s7, s13 │ │ │ │ - vldr s6, [r5] │ │ │ │ - vldr s8, [lr] │ │ │ │ - add.w r7, lr, r3 │ │ │ │ + vldr s12, [ip] │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ - vldr s12, [ip] │ │ │ │ - add.w r6, ip, r3 │ │ │ │ - movs r3, #100 @ 0x64 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - str r0, [sp, #8] │ │ │ │ vnmls.f32 s15, s7, s11 │ │ │ │ - vldr s7, [sl, #-64] @ 0xffffffc0 │ │ │ │ + vldr s7, [r9, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s11, s6, s5 │ │ │ │ - mul.w r3, r3, r8 │ │ │ │ - str r5, [sp, #12] │ │ │ │ - add.w r2, ip, r3 │ │ │ │ - add r3, lr │ │ │ │ - str r6, [sp, #16] │ │ │ │ - str r7, [sp, #20] │ │ │ │ - str r2, [sp, #24] │ │ │ │ - str r3, [sp, #28] │ │ │ │ vmov.f32 s13, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - movs r0, #68 @ 0x44 │ │ │ │ + vldr s15, [r5] │ │ │ │ vmla.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vnmls.f32 s15, s6, s7 │ │ │ │ vadd.f32 s6, s12, s9 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ vadd.f32 s7, s14, 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│ vmul.f32 s12, s12, s22 │ │ │ │ vmla.f32 s12, s16, s23 │ │ │ │ vadd.f32 s16, s6, s11 │ │ │ │ vsub.f32 s11, s6, s11 │ │ │ │ vadd.f32 s17, s0, s9 │ │ │ │ vsub.f32 s9, s9, s0 │ │ │ │ vsub.f32 s19, s16, s17 │ │ │ │ - b.n 49c3c │ │ │ │ + vadd.f32 s16, s16, s17 │ │ │ │ + vadd.f32 s17, s5, s2 │ │ │ │ + b.n 4e1c4 │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - vadd.f32 s16, s16, s17 │ │ │ │ - vadd.f32 s17, s5, s2 │ │ │ │ vsub.f32 s5, s5, s2 │ │ │ │ vstr s19, [r0] │ │ │ │ - vstr s16, [r1] │ │ │ │ - vsub.f32 s16, s12, s13 │ │ │ │ + ldr r0, [sp, #116] @ 0x74 │ │ │ │ vsub.f32 s2, s9, s5 │ │ │ │ - ldr r1, [sp, #120] @ 0x78 │ │ │ │ - vadd.f32 s13, s13, s12 │ │ │ │ vadd.f32 s9, s9, s5 │ │ │ │ + vstr s16, [r0] │ │ │ │ + vsub.f32 s16, s12, s13 │ │ │ │ + vadd.f32 s13, s13, s12 │ │ │ │ + ldr r0, [sp, #124] @ 0x7c │ │ │ │ vsub.f32 s19, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vsub.f32 s12, s11, s13 │ │ │ │ vadd.f32 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│ │ │ │ @@ -75174,433 +77293,430 @@ │ │ │ │ vadd.f32 s16, s7, s3 │ │ │ │ vadd.f32 s17, s2, s8 │ │ │ │ vsub.f32 s8, s8, s2 │ │ │ │ vsub.f32 s18, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vadd.f32 s17, s15, s1 │ │ │ │ vsub.f32 s15, s15, s1 │ │ │ │ - vstr s18, [r1] │ │ │ │ - vstr s16, [r3] │ │ │ │ + vstr s18, [r0] │ │ │ │ + vstr s16, [r4] │ │ │ │ vsub.f32 s16, s11, s12 │ │ │ │ vsub.f32 s2, s8, s15 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vadd.f32 s8, s8, s15 │ │ │ │ vsub.f32 s15, s7, s3 │ │ │ │ vsub.f32 s18, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vsub.f32 s11, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vadd.f32 s12, s9, s0 │ │ │ │ - vstr s18, [r4] │ │ │ │ - vstr s16, [r7] │ │ │ │ - ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldr r7, [sp, #176] @ 0xb0 │ │ │ │ - ldr r1, [sp, #164] @ 0xa4 │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ - vstr s2, [r7] │ │ │ │ - vstr s8, [r3] │ │ │ │ - ldr r3, [sp, #140] @ 0x8c │ │ │ │ - ldr r5, [sp, #172] @ 0xac │ │ │ │ + vstr s18, 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│ vpush {d8-d15} │ │ │ │ sub.w sp, sp, #948 @ 0x3b4 │ │ │ │ - mov.w r0, #504 @ 0x1f8 │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #80] @ (49f74 ) │ │ │ │ - ldr.w r1, [sp, #1048] @ 0x418 │ │ │ │ - add r3, pc │ │ │ │ - subs r1, #1 │ │ │ │ - mla r6, r0, r1, r2 │ │ │ │ - ldr.w r2, [sp, #1048] @ 0x418 │ │ │ │ - ldr.w r1, [sp, #1052] @ 0x41c │ │ │ │ - cmp r2, r1 │ │ │ │ - bge.w 4c3fc │ │ │ │ - ldr.w r2, [sp, #1056] @ 0x420 │ │ │ │ + ldr.w r3, [sp, #1048] @ 0x418 │ │ │ │ + ldr r1, [pc, #84] @ (4e520 ) │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + rsb r3, r3, r3, lsl #6 │ │ │ │ + add r1, pc │ │ │ │ + add.w r6, r2, r3, lsl #3 │ │ │ │ + ldr.w r3, [sp, #1048] @ 0x418 │ │ │ │ + ldr.w r2, [sp, #1052] @ 0x41c │ │ │ │ + cmp r3, r2 │ │ │ │ + bge.w 50a02 │ │ │ │ + ldr.w r3, [sp, #1056] @ 0x420 │ │ │ │ + mov r8, r0 │ │ │ │ + mov sl, lr │ │ │ │ mov fp, r9 │ │ │ │ - vldr s27, [pc, #32] @ 49f68 │ │ │ │ - mov sl, r8 │ │ │ │ - vldr s21, [pc, #32] @ 49f6c │ │ │ │ - mov r9, r7 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #932] @ 0x3a4 │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #936] @ 0x3a8 │ │ │ │ - ldr r2, [pc, #28] @ (49f78 ) │ │ │ │ - vldr s31, [pc, #20] @ 49f70 │ │ │ │ - ldr r3, [r3, r2] │ │ │ │ + vldr s27, [pc, #32] @ 4e514 │ │ │ │ + vldr s21, [pc, #32] @ 4e518 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s31, [pc, #28] @ 4e51c │ │ │ │ + str r3, [sp, #932] @ 0x3a4 │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + str r3, [sp, #936] @ 0x3a8 │ │ │ │ + ldr r3, [pc, #24] @ (4e524 ) │ │ │ │ + ldr r3, [r1, r3] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #940] @ 0x3ac │ │ │ │ - b.n 49f7c │ │ │ │ + b.n 4e528 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - ldr r4, [pc, #560] @ (4a1a8 ) │ │ │ │ + add r6, pc, #904 @ (adr r6, 4e8ac ) │ │ │ │ movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ mov.w r7, fp, lsl #7 │ │ │ │ + vldr s7, [r6, #124] @ 0x7c │ │ │ │ + mov.w ip, fp, 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str r4, [sp, #224] @ 0xe0 │ │ │ │ + vldr s9, [r0] │ │ │ │ + add r0, r7 │ │ │ │ vnmls.f32 s6, s14, s15 │ │ │ │ - vldr s14, [r6, #40] @ 0x28 │ │ │ │ vldr s15, [r5] │ │ │ │ + add r5, r7 │ │ │ │ vmul.f32 s8, s9, s5 │ │ │ │ - add.w r4, sl, r3 │ │ │ │ - str r5, [sp, #220] @ 0xdc │ │ │ │ - str r0, [sp, #228] @ 0xe4 │ │ │ │ - movs r3, #88 @ 0x58 │ │ │ │ + vldr s14, [r6, #40] @ 0x28 │ │ │ │ + str r5, [sp, #236] @ 0xec │ │ │ │ + vadd.f32 s19, s11, s1 │ │ │ │ + vsub.f32 s11, s11, s1 │ │ │ │ vmla.f32 s8, s15, s14 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vldr s5, [r6, #296] @ 0x128 │ │ │ │ - vadd.f32 s19, s11, s1 │ │ │ │ - str r1, [sp, #232] @ 0xe8 │ │ │ │ - mul.w r3, r3, fp │ │ │ │ - str r2, [sp, #236] @ 0xec │ │ │ │ - vadd.f32 s4, s13, s10 │ │ │ │ - vnmls.f32 s15, s9, s14 │ │ │ │ - vldr s14, [r0] │ │ │ │ - vmul.f32 s9, s3, s16 │ │ │ │ - str r4, [sp, #240] @ 0xf0 │ │ │ │ - add.w r0, r9, r3 │ │ │ │ - add r3, sl │ │ │ │ - vmla.f32 s9, s14, s5 │ │ │ │ - vmul.f32 s14, s14, s16 │ │ │ │ vadd.f32 s17, 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-76106,169 +78207,170 @@ │ │ │ │ vsub.f32 s11, s7, s15 │ │ │ │ vadd.f32 s15, s7, s15 │ │ │ │ vadd.f32 s7, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vstr s0, [sp, #892] @ 0x37c │ │ │ │ vadd.f32 s0, s3, s18 │ │ │ │ vsub.f32 s3, s3, s18 │ │ │ │ - vstr s29, [sp, #888] @ 0x378 │ │ │ │ + vstr s7, [sp, #716] @ 0x2cc │ │ │ │ vstr s13, [sp, #720] @ 0x2d0 │ │ │ │ - vldr s13, [r6, #4] │ │ │ │ + vstr s29, [sp, #888] @ 0x378 │ │ │ │ vsub.f32 s28, s0, s2 │ │ │ │ vadd.f32 s0, s0, s2 │ │ │ │ vsub.f32 s2, s6, s12 │ │ │ │ vadd.f32 s12, s6, s12 │ │ │ │ vsub.f32 s19, s3, s4 │ │ │ │ vadd.f32 s3, s3, s4 │ │ │ │ - vstr s7, [sp, #716] @ 0x2cc │ │ │ │ - vldr s4, [r1] │ │ │ │ + vstr s2, [sp, #692] @ 0x2b4 │ │ │ │ vstr s12, [sp, #696] @ 0x2b8 │ │ │ │ vadd.f32 s12, s8, s14 │ │ │ │ vsub.f32 s14, s14, s8 │ │ │ │ vstr s28, [sp, #896] @ 0x380 │ │ │ │ - vstr s2, [sp, #692] @ 0x2b4 │ │ │ │ vstr s19, [sp, #900] @ 0x384 │ │ │ │ + vstr s3, [sp, #904] @ 0x388 │ │ │ │ vadd.f32 s6, s11, s12 │ │ │ │ vsub.f32 s12, s12, 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│ - movs r1, #12 │ │ │ │ - vldr s23, [r6, #228] @ 0xe4 │ │ │ │ - mul.w r1, r1, fp │ │ │ │ + vldr s2, [r2] │ │ │ │ + add.w r2, lr, r7 │ │ │ │ vmul.f32 s20, s17, s23 │ │ │ │ + vldr s9, [r6, #224] @ 0xe0 │ │ │ │ + strd r2, r4, [sp, #436] @ 0x1b4 │ │ │ │ vmla.f32 s20, s2, s9 │ │ │ │ vmul.f32 s2, s2, s23 │ │ │ │ - add.w r0, r9, r1 │ │ │ │ - add r1, sl │ │ │ │ - str r1, [sp, #432] @ 0x1b0 │ │ │ │ - adds r2, r0, r7 │ │ │ │ - str r0, [sp, #428] @ 0x1ac │ │ │ │ vnmls.f32 s2, s17, s9 │ │ │ │ - str r2, [sp, #436] @ 0x1b4 │ │ │ │ vadd.f32 s9, s12, s20 │ │ │ │ vsub.f32 s12, s12, s20 │ │ │ │ vadd.f32 s17, s15, s2 │ │ │ │ - vadd.f32 s20, s22, s9 │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ + vadd.f32 s20, s22, s9 │ │ │ │ vadd.f32 s2, s3, s19 │ │ │ │ vsub.f32 s9, s9, s22 │ │ │ │ vsub.f32 s3, s3, s19 │ │ │ │ vadd.f32 s25, s2, s20 │ │ │ │ vsub.f32 s2, s2, s20 │ │ │ │ vsub.f32 s20, s17, s16 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vadd.f32 s17, s4, s18 │ │ │ │ vsub.f32 s4, s4, s18 │ │ │ │ vsub.f32 s23, s20, s9 │ │ │ │ vadd.f32 s9, s20, s9 │ │ │ │ vsub.f32 s20, s13, s8 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ vsub.f32 s18, s3, s4 │ │ │ │ + vstr s23, [sp, #756] @ 0x2f4 │ │ │ │ vstr s9, [sp, #760] @ 0x2f8 │ │ │ │ vsub.f32 s9, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vadd.f32 s17, s7, s11 │ │ │ │ vmul.f32 s22, s20, s31 │ │ │ │ - vsub.f32 s11, s7, s11 │ │ │ │ vstr s18, [sp, #792] @ 0x318 │ │ │ │ - vldr s7, [r6, #276] @ 0x114 │ │ │ │ + vsub.f32 s11, s7, s11 │ │ │ │ vmla.f32 s22, s17, s21 │ │ │ │ vmul.f32 s17, s17, s31 │ │ │ │ - vstr s23, [sp, #756] @ 0x2f4 │ │ │ │ vnmls.f32 s17, s20, s21 │ │ │ │ vadd.f32 s20, s5, s15 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ - vldr s5, [r0] │ │ │ │ - movs r0, #44 @ 0x2c │ │ │ │ + vldr s5, [lr] │ │ │ │ vstr s22, [sp, #764] @ 0x2fc │ │ │ │ - mul.w r0, r0, fp │ │ │ │ vstr s17, [sp, #768] @ 0x300 │ │ │ │ vsub.f32 s17, s12, s6 │ │ │ │ vadd.f32 s12, s6, s12 │ │ │ │ vmul.f32 s6, s15, s31 │ │ │ │ - vmul.f32 s22, s17, s31 │ │ │ │ - vmul.f32 s17, s17, s21 │ │ │ │ vnmls.f32 s6, s12, s21 │ │ │ │ vmul.f32 s12, s12, s31 │ │ │ │ + vmul.f32 s22, s17, s31 │ │ │ │ + vmul.f32 s17, s17, s21 │ │ │ │ vmla.f32 s12, s15, s21 │ │ │ │ vadd.f32 s15, s3, s4 │ │ │ │ - vmov.f32 s23, s17 │ │ │ │ vnmls.f32 s22, s20, s21 │ │ │ │ + vmov.f32 s23, s17 │ │ │ │ vmla.f32 s23, s20, s31 │ │ │ │ vstr s15, [sp, #788] @ 0x314 │ │ │ │ vmul.f32 s15, s13, s21 │ │ │ │ vmul.f32 s13, s13, s31 │ │ │ │ - vstr s6, [sp, #780] @ 0x30c │ │ │ │ + vstr s22, [sp, #772] @ 0x304 │ │ │ │ + vstr s12, [sp, #784] @ 0x310 │ │ │ │ vmov.f32 s3, s15 │ │ │ │ - vldr s15, [r6, #16] │ │ │ │ vmov.f32 s18, s13 │ │ │ │ + vldr s13, [r3] │ │ │ │ + vstr s23, [sp, #776] @ 0x308 │ │ │ │ + vldr s15, [r6, #16] │ │ │ │ + vstr s6, [sp, #780] @ 0x30c │ │ │ │ vmla.f32 s3, s11, s31 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add r1, r7 │ │ │ │ - vstr s12, [sp, #784] @ 0x310 │ │ │ │ - str r1, [sp, #440] @ 0x1b8 │ │ │ │ vnmls.f32 s18, s11, s21 │ │ │ │ vldr s11, [r6, #20] │ │ │ │ - vldr s8, [r1] │ │ │ │ - vstr s22, [sp, #772] @ 0x304 │ │ │ │ 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s13, s7 │ │ │ │ vldr s7, [r6, #84] @ 0x54 │ │ │ │ - vldr s4, [r2] │ │ │ │ - movs r2, #76 @ 0x4c │ │ │ │ - str r1, [sp, #448] @ 0x1c0 │ │ │ │ vnmls.f32 s13, s8, s15 │ │ │ │ - vstr s18, [sp, #800] @ 0x320 │ │ │ │ - mul.w r2, r2, fp │ │ │ │ - add.w lr, r9, r2 │ │ │ │ - add r2, sl │ │ │ │ vadd.f32 s15, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - vldr s11, [r0] │ │ │ │ + vldr s11, [r5] │ │ │ │ vadd.f32 s8, s5, s13 │ │ │ │ vsub.f32 s5, s5, s13 │ │ │ │ vldr s13, [r6, #80] @ 0x50 │ │ │ │ vmul.f32 s17, s11, s7 │ │ │ │ vmla.f32 s17, s4, s13 │ │ │ │ vmul.f32 s4, s4, s7 │ │ │ │ - vnmls.f32 s4, s11, s13 │ │ │ │ - vldr s13, [r1] │ │ │ │ - adds r1, r0, r7 │ │ │ │ - vldr s3, [r6, #340] @ 0x154 │ │ │ │ vldr s7, [r6, #336] @ 0x150 │ │ │ │ - str r1, [sp, #452] @ 0x1c4 │ │ │ │ - vldr s6, [r1] │ │ │ │ - add.w r1, lr, r7 │ │ │ │ - adds r7, r2, r7 │ │ │ │ - vldr s19, [r6, #404] @ 0x194 │ │ │ │ - str r7, [sp, #460] @ 0x1cc │ │ │ │ + vnmls.f32 s4, s11, s13 │ │ │ │ + vldr s13, [r4] │ │ │ │ vmul.f32 s11, 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vstr s12, [r1] │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s11, s9 │ │ │ │ - ldr.w r3, [sp, #1048] @ 0x418 │ │ │ │ vadd.f32 s11, s11, s9 │ │ │ │ - adds r3, #1 │ │ │ │ - str.w r3, [sp, #1048] @ 0x418 │ │ │ │ - ldr r3, [sp, #932] @ 0x3a4 │ │ │ │ - vstr s14, [r1] │ │ │ │ + ldr r3, [sp, #456] @ 0x1c8 │ │ │ │ + vstr s14, [r3] │ │ │ │ vsub.f32 s14, s15, s0 │ │ │ │ - add r9, r3 │ │ │ │ - ldr r3, [sp, #936] @ 0x3a8 │ │ │ │ vadd.f32 s15, s15, s0 │ │ │ │ + ldr.w r3, [sp, #1048] @ 0x418 │ │ │ │ + vstr s11, [r5] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vstr s14, [r9] │ │ │ │ + vstr s15, [r2] │ │ │ │ + str.w r3, [sp, #1048] @ 0x418 │ │ │ │ + ldr r3, [sp, #932] @ 0x3a4 │ │ │ │ ldr.w r2, [sp, #1048] @ 0x418 │ │ │ │ + add r8, r3 │ │ │ │ + ldr r3, [sp, #936] @ 0x3a8 │ │ │ │ add sl, r3 │ │ │ │ ldr r3, [sp, #940] @ 0x3ac │ │ │ │ - vstr s11, [r0] │ │ │ │ eor.w fp, fp, r3 │ │ │ │ ldr.w r3, [sp, #1052] @ 0x41c │ │ │ │ - vstr s14, [lr] │ │ │ │ cmp r3, r2 │ │ │ │ - vstr s15, [r4] │ │ │ │ - bne.w 49f7c │ │ │ │ + bne.w 4e528 │ │ │ │ add.w sp, sp, #948 @ 0x3b4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0004c408 : │ │ │ │ - ldr r2, [pc, #8] @ (4c414 ) │ │ │ │ - ldr r1, [pc, #12] @ (4c418 ) │ │ │ │ +00050a20 : │ │ │ │ + ldr r2, [pc, #8] @ (50a2c ) │ │ │ │ + ldr r1, [pc, #12] @ (50a30 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - bne.n 4c3c8 │ │ │ │ - movs r2, r1 │ │ │ │ - bge.n 4c412 │ │ │ │ - vtbl.8 d30, {d15-d16}, d29 │ │ │ │ - ldr r7, [pc, #960] @ (4c7e0 ) │ │ │ │ + cmp r3, #192 @ 0xc0 │ │ │ │ + movs r3, r1 │ │ │ │ + bge.n 50b2a │ │ │ │ + vtbx.8 d31, {d15}, d13 │ │ │ │ + ldr r5, [pc, #144] @ (50ac8 ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r0 │ │ │ │ - mov r5, r1 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #244 @ 0xf4 │ │ │ │ - mov r6, r3 │ │ │ │ - ldr r3, [pc, #68] @ (4c474 ) │ │ │ │ - ldrd r1, r0, [sp, #344] @ 0x158 │ │ │ │ - add r3, pc │ │ │ │ + sub sp, #252 @ 0xfc │ │ │ │ + ldrd r1, r0, [sp, #352] @ 0x160 │ │ │ │ + ldr r3, [pc, #72] @ (50aa4 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 4cd8c │ │ │ │ - ldr r1, [sp, #352] @ 0x160 │ │ │ │ - vldr s25, [pc, #40] @ 4c468 │ │ │ │ - vldr s24, [pc, #40] @ 4c46c │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - str r1, [sp, #228] @ 0xe4 │ │ │ │ - negs r1, r1 │ │ │ │ - str r1, [sp, #232] @ 0xe8 │ │ │ │ - ldr r1, [pc, #40] @ (4c478 ) │ │ │ │ - vldr s22, [pc, #32] @ 4c470 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 513e0 │ │ │ │ + ldr r1, [sp, #360] @ 0x168 │ │ │ │ + vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ + mov lr, r7 │ │ │ │ + vldr s21, [pc, #44] @ 50a98 │ │ │ │ + vldr s24, [pc, #44] @ 50a9c │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s22, [pc, #40] @ 50aa0 │ │ │ │ + str r1, [sp, #236] @ 0xec │ │ │ │ + rsb r1, r1, #0 │ │ │ │ + str r1, [sp, #240] @ 0xf0 │ │ │ │ + ldr r1, [pc, #36] @ (50aa8 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ - ldr r1, [sp, #344] @ 0x158 │ │ │ │ - strd r5, r6, [sp] │ │ │ │ + ldr r1, [sp, #352] @ 0x160 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #236] @ 0xec │ │ │ │ - movs r3, #152 @ 0x98 │ │ │ │ + str r3, [sp, #244] @ 0xf4 │ │ │ │ + mov.w r3, #152 @ 0x98 │ │ │ │ mla sl, r3, r1, r2 │ │ │ │ - b.n 4c47c │ │ │ │ + b.n 50aac │ │ │ │ nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - movs r7, #130 @ 0x82 │ │ │ │ + strh r0, [r3, #10] │ │ │ │ movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ - ldr r4, [sp, #0] │ │ │ │ - movs r0, #20 │ │ │ │ + mov.w r4, lr, lsl #2 │ │ │ │ + vldr s11, [sl, #-120] @ 0xffffff88 │ │ │ │ + mov.w ip, #52 @ 0x34 │ │ │ │ + add.w r9, lr, lr, lsl #1 │ │ │ │ + add.w r2, r4, lr │ │ │ │ vldr s13, [sl, #-76] @ 0xffffffb4 │ │ │ │ - movs r5, #68 @ 0x44 │ │ │ │ - vldr s14, [sl, #-80] @ 0xffffffb0 │ │ │ │ - mul.w r2, r3, r6 │ │ │ │ - vldr s7, [sl, #-116] @ 0xffffff8c │ │ │ │ - vldr s8, [r4] │ │ │ │ - add.w r3, fp, r2 │ │ │ │ - adds r1, r4, r2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - str r1, [sp, #12] │ │ │ │ - vldr s15, [r3] │ │ │ │ - mul.w r3, r0, r6 │ │ │ │ - vldr s12, [r1] │ │ │ │ - mov r1, r4 │ │ │ │ - add.w r9, fp, r3 │ │ │ │ - add r3, r4 │ │ │ │ - adds r4, r3, r2 │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - vmul.f32 s10, s12, s13 │ │ │ │ - vmul.f32 s13, s15, s13 │ │ │ │ - vldr s9, [r3] │ │ │ │ - vmla.f32 s10, s15, s14 │ │ │ │ - vldr s15, [r9] │ │ │ │ - vldr s6, [r4] │ │ │ │ - vnmls.f32 s13, s12, s14 │ │ │ │ - vldr s14, [sl, #-120] @ 0xffffff88 │ │ │ │ - vmul.f32 s12, s9, s7 │ │ │ │ + mov.w r3, r2, lsl #3 │ │ │ │ + vldr s15, [sl, #-80] @ 0xffffffb0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r0, r6, r3 │ │ │ │ + add.w r1, fp, r3 │ │ │ │ vldr s5, [sl, #-36] @ 0xffffffdc │ │ │ │ - vldr s11, [fp] │ │ │ │ - vmla.f32 s12, s15, s14 │ │ │ │ - vmul.f32 s15, s15, s7 │ │ │ │ - vldr s7, [sl, #-40] @ 0xffffffd8 │ │ │ │ - str r3, [sp, #16] │ │ │ │ - lsls r3, r6, #5 │ │ │ │ - add.w r8, fp, r3 │ │ │ │ - add.w lr, r1, r3 │ │ │ │ - vnmls.f32 s15, s9, s14 │ │ │ │ + strd r1, r0, [sp] │ │ │ │ vldr s14, [r0] │ │ │ │ - vmul.f32 s9, s6, s5 │ │ │ │ - str r0, [sp, #20] │ │ │ │ - str r4, [sp, #24] │ │ │ │ - mov r4, r1 │ │ │ │ - vmla.f32 s9, s14, s7 │ │ │ │ - vmul.f32 s14, s14, s5 │ │ │ │ - add.w r1, lr, r2 │ │ │ │ - add.w r7, r8, r2 │ │ │ │ - mul.w r3, r5, r6 │ │ │ │ - movs r5, #28 │ │ │ │ - vnmls.f32 s14, s6, s7 │ │ │ │ - vadd.f32 s6, s11, s10 │ │ │ │ - add.w r0, fp, r3 │ │ │ │ - vadd.f32 s7, s12, s9 │ │ │ │ + add.w r0, r6, r2 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ + vldr s10, [r1] │ │ │ │ + add.w r1, fp, r2 │ │ │ │ + mov.w r2, lr, lsl #5 │ │ │ │ + add.w r5, r1, r3 │ │ │ │ + vldr s7, [r0] │ │ │ │ + add.w r8, r6, r2 │ │ │ │ + strd r1, r0, [sp, #8] │ │ │ │ + mov.w r0, lr, lsl #4 │ │ │ │ + vmul.f32 s9, s14, s13 │ │ │ │ + vldr s6, [r7] │ │ │ │ + strd r5, r7, [sp, #16] │ │ │ │ + add.w r7, r8, r3 │ │ │ │ + vldr s12, [fp] │ │ │ │ + vldr s8, [r6] │ │ │ │ + vmla.f32 s9, s10, s15 │ │ │ │ + vmul.f32 s10, s10, s13 │ │ │ │ + vldr s13, [sl, #-116] @ 0xffffff8c │ │ │ │ + vnmls.f32 s10, s14, s15 │ │ │ │ + vldr s15, [r1] │ │ │ │ + vmul.f32 s14, s7, s13 │ │ │ │ + vmla.f32 s14, s15, s11 │ │ │ │ + vmul.f32 s15, s15, s13 │ │ │ │ + vnmls.f32 s15, s7, s11 │ │ │ │ + vldr s7, [sl, #-40] @ 0xffffffd8 │ │ │ │ + vmul.f32 s11, s6, s5 │ │ │ │ + vmov.f32 s13, s15 │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r5, fp, r2 │ │ │ │ + add.w r2, r5, r3 │ │ │ │ + vmla.f32 s11, s15, s7 │ │ │ │ + vmul.f32 s15, s15, s5 │ │ │ │ + vnmls.f32 s15, s6, s7 │ │ │ │ + vadd.f32 s6, s12, s9 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ - vsub.f32 s5, s6, s7 │ │ │ │ - vadd.f32 s0, s6, s7 │ │ │ │ - vsub.f32 s7, s8, s13 │ │ │ │ - vadd.f32 s13, s8, s13 │ │ │ │ - vstr s5, [sp, #112] @ 0x70 │ │ │ │ - vsub.f32 s6, s7, s12 │ │ │ │ - vadd.f32 s12, s7, s12 │ │ │ │ - vstr s0, [sp, #172] @ 0xac │ │ │ │ - vstr s12, [sp, #180] @ 0xb4 │ │ │ │ - vsub.f32 s12, s11, s10 │ │ │ │ - vsub.f32 s11, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - vstr s6, [sp, #176] @ 0xb0 │ │ │ │ - vsub.f32 s2, s12, s11 │ │ │ │ - vadd.f32 s27, s12, s11 │ │ │ │ + vadd.f32 s7, s14, s11 │ │ │ │ + vsub.f32 s14, s14, s11 │ │ │ │ + vsub.f32 s31, s6, s7 │ │ │ │ + vadd.f32 s16, s6, s7 │ │ │ │ + vsub.f32 s7, s8, s10 │ │ │ │ + vstr s31, [sp, #176] @ 0xb0 │ │ │ │ + vsub.f32 s6, s7, s14 │ │ │ │ + vadd.f32 s11, s7, s14 │ │ │ │ + vstr s16, [sp, #180] @ 0xb4 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ - vadd.f32 s10, s13, s15 │ │ │ │ - vldr s15, [sl, #-96] @ 0xffffffa0 │ │ │ │ - vldr s13, [lr] │ │ │ │ - vstr s2, [sp, #184] @ 0xb8 │ │ │ │ - vstr s27, [sp, #188] @ 0xbc │ │ │ │ - vstr s14, [sp, #192] @ 0xc0 │ │ │ │ - vstr s10, [sp, #196] @ 0xc4 │ │ │ │ - vldr s14, [r8] │ │ │ │ + vadd.f32 s15, s13, s15 │ │ │ │ + vstr s6, [sp, #184] @ 0xb8 │ │ │ │ + vsub.f32 s4, s12, s14 │ │ │ │ + vadd.f32 s17, s12, s14 │ │ │ │ vldr s12, [sl, #-92] @ 0xffffffa4 │ │ │ │ - vldr s11, [r1] │ │ │ │ + vadd.f32 s14, s8, s10 │ │ │ │ + vstr s11, [sp, #188] @ 0xbc │ │ │ │ + vstr s4, [sp, #192] @ 0xc0 │ │ │ │ + vsub.f32 s13, s14, s15 │ │ │ │ + vadd.f32 s9, s14, s15 │ │ │ │ + vldr s15, [sl, #-96] @ 0xffffffa0 │ │ │ │ + vstr s17, [sp, #196] @ 0xc4 │ │ │ │ + vldr s14, [r5] │ │ │ │ + vstr s13, [sp, #200] @ 0xc8 │ │ │ │ + vldr s13, [r8] │ │ │ │ + vstr s9, [sp, #204] @ 0xcc │ │ │ │ + strd r5, r2, [sp, #24] │ │ │ │ + vldr s11, [r7] │ │ │ │ + str r7, [sp, #32] │ │ │ │ vldr s10, [sl, #-12] │ │ │ │ vmul.f32 s7, s13, s12 │ │ │ │ - str r1, [sp, #32] │ │ │ │ + vldr s4, [sl, #-132] @ 0xffffff7c │ │ │ │ + vldr s8, [sl, #-100] @ 0xffffff9c │ │ │ │ vmla.f32 s7, s14, s15 │ │ │ │ vmul.f32 s14, s14, s12 │ │ │ │ vldr s12, [sl, #-16] │ │ │ │ - mov r1, r4 │ │ │ │ - add r4, r3 │ │ │ │ - mul.w r3, r5, r6 │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ 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s10 │ │ │ │ + sub.w r1, r2, lr │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r5, r6, r1 │ │ │ │ + add.w r7, fp, r1 │ │ │ │ + mul.w r1, ip, lr │ │ │ │ vadd.f32 s17, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [sl, #-24] @ 0xffffffe8 │ │ │ │ - add.w r4, fp, r3 │ │ │ │ - vldr s9, [r0] │ │ │ │ - str r4, [sp, #52] @ 0x34 │ │ │ │ + strd r7, r5, [sp, #44] @ 0x2c │ │ │ │ + add.w ip, fp, r4 │ │ │ │ + add r4, r6 │ │ │ │ + vldr s9, [r5] │ │ │ │ vmla.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s10 │ │ │ │ vldr s10, [sl, #-104] @ 0xffffff98 │ │ │ │ vnmls.f32 s13, s11, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ vmul.f32 s11, s9, s8 │ │ │ │ - adds r7, r1, r3 │ │ │ │ - mul.w r3, r5, r6 │ │ │ │ - str r7, [sp, #56] @ 0x38 │ │ │ │ + add.w r7, fp, r1 │ │ │ │ + add r1, r6 │ │ │ │ + strd r7, r1, [sp, #52] @ 0x34 │ │ │ │ vmla.f32 s11, s15, s10 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vldr s8, [sl, #-52] @ 0xffffffcc │ │ │ │ vnmls.f32 s15, s9, s10 │ │ │ │ - vldr s10, [r7] │ │ │ │ - vldr s9, [r4] │ │ │ │ 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│ + ldr r2, [pc, #8] @ (523f4 ) │ │ │ │ + ldr r1, [pc, #12] @ (523f8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - cbnz r4, 4dd40 │ │ │ │ - movs r2, r1 │ │ │ │ - bl c5d3e │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + asrs r0, r3, #9 │ │ │ │ + movs r3, r1 │ │ │ │ + bl 723fa │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ ldrd r4, r6, [sp, #48] @ 0x30 │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ - subs r7, r4, #1 │ │ │ │ + add.w r7, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ add.w r2, r2, r7, lsl #4 │ │ │ │ - bge.w 4de6c │ │ │ │ + bge.w 52540 │ │ │ │ mov.w lr, r3, lsl #2 │ │ │ │ cmp r5, #1 │ │ │ │ mov.w ip, r3, lsl #3 │ │ │ │ itt eq │ │ │ │ addeq.w r3, r2, #16 │ │ │ │ rsbeq r2, lr, #0 │ │ │ │ - bne.w 4de72 │ │ │ │ - vldr s13, [r3, #-12] │ │ │ │ + bne.w 52558 │ │ │ │ + vldr s15, [r3, #-16] │ │ │ │ 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s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s11, [r5] │ │ │ │ add r5, lr │ │ │ │ vstr s12, [sl] │ │ │ │ vstr s14, [r5] │ │ │ │ vstr s15, [r7] │ │ │ │ - bne.n 4dd70 │ │ │ │ + bne.w 5243e │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w fp, r5, lsl #2 │ │ │ │ rsb r3, fp, #0 │ │ │ │ str r3, [sp, #4] │ │ │ │ add.w r3, r2, #16 │ │ │ │ rsb r2, lr, #0 │ │ │ │ - vldr s7, [r3, #-8] │ │ │ │ + vldr s14, [r3, #-16] │ │ │ │ add.w r5, r0, ip │ │ │ │ - vldr s15, [r3, #-12] │ │ │ │ add.w r7, r1, ip │ │ │ │ - vldr s14, [r3, #-16] │ │ │ │ - add.w r8, r5, r2 │ │ │ │ - vldr s12, [r3, #-4] │ │ │ │ add.w r9, r7, r2 │ │ │ │ - vmul.f32 s13, s15, s7 │ │ │ │ + add.w r8, r5, r2 │ │ │ │ + vldr s15, [r3, #-12] │ │ │ │ + add.w sl, r8, ip │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + cmp r6, r4 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldr s7, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s12, [r3, #-20] @ 0xffffffec │ │ │ │ vldr s5, [r5] │ │ │ │ + vmul.f32 s13, s15, s7 │ │ │ │ vldr s6, [r7] │ │ │ │ - add.w sl, r8, ip │ │ │ │ vmul.f32 s9, s15, s12 │ │ │ │ vldr s11, [r0] │ │ │ │ - vmla.f32 s9, s14, s7 │ │ │ │ vldr s10, [r1] │ │ │ │ vnmls.f32 s13, s14, s12 │ │ │ │ - adds r4, #1 │ │ │ │ - adds r3, #16 │ │ │ │ - cmp r6, r4 │ │ │ │ + vmla.f32 s9, s14, s7 │ │ │ │ vmul.f32 s8, s13, s6 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ - vmla.f32 s8, s9, s5 │ │ │ │ - vldr s5, [r8] │ │ │ │ vnmls.f32 s13, s9, s6 │ │ │ │ vldr s6, [r9] │ │ │ │ + vmla.f32 s8, s9, s5 │ │ │ │ + vldr s5, [r8] │ │ │ │ vmul.f32 s9, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vmla.f32 s9, s14, s5 │ │ │ │ vldr s5, [sl] │ │ │ │ add.w sl, r9, ip │ │ │ │ vnmls.f32 s15, s14, s6 │ │ │ │ vldr s6, [sl] │ │ │ │ @@ -79741,17 +81844,17 @@ │ │ │ │ vmla.f32 s14, s7, s5 │ │ │ │ vnmls.f32 s12, s7, s6 │ │ │ │ vadd.f32 s7, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s6, s9, s14 │ │ │ │ vsub.f32 s8, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ + vadd.f32 s12, s10, s13 │ │ │ │ vsub.f32 s5, s7, s6 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ - vadd.f32 s12, s10, s13 │ │ │ │ vstr s5, [r9] │ │ │ │ vstr s7, [r0] │ │ │ │ vsub.f32 s7, s11, s8 │ │ │ │ vadd.f32 s11, s11, s8 │ │ │ │ add r0, fp │ │ │ │ vstr s7, [r1] │ │ │ │ vstr s11, [r8] │ │ │ │ @@ -79764,185 +81867,184 @@ │ │ │ │ vsub.f32 s14, s10, s13 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r5] │ │ │ │ ldr r5, [sp, #4] │ │ │ │ vstr s15, [r7] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 4de84 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.n 5256a │ │ │ │ + b.n 52540 │ │ │ │ │ │ │ │ -0004df84 : │ │ │ │ - ldr r2, [pc, #8] @ (4df90 ) │ │ │ │ - ldr r1, [pc, #12] @ (4df94 ) │ │ │ │ +00052668 : │ │ │ │ + ldr r2, [pc, #8] @ (52674 ) │ │ │ │ + ldr r1, [pc, #12] @ (52678 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - @ instruction: 0xb6ec │ │ │ │ - movs r2, r1 │ │ │ │ - ldc2 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #24 │ │ │ │ + asrs r0, r1, #32 │ │ │ │ + movs r3, r1 │ │ │ │ + stc2 15, cr15, [fp, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr.w r8, [sp, #104] @ 0x68 │ │ │ │ ldr r4, [sp, #112] @ 0x70 │ │ │ │ add.w r5, r8, #4294967295 @ 0xffffffff │ │ │ │ - mla r2, r6, r5, r2 │ │ │ │ + add.w r5, r5, r5, lsl #1 │ │ │ │ + add.w r2, r2, r5, lsl #3 │ │ │ │ ldr r5, [sp, #108] @ 0x6c │ │ │ │ cmp r8, r5 │ │ │ │ - bge.w 4e280 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - movs r7, #12 │ │ │ │ - str r6, [sp, #16] │ │ │ │ - lsls r6, r3, #2 │ │ │ │ - str r6, [sp, #8] │ │ │ │ - movs r6, #20 │ │ │ │ - mul.w r7, r7, r3 │ │ │ │ - lsls r5, r3, #4 │ │ │ │ - str r7, [sp, #12] │ │ │ │ + bge.w 5298e │ │ │ │ + add.w r6, r3, r3, lsl #1 │ │ │ │ cmp r4, #1 │ │ │ │ + mov.w r5, r3, lsl #4 │ │ │ │ + mov.w r7, r6, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #3 │ │ │ │ + strd r7, r6, [sp, #12] │ │ │ │ mov.w r7, r3, lsl #3 │ │ │ │ - mul.w r3, r6, r3 │ │ │ │ - str r7, [sp, #4] │ │ │ │ - bne.w 4e290 │ │ │ │ - negs r4, r5 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - adds r2, #24 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - rsb sl, r4, #0 │ │ │ │ - vldr s8, [pc, #664] @ 4e28c │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ + add r3, r6 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + strd r7, r6, [sp, #4] │ │ │ │ + bne.w 529b0 │ │ │ │ + rsb r4, r5, #0 │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + vldr s8, [pc, #708] @ 529ac │ │ │ │ + add.w r2, r2, #24 │ │ │ │ mov fp, r0 │ │ │ │ - negs r3, r3 │ │ │ │ + str r3, [sp, #20] │ │ │ │ + str r4, [sp, #28] │ │ │ │ + ldrd r3, r4, [sp, #4] │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + rsb sl, r4, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ vldr s1, [r2, #-24] @ 0xffffffe8 │ │ │ │ mov r3, fp │ │ │ │ - vldr s0, [r2, #-20] @ 0xffffffec │ │ │ │ - adds r0, r3, r5 │ │ │ │ - vldr s3, [r2, #-16] │ │ │ │ add.w r9, r1, r5 │ │ │ │ - vldr s17, [r2, #-12] │ │ │ │ + add.w r0, r3, r5 │ │ │ │ add.w r8, r8, #1 │ │ │ │ + vldr s0, [r2, #-20] @ 0xffffffec │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + str r0, [sp, #0] │ │ │ │ + vldr s3, [r2, #-40] @ 0xffffffd8 │ │ │ │ + vldr s17, [r2, #-36] @ 0xffffffdc │ │ │ │ vldr s4, [r0] │ │ │ │ - adds r2, #24 │ │ │ │ vmul.f32 s14, s3, s1 │ │ │ │ vmul.f32 s15, s3, s0 │ │ │ │ + vldr s5, [r9] │ │ │ │ vmul.f32 s13, s17, s0 │ │ │ │ vmul.f32 s11, s17, s1 │ │ │ │ - vldr s5, [r9] │ │ │ │ ldr r4, [sp, #12] │ │ │ │ vldr s9, [r1] │ │ │ │ - vsub.f32 s6, s14, s13 │ │ │ │ - vadd.f32 s19, s11, s15 │ │ │ │ - vsub.f32 s11, s11, s15 │ │ │ │ - adds r6, r0, r4 │ │ │ │ vldr s12, [r2, #-32] @ 0xffffffe0 │ │ │ │ + add.w r6, r0, r4 │ │ │ │ add r4, r9 │ │ │ │ + vsub.f32 s6, s14, s13 │ │ │ │ + vadd.f32 s19, s11, s15 │ │ │ │ vldr s10, [r2, #-28] @ 0xffffffe4 │ │ │ │ + vsub.f32 s11, s11, s15 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ + vldr s7, [fp] │ │ │ │ + vmul.f32 s16, s12, s1 │ │ │ │ + vmul.f32 s18, s12, s0 │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ vmul.f32 s15, s4, s6 │ │ │ │ vmul.f32 s4, s4, s19 │ │ │ │ - vmla.f32 s15, s5, s19 │ │ │ │ - vldr s7, [fp] │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ vmul.f32 s2, s12, s11 │ │ │ │ - vldr s19, [r4] │ │ │ │ - vmul.f32 s18, s12, s0 │ │ │ │ - vnmls.f32 s4, s5, s6 │ │ │ │ - vmul.f32 s16, s12, s1 │ │ │ │ vmul.f32 s14, s12, s13 │ │ │ │ vmla.f32 s16, s10, s0 │ │ │ │ + vnmls.f32 s18, s10, s1 │ │ │ │ + vnmls.f32 s4, s5, s6 │ │ │ │ + vmla.f32 s15, s5, s19 │ │ │ │ + vldr s19, [r4] │ │ │ │ vnmls.f32 s2, s10, s13 │ │ │ │ vmla.f32 s14, s10, s11 │ │ │ │ - vnmls.f32 s18, s10, s1 │ │ │ │ - str r0, [sp, #0] │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ - vadd.f32 s5, s15, s7 │ │ │ │ - vsub.f32 s7, s7, s15 │ │ │ │ vsub.f32 s6, s9, s4 │ │ │ │ vadd.f32 s4, s4, s9 │ │ │ │ vldr s9, [r6] │ │ │ │ + vadd.f32 s5, s15, s7 │ │ │ │ + vsub.f32 s7, s7, s15 │ │ │ │ add r6, r7 │ │ │ │ - adds r7, r4, r7 │ │ │ │ + add r7, r4 │ │ │ │ add.w lr, r6, sl │ │ │ │ vmul.f32 s15, s9, s12 │ │ │ │ vmul.f32 s9, s9, s10 │ │ │ │ - vmla.f32 s15, s19, s10 │ │ │ │ vnmls.f32 s9, s19, s12 │ │ │ │ vldr s12, [r6] │ │ │ │ + vmla.f32 s15, s19, s10 │ │ │ │ vldr s19, [r7] │ │ │ │ add r7, sl │ │ │ │ vmul.f32 s10, s12, s3 │ │ │ │ vmul.f32 s12, s12, s17 │ │ │ │ - vmla.f32 s10, s19, s17 │ │ │ │ vnmls.f32 s12, s19, s3 │ │ │ │ + vmla.f32 s10, s19, s17 │ │ │ │ vldr s19, [r7] │ │ │ │ add r7, r5 │ │ │ │ add.w ip, r7, r0 │ │ │ │ - vadd.f32 s17, s10, s15 │ │ │ │ - vsub.f32 s15, s15, s10 │ │ │ │ vadd.f32 s3, s12, s9 │ │ │ │ vsub.f32 s9, s9, s12 │ │ │ │ vldr s12, [lr] │ │ │ │ + vadd.f32 s17, s10, s15 │ │ │ │ + vsub.f32 s15, s15, s10 │ │ │ │ add lr, r5 │ │ │ │ add.w fp, lr, r0 │ │ │ │ ldr r0, [sp, #24] │ │ │ │ vmul.f32 s10, s12, s13 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ - vmla.f32 s10, s19, s11 │ │ │ │ vnmls.f32 s12, s19, s13 │ │ │ │ vldr s13, [lr] │ │ │ │ + vmla.f32 s10, s19, s11 │ │ │ │ vldr s19, [r7] │ │ │ │ vmul.f32 s11, s13, s16 │ │ │ │ vmul.f32 s13, s13, s18 │ │ │ │ vmla.f32 s11, s19, s18 │ │ │ │ vnmls.f32 s13, s19, s16 │ │ │ │ vadd.f32 s18, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vldr s11, [fp] │ │ │ │ - add fp, r5 │ │ │ │ vsub.f32 s16, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vmul.f32 s19, s11, s1 │ │ │ │ - vmul.f32 s11, s11, s0 │ │ │ │ + add fp, r5 │ │ │ │ vldr s12, [ip] │ │ │ │ add ip, r5 │ │ │ │ + vmul.f32 s19, s11, s1 │ │ │ │ + vmul.f32 s11, s11, s0 │ │ │ │ vmla.f32 s19, s12, s0 │ │ │ │ vnmls.f32 s11, s12, s1 │ │ │ │ vldr s12, [fp] │ │ │ │ add.w fp, ip, r0 │ │ │ │ vldr s1, [ip] │ │ │ │ vmul.f32 s0, s12, s14 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ vmla.f32 s0, s1, s2 │ │ │ │ vnmls.f32 s12, s1, s14 │ │ │ │ vadd.f32 s20, s0, s19 │ │ │ │ - vsub.f32 s2, s19, s0 │ │ │ │ vadd.f32 s1, s12, s11 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ - vadd.f32 s14, s20, s17 │ │ │ │ vadd.f32 s12, s18, s5 │ │ │ │ - vsub.f32 s17, s17, s20 │ │ │ │ + vsub.f32 s2, s19, s0 │ │ │ │ vsub.f32 s5, s5, s18 │ │ │ │ + vadd.f32 s14, s20, s17 │ │ │ │ + vsub.f32 s17, s17, s20 │ │ │ │ vsub.f32 s19, s2, s11 │ │ │ │ vadd.f32 s11, s11, s2 │ │ │ │ vsub.f32 s0, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s0, [fp] │ │ │ │ vsub.f32 s0, s6, s10 │ │ │ │ + vadd.f32 s10, s10, s6 │ │ │ │ vstmia r3!, {s14} │ │ │ │ vsub.f32 s14, s4, s13 │ │ │ │ vadd.f32 s13, s13, s4 │ │ │ │ mov fp, r3 │ │ │ │ - vadd.f32 s10, s10, s6 │ │ │ │ vsub.f32 s12, s17, s14 │ │ │ │ vadd.f32 s14, s14, s17 │ │ │ │ vsub.f32 s17, s7, s16 │ │ │ │ vadd.f32 s16, s16, s7 │ │ │ │ vstr s12, [lr] │ │ │ │ vstr s14, [ip] │ │ │ │ vadd.f32 s14, s9, s15 │ │ │ │ @@ -79954,16 +82056,16 @@ │ │ │ │ vsub.f32 s19, s17, s12 │ │ │ │ vadd.f32 s12, s12, s17 │ │ │ │ vstr s19, [r6] │ │ │ │ vadd.f32 s19, s14, s0 │ │ │ │ vsub.f32 s14, s14, s0 │ │ │ │ vstr s19, [r7] │ │ │ │ mov r7, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - subs r1, #4 │ │ │ │ vstr s12, [r7] │ │ │ │ ldr r7, [sp, #4] │ │ │ │ add r6, r7 │ │ │ │ vstr s14, [r6] │ │ │ │ vadd.f32 s14, s1, s3 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ @@ -79971,15 +82073,15 @@ │ │ │ │ vsub.f32 s14, s3, s1 │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, r0 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ vstr s13, [r4] │ │ │ │ vsub.f32 s13, s5, s14 │ │ │ │ vadd.f32 s14, s14, s5 │ │ │ │ - subs r4, r4, r0 │ │ │ │ + sub.w r4, r4, r0 │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, sl │ │ │ │ vstr s14, [r4] │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ add r4, r6 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ @@ -79991,108 +82093,112 @@ │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vstr s13, [r9] │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, r0 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ cmp r3, r8 │ │ │ │ - bne.w 4dffc │ │ │ │ + bne.w 52700 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #32] │ │ │ │ - negs r4, r4 │ │ │ │ - str r4, [sp, #36] @ 0x24 │ │ │ │ - negs r4, r5 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ - adds r2, #24 │ │ │ │ - vldr s8, [pc, #-24] @ 4e28c │ │ │ │ - negs r3, r3 │ │ │ │ - rsb sl, r4, #0 │ │ │ │ - str r3, [sp, #28] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vldr s8, [pc, #-12] @ 529ac │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + rsb sl, r6, #0 │ │ │ │ str r1, [sp, #0] │ │ │ │ - negs r3, r7 │ │ │ │ + str r3, [sp, #20] │ │ │ │ + rsb r3, r7, #0 │ │ │ │ + str r4, [sp, #32] │ │ │ │ + rsb r4, r4, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ + str r4, [sp, #36] @ 0x24 │ │ │ │ + rsb r4, r5, #0 │ │ │ │ + str r4, [sp, #28] │ │ │ │ vldr s17, [r2, #-24] @ 0xffffffe8 │ │ │ │ - adds r3, r0, r5 │ │ │ │ - vldr s11, [r2, #-20] @ 0xffffffec │ │ │ │ + add.w r3, r0, r5 │ │ │ │ add.w r8, r8, #1 │ │ │ │ - vldr s1, [r2, #-16] │ │ │ │ - adds r2, #24 │ │ │ │ + add.w r2, r2, #24 │ │ │ │ + vldr s11, [r2, #-44] @ 0xffffffd4 │ │ │ │ + vldr s20, [r2, #-40] @ 0xffffffd8 │ │ │ │ vldr s10, [r2, #-36] @ 0xffffffdc │ │ │ │ ldr r1, [sp, #0] │ │ │ │ - vmul.f32 s15, s11, s1 │ │ │ │ - vmul.f32 s0, s17, s1 │ │ │ │ + vmul.f32 s15, s11, s20 │ │ │ │ + vmul.f32 s0, s17, s20 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vmul.f32 s13, s17, s10 │ │ │ │ vmul.f32 s12, s11, s10 │ │ │ │ + vldr s9, [r0] │ │ │ │ add.w r9, r1, r5 │ │ │ │ - ldr r4, [sp, #12] │ │ │ │ vldr s2, [r2, #-32] @ 0xffffffe0 │ │ │ │ - vldr s9, [r0] │ │ │ │ - adds r6, r3, r4 │ │ │ │ - vadd.f32 s14, s15, s13 │ │ │ │ + add.w r6, r3, r4 │ │ │ │ + add r4, r9 │ │ │ │ vldr s6, [r9] │ │ │ │ + vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s3, s0, s12 │ │ │ │ + vldr s4, [r1] │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r4, r9 │ │ │ │ vadd.f32 s0, s0, s12 │ │ │ │ + vldr s15, [r3] │ │ │ │ vmul.f32 s5, s11, s2 │ │ │ │ - vmul.f32 s19, s14, s6 │ │ │ │ vldr s12, [r2, #-28] @ 0xffffffe4 │ │ │ │ - vmla.f32 s19, s3, s15 │ │ │ │ - vmul.f32 s15, s14, s15 │ │ │ │ + vmul.f32 s1, s14, s6 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ vmul.f32 s7, s13, s2 │ │ │ │ - vldr s14, [r4] │ │ │ │ - vldr s4, [r1] │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ vnmls.f32 s5, s17, s12 │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ vmul.f32 s18, s11, s12 │ │ │ │ - vnmls.f32 s15, s3, s6 │ │ │ │ - vmul.f32 s16, s13, s12 │ │ │ │ + vmla.f32 s1, s3, s15 │ │ │ │ + vmul.f32 s15, s14, s15 │ │ │ │ + vldr s14, [r4] │ │ │ │ vnmls.f32 s7, s0, s12 │ │ │ │ + vmul.f32 s16, s13, s12 │ │ │ │ vmla.f32 s18, s17, s2 │ │ │ │ + vnmls.f32 s15, s3, s6 │ │ │ │ vmla.f32 s16, s0, s2 │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - vadd.f32 s3, s9, s19 │ │ │ │ - vsub.f32 s9, s9, s19 │ │ │ │ - vldr s19, [r6] │ │ │ │ + vadd.f32 s3, s9, s1 │ │ │ │ + vsub.f32 s9, s9, s1 │ │ │ │ + vldr s1, [r6] │ │ │ │ add r6, r7 │ │ │ │ - adds r7, r4, r7 │ │ │ │ + add r7, r4 │ │ │ │ + add.w lr, r6, sl │ │ │ │ vsub.f32 s6, s4, s15 │ │ │ │ vadd.f32 s4, s4, s15 │ │ │ │ vmul.f32 s15, s12, s14 │ │ │ │ - vmul.f32 s12, s12, s19 │ │ │ │ - vmla.f32 s15, s2, s19 │ │ │ │ - add.w lr, r6, sl │ │ │ │ + vmul.f32 s12, s12, s1 │ │ │ │ + vmla.f32 s15, s2, s1 │ │ │ │ vnmls.f32 s12, s2, s14 │ │ │ │ vldr s2, [r6] │ │ │ │ vldr s14, [r7] │ │ │ │ add r7, sl │ │ │ │ vmul.f32 s19, s10, s14 │ │ │ │ vmul.f32 s10, s10, s2 │ │ │ │ - vmla.f32 s19, s1, s2 │ │ │ │ - vnmls.f32 s10, s1, s14 │ │ │ │ + vmla.f32 s19, s20, s2 │ │ │ │ + vnmls.f32 s10, s20, s14 │ │ │ │ vadd.f32 s2, s15, s19 │ │ │ │ vsub.f32 s14, s15, s19 │ │ │ │ vldr s15, [r7] │ │ │ │ - add r7, r5 │ │ │ │ - add.w ip, r7, r1 │ │ │ │ vadd.f32 s1, s12, s10 │ │ │ │ vsub.f32 s12, s12, s10 │ │ │ │ + add r7, r5 │ │ │ │ vldr s10, [lr] │ │ │ │ - vmul.f32 s19, s13, s15 │ │ │ │ add lr, r5 │ │ │ │ + add.w ip, r7, r1 │ │ │ │ add.w fp, lr, r1 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ + vmul.f32 s19, s13, s15 │ │ │ │ vmul.f32 s13, s13, s10 │ │ │ │ vmla.f32 s19, s0, s10 │ │ │ │ vnmls.f32 s13, s0, s15 │ │ │ │ vldr s0, [r7] │ │ │ │ vldr s15, [lr] │ │ │ │ vmul.f32 s10, s5, s0 │ │ │ │ vmla.f32 s10, s18, s15 │ │ │ │ @@ -80108,16 +82214,16 @@ │ │ │ │ vmul.f32 s19, s11, s10 │ │ │ │ add fp, r5 │ │ │ │ vmla.f32 s19, s17, s15 │ │ │ │ vmul.f32 s15, s11, s15 │ │ │ │ vldr s11, [ip] │ │ │ │ vnmls.f32 s15, s17, s10 │ │ │ │ vldr s10, [fp] │ │ │ │ - vmul.f32 s17, s7, s11 │ │ │ │ add.w fp, ip, r1 │ │ │ │ + vmul.f32 s17, s7, s11 │ │ │ │ vmla.f32 s17, s16, s10 │ │ │ │ vmul.f32 s10, s7, s10 │ │ │ │ vnmls.f32 s10, s16, s11 │ │ │ │ vadd.f32 s11, s3, s18 │ │ │ │ vadd.f32 s20, s19, s17 │ │ │ │ vsub.f32 s7, s19, s17 │ │ │ │ vadd.f32 s16, s15, s10 │ │ │ │ @@ -80126,17 +82232,17 @@ │ │ │ │ vsub.f32 s19, s7, s15 │ │ │ │ vsub.f32 s17, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vsub.f32 s10, s4, s13 │ │ │ │ vadd.f32 s4, s4, s13 │ │ │ │ vstr s17, [fp] │ │ │ │ vsub.f32 s17, s6, s5 │ │ │ │ + vadd.f32 s6, s6, s5 │ │ │ │ vstr s11, [r0] │ │ │ │ vsub.f32 s11, s2, s20 │ │ │ │ - vadd.f32 s6, s6, s5 │ │ │ │ vsub.f32 s2, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vsub.f32 s10, s9, s0 │ │ │ │ vstr s2, [lr] │ │ │ │ vstr s11, [ip] │ │ │ │ vadd.f32 s11, s14, s12 │ │ │ │ vadd.f32 s2, s19, s11 │ │ │ │ @@ -80157,20 +82263,20 @@ │ │ │ │ vadd.f32 s11, s1, s16 │ │ │ │ vsub.f32 s1, s1, s16 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ vsub.f32 s13, s11, s4 │ │ │ │ vadd.f32 s11, s11, s4 │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s3, s18 │ │ │ │ - vstr s11, [r4] │ │ │ │ add r3, r1 │ │ │ │ + vstr s11, [r4] │ │ │ │ ldr r1, [sp, #16] │ │ │ │ vsub.f32 s11, s13, s1 │ │ │ │ vadd.f32 s13, s13, s1 │ │ │ │ - subs r4, r4, r1 │ │ │ │ + sub.w r4, r4, r1 │ │ │ │ vstr s11, [r3] │ │ │ │ vadd.f32 s11, s7, s15 │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ vstr s13, [r4] │ │ │ │ vadd.f32 s13, s9, s0 │ │ │ │ add r4, r6 │ │ │ │ add r3, sl │ │ │ │ @@ -80191,732 +82297,741 @@ │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add r0, r3 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r1, [sp, #0] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.w 4e2b2 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 529dc │ │ │ │ + b.n 5298e │ │ │ │ + nop │ │ │ │ │ │ │ │ -0004e544 : │ │ │ │ - ldr r2, [pc, #8] @ (4e550 ) │ │ │ │ - ldr r1, [pc, #12] @ (4e554 ) │ │ │ │ +00052c70 : │ │ │ │ + ldr r2, [pc, #8] @ (52c7c ) │ │ │ │ + ldr r1, [pc, #12] @ (52c80 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - cbz r4, 4e56a │ │ │ │ - movs r2, r1 │ │ │ │ - @ instruction: 0xfa4bffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ - mov r7, r1 │ │ │ │ + lsrs r0, r6, #8 │ │ │ │ + movs r3, r1 │ │ │ │ + @ instruction: 0xfa03ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r0 │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #148 @ 0x94 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #52] @ (4e5a0 ) │ │ │ │ ldrd r1, r0, [sp, #248] @ 0xf8 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #48] @ (52cdc ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 4ecaa │ │ │ │ + add r3, pc │ │ │ │ + bge.w 53400 │ │ │ │ ldr r1, [sp, #256] @ 0x100 │ │ │ │ - mov ip, r7 │ │ │ │ - vldr s31, [pc, #32] @ 4e59c │ │ │ │ - mov r7, r6 │ │ │ │ - mov lr, r8 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vldr s31, [pc, #32] @ 52cd8 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ str r1, [sp, #132] @ 0x84 │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #136] @ 0x88 │ │ │ │ - ldr r1, [pc, #24] @ (4e5a4 ) │ │ │ │ + ldr r1, [pc, #24] @ (52ce0 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ ldr r3, [sp, #248] @ 0xf8 │ │ │ │ - add.w r5, r2, r3, lsl #5 │ │ │ │ - mov r6, r5 │ │ │ │ - b.n 4e5a8 │ │ │ │ + add.w r6, r2, r3, lsl #5 │ │ │ │ + str r6, [sp, #0] │ │ │ │ + b.n 52ce4 │ │ │ │ + nop │ │ │ │ vceq.f16 , , │ │ │ │ - lsls r6, r0, #25 │ │ │ │ + ldrsh r0, [r1, r4] │ │ │ │ movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s4, [r6, #-32] @ 0xffffffe0 │ │ │ │ - mov.w r3, lr, lsl #5 │ │ │ │ - vldr s15, [r6, #-28] @ 0xffffffe4 │ │ │ │ - adds r2, r7, r3 │ │ │ │ - vldr s16, [r6, #-24] @ 0xffffffe8 │ │ │ │ - add.w r1, ip, r3 │ │ │ │ - vldr s11, [r6, #-20] @ 0xffffffec │ │ │ │ - mov.w fp, #56 @ 0x38 │ │ │ │ - vldr s9, [r6, #-16] │ │ │ │ - adds r6, #32 │ │ │ │ - vmul.f32 s13, s15, s16 │ │ │ │ - vmul.f32 s0, s4, s16 │ │ │ │ - vmul.f32 s12, s4, s11 │ │ │ │ - vmul.f32 s14, s15, s11 │ │ │ │ - vmul.f32 s8, s15, s9 │ │ │ │ - vmul.f32 s3, s16, s9 │ │ │ │ - vmul.f32 s19, s4, s9 │ │ │ │ - str r2, [sp, #0] │ │ │ │ - vmul.f32 s10, s11, s9 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - vadd.f32 s5, s13, s12 │ │ │ │ - vsub.f32 s12, s12, s13 │ │ │ │ - vldr s13, [r6, #-44] @ 0xffffffd4 │ │ │ │ - vsub.f32 s22, s0, s14 │ │ │ │ - vadd.f32 s0, s0, s14 │ │ │ │ - vldr s20, [r6, #-40] @ 0xffffffd8 │ │ │ │ - vmul.f32 s6, s4, s13 │ │ │ │ - vmul.f32 s18, s11, s13 │ │ │ │ - vmul.f32 s17, s12, s9 │ │ │ │ - vmul.f32 s23, s12, s13 │ │ │ │ - vmul.f32 s14, s15, s13 │ │ │ │ - vmul.f32 s7, s16, s13 │ │ │ │ - vsub.f32 s25, s3, s18 │ │ │ │ - vadd.f32 s1, s6, s8 │ │ │ │ - vadd.f32 s18, s18, s3 │ │ │ │ - vsub.f32 s6, s6, s8 │ │ │ │ - vmul.f32 s3, s22, s13 │ │ │ │ - vmul.f32 s8, s5, s9 │ │ │ │ - vadd.f32 s29, s14, s19 │ │ │ │ - vsub.f32 s2, s7, s10 │ │ │ │ - vadd.f32 s7, s7, s10 │ │ │ │ - vsub.f32 s19, s19, s14 │ │ │ │ - vldr s14, [r6, #-36] @ 0xffffffdc │ │ │ │ - vmul.f32 s10, s15, s20 │ │ │ │ - vsub.f32 s30, s3, s8 │ │ │ │ - vadd.f32 s8, s3, s8 │ │ │ │ - vmul.f32 s3, s22, s9 │ │ │ │ - vmul.f32 s21, s15, s14 │ │ │ │ - vnmls.f32 s10, s4, s14 │ │ │ │ - vmla.f32 s21, s4, s20 │ │ │ │ - vstr s8, [sp, #72] @ 0x48 │ │ │ │ - vmul.f32 s8, s5, s13 │ │ │ │ - vadd.f32 s28, s3, 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s16, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s4, [r3, #-20] @ 0xffffffec │ │ │ │ + vldr s8, [r3, #-16] │ │ │ │ + vldr s5, [r3, #-12] │ │ │ │ + vmul.f32 s12, s15, s16 │ │ │ │ + vmul.f32 s19, s11, s16 │ │ │ │ + vmul.f32 s13, s15, s4 │ │ │ │ + vmul.f32 s14, s11, s4 │ │ │ │ + vldr s17, [r3, #-8] │ │ │ │ + vmul.f32 s3, s15, s8 │ │ │ │ + vmul.f32 s2, s16, s8 │ │ │ │ + vmul.f32 s21, s11, s8 │ │ │ │ + vmul.f32 s9, s11, s5 │ │ │ │ + vmul.f32 s20, s4, s5 │ │ │ │ + vmul.f32 s10, s16, s5 │ │ │ │ + vsub.f32 s23, s19, s13 │ │ │ │ + vadd.f32 s7, s12, s14 │ │ │ │ + vadd.f32 s19, s19, s13 │ │ │ │ + vsub.f32 s14, s14, s12 │ │ │ │ + vmul.f32 s13, s15, s5 │ │ │ │ + vmul.f32 s12, s4, s8 │ │ │ │ + vsub.f32 s25, s2, s20 │ │ │ │ + vadd.f32 s0, s9, s3 │ │ │ │ + vadd.f32 s20, s20, s2 │ │ │ │ + vsub.f32 s9, s9, s3 │ │ │ │ + vmul.f32 s2, s23, s5 │ │ │ │ + vmul.f32 s3, s7, s8 │ │ │ │ + vmul.f32 s24, s14, s5 │ │ │ │ + vadd.f32 s29, s13, s21 │ │ │ │ + vsub.f32 s21, s21, s13 │ │ │ │ + vldr s13, [r3, #-4] │ │ │ │ + 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vmla.f32 s21, s16, s5 │ │ │ │ - vadd.f32 s5, s12, s20 │ │ │ │ - vsub.f32 s12, s12, s20 │ │ │ │ - vldr s20, [r5] │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ - vadd.f32 s17, s14, s3 │ │ │ │ - vnmls.f32 s11, s16, s10 │ │ │ │ - vsub.f32 s14, s14, s3 │ │ │ │ - vstr s29, [sp, #84] @ 0x54 │ │ │ │ - vadd.f32 s19, s6, s21 │ │ │ │ - vsub.f32 s21, s21, s6 │ │ │ │ - vadd.f32 s2, s8, s11 │ │ │ │ - vsub.f32 s11, s11, s8 │ │ │ │ - vldr s8, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - vadd.f32 s6, s14, s21 │ │ │ │ - vsub.f32 s14, s14, s21 │ │ │ │ - vldr s21, [sp, #72] @ 0x48 │ │ │ │ - vsub.f32 s10, s5, s19 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ - vsub.f32 s3, s12, s11 │ │ │ │ - vadd.f32 s12, s12, s11 │ │ │ │ - vmul.f32 s11, s15, s8 │ │ │ │ - vmul.f32 s15, s15, s20 │ │ │ │ - adds r5, r7, r3 │ │ │ │ - add r3, ip │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ - vmla.f32 s11, s4, s20 │ │ │ │ - str r5, [sp, #64] @ 0x40 │ │ │ │ - vldr s20, [r5] │ │ │ │ - vadd.f32 s5, s5, s19 │ │ │ │ - vnmls.f32 s15, s4, s8 │ │ │ │ - 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vmla.f32 s17, s2, s9 │ │ │ │ + vldr s9, [r5] │ │ │ │ + vnmls.f32 s3, s2, s12 │ │ │ │ + vldr s12, [r1] │ │ │ │ + vmul.f32 s2, s1, s12 │ │ │ │ + vmul.f32 s1, s1, s9 │ │ │ │ + vnmls.f32 s1, s18, s12 │ │ │ │ + vldr s12, [r2] │ │ │ │ + vmla.f32 s2, s18, s9 │ │ │ │ + add.w r2, r7, r3 │ │ │ │ + str r2, [sp, #64] @ 0x40 │ │ │ │ + vmul.f32 s9, s4, s12 │ │ │ │ + vmul.f32 s4, s4, s7 │ │ │ │ + vadd.f32 s25, s13, s1 │ │ │ │ + vsub.f32 s13, s13, s1 │ │ │ │ + vnmls.f32 s4, s16, s12 │ │ │ │ + vmla.f32 s9, s16, s7 │ │ │ │ + vadd.f32 s7, s14, s2 │ │ │ │ + vsub.f32 s14, s14, s2 │ │ │ │ + vadd.f32 s16, s3, s4 │ │ │ │ + vsub.f32 s4, s4, s3 │ │ │ │ + vldr s3, [r2] │ │ │ │ + add.w r2, r8, r3 │ │ │ │ + add r3, r9 │ │ │ │ + vadd.f32 s26, s17, s9 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vsub.f32 s1, s9, s17 │ │ │ │ + str r2, [sp, #68] @ 0x44 │ │ │ │ + vsub.f32 s29, s14, s4 │ │ │ │ + vadd.f32 s14, s14, s4 │ │ │ │ + vldr s4, [r2] │ │ │ │ + add.w r2, r7, fp │ │ │ │ + vsub.f32 s12, s7, s26 │ │ │ │ + vadd.f32 s7, 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s4 │ │ │ │ vadd.f32 s8, s8, s4 │ │ │ │ vstr s15, [r4] │ │ │ │ vsub.f32 s15, s9, s7 │ │ │ │ - ldr r4, [sp, #64] @ 0x40 │ │ │ │ vadd.f32 s9, s7, s9 │ │ │ │ - vstr s15, [r4] │ │ │ │ - vsub.f32 s15, s13, s14 │ │ │ │ - ldr r4, [sp, #56] @ 0x38 │ │ │ │ - vadd.f32 s13, s13, s14 │ │ │ │ - vstr s9, [r2] │ │ │ │ - vsub.f32 s14, s20, s30 │ │ │ │ - vstr s8, [r4] │ │ │ │ - ldr r4, [sp, #80] @ 0x50 │ │ │ │ - vldr s8, [sp, #100] @ 0x64 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - ldr r5, [sp, #16] │ │ │ │ - vstr s15, [r4] │ │ │ │ - vsub.f32 s15, s12, s6 │ │ │ │ - ldr r4, [sp, #72] @ 0x48 │ │ │ │ - vadd.f32 s6, s6, s12 │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ + ldr r4, [sp, #28] │ │ │ │ + vstr s15, [r5] │ │ │ │ + vsub.f32 s15, s10, s13 │ │ │ │ + vadd.f32 s10, s10, s13 │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ + vadd.f32 s13, s1, s22 │ │ │ │ + vsub.f32 s1, s1, s22 │ │ │ │ + vstr s9, [r4] │ │ │ │ + vstr s8, [r5] │ │ │ │ + ldr r5, [sp, #80] @ 0x50 │ │ │ │ + vstr s15, [r5] │ │ │ │ + vsub.f32 s15, s14, s5 │ │ │ │ + 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+ vadd.f32 s12, s12, s21 │ │ │ │ vadd.f32 s9, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vadd.f32 s13, s21, s10 │ │ │ │ - vsub.f32 s10, s10, s21 │ │ │ │ + vadd.f32 s13, s1, s12 │ │ │ │ + vsub.f32 s12, s12, s1 │ │ │ │ vmul.f32 s9, s9, s3 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vmul.f32 s10, s10, s3 │ │ │ │ + vmul.f32 s12, s12, s3 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ - vsub.f32 s8, s11, s9 │ │ │ │ - vadd.f32 s11, s11, s9 │ │ │ │ + vsub.f32 s8, s10, s9 │ │ │ │ + vadd.f32 s10, s10, s9 │ │ │ │ vstr s8, [r3] │ │ │ │ - vsub.f32 s8, s10, s15 │ │ │ │ - vadd.f32 s15, s15, s10 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - vstr s8, [r5] │ │ │ │ - vstr s15, [r2] │ │ │ │ + vsub.f32 s8, s12, s15 │ │ │ │ + vadd.f32 s15, s15, s12 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + vstr s8, [r1] │ │ │ │ + vstr s15, [r3] │ │ │ │ vsub.f32 s15, s0, s13 │ │ │ │ - vstr s11, [r8] │ │ │ │ vadd.f32 s0, s0, s13 │ │ │ │ - ldr r2, [sp, #76] @ 0x4c │ │ │ │ - vstr s15, [r0] │ │ │ │ - vsub.f32 s15, s14, s12 │ │ │ │ - vadd.f32 s12, s12, s14 │ │ │ │ - vstr s15, [r1] │ │ │ │ - vstr s12, [r2] │ │ │ │ - vstr s0, [r3] │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ ldr r3, [sp, #248] @ 0xf8 │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s10, [r1] │ │ │ │ + vstr s15, [r6] │ │ │ │ + vsub.f32 s15, s14, s11 │ │ │ │ + vadd.f32 s11, s11, s14 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #248] @ 0xf8 │ │ │ │ ldr r3, [sp, #132] @ 0x84 │ │ │ │ + vstr s15, [r4] │ │ │ │ + vstr s11, [fp] │ │ │ │ + vstr s0, [r2] │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #136] @ 0x88 │ │ │ │ - add ip, r3 │ │ │ │ + add r8, r3 │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ - eor.w lr, lr, r3 │ │ │ │ + eor.w r9, r9, r3 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldrd r2, r3, [sp, #248] @ 0xf8 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 4e5a8 │ │ │ │ + bne.w 52ce4 │ │ │ │ add sp, #148 @ 0x94 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r6, #19 │ │ │ │ - subs r7, #53 @ 0x35 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ + lsls r3, r6, #19 │ │ │ │ + subs r7, #53 @ 0x35 │ │ │ │ │ │ │ │ -0004ecbc : │ │ │ │ - ldr r2, [pc, #8] @ (4ecc8 ) │ │ │ │ - ldr r1, [pc, #12] @ (4eccc ) │ │ │ │ +00053424 : │ │ │ │ + ldr r2, [pc, #8] @ (53430 ) │ │ │ │ + ldr r1, [pc, #12] @ (53434 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - add r2, sp, #80 @ 0x50 │ │ │ │ - movs r2, r1 │ │ │ │ - pld [r3, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r0 │ │ │ │ + lsls r4, r5, #10 │ │ │ │ + movs r3, r1 │ │ │ │ + ldr.w pc, [r7, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r1 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #420 @ 0x1a4 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #60] @ (4ed20 ) │ │ │ │ ldrd r1, r0, [sp, #520] @ 0x208 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #64] @ (534a0 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 4ff4c │ │ │ │ + add r3, pc │ │ │ │ + bge.w 5470c │ │ │ │ ldr r1, [sp, #528] @ 0x210 │ │ │ │ - vldr s26, [pc, #32] @ 4ed14 │ │ │ │ - vldr s25, [pc, #32] @ 4ed18 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vldr s26, [pc, #40] @ 53494 │ │ │ │ + vldr s25, [pc, #40] @ 53498 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s23, [pc, #36] @ 5349c │ │ │ │ str r1, [sp, #404] @ 0x194 │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #408] @ 0x198 │ │ │ │ - ldr r1, [pc, #32] @ (4ed24 ) │ │ │ │ - vldr s23, [pc, #24] @ 4ed1c │ │ │ │ + ldr r1, [pc, #32] @ (534a4 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ + str r7, [sp, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #412] @ 0x19c │ │ │ │ ldr r3, [sp, #520] @ 0x208 │ │ │ │ - add.w sl, r2, r3, lsl #5 │ │ │ │ - b.n 4ed28 │ │ │ │ + add.w r9, r2, r3, lsl #5 │ │ │ │ + b.n 534a8 │ │ │ │ + nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - cdp2 0, 12, cr0, cr14, cr10, {0} │ │ │ │ + ldrsb r4, [r2, r5] │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s1, [sl, #-32] @ 0xffffffe0 │ │ │ │ - mov.w r3, r8, lsl #6 │ │ │ │ - vldr s14, [sl, #-28] @ 0xffffffe4 │ │ │ │ - add.w r2, fp, r3 │ │ │ │ - vldr s5, [sl, #-20] @ 0xffffffec │ │ │ │ - adds r1, r7, r3 │ │ │ │ - vldr s15, [sl, #-24] @ 0xffffffe8 │ │ │ │ - mov.w ip, #100 @ 0x64 │ │ │ │ - vldr s9, [sl, #-16] │ │ │ │ - add.w sl, sl, #32 │ │ │ │ - vmul.f32 s12, s1, s5 │ │ │ │ - vldr s29, [sl, #-40] @ 0xffffffd8 │ │ │ │ + vldr s1, [r9, #-32] @ 0xffffffe0 │ │ │ │ + mov.w r2, r8, lsl #6 │ │ │ │ + mov.w r0, #100 @ 0x64 │ │ │ │ + mov.w r7, r8, lsl #5 │ │ │ │ + add.w r9, r9, #32 │ │ │ │ + vldr s14, [r9, #-60] @ 0xffffffc4 │ │ │ │ + add.w r3, sl, r2 │ │ │ │ + add.w fp, sl, r7 │ │ │ │ + vldr s15, [r9, #-56] @ 0xffffffc8 │ │ │ │ + add.w r4, fp, r2 │ │ │ │ + vldr s6, [r9, #-56] @ 0xffffffc8 │ │ │ │ + vldr s5, [r9, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s3, s1, s15 │ │ │ │ vmul.f32 s15, s14, s15 │ │ │ │ - vldr s31, [sl, #-36] @ 0xffffffdc │ │ │ │ + vldr s8, [r9, #-56] @ 0xffffffc8 │ │ │ │ + vldr s9, [r9, #-48] @ 0xffffffd0 │ │ │ │ + vmul.f32 s12, s1, s5 │ │ │ │ + vldr s29, [r9, #-40] @ 0xffffffd8 │ │ │ │ vmul.f32 s13, s14, s5 │ │ │ │ - vldr s8, [sl, #-56] @ 0xffffffc8 │ │ │ │ - vmul.f32 s28, s5, s29 │ │ │ │ - vldr s6, [sl, #-56] @ 0xffffffc8 │ │ │ │ - vmul.f32 s0, s1, s29 │ │ │ │ + vldr s31, [r9, #-36] @ 0xffffffdc │ │ │ │ + vmul.f32 s22, s1, s9 │ │ │ │ + vmul.f32 s11, s5, s9 │ │ │ │ vadd.f32 s10, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [sl, #-56] @ 0xffffffc8 │ │ │ │ + vldr s15, [r9, #-56] @ 0xffffffc8 │ │ │ │ + vmul.f32 s28, s5, s29 │ │ │ │ vmul.f32 s7, s8, s29 │ │ │ │ - vadd.f32 s18, s3, s13 │ │ │ │ vmul.f32 s27, s6, s31 │ │ │ │ + vmul.f32 s0, s1, s29 │ │ │ │ + vmul.f32 s6, s14, s31 │ │ │ │ + vadd.f32 s18, s3, s13 │ │ │ │ vmul.f32 s24, s1, s31 │ │ │ │ vmul.f32 s19, s14, s29 │ │ │ │ - vmul.f32 s20, s15, s9 │ │ │ │ - vldr s15, [sl, #-44] @ 0xffffffd4 │ │ │ │ - vmul.f32 s6, s14, s31 │ │ │ │ vsub.f32 s3, s3, s13 │ │ │ │ + vmul.f32 s13, s14, s9 │ │ │ │ + vmul.f32 s20, s15, s9 │ │ │ │ + vldr s15, [r9, #-44] @ 0xffffffd4 │ │ │ │ vsub.f32 s30, s27, s28 │ │ │ │ vadd.f32 s27, s28, s27 │ │ │ │ - vmul.f32 s2, s8, s15 │ │ │ │ - vmul.f32 s8, s5, s31 │ │ │ │ vadd.f32 s28, s19, s24 │ │ │ │ vsub.f32 s19, s24, s19 │ │ │ │ + vmul.f32 s2, s8, s15 │ │ │ │ + vmul.f32 s8, s5, s31 │ │ │ │ vmul.f32 s4, s1, s15 │ │ │ │ - vmul.f32 s13, s14, s9 │ │ │ │ - vstr s30, [sp, #20] │ │ │ │ + vmul.f32 s21, s14, s15 │ │ │ │ + vstr s30, [sp, #24] │ │ │ │ vadd.f32 s30, s0, s6 │ │ │ │ + vsub.f32 s0, s0, s6 │ │ │ │ + vmul.f32 s17, s5, s15 │ │ │ │ + vstr s28, [sp, #116] @ 0x74 │ │ │ │ + vstr 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vnmls.f32 s8, s24, s30 │ │ │ │ - vldr s30, [r4] │ │ │ │ - vldr s24, [sp, #20] │ │ │ │ + vldr s30, [r5] │ │ │ │ + mov r5, r3 │ │ │ │ + mov.w r3, r8, lsl #2 │ │ │ │ + vldr s24, [sp, #24] │ │ │ │ + add.w r6, sl, r3 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ + vldr s20, [r4] │ │ │ │ vmul.f32 s24, s24, s30 │ │ │ │ vmla.f32 s24, s16, s20 │ │ │ │ - vldr s16, [sp, #20] │ │ │ │ + vldr s16, [sp, #24] │ │ │ │ vmul.f32 s16, s16, s20 │ │ │ │ - vnmls.f32 s16, s13, s30 │ │ │ │ - vadd.f32 s30, s21, s22 │ │ │ │ vadd.f32 s20, s17, s24 │ │ │ │ vsub.f32 s17, s17, s24 │ │ │ │ - vldr s24, [r7] │ │ │ │ + vldr s24, [r5] │ │ │ │ + vnmls.f32 s16, s13, s30 │ │ │ │ + vadd.f32 s30, s21, s22 │ │ │ │ vsub.f32 s21, s21, s22 │ │ │ │ - vadd.f32 s13, s30, s20 │ │ │ │ vsub.f32 s24, s24, s2 │ │ │ │ + vadd.f32 s13, s30, s20 │ │ │ │ vstr s13, [sp, #216] @ 0xd8 │ │ │ │ vsub.f32 s13, s30, s20 │ │ │ │ - vstr s13, [sp, #296] @ 0x128 │ │ │ │ + vstr s13, [sp, #300] @ 0x12c │ │ │ │ vadd.f32 s13, s17, s24 │ │ │ │ vsub.f32 s24, s24, s17 │ │ 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r4, [sp, #40] @ 0x28 │ │ │ │ + vmla.f32 s1, s17, s16 │ │ │ │ + vldr s16, [r6] │ │ │ │ + mov.w r6, r8, lsl #3 │ │ │ │ + add.w r1, r6, r8 │ │ │ │ + mov.w r4, r1, lsl #2 │ │ │ │ vmul.f32 s17, s30, s8 │ │ │ │ - adds r6, r7, r2 │ │ │ │ + str r1, [sp, #132] @ 0x84 │ │ │ │ + add.w r0, sl, r4 │ │ │ │ + vldr s21, [r0] │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + add.w r0, r5, r4 │ │ │ │ vmla.f32 s17, s20, s16 │ │ │ │ vmul.f32 s16, s30, s16 │ │ │ │ - add.w r5, fp, r2 │ │ │ │ - movs r2, #124 @ 0x7c │ │ │ │ - str r5, [sp, #44] @ 0x2c │ │ │ │ - str r6, [sp, #48] @ 0x30 │ │ │ │ + str r0, [sp, #56] @ 0x38 │ │ │ │ vnmls.f32 s16, s20, s8 │ │ │ │ - vldr s20, [r6] │ │ │ │ - vldr s21, [r5] │ │ │ │ - mul.w r2, r2, r8 │ │ │ │ + vldr s20, [r0] │ │ │ │ + sub.w r0, r7, r8 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + mov.w r7, #92 @ 0x5c │ │ │ │ + add.w r4, sl, r0 │ │ │ │ + add r0, r5 │ │ │ │ vmul.f32 s8, s15, s20 │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - vmla.f32 s8, s9, s21 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ - 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vadd.f32 s15, s15, s3 │ │ │ │ + add.w r4, r6, r2 │ │ │ │ + add r2, r1 │ │ │ │ vnmls.f32 s8, s0, s14 │ │ │ │ - vldr s22, [sp, #200] @ 0xc8 │ │ │ │ - add r1, r7 │ │ │ │ vldr s14, [r0] │ │ │ │ - adds r4, r6, r3 │ │ │ │ - str r4, [sp, #200] @ 0xc8 │ │ │ │ - add r3, r1 │ │ │ │ - str r3, [sp, #204] @ 0xcc │ │ │ │ + strd r4, r2, [sp, #200] @ 0xc8 │ │ │ │ vmul.f32 s0, s22, s14 │ │ │ │ vmla.f32 s0, s19, s10 │ │ │ │ vmul.f32 s10, s22, s10 │ │ │ │ vnmls.f32 s10, s19, s14 │ │ │ │ - vsub.f32 s3, s1, s0 │ │ │ │ - vadd.f32 s1, s1, s0 │ │ │ │ + vsub.f32 s4, s2, s0 │ │ │ │ + vadd.f32 s2, s2, s0 │ │ │ │ vsub.f32 s14, s8, s10 │ │ │ │ vadd.f32 s8, s8, s10 │ │ │ │ - vadd.f32 s10, s4, s6 │ │ │ │ - vsub.f32 s6, s4, s6 │ │ │ │ - vadd.f32 s17, s13, s1 │ │ │ │ - vsub.f32 s20, s13, s1 │ │ │ │ - vldr s4, [sp, #208] @ 0xd0 │ │ │ │ - vsub.f32 s0, s8, s15 │ │ │ │ - vadd.f32 s8, s8, s15 │ │ │ │ - vsub.f32 s15, s14, s3 │ │ │ │ - vadd.f32 s14, s14, s3 │ │ │ │ + vsub.f32 s20, s1, s2 │ │ │ │ + vadd.f32 s10, s6, s13 │ │ │ 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s5, s14, s10 │ │ │ │ @@ -81962,162 +84072,173 @@ │ │ │ │ vadd.f32 s16, s8, s3 │ │ │ │ vadd.f32 s17, s2, s10 │ │ │ │ vsub.f32 s10, s10, s2 │ │ │ │ vsub.f32 s18, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vadd.f32 s17, s15, s1 │ │ │ │ vsub.f32 s15, s15, s1 │ │ │ │ - vstr s18, [r3] │ │ │ │ - vstr s16, [r2] │ │ │ │ + vstr s18, [r7] │ │ │ │ + vstr s16, [r3] │ │ │ │ vsub.f32 s16, s11, s12 │ │ │ │ - ldr r3, [sp, #188] @ 0xbc │ │ │ │ vsub.f32 s2, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vsub.f32 s18, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ - vstr s18, [r3] │ │ │ │ - vstr s16, [r6] │ │ │ │ + vstr s18, [r5] │ │ │ │ + vstr s16, [r2] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ ldr r3, [sp, #128] @ 0x80 │ │ │ │ - ldr r6, [sp, #180] @ 0xb4 │ │ │ │ - vstr s2, [r6] │ │ │ │ + ldr r1, [sp, #180] @ 0xb4 │ │ │ │ + ldr r6, [sp, #28] │ │ │ │ + ldr r2, [sp, #168] @ 0xa8 │ │ │ │ + vstr s2, [r1] │ │ │ │ vstr s10, [r3] │ │ │ │ vsub.f32 s10, s8, s3 │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #144] @ 0x90 │ │ │ │ + ldr r0, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s15, s10, s12 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ vadd.f32 s12, s5, s0 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s9, s4 │ │ │ │ - ldr r3, [sp, #168] @ 0xa8 │ │ │ │ vstr s10, [ip] │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ vsub.f32 s11, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vadd.f32 s12, s7, s6 │ │ │ │ vsub.f32 s7, s7, s6 │ │ │ │ - vstr s11, [r3] │ │ │ │ - vstr s15, [r5] │ │ │ │ + vstr s11, [r2] │ │ │ │ + vstr s15, [r6] │ │ │ │ vsub.f32 s15, s14, s13 │ │ │ │ - ldr r4, [sp, #152] @ 0x98 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - ldr r0, [sp, #36] @ 0x24 │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ + ldr r6, [sp, #44] @ 0x2c │ │ │ │ vsub.f32 s11, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - ldr r3, [sp, #520] @ 0x208 │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ - vstr s11, [r0] │ │ │ │ - adds r3, #1 │ │ │ │ - vstr s15, [r4] │ │ │ │ + vstr s11, [r6] │ │ │ │ + vstr s15, [r3] │ │ │ │ vsub.f32 s15, s5, s0 │ │ │ │ - str r3, [sp, #520] @ 0x208 │ │ │ │ - ldr r3, [sp, #404] @ 0x194 │ │ │ │ - ldr r4, [sp, #176] @ 0xb0 │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ vsub.f32 s12, s15, s7 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ vadd.f32 s15, s15, s7 │ │ │ │ - add fp, r3 │ │ │ │ + str r3, [sp, #520] @ 0x208 │ │ │ │ + ldr r3, [sp, #404] @ 0x194 │ │ │ │ + ldr r2, [sp, #520] @ 0x208 │ │ │ │ + vstr s12, [r4] │ │ │ │ + ldr r4, [sp, #160] @ 0xa0 │ │ │ │ + add sl, r3 │ │ │ │ ldr r3, [sp, #408] @ 0x198 │ │ │ │ - add r7, r3 │ │ │ │ - ldr r3, [sp, #412] @ 0x19c │ │ │ │ - vstr s12, [r1] │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s15, [r4] │ │ │ │ vsub.f32 s15, s9, s4 │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - ldrd r2, r3, [sp, #520] @ 0x208 │ │ │ │ + add r5, r3 │ │ │ │ + ldr r3, [sp, #412] @ 0x19c │ │ │ │ + str r5, [sp, #4] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ + eor.w r8, r8, r3 │ │ │ │ + ldr r3, [sp, #524] @ 0x20c │ │ │ │ + vstr s13, [r0] │ │ │ │ cmp r3, r2 │ │ │ │ - vstr s13, [r5] │ │ │ │ - vstr s15, [r4] │ │ │ │ - bne.w 4ed28 │ │ │ │ + ldr r0, [sp, #176] @ 0xb0 │ │ │ │ + vstr s15, [r0] │ │ │ │ + bne.w 534a8 │ │ │ │ add sp, #420 @ 0x1a4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0004ff58 : │ │ │ │ - ldr r2, [pc, #8] @ (4ff64 ) │ │ │ │ - ldr r1, [pc, #12] @ (4ff68 ) │ │ │ │ +00054728 : │ │ │ │ + ldr r2, [pc, #8] @ (54734 ) │ │ │ │ + ldr r1, [pc, #12] @ (54738 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - str r7, [sp, #672] @ 0x2a0 │ │ │ │ - movs r2, r1 │ │ │ │ - stcl 15, cr15, [pc, #-1020]! @ 4fb70 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + vaddl.s16 q8, d8, d10 │ │ │ │ + stc 15, cr15, [r7, #-1020] @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ - sub sp, #12 │ │ │ │ - ldr r5, [sp, #64] @ 0x40 │ │ │ │ + sub sp, #20 │ │ │ │ ldr r4, [sp, #72] @ 0x48 │ │ │ │ - subs r6, r5, #1 │ │ │ │ + ldr r5, [sp, #80] @ 0x50 │ │ │ │ + add.w r6, r4, #4294967295 @ 0xffffffff │ │ │ │ add.w r2, r2, r6, lsl #4 │ │ │ │ - ldr r6, [sp, #68] @ 0x44 │ │ │ │ - cmp r5, r6 │ │ │ │ - bge.w 50148 │ │ │ │ - mov.w lr, r3, lsl #2 │ │ │ │ - mov.w sl, r3, lsl #3 │ │ │ │ - cmp r4, #1 │ │ │ │ - bne.w 50152 │ │ │ │ - adds r2, #16 │ │ │ │ - rsb fp, sl, #0 │ │ │ │ - rsb r9, lr, #0 │ │ │ │ - vldr s6, [pc, #880] @ 50314 │ │ │ │ - vldr s7, [pc, #880] @ 50318 │ │ │ │ + ldr r6, [sp, #76] @ 0x4c │ │ │ │ + cmp r4, r6 │ │ │ │ + bge.w 54938 │ │ │ │ + cmp r5, #1 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ + mov.w fp, r3, lsl #4 │ │ │ │ + mov.w r6, r3, lsl #3 │ │ │ │ + bne.w 54954 │ │ │ │ + vldr s6, [pc, #932] @ 54b24 │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s4, [pc, #876] @ 5031c │ │ │ │ - str r5, [sp, #64] @ 0x40 │ │ │ │ - add.w r4, r0, lr │ │ │ │ - vldr s10, [r2, #-16] │ │ │ │ - vldr s9, [r2, #-12] │ │ │ │ - add.w r3, r1, lr │ │ │ │ - vldr s15, [r2, #-8] │ │ │ │ - mov r5, r1 │ │ │ │ - vldr s1, [r4] │ │ │ │ - add r4, sl │ │ │ │ - vldr s14, [r2, #-4] │ │ │ │ - add.w r7, r4, lr │ │ │ │ - vldr s0, [r3] │ │ │ │ - add r3, sl │ │ │ │ + add.w r3, r2, #16 │ │ │ │ + rsb r5, r6, #0 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + vldr s7, [pc, #916] @ 54b28 │ │ │ │ + add.w r2, r1, r7 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + vldr s4, [pc, #912] @ 54b2c │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ + vldr s10, [r3, #-16] │ │ │ │ + add.w r9, ip, r6 │ │ │ │ + add.w r8, r2, r6 │ │ │ │ + add.w r5, r0, fp │ │ │ │ + add.w r7, r1, fp │ │ │ │ + vldr s1, [ip] │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldr s9, [r3, #-28] @ 0xffffffe4 │ │ │ │ + vldr s15, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s14, [r3, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s16, s1, s10 │ │ │ │ + vldr s0, [r2] │ │ │ │ vmul.f32 s1, s1, s9 │ │ │ │ - vmul.f32 s12, s15, s10 │ │ │ │ vmul.f32 s3, s15, s9 │ │ │ │ + vmul.f32 s12, s15, s10 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ vmul.f32 s11, s14, s9 │ │ │ │ vmul.f32 s13, s14, s10 │ │ │ │ vmla.f32 s16, s0, s9 │ │ │ │ - vldr s9, [r4] │ │ │ │ + vldr s9, [r9] │ │ │ │ vnmls.f32 s1, s0, s10 │ │ │ │ - vldr s10, [r3] │ │ │ │ - add.w ip, r3, lr │ │ │ │ - add.w r8, r7, fp │ │ │ │ + add.w sl, r5, r4 │ │ │ │ + add.w lr, r7, r4 │ │ │ │ + vldr s10, [r8] │ │ │ │ + mov r4, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vsub.f32 s8, s12, s11 │ │ │ │ vsub.f32 s2, s13, s3 │ │ │ │ - vmul.f32 s0, s9, s15 │ │ │ │ vadd.f32 s13, s13, s3 │ │ │ │ - vmul.f32 s9, s9, s14 │ │ │ │ - vmla.f32 s0, s10, s14 │ │ │ │ - vldr s14, [r7] │ │ │ │ - add.w r6, ip, fp │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ vldr s12, [r0] │ │ │ │ - vldr s3, [r1] │ │ │ │ - adds r2, #16 │ │ │ │ + vmul.f32 s0, s9, s15 │ │ │ │ + vmul.f32 s9, s9, s14 │ │ │ │ + vldr s3, [r1, #4] │ │ │ │ + vmla.f32 s0, s10, s14 │ │ │ │ + vldr s14, [r5] │ │ │ │ vnmls.f32 s9, s10, s15 │ │ │ │ - vldr s10, [ip] │ │ │ │ + vldr s10, [r7] │ │ │ │ vmul.f32 s15, s14, s8 │ │ │ │ vmul.f32 s14, s14, s13 │ │ │ │ - subs r1, #4 │ │ │ │ vmla.f32 s15, s10, s13 │ │ │ │ - vldr s13, [r8] │ │ │ │ + vldr s13, [sl] │ │ │ │ vnmls.f32 s14, s10, s8 │ │ │ │ - vldr s8, [r6] │ │ │ │ + vldr s8, [lr] │ │ │ │ vmul.f32 s10, s13, s11 │ │ │ │ vmul.f32 s13, s13, s2 │ │ │ │ - add r6, r9 │ │ │ │ vmla.f32 s10, s8, s2 │ │ │ │ vnmls.f32 s13, s8, s11 │ │ │ │ vsub.f32 s2, s15, s16 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vsub.f32 s11, s1, s14 │ │ │ │ vadd.f32 s14, s14, s1 │ │ │ │ vsub.f32 s8, s10, s0 │ │ │ │ @@ -82128,121 +84249,128 @@ │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vadd.f32 s1, s13, s14 │ │ │ │ vadd.f32 s9, s0, s12 │ │ │ │ vmls.f32 s12, s0, s5 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vstmia r0!, {s9} │ │ │ │ vmul.f32 s9, s11, s7 │ │ │ │ - vmla.f32 s9, s17, s6 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ vsub.f32 s15, s12, s15 │ │ │ │ + vmla.f32 s9, s17, s6 │ │ │ │ vnmls.f32 s11, s17, s7 │ │ │ │ vsub.f32 s12, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ - vstr s12, [r5] │ │ │ │ + vstr s12, [r4] │ │ │ │ vadd.f32 s12, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + mov r4, r2 │ │ │ │ vmov.f32 s11, s3 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vmls.f32 s11, s1, s5 │ │ │ │ - vstr s12, [r6] │ │ │ │ - add.w r6, r8, r9 │ │ │ │ + vstr s12, [r4] │ │ │ │ vmul.f32 s12, s8, s6 │ │ │ │ - vstr s10, [r6] │ │ │ │ + vstmia ip!, {s10} │ │ │ │ vmul.f32 s10, s2, s6 │ │ │ │ - vstr s15, [r8] │ │ │ │ + vstr s15, [sl] │ │ │ │ vadd.f32 s15, s1, s3 │ │ │ │ - vmla.f32 s10, s8, s7 │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ vnmls.f32 s12, s2, s7 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vmla.f32 s10, s8, s7 │ │ │ │ + vstr s15, [r7] │ │ │ │ vsub.f32 s15, s14, s13 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ + ldr r4, [sp, #76] @ 0x4c │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ 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[sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + vldr s9, [pc, #460] @ 54b28 │ │ │ │ vmov.f32 s8, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s10, [pc, #428] @ 50314 │ │ │ │ - vldr s7, [pc, #432] @ 5031c │ │ │ │ - str r3, [sp, #0] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - vldr s1, [r2, #-16] │ │ │ │ - add.w r3, r1, lr │ │ │ │ - vldr s6, [r2, #-12] │ │ │ │ - add.w r4, r0, lr │ │ │ │ - vldr s2, [r2, #-8] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s12, [r2, #-4] │ │ │ │ - adds r2, #16 │ │ │ │ - vldr s16, [r3] │ │ │ │ - add r3, sl │ │ │ │ + add.w sl, r1, r7 │ │ │ │ + vldr s10, [pc, #444] @ 54b24 │ │ │ │ + rsb r5, r3, #0 │ │ │ │ + vldr s7, [pc, #444] @ 54b2c │ │ │ │ + str r3, [sp, #12] │ │ │ │ + add.w r3, r2, #16 │ │ │ │ + rsb r2, r6, #0 │ │ │ │ + ldr.w ip, [sp, #12] │ │ │ │ + str r2, [sp, #0] │ │ │ │ + strd r5, fp, [sp, #4] │ │ │ │ + add.w r5, r0, r7 │ │ │ │ + vldr s1, [r3, #-16] │ │ │ │ + add.w r8, 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#4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r0 │ │ │ │ - mov r5, r1 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #244 @ 0xf4 │ │ │ │ - mov r6, r3 │ │ │ │ - ldr r3, [pc, #56] @ (50380 ) │ │ │ │ - ldrd r1, r0, [sp, #344] @ 0x158 │ │ │ │ - add r3, pc │ │ │ │ + sub sp, #252 @ 0xfc │ │ │ │ + ldrd r1, r0, [sp, #352] @ 0x160 │ │ │ │ + ldr r3, [pc, #56] @ (54ba4 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 50da2 │ │ │ │ - ldr r1, [sp, #352] @ 0x160 │ │ │ │ - mov lr, r5 │ │ │ │ - vldr s22, [pc, #32] @ 50378 │ │ │ │ - mov ip, r6 │ │ │ │ - vldr s31, [pc, #28] @ 5037c │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - str r1, [sp, #228] @ 0xe4 │ │ │ │ - negs r1, r1 │ │ │ │ - str r1, [sp, #232] @ 0xe8 │ │ │ │ - ldr r1, [pc, #24] @ (50384 ) │ │ │ │ + add r3, pc │ │ │ │ + bge.w 555ec │ │ │ │ + ldr r1, [sp, #360] @ 0x168 │ │ │ │ + mov r8, r7 │ │ │ │ + vldr s22, [pc, #36] @ 54b9c │ │ │ │ + vldr s31, [pc, #36] @ 54ba0 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + str r1, [sp, #236] @ 0xec │ │ │ │ + rsb r1, r1, #0 │ │ │ │ + str r1, [sp, #240] @ 0xf0 │ │ │ │ + ldr r1, [pc, #28] @ (54ba8 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ + str r6, [sp, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #236] @ 0xec │ │ │ │ - ldr r3, [sp, #344] @ 0x158 │ │ │ │ + str r3, [sp, #244] @ 0xf4 │ │ │ │ + ldr r3, [sp, #352] @ 0x160 │ │ │ │ add.w sl, r2, r3, lsl #5 │ │ │ │ - b.n 50388 │ │ │ │ + b.n 54bac │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - strd r0, r0, [sl], #-40 @ 0x28 │ │ │ │ + eors r0, r1 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s1, [sl, #-24] @ 0xffffffe8 │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ - vldr s15, [sl, #-28] @ 0xffffffe4 │ │ │ │ - mov r7, lr │ │ │ │ - vldr s9, [sl, #-20] @ 0xffffffec │ │ │ │ - movs r0, #20 │ │ │ │ - vldr s14, [sl, #-32] @ 0xffffffe0 │ │ │ │ - mul.w r2, r3, ip │ │ │ │ - vldr s5, [sl, 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s4, s20, s23 │ │ │ │ - add.w r1, fp, r5 │ │ │ │ - add r5, lr │ │ │ │ - str r1, [sp, #64] @ 0x40 │ │ │ │ - mul.w r3, r3, ip │ │ │ │ - str r5, [sp, #68] @ 0x44 │ │ │ │ - vadd.f32 s20, s7, s0 │ │ │ │ - add.w r0, fp, r3 │ │ │ │ - vsub.f32 s7, s7, s0 │ │ │ │ - vldr s0, [r6] │ │ │ │ - adds r6, r4, r3 │ │ │ │ - str r6, [sp, #76] @ 0x4c │ │ │ │ - str r0, [sp, #72] @ 0x48 │ │ │ │ - vadd.f32 s23, s8, s4 │ │ │ │ - vsub.f32 s8, s8, s4 │ │ │ │ - vmul.f32 s4, s10, s0 │ │ │ │ - vmul.f32 s10, s10, s24 │ │ │ │ - vmla.f32 s4, s19, s24 │ │ │ │ - vldr s24, [r1] │ │ │ │ - mov.w r1, ip, lsl #4 │ │ │ │ - vnmls.f32 s10, s19, s0 │ │ │ │ - vldr s19, [r5] │ │ │ │ - add.w r5, fp, r1 │ │ │ │ - add r1, lr │ │ │ │ - vmul.f32 s0, s9, s19 │ │ │ │ - vmul.f32 s9, s9, s24 │ │ │ │ - vmla.f32 s0, s1, s24 │ │ │ │ - vldr s24, [r0] │ │ │ │ - adds r0, r5, r2 │ │ │ │ - vnmls.f32 s9, s1, s19 │ │ │ │ - vadd.f32 s1, s4, s0 │ │ │ │ - vsub.f32 s4, s4, s0 │ │ │ │ - vldr s0, [r6] │ │ │ │ - mov.w r6, ip, lsl #3 │ │ │ │ - add.w r3, fp, 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│ │ - vmul.f32 s28, s8, s12 │ │ │ │ - mul.w r3, r3, ip │ │ │ │ - vmla.f32 s28, s4, s10 │ │ │ │ - vmul.f32 s10, s8, s10 │ │ │ │ - add.w lr, fp, r3 │ │ │ │ - add r3, r4 │ │ │ │ - add.w r7, lr, r2 │ │ │ │ - str r7, [sp, #104] @ 0x68 │ │ │ │ - vnmls.f32 s10, s4, s12 │ │ │ │ - vadd.f32 s4, s14, s28 │ │ │ │ - vsub.f32 s28, s28, s14 │ │ │ │ - vldr s14, [lr] │ │ │ │ - vadd.f32 s12, s15, s10 │ │ │ │ - vsub.f32 s15, s15, s10 │ │ │ │ - vldr s10, [r3] │ │ │ │ - vmul.f32 s7, s13, s10 │ │ │ │ - vmul.f32 s13, s13, s14 │ │ │ │ - vmla.f32 s7, s5, s14 │ │ │ │ - vldr s14, [r7] │ │ │ │ - adds r7, r3, r2 │ │ │ │ - mov.w r2, ip, lsl #6 │ │ │ │ - str r7, [sp, #108] @ 0x6c │ │ │ │ - vnmls.f32 s13, s5, s10 │ │ │ │ - vldr s5, [sp, #164] @ 0xa4 │ │ │ │ - vldr s8, [r7] │ │ │ │ - add.w r7, fp, r2 │ │ │ │ - str r7, [sp, #112] @ 0x70 │ │ │ │ + vmla.f32 s6, s8, s10 │ │ │ │ + vnmls.f32 s15, s8, s14 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add.w r2, r3, r6 │ │ │ │ + vldr s8, [r2] │ │ │ │ + str r2, [sp, #108] @ 0x6c │ │ │ │ + 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0xfc │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00050dac : │ │ │ │ - ldr r2, [pc, #8] @ (50db8 ) │ │ │ │ - ldr r1, [pc, #12] @ (50dbc ) │ │ │ │ +00055608 : │ │ │ │ + ldr r2, [pc, #8] @ (55614 ) │ │ │ │ + ldr r1, [pc, #12] @ (55618 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - ldrh r4, [r6, #12] │ │ │ │ + b.n 558c8 │ │ │ │ movs r2, r1 │ │ │ │ - bl ffdd0dbe │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bl ffd8961a │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r1 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #324 @ 0x144 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr 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51ef6 │ │ │ │ + bne.n 567ba │ │ │ │ vldmia r1!, {s15} │ │ │ │ subs r4, #1 │ │ │ │ ldr.w ip, [r0], #4 │ │ │ │ - str.w ip, [r2], #4 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ + str.w ip, [r2], #4 │ │ │ │ vstmia r3!, {s15} │ │ │ │ - bne.n 51edc │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 5679a │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ vldr s15, [r1] │ │ │ │ subs r4, #1 │ │ │ │ - ldr r5, [r0, #0] │ │ │ │ add r1, lr │ │ │ │ - str r5, [r2, #0] │ │ │ │ + ldr r5, [r0, #0] │ │ │ │ add r0, lr │ │ │ │ vneg.f32 s15, s15 │ │ │ │ + str r5, [r2, #0] │ │ │ │ add r2, ip │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, ip │ │ │ │ - bne.n 51efe │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 567c2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00051f1c : │ │ │ │ - ldr r2, [pc, #8] @ (51f28 ) │ │ │ │ - ldr r1, [pc, #12] @ (51f2c ) │ │ │ │ +000567e8 : │ │ │ │ + ldr r2, [pc, #8] @ (567f4 ) │ │ │ │ + ldr r1, [pc, #12] @ (567f8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldrb r4, [r4, #2] │ │ │ │ + ldmia r7, {r3, r4, r6, r7} │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xffa3ffff │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r5, [sp, #40] @ 0x28 │ │ │ │ + @ instruction: 0xff8fffff │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #32] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 51f94 │ │ │ │ + ble.n 5686a │ │ │ │ ldr r7, [sp, #20] │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ ldr r7, [sp, #24] │ │ │ │ mov.w r7, r7, lsl #2 │ │ │ │ - bne.n 51f96 │ │ │ │ - vldr s9, [pc, #144] @ 51fe4 │ │ │ │ + bne.n 56878 │ │ │ │ + vldr s9, [pc, #176] @ 568d8 │ │ │ │ vmov.f32 s10, #96 @ 0x3f000000 0.5 │ │ │ │ add.w ip, r0, lr │ │ │ │ - vldmia r1!, {s12} │ │ │ │ - vldr s14, [r0] │ │ │ │ subs r4, #1 │ │ │ │ + vldmia r1!, {s12} │ │ │ │ add.w r0, r0, #4 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r2, r7 │ │ │ │ + vldr s14, [r0, #-4] │ │ │ │ vsub.f32 s13, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vsub.f32 s11, s14, s13 │ │ │ │ vmla.f32 s14, s13, s10 │ │ │ │ vnmul.f32 s15, s9, s15 │ │ │ │ vstr s11, [ip] │ │ │ │ vstmia r3!, {s15} │ │ │ │ vstmia r2!, {s14} │ │ │ │ - bne.n 51f58 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - vldr s9, [pc, #72] @ 51fe4 │ │ │ │ + bne.n 5682e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s9, [pc, #92] @ 568d8 │ │ │ │ vmov.f32 s10, #96 @ 0x3f000000 0.5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r0, lr │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s14, [r0] │ │ │ │ - add r1, r6 │ │ │ │ - add r0, r6 │ │ │ │ subs r4, #1 │ │ │ │ + add r1, r6 │ │ │ │ vldr s12, [ip] │ │ │ │ add.w ip, r2, r7 │ │ │ │ + vldr s14, [r0] │ │ │ │ + add r0, r6 │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vsub.f32 s11, s14, s13 │ │ │ │ vmla.f32 s14, s13, s10 │ │ │ │ vnmul.f32 s15, s9, s15 │ │ │ │ vstr s11, [ip] │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, r5 │ │ │ │ vstr s14, [r2] │ │ │ │ add r2, r5 │ │ │ │ - bne.n 51fa2 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - cbz r7, 5205c │ │ │ │ + bne.n 56888 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + cbz r7, 56950 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -00051fe8 : │ │ │ │ - ldr r2, [pc, #8] @ (51ff4 ) │ │ │ │ - ldr r1, [pc, #12] @ (51ff8 ) │ │ │ │ +000568dc : │ │ │ │ + ldr r2, [pc, #8] @ (568e8 ) │ │ │ │ + ldr r1, [pc, #12] @ (568ec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldrb r0, [r1, #0] │ │ │ │ + ldmia r7!, {r2, r4} │ │ │ │ movs r2, r1 │ │ │ │ - vminnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + vmaxnm.f16 , , │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldrd r4, r6, [sp, #36] @ 0x24 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 52086 │ │ │ │ + ble.n 56984 │ │ │ │ ldr r7, [sp, #24] │ │ │ │ ldr r5, [sp, #32] │ │ │ │ mov.w ip, r7, lsl #2 │ │ │ │ ldr r7, [sp, #28] │ │ │ │ mov.w r8, r5, lsl #2 │ │ │ │ ldr r5, [sp, #44] @ 0x2c │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - bne.n 5208a │ │ │ │ - vldr s10, [pc, #212] @ 520f8 │ │ │ │ + bne.n 56992 │ │ │ │ + vldr s10, [pc, #232] @ 56a0c │ │ │ │ add.w lr, r0, ip │ │ │ │ - vldr s11, [r1] │ │ │ │ - vldr s12, [r0] │ │ │ │ subs r4, #1 │ │ │ │ + vldr s11, [r1] │ │ │ │ add.w r0, r0, #4 │ │ │ │ vldr s13, [lr] │ │ │ │ add.w lr, r1, ip │ │ │ │ add.w r1, r1, #4 │ │ │ │ vldr s15, [lr] │ │ │ │ add.w lr, r2, r7 │ │ │ │ + vldr s12, [r0, #-4] │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s11, [lr] │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ add.w lr, r3, r8 │ │ │ │ - vstr s11, [lr] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ + vstr s11, [lr] │ │ │ │ vstmia r2!, {s14} │ │ │ │ vstmia r3!, {s15} │ │ │ │ - bne.n 52026 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - vldr s10, [pc, #104] @ 520f8 │ │ │ │ + bne.n 56924 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + vldr s10, [pc, #120] @ 56a0c │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w lr, r0, ip │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s13, [r0] │ │ │ │ subs r4, #1 │ │ │ │ - add r0, r6 │ │ │ │ vldr s14, [lr] │ │ │ │ add.w lr, r1, ip │ │ │ │ add r1, r6 │ │ │ │ vldr s11, [lr] │ │ │ │ add.w lr, r2, r7 │ │ │ │ + vldr s13, [r0] │ │ │ │ + add r0, r6 │ │ │ │ vsub.f32 s12, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [lr] │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ add.w lr, r3, r8 │ │ │ │ - vstr s11, [lr] │ │ │ │ vneg.f32 s14, s14 │ │ │ │ + vstr s11, [lr] │ │ │ │ vstr s13, [r2] │ │ │ │ add r2, r5 │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, r5 │ │ │ │ - bne.n 52092 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - nop │ │ │ │ + bne.n 5699e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ │ │ │ │ -000520fc : │ │ │ │ - ldr r2, [pc, #8] @ (52108 ) │ │ │ │ - ldr r1, [pc, #12] @ (5210c ) │ │ │ │ +00056a10 : │ │ │ │ + ldr r2, [pc, #8] @ (56a1c ) │ │ │ │ + ldr r1, [pc, #12] @ (56a20 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strb r4, [r4, #28] │ │ │ │ + ldmia r6!, {r4} │ │ │ │ movs r2, r1 │ │ │ │ - mrc2 15, 7, pc, cr7, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #408] @ 522b0 │ │ │ │ + mrc2 15, 6, pc, cr7, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + ldr.w ip, [pc, #444] @ 56bec │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r9, r5, [sp, #44] @ 0x2c │ │ │ │ - add ip, pc │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r8, r4, [sp, #36] @ 0x24 │ │ │ │ - cmp r5, #0 │ │ │ │ + add ip, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ ldr r7, [sp, #52] @ 0x34 │ │ │ │ - ble.n 521ea │ │ │ │ - ldr.w lr, [pc, #392] @ 522b4 │ │ │ │ + cmp r5, #0 │ │ │ │ + ble.n 56b10 │ │ │ │ + ldr.w lr, [pc, #416] @ 56bf0 │ │ │ │ ldr.w r6, [ip, lr] │ │ │ │ ldr.w sl, [r6] │ │ │ │ ldr r6, [sp, #56] @ 0x38 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 521ee │ │ │ │ - vldr s6, [pc, #356] @ 522a4 │ │ │ │ + bne.n 56b26 │ │ │ │ + vldr s6, [pc, #380] @ 56be0 │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s7, [pc, #352] @ 522a8 │ │ │ │ - vldr s4, [pc, #352] @ 522ac │ │ │ │ + vldr s7, [pc, #376] @ 56be4 │ │ │ │ + vldr s4, [pc, #376] @ 56be8 │ │ │ │ mov.w lr, r8, lsl #2 │ │ │ │ + subs r5, #1 │ │ │ │ + eor.w r8, r8, sl │ │ │ │ vldr s14, [r0] │ │ │ │ add.w ip, r0, lr │ │ │ │ add.w r6, r1, lr │ │ │ │ vldmia r1!, {s12} │ │ │ │ - adds r0, #4 │ │ │ │ - eor.w r8, r8, sl │ │ │ │ - subs r5, #1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s11, [ip] │ │ │ │ add ip, lr │ │ │ │ vldr s15, [r6] │ │ │ │ add.w r6, r2, r4, lsl #3 │ │ │ │ vldr s8, [ip] │ │ │ │ vsub.f32 s13, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ @@ -84494,137 +86642,146 @@ │ │ │ │ add.w r6, r3, r9, lsl #2 │ │ │ │ eor.w r9, r9, sl │ │ │ │ vnmls.f32 s11, s15, s6 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vmla.f32 s15, s12, s6 │ │ │ │ vstr s11, [r6] │ │ │ │ add.w r6, r2, r4, lsl #2 │ │ │ │ - vneg.f32 s15, s15 │ │ │ │ - add.w r2, r2, #4 │ │ │ │ eor.w r4, r4, sl │ │ │ │ + add.w r2, r2, #4 │ │ │ │ + vneg.f32 s15, s15 │ │ │ │ vstmia r3!, {s15} │ │ │ │ vmov.f32 s15, s14 │ │ │ │ vmls.f32 s15, s10, s5 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s14, [r2, #-4] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 5214e │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - vldr s6, [pc, #176] @ 522a4 │ │ │ │ + bne.n 56a72 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #184] @ 56be0 │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s7, [pc, #172] @ 522a8 │ │ │ │ - vldr s4, [pc, #172] @ 522ac │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s7, [pc, #172] @ 56be4 │ │ │ │ + vldr s4, [pc, #172] @ 56be8 │ │ │ │ mov.w lr, r8, lsl #2 │ │ │ │ + subs r5, #1 │ │ │ │ + eor.w r8, r8, sl │ │ │ │ vldr s8, [r1] │ │ │ │ add.w ip, r0, lr │ │ │ │ add.w fp, r1, lr │ │ │ │ vldr s14, [r0] │ │ │ │ add r1, r7 │ │ │ │ add r0, r7 │ │ │ │ - eor.w r8, r8, sl │ │ │ │ vldr s12, [ip] │ │ │ │ add ip, lr │ │ │ │ vldr s11, [fp] │ │ │ │ - subs r5, #1 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r2, r4, lsl #3 │ │ │ │ vsub.f32 s13, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vsub.f32 s9, s15, s8 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ vadd.f32 s10, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vadd.f32 s11, s14, s10 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ vstr s11, [ip] │ │ │ │ vmul.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ add.w ip, r3, r9, lsl #2 │ │ │ │ - vmla.f32 s15, s12, s7 │ │ │ │ eor.w r9, r9, sl │ │ │ │ + vmla.f32 s15, s12, s7 │ │ │ │ vnmls.f32 s11, s12, s6 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s11, [ip] │ │ │ │ add.w ip, r2, r4, lsl #2 │ │ │ │ eor.w r4, r4, sl │ │ │ │ vstr s15, [r3] │ │ │ │ vmov.f32 s15, s14 │ │ │ │ - vmls.f32 s15, s10, s5 │ │ │ │ add r3, r6 │ │ │ │ + vmls.f32 s15, s10, s5 │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s14, [r2] │ │ │ │ add r2, r6 │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 52202 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 56b3e │ │ │ │ + b.n 56b10 │ │ │ │ + nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - ldmia r2!, {r3, r4, r7} │ │ │ │ - movs r2, r1 │ │ │ │ + movs r1, #116 @ 0x74 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000522b8 : │ │ │ │ - ldr r2, [pc, #8] @ (522c4 ) │ │ │ │ - ldr r1, [pc, #12] @ (522c8 ) │ │ │ │ +00056bf4 : │ │ │ │ + ldr r2, [pc, #8] @ (56c00 ) │ │ │ │ + ldr r1, [pc, #12] @ (56c04 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strb r0, [r3, #22] │ │ │ │ + ldmia r4, {r2, r3, r4, r6} │ │ │ │ movs r2, r1 │ │ │ │ - mcr2 15, 2, pc, cr15, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - ldr.w ip, [pc, #432] @ 52484 │ │ │ │ + mcr2 15, 1, pc, cr7, cr15, {7} @ │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + ldr.w ip, [pc, #460] @ 56ddc │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + ldrd r9, r4, [sp, #32] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldrd r5, r8, [sp, #40] @ 0x28 │ │ │ │ add ip, pc │ │ │ │ - ldrd r9, r4, [sp, #32] │ │ │ │ - cmp.w r8, #0 │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ ldr r7, [sp, #48] @ 0x30 │ │ │ │ - ble.n 523b8 │ │ │ │ - ldr.w lr, [pc, #416] @ 52488 │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.n 56d02 │ │ │ │ + ldr.w lr, [pc, #432] @ 56de0 │ │ │ │ ldr.w r6, [ip, lr] │ │ │ │ ldr.w sl, [r6] │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 523bc │ │ │ │ - vldr s4, [pc, #384] @ 52480 │ │ │ │ + bne.n 56d14 │ │ │ │ + vldr s4, [pc, #400] @ 56dd8 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ mov.w lr, r9, lsl #2 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ + eor.w r9, r9, sl │ │ │ │ vldr s7, [r0] │ │ │ │ add.w r6, r1, lr │ │ │ │ add.w ip, r0, lr │ │ │ │ vldmia r1!, {s13} │ │ │ │ - adds r0, #4 │ │ │ │ - vmov.f32 s11, s7 │ │ │ │ - eor.w r9, r9, sl │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s12, [r6] │ │ │ │ add r6, lr │ │ │ │ + vldr s15, [r6] │ │ │ │ + vmov.f32 s11, s7 │ │ │ │ + add.w r6, r3, r5, lsl #3 │ │ │ │ vldr s9, [ip] │ │ │ │ add ip, lr │ │ │ │ - subs.w r8, r8, #1 │ │ │ │ - vldr s15, [r6] │ │ │ │ vmov.f32 s6, s12 │ │ │ │ - add.w r6, r3, r5, lsl #3 │ │ │ │ vsub.f32 s10, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ vsub.f32 s8, s9, s15 │ │ │ │ - vmla.f32 s6, s13, s5 │ │ │ │ vmul.f32 s10, s10, s4 │ │ │ │ vadd.f32 s14, s15, s9 │ │ │ │ + vmla.f32 s6, s13, s5 │ │ │ │ vadd.f32 s15, s15, s7 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ vmla.f32 s11, s8, s5 │ │ │ │ vmul.f32 s14, s14, s4 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ vsub.f32 s8, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ @@ -84640,44 +86797,48 @@ │ │ │ │ add.w r3, r3, #4 │ │ │ │ eor.w r5, r5, sl │ │ │ │ vstr s12, [r6] │ │ │ │ add.w r6, r2, r4, lsl #2 │ │ │ │ add.w r2, r2, #4 │ │ │ │ eor.w r4, r4, sl │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 52304 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - vldr s4, [pc, #188] @ 52480 │ │ │ │ + bne.n 56c4c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + vldr s4, [pc, #192] @ 56dd8 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov.w lr, r9, lsl #2 │ │ │ │ vldr s15, [r1] │ │ │ │ - add.w ip, r1, lr │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ eor.w r9, r9, sl │ │ │ │ + add.w ip, r1, lr │ │ │ │ add r1, r7 │ │ │ │ - subs.w r8, r8, #1 │ │ │ │ vldr s11, [ip] │ │ │ │ add ip, lr │ │ │ │ vldr s12, [ip] │ │ │ │ add.w ip, r0, lr │ │ │ │ - vmov.f32 s6, s11 │ │ │ │ vldr s10, [ip] │ │ │ │ add ip, lr │ │ │ │ + vldr s9, [ip] │ │ │ │ + vmov.f32 s6, s11 │ │ │ │ + add.w ip, r3, r5, lsl #3 │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r0] │ │ │ │ add r0, r7 │ │ │ │ - vldr s9, [ip] │ │ │ │ - add.w ip, r3, r5, lsl #3 │ │ │ │ - vmov.f32 s7, s15 │ │ │ │ - vmla.f32 s6, s12, s5 │ │ │ │ vsub.f32 s8, s10, s9 │ │ │ │ - vmul.f32 s14, s14, s4 │ │ │ │ vadd.f32 s13, s10, s9 │ │ │ │ + vmov.f32 s7, s15 │ │ │ │ + vmul.f32 s14, s14, s4 │ │ │ │ + vmla.f32 s6, s12, s5 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ vmla.f32 s7, s8, s5 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vsub.f32 s8, s7, s14 │ │ │ │ vadd.f32 s14, s14, s7 │ │ │ │ @@ -84693,82 +86854,85 @@ │ │ │ │ add r3, r6 │ │ │ │ eor.w r5, r5, sl │ │ │ │ vstr s11, [ip] │ │ │ │ add.w ip, r2, r4, lsl #2 │ │ │ │ add r2, r6 │ │ │ │ eor.w r4, r4, sl │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 523c8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 524f8 │ │ │ │ + bne.n 56d24 │ │ │ │ + b.n 56d02 │ │ │ │ + cbz r7, 56e50 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - ldmia r0!, {r2, r3, r4, r6, r7} │ │ │ │ - movs r2, r1 │ │ │ │ + subs r4, r2, #6 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0005248c : │ │ │ │ - ldr r2, [pc, #8] @ (52498 ) │ │ │ │ - ldr r1, [pc, #12] @ (5249c ) │ │ │ │ +00056de4 : │ │ │ │ + ldr r2, [pc, #8] @ (56df0 ) │ │ │ │ + ldr r1, [pc, #12] @ (56df4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strb r4, [r6, #15] │ │ │ │ + ldmia r2, {r2, r3, r4, r7} │ │ │ │ movs r2, r1 │ │ │ │ - mrc2 15, 1, pc, cr7, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #680] @ 52750 │ │ │ │ - ldrd lr, ip, [sp, #44] @ 0x2c │ │ │ │ - add r8, pc │ │ │ │ + mrc2 15, 0, pc, cr11, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + ldr.w ip, [pc, #716] @ 570cc │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd r8, lr, [sp, #44] @ 0x2c │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r5, [sp, #36] @ 0x24 │ │ │ │ - cmp.w ip, #0 │ │ │ │ + add ip, pc │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldr r7, [sp, #52] @ 0x34 │ │ │ │ - ble.w 52602 │ │ │ │ - ldr.w r9, [pc, #660] @ 52754 │ │ │ │ - ldr.w r6, [r8, r9] │ │ │ │ - ldr.w r8, [r6] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 56f6c │ │ │ │ + ldr.w r9, [pc, #680] @ 570d0 │ │ │ │ + ldr.w r6, [ip, r9] │ │ │ │ + ldr.w r9, [r6] │ │ │ │ ldr r6, [sp, #56] @ 0x38 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.w 52606 │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s2, [pc, #608] @ 52738 │ │ │ │ - vldr s3, [pc, #608] @ 5273c │ │ │ │ - vldr s4, [pc, #608] @ 52740 │ │ │ │ - vldr s5, [pc, #608] @ 52744 │ │ │ │ - vldr s6, [pc, #608] @ 52748 │ │ │ │ - vldr s7, [pc, #608] @ 5274c │ │ │ │ - mla r6, r7, r4, r0 │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ + bne.w 56f82 │ │ │ │ + vldr s2, [pc, #628] @ 570b4 │ │ │ │ + vldr s3, [pc, #628] @ 570b8 │ │ │ │ + vldr s4, [pc, #628] @ 570bc │ │ │ │ + vldr s5, [pc, #628] @ 570c0 │ │ │ │ + vldr s6, [pc, #628] @ 570c4 │ │ │ │ + vldr s7, [pc, #628] @ 570c8 │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vldr s14, [r1] │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ + add.w r6, r0, r6, lsl #2 │ │ │ │ vldr s8, [r0] │ │ │ │ vldr s15, [r6] │ │ │ │ - add.w r6, r0, r9 │ │ │ │ - add r9, r1 │ │ │ │ - vmov.f32 s1, s8 │ │ │ │ + add.w r6, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ vldr s13, [r6] │ │ │ │ mov.w r6, r4, lsl #3 │ │ │ │ - add.w sl, r1, r6 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + add.w ip, r1, r6 │ │ │ │ add r6, r0 │ │ │ │ - vsub.f32 s9, s14, s15 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ + vmov.f32 s1, s8 │ │ │ │ add.w r0, r0, #4 │ │ │ │ add.w r1, r1, #4 │ │ │ │ - vldr s10, [sl] │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ + vldr s10, [ip] │ │ │ │ + vsub.f32 s9, s14, s15 │ │ │ │ + vadd.f32 s15, s15, s14 │ │ │ │ vldr s11, [r6] │ │ │ │ vsub.f32 s14, s13, s10 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ - vldr s13, [r9] │ │ │ │ - mov.w r9, lr, lsl #2 │ │ │ │ - add.w r6, r3, r9 │ │ │ │ - eor.w lr, lr, r8 │ │ │ │ + vldr s13, [r7] │ │ │ │ + mov.w r7, r8, lsl #2 │ │ │ │ + eor.w r8, r8, r9 │ │ │ │ + add.w r6, r3, r7 │ │ │ │ add.w r3, r3, #4 │ │ │ │ vsub.f32 s12, s13, s11 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ vmul.f32 s13, s10, s3 │ │ │ │ vmla.f32 s1, s14, s7 │ │ │ │ vmla.f32 s13, s11, s2 │ │ │ │ vmla.f32 s13, s15, s4 │ │ │ │ @@ -84778,200 +86942,209 @@ │ │ │ │ vmul.f32 s15, s15, s3 │ │ │ │ vnmls.f32 s13, s11, s3 │ │ │ │ vnmls.f32 s15, s10, s2 │ │ │ │ vmls.f32 s13, s10, s4 │ │ │ │ vmls.f32 s15, s11, s4 │ │ │ │ vstr s13, [r6] │ │ │ │ vmul.f32 s13, s12, s6 │ │ │ │ + add r6, r7 │ │ │ │ vmla.f32 s13, s9, s5 │ │ │ │ - add r6, r9 │ │ │ │ - mov.w r9, r5, lsl #3 │ │ │ │ vadd.f32 s13, s13, s1 │ │ │ │ vstr s13, [r2] │ │ │ │ vmul.f32 s13, s9, s7 │ │ │ │ vstr s15, [r6] │ │ │ │ vmov.f32 s15, s8 │ │ │ │ + mov.w r6, r5, lsl #3 │ │ │ │ + add.w ip, r2, r6 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ vmla.f32 s13, s14, s6 │ │ │ │ vmla.f32 s15, s12, s5 │ │ │ │ - add.w r6, r2, r9 │ │ │ │ - add.w r2, r2, #4 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s13, s12, s7 │ │ │ │ - vmla.f32 s13, s14, s5 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ + vmla.f32 s13, s14, s5 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [ip] │ │ │ │ vmov.f32 s15, s8 │ │ │ │ + sub.w ip, ip, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ vmla.f32 s15, s9, s6 │ │ │ │ - sub.w r6, r6, r5, lsl #2 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s15, [r6] │ │ │ │ - add r6, r9 │ │ │ │ - vstr s14, [r6] │ │ │ │ - bne.w 524ee │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w sl, r7, lsl #2 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ - vldr s2, [pc, #300] @ 5273c │ │ │ │ - vldr s3, [pc, #292] @ 52738 │ │ │ │ - vldr s4, [pc, #296] @ 52740 │ │ │ │ - vldr s5, [pc, #300] @ 52748 │ │ │ │ - vldr s6, [pc, #292] @ 52744 │ │ │ │ - vldr s7, [pc, #296] @ 5274c │ │ │ │ - movs r6, #12 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ + vstr s15, [ip] │ │ │ │ + add ip, r6 │ │ │ │ + vstr s14, [ip] │ │ │ │ + bne.w 56e54 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s2, [pc, #308] @ 570b8 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s3, [pc, #292] @ 570b4 │ │ │ │ + vldr s4, [pc, #296] @ 570bc │ │ │ │ + vldr s5, [pc, #300] @ 570c4 │ │ │ │ + vldr s6, [pc, #292] @ 570c0 │ │ │ │ + vldr s7, [pc, #296] @ 570c8 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w sl, r4, lsl #2 │ │ │ │ vldr s15, [r1] │ │ │ │ - subs.w ip, ip, #1 │ │ │ │ + add.w ip, r0, ip, lsl #2 │ │ │ │ vldr s14, [r0] │ │ │ │ - mla r6, r6, r4, r0 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add.w ip, r0, sl │ │ │ │ + add sl, r1 │ │ │ │ + vldr s10, [ip] │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + add.w fp, r1, ip │ │ │ │ + add ip, r0 │ │ │ │ + vldr s11, [sl] │ │ │ │ + mov.w sl, r8, lsl #2 │ │ │ │ vmov.f32 s1, s14 │ │ │ │ - vldr s13, [r6] │ │ │ │ - add.w r6, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vldr s10, [r6] │ │ │ │ - mov.w r6, r4, lsl #3 │ │ │ │ - add.w fp, r1, r6 │ │ │ │ + add r0, r7 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ - add r6, r0 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s11, [r7] │ │ │ │ - mov.w r7, lr, lsl #2 │ │ │ │ vldr s13, [fp] │ │ │ │ - add r0, sl │ │ │ │ - add r1, sl │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - eor.w lr, lr, r8 │ │ │ │ + add r1, r7 │ │ │ │ + eor.w r8, r8, r9 │ │ │ │ vsub.f32 s8, s10, s13 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ - vldr s13, [r6] │ │ │ │ - add.w r6, r3, r7 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add.w ip, r3, sl │ │ │ │ vsub.f32 s9, s11, s13 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ vmla.f32 s1, s8, s7 │ │ │ │ vmul.f32 s13, s11, s3 │ │ │ │ vmla.f32 s13, s10, s2 │ │ │ │ vmla.f32 s13, s15, s4 │ │ │ │ vneg.f32 s13, s13 │ │ │ │ vstr s13, [r3] │ │ │ │ vmul.f32 s13, s15, s3 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ - add r3, r9 │ │ │ │ + add r3, r6 │ │ │ │ vnmls.f32 s13, s11, s2 │ │ │ │ vnmls.f32 s15, s10, s3 │ │ │ │ vmls.f32 s13, s10, s4 │ │ │ │ vmls.f32 s15, s11, s4 │ │ │ │ - vstr s13, [r6] │ │ │ │ + vstr s13, [ip] │ │ │ │ vmul.f32 s13, s12, s6 │ │ │ │ + add ip, sl │ │ │ │ + mov.w sl, r5, lsl #3 │ │ │ │ vmla.f32 s13, s9, s5 │ │ │ │ - add r6, r7 │ │ │ │ - mov.w r7, r5, lsl #3 │ │ │ │ vadd.f32 s13, s13, s1 │ │ │ │ vstr s13, [r2] │ │ │ │ vmul.f32 s13, s8, s5 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [ip] │ │ │ │ vmov.f32 s15, s14 │ │ │ │ + add.w ip, r2, sl │ │ │ │ + add r2, r6 │ │ │ │ vmla.f32 s13, s12, s7 │ │ │ │ vmla.f32 s15, s9, s6 │ │ │ │ - add.w r6, r2, r7 │ │ │ │ - add r2, r9 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s13, s8, s6 │ │ │ │ vmla.f32 s13, s9, s7 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [ip] │ │ │ │ vmov.f32 s15, s14 │ │ │ │ - vmla.f32 s15, s12, s5 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ + sub.w ip, ip, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + vmla.f32 s15, s12, s5 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ - sub.w r6, r6, r5, lsl #2 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s15, [r6] │ │ │ │ - add r6, r7 │ │ │ │ - vstr s14, [r6] │ │ │ │ - bne.w 52626 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + vstr s15, [ip] │ │ │ │ + add ip, sl │ │ │ │ + vstr s14, [ip] │ │ │ │ + bne.w 56fa2 │ │ │ │ + b.n 56f6c │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ - add r5, pc, #916 @ (adr r5, 52adc ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 57458 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - bgt.n 5265a │ │ │ │ + bgt.n 56fd6 │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ - stmia r7!, {r3} │ │ │ │ - movs r2, r1 │ │ │ │ + adds r0, r4, #6 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00052758 : │ │ │ │ - ldr r2, [pc, #8] @ (52764 ) │ │ │ │ - ldr r1, [pc, #12] @ (52768 ) │ │ │ │ +000570d4 : │ │ │ │ + ldr r2, [pc, #8] @ (570e0 ) │ │ │ │ + ldr r1, [pc, #12] @ (570e4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strb r0, [r3, #5] │ │ │ │ + stmia r7!, {r2, r3, r4, r6, r7} │ │ │ │ movs r2, r1 │ │ │ │ - ldc2 15, cr15, [pc, #-1020]! @ 52370 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #636] @ 529f0 │ │ │ │ - ldrd r6, lr, [sp, #44] @ 0x2c │ │ │ │ - add r8, pc │ │ │ │ - ldrd r4, r5, [sp, #36] @ 0x24 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + ldc2 15, cr15, [fp, #-1020] @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr.w ip, [pc, #676] @ 5739c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r5, r8, [sp, #44] @ 0x2c │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd r6, r4, [sp, #36] @ 0x24 │ │ │ │ + add ip, pc │ │ │ │ ldr r7, [sp, #56] @ 0x38 │ │ │ │ - ble.w 528bc │ │ │ │ - ldr.w r9, [pc, #616] @ 529f4 │ │ │ │ - mov ip, r2 │ │ │ │ - ldr.w r2, [r8, r9] │ │ │ │ - ldr.w r8, [r2] │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.w 57250 │ │ │ │ + ldr.w r9, [pc, #648] @ 573a0 │ │ │ │ + mov lr, r2 │ │ │ │ + ldr.w r2, [ip, r9] │ │ │ │ + ldr.w r9, [r2] │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 528c0 │ │ │ │ - vldr s3, [pc, #576] @ 529e4 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s5, [pc, #572] @ 529e8 │ │ │ │ - vldr s6, [pc, #572] @ 529ec │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + bne.w 57266 │ │ │ │ + vldr s3, [pc, #608] @ 57390 │ │ │ │ + vldr s5, [pc, #608] @ 57394 │ │ │ │ + vldr s6, [pc, #608] @ 57398 │ │ │ │ + mov.w r7, r6, lsl #3 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ vldr s10, [r0] │ │ │ │ - adds r2, r0, r7 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ + add.w r2, r0, r7 │ │ │ │ vldr s14, [r2] │ │ │ │ - mov.w r2, r4, lsl #2 │ │ │ │ - add.w sl, r0, r2 │ │ │ │ + mov.w r2, r6, lsl #2 │ │ │ │ + eor.w r6, r6, r9 │ │ │ │ + add.w ip, r0, r2 │ │ │ │ add r2, r1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - vldr s15, [sl] │ │ │ │ - add sl, r7 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add ip, r7 │ │ │ │ + vldr s12, [ip] │ │ │ │ + add.w ip, r1, r7 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ vldr s11, [r2] │ │ │ │ add r2, r7 │ │ │ │ - vldr s12, [sl] │ │ │ │ - add.w sl, r1, r7 │ │ │ │ - vldr s7, [r2] │ │ │ │ - mla r7, r9, r5, ip │ │ │ │ - mla r2, r9, r6, r3 │ │ │ │ - add.w r1, r1, #4 │ │ │ │ - vldr s13, [sl] │ │ │ │ + add.w ip, lr, ip, lsl #2 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ vsub.f32 s8, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ - add.w r3, r3, #4 │ │ │ │ vmul.f32 s9, s13, s6 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + vldr s7, [r2] │ │ │ │ + add.w r2, r5, r5, lsl #1 │ │ │ │ + add.w r2, r3, r2, lsl #2 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ vmul.f32 s8, s8, s3 │ │ │ │ vmul.f32 s12, s12, s3 │ │ │ │ vnmls.f32 s9, s15, s5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vmla.f32 s15, s13, s5 │ │ │ │ vmul.f32 s13, s7, s5 │ │ │ │ vadd.f32 s4, s8, s10 │ │ │ │ @@ -84979,249 +87152,260 @@ │ │ │ │ vnmls.f32 s13, s11, s6 │ │ │ │ vmul.f32 s11, s11, s5 │ │ │ │ vmla.f32 s11, s7, s6 │ │ │ │ vadd.f32 s7, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vsub.f32 s2, s4, s7 │ │ │ │ vadd.f32 s7, s7, s4 │ │ │ │ - vstr s2, [r7] │ │ │ │ + vstr s2, [ip] │ │ │ │ vadd.f32 s2, s11, s15 │ │ │ │ - vstmia ip!, {s7} │ │ │ │ - vadd.f32 s7, s12, s14 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - sub.w r7, r7, sl │ │ │ │ - vadd.f32 s4, s7, s2 │ │ │ │ - vsub.f32 s7, s7, s2 │ │ │ │ + vstmia lr!, {s7} │ │ │ │ + vadd.f32 s7, s12, s14 │ │ │ │ + sub.w ip, ip, r7 │ │ │ │ vsub.f32 s11, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ + vadd.f32 s4, s7, s2 │ │ │ │ + vsub.f32 s7, s7, s2 │ │ │ │ vneg.f32 s4, s4 │ │ │ │ vstr s4, [r3, #-4] │ │ │ │ vstr s7, [r2] │ │ │ │ - vstr s11, [r7] │ │ │ │ - sub.w r7, r7, sl │ │ │ │ - vstr s15, [r7] │ │ │ │ + vstr s11, [ip] │ │ │ │ + sub.w ip, ip, r7 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + vstr s15, [ip] │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ - mov.w r7, r6, lsl #2 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ sub.w r2, r2, r7 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s14, [r2] │ │ │ │ sub.w r2, r2, r7 │ │ │ │ vstr s15, [r2] │ │ │ │ - bne.w 527b2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w sl, r2, lsl #2 │ │ │ │ - mov.w fp, r7, lsl #2 │ │ │ │ - vldr s3, [pc, #280] @ 529e4 │ │ │ │ - vldr s5, [pc, #280] @ 529e8 │ │ │ │ - vldr s6, [pc, #280] @ 529ec │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + bne.w 5713a │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s3, [pc, #296] @ 57390 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vldr s5, [pc, #288] @ 57394 │ │ │ │ + vldr s6, [pc, #288] @ 57398 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ vldr s14, [r1] │ │ │ │ - adds r2, r0, r7 │ │ │ │ + add.w ip, r0, sl │ │ │ │ vldr s12, [r0] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - vldr s7, [r2] │ │ │ │ - mov.w r2, r4, lsl #2 │ │ │ │ - add.w r9, r0, r2 │ │ │ │ - add r2, r1 │ │ │ │ - add r0, sl │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - vldr s13, [r9] │ │ │ │ - add r9, r7 │ │ │ │ - vldr s8, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - vldr s15, [r9] │ │ │ │ - add.w r9, r1, r7 │ │ │ │ - vldr s11, [r2] │ │ │ │ - mov.w r2, #12 │ │ │ │ - add r1, sl │ │ │ │ + vldr s7, [ip] │ │ │ │ + mov.w ip, r6, lsl #2 │ │ │ │ + eor.w r6, r6, r9 │ │ │ │ + add.w fp, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + add r0, r2 │ │ │ │ + vldr s13, [fp] │ │ │ │ + add fp, sl │ │ │ │ + vldr s15, [fp] │ │ │ │ + add.w fp, r1, sl │ │ │ │ + add r1, r2 │ │ │ │ + vldr s8, [ip] │ │ │ │ + add ip, sl │ │ │ │ + add.w sl, r4, r4, lsl #1 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add.w sl, lr, sl, lsl #2 │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ vsub.f32 s9, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r9] │ │ │ │ - mla r7, r2, r5, ip │ │ │ │ - mov.w r9, r5, lsl #2 │ │ │ │ - mla r2, r2, r6, r3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + vldr s15, [fp] │ │ │ │ + mov.w fp, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + add.w ip, r3, ip, lsl #2 │ │ │ │ vmul.f32 s10, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vmla.f32 s15, s14, s6 │ │ │ │ vmul.f32 s9, s9, s3 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ vnmls.f32 s10, s14, s5 │ │ │ │ + vmla.f32 s15, s14, s6 │ │ │ │ vmul.f32 s14, s11, s5 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ - vmla.f32 s11, s8, s5 │ │ │ │ vnmls.f32 s14, s8, s6 │ │ │ │ + vmla.f32 s11, s8, s5 │ │ │ │ vadd.f32 s8, s12, s9 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ vadd.f32 s4, s10, s14 │ │ │ │ vsub.f32 s2, s8, s4 │ │ │ │ vadd.f32 s8, s8, s4 │ │ │ │ - vstr s2, [r7] │ │ │ │ + vstr s2, [sl] │ │ │ │ vadd.f32 s2, s15, s11 │ │ │ │ - vstr s8, [ip] │ │ │ │ - vadd.f32 s8, s7, s13 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ - add ip, fp │ │ │ │ - vadd.f32 s4, s2, s8 │ │ │ │ - vsub.f32 s8, s8, s2 │ │ │ │ + vstr s8, [lr] │ │ │ │ + vadd.f32 s8, s7, s13 │ │ │ │ + sub.w sl, sl, fp │ │ │ │ + add lr, r7 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ + vadd.f32 s4, s2, s8 │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ + vsub.f32 s8, s8, s2 │ │ │ │ vsub.f32 s14, s7, s13 │ │ │ │ vneg.f32 s4, s4 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s4, [r3] │ │ │ │ - add r3, fp │ │ │ │ - vstr s8, [r2] │ │ │ │ - vstr s11, [r7] │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ - vstr s12, [r7] │ │ │ │ - mov.w r7, r6, lsl #2 │ │ │ │ - sub.w r2, r2, r7 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ - vstr s13, [r2] │ │ │ │ - sub.w r2, r2, r7 │ │ │ │ - vstr s15, [r2] │ │ │ │ - bne.w 528d4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r3, r7 │ │ │ │ + vstr s8, [ip] │ │ │ │ + vstr s11, [sl] │ │ │ │ + sub.w sl, sl, fp │ │ │ │ + vstr s12, [sl] │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + sub.w ip, ip, sl │ │ │ │ + vstr s13, [ip] │ │ │ │ + sub.w ip, ip, sl │ │ │ │ + vstr s15, [ip] │ │ │ │ + bne.w 5727a │ │ │ │ + b.n 57250 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - stmia r4!, {r2, r3, r4, r5} │ │ │ │ - movs r2, r1 │ │ │ │ + subs r4, r5, r2 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000529f8 : │ │ │ │ - ldr r2, [pc, #8] @ (52a04 ) │ │ │ │ - ldr r1, [pc, #12] @ (52a08 ) │ │ │ │ +000573a4 : │ │ │ │ + ldr r2, [pc, #8] @ (573b0 ) │ │ │ │ + ldr r1, [pc, #12] @ (573b4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r0, [r5, #108] @ 0x6c │ │ │ │ + stmia r5!, {r2, r3, r4, r5} │ │ │ │ movs r2, r1 │ │ │ │ - stc2l 15, cr15, [fp, #-1020]! @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #1048] @ 52e2c │ │ │ │ + ldc2 15, cr15, [fp, #-1020]! @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d12} │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #1076] @ 57808 │ │ │ │ ldrd r6, lr, [sp, #96] @ 0x60 │ │ │ │ ldrd r4, r5, [sp, #88] @ 0x58 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #108] @ 0x6c │ │ │ │ - ble.w 52c0a │ │ │ │ - ldr.w r9, [pc, #1024] @ 52e30 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 575ce │ │ │ │ + ldr.w r9, [pc, #1056] @ 5780c │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 52c14 │ │ │ │ - vldr s8, [pc, #940] @ 52df8 │ │ │ │ - vldr s0, [pc, #940] @ 52dfc │ │ │ │ - vldr s1, [pc, #940] @ 52e00 │ │ │ │ - vldr s2, [pc, #940] @ 52e04 │ │ │ │ - vldr s3, [pc, #940] @ 52e08 │ │ │ │ - vldr s4, [pc, #940] @ 52e0c │ │ │ │ - vldr s5, [pc, #940] @ 52e10 │ │ │ │ - vldr s6, [pc, #940] @ 52e14 │ │ │ │ - vldr s7, [pc, #940] @ 52e18 │ │ │ │ - mov.w fp, #12 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - adds r3, r1, r7 │ │ │ │ - vldmia r1!, {s22} │ │ │ │ + bne.w 575ea │ │ │ │ + vldr s8, [pc, #972] @ 577d4 │ │ │ │ + vldr s0, [pc, #972] @ 577d8 │ │ │ │ + vldr s1, [pc, #972] @ 577dc │ │ │ │ + vldr s2, [pc, #972] @ 577e0 │ │ │ │ + vldr s3, [pc, #972] @ 577e4 │ │ │ │ + vldr s4, [pc, #972] @ 577e8 │ │ │ │ + vldr s5, [pc, #972] @ 577ec │ │ │ │ + vldr s6, [pc, #972] @ 577f0 │ │ │ │ + vldr s7, [pc, #972] @ 577f4 │ │ │ │ + add.w sl, r4, r4, lsl #1 │ │ │ │ vmov.f32 s10, #96 @ 0x3f000000 0.5 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vldr s11, [r0] │ │ │ │ - mul.w sl, fp, r4 │ │ │ │ - vldr s20, [pc, #916] @ 52e1c │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r3, r7 │ │ │ │ + mov.w sl, sl, lsl #2 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ + vldmia r1!, {s22} │ │ │ │ + add.w fp, r5, r5, lsl #1 │ │ │ │ add.w r9, r0, sl │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - vldr s13, [r3] │ │ │ │ + vldr s15, [r3] │ │ │ │ add r3, r7 │ │ │ │ vldr s9, [r9] │ │ │ │ add.w r9, r0, r7 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r7 │ │ │ │ mov.w r7, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vldr s16, [r3] │ │ │ │ add.w r3, r2, r7 │ │ │ │ vsub.f32 s17, s15, s9 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ add r9, sl │ │ │ │ - vadd.f32 s19, s16, s22 │ │ │ │ - vsub.f32 s22, s22, s16 │ │ │ │ + vldr s20, [pc, #884] @ 577f8 │ │ │ │ vldr s12, [r9] │ │ │ │ add.w r9, r0, r4, lsl #3 │ │ │ │ + vadd.f32 s19, s16, s22 │ │ │ │ + vsub.f32 s22, s22, s16 │ │ │ │ add.w r0, r0, #4 │ │ │ │ eor.w r4, r4, r8 │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vsub.f32 s18, s15, s14 │ │ │ │ vmla.f32 s15, s14, s10 │ │ │ │ vldr s14, [r9] │ │ │ │ mov.w r9, r6, lsl #2 │ │ │ │ add.w sl, ip, r9 │ │ │ │ vsub.f32 s13, s14, s19 │ │ │ │ vmla.f32 s14, s19, s10 │ │ │ │ - vsub.f32 s16, s13, s18 │ │ │ │ vmul.f32 s19, s15, s7 │ │ │ │ + vsub.f32 s16, s13, s18 │ │ │ │ vadd.f32 s13, s13, s18 │ │ │ │ vmla.f32 s19, s12, s6 │ │ │ │ vmul.f32 s16, s16, s8 │ │ │ │ vstr s16, [sl] │ │ │ │ vsub.f32 s16, s11, s17 │ │ │ │ vmla.f32 s11, s17, s10 │ │ │ │ vmul.f32 s17, s22, s1 │ │ │ │ - vmla.f32 s17, s14, s0 │ │ │ │ add.w sl, sl, r6, lsl #3 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ vmov.f32 s18, s16 │ │ │ │ + vmla.f32 s17, s14, s0 │ │ │ │ vmls.f32 s18, s13, s10 │ │ │ │ vadd.f32 s13, s13, s16 │ │ │ │ vmul.f32 s16, s15, s5 │ │ │ │ vnmls.f32 s16, s12, s4 │ │ │ │ vstr s18, [r3] │ │ │ │ - mla r3, fp, r5, r3 │ │ │ │ + add.w r3, r3, fp, lsl #2 │ │ │ │ vmul.f32 s18, s22, s3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vstr s13, [r3] │ │ │ │ sub.w r3, r3, r7 │ │ │ │ - vldr s13, [pc, #712] @ 52e20 │ │ │ │ + vldr s13, [pc, #736] @ 577fc │ │ │ │ vnmls.f32 s18, s14, s2 │ │ │ │ vmul.f32 s13, s12, s13 │ │ │ │ vnmls.f32 s13, s15, s20 │ │ │ │ vmul.f32 s20, s22, s6 │ │ │ │ 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vstr s15, [sl] │ │ │ │ vmov.f32 s15, s11 │ │ │ │ vmla.f32 s15, s17, s10 │ │ │ │ vmla.f32 s15, s16, s8 │ │ │ │ vstr s15, [r3] │ │ │ │ - bne.w 52a6c │ │ │ │ + bne.w 57428 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s10, [pc, #480] @ 52df8 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s2, [pc, #484] @ 52e00 │ │ │ │ - vldr s3, [pc, #476] @ 52dfc │ │ │ │ - vldr s4, [pc, #480] @ 52e04 │ │ │ │ - vldr s5, [pc, #480] @ 52e08 │ │ │ │ - vldr s6, [pc, #480] @ 52e0c │ │ │ │ - vldr s7, [pc, #480] @ 52e10 │ │ │ │ - vldr s8, [pc, #484] @ 52e18 │ │ │ │ - vldr s9, [pc, #476] @ 52e14 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s10, [pc, #484] @ 577d4 │ │ │ │ + vldr s2, [pc, #488] @ 577dc │ │ │ │ str r3, [sp, #0] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s3, [pc, #472] @ 577d8 │ │ │ │ + vldr s4, [pc, #476] @ 577e0 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov.w r9, #12 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - adds r3, r1, r7 │ │ │ │ + vldr s5, [pc, #476] @ 577e4 │ │ │ │ + vldr s6, [pc, #476] @ 577e8 │ │ │ │ + vldr s7, [pc, #476] @ 577ec │ │ │ │ + vldr s8, [pc, #480] @ 577f4 │ │ │ │ + vldr s9, [pc, #472] @ 577f0 │ │ │ │ + add.w sl, r4, r4, lsl #1 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vldr s24, [r1] │ │ │ │ + mov.w sl, sl, lsl #2 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ vldr s1, [r0] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - mul.w fp, r9, r4 │ │ │ │ + add.w r9, r0, sl │ │ │ │ vldr s13, [r3] │ │ │ │ add r3, r7 │ │ │ │ - add.w sl, r0, fp │ │ │ │ - vldr s15, [sl] │ │ │ │ - add.w sl, r0, r7 │ │ │ │ - vldr s23, [sl] │ │ │ │ - add sl, fp │ │ │ │ + vldr s15, [r9] │ │ │ │ + add.w r9, r0, r7 │ │ │ │ + vldr s23, [r9] │ │ │ │ + add r9, sl │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ + vldr s0, [r9] │ │ │ │ + add.w r9, r0, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s20, s13, s15 │ │ │ │ vldr s13, [r3] │ │ │ │ add r3, r7 │ │ │ │ - vldr s0, [sl] │ │ │ │ - add.w sl, r0, r4, lsl #3 │ │ │ │ - mov.w fp, r6, lsl #2 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - add.w r7, ip, fp │ │ │ │ + add.w r7, ip, sl │ │ │ │ vadd.f32 s11, s13, s0 │ │ │ │ vsub.f32 s15, s13, s0 │ │ │ │ vldr s13, [r3] │ │ │ │ vmov.f32 s0, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r3, r5, r5, lsl #1 │ │ │ │ vadd.f32 s17, s24, s13 │ │ │ │ vsub.f32 s14, s23, s15 │ │ │ │ vmla.f32 s23, s15, s0 │ │ │ │ - vldr s15, [sl] │ │ │ │ + vldr s15, [r9] │ │ │ │ vsub.f32 s24, s24, s13 │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ - add.w r3, r2, sl │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ vmul.f32 s19, s11, s9 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + add.w fp, r2, r9 │ │ │ │ + add.w r3, fp, r3, lsl #2 │ │ │ │ vsub.f32 s16, s15, s17 │ │ │ │ vmla.f32 s15, s17, s0 │ │ │ │ + vmla.f32 s19, s23, s8 │ │ │ │ + vmul.f32 s17, s23, s7 │ │ │ │ vsub.f32 s13, s16, s14 │ │ │ │ vadd.f32 s14, s14, s16 │ │ │ │ - vmul.f32 s17, s23, s7 │ │ │ │ - vmla.f32 s19, s23, s8 │ │ │ │ - vmul.f32 s13, s13, s10 │ │ │ │ + vnmls.f32 s17, s11, s6 │ │ │ │ vmul.f32 s21, s15, s8 │ │ │ │ + vmul.f32 s13, s13, s10 │ │ │ │ vmla.f32 s21, s24, s9 │ │ │ │ - vnmls.f32 s17, s11, s6 │ │ │ │ vstr s13, [r7] │ │ │ │ vsub.f32 s13, s1, s12 │ │ │ │ + add.w r7, r7, r6, lsl #3 │ │ │ │ vmla.f32 s1, s12, s0 │ │ │ │ vmul.f32 s12, s15, s7 │ │ │ │ - add.w r7, r7, r6, lsl #3 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ vmov.f32 s16, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vmls.f32 s16, s14, s0 │ │ │ │ vmul.f32 s14, s24, s5 │ │ │ │ vnmls.f32 s14, s15, s4 │ │ │ │ - vstr s16, [r3] │ │ │ │ - mla r3, r9, r5, r3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + vstr s16, [fp] │ │ │ │ vstr s13, [r3] │ │ │ │ vmul.f32 s13, s15, s3 │ │ │ │ - vmla.f32 s13, s24, s2 │ │ │ │ - vmov.f32 s16, s14 │ │ │ │ - vldr s14, [pc, #236] @ 52e20 │ │ │ │ vmov.f32 s15, s12 │ │ │ │ - vldr s12, [pc, #232] @ 52e24 │ │ │ │ - sub.w r3, r3, sl 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ldr r1, [pc, #12] @ (57820 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r4, [r3, #44] @ 0x2c │ │ │ │ + stmia r1!, {} │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfbcfffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #792] @ 53168 │ │ │ │ + sdiv pc, pc, pc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldrd r5, sl, [sp, #56] @ 0x38 │ │ │ │ + ldr.w r8, [pc, #812] @ 57b68 │ │ │ │ + ldrd r5, lr, [sp, #56] @ 0x38 │ │ │ │ ldrd r4, r6, [sp, #48] @ 0x30 │ │ │ │ - cmp.w sl, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #64] @ 0x40 │ │ │ │ - ble.w 52fe0 │ │ │ │ - ldr.w lr, [pc, #772] @ 5316c │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w r9, [r3] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 579d0 │ │ │ │ + ldr.w r9, [pc, #792] @ 57b6c │ │ │ │ + mov ip, r3 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vldr s12, [r3] │ │ │ │ add.w r3, r0, r4, lsl #4 │ │ │ │ - vldr s7, [ip] │ │ │ │ - mov.w ip, r6, lsl #3 │ │ │ │ vldr s8, [r3] │ │ │ │ mov.w r3, r4, lsl #2 │ │ │ │ - add.w lr, r0, r3 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w sl, r0, r3 │ │ │ │ add r3, r1 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vldr s13, [r1] │ │ │ │ add.w r0, r0, #4 │ │ │ │ - vldr s9, [lr] │ │ │ │ add.w r1, r1, #4 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ + vldr s9, [sl] │ │ │ │ vadd.f32 s2, s7, s13 │ │ │ │ vsub.f32 s13, s13, s7 │ │ │ │ vsub.f32 s10, s8, s9 │ │ │ │ vadd.f32 s9, s9, s8 │ │ │ │ vldr s8, [r3] │ │ │ │ add r3, r7 │ │ │ │ - add.w r7, r2, ip │ │ │ │ + add.w r7, r2, r9 │ │ │ │ vldr s0, [r3] │ │ │ │ + add.w r3, ip, r5, lsl #3 │ │ │ │ vadd.f32 s1, s10, s11 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ - add.w r3, r8, r5, lsl #3 │ │ │ │ vadd.f32 s10, s0, s8 │ │ │ │ vsub.f32 s8, s8, s0 │ │ │ │ vmul.f32 s11, s11, s3 │ │ │ │ vadd.f32 s7, s10, s2 │ │ │ │ vsub.f32 s10, s10, s2 │ │ │ │ vadd.f32 s2, s1, s14 │ │ │ │ vmls.f32 s14, s1, s4 │ │ │ │ vmul.f32 s7, s7, s3 │ │ │ │ vstr s2, [r7] │ │ │ │ vsub.f32 s2, s10, s15 │ │ │ │ - add r7, ip │ │ │ │ + add r7, r9 │ │ │ │ vmla.f32 s15, s10, s4 │ │ │ │ vstr s2, [r3] │ │ │ │ vmul.f32 s2, s13, s6 │ │ │ │ - vmla.f32 s2, s8, s5 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ + vmla.f32 s2, s8, s5 │ │ │ │ vnmls.f32 s13, s8, s6 │ │ │ │ vadd.f32 s8, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vsub.f32 s11, s8, s2 │ │ │ │ vadd.f32 s8, s8, s2 │ │ │ │ vstr s11, [r7] │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ - sub.w r7, r7, r6, lsl #2 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vmul.f32 s13, s12, s6 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ + sub.w r7, r7, r6, lsl #2 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vmla.f32 s13, s9, s5 │ │ │ │ vstr s11, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ - vstmia r2!, {s8} │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ vadd.f32 s11, s15, s7 │ │ │ │ + vstmia r2!, {s8} │ │ │ │ vsub.f32 s15, s15, s7 │ │ │ │ vstr s14, [r7] │ │ │ │ vmul.f32 s14, s12, s5 │ │ │ │ mov.w r7, r5, lsl #2 │ │ │ │ add r3, r7 │ │ │ │ vnmls.f32 s14, s9, s6 │ │ │ │ vadd.f32 s12, s11, s13 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vneg.f32 s12, s12 │ │ │ │ - vstmia r8!, {s12} │ │ │ │ + vstmia ip!, {s12} │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, r7 │ │ │ │ - mvn.w r7, #11 │ │ │ │ + sub.w r7, r5, r7 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vstr s13, [r3] │ │ │ │ - mla r3, r7, r5, r3 │ │ │ │ - eor.w r5, r5, r9 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ vstr s15, [r3] │ │ │ │ - bne.w 52e94 │ │ │ │ + bne.w 5787c │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - mov.w fp, r3, lsl #2 │ │ │ │ - vldr s3, [pc, #364] @ 5315c │ │ │ │ - mov lr, r7 │ │ │ │ - vldr s5, [pc, #368] @ 53164 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s3, [pc, #368] @ 57b5c │ │ │ │ vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s6, [pc, #356] @ 53160 │ │ │ │ + mov.w sl, r7, lsl #2 │ │ │ │ + mov.w fp, r3, lsl #2 │ │ │ │ str r2, [sp, #4] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + vldr s5, [pc, #360] @ 57b64 │ │ │ │ + vldr s6, [pc, #352] @ 57b60 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s14, [r0] │ │ │ │ - adds r3, r0, r7 │ │ │ │ - add.w ip, r1, r7 │ │ │ │ - subs.w sl, sl, #1 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + add.w r9, r1, r7 │ │ │ │ vldr s12, [r3] │ │ │ │ - mov.w r3, #12 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add ip, r7 │ │ │ │ - mla r3, r3, r4, r0 │ │ │ │ - vldr s2, [ip] │ │ │ │ - mov.w ip, r6, lsl #3 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + vldr s15, [r9] │ │ │ │ + add r9, r7 │ │ │ │ + vldr s2, [r9] │ │ │ │ + mov.w r9, r6, lsl #3 │ │ │ │ vldr s13, [r3] │ │ │ │ add.w r3, r0, r4, lsl #4 │ │ │ │ vldr s8, [r3] │ │ │ │ mov.w r3, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ add.w r2, r0, r3 │ │ │ │ add r3, r1 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vldr s13, [r1] │ │ │ │ - add r0, lr │ │ │ │ + add r0, sl │ │ │ │ + add r1, sl │ │ │ │ vldr s9, [r2] │ │ │ │ - add r1, lr │ │ │ │ vldr s7, [r3] │ │ │ │ add r3, r7 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ + vldr s0, [r3] │ │ │ │ + add.w r3, ip, r5, lsl #3 │ │ │ │ vsub.f32 s10, s8, s9 │ │ │ │ vadd.f32 s8, s8, s9 │ │ │ │ - vldr s0, [r3] │ │ │ │ - add.w r7, r2, ip │ │ │ │ - add.w r3, r8, r5, lsl #3 │ │ │ │ - vadd.f32 s1, s11, s10 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ vadd.f32 s9, s7, s0 │ │ │ │ + vsub.f32 s7, s7, s0 │ │ │ │ + add.w r7, r2, r9 │ │ │ │ + vadd.f32 s1, s11, s10 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vadd.f32 s10, s13, s2 │ │ │ │ vsub.f32 s13, s13, s2 │ │ │ │ - vsub.f32 s7, s7, s0 │ │ │ │ + vmul.f32 s11, s11, s3 │ │ │ │ vadd.f32 s2, s10, s9 │ │ │ │ vsub.f32 s9, s9, s10 │ │ │ │ vadd.f32 s10, s14, s1 │ │ │ │ vmls.f32 s14, s1, s4 │ │ │ │ - vmul.f32 s11, s11, s3 │ │ │ │ vmul.f32 s2, s2, s3 │ │ │ │ vstr s10, [r7] │ │ │ │ vsub.f32 s10, s9, s15 │ │ │ │ - add r7, ip │ │ │ │ + add r7, r9 │ │ │ │ vmla.f32 s15, s9, s4 │ │ │ │ vstr s10, [r3] │ │ │ │ vmul.f32 s10, s7, s6 │ │ │ │ vmla.f32 s10, s13, s5 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vnmls.f32 s13, s7, s5 │ │ │ │ vadd.f32 s7, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vsub.f32 s11, s7, s10 │ │ │ │ vadd.f32 s10, s10, s7 │ │ │ │ vstr s11, [r7] │ │ │ │ vadd.f32 s11, s13, s14 │ │ │ │ - sub.w r7, r7, r6, lsl #2 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vmul.f32 s13, s8, s6 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ + sub.w r7, r7, r6, lsl #2 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vmla.f32 s13, s12, s5 │ │ │ │ vstr s11, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ - vstr s10, [r2] │ │ │ │ + sub.w r7, r7, r9 │ │ │ │ vadd.f32 s11, s2, s15 │ │ │ │ + vstr s10, [r2] │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ - mvn.w r2, #11 │ │ │ │ vstr s14, [r7] │ │ │ │ vmul.f32 s14, s12, s6 │ │ │ │ mov.w r7, r5, lsl #2 │ │ │ │ + add r2, fp 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#984] @ 53580 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w r9, [r3] │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - cmp r7, #1 │ │ │ │ + ldr.w r8, [pc, #1028] @ 57fa4 │ │ │ │ + ldrd r6, lr, [sp, #80] @ 0x50 │ │ │ │ + ldrd r4, r5, [sp, #72] @ 0x48 │ │ │ │ + add r8, pc │ │ │ │ + ldr r7, [sp, #92] @ 0x5c │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 57d98 │ │ │ │ + ldr.w r9, [pc, #1008] @ 57fa8 │ │ │ │ + mov ip, r3 │ │ │ │ + ldr.w r3, [r8, r9] │ │ │ │ + ldr.w r8, [r3] │ │ │ │ + ldr r3, [sp, #88] @ 0x58 │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 5338a │ │ │ │ - vldr s4, [pc, #936] @ 5356c │ │ │ │ - mov.w sl, #12 │ │ │ │ - vldr s6, [pc, #932] @ 53570 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 57db4 │ │ │ │ + vldr s4, [pc, #960] @ 57f94 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s8, [pc, #928] @ 53574 │ │ │ │ - vldr s7, [pc, #928] @ 53578 │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + vldr s6, [pc, #956] @ 57f98 │ │ │ │ + vldr s8, [pc, #956] @ 57f9c │ │ │ │ + vldr s7, [pc, #956] @ 57fa0 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s13, [r0] │ │ │ │ - adds r3, r0, r7 │ │ │ │ - mvn.w fp, #11 │ │ │ │ - vmov.f32 s0, s13 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vldr s14, [r3] │ │ │ │ add r3, r7 │ │ │ │ vldr s15, [r3] │ │ │ │ - mul.w r3, sl, r4 │ │ │ │ - add.w ip, r0, r3 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + vmov.f32 s0, s13 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r9, r0, r3 │ │ │ │ add r3, r1 │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s1, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s13 │ │ │ │ vldr s3, [r3] │ │ │ │ + vadd.f32 s15, s15, s13 │ │ │ │ vmla.f32 s0, s12, s5 │ │ │ │ vmul.f32 s1, s1, s4 │ │ │ │ vsub.f32 s9, s15, s14 │ │ │ │ - vldr s14, [ip] │ │ │ │ - add ip, r7 │ │ │ │ + vldr s14, [r9] │ │ │ │ + add r9, r7 │ │ │ │ add r7, r1 │ │ │ │ - vmov.f32 s16, s14 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - add.w lr, r0, ip │ │ │ │ + vldr s13, [r9] │ │ │ │ + mov.w r9, r4, lsl #2 │ │ │ │ + add.w sl, r0, r9 │ │ │ │ vldr s10, [r7] │ │ │ │ - add r3, ip │ │ │ │ - add.w r7, r8, r5, lsl #4 │ │ │ │ - adds r0, #4 │ │ │ │ - vldr s15, [lr] │ │ │ │ - add.w lr, r1, ip │ │ │ │ + add r3, r9 │ │ │ │ + add.w r7, r5, r5, lsl #1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vldr s15, [sl] │ │ │ │ + add.w sl, r1, r9 │ │ │ │ + vmov.f32 s16, s14 │ │ │ │ vldr s19, [r3] │ │ │ │ - mov.w ip, r6, lsl #2 │ │ │ │ - add.w r3, r2, ip │ │ │ │ vadd.f32 s17, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vmul.f32 s11, s13, s4 │ │ │ │ - vldr s13, [lr] │ │ │ │ - mov.w lr, #20 │ │ │ │ + vldr s13, [sl] │ │ │ │ + add.w sl, r9, r4 │ │ │ │ + add.w sl, r1, sl, lsl #2 │ │ │ │ vsub.f32 s14, s14, s17 │ │ │ │ vmla.f32 s16, s17, s5 │ │ │ │ - mla lr, lr, r4, r1 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ - vldr s12, [lr] │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + vldr s12, [sl] │ │ │ │ + add.w r3, r2, r9 │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ + sub.w fp, r6, sl │ │ │ │ vsub.f32 s15, s12, s3 │ │ │ │ vadd.f32 s3, s3, s12 │ │ │ │ vldmia r1!, {s12} │ │ │ │ - vadd.f32 s18, s15, s13 │ │ │ │ vsub.f32 s2, s10, s12 │ │ │ │ + vadd.f32 s18, s15, s13 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vmul.f32 s3, s3, s6 │ │ │ │ vnmls.f32 s15, s13, s8 │ │ │ │ vsub.f32 s13, s2, s19 │ │ │ │ vmul.f32 s10, s12, s6 │ │ │ │ vmul.f32 s2, s2, s7 │ │ │ │ - vmla.f32 s2, s19, s8 │ │ │ │ vadd.f32 s12, s13, s18 │ │ │ │ vsub.f32 s13, s13, s18 │ │ │ │ + vmla.f32 s2, s19, s8 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vsub.f32 s17, s10, s2 │ │ │ │ vsub.f32 s19, s9, s12 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vsub.f32 s9, s0, s11 │ │ │ │ vstr s19, [r3] │ │ │ │ - mla r3, sl, r6, r3 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ + add.w r7, ip, r6, lsl #4 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s13, s14 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - add r3, ip │ │ │ │ + add r3, r9 │ │ │ │ vstr s12, [r7] │ │ │ │ - mla r7, fp, r5, r7 │ │ │ │ + add.w r7, r7, fp, lsl #2 │ │ │ │ vsub.f32 s12, s1, s16 │ │ │ │ vstr s14, [r7] │ │ │ │ vsub.f32 s14, s15, s3 │ │ │ │ vadd.f32 s15, s15, s3 │ │ │ │ - add r7, lr │ │ │ │ + add r7, sl │ │ │ │ vadd.f32 s13, s17, s14 │ │ │ │ vsub.f32 s14, s14, s17 │ │ │ │ vsub.f32 s17, s9, s13 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vstr s17, [r3] │ │ │ │ vadd.f32 s17, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vadd.f32 s12, s10, s2 │ │ │ │ - sub.w r3, r3, r6, lsl #3 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ + sub.w r3, r3, r5, lsl #3 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vstr s17, [r7] │ │ │ │ - add r7, lr │ │ │ │ + add r7, sl │ │ │ │ vstmia r2!, {s13} │ │ │ │ vadd.f32 s13, s11, s0 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s14, [r7] │ │ │ │ vadd.f32 s14, s16, s1 │ │ │ │ - add.w r7, r7, r5, lsl #3 │ │ │ │ - eor.w r5, r5, r9 │ │ │ │ + add.w r7, r7, r6, lsl #3 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vsub.f32 s12, s13, s11 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - vstr s12, [r7] │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ + vstr s12, [r7] │ │ │ │ vstr s11, [r3] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #84] @ 0x54 │ │ │ │ - vstmia r8!, {s15} │ │ │ │ - bne.w 531d8 │ │ │ │ + vstmia ip!, {s15} │ │ │ │ + bne.w 57be4 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - vldr s4, [pc, #476] @ 5356c │ │ │ │ - vldr s6, [pc, #476] @ 53570 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s8, [pc, #476] @ 53574 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s4, [pc, #472] @ 57f94 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s7, [pc, #472] @ 53578 │ │ │ │ + vldr s6, [pc, #468] @ 57f98 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s8, [pc, #464] @ 57f9c │ │ │ │ + vldr s7, [pc, #464] @ 57fa0 │ │ │ │ str r3, [sp, #4] │ │ │ │ - str.w fp, [sp, #84] @ 0x54 │ │ │ │ - mov.w ip, r4, lsl #3 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ vldr s13, [r0] │ │ │ │ - add.w r3, r0, ip │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + add.w fp, ip, r6, lsl #4 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vldr s19, [r1] │ │ │ │ - vmov.f32 s2, s13 │ │ │ │ vldr s14, [r3] │ │ │ │ - add r3, ip │ │ │ │ + add r3, r7 │ │ │ │ vldr s12, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ - mov fp, r3 │ │ │ │ - mul.w r3, r3, r4 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + vmov.f32 s2, s13 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r9, r0, r3 │ │ │ │ + add r3, r1 │ │ │ │ vsub.f32 s11, s14, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ + vldr s10, [r3] │ │ │ │ vadd.f32 s15, s14, s12 │ │ │ │ - add.w lr, r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ vmla.f32 s2, s11, s5 │ │ │ │ - vldr s11, [lr] │ │ │ │ - add lr, ip │ │ │ │ + vldr s11, [r9] │ │ │ │ + add r9, r7 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - vldr s10, [r3] │ │ │ │ - add ip, r1 │ │ │ │ + add r7, r1 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ - vldr s0, [lr] │ │ │ │ - mov.w lr, r4, lsl #2 │ │ │ │ - add.w sl, r0, lr │ │ │ │ - add r3, lr │ │ │ │ - vmov.f32 s16, s11 │ │ │ │ - add r0, r7 │ │ │ │ + vldr s0, [r9] │ │ │ │ + mov.w r9, r4, lsl #2 │ │ │ │ + add.w sl, r0, r9 │ │ │ │ + add r3, r9 │ │ │ │ vldr s14, [sl] │ │ │ │ - add.w sl, r1, lr │ │ │ │ + add.w sl, r1, r9 │ │ │ │ + vmov.f32 s16, s11 │ │ │ │ vldr s9, [r3] │ │ │ │ - mov.w lr, r6, lsl #2 │ │ │ │ - add.w r3, r2, lr │ │ │ │ vadd.f32 s17, s0, s14 │ │ │ │ vsub.f32 s0, s0, s14 │ │ │ │ vldr s14, [sl] │ │ │ │ - mov.w sl, #20 │ │ │ │ - mla sl, sl, r4, r1 │ │ │ │ + add.w sl, r9, r4 │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w sl, r1, sl, lsl #2 │ │ │ │ + add.w r3, r2, r9 │ │ │ │ + vldr s12, [sl] │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ vsub.f32 s11, s11, s17 │ │ │ │ vmla.f32 s16, s17, s5 │ │ │ │ vmul.f32 s0, s0, s4 │ │ │ │ - add r1, r7 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ - vldr s12, [sl] │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ vsub.f32 s1, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ - vldr s10, [ip] │ │ │ │ - add.w ip, r8, r5, lsl #4 │ │ │ │ - vadd.f32 s18, s14, s1 │ │ │ │ + vldr s10, [r7] │ │ │ │ + add.w r7, r5, r5, lsl #1 │ │ │ │ vsub.f32 s20, s10, s19 │ │ │ │ + vadd.f32 s18, s14, s1 │ │ │ │ vmul.f32 s1, s1, s7 │ │ │ │ vadd.f32 s10, s10, s19 │ │ │ │ vmul.f32 s3, s12, s6 │ │ │ │ vmul.f32 s12, s9, s8 │ │ │ │ - vmla.f32 s12, s20, s7 │ │ │ │ vnmls.f32 s1, s14, s8 │ │ │ │ vsub.f32 s14, s20, s9 │ │ │ │ vmul.f32 s9, s10, s6 │ │ │ │ + vmla.f32 s12, s20, s7 │ │ │ │ vadd.f32 s10, s18, s14 │ │ │ │ vsub.f32 s14, s14, s18 │ │ │ │ vsub.f32 s17, s9, s12 │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ vsub.f32 s19, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vstr s19, [r3] │ │ │ │ - mla r3, fp, r6, r3 │ │ │ │ - mvn.w fp, #11 │ │ │ │ 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s14, [ip] │ │ │ │ + vstr s14, [r7] │ │ │ │ vadd.f32 s14, s12, s9 │ │ │ │ vadd.f32 s12, s3, s1 │ │ │ │ - add.w ip, ip, r5, lsl #3 │ │ │ │ - eor.w r5, r5, r9 │ │ │ │ + add.w r7, r7, r6, lsl #3 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vsub.f32 s11, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vstr s12, [ip] │ │ │ │ - vneg.f32 s15, s15 │ │ │ │ + vstr s12, [r7] │ │ │ │ vstr s13, [r3] │ │ │ │ + vneg.f32 s15, s15 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vstr s15, [ip] │ │ │ │ + add r0, r3 │ │ │ │ + add r1, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r2, r3 │ │ │ │ - vstr s15, [r8] │ │ │ │ - add r8, r3 │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #84] @ 0x54 │ │ │ │ - bne.w 533a8 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add ip, r3 │ │ │ │ + bne.w 57dd4 │ │ │ │ + b.n 57d98 │ │ │ │ nop │ │ │ │ - cbz r7, 535e4 │ │ │ │ + cbz r7, 5800c │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ stmia r4!, {r0, r4, r5, r6} │ │ │ │ subs r7, #28 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r6, #181 @ 0xb5 │ │ │ │ - rev r2, r4 │ │ │ │ - movs r2, r1 │ │ │ │ + asrs r2, r1, #32 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00053584 : │ │ │ │ - ldr r2, [pc, #8] @ (53590 ) │ │ │ │ - ldr r1, [pc, #12] @ (53594 ) │ │ │ │ +00057fac : │ │ │ │ + ldr r2, [pc, #8] @ (57fb8 ) │ │ │ │ + ldr r1, [pc, #12] @ (57fbc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r4, [r5, #60] @ 0x3c │ │ │ │ + cbnz r4, 57fec │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfbf7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfbcfffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r3 │ │ │ │ - ldr.w ip, [pc, #752] @ 53890 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d14} │ │ │ │ sub sp, #12 │ │ │ │ + ldr.w ip, [pc, #780] @ 582ec │ │ │ │ + ldrd r6, r3, [sp, #112] @ 0x70 │ │ │ │ + ldrd r5, r4, [sp, #104] @ 0x68 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ - ldrd r4, r6, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #124] @ 0x7c │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r7, [sp, #112] @ 0x70 │ │ │ │ - ldr r5, [sp, #124] @ 0x7c │ │ │ │ - ble.w 53886 │ │ │ │ - ldr.w lr, [pc, #728] @ 53894 │ │ │ │ + ble.w 582ce │ │ │ │ + ldr.w lr, [pc, #764] @ 582f0 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr.w fp, [r3] │ │ │ │ + ldr.w r9, [r3] │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r5, #1 │ │ │ │ - bne.w 538b0 │ │ │ │ - mov.w sl, #20 │ │ │ │ - vldr s7, [pc, #708] @ 5389c │ │ │ │ - vldr s8, [pc, #700] @ 53898 │ │ │ │ - vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s4, [pc, #700] @ 538a0 │ │ │ │ - vldr s2, [pc, #700] @ 538a4 │ │ │ │ - vldr s3, [pc, #704] @ 538ac │ │ │ │ - vldr s6, [pc, #696] @ 538a8 │ │ │ │ - mvn.w r5, #11 │ │ │ │ - mla r3, sl, r4, r0 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 5830c │ │ │ │ + vldr s7, [pc, #748] @ 582f8 │ │ │ │ + vmov.f32 s4, #80 @ 0x3e800000 0.250 │ │ │ │ + vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ + vldr s8, [pc, #732] @ 582f4 │ │ │ │ + vldr s3, [pc, #736] @ 582fc │ │ │ │ + vldr s1, [pc, #736] @ 58300 │ │ │ │ + vldr s2, [pc, #736] @ 58304 │ │ │ │ + vldr s5, [pc, #736] @ 58308 │ │ │ │ + mov.w ip, r5, lsl #2 │ │ │ │ vldr s13, [r1] │ │ │ │ - mov.w r9, r6, lsl #3 │ │ │ │ - vldmia r0!, {s23} │ │ │ │ - mul.w r5, r5, r4 │ │ │ │ + add.w r3, ip, r5 │ │ │ │ + sub.w sl, r5, ip │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + add ip, r1 │ │ │ │ + vldmia r0!, {s24} │ │ │ │ + mov.w r7, sl, lsl #2 │ │ │ │ vldr s14, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - sub.w ip, r1, r5 │ │ │ │ - vldr s17, [r3] │ │ │ │ - vldr s15, [ip] │ │ │ │ - sub.w ip, ip, r5 │ │ │ │ - vadd.f32 s10, s13, s17 │ │ │ │ - vldr s12, [ip] │ │ │ │ - mov.w ip, r4, lsl #4 │ │ │ │ - add.w lr, r1, ip │ │ │ │ - add r3, ip │ │ │ │ - vadd.f32 s26, s12, s15 │ │ │ │ - vmul.f32 s19, s10, s8 │ │ │ │ + add r3, r7 │ │ │ │ + sub.w lr, r1, r7 │ │ │ │ + vldr s18, [r3] │ │ │ │ + vldr s15, [lr] │ │ │ │ + sub.w lr, lr, r7 │ │ │ │ + vldr s12, [lr] │ │ │ │ + mov.w lr, r5, lsl #4 │ │ │ │ + vadd.f32 s10, s13, s18 │ │ │ │ + add r3, lr │ │ │ │ + add.w fp, r1, lr │ │ │ │ + vldr s11, [r3] │ │ │ │ + add r3, r7 │ │ │ │ + vadd.f32 s27, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vldr s12, [ip] │ │ │ │ + add.w ip, r1, r5, lsl #3 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + vmul.f32 s20, s10, s8 │ │ │ │ vmul.f32 s10, s10, s7 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vsub.f32 s16, s13, s26 │ │ │ │ - vadd.f32 s26, s26, s13 │ │ │ │ - vnmls.f32 s10, s15, s8 │ │ │ │ + vldr s25, [ip] │ │ │ │ + sub.w ip, ip, r7 │ │ │ │ + vsub.f32 s17, s13, s27 │ │ │ │ + vadd.f32 s27, s27, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - vmla.f32 s19, s15, s7 │ │ │ │ - add r3, ip │ │ │ │ - mvn.w ip, #23 │ │ │ │ + vnmls.f32 s10, s15, s8 │ │ │ │ + vadd.f32 s21, s12, s11 │ │ │ │ + add r3, lr │ │ │ │ + vmla.f32 s20, s15, s7 │ │ │ │ + vldr s26, [ip] │ │ │ │ + mov.w lr, r6, lsl #2 │ │ │ │ vadd.f32 s9, s13, s11 │ │ │ │ - vmul.f32 s18, s26, s5 │ │ │ │ - vmul.f32 s16, s16, s4 │ │ │ │ + vmul.f32 s19, s27, s4 │ │ │ │ + vmul.f32 s17, s17, s3 │ │ │ │ vmov.f32 s22, s10 │ │ │ │ - vldr s10, [lr] │ │ │ │ - add.w lr, r1, r4, lsl #2 │ │ │ │ + vldr s10, [fp] │ │ │ │ + mov.w fp, r4, lsl #3 │ │ │ │ + add.w ip, r2, fp │ │ │ │ vadd.f32 s15, s13, s10 │ │ │ │ - vldr s12, [lr] │ │ │ │ - add.w lr, r1, r4, lsl #3 │ │ │ │ - adds r1, #4 │ │ │ │ - vadd.f32 s21, s12, s11 │ │ │ │ - vadd.f32 s13, s13, s12 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ - vldr s24, [lr] │ │ │ │ - sub.w lr, lr, r5 │ │ │ │ - vadd.f32 s27, s12, s10 │ │ │ │ + vadd.f32 s13, s13, s12 │ │ │ │ + vadd.f32 s28, s12, s10 │ │ │ │ vmul.f32 s0, s15, s8 │ │ │ │ - vmla.f32 s0, s21, s7 │ │ │ │ - vmul.f32 s21, s21, s8 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, ip, r4, r3 │ │ │ │ - vldr s25, [lr] │ │ │ │ - vsub.f32 s27, s27, s9 │ │ │ │ - mov.w lr, r7, lsl #2 │ │ │ │ - vnmls.f32 s21, s15, s7 │ │ │ │ - vmov.f32 s15, s23 │ │ │ │ - vadd.f32 s20, s25, s13 │ │ │ │ - vmul.f32 s11, s11, s4 │ │ │ │ + add.w r3, r3, sl, lsl #3 │ │ │ │ + vsub.f32 s28, s28, s9 │ │ │ │ + mov.w sl, r4, lsl #2 │ │ │ │ vldr s10, [r3] │ │ │ │ - subs r3, r3, r5 │ │ │ │ - vsub.f32 s23, s23, s27 │ │ │ │ - add.w r5, r2, r9 │ │ │ │ - vmla.f32 s15, s27, s5 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + add.w r7, r8, r6, lsl #3 │ │ │ │ + vmla.f32 s0, s21, s7 │ │ │ │ + vmul.f32 s21, s21, s8 │ │ │ │ vldr s12, [r3] │ │ │ │ - add.w r3, r8, r7, lsl #3 │ │ │ │ + add.w r3, sl, r4 │ │ │ │ + vadd.f32 s23, s26, s13 │ │ │ │ + vmul.f32 s11, s11, s3 │ │ │ │ + vnmls.f32 s21, s15, s7 │ │ │ │ + vmov.f32 s15, s24 │ │ │ │ + vsub.f32 s24, s24, s28 │ │ │ │ vadd.f32 s9, s12, s10 │ │ │ │ vsub.f32 s10, s10, s12 │ │ │ │ - vmul.f32 s12, s20, s8 │ │ │ │ + vmul.f32 s12, s23, s8 │ │ │ │ + vmla.f32 s15, s28, s4 │ │ │ │ vnmls.f32 s12, s10, s7 │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ - vmla.f32 s10, s20, s7 │ │ │ │ - vadd.f32 s20, s9, s13 │ │ │ │ + vmla.f32 s10, s23, s7 │ │ │ │ + vadd.f32 s23, s9, s13 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - vmul.f32 s28, s20, s5 │ │ │ │ - vsub.f32 s20, s20, s25 │ │ │ │ - vmul.f32 s9, s13, s4 │ │ │ │ - vmov.f32 s1, s12 │ │ │ │ - vadd.f32 s12, s28, s24 │ │ │ │ - vsub.f32 s20, s20, s24 │ │ │ │ + vmov.f32 s16, s12 │ │ │ │ + vmul.f32 s29, s23, s4 │ │ │ │ + vsub.f32 s23, s23, s26 │ │ │ │ + vmul.f32 s9, s13, s3 │ │ │ │ + vadd.f32 s12, s29, s25 │ │ │ │ + vsub.f32 s23, s23, s25 │ │ │ │ vmov.f32 s13, s9 │ │ │ │ - vadd.f32 s28, s28, s9 │ │ │ │ - vmls.f32 s13, s25, s2 │ │ │ │ - vadd.f32 s9, s17, s14 │ │ │ │ - vsub.f32 s9, s9, s26 │ │ │ │ + vadd.f32 s29, s29, s9 │ │ │ │ + vadd.f32 s9, s18, s14 │ │ │ │ + vmls.f32 s13, s26, s1 │ │ │ │ + vsub.f32 s9, s9, s27 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vmov.f32 s12, s24 │ │ │ │ - vadd.f32 s24, s20, s9 │ │ │ │ - vsub.f32 s9, s9, s20 │ │ │ │ - vmov.f32 s20, s23 │ │ │ │ - vnmls.f32 s12, s25, s3 │ │ │ │ - vmov.f32 s25, s21 │ │ │ │ - vmul.f32 s9, s9, s6 │ │ │ │ - vstr s9, [r3] │ │ │ │ - vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vmls.f32 s20, s24, s9 │ │ │ │ - vadd.f32 s24, s24, s23 │ │ │ │ + vmov.f32 s12, s25 │ │ │ │ + vadd.f32 s25, s23, s9 │ │ │ │ + vsub.f32 s9, s9, s23 │ │ │ │ vadd.f32 s23, s10, s22 │ │ │ │ vsub.f32 s10, s22, s10 │ │ │ │ - vmov.f32 s22, s18 │ │ │ │ - vsub.f32 s12, s12, s28 │ │ │ │ - vmls.f32 s22, s17, s3 │ │ │ │ - vnmls.f32 s25, s10, s9 │ │ │ │ - vadd.f32 s10, s10, s21 │ │ │ │ - vmul.f32 s23, s23, s6 │ │ │ │ - vstr s20, [r5] │ │ │ │ - mla r5, sl, r6, r5 │ │ │ │ - vadd.f32 s20, s11, s15 │ │ │ │ - vsub.f32 s15, s15, s11 │ │ │ │ - vstr s24, [r5] │ │ │ │ - vadd.f32 s24, s16, s14 │ │ │ │ - mla r5, ip, r6, r5 │ │ │ │ - mvn.w ip, #11 │ │ │ │ - vmla.f32 s14, s17, s2 │ │ │ │ + vmov.f32 s22, s19 │ │ │ │ + vnmls.f32 s12, s26, s2 │ │ │ │ + vmul.f32 s9, s9, s5 │ │ │ │ + vmls.f32 s22, s18, s2 │ │ │ │ + vmul.f32 s23, s23, s5 │ │ │ │ + vstr s9, [r7] │ │ │ │ + vmov.f32 s9, s24 │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + vsub.f32 s12, s12, s29 │ │ │ │ + vmls.f32 s9, s25, s6 │ │ │ │ + vadd.f32 s25, s25, s24 │ │ │ │ + vadd.f32 s24, s17, s14 │ │ │ │ + vmla.f32 s14, s18, s1 │ │ │ │ vadd.f32 s22, s22, s24 │ │ │ │ + vstr s9, [ip] │ │ │ │ + add.w ip, ip, r3, lsl #2 │ │ │ │ + vadd.f32 s9, s11, s15 │ │ │ │ + sub.w r3, r4, sl │ │ │ │ + vadd.f32 s14, s14, s19 │ │ │ │ + vsub.f32 s15, s15, s11 │ │ │ │ + vstr s25, [ip] │ │ │ │ + vmov.f32 s25, s21 │ │ │ │ vadd.f32 s24, s22, s12 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ - vadd.f32 s14, s14, s18 │ │ │ │ - vmul.f32 s12, s12, s6 │ │ │ │ - vadd.f32 s22, s24, s20 │ │ │ │ - vsub.f32 s14, s14, s16 │ │ │ │ - vstr s22, [r5] │ │ │ │ - add r5, r9 │ │ │ │ - vstr s10, [r3] │ │ │ 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s12, [r3] │ │ │ │ - vmov.f32 s12, s20 │ │ │ │ - vmls.f32 s12, s24, s9 │ │ │ │ - mla ip, ip, r6, r5 │ │ │ │ + vmov.f32 s12, s9 │ │ │ │ + add.w r7, ip, r7, lsl #2 │ │ │ │ + vmov.f32 s9, s0 │ │ │ │ add r3, lr │ │ │ │ + vmls.f32 s12, s24, s6 │ │ │ │ vsub.f32 s10, s12, s23 │ │ │ │ vadd.f32 s12, s12, s23 │ │ │ │ - vstr s10, [r5] │ │ │ │ - vadd.f32 s10, s1, s19 │ │ │ │ - vstr s12, [ip] │ │ │ │ - vsub.f32 s12, s1, s19 │ │ │ │ - vmov.f32 s1, s0 │ │ │ │ - sub.w ip, ip, r9 │ │ │ │ - vmul.f32 s10, s10, s6 │ │ │ │ - vnmls.f32 s1, s12, s9 │ │ │ │ + vstr s10, [ip] │ │ │ │ + vadd.f32 s10, s16, s20 │ │ │ │ + vstr s12, [r7] │ │ │ │ + vsub.f32 s12, s16, s20 │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vmul.f32 s10, s10, s5 │ │ │ │ + vnmls.f32 s9, s12, s6 │ │ │ │ vadd.f32 s12, s12, s0 │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, lr │ │ │ │ - vstr s13, [ip] │ │ │ │ - add.w ip, ip, r6, lsl #2 │ │ │ │ - eor.w r6, r6, fp │ │ │ │ - vsub.f32 s13, s1, s14 │ │ │ │ - vadd.f32 s14, s14, s1 │ │ │ │ + vstr s13, [r7] │ │ │ │ + add r7, sl │ │ │ │ + vsub.f32 s13, s9, s14 │ │ │ │ + vadd.f32 s14, s14, s9 │ │ │ │ vstr s13, [r3] │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ vstmia r8!, {s14} │ │ │ │ vadd.f32 s14, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #116] @ 0x74 │ │ │ │ vstmia r2!, {s14} │ │ │ │ - vstr s15, [ip] │ │ │ │ - bne.w 535f2 │ │ │ │ + vstr s15, [r7] │ │ │ │ + str r3, [sp, #116] @ 0x74 │ │ │ │ + bne.w 5802a │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d14} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - @ instruction: 0xb60c │ │ │ │ - movs r2, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + lsrs r4, r1, #15 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ adds r7, #122 @ 0x7a │ │ │ │ subs r6, #158 @ 0x9e │ │ │ │ - cbz r7, 53920 │ │ │ │ - subs r7, #93 @ 0x5d │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #79 @ 0x4f │ │ │ │ - mov.w sl, #20 │ │ │ │ - vldr s5, [pc, #-32] @ 53898 │ │ │ │ - vldr s6, [pc, #-32] @ 5389c │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s2, [pc, #-32] @ 538a0 │ │ │ │ + cbz r7, 58380 │ │ │ │ + subs r7, #93 @ 0x5d │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s6, [pc, #-32] @ 582f4 │ │ │ │ vmov.f32 s3, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s0, [pc, #-36] @ 538a4 │ │ │ │ - vldr s1, [pc, #-32] @ 538ac │ │ │ │ - vldr s4, [pc, #-40] @ 538a8 │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ + vldr s7, [pc, #-40] @ 582f8 │ │ │ │ str r3, [sp, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s2, [pc, #-44] @ 582fc │ │ │ │ + vldr s0, [pc, #-44] @ 58300 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mvn.w r5, #11 │ │ │ │ - mla r3, sl, r4, r0 │ │ │ │ - mov.w lr, r4, lsl #4 │ │ │ │ - vldr s24, [r1] │ │ │ │ - vldr s26, [r0] │ │ │ │ - mov.w r9, r6, lsl #3 │ │ │ │ - mul.w r5, r5, r4 │ │ │ │ + vldr s1, [pc, #-48] @ 58304 │ │ │ │ + vldr s4, [pc, #-48] @ 58308 │ │ │ │ + mov.w ip, r5, lsl #2 │ │ │ │ + vldr s25, [r1] │ │ │ │ + sub.w sl, r5, ip │ │ │ │ + add.w r3, ip, r5 │ │ │ │ + mov.w r7, sl, lsl #2 │ │ │ │ + add ip, r1 │ │ │ │ + vldr s23, [r0] │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + sub.w lr, r1, r7 │ │ │ │ + vldr s15, [lr] │ │ │ │ + sub.w lr, lr, r7 │ │ │ │ + vldr s11, [lr] │ │ │ │ + mov.w lr, r5, lsl #4 │ │ │ │ vldr s14, [r3] │ │ │ │ - sub.w ip, r1, r5 │ │ │ │ - add r3, r5 │ │ │ │ - vldr s15, [ip] │ │ │ │ - sub.w ip, ip, r5 │ │ │ │ + add r3, r7 │ │ │ │ + add.w fp, r1, lr │ │ │ │ vldr s20, [r3] │ │ │ │ add r3, lr │ │ │ │ - vldr s11, [ip] │ │ │ │ - add.w ip, r1, lr │ │ │ │ - vadd.f32 s12, s20, s24 │ │ │ │ - vldr s9, [r3] │ │ │ │ - add r3, r5 │ │ │ │ vadd.f32 s13, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vldr s9, [r3] │ │ │ │ + add r3, r7 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add.w ip, r1, r5, lsl #3 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + vadd.f32 s12, s20, s25 │ │ │ │ vldr s10, [r3] │ │ │ │ add r3, lr │ │ │ │ - mov.w lr, r7, lsl #2 │ │ │ │ - vsub.f32 s19, s24, s13 │ │ │ │ - vadd.f32 s24, s24, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - add.w ip, r1, r4, lsl #2 │ │ │ │ - vmul.f32 s22, s15, s6 │ │ │ │ + mov.w lr, r6, lsl #2 │ │ │ │ + vmul.f32 s22, s15, s7 │ │ │ │ + vsub.f32 s19, s25, s13 │ │ │ │ + vldr s26, [ip] │ │ │ │ + vadd.f32 s25, s25, s13 │ │ │ │ + sub.w ip, ip, r7 │ │ │ │ + vldr s13, [fp] │ │ │ │ + vadd.f32 s8, s9, s11 │ │ │ │ + mov.w fp, r4, lsl #3 │ │ │ │ vadd.f32 s16, s9, s10 │ │ │ │ - vmla.f32 s22, s12, s5 │ │ │ │ - vmul.f32 s12, s12, s6 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add.w ip, r1, r4, lsl #3 │ │ │ │ - vmul.f32 s21, s24, s3 │ │ │ │ + vldr s27, [ip] │ │ │ │ + vmla.f32 s22, s12, s6 │ │ │ │ + vmul.f32 s12, s12, s7 │ │ │ │ vmul.f32 s19, s19, s2 │ │ │ │ - vldr s25, [ip] │ │ │ │ - sub.w ip, ip, r5 │ │ │ │ - vadd.f32 s8, s9, s11 │ │ │ │ - vnmls.f32 s12, s15, s5 │ │ │ │ - vadd.f32 s7, s13, s11 │ │ │ │ - vadd.f32 s15, s13, s10 │ │ │ │ + vmul.f32 s21, s25, s3 │ │ │ │ + vadd.f32 s28, s13, s11 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ + vmul.f32 s17, s8, s7 │ │ │ │ + vnmls.f32 s12, s15, s6 │ │ │ │ + vadd.f32 s15, s13, s10 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ - vldr s27, [ip] │ │ │ │ - mvn.w ip, #23 │ │ │ │ - vmul.f32 s17, s8, s6 │ │ │ │ - vmul.f32 s8, s8, s5 │ │ │ │ - vsub.f32 s7, s7, s16 │ │ │ │ - vmla.f32 s17, s15, s5 │ │ │ │ + vmul.f32 s8, s8, s6 │ │ │ │ + vsub.f32 s28, s28, s16 │ │ │ │ + vmla.f32 s17, s15, s6 │ │ │ │ + vnmls.f32 s8, s15, s7 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vldr s11, [r3] │ │ │ │ - mla r3, ip, r4, r3 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ - vnmls.f32 s8, s15, s6 │ │ │ │ - vmov.f32 s15, s26 │ │ │ │ - vadd.f32 s18, s11, s27 │ │ │ │ - vmla.f32 s15, s7, s3 │ │ │ │ - vsub.f32 s7, s26, s7 │ │ │ │ - vmul.f32 s13, s13, s2 │ │ │ │ + add.w r3, r3, sl, lsl #3 │ │ │ │ + vmov.f32 s15, s23 │ │ │ │ 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s29, s24, s3 │ │ │ │ + vsub.f32 s24, s24, s27 │ │ │ │ + vadd.f32 s9, s29, s26 │ │ │ │ vmov.f32 s10, s11 │ │ │ │ - vadd.f32 s28, s28, s11 │ │ │ │ + vadd.f32 s29, s29, s11 │ │ │ │ vadd.f32 s11, s14, s20 │ │ │ │ - vsub.f32 s23, s23, s25 │ │ │ │ + vsub.f32 s24, s24, s26 │ │ │ │ vmls.f32 s10, s27, s0 │ │ │ │ + vsub.f32 s11, s11, s25 │ │ │ │ + vadd.f32 s25, s11, s24 │ │ │ │ vsub.f32 s11, s11, s24 │ │ │ │ - vadd.f32 s24, s11, s23 │ │ │ │ - vsub.f32 s11, s11, s23 │ │ │ │ - vmov.f32 s23, #96 @ 0x3f000000 0.5 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ - vmov.f32 s9, s25 │ │ │ │ - vadd.f32 s25, s14, s19 │ │ │ │ - vmla.f32 s14, s20, s0 │ │ │ │ - vmul.f32 s11, s11, s4 │ │ │ │ - vnmls.f32 s9, s27, s1 │ │ │ │ - vstr s11, [r3] │ │ │ │ - vmov.f32 s11, s7 │ │ │ │ - vmls.f32 s11, s24, s23 │ │ │ │ - vadd.f32 s7, s7, s24 │ │ │ │ + vmov.f32 s9, s26 │ │ │ │ vadd.f32 s24, s15, s13 │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vadd.f32 s14, s14, s21 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmov.f32 s13, s17 │ │ │ │ - vsub.f32 s9, s9, s28 │ │ │ │ - vsub.f32 s14, s14, s19 │ │ │ │ - vstr s11, [r5] │ │ │ │ + vnmls.f32 s9, s27, s1 │ │ │ │ + vmul.f32 s11, s11, s4 │ │ │ │ + vstr s11, [r7] │ │ │ │ + vmov.f32 s11, s23 │ │ │ │ + vadd.f32 s23, s23, s25 │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + vsub.f32 s9, s9, s29 │ │ │ │ + vmls.f32 s11, s25, s5 │ │ │ │ + vadd.f32 s25, s14, s19 │ │ │ │ + vmla.f32 s14, s20, s0 │ │ │ │ + vstr s11, [r3] │ │ │ │ vmov.f32 s11, s21 │ │ │ │ - vmls.f32 s11, s20, s1 │ │ │ │ - mla r5, sl, r6, r5 │ │ │ │ - vstr s7, [r5] │ │ │ │ - vadd.f32 s7, s12, s18 │ │ │ │ + sub.w r3, r4, sl │ │ │ │ + vstr s23, [ip] │ │ │ │ + vadd.f32 s23, s12, s18 │ │ │ │ vsub.f32 s12, s12, s18 │ │ │ │ vmov.f32 s18, s8 │ │ │ │ - mla r5, ip, r6, r5 │ │ │ │ - mvn.w ip, #11 │ │ │ │ - vadd.f32 s11, s11, s25 │ │ │ │ - vmul.f32 s7, s7, s4 │ │ │ │ - vnmls.f32 s18, s12, s23 │ │ │ │ + add.w ip, ip, r3, lsl #3 │ │ │ │ + add.w r3, lr, r6 │ │ │ │ + add.w r3, r7, r3, lsl #2 │ │ │ │ + vadd.f32 s14, s14, s21 │ │ │ │ + vmls.f32 s11, s20, s1 │ │ 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│ │ │ - ldr.w ip, [pc, #724] @ 53e68 │ │ │ │ + ldr??.w pc, [r7, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ sub sp, #20 │ │ │ │ - add ip, pc │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ + ldr.w ip, [pc, #760] @ 5890c │ │ │ │ + ldrd r5, r2, [sp, #112] @ 0x70 │ │ │ │ ldrd r4, r6, [sp, #104] @ 0x68 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r5, [sp, #112] @ 0x70 │ │ │ │ + add ip, pc │ │ │ │ ldr r7, [sp, #120] @ 0x78 │ │ │ │ - ble.w 53e5e │ │ │ │ - ldr.w lr, [pc, #700] @ 53e6c │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #124] @ 0x7c │ │ │ │ + cmp r2, #0 │ │ │ │ + ble.w 588f0 │ │ │ │ + ldr.w lr, [pc, #744] @ 58910 │ │ │ │ + ldr.w r2, [ip, lr] │ │ │ │ + ldr r2, [r2, #0] │ │ │ │ + str r2, [sp, #4] │ │ │ │ + ldr r2, [sp, #124] @ 0x7c │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 53e8c │ │ │ │ - vldr s9, [pc, #680] @ 53e70 │ │ │ │ - mov.w r9, #12 │ │ │ │ - vldr s3, [pc, #676] @ 53e74 │ │ │ │ - mov lr, sl │ │ │ │ - vldr s4, [pc, #672] @ 53e78 │ │ │ │ - vldr s5, [pc, #680] @ 53e84 │ │ │ │ - vldr s6, [pc, #680] @ 53e88 │ │ │ │ - vldr s7, [pc, #664] @ 53e7c │ │ │ │ - vldr s8, [pc, #664] @ 53e80 │ │ │ │ + cmpeq r2, #1 │ │ │ │ + bne.w 58930 │ │ │ │ + vldr s9, [pc, #724] @ 58914 │ │ │ │ + mov r9, r8 │ │ │ │ + vldr s3, [pc, #720] @ 58918 │ │ │ │ + vldr s4, [pc, #720] @ 5891c │ │ │ │ + vldr s5, [pc, #724] @ 58924 │ │ │ │ + vldr s6, [pc, #716] @ 58920 │ │ │ │ + vldr s7, [pc, #724] @ 5892c │ │ │ │ + vldr s8, [pc, #716] @ 58928 │ │ │ │ mov.w ip, r4, lsl #4 │ │ │ │ - mov.w sl, r4, lsl #3 │ │ │ │ - add.w r3, r0, ip │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ vldr s0, [r0] │ │ │ │ - vldr s14, [r3] │ │ │ │ - add.w r3, r0, sl │ │ │ │ - add sl, r1 │ │ │ │ - vldr s13, [r3] │ │ │ │ - add r3, ip │ │ │ │ - vldr s2, [sl] │ │ │ │ - mov.w sl, #24 │ │ │ │ - vldr s19, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ - mla sl, sl, r4, r1 │ │ │ │ + add.w r2, r0, ip │ │ │ │ + add.w r8, r4, r4, lsl #1 │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add.w r2, r0, lr │ │ │ │ + mov.w r7, r8, lsl #2 │ │ │ │ + add.w r8, r1, r8, lsl #3 │ │ │ │ + vldr s13, [r2] │ │ │ │ + add r2, ip │ │ │ │ + vldr s19, [r2] │ │ │ │ + sub.w r2, lr, r4 │ │ │ │ + add lr, r1 │ │ │ │ + add.w r2, r1, r2, lsl #2 │ │ │ │ + vldr s2, [lr] │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ + vldr s11, [r8] │ │ │ │ + mov.w r8, r6, lsl #4 │ │ │ │ vsub.f32 s15, s13, s19 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ vadd.f32 s19, s19, s13 │ │ │ │ - vldr s11, [sl] │ │ │ │ - mov.w sl, r5, lsl #4 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vmul.f32 s19, s19, s9 │ │ │ │ vadd.f32 s22, s15, s0 │ │ │ │ vsub.f32 s0, s0, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mul.w r3, r9, r4 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, r1, r7 │ │ │ │ vsub.f32 s17, s14, s19 │ │ │ │ vadd.f32 s19, s19, s14 │ │ │ │ - adds r7, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ - vldr s13, [r7] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - add.w r8, r1, r7 │ │ │ │ add r7, r0 │ │ │ │ - adds r0, #4 │ │ │ │ - vldr s14, [r8] │ │ │ │ - mov.w r8, #20 │ │ │ │ - mla fp, r8, r4, r1 │ │ │ │ - vldr s20, [fp] │ │ │ │ - add.w fp, r1, ip │ │ │ │ - adds r1, #4 │ │ │ │ + vldr s13, [r2] │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ + add.w sl, r1, r2 │ │ │ │ + vldr s14, [sl] │ │ │ │ + add.w sl, r2, r4 │ │ │ │ + add r2, r0 │ │ │ │ + add.w sl, r1, sl, lsl #2 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vldr s20, [sl] │ │ │ │ + add.w sl, r1, ip │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vldr s12, [sl] │ │ │ │ + mov.w sl, r5, lsl #4 │ │ │ │ vsub.f32 s10, s14, s20 │ │ │ │ vadd.f32 s20, s20, s14 │ │ │ │ - vldr s12, [fp] │ │ │ │ - mov.w fp, r6, lsl #2 │ │ │ │ vmul.f32 s20, s20, s9 │ │ │ │ vmul.f32 s10, s10, s9 │ │ │ │ vsub.f32 s16, s13, s20 │ │ │ │ vadd.f32 s20, s20, s13 │ │ │ │ vsub.f32 s13, s2, s11 │ │ │ │ vadd.f32 s11, s11, s2 │ │ │ │ vsub.f32 s14, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ vmul.f32 s11, s11, s9 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vsub.f32 s1, s12, s11 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ - vldr s12, [r7] │ │ │ │ - add r7, ip │ │ │ │ + vldr s12, [r2] │ │ │ │ + add r2, ip │ │ │ │ vadd.f32 s21, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ + vldr s13, [r2] │ │ │ │ + sub.w r2, fp, r5 │ │ │ │ + add.w r2, r3, r2, lsl #2 │ │ │ │ vmul.f32 s25, s21, s6 │ │ │ │ vmul.f32 s18, s13, s4 │ │ │ │ vmla.f32 s25, s11, s5 │ │ │ │ vnmls.f32 s18, s12, s3 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ vmla.f32 s12, s13, s3 │ │ │ │ - vldr s13, [r3] │ │ │ │ - add r3, ip │ │ │ │ - mov.w ip, r6, lsl #4 │ │ │ │ - add.w r7, r2, ip │ │ │ │ - vldr s23, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add r7, ip │ │ │ │ + mov.w ip, r6, lsl #2 │ │ │ │ + vldr s23, [r7] │ │ │ │ + add.w r7, r9, r8 │ │ │ │ vmul.f32 s2, s23, s3 │ │ │ │ - mla r3, r3, r5, lr │ │ │ │ vnmls.f32 s2, s13, s4 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ vmla.f32 s13, s23, s4 │ │ │ │ vadd.f32 s23, s2, s18 │ │ │ │ vsub.f32 s2, s2, s18 │ │ │ │ vsub.f32 s18, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vmul.f32 s12, s20, s5 │ │ │ │ vsub.f32 s27, s22, s23 │ │ │ │ + vnmls.f32 s12, s14, s6 │ │ │ │ vadd.f32 s26, s13, s19 │ │ │ │ + vmul.f32 s14, s14, s5 │ │ │ │ vsub.f32 s19, s19, s13 │ │ │ │ - vnmls.f32 s12, s14, s6 │ │ │ │ vmul.f32 s13, s11, s6 │ │ │ │ - vmul.f32 s14, s14, s5 │ │ │ │ vmla.f32 s14, s20, s6 │ │ │ │ vnmls.f32 s13, s21, s5 │ │ │ │ vadd.f32 s24, s12, s25 │ │ │ │ vsub.f32 s12, s12, s25 │ │ │ │ vsub.f32 s25, s27, s24 │ │ │ │ vadd.f32 s24, s24, s27 │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s25, [r7] │ │ │ │ vadd.f32 s25, s12, s26 │ │ │ │ vsub.f32 s12, s12, s26 │ │ │ │ - sub.w r7, r7, fp │ │ │ │ - vstr s25, [r3] │ │ │ │ - sub.w r3, r3, sl │ │ │ │ + sub.w r7, r7, ip │ │ │ │ + vstr s25, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ vstr s24, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vstmia lr!, {s12} │ │ │ │ + add r7, r8 │ │ │ │ + vstmia r3!, {s12} │ │ │ │ vadd.f32 s12, s23, s22 │ │ │ │ vsub.f32 s13, s12, s11 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ vmul.f32 s12, s15, s8 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ - vmla.f32 s12, s1, s7 │ │ │ │ vstr s13, [r7] │ │ │ │ vadd.f32 s13, s14, s19 │ │ │ │ vsub.f32 s14, s14, s19 │ │ │ │ + vmla.f32 s12, s1, s7 │ │ │ │ vadd.f32 s19, s18, s0 │ │ │ │ - sub.w r7, r7, fp │ │ │ │ - mvn.w fp, #19 │ │ │ │ + sub.w r7, r7, ip │ │ │ │ vnmls.f32 s15, s1, s8 │ │ │ │ vsub.f32 s0, s0, s18 │ │ │ │ - vstr s13, [r3] │ │ │ │ - add.w r3, r3, r5, lsl #2 │ │ │ │ - vstmia r2!, {s11} │ │ │ │ + sub.w ip, r6, ip │ │ │ │ + vstr s13, [r2] │ │ │ │ + add r2, lr │ │ │ │ + add lr, r5 │ │ │ │ + vstmia r9!, {s11} │ │ │ │ vsub.f32 s11, s2, s17 │ │ │ │ - mla fp, fp, r6, r7 │ │ │ │ vadd.f32 s2, s2, s17 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s14, [r2] │ │ │ │ vmul.f32 s14, s10, s8 │ │ │ │ + sub.w r2, r2, fp │ │ │ │ + mvn.w fp, #19 │ │ │ │ vmla.f32 s14, s16, s7 │ │ │ │ - sub.w r3, r3, r5, lsl #3 │ │ │ │ vsub.f32 s13, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s19, s13 │ │ │ │ vadd.f32 s13, s13, s19 │ │ │ │ vstr s12, [r7] │ │ │ │ vsub.f32 s12, s11, s14 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - mvn.w r7, #11 │ │ │ │ - vstr s12, [r3] │ │ │ │ - mla r3, r9, r5, r3 │ │ │ │ + mla r7, fp, r6, r7 │ │ │ │ + add.w fp, r5, r5, lsl #1 │ │ │ │ vneg.f32 s14, s14 │ │ │ │ - vstr s13, [fp] │ │ │ │ - add fp, ip │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s12, [r2] │ │ │ │ + add.w r2, r2, fp, lsl #2 │ │ │ │ + vstr s13, [r7] │ │ │ │ + add r7, r8 │ │ │ │ + vstr s14, [r2] │ │ │ │ vmul.f32 s14, s10, s7 │ │ │ │ - sub.w r3, r3, sl │ │ │ │ + sub.w r2, r2, sl │ │ │ │ vnmls.f32 s14, s16, s8 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s0, s13 │ │ │ │ vadd.f32 s13, s13, s0 │ │ │ │ - vstr s14, [fp] │ │ │ │ + vstr s14, [r7] │ │ │ │ vadd.f32 s14, s15, s2 │ │ │ │ - mla fp, r7, r6, fp │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ - vstr s14, [r3] │ │ │ │ - mla r3, r8, r5, r3 │ │ │ │ - vstr s13, [fp] │ │ │ │ - vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r6, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #116] @ 0x74 │ │ │ │ - bne.w 53be8 │ │ │ │ + add.w r7, r7, ip, lsl #2 │ │ │ │ + vstr s14, [r2] │ │ │ │ + add.w r2, r2, lr, lsl #2 │ │ │ │ + vstr s13, [r7] │ │ │ │ + vstr s15, [r2] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + eor.w r4, r4, r2 │ │ │ │ + eor.w r6, r6, r2 │ │ │ │ + eor.w r5, r5, r2 │ │ │ │ + ldr r2, [sp, #116] @ 0x74 │ │ │ │ + subs r2, #1 │ │ │ │ + str r2, [sp, #116] @ 0x74 │ │ │ │ + bne.w 5865c │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - add sp, #96 @ 0x60 │ │ │ │ - movs r2, r1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + lsls r0, r3, #22 │ │ │ │ + movs r3, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - subs r1, #218 @ 0xda │ │ │ │ - subs r7, #14 │ │ │ │ - blt.n 53ee6 │ │ │ │ - subs r7, #84 @ 0x54 │ │ │ │ - asrs r6, r7, #18 │ │ │ │ - subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - lsls r3, r7, #2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldr.w lr, [sp, #4] │ │ │ │ - vldr s9, [pc, #-40] @ 53e70 │ │ │ │ - vldr s3, [pc, #-40] @ 53e74 │ │ │ │ - mov.w fp, r3, lsl #2 │ │ │ │ - vldr s4, [pc, #-44] @ 53e78 │ │ │ │ - vldr s5, [pc, #-32] @ 53e88 │ │ │ │ - vldr s6, [pc, #-40] @ 53e84 │ │ │ │ - vldr s7, [pc, #-48] @ 53e80 │ │ │ │ - vldr s8, [pc, #-56] @ 53e7c │ │ │ │ - str.w fp, [sp, #12] │ │ │ │ + asrs r6, r7, #18 │ │ │ │ + subs r7, #123 @ 0x7b │ │ │ │ + blt.n 5898e │ │ │ │ + subs r7, #84 @ 0x54 │ │ │ │ + subs r1, #218 @ 0xda │ │ │ │ + subs r7, #14 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ + vldr s9, [pc, #-36] @ 58914 │ │ │ │ + vldr s3, [pc, #-36] @ 58918 │ │ │ │ + str r2, [sp, #8] │ │ │ │ + ldr r2, [sp, #124] @ 0x7c │ │ │ │ + vldr s4, [pc, #-40] @ 5891c │ │ │ │ + vldr s5, [pc, #-40] @ 58920 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s6, [pc, #-44] @ 58924 │ │ │ │ + vldr s7, [pc, #-44] @ 58928 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + vldr s8, [pc, #-44] @ 5892c │ │ │ │ mov.w ip, r4, lsl #4 │ │ │ │ - mov.w r9, r4, lsl #3 │ │ │ │ - add.w r3, r0, ip │ │ │ │ - movs r7, #12 │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ vldr s14, [r0] │ │ │ │ - vldr s22, [r3] │ │ │ │ - add.w r3, r0, r9 │ │ │ │ - add r9, r1 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r3, ip │ │ │ │ - vldr s12, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ + add.w r2, r0, ip │ │ │ │ + add.w r9, r4, r4, lsl #1 │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ + vldr s22, [r2] │ │ │ │ + add.w r2, r0, lr │ │ │ │ + mov.w r7, r9, lsl #2 │ │ │ │ + add.w r9, r1, r9, lsl #3 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add r2, ip │ │ │ │ + vldr s12, [r2] │ │ │ │ + sub.w r2, lr, r4 │ │ │ │ + add lr, r1 │ │ │ │ + add.w r2, r1, r2, lsl #2 │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vsub.f32 s17, s22, s15 │ │ │ │ vadd.f32 s22, s22, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mul.w r3, r7, r4 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, r1, r7 │ │ │ │ vadd.f32 s23, s14, s13 │ │ │ │ vsub.f32 s11, s14, s13 │ │ │ │ - adds r7, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ - vldr s14, [r7] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - add.w r8, r1, r7 │ │ │ │ add r7, r0 │ │ │ │ - vldr s18, [r3] │ │ │ │ - add r3, ip │ │ │ │ - vldr s13, [r8] │ │ │ │ - mov.w r8, #20 │ │ │ │ - vldr s19, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ - mla fp, r8, r4, r1 │ │ │ │ - mla r3, r3, r5, sl │ │ │ │ - vldr s10, [fp] │ │ │ │ - add.w fp, r1, ip │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ + add.w sl, r1, r2 │ │ │ │ + vldr s18, [r7] │ │ │ │ + add r7, ip │ │ │ │ + vldr s13, [sl] │ │ │ │ + add.w sl, r2, r4 │ │ │ │ + add r2, r0 │ │ │ │ + add.w sl, r1, sl, lsl #2 │ │ │ │ + vldr s19, [r7] │ │ │ │ + vldr s10, [sl] │ │ │ │ + add.w sl, r1, ip │ │ │ │ + vldr s1, [sl] │ │ │ │ + mov.w sl, r5, lsl #4 │ │ │ │ vsub.f32 s12, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vldr s10, [r1] │ │ │ │ - vldr s1, [fp] │ │ │ │ - mov.w fp, r6, lsl #2 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vsub.f32 s20, s12, s15 │ │ │ │ - vadd.f32 s15, s15, s12 │ │ │ │ - vldr s12, [r9] │ │ │ │ - mov.w r9, #24 │ │ │ │ vsub.f32 s0, s14, s13 │ │ │ │ + vadd.f32 s15, s15, s12 │ │ │ │ + vldr s12, [lr] │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - mla r9, r9, r4, r1 │ │ │ │ - eor.w r4, r4, lr │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ vldr s13, [r9] │ │ │ │ - mov.w r9, r5, lsl #4 │ │ │ │ + mov.w r9, r6, lsl #4 │ │ │ │ + add.w r7, r8, r9 │ │ │ │ vsub.f32 s16, s12, s13 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vmul.f32 s16, s16, s9 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vadd.f32 s21, s10, s16 │ │ │ │ vsub.f32 s10, s10, s16 │ │ │ │ - vldr s16, [r7] │ │ │ │ - add r7, ip │ │ │ │ + vldr s16, [r2] │ │ │ │ + add r2, ip │ │ │ │ vsub.f32 s2, s1, s12 │ │ │ │ vadd.f32 s1, s1, s12 │ │ │ │ - mov.w ip, r6, lsl #4 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add.w r7, r2, ip │ │ │ │ + mov.w ip, r6, lsl #2 │ │ │ │ + vldr s13, [r2] │ │ │ │ + sub.w r2, fp, r5 │ │ │ │ + add.w r2, r3, r2, lsl #2 │ │ │ │ vmul.f32 s24, s1, s6 │ │ │ │ vmul.f32 s12, s13, s4 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ - vmla.f32 s13, s16, s4 │ │ │ │ vmla.f32 s24, s21, s5 │ │ │ │ vnmls.f32 s12, s16, s3 │ │ │ │ + vmla.f32 s13, s16, s4 │ │ │ │ vmul.f32 s16, s19, s3 │ │ │ │ vmul.f32 s19, s19, s4 │ │ │ │ - vmla.f32 s19, s18, s3 │ │ │ │ vnmls.f32 s16, s18, s4 │ │ │ │ - vsub.f32 s18, s13, s19 │ │ │ │ - vadd.f32 s13, s13, s19 │ │ │ │ + vmla.f32 s19, s18, s3 │ │ │ │ vadd.f32 s25, s12, s16 │ │ │ │ vsub.f32 s16, s16, s12 │ │ │ │ vmul.f32 s12, s14, s6 │ │ │ │ + vsub.f32 s18, s13, s19 │ │ │ │ + vadd.f32 s13, s13, s19 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ + vnmls.f32 s12, s20, s5 │ │ │ │ + vsub.f32 s19, s23, s25 │ │ │ │ + vmla.f32 s14, s20, s6 │ │ │ │ vadd.f32 s26, s22, s13 │ │ │ │ vsub.f32 s22, s22, s13 │ │ │ │ vmul.f32 s13, s1, s5 │ │ │ │ - vmla.f32 s14, s20, s6 │ │ │ │ - vsub.f32 s19, s23, s25 │ │ │ │ - vnmls.f32 s12, s20, s5 │ │ │ │ vnmls.f32 s13, s21, s6 │ │ │ │ vadd.f32 s27, s24, s12 │ │ │ │ vsub.f32 s12, s12, s24 │ │ │ │ - vadd.f32 s1, s13, s14 │ │ │ │ - vsub.f32 s14, s14, s13 │ │ │ │ vsub.f32 s24, s19, s27 │ │ │ │ vadd.f32 s19, s19, s27 │ │ │ │ + vadd.f32 s1, s13, s14 │ │ │ │ + vsub.f32 s14, s14, s13 │ │ │ │ vstr s24, [r7] │ │ │ │ vadd.f32 s24, s26, s12 │ │ │ │ vsub.f32 s12, s12, s26 │ │ │ │ - sub.w r7, r7, fp │ │ │ │ - vstr s24, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r7, r7, ip │ │ │ │ + vstr s24, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ vstr s19, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vstr s12, [sl] │ │ │ │ + add r7, r9 │ │ │ │ + vstr s12, [r3] │ │ │ │ vadd.f32 s12, s23, s25 │ │ │ │ vsub.f32 s13, s12, s1 │ │ │ │ vadd.f32 s12, s12, s1 │ │ │ │ vmul.f32 s1, s0, s8 │ │ │ │ - vmla.f32 s1, s15, s7 │ │ │ │ - vmul.f32 s15, s15, s8 │ │ │ │ vstr s13, [r7] │ │ │ │ vadd.f32 s13, s22, s14 │ │ │ │ vsub.f32 s14, s14, s22 │ │ │ │ - sub.w r7, r7, fp │ │ │ │ - mvn.w fp, #19 │ │ │ │ - vnmls.f32 s15, s0, s7 │ │ │ │ - vstr s13, [r3] │ │ │ │ - add.w r3, r3, r5, lsl #2 │ │ │ │ - vstr s12, [r2] │ │ │ │ - vadd.f32 s12, s11, s18 │ │ │ │ + vmla.f32 s1, s15, s7 │ │ │ │ + sub.w r7, r7, ip │ │ │ │ + vmul.f32 s15, s15, s8 │ │ │ │ + sub.w ip, r6, ip │ │ │ │ + vstr s13, [r2] │ │ │ │ + add r2, lr │ │ │ │ vsub.f32 s13, s16, s17 │ │ │ │ - mla fp, fp, r6, r7 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s12, [r8] │ │ │ │ + vadd.f32 s12, s11, s18 │ │ │ │ + vnmls.f32 s15, s0, s7 │ │ │ │ + vstr s14, [r2] │ │ │ │ vmul.f32 s14, s2, s8 │ │ │ │ - vmla.f32 s14, s10, s7 │ │ │ │ - sub.w r3, r3, r5, lsl #3 │ │ │ │ + sub.w r2, r2, fp │ │ │ │ + mvn.w fp, #19 │ │ │ │ vadd.f32 s17, s17, s16 │ │ │ │ + add lr, r5 │ │ │ │ + vmla.f32 s14, s10, s7 │ │ │ │ vsub.f32 s19, s14, s1 │ │ │ │ vadd.f32 s14, s14, s1 │ │ │ │ vsub.f32 s1, s12, s19 │ │ │ │ vadd.f32 s12, s12, s19 │ │ │ │ vstr s1, [r7] │ │ │ │ vsub.f32 s1, s13, s14 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - movs r7, #12 │ │ │ │ + mla r7, fp, r6, r7 │ │ │ │ vsub.f32 s14, s11, s18 │ │ │ │ - vstr s1, [r3] │ │ │ │ - mla r3, r7, r5, r3 │ │ │ │ + add.w fp, r5, r5, lsl #1 │ │ │ │ vneg.f32 s13, s13 │ │ │ │ - vstr s12, [fp] │ │ │ │ - add fp, ip │ │ │ │ - mvn.w r7, #11 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vstr s1, [r2] │ │ │ │ + add.w r2, r2, fp, lsl #2 │ │ │ │ + vstr s12, [r7] │ │ │ │ + add r7, r9 │ │ │ │ + vstr s13, [r2] │ │ │ │ vmul.f32 s13, s10, s8 │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r2, r2, sl │ │ │ │ vnmls.f32 s13, s2, s7 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vsub.f32 s13, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vstr s13, [fp] │ │ │ │ + vstr s13, [r7] │ │ │ │ vadd.f32 s13, s17, s15 │ │ │ │ - mla fp, r7, r6, fp │ │ │ │ vsub.f32 s15, s15, s17 │ │ │ │ - eor.w r6, r6, lr │ │ │ │ - vstr s13, [r3] │ │ │ │ - mla r3, r8, r5, r3 │ │ │ │ - vstr s14, [fp] │ │ │ │ - eor.w r5, r5, lr │ │ │ │ - vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - add r0, r3 │ │ │ │ - add r1, r3 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r2, r3 │ │ │ │ - add sl, r3 │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #116] @ 0x74 │ │ │ │ - bne.w 53eba │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + add.w r7, r7, ip, lsl #2 │ │ │ │ + vstr s13, [r2] │ │ │ │ + add.w r2, r2, lr, lsl #2 │ │ │ │ + vstr s14, [r7] │ │ │ │ + vstr s15, [r2] │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ + add r0, r2 │ │ │ │ + add r1, r2 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + add r8, r2 │ │ │ │ + add r3, r2 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + eor.w r4, r4, r2 │ │ │ │ + eor.w r6, r6, r2 │ │ │ │ + eor.w r5, r5, r2 │ │ │ │ + ldr r2, [sp, #116] @ 0x74 │ │ │ │ + subs r2, #1 │ │ │ │ + str r2, [sp, #116] @ 0x74 │ │ │ │ + bne.w 5895a │ │ │ │ + b.n 588f0 │ │ │ │ │ │ │ │ -0005414c : │ │ │ │ - ldr r2, [pc, #8] @ (54158 ) │ │ │ │ - ldr r1, [pc, #12] @ (5415c ) │ │ │ │ +00058bf4 : │ │ │ │ + ldr r2, [pc, #8] @ (58c00 ) │ │ │ │ + ldr r1, [pc, #12] @ (58c04 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r4, [r0, r2] │ │ │ │ + add r5, sp, #880 @ 0x370 │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfa37ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldr??.w pc, [r7, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #68 @ 0x44 │ │ │ │ + sub sp, #76 @ 0x4c │ │ │ │ + ldrd sl, fp, [sp, #176] @ 0xb0 │ │ │ │ strd r2, r3, [sp] │ │ │ │ - ldr r4, [sp, #180] @ 0xb4 │ │ │ │ - ldr.w r2, [pc, #1044] @ 54588 │ │ │ │ - ldrd r3, fp, [sp, #168] @ 0xa8 │ │ │ │ - add r2, pc │ │ │ │ - ldr.w r8, [sp, #176] @ 0xb0 │ │ │ │ - cmp r4, #0 │ │ │ │ - ble.w 5485c │ │ │ │ - ldr r4, [sp, #184] @ 0xb8 │ │ │ │ - vldr s30, [pc, #988] @ 54564 │ │ │ │ - vldr s28, [pc, #988] @ 54568 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #52] @ 0x34 │ │ │ │ - ldr r4, [sp, #188] @ 0xbc │ │ │ │ - vldr s27, [pc, #980] @ 5456c │ │ │ │ - vldr s31, [pc, #980] @ 54570 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #56] @ 0x38 │ │ │ │ - ldr r4, [pc, #1000] @ (5458c ) │ │ │ │ - ldr r2, [r2, r4] │ │ │ │ - ldr r2, [r2, #0] │ │ │ │ + ldr.w r3, [pc, #1044] @ 59040 │ │ │ │ + ldr r2, [sp, #188] @ 0xbc │ │ │ │ + ldr.w ip, [sp, #184] @ 0xb8 │ │ │ │ + add r3, pc │ │ │ │ + cmp r2, #0 │ │ │ │ + ble.w 5935c │ │ │ │ + ldr r2, [sp, #192] @ 0xc0 │ │ │ │ + mov r8, r0 │ │ │ │ + vldr s30, [pc, #984] @ 5901c │ │ │ │ + vldr s28, [pc, #984] @ 59020 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s27, [pc, #980] @ 59024 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vmul.f32 s14, s14, s30 │ │ │ │ vadd.f32 s2, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s13, s12 │ │ │ │ vsub.f32 s10, s12, s13 │ │ │ │ vmul.f32 s11, s2, s8 │ │ │ │ vmul.f32 s2, s2, s6 │ │ │ │ vmul.f32 s13, s14, s5 │ │ │ │ - vmla.f32 s11, s10, s6 │ │ │ │ vnmls.f32 s2, s10, s8 │ │ │ │ - vldr s10, [r5] │ │ │ │ - movs r5, #44 @ 0x2c │ │ │ │ + vldr s8, [r0] │ │ │ │ + mov.w r0, #44 @ 0x2c │ │ │ │ vnmls.f32 s13, s15, s31 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vldr s8, [r7] │ │ │ │ - mov.w r7, fp, lsl #5 │ │ │ │ - mla r5, r5, r3, r1 │ │ │ │ + mla r0, r0, sl, r1 │ │ │ │ + vmla.f32 s11, s10, s6 │ │ │ │ + vldr s10, [r7] │ │ │ │ vmov.f32 s12, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ + vldr s15, [lr] │ │ │ │ vmla.f32 s12, s14, s31 │ │ │ │ - vldr s14, [r5] │ │ │ │ vstr s13, [sp, #32] │ │ │ │ + vstr s12, [sp, #36] @ 0x24 │ │ │ │ + vldr s14, [r0] │ │ │ │ + add.w r0, r2, sl │ │ │ │ + add r2, r1 │ │ │ │ + add.w r0, r1, r0, lsl #2 │ │ │ │ + vldr s4, [r6] │ │ │ │ + vldr s12, [r0] │ │ │ │ + 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│ - vldr s8, [r2] │ │ │ │ - movs r2, #40 @ 0x28 │ │ │ │ - mla r2, r2, r3, r1 │ │ │ │ + ldr r7, [sp, #44] @ 0x2c │ │ │ │ + vldr s8, [r3] │ │ │ │ + add.w r3, r1, r6, lsl #3 │ │ │ │ + mov.w r6, fp, lsl #5 │ │ │ │ + vldr s3, [r3] │ │ │ │ + add.w r3, r1, r5 │ │ │ │ + mov.w r5, ip, lsl #5 │ │ │ │ vsub.f32 s16, s0, s8 │ │ │ │ vadd.f32 s0, s0, s8 │ │ │ │ - vldr s8, [ip] │ │ │ │ - mov.w ip, r8, lsl #2 │ │ │ │ - vldr s3, [r2] │ │ │ │ - adds r2, r1, r4 │ │ │ │ - vmul.f32 s16, s16, s30 │ │ │ │ - vmul.f32 s0, s0, s30 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ + vldr s8, [r2] │ │ │ │ vmul.f32 s17, s3, s27 │ │ │ │ vmul.f32 s3, s3, s28 │ │ │ │ - vmla.f32 s3, s8, s27 │ │ │ │ - add r4, r6 │ │ │ │ + vmul.f32 s16, s16, s30 │ │ │ │ + vmul.f32 s0, s0, s30 │ │ │ │ vnmls.f32 s17, s8, s28 │ │ │ │ - vldr s8, [r2] │ │ │ │ - movs r2, #56 @ 0x38 │ │ │ │ - mla r2, r2, r3, r1 │ │ │ │ - vldr s1, [r2] │ │ │ │ - mov r2, r5 │ │ │ │ - add r2, r7 │ │ │ │ + vmla.f32 s3, s8, s27 │ │ │ │ + vldr s8, [r3] │ │ │ │ + add.w r3, r1, r7, lsl #3 │ │ │ │ + vldr s1, [r3] │ │ │ │ + ldrd r7, r3, [sp] │ │ │ │ vmul.f32 s6, s1, s28 │ │ │ │ vmul.f32 s1, s1, s27 │ │ │ │ - vmla.f32 s1, s8, s28 │ │ │ │ + add.w r2, r7, r6 │ │ │ │ + add.w r0, r3, r5 │ │ │ │ + mov.w r3, ip, lsl #2 │ │ │ │ vnmls.f32 s6, s8, s27 │ │ │ │ + vmla.f32 s1, s8, s28 │ │ │ │ vadd.f32 s8, s14, s16 │ │ │ │ vsub.f32 s14, s14, s16 │ │ │ │ vsub.f32 s16, s2, s7 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ vadd.f32 s19, s17, s6 │ │ │ │ vsub.f32 s6, s6, s17 │ │ │ │ vsub.f32 s17, s4, s0 │ │ │ │ @@ -87023,206 +89255,213 @@ │ │ │ │ vadd.f32 s1, s18, s11 │ │ │ │ vadd.f32 s17, s19, s4 │ │ │ │ vsub.f32 s4, s4, s19 │ │ │ │ vsub.f32 s11, s11, s18 │ │ │ │ vsub.f32 s20, s0, s1 │ │ │ │ vadd.f32 s0, s0, s1 │ │ │ │ vadd.f32 s1, s21, s25 │ │ │ │ - vldr s25, [pc, #156] @ 54580 │ │ │ │ + vldr s25, [pc, #116] @ 59038 │ │ │ │ vsub.f32 s19, s16, s1 │ │ │ │ vadd.f32 s16, s16, s1 │ │ │ │ - vldr s1, [pc, #148] @ 54584 │ │ │ │ + vldr s1, [pc, #108] @ 5903c │ │ │ │ vmul.f32 s21, s17, s1 │ │ │ │ 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s5 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ - vmla.f32 s15, s17, s5 │ │ │ │ - vnmls.f32 s8, s4, s7 │ │ │ │ - vstr s1, [r2] │ │ │ │ - mla r2, r4, fp, r2 │ │ │ │ - vstr s16, [ip] │ │ │ │ - mla ip, r4, r8, ip │ │ │ │ vnmls.f32 s14, s17, s7 │ │ │ │ - mvn.w r4, #35 @ 0x23 │ │ │ │ - vldr s1, [sp, #16] │ │ │ │ - vldr s16, [sp, #12] │ │ │ │ + vnmls.f32 s8, s4, s7 │ │ │ │ + vmla.f32 s15, s17, s5 │ │ │ │ vldr s5, [sp, #36] @ 0x24 │ │ │ │ - vsub.f32 s7, s15, s8 │ │ │ │ - vadd.f32 s15, s15, s8 │ │ │ │ vadd.f32 s6, s2, s14 │ │ │ │ vsub.f32 s14, s14, s2 │ │ │ │ + vsub.f32 s7, s15, s8 │ │ │ │ + vadd.f32 s15, s15, s8 │ │ │ │ vsub.f32 s8, s13, s6 │ │ │ │ vadd.f32 s13, s13, s6 │ │ │ │ - vstr s8, [r2] │ │ │ │ + vstr s8, [r4] │ │ │ │ vsub.f32 s8, s15, s11 │ │ │ │ - mla r2, r4, fp, r2 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vsub.f32 s15, s9, s7 │ │ │ │ + mla r4, r2, fp, r4 │ │ │ │ vadd.f32 s9, s9, s7 │ │ │ │ - vstr s8, [ip] │ │ │ │ - mla ip, r4, r8, ip │ │ │ │ - vstr s13, [r2] │ │ │ │ - add r2, r7 │ │ │ │ + vstr s8, [r3] │ │ │ │ + mla r3, r2, ip, r3 │ │ │ │ + sub.w r2, fp, r0 │ │ │ │ + vstr s13, [r4] │ │ │ │ + add r4, r6 │ │ │ │ vsub.f32 s13, s1, s0 │ │ │ │ - mvn.w r4, #27 │ │ │ │ - vldr s8, [pc, #-432] @ 545a0 │ │ │ │ - vstr s11, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vldr s8, [pc, #-484] @ 59058 │ │ │ │ + add r0, fp │ │ │ │ + vstr s11, [r3] │ │ │ │ + add r3, r5 │ │ │ │ + vstr s15, [r4] │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ - mla r2, r4, fp, r2 │ │ │ │ + add.w r4, r4, r2, lsl #2 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ - mla r4, r4, r8, ip │ │ │ │ + mov.w r2, ip, lsl #3 │ │ │ │ vadd.f32 s14, s29, s5 │ │ │ │ + add.w r0, r4, r0, lsl #2 │ │ │ │ + sub.w r7, ip, r2 │ │ │ │ + add r2, ip │ │ │ │ + add.w r7, r3, r7, lsl #2 │ │ │ │ vmul.f32 s7, s23, s8 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s15, [r3] │ │ │ │ + add.w r2, r7, r2, lsl #2 │ │ │ │ + mvn.w r3, #43 @ 0x2b │ │ │ │ vldr s15, [sp, #32] │ │ │ │ - vstr s9, [r2] │ │ │ │ - mla r2, r9, fp, r2 │ │ │ │ - vldr s9, [pc, #-480] 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│ - mvn.w r5, #19 │ │ │ │ - vstr s12, [r4] │ │ │ │ + mla r0, r3, fp, r0 │ │ │ │ + ldr r7, [sp, #0] │ │ │ │ + vstr s8, [r2] │ │ │ │ + mla r2, r3, ip, r2 │ │ │ │ + mvn.w r3, #19 │ │ │ │ + vstr s11, [r0] │ │ │ │ + add r0, r6 │ │ │ │ + vstr s12, [r2] │ │ │ │ vsub.f32 s12, s13, s9 │ │ │ │ - add r4, r6 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ - vstr s12, [r2] │ │ │ │ + add r2, r5 │ │ │ │ + vstr s12, [r0] │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - mla r2, r5, fp, r2 │ │ │ │ - vstr s12, [r4] │ │ │ │ - mla r4, r5, r8, r4 │ │ │ │ + mla r0, r3, fp, r0 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ - vstr s13, [r2] │ │ │ │ - vstr s15, [r4] │ │ │ │ - ldr r4, [sp, #52] @ 0x34 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - add r0, r4 │ │ │ │ - add r1, r4 │ │ │ │ - ldr r4, [sp, #56] @ 0x38 │ │ │ │ - ldr r5, [sp, #0] │ │ │ │ - add r2, r4 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + vstr s12, [r2] │ │ │ │ + mla r2, r3, ip, r2 │ │ │ │ + vstr s13, [r0] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + vstr s15, [r2] │ │ │ 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0xe4 │ │ │ │ + ldr r1, [sp, #364] @ 0x16c │ │ │ │ + vldr s30, [pc, #44] @ 59408 │ │ │ │ + vldr s28, [pc, #44] @ 5940c │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s27, [pc, #40] @ 59410 │ │ │ │ + str r1, [sp, #232] @ 0xe8 │ │ │ │ ldr r3, [r3, r2] │ │ │ │ + vldr s26, [pc, #36] @ 59414 │ │ │ │ + vldr s25, [pc, #36] @ 59418 │ │ │ │ + vldr s24, [pc, #36] @ 5941c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #236] @ 0xec │ │ │ │ - b.n 548fc │ │ │ │ + b.n 59428 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - blt.n 5494a │ │ │ │ + blt.n 59472 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - add r3, pc, #152 @ (adr r3, 54990 ) │ │ │ │ - movs r2, r1 │ │ │ │ + stmia r4!, {r0, r2, r3, r5, r6} │ │ │ │ + subs r7, #126 @ 0x7e │ │ │ │ + @ instruction: 0xf7fe000a │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov.w r3, r9, lsl #3 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - add r3, r8 │ │ │ │ - movs r7, #40 @ 0x28 │ │ │ │ - mov.w lr, #48 @ 0x30 │ │ │ │ - mov.w sl, #124 @ 0x7c │ │ │ │ + mov.w r6, r9, lsl #3 │ │ │ │ + mov.w ip, #84 @ 0x54 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ + add.w r2, r6, r9 │ │ │ │ vldr s13, [r3] │ │ │ │ - movs r3, #72 @ 0x48 │ │ │ │ - mul.w r1, r7, r9 │ │ │ │ - str r1, [sp, #16] │ │ │ │ - mul.w r2, r3, r9 │ │ │ │ - str r2, [sp, #12] │ │ │ │ - add.w r3, r8, r2 │ │ │ │ - mov.w r2, r9, lsl #6 │ │ │ │ - str r2, [sp, #40] @ 0x28 │ │ │ │ + mov.w r3, r2, lsl #3 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + str r3, [sp, #108] @ 0x6c │ │ │ │ + add r3, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r3, r8, r1 │ │ │ │ - vldr s14, [r3] │ │ │ │ - movs r3, #104 @ 0x68 │ │ │ │ - mul.w r4, r3, r9 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - add.w r3, r8, r4 │ │ │ │ - mov.w r4, r9, lsl #5 │ │ │ │ - str r4, [sp, #44] @ 0x2c │ │ │ │ - vldr s11, [r3] │ │ │ │ - movs r3, #120 @ 0x78 │ │ │ │ + mov.w r3, r9, lsl #2 │ │ │ │ + str r3, [sp, #12] │ │ │ │ + add r3, r9 │ │ │ │ + mov.w r1, r3, lsl #3 │ │ │ │ + str r1, [sp, #112] @ 0x70 │ │ │ │ + add r1, r8 │ │ │ │ + vldr s14, [r1] │ │ │ │ + mov.w r1, #104 @ 0x68 │ │ │ │ + mul.w r4, r1, r9 │ │ │ │ + add.w r1, r8, r4 │ │ │ │ + str r4, [sp, #16] │ │ │ │ + vldr s11, [r1] │ │ │ │ + mov.w r1, r9, lsl #4 │ │ │ │ + sub.w r5, r1, r9 │ │ │ │ + mov.w r0, r5, lsl #3 │ │ │ │ + str r1, [sp, #0] │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r1, r8, r0 │ │ │ │ vsub.f32 s12, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - mul.w r5, r3, r9 │ │ │ │ - str r5, [sp, #24] │ │ │ │ - add.w r3, r8, r5 │ │ │ │ + str r0, [sp, #116] @ 0x74 │ │ │ │ + sub.w r0, r6, r9 │ │ │ │ + mov.w r4, r0, lsl #3 │ │ │ │ + str r4, [sp, #120] @ 0x78 │ │ │ │ vmul.f32 s12, s12, s23 │ │ │ │ vmul.f32 s14, s14, s23 │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ vadd.f32 s10, s13, s12 │ │ │ │ vmul.f32 s9, s11, s30 │ │ │ │ vmul.f32 s11, s11, s31 │ │ │ │ vmul.f32 s13, s14, s27 │ │ │ │ vmla.f32 s11, s10, s30 │ │ │ │ vnmls.f32 s9, s10, s31 │ │ │ │ vnmls.f32 s13, s15, s28 │ │ │ │ vmul.f32 s15, s15, s27 │ │ │ │ vmla.f32 s15, s14, s28 │ │ │ │ - vmov.f32 s19, s11 │ │ │ │ - vmov.f32 s18, s9 │ │ │ │ - vstr s13, [sp, #128] @ 0x80 │ │ │ │ - vldr s13, [r3] │ │ │ │ - movs r3, #56 @ 0x38 │ │ │ │ - vstr s15, [sp, #132] @ 0x84 │ │ │ │ - mul.w r7, r3, r9 │ │ │ │ - str r7, [sp, #28] │ │ │ │ - add.w r3, r8, r7 │ │ │ │ - mov.w r7, r9, lsl #4 │ │ │ │ - str r7, [sp, #52] @ 0x34 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r3, #24 │ │ │ │ - mul.w r6, r3, r9 │ │ │ │ - str r6, [sp, #32] │ │ │ │ - add.w r3, r8, r6 │ │ │ │ - vldr s14, [r3] │ │ │ │ - movs r3, #88 @ 0x58 │ │ │ │ - mul.w r1, r3, r9 │ │ │ │ - str r1, [sp, #36] @ 0x24 │ │ │ │ - add.w r3, r8, r1 │ │ │ │ - mul.w r1, lr, r9 │ │ │ │ - mov.w lr, #36 @ 0x24 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add.w r3, r8, r2 │ │ │ │ - mul.w lr, lr, r9 │ │ │ │ + vmov.f32 s18, s11 │ │ │ │ + vmov.f32 s17, s9 │ │ │ │ + vstr s13, [sp, #140] @ 0x8c │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r1, r8, r4 │ │ │ │ + vstr s15, [sp, #144] @ 0x90 │ │ │ │ + vldr s15, [r1] │ │ │ │ + add.w r1, r9, r9, lsl #1 │ │ │ │ + mov.w r4, r1, lsl #3 │ │ │ │ + str r4, [sp, #124] @ 0x7c │ │ │ │ + add r4, r8 │ │ │ │ + vldr s14, [r4] │ │ │ │ + mov.w r4, #88 @ 0x58 │ │ │ │ + mul.w r4, r4, r9 │ │ │ │ + str r4, [sp, #20] │ │ │ │ + add r4, r8 │ │ │ │ + vldr s11, [r4] │ │ │ │ + mov.w r4, r9, lsl #6 │ │ │ │ + str r4, [sp, #24] │ │ │ │ + add r4, r8 │ │ │ │ vsub.f32 s12, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vmul.f32 s14, s14, s23 │ │ │ │ vmul.f32 s12, s12, s23 │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s10, s12, s13 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s13, s12 │ │ │ │ vmul.f32 s9, s11, s30 │ │ │ │ vmul.f32 s11, s11, s31 │ │ │ │ vmul.f32 s13, s14, s27 │ │ │ │ - vmla.f32 s9, s10, s31 │ │ │ │ vnmls.f32 s11, s10, s30 │ │ │ │ - vmov.f32 s22, s13 │ │ │ │ - vnmls.f32 s22, s15, s28 │ │ │ │ + vmla.f32 s9, s10, s31 │ │ │ │ + vmov.f32 s21, s13 │ │ │ │ + vnmls.f32 s21, s15, s28 │ │ │ │ vmul.f32 s15, s15, s27 │ │ │ │ - vmov.f32 s20, s9 │ │ │ │ + vstr s11, [sp, #48] @ 0x30 │ │ │ │ + vmov.f32 s29, s9 │ │ │ │ + vldr s11, [r4] │ │ │ │ + mov.w r4, r9, lsl #5 │ │ │ │ + vmov.f32 s22, s15 │ │ │ │ vldr s9, [r8] │ │ │ │ - vstr s11, [sp, #104] @ 0x68 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add.w r3, r8, r4 │ │ │ │ - vmov.f32 s29, s15 │ │ │ │ - vmla.f32 s29, s14, s28 │ │ │ │ - vldr s12, [r3] │ │ │ │ - movs r3, #96 @ 0x60 │ │ │ │ - vstr s22, [sp, #136] @ 0x88 │ │ │ │ - mul.w r5, r3, r9 │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ - add.w r3, r8, r5 │ │ │ │ - vstr s29, [sp, #140] @ 0x8c │ │ │ │ - vldr s15, [r3] │ │ │ │ - add.w r3, r8, r7 │ │ │ │ - vldr s14, [r3] │ │ │ │ - movs r3, #80 @ 0x50 │ │ │ │ + str r4, [sp, #8] │ │ │ │ + add r4, r8 │ │ │ │ + vldr s12, [r4] │ │ │ │ + mov.w r4, r1, lsl #5 │ │ │ │ + vmla.f32 s22, s14, s28 │ │ │ │ + str r4, [sp, #80] @ 0x50 │ │ │ │ + add r4, r8 │ │ │ │ + vstr s21, [sp, #148] @ 0x94 │ │ │ │ + vldr s15, [r4] │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ + vstr s22, [sp, #152] @ 0x98 │ │ │ │ vsub.f32 s8, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ - add r3, r8 │ │ │ │ + add r4, r8 │ │ │ │ + vldr s14, [r4] │ │ │ │ + mov.w r4, r3, lsl #4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + str r4, [sp, #84] @ 0x54 │ │ │ │ + add r4, r8 │ │ │ │ vmul.f32 s8, s8, s23 │ │ │ │ vmul.f32 s12, s12, s23 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add.w r3, r8, r1 │ │ │ │ - str r1, [sp, #60] @ 0x3c │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r4, r1, lsl #4 │ │ │ │ + str r5, [sp, #72] @ 0x48 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + str r4, [sp, #88] @ 0x58 │ │ │ │ + add r4, r8 │ │ │ │ vadd.f32 s6, s9, s8 │ │ │ │ + str r1, [sp, #96] @ 0x60 │ │ │ │ + add r1, r7 │ │ │ │ + vldr s7, [r4] │ │ │ │ + mov.w r4, r0, lsl #4 │ │ │ │ vmul.f32 s10, s15, s25 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ - vldr s7, [r3] │ │ │ │ + str r4, [sp, #92] @ 0x5c │ │ │ │ + add r4, r8 │ │ │ │ vmla.f32 s15, s14, s25 │ │ │ │ - movs r3, #112 @ 0x70 │ │ │ │ vnmls.f32 s10, s14, s26 │ │ │ │ - mul.w r2, r3, r9 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - add.w r3, r8, r2 │ │ │ │ vmov.f32 s13, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mla r3, sl, r9, r0 │ │ │ │ - mov.w sl, #20 │ │ │ │ + vldr s15, [r4] │ │ │ │ + ldr r4, [sp, #8] │ │ │ │ vmul.f32 s14, s15, s26 │ │ │ │ vmul.f32 s15, s15, s25 │ │ │ │ - vmla.f32 s15, s7, s26 │ │ │ │ + sub.w r4, r4, r9 │ │ │ │ + add.w r4, r7, r4, lsl #2 │ │ │ │ vnmls.f32 s14, s7, s25 │ │ │ │ + vmla.f32 s15, s7, s26 │ │ │ │ vadd.f32 s7, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vsub.f32 s10, s11, s12 │ │ │ │ - vadd.f32 s3, s6, s7 │ │ │ │ + vadd.f32 s5, s6, s7 │ │ │ │ vsub.f32 s7, s6, s7 │ │ │ │ - vadd.f32 s5, s14, s10 │ │ │ │ vsub.f32 s6, s14, s10 │ │ │ │ + vadd.f32 s14, s14, s10 │ │ │ │ vsub.f32 s10, s13, s15 │ │ │ │ - vsub.f32 s14, s9, s8 │ │ │ │ vadd.f32 s15, s13, s15 │ │ │ │ - vstr s7, [sp, #144] @ 0x90 │ │ │ │ - vstr s6, [sp, #148] @ 0x94 │ │ │ │ + vstr s7, [sp, #156] @ 0x9c │ │ │ │ + vstr s6, [sp, #160] @ 0xa0 │ │ │ │ + vstr s14, [sp, #164] @ 0xa4 │ │ │ │ + vsub.f32 s14, s9, s8 │ │ │ │ vsub.f32 s9, s14, s10 │ │ │ │ - vadd.f32 s8, s14, s10 │ │ │ │ + vadd.f32 s10, s14, s10 │ │ │ │ vadd.f32 s14, s11, s12 │ │ │ │ - vldr s11, [r3] │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ - vstr s5, [sp, #152] @ 0x98 │ │ │ │ - vstr s9, [sp, #156] @ 0x9c │ │ │ │ - mul.w r4, r3, r9 │ │ │ │ - vadd.f32 s17, s15, s14 │ │ │ │ - vsub.f32 s4, s14, s15 │ │ │ │ - str r4, [sp, #68] @ 0x44 │ │ │ │ - adds r3, r0, r4 │ │ │ │ - vstr s8, [sp, #160] @ 0xa0 │ │ │ │ - vldr s9, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ - vstr s4, [sp, #164] @ 0xa4 │ │ │ │ - mul.w r5, r3, r9 │ │ │ │ - str r5, [sp, #72] @ 0x48 │ │ │ │ - adds r3, r0, r5 │ │ │ │ - mov.w r5, r9, lsl #2 │ │ │ │ - vldr s13, [r3] │ │ │ │ - movs r3, #92 @ 0x5c │ │ │ │ - mul.w r7, r3, r9 │ │ │ │ - str r7, [sp, #76] @ 0x4c │ │ │ │ - adds r3, r0, r7 │ │ │ │ - mul.w r7, sl, r9 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ - mul.w r3, r3, r9 │ │ │ │ + vldr s11, [r4] │ │ │ │ + add.w r4, r7, r5 │ │ │ │ + mov.w r5, r0, lsl #2 │ │ │ │ + add.w r0, r7, r5 │ │ │ │ + str r5, [sp, #76] @ 0x4c │ │ │ │ + vldr s13, [r0] │ │ │ │ + mov.w r0, #92 @ 0x5c │ │ │ │ + vadd.f32 s6, s15, s14 │ │ │ │ + vsub.f32 s8, s14, s15 │ │ │ │ + vstr s9, [sp, #168] @ 0xa8 │ │ │ │ + mul.w r0, r0, r9 │ │ │ │ + vldr s14, [r1] │ │ │ │ + mov.w r1, #76 @ 0x4c │ │ │ │ + mul.w r5, r1, r9 │ │ │ │ + vldr s9, [r4] │ │ │ │ + str r0, [sp, #28] │ │ │ │ + add r0, r7 │ │ │ │ + vstr s10, [sp, #172] @ 0xac │ │ │ │ + vldr s15, [r0] │ │ │ │ + add.w r1, r7, r5 │ │ │ │ + vstr s8, [sp, #176] @ 0xb0 │ │ │ │ vsub.f32 s10, s13, s15 │ │ │ │ - str r3, [sp, #80] @ 0x50 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - adds r3, r0, r3 │ │ │ │ - vmul.f32 s10, s10, s23 │ │ │ │ - vldr s14, [r3] │ │ │ │ - movs r3, #76 @ 0x4c │ │ │ │ - vmul.f32 s13, s13, s23 │ │ │ │ - mul.w r1, r3, r9 │ │ │ │ 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vmla.f32 s15, s14, s25 │ │ │ │ + str r1, [sp, #40] @ 0x28 │ │ │ │ + add r1, r7 │ │ │ │ + vsub.f32 s4, s10, s11 │ │ │ │ + vldr s14, [r1] │ │ │ │ + vadd.f32 s11, s11, s10 │ │ │ │ vmul.f32 s12, s14, s26 │ │ │ │ vmul.f32 s14, s14, s25 │ │ │ │ - vmla.f32 s14, s7, s26 │ │ │ │ vnmls.f32 s12, s7, s25 │ │ │ │ + vmla.f32 s14, s7, s26 │ │ │ │ vadd.f32 s7, s8, s12 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vsub.f32 s8, s9, s13 │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ - vadd.f32 s2, s6, s7 │ │ │ │ - vsub.f32 s1, s6, s7 │ │ │ │ - vsub.f32 s16, s12, s8 │ │ │ │ + vadd.f32 s3, s4, s7 │ │ │ │ + vsub.f32 s4, s4, s7 │ │ │ │ + vsub.f32 s1, s12, s8 │ │ │ │ vadd.f32 s0, s12, s8 │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s2, [sp, #108] @ 0x6c │ │ │ │ - vstr s1, [sp, #168] @ 0xa8 │ │ │ │ - vadd.f32 s7, s12, s9 │ │ │ │ - vadd.f32 s10, s11, s15 │ │ │ │ - vsub.f32 s12, s9, s12 │ │ │ │ - vsub.f32 s11, s15, s11 │ │ │ │ - vstr s16, [sp, #172] @ 0xac │ │ │ │ - vstr s0, [sp, #176] @ 0xb0 │ │ │ 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│ │ + vsub.f32 s9, s18, s9 │ │ │ │ + vadd.f32 s2, s3, s0 │ │ │ │ + vsub.f32 s0, s0, s3 │ │ │ │ + vsub.f32 s16, s15, s2 │ │ │ │ + vadd.f32 s15, s15, s2 │ │ │ │ + vadd.f32 s2, s17, s13 │ │ │ │ + vsub.f32 s13, s13, s17 │ │ │ │ + vstr s16, [r2] │ │ │ │ + mla r2, r0, sl, r2 │ │ │ │ + str r6, [sp, #0] │ │ │ │ + vldr s17, [sp, #24] │ │ │ │ + vstr s15, [r2] │ │ │ │ + vadd.f32 s15, s8, s1 │ │ │ │ + vsub.f32 s1, s1, s8 │ │ │ │ add r2, r4 │ │ │ │ - vsub.f32 s0, s14, s1 │ │ │ │ - vadd.f32 s14, s14, s1 │ │ │ │ - vldr s1, [pc, #132] @ 554cc │ │ │ │ - vstr s0, [r3] │ │ │ │ - mla r3, lr, fp, r3 │ │ │ │ - mul.w lr, r6, ip │ │ │ │ - mul.w r6, r6, fp │ │ │ │ - vstr s14, [r3] │ │ │ │ - vsub.f32 s14, s8, s15 │ │ │ │ - vadd.f32 s8, s8, s15 │ │ │ │ - vsub.f32 s15, s16, s12 │ │ │ │ - add r3, r7 │ │ │ │ - vadd.f32 s16, s16, s12 │ │ │ │ - mov r4, r6 │ │ │ │ - vstr s14, [r2] │ │ │ │ - add r2, lr │ │ │ │ - vadd.f32 s14, s3, s6 │ │ │ │ - vsub.f32 s6, s3, s6 │ │ │ │ - vstr s8, [r2] │ │ │ │ - vstr s15, [r3] │ │ │ │ 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instruction: 0xfa0b3f74 │ │ │ │ + lsls r3, r0 │ │ │ │ + subs r6, #22 │ │ │ │ ldrb r0, [r0, #31] │ │ │ │ subs r7, #24 │ │ │ │ - @ instruction: 0xfa0b3f74 │ │ │ │ - add r0, pc, #196 @ (adr r0, 55588 ) │ │ │ │ - subs r6, #148 @ 0x94 │ │ │ │ ldr r7, [sp, #8] │ │ │ │ subs r7, #77 @ 0x4d │ │ │ │ lsrs r0, r1, #4 │ │ │ │ subs r7, #113 @ 0x71 │ │ │ │ ldrb r4, [r2, #19] │ │ │ │ subs r6, #172 @ 0xac │ │ │ │ stmia.w r0, {r1, r3, r4, r6, r7, r9, sl, fp, ip, sp} │ │ │ │ - b.n 54cde │ │ │ │ + b.n 597da │ │ │ │ subs r7, #69 @ 0x45 │ │ │ │ str r1, [r3, #120] @ 0x78 │ │ │ │ subs r7, #34 @ 0x22 │ │ │ │ ldr r0, [r3, #60] @ 0x3c │ │ │ │ subs r7, #103 @ 0x67 │ │ │ │ str r4, [sp, #104] @ 0x68 │ │ │ │ subs r7, #91 @ 0x5b │ │ │ │ ldrh r2, [r5, r3] │ │ │ │ subs r6, #241 @ 0xf1 │ │ │ │ stmia r5!, {r3, r4, r7} │ │ │ │ subs r7, #97 @ 0x61 │ │ │ │ ldr r4, [sp, #244] @ 0xf4 │ │ │ │ subs r7, #3 │ │ │ │ - ldmia r7, {r2, r3, r6, r7} │ │ │ │ - subs r6, #120 @ 0x78 │ │ │ │ strh r0, [r7, r7] │ │ │ │ subs r7, #120 @ 0x78 │ │ │ │ - vsub.f32 s9, s4, s9 │ │ │ │ - add r2, r6 │ │ │ │ - vldr s4, [pc, #-48] @ 554d0 │ │ │ │ - vsub.f32 s12, s15, s14 │ │ │ │ + ldmia r7, {r2, r3, r6, r7} │ │ │ │ + subs r6, #120 @ 0x78 │ │ │ │ + vadd.f32 s15, s15, s2 │ │ │ │ + vldr s2, [pc, #-56] @ 59fc4 │ │ │ │ vstr s16, [r3] │ │ │ │ - str r6, [sp, #44] @ 0x2c │ │ │ │ - mvn.w r6, #115 @ 0x73 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - vadd.f32 s14, s5, s11 │ │ │ │ - add r3, r1 │ │ │ │ - str r1, [sp, #52] @ 0x34 │ │ │ │ - vstr s12, [r2] │ │ │ │ - mla r2, r6, ip, r2 │ │ │ │ - mov.w r1, ip, lsl #6 │ │ │ │ - vsub.f32 s11, s11, s5 │ │ │ │ - vldr s19, [sp, #16] │ │ │ │ - vldr s18, [sp, #12] │ │ │ │ + mla r3, r0, lr, r3 │ │ │ │ + mul.w r0, r1, sl │ │ │ │ + vstr s15, [r3] │ │ │ │ + vsub.f32 s15, s9, s1 │ │ │ │ + vadd.f32 s9, s9, s1 │ │ │ │ + add r3, r6 │ │ │ │ + str r0, [sp, #8] │ │ │ │ + mul.w r6, r1, lr │ │ │ │ + vldr s1, [pc, #-88] @ 59fc8 │ │ │ │ + str r6, [sp, #12] │ │ │ │ vstr s15, [r2] │ │ │ │ - vadd.f32 s15, s10, s13 │ │ │ │ - vsub.f32 s10, s10, s13 │ │ │ │ + vsub.f32 s15, s0, s13 │ │ │ │ + add r2, r0 │ │ │ │ + vadd.f32 s0, s0, s13 │ │ │ │ + vadd.f32 s13, s4, s7 │ │ │ │ + mov.w r0, #84 @ 0x54 │ │ │ │ + vstr s9, [r2] │ │ │ │ + vsub.f32 s7, s4, s7 │ │ │ │ + mul.w r1, r0, sl │ │ │ │ + vldr s4, [pc, #-124] @ 59fcc │ │ │ │ + mul.w r0, r0, lr │ │ │ │ + vstr s15, [r3] │ │ │ │ + vadd.f32 s15, s5, s10 │ │ │ │ + add r3, r6 │ │ │ │ add r2, r1 │ │ │ │ - mvn.w r1, #11 │ │ │ │ - vldr s17, [sp, #188] @ 0xbc │ │ │ │ - vldr s24, [sp, #208] @ 0xd0 │ │ │ │ - vsub.f32 s12, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - vldr s14, [sp, #144] @ 0x90 │ │ │ │ - vldr s3, [sp, #80] @ 0x50 │ │ │ │ - vldr s5, [sp, #32] │ │ │ │ - vstr s12, [r3] │ │ │ │ - mla r3, r6, fp, r3 │ │ │ │ - mul.w r6, r1, ip │ │ │ │ - vldr s12, [sp, #116] @ 0x74 │ │ │ │ - mul.w r1, r1, fp │ │ │ │ - str r7, [sp, #8] │ │ │ │ + str r1, [sp, #40] @ 0x28 │ │ │ │ + mvn.w r1, #115 @ 0x73 │ │ │ │ + vstr s0, [r3] │ │ │ │ + vsub.f32 s10, s5, s10 │ │ │ │ + add r3, r0 │ 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s11, s17, s2 │ │ │ │ vstr s7, [r2] │ │ │ │ - vmla.f32 s11, s18, s3 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - subs r6, r2, r6 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [r0] │ │ │ │ vadd.f32 s15, s13, s6 │ │ │ │ vsub.f32 s13, s13, s6 │ │ │ │ + ldrd r2, r6, [sp] │ │ │ │ + add r0, r4 │ │ │ │ + vldr s16, [sp, #100] @ 0x64 │ │ │ │ + vldr s17, [sp, #200] @ 0xc8 │ │ │ │ vsub.f32 s7, s15, s8 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ + sub.w r1, r6, r1 │ │ │ │ + vldr s18, [sp, #212] @ 0xd4 │ │ │ │ + vldr s8, [sp, #112] @ 0x70 │ │ │ │ + vmul.f32 s11, s17, s2 │ │ │ │ + vldr s29, [sp, #224] @ 0xe0 │ │ │ │ vstr s7, [r3] │ │ │ │ - mov.w r3, ip, lsl #6 │ │ │ │ + add.w r3, sl, sl, lsl #1 │ │ │ │ vstr s15, [r1] │ │ │ │ vsub.f32 s15, s9, s13 │ │ │ │ - add r6, r3 │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ - add r1, r4 │ │ │ │ - vldr s13, [sp, #148] @ 0x94 │ │ │ │ - vldr s7, [pc, #-700] @ 554f0 │ │ │ │ - vstr s15, [r6] │ │ │ │ - mov r6, r2 │ │ │ │ - movs r2, #48 @ 0x30 │ │ │ │ + add.w r3, fp, r3, lsl #4 │ │ │ │ + add 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r4 │ │ │ │ + ldr r6, [sp, #8] │ │ │ │ + ldr r5, [sp, #16] │ │ │ │ vsub.f32 s10, s7, s5 │ │ │ │ vadd.f32 s7, s7, s5 │ │ │ │ vstr s10, [r3] │ │ │ │ + sub.w r3, fp, r6 │ │ │ │ vsub.f32 s10, s18, s8 │ │ │ │ - subs r3, r1, r7 │ │ │ │ - vstr s7, [lr] │ │ │ │ - movs r7, #40 @ 0x28 │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ + vstr s7, [r3] │ │ │ │ + add r2, r6 │ │ │ │ + ldr r6, [sp, #12] │ │ │ │ vsub.f32 s9, s10, s2 │ │ │ │ vadd.f32 s10, s10, s2 │ │ │ │ + sub.w r3, r0, r6 │ │ │ │ + ldr r6, [sp, #52] @ 0x34 │ │ │ │ vstr s9, [r2] │ │ │ │ vsub.f32 s9, s17, s12 │ │ │ │ + add.w r2, r5, sl │ │ │ │ vstr s10, [r3] │ │ │ │ vsub.f32 s10, s14, s3 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - adds r2, r1, r5 │ │ │ │ + add.w r1, fp, r2, lsl #3 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ vadd.f32 s12, s12, s17 │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add.w r2, fp, r2, lsl #2 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s8, s10, s9 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ vsub.f32 s9, s15, s11 │ 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add r3, r6 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #228] @ 0xe4 │ │ │ │ add r8, r3 │ │ │ │ - add r0, r3 │ │ │ │ + add r7, r3 │ │ │ │ ldr r3, [sp, #232] @ 0xe8 │ │ │ │ - adds r2, r6, r3 │ │ │ │ - adds r3, r1, r3 │ │ │ │ + add fp, r3 │ │ │ │ + add r3, r5 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #236] @ 0xec │ │ │ │ - str r2, [sp, #0] │ │ │ │ eor.w r9, r9, r3 │ │ │ │ - eor.w ip, ip, r3 │ │ │ │ - eor.w fp, fp, r3 │ │ │ │ + eor.w sl, sl, r3 │ │ │ │ + eor.w lr, lr, r3 │ │ │ │ ldr r3, [sp, #356] @ 0x164 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #356] @ 0x164 │ │ │ │ - bne.w 548fc │ │ │ │ + bne.w 59428 │ │ │ │ add sp, #244 @ 0xf4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -000559ec : │ │ │ │ - ldr r2, [pc, #8] @ (559f8 ) │ │ │ │ - ldr r1, [pc, #12] @ (559fc ) │ │ │ │ +0005a568 : │ │ │ │ + ldr r2, [pc, #8] @ (5a574 ) │ │ │ │ + ldr r1, [pc, #12] @ (5a578 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - eors r4, r0 │ │ │ │ + str r4, [sp, #800] @ 0x320 │ │ │ │ movs r2, r1 │ │ │ │ - mcr 15, 4, pc, cr7, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r7, [pc, #1056] @ 55e28 │ │ │ │ + mrc 15, 0, APSR_nzcv, cr11, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #28 │ │ │ │ - add r7, pc │ │ │ │ - ldr r4, [sp, #140] @ 0x8c │ │ │ │ - ldrd lr, r5, [sp, #128] @ 0x80 │ │ │ │ - cmp r4, #0 │ │ │ │ - ldr r6, [sp, #136] @ 0x88 │ │ │ │ - ble.w 55dee │ │ │ │ - ldr r4, [sp, #144] @ 0x90 │ │ │ │ - ldr.w ip, [pc, #1032] @ 55e2c │ │ │ │ - vldr s27, [pc, #976] @ 55df8 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #16] │ │ │ │ - ldr r4, [sp, #148] @ 0x94 │ │ │ │ - vldr s26, [pc, #972] @ 55dfc │ │ │ │ - vldr s30, [pc, #972] @ 55e00 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - ldr.w r7, [r7, ip] │ │ │ │ - mov r4, lr │ │ │ │ - vldr s29, [pc, #960] @ 55e04 │ │ │ │ - vldr s28, [pc, #960] @ 55e08 │ │ │ │ - ldr.w fp, [r7] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ - mov.w r8, #24 │ │ │ │ - add.w ip, r1, r7 │ │ │ │ - mov.w sl, r4, lsl #4 │ │ │ │ + sub sp, #36 @ 0x24 │ │ │ │ + ldr r4, [sp, #136] @ 0x88 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + ldr r5, [sp, #148] @ 0x94 │ │ │ │ + ldr.w r2, [pc, #1036] @ 5a9ac │ │ │ │ + cmp r5, #0 │ │ │ │ + add r2, pc │ │ │ │ + ble.w 5a9e8 │ │ │ │ + ldr r5, [sp, #152] @ 0x98 │ │ │ │ + vldr s27, [pc, #976] @ 5a97c │ │ │ │ + vldr s26, [pc, #976] @ 5a980 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + vldr s30, [pc, #972] @ 5a984 │ │ │ │ + str r5, [sp, #20] │ │ │ │ + ldr r5, [sp, #156] @ 0x9c │ │ │ │ + vldr s29, [pc, #968] @ 5a988 │ │ │ │ + vldr s28, [pc, #968] @ 5a98c │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + str r5, [sp, #24] │ │ │ │ + ldr r5, [pc, #992] @ (5a9b0 ) │ │ │ │ + ldr r2, [r2, r5] │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r2, [r2, #0] │ │ │ │ + str r2, [sp, #28] │ │ │ │ + mov.w r2, r4, lsl #3 │ │ │ │ vldr s9, [r1] │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ - mul.w r8, r8, r4 │ │ │ │ - vldr s8, [pc, #928] @ 55e0c │ │ │ │ - vldr s25, [ip] │ │ │ │ - mov.w ip, #28 │ │ │ │ - vldr s7, [pc, #920] @ 55e10 │ │ │ │ vmov.f32 s0, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s31, [pc, #916] @ 55e14 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ + add.w r8, r4, r4, lsl #1 │ │ │ │ + add.w r5, r1, r2 │ │ │ │ + mov.w r9, r4, lsl #4 │ │ │ │ + vldr s8, [pc, #928] @ 5a990 │ │ │ │ + mov.w sl, r8, lsl #3 │ │ │ │ + vldr s25, [r5] │ │ │ │ + sub.w r5, r2, r4 │ │ │ │ + mov.w lr, r4, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + vldr s7, [pc, #908] @ 5a994 │ │ │ │ + add.w r8, r0, r8, lsl #2 │ │ │ │ + add.w ip, r1, r5 │ │ │ │ + add r5, r0 │ │ │ │ + vldr s31, [pc, #896] @ 5a998 │ │ │ │ + vldr s24, [ip] │ │ │ │ + add.w ip, r1, sl │ │ │ │ + add sl, r0 │ │ │ │ vmul.f32 s18, s25, s27 │ │ │ │ - add.w lr, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ - vldr s24, [lr] │ │ │ │ - add.w lr, r1, r8 │ │ │ │ - add r8, r0 │ │ │ │ - vldr s20, [lr] │ │ │ │ - add lr, r7 │ │ │ │ + vldr s20, [ip] │ │ │ │ + add ip, r2 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add.w ip, r1, r9 │ │ │ │ + add r9, r0 │ │ │ │ + vldr s12, [ip] │ │ │ │ + add.w ip, r1, lr │ │ │ │ vmul.f32 s6, s24, s27 │ │ │ │ - vldr s15, [lr] │ │ │ │ - add.w lr, r1, sl │ │ │ │ - add sl, r0 │ │ │ │ - vldr s12, [lr] │ │ │ │ + ldr r6, [sp, #8] │ │ │ │ vadd.f32 s13, s20, s15 │ │ │ │ - add.w lr, r1, r9 │ │ │ │ - add r9, r0 │ │ │ │ + ldr r3, [sp, #140] @ 0x8c │ │ │ │ vadd.f32 s14, s9, s12 │ │ │ │ vsub.f32 s9, s9, s12 │ │ │ │ + ldr r7, [sp, #140] @ 0x8c │ │ │ │ vmul.f32 s11, s9, s30 │ │ │ │ vmul.f32 s9, s9, s26 │ │ │ │ - vmla.f32 s11, s13, s26 │ │ │ │ vsub.f32 s19, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vnmls.f32 s9, s13, s30 │ │ │ │ - vldr s13, [lr] │ │ │ │ - add lr, r7 │ │ │ │ - vmul.f32 s19, s19, s8 │ │ │ │ + vmla.f32 s11, s13, s26 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add ip, r2 │ │ │ │ vmul.f32 s5, s15, s7 │ │ │ │ + vmul.f32 s19, s19, s8 │ │ │ │ + vldr s17, [ip] │ │ │ │ + add ip, r2 │ │ │ │ vsub.f32 s15, s20, s15 │ │ │ │ - vldr s17, [lr] │ │ │ │ - add lr, r7 │ │ │ │ - add r7, r0 │ │ │ │ - vadd.f32 s15, s15, s25 │ │ │ │ - vldr s14, [lr] │ │ │ │ - mov.w lr, #36 @ 0x24 │ │ │ │ + vldr s14, [ip] │ │ │ │ + add.w ip, r2, r4 │ │ │ │ + add r2, r0 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w fp, r1, ip │ │ │ │ + add ip, r0 │ │ │ │ vadd.f32 s4, s13, s17 │ │ │ │ - mul.w lr, lr, r4 │ │ │ │ - add.w r3, r1, lr │ │ │ │ - add lr, r0 │ │ │ │ - vldr s10, [r3] │ │ │ │ - vldr s16, [lr] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + vldr s10, [fp] │ │ │ │ + vadd.f32 s15, s15, s25 │ │ │ │ + vldr s16, [ip] │ │ │ │ vadd.f32 s12, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vmul.f32 s10, s4, s26 │ │ │ │ vmul.f32 s4, s4, s30 │ │ │ │ + vnmls.f32 s10, s14, s30 │ │ │ │ vsub.f32 s1, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vnmls.f32 s10, s14, s30 │ │ │ │ vmla.f32 s4, s14, s26 │ │ │ │ - vldr s14, [r7] │ │ │ │ - vmul.f32 s23, s13, s7 │ │ │ │ + vldr s14, [r2] │ │ │ │ + add.w r2, lr, r4 │ │ │ │ + add lr, r0 │ │ │ │ + add.w r2, r0, r2, lsl #2 │ │ │ │ vmul.f32 s1, s1, s8 │ │ │ │ - vldr s8, [sl] │ │ │ │ - mov.w sl, r5, lsl #3 │ │ │ │ + vldr s8, [r9] │ │ │ │ + vmul.f32 s23, s13, s7 │ │ │ │ vsub.f32 s13, s13, s17 │ │ │ │ - vstr s10, [sp, #8] │ │ │ │ - vldr s10, [r8] │ │ │ │ - add.w r8, r0, r4, lsl #5 │ │ │ │ + vstr s10, [sp, #12] │ │ │ │ + vldr s10, [sl] │ │ │ │ + add.w sl, r0, r4, lsl #5 │ │ │ │ vsub.f32 s13, s13, s24 │ │ │ │ - vldr s7, [r8] │ │ │ │ - vadd.f32 s3, s10, s8 │ │ │ │ + vldr s7, [sl] │ │ │ │ + mov.w sl, r3, lsl #3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ vadd.f32 s22, s10, s14 │ │ │ │ - mov.w r8, #20 │ │ │ │ + vadd.f32 s3, s10, s8 │ │ │ │ + vadd.f32 s12, s7, s8 │ │ │ │ vadd.f32 s2, s7, s14 │ │ │ │ vadd.f32 s10, s10, s7 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - mla r7, r8, r4, r0 │ │ │ │ - vadd.f32 s12, s7, s8 │ │ │ │ - vldr s8, [pc, #656] @ 55e18 │ │ │ │ - vldr s7, [ip] │ │ │ │ - add.w ip, r2, sl │ │ │ │ - vmul.f32 s21, s2, s28 │ │ │ │ - vmul.f32 s2, s2, s29 │ │ │ │ - vsub.f32 s10, s10, s14 │ │ │ │ - vldr s14, [r9] │ │ │ │ + vldr s7, [r5] │ │ │ │ + add.w r5, r3, sl │ │ │ │ + vldr s8, [pc, #632] @ 5a99c │ │ │ │ vsub.f32 s22, s22, s12 │ │ │ │ vldr s12, [r0] │ │ │ │ - vmla.f32 s2, s3, s28 │ │ │ │ - mov.w r9, r6, lsl #3 │ │ │ │ + vmul.f32 s21, s2, s28 │ │ │ │ + vsub.f32 s10, s10, s14 │ │ │ │ + vmul.f32 s2, s2, s29 │ │ │ │ + vldr s14, [lr] │ │ │ │ + mov.w lr, r7, lsl #2 │ │ │ │ + add.w fp, lr, r7 │ │ │ │ + ldr r7, [sp, #144] @ 0x90 │ │ │ │ vnmls.f32 s21, s3, s29 │ │ │ │ - vsub.f32 s3, s16, s14 │ │ │ │ - vmul.f32 s10, s10, s8 │ │ │ │ - vldr s8, [r7] │ │ │ │ - movs r7, #12 │ │ │ │ + mov.w fp, fp, lsl #2 │ │ │ │ vmla.f32 s12, s22, s0 │ │ │ │ + vldr s0, [r8] │ │ │ │ + vmla.f32 s2, s3, s28 │ │ │ │ + vmul.f32 s10, s10, s8 │ │ │ │ + vsub.f32 s3, s16, s14 │ │ │ │ + vldr s8, [r2] │ │ │ │ + mov.w ip, r7, lsl #2 │ │ │ │ vadd.f32 s16, s16, s14 │ │ │ │ - mul.w lr, r8, r5 │ │ │ │ - mul.w r8, r8, r6 │ │ │ │ - mla r7, r7, r4, r0 │ │ │ │ - eor.w r4, r4, fp │ │ │ │ - vldr s0, [r7] │ │ │ │ - add.w r7, r3, r9 │ │ │ │ + ldr r2, [sp, #144] @ 0x90 │ │ │ │ + add.w r9, ip, r7 │ │ │ │ vsub.f32 s14, s0, s7 │ │ │ │ vadd.f32 s0, s0, s7 │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ vmul.f32 s7, s3, s29 │ │ │ │ vmul.f32 s3, s3, s28 │ │ │ │ + mov.w r8, r2, lsl #3 │ │ │ │ + add.w r2, r6, r8 │ │ │ │ vmla.f32 s7, s14, s28 │ │ │ │ vnmls.f32 s3, s14, s29 │ │ │ │ vmul.f32 s14, s16, s31 │ │ │ │ vmov.f32 s31, s8 │ │ │ │ - vstr s7, [sp, #12] │ │ │ │ - vldr s7, [pc, #532] @ 55e1c │ │ │ │ + vstr s7, [sp, #16] │ │ │ │ + vldr s7, [pc, #504] @ 5a9a0 │ │ │ │ vmla.f32 s14, s0, s7 │ │ │ │ vmls.f32 s31, s16, s7 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - vadd.f32 s8, s8, s16 │ │ │ │ vmov.f32 s7, s31 │ │ │ │ - vldr s31, [pc, #500] @ 55e14 │ │ │ │ - vldr s16, [pc, #508] @ 55e20 │ │ │ │ + vldr s31, [pc, #476] @ 5a998 │ │ │ │ + vadd.f32 s8, s8, s16 │ │ │ │ + vldr s16, [pc, #480] @ 5a9a4 │ │ │ │ vmls.f32 s7, s0, s31 │ │ │ │ + vldr s31, [r0] │ │ │ │ vsub.f32 s8, s8, s0 │ │ │ │ vadd.f32 s0, s15, s13 │ │ │ │ - vldr s31, [r0] │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vsub.f32 s22, s31, s22 │ │ │ │ vmul.f32 s0, s0, s27 │ │ │ │ vmul.f32 s15, s15, s27 │ │ │ │ vsub.f32 s13, s22, s0 │ │ │ │ vadd.f32 s22, s22, s0 │ │ │ │ - vstr s13, [ip] │ │ │ │ + vstr s13, [r5] │ │ │ │ vsub.f32 s13, s15, s8 │ │ │ │ vadd.f32 s8, s8, s15 │ │ │ │ vsub.f32 s15, s12, s10 │ │ │ │ - add ip, lr │ │ │ │ + add r5, fp │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ - vstr s13, [r7] │ │ │ │ - add r7, r8 │ │ │ │ - vstr s22, [ip] │ │ │ │ - sub.w ip, ip, sl │ │ │ │ - vstr s8, [r7] │ │ │ │ + vstr s13, [r2] │ │ │ │ + add r2, r9 │ │ │ │ + vstr s22, [r5] │ │ │ │ + sub.w r5, r5, sl │ │ │ │ + vstr s8, [r2] │ │ │ │ vsub.f32 s8, s2, s14 │ │ │ │ vadd.f32 s14, s2, s14 │ │ │ │ vsub.f32 s2, s15, s3 │ │ │ │ vadd.f32 s3, s3, s15 │ │ │ │ + sub.w r2, r2, r8 │ │ │ │ vmov.f32 s15, s18 │ │ │ │ - vmla.f32 s15, s20, s16 │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ vadd.f32 s18, s18, s19 │ │ │ │ - mvn.w r9, #11 │ │ │ │ - mul.w sl, r9, r5 │ │ │ │ - mul.w r9, r9, r6 │ │ │ │ + ldr r7, [sp, #140] @ 0x8c │ │ │ │ + vmla.f32 s15, s20, s16 │ │ │ │ vadd.f32 s15, s15, s5 │ │ │ │ vsub.f32 s15, s15, s19 │ │ │ │ vadd.f32 s0, s9, s15 │ │ │ │ vsub.f32 s13, s15, s9 │ │ │ │ vmov.f32 s15, s1 │ │ │ │ vadd.f32 s9, s6, s23 │ │ │ │ - vmls.f32 s15, s17, s16 │ │ │ │ vadd.f32 s1, s1, s23 │ │ │ │ + vmls.f32 s15, s17, s16 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ vsub.f32 s9, s15, s4 │ │ │ │ vadd.f32 s15, s4, s15 │ │ │ │ vadd.f32 s4, s0, s9 │ │ │ │ vsub.f32 s16, s2, s4 │ │ │ │ vadd.f32 s2, s2, s4 │ │ │ │ vsub.f32 s4, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vstr s16, [ip] │ │ │ │ - sub.w ip, ip, r5, lsl #2 │ │ │ │ + vstr s16, [r5] │ │ │ │ + sub.w r5, r5, lr │ │ │ │ + sub.w lr, r7, lr │ │ │ │ vsub.f32 s15, s3, s13 │ │ │ │ vadd.f32 s3, s3, s13 │ │ │ │ - vstr s2, [ip] │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + vstr s2, [r5] │ │ │ │ vsub.f32 s2, s4, s8 │ │ │ │ vadd.f32 s8, s8, s4 │ │ │ │ - add ip, lr │ │ │ │ - vstr s2, [r7] │ │ │ │ - sub.w r7, r7, r6, lsl #2 │ │ │ │ - vstr s8, [r7] │ │ │ │ - add r7, r8 │ │ │ │ - vstr s15, [ip] │ │ │ │ + add r5, fp │ │ │ │ + ldr r7, [sp, #144] @ 0x90 │ │ │ │ + vstr s2, [r2] │ │ │ │ + sub.w r2, r2, ip │ │ │ │ + sub.w ip, r7, ip │ │ │ │ + ldr r7, [sp, #140] @ 0x8c │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vstr s8, [r2] │ │ │ │ + add r2, r9 │ │ │ │ + vstr s15, [r5] │ │ │ │ vsub.f32 s15, s9, s0 │ │ │ │ - vstr s3, [r2] │ │ │ │ - add ip, sl │ │ │ │ + add r5, lr │ │ │ │ + vstr s3, [r3] │ │ │ │ + sub.w sl, r7, sl │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [sp, #12] │ │ │ │ + vldr s15, [sp, #16] │ │ │ │ vadd.f32 s10, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [pc, #240] @ 55e24 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vldr s15, [pc, #200] @ 5a9a8 │ │ │ │ + vstr s13, [r6] │ │ │ │ vadd.f32 s13, s21, s7 │ │ │ │ - vstr s14, [r7] │ │ │ │ vsub.f32 s7, s7, s21 │ │ │ │ + vstr s14, [r2] │ │ │ │ + add r2, ip │ │ │ │ + vldr s14, [sp, #12] │ │ │ │ vmls.f32 s5, s20, s15 │ │ │ │ vmls.f32 s6, s17, s15 │ │ │ │ - vldr s14, [sp, #8] │ │ │ │ - add r7, r9 │ │ │ │ - vadd.f32 s6, s6, s1 │ │ │ │ vadd.f32 s5, s5, s18 │ │ │ │ - vsub.f32 s15, s14, s6 │ │ │ │ + vadd.f32 s6, s6, s1 │ │ │ │ vadd.f32 s9, s11, s5 │ │ │ │ + vsub.f32 s15, s14, s6 │ │ │ │ vadd.f32 s14, s14, s6 │ │ │ │ vsub.f32 s11, s11, s5 │ │ │ │ vadd.f32 s8, s9, s15 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ vsub.f32 s6, s10, s8 │ │ │ │ vadd.f32 s10, s10, s8 │ │ │ │ - vstr s6, [ip] │ │ │ │ - add ip, sl │ │ │ │ - vstr s10, [ip] │ │ │ │ + vstr s6, [r5] │ │ │ │ + add r5, lr │ │ │ │ + vstr s10, [r5] │ │ │ │ vsub.f32 s10, s14, s11 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ - add ip, lr │ │ │ │ - mvn.w lr, #27 │ │ │ │ + add r5, fp │ │ │ │ vsub.f32 s8, s10, s7 │ │ │ │ - vadd.f32 s7, s7, s10 │ │ │ │ vsub.f32 s14, s12, s11 │ │ │ │ + vadd.f32 s7, s7, s10 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - vstr s8, [r7] │ │ │ │ - add r7, r9 │ │ │ │ - vstr s7, [r7] │ │ │ │ - add r7, r8 │ │ │ │ - vstr s14, [ip] │ │ │ │ - mla ip, lr, r5, ip │ │ │ │ + vstr s8, [r2] │ │ │ │ + add r2, ip │ │ │ │ + vstr s7, [r2] │ │ │ │ + add r2, r9 │ │ │ │ + vstr s14, [r5] │ │ │ │ + add.w r5, r5, sl, lsl #2 │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - eor.w r5, r5, fp │ │ │ │ - vstr s12, [ip] │ │ │ │ - vstr s14, [r7] │ │ │ │ - mla r7, lr, r6, r7 │ │ │ │ - eor.w r6, r6, fp │ │ │ │ - vstr s13, [r7] │ │ │ │ - ldr r7, [sp, #16] │ │ │ │ - add r0, r7 │ │ │ │ - add r1, r7 │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ - add r3, r7 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #140] @ 0x8c │ │ │ │ - add r2, r7 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #140] @ 0x8c │ │ │ │ - bne.w 55a4e │ │ │ │ - add sp, #28 │ │ │ │ - vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s12, [r5] │ │ │ │ + ldr r5, [sp, #144] @ 0x90 │ │ │ │ + vstr s14, [r2] │ │ │ │ + sub.w r8, r5, r8 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ + add.w r2, r2, r8, lsl #2 │ │ │ │ + b.n 5a9b4 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ ldmia r5!, {r1, r2, r3} │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ cmp r0, #221 @ 0xdd │ │ │ │ subs r7, #44 @ 0x2c │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ @@ -88841,302 +91099,332 @@ │ │ │ │ subs r7, #15 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #79 @ 0x4f │ │ │ │ stmia r0!, {r4, r7} │ │ │ │ subs r6, #95 @ 0x5f │ │ │ │ strb r6, [r3, #10] │ │ │ │ subs r7, #18 │ │ │ │ - str r1, [sp, #664] @ 0x298 │ │ │ │ + b.n 5a5d4 │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ - ... │ │ │ │ + movs r0, r0 │ │ │ │ + vstr s13, [r2] │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + add r0, r5 │ │ │ │ + add r1, r5 │ │ │ │ + add r3, r2 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + mov r3, r6 │ │ │ │ + add r3, r2 │ │ │ │ + mov r2, r7 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + str r2, [sp, #140] @ 0x8c │ │ │ │ + ldr r2, [sp, #144] @ 0x90 │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + ldr r3, [sp, #148] @ 0x94 │ │ │ │ + subs r3, #1 │ │ │ │ + strd r2, r3, [sp, #144] @ 0x90 │ │ │ │ + bne.w 5a5d6 │ │ │ │ + add sp, #36 @ 0x24 │ │ │ │ + vpop {d8-d15} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00055e30 : │ │ │ │ - ldr r2, [pc, #8] @ (55e3c ) │ │ │ │ - ldr r1, [pc, #12] @ (55e40 ) │ │ │ │ +0005aa04 : │ │ │ │ + ldr r2, [pc, #8] @ (5aa10 ) │ │ │ │ + ldr r1, [pc, #12] @ (5aa14 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - subs r4, #48 @ 0x30 │ │ │ │ + str r0, [sp, #368] @ 0x170 │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfbc7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r0 │ │ │ │ - ldr.w r0, [pc, #1068] @ 56278 │ │ │ │ + @ instruction: 0xfb6fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - add r0, pc │ │ │ │ - ldr r7, [sp, #172] @ 0xac │ │ │ │ - ldrd r4, r5, [sp, #160] @ 0xa0 │ │ │ │ - cmp r7, #0 │ │ │ │ - ldr r6, [sp, #168] @ 0xa8 │ │ │ │ - ble.w 566e8 │ │ │ │ - ldr r7, [sp, #176] @ 0xb0 │ │ │ │ - vldr s29, [pc, #1000] @ 56250 │ │ │ │ - vldr s28, [pc, #1000] @ 56254 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r7, [sp, #44] @ 0x2c │ │ │ │ - ldr r7, [sp, #180] @ 0xb4 │ │ │ │ - vldr s30, [pc, #992] @ 56258 │ │ │ │ - vldr s31, [pc, #992] @ 5625c │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r7, [sp, #48] @ 0x30 │ │ │ │ - ldr r7, [pc, #1016] @ (5627c ) │ │ │ │ - ldr r0, [r0, r7] │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ - str r0, [sp, #52] @ 0x34 │ │ │ │ - mov.w lr, #40 @ 0x28 │ │ │ │ - mov.w r9, r4, lsl #3 │ │ │ │ - add.w r7, r1, r9 │ │ │ │ - mov.w ip, #20 │ │ │ │ - mov.w r8, #28 │ │ │ │ + ldr.w r6, [pc, #1064] @ 5ae5c │ │ │ │ + ldrd r7, r4, [sp, #168] @ 0xa8 │ │ │ │ + ldrd lr, r5, [sp, #160] @ 0xa0 │ │ │ │ + add r6, pc │ │ │ │ + cmp r4, #0 │ │ │ │ + ble.w 5b2e0 │ │ │ │ + ldr r4, [sp, #176] @ 0xb0 │ │ │ │ + ldr.w ip, [pc, #1044] @ 5ae60 │ │ │ │ + vldr s29, [pc, #1000] @ 5ae38 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vldr s28, [pc, #996] @ 5ae3c │ │ │ │ + str r4, [sp, #44] @ 0x2c │ │ │ │ + ldr r4, [sp, #180] @ 0xb4 │ │ │ │ + vldr s30, [pc, #992] @ 5ae40 │ │ │ │ + vldr s31, [pc, #992] @ 5ae44 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + str r4, [sp, #48] @ 0x30 │ │ │ │ + ldr.w r6, [r6, ip] │ │ │ │ + ldr r4, [r6, #0] │ │ │ │ + str r4, [sp, #52] @ 0x34 │ │ │ │ + mov r4, lr │ │ │ │ + mov.w sl, r4, lsl #2 │ │ │ │ vldr s5, [r1] │ │ │ │ - mul.w lr, lr, r4 │ │ │ │ vmov.f32 s12, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s15, [r7] │ │ │ │ - mul.w r7, ip, r4 │ │ │ │ - add.w r0, sl, lr │ │ │ │ - mul.w r8, r8, r4 │ │ │ │ - add lr, r1 │ │ │ │ - vldr s16, [pc, #932] @ 56260 │ │ │ │ - add.w fp, r1, r8 │ │ │ │ - vldr s1, [sl] │ │ │ │ - vldr s11, [r0] │ │ │ │ - subs r0, r0, r7 │ │ │ │ - vldr s6, [lr] │ │ │ │ - add.w lr, r1, r7 │ │ │ │ - vldr s13, [fp] │ │ │ │ + mov.w r8, r4, lsl #3 │ │ │ │ + add.w lr, sl, r4 │ │ │ │ + vldr s16, [pc, #956] @ 5ae48 │ │ │ │ + add sl, r1 │ │ │ │ + mov.w fp, lr, lsl #3 │ │ │ │ + add.w r6, r1, r8 │ │ │ │ + sub.w r9, r8, r4 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + vldr s0, [sl] │ │ │ │ + add.w ip, r0, fp │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ + add fp, r1 │ │ │ │ + vldr s15, [r6] │ │ │ │ + mov.w sl, r7, lsl #3 │ │ │ │ + add.w r6, r1, r9 │ │ │ │ + vldr s11, [ip] │ │ │ │ + sub.w ip, ip, lr │ │ │ │ vmov.f32 s21, s16 │ │ │ │ + vldr s13, [r6] │ │ │ │ + sub.w r6, ip, r8 │ │ │ │ + add r8, r4 │ │ │ │ + add.w r8, r1, r8, lsl #2 │ │ │ │ + vldr s6, [fp] │ │ │ │ vsub.f32 s10, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - sub.w r0, r0, r9 │ │ │ │ - vmov.f32 s24, s1 │ │ │ │ - mov.w r9, #48 @ 0x30 │ │ │ │ - mvn.w fp, #35 @ 0x23 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add.w ip, r1, lr │ │ │ │ + vldr s1, [r0] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - mla r9, r9, r5, r2 │ │ │ │ + vmov.f32 s24, s1 │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ vadd.f32 s10, s10, s14 │ │ │ │ vmul.f32 s7, s13, s29 │ │ │ │ vmul.f32 s13, s15, s30 │ │ │ │ vmls.f32 s24, s10, s12 │ │ │ │ vadd.f32 s10, s1, s10 │ │ │ │ vnmls.f32 s13, s11, s28 │ │ │ │ vmul.f32 s11, s11, s30 │ │ │ │ - vmla.f32 s11, s15, s28 │ │ │ │ - vldr s15, [lr] │ │ │ │ vmov.f32 s19, s7 │ │ │ │ - add.w lr, r1, r4, lsl #5 │ │ │ │ + vmla.f32 s11, s15, s28 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add.w ip, r1, r4, lsl #5 │ │ │ │ + vstr s13, [sp, #20] │ │ │ │ + vldr s13, [r6] │ │ │ │ + add r6, lr │ │ │ │ vadd.f32 s8, s5, s15 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ - vstr s13, [sp, #20] │ │ │ │ - vldr s13, [r0] │ │ │ │ - add r0, r7 │ │ │ │ - vldr s9, [r0] │ │ │ │ - sub.w r0, r0, r8 │ │ │ │ + vldr s9, [r6] │ │ │ │ + sub.w r6, r6, r9 │ │ │ │ vsub.f32 s14, s9, s6 │ │ │ │ vadd.f32 s9, s9, s6 │ │ │ │ vsub.f32 s7, s14, s8 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - vldr s8, [lr] │ │ │ │ - mov.w lr, #12 │ │ │ │ + vldr s8, [ip] │ │ │ │ vmul.f32 s5, s9, s31 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + add.w fp, r1, ip, lsl #2 │ │ │ │ + add.w ip, r1, ip, lsl #3 │ │ │ │ vadd.f32 s6, s13, s7 │ │ │ │ vmls.f32 s13, s7, s12 │ │ │ │ + vldr s3, [fp] │ │ │ │ vmul.f32 s14, s14, s29 │ │ │ │ - mla lr, lr, r4, r1 │ │ │ │ vnmls.f32 s5, s15, s16 │ │ │ │ + mov.w fp, #44 @ 0x2c │ │ │ │ vmul.f32 s15, s15, s31 │ │ │ │ + mla fp, fp, r4, r1 │ │ │ │ + vldr s2, [fp] │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ vmla.f32 s15, s9, s16 │ │ │ │ - vldr s3, [lr] │ │ │ │ - mov.w lr, #44 @ 0x2c │ │ │ │ vadd.f32 s18, s13, s14 │ │ │ │ vsub.f32 s20, s13, s14 │ │ │ │ - vldr s13, [r0] │ │ │ │ - add r0, r7 │ │ │ │ + vldr s13, [r6] │ │ │ │ + add r6, lr │ │ │ │ vmov.f32 s23, s5 │ │ │ │ - mla lr, lr, r4, r1 │ │ │ │ - vldr s7, [r0] │ │ │ │ - add r0, r7 │ │ │ │ - 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│ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -000567ec : │ │ │ │ - ldr r2, [pc, #12] @ (567fc ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (56800 ) │ │ │ │ +0005b420 : │ │ │ │ + ldr r2, [pc, #12] @ (5b430 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5b434 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - adds r2, #210 @ 0xd2 │ │ │ │ + strh r4, [r3, #52] @ 0x34 │ │ │ │ movs r2, r1 │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + mcr2 15, 7, pc, cr3, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ - mla ip, ip, r6, r4 │ │ │ │ - bge.n 5691c │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w ip, r4, r6, lsl #3 │ │ │ │ + bge.w 5b568 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #24 │ │ │ │ - bne.n 56920 │ │ │ │ + bne.w 5b57e │ │ │ │ add.w r6, r0, lr │ │ │ │ - add.w r9, r2, lr │ │ │ │ vldr s13, [ip, #-16] │ │ │ │ + add.w r9, r2, lr │ │ │ │ add.w r4, r1, lr │ │ │ │ - vldr s12, [ip, #-12] │ │ │ │ add.w r8, r3, lr │ │ │ │ vldr s11, [r6] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s15, [r9] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ add.w ip, ip, #24 │ │ │ │ - vldr s7, [r1] │ │ │ │ cmp r7, r5 │ │ │ │ + vldr s12, [ip, #-36] @ 0xffffffdc │ │ │ │ + vldr s15, [r9] │ │ │ │ vmul.f32 s8, s13, s11 │ │ │ │ + vldr s7, [r1] │ │ │ │ vldr s6, [ip, #-32] @ 0xffffffe0 │ │ │ │ + vldr s5, [r4] │ │ │ │ vmla.f32 s8, s12, s15 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ vldr s11, [ip, #-48] @ 0xffffffd0 │ │ │ │ - vldr s5, [r4] │ │ │ │ vldr s10, [r0] │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ - vldr s13, [r3] │ │ │ │ vldr s15, [ip, #-44] @ 0xffffffd4 │ │ │ │ + vldr s13, [r3] │ │ │ │ vmul.f32 s9, s11, s7 │ │ │ │ vldr s14, [r2] │ │ │ │ vmla.f32 s9, s15, s13 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vldr s7, [r8] │ │ │ │ vnmls.f32 s15, s11, s13 │ │ │ │ vldr s11, [ip, #-28] @ 0xffffffe4 │ │ │ │ @@ -89626,54 +91933,59 @@ │ │ │ │ vadd.f32 s7, s12, s14 │ │ │ │ vsub.f32 s11, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vsub.f32 s5, s6, s7 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ vstr s5, [r8] │ │ │ │ mov r8, r2 │ │ │ │ - vstmia r1!, {s7} │ │ │ │ sub.w r2, r2, #4 │ │ │ │ + vstmia r1!, {s7} │ │ │ │ vstr s11, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ mov r6, r3 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.n 5682e │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.n 5b478 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add.w ip, ip, #24 │ │ │ │ rsb sl, r4, #0 │ │ │ │ add.w fp, r2, lr │ │ │ │ add.w r8, r0, lr │ │ │ │ - vldr s11, [ip, #-12] │ │ │ │ + vldr s8, [ip, #-20] @ 0xffffffec │ │ │ │ add.w r9, r3, lr │ │ │ │ - vldr s15, [ip, #-16] │ │ │ │ add.w r6, r1, lr │ │ │ │ - vldr s14, [fp] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s13, [r8] │ │ │ │ + vldr s11, [ip, #-12] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ add.w ip, ip, #24 │ │ │ │ - vldr s8, [ip, #-44] @ 0xffffffd4 │ │ │ │ cmp r7, r5 │ │ │ │ + vldr s14, [fp] │ │ │ │ + vldr s15, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s13, [r8] │ │ │ │ vmul.f32 s9, s14, s11 │ │ │ │ vldr s5, [ip, #-28] @ 0xffffffe4 │ │ │ │ + vldr s6, [r9] │ │ │ │ + vldr s12, [r0] │ │ │ │ vmla.f32 s9, s13, s15 │ │ │ │ vmul.f32 s13, s13, s11 │ │ │ │ vldr s11, [r3] │ │ │ │ - vldr s6, [r9] │ │ │ │ - vldr s12, [r0] │ │ │ │ + vldr s7, [r2] │ │ │ │ vnmls.f32 s13, s14, s15 │ │ │ │ vldr s14, [ip, #-48] @ 0xffffffd0 │ │ │ │ vldr s15, [r1] │ │ │ │ vmul.f32 s10, s11, s8 │ │ │ │ - vldr s7, [r2] │ │ │ │ vmla.f32 s10, s15, s14 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vldr s8, [ip, #-32] @ 0xffffffe0 │ │ │ │ vnmls.f32 s15, s11, s14 │ │ │ │ vldr s11, [r6] │ │ │ │ vmul.f32 s14, s6, s5 │ │ │ │ vmla.f32 s14, s11, s8 │ │ │ │ @@ -89686,101 +91998,103 @@ │ │ │ │ vadd.f32 s8, s8, s6 │ │ │ │ vadd.f32 s6, s7, s13 │ │ │ │ vstr s5, [fp] │ │ │ │ vstr s8, [r0] │ │ │ │ vadd.f32 s8, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ add r0, r4 │ │ │ │ - vsub.f32 s5, s8, s6 │ │ │ │ - vadd.f32 s8, s8, s6 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vsub.f32 s14, s7, s13 │ │ │ │ + vsub.f32 s5, s8, s6 │ │ │ │ + vadd.f32 s8, s8, s6 │ │ │ │ + vsub.f32 s13, s15, s14 │ │ │ │ + vadd.f32 s15, s15, s14 │ │ │ │ vstr s5, [r9] │ │ │ │ vstr s8, [r1] │ │ │ │ add r1, r4 │ │ │ │ - vsub.f32 s13, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ vstr s11, [r2] │ │ │ │ add r2, sl │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, sl │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 5692a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 5b58a │ │ │ │ + b.n 5b568 │ │ │ │ │ │ │ │ -00056a18 : │ │ │ │ - ldr r2, [pc, #12] @ (56a28 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (56a2c ) │ │ │ │ +0005b678 : │ │ │ │ + ldr r2, [pc, #12] @ (5b688 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5b68c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - adds r0, #214 @ 0xd6 │ │ │ │ + strh r4, [r6, #34] @ 0x22 │ │ │ │ movs r2, r1 │ │ │ │ - stc2l 15, cr15, [r1, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w lr, #40 @ 0x28 │ │ │ │ - ldr r7, [pc, #1020] @ (56e38 ) │ │ │ │ + ldc2 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #20 │ │ │ │ - add r7, pc │ │ │ │ - ldr r6, [sp, #72] @ 0x48 │ │ │ │ - ldr.w r8, [sp, #68] @ 0x44 │ │ │ │ + ldrd lr, r6, [sp, #68] @ 0x44 │ │ │ │ + ldrd r5, r4, [sp, #76] @ 0x4c │ │ │ │ + ldr r7, [pc, #548] @ (5b8d8 ) │ │ │ │ add.w ip, r6, #4294967295 @ 0xffffffff │ │ │ │ ldr r6, [sp, #64] @ 0x40 │ │ │ │ - ldr r4, [sp, #80] @ 0x50 │ │ │ │ - mla ip, lr, ip, r6 │ │ │ │ - ldrd r6, r5, [sp, #72] @ 0x48 │ │ │ │ + add.w ip, ip, ip, lsl #2 │ │ │ │ + add r7, pc │ │ │ │ + add.w ip, r6, ip, lsl #3 │ │ │ │ + ldr r6, [sp, #72] @ 0x48 │ │ │ │ cmp r6, r5 │ │ │ │ - bge.w 56c40 │ │ │ │ - ldr r6, [pc, #988] @ (56e3c ) │ │ │ │ + bge.w 5b8bc │ │ │ │ + ldr r6, [pc, #524] @ (5b8dc ) │ │ │ │ cmp r4, #1 │ │ │ │ ldr r6, [r7, r6] │ │ │ │ ldr r5, [r6, #0] │ │ │ │ str r5, [sp, #4] │ │ │ │ - bne.w 56c4a │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ - vldr s5, [pc, #960] @ 56e34 │ │ │ │ - mov r5, r8 │ │ │ │ + bne.w 5b8e4 │ │ │ │ + vldr s5, [pc, #516] @ 5b8e0 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - vldr s12, [ip, #-24] @ 0xffffffe8 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov r5, lr │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov.w r6, r5, lsl #3 │ │ │ │ add.w lr, r1, r4 │ │ │ │ - adds r7, r3, r4 │ │ │ │ - vldr s10, [ip, #-20] @ 0xffffffec │ │ │ │ - lsls r6, r5, #3 │ │ │ │ + add.w r7, r3, r4 │ │ │ │ + vldr s14, [r0] │ │ │ │ add.w r9, r0, r6 │ │ │ │ - vldr s15, [r2] │ │ │ │ - vldr s11, [lr] │ │ │ │ add r6, r2 │ │ │ │ - vldr s13, [r7] │ │ │ │ + vldr s12, [ip, #-64] @ 0xffffffc0 │ │ │ │ add.w fp, r0, r4 │ │ │ │ - vldr s14, [r0] │ │ │ │ add.w sl, r2, r4 │ │ │ │ + add.w r8, lr, r4 │ │ │ │ + add r4, r7 │ │ │ │ + vldr s11, [lr] │ │ │ │ + vldr s10, [ip, #-60] @ 0xffffffc4 │ │ │ │ + vldr s13, [r7] │ │ │ │ vmul.f32 s7, s12, s11 │ │ │ │ - vldr s9, [ip, #-36] @ 0xffffffdc │ │ │ │ + vldr s9, [ip, #-76] @ 0xffffffb4 │ │ │ │ + vldr s3, [fp] │ │ │ │ + vldr s0, [ip, #-48] @ 0xffffffd0 │ │ │ │ vmla.f32 s7, s10, s13 │ │ │ │ vmul.f32 s10, s10, s11 │ │ │ │ vldr s11, [r9] │ │ │ │ - add.w r8, lr, r4 │ │ │ │ - vldr s3, [fp] │ │ │ │ - add r4, r7 │ │ │ │ - vldr s0, [ip, #-8] │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ + vldr s16, [r8] │ │ │ │ vnmls.f32 s10, s12, s13 │ │ │ │ vldr s12, [ip, #-56] @ 0xffffffc8 │ │ │ │ - vldr s16, [r8] │ │ │ │ - vmul.f32 s13, s12, s11 │ │ │ │ vsub.f32 s1, s14, s7 │ │ │ │ vadd.f32 s7, s7, s14 │ │ │ │ vldr s14, [r6] │ │ │ │ + vmul.f32 s13, s12, s11 │ │ │ │ vsub.f32 s2, s15, s10 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [ip, #-52] @ 0xffffffcc │ │ │ │ vmla.f32 s13, s15, s14 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vldr s11, [r1] │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ @@ -89806,48 +92120,48 @@ │ │ │ │ vmul.f32 s15, s0, s16 │ │ │ │ vmla.f32 s15, s13, s3 │ │ │ │ vmul.f32 s13, s13, s16 │ │ │ │ vnmls.f32 s13, s0, s3 │ │ │ │ vsub.f32 s16, s4, s15 │ │ │ │ vadd.f32 s15, s15, s4 │ │ │ │ vsub.f32 s0, s11, s13 │ │ │ │ - vadd.f32 s3, s16, s14 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ + vadd.f32 s3, s16, s14 │ │ │ │ vmov.f32 s11, s1 │ │ │ │ vsub.f32 s14, s14, s16 │ │ │ │ - vmls.f32 s11, s3, s6 │ │ │ │ vadd.f32 s4, s0, s12 │ │ │ │ - vadd.f32 s3, s3, s1 │ │ │ │ vsub.f32 s12, s12, s0 │ │ │ │ + vmls.f32 s11, s3, s6 │ │ │ │ + vadd.f32 s3, s3, s1 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vmul.f32 s4, s4, s5 │ │ │ │ vstr s3, [r6] │ │ │ │ mov r6, r2 │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vadd.f32 s3, s11, s4 │ │ │ │ vsub.f32 s11, s11, s4 │ │ │ │ vstr s3, [fp] │ │ │ │ vstr s11, [r6] │ │ │ │ vmov.f32 s11, s2 │ │ │ │ vmla.f32 s11, s12, s6 │ │ │ │ vsub.f32 s12, s12, s2 │ │ │ │ vstr s12, [r4] │ │ │ │ mov r4, r3 │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vadd.f32 s12, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vadd.f32 s11, s15, s8 │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ vstr s12, [lr] │ │ │ │ vsub.f32 s12, s13, s9 │ │ │ │ vstr s14, [r4] │ │ │ │ vmov.f32 s14, s7 │ │ │ │ + vmul.f32 s15, s15, s5 │ │ │ │ vmls.f32 s14, s11, s6 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ - vmul.f32 s15, s15, s5 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vstmia r0!, {s11} │ │ │ │ vadd.f32 s11, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vstr s11, [sl] │ │ │ │ vstr s14, [r9] │ │ │ │ vadd.f32 s14, s13, s9 │ │ │ │ @@ -89856,74 +92170,86 @@ │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vstmia r1!, {s14} │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s14, [r8] │ │ │ │ ldr r4, [sp, #72] @ 0x48 │ │ │ │ vstr s15, [r7] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r4, [sp, #72] @ 0x48 │ │ │ │ ldr r4, [sp, #4] │ │ │ │ - eors r5, r4 │ │ │ │ - ldrd r6, r4, [sp, #72] @ 0x48 │ │ │ │ + ldr r6, [sp, #72] @ 0x48 │ │ │ │ + eor.w r5, r5, r4 │ │ │ │ + ldr r4, [sp, #76] @ 0x4c │ │ │ │ cmp r4, r6 │ │ │ │ - bne.w 56a7a │ │ │ │ + bne.w 5b6e8 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - add ip, lr │ │ │ │ - vldr s5, [pc, #484] @ 56e34 │ │ │ │ - mov r5, r8 │ │ │ │ - str r4, [sp, #8] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + bmi.n 5b8c8 │ │ │ │ + movs r2, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ + cbz r7, 5b958 │ │ │ │ + subs r7, #93 @ 0x5d │ │ │ │ + vldr s5, [pc, #-8] @ 5b8e0 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - negs r4, r4 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov r5, lr │ │ │ │ + str r4, [sp, #8] │ │ │ │ + rsb r4, r4, #0 │ │ │ │ str r4, [sp, #12] │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - vldr s11, [ip, #-20] @ 0xffffffec │ │ │ │ - adds r7, r3, r4 │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + vldr s7, [r0] │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov.w r6, r5, lsl #3 │ │ │ │ + add.w r7, r3, r4 │ │ │ │ add.w lr, r1, r4 │ │ │ │ - vldr s13, [ip, #-24] @ 0xffffffe8 │ │ │ │ - lsls r6, r5, #3 │ │ │ │ + vldr s9, [r2] │ │ │ │ add.w r9, r0, r6 │ │ │ │ add r6, r2 │ │ │ │ - vldr s12, [r7] │ │ │ │ + vldr s11, [ip, #-60] @ 0xffffffc4 │ │ │ │ add.w sl, r2, r4 │ │ │ │ - vldr s15, [lr] │ │ │ │ add.w fp, r0, r4 │ │ │ │ - vldr s7, [r0] │ │ │ │ add.w r8, lr, r4 │ │ │ │ + add r4, r7 │ │ │ │ + vldr s12, [r7] │ │ │ │ + vldr s13, [ip, #-64] @ 0xffffffc0 │ │ │ │ + vldr s15, [lr] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ - vldr s9, [r2] │ │ │ │ + vldr s10, [ip, #-76] @ 0xffffffb4 │ │ │ │ + vldr s1, [ip, #-68] @ 0xffffffbc │ │ │ │ + vldr s4, [sl] │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vldr s10, [ip, #-36] @ 0xffffffdc │ │ │ │ - add r4, r7 │ │ │ │ - vldr s1, [ip, #-28] @ 0xffffffe4 │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ - vldr s4, [sl] │ │ │ │ + vldr s16, [ip, #-44] @ 0xffffffd4 │ │ │ │ + vldr s0, [r4] │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ - vldr s13, [r6] │ │ │ │ vldr s12, [ip, #-52] @ 0xffffffcc │ │ │ │ - vldr s0, [r4] │ │ │ │ - vldr s16, [ip, #-44] @ 0xffffffd4 │ │ │ │ + vldr s13, [r6] │ │ │ │ vsub.f32 s3, s7, s14 │ │ │ │ - vmul.f32 s8, s13, s12 │ │ │ │ vadd.f32 s7, s7, s14 │ │ │ │ vldr s14, [r9] │ │ │ │ + vmul.f32 s8, s13, s12 │ │ │ │ vsub.f32 s2, s9, s15 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vldr s15, [ip, #-56] @ 0xffffffc8 │ │ │ │ vmla.f32 s8, s14, s15 │ │ │ │ vmul.f32 s14, s14, s12 │ │ │ │ vldr s12, [r3] │ │ │ │ vnmls.f32 s14, s13, s15 │ │ │ │ vldr s13, [ip, #-80] @ 0xffffffb0 │ │ │ │ - vldr s15, [r1] │ │ │ │ vmul.f32 s11, s12, s10 │ │ │ │ + vldr s15, [r1] │ │ │ │ vmla.f32 s11, s15, s13 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vsub.f32 s13, s8, s11 │ │ │ │ vadd.f32 s8, s8, s11 │ │ │ │ vldr s11, [ip, #-72] @ 0xffffffb8 │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ @@ -89938,22 +92264,22 @@ │ │ │ │ vmul.f32 s4, s0, s16 │ │ │ │ vmla.f32 s4, s11, s1 │ │ │ │ vmul.f32 s11, s11, s16 │ │ │ │ vnmls.f32 s11, s0, s1 │ │ │ │ vsub.f32 s0, s14, s4 │ │ │ │ vadd.f32 s14, s14, s4 │ │ │ │ vsub.f32 s1, s15, s11 │ │ │ │ - vadd.f32 s16, s13, s0 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s16, s13, s0 │ │ │ │ vmov.f32 s11, s3 │ │ │ │ vsub.f32 s13, s13, s0 │ │ │ │ - vmls.f32 s11, s16, s6 │ │ │ │ vadd.f32 s4, s12, s1 │ │ │ │ - vadd.f32 s3, s3, s16 │ │ │ │ vsub.f32 s12, s12, s1 │ │ │ │ + vmls.f32 s11, s16, s6 │ │ │ │ + vadd.f32 s3, s3, s16 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ vmul.f32 s4, s4, s5 │ │ │ │ vstr s3, [r6] │ │ │ │ vadd.f32 s3, s4, s11 │ │ │ │ vsub.f32 s11, s11, s4 │ │ │ │ vstr s3, [fp] │ │ │ │ vstr s11, [r2] │ │ │ │ @@ -89963,161 +92289,153 @@ │ │ │ │ vstr s12, [r4] │ │ │ │ vadd.f32 s12, s13, s11 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vadd.f32 s11, s8, s14 │ │ │ │ vsub.f32 s14, s14, s8 │ │ │ │ vstr s12, [lr] │ │ │ │ vsub.f32 s12, s15, s10 │ │ │ │ + vadd.f32 s15, s10, s15 │ │ │ │ vstr s13, [r3] │ │ │ │ vmov.f32 s13, s7 │ │ │ │ - vmls.f32 s13, s11, s6 │ │ │ │ vadd.f32 s7, s7, s11 │ │ │ │ - vadd.f32 s15, s10, s15 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ + vmls.f32 s13, s11, s6 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vstr s7, [r0] │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vstr s11, [sl] │ │ │ │ vstr s13, [r9] │ │ │ │ vmov.f32 s13, s9 │ │ │ │ - vmls.f32 s13, s15, s6 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ + vmls.f32 s13, s15, s6 │ │ │ │ vstr s9, [r1] │ │ │ │ vadd.f32 s15, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s15, [r8] │ │ │ │ ldr r4, [sp, #72] @ 0x48 │ │ │ │ vstr s14, [r7] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r4, [sp, #72] @ 0x48 │ │ │ │ ldr r4, [sp, #8] │ │ │ │ + ldr r6, [sp, #72] @ 0x48 │ │ │ │ add r0, r4 │ │ │ │ add r1, r4 │ │ │ │ ldr r4, [sp, #12] │ │ │ │ add r2, r4 │ │ │ │ add r3, r4 │ │ │ │ ldr r4, [sp, #4] │ │ │ │ - eors r5, r4 │ │ │ │ - ldrd r6, r4, [sp, #72] @ 0x48 │ │ │ │ + eor.w r5, r5, r4 │ │ │ │ + ldr r4, [sp, #76] @ 0x4c │ │ │ │ cmp r4, r6 │ │ │ │ - bne.w 56c5e │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 56eac │ │ │ │ - subs r7, #93 @ 0x5d │ │ │ │ - strh r4, [r6, #10] │ │ │ │ - movs r2, r1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ - ... │ │ │ │ + bne.w 5b8fe │ │ │ │ + b.n 5b8bc │ │ │ │ │ │ │ │ -00056e40 : │ │ │ │ - ldr r2, [pc, #12] @ (56e50 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (56e54 ) │ │ │ │ +0005bad4 : │ │ │ │ + ldr r2, [pc, #12] @ (5bae4 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5bae8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - cmp r4, #222 @ 0xde │ │ │ │ + strh r0, [r1, #2] │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfbe5ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r2 │ │ │ │ + @ instruction: 0xfbafffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r2 │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ - ldr r4, [pc, #680] @ (57114 ) │ │ │ │ - mov r7, r1 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ - add r4, pc │ │ │ │ - ldr r0, [sp, #88] @ 0x58 │ │ │ │ - subs r2, #1 │ │ │ │ - ldr.w r9, [sp, #92] @ 0x5c │ │ │ │ + ldrd r0, r9, [sp, #88] @ 0x58 │ │ │ │ + ldrd r2, r5, [sp, #96] @ 0x60 │ │ │ │ + ldr r4, [pc, #708] @ (5bddc ) │ │ │ │ ldr r1, [sp, #104] @ 0x68 │ │ │ │ - mla r2, r5, r2, r0 │ │ │ │ - ldrd r0, r5, [sp, #96] @ 0x60 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + rsb r2, r2, r2, lsl #3 │ │ │ │ + add r4, pc │ │ │ │ + add.w r2, r0, r2, lsl #3 │ │ │ │ + ldr r0, [sp, #96] @ 0x60 │ │ │ │ cmp r0, r5 │ │ │ │ - bge.w 57108 │ │ │ │ - ldr r0, [pc, #652] @ (57118 ) │ │ │ │ + bge.w 5bdbe │ │ │ │ + ldr r0, [pc, #688] @ (5bde0 ) │ │ │ │ cmp r1, #1 │ │ │ │ - itt eq │ │ │ │ - addeq r2, #56 @ 0x38 │ │ │ │ - vldreq s9, [pc, #648] @ 5711c │ │ │ │ ldr r0, [r4, r0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ str r0, [sp, #20] │ │ │ │ - bne.w 57120 │ │ │ │ + bne.w 5bde8 │ │ │ │ + vldr s9, [pc, #676] @ 5bde4 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ mov.w r1, r9, lsl #3 │ │ │ │ - vldr s11, [r2, #-32] @ 0xffffffe0 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - add.w r4, r8, r1 │ │ │ │ - vldr s14, [r2, #-28] @ 0xffffffe4 │ │ │ │ - movs r5, #12 │ │ │ │ - str r4, [sp, #12] │ │ │ │ - add.w lr, r7, r1 │ │ │ │ - vldr s10, [r0] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s12, [r4] │ │ │ │ - mul.w r4, r5, r9 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + add.w r4, r9, r9, lsl #1 │ │ │ │ vldr s13, [r8] │ │ │ │ + add.w sl, r6, r1 │ │ │ │ + add.w r0, r8, r1 │ │ │ │ + vldr s11, [r2, #-88] @ 0xffffffa8 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w lr, r7, r1 │ │ │ │ + vldr s10, [sl] │ │ │ │ + add.w r5, r7, r4 │ │ │ │ + add r4, r3 │ │ │ │ + vldr s14, [r2, #-84] @ 0xffffffac │ │ │ │ + strd r5, r0, [sp, #12] │ │ │ │ + vldr s12, [r0] │ │ │ │ + mov.w r0, r9, lsl #2 │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ - adds r5, r7, r4 │ │ │ │ + vldr s8, [r6] │ │ │ │ + vldr s6, [r2, #-96] @ 0xffffffa0 │ │ │ │ + vldr s4, [r2, #-72] @ 0xffffffb8 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ - add r4, r3 │ │ │ │ - vldr s8, [r6] │ │ │ │ vldr s10, [r5] │ │ │ │ - str r0, [sp, #16] │ │ │ │ - mov.w r0, r9, lsl #2 │ │ │ │ + add.w r5, r7, r0 │ │ │ │ + vldr s5, [r5] │ │ │ │ + str r5, [sp, #8] │ │ │ │ + add.w r5, r3, r0 │ │ │ │ vnmls.f32 s14, s11, s12 │ │ │ │ vldr s11, [r2, #-64] @ 0xffffffc0 │ │ │ │ + str r5, [sp, #4] │ │ │ │ vldr s12, [r2, #-60] @ 0xffffffc4 │ │ │ │ - add.w sl, r3, r0 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - adds r5, r7, r0 │ │ │ │ - vldr s6, [r2, #-96] @ 0xffffffa0 │ │ │ │ + vldr s16, [r7] │ │ │ │ vadd.f32 s2, s15, s8 │ │ │ │ - str r5, [sp, #4] │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ - vldr s5, [r5] │ │ │ │ - adds r5, r6, r0 │ │ │ │ - add r0, r8 │ │ │ │ - add.w ip, r5, r1 │ │ │ │ + vldr s19, [lr] │ │ │ │ vsub.f32 s7, s13, s14 │ │ │ │ vadd.f32 s13, s14, s13 │ │ │ │ vldr s14, [r4] │ │ │ │ + vmla.f32 s15, s12, s14 │ │ │ │ + vmul.f32 s12, s12, s10 │ │ │ │ + vldr s10, [r5] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ + add r0, r8 │ │ │ │ + add.w ip, r5, r1 │ │ │ │ add.w fp, r0, r1 │ │ │ │ - vldr s4, [r2, #-72] @ 0xffffffb8 │ │ │ │ add r1, r3 │ │ │ │ vldr s3, [ip] │ │ │ │ - vmla.f32 s15, s12, s14 │ │ │ │ - vmul.f32 s12, s12, s10 │ │ │ │ - vldr s10, [sl] │ │ │ │ - vldr s16, [r7] │ │ │ │ - vldr s19, [lr] │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ - vldr s14, [r2, #-92] @ 0xffffffa4 │ │ │ │ vmul.f32 s11, s6, s5 │ │ │ │ + vldr s14, [r2, #-92] @ 0xffffffa4 │ │ │ │ vmla.f32 s11, s14, s10 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vnmls.f32 s14, s6, s10 │ │ │ │ vldr s10, [r5] │ │ │ │ vadd.f32 s1, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vldr s11, [r2, #-104] @ 0xffffff98 │ │ │ │ vadd.f32 s0, s14, s12 │ │ │ │ vsub.f32 s6, s12, s14 │ │ │ │ - vldr s14, [r0] │ │ │ │ - vmul.f32 s5, s11, s10 │ │ │ │ vldr s12, [r2, #-100] @ 0xffffff9c │ │ │ │ + vmul.f32 s5, s11, s10 │ │ │ │ + vldr s14, [r0] │ │ │ │ vmla.f32 s5, s12, s14 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vldr s10, [fp] │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ vldr s14, [r2, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s11, s4, s3 │ │ │ │ vmla.f32 s11, s14, s10 │ │ │ │ @@ -90158,140 +92476,141 @@ │ │ │ │ vsub.f32 s14, s13, s14 │ │ │ │ vsub.f32 s19, s16, s11 │ │ │ │ vadd.f32 s11, s11, s16 │ │ │ │ vstr s19, [r4] │ │ │ │ vstmia r7!, {s11} │ │ │ │ vsub.f32 s11, s2, s12 │ │ │ │ vadd.f32 s12, s12, s2 │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ vsub.f32 s2, s10, s4 │ │ │ │ vadd.f32 s10, s10, s4 │ │ │ │ - ldr r4, [sp, #12] │ │ │ │ vstr s11, [r0] │ │ │ │ vsub.f32 s11, s8, s3 │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ - vstr s12, [r0] │ │ │ │ + vstr s12, [sl] │ │ │ │ vsub.f32 s12, s1, s18 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ vsub.f32 s13, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s7, s5 │ │ │ │ - vstr s13, [sl] │ │ │ │ + vstr s13, [r4] │ │ │ │ vstr s14, [lr] │ │ │ │ vadd.f32 s14, s6, s15 │ │ │ │ mov lr, r8 │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ + ldr r4, [sp, #8] │ │ │ │ sub.w r8, r8, #4 │ │ │ │ vsub.f32 s13, s2, s14 │ │ │ │ vadd.f32 s14, s14, s2 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vsub.f32 s2, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vstr s2, [lr] │ │ │ │ vadd.f32 s2, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vadd.f32 s12, s3, s8 │ │ │ │ - vstr s2, [r0] │ │ │ │ + vstr s2, [r4] │ │ │ │ vstr s13, [ip] │ │ │ │ vadd.f32 s13, s5, s7 │ │ │ │ vstr s14, [r1] │ │ │ │ vadd.f32 s14, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vstr s11, [r4] │ │ │ │ + vstr s11, [r0] │ │ │ │ vadd.f32 s11, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s11, [r1] │ │ │ │ mov r1, r3 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vstr s14, [r5] │ │ │ │ - subs r3, #4 │ │ │ │ vstr s15, [r1] │ │ │ │ ldr r1, [sp, #96] @ 0x60 │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r1, [sp, #96] @ 0x60 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ + ldr r0, [sp, #96] @ 0x60 │ │ │ │ eor.w r9, r9, r1 │ │ │ │ - ldrd r0, r1, [sp, #96] @ 0x60 │ │ │ │ + ldr r1, [sp, #100] @ 0x64 │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 56e9e │ │ │ │ + bne.w 5bb44 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - ldrb r6, [r0, #21] │ │ │ │ + beq.n 5bd08 │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s8, [pc, #-12] @ 5711c │ │ │ │ - mov fp, r6 │ │ │ │ - mov ip, r9 │ │ │ │ + vldr s8, [pc, #-8] @ 5bde4 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ str r1, [sp, #24] │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #28] │ │ │ │ - mov.w r1, ip, lsl #3 │ │ │ │ - mov r6, fp │ │ │ │ + mov.w r1, r9, lsl #3 │ │ │ │ + vldr s13, [r6] │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ add.w r4, r8, r1 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - vldr s10, [r2, #-28] @ 0xffffffe4 │ │ │ │ - movs r5, #12 │ │ │ │ - vldr s12, [r2, #-32] @ 0xffffffe0 │ │ │ │ - add.w r9, r7, r1 │ │ │ │ + add.w r0, r6, r1 │ │ │ │ + vldr s4, [r8] │ │ │ │ + add.w lr, r7, r1 │ │ │ │ + vldr s10, [r2, #-84] @ 0xffffffac │ │ │ │ + strd r0, r4, [sp, #4] │ │ │ │ vldr s11, [r4] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ + add.w r4, r9, r9, lsl #1 │ │ │ │ + vldr s12, [r2, #-88] @ 0xffffffa8 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ vldr s15, [r0] │ │ │ │ - str r4, [sp, #8] │ │ │ │ - mul.w r4, r5, ip │ │ │ │ + add.w r5, r7, r4 │ │ │ │ + add r4, r3 │ │ │ │ + mov.w r0, r9, lsl #2 │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - vmla.f32 s14, s15, s12 │ │ │ │ - vmul.f32 s15, s15, s10 │ │ │ │ - adds r0, r4, r3 │ │ │ │ - vldr s13, [fp] │ │ │ │ - adds r5, r7, r4 │ │ │ │ vldr s9, [r2, #-60] @ 0xffffffc4 │ │ │ │ - vldr s4, [r8] │ │ │ │ - mov r4, fp │ │ │ │ - vnmls.f32 s15, s11, s12 │ │ │ │ - vldr s11, [r0] │ │ │ │ - str r0, [sp, #16] │ │ │ │ - mov.w r0, ip, lsl #2 │ │ │ │ add.w sl, r3, r0 │ │ │ │ - add.w lr, r7, r0 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + vldr s16, [r2, #-108] @ 0xffffff94 │ │ │ │ vldr s5, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vmla.f32 s14, s15, s12 │ │ │ │ + vmul.f32 s15, s15, s10 │ │ │ │ + vldr s6, [sl] │ │ │ │ + vldr s1, [r2, #-68] @ 0xffffffbc │ │ │ │ + vnmls.f32 s15, s11, s12 │ │ │ │ + vldr s11, [r4] │ │ │ │ vsub.f32 s12, s13, s14 │ │ │ │ - str r5, [sp, #12] │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vldr s14, [r2, #-64] @ 0xffffffc0 │ │ │ │ vldr s13, [r5] │ │ │ │ - adds r5, r6, r0 │ │ │ │ - vldr s6, [sl] │ │ │ │ - add r0, r8 │ │ │ │ + add.w r5, r7, r0 │ │ │ │ + str r5, [sp, #16] │ │ │ │ vsub.f32 s7, s4, s15 │ │ │ │ vadd.f32 s4, s4, s15 │ │ │ │ vmul.f32 s15, s11, s9 │ │ │ │ - add.w fp, r0, r1 │ │ │ │ vmla.f32 s15, s13, s14 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vmul.f32 s9, s6, s5 │ │ │ │ - adds r6, r5, r1 │ │ │ │ - vldr s2, [fp] │ │ │ │ - add r1, r3 │ │ │ │ - vldr s1, [r2, #-68] @ 0xffffffbc │ │ │ │ vnmls.f32 s13, s11, s14 │ │ │ │ vldr s11, [r2, #-96] @ 0xffffffa0 │ │ │ │ - vldr s14, [lr] │ │ │ │ - vldr s16, [r2, #-108] @ 0xffffff94 │ │ │ │ + vldr s14, [r5] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ + add r0, r8 │ │ │ │ + add.w fp, r0, r1 │ │ │ │ + add.w ip, r5, r1 │ │ │ │ + add r1, r3 │ │ │ │ + vldr s2, [fp] │ │ │ │ vldr s18, [r1] │ │ │ │ vmla.f32 s9, s14, s11 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vnmls.f32 s14, s6, s11 │ │ │ │ vldr s6, [r2, #-100] @ 0xffffff9c │ │ │ │ vadd.f32 s11, s15, s9 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ @@ -90301,54 +92620,52 @@ │ │ │ │ vldr s14, [r2, #-104] @ 0xffffff98 │ │ │ │ vmul.f32 s3, s9, s6 │ │ │ │ vldr s13, [r5] │ │ │ │ vmla.f32 s3, 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s11, s18 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ + vadd.f32 s16, s11, s18 │ │ │ │ vadd.f32 s9, s10, s17 │ │ │ │ vsub.f32 s10, s10, s17 │ │ │ │ vsub.f32 s11, s11, s18 │ │ │ │ vsub.f32 s19, s9, s16 │ │ │ │ vadd.f32 s9, s9, s16 │ │ │ │ vadd.f32 s16, s4, s13 │ │ │ │ vsub.f32 s4, s4, s13 │ │ │ │ vstr s19, [fp] │ │ │ │ - mov fp, r4 │ │ │ │ - vstr s9, [r4] │ │ │ │ + vstr s9, [r6] │ │ │ │ vadd.f32 s9, s0, s2 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ vsub.f32 s13, s11, s4 │ │ │ │ vadd.f32 s11, s11, s4 │ │ │ │ vadd.f32 s4, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ vsub.f32 s19, s9, s16 │ │ │ │ vadd.f32 s9, s9, s16 │ │ │ │ vstr s19, [r4] │ │ │ │ @@ -90360,29 +92677,29 @@ │ │ │ │ vsub.f32 s9, s7, s3 │ │ │ │ vadd.f32 s7, s7, s3 │ │ │ │ vstr s2, [r0] │ │ │ │ ldr r0, [sp, #4] │ │ │ │ vstr s10, [r0] │ │ │ │ vstr s13, [sl] │ │ │ │ vsub.f32 s13, s14, s6 │ │ │ │ - vstr s11, [r9] │ │ │ │ - vsub.f32 s11, s12, s1 │ │ │ │ vadd.f32 s14, s6, s14 │ │ │ │ + vstr s11, [lr] │ │ │ │ + vsub.f32 s11, s12, s1 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ vsub.f32 s10, s13, s4 │ │ │ │ vadd.f32 s13, s13, s4 │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vsub.f32 s4, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vstr s4, [r8] │ │ │ │ vadd.f32 s4, s9, s13 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - vstr s4, [lr] │ │ │ │ - vstr s11, [r6] │ │ │ │ - mov r6, fp │ │ │ │ + vstr s4, [r0] │ │ │ │ + vstr s11, [ip] │ │ │ │ vstr s13, [r1] │ │ │ │ vadd.f32 s13, s12, s1 │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ @@ -90390,241 +92707,236 @@ │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s14, [r4] │ │ │ │ vadd.f32 s14, s7, s15 │ │ │ │ vsub.f32 s15, s15, s7 │ │ │ │ vstr s14, [r1] │ │ │ │ ldr r1, [sp, #96] @ 0x60 │ │ │ │ vstr s13, [r5] │ │ │ │ - adds r1, #1 │ │ │ │ + vstr s15, [r3] │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r1, [sp, #96] @ 0x60 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ - vstr s15, [r3] │ │ │ │ + ldr r0, [sp, #96] @ 0x60 │ │ │ │ add r6, r1 │ │ │ │ add r7, r1 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ - mov fp, r6 │ │ │ │ add r8, r1 │ │ │ │ add r3, r1 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ - eor.w ip, ip, r1 │ │ │ │ - ldrd r0, r1, [sp, #96] @ 0x60 │ │ │ │ + eor.w r9, r9, r1 │ │ │ │ + ldr r1, [sp, #100] @ 0x64 │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 57132 │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 5bdfc │ │ │ │ + b.n 5bdbe │ │ │ │ │ │ │ │ -000573b4 : │ │ │ │ - ldr r2, [pc, #12] @ (573c4 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (573c8 ) │ │ │ │ +0005c078 : │ │ │ │ + ldr r2, [pc, #12] @ (5c088 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5c08c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - movs r7, #154 @ 0x9a │ │ │ │ + ldrb r4, [r2, #11] │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfa99ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfa67ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r2 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #80] @ (57430 ) │ │ │ │ - ldrd r2, r1, [sp, #168] @ 0xa8 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w r9, [sp, #164] @ 0xa4 │ │ │ │ + ldrd r9, r2, [sp, #164] @ 0xa4 │ │ │ │ + ldr r1, [sp, #172] @ 0xac │ │ │ │ + ldr r3, [pc, #76] @ (5c104 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 577e0 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 5c4be │ │ │ │ ldr r2, [sp, #176] @ 0xb0 │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ + vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ mov r5, r0 │ │ │ │ - vldr s27, [pc, #44] @ 57424 │ │ │ │ - vldr s6, [pc, #44] @ 57428 │ │ │ │ - mov lr, r9 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov ip, r6 │ │ │ │ + vldr s27, [pc, #44] @ 5c0f8 │ │ │ │ + vldr s6, [pc, #44] @ 5c0fc │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s7, [pc, #40] @ 5c100 │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #48] @ 0x30 │ │ │ │ - ldr r2, [pc, #44] @ (57434 ) │ │ │ │ - vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s7, [pc, #28] @ 5742c │ │ │ │ + ldr r2, [pc, #36] @ (5c108 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #168] @ 0xa8 │ │ │ │ - str r6, [sp, #0] │ │ │ │ + ldr r2, [sp, #160] @ 0xa0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ - ldr r3, [sp, #160] @ 0xa0 │ │ │ │ - mla r4, r1, r2, r3 │ │ │ │ - b.n 57438 │ │ │ │ - nop │ │ │ │ + ldr r3, [sp, #168] @ 0xa8 │ │ │ │ + add.w r3, r3, r3, lsl #3 │ │ │ │ + add.w r4, r2, r3, lsl #3 │ │ │ │ + b.n 5c10c │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - strb r2, [r2, #31] │ │ │ │ + ldmia r2!, {r1, r3, r4, r5, r6, r7} │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov.w r3, lr, lsl #3 │ │ │ │ - ldr r1, [sp, #0] │ │ │ │ - add.w r0, r8, r3 │ │ │ │ - vldr s10, [r4, #-36] @ 0xffffffdc │ │ │ │ - add.w r9, r1, r3 │ │ │ │ + mov.w r3, r9, lsl #3 │ │ │ │ vldr s12, [r4, #-40] @ 0xffffffd8 │ │ │ │ - vldr s13, [r7] │ │ │ │ + add.w r4, r4, #72 @ 0x48 │ │ │ │ + add.w r0, r8, r3 │ │ │ │ + vldr s10, [r4, #-108] @ 0xffffff94 │ │ │ │ + add.w lr, ip, r3 │ │ │ │ add.w fp, r7, r3 │ │ │ │ + add.w r2, r5, r3 │ │ │ │ vldr s11, [r0] │ │ │ │ - adds r2, r5, r3 │ │ │ │ - vldr s15, [r9] │ │ │ │ - movs r6, #12 │ │ │ │ - vldr s4, [r5] │ │ │ │ - mov.w ip, lr, lsl #2 │ │ │ │ + add.w r1, lr, r3 │ │ │ │ + strd r0, r2, [sp] │ │ │ │ + add r0, r3 │ │ │ │ + vldr s15, [lr] │ │ │ │ + str r1, [sp, #8] │ │ │ │ + vldr s13, [r7] │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ - vldr s8, [r1] │ │ │ │ + vldr s4, [r5] │ │ │ │ + vldr s8, [ip] │ │ │ │ + vldr s2, [r4, #-100] @ 0xffffff9c │ │ │ │ vmla.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ - add.w r1, r9, r3 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - vldr s10, [r4, #-4] │ │ │ │ - adds r4, #72 @ 0x48 │ │ │ │ - vldr s2, [r4, #-100] @ 0xffffff9c │ │ │ │ + vldr s10, [r4, #-76] @ 0xffffffb4 │ │ │ │ vnmls.f32 s15, s11, s12 │ │ │ │ vldr s12, [fp] │ │ │ │ - str r2, [sp, #4] │ │ │ │ vsub.f32 s20, s4, s14 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ vsub.f32 s23, s13, s15 │ │ │ │ vldr s13, [r4, #-120] @ 0xffffff88 │ │ │ │ vldr s15, [r2] │ │ │ │ - mov.w r2, lr, lsl #4 │ │ │ │ + mov.w r2, r9, lsl #4 │ │ │ │ vstr s11, [sp, #40] @ 0x28 │ │ │ │ vldr s11, [r4, #-116] @ 0xffffff8c │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vldr s11, [r4, #-140] @ 0xffffff74 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vldr s12, [r8] │ │ │ │ vldr s13, [r4, #-144] @ 0xffffff70 │ │ │ │ vmul.f32 s5, s12, s11 │ │ │ │ vmla.f32 s5, s8, s13 │ │ │ │ vmul.f32 s8, s8, s11 │ │ │ │ vldr s11, [r1] │ │ │ │ - adds r1, r0, r3 │ │ │ │ - str r1, [sp, #12] │ │ │ │ + add.w r1, r9, r9, lsl #1 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ vnmls.f32 s8, s12, s13 │ │ │ │ - vldr s12, [r1] │ │ │ │ + vldr s12, [r0] │ │ │ │ + add.w sl, r5, r1 │ │ │ │ + add r1, r7 │ │ │ │ vldr s13, [r4, #-80] @ 0xffffffb0 │ │ │ │ - mul.w r1, r6, lr │ │ │ │ + strd r0, r1, [sp, #12] │ │ │ │ + vldr s3, [r1] │ │ │ │ + mov.w r1, r9, lsl #2 │ │ │ │ vmul.f32 s9, s12, s10 │ │ │ │ - add.w sl, r5, r1 │ │ │ │ + add.w r0, r5, r1 │ │ │ │ + vldr s1, [r0] │ │ │ │ + str r0, [sp, #20] │ │ │ │ + add.w r0, r7, r1 │ │ │ │ vmla.f32 s9, s11, s13 │ │ │ │ - adds r1, r7, r1 │ │ │ │ vmul.f32 s11, s11, s10 │ │ │ │ - str r1, [sp, #16] │ │ │ │ - vldr s3, [r1] │ │ │ │ - add.w r1, r5, ip │ │ │ │ - str r1, [sp, #20] │ │ │ │ + str r0, [sp, #24] │ │ │ │ + vmul.f32 s10, s3, s2 │ │ │ │ vnmls.f32 s11, s12, s13 │ │ │ │ vldr s12, [r4, #-104] @ 0xffffff98 │ │ │ │ vldr s13, [sl] │ │ │ │ - vmul.f32 s10, s3, s2 │ │ │ │ - vldr s1, [r1] │ │ │ │ - add.w r1, r7, ip │ │ │ │ vsub.f32 s26, s14, s9 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ vmla.f32 s10, s13, s12 │ │ │ │ vmul.f32 s13, s13, s2 │ │ │ │ - str r1, [sp, #24] │ │ │ │ - vnmls.f32 s13, s3, s12 │ │ │ │ vsub.f32 s29, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ + vnmls.f32 s13, s3, s12 │ │ │ │ vsub.f32 s12, s10, s5 │ │ │ │ vadd.f32 s10, s5, s10 │ │ │ │ vsub.f32 s19, s8, s13 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ vadd.f32 s16, s14, s10 │ │ │ │ vstr s10, [sp, #36] @ 0x24 │ │ │ │ - vldr s11, [r1] │ │ │ │ vadd.f32 s18, s26, s12 │ │ │ │ - vldr s10, [r4, #-132] @ 0xffffff7c │ │ │ │ + vldr s11, [r0] │ │ │ │ + add.w r0, ip, r1 │ │ │ │ + add r1, r8 │ │ │ │ + add.w r6, r0, r3 │ │ │ │ + add r3, r1 │ │ │ │ vsub.f32 s12, s12, s26 │ │ │ │ vldr s13, [r4, #-136] @ 0xffffff78 │ │ │ │ + str r6, [sp, #28] │ │ │ │ + vldr s10, [r4, #-132] @ 0xffffff7c │ │ │ │ vsub.f32 s3, s19, s29 │ │ │ │ - ldr r1, [sp, #0] │ │ │ │ vadd.f32 s19, s29, s19 │ │ │ │ - vmul.f32 s22, s11, s10 │ │ │ │ + vadd.f32 s0, s15, s8 │ │ │ │ + vsub.f32 s15, s15, s8 │ │ │ │ + vldr s2, [r0] │ │ │ │ vldr s5, [r4, #-92] @ 0xffffffa4 │ │ │ │ + vmul.f32 s22, s11, s10 │ │ │ │ + vldr s9, [r3] │ │ │ │ + vmul.f32 s29, s19, s7 │ │ │ │ + vldr s24, [r4, #-84] @ 0xffffffac │ │ │ │ vmla.f32 s22, s1, s13 │ │ │ │ vmul.f32 s1, s1, s10 │ │ │ │ - add r1, ip │ │ │ │ - add ip, r8 │ │ │ │ vldr s10, [r4, #-124] @ 0xffffff84 │ │ │ │ - adds r6, r1, r3 │ │ │ │ - add r3, ip │ │ │ │ - str r6, [sp, #28] │ │ │ │ vnmls.f32 s1, s11, s13 │ │ │ │ - vldr s11, [ip] │ │ │ │ + vldr s11, [r1] │ │ │ │ vldr s13, [r4, #-128] @ 0xffffff80 │ │ │ │ - vmul.f32 s29, s19, s7 │ │ │ │ - vldr s2, [r1] │ │ │ │ - vadd.f32 s0, s15, s8 │ │ │ │ vmul.f32 s21, s11, s10 │ │ │ │ - vldr s9, [r3] │ │ │ │ - vldr s24, [r4, #-84] @ 0xffffffac │ │ │ │ - vsub.f32 s15, s15, s8 │ │ │ │ vmla.f32 s21, s2, s13 │ │ │ │ vmul.f32 s2, s2, s10 │ │ │ │ vmul.f32 s10, s9, s5 │ │ │ │ vnmls.f32 s2, s11, s13 │ │ │ │ vldr s11, [r4, #-96] @ 0xffffffa0 │ │ │ │ vldr s13, [r6] │ │ │ │ - adds r6, r5, r2 │ │ │ │ + add.w r6, r5, r2 │ │ │ │ add r2, r7 │ │ │ │ + vldr s17, [r2] │ │ │ │ str r6, [sp, #32] │ │ │ │ vmla.f32 s10, s13, s11 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ - vldr s17, [r2] │ │ │ │ + vmul.f32 s5, s17, s24 │ │ │ │ vnmls.f32 s13, s9, s11 │ │ │ │ vldr s11, [r4, #-88] @ 0xffffffa8 │ │ │ │ vldr s9, [r6] │ │ │ │ - vmul.f32 s5, s17, s24 │ │ │ │ ldr r6, [sp, #28] │ │ │ │ vmla.f32 s5, s9, s11 │ │ │ │ vmul.f32 s9, s9, s24 │ │ │ │ + vsub.f32 s30, s1, s13 │ │ │ │ + vadd.f32 s13, s1, s13 │ │ │ │ vnmls.f32 s9, s17, s11 │ │ │ │ vsub.f32 s17, s22, s10 │ │ │ │ - vsub.f32 s30, s1, s13 │ │ │ │ vadd.f32 s10, s22, s10 │ │ │ │ vmov.f32 s22, s20 │ │ │ │ - vadd.f32 s13, s1, s13 │ │ │ │ vsub.f32 s24, s5, s21 │ │ │ │ vadd.f32 s5, s21, s5 │ │ │ │ vsub.f32 s11, s9, s2 │ │ │ │ - vadd.f32 s31, s17, s24 │ │ │ │ vadd.f32 s9, s2, s9 │ │ │ │ + vadd.f32 s31, s17, s24 │ │ │ │ vsub.f32 s17, s17, s24 │ │ │ │ vadd.f32 s21, s10, s5 │ │ │ │ vsub.f32 s10, s10, s5 │ │ │ │ vadd.f32 s28, s30, s11 │ │ │ │ - vsub.f32 s2, s31, s18 │ │ │ │ vsub.f32 s11, s30, s11 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#0] │ │ │ │ vsub.f32 s3, s18, s11 │ │ │ │ vadd.f32 s11, s11, s18 │ │ │ │ vsub.f32 s17, s12, s3 │ │ │ │ vadd.f32 s12, s12, s3 │ │ │ │ vsub.f32 s3, s21, s16 │ │ │ │ vadd.f32 s16, s16, s21 │ │ │ │ - vstr s17, [r0] │ │ │ │ + vstr s17, [r2] │ │ │ │ vstr s12, [r6] │ │ │ │ vsub.f32 s12, s2, s11 │ │ │ │ vadd.f32 s2, s2, s11 │ │ │ │ vmul.f32 s3, s3, s27 │ │ │ │ vstr s12, [r8] │ │ │ │ vmov.f32 s12, s4 │ │ │ │ - vmls.f32 s12, s16, s25 │ │ │ │ vadd.f32 s4, s4, s16 │ │ │ │ - vstr s2, [r1] │ │ │ │ + vstr s2, [r0] │ │ │ │ + vmls.f32 s12, s16, s25 │ │ │ │ vstr s4, [r5] │ │ │ │ ldr r6, [sp, #32] │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ vmov.f32 s11, s12 │ │ │ │ vmul.f32 s12, s13, s7 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ vnmls.f32 s12, s15, s6 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vmla.f32 s15, s13, s6 │ │ │ │ vadd.f32 s13, s3, s11 │ │ │ │ vsub.f32 s9, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s9, [r6] │ │ │ │ vstr s15, [r0] │ │ │ │ vsub.f32 s15, s11, s3 │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ vldr s11, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [sp, #36] @ 0x24 │ │ │ │ vstr s13, [r2] │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ vmov.f32 s13, s11 │ │ │ │ - vmul.f32 s15, s10, s7 │ │ │ │ - vstr s12, [r2] │ │ │ │ + vstr s12, [r0] │ │ │ │ vsub.f32 s12, s1, s0 │ │ │ │ vadd.f32 s0, s0, s1 │ │ │ │ + vmul.f32 s15, s10, s7 │ │ │ │ + vmls.f32 s13, s0, s25 │ │ │ │ vnmls.f32 s15, s14, s6 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - vmla.f32 s14, s10, s6 │ │ │ │ vmul.f32 s12, s12, s27 │ │ │ │ - vmls.f32 s13, s0, s25 │ │ │ │ vadd.f32 s11, s11, s0 │ │ │ │ - vstr s11, [r2] │ │ │ │ + vmla.f32 s14, s10, s6 │ │ │ │ + vstr s11, [ip] │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ vsub.f32 s10, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vstr s10, [r3] │ │ │ │ - ldr r3, [sp, #168] @ 0xa8 │ │ │ │ - vstr s14, [r1] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + vstr s14, [r3] │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ - adds r3, #1 │ │ │ │ + ldr r3, [sp, #168] @ 0xa8 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vsub.f32 s13, s15, s14 │ │ │ │ + vadd.f32 s15, s15, s14 │ │ │ │ str r3, [sp, #168] @ 0xa8 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ - add r2, r3 │ │ │ │ + ldr r2, [sp, #168] @ 0xa8 │ │ │ │ + vstr s13, [r1] │ │ │ │ + vstr s15, [lr] │ │ │ │ add r5, r3 │ │ │ │ + add ip, r3 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ - vsub.f32 s13, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - str r2, [sp, #0] │ │ │ │ add r7, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ - vstr s13, [ip] │ │ │ │ - eor.w lr, lr, r3 │ │ │ │ - vstr s15, [r9] │ │ │ │ - ldrd r2, r3, [sp, #168] @ 0xa8 │ │ │ │ + eor.w r9, r9, r3 │ │ │ │ + ldr r3, [sp, #172] @ 0xac │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 57438 │ │ │ │ + bne.w 5c10c │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -000577ec : │ │ │ │ - ldr r2, [pc, #12] @ (577fc ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (57800 ) │ │ │ │ +0005c4dc : │ │ │ │ + ldr r2, [pc, #12] @ (5c4ec ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5c4f0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - movs r3, #146 @ 0x92 │ │ │ │ + strb r0, [r4, #26] │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfbd5ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfba7ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r2 │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - mov sl, r3 │ │ │ │ - ldr r3, [pc, #60] @ (57854 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0xffffff7c │ │ │ │ vmls.f32 s3, s1, s28 │ │ │ │ - str r4, [sp, #32] │ │ │ │ - vmul.f32 s13, s13, s31 │ │ │ │ vldr s6, [r6, #-164] @ 0xffffff5c │ │ │ │ + vmul.f32 s13, s13, s31 │ │ │ │ + vldr s12, [r6, #-132] @ 0xffffff7c │ │ │ │ + vldr s18, [r6, #-100] @ 0xffffff9c │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ + vmls.f32 s30, s7, s28 │ │ │ │ + vmul.f32 s21, s21, s31 │ │ │ │ + vldr s27, [r6, #-92] @ 0xffffffa4 │ │ │ │ vmul.f32 s11, s14, s12 │ │ │ │ - vldr s18, [r6, #-100] @ 0xffffff9c │ │ │ │ vmla.f32 s11, s16, s15 │ │ │ │ vmul.f32 s16, s16, s12 │ │ │ │ - vldr s27, [r6, #-92] @ 0xffffffa4 │ │ │ │ - vmls.f32 s30, s7, s28 │ │ │ │ - vmul.f32 s21, s21, s31 │ │ │ │ vnmls.f32 s16, s14, s15 │ │ │ │ vldr s14, [r4] │ │ │ │ add.w r4, r9, r2 │ │ │ │ - vldr s15, [r6, #-168] @ 0xffffff58 │ │ │ │ + vldr s12, [r4] │ │ │ │ str r4, [sp, #36] @ 0x24 │ │ │ │ + add.w r4, r2, fp │ │ │ │ add r2, sl │ │ │ │ - vldr s12, [r4] │ │ │ │ - mul.w r4, r5, fp │ │ │ │ + vldr s15, [r6, #-168] @ 0xffffff58 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ vmov.f32 s20, s11 │ │ │ │ - adds r5, r7, r4 │ │ │ │ + add.w r5, r7, r4 │ │ │ │ add r4, r9 │ │ │ │ vmul.f32 s17, s12, s6 │ │ │ │ + vldr s0, [r4] │ │ │ │ str r5, [sp, #40] @ 0x28 │ │ │ │ + vmov.f32 s19, s16 │ │ │ │ vmla.f32 s17, s14, s15 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ - vldr s0, [r4] │ │ │ │ - vmov.f32 s19, s16 │ │ │ │ vldr s6, [r6, #-104] @ 0xffffff98 │ │ │ │ vnmls.f32 s14, s12, s15 │ │ │ │ vldr s15, [r5] │ │ │ │ vmul.f32 s12, s0, s18 │ │ │ │ add.w r5, lr, r0 │ │ │ │ add r0, r2 │ │ │ │ str r5, [sp, #44] @ 0x2c │ │ │ │ @@ -90919,86 +93236,86 @@ │ │ │ │ vmul.f32 s15, s15, s18 │ │ │ │ vldr s18, [r0] │ │ │ │ vmls.f32 s19, s14, s28 │ │ │ │ vadd.f32 s14, s16, s14 │ │ │ │ vmul.f32 s24, s24, s31 │ │ │ │ vnmls.f32 s15, s0, s6 │ │ │ │ vldr s0, [r6, #-96] @ 0xffffffa0 │ │ │ │ - vldr s6, [r5] │ │ │ │ vmul.f32 s26, s18, s27 │ │ │ │ - add.w r5, r8, r1 │ │ │ │ - add r1, sl │ │ │ │ + vldr s6, [r5] │ │ │ │ + add.w r5, r8, r3 │ │ │ │ + add r3, sl │ │ │ │ + vldr s29, [r3] │ │ │ │ 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s11, s11, s8 │ │ │ │ - vstr s7, [r0] │ │ │ │ + vstr s7, [r1] │ │ │ │ vsub.f32 s7, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s18, s13 │ │ │ │ vsub.f32 s13, s13, s18 │ │ │ │ vstr s7, [r2] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ vstr s11, [r2] │ │ │ │ vadd.f32 s11, s26, s3 │ │ │ │ - vstr s15, [r4] │ │ │ │ + vsub.f32 s3, s3, s26 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + vstr s15, [r2] │ │ │ │ vsub.f32 s15, s12, s4 │ │ │ │ vadd.f32 s12, s12, s4 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - ldr r4, [sp, #28] │ │ │ │ - vsub.f32 s3, s3, s26 │ │ │ │ - vstr s15, [r3] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + vstr s15, [r4] │ │ │ │ vsub.f32 s15, s5, s6 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - vstr s15, [r3] │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ + vstr s15, [r2] │ │ │ │ vadd.f32 s15, s6, s5 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ - vstr s12, [r3] │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ + vstr s12, [r2] │ │ │ │ vadd.f32 s12, s19, s10 │ │ │ │ + vsub.f32 s10, s10, s19 │ │ │ │ vstr s15, [lr] │ │ │ │ vadd.f32 s15, s9, s20 │ │ │ │ vsub.f32 s9, s9, s20 │ │ │ │ - vsub.f32 s10, s10, s19 │ │ │ │ vsub.f32 s8, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vstr s8, [ip] │ │ │ │ vadd.f32 s8, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vstr s8, [r2] │ │ │ │ + vstr s8, [r4] │ │ │ │ + ldr r4, [sp, #28] │ │ │ │ vstr s15, [r4] │ │ │ │ vsub.f32 s15, s9, s14 │ │ │ │ - vstr s13, [r1] │ │ │ │ vadd.f32 s9, s9, s14 │ │ │ │ + vstr s13, [r3] │ │ │ │ vstr s15, [r9] │ │ │ │ vsub.f32 s15, s3, s10 │ │ │ │ vadd.f32 s10, s10, s3 │ │ │ │ vstr s15, [sl] │ │ │ │ vstr s9, [r5] │ │ │ │ - ldr r3, [sp, #176] @ 0xb0 │ │ │ │ ldr r5, [sp, #44] @ 0x2c │ │ │ │ - adds r3, #1 │ │ │ │ + ldr r3, [sp, #176] @ 0xb0 │ │ │ │ + vstr s10, [r5] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #176] @ 0xb0 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ add r7, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - vstr s10, [r5] │ │ │ │ add r9, r3 │ │ │ │ add sl, r3 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ eor.w fp, fp, r3 │ │ │ │ - ldrd r2, r3, [sp, #176] @ 0xb0 │ │ │ │ + ldr r3, [sp, #180] @ 0xb4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5785c │ │ │ │ + bne.w 5c560 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00057ca4 : │ │ │ │ - ldr r2, [pc, #12] @ (57cb4 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (57cb8 ) │ │ │ │ +0005c9cc : │ │ │ │ + ldr r2, [pc, #12] @ (5c9dc ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5c9e0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - subs r2, r1, #4 │ │ │ │ + strb r0, [r4, #7] │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xfb55ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov sl, r2 │ │ │ │ + @ instruction: 0xfb1bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #68] @ (57d14 ) │ │ │ │ - ldrd r2, r1, [sp, #264] @ 0x108 │ │ │ │ - add r3, pc │ │ │ │ - ldr r4, [sp, #260] @ 0x104 │ │ │ │ + ldrd r5, r2, [sp, #260] @ 0x104 │ │ │ │ + ldr r1, [sp, #268] @ 0x10c │ │ │ │ + ldr r3, [pc, #72] @ (5ca54 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5837c │ │ │ │ + add r3, pc │ │ │ │ + bge.w 5d0d2 │ │ │ │ ldr r2, [sp, #272] @ 0x110 │ │ │ │ - movs r1, #120 @ 0x78 │ │ │ │ - mov r7, r0 │ │ │ │ - vldr s26, [pc, #36] @ 57d08 │ │ │ │ - vldr s25, [pc, #36] @ 57d0c │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r8, r0 │ │ │ │ + vldr s26, [pc, #44] @ 5ca48 │ │ │ │ + vldr s25, [pc, #44] @ 5ca4c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s24, [pc, #40] @ 5ca50 │ │ │ │ str r2, [sp, #140] @ 0x8c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #144] @ 0x90 │ │ │ │ - ldr r2, [pc, #36] @ (57d18 ) │ │ │ │ - vldr s24, [pc, #24] @ 57d10 │ │ │ │ + ldr r2, [pc, #36] @ (5ca58 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #264] @ 0x108 │ │ │ │ + ldr r2, [sp, #256] @ 0x100 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #148] @ 0x94 │ │ │ │ - ldr r3, [sp, #256] @ 0x100 │ │ │ │ - mla r6, r1, r2, r3 │ │ │ │ - b.n 57d1c │ │ │ │ + ldr r3, [sp, #264] @ 0x108 │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r7, r2, r3, lsl #3 │ │ │ │ + b.n 5ca5c │ │ │ │ + nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - ldr r2, [r4, #108] @ 0x6c │ │ │ │ + stmia r1!, {r1, r2, r5, r7} │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r3, r4, #4 │ │ │ │ - vldr s10, [r6, #-60] @ 0xffffffc4 │ │ │ │ - add.w r1, sl, r3 │ │ │ │ - adds r2, r7, r3 │ │ │ │ - vldr s12, [r6, #-64] @ 0xffffffc0 │ │ │ │ - movs r5, #24 │ │ │ │ - str r2, [sp, #0] │ │ │ │ - mov.w ip, #20 │ │ │ │ + mov.w r3, r5, lsl #4 │ │ │ │ + vldr s12, [r7, #-64] @ 0xffffffc0 │ │ │ │ + add.w r7, r7, #120 @ 0x78 │ │ │ │ + mov.w ip, r5, lsl #2 │ │ │ │ + add.w r1, fp, r3 │ │ │ │ + vldr s10, [r7, #-180] @ 0xffffff4c │ │ │ │ + add.w r2, r8, r3 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + add.w lr, ip, r5 │ │ │ │ vldr s11, [r1] │ │ │ │ - adds r6, #120 @ 0x78 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + strd r2, r1, [sp, #4] │ │ │ │ + mov.w r1, r0, lsl #3 │ │ │ │ vldr s15, [r2] │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - vldr s13, [sl] │ │ │ │ - add.w lr, sl, r2 │ │ │ │ + mov.w r2, r5, lsl #3 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vldr s13, [fp] │ │ │ │ + add.w r9, fp, r2 │ │ │ │ + add.w r6, r8, r2 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + add.w r2, r9, r3 │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ - adds r0, r7, r2 │ │ │ │ + vldr s16, [r8] │ │ │ │ + str r6, [sp, #12] │ │ │ │ + vldr s9, [r7, #-148] @ 0xffffff6c │ │ │ │ vmla.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ - vldr s16, [r7] │ │ │ │ - mul.w r9, ip, r4 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - mul.w r1, r5, r4 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - adds r5, r0, r3 │ │ │ │ + vldr s10, [r2] │ │ │ │ vnmls.f32 s15, s11, s12 │ │ │ │ - vldr s11, [r6, #-212] @ 0xffffff2c │ │ │ │ - vldr s9, [r6, #-148] @ 0xffffff6c │ │ │ │ - mov.w ip, #28 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r5, [sp, #16] │ │ │ │ + vldr s11, [r7, #-212] @ 0xffffff2c │ │ │ │ vadd.f32 s20, s16, s14 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ vsub.f32 s16, s16, s14 │ │ │ │ - vldr s14, [r0] │ │ │ │ - add.w r0, lr, r3 │ │ │ │ - str r0, [sp, #20] │ │ │ │ + vldr s14, [r6] │ │ │ │ + add r6, r3 │ │ │ │ + strd r6, r2, [sp, #16] │ │ │ │ + add.w r2, fp, ip │ │ │ │ vsub.f32 s29, s13, s15 │ │ │ │ vadd.f32 s30, s13, s15 │ │ │ │ - vldr s13, [lr] │ │ │ │ - vldr s15, [r6, #-216] @ 0xffffff28 │ │ │ │ - vldr s10, [r0] │ │ │ │ - lsls r0, r4, #2 │ │ │ │ + vldr s13, [r9] │ │ │ │ + vstr s20, [sp, #128] @ 0x80 │ │ │ │ + vldr s15, [r7, #-216] @ 0xffffff28 │ │ │ │ vmul.f32 s12, s13, s11 │ │ │ │ - add.w r2, sl, r0 │ │ │ │ + vstr s30, [sp, #132] @ 0x84 │ │ │ │ vmla.f32 s12, s14, s15 │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ - vldr s11, [r6, #-152] @ 0xffffff68 │ │ │ │ - vstr s20, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #28] │ │ │ │ + vldr s11, [r7, #-152] @ 0xffffff68 │ │ │ │ vnmls.f32 s14, s13, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ + vldr s15, [r6] │ │ │ │ vmul.f32 s13, s10, s9 │ │ │ │ - adds r5, r7, r0 │ │ │ │ - str r5, [sp, #24] │ │ │ │ + add.w r6, r8, ip │ │ │ │ + strd r6, r2, [sp, #24] │ │ │ │ vmla.f32 s13, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vstr s30, [sp, #132] @ 0x84 │ │ │ │ vnmls.f32 s15, s10, s11 │ │ │ │ - vldr s11, [r6, #-228] @ 0xffffff1c │ │ │ │ + vldr s11, [r7, #-228] @ 0xffffff1c │ │ │ │ vadd.f32 s31, s12, s13 │ │ │ │ vsub.f32 s13, s12, s13 │ │ │ │ vldr s12, [r2] │ │ │ │ add r2, r3 │ │ │ │ vsub.f32 s10, s14, s15 │ │ │ │ vadd.f32 s15, s14, s15 │ │ │ │ + vldr s14, [r6] │ │ │ │ vmov.f32 s20, s13 │ │ │ │ - vldr s14, [r5] │ │ │ │ - vldr s13, [r6, #-232] @ 0xffffff18 │ │ │ │ - add r5, r3 │ │ │ │ - vstr s31, [sp, #136] @ 0x88 │ │ │ │ + add r6, r3 │ │ │ │ + vldr s13, [r7, #-232] @ 0xffffff18 │ │ │ │ vstr s15, [sp, #92] @ 0x5c │ │ │ │ vmul.f32 s15, s12, s11 │ │ │ │ + vstr s31, [sp, #136] @ 0x88 │ │ │ │ vmla.f32 s15, s14, s13 │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ - str r5, [sp, #32] │ │ │ │ vnmls.f32 s14, s12, s13 │ │ │ │ - vldr s13, [r5] │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - add.w r5, r7, ip │ │ │ │ + vldr s13, [r6] │ │ │ │ + strd r6, r2, [sp, #32] │ │ │ │ vldr s9, [r2] │ │ │ │ - add.w r2, sl, ip │ │ │ │ - vldr s8, [r6, #-164] @ 0xffffff5c │ │ │ │ - vldr s11, [r6, #-168] @ 0xffffff58 │ │ │ │ - str r5, [sp, #40] @ 0x28 │ │ │ │ + vldr s8, [r7, #-164] @ 0xffffff5c │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + vldr s11, [r7, #-168] @ 0xffffff58 │ │ │ │ vmul.f32 s12, s9, s8 │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ + vldr s7, [r7, #-196] @ 0xffffff3c │ │ │ │ + sub.w r6, r2, r5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r2, r8, r6 │ │ │ │ vmla.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ - vldr s7, [r6, #-196] @ 0xffffff3c │ │ │ │ + str r2, [sp, #40] @ 0x28 │ │ │ │ vnmls.f32 s13, s9, s11 │ │ │ │ vadd.f32 s11, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vldr s12, [r2] │ │ │ │ vadd.f32 s2, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ + vldr s13, [r7, #-136] @ 0xffffff78 │ │ │ │ vstr s11, [sp, #96] @ 0x60 │ │ │ │ - vldr s11, [r6, #-132] @ 0xffffff7c │ │ │ │ - vldr s13, [r6, #-136] @ 0xffffff78 │ │ │ │ + vldr s11, [r7, #-132] @ 0xffffff7c │ │ │ │ vsub.f32 s5, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - movs r5, #12 │ │ │ │ - vmul.f32 s9, s12, s11 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, fp, r6 │ │ │ │ + vldr s12, [r2] │ │ │ │ + str r2, [sp, #44] @ 0x2c │ │ │ │ + add.w r2, r8, r0 │ │ │ │ vstr s2, [sp, #100] @ 0x64 │ │ │ │ - mul.w r5, r5, r4 │ │ │ │ + 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@ 0x60 │ │ │ │ vadd.f32 s1, s3, s7 │ │ │ │ vsub.f32 s3, s3, s7 │ │ │ │ vldr s7, [sp, #92] @ 0x5c │ │ │ │ + vsub.f32 s4, s18, s2 │ │ │ │ vsub.f32 s7, s30, s7 │ │ │ │ vadd.f32 s2, s4, s7 │ │ │ │ vsub.f32 s7, s7, s4 │ │ │ │ vsub.f32 s4, s27, s17 │ │ │ │ vadd.f32 s17, s27, s17 │ │ │ │ vadd.f32 s18, s19, s4 │ │ │ │ vsub.f32 s4, s4, s19 │ │ │ │ @@ -91458,75 +93781,75 @@ │ │ │ │ vsub.f32 s17, s1, s18 │ │ │ │ vadd.f32 s1, s1, s18 │ │ │ │ vstr s17, [r1] │ │ │ │ vsub.f32 s17, s8, s2 │ │ │ │ vadd.f32 s2, s2, s8 │ │ │ │ vsub.f32 s8, s3, s19 │ │ │ │ vadd.f32 s3, s3, s19 │ │ │ │ - vstr s17, [r9] │ │ │ │ + vstr s17, [lr] │ │ │ │ vstr s1, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ vstr s2, [r3] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ vstr s8, [r3] │ │ │ │ vsub.f32 s8, s4, s7 │ │ │ │ vadd.f32 s7, s7, s4 │ │ │ │ - vstr s8, [r0] │ │ │ │ - vmul.f32 s8, s12, s24 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ - vldr s4, [sp, #88] @ 0x58 │ │ │ │ vldr s29, [sp, #84] @ 0x54 │ │ │ │ - vnmls.f32 s8, s13, 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[r2] │ │ │ │ vadd.f32 s15, s13, s18 │ │ │ │ - vstr s10, [r3] │ │ │ │ vadd.f32 s13, s2, s1 │ │ │ │ + vstr s10, [r3] │ │ │ │ vstr s14, [r1] │ │ │ │ vadd.f32 s14, s20, s31 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vadd.f32 s15, s30, s7 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ @@ -91539,696 +93862,687 @@ │ │ │ │ vsub.f32 s10, s6, s13 │ │ │ │ vadd.f32 s6, s6, s13 │ │ │ │ vsub.f32 s13, s11, s9 │ │ │ │ vadd.f32 s11, s11, s9 │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s6, s12 │ │ │ │ vadd.f32 s12, s12, s6 │ │ │ │ - vstr s13, [ip] │ │ │ │ + vstr s13, [r6] │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ - vstr s11, [r7] │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ + vstr s11, [r8] │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ - vstr s12, [r8] │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ + vstr s12, [sl] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ ldr r1, [sp, #80] @ 0x50 │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s0, s15 │ │ │ │ - ldr r3, [sp, #264] @ 0x108 │ │ │ │ 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│ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00058388 : │ │ │ │ - ldr r2, [pc, #12] @ (58398 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (5839c ) │ │ │ │ +0005d0f0 : │ │ │ │ + ldr r2, [pc, #12] @ (5d100 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5d104 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - adds r6, r2, r1 │ │ │ │ + ldr r4, [r5, #44] @ 0x2c │ │ │ │ movs r2, r1 │ │ │ │ - @ instruction: 0xf929ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov r9, r2 │ │ │ │ + str??.w pc, [r7, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #428 @ 0x1ac │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [pc, #112] @ (58424 ) │ │ │ │ - ldrd r2, r1, [sp, #536] @ 0x218 │ │ │ │ - add r3, pc │ │ │ │ - ldr r5, [sp, #532] @ 0x214 │ │ │ │ + sub sp, #420 @ 0x1a4 │ │ │ │ + ldrd r8, r2, [sp, #524] @ 0x20c │ │ │ │ + ldr r1, [sp, #532] @ 0x214 │ │ │ │ + ldr r3, [pc, #112] @ (5d1a0 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5939a │ │ │ │ - ldr r2, [sp, #544] @ 0x220 │ │ │ │ - movs r1, #248 @ 0xf8 │ │ │ │ - vldr s20, [pc, #64] @ 58408 │ │ │ │ - mov ip, r4 │ │ │ │ - vldr s31, [pc, #64] @ 5840c │ │ │ │ - mov lr, r5 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #412] @ 0x19c │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #416] @ 0x1a0 │ │ │ │ - ldr r2, [pc, #76] @ (58428 ) │ │ │ │ - vldr s21, [pc, #52] @ 58410 │ │ │ │ - vldr s29, [pc, #52] @ 58414 │ │ │ │ - vldr s28, [pc, #52] @ 58418 │ │ │ │ - ldr r3, [r3, r2] │ │ │ │ + add r3, pc │ │ │ │ + bge.w 5e122 │ │ │ │ ldr r2, [sp, #536] @ 0x218 │ │ │ │ - vldr s27, [pc, #48] @ 5841c │ │ │ │ + mov lr, r8 │ │ │ │ + mov fp, r6 │ │ │ │ + mov ip, r5 │ │ │ │ + mov r8, r0 │ │ │ │ + vldr s20, [pc, #64] @ 5d184 │ │ │ │ + mov r6, r7 │ │ │ │ + vldr s31, [pc, #60] @ 5d188 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s21, [pc, #56] @ 5d18c │ │ │ │ + str r2, [sp, #404] @ 0x194 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + vldr s29, [pc, #52] @ 5d190 │ │ │ │ + str r2, [sp, #408] @ 0x198 │ │ │ │ + ldr r2, [pc, #64] @ (5d1a4 ) │ │ │ │ + vldr s28, [pc, #48] @ 5d194 │ │ │ │ + vldr s27, [pc, #48] @ 5d198 │ │ │ │ + ldr r3, [r3, r2] │ │ │ │ + ldr r2, [sp, #520] @ 0x208 │ │ │ │ + vldr s26, [pc, #44] @ 5d19c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #420] @ 0x1a4 │ │ │ │ + str r3, [sp, #412] @ 0x19c │ │ │ │ ldr r3, [sp, #528] @ 0x210 │ │ │ │ - vldr s26, [pc, #40] @ 58420 │ │ │ │ - str.w r9, [sp, #4] │ │ │ │ - mla sl, r1, r2, r3 │ │ │ │ - mov r3, r8 │ │ │ │ - mov fp, r3 │ │ │ │ - mov r8, r0 │ │ │ │ - b.n 5842c │ │ │ │ + rsb r3, r3, r3, lsl #5 │ │ │ │ + add.w sl, r2, r3, lsl #3 │ │ │ │ + b.n 5d1a8 │ │ │ │ + nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - blt.n 5847a │ │ │ │ + blt.n 5d1f6 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - str r6, [r7, #124] @ 0x7c │ │ │ │ + hlt 0x0002 │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ mov.w r2, lr, lsl #5 │ │ │ │ - add.w r3, r8, r2 │ │ │ │ + vldr s11, [sl, #-192] @ 0xffffff40 │ │ │ │ + mov.w r9, #44 @ 0x2c │ │ │ │ + add.w r0, lr, lr, lsl #1 │ │ │ │ + add.w r1, r6, r2 │ │ │ │ vldr s13, [sl, #-124] @ 0xffffff84 │ │ │ │ - adds r1, r4, r2 │ │ │ │ + add.w r3, r8, r2 │ │ │ │ + vldr s14, [r1] │ │ │ │ + strd r3, r1, [sp] │ │ │ │ + mov.w r1, r0, lsl #4 │ │ │ │ vldr s15, [sl, #-128] @ 0xffffff80 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - movs r5, #48 @ 0x30 │ │ │ │ + add.w r7, fp, r1 │ │ │ │ + add r1, ip │ │ │ │ vldr s10, [r3] │ │ │ │ mov.w r3, lr, lsl #4 │ │ │ │ - vldr s14, [r1] │ │ │ │ - add.w r0, r8, r3 │ │ │ │ - vldr s8, [r4] │ │ │ │ - add r4, r3 │ │ │ │ - vldr s11, [sl, #-192] @ 0xffffff40 │ │ │ │ - adds r6, r4, r2 │ │ │ │ + str r7, [sp, #24] │ │ │ │ vmul.f32 s9, s14, s13 │ │ │ │ - str r1, [sp, #12] │ │ │ │ + add.w r5, r6, r3 │ │ │ │ + add.w r4, r8, r3 │ │ │ │ + vldr s5, [sl, #-60] @ 0xffffffc4 │ │ │ │ + strd r4, r5, [sp, #8] │ │ │ │ + vldr s7, [r5] │ │ │ │ + add r5, r2 │ │ │ │ vmla.f32 s9, s10, s15 │ │ │ │ vmul.f32 s10, s10, s13 │ │ │ │ - vldr s7, [r4] │ │ │ │ - mul.w r1, r5, lr │ │ │ │ vldr s13, [sl, #-188] @ 0xffffff44 │ │ │ │ - adds r5, r0, r2 │ │ │ │ - vldr s6, [r6] │ │ │ │ - movs r7, #60 @ 0x3c │ │ │ │ + vldr s6, [r5] │ │ │ │ + vldr s12, [r8] │ │ │ │ vnmls.f32 s10, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ + vldr s15, [r4] │ │ │ │ vmul.f32 s14, s7, s13 │ │ │ │ - vldr s5, [sl, #-60] @ 0xffffffc4 │ │ │ │ - vldr s12, [r8] │ │ │ │ + add r4, r2 │ │ │ │ + vldr s8, [r6] │ │ │ │ + strd r4, r5, [sp, #16] │ │ │ │ + add.w r5, ip, r3 │ │ │ │ vmla.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ - str r0, [sp, #16] │ │ │ │ - add.w r0, fp, r1 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - add.w r4, ip, r1 │ │ │ │ - str r5, [sp, #24] │ │ │ │ - add.w r1, fp, r3 │ │ │ │ vnmls.f32 s15, s7, s11 │ │ │ │ vldr s7, [sl, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s11, s6, s5 │ │ │ │ - str r6, [sp, #28] │ │ │ │ - str r0, [sp, #32] │ │ │ │ - add.w r6, ip, r2 │ │ │ │ - add r3, ip │ │ │ │ vmov.f32 s13, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add.w r5, fp, r2 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, fp, r2 │ │ │ │ + add r2, ip │ │ │ │ vmla.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vnmls.f32 s15, s6, s7 │ │ │ │ vadd.f32 s6, s12, s9 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ vadd.f32 s7, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vadd.f32 s25, s6, s7 │ │ │ │ vsub.f32 s7, s6, s7 │ │ │ │ - vstr s7, [sp, #260] @ 0x104 │ │ │ │ + vstr s7, [sp, #252] @ 0xfc │ │ │ │ vsub.f32 s7, s8, s10 │ │ │ │ vsub.f32 s11, s7, s14 │ │ │ │ vadd.f32 s6, s7, s14 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s13, s15 │ │ │ │ vldr s13, [ip] │ │ │ │ - vstr s11, [sp, #264] @ 0x108 │ │ │ │ + vstr s11, [sp, #256] @ 0x100 │ │ │ │ vsub.f32 s9, s12, s14 │ │ │ │ vadd.f32 s12, s12, s14 │ │ │ │ - vadd.f32 s14, s8, s10 │ │ │ │ vldr s11, [sl, #-244] @ 0xffffff0c │ │ │ │ - vstr s6, [sp, #268] @ 0x10c │ │ │ │ - vstr s12, [sp, #276] @ 0x114 │ │ │ │ + vadd.f32 s14, s8, s10 │ │ │ │ + vstr s6, [sp, #260] @ 0x104 │ │ │ │ + vstr s9, [sp, #264] @ 0x108 │ │ │ │ vadd.f32 s30, s15, s14 │ │ │ │ vsub.f32 s8, s14, s15 │ │ │ │ - vldr s12, [fp] │ │ │ │ - vmul.f32 s14, s13, s11 │ │ │ │ vldr s15, [sl, #-248] @ 0xffffff08 │ │ │ │ - vstr s9, [sp, #272] @ 0x110 │ │ │ │ - vstr s8, [sp, #280] @ 0x118 │ │ │ │ + vstr s12, [sp, #268] @ 0x10c │ │ │ │ + vmul.f32 s14, s13, s11 │ │ │ │ + vldr s12, [fp] │ │ │ │ + vstr s8, [sp, #272] @ 0x110 │ │ │ │ vmla.f32 s14, s12, s15 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - vldr s10, [r4] │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, lr, lsl #3 │ │ │ │ + strd r1, r4, [sp, #28] │ │ │ │ + vldr s10, [r1] │ │ │ │ + mul.w r1, r9, lr │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ vldr s11, [sl, #-52] @ 0xffffffcc │ │ │ │ + str r5, [sp, #44] @ 0x2c │ │ │ │ + vldr s7, [r2] │ │ │ │ + add.w r2, fp, r3 │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ vldr s13, [sl, #-56] @ 0xffffffc8 │ │ │ │ - vldr s7, [r6] │ │ │ │ + str r2, [sp, #40] @ 0x28 │ │ │ │ vmul.f32 s9, s10, s11 │ │ │ │ vldr s8, [sl, #-116] @ 0xffffff8c │ │ │ │ + str r3, [sp, #148] @ 0x94 │ │ │ │ + vldr s5, [sl, #-180] @ 0xffffff4c │ │ │ │ + vldr s6, [r5] │ │ │ │ + add.w r5, fp, r1 │ │ │ │ vmla.f32 s9, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vldr s6, [r3] │ │ │ │ - vldr s5, [sl, #-180] @ 0xffffff4c │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ - mul.w r3, r7, lr │ │ │ │ + str r5, [sp, #60] @ 0x3c │ │ │ │ vnmls.f32 s15, s10, s13 │ │ │ │ vldr s13, [sl, #-120] @ 0xffffff88 │ │ │ │ vmul.f32 s10, s7, s8 │ │ │ │ - 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s15, s3, s29 │ │ │ │ @@ -92528,104 +94842,99 @@ │ │ │ │ vsub.f32 s18, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vadd.f32 s17, s14, s4 │ │ │ │ vsub.f32 s14, s14, s4 │ │ │ │ vstr s18, [r1] │ │ │ │ vstr s16, [r7] │ │ │ │ vadd.f32 s16, s13, s3 │ │ │ │ - ldr r1, [sp, #44] @ 0x2c │ │ │ │ vsub.f32 s13, s13, s3 │ │ │ │ + ldr r7, [sp, #68] @ 0x44 │ │ │ │ vsub.f32 s18, s16, s17 │ │ │ │ vadd.f32 s16, s16, s17 │ │ │ │ vsub.f32 s5, s8, s13 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ vsub.f32 s13, s2, s14 │ │ │ │ vadd.f32 s2, s2, s14 │ │ │ │ vadd.f32 s14, s9, s1 │ │ │ │ vsub.f32 s1, s9, s1 │ │ │ │ - vstr s18, [r1] │ │ │ │ - ldr r1, [sp, #76] @ 0x4c │ │ │ │ - vstr s16, [r1] │ │ │ │ - vstr s5, [r2] │ │ │ │ - ldr r2, [sp, #168] @ 0xa8 │ │ │ │ - vstr s8, [r2] │ │ │ │ + vstr s18, [r4] │ │ │ │ + vstr s16, [r7] │ │ │ │ + vstr s5, [r6] │ │ │ │ + ldr r7, [sp, #148] @ 0x94 │ │ │ │ + ldr r4, [sp, #48] @ 0x30 │ │ │ │ + vstr s8, [r7] │ │ │ │ vstr s13, [ip] │ │ │ │ vadd.f32 s13, s12, s0 │ │ │ │ - ldr r2, [sp, #28] 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[pc, #40] @ 5e1cc │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s21, [pc, #36] @ 5e1d0 │ │ │ │ str r2, [sp, #236] @ 0xec │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #240] @ 0xf0 │ │ │ │ - ldr r2, [pc, #44] @ (59424 ) │ │ │ │ - mov sl, fp │ │ │ │ - vldr s21, [pc, #32] @ 5941c │ │ │ │ - mov ip, r0 │ │ │ │ - mov fp, r4 │ │ │ │ - vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ + ldr r2, [pc, #32] @ (5e1d8 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #360] @ 0x168 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #244] @ 0xf4 │ │ │ │ ldr r3, [sp, #352] @ 0x160 │ │ │ │ mla r7, r1, r2, r3 │ │ │ │ - b.n 59428 │ │ │ │ + b.n 5e1dc │ │ │ │ + nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - ldrsb r2, [r4, r7] │ │ │ │ + add r2, sp, #200 @ 0xc8 │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #20 │ │ │ │ + mov.w r6, fp, lsl #2 │ │ │ │ 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vsub.f32 s7, s2, s7 │ │ │ │ vsub.f32 s3, s11, s4 │ │ │ │ + vadd.f32 s11, s11, s4 │ │ │ │ + vadd.f32 s4, s14, s8 │ │ │ │ + vsub.f32 s14, s14, s8 │ │ │ │ vadd.f32 s30, s16, s6 │ │ │ │ vsub.f32 s6, s16, s6 │ │ │ │ vsub.f32 s9, s31, s0 │ │ │ │ vadd.f32 s0, s0, s31 │ │ │ │ vldr s31, [sp, #120] @ 0x78 │ │ │ │ vadd.f32 s26, s27, s12 │ │ │ │ vsub.f32 s12, s27, s12 │ │ │ │ - vadd.f32 s11, s11, s4 │ │ │ │ - vmul.f32 s16, s6, s21 │ │ │ │ - vadd.f32 s4, s14, s8 │ │ │ │ - vmls.f32 s31, s0, s25 │ │ │ │ - vmul.f32 s9, s9, s22 │ │ │ │ - vsub.f32 s14, s14, s8 │ │ │ │ vsub.f32 s5, s3, s24 │ │ │ │ vadd.f32 s3, s24, s3 │ │ │ │ + vadd.f32 s8, s14, s10 │ │ │ │ + vsub.f32 s14, s14, s10 │ │ │ │ + vadd.f32 s20, s4, s18 │ │ │ │ vadd.f32 s19, s15, s11 │ │ │ │ + vmul.f32 s16, s6, s21 │ │ │ │ + vsub.f32 s15, s15, s11 │ │ │ │ + vmls.f32 s31, s0, s25 │ │ │ │ + vmul.f32 s9, s9, s22 │ │ │ │ + vsub.f32 s4, s4, s18 │ │ │ │ vnmls.f32 s16, s13, s23 │ │ │ │ vmul.f32 s13, s13, s21 │ │ │ │ vmla.f32 s13, s6, s23 │ │ │ │ vldr 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vadd.f32 s9, s6, s9 │ │ │ │ - vstr s2, [r3] │ │ │ │ - vstr s9, [r4] │ │ │ │ + vstr s9, [r5] │ │ │ │ vadd.f32 s9, s13, s12 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ vadd.f32 s6, s8, s9 │ │ │ │ vsub.f32 s9, s9, s8 │ │ │ │ vadd.f32 s13, s7, s12 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ vstr s6, [r0] │ │ │ │ vstr s9, [r9] │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ + ldr r0, [sp, #116] @ 0x74 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ vldr s7, [sp, #220] @ 0xdc │ │ │ │ - ldr r6, [sp, #12] │ │ │ │ + vstr s13, [r0] │ │ │ │ vldr s8, [sp, #188] @ 0xbc │ │ │ │ - vstr s13, [r3] │ │ │ │ + ldr r6, [sp, #92] @ 0x5c │ │ │ │ vadd.f32 s13, s7, s5 │ │ │ │ vsub.f32 s5, s5, s7 │ │ │ │ vldr s3, [sp, #172] @ 0xac │ │ │ │ + vldr s2, [sp, #176] @ 0xb0 │ │ │ │ vstr s12, [r6] │ │ │ │ vmov.f32 s12, s8 │ │ │ │ - vldr s2, [sp, #176] @ 0xb0 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ vmul.f32 s13, s13, s22 │ │ │ │ - ldr r6, [sp, #56] @ 0x38 │ │ │ │ + vldr s6, [sp, #228] @ 0xe4 │ │ │ │ vmla.f32 s12, s5, s25 │ │ │ │ - ldr r5, [sp, #24] │ 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│ vmls.f32 s12, s13, s25 │ │ │ │ vadd.f32 s13, s8, s13 │ │ │ │ vmul.f32 s14, s14, s22 │ │ │ │ vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ vmov.f32 s10, s12 │ │ │ │ vldr s12, [sp, #156] @ 0x9c │ │ │ │ - vsub.f32 s12, s12, s11 │ │ │ │ vsub.f32 s13, s10, s14 │ │ │ │ + vsub.f32 s12, s12, s11 │ │ │ │ vmul.f32 s11, s12, s21 │ │ │ │ vmla.f32 s11, s15, s23 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ vnmls.f32 s15, s12, s23 │ │ │ │ vadd.f32 s12, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vadd.f32 s15, s14, s10 │ │ │ │ vldr s10, [sp, #184] @ 0xb8 │ │ │ │ - vstr s12, [r3] │ │ │ │ + vstr s12, [r5] │ │ │ │ vmul.f32 s12, s4, s21 │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vstr s13, [r2] │ │ │ │ - vldr s13, [sp, #224] @ 0xe0 │ │ │ │ + ldr r5, [sp, #84] @ 0x54 │ │ │ │ vmov.f32 s11, s10 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vldr s13, [sp, #224] @ 0xe0 │ │ │ │ + vstr s14, [r5] │ │ │ │ vstr s15, [r0] │ │ │ │ - vsub.f32 s15, s19, s13 │ │ │ │ vldr s24, [sp, #168] @ 0xa8 │ │ │ │ + vsub.f32 s15, s19, s13 │ │ │ │ vadd.f32 s13, s13, s19 │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ ldr r6, [sp, #100] @ 0x64 │ │ │ │ - ldr r2, [sp, #72] @ 0x48 │ │ │ │ + ldrd r3, r2, [sp, #64] @ 0x40 │ │ │ │ vmul.f32 s14, s15, s22 │ │ │ │ vsub.f32 s15, s5, s24 │ │ │ │ vmls.f32 s11, s13, s25 │ │ │ │ vadd.f32 s13, s10, s13 │ │ │ │ - ldr r3, [sp, #360] @ 0x168 │ │ │ │ - ldr r5, [sp, #68] @ 0x44 │ │ │ │ vnmls.f32 s12, s15, s23 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ - vmla.f32 s15, s4, s23 │ │ │ │ vstr s13, [r6] │ │ │ │ ldr r6, [sp, #108] @ 0x6c │ │ │ │ - adds r3, #1 │ │ │ │ + vmla.f32 s15, s4, s23 │ │ │ │ + vadd.f32 s13, s14, s11 │ │ │ │ + vsub.f32 s10, s13, s15 │ │ │ │ + vadd.f32 s15, s15, s13 │ │ │ │ + vstr s10, [r2] │ │ │ │ + vstr s15, [r6] │ │ │ │ + vsub.f32 s15, s14, s11 │ │ │ │ + vadd.f32 s14, s12, s15 │ │ │ │ + vsub.f32 s15, s15, s12 │ │ │ │ + vstr s14, [r3] │ │ │ │ + ldr r3, [sp, #360] @ 0x168 │ │ │ │ + vstr s15, [r4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #360] @ 0x168 │ │ │ │ ldr r3, [sp, #236] @ 0xec │ │ │ │ - vadd.f32 s13, s14, s11 │ │ │ │ - ldr r4, [sp, #20] │ │ │ │ + ldr r2, [sp, #360] @ 0x168 │ │ │ │ add ip, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #240] @ 0xf0 │ │ │ │ - vsub.f32 s10, s13, s15 │ │ │ │ - vadd.f32 s15, s15, s13 │ │ │ │ add r9, r3 │ │ │ │ add sl, r3 │ │ │ │ ldr r3, [sp, #244] @ 0xf4 │ │ │ │ - vstr s10, [r2] │ │ │ │ eor.w fp, fp, r3 │ │ │ │ - vstr s15, [r6] │ │ │ │ - vsub.f32 s15, s14, s11 │ │ │ │ - ldrd r2, r3, [sp, #360] @ 0x168 │ │ │ │ - vadd.f32 s14, s12, s15 │ │ │ │ - vsub.f32 s15, s15, s12 │ │ │ │ + ldr r3, [sp, #364] @ 0x16c │ │ │ │ cmp r3, r2 │ │ │ │ - vstr s14, [r5] │ │ │ │ - vstr s15, [r4] │ │ │ │ - bne.w 59428 │ │ │ │ + bne.w 5e1dc │ │ │ │ add sp, #252 @ 0xfc │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00059d38 : │ │ │ │ - ldr r2, [pc, #12] @ (59d48 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (59d4c ) │ │ │ │ +0005eb08 : │ │ │ │ + ldr r2, [pc, #12] @ (5eb18 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5eb1c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - vhadd.u8 d0, d6, d9 │ │ │ │ - bl ffed3d4e │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str r4, [r6, r4] │ │ │ │ + movs r2, r1 │ │ │ │ + bl ffea2b1e │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ add.w ip, r4, r6, lsl #4 │ │ │ │ - bge.w 59e6e │ │ │ │ + bge.w 5ec54 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #16 │ │ │ │ - bne.n 59e72 │ │ │ │ - vldr s11, [ip, #-12] │ │ │ │ + bne.w 5ec6a │ │ │ │ + vldr s13, [ip, #-16] │ │ │ │ add.w r6, r0, lr │ │ │ │ - vldr s7, [ip, #-8] │ │ │ │ add.w r9, r2, lr │ │ │ │ - vldr s13, [ip, #-16] │ │ │ │ add.w r4, r1, lr │ │ │ │ - vldr s6, [ip, #-4] │ │ │ │ add.w r8, r3, lr │ │ │ │ - vmul.f32 s9, s7, s11 │ │ │ │ + vldr s11, [ip, #-12] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w ip, ip, #16 │ │ │ │ + cmp r7, r5 │ │ │ │ + vldr s7, [ip, #-24] @ 0xffffffe8 │ │ │ │ + vldr s6, [ip, #-20] @ 0xffffffec │ │ │ │ vldr s12, [r6] │ │ │ │ vmul.f32 s15, s7, s13 │ │ │ │ + vmul.f32 s9, s7, s11 │ │ │ │ vldr s5, [r9] │ │ │ │ - vmla.f32 s15, s6, s11 │ │ │ │ vldr s10, [r0] │ │ │ │ vldr s14, [r2] │ │ │ │ - adds r5, #1 │ │ │ │ + vmla.f32 s15, s6, s11 │ │ │ │ vnmls.f32 s9, s6, s13 │ │ │ │ - add.w ip, ip, #16 │ │ │ │ - cmp r7, r5 │ │ │ │ vmul.f32 s8, s12, s15 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ - vmla.f32 s8, s5, s9 │ │ │ │ vnmls.f32 s12, s5, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ + vmla.f32 s8, s5, s9 │ │ │ │ vldr s5, [r3] │ │ │ │ vmul.f32 s9, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s9, s5, s11 │ │ │ │ vldr s11, [r4] │ │ │ │ vnmls.f32 s15, s5, s13 │ │ │ │ vldr s5, [r8] │ │ │ │ vmul.f32 s13, s11, s7 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ vmla.f32 s13, s5, s6 │ │ │ │ + vnmls.f32 s11, s5, s7 │ │ │ │ vadd.f32 s6, s8, s10 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ - vnmls.f32 s11, s5, s7 │ │ │ │ vadd.f32 s7, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vsub.f32 s5, s6, s7 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ vadd.f32 s6, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vstr s5, [r9] │ │ │ │ @@ -93474,61 +95795,66 @@ │ │ │ │ vadd.f32 s7, s12, s14 │ │ │ │ vsub.f32 s11, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vsub.f32 s5, s6, s7 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ vstr s5, [r8] │ │ │ │ mov r8, r2 │ │ │ │ - vstmia r1!, {s7} │ │ │ │ sub.w r2, r2, #4 │ │ │ │ + vstmia r1!, {s7} │ │ │ │ vstr s11, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ vsub.f32 s15, s14, s12 │ │ │ │ mov r6, r3 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.n 59d78 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.n 5eb5c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add.w ip, ip, #16 │ │ │ │ rsb sl, r4, #0 │ │ │ │ - vldr s7, [ip, #-8] │ │ │ │ + vldr s14, [ip, #-16] │ │ │ │ add.w r8, r0, lr │ │ │ │ - vldr s15, [ip, #-12] │ │ │ │ add.w fp, r2, lr │ │ │ │ - vldr s14, [ip, #-16] │ │ │ │ add.w r9, r3, lr │ │ │ │ - vldr s12, [ip, #-4] │ │ │ │ add.w r6, r1, lr │ │ │ │ - vmul.f32 s13, s15, s7 │ │ │ │ + vldr s15, [ip, #-12] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w ip, ip, #16 │ │ │ │ + cmp r7, r5 │ │ │ │ + vldr s7, [ip, #-24] @ 0xffffffe8 │ │ │ │ + vldr s12, [ip, #-20] @ 0xffffffec │ │ │ │ vldr s5, [r8] │ │ │ │ + vmul.f32 s13, s15, s7 │ │ │ │ vldr s6, [fp] │ │ │ │ - adds r5, #1 │ │ │ │ vmul.f32 s9, s15, s12 │ │ │ │ vldr s11, [r0] │ │ │ │ - vmla.f32 s9, s14, s7 │ │ │ │ vldr s10, [r2] │ │ │ │ vnmls.f32 s13, s14, s12 │ │ │ │ - add.w ip, ip, #16 │ │ │ │ - cmp r7, r5 │ │ │ │ + vmla.f32 s9, s14, s7 │ │ │ │ vmul.f32 s8, s13, s6 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ vmla.f32 s8, s9, s5 │ │ │ │ vldr s5, [r1] │ │ │ │ vnmls.f32 s13, s9, s6 │ │ │ │ vldr s6, [r3] │ │ │ │ vmul.f32 s9, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vmla.f32 s9, s14, s5 │ │ │ │ - vldr s5, [r6] │ │ │ │ vnmls.f32 s15, s14, s6 │ │ │ │ vldr s6, [r9] │ │ │ │ + vmla.f32 s9, s14, s5 │ │ │ │ + vldr s5, [r6] │ │ │ │ vmul.f32 s14, s12, s6 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vmla.f32 s14, s7, s5 │ │ │ │ vnmls.f32 s12, s7, s6 │ │ │ │ vadd.f32 s7, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s6, s9, s14 │ │ │ │ @@ -93536,2052 +95862,2059 @@ │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ vadd.f32 s6, s10, s13 │ │ │ │ vstr s5, [fp] │ │ │ │ vstr s7, [r0] │ │ │ │ vadd.f32 s7, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ add r0, r4 │ │ │ │ - vsub.f32 s5, s7, s6 │ │ │ │ - vadd.f32 s7, s7, s6 │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vsub.f32 s15, s14, s9 │ │ │ │ vsub.f32 s14, s10, s13 │ │ │ │ + vsub.f32 s5, s7, s6 │ │ │ │ + vadd.f32 s7, s7, s6 │ │ │ │ + vsub.f32 s13, s15, s14 │ │ │ │ + vadd.f32 s15, s15, s14 │ │ │ │ vstr s5, [r9] │ │ │ │ vstr s7, [r1] │ │ │ │ add r1, r4 │ │ │ │ - vsub.f32 s13, s15, s14 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ vstr s12, [r2] │ │ │ │ add r2, sl │ │ │ │ vstr s11, [r8] │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, sl │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 59e7c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.n 5ec76 │ │ │ │ + b.n 5ec54 │ │ │ │ │ │ │ │ -00059f74 : │ │ │ │ - ldr r2, [pc, #12] @ (59f84 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (59f88 ) │ │ │ │ +0005ed6c : │ │ │ │ + ldr r2, [pc, #12] @ (5ed7c ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5ed80 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldc2l 0, cr0, [sl], #36 @ 0x24 │ │ │ │ - ldc2l 15, cr15, [r1, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r1 │ │ │ │ - mov r6, r0 │ │ │ │ + ldr r7, [pc, #0] @ (5ed80 ) │ │ │ │ + movs r2, r1 │ │ │ │ + stc2 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ - sub sp, #28 │ │ │ │ - movs r5, #24 │ │ │ │ - ldr r4, [pc, #716] @ (5a26c ) │ │ │ │ - mov r8, r2 │ │ │ │ - ldr r1, [sp, #96] @ 0x60 │ │ │ │ + sub sp, #36 @ 0x24 │ │ │ │ + ldrd r0, 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5f0ac │ │ │ │ + add.w r1, r1, #24 │ │ │ │ + mov ip, r5 │ │ │ │ mov fp, r6 │ │ │ │ - vldr s4, [r0, #-24] @ 0xffffffe8 │ │ │ │ - mov.w r2, r9, lsl #3 │ │ │ │ - vldr s18, [r0, #-20] @ 0xffffffec │ │ │ │ - add.w sl, fp, r2 │ │ │ │ - vldr s1, [r0, #-16] │ │ │ │ - add.w r1, r8, r2 │ │ │ │ - vldr s17, [r0, #-12] │ │ │ │ - movs r4, #12 │ │ │ │ - vldr s12, [r0, #-8] │ │ │ │ + vldr s4, [r1, #-24] @ 0xffffffe8 │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ mov r6, fp │ │ │ │ + add.w r4, r8, r8, lsl #1 │ │ │ │ + add.w r1, r1, #24 │ │ │ │ + vldr s18, [r1, #-44] @ 0xffffffd4 │ │ │ │ + add.w sl, ip, r2 │ │ │ │ + add.w r0, r7, r2 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + add.w lr, fp, r2 │ │ │ │ + vldr s1, [r1, #-40] @ 0xffffffd8 │ │ │ │ + add.w r5, r6, r4 │ │ │ │ + vldr s17, [r1, #-36] @ 0xffffffdc │ │ │ │ + strd r5, r0, [sp, #16] │ │ │ │ + vldr s5, [r0] │ │ │ │ + add.w r0, r4, r3 │ │ │ │ + mov r4, fp │ │ │ │ vmul.f32 s14, s1, s4 │ │ │ │ vmul.f32 s15, s1, s18 │ │ │ │ + vldr s13, [r7] │ │ │ │ + str r0, [sp, #12] │ │ │ │ vmul.f32 s11, s17, s18 │ │ │ │ vmul.f32 s10, s17, s4 │ │ │ │ - vldr s5, [r1] │ │ │ │ - mul.w r4, r4, r9 │ │ │ │ - vldr s9, [r0, #-4] │ │ │ │ - vmul.f32 s19, s12, s18 │ │ │ │ - adds r5, r7, r4 │ │ │ │ - vldr s6, [fp] │ │ │ │ + vldr s12, [r1, #-32] @ 0xffffffe0 │ │ │ │ + vldr s9, [r1, #-28] @ 0xffffffe4 │ │ │ │ + vldr s6, [ip] │ │ │ │ vsub.f32 s8, s14, s11 │ │ │ │ vadd.f32 s3, s10, s15 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ vldr s14, [sl] │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s13, [r8] │ │ │ │ - str r1, [sp, #12] │ │ │ │ - adds r1, r4, r3 │ │ │ │ + vmul.f32 s16, s12, s4 │ │ │ │ + vmul.f32 s19, s12, s18 │ │ │ │ vmul.f32 s15, s14, s8 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vmla.f32 s15, s5, s3 │ │ │ │ - str r1, [sp, #4] │ │ │ │ vmul.f32 s0, s12, s10 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - vmul.f32 s16, s12, s4 │ │ │ │ vmul.f32 s2, s12, s11 │ │ │ │ - vnmls.f32 s14, s5, s8 │ │ │ │ - vldr s8, [r5] │ │ │ │ vmla.f32 s16, s9, s18 │ │ │ │ vnmls.f32 s19, s9, s4 │ │ │ │ + vnmls.f32 s14, s5, s8 │ │ │ │ + vmla.f32 s15, s5, s3 │ │ │ │ + vldr s8, [r5] │ │ │ │ vnmls.f32 s0, s9, s11 │ │ │ │ vmla.f32 s2, s9, s10 │ │ │ │ - mov r4, fp │ │ │ │ - add.w ip, r7, r2 │ │ │ │ - adds r0, #24 │ │ │ │ + vsub.f32 s5, s13, s14 │ │ │ │ + vadd.f32 s13, s14, s13 │ │ │ │ + vldr s14, [r0] │ │ │ │ vadd.f32 s3, s15, s6 │ │ │ │ vsub.f32 s6, s6, s15 │ │ │ │ - vsub.f32 s5, s13, s14 │ │ │ │ + mov.w r0, r8, lsl #2 │ │ │ │ vmul.f32 s15, s8, s12 │ │ │ │ - vadd.f32 s13, s14, s13 │ │ │ │ vmul.f32 s8, s8, s9 │ │ │ │ - vldr s14, [r1] │ │ │ │ - mov.w r1, r9, lsl #2 │ │ │ │ - adds r5, r7, r1 │ │ │ │ - add.w lr, r3, r1 │ │ │ │ - str r5, [sp, #0] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ + add.w r9, r3, r0 │ │ │ │ + str r5, [sp, #8] │ │ │ │ vmla.f32 s15, s14, s9 │ │ │ │ vnmls.f32 s8, s14, s12 │ │ │ │ vldr s14, [r5] │ │ │ │ - adds r5, r6, r1 │ │ │ │ - vldr s9, [lr] │ │ │ │ - add r1, r8 │ │ │ │ - adds r6, r5, r2 │ │ │ │ - add.w fp, r1, r2 │ │ │ │ + add.w r5, ip, r0 │ │ │ │ + add r0, r7 │ │ │ │ + vldr s9, [r9] │ │ │ │ + add.w r6, r5, r2 │ │ │ │ + add.w fp, r0, r2 │ │ │ │ + add r2, r3 │ │ │ │ + str r2, [sp, #4] │ │ │ │ vmul.f32 s12, s14, s1 │ │ │ │ vmul.f32 s14, s14, s17 │ │ │ │ vmla.f32 s12, s9, s17 │ │ │ │ - add r2, r3 │ │ │ │ vnmls.f32 s14, s9, s1 │ │ │ │ vadd.f32 s1, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vldr s12, [r5] │ │ │ │ vadd.f32 s17, s14, s8 │ │ │ │ vsub.f32 s8, s8, s14 │ │ │ │ + vldr s14, [r0] │ │ │ │ vmul.f32 s9, s12, s11 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ - vldr s14, [r1] │ │ │ │ - vnmls.f32 s12, s14, s11 │ │ │ │ vmla.f32 s9, s14, s10 │ │ │ │ + vnmls.f32 s12, s14, s11 │ │ │ │ vldr s14, [r6] │ │ │ │ vldr s10, [fp] │ │ │ │ vmul.f32 s11, s14, s16 │ │ │ │ vmul.f32 s14, s14, s19 │ │ │ │ - vmla.f32 s11, s10, s19 │ │ │ │ vnmls.f32 s14, s10, s16 │ │ │ │ - vldr s10, [r7] │ │ │ │ + vmla.f32 s11, s10, s19 │ │ │ │ + vldr s10, [r4] │ │ │ │ vmul.f32 s20, s10, s4 │ │ │ │ vmul.f32 s10, s10, s18 │ │ │ │ - vadd.f32 s19, s11, s9 │ │ │ │ - vsub.f32 s9, s9, s11 │ │ │ │ - vldr s11, [ip] │ │ │ │ vsub.f32 s16, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vldr s12, [r3] │ │ │ │ + vadd.f32 s19, s11, s9 │ │ │ │ + vsub.f32 s9, s9, s11 │ │ │ │ + vldr s11, [lr] │ │ │ │ vmla.f32 s20, s12, s18 │ │ │ │ vnmls.f32 s10, s12, s4 │ │ │ │ vldr s12, [r2] │ │ │ │ vmul.f32 s18, s11, s2 │ │ │ │ vmul.f32 s11, s11, s0 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ vmla.f32 s18, s12, s0 │ │ │ │ vnmls.f32 s11, s12, s2 │ │ │ │ vadd.f32 s2, s19, s3 │ │ │ │ vsub.f32 s3, s3, s19 │ │ │ │ vadd.f32 s0, s18, s20 │ │ │ │ - vsub.f32 s4, s20, s18 │ │ │ │ vadd.f32 s12, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ + vsub.f32 s4, s20, s18 │ │ │ │ vadd.f32 s11, s0, s1 │ │ │ │ vsub.f32 s1, s1, s0 │ │ │ │ vsub.f32 s18, s2, s11 │ │ │ │ vadd.f32 s11, s11, s2 │ │ │ │ vadd.f32 s2, s12, s17 │ │ │ │ vsub.f32 s12, s12, s17 │ │ │ │ vstr s18, [fp] │ │ │ │ - vstmia r4!, {s11} │ │ │ │ + vstmia ip!, {s11} │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ - mov fp, r4 │ │ │ │ vsub.f32 s14, s13, s14 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ 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r1, r2, [sp, #96] @ 0x60 │ │ │ │ - cmp r2, r1 │ │ │ │ - bne.w 59fd2 │ │ │ │ - add sp, #28 │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #104] @ 0x68 │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ + eor.w r8, r8, r2 │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ + cmp r2, r0 │ │ │ │ + bne.w 5ede0 │ │ │ │ + add sp, #36 @ 0x24 │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r4, [pc, #72] @ (5a2b8 ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + ldr r5, [sp, #1016] @ 0x3f8 │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - add.w fp, r0, #24 │ │ │ │ - vldr s8, [pc, #-12] @ 5a274 │ │ │ │ - str r2, [sp, #12] │ │ │ │ - negs r2, r2 │ │ │ │ + vldr s8, [pc, #-8] @ 5f0ac │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w fp, r1, #24 │ │ │ │ str r2, [sp, #20] │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #28] │ │ │ │ vldr s0, [fp, #-24] @ 0xffffffe8 │ │ │ │ - movs r4, #12 │ │ │ │ - vldr s13, [fp, #-20] @ 0xffffffec │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ add.w fp, fp, #24 │ │ │ │ + vldr s13, [fp, #-44] @ 0xffffffd4 │ │ │ │ + add.w r0, r7, r2 │ │ │ │ + add.w r1, r5, r2 │ │ │ │ + add.w lr, r6, r2 │ │ │ │ vldr s17, [fp, #-40] @ 0xffffffd8 │ │ │ │ + strd r1, r0, [sp, #4] │ │ │ │ vldr s11, [fp, #-36] @ 0xffffffdc │ │ │ │ - ldr r2, [sp, #92] @ 0x5c │ │ │ │ + vldr s9, [r0] │ │ │ │ + add.w r0, r8, r8, lsl #1 │ │ │ │ vmul.f32 s12, s13, s17 │ │ │ │ vmul.f32 s4, s0, s17 │ │ │ │ + vldr s19, [r1] │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ vmul.f32 s14, s0, s11 │ │ │ │ vmul.f32 s10, s13, s11 │ │ │ │ - lsls r2, r2, #3 │ │ │ │ vldr s3, [fp, #-32] @ 0xffffffe0 │ │ │ │ - adds r1, r6, r2 │ │ │ │ - add.w r0, r8, r2 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - add.w lr, r7, r2 │ │ │ │ + add.w r4, r6, r0 │ │ │ │ + add r0, r3 │ │ │ │ + mov.w r1, r8, lsl #2 │ │ │ │ + vldr s2, [r7] │ │ │ │ + add.w r9, r3, r1 │ │ │ │ + str r4, [sp, #12] │ │ │ │ vadd.f32 s15, s12, s14 │ │ │ │ vsub.f32 s5, s4, s10 │ │ │ │ - vldr s19, [r1] │ │ │ │ - vsub.f32 s14, s14, s12 │ │ │ │ - vldr s9, [r0] │ │ │ │ vadd.f32 s4, s4, s10 │ │ │ │ - ldr r0, [sp, #92] @ 0x5c │ │ │ │ + vldr s10, [r5] │ │ │ │ + vsub.f32 s14, s14, s12 │ │ │ │ vmul.f32 s6, s13, s3 │ │ │ │ - vldr s10, [r6] │ │ │ │ + vldr s12, [fp, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s18, s15, s9 │ │ │ │ vmul.f32 s15, s15, s19 │ │ │ │ - vmla.f32 s18, s5, s19 │ │ │ │ vmul.f32 s7, s14, s3 │ │ │ │ - mul.w r0, r4, r0 │ │ │ │ - vldr s12, [fp, #-28] @ 0xffffffe4 │ │ │ │ - vldr s2, [r8] │ │ │ │ - vnmls.f32 s15, s5, s9 │ │ │ │ - adds r4, r7, r0 │ │ │ │ - add r0, r3 │ │ │ │ - str r4, [sp, #8] │ │ │ │ - vnmls.f32 s7, s4, s12 │ │ │ │ vnmls.f32 s6, s0, s12 │ │ │ │ - vldr s19, [r4] │ │ │ │ vmul.f32 s16, s13, s12 │ │ │ │ - ldr r4, [sp, #92] @ 0x5c │ │ │ │ vmul.f32 s1, s14, s12 │ │ │ │ + vmla.f32 s18, s5, s19 │ │ │ │ + vnmls.f32 s15, s5, s9 │ │ │ │ + vldr s19, [r4] │ │ │ │ + vnmls.f32 s7, s4, s12 │ │ │ │ + add.w r4, r6, r1 │ │ │ │ + str r4, [sp, #16] │ │ │ │ + vmla.f32 s16, s0, s3 │ │ │ │ + vmla.f32 s1, s4, s3 │ │ │ │ vadd.f32 s9, s10, s18 │ │ │ │ vsub.f32 s10, s10, s18 │ │ │ │ vldr s18, [r0] │ │ │ │ - vmla.f32 s16, s0, s3 │ │ │ │ - str r1, [sp, #0] │ │ │ │ - lsls r1, r4, #2 │ │ │ │ vsub.f32 s5, s2, s15 │ │ │ │ vadd.f32 s2, s2, s15 │ │ │ │ vmul.f32 s15, s12, s18 │ │ │ │ vmul.f32 s12, s12, s19 │ │ │ │ - add.w ip, r7, r1 │ │ │ │ - add.w r9, r3, r1 │ │ │ │ - vmla.f32 s1, s4, s3 │ │ │ │ vmla.f32 s15, s3, s19 │ │ │ │ - adds r4, r6, r1 │ │ │ │ - add r1, r8 │ │ │ │ - vldr s19, [ip] │ │ │ │ + vldr s19, [r4] │ │ │ │ vnmls.f32 s12, s3, s18 │ │ │ │ + add.w r4, r5, r1 │ │ │ │ + add r1, r7 │ │ │ │ vldr s3, [r9] │ │ │ │ add.w sl, r1, r2 │ │ │ │ - adds r5, r4, r2 │ │ │ │ + add.w ip, r4, r2 │ │ │ │ add r2, r3 │ │ │ │ vmul.f32 s18, s11, s3 │ │ │ │ vmul.f32 s11, s11, s19 │ │ │ │ vmla.f32 s18, s17, s19 │ │ │ │ vnmls.f32 s11, s17, s3 │ │ │ │ vadd.f32 s3, s15, s18 │ │ │ │ + vadd.f32 s17, s12, s11 │ │ │ │ vsub.f32 s15, s15, s18 │ │ │ │ vldr s18, [r4] │ │ │ │ - vadd.f32 s17, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vldr s11, [r1] │ │ │ │ vmul.f32 s19, s14, s11 │ │ │ │ vmul.f32 s14, s14, s18 │ │ │ │ vmla.f32 s19, s4, s18 │ │ │ │ - vldr s18, [r5] │ │ │ │ vnmls.f32 s14, s4, s11 │ │ │ │ vldr s4, [sl] │ │ │ │ + vldr s18, [ip] │ │ │ │ vmul.f32 s11, s6, s4 │ │ │ │ vmul.f32 s6, s6, s18 │ │ │ │ vmla.f32 s11, s16, s18 │ │ │ │ vnmls.f32 s6, s16, s4 │ │ │ │ vadd.f32 s18, s19, s11 │ │ │ │ vsub.f32 s4, s19, s11 │ │ │ │ - vldr s19, [r7] │ │ │ │ vldr s11, [r3] │ │ │ │ + vldr s19, [r6] │ │ │ │ vsub.f32 s16, s14, s6 │ │ │ │ vadd.f32 s14, s14, s6 │ │ │ │ vmul.f32 s6, s13, s11 │ │ │ │ vmul.f32 s13, s13, s19 │ │ │ │ vmla.f32 s6, s0, s19 │ │ │ │ vldr s19, [lr] │ │ │ │ vnmls.f32 s13, s0, s11 │ │ │ │ vldr s11, [r2] │ │ │ │ vmul.f32 s0, s7, s11 │ │ │ │ vmul.f32 s7, s7, s19 │ │ │ │ vmla.f32 s0, s1, s19 │ │ │ │ vnmls.f32 s7, s1, s11 │ │ │ │ vadd.f32 s1, s6, s0 │ │ │ │ - vsub.f32 s6, s6, s0 │ │ │ │ vadd.f32 s11, s13, s7 │ │ │ │ + vsub.f32 s6, s6, s0 │ │ │ │ vsub.f32 s13, s13, s7 │ │ │ │ - vadd.f32 s0, s3, s1 │ │ │ │ vadd.f32 s7, s9, s18 │ │ │ │ vsub.f32 s9, s9, s18 │ │ │ │ + vadd.f32 s0, s3, s1 │ │ │ │ vsub.f32 s19, s7, s0 │ │ │ │ vadd.f32 s7, s7, s0 │ │ │ │ vadd.f32 s0, s2, s14 │ │ │ │ vsub.f32 s2, s2, s14 │ │ │ │ vstr s19, [sl] │ │ │ │ - vstr s7, [r6] │ │ │ │ + vstr s7, [r5] │ │ │ │ vadd.f32 s7, s17, s11 │ │ │ │ vsub.f32 s11, s11, s17 │ │ │ │ vsub.f32 s19, s7, s0 │ │ │ │ vadd.f32 s7, s7, s0 │ │ │ │ vstr s19, [r0] │ │ │ │ - vstr s7, [r7] │ │ │ │ + vstr s7, [r6] │ │ │ │ vsub.f32 s7, s9, s11 │ │ │ │ vadd.f32 s9, s9, s11 │ │ │ │ vsub.f32 s11, s3, s1 │ │ │ │ vadd.f32 s3, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vstr s7, [r1] │ │ │ │ vsub.f32 s7, s5, s4 │ │ │ │ + vadd.f32 s5, s5, s4 │ │ │ │ vsub.f32 s14, s11, s2 │ │ │ │ - ldr r1, [sp, #0] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ vadd.f32 s11, s11, s2 │ │ │ │ - vadd.f32 s5, s5, s4 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ vstr s9, [r1] │ │ │ │ vstr s14, [r9] │ │ │ │ vsub.f32 s14, s13, s6 │ │ │ │ + vadd.f32 s13, s6, s13 │ │ │ │ vstr s11, [lr] │ │ │ │ vsub.f32 s11, s10, s16 │ │ │ │ - vadd.f32 s13, s6, s13 │ │ │ │ - ldr r1, [sp, #92] @ 0x5c │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ vsub.f32 s9, s14, s3 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s9, s9, s8 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vsub.f32 s3, s11, s9 │ │ │ │ vadd.f32 s11, s11, s9 │ │ │ │ - vstr s3, [r8] │ │ │ │ + vstr s3, [r7] │ │ │ │ vadd.f32 s3, s7, s14 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ - vstr s3, [ip] │ │ │ │ - vstr s11, [r5] │ │ │ │ + vstr s3, [r1] │ │ │ │ + vstr s11, [ip] │ │ │ │ vstr s14, [r2] │ │ │ │ vadd.f32 s14, s10, s16 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ vsub.f32 s13, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s13, [r0] │ │ │ │ vadd.f32 s13, s5, s15 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ vstr s13, [r2] │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ vstr s14, [r4] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #96] @ 0x60 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ vstr s15, [r3] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #104] @ 0x68 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + ldr r1, [sp, #104] @ 0x68 │ │ │ │ + add r5, r2 │ │ │ │ add r6, r2 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ add r7, r2 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - add r8, r2 │ │ │ │ add r3, r2 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ - eors r1, r2 │ │ │ │ - str r1, [sp, #92] @ 0x5c │ │ │ │ - ldrd r1, r2, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ + eor.w r8, r8, r2 │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ cmp r2, r1 │ │ │ │ - bne.w 5a288 │ │ │ │ - add sp, #28 │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 5f0c4 │ │ │ │ + b.n 5f086 │ │ │ │ │ │ │ │ -0005a520 : │ │ │ │ - ldr r2, [pc, #12] @ (5a530 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (5a534 ) │ │ │ │ +0005f360 : │ │ │ │ + ldr r2, [pc, #12] @ (5f370 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5f374 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xf77e0009 │ │ │ │ - @ instruction: 0xfa61ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov sl, r2 │ │ │ │ + ldr r1, [pc, #240] @ (5f464 ) │ │ │ │ + movs r2, r1 │ │ │ │ + @ instruction: 0xfa17ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #148 @ 0x94 │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #60] @ (5a588 ) │ │ │ │ - ldrd r2, r1, [sp, #256] @ 0x100 │ │ │ │ - add r3, pc │ │ │ │ - ldr r4, [sp, #252] @ 0xfc │ │ │ │ + sub sp, #140 @ 0x8c │ │ │ │ + ldrd r2, r1, [sp, #248] @ 0xf8 │ │ │ │ + ldr r3, [pc, #52] @ (5f3d4 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5ac90 │ │ │ │ - ldr r2, [sp, #264] @ 0x108 │ │ │ │ - mov r9, sl │ │ │ │ - vldr s25, [pc, #36] @ 5a584 │ │ │ │ - mov sl, fp │ │ │ │ - mov lr, r0 │ │ │ │ - mov fp, r4 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #132] @ 0x84 │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #136] @ 0x88 │ │ │ │ - ldr r2, [pc, #28] @ (5a58c ) │ │ │ │ - ldr r3, [r3, r2] │ │ │ │ + add r3, pc │ │ │ │ + bge.w 5faf6 │ │ │ │ ldr r2, [sp, #256] @ 0x100 │ │ │ │ + mov r8, r0 │ │ │ │ + vldr s25, [pc, #36] @ 5f3d0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + str r2, [sp, #124] @ 0x7c │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #128] @ 0x80 │ │ │ │ + ldr r2, [pc, #28] @ (5f3d8 ) │ │ │ │ + ldr r3, [r3, r2] │ │ │ │ + str r4, [sp, #0] │ │ │ │ + ldr r2, [sp, #248] @ 0xf8 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #140] @ 0x8c │ │ │ │ - ldr r3, [sp, #248] @ 0xf8 │ │ │ │ - add.w r6, r3, r2, lsl #5 │ │ │ │ - mov ip, r6 │ │ │ │ - b.n 5a590 │ │ │ │ - nop │ │ │ │ + str r3, [sp, #132] @ 0x84 │ │ │ │ + ldr r3, [sp, #240] @ 0xf0 │ │ │ │ + add.w r7, r3, r2, lsl #5 │ │ │ │ + str r7, [sp, #4] │ │ │ │ + b.n 5f3dc │ │ │ │ vceq.f16 , , │ │ │ │ - mov r6, ip │ │ │ │ + ldr r0, [sp, #80] @ 0x50 │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s4, [ip, #-32] @ 0xffffffe0 │ │ │ │ - mov.w r3, fp, lsl #4 │ │ │ │ - vldr s15, [ip, #-28] @ 0xffffffe4 │ │ │ │ - add.w r2, lr, r3 │ │ │ │ - vldr s16, [ip, #-24] @ 0xffffffe8 │ │ │ │ - add.w r1, r9, r3 │ │ │ │ - vldr s11, [ip, #-20] @ 0xffffffec │ │ │ │ - movs r0, #24 │ │ │ │ - vldr s9, [ip, #-16] │ │ │ │ - add.w ip, ip, #32 │ │ │ │ - vmul.f32 s13, s15, s16 │ │ │ │ - vmul.f32 s0, s4, s16 │ │ │ │ - vmul.f32 s12, s4, s11 │ │ │ │ - vmul.f32 s14, s15, s11 │ │ │ │ - vmul.f32 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#96] @ 0x60 │ │ │ │ + vmul.f32 s9, s9, s18 │ │ │ │ + vldr s17, [sp, #112] @ 0x70 │ │ │ │ + ldrd r7, r4, [sp, #44] @ 0x2c │ │ │ │ + ldr r0, [sp, #56] @ 0x38 │ │ │ │ + vadd.f32 s10, s6, s9 │ │ │ │ + vsub.f32 s11, s6, s9 │ │ │ │ + vldr s6, [sp, #80] @ 0x50 │ │ │ │ + vadd.f32 s9, s4, s26 │ │ │ │ + vsub.f32 s6, s6, s23 │ │ │ │ + vmul.f32 s9, s9, s18 │ │ │ │ + vadd.f32 s5, s9, s6 │ │ │ │ + vsub.f32 s6, s6, s9 │ │ │ │ + vmul.f32 s9, s12, s25 │ │ │ │ + vnmls.f32 s9, s13, s31 │ │ │ │ + vmul.f32 s13, s13, s25 │ │ │ │ + vmla.f32 s13, s12, s31 │ │ │ │ + vadd.f32 s4, s3, s9 │ │ │ │ + vsub.f32 s9, s9, s3 │ │ │ │ + vldr s3, [sp, #100] @ 0x64 │ │ │ │ + vsub.f32 s15, s14, s13 │ │ │ │ + vadd.f32 s14, s14, s13 │ │ │ │ + vsub.f32 s13, s10, s4 │ │ │ │ + vadd.f32 s10, s10, s4 │ │ │ │ + vstr s13, [r3] │ │ │ │ + vsub.f32 s13, s14, s5 │ │ │ │ + vadd.f32 s5, s5, s14 │ │ │ │ + vsub.f32 s14, s11, s15 │ │ │ │ + ldr r3, [sp, #64] @ 0x40 │ │ │ │ + vadd.f32 s11, s11, s15 │ │ │ │ + vadd.f32 s15, s16, s24 │ │ │ │ + vstr s13, [r1] │ │ │ │ + vadd.f32 s13, s3, s17 │ │ │ │ + vstr s10, [r9] │ │ │ │ + vadd.f32 s10, s1, s8 │ │ │ │ + vsub.f32 s8, s8, s1 │ │ │ │ + vstr s5, [r3] │ │ │ │ + vldr s5, [sp, #84] @ 0x54 │ │ │ │ + vstr s14, [ip] │ │ │ │ + vsub.f32 s14, s9, s6 │ │ │ │ + vadd.f32 s6, s6, s9 │ │ │ │ + vldr s9, [sp, #92] @ 0x5c │ │ │ │ vstr s14, [r2] │ │ │ │ - vstr s12, [r7] │ │ │ │ - ldr r7, [sp, #64] @ 0x40 │ │ │ │ - ldr r0, [sp, #52] @ 0x34 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - vstr s7, [r7] │ │ │ │ - vldr s7, [sp, #92] @ 0x5c │ │ │ │ - ldr r7, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s14, s30, s7 │ │ │ │ + vadd.f32 s14, s29, s5 │ │ │ │ + vstr s11, [r5] │ │ │ │ + vstr s6, [r0] │ │ │ │ + ldrd r0, r2, [sp, #8] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vadd.f32 s15, s31, s3 │ │ │ │ + vadd.f32 s15, s30, s9 │ │ │ │ vsub.f32 s9, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vsub.f32 s13, s8, s2 │ │ │ │ - vadd.f32 s8, s8, s2 │ │ │ │ - vstr s9, [r3] │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - vsub.f32 s9, s8, s12 │ │ │ │ - vadd.f32 s12, s12, s8 │ │ │ │ - vstr s9, [r3] │ │ │ │ - vstr s11, [lr] │ │ │ │ - ldr r3, [sp, #256] @ 0x100 │ │ │ │ - vstr s12, [r8] │ │ │ │ + vsub.f32 s13, s7, s2 │ │ │ │ + vadd.f32 s7, s7, s2 │ │ │ │ + vstr s9, [r7] │ │ │ │ + vsub.f32 s9, s7, s12 │ │ │ │ + vadd.f32 s12, s12, s7 │ │ │ │ + vstr s9, [r6] │ │ │ │ + vstr s11, [r8] │ │ │ │ + vstr s12, [sl] │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #256] @ 0x100 │ │ │ │ - ldr r3, [sp, #132] @ 0x84 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ + vstr s12, [r4] │ │ │ │ + vsub.f32 s12, s8, s15 │ │ │ │ + vadd.f32 s15, s15, s8 │ │ │ │ vstr s12, [r0] │ │ │ │ - add lr, r3 │ │ │ │ - vsub.f32 s12, s6, s15 │ │ │ │ + ldr r0, [sp, #72] @ 0x48 │ │ │ │ + vstr s14, [r2] │ │ │ │ + vstr s15, [r0] │ │ │ │ + ldrd r2, r3, [sp, #244] @ 0xf4 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #248] @ 0xf8 │ │ │ │ + ldr r3, [sp, #124] @ 0x7c │ │ │ │ add r8, r3 │ │ │ │ - ldr r3, [sp, #136] @ 0x88 │ │ │ │ - vadd.f32 s15, s15, s6 │ │ │ │ - add r9, r3 │ │ │ │ add sl, r3 │ │ │ │ - ldr r3, [sp, #140] @ 0x8c │ │ │ │ - vstr s12, [r6] │ │ │ │ - eor.w fp, fp, r3 │ │ │ │ - vstr s14, [r2] │ │ │ │ - ldrd r2, r3, [sp, #256] @ 0x100 │ │ │ │ - vstr s15, [r7] │ │ │ │ + ldr r3, [sp, #128] @ 0x80 │ │ │ │ + add r4, r3 │ │ │ │ + add fp, r3 │ │ │ │ + ldr r3, [sp, #132] @ 0x84 │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + str r2, [sp, #244] @ 0xf4 │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + strd r4, r3, [sp] │ │ │ │ + ldrd r2, r3, [sp, #248] @ 0xf8 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5a590 │ │ │ │ - add sp, #148 @ 0x94 │ │ │ │ + bne.w 5f3dc │ │ │ │ + add sp, #140 @ 0x8c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ │ │ │ │ -0005aca4 : │ │ │ │ - ldr r2, [pc, #12] @ (5acb4 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (5acb8 ) │ │ │ │ +0005fb1c : │ │ │ │ + ldr r2, [pc, #12] @ (5fb2c ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (5fb30 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - bic.w r0, sl, #9 │ │ │ │ - strb.w pc, [r9, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov r9, r2 │ │ │ │ + sbcs r0, r6 │ │ │ │ + movs r2, r1 │ │ │ │ + str.w pc, [pc, #-4095] @ 5eb35 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #404 @ 0x194 │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [pc, #64] @ (5ad10 ) │ │ │ │ - ldrd r2, r1, [sp, #512] @ 0x200 │ │ │ │ - add r3, pc │ │ │ │ + sub sp, #412 @ 0x19c │ │ │ │ + ldrd r8, r2, [sp, #516] @ 0x204 │ │ │ │ + ldr r1, [sp, #524] @ 0x20c │ │ │ │ + ldr r3, [pc, #72] @ (5fba4 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5bee2 │ │ │ │ - ldr r2, [sp, #520] @ 0x208 │ │ │ │ - mov fp, r9 │ │ │ │ - vldr s26, [pc, #36] @ 5ad04 │ │ │ │ - vldr s25, [pc, #36] @ 5ad08 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #388] @ 0x184 │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #392] @ 0x188 │ │ │ │ - ldr r2, [pc, #36] @ (5ad14 ) │ │ │ │ - vldr s23, [pc, #24] @ 5ad0c │ │ │ │ + add r3, pc │ │ │ │ + bge.w 60d92 │ │ │ │ + ldr r2, [sp, #528] @ 0x210 │ │ │ │ + mov r9, r8 │ │ │ │ + vldr s26, [pc, #44] @ 5fb98 │ │ │ │ + vldr s25, [pc, #44] @ 5fb9c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s23, [pc, #40] @ 5fba0 │ │ │ │ + str r2, [sp, #396] @ 0x18c │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #400] @ 0x190 │ │ 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s18, s19 │ │ │ │ vsub.f32 s3, s7, s12 │ │ │ │ vadd.f32 s7, s7, s12 │ │ │ │ vsub.f32 s12, s0, s13 │ │ │ │ vadd.f32 s0, s0, s13 │ │ │ │ vadd.f32 s13, s15, s16 │ │ │ │ vsub.f32 s15, s15, s16 │ │ │ │ vstr s20, [r2] │ │ │ │ - vstr s18, [r7] │ │ │ │ - ldr r7, [sp, #160] @ 0xa0 │ │ │ │ - vstr s3, [fp] │ │ │ │ - ldr r2, [sp, #48] @ 0x30 │ │ │ │ - vstr s7, [r7] │ │ │ │ - vstr s12, [r4] │ │ │ │ + vstr s18, [r3] │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ + vstr s3, [r7] │ │ │ │ + vstr s7, [r3] │ │ │ │ + vstr s12, [r5] │ │ │ │ vadd.f32 s12, s11, s17 │ │ │ │ - ldr r7, [sp, #176] @ 0xb0 │ │ │ │ vsub.f32 s11, s11, s17 │ │ │ │ - vstr s0, [r2] │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ vsub.f32 s7, s13, s12 │ │ │ │ + vstr s0, [r3] │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ vadd.f32 s12, s5, s9 │ │ │ │ vsub.f32 s5, s5, s9 │ │ │ │ vstr s7, [r3] │ │ │ │ - vstr s13, [r7] │ │ │ │ + ldr r3, [sp, #172] @ 0xac │ │ │ │ + vstr s13, [r3] │ │ │ │ vadd.f32 s13, s8, s14 │ │ │ │ vsub.f32 s14, s14, s8 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ vsub.f32 s7, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s7, [r1] │ │ │ │ - ldr r1, [sp, #72] @ 0x48 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - vldr s9, [sp, #244] @ 0xf4 │ │ │ │ - vstr s13, [r1] │ │ │ │ + vstr s7, [r3] │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ + ldr r3, [sp, #80] @ 0x50 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ + vldr s9, [sp, #252] @ 0xfc │ │ │ │ + vstr s13, [r3] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s0, [sp, #376] @ 0x178 │ │ │ │ - vldr s8, [sp, #248] @ 0xf8 │ │ │ │ - vldr s28, [sp, #380] @ 0x17c │ │ │ │ - vstr s13, [r7] │ │ │ │ - ldr r7, [sp, #168] @ 0xa8 │ │ │ │ + ldr r1, [sp, #64] @ 0x40 │ │ │ │ + ldr r3, [sp, #108] @ 0x6c │ │ │ │ + vldr s8, [sp, #256] @ 0x100 │ │ │ │ + vstr s13, [r0] │ │ │ │ + ldr r0, [sp, #160] @ 0xa0 │ │ │ │ + vldr s0, [sp, #388] @ 0x184 │ │ │ │ + vldr s28, [sp, #392] @ 0x188 │ │ │ │ vadd.f32 s14, s31, s8 │ │ │ │ - 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- b.n 5bdf4 │ │ │ │ + vsub.f32 s13, s13, s3 │ │ │ │ + b.n 60ca8 │ │ │ │ nop │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ - blt.n 5be4e │ │ │ │ + blt.n 60d02 │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ - vsub.f32 s13, s13, s3 │ │ │ │ vsub.f32 s18, s10, s6 │ │ │ │ vadd.f32 s10, s10, s6 │ │ │ │ vadd.f32 s6, s11, s0 │ │ │ │ vsub.f32 s11, s11, s0 │ │ │ │ - vstr s18, [r1] │ │ │ │ - vstr s10, [r7] │ │ │ │ + vstr s18, [r3] │ │ │ │ + vstr s10, [r1] │ │ │ │ vadd.f32 s10, s4, s15 │ │ │ │ vsub.f32 s4, s4, s15 │ │ │ │ + ldr r1, [sp, #188] @ 0xbc │ │ │ │ vsub.f32 s18, s10, s6 │ │ │ │ vadd.f32 s10, s10, s6 │ │ │ │ vsub.f32 s15, s12, s4 │ │ │ │ vadd.f32 s12, s12, s4 │ │ │ │ - vstr s18, [r3] │ │ │ │ - vstr s10, [r5] │ │ │ │ - ldr r2, [sp, #88] @ 0x58 │ │ │ │ - ldr r1, [sp, #136] @ 0x88 │ │ │ │ - ldr r5, [sp, #180] @ 0xb4 │ │ │ │ + vstr s18, [r1] │ │ │ │ + ldr r1, [sp, #212] @ 0xd4 │ │ │ │ + vstr s10, [r1] │ │ │ │ + ldr r2, [sp, #92] @ 0x5c │ │ │ │ + ldr r0, [sp, #100] @ 0x64 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ vstr s15, [r2] │ │ │ │ vsub.f32 s15, s13, s11 │ │ │ │ - vstr s12, [r1] │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - ldr r1, [sp, #132] @ 0x84 │ │ │ │ - ldr r2, [sp, #124] @ 0x7c │ │ │ │ - vstr s15, [r5] │ │ │ │ + ldr r2, [sp, #128] @ 0x80 │ │ │ │ + ldr r1, [sp, #200] @ 0xc8 │ │ │ │ + vstr s12, [r2] │ │ │ │ + ldr r2, [sp, #208] @ 0xd0 │ │ │ │ + vstr s15, [lr] │ │ │ │ vadd.f32 s15, s14, s2 │ │ │ │ vsub.f32 s14, s14, s2 │ │ │ │ - ldr r7, [sp, #192] @ 0xc0 │ │ │ │ - vstr s13, [r1] │ │ │ │ + vstr s13, [r2] │ │ │ │ vadd.f32 s13, s7, s16 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vadd.f32 s13, s9, s8 │ │ │ │ vsub.f32 s9, s9, s8 │ │ │ │ vstr s12, [r3] │ │ │ │ - vstr s15, [r2] │ │ │ │ - vadd.f32 s15, s5, s17 │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ - ldr r2, [sp, #144] @ 0x90 │ │ │ │ + vstr s15, [r3] │ │ │ │ + vadd.f32 s15, s5, s17 │ │ │ │ + ldr r3, [sp, #136] @ 0x88 │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vsub.f32 s13, s17, s5 │ │ │ │ - vstr s12, [r6] │ │ │ │ - vstr s15, [r3] │ │ │ │ + vstr s12, [ip] │ │ │ │ + vstr s15, [r1] │ │ │ │ vsub.f32 s15, s14, s13 │ │ │ │ - ldr r6, [sp, #100] @ 0x64 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - ldr r3, [sp, #512] @ 0x200 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #512] @ 0x200 │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s15, [r0] │ │ │ │ vsub.f32 s15, s7, s16 │ │ │ │ - vstr s14, [r2] │ │ │ │ - ldr r3, [sp, #388] @ 0x184 │ │ │ │ - ldr r2, [sp, #200] @ 0xc8 │ │ │ │ + vstr s14, [r3] │ │ │ │ + ldr r3, [sp, #204] @ 0xcc │ │ │ │ vsub.f32 s14, s15, s9 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ - add r0, r3 │ │ │ │ - add r8, r3 │ │ │ │ - ldr r3, [sp, #392] @ 0x188 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add fp, r3 │ │ │ │ - add r4, r3 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s14, [r4] │ │ │ │ + vstr s15, [r3] │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #520] @ 0x208 │ │ │ │ ldr r3, [sp, #396] @ 0x18c │ │ │ │ - ldr r2, [sp, #508] @ 0x1fc │ │ │ │ - eors r2, r3 │ │ │ │ - str r2, [sp, #508] @ 0x1fc │ │ │ │ - ldrd r2, r3, [sp, #512] @ 0x200 │ │ │ │ + ldr r2, [sp, #520] @ 0x208 │ │ │ │ + add sl, r3 │ │ │ │ + add r6, r3 │ │ │ │ + ldr r3, [sp, #400] @ 0x190 │ │ │ │ + add r7, r3 │ │ │ │ + add r5, r3 │ │ │ │ + ldr r3, [sp, #404] @ 0x194 │ │ │ │ + eor.w r9, r9, r3 │ │ │ │ + ldr r3, [sp, #524] @ 0x20c │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5ad18 │ │ │ │ - add sp, #404 @ 0x194 │ │ │ │ + bne.w 5fbac │ │ │ │ + add sp, #412 @ 0x19c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0005beec : │ │ │ │ - ldr r2, [pc, #12] @ (5befc ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (5bf00 ) │ │ │ │ +00060db0 : │ │ │ │ + ldr r2, [pc, #12] @ (60dc0 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (60dc4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - udf #18 │ │ │ │ - movs r1, r1 │ │ │ │ - stcl 15, cr15, [r5, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + cmp r7, #76 @ 0x4c │ │ │ │ + movs r2, r1 │ │ │ │ + ldcl 15, cr15, [r7, #-1020]! @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ mov sl, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #252 @ 0xfc │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #64] @ (5bf58 ) │ │ │ │ - ldrd r2, r1, [sp, #360] @ 0x168 │ │ │ │ - add r3, pc │ │ │ │ - ldr r4, [sp, #356] @ 0x164 │ │ │ │ + ldrd r5, r2, [sp, #356] @ 0x164 │ │ │ │ + ldr r1, [sp, #364] @ 0x16c │ │ │ │ + ldr r3, [pc, #68] @ (60e34 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5c966 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 6184c │ │ │ │ ldr r2, [sp, #368] @ 0x170 │ │ │ │ - mov r8, r0 │ │ │ │ - vldr s24, [pc, #36] @ 5bf50 │ │ │ │ - mov r5, r4 │ │ │ │ - vldr s31, [pc, #36] @ 5bf54 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r8, r9 │ │ │ │ + mov lr, r0 │ │ │ │ + mov r9, sl │ │ │ │ + mov sl, fp │ │ │ │ + vldr s24, [pc, #40] @ 60e2c │ │ │ │ + mov fp, r5 │ │ │ │ + vldr s31, [pc, #36] @ 60e30 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #236] @ 0xec │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #240] @ 0xf0 │ │ │ │ - ldr r2, [pc, #32] @ (5bf5c ) │ │ │ │ + ldr r2, [pc, #28] @ (60e38 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #360] @ 0x168 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #244] @ 0xf4 │ │ │ │ ldr r3, [sp, #352] @ 0x160 │ │ │ │ add.w r7, r3, r2, lsl #5 │ │ │ │ - mov lr, r7 │ │ │ │ - b.n 5bf60 │ │ │ │ + b.n 60e3c │ │ │ │ nop │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ - cmp r4, #154 @ 0x9a │ │ │ │ + ldrb r2, [r0, #23] │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s21, [lr, #-24] @ 0xffffffe8 │ │ │ │ - movs r3, #20 │ │ │ │ - vldr s12, [lr, #-28] @ 0xffffffe4 │ │ │ │ - movs r7, #28 │ │ │ │ - vldr s5, [lr, #-20] @ 0xffffffec │ │ │ │ - mov.w ip, r5, lsl #4 │ │ │ │ - vldr s15, [lr, #-32] @ 0xffffffe0 │ │ │ │ - mul.w r3, r3, r5 │ │ │ │ - vmul.f32 s13, s12, s21 │ │ │ │ - vldr s26, [lr, #-4] │ │ │ │ - vmul.f32 s14, s12, s5 │ │ │ │ - vldr s30, [lr, #-8] │ │ │ │ - vmul.f32 s9, s15, s5 │ │ │ │ - vmul.f32 s17, s15, s21 │ │ │ │ - vldr s10, [lr, #-16] │ │ │ │ - add.w r2, r8, r3 │ │ │ │ - add.w r1, sl, r3 │ │ │ │ - vmul.f32 s25, s12, s26 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - add.w lr, lr, #32 │ │ │ │ + vldr s15, [r7, #-32] @ 0xffffffe0 │ │ │ │ + mov.w r2, fp, lsl #2 │ │ │ │ + add.w r7, r7, #32 │ │ │ │ + mov.w ip, fp, lsl #4 │ │ │ │ + vldr s12, [r7, #-60] @ 0xffffffc4 │ │ │ │ + add.w r3, r2, fp │ │ │ │ + mov.w r3, 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0x2c │ │ │ │ + vstr s11, [sp, #196] @ 0xc4 │ │ │ │ + vldr s11, [r0] │ │ │ │ + vstr s8, [sp, #200] @ 0xc8 │ │ │ │ + vldr s8, [r1] │ │ │ │ + mov.w r1, fp, lsl #5 │ │ │ │ vstr s14, [sp, #192] @ 0xc0 │ │ │ │ - vnmls.f32 s7, s25, s1 │ │ │ │ - vldr s25, [sp, #60] @ 0x3c │ │ │ │ - vadd.f32 s20, s4, s11 │ │ │ │ - vsub.f32 s4, s4, s11 │ │ │ │ - vldr s11, [r1] │ │ │ │ - mul.w r1, r7, r5 │ │ │ │ - movs r7, #24 │ │ │ │ - vadd.f32 s19, s2, s7 │ │ │ │ - vsub.f32 s2, s2, s7 │ │ │ │ - vldr s7, [r6] │ │ │ │ - vmul.f32 s1, s18, s11 │ │ │ │ - add.w r0, r9, r1 │ │ │ │ - add.w r6, fp, r1 │ │ │ │ - str r6, [sp, #60] @ 0x3c │ │ │ │ - vmla.f32 s1, s25, s7 │ │ │ │ - vmul.f32 s7, s18, s7 │ │ │ │ - vldr s18, [r0] │ │ │ │ - str r0, [sp, #56] @ 0x38 │ │ │ │ - vnmls.f32 s7, s25, s11 │ │ │ │ - vldr s11, [r6] │ │ │ │ - mul.w r6, r7, r5 │ │ │ │ - vmul.f32 s25, s3, s11 │ │ │ │ - vmul.f32 s3, s3, s18 │ │ │ │ - vmla.f32 s25, s16, s18 │ │ │ │ - add.w r0, r9, r6 │ │ │ │ - str r0, [sp, #64] @ 0x40 │ │ │ │ - vnmls.f32 s3, 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vmov.f32 s10, s11 │ │ │ │ + vldr s0, [sp, #148] @ 0x94 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ vmul.f32 s11, s12, s31 │ │ │ │ + vldr s1, [sp, #156] @ 0x9c │ │ │ │ + vldr s16, [sp, #160] @ 0xa0 │ │ │ │ vmla.f32 s11, s14, s24 │ │ │ │ vmul.f32 s14, s14, s31 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ vnmls.f32 s14, s12, s24 │ │ │ │ vadd.f32 s12, s13, s10 │ │ │ │ vsub.f32 s9, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vsub.f32 s12, s0, s1 │ │ │ │ - vldr s0, [sp, #156] @ 0x9c │ │ │ │ - vstr s9, [r4] │ │ │ │ + vldr s12, [sp, #152] @ 0x98 │ │ │ │ + vstr s9, [r2] │ │ │ │ + vsub.f32 s12, s0, s12 │ │ │ │ vstr s14, [r0] │ │ │ │ vsub.f32 s14, s13, s10 │ │ │ │ + ldr r0, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #84] @ 0x54 │ │ │ │ vadd.f32 s13, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vmul.f32 s11, s12, s31 │ │ │ │ - vstr s13, [r1] │ │ │ │ + vstr s13, [r0] │ │ │ │ vadd.f32 s13, s15, s22 │ │ │ │ - vstr s14, [fp] │ │ │ │ + vstr s14, [sl] │ │ │ │ vsub.f32 s14, s22, s15 │ │ │ │ - vmov.f32 s15, s6 │ │ │ │ - vmls.f32 s15, s13, s16 │ │ │ │ - vadd.f32 s13, s6, s13 │ │ │ │ + vmov.f32 s15, s25 │ │ │ │ + vmls.f32 s15, s13, s18 │ │ │ │ + vadd.f32 s13, s25, s13 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vstr s13, [r2] │ │ │ │ - ldr r2, [sp, #84] @ 0x54 │ │ │ │ + vstr s13, [r1] │ │ │ │ vmov.f32 s10, s15 │ │ │ │ vldr s15, [sp, #176] @ 0xb0 │ │ │ │ - vsub.f32 s15, s15, s8 │ │ │ │ vsub.f32 s13, s10, s14 │ │ │ │ + vsub.f32 s15, s15, s8 │ │ │ │ vmla.f32 s11, s15, s24 │ │ │ │ vmul.f32 s15, s15, s31 │ │ │ │ vnmls.f32 s15, s12, s24 │ │ │ │ vadd.f32 s12, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vadd.f32 s15, s14, s10 │ │ │ │ vldr s10, [sp, #188] @ 0xbc │ │ │ │ vstr s12, [r2] │ │ │ │ vmul.f32 s12, s2, s31 │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ - ldr r2, [sp, #88] @ 0x58 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vstr s13, [r7] │ │ │ │ - vldr s13, [sp, #224] @ 0xe0 │ │ │ │ - b.n 5c8dc │ │ │ │ - nop │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r7, #15 │ │ │ │ + vstr s13, [r6] │ │ │ │ + ldr r2, [sp, #88] @ 0x58 │ │ │ │ vmov.f32 s11, s10 │ │ │ │ - ldr r7, [sp, #72] @ 0x48 │ │ │ │ + vldr s13, [sp, #220] @ 0xdc │ │ │ │ vstr s14, [r2] │ │ │ │ vstr s15, [r3] │ │ │ │ + ldr r3, [sp, #72] @ 0x48 │ │ │ │ vsub.f32 s15, s21, s13 │ │ │ │ vadd.f32 s13, s13, s21 │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ + ldr r2, [sp, #100] @ 0x64 │ │ │ │ vmul.f32 s14, s15, s3 │ │ │ │ - vmls.f32 s11, s13, s16 │ │ │ │ - vldr s16, [sp, #160] @ 0xa0 │ │ │ │ + vsub.f32 s15, s1, s16 │ │ │ │ + vmls.f32 s11, s13, s18 │ │ │ │ vadd.f32 s13, s10, s13 │ │ │ │ - vsub.f32 s15, s0, s16 │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ vnmls.f32 s12, s15, s24 │ │ │ │ vmul.f32 s15, s15, s31 │ │ │ │ + vstr s13, [r2] │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ vmla.f32 s15, s2, s24 │ │ │ │ vadd.f32 s13, s14, s11 │ │ │ │ vsub.f32 s10, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vstr s10, [r7] │ │ │ │ - vstr s15, [r3] │ │ │ │ + vstr s10, [r3] │ │ │ │ + vstr s15, [r2] │ │ │ │ vsub.f32 s15, s14, s11 │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ ldr r3, [sp, #360] @ 0x168 │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #360] @ 0x168 │ │ │ │ - ldr r3, [sp, #236] @ 0xec │ │ │ │ + ldr r6, [sp, #68] @ 0x44 │ │ │ │ vadd.f32 s14, s12, s15 │ │ │ │ - ldr r6, [sp, #20] │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #360] @ 0x168 │ │ │ │ + ldr r3, [sp, #236] @ 0xec │ │ │ │ + vstr s14, [r6] │ │ │ │ + ldr r2, [sp, #360] @ 0x168 │ │ │ │ + vstr s15, [r5] │ │ │ │ + add lr, r3 │ │ │ │ add r8, r3 │ │ │ │ - add r9, r3 │ │ │ │ ldr r3, [sp, #240] @ 0xf0 │ │ │ │ - vstr s14, [r0] │ │ │ │ + add r9, r3 │ │ │ │ add sl, r3 │ │ │ │ - add fp, r3 │ │ │ │ ldr r3, [sp, #244] @ 0xf4 │ │ │ │ - vstr s15, [r6] │ │ │ │ - eors r5, r3 │ │ │ │ - ldrd r2, r3, [sp, #360] @ 0x168 │ │ │ │ + eor.w fp, fp, r3 │ │ │ │ + ldr r3, [sp, #364] @ 0x16c │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5bf60 │ │ │ │ + bne.w 60e3c │ │ │ │ + b.n 6184c │ │ │ │ + subs r5, r7, r6 │ │ │ │ + subs r7, #15 │ │ │ │ add sp, #252 @ 0xfc │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0005c970 : │ │ │ │ - ldr r2, [pc, #12] @ (5c980 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (5c984 ) │ │ │ │ +00061868 : │ │ │ │ + ldr r2, [pc, #12] @ (61878 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (6187c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - bcc.n 5c900 │ │ │ │ - movs r1, r1 │ │ │ │ - bl ffde6986 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ + movs r4, #196 @ 0xc4 │ │ │ │ + movs r2, r1 │ │ │ │ + bl ffdb587e │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #28] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r7, [sp, #20] │ │ │ │ ldr r5, [sp, #36] @ 0x24 │ │ │ │ add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ add.w ip, r7, ip, lsl #3 │ │ │ │ - bge.n 5ca28 │ │ │ │ + bge.n 6192e │ │ │ │ cmp r5, #1 │ │ │ │ itt eq │ │ │ │ addeq.w ip, ip, #8 │ │ │ │ vmoveq.f32 s11, #96 @ 0x3f000000 0.5 │ │ │ │ - bne.n 5ca2a │ │ │ │ + bne.n 6193c │ │ │ │ vldr s15, [r1] │ │ │ │ mov r5, r3 │ │ │ │ - vldr s12, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s14, [r2] │ │ │ │ - subs r3, #4 │ │ │ │ - vldr s13, [ip, #-4] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r6, r4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ + vldr s12, [r3, #4] │ │ │ │ + add.w ip, ip, #8 │ │ │ │ + vldr s14, [r2] │ │ │ │ + vldr s9, [ip, #-16] │ │ │ │ vsub.f32 s10, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r0] │ │ │ │ - add.w ip, ip, #8 │ │ │ │ - vldr s9, [ip, #-16] │ │ │ │ + vldr s13, [ip, #-12] │ │ │ │ vsub.f32 s8, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s13, s12 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vnmls.f32 s14, s9, s8 │ │ │ │ vmla.f32 s13, s9, s12 │ │ │ │ vadd.f32 s12, s14, s10 │ │ │ │ @@ -96594,37 +98937,40 @@ │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vstmia r0!, {s12} │ │ │ │ vstr s14, [r5] │ │ │ │ mov r5, r2 │ │ │ │ sub.w r2, r2, #4 │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 5c9ac │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 618ae │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + vmov.f32 s12, #96 @ 0x3f000000 0.5 │ │ │ │ add.w ip, ip, #8 │ │ │ │ rsb lr, r5, #0 │ │ │ │ - vmov.f32 s12, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s14, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s15, [r1] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w ip, ip, #8 │ │ │ │ - vldr s13, [r0] │ │ │ │ cmp r6, r4 │ │ │ │ - vldr s11, [ip, #-12] │ │ │ │ + vldr s15, [r1] │ │ │ │ + vldr s13, [r0] │ │ │ │ + vldr s8, [ip, #-16] │ │ │ │ vsub.f32 s10, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [r2] │ │ │ │ - vldr s8, [ip, #-16] │ │ │ │ + vldr s11, [ip, #-12] │ │ │ │ vsub.f32 s9, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vmul.f32 s13, s15, s11 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ - vmla.f32 s15, s9, s11 │ │ │ │ vnmls.f32 s13, s9, s8 │ │ │ │ + vmla.f32 s15, s9, s11 │ │ │ │ vadd.f32 s11, s10, s13 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vmul.f32 s11, s11, s12 │ │ │ │ vmul.f32 s13, s13, s12 │ │ │ │ vstr s11, [r1] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ @@ -96633,69 +98979,76 @@ │ │ │ │ vmul.f32 s14, s14, s12 │ │ │ │ vstr s11, [r0] │ │ │ │ add r0, r5 │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, lr │ │ │ │ vstr s14, [r2] │ │ │ │ add r2, lr │ │ │ │ - bne.n 5ca38 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 6194c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0005cab4 : │ │ │ │ - ldr r2, [pc, #12] @ (5cac4 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (5cac8 ) │ │ │ │ +000619d8 : │ │ │ │ + ldr r2, [pc, #12] @ (619e8 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (619ec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - bcs.n 5ca1c │ │ │ │ - movs r1, r1 │ │ │ │ - mcr2 15, 6, pc, cr9, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + movs r3, #132 @ 0x84 │ │ │ │ + movs r2, r1 │ │ │ │ + mrc2 15, 4, pc, cr11, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ - mla ip, ip, r6, r4 │ │ │ │ - bge.w 5cc2e │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w ip, r4, r6, lsl #3 │ │ │ │ + bge.w 61b66 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ itt eq │ │ │ │ addeq.w ip, ip, #24 │ │ │ │ vmoveq.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ - bne.w 5cc32 │ │ │ │ - vldr s10, [r3] │ │ │ │ + bne.w 61b7c │ │ │ │ + vldr s8, [r2] │ │ │ │ add.w r4, r1, lr │ │ │ │ - vldr s14, [r1] │ │ │ │ add.w r9, r3, lr │ │ │ │ - vldr s8, [r2] │ │ │ │ add.w r8, r2, lr │ │ │ │ - vldr s13, [r0] │ │ │ │ add.w r6, r0, lr │ │ │ │ + vldr s10, [r3] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w ip, ip, #24 │ │ │ │ + cmp r7, r5 │ │ │ │ + vldr s13, [r0] │ │ │ │ + vldr s14, [r1] │ │ │ │ + vldr s7, [r6] │ │ │ │ + vsub.f32 s12, s8, s13 │ │ │ │ vadd.f32 s15, s10, s14 │ │ │ │ vsub.f32 s11, s14, s10 │ │ │ │ - vldr s14, [ip, #-24] @ 0xffffffe8 │ │ │ │ - adds r5, #1 │ │ │ │ - vsub.f32 s12, s8, s13 │ │ │ │ + vldr s14, [ip, #-48] @ 0xffffffd0 │ │ │ │ vadd.f32 s10, s13, s8 │ │ │ │ - vldr s8, [ip, #-20] @ 0xffffffec │ │ │ │ - cmp r7, r5 │ │ │ │ - vldr s7, [r6] │ │ │ │ - add.w ip, ip, #24 │ │ │ │ + vldr s8, [ip, #-44] @ 0xffffffd4 │ │ │ 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s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vstr s13, [r4] │ │ │ │ mov r4, r3 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.w 5cafe │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.w 61a34 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ add.w ip, ip, #24 │ │ │ │ rsb sl, r4, #0 │ │ │ │ - vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s12, [r3] │ │ │ │ + vldr s15, [r0] │ │ │ │ add.w r6, r1, lr │ │ │ │ - vldr s10, [r1] │ │ │ │ add.w fp, r3, lr │ │ │ │ - vldr s15, [r0] │ │ │ │ add.w r8, r0, lr │ │ │ │ - vldr s14, [r2] │ │ │ │ add.w r9, r2, lr │ │ │ │ + vldr s12, [r3] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w ip, ip, #24 │ │ │ │ + cmp r7, r5 │ │ │ │ + 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- movs r1, r1 │ │ │ │ - stc2l 15, cr15, [sp, #-1020] @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w lr, #40 @ 0x28 │ │ │ │ - ldr r7, [pc, #584] @ (5cfe0 ) │ │ │ │ + movs r0, #204 @ 0xcc │ │ │ │ + movs r2, r1 │ │ │ │ + stc2 15, cr15, [r3, #-1020]! @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #20 │ │ │ │ - add r7, pc │ │ │ │ - ldr r4, [sp, #80] @ 0x50 │ │ │ │ ldr r6, [sp, #72] @ 0x48 │ │ │ │ - add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ + ldr r4, [sp, #80] @ 0x50 │ │ │ │ + ldr r7, [pc, #612] @ (61f5c ) │ │ │ │ ldr r5, [sp, #88] @ 0x58 │ │ │ │ - mla ip, lr, ip, r6 │ │ │ │ + add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ + add.w ip, ip, ip, lsl #2 │ │ │ │ + add r7, pc │ │ │ │ + add.w ip, r6, ip, lsl #3 │ │ │ │ ldr r6, [sp, #84] @ 0x54 │ │ │ │ cmp r4, r6 │ │ │ │ - bge.w 5cfd6 │ │ │ │ - ldr r6, [pc, #556] @ (5cfe4 ) │ │ │ │ + bge.w 61f40 │ │ │ │ + ldr r6, [pc, #588] @ (61f60 ) │ │ │ │ cmp r5, #1 │ │ │ │ ldr r6, [r7, r6] │ │ │ │ ldr r6, [r6, #0] │ │ │ │ str r6, [sp, #4] │ │ │ │ - bne.w 5cfec │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ - vldr s5, [pc, #544] @ 5cfe8 │ │ │ │ + bne.w 61f68 │ │ │ │ + vldr s5, [pc, #580] @ 61f64 │ │ │ │ vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ ldr r5, [sp, #76] @ 0x4c │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s9, [r3] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w ip, ip, #40 @ 0x28 │ │ │ │ vldr s11, [r2] │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - vldr s2, [r1] │ │ │ │ - adds r7, r1, r5 │ │ │ │ + vldr s8, [r0] │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + vldr s9, [r3] │ │ │ │ + add.w r7, r1, r5 │ │ │ │ add.w r8, r3, r5 │ │ │ │ - adds r6, r0, r5 │ │ │ │ + add.w r6, r0, r5 │ │ │ │ add.w lr, r2, r5 │ │ │ │ + vldr s2, [r1] │ │ │ │ add.w sl, r6, r5 │ │ │ │ add.w r9, lr, r5 │ │ │ │ vldr s15, [r8] │ │ │ │ add.w fp, r7, r5 │ │ │ │ - vldr s13, [r7] │ │ │ │ add r5, r8 │ │ │ │ + vsub.f32 s17, s11, s8 │ │ │ │ + vadd.f32 s8, s8, s11 │ │ │ │ + vldr s13, [r7] │ │ │ │ vldr s14, [r6] │ │ │ │ vadd.f32 s16, s9, s2 │ │ │ │ - vldr s12, [sl] │ │ │ │ vsub.f32 s2, s2, s9 │ │ │ │ + vldr s12, [sl] │ │ │ │ vadd.f32 s3, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [lr] │ │ │ │ vldr s4, [r5] │ │ │ │ - vldr s8, [r0] │ │ │ │ + vldr s11, [ip, #-64] @ 0xffffffc0 │ │ │ │ vsub.f32 s10, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [r9] │ │ │ │ - vsub.f32 s17, s11, s8 │ │ │ │ - vadd.f32 s8, s8, s11 │ │ │ │ - vldr s11, [ip, #-64] @ 0xffffffc0 │ │ │ │ vsub.f32 s0, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vldr s12, [fp] │ │ │ │ vadd.f32 s1, s4, s12 │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ vldr s4, [ip, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s9, s4, s3 │ │ │ │ vmul.f32 s4, s4, s10 │ │ │ │ vmla.f32 s9, s11, s10 │ │ │ │ vldr s10, [ip, #-68] @ 0xffffffbc │ │ │ │ vnmls.f32 s4, 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[r8] │ │ │ │ vadd.f32 s1, s4, s8 │ │ │ │ + vsub.f32 s8, s8, s4 │ │ │ │ vstr s12, [fp] │ │ │ │ vmul.f32 s12, s14, s6 │ │ │ │ - vsub.f32 s8, s8, s4 │ │ │ │ - vadd.f32 s14, s14, s1 │ │ │ │ vnmls.f32 s12, s1, s7 │ │ │ │ + vadd.f32 s14, s14, s1 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vsub.f32 s0, s12, s13 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vsub.f32 s13, s11, s3 │ │ │ │ vstr s0, [sl] │ │ │ │ vstmia r0!, {s14} │ │ │ │ vmul.f32 s14, s9, s7 │ │ │ │ vstr s12, [lr] │ │ │ │ - vmla.f32 s14, s13, s6 │ │ │ │ vsub.f32 s12, s15, s10 │ │ │ │ - vsub.f32 s13, s13, s9 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ + vmla.f32 s14, s13, s6 │ │ │ │ + vsub.f32 s13, s13, s9 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vstr s13, [r5] │ │ │ │ vsub.f32 s13, s12, s14 │ │ │ │ - mov r5, r3 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - subs r3, #4 │ │ │ │ + mov r5, r3 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vstr s13, [r5] │ │ │ │ vmul.f32 s13, s15, s6 │ │ │ │ + vadd.f32 s15, s15, s8 │ │ │ │ vstr s14, [r7] │ │ │ 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s11, s11, s8 │ │ │ │ - vmla.f32 s3, s8, s7 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ vmul.f32 s14, s15, s5 │ │ │ │ + vmla.f32 s3, s8, s7 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ vnmls.f32 s14, s13, s7 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vstr s11, [r5] │ │ │ │ + vmul.f32 s13, s13, s7 │ │ │ │ vsub.f32 s11, s12, s3 │ │ │ │ vadd.f32 s12, s12, s3 │ │ │ │ - vmul.f32 s13, s13, s7 │ │ │ │ vstr s11, [r3] │ │ │ │ vstr s12, [r7] │ │ │ │ vadd.f32 s12, s10, s9 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ vadd.f32 s11, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vstr s11, [r6] │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ + ldrd r6, r5, [sp, #4] │ │ │ │ + vstr s13, [r9] │ │ │ │ + vstr s14, [r2] │ │ │ │ add r0, r5 │ │ │ │ add r1, r5 │ │ │ │ ldr r5, [sp, #12] │ │ │ │ - vstr s13, [r9] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s14, [r2] │ │ │ │ add r2, r5 │ │ │ │ + add r3, r5 │ │ │ │ ldr r5, [sp, #76] @ 0x4c │ │ │ │ - eors r5, r6 │ │ │ │ + eor.w r5, r5, r6 │ │ │ │ str r5, [sp, #76] @ 0x4c │ │ │ │ ldr r5, [sp, #84] @ 0x54 │ │ │ │ cmp r5, r4 │ │ │ │ - bne.w 5d002 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 61f84 │ │ │ │ + b.n 61f40 │ │ │ │ │ │ │ │ -0005d214 : │ │ │ │ - ldr r2, [pc, #12] @ (5d224 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (5d228 ) │ │ │ │ +00062198 : │ │ │ │ + ldr r2, [pc, #12] @ (621a8 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (621ac ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldmia r3, {r1, r3, r5, r7} │ │ │ │ - movs r1, r1 │ │ │ │ - @ instruction: 0xfb6dffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r3 │ │ │ │ + adds r4, r4, #0 │ │ │ │ + movs r2, r1 │ │ │ │ + @ instruction: 0xfb33ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r0 │ │ │ │ + mov r8, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ sub sp, #28 │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ - ldr r4, [pc, #812] @ (5d56c ) │ │ │ │ - mov r8, r2 │ │ │ │ - ldr r3, [sp, #120] @ 0x78 │ │ │ │ - add r4, pc │ │ │ │ ldr r0, [sp, #112] @ 0x70 │ │ │ │ - subs r3, #1 │ │ │ │ + ldrd r3, r5, [sp, #120] @ 0x78 │ │ │ │ + ldr r4, [pc, #852] @ (6252c ) │ │ │ │ ldr r2, [sp, #128] @ 0x80 │ │ │ │ - mla r3, r5, r3, r0 │ │ │ │ - ldrd r0, r5, [sp, #120] @ 0x78 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + rsb r3, r3, r3, lsl #3 │ │ │ │ + add r4, pc │ │ │ │ + add.w r3, r0, r3, lsl #3 │ │ │ │ + ldr r0, [sp, #120] @ 0x78 │ │ │ │ cmp r0, r5 │ │ │ │ - bge.w 5d560 │ │ │ │ - ldr r0, [pc, #788] @ (5d570 ) │ │ │ │ + bge.w 6250e │ │ │ │ + ldr r0, [pc, #828] @ (62530 ) │ │ │ │ cmp r2, #1 │ │ │ │ ldr r0, [r4, r0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ str r0, [sp, #12] │ │ │ │ - bne.w 5d578 │ │ │ │ - adds r3, #56 @ 0x38 │ │ │ │ - vldr s7, [pc, #776] @ 5d574 │ │ │ │ + bne.w 62538 │ │ │ │ + vldr s7, [pc, #820] @ 62534 │ │ │ │ vmov.f32 s11, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r3, r3, #56 @ 0x38 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r2, [sp, #116] @ 0x74 │ │ │ │ - adds r3, #56 @ 0x38 │ │ │ │ ldr r5, [sp, #0] │ │ │ │ + add.w r3, r3, #56 @ 0x38 │ │ │ │ + ldr r2, [sp, #116] @ 0x74 │ │ │ │ vldr s8, [r9] │ │ │ │ - lsls r2, r2, #3 │ │ │ │ + vldr s23, [r5] │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ vldr s10, [r8] │ │ │ │ - adds r0, r5, r2 │ │ │ │ + add.w r0, r5, r2 │ │ │ │ add.w fp, r9, r2 │ │ │ │ - adds r4, r7, r2 │ │ │ │ + add.w r4, r7, r2 │ │ │ │ add.w sl, r8, r2 │ │ │ │ - vldr s23, [r5] │ │ │ │ + vldr s17, [r7] │ │ │ │ vldr s14, [r0] │ │ │ │ - vldr s15, [fp] │ │ │ │ - vldr s6, [sl] │ │ │ │ vadd.f32 s13, s8, s23 │ │ │ │ - vldr s17, [r7] │ │ │ │ vsub.f32 s23, s23, s8 │ │ │ │ + strd r4, r0, [sp, #4] │ │ │ │ + vldr s15, [fp] │ │ │ │ + vldr s6, [sl] │ │ │ │ + vsub.f32 s9, s10, s17 │ │ │ │ + vadd.f32 s17, s17, s10 │ │ │ │ + vldr s0, [r3, #-108] @ 0xffffff94 │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [r4] │ │ │ │ vldr s8, [r3, #-84] @ 0xffffffac │ │ │ │ - vsub.f32 s9, s10, s17 │ │ │ │ - vadd.f32 s17, s17, s10 │ │ │ │ - vldr s0, [r3, #-108] @ 0xffffff94 │ │ │ │ + ldr r1, [sp, #116] @ 0x74 │ │ │ │ vadd.f32 s5, s6, s14 │ │ │ │ vsub.f32 s14, s14, s6 │ │ │ │ - vldr s6, [r3, #-88] @ 0xffffffa8 │ │ │ │ - ldr r1, [sp, #116] @ 0x74 │ │ │ │ - str r0, [sp, #8] │ │ │ │ - vmul.f32 s10, s8, s5 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - lsls r0, r1, #2 │ │ │ │ vldr s2, [r3, #-104] @ 0xffffff98 │ │ │ │ + vldr s6, [r3, #-88] @ 0xffffffa8 │ │ │ │ + mov.w r0, r1, lsl #2 │ │ │ │ add.w r4, r9, r0 │ │ │ │ - adds r6, r5, r0 │ │ │ │ - adds r5, r7, r0 │ │ │ │ + add.w r6, r5, r0 │ │ │ │ + vmul.f32 s10, s8, s5 │ │ │ │ + add.w r5, r7, r0 │ │ │ │ add r0, r8 │ │ │ │ + add.w r1, r4, r2 │ │ │ │ + add.w ip, r6, r2 │ │ │ │ + add.w lr, r5, r2 │ │ │ │ + add r2, r0 │ │ │ │ vnmls.f32 s10, s6, s12 │ │ │ │ vmul.f32 s6, s6, s5 │ │ │ │ + vldr s5, [r5] │ │ │ │ vmla.f32 s6, s8, s12 │ │ │ │ vldr s12, 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│ │ │ - ldrd r1, r2, [sp, #120] @ 0x78 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #120] @ 0x78 │ │ │ │ + ldr r2, [sp, #116] @ 0x74 │ │ │ │ vstr s15, [r0] │ │ │ │ vsub.f32 s15, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ ldr r0, [sp, #8] │ │ │ │ - cmp r2, r1 │ │ │ │ + eor.w r2, r2, r1 │ │ │ │ + ldr r1, [sp, #120] @ 0x78 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmul.f32 s12, s12, s11 │ │ │ │ + str r2, [sp, #116] @ 0x74 │ │ │ │ + ldr r2, [sp, #124] @ 0x7c │ │ │ │ vstr s15, [r4] │ │ │ │ + cmp r2, r1 │ │ │ │ ldr r4, [sp, #4] │ │ │ │ vstr s9, [r4] │ │ │ │ vstr s12, [r0] │ │ │ │ - bne.w 5d272 │ │ │ │ + bne.w 6220c │ │ │ │ add sp, #28 │ │ │ │ vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - adds r2, r6, r5 │ │ │ │ + ldr r2, [r2, #28] │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r6, #181 @ 0xb5 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - adds r3, #56 @ 0x38 │ │ │ │ - vldr s7, [pc, #-12] @ 5d574 │ │ │ │ + vldr s7, [pc, #-8] @ 62534 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r3, r3, #56 @ 0x38 │ │ │ │ str r2, [sp, #16] │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #20] │ │ │ │ ldr r2, [sp, #116] @ 0x74 │ │ │ │ - adds r3, #56 @ 0x38 │ │ │ │ + add.w r3, r3, #56 @ 0x38 │ │ │ │ vldr s5, [r9] │ │ │ │ vldr s15, [r1] │ │ │ │ - lsls r2, r2, #3 │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ vldr s14, [r7] │ │ │ │ - adds r0, r1, r2 │ │ │ │ + add.w r0, r1, r2 │ │ │ │ add.w fp, r9, r2 │ │ │ │ - adds r4, r7, r2 │ │ │ │ + add.w r4, r7, r2 │ │ │ │ add.w r5, r8, r2 │ │ │ │ + vldr s13, [r8] │ │ │ │ + vldr s10, [r0] │ │ │ │ vadd.f32 s11, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ - vldr s10, [r0] │ │ │ │ + strd r0, r4, [sp] │ │ │ │ vldr s12, [fp] │ │ │ │ + str r5, [sp, #8] │ │ │ │ vldr s4, [r5] │ │ │ │ - vldr s5, [r3, #-84] @ 0xffffffac │ │ │ │ + vsub.f32 s6, s13, s14 │ │ │ │ + vadd.f32 s13, s13, s14 │ │ │ │ + vldr s14, [r3, #-88] @ 0xffffffa8 │ │ │ │ vsub.f32 s1, s10, s12 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ vldr s12, [r4] │ │ │ │ - vldr s13, [r8] │ │ │ │ + vldr s5, [r3, #-84] @ 0xffffffac │ │ │ │ ldr r6, [sp, #116] @ 0x74 │ │ │ │ vadd.f32 s8, s12, s4 │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ - vsub.f32 s6, s13, s14 │ │ │ │ - vadd.f32 s13, s13, s14 │ │ │ │ - vldr s14, [r3, #-88] @ 0xffffffa8 │ │ │ │ - str r0, [sp, #0] │ │ │ │ - lsls r0, r6, #2 │ │ │ │ - vmul.f32 s19, s8, s5 │ │ │ │ - adds r6, r1, r0 │ │ │ │ - str r4, [sp, #4] │ │ │ │ + mov.w r0, r6, lsl #2 │ │ │ │ add.w r4, r9, r0 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - adds r5, r7, r0 │ │ │ │ - vldr s17, [r6] │ │ │ │ + add.w r6, r1, r0 │ │ │ │ + vmul.f32 s19, s8, s5 │ │ │ │ + add.w r5, r7, r0 │ │ │ │ add r0, r8 │ │ │ │ - vnmls.f32 s19, s1, s14 │ │ │ │ - vmul.f32 s1, s1, s5 │ │ │ │ - vmla.f32 s1, s8, s14 │ │ │ │ - vldr s5, [r3, #-112] @ 0xffffff90 │ │ │ │ - vldr s8, [r3, #-108] @ 0xffffff94 │ │ │ │ + vldr s17, [r6] │ │ │ │ add.w ip, r4, r2 │ │ │ │ add.w lr, r6, r2 │ │ │ │ add.w sl, r5, r2 │ │ │ │ add r2, r0 │ │ │ │ + vldr s20, [sl] │ │ │ │ + vnmls.f32 s19, s1, s14 │ │ │ │ + vmul.f32 s1, s1, s5 │ │ │ │ + vldr s5, [r3, #-112] @ 0xffffff90 │ │ │ │ + vmla.f32 s1, s8, s14 │ │ │ │ + vldr s8, [r3, #-108] @ 0xffffff94 │ │ │ │ vmul.f32 s14, s11, s8 │ │ │ │ vmul.f32 s11, s11, s5 │ │ │ │ vmla.f32 s11, s6, s8 │ │ │ │ vldr s8, [r3, #-76] @ 0xffffffb4 │ │ │ │ - vldr s20, [sl] │ │ │ │ - vmul.f32 s0, s10, s8 │ │ │ │ vnmls.f32 s14, s6, s5 │ │ │ │ + vmul.f32 s0, s10, s8 │ │ │ │ vmov.f32 s3, s11 │ │ │ │ vldr s11, [r3, #-80] @ 0xffffffb0 │ │ │ │ vmla.f32 s0, s12, s11 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vldr s8, [r3, #-104] @ 0xffffff98 │ │ │ │ vnmls.f32 s12, s10, s11 │ │ │ │ vldr s11, [r0] │ │ │ │ @@ -97514,17 +99884,17 @@ │ │ │ │ vmla.f32 s8, s12, s21 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vnmls.f32 s12, s17, s21 │ │ │ │ vsub.f32 s21, s15, s19 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vmov.f32 s16, s8 │ │ │ │ vldr s8, [r3, #-60] @ 0xffffffc4 │ │ │ │ - vmul.f32 s17, s11, s8 │ │ │ │ vmov.f32 s10, s12 │ │ │ │ vldr s12, [r3, #-64] @ 0xffffffc0 │ │ │ │ + vmul.f32 s17, s11, s8 │ │ │ │ vmla.f32 s17, s20, s12 │ │ │ │ vmul.f32 s20, s20, s8 │ │ │ │ vnmls.f32 s20, s11, s12 │ │ │ │ vsub.f32 s12, s4, s2 │ │ │ │ vsub.f32 s8, s16, s17 │ │ │ │ vsub.f32 s25, s21, s12 │ │ │ │ vadd.f32 s21, s21, s12 │ │ │ │ @@ -97554,16 +99924,16 @@ │ │ │ │ vmul.f32 s11, s11, s9 │ │ │ │ vmul.f32 s26, s26, s9 │ │ │ │ vstr s5, [r6] │ │ │ │ vadd.f32 s5, s24, s11 │ │ │ │ vsub.f32 s11, s11, s24 │ │ │ │ vstr s5, [r5] │ │ │ │ vadd.f32 s5, s6, s15 │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ vstr s8, [fp] │ │ │ │ vadd.f32 s8, s12, s26 │ │ │ │ vstr s11, [r5] │ │ │ │ vsub.f32 s11, s26, s12 │ │ │ │ vadd.f32 s12, s10, s20 │ │ │ │ vadd.f32 s10, s4, s2 │ │ │ │ vstr s11, [r8] │ │ │ │ @@ -97591,205 +99961,205 @@ │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vstr s10, [r7] │ │ │ │ vstr s11, [ip] │ │ │ │ vstr s13, [r2] │ │ │ │ vsub.f32 s13, s8, s14 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ ldr r2, [sp, #120] @ 0x78 │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #120] @ 0x78 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ + add.w r2, r2, #1 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ - add r7, r2 │ │ │ │ - add r1, r2 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ + str r2, [sp, #120] @ 0x78 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ vstr s13, [r0] │ │ │ │ vsub.f32 s13, s6, s15 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ ldr r0, [sp, #0] │ │ │ │ + add r7, r2 │ │ │ │ + add r1, r2 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + vmul.f32 s13, s13, s9 │ │ │ │ + vmul.f32 s15, s15, s9 │ │ │ │ add r8, r2 │ │ │ │ add r9, r2 │ │ │ │ ldr r2, [sp, #116] @ 0x74 │ │ │ │ - vmul.f32 s13, s13, s9 │ │ │ │ - vmul.f32 s15, s15, s9 │ │ │ │ vstr s13, [r4] │ │ │ │ ldr r4, [sp, #4] │ │ │ │ vstr s14, [r4] │ │ │ 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ldr??.w pc, [r3, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r2 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #76 @ 0x4c │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #80] @ (5d8fc ) │ │ │ │ - ldrd r2, r1, [sp, #184] @ 0xb8 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w r9, [sp, #180] @ 0xb4 │ │ │ │ + ldrd r9, r2, [sp, #180] @ 0xb4 │ │ │ │ + ldr r1, [sp, #188] @ 0xbc │ │ │ │ + ldr r3, [pc, #80] @ (628e0 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5dd22 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 62d12 │ │ │ │ ldr r2, [sp, #192] @ 0xc0 │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ + vmov.f32 s29, #96 @ 0x3f000000 0.5 │ │ │ │ + vmov.f32 s28, #64 @ 0x3e000000 0.125 │ │ │ │ mov r5, r0 │ │ │ │ - vldr s30, [pc, #44] @ 5d8f0 │ │ │ │ - vldr s27, [pc, #44] @ 5d8f4 │ │ │ │ mov ip, r9 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s30, [pc, #44] @ 628d4 │ │ │ │ + vldr s27, [pc, #44] @ 628d8 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s26, [pc, #40] @ 628dc │ │ │ │ str r2, [sp, #60] @ 0x3c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #64] @ 0x40 │ │ │ │ - ldr r2, [pc, #44] @ (5d900 ) │ │ │ │ - vmov.f32 s29, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s26, [pc, #28] @ 5d8f8 │ │ │ │ - vmov.f32 s28, #64 @ 0x3e000000 0.125 │ │ │ │ + ldr r2, [pc, #36] @ (628e4 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #184] @ 0xb8 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - ldr r3, [sp, #176] @ 0xb0 │ │ │ │ - mla r4, r1, r2, r3 │ │ │ │ - b.n 5d904 │ │ │ │ + ldr r3, [sp, #184] @ 0xb8 │ │ │ │ + add.w r3, r3, r3, lsl #3 │ │ │ │ + add.w r4, r2, r3, lsl #3 │ │ │ │ + b.n 628e8 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r6, #143 @ 0x8f │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r6, #243 @ 0xf3 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r6, #150 @ 0x96 │ │ │ │ - asrs r6, r0, #12 │ │ │ │ + str r2, [r4, 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vsub.f32 s12, s2, s12 │ │ │ │ vnmls.f32 s9, s11, s8 │ │ │ │ + vmla.f32 s15, s11, s10 │ │ │ │ vldr s11, [r3] │ │ │ │ - adds r3, r5, r1 │ │ │ │ + add.w r3, r5, r1 │ │ │ │ add r1, r7 │ │ │ │ - vadd.f32 s24, s2, s12 │ │ │ │ + vldr s10, [fp] │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ + vldr s6, [r1] │ │ │ │ vsub.f32 s8, s10, s11 │ │ │ │ vadd.f32 s10, s10, s11 │ │ │ │ - vldr s6, [r1] │ │ │ │ - vsub.f32 s12, s2, s12 │ │ │ │ vldr s11, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ vadd.f32 s1, s11, s6 │ │ │ │ vsub.f32 s11, s11, s6 │ │ │ │ vldr s6, [r4, #-88] @ 0xffffffa8 │ │ │ │ vmul.f32 s5, s1, s0 │ │ │ │ vnmls.f32 s5, s8, s6 │ │ │ │ @@ -97800,100 +100170,100 @@ │ │ │ │ vmul.f32 s6, s10, s0 │ │ │ │ vmla.f32 s6, s11, s1 │ │ │ │ vmul.f32 s11, s11, s0 │ │ │ │ vnmls.f32 s11, s10, s1 │ │ │ │ vsub.f32 s10, s20, s13 │ │ │ │ vsub.f32 s1, s5, s19 │ │ │ │ vadd.f32 s13, s20, s13 │ │ │ │ - vadd.f32 s5, s19, s5 │ │ │ │ vldr s20, [r4, #-108] @ 0xffffff94 │ │ │ │ + vadd.f32 s5, s19, s5 │ │ │ │ vldr s19, [r4, #-112] @ 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s12, s8 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vstr s23, [sp, #56] @ 0x38 │ │ │ │ vsub.f32 s23, s21, s6 │ │ │ │ vmul.f32 s20, s0, s26 │ │ │ │ vadd.f32 s6, s21, s6 │ │ │ │ vmul.f32 s11, s12, s27 │ │ │ │ - vmov.f32 s1, s23 │ │ │ │ - vadd.f32 s23, s22, s9 │ │ │ │ vnmls.f32 s20, s10, s27 │ │ │ │ vmul.f32 s10, s10, s26 │ │ │ │ - vmla.f32 s10, s0, s27 │ │ │ │ + vmov.f32 s1, s23 │ │ │ │ + vadd.f32 s23, s22, s9 │ │ │ │ vsub.f32 s9, s22, s9 │ │ │ │ vnmls.f32 s11, s15, s26 │ │ │ │ vmul.f32 s15, s15, s27 │ │ │ │ vstr s1, [sp, #48] @ 0x30 │ │ │ │ + vmla.f32 s10, s0, s27 │ │ │ │ vadd.f32 s1, s1, s23 │ │ │ │ - vmla.f32 s15, s12, s26 │ │ │ │ vsub.f32 s21, s9, s6 │ │ │ │ + vmla.f32 s15, s12, s26 │ │ │ │ vadd.f32 s9, s9, s6 │ │ │ │ vsub.f32 s16, s31, s1 │ │ │ │ vadd.f32 s1, s31, s1 │ │ │ │ vmul.f32 s17, s1, s28 │ │ │ │ vmul.f32 s16, s16, s30 │ │ │ │ vnmls.f32 s17, s19, s29 │ │ │ │ vadd.f32 s19, s19, s1 │ │ │ │ vmul.f32 s19, s19, s29 │ │ │ │ vadd.f32 s1, s16, s17 │ │ │ │ vsub.f32 s17, s17, s16 │ │ │ │ + vldr s16, [sp, #40] @ 0x28 │ │ │ │ vstr s19, [r6] │ │ │ │ vldr s19, [sp, #56] @ 0x38 │ │ │ │ - vldr s16, [sp, #40] @ 0x28 │ │ │ │ vadd.f32 s0, s10, s1 │ │ │ │ vsub.f32 s10, s10, s1 │ │ │ │ vstr s0, [fp] │ │ │ │ vldr s0, [sp, #52] @ 0x34 │ │ │ │ vstr s10, [sl] │ │ │ │ vadd.f32 s10, s20, s17 │ │ │ │ vsub.f32 s20, s20, s17 │ │ │ │ vldr s17, [sp, #44] @ 0x2c │ │ │ │ vsub.f32 s1, s19, s0 │ │ │ │ vadd.f32 s19, s0, s19 │ │ │ │ vstr s10, [r3] │ │ │ │ - vsub.f32 s16, s16, s17 │ │ │ │ vstr s20, [r0] │ │ │ │ - vmul.f32 s10, s19, s28 │ │ │ │ + vsub.f32 s16, s16, s17 │ │ │ │ vldr s20, [sp, #48] @ 0x30 │ │ │ │ + vmul.f32 s10, s19, s28 │ │ │ │ vmul.f32 s1, s1, s30 │ │ │ │ vmul.f32 s17, s16, s26 │ │ │ │ vmov.f32 s0, s10 │ │ │ │ vsub.f32 s10, s20, s23 │ │ │ │ vnmls.f32 s0, s18, s29 │ │ │ │ + vadd.f32 s18, s18, s19 │ │ │ │ vnmls.f32 s17, s10, s27 │ │ │ │ vmul.f32 s10, s10, s26 │ │ │ │ - vadd.f32 s18, s18, s19 │ │ │ │ - vmla.f32 s10, s16, s27 │ │ │ │ vmul.f32 s18, s18, s29 │ │ │ │ + vmla.f32 s10, s16, s27 │ │ │ │ vadd.f32 s16, s1, s0 │ │ │ │ vstr s18, [r5] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r0, [sp, #12] │ │ │ │ vsub.f32 s18, s16, s10 │ │ │ │ vadd.f32 s10, s10, s16 │ │ │ │ vstr s18, [r3] │ │ │ │ @@ -97903,178 +100273,184 @@ │ │ │ │ ldr r3, [sp, #32] │ │ │ │ vsub.f32 s1, s10, s17 │ │ │ │ vadd.f32 s10, s17, s10 │ │ │ │ vstr s1, [r0] │ │ │ │ vstr s10, [r2] │ │ │ │ vadd.f32 s10, s21, s2 │ │ │ │ vsub.f32 s21, s21, s2 │ │ │ │ - ldr r0, [sp, #20] │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ - vmul.f32 s10, s10, s30 │ │ │ │ + ldrd r2, r0, [sp, #16] │ │ │ │ vmul.f32 s2, s21, s28 │ │ │ │ + vmul.f32 s10, s10, s30 │ │ │ │ vsub.f32 s21, s21, s4 │ │ │ │ vmla.f32 s2, s4, s29 │ │ │ │ vmul.f32 s21, s21, s29 │ │ │ │ vstr s21, [r3] │ │ │ │ - vsub.f32 s12, s2, s10 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ + vsub.f32 s12, s2, s10 │ │ │ │ vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vstr s8, [r0] │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s10, s2 │ │ │ │ ldr r3, [sp, #184] @ 0xb8 │ │ │ │ - adds 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[r1] │ │ │ │ vstr s14, [r2] │ │ │ │ vadd.f32 s14, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + ldr r2, [sp, #184] @ 0xb8 │ │ │ │ vstr s14, [lr] │ │ │ │ vstr s15, [r7] │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ eor.w ip, ip, r3 │ │ │ │ - ldrd r2, r3, [sp, #184] @ 0xb8 │ │ │ │ + ldr r3, [sp, #188] @ 0xbc │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5d904 │ │ │ │ + bne.w 628e8 │ │ │ │ add sp, #76 @ 0x4c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0005dd2c : │ │ │ │ - ldr r2, [pc, #12] @ (5dd3c ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (5dd40 ) │ │ │ │ +00062d30 : │ │ │ │ + ldr r2, [pc, #12] @ (62d40 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (62d44 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ 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#28] │ │ │ │ + vmul.f32 s9, s27, s29 │ │ │ │ vstr s0, [r3] │ │ │ │ vsub.f32 s0, s26, s2 │ │ │ │ - vnmls.f32 s9, s25, s30 │ │ │ │ vadd.f32 s2, s2, s26 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ + vnmls.f32 s9, s25, s30 │ │ │ │ vmul.f32 s0, s0, s30 │ │ │ │ vmul.f32 s2, s2, s30 │ │ │ │ vstr s0, [r6] │ │ │ │ - vldr s0, [sp, #60] @ 0x3c │ │ │ │ vstr s1, [r9] │ │ │ │ vsub.f32 s1, s11, s22 │ │ │ │ + vadd.f32 s11, s22, s11 │ │ │ │ + vldr s0, [sp, #60] @ 0x3c │ │ │ │ vstr s2, [sl] │ │ │ │ vsub.f32 s2, s14, s3 │ │ │ │ - vsub.f32 s6, s9, s0 │ │ │ │ vadd.f32 s14, s3, s14 │ │ │ │ vsub.f32 s3, s10, s23 │ │ │ │ - vadd.f32 s9, s0, s9 │ │ │ │ vadd.f32 s10, s23, s10 │ │ │ │ - vadd.f32 s11, s22, s11 │ │ │ │ + ldr r6, [sp, #40] @ 0x28 │ │ │ │ + vsub.f32 s6, s9, s0 │ │ │ │ + vadd.f32 s9, s0, s9 │ │ │ │ vadd.f32 s0, s2, s5 │ │ │ │ vsub.f32 s2, s2, s5 │ │ │ │ - ldr r6, [sp, #40] @ 0x28 │ │ │ │ vadd.f32 s17, s3, s6 │ │ │ │ vsub.f32 s6, s6, s3 │ │ │ │ vsub.f32 s18, s0, s17 │ │ │ │ vadd.f32 s0, s0, s17 │ │ │ │ vadd.f32 s17, s1, s16 │ │ │ │ vsub.f32 s1, s1, s16 │ │ │ │ vstr s18, [r3] │ │ │ │ vstr s0, [r2] │ │ │ │ vsub.f32 s0, s8, s4 │ │ │ │ vadd.f32 s3, s1, s6 │ │ │ │ vadd.f32 s8, s8, s4 │ │ │ │ vsub.f32 s6, s6, s1 │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ vadd.f32 s18, s17, s0 │ │ │ │ vsub.f32 s0, s0, s17 │ │ │ │ - vstr s18, [lr] │ │ │ │ + vstr s18, [r2] │ │ │ │ vstr s0, [r4] │ │ │ │ vstr s3, [r5] │ │ │ │ vstr s6, [r0] │ │ │ │ vsub.f32 s6, s2, s8 │ │ │ │ - ldr r5, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s2, s2, s8 │ │ │ │ vsub.f32 s8, s9, s10 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ vstr s6, [fp] │ │ │ │ vsub.f32 s6, s11, s7 │ │ │ │ - vstr s2, [r5] │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ + vstr s2, [r5] │ │ │ │ ldr r5, [sp, #48] @ 0x30 │ │ │ │ vadd.f32 s5, s6, s8 │ │ │ │ vsub.f32 s8, s8, s6 │ │ │ │ vsub.f32 s6, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s5, [r5] │ │ │ │ vstr s8, [r2] │ │ │ │ vsub.f32 s8, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s5, s8, s6 │ │ │ │ vadd.f32 s8, s8, s6 │ │ │ │ vsub.f32 s12, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vstr s5, [r4] │ │ │ │ + vstr s5, [r7] │ │ │ │ vstr s8, [r6] │ │ │ │ ldr r6, [sp, #44] @ 0x2c │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - ldr r2, [sp, #76] @ 0x4c │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ vstr s12, [r6] │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s14, [r4] │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ - ldr r3, [sp, #192] @ 0xc0 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s14, [r3] │ │ │ │ + ldr r3, [sp, #192] @ 0xc0 │ │ │ │ + vstr s15, [r1] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #192] @ 0xc0 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - vstr s14, [r7] │ │ │ │ + ldr r2, [sp, #192] @ 0xc0 │ │ │ │ add r9, r3 │ │ │ │ add sl, r3 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - vstr s15, [r1] │ │ │ │ add fp, r3 │ │ │ │ add r0, r3 │ │ │ │ - ldr r3, [sp, #188] @ 0xbc │ │ │ │ - eors r3, r2 │ │ │ │ - str r3, [sp, #188] @ 0xbc │ │ │ │ - ldrd r2, r3, [sp, #192] @ 0xc0 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + eor.w lr, lr, r3 │ │ │ │ + ldr r3, [sp, #196] @ 0xc4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5dd9c │ │ │ │ + bne.w 62db8 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0005e278 : │ │ │ │ - ldr r2, [pc, #12] @ (5e288 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (5e28c ) │ │ │ │ +000632b8 : │ │ │ │ + ldr r2, [pc, #12] @ (632c8 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (632cc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - cbnz r6, 5e300 │ │ │ │ - movs r1, r1 │ │ │ │ - @ instruction: 0xfac1ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + lsrs r4, r2, #14 │ │ │ │ + movs r2, r1 │ │ │ │ + @ instruction: 0xfa83ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r1 │ │ │ │ + mov r9, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r2 │ │ │ │ + mov r0, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #156 @ 0x9c │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [pc, #80] @ (5e2f4 ) │ │ │ │ - ldrd r2, r1, [sp, #264] @ 0x108 │ │ │ │ - add r3, pc │ │ │ │ - ldr r5, [sp, #260] @ 0x104 │ │ │ │ + sub sp, #148 @ 0x94 │ │ │ │ + ldrd r2, r1, [sp, #256] @ 0x100 │ │ │ │ + ldr r3, [pc, #76] @ (63344 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 5e9f4 │ │ │ │ - ldr r2, [sp, #272] @ 0x110 │ │ │ │ - movs r1, #120 @ 0x78 │ │ │ │ - vldr s27, [pc, #48] @ 5e2e8 │ │ │ │ - mov r7, r0 │ │ │ │ - vldr s25, [pc, #48] @ 5e2ec │ │ │ │ - mov ip, sl │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #140] @ 0x8c │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #144] @ 0x90 │ │ │ │ - ldr r2, [pc, #44] @ (5e2f8 ) │ │ │ │ - mov lr, r5 │ │ │ │ - vldr s24, [pc, #32] @ 5e2f0 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 63a68 │ │ │ │ + ldr r2, [sp, #264] @ 0x108 │ │ │ │ vmov.f32 s28, #96 @ 0x3f000000 0.5 │ │ │ │ + vldr s27, [pc, #48] @ 63338 │ │ │ │ + vldr s25, [pc, #48] @ 6333c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s24, [pc, #44] @ 63340 │ │ │ │ + str r2, [sp, #132] @ 0x84 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #136] @ 0x88 │ │ │ │ + ldr r2, [pc, #40] @ (63348 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #264] @ 0x108 │ │ │ │ - str r4, [sp, #4] │ │ │ │ + str r0, [sp, #4] │ │ │ │ + ldr r2, [sp, #248] @ 0xf8 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #148] @ 0x94 │ │ │ │ + str r3, [sp, #140] @ 0x8c │ │ │ │ ldr r3, [sp, #256] @ 0x100 │ │ │ │ - mla r8, r1, r2, r3 │ │ │ │ - b.n 5e2fc │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r8, r2, r3, lsl #3 │ │ │ │ + b.n 6334c │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r6, #181 @ 0xb5 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r6, #236 @ 0xec │ │ │ │ - lsrs r6, r1, #4 │ │ │ │ + ldr r2, [r7, r2] │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - mov.w r2, lr, lsl #4 │ │ │ │ - add.w r3, ip, r2 │ │ │ │ - adds r0, r7, r2 │ │ │ │ - adds r1, r4, r2 │ │ │ │ - add.w r5, fp, r2 │ │ │ │ - vldr s6, [r8, #-60] @ 0xffffffc4 │ │ │ │ + ldr r0, [sp, #4] │ │ │ │ add.w r8, r8, #120 @ 0x78 │ │ │ │ - vldr s12, [r3] │ │ │ │ + ldr r3, [sp, #252] @ 0xfc │ │ │ │ + vldr s3, [fp] │ │ │ │ + vldr s11, [r0] │ │ │ │ + mov.w r2, r3, lsl #4 │ │ │ │ + vldr s6, [r8, #-180] @ 0xffffff4c │ │ │ │ + add.w r3, sl, r2 │ │ │ │ + add.w r1, r0, r2 │ │ │ │ + add.w r4, r9, r2 │ │ │ │ + add.w r5, fp, r2 │ │ │ │ + vldr s8, [r8, #-184] @ 0xffffff48 │ │ │ │ + strd r3, r1, [sp, #8] │ │ │ │ vldr s15, [r1] │ │ │ │ + strd r4, r5, [sp, #16] │ │ │ │ + vldr s12, [r3] │ │ │ │ vldr s13, [r5] │ │ │ │ - vldr s11, [r4] │ │ │ │ + ldr r1, [sp, #252] @ 0xfc │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - vldr s3, [fp] │ │ │ │ - vldr s8, [r8, #-184] @ 0xffffff48 │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r3, r1, lsl #3 │ │ │ │ + add.w r1, sl, r3 │ │ │ │ + add.w r5, r0, r3 │ │ │ │ vadd.f32 s7, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - str r3, [sp, #8] │ │ │ │ - mov.w r3, lr, lsl #3 │ │ │ │ - add.w r9, r4, r3 │ │ │ │ - str r1, [sp, #12] │ │ │ │ + vldr s13, [sl] │ │ │ │ + add.w r4, r9, r3 │ │ │ │ + add.w ip, fp, r3 │ │ │ │ + str r1, [sp, #24] │ │ │ │ vsub.f32 s9, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vldr s11, [r7] │ │ │ │ - add.w r1, ip, r3 │ │ │ │ - add.w sl, fp, r3 │ │ │ │ - str r5, [sp, #20] │ │ │ │ - adds r5, r7, r3 │ │ │ │ - adds r6, r1, r2 │ │ │ │ + vldr s11, [r9] │ │ │ │ vsub.f32 s10, s3, s11 │ │ │ │ vadd.f32 s3, s3, s11 │ │ │ │ vmul.f32 s11, s7, s6 │ │ │ │ - str r0, [sp, #16] │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - add.w r3, sl, r2 │ │ │ │ - str r6, [sp, #28] │ │ │ │ - str r1, [sp, #24] │ │ │ │ vnmls.f32 s11, s14, s8 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vmla.f32 s14, s7, s8 │ │ │ │ vldr s7, [r1] │ │ │ │ - str r0, [sp, #32] │ │ │ │ + add r1, r2 │ │ │ │ vadd.f32 s26, s9, s11 │ │ │ │ vsub.f32 s8, s3, s14 │ │ │ │ vadd.f32 s3, s3, s14 │ │ │ │ vsub.f32 s14, s9, s11 │ │ │ │ vldr s9, [r8, #-240] @ 0xffffff10 │ │ │ │ - vstr s8, [sp, #92] @ 0x5c │ │ │ │ - vstr s14, [sp, #96] @ 0x60 │ │ │ │ + vstr s8, [sp, #84] @ 0x54 │ │ │ │ + vstr s14, [sp, #88] @ 0x58 │ │ │ │ vldr s14, [r8, #-236] @ 0xffffff14 │ │ │ │ - vldr s8, [r6] │ │ │ │ - adds r6, r5, r2 │ │ │ │ + vldr s8, [r1] │ │ │ │ vmul.f32 s11, s13, s14 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s10, s14 │ │ │ │ vnmls.f32 s11, s10, s9 │ │ │ │ vldr s9, [r8, #-172] @ 0xffffff54 │ │ │ │ + vmla.f32 s13, s10, s14 │ │ │ │ vldr s10, [r8, #-176] @ 0xffffff50 │ │ │ │ vmul.f32 s14, s12, s9 │ │ │ │ vmla.f32 s14, s15, s10 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s12, s10 │ │ │ │ - vsub.f32 s4, s11, s14 │ │ │ │ vadd.f32 s16, s11, s14 │ │ │ │ - vldr s14, [r5] │ │ │ │ + vsub.f32 s4, s11, s14 │ │ │ │ + vldr s14, [r4] │ │ │ │ vsub.f32 s10, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r9] │ │ │ │ - vstr s16, [sp, #104] @ 0x68 │ │ │ │ + vldr s15, [r5] │ │ │ │ vsub.f32 s11, s7, s15 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ - vldr s15, [sl] │ │ │ │ - vstr s10, [sp, #100] @ 0x64 │ │ │ │ + vldr s15, [ip] │ │ │ │ + vstr s10, [sp, #92] @ 0x5c │ │ │ │ + vstr s16, [sp, #96] @ 0x60 │ │ │ │ + strd r5, r1, [sp, #28] │ │ │ │ + add r5, r2 │ │ │ │ + add.w r1, r4, r2 │ │ │ │ + vldr s2, [r8, #-212] @ 0xffffff2c │ │ │ │ + strd r5, r1, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s9, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - str r6, [sp, #36] @ 0x24 │ │ │ │ - vldr s2, [r8, #-212] @ 0xffffff2c │ │ │ │ - vldr s10, [r3] │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r5, ip, r2 │ │ │ │ + ldr r7, [sp, #252] @ 0xfc │ │ │ │ + str r5, [sp, #44] @ 0x2c │ │ │ │ + vldr s10, [r5] │ │ │ │ vsub.f32 s12, s8, s15 │ │ │ │ vadd.f32 s8, s8, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ + vldr s15, [r1] │ │ │ │ vmul.f32 s6, s9, s2 │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - mov.w r3, lr, lsl #2 │ │ │ │ - vldr s0, [r8, #-228] @ 0xffffff1c │ │ │ │ + mov.w r1, r7, lsl #2 │ │ │ │ + add.w r5, sl, r1 │ │ │ │ + add.w lr, r9, r1 │ │ │ │ + mov r6, r5 │ │ │ │ vadd.f32 s5, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vldr s10, [r8, #-216] @ 0xffffff28 │ │ │ │ - adds r0, r4, r3 │ │ │ │ - add.w r1, ip, r3 │ │ │ │ - adds r6, r7, r3 │ │ │ │ - add r3, fp │ │ │ │ - mov r4, r6 │ │ │ │ vnmls.f32 s6, s11, s10 │ │ │ │ vmul.f32 s11, s11, s2 │ │ │ │ vldr s2, [r8, #-148] @ 0xffffff6c │ │ │ │ vmla.f32 s11, s9, s10 │ │ │ │ vldr s9, [r8, #-152] @ 0xffffff68 │ │ │ │ - str r1, [sp, #44] @ 0x2c │ │ │ │ vmul.f32 s10, s5, s2 │ │ │ │ - str r4, [sp, #48] @ 0x30 │ │ │ │ vnmls.f32 s10, s12, s9 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ vmla.f32 s12, s5, s9 │ │ │ │ vadd.f32 s9, s6, s10 │ │ │ │ vsub.f32 s6, s6, s10 │ │ │ │ vadd.f32 s10, s11, s12 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ - vstr s6, [sp, #108] @ 0x6c │ │ │ │ + vstr s6, [sp, #100] @ 0x64 │ │ │ │ vldr s6, [r8, #-204] @ 0xffffff34 │ │ │ │ - vstr s11, [sp, #112] @ 0x70 │ │ │ │ + vstr s11, [sp, #104] @ 0x68 │ │ │ │ vldr s11, [r8, #-208] @ 0xffffff30 │ │ │ │ vmul.f32 s12, s7, s6 │ │ │ │ vmla.f32 s12, s14, s11 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vldr s6, [r8, #-140] @ 0xffffff74 │ │ │ │ vnmls.f32 s14, s7, s11 │ │ │ │ vldr s7, [r8, #-144] @ 0xffffff70 │ │ │ │ vmul.f32 s11, s8, s6 │ │ │ │ vmla.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vnmls.f32 s15, s8, s7 │ │ │ │ vadd.f32 s21, s12, s11 │ │ │ │ vsub.f32 s17, s11, s12 │ │ │ │ - vldr s12, [r1] │ │ │ │ - vldr s11, [r6] │ │ │ │ - add r1, r2 │ │ │ │ - adds r6, r0, r2 │ │ │ │ - str r1, [sp, #52] @ 0x34 │ │ │ │ + vldr s12, [r5] │ │ │ │ + add.w r5, r0, r1 │ │ │ │ + add r1, fp │ │ │ │ + vldr s11, [lr] │ │ │ │ + mov r0, r5 │ │ │ │ + add.w r7, r0, r2 │ │ │ │ vadd.f32 s20, s14, s15 │ │ │ │ vsub.f32 s18, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - vldr s7, [r1] │ │ │ │ - adds r1, r4, r2 │ │ │ │ - adds r2, r3, r2 │ │ │ │ - str r6, [sp, #56] @ 0x38 │ │ │ │ + vldr s15, [r5] │ │ │ │ + mov r5, r6 │ │ │ │ + str r7, [sp, #56] @ 0x38 │ │ │ │ + add r5, r2 │ │ │ │ + vldr s7, [r5] │ │ │ │ + strd r6, r5, [sp, #48] @ 0x30 │ │ │ │ + mov r5, r0 │ │ │ │ vsub.f32 s8, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r4, #28 │ │ │ │ - vldr s6, [r2] │ │ │ │ - str r1, [sp, #60] @ 0x3c │ │ │ │ + vldr s15, [r1] │ │ │ │ + vstr s17, [sp, #108] @ 0x6c │ │ │ │ + vstr s18, [sp, #112] @ 0x70 │ │ │ │ vadd.f32 s1, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - mov r6, r2 │ │ │ │ - vstr s17, [sp, #116] @ 0x74 │ │ │ │ - vstr s18, [sp, #120] @ 0x78 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, lr, r2 │ │ │ │ + add r2, r1 │ │ │ │ + vldr s6, [r2] │ │ │ │ + strd r7, r2, [sp, #60] @ 0x3c │ │ │ │ vsub.f32 s14, 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- adds r4, r7, r2 │ │ │ │ + vldr s6, [r6] │ │ │ │ + str r6, [sp, #76] @ 0x4c │ │ │ │ + add.w r6, r0, r2 │ │ │ │ + add.w r0, r9, r2 │ │ │ │ add r2, fp │ │ │ │ - str r4, [sp, #84] @ 0x54 │ │ │ │ + vldr s7, [r6] │ │ │ │ + vldr s2, [r2] │ │ │ │ vsub.f32 s12, s6, s7 │ │ │ │ vadd.f32 s6, s6, s7 │ │ │ │ - vldr s2, [r2] │ │ │ │ - vldr s7, [r4] │ │ │ │ + vldr s7, [r0] │ │ │ │ vadd.f32 s0, s7, s2 │ │ │ │ vsub.f32 s7, s7, s2 │ │ │ │ vldr s2, [r8, #-136] @ 0xffffff78 │ │ │ │ vnmls.f32 s1, s15, s2 │ │ │ │ vmul.f32 s15, s15, s18 │ │ │ │ vldr s18, [r8, #-196] @ 0xffffff3c │ │ │ │ vmla.f32 s15, s17, s2 │ │ │ │ @@ -98653,17 +101030,18 @@ │ │ │ │ vsub.f32 s1, s1, s2 │ │ │ │ vldr s2, [r8, #-128] @ 0xffffff80 │ │ │ │ vadd.f32 s18, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vmul.f32 s12, s5, s0 │ │ │ │ vmla.f32 s12, s14, s2 │ │ │ │ vmul.f32 s14, s14, s0 │ │ │ │ - vldr s0, [r8, #-188] @ 0xffffff44 │ │ │ │ vnmls.f32 s14, s5, s2 │ │ │ │ vldr s5, [r8, #-192] @ 0xffffff40 │ │ │ │ + vstr s20, [sp, #80] @ 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#56] @ 0x38 │ │ │ │ vadd.f32 s10, s10, s17 │ │ │ │ - vsub.f32 s6, s19, s0 │ │ │ │ - vmul.f32 s13, s13, s27 │ │ │ │ - vmul.f32 s11, s11, s27 │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + vadd.f32 s13, s6, s11 │ │ │ │ + vsub.f32 s11, s11, s6 │ │ │ │ vmul.f32 s7, s7, s28 │ │ │ │ vmul.f32 s10, s10, s28 │ │ │ │ + vmul.f32 s13, s13, s27 │ │ │ │ + vmul.f32 s11, s11, s27 │ │ │ │ vadd.f32 s5, s8, s13 │ │ │ │ vsub.f32 s13, s13, s8 │ │ │ │ - vstr s5, [r1] │ │ │ │ - vstr s13, [r2] │ │ │ │ + vstr s5, [r3] │ │ │ │ + vstr s13, [r7] │ │ │ │ vadd.f32 s13, s12, s4 │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ vmul.f32 s13, s13, s27 │ │ │ │ vmul.f32 s12, s12, s27 │ │ │ │ vsub.f32 s8, s10, s13 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ vsub.f32 s13, s7, s11 │ │ │ │ vadd.f32 s7, s7, s11 │ │ │ │ - vldr s11, [sp, #112] @ 0x70 │ │ │ │ - vstr s8, [r6] │ │ │ │ - vstr s10, [r5] │ │ │ │ - vstr s13, [r3] │ │ │ │ + vldr s11, [sp, #104] @ 0x68 │ │ │ │ + vstr s8, [r2] │ │ │ │ + vstr s10, [r4] │ │ │ │ + vstr s13, [r1] │ │ │ │ vadd.f32 s13, s9, s12 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ vstr s7, [r2] │ │ │ │ vstr s13, [r3] │ │ │ │ - vstr s12, [r0] │ │ │ │ - vldr s12, [sp, #96] @ 0x60 │ │ │ │ - vldr s13, [sp, #92] @ 0x5c │ │ │ │ + vstr s12, [r5] │ │ │ │ + vldr s13, [sp, #84] @ 0x54 │ │ │ │ + vldr s12, [sp, #88] @ 0x58 │ │ │ │ vsub.f32 s5, s12, s11 │ │ │ │ vadd.f32 s11, s12, s11 │ │ │ │ - vldr s12, [sp, #108] @ 0x6c │ │ │ │ - vldr s4, [sp, #100] @ 0x64 │ │ │ │ - vldr s17, [sp, #116] @ 0x74 │ │ │ │ + vldr s12, [sp, #100] @ 0x64 │ │ │ │ + vldr s0, [sp, #116] @ 0x74 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ + vldr s4, [sp, #92] @ 0x5c │ │ │ │ vsub.f32 s9, s13, s12 │ │ │ │ vadd.f32 s12, s13, s12 │ │ │ │ vadd.f32 s13, s1, s15 │ │ │ │ vsub.f32 s15, s15, s1 │ │ │ │ - vsub.f32 s8, s4, s17 │ │ │ │ - vldr s20, [sp, #136] @ 0x88 │ │ │ │ + vldr s17, [sp, #108] @ 0x6c │ │ │ │ + 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│ vadd.f32 s13, s0, s19 │ │ │ │ - vldr s19, [sp, #132] @ 0x84 │ │ │ │ - ldr r6, [sp, #48] @ 0x30 │ │ │ │ - vmul.f32 s9, s9, s28 │ │ │ │ - vmul.f32 s6, s6, s27 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ - ldr r4, [sp, #72] @ 0x48 │ │ │ │ + vldr s19, [sp, #124] @ 0x7c │ │ │ │ vadd.f32 s0, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vsub.f32 s13, s2, s19 │ │ │ │ vmul.f32 s10, s15, s27 │ │ │ │ vadd.f32 s15, s20, s14 │ │ │ │ vmul.f32 s1, s13, s24 │ │ │ │ vmul.f32 s13, s13, s25 │ │ │ │ @@ -98820,772 +101196,768 @@ │ │ │ │ vmla.f32 s2, s14, s24 │ │ │ │ vnmls.f32 s15, s14, s25 │ │ │ │ vadd.f32 s14, s4, s17 │ │ │ │ vadd.f32 s17, s5, s3 │ │ │ │ vsub.f32 s5, s5, s3 │ │ │ │ vmul.f32 s4, s14, s25 │ │ │ │ vmul.f32 s14, s14, s24 │ │ │ │ - vmla.f32 s14, s16, s25 │ │ │ │ vnmls.f32 s4, s16, s24 │ │ │ │ + vmla.f32 s14, s16, s25 │ │ │ │ vadd.f32 s16, s1, s4 │ │ │ │ vsub.f32 s4, s4, s1 │ │ │ │ vadd.f32 s18, s17, s16 │ │ │ │ vsub.f32 s16, s16, s17 │ │ │ │ vadd.f32 s17, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ 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r3, [sp, #252] @ 0xfc │ │ │ │ + vstr s15, [r0] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #256] @ 0x100 │ │ │ │ + ldr r3, [sp, #132] @ 0x84 │ │ │ │ + add r9, r3 │ │ │ │ + add sl, r3 │ │ │ │ + ldr r3, [sp, #136] @ 0x88 │ │ │ │ + add r0, r3 │ │ │ │ add fp, r3 │ │ │ │ - ldr r3, [sp, #148] @ 0x94 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - eor.w lr, lr, r3 │ │ │ │ - ldrd r2, r3, [sp, #264] @ 0x108 │ │ │ │ + ldr r3, [sp, #140] @ 0x8c │ │ │ │ + str r0, [sp, #4] │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + ldr r3, [sp, #260] @ 0x104 │ │ │ │ + str r2, [sp, #252] @ 0xfc │ │ │ │ + ldr r2, [sp, #256] @ 0x100 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5e2fc │ │ │ │ - add sp, #156 @ 0x9c │ │ │ │ + bne.w 6334c │ │ │ │ + add sp, #148 @ 0x94 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0005ea00 : │ │ │ │ - ldr r2, [pc, #12] @ (5ea10 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (5ea14 ) │ │ │ │ +00063a84 : │ │ │ │ + ldr r2, [pc, #12] @ (63a94 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (63a98 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - push {r1, r2, r3, r4, r5, r6} │ │ │ │ - movs r1, r1 │ │ │ │ - strb.w pc, [r5, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r4, r2 │ │ │ │ - mov r5, r3 │ │ │ │ + lsls r0, r7, #15 │ │ │ │ + movs r2, r1 │ │ │ │ + pldw [pc, #-4095] @ 62a9d │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #436 @ 0x1b4 │ │ │ │ - ldr r3, [pc, #112] @ (5ea98 ) │ │ │ │ - ldrd r2, r7, [sp, #544] @ 0x220 │ │ │ │ + ldrd lr, r2, [sp, #540] @ 0x21c │ │ │ │ + ldr r1, [sp, #548] @ 0x224 │ │ │ │ + ldr r3, [pc, #112] @ (63b34 ) │ │ │ │ + cmp r2, r1 │ │ │ │ add r3, pc │ │ │ │ - ldr r6, [sp, #540] @ 0x21c │ │ │ │ - cmp r2, r7 │ │ │ │ - bge.w 5fbc6 │ │ │ │ + bge.w 64ca8 │ │ │ │ ldr r2, [sp, #552] @ 0x228 │ │ │ │ - movs r7, #248 @ 0xf8 │ │ │ │ - vldr s25, [pc, #64] @ 5ea7c │ │ │ │ - mov ip, r4 │ │ │ │ - vldr s31, [pc, #60] @ 5ea80 │ │ │ │ - mov lr, r5 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r9, ip │ │ │ │ + mov sl, lr │ │ │ │ + mov r8, r7 │ │ │ │ + mov ip, r0 │ │ │ │ + vldr s25, [pc, #64] @ 63b18 │ │ │ │ + mov lr, r6 │ │ │ │ + vldr s31, [pc, #60] @ 63b1c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s24, [pc, #56] @ 63b20 │ │ │ │ str r2, [sp, #420] @ 0x1a4 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + vldr s29, [pc, #52] @ 63b24 │ │ │ │ str r2, [sp, #424] @ 0x1a8 │ │ │ │ - ldr r2, [pc, #76] @ (5ea9c ) │ │ │ │ - mov r8, r6 │ │ │ │ - vldr s24, [pc, #48] @ 5ea84 │ │ │ │ - vldr s29, [pc, #48] @ 5ea88 │ │ │ │ - vldr s28, [pc, #48] @ 5ea8c │ │ │ │ + ldr r2, [pc, #64] @ (63b38 ) │ │ │ │ + vldr s28, [pc, #48] @ 63b28 │ │ │ │ + vldr s27, [pc, #48] @ 63b2c │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #544] @ 0x220 │ │ │ │ - vldr s27, [pc, #44] @ 5ea90 │ │ │ │ + ldr r2, [sp, #536] @ 0x218 │ │ │ │ + vldr s26, [pc, #44] @ 63b30 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #428] @ 0x1ac │ │ │ │ - ldr r3, [sp, #536] @ 0x218 │ │ │ │ - vldr s26, [pc, #36] @ 5ea94 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - mla fp, r7, r2, r3 │ │ │ │ - mov r7, r1 │ │ │ │ - b.n 5eaa0 │ │ │ │ - nop │ │ │ │ + ldr r3, [sp, #544] @ 0x220 │ │ │ │ + rsb r3, r3, r3, lsl #5 │ │ │ │ + add.w r4, r2, r3, lsl #3 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + b.n 63b3c │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r6, #181 @ 0xb5 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r6, #236 @ 0xec │ │ │ │ vceq.f16 , , │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r6, #251 @ 0xfb │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r5, #199 @ 0xc7 │ │ │ │ - blt.n 5eafa │ │ │ │ + blt.n 63b96 │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ - lsls r0, r1, #6 │ │ │ │ + str r6, [r5, r3] │ │ │ │ movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - mov.w r3, r8, lsl #4 │ │ │ │ - vldr s10, [lr] │ │ │ │ - add.w r1, lr, r3 │ │ │ │ - str r1, [sp, #12] │ │ │ │ - adds r2, r7, r3 │ │ │ │ - add.w r5, ip, r3 │ │ │ │ - vldr s6, [r7] │ │ │ │ - movs r6, #48 @ 0x30 │ │ │ │ + mov.w r3, sl, lsl #4 │ │ │ │ + vldr s10, [r9] │ │ │ │ + add.w r4, sl, sl, lsl #1 │ │ │ │ + add.w r2, lr, r3 │ │ │ │ + add.w r1, r9, r3 │ │ │ │ + vldr s5, [r8] │ │ │ │ + add.w r0, ip, r3 │ │ │ │ + add.w r5, r8, r3 │ │ │ │ vldr s11, [r1] │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ + strd r2, r1, [sp, #4] │ │ │ │ vldr s14, [r2] │ │ │ │ - adds r0, r1, r3 │ │ │ │ + mov.w r2, r4, lsl #4 │ │ │ │ + strd r0, r5, [sp, #12] │ │ │ │ + vldr s7, [r0] │ │ │ │ + add.w r6, lr, r2 │ │ │ │ + add.w r7, r9, r2 │ │ │ │ + add.w r1, r8, r2 │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ + strd r6, r7, [sp, #20] │ │ │ │ vldr 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r1, r2 │ │ │ │ - add r2, ip │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ + vldr s15, [ip] │ │ │ │ vsub.f32 s13, s5, s15 │ │ │ │ vadd.f32 s5, s5, s15 │ │ │ │ - vldr s15, [fp, #-244] @ 0xffffff0c │ │ │ │ - vldr s8, [r1] │ │ │ │ - str r1, [sp, #32] │ │ │ │ - str r0, [sp, #28] │ │ │ │ + vldr s15, [r0, #-244] @ 0xffffff0c │ │ │ │ vmov.f32 s11, s12 │ │ │ │ vadd.f32 s12, s6, s10 │ │ │ │ vsub.f32 s6, s6, s10 │ │ │ │ - str r4, [sp, #24] │ │ │ │ vmul.f32 s10, s12, s15 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vmla.f32 s12, s13, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ + vldr s15, [r6] │ │ │ │ vnmls.f32 s10, s13, s9 │ │ │ │ - vldr s9, [r0] │ │ │ │ + add.w r6, ip, r2 │ │ │ │ + mov.w r2, sl, lsl #5 │ │ │ │ + vldr s9, [r7] │ │ │ │ + add.w r5, lr, r2 │ │ │ │ + add.w r7, r9, r2 │ │ │ │ + str r6, [sp, #28] │ │ │ │ + vldr s8, [r6] │ │ │ │ + add.w r6, ip, r2 │ │ │ │ + add r2, r8 │ │ │ │ + strd r5, r7, [sp, #36] @ 0x24 │ │ │ │ + vldr s16, [r7] │ │ │ │ vadd.f32 s4, s15, s9 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ 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│ │ │ │ + ldr r3, [sp, #200] @ 0xc8 │ │ │ │ vmul.f32 s13, s13, s25 │ │ │ │ vadd.f32 s10, s13, s11 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ vmul.f32 s13, s4, s31 │ │ │ │ vldr s4, [sp, #296] @ 0x128 │ │ │ │ - vsub.f32 s15, s4, s6 │ │ │ │ vnmls.f32 s13, s22, s24 │ │ │ │ + vsub.f32 s15, s4, s6 │ │ │ │ vmul.f32 s15, s15, s25 │ │ │ │ - vadd.f32 s4, s7, s15 │ │ │ │ - vsub.f32 s7, s7, s15 │ │ │ │ vadd.f32 s8, s9, s13 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vldr s9, [sp, #268] @ 0x10c │ │ │ │ + vadd.f32 s4, s7, s15 │ │ │ │ + vsub.f32 s7, s7, s15 │ │ │ │ vldr s15, [sp, #380] @ 0x17c │ │ │ │ vsub.f32 s9, s9, s18 │ │ │ │ vmul.f32 s9, s9, s29 │ │ │ │ vadd.f32 s6, s15, s9 │ │ │ │ vsub.f32 s9, s15, s9 │ │ │ │ vldr s15, [sp, #288] @ 0x120 │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ vmul.f32 s15, s15, s29 │ │ │ │ vadd.f32 s2, s5, s15 │ │ │ │ vsub.f32 s15, s5, s15 │ │ │ │ vldr s5, [sp, #312] @ 0x138 │ │ │ │ vmul.f32 s1, s2, s20 │ │ │ │ - vmul.f32 s3, s15, s27 │ │ │ │ vmul.f32 s2, s2, s26 │ │ │ │ - vmul.f32 s15, s15, s28 │ │ │ │ - vmla.f32 s2, s6, s20 │ │ │ │ + vmul.f32 s3, s15, s27 │ │ │ │ vsub.f32 s5, s0, s5 │ │ │ │ - vmla.f32 s3, s9, s28 │ │ │ │ + vmul.f32 s15, s15, s28 │ │ │ │ vnmls.f32 s1, s6, s26 │ │ │ │ + vmla.f32 s2, s6, s20 │ │ │ │ vldr s6, [sp, #324] @ 0x144 │ │ │ │ + vmla.f32 s3, s9, s28 │ │ │ │ vnmls.f32 s15, s9, s27 │ │ │ │ vmul.f32 s5, s5, s29 │ │ │ │ vsub.f32 s9, s19, s6 │ │ │ │ vadd.f32 s17, s30, s5 │ │ │ │ vsub.f32 s5, s30, s5 │ │ │ │ vmul.f32 s9, s9, s29 │ │ │ │ vadd.f32 s6, s16, s9 │ │ │ │ vsub.f32 s9, s16, s9 │ │ │ │ vmul.f32 s16, s17, s20 │ │ │ │ - vmla.f32 s16, s6, s26 │ │ │ │ vmul.f32 s0, s9, s28 │ │ │ │ + vmla.f32 s16, s6, s26 │ │ │ │ vmul.f32 s6, s6, s20 │ │ │ │ vnmls.f32 s0, s5, s27 │ │ │ │ vmul.f32 s5, s5, s28 │ │ │ │ vnmls.f32 s6, s17, s26 │ │ │ │ - vmla.f32 s5, s9, s27 │ │ │ │ vadd.f32 s17, s12, s10 │ │ │ │ vsub.f32 s10, s10, s12 │ │ │ │ + vmla.f32 s5, s9, s27 │ │ │ │ vadd.f32 s9, s1, s16 │ │ │ │ vsub.f32 s1, s1, s16 │ │ │ │ vadd.f32 s18, s17, s9 │ │ │ │ vsub.f32 s9, s9, s17 │ │ │ │ vadd.f32 s17, s2, s6 │ │ │ │ vsub.f32 s12, s6, s2 │ │ │ │ - vstr s18, [r4] │ │ │ │ - vstr s9, [r0] │ │ │ │ + vstr s18, [r3] │ │ │ │ + vstr s9, [r7] │ │ │ │ vadd.f32 s9, s8, s4 │ │ │ │ - ldr r4, [sp, #212] @ 0xd4 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ vsub.f32 s18, s9, s17 │ │ │ │ vadd.f32 s9, s9, s17 │ │ │ │ - vstr s18, [r2] │ │ │ │ - vstr s9, [r4] │ │ │ │ + vstr s18, [r3] │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + ldr r3, [sp, #208] @ 0xd0 │ │ │ │ + ldr r5, [sp, #16] │ │ │ │ + ldr r0, [sp, #184] @ 0xb8 │ │ │ │ + vstr s9, [r3] │ │ │ │ vsub.f32 s9, s4, s8 │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ + ldr r4, [sp, #176] @ 0xb0 │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ vsub.f32 s8, s9, s1 │ │ │ │ vadd.f32 s9, s9, s1 │ │ │ │ + ldr r6, [sp, #164] @ 0xa4 │ │ │ │ + ldr r3, [sp, #172] @ 0xac │ │ │ │ vstr s8, [r5] │ │ │ │ - ldr r0, [sp, #188] @ 0xbc │ │ │ │ - ldr r3, [sp, #180] @ 0xb4 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ vstr s9, [r0] │ │ │ │ vadd.f32 s9, s10, s12 │ │ │ │ vsub.f32 s12, s12, s10 │ │ │ │ vadd.f32 s10, s11, s13 │ │ │ │ - ldr r6, [sp, #176] @ 0xb0 │ │ │ │ + ldr r0, [sp, #196] @ 0xc4 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ - vstr s9, [r3] │ │ │ │ + vstr s9, [r4] │ │ │ │ vstr s12, [r1] │ │ │ │ vadd.f32 s12, s15, s5 │ │ │ │ - ldr r3, [sp, #192] @ 0xc0 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ - ldr r1, [sp, #44] @ 0x2c │ │ │ │ + ldr r4, [sp, #188] @ 0xbc │ │ │ │ vadd.f32 s9, s10, s12 │ │ │ │ vsub.f32 s12, s12, s10 │ │ │ │ vadd.f32 s10, s3, s0 │ │ │ │ - vstr s9, [r3] │ │ │ │ - vstr s12, [r1] │ │ │ │ + vstr s9, [r4] │ │ │ │ + vstr s12, [r7] │ │ │ │ vadd.f32 s12, s14, s7 │ │ │ │ - ldr r3, [sp, #200] @ 0xc8 │ │ │ │ vsub.f32 s14, s7, s14 │ │ │ │ - ldr r1, [sp, #168] @ 0xa8 │ │ │ │ vsub.f32 s9, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vstr s9, [r2] │ │ │ │ - vstr s12, [r3] │ │ │ │ + vstr s12, [r0] │ │ │ │ vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vsub.f32 s15, s0, s3 │ │ │ │ - ldr r3, [sp, #544] @ 0x220 │ │ │ │ - vstr s12, [ip] │ │ │ │ - adds r3, #1 │ │ │ │ - vstr s14, [r6] │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ + vstr s12, [r8] │ │ │ │ + add.w r0, r0, #248 @ 0xf8 │ │ │ │ + vstr s14, [r3] │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ - str r3, [sp, #544] @ 0x220 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - ldr r3, [sp, #420] @ 0x1a4 │ │ │ │ - vstr s14, [r1] │ │ │ │ - add r7, r3 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - b.n 5fba8 │ │ │ │ + ldr r3, [sp, #544] @ 0x220 │ │ │ │ + b.n 64c7c │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r6, #142 @ 0x8e │ │ │ │ - vstr s15, [lr] │ │ │ │ - add r1, r3 │ │ │ │ - ldr r3, [sp, #424] @ 0x1a8 │ │ │ │ - str r1, [sp, #4] │ │ │ │ + str r0, [sp, #0] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vstr s14, [r6] │ │ │ │ + vstr s15, [r9] │ │ │ │ + str r3, [sp, #544] @ 0x220 │ │ │ │ + ldr r3, [sp, #420] @ 0x1a4 │ │ │ │ add ip, r3 │ │ │ │ add lr, r3 │ │ │ │ + ldr r3, [sp, #424] @ 0x1a8 │ │ │ │ + add r8, r3 │ │ │ │ + add r9, r3 │ │ │ │ ldr r3, [sp, #428] @ 0x1ac │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ + eor.w sl, sl, r3 │ │ │ │ ldrd r2, r3, [sp, #544] @ 0x220 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5eaa0 │ │ │ │ + bne.w 63b3c │ │ │ │ add sp, #436 @ 0x1b4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0005fbd0 : │ │ │ │ - ldr r2, [pc, #12] @ (5fbe0 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (5fbe4 ) │ │ │ │ +00064cc4 : │ │ │ │ + ldr r2, [pc, #12] @ (64cd4 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (64cd8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - add r2, pc, #888 @ (adr r2, 5ff5c ) │ │ │ │ - movs r1, r1 │ │ │ │ - mrc 15, 1, APSR_nzcv, cr13, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xf1e80009 │ │ │ │ + stcl 15, cr15, [fp, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ mov sl, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #236 @ 0xec │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #76] @ (5fc48 ) │ │ │ │ - mov r8, r0 │ │ │ │ - ldrd r2, r1, [sp, #344] @ 0x158 │ │ │ │ - add r3, pc │ │ │ │ - ldr r0, [sp, #340] @ 0x154 │ │ │ │ + ldrd r0, r2, [sp, #340] @ 0x154 │ │ │ │ + ldr r1, [sp, #348] @ 0x15c │ │ │ │ + ldr r3, [pc, #72] @ (64d50 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 60650 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 65772 │ │ │ │ ldr r2, [sp, #352] @ 0x160 │ │ │ │ - movs r1, #152 @ 0x98 │ │ │ │ - vldr s26, [pc, #48] @ 5fc40 │ │ │ │ + mov.w r1, #152 @ 0x98 │ │ │ │ + vmov.f32 s31, #96 @ 0x3f000000 0.5 │ │ │ │ mov ip, r9 │ │ │ │ - vldr s25, [pc, #44] @ 5fc44 │ │ │ │ mov lr, sl │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s26, [pc, #40] @ 64d48 │ │ │ │ + vldr s25, [pc, #40] @ 64d4c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #220] @ 0xdc │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #224] @ 0xe0 │ │ │ │ - ldr r2, [pc, #40] @ (5fc4c ) │ │ │ │ - vmov.f32 s31, #96 @ 0x3f000000 0.5 │ │ │ │ + ldr r2, [pc, #32] @ (64d54 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #344] @ 0x158 │ │ │ │ str.w r8, [sp] │ │ │ │ mov r8, r0 │ │ │ │ + ldr r2, [sp, #344] @ 0x158 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #228] @ 0xe4 │ │ │ │ ldr r3, [sp, #336] @ 0x150 │ │ │ │ mla r7, r1, r2, r3 │ │ │ │ - b.n 5fc50 │ │ │ │ - nop │ │ │ │ + b.n 64d58 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r6, #243 @ 0xf3 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r6, #150 @ 0x96 │ │ │ │ - vext.8 d0, d4, d9, #0 │ │ │ │ + subs r6, #172 @ 0xac │ │ │ │ + movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ ldr r6, [sp, #0] │ │ │ │ mov.w r3, r8, lsl #3 │ │ │ │ vldr s15, [lr] │ │ │ │ add.w r4, lr, r3 │ │ │ │ - vldr s11, [ip] │ │ │ │ - adds r0, r6, r3 │ │ │ │ - vldr s12, [fp] │ │ │ │ add.w r2, ip, r3 │ │ │ │ - vldr s13, [r6] │ │ │ │ add.w r1, fp, r3 │ │ │ │ - movs r5, #28 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - vadd.f32 s7, s11, s12 │ │ │ │ - vsub.f32 s12, s11, s12 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add.w r0, r6, r3 │ │ │ │ + strd r2, r1, [sp, #4] │ │ │ │ + vldr s13, [r6] │ │ │ │ + strd r0, r4, [sp, #12] │ │ │ │ + vldr s12, [fp] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s5, s13, s15 │ │ │ │ - vldr s13, [r7, #-148] @ 0xffffff6c │ │ │ │ vldr s15, [r7, #-152] @ 0xffffff68 │ │ │ │ + vldr s13, [r7, #-148] @ 0xffffff6c │ │ │ │ + vadd.f32 s7, s11, s12 │ │ │ │ + vsub.f32 s12, s11, s12 │ │ │ │ vldr s11, [r2] │ │ │ │ - mul.w r2, r5, r8 │ │ │ │ + sub.w r2, r3, r8 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r5, ip, r2 │ │ │ │ vmul.f32 s17, s14, s13 │ │ │ │ vstr s12, [sp, #136] @ 0x88 │ │ │ │ vldr s12, [r1] │ │ │ │ - add.w r5, ip, r2 │ │ │ │ - vstr s5, [sp, #140] @ 0x8c │ │ │ │ - str r1, [sp, #8] │ │ │ │ add.w r1, fp, r2 │ │ │ │ + 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0x84 │ │ │ │ - vsub.f32 s15, s15, s10 │ │ │ │ + vstr s20, [sp, #120] @ 0x78 │ │ │ │ vsub.f32 s13, s14, s13 │ │ │ │ vsub.f32 s14, s11, s7 │ │ │ │ vldr s7, [r7, #-76] @ 0xffffffb4 │ │ │ │ - vstr s20, [sp, #120] @ 0x78 │ │ │ │ - vmul.f32 s10, s4, s7 │ │ │ │ vadd.f32 s11, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vldr s14, [r7, #-80] @ 0xffffffb0 │ │ │ │ + vmul.f32 s10, s4, s7 │ │ │ │ vmul.f32 s7, s30, s7 │ │ │ │ vnmls.f32 s10, s30, s14 │ │ │ │ vmla.f32 s7, s4, s14 │ │ │ │ vldr s14, [sp, #136] @ 0x88 │ │ │ │ vsub.f32 s23, s14, s10 │ │ │ │ vadd.f32 s10, s14, s10 │ │ │ │ vldr s14, [r7, #-116] @ 0xffffff8c │ │ │ │ vadd.f32 s4, s5, s7 │ │ │ │ vsub.f32 s7, s5, s7 │ │ │ │ vldr s5, [r7, #-120] @ 0xffffff88 │ │ │ │ - adds r7, #152 @ 0x98 │ │ │ │ + add.w r7, r7, #152 @ 0x98 │ │ │ │ vmul.f32 s2, s1, s14 │ │ │ │ vnmls.f32 s2, s3, s5 │ │ │ │ vmul.f32 s5, s1, s5 │ │ │ │ vldr s1, [r7, #-188] @ 0xffffff44 │ │ │ │ vmla.f32 s5, s3, s14 │ │ │ │ vldr s14, [r7, #-192] @ 0xffffff40 │ │ │ │ vmul.f32 s3, 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│ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s5, s20, s23 │ │ │ │ vsub.f32 s0, s1, s11 │ │ │ │ vadd.f32 s11, s11, s1 │ │ │ │ vstr s0, [fp] │ │ │ │ vstr s11, [r6] │ │ │ │ vsub.f32 s11, s6, s3 │ │ │ │ vadd.f32 s3, s3, s6 │ │ │ │ @@ -100723,63 +103088,63 @@ │ │ │ │ vstr s11, [r3] │ │ │ │ vsub.f32 s11, s24, s22 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ vstr s3, [r5] │ │ │ │ vmov.f32 s3, s19 │ │ │ │ vnmls.f32 s6, s11, s26 │ │ │ │ vmul.f32 s11, s11, s25 │ │ │ │ - vmla.f32 s11, s5, s26 │ │ │ │ vstr s12, [r3] │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ + vmla.f32 s11, s5, s26 │ │ │ │ vmov.f32 s5, s18 │ │ │ │ - ldr r5, [sp, #84] @ 0x54 │ │ │ │ - vldr s18, [sp, #200] @ 0xc8 │ │ │ │ - vldr s19, [sp, #208] @ 0xd0 │ │ │ │ - vldr s0, [sp, #184] @ 0xb8 │ │ │ │ vadd.f32 s13, s6, s14 │ │ │ │ vsub.f32 s14, s14, s6 │ │ │ │ vadd.f32 s8, s11, s12 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - vldr s17, [sp, #188] @ 0xbc │ │ │ │ - vldr s23, [sp, #168] @ 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s10, s24 │ │ │ │ vldr s1, [sp, #180] @ 0xb4 │ │ │ │ vsub.f32 s10, s10, s24 │ │ │ │ - vnmls.f32 s14, s12, s26 │ │ │ │ vmov.f32 s11, s14 │ │ │ │ vmul.f32 s14, s13, s26 │ │ │ │ vsub.f32 s13, s17, s23 │ │ │ │ vmla.f32 s14, s12, s25 │ │ │ │ vsub.f32 s12, s13, s7 │ │ │ │ vadd.f32 s13, s13, s7 │ │ │ │ vmul.f32 s8, s12, s3 │ │ │ │ vsub.f32 s12, s12, s6 │ │ │ │ - vmla.f32 s8, s6, s31 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ + vmla.f32 s8, s6, s31 │ │ │ │ vmul.f32 s12, s12, s31 │ │ │ │ vstr s12, [r3] │ │ │ │ - vsub.f32 s12, s8, s13 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ + vsub.f32 s12, s8, s13 │ │ │ │ vadd.f32 s7, s14, s12 │ │ │ │ vsub.f32 s12, s14, s12 │ │ │ │ vadd.f32 s14, s8, s13 │ │ │ │ vsub.f32 s8, s4, s2 │ │ │ │ vadd.f32 s4, s4, s2 │ │ │ │ vstr s7, [r2] │ │ │ │ vadd.f32 s7, s18, s21 │ │ │ │ @@ -100789,56 +103154,56 @@ │ │ │ │ vmul.f32 s11, s16, s25 │ │ │ │ vldr s18, [sp, #172] @ 0xac │ │ │ │ vstr s13, [r4] │ │ │ │ vadd.f32 s13, s17, s23 │ │ │ │ vstr s14, [r5] │ │ │ │ vadd.f32 s14, s0, s19 │ │ │ │ vldr s17, [sp, #124] @ 0x7c │ │ │ │ + vldr s19, [sp, #216] @ 0xd8 │ │ │ │ vnmls.f32 s11, s13, s26 │ │ │ │ vmul.f32 s13, s13, s25 │ │ │ │ vadd.f32 s6, s14, s7 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ vmla.f32 s13, s16, s26 │ │ │ │ + vldr s16, [sp, #196] @ 0xc4 │ │ │ │ vmul.f32 s12, s6, s3 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vnmls.f32 s12, s8, s31 │ │ │ │ vadd.f32 s8, s8, s6 │ │ │ │ vmul.f32 s8, s8, s31 │ │ │ │ vstr s8, [r1] │ │ │ │ vadd.f32 s8, s12, s14 │ │ │ │ vsub.f32 s14, s12, s14 │ │ │ │ + vadd.f32 s12, s19, s15 │ │ │ │ + vsub.f32 s15, s15, s19 │ │ │ │ vadd.f32 s7, s13, s8 │ │ │ │ vsub.f32 s8, s8, s13 │ │ │ │ vsub.f32 s13, s14, s11 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ + vsub.f32 s14, s17, s16 │ │ │ │ vstr s7, [r0] │ │ │ │ ldr r0, [sp, #12] │ │ │ │ vstr s8, [r3] │ │ │ │ vstr s13, [r0] │ │ │ │ vsub.f32 s13, s1, s18 │ │ │ │ vstr s11, [r9] │ │ │ │ - vldr s16, [sp, #196] @ 0xc4 │ │ │ │ - vldr s19, [sp, #216] @ 0xd8 │ │ │ │ + vmul.f32 s11, s14, s26 │ │ │ │ + vmul.f32 s14, s14, s25 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s8, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vstr s8, [r0] │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ vadd.f32 s12, s16, s17 │ │ │ │ ldr r3, [sp, #344] @ 0x158 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #344] @ 0x158 │ │ │ │ vadd.f32 s13, s11, s14 │ │ │ │ vsub.f32 s14, s11, s14 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #344] @ 0x158 │ │ │ │ ldr r3, [sp, #220] @ 0xdc │ │ │ │ - add ip, r3 │ │ │ │ vstr s13, [r6] │ │ │ │ vmul.f32 s13, s9, s25 │ │ │ │ vstr s14, [r1] │ │ │ │ - vmla.f32 s13, s15, s26 │ │ │ │ vmul.f32 s14, s15, s25 │ │ │ │ - vadd.f32 s15, s1, s18 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ + add ip, r3 │ │ │ │ ldr r6, [sp, #112] @ 0x70 │ │ │ │ + vmla.f32 s13, s15, s26 │ │ │ │ + vadd.f32 s15, s1, s18 │ │ │ │ + vnmls.f32 s14, s9, s26 │ │ │ │ vadd.f32 s11, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vnmls.f32 s14, s9, s26 │ │ │ │ vmul.f32 s12, s11, s3 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vnmls.f32 s12, s4, s31 │ │ │ │ vadd.f32 s4, s4, s11 │ │ │ │ vmul.f32 s4, s4, s31 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s4, [r1] │ │ │ │ add r1, r3 │ │ │ │ ldr r3, [sp, #224] @ 0xe0 │ │ │ │ str r1, [sp, #0] │ │ │ │ vadd.f32 s10, s14, s11 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ - vsub.f32 s14, s15, s13 │ │ │ │ - add lr, r3 │ │ │ │ - add fp, r3 │ │ │ │ - ldr r3, [sp, #228] @ 0xe4 │ │ │ │ - b.n 6062c │ │ │ │ + b.n 65744 │ │ │ │ nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r6, #143 @ 0x8f │ │ │ │ + vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ + add lr, r3 │ │ │ │ + add fp, r3 │ │ │ │ + ldr r3, [sp, #228] @ 0xe4 │ │ │ │ vstr s10, [r6] │ │ │ │ eor.w r8, r8, r3 │ │ │ │ + ldr r3, [sp, #348] @ 0x15c │ │ │ │ vstr s11, [r2] │ │ │ │ + ldr r2, [sp, #344] @ 0x158 │ │ │ │ vstr s14, [r4] │ │ │ │ ldr r4, [sp, #88] @ 0x58 │ │ │ │ - ldrd r2, r3, [sp, #344] @ 0x158 │ │ │ │ - vstr s13, [r4] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 5fc50 │ │ │ │ + vstr s13, [r4] │ │ │ │ + bne.w 64d58 │ │ │ │ add sp, #236 @ 0xec │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0006065c : │ │ │ │ - ldr r2, [pc, #12] @ (6066c ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (60670 ) │ │ │ │ +00065790 : │ │ │ │ + ldr r2, [pc, #12] @ (657a0 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (657a4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldr r0, [sp, #520] @ 0x208 │ │ │ │ + b.n 6563c │ │ │ │ movs r1, r1 │ │ │ │ - bl ffde2672 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bl ffda57a6 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ add.w ip, r4, r6, lsl #4 │ │ │ │ - bge.w 607da │ │ │ │ + bge.w 65922 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ itt eq │ │ │ │ addeq.w ip, ip, #16 │ │ │ │ vmoveq.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ - bne.w 607de │ │ │ │ + bne.w 65938 │ │ │ │ vldr s6, [r3] │ │ │ │ add.w r4, r1, lr │ │ │ │ - vldr s13, [r1] │ │ │ │ add.w r9, r3, lr │ │ │ │ - vldr s14, [ip, #-12] │ │ │ │ add.w r8, r2, lr │ │ │ │ - vldr s7, [r2] │ │ │ │ add.w r6, r0, lr │ │ │ │ - vadd.f32 s12, s6, s13 │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w ip, ip, #16 │ │ │ │ + cmp r7, r5 │ │ │ │ + vldr s7, [r2] │ │ │ │ vldr s10, [r0] │ │ │ │ - vldr s2, [ip, #-8] │ │ │ │ + vadd.f32 s12, s6, s13 │ │ │ │ + vldr s15, [ip, #-32] @ 0xffffffe0 │ │ │ │ vsub.f32 s11, s13, s6 │ │ │ │ - vldr s15, [ip, #-16] │ │ │ │ - adds r5, #1 │ │ │ │ + vldr s14, [ip, #-28] @ 0xffffffe4 │ │ │ │ + vldr s2, [ip, #-24] @ 0xffffffe8 │ │ │ │ vsub.f32 s8, s7, s10 │ │ │ │ - vldr s3, [ip, #-4] │ │ │ │ + vadd.f32 s10, s10, s7 │ │ │ │ + vldr s3, [ip, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s6, s12, s14 │ │ │ │ vmul.f32 s5, s2, s14 │ │ │ │ vmul.f32 s4, s2, s15 │ │ │ │ - vadd.f32 s10, s10, s7 │ │ │ │ - vmla.f32 s4, s3, s14 │ │ │ │ - add.w ip, ip, #16 │ │ │ │ - cmp r7, r5 │ │ │ │ vnmls.f32 s6, s8, s15 │ │ │ │ vmul.f32 s8, s8, s14 │ │ │ │ vnmls.f32 s5, s3, s15 │ │ │ │ + vmla.f32 s4, s3, s14 │ │ │ │ + vldr s14, [r8] │ │ │ │ vmla.f32 s8, s12, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ vldr s12, [r9] │ │ │ │ - vldr s14, [r8] │ │ │ │ vsub.f32 s1, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r6] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s7, s13, s5 │ │ │ │ vmul.f32 s14, s15, s3 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ - vmla.f32 s15, s12, s3 │ │ │ │ - vmla.f32 s13, s1, s5 │ │ │ │ vnmls.f32 s7, s1, s4 │ │ │ │ vnmls.f32 s14, s12, s2 │ │ │ │ + vmla.f32 s15, s12, s3 │ │ │ │ + vmla.f32 s13, s1, s5 │ │ │ │ + vadd.f32 s4, s7, s11 │ │ │ │ vsub.f32 s12, s6, s15 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ - vadd.f32 s4, s7, s11 │ │ │ │ vadd.f32 s5, s12, s4 │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ vadd.f32 s4, s13, s10 │ │ │ │ vsub.f32 s13, s10, s13 │ │ │ │ vmul.f32 s5, s5, s9 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vstmia r1!, {s5} │ │ │ │ @@ -100986,279 +103360,286 @@ │ │ │ │ vadd.f32 s12, s14, s8 │ │ │ │ vsub.f32 s5, s4, s12 │ │ │ │ vadd.f32 s12, s12, s4 │ │ │ │ vmul.f32 s5, s5, s9 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vstr s5, [r8] │ │ │ │ mov r8, r2 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vstmia r0!, {s12} │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vsub.f32 s13, s11, s7 │ │ │ │ - sub.w r2, r2, #4 │ │ │ │ - vmul.f32 s12, s12, s9 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ + vmul.f32 s12, s12, s9 │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ vsub.f32 s15, s14, s8 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vstr s14, [r4] │ │ │ │ mov r4, r3 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.w 606a2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.w 657e8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ add.w ip, ip, #16 │ │ │ │ rsb sl, r4, #0 │ │ │ │ - vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s5, [r3] │ │ │ │ add.w r6, r1, lr │ │ │ │ - vldr s9, [r1] │ │ │ │ add.w fp, r3, lr │ │ │ │ - vldr s11, [ip, #-12] │ │ │ │ add.w r8, r0, lr │ │ │ │ - vldr s3, [ip, #-8] │ │ │ │ add.w r9, r2, lr │ │ │ │ - vadd.f32 s10, s9, s5 │ │ │ │ + vldr s9, [r1] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w ip, ip, #16 │ │ │ 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str r2, [sp, #584] @ 0x248 │ │ │ │ + b.n 6604c │ │ │ │ movs r1, r1 │ │ │ │ - stc2 15, cr15, [r5], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mcrr2 15, 15, pc, fp, cr15 @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r1 │ │ │ │ + mov r9, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r2 │ │ │ │ + mov r0, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #172 @ 0xac │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [pc, #68] @ (60d1c ) │ │ │ │ - ldrd r2, r1, [sp, #280] @ 0x118 │ │ │ │ - add r3, pc │ │ │ │ - ldr r5, [sp, #276] @ 0x114 │ │ │ │ + sub sp, #164 @ 0xa4 │ │ │ │ + ldrd r4, r2, [sp, #268] @ 0x10c │ │ │ │ + ldr r1, [sp, #276] @ 0x114 │ │ │ │ + ldr r3, [pc, #68] @ (65ec8 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 614fc │ │ │ │ - ldr r2, [sp, #288] @ 0x120 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 666ca │ │ │ │ + ldr r2, [sp, #280] @ 0x118 │ │ │ │ + vmov.f32 s29, #96 @ 0x3f000000 0.5 │ │ │ │ + mov ip, r9 │ │ │ │ mov lr, sl │ │ │ │ - vldr s27, [pc, #40] @ 60d14 │ │ │ │ - mov ip, r0 │ │ │ │ - vldr s26, [pc, #40] @ 60d18 │ │ │ │ mov r9, fp │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #156] @ 0x9c │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #160] @ 0xa0 │ │ │ │ - ldr r2, [pc, #32] @ (60d20 ) │ │ │ │ - mov sl, r5 │ │ │ │ - vmov.f32 s29, #96 @ 0x3f000000 0.5 │ │ │ │ + vldr s27, [pc, #40] @ 65ec0 │ │ │ │ + mov sl, r4 │ │ │ │ + vldr s26, [pc, #36] @ 65ec4 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + str r2, [sp, #148] @ 0x94 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #152] @ 0x98 │ │ │ │ + ldr r2, [pc, #28] @ (65ecc ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #280] @ 0x118 │ │ │ │ + str r0, [sp, #0] │ │ │ │ + ldr r2, [sp, #272] @ 0x110 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #164] @ 0xa4 │ │ │ │ - ldr r3, [sp, #272] @ 0x110 │ │ │ │ + str r3, [sp, #156] @ 0x9c │ │ │ │ + ldr r3, [sp, #264] @ 0x108 │ │ │ │ add.w r8, r3, r2, lsl #5 │ │ │ │ - b.n 60d24 │ │ │ │ + b.n 65ed0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r6, #181 @ 0xb5 │ │ │ │ vceq.f16 , , │ │ │ │ - udf #218 @ 0xda │ │ │ │ - movs r1, r1 │ │ │ │ + cmp r5, #48 @ 0x30 │ │ │ │ + movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s1, [r8, #-28] @ 0xffffffe4 │ │ │ │ - mov.w r3, sl, lsl #4 │ │ │ │ vldr s3, [r8, #-32] @ 0xffffffe0 │ │ │ │ + mov.w r3, sl, lsl #4 │ │ │ │ + add.w r8, r8, #32 │ │ │ │ + vldr s1, [r8, #-60] @ 0xffffffc4 │ │ │ │ add.w r2, lr, r3 │ │ │ │ - vldr s8, [r8, #-24] @ 0xffffffe8 │ │ │ │ - adds r0, r4, r3 │ │ │ │ - vldr s14, [r8, #-20] @ 0xffffffec │ │ │ │ - add.w r5, ip, r3 │ │ │ │ - vldr s2, [r8, #-16] │ │ │ │ + add.w r4, ip, r3 │ │ │ │ add.w r6, r9, r3 │ │ │ │ - vldr s5, [r8, #-12] │ │ │ │ + vldr s8, [r8, #-56] @ 0xffffffc8 │ │ │ │ + strd r4, r6, [sp, #16] │ │ │ │ + vldr s14, [r8, #-52] @ 0xffffffcc │ │ │ │ + vldr s2, [r8, #-48] @ 0xffffffd0 │ │ │ │ + vldr s5, [r8, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s13, s1, s8 │ │ │ │ + vmul.f32 s12, s3, s8 │ │ │ │ vmul.f32 s11, s3, s14 │ │ │ │ vmul.f32 s15, s1, s14 │ │ │ │ + ldr r7, [sp, #0] │ │ │ │ vmul.f32 s18, s3, s2 │ │ │ │ - vmul.f32 s12, s3, s8 │ │ │ │ - vmul.f32 s22, s1, s5 │ │ │ │ vmul.f32 s6, s8, s2 │ │ │ │ - vmul.f32 s4, s8, s5 │ │ │ │ + vldr s23, [ip] │ │ │ │ vmul.f32 s9, s14, s2 │ │ │ │ + vmul.f32 s16, s1, s2 │ │ │ │ + vmul.f32 s22, s1, s5 │ │ │ │ + vmul.f32 s4, s8, s5 │ │ │ │ + vmul.f32 s17, s3, s5 │ │ │ │ + add.w r1, r7, r3 │ │ │ │ vsub.f32 s10, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vmul.f32 s11, s14, s5 │ │ │ │ vadd.f32 s7, s12, s15 │ │ │ │ + strd r2, r1, [sp, #8] │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vsub.f32 s15, s18, s22 │ │ │ │ - vmul.f32 s17, s3, s5 │ │ │ │ - vmul.f32 s16, s1, s2 │ │ │ │ vadd.f32 s22, s22, s18 │ │ │ │ - vldr s18, [r5] │ │ │ │ + vldr s18, [r4] │ │ │ │ + vsub.f32 s0, s17, s16 │ │ │ │ + vadd.f32 s19, s17, s16 │ │ │ │ + vmul.f32 s16, s13, s5 │ │ │ │ vadd.f32 s31, s11, s6 │ │ │ │ vsub.f32 s6, s6, s11 │ │ │ │ - vldr s11, [r8, #-4] │ │ │ │ - add.w r8, r8, #32 │ │ │ │ - vstr s15, [sp, #64] @ 0x40 │ │ │ │ + vldr s11, [r8, #-36] @ 0xffffffdc │ │ │ │ + vmul.f32 s17, s7, s5 │ │ │ │ + vstr s15, [sp, #68] @ 0x44 │ │ │ │ vadd.f32 s15, s4, s9 │ │ │ │ vsub.f32 s9, s4, s9 │ │ │ │ vldr s4, [r8, #-40] @ 0xffffffd8 │ │ │ │ + vstr s19, [sp, #72] @ 0x48 │ │ │ │ vmul.f32 s11, s1, s11 │ │ │ │ - vsub.f32 s0, s17, s16 │ │ │ │ - vadd.f32 s19, s17, s16 │ │ │ │ - vmul.f32 s16, s13, s5 │ │ │ │ + vldr s19, [r7] │ │ │ │ + vstr s9, [sp, #80] @ 0x50 │ │ │ │ + vstr s31, [sp, #120] @ 0x78 │ │ │ │ vmla.f32 s11, s3, s4 │ │ │ │ - vmul.f32 s17, s7, s5 │ │ │ │ - vstr s9, [sp, #88] @ 0x58 │ │ │ │ - vstr s31, [sp, #128] @ 0x80 │ │ │ │ - vstr s19, [sp, #68] @ 0x44 │ │ │ │ - vldr s19, [r4] │ │ │ │ - vldr s23, [ip] │ │ │ │ - str r2, [sp, #4] │ │ │ │ - str r0, [sp, #8] │ │ │ │ - vstr s11, [sp, #132] @ 0x84 │ │ │ │ + vstr s11, [sp, #124] @ 0x7c │ │ │ │ vmul.f32 s11, s1, s4 │ │ │ │ vldr s4, [r8, #-36] @ 0xffffffdc │ │ │ │ - str r5, [sp, #12] │ │ │ │ - str r6, [sp, #16] │ │ │ │ vmov.f32 s30, s11 │ │ │ │ vmul.f32 s11, s12, s5 │ │ │ │ vnmls.f32 s30, s3, s4 │ │ │ │ vmul.f32 s4, s13, s2 │ │ │ │ vsub.f32 s9, s11, s4 │ │ │ │ vadd.f32 s11, s11, s4 │ │ │ │ vmul.f32 s4, s12, s2 │ │ │ │ - vstr s30, [sp, #136] @ 0x88 │ │ │ │ + vstr s30, [sp, #128] @ 0x80 │ │ │ │ vadd.f32 s20, s4, s16 │ │ │ │ vsub.f32 s4, s4, s16 │ │ │ │ vmul.f32 s16, s10, s2 │ │ │ │ vadd.f32 s31, s17, s16 │ │ │ │ vsub.f32 s16, s17, s16 │ │ │ │ vmul.f32 s17, s7, s2 │ │ │ │ - vstr s16, [sp, #92] @ 0x5c │ │ │ │ + vstr s16, [sp, #84] @ 0x54 │ │ │ │ vmul.f32 s16, s10, s5 │ │ │ │ vsub.f32 s24, s17, s16 │ │ │ │ vadd.f32 s17, s17, s16 │ │ │ │ - vldr s16, [r0] │ │ │ │ - vstr s17, [sp, #96] @ 0x60 │ │ │ │ + vldr s16, [r1] │ │ │ │ + vstr s24, [sp, #76] @ 0x4c │ │ │ │ + vstr s17, [sp, #88] @ 0x58 │ │ │ │ vldr s17, [r2] │ │ │ │ mov.w r2, sl, lsl #3 │ │ │ │ - vstr s24, [sp, #72] @ 0x48 │ │ │ │ - add.w r7, lr, r2 │ │ │ │ - add.w fp, r4, r2 │ │ │ │ - adds r1, r7, r3 │ │ │ │ + add.w r0, lr, r2 │ │ │ │ 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ldrd r1, r2, [sp, #28] │ │ │ │ vmul.f32 s9, s9, s27 │ │ │ │ vmul.f32 s16, s16, s29 │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ + vldr s20, [sp, #140] @ 0x8c │ │ │ │ + vldr s19, [sp, #136] @ 0x88 │ │ │ │ vsub.f32 s3, s2, s9 │ │ │ │ vadd.f32 s2, s2, s9 │ │ │ │ vadd.f32 s9, s4, s12 │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ - vstr s3, [r2] │ │ │ │ + ldr r5, [sp, #52] @ 0x34 │ │ │ │ + vstr s3, [r4] │ │ │ │ vstr s2, [r7] │ │ │ │ - vldr s3, [sp, #152] @ 0x98 │ │ │ │ - vstr s9, [r3] │ │ │ │ + vldr s3, [sp, #144] @ 0x90 │ │ │ │ + vstr s9, [r2] │ │ │ │ vadd.f32 s9, s23, s13 │ │ │ │ - vstr s12, [r5] │ │ │ │ - vldr s12, [sp, #140] @ 0x8c │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ + vstr s12, [r3] │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ + vldr s12, [sp, #132] @ 0x84 │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ vmul.f32 s9, s9, s29 │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ vsub.f32 s13, s12, s3 │ │ │ │ vadd.f32 s18, s12, s3 │ │ │ │ + ldr r7, [sp, #76] @ 0x4c │ │ │ │ vsub.f32 s3, s20, s11 │ │ │ │ vsub.f32 s12, s7, s15 │ │ │ │ vadd.f32 s15, s15, s7 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ vmul.f32 s4, s13, s29 │ │ │ │ vadd.f32 s13, s1, s14 │ │ │ │ vmul.f32 s2, s3, s22 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ vmul.f32 s3, s3, s26 │ │ │ │ vmul.f32 s7, s15, s26 │ │ │ │ vmul.f32 s15, s15, s22 │ │ │ │ @@ -101871,199 +104261,210 @@ │ │ │ │ vnmls.f32 s12, s13, s22 │ │ │ │ vadd.f32 s13, s20, s11 │ │ │ │ vmla.f32 s7, s8, s22 │ │ │ │ vnmls.f32 s15, s8, s26 │ │ │ │ vsub.f32 s8, s19, s21 │ │ │ │ vmul.f32 s10, s13, s26 │ │ │ │ vmul.f32 s13, s13, s22 │ │ │ │ - vmla.f32 s13, s8, s26 │ │ │ │ vnmls.f32 s10, s8, s22 │ │ │ │ + vmla.f32 s13, s8, s26 │ │ │ │ vadd.f32 s8, s16, s17 │ │ │ │ vsub.f32 s16, s16, s17 │ │ │ │ vadd.f32 s11, s5, s10 │ │ │ │ vsub.f32 s10, s10, s5 │ │ │ │ vadd.f32 s6, s8, s11 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s8, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ - vstr s6, [r1] │ │ │ │ - vstr s11, [r5] │ │ │ │ + vstr s6, [r3] │ │ │ │ + vstr s11, [r4] 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s15, s15, s3 │ │ │ │ - vstr s11, [r2] │ │ │ │ - vstr s13, [r0] │ │ │ │ + vstr s11, [r7] │ │ │ │ + vstr s13, [r1] │ │ │ │ vadd.f32 s13, s4, s0 │ │ │ │ - ldr r6, [sp, #16] │ │ │ │ vadd.f32 s14, s9, s15 │ │ │ │ - ldr r2, [sp, #84] @ 0x54 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - ldr r1, [sp, #64] @ 0x40 │ │ │ │ vstr s11, [r6] │ │ │ │ - vstr s13, [r2] │ │ │ │ + vstr s13, [r0] │ │ │ │ vsub.f32 s13, s4, s0 │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ + ldr r3, [sp, #272] @ 0x110 │ │ │ │ + ldrd r5, r1, [sp, #68] @ 0x44 │ │ │ │ vsub.f32 s12, s13, s2 │ │ │ │ vadd.f32 s13, s13, s2 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #272] @ 0x110 │ │ │ │ + ldr r3, [sp, #148] @ 0x94 │ │ │ │ vstr s12, [r9] │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #280] @ 0x118 │ │ │ │ - vstr s14, [r1] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #280] @ 0x118 │ │ │ │ - ldr r3, [sp, #156] @ 0x9c │ │ │ │ - vstr s15, [r4] │ │ │ │ + vstr s13, [r1] │ │ │ │ + vstr s14, [r5] │ │ │ │ + vstr s15, [r0] │ │ │ │ add ip, r3 │ │ │ │ add lr, r3 │ │ │ │ - ldr r3, [sp, #160] @ 0xa0 │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ + ldr r2, [sp, #272] @ 0x110 │ │ │ │ + add r0, r3 │ │ │ │ add r9, r3 │ │ │ │ - add r4, r3 │ │ │ │ - ldr r3, [sp, #164] @ 0xa4 │ │ │ │ + ldr r3, [sp, #156] @ 0x9c │ │ │ │ + str r0, [sp, #0] │ │ │ │ eor.w sl, sl, r3 │ │ │ │ - ldrd r2, r3, [sp, #280] @ 0x118 │ │ │ │ + ldr r3, [sp, #276] @ 0x114 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 60d24 │ │ │ │ - add sp, #172 @ 0xac │ │ │ │ + bne.w 65ed0 │ │ │ │ + add sp, #164 @ 0xa4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r6, #236 @ 0xec │ │ │ │ │ │ │ │ -0006150c : │ │ │ │ - ldr r2, [pc, #12] @ (6151c ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (61520 ) │ │ │ │ +000666ec : │ │ │ │ + ldr r2, [pc, #12] @ (666fc ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (66700 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldrh r2, [r4, #18] │ │ │ │ + bhi.n 66600 │ │ │ │ movs r1, r1 │ │ │ │ - bl f522 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r4, r2 │ │ │ │ - mov r5, r3 │ │ │ │ + bl fffc6702 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #436 @ 0x1b4 │ │ │ │ - ldr r3, [pc, #64] @ (61574 ) │ │ │ │ - ldrd r2, r7, [sp, #544] @ 0x220 │ │ │ │ + ldrd lr, r2, [sp, #540] @ 0x21c │ │ │ │ + ldr r1, [sp, #548] @ 0x224 │ │ │ │ + ldr r3, [pc, #64] @ (6676c ) │ │ │ │ + cmp r2, r1 │ │ │ │ add r3, pc │ │ │ │ - ldr r6, [sp, #540] @ 0x21c │ │ │ │ - cmp r2, r7 │ │ │ │ - bge.w 628ec │ │ │ │ + bge.w 67b28 │ │ │ │ ldr r2, [sp, #552] @ 0x228 │ │ │ │ - mov ip, r0 │ │ │ │ - vldr s29, [pc, #36] @ 6156c │ │ │ │ - mov lr, r6 │ │ │ │ - vldr s24, [pc, #32] @ 61570 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r9, lr │ │ │ │ + mov lr, r0 │ │ │ │ + vldr s29, [pc, #40] @ 66764 │ │ │ │ + vldr s24, [pc, #40] @ 66768 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #420] @ 0x1a4 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #424] @ 0x1a8 │ │ │ │ - ldr r2, [pc, #28] @ (61578 ) │ │ │ │ + ldr r2, [pc, #32] @ (66770 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #544] @ 0x220 │ │ │ │ - str r1, [sp, #4] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #428] @ 0x1ac │ │ │ │ ldr r3, [sp, #536] @ 0x218 │ │ │ │ - add.w fp, r3, r2, lsl #5 │ │ │ │ - b.n 6157c │ │ │ │ + add.w r4, r3, r2, lsl #5 │ │ │ │ + str r4, [sp, #0] │ │ │ │ + b.n 66774 │ │ │ │ + nop │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r6, #236 @ 0xec │ │ │ │ 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vadd.f32 s7, s17, s7 │ │ │ │ + vstr s22, [sp, #112] @ 0x70 │ │ │ │ + vmul.f32 s22, s0, s30 │ │ │ │ vmul.f32 s19, s5, s15 │ │ │ │ - vmul.f32 s21, s5, s1 │ │ │ │ + vstr s28, [sp, #144] @ 0x90 │ │ │ │ vmul.f32 s20, s11, s15 │ │ │ │ + vstr s26, [sp, #68] @ 0x44 │ │ │ │ + vstr s25, [sp, #184] @ 0xb8 │ │ │ │ + vstr s7, [sp, #72] @ 0x48 │ │ │ │ + vmul.f32 s7, s15, s30 │ │ │ │ + vstr s4, [sp, #188] @ 0xbc │ │ │ │ + vmla.f32 s7, s1, s31 │ │ │ │ vstr s7, [sp, #156] @ 0x9c │ │ │ │ vmul.f32 s7, s15, s31 │ │ │ │ - vstr s26, [sp, #68] @ 0x44 │ │ │ │ vnmls.f32 s7, s1, s30 │ │ │ │ vstr s7, [sp, #160] @ 0xa0 │ │ │ │ vmul.f32 s7, s14, s30 │ │ │ │ vadd.f32 s23, s3, s7 │ │ │ │ vsub.f32 s28, s3, s7 │ │ │ │ vmul.f32 s7, s14, s31 │ │ │ │ vstr s28, [sp, #116] @ 0x74 │ │ │ │ @@ -102072,2373 +104473,2377 @@ │ │ │ │ vadd.f32 s25, s22, s7 │ │ │ │ vmul.f32 s7, s12, s30 │ │ │ │ vmul.f32 s22, s6, s31 │ │ │ │ vstr s25, [sp, #120] @ 0x78 │ │ │ │ vsub.f32 s17, s22, s7 │ │ │ │ vadd.f32 s22, s22, s7 │ │ │ │ vmul.f32 s7, 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- vstr s2, [sp, #348] @ 0x15c │ │ │ │ - vmul.f32 s2, s28, s15 │ │ │ │ + vmla.f32 s2, s31, s20 │ │ │ │ vstr s21, [sp, #340] @ 0x154 │ │ │ │ vstr s27, [sp, #344] @ 0x158 │ │ │ │ + vstr s2, [sp, #348] @ 0x15c │ │ │ │ + vmul.f32 s2, s28, s15 │ │ │ │ vsub.f32 s22, s18, s2 │ │ │ │ vadd.f32 s21, s18, s2 │ │ │ │ vmul.f32 s18, s0, s15 │ │ │ │ vmul.f32 s2, s28, s1 │ │ │ │ vstr s22, [sp, #176] @ 0xb0 │ │ │ │ vsub.f32 s25, s18, s2 │ │ │ │ vadd.f32 s26, s18, s2 │ │ │ │ vmov.f32 s18, s21 │ │ │ │ + vstr s18, [sp, #220] @ 0xdc │ │ │ │ vmul.f32 s2, s30, s25 │ │ │ │ - vstr s25, [sp, #228] @ 0xe4 │ │ │ │ - vstr s18, [sp, #224] @ 0xe0 │ │ │ │ + vstr s25, [sp, #224] @ 0xe0 │ │ │ │ vmov.f32 s27, s2 │ │ │ │ vmul.f32 s2, s31, s26 │ │ │ │ vmla.f32 s27, s31, s21 │ │ │ │ vmov.f32 s21, s26 │ │ │ │ vmov.f32 s26, s2 │ │ │ │ vmul.f32 s2, s31, s25 │ │ │ │ - vldr s25, [r7] │ │ │ │ - vstr s21, [sp, #180] @ 0xb4 │ │ │ │ - vnmls.f32 s2, s30, s18 │ │ │ │ + vldr s25, [r0] │ │ │ │ vnmls.f32 s26, s30, s22 │ │ │ │ + vnmls.f32 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vldr s26, [ip] │ │ │ │ vmla.f32 s2, s1, s21 │ │ │ │ - vldr s21, [r4] │ │ │ │ - mul.w r2, r1, lr │ │ │ │ - mov r1, r0 │ │ │ │ - vadd.f32 s22, s25, s26 │ │ │ │ - vstr s28, [sp, #56] @ 0x38 │ │ │ │ + vldr s21, [r7] │ │ │ │ vnmls.f32 s15, s1, s18 │ │ │ │ - vldr s1, [ip] │ │ │ │ - adds r7, r5, r2 │ │ │ │ - add.w r6, ip, r2 │ │ │ │ - add r0, r2 │ │ │ │ - adds r2, r4, r2 │ │ │ │ + vldr s1, [lr] │ │ │ │ + vadd.f32 s22, s25, s26 │ │ │ │ + vsub.f32 s25, s25, s26 │ │ │ │ vsub.f32 s18, s21, s1 │ │ │ │ vadd.f32 s21, s21, s1 │ │ │ │ vmul.f32 s1, s16, s22 │ │ │ │ - vsub.f32 s25, s25, s26 │ │ │ │ + vstr s15, [sp, #60] @ 0x3c │ │ │ │ vnmls.f32 s1, s13, s18 │ │ │ │ vmul.f32 s13, s13, s22 │ │ │ │ vmla.f32 s13, s16, s18 │ │ │ │ - vstr s15, [sp, #60] @ 0x3c │ │ │ │ - vstr s13, [sp, #64] @ 0x40 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - vldr s28, [r7] │ │ │ │ - vldr s26, [r2] │ │ │ │ vldr s18, [r0] │ │ │ │ - vldr s16, [r6] │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - mov.w r2, lr, lsl #5 │ │ │ │ + add.w r0, r7, r2 │ │ │ │ + mov.w r2, r9, lsl #5 │ │ │ │ + vstr s14, [sp, #4] │ │ │ │ + vldr s28, [r1] │ │ │ │ + strd r1, r5, [sp, #32] │ │ │ │ + add.w r1, r6, r2 │ │ │ │ + vldr s26, [r0] │ │ │ │ + str r0, [sp, #40] @ 0x28 │ │ │ │ + vldr s16, [r5] │ │ │ │ + add.w r5, ip, r2 │ │ │ │ vadd.f32 s22, s18, s28 │ │ │ │ - adds r0, r1, r2 │ │ │ │ + vldr s15, [r1] │ │ │ │ + vsub.f32 s18, s18, s28 │ │ │ │ + strd r1, r5, [sp, #44] @ 0x2c │ │ │ │ + add.w r1, lr, r2 │ │ │ │ + add r2, r7 │ │ │ │ + strd r1, r2, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s27, s16, s26 │ │ │ │ vadd.f32 s16, s16, s26 │ │ │ │ - str r7, [sp, #28] │ │ │ │ - adds r7, r5, r2 │ │ │ │ - vldr s13, [r0] │ │ │ │ - vsub.f32 s18, s18, s28 │ │ │ │ vmul.f32 s26, s3, s22 │ │ │ │ - str r6, [sp, #32] │ │ │ │ vmul.f32 s3, s3, s27 │ │ │ │ vmla.f32 s26, s23, s27 │ │ │ │ - add.w r6, ip, r2 │ │ │ │ - adds r2, r4, r2 │ │ │ │ - vstr s14, [sp, #4] │ │ │ │ - str r0, [sp, #40] @ 0x28 │ │ │ │ vnmls.f32 s3, s23, s22 │ │ │ │ - vldr s23, [r7] │ │ │ │ - vldr s15, [r6] │ │ │ │ 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s13, s31, s13 │ │ │ │ + vadd.f32 s11, s4, s12 │ │ │ │ + vsub.f32 s4, s4, s12 │ │ │ │ + vldr s12, [sp, #312] @ 0x138 │ │ │ │ + vadd.f32 s12, s12, s17 │ │ │ │ + vmul.f32 s8, s4, s26 │ │ │ │ + vmul.f32 s12, s12, s21 │ │ │ │ + vadd.f32 s18, s31, s12 │ │ │ │ + vsub.f32 s12, s31, s12 │ │ │ │ vmul.f32 s17, s18, s22 │ │ │ │ - vnmls.f32 s8, s13, s25 │ │ │ │ + vnmls.f32 s8, s12, s25 │ │ │ │ + vmul.f32 s12, s12, s26 │ │ │ │ vmla.f32 s17, s11, s23 │ │ │ │ vmul.f32 s11, s11, s22 │ │ │ │ - vmul.f32 s13, s13, s26 │ │ │ │ - vmla.f32 s13, s3, s25 │ │ │ │ + vmla.f32 s12, s4, s25 │ │ │ │ vnmls.f32 s11, s18, s23 │ │ │ │ - vadd.f32 s18, s2, s4 │ │ │ │ - vsub.f32 s4, s4, s2 │ │ │ │ - vadd.f32 s3, s1, s17 │ │ │ │ - vsub.f32 s1, s1, s17 │ │ │ │ - vadd.f32 s19, s18, s3 │ │ │ │ - vsub.f32 s3, s3, s18 │ │ │ │ + vadd.f32 s18, s1, s2 │ │ │ │ + vsub.f32 s2, s2, s1 │ │ │ │ + vadd.f32 s4, s3, s17 │ │ │ │ + vsub.f32 s3, s3, s17 │ │ │ │ + vadd.f32 s19, s18, s4 │ │ │ │ + vsub.f32 s4, s4, s18 │ │ │ │ vadd.f32 s18, s6, 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vadd.f32 s29, s21, s17 │ │ │ │ - vsub.f32 s17, s21, s17 │ │ │ │ - vstr s4, [sp, #100] @ 0x64 │ │ │ │ - vadd.f32 s4, s2, s6 │ │ │ │ - vsub.f32 s23, s18, s15 │ │ │ │ - vadd.f32 s18, s18, s15 │ │ │ │ - vmul.f32 s15, s16, s14 │ │ │ │ - vsub.f32 s2, s2, s6 │ │ │ │ - vstr s17, [sp, #132] @ 0x84 │ │ │ │ - vmul.f32 s17, s13, s22 │ │ │ │ - vsub.f32 s6, s0, s15 │ │ │ │ - vadd.f32 s15, s0, s15 │ │ │ │ - vmov.f32 s28, s17 │ │ │ │ - vmul.f32 s0, s16, s22 │ │ │ │ - vstr s15, [sp, #140] @ 0x8c │ │ │ │ - vldr s15, [r3, #-8] │ │ │ │ + vldr s7, [r7, #-32] @ 0xffffffe0 │ │ │ │ mov.w r3, r8, lsl #3 │ │ │ │ - vstr s6, [sp, #12] │ │ │ │ - adds r2, r7, r3 │ │ │ │ + add.w r7, r7, #32 │ │ │ │ + vldr s9, [r7, #-60] @ 0xffffffc4 │ │ │ │ + add.w r2, r6, r3 │ │ │ │ add.w r1, lr, r3 │ │ │ │ - adds r0, r6, r3 │ │ │ │ - vmul.f32 s17, s16, s15 │ │ │ │ - vmla.f32 s0, s7, s15 │ │ │ │ + add.w r0, r5, r3 │ │ │ │ add.w r4, ip, r3 │ │ │ │ - vmla.f32 s28, s9, s15 │ │ │ │ - vnmls.f32 s17, s7, s22 │ │ │ │ - vstr s0, [sp, #144] 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vsub.f32 s17, s17, s6 │ │ │ │ - vldr s6, [r6] │ │ │ │ - vadd.f32 s27, s6, s27 │ │ │ │ - vstr s27, [sp, #168] @ 0xa8 │ │ │ │ - vmul.f32 s27, s10, s24 │ │ │ │ - vmul.f32 s10, s10, s25 │ │ │ │ - vmla.f32 s10, s5, s24 │ │ │ │ - vnmls.f32 s27, s5, s25 │ │ │ │ - vstr s27, [sp, #172] @ 0xac │ │ │ │ - vstr s10, [sp, #176] @ 0xb0 │ │ │ │ - vldr s5, [r2] │ │ │ │ - vldr s25, [r0] │ │ │ │ - vldr s24, [r4] │ │ │ │ - vldr s27, [r1] │ │ │ │ - vmov.f32 s6, s5 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - mul.w r2, r5, r8 │ │ │ │ - str r4, [sp, #28] │ │ │ │ - movs r5, #20 │ │ │ │ - vsub.f32 s10, s5, s27 │ │ │ │ - vadd.f32 s5, s25, s24 │ │ │ │ - vadd.f32 s27, s6, s27 │ │ │ │ - vsub.f32 s6, s25, s24 │ │ │ │ - adds r4, r7, r2 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - str r4, [sp, #32] │ │ │ │ - add.w r0, lr, r2 │ │ │ │ - vmul.f32 s24, s16, s5 │ │ │ │ - str r1, [sp, #20] │ │ │ │ - vldr s25, [r4] │ │ │ │ - adds r4, r6, r2 │ │ │ │ - add r2, ip │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ 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vmul.f32 s15, s7, s13 │ │ │ │ + vadd.f32 s20, s16, s4 │ │ │ │ + vsub.f32 s16, s16, s4 │ │ │ │ + vadd.f32 s22, s3, s0 │ │ │ │ + vsub.f32 s3, s0, s3 │ │ │ │ + vmul.f32 s4, s8, s10 │ │ │ │ + vmul.f32 s0, s6, s13 │ │ │ │ + vsub.f32 s17, s15, s18 │ │ │ │ + vadd.f32 s19, s2, s14 │ │ │ │ + vadd.f32 s18, s18, s15 │ │ │ │ + vmul.f32 s15, s12, s13 │ │ │ │ + vsub.f32 s2, s2, s14 │ │ │ │ + vmul.f32 s14, s6, s10 │ │ │ │ + vstr s20, [sp, #128] @ 0x80 │ │ │ │ + vstr s19, [sp, #112] @ 0x70 │ │ │ │ + vadd.f32 s19, s4, s15 │ │ │ │ + vsub.f32 s4, s4, s15 │ │ │ │ + vstr s3, [sp, #116] @ 0x74 │ │ │ │ + vmul.f32 s15, s12, s10 │ │ │ │ + vstr s17, [sp, #124] @ 0x7c │ │ │ │ + vmul.f32 s17, s8, s13 │ │ │ │ + vmul.f32 s3, s1, s10 │ │ │ │ + vsub.f32 s23, s17, s15 │ │ │ │ + vadd.f32 s17, s17, s15 │ │ │ │ + vmul.f32 s15, s1, s13 │ │ │ │ + vadd.f32 s21, s0, s3 │ │ │ │ + vsub.f32 s27, s0, s3 │ │ │ │ + vsub.f32 s20, s14, s15 │ │ │ │ + vadd.f32 s15, s14, s15 │ │ │ │ + vldr s14, [r7, #-36] @ 0xffffffdc │ │ │ │ + vstr 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s3, s14 │ │ │ │ - str r5, [sp, #116] @ 0x74 │ │ │ │ - add.w r7, sl, r3 │ │ │ │ - vnmls.f32 s11, s15, s13 │ │ │ │ - vmul.f32 s15, s15, s12 │ │ │ │ - vmla.f32 s15, s22, s13 │ │ │ │ - vmov.f32 s3, s8 │ │ │ │ - vldr s8, [sl] │ │ │ │ - vldr s22, [sp, #140] @ 0x8c │ │ │ │ - vnmls.f32 s3, s1, s14 │ │ │ │ - vldr s14, [r4] │ │ │ │ - vstr s5, [sp, #128] @ 0x80 │ │ │ │ - vmov.f32 s1, s15 │ │ │ │ + vsub.f32 s11, s10, s8 │ │ │ │ + vadd.f32 s10, s10, s8 │ │ │ │ + vldr s27, [sp, #120] @ 0x78 │ │ │ │ + add.w r1, fp, r3 │ │ │ │ + vldr s24, [sp, #156] @ 0x9c │ │ │ │ + vmul.f32 s8, s14, s11 │ │ │ │ + vmul.f32 s5, s19, s10 │ │ │ │ + vmul.f32 s10, s4, s10 │ │ │ │ + vnmls.f32 s8, s15, s12 │ │ │ │ + vmul.f32 s15, s15, s11 │ │ │ │ + vldr s11, [r2] │ │ │ │ + vmla.f32 s5, s4, s13 │ │ │ │ + vnmls.f32 s10, s19, s13 │ │ │ │ + vldr s13, [r4] │ │ │ │ + vldr s19, [sp, #112] @ 0x70 │ │ │ │ + str r1, [sp, #112] @ 0x70 │ │ │ │ + vmov.f32 s4, s15 │ │ │ │ vldr s15, [fp] │ │ │ │ - vadd.f32 s13, s15, s14 │ │ │ │ - vsub.f32 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0x38 │ │ │ │ vmul.f32 s9, s15, s30 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ - vmla.f32 s15, s13, s30 │ │ │ │ - vnmls.f32 s9, s13, s26 │ │ │ │ - vsub.f32 s13, s3, s21 │ │ │ │ - vldr s3, [sp, #232] @ 0xe8 │ │ │ │ - vadd.f32 s7, s3, s11 │ │ │ │ - vsub.f32 s11, s11, s3 │ │ │ │ + ldr r3, [sp, #84] @ 0x54 │ │ │ │ + vsub.f32 s13, s0, s16 │ │ │ │ vadd.f32 s8, s10, s7 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ vsub.f32 s10, s10, s7 │ │ │ │ - vmul.f32 s12, s8, s4 │ │ │ │ + ldr r1, [sp, #112] @ 0x70 │ │ │ │ + vnmls.f32 s9, s13, s26 │ │ │ │ + vmla.f32 s15, s13, s30 │ │ │ │ + vsub.f32 s13, s28, s21 │ │ │ │ + vmul.f32 s12, s8, s19 │ │ │ │ vmul.f32 s10, s10, s6 │ │ │ │ vnmls.f32 s12, s13, s31 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ vmul.f32 s13, s13, s31 │ │ │ │ - vstr s13, [r1] │ │ │ │ + vstr s13, [r6] │ │ │ │ vadd.f32 s13, s12, s10 │ │ │ │ vadd.f32 s8, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s8, [r3] │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ + vstr s8, [r4] │ │ │ │ vstr s15, [r3] │ │ │ │ vsub.f32 s15, s12, s10 │ │ │ │ vmul.f32 s12, s11, s26 │ │ │ │ ldr r3, [sp, #360] @ 0x168 │ │ │ │ vmla.f32 s12, s14, s30 │ │ │ │ vmul.f32 s14, s14, s26 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #360] @ 0x168 │ │ │ │ vadd.f32 s13, s9, s15 │ │ │ │ vsub.f32 s15, s9, s15 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #360] @ 0x168 │ │ │ │ ldr r3, [sp, #236] @ 0xec │ │ │ │ vnmls.f32 s14, s11, s30 │ │ │ │ - vadd.f32 s11, s0, s18 │ │ │ │ - add r1, r3 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - vstr s13, [r5] │ │ │ │ - vadd.f32 s13, s1, s2 │ │ │ │ + vadd.f32 s11, s1, s17 │ │ │ │ + vstr s13, [r1] │ │ │ │ + vadd.f32 s13, s3, s2 │ │ │ │ vstr s15, [r0] │ │ │ │ - vadd.f32 s15, s16, s17 │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ + vadd.f32 s15, s0, s16 │ │ │ │ + add r6, r3 │ │ │ │ + ldr r0, [sp, #64] @ 0x40 │ │ │ │ + ldr r1, [sp, #120] @ 0x78 │ │ │ │ vadd.f32 s10, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vmul.f32 s11, s10, s4 │ │ │ │ + vmul.f32 s11, s10, s19 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vnmls.f32 s11, s13, s31 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vmul.f32 s13, s13, s31 │ │ │ │ - vstr s13, [r6] │ │ │ │ + vstr s13, [r5] │ │ │ │ vsub.f32 s13, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - add r6, r3 │ │ │ │ + add r5, r3 │ │ │ │ ldr r3, [sp, #240] @ 0xf0 │ │ │ │ - b.n 63470 │ │ │ │ - nop │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r6, #143 @ 0x8f │ │ │ │ vadd.f32 s10, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ add ip, r3 │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ - add lr, r3 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ + add lr, r3 │ │ │ │ + b.n 68708 │ │ │ │ + subs r5, r7, r6 │ │ │ │ + subs r6, #143 @ 0x8f │ │ │ │ ldr r3, [sp, #244] @ 0xf4 │ │ │ │ - vstr s10, [r7] │ │ │ │ + vstr s10, [r1] │ │ │ │ vstr s13, [r2] │ │ │ │ eor.w r8, r8, r3 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r2, [sp, #92] @ 0x5c │ │ │ │ vstr s14, [r0] │ │ │ │ - adds r3, #32 │ │ │ │ - str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #364] @ 0x16c │ │ │ │ vstr s12, [r2] │ │ │ │ - ldrd r2, r3, [sp, #360] @ 0x168 │ │ │ │ + ldr r2, [sp, #360] @ 0x168 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 62978 │ │ │ │ + bne.w 67bd4 │ │ │ │ add sp, #252 @ 0xfc │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -000634b8 : │ │ │ │ - ldr r2, [pc, #12] @ (634c8 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (634cc ) │ │ │ │ +00068748 : │ │ │ │ + ldr r2, [pc, #12] @ (68758 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (6875c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldr r6, [r2, #48] @ 0x30 │ │ │ │ + @ instruction: 0xb884 │ │ │ │ movs r1, r1 │ │ │ │ - bl ffcb14ce │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r4, [sp, #36] @ 0x24 │ │ │ │ + bl ffc7075e │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ ldrd r3, r5, [sp, #28] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 6350e │ │ │ │ + ble.n 687a4 │ │ │ │ ldr r6, [sp, #20] │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ - bne.n 63510 │ │ │ │ + bne.n 687ac │ │ │ │ add.w ip, r2, lr │ │ │ │ vldr s15, [r2] │ │ │ │ subs r3, #1 │ │ │ │ add.w r2, r2, #4 │ │ │ │ vldr s14, [ip] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstmia r1!, {s13} │ │ │ │ vstmia r0!, {s15} │ │ │ │ - bne.n 634ea │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 68780 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov.w ip, r4, lsl #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w r4, r2, lr │ │ │ │ vldr s15, [r2] │ │ │ │ subs r3, #1 │ │ │ │ add r2, r5 │ │ │ │ vldr s14, [r4] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, ip │ │ │ │ vstr s15, [r0] │ │ │ │ add r0, ip │ │ │ │ - bne.n 63516 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 687b4 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ nop │ │ │ │ │ │ │ │ -00063540 : │ │ │ │ - ldr r2, [pc, #8] @ (6354c ) │ │ │ │ - ldr r1, [pc, #12] @ (63550 ) │ │ │ │ +000687e4 : │ │ │ │ + ldr r2, [pc, #8] @ (687f0 ) │ │ │ │ + ldr r1, [pc, #12] @ (687f4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r0, [r0, #88] @ 0x58 │ │ │ │ + revsh r4, r3 │ │ │ │ movs r1, r1 │ │ │ │ - @ instruction: 0xff87ffff │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r6, [sp, #40] @ 0x28 │ │ │ │ + vminnm.f16 , , │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r5, [sp, #32] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r6, [sp, #40] @ 0x28 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 635c4 │ │ │ │ + ble.n 68872 │ │ │ │ ldr r7, [sp, #28] │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w ip, r7, lsl #2 │ │ │ │ ldr r7, [sp, #24] │ │ │ │ - itt eq │ │ │ │ - addeq r3, ip │ │ │ │ - vldreq s11, [pc, #164] @ 63618 │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ ldr r7, [sp, #20] │ │ │ │ mov.w r7, r7, lsl #2 │ │ │ │ - bne.n 635c6 │ │ │ │ + bne.n 68880 │ │ │ │ + vldr s11, [pc, #180] @ 688e0 │ │ │ │ + add r3, ip │ │ │ │ add.w ip, r2, lr │ │ │ │ - vldr s12, [r2] │ │ │ │ - vldmia r3!, {s13} │ │ │ │ - adds r2, #4 │ │ │ │ subs r4, #1 │ │ │ │ + vldr s12, [r2] │ │ │ │ + add.w r2, r2, #4 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r0, r7 │ │ │ │ - vmul.f32 s13, s13, s11 │ │ │ │ add.w r0, r0, #4 │ │ │ │ + vldmia r3!, {s13} │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ + vmul.f32 s13, s13, s11 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s15, [r0, #-4] │ │ │ │ vadd.f32 s15, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s15, [ip] │ │ │ │ vstmia r1!, {s14} │ │ │ │ - bne.n 63582 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 6882e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s11, [pc, #92] @ 688e0 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ add r3, ip │ │ │ │ - vldr s11, [pc, #72] @ 63618 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r2, lr │ │ │ │ vldr s12, [r2] │ │ │ │ - vldr s13, [r3] │ │ │ │ - add r2, r5 │ │ │ │ - add r3, r5 │ │ │ │ subs r4, #1 │ │ │ │ + add r2, r5 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r0, r7 │ │ │ │ - vmul.f32 s13, s13, s11 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r5 │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ + vmul.f32 s13, s13, s11 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s15, [r0] │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ add r0, r6 │ │ │ │ vstr s15, [ip] │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r6 │ │ │ │ - bne.n 635d0 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 63690 │ │ │ │ + bne.n 6888e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cbz r7, 68958 │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ │ │ │ │ -0006361c : │ │ │ │ - ldr r2, [pc, #8] @ (63628 ) │ │ │ │ - ldr r1, [pc, #12] @ (6362c ) │ │ │ │ +000688e4 : │ │ │ │ + ldr r2, [pc, #8] @ (688f0 ) │ │ │ │ + ldr r1, [pc, #12] @ (688f4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r4, [r2, #76] @ 0x4c │ │ │ │ + rev r4, r1 │ │ │ │ movs r1, r1 │ │ │ │ - vminnm.f32 , , │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r6, [sp, #40] @ 0x28 │ │ │ │ + vmaxnm.f32 , , │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r5, [sp, #32] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r6, [sp, #40] @ 0x28 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 636aa │ │ │ │ + ble.n 6897e │ │ │ │ ldr r7, [sp, #24] │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ ldr r7, [sp, #28] │ │ │ │ mov.w ip, r7, lsl #2 │ │ │ │ ldr r7, [sp, #20] │ │ │ │ it eq │ │ │ │ addeq r3, ip │ │ │ │ mov.w r7, r7, lsl #2 │ │ │ │ - bne.n 636ac │ │ │ │ + bne.n 6898c │ │ │ │ add.w ip, r2, lr │ │ │ │ vldmia r2!, {s15} │ │ │ │ - vldmia r3!, {s14} │ │ │ │ - adds r5, r0, r7 │ │ │ │ + add.w r5, r0, r7 │ │ │ │ subs r4, #1 │ │ │ │ vldr s13, [ip] │ │ │ │ add ip, lr │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ vldr s11, [ip] │ │ │ │ + vldmia r3!, {s14} │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vadd.f32 s12, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vstr s11, [r5] │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ add.w r5, r1, r7 │ │ │ │ vstr s11, [r5] │ │ │ │ vstmia r0!, {s12} │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 6365a │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 6892c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ add r3, ip │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r2, lr │ │ │ │ vldr s15, [r2] │ │ │ │ - vldr s13, [r3] │ │ │ │ - add r2, r5 │ │ │ │ - add r3, r5 │ │ │ │ subs r4, #1 │ │ │ │ + add r2, r5 │ │ │ │ vldr s14, [ip] │ │ │ │ add ip, lr │ │ │ │ - vadd.f32 s13, s13, s13 │ │ │ │ vldr s11, [ip] │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ add.w ip, r0, r7 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r5 │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s12, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + vadd.f32 s13, s13, s13 │ │ │ │ vsub.f32 s11, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s11, [ip] │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ add.w ip, r1, r7 │ │ │ │ vstr s11, [ip] │ │ │ │ vstr s14, [r0] │ │ │ │ add r0, r6 │ │ │ │ vstr s15, [r1] │ │ │ │ add r1, r6 │ │ │ │ - bne.n 636b2 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 68996 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00063710 : │ │ │ │ - ldr r2, [pc, #8] @ (6371c ) │ │ │ │ - ldr r1, [pc, #12] @ (63720 ) │ │ │ │ +00068a00 : │ │ │ │ + ldr r2, [pc, #8] @ (68a0c ) │ │ │ │ + ldr r1, [pc, #12] @ (68a10 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r0, [r2, #64] @ 0x40 │ │ │ │ + cbnz r0, 68a18 │ │ │ │ movs r1, r1 │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ - ldr.w ip, [pc, #432] @ 638dc │ │ │ │ + mcr2 15, 7, pc, cr15, cr15, {7} @ │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ + ldr.w ip, [pc, #464] @ 68bec │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ ldrd r8, r5, [sp, #40] @ 0x28 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + ldr r7, [sp, #52] @ 0x34 │ │ │ │ add ip, pc │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ ldrd r4, lr, [sp, #32] │ │ │ │ cmp r5, #0 │ │ │ │ - ldr r7, [sp, #52] @ 0x34 │ │ │ │ - ble.n 6380c │ │ │ │ - ldr.w r9, [pc, #416] @ 638e0 │ │ │ │ + ble.n 68b0c │ │ │ │ + ldr.w r9, [pc, #436] @ 68bf0 │ │ │ │ ldr.w r6, [ip, r9] │ │ │ │ ldr.w r9, [r6] │ │ │ │ ldr r6, [sp, #48] @ 0x30 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 63810 │ │ │ │ - vldr s7, [pc, #380] @ 638d0 │ │ │ │ + bne.n 68b1e │ │ │ │ + vldr s7, [pc, #400] @ 68be0 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s8, [pc, #376] @ 638d4 │ │ │ │ - vldr s6, [pc, #376] @ 638d8 │ │ │ │ + vldr s8, [pc, #396] @ 68be4 │ │ │ │ + vldr s6, [pc, #396] @ 68be8 │ │ │ │ mov.w r7, r8, lsl #2 │ │ │ │ - vldr s10, [r2] │ │ │ │ - adds r6, r3, r7 │ │ │ │ - eor.w r8, r8, r9 │ │ │ │ - adds r3, #4 │ │ │ │ subs r5, #1 │ │ │ │ + eor.w r8, r8, r9 │ │ │ │ + vldr s10, [r2] │ │ │ │ + add.w r6, r3, r7 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ vldr s13, [r6] │ │ │ │ add r6, r7 │ │ │ │ vldr s15, [r6] │ │ │ │ mov.w r6, lr, lsl #2 │ │ │ │ - add.w ip, r2, r6 │ │ │ │ eor.w lr, lr, r9 │ │ │ │ + add.w ip, r2, r6 │ │ │ │ add.w r2, r2, #4 │ │ │ │ - vmul.f32 s11, s15, s8 │ │ │ │ vldr s14, [ip] │ │ │ │ add ip, r6 │ │ │ │ add.w r6, r0, r4, lsl #3 │ │ │ │ + vmul.f32 s11, s15, s8 │ │ │ │ vldr s9, [ip] │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ vnmls.f32 s11, s13, s7 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - vmla.f32 s13, s15, s7 │ │ │ │ - vmov.f32 s15, s10 │ │ │ │ vadd.f32 s12, s9, s14 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ + vmla.f32 s13, s15, s7 │ │ │ │ + vmov.f32 s15, s10 │ │ │ │ + vmul.f32 s14, s14, s6 │ │ │ │ vmls.f32 s15, s12, s5 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ - vmul.f32 s14, s14, s6 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vstr s12, [r0] │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s10, s12, s13 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vsub.f32 s14, s15, s11 │ │ │ │ @@ -104447,40 +106852,44 @@ │ │ │ │ vstr s12, [r6] │ │ │ │ add.w r6, r0, ip │ │ │ │ add ip, r1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ add.w r1, r1, #4 │ │ │ │ vstr s14, [r6] │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 63762 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - vldr s7, [pc, #184] @ 638d0 │ │ │ │ + bne.n 68a5e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + vldr s7, [pc, #192] @ 68be0 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s8, [pc, #180] @ 638d4 │ │ │ │ - vldr s6, [pc, #180] @ 638d8 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s8, [pc, #180] @ 68be4 │ │ │ │ + vldr s6, [pc, #180] @ 68be8 │ │ │ │ mov.w sl, r8, lsl #2 │ │ │ │ + subs r5, #1 │ │ │ │ + eor.w r8, r8, r9 │ │ │ │ vldr s10, [r2] │ │ │ │ add.w ip, r3, sl │ │ │ │ - eor.w r8, r8, r9 │ │ │ │ add r3, r6 │ │ │ │ - subs r5, #1 │ │ │ │ - vmov.f32 s11, s10 │ │ │ │ vldr s14, [ip] │ │ │ │ add ip, sl │ │ │ │ mov.w sl, lr, lsl #2 │ │ │ │ eor.w lr, lr, r9 │ │ │ │ vldr s15, [ip] │ │ │ │ add.w ip, r2, sl │ │ │ │ add r2, r6 │ │ │ │ + vmov.f32 s11, s10 │ │ │ │ vmul.f32 s12, s15, s8 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ - vmla.f32 s15, s14, s8 │ │ │ │ vnmls.f32 s12, s14, s7 │ │ │ │ + vmla.f32 s15, s14, s8 │ │ │ │ vldr s14, [ip] │ │ │ │ add ip, sl │ │ │ │ vldr s9, [ip] │ │ │ │ add.w ip, r0, r4, lsl #3 │ │ │ │ vadd.f32 s13, s14, s9 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ vmls.f32 s11, s13, s5 │ │ │ │ @@ -104500,322 +106909,340 @@ │ │ │ │ add ip, r1 │ │ │ │ add r0, r7 │ │ │ │ add r1, r7 │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vstr s14, [sl] │ │ │ │ vstr s12, [ip] │ │ │ │ - bne.n 63824 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + bne.n 68b36 │ │ │ │ + b.n 68b0c │ │ │ │ nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #150 @ 0x96 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ - push {r2, r7} │ │ │ │ - movs r1, r1 │ │ │ │ + lsls r2, r1, #6 │ │ │ │ + movs r2, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000638e4 : │ │ │ │ - ldr r2, [pc, #8] @ (638f0 ) │ │ │ │ - ldr r1, [pc, #12] @ (638f4 ) │ │ │ │ +00068bf4 : │ │ │ │ + ldr r2, [pc, #8] @ (68c00 ) │ │ │ │ + ldr r1, [pc, #12] @ (68c04 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r4, [r5, #36] @ 0x24 │ │ │ │ + @ instruction: 0xb75c │ │ │ │ movs r1, r1 │ │ │ │ - mrc2 15, 1, pc, cr7, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #452] @ 63ac4 │ │ │ │ - ldrd r6, lr, [sp, #44] @ 0x2c │ │ │ │ - add r8, pc │ │ │ │ - ldrd r4, r5, [sp, #36] @ 0x24 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + mrc2 15, 0, pc, cr7, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr.w ip, [pc, #484] @ 68dfc │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldrd r6, r8, [sp, #44] @ 0x2c │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd r5, r4, [sp, #36] @ 0x24 │ │ │ │ + add ip, pc │ │ │ │ ldr r7, [sp, #52] @ 0x34 │ │ │ │ - ble.n 639ee │ │ │ │ - ldr.w r9, [pc, #436] @ 63ac8 │ │ │ │ - mov ip, r1 │ │ │ │ - ldr.w r1, [r8, r9] │ │ │ │ - ldr.w r8, [r1] │ │ │ │ + cmp.w r8, #0 │ │ │ │ + ble.n 68d12 │ │ │ │ + ldr.w r9, [pc, #460] @ 68e00 │ │ │ │ + mov lr, r1 │ │ │ │ + ldr.w r1, [ip, r9] │ │ │ │ + ldr.w r9, [r1] │ │ │ │ ldr r1, [sp, #56] @ 0x38 │ │ │ │ cmp r1, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.n 639f2 │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s8, [pc, #400] @ 63ac0 │ │ │ │ - mla r1, r7, r5, r2 │ │ │ │ - add.w r9, r3, r6, lsl #3 │ │ │ │ + bne.n 68d28 │ │ │ │ + vldr s8, [pc, #428] @ 68df8 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ vldr s13, [r2] │ │ │ │ - add.w sl, r0, r4, lsl #3 │ │ │ │ - adds r2, #4 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - vldr s12, [r9] │ │ │ │ - add.w r9, r3, r6, lsl #2 │ │ │ │ - vldr s15, [r1] │ │ │ │ + add.w r1, r3, r6, lsl #3 │ │ │ │ + add.w ip, r2, ip, lsl #2 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ + vldr s12, [r1] │ │ │ │ + add.w r1, r3, r6, lsl #2 │ │ │ │ add.w r3, r3, #4 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ + eor.w r6, r6, r9 │ │ │ │ + vldr s15, [ip] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r9] │ │ │ │ - mov.w r9, r5, lsl #2 │ │ │ │ - sub.w r1, r1, r9 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + vldr s13, [r1] │ │ │ │ + mov.w r1, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + sub.w ip, ip, r1 │ │ │ │ + vldr s9, [ip] │ │ │ │ + sub.w ip, ip, r1 │ │ │ │ + add.w r1, lr, r7 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vldr s9, [r1] │ │ │ │ - sub.w r1, r1, r9 │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - vldr s12, [r1] │ │ │ │ - add.w r1, ip, r9 │ │ │ │ + vldr s12, [ip] │ │ │ │ + add.w ip, r0, r5, lsl #3 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ vmul.f32 s11, s11, s8 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vsub.f32 s10, s9, s12 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vadd.f32 s9, s10, s10 │ │ │ │ vadd.f32 s9, s9, s14 │ │ │ │ vstr s9, [r1] │ │ │ │ vadd.f32 s9, s12, s12 │ │ │ │ - add r1, r9 │ │ │ │ + add r1, r7 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vsub.f32 s12, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vstr s9, [r0] │ │ │ │ - vstr s12, [sl] │ │ │ │ - add.w sl, r0, r9 │ │ │ │ + vstr s12, [ip] │ │ │ │ + add.w ip, r0, r7 │ │ │ │ add.w r0, r0, #4 │ │ │ │ - vstr s15, [sl] │ │ │ │ + vstr s15, [ip] │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vstmia ip!, {s14} │ │ │ │ + vstmia lr!, {s14} │ │ │ │ vstr s15, [r1] │ │ │ │ - bne.n 63930 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w sl, r1, lsl #2 │ │ │ │ - mov.w r9, r7, lsl #2 │ │ │ │ - vldr s8, [pc, #196] @ 63ac0 │ │ │ │ - movs r1, #12 │ │ │ │ + bne.n 68c4e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s8, [pc, #204] @ 68df8 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ vldr s14, [r2] │ │ │ │ - add.w r7, r3, r6, lsl #3 │ │ │ │ - add.w fp, r0, r4, lsl #3 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - mla r1, r1, r5, r2 │ │ │ │ - add r2, r9 │ │ │ │ - vldr s15, [r1] │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ + add.w sl, r3, r6, lsl #3 │ │ │ │ + add.w ip, r2, ip, lsl #2 │ │ │ │ + add r2, r7 │ │ │ │ + add.w fp, r0, r5, lsl #3 │ │ │ │ + vldr s15, [ip] │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add.w r7, r3, r6, lsl #2 │ │ │ │ - add r3, r9 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ - vldr s12, [r7] │ │ │ │ - mov.w r7, r5, lsl #2 │ │ │ │ - sub.w r1, r1, r7 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ + vldr s15, [sl] │ │ │ │ + add.w sl, r3, r6, lsl #2 │ │ │ │ + add r3, r7 │ │ │ │ + eor.w r6, r6, r9 │ │ │ │ + vldr s12, [sl] │ │ │ │ + mov.w sl, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + sub.w ip, ip, sl │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vldr s12, [r1] │ │ │ │ - sub.w r1, r1, r7 │ │ │ │ - mov.w r7, r4, lsl #2 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - vldr s9, [r1] │ │ │ │ - add.w r1, ip, r7 │ │ │ │ + vldr s12, [ip] │ │ │ │ + sub.w ip, ip, sl │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + vldr s9, [ip] │ │ │ │ + add.w ip, lr, sl │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vsub.f32 s10, s12, s9 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vadd.f32 s9, s10, s10 │ │ │ │ vadd.f32 s9, s9, s11 │ │ │ │ - vstr s9, [r1] │ │ │ │ + vstr s9, [ip] │ │ │ │ vadd.f32 s9, s12, s12 │ │ │ │ - add r1, r7 │ │ │ │ + add ip, sl │ │ │ │ vadd.f32 s9, s9, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ - vsub.f32 s14, s11, s10 │ │ │ │ vstr s9, [r0] │ │ │ │ + vsub.f32 s14, s11, s10 │ │ │ │ vstr s12, [fp] │ │ │ │ - add.w fp, r0, r7 │ │ │ │ - add r0, sl │ │ │ │ + add.w fp, r0, sl │ │ │ │ + add r0, r1 │ │ │ │ vstr s13, [fp] │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s13, [ip] │ │ │ │ - add ip, sl │ │ │ │ - vstr s15, [r1] │ │ │ │ - bne.n 639fe │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 63b38 │ │ │ │ + vstr s13, [lr] │ │ │ │ + add lr, r1 │ │ │ │ + vstr s15, [ip] │ │ │ │ + bne.n 68d34 │ │ │ │ + b.n 68d12 │ │ │ │ + nop │ │ │ │ + cbz r7, 68e70 │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ - uxth r0, r6 │ │ │ │ - movs r1, r1 │ │ │ │ + vaddl.u8 q0, d12, d9 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00063acc : │ │ │ │ - ldr r2, [pc, #8] @ (63ad8 ) │ │ │ │ - ldr r1, [pc, #12] @ (63adc ) │ │ │ │ +00068e04 : │ │ │ │ + ldr r2, [pc, #8] @ (68e10 ) │ │ │ │ + ldr r1, [pc, #12] @ (68e14 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r4, [r6, #8] │ │ │ │ + push {r2, r3, r4, r5, r6, lr} │ │ │ │ movs r1, r1 │ │ │ │ - mcr2 15, 1, pc, cr3, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #700] @ 63da4 │ │ │ │ + ldc2l 15, cr15, [fp, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #712] @ 690fc │ │ │ │ ldrd r6, lr, [sp, #64] @ 0x40 │ │ │ │ ldrd r5, r4, [sp, #56] @ 0x38 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #76] @ 0x4c │ │ │ │ - ble.w 63c44 │ │ │ │ - ldr.w r9, [pc, #676] @ 63da8 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 68f8e │ │ │ │ + ldr.w r9, [pc, #692] @ 69100 │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ - bne.w 63c4e │ │ │ │ - vldr s1, [pc, #620] @ 63d8c │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s2, [pc, #620] @ 63d90 │ │ │ │ - vldr s3, [pc, #620] @ 63d94 │ │ │ │ - vldr s4, [pc, #620] @ 63d98 │ │ │ │ - vldr s5, [pc, #620] @ 63d9c │ │ │ │ - vldr s6, [pc, #620] @ 63da0 │ │ │ │ - mov.w r9, r6, lsl #3 │ │ │ │ + bne.w 68faa │ │ │ │ + vldr s1, [pc, #636] @ 690e4 │ │ │ │ + vldr s2, [pc, #636] @ 690e8 │ │ │ │ + vldr s3, [pc, #636] @ 690ec │ │ │ │ + vldr s4, [pc, #636] @ 690f0 │ │ │ │ + vldr s5, [pc, #636] @ 690f4 │ │ │ │ + vldr s6, [pc, #636] @ 690f8 │ │ │ │ + mov.w r7, r6, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s16, [r2] │ │ │ │ - add.w r3, ip, r9 │ │ │ │ - mov.w fp, r5, lsl #2 │ │ │ │ - mov.w sl, r5, lsl #3 │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + add.w r3, ip, r7 │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ add.w ip, ip, #4 │ │ │ │ - vmov.f32 s10, s16 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ vldr s12, [r3] │ │ │ │ sub.w r3, r3, r6, lsl #2 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ - add r3, r9 │ │ │ │ - vmul.f32 s11, s12, s3 │ │ │ │ - add.w r9, r1, fp │ │ │ │ + add r3, r7 │ │ │ │ + vmov.f32 s10, s16 │ │ │ │ + add.w r7, r1, sl │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, r7, r4, r2 │ │ │ │ - vmul.f32 s14, s15, s1 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + vmul.f32 s11, s12, s3 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ add.w r2, r2, #4 │ │ │ │ - vmla.f32 s14, s12, s2 │ │ │ │ - vmul.f32 s0, s13, s2 │ │ │ │ - vmla.f32 s11, s13, s1 │ │ │ │ + vmul.f32 s14, s15, s1 │ │ │ │ vldr s9, [r3] │ │ │ │ sub.w r3, r3, r4, lsl #3 │ │ │ │ - vmla.f32 s14, s13, s3 │ │ │ │ - vnmls.f32 s0, s12, s1 │ │ │ │ + vmul.f32 s0, s13, s2 │ │ │ │ + vmla.f32 s11, s13, s1 │ │ │ │ vldr s8, [r3] │ │ │ │ add.w r3, r3, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + vmla.f32 s14, s12, s2 │ │ │ │ + vnmls.f32 s0, s12, s1 │ │ │ │ vmls.f32 s11, s15, s2 │ │ │ │ - vmul.f32 s13, s9, s6 │ │ │ │ vmov.f32 s12, s16 │ │ │ │ - vmla.f32 s13, s8, s5 │ │ │ │ - vmla.f32 s12, s9, s4 │ │ │ │ + vmul.f32 s7, s9, s5 │ │ │ │ + vmla.f32 s14, s13, s3 │ │ │ │ + vmul.f32 s13, s9, s6 │ │ │ │ vmls.f32 s0, s15, s3 │ │ │ │ vldr s15, [r3] │ │ │ │ - vmul.f32 s7, s9, s5 │ │ │ │ - add.w r3, r0, sl │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ + vmla.f32 s12, s9, s4 │ │ │ │ + add.w r3, r0, r9 │ │ │ │ + vmla.f32 s13, s8, s5 │ │ │ │ vmla.f32 s10, s15, s4 │ │ │ │ vmla.f32 s7, s15, s6 │ │ │ │ vsub.f32 s10, s10, s13 │ │ │ │ vmul.f32 s13, s15, s5 │ │ │ │ - vmla.f32 s13, s8, s6 │ │ │ │ vadd.f32 s15, s15, s8 │ │ │ │ + vmla.f32 s13, s8, s6 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ vmov.f32 s13, s16 │ │ │ │ vmla.f32 s13, s8, s4 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vsub.f32 s13, s13, s7 │ │ │ │ vsub.f32 s7, s10, s0 │ │ │ │ vadd.f32 s10, s10, s0 │ │ │ │ vstr s7, [r3] │ │ │ │ - sub.w r3, r3, fp │ │ │ │ - vstr s10, [r9] │ │ │ │ + sub.w r3, r3, sl │ │ │ │ + vstr s10, [r7] │ │ │ │ vadd.f32 s10, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - add r9, fp │ │ │ │ + add r7, sl │ │ │ │ vstr s10, [r3] │ │ │ │ - add r3, sl │ │ │ │ - vstr s12, [r9] │ │ │ │ + add r3, r9 │ │ │ │ + vstr s12, [r7] │ │ │ │ vadd.f32 s12, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vstr s12, [r3] │ │ │ │ vstmia r1!, {s13} │ │ │ │ vstmia r0!, {s15} │ │ │ │ - bne.w 63b36 │ │ │ │ + bne.w 68e7c │ │ │ │ add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s0, [pc, #312] @ 690e4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ mov.w sl, r7, lsl #2 │ │ │ │ - vldr s0, [pc, #312] @ 63d8c │ │ │ │ - vldr s1, [pc, #312] @ 63d90 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s2, [pc, #308] @ 63d94 │ │ │ │ - vldr s3, [pc, #308] @ 63d98 │ │ │ │ - vldr s4, [pc, #312] @ 63da0 │ │ │ │ - vldr s5, [pc, #304] @ 63d9c │ │ │ │ + vldr s1, [pc, #304] @ 690e8 │ │ │ │ str r3, [sp, #4] │ │ │ │ - lsls r7, r6, #3 │ │ │ │ + vldr s2, [pc, #300] @ 690ec │ │ │ │ + vldr s3, [pc, #300] @ 690f0 │ │ │ │ + vldr s4, [pc, #304] @ 690f8 │ │ │ │ + vldr s5, [pc, #296] @ 690f4 │ │ │ │ + mov.w r7, r6, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s16, [r2] │ │ │ │ - add.w r3, ip, r7 │ │ │ │ mov.w r9, r5, lsl #2 │ │ │ │ + add.w r3, ip, r7 │ │ │ │ mov.w fp, r5, lsl #3 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - vmov.f32 s7, s16 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ sub.w r3, r3, r6, lsl #2 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ vldr s11, [r3] │ │ │ │ add r3, r7 │ │ │ │ - vmul.f32 s14, s15, s1 │ │ │ │ + vmov.f32 s7, s16 │ │ │ │ add.w r7, r1, r9 │ │ │ │ vldr s12, [r3] │ │ │ │ - mov.w r3, #12 │ │ │ │ - vmla.f32 s14, s11, s0 │ │ │ │ - mla r3, r3, r4, r2 │ │ │ │ - vmul.f32 s13, s12, s1 │ │ │ │ - vmul.f32 s10, s12, s0 │ │ │ │ - vmla.f32 s10, s15, s2 │ │ │ │ - vmla.f32 s14, s12, s2 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + vmul.f32 s14, s15, s1 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ vldr s9, [r3] │ │ │ │ sub.w r3, r3, r4, lsl #3 │ │ │ │ + vmul.f32 s13, s12, s1 │ │ │ │ + vmul.f32 s10, s12, s0 │ │ │ │ + vmla.f32 s14, s11, s0 │ │ │ │ vnmls.f32 s13, s15, s0 │ │ │ │ - vmls.f32 s10, s11, s1 │ │ │ │ + vmla.f32 s10, s15, s2 │ │ │ │ vldr s15, [r3] │ │ │ │ add.w r3, r3, r4, lsl #2 │ │ │ │ + vmla.f32 s14, s12, s2 │ │ │ │ eor.w r4, r4, r8 │ │ │ │ - vmls.f32 s13, s11, s2 │ │ │ │ - vmov.f32 s11, s16 │ │ │ │ vldr s8, [r3] │ │ │ │ - vmul.f32 s12, s15, s5 │ │ │ │ - vmla.f32 s12, s9, s4 │ │ │ │ - vmla.f32 s11, s9, s3 │ │ │ │ add.w r3, r0, fp │ │ │ │ + vmls.f32 s13, s11, s2 │ │ │ │ + vmls.f32 s10, s11, s1 │ │ │ │ + vmul.f32 s12, s15, s5 │ │ │ │ + vmov.f32 s11, s16 │ │ │ │ vmla.f32 s7, s8, s3 │ │ │ │ + vmla.f32 s11, s9, s3 │ │ │ │ + vmla.f32 s12, s9, s4 │ │ │ │ vmul.f32 s6, s8, s4 │ │ │ │ vmla.f32 s6, s9, s5 │ │ │ │ vsub.f32 s7, s7, s12 │ │ │ │ vmul.f32 s12, s15, s4 │ │ │ │ vmla.f32 s12, s8, s5 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ vmov.f32 s12, s16 │ │ │ │ @@ -104839,118 +107266,119 @@ │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vstr s11, [r7] │ │ │ │ vstr s13, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ vstr s12, [r1] │ │ │ │ add r1, sl │ │ │ │ vstr s15, [r0] │ │ │ │ - add r2, r3 │ │ │ │ add r0, sl │ │ │ │ + add r2, r3 │ │ │ │ add ip, r3 │ │ │ │ - bne.w 63c6e │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 68fcc │ │ │ │ + b.n 68f8e │ │ │ │ nop │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #200 @ 0xc8 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #249 @ 0xf9 │ │ │ │ movs r6, #2 │ │ │ │ subs r7, #94 @ 0x5e │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #159 @ 0x9f │ │ │ │ - add r5, pc, #916 @ (adr r5, 64134 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 6948c ) │ │ │ │ subs r7, #230 @ 0xe6 │ │ │ │ - bgt.n 63cb2 │ │ │ │ + bgt.n 6900a │ │ │ │ subs r6, #227 @ 0xe3 │ │ │ │ - sub sp, #280 @ 0x118 │ │ │ │ - movs r1, r1 │ │ │ │ + ldc2l 0, cr0, [r6, #-36]! @ 0xffffffdc │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00063dac : │ │ │ │ - ldr r2, [pc, #8] @ (63db8 ) │ │ │ │ - ldr r1, [pc, #12] @ (63dbc ) │ │ │ │ +00069104 : │ │ │ │ + ldr r2, [pc, #8] @ (69110 ) │ │ │ │ + ldr r1, [pc, #12] @ (69114 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r4, [r0, #96] @ 0x60 │ │ │ │ + uxth r4, r5 │ │ │ │ movs r1, r1 │ │ │ │ - stc2 15, cr15, [fp, #-1020]! @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #596] @ 6401c │ │ │ │ + stc2 15, cr15, [fp, #-1020] @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #620] @ 6939c │ │ │ │ ldrd r6, lr, [sp, #56] @ 0x38 │ │ │ │ - ldrd r4, r5, [sp, #48] @ 0x30 │ │ │ │ + ldrd r5, r4, [sp, #48] @ 0x30 │ │ │ │ + add r8, pc │ │ │ │ + ldr r7, [sp, #64] @ 0x40 │ │ │ │ cmp.w lr, #0 │ │ │ │ - ldr r7, [sp, #68] @ 0x44 │ │ │ │ - ble.w 63efe │ │ │ │ - ldr.w r9, [pc, #576] @ 64020 │ │ │ │ + ble.w 69268 │ │ │ │ + ldr.w r9, [pc, #600] @ 693a0 │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - cmp r7, #1 │ │ │ │ + ldr r3, [sp, #68] @ 0x44 │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 63f04 │ │ │ │ - mvn.w fp, #11 │ │ │ │ - vldr s6, [pc, #536] @ 64018 │ │ │ │ - mov.w r9, r5, lsl #3 │ │ │ │ - mov.w sl, r6, lsl #3 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 69280 │ │ │ │ + vldr s6, [pc, #564] @ 69398 │ │ │ │ + mov.w r9, r4, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + sub.w fp, r4, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ add.w r3, r2, r9 │ │ │ │ - add.w r7, ip, sl │ │ │ │ vldmia r2!, {s14} │ │ │ │ - add.w ip, ip, #4 │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ vldr s9, [r3] │ │ │ │ add r3, r9 │ │ │ │ + add.w r7, ip, sl │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r3, fp, lsl #2 │ │ │ │ vldr s11, [r7] │ │ │ │ sub.w r7, r7, r6, lsl #2 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mla r3, fp, r5, r3 │ │ │ │ - vldr s7, [r7] │ │ │ │ - add r7, sl │ │ │ │ + vldr s12, [r3] │ │ │ │ + add r3, r9 │ │ │ │ vadd.f32 s9, s9, s9 │ │ │ │ - vadd.f32 s11, s11, s11 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s12, [r3] │ │ │ │ - add r3, r9 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ + vldr s7, [r7] │ │ │ │ + add r7, sl │ │ │ │ + vadd.f32 s11, s11, s11 │ │ │ │ vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - mov.w r7, r4, lsl #3 │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ add.w r3, r0, r7 │ │ │ │ vsub.f32 s10, s7, s15 │ │ │ │ vadd.f32 s8, s8, s8 │ │ │ │ vadd.f32 s15, s15, s7 │ │ │ │ vadd.f32 s7, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vadd.f32 s10, s10, s10 │ │ │ │ vsub.f32 s5, s7, s8 │ │ │ │ vadd.f32 s7, s7, s8 │ │ │ │ vsub.f32 s9, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vstr s5, [r3] │ │ │ │ - mov.w r3, r4, lsl #2 │ │ │ │ - add.w r9, r0, r3 │ │ │ │ - vstr s7, [r0] │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ vsub.f32 s10, s14, s11 │ │ │ │ + vstr s7, [r0] │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + add.w r9, r0, r3 │ │ │ │ add r3, r1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ vstr s9, [r9] │ │ │ │ add r9, r7 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ vstr s13, [r9] │ │ │ │ vsub.f32 s13, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ add.w r9, r1, r7 │ │ │ │ add.w r1, r1, #4 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ @@ -104959,65 +107387,72 @@ │ │ │ │ vstr s9, [r9] │ │ │ │ vstr s13, [r1, #-4] │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, r7 │ │ │ │ vstr s15, [r3] │ │ │ │ - bne.n 63e00 │ │ │ │ + bne.w 69164 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w sl, r7, lsl #2 │ │ │ │ - vldr s6, [pc, #268] @ 64018 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - str.w lr, [sp, #60] @ 0x3c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #276] @ 69398 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov.w r9, r5, lsl #3 │ │ │ │ - mvn.w lr, #11 │ │ │ │ - add.w r3, r2, r9 │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ vldr s10, [r2] │ │ │ │ - mov.w fp, r6, lsl #3 │ │ │ │ - add.w r7, ip, fp │ │ │ │ - vldr s8, [r3] │ │ │ │ - add r3, r9 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r9, r4, lsl #3 │ │ │ │ + add.w r7, ip, sl │ │ │ │ + add.w r3, r2, r9 │ │ │ │ + add r2, fp │ │ │ │ vldr s15, [r7] │ │ │ │ - sub.w r7, r7, r6, lsl #2 │ │ │ │ - vldr s14, [r3] │ │ │ │ - mla r3, lr, r5, r3 │ │ │ │ - vadd.f32 s8, s8, s8 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ - vldr s11, [r7] │ │ │ │ - add r7, fp │ │ │ │ + add.w r7, r3, r9 │ │ │ │ + vldr s14, [r7] │ │ │ │ + vldr s8, [r3] │ │ │ │ + sub.w r3, r4, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w r3, r7, r3, lsl #2 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s9, s10, s14 │ │ │ │ vsub.f32 s10, s10, s14 │ │ │ │ vldr s14, [r3] │ │ │ │ add r3, r9 │ │ │ │ - vldr s7, [r7] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ - eor.w r6, r6, r8 │ │ │ │ + vadd.f32 s8, s8, s8 │ │ │ │ vldr s13, [r3] │ │ │ │ - adds r3, r0, r7 │ │ │ │ + add.w r3, ip, sl │ │ │ │ + add ip, fp │ │ │ │ + sub.w r7, r3, r6, lsl #2 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ + vldr s11, [r7] │ │ │ │ + add r7, sl │ │ │ │ + vldr s7, [r7] │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vsub.f32 s13, s11, s7 │ │ │ │ + vadd.f32 s12, s12, s12 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ vadd.f32 s7, s8, s9 │ │ │ │ - vadd.f32 s12, s12, s12 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vsub.f32 s5, s7, s12 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vstr s5, [r3] │ │ │ │ - lsls r3, r4, #2 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vstr s12, [r0] │ │ │ │ vsub.f32 s12, s9, s8 │ │ │ │ add.w r9, r0, r3 │ │ │ │ add r3, r1 │ │ │ │ - add r0, sl │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ vsub.f32 s9, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vsub.f32 s12, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vstr s9, [r9] │ │ │ │ add r9, r7 │ │ │ │ vmul.f32 s12, s12, s6 │ │ │ │ @@ -105028,227 +107463,230 @@ │ │ │ │ add.w r9, r1, r7 │ │ │ │ vsub.f32 s9, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s9, [r9] │ │ │ │ vstr s13, [r1] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - add r1, sl │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, r7 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - add r2, r3 │ │ │ │ - add ip, r3 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ - bne.n 63f14 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + add r0, r3 │ │ │ │ + add r1, r3 │ │ │ │ + bne.w 6928e │ │ │ │ + b.n 69268 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ - add r5, sp, #936 @ 0x3a8 │ │ │ │ - movs r1, r1 │ │ │ │ + @ instruction: 0xfa7a0009 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00064024 : │ │ │ │ - ldr r2, [pc, #8] @ (64030 ) │ │ │ │ - ldr r1, [pc, #12] @ (64034 ) │ │ │ │ +000693a4 : │ │ │ │ + ldr r2, [pc, #8] @ (693b0 ) │ │ │ │ + ldr r1, [pc, #12] @ (693b4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r4, [r7, #56] @ 0x38 │ │ │ │ + add sp, #240 @ 0xf0 │ │ │ │ movs r1, r1 │ │ │ │ - ldc2 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w ip, [pc, #924] @ 643dc │ │ │ │ + stc2l 15, cr15, [fp, #-1020]! @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ - sub sp, #20 │ │ │ │ + sub sp, #12 │ │ │ │ + ldr.w ip, [pc, #972] @ 697a4 │ │ │ │ + ldrd r6, r3, [sp, #80] @ 0x50 │ │ │ │ + ldrd r4, r5, [sp, #72] @ 0x48 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - ldrd r5, r6, [sp, #80] @ 0x50 │ │ │ │ - cmp r3, #0 │ │ │ │ ldr r7, [sp, #88] @ 0x58 │ │ │ │ - ldr r4, [sp, #96] @ 0x60 │ │ │ │ - ble.w 64202 │ │ │ │ - ldr.w lr, [pc, #900] @ 643e0 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.w 695aa │ │ │ │ + ldr.w lr, [pc, #956] @ 697a8 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ + ldr.w sl, [r3] │ │ │ │ + ldr r3, [sp, #92] @ 0x5c │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r4, #1 │ │ │ │ - bne.w 6420c │ │ │ │ - vldr s8, [pc, #832] @ 643b4 │ │ │ │ - vldr s9, [pc, #832] @ 643b8 │ │ │ │ - vldr s1, [pc, #832] @ 643bc │ │ │ │ - vldr s2, [pc, #832] @ 643c0 │ │ │ │ - vldr s3, [pc, #832] @ 643c4 │ │ │ │ - vldr s4, [pc, #832] @ 643c8 │ │ │ │ - vldr s5, [pc, #832] @ 643cc │ │ │ │ - vldr s6, [pc, #832] @ 643d0 │ │ │ │ - vldr s7, [pc, #832] @ 643d4 │ │ │ │ - mov.w ip, #12 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mov.w sl, r6, lsl #3 │ │ │ │ - mov.w lr, r7, lsl #3 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 695c6 │ │ │ │ + vldr s8, [pc, #888] @ 6977c │ │ │ │ + vldr s9, [pc, #888] @ 69780 │ │ │ │ + vldr s1, [pc, #888] @ 69784 │ │ │ │ + vldr s2, [pc, #888] @ 69788 │ │ │ │ + vldr s3, [pc, #888] @ 6978c │ │ │ │ + vldr s4, [pc, #888] @ 69790 │ │ │ │ + vldr s5, [pc, #888] @ 69794 │ │ │ │ + vldr s6, [pc, #888] @ 69798 │ │ │ │ + vldr s7, [pc, #888] @ 6979c │ │ │ │ + add.w lr, r5, r5, lsl #1 │ │ │ │ vmov.f32 s20, #96 @ 0x3f000000 0.5 │ │ │ │ - mul.w fp, ip, r6 │ │ │ │ - mul.w r9, ip, r7 │ │ │ │ - add.w r4, r2, fp │ │ │ │ - mul.w ip, ip, r5 │ │ │ │ - add.w r3, r8, r9 │ │ │ │ - adds r2, #4 │ │ │ │ - add.w r8, r8, #4 │ │ │ │ - vldr s12, [r4] │ │ │ │ - sub.w r4, r4, sl │ │ │ │ + add.w ip, r6, r6, lsl #1 │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r7, r2, lr │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ + add.w r3, r9, ip │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ + add.w r9, r9, #4 │ │ │ │ + vldr s12, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + eor.w r5, r5, sl │ │ │ │ + eor.w r6, r6, sl │ │ │ │ vldr s15, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vldr s10, [r7] │ │ │ │ + add r7, lr │ │ │ │ vsub.f32 s17, s14, s12 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ - vldr s10, [r4] │ │ │ │ - add r4, fp │ │ │ │ - vmul.f32 s15, s15, s8 │ │ │ │ vldr s13, [r3] │ │ │ │ - add r3, r9 │ │ │ │ + add r3, ip │ │ │ │ + vmul.f32 s15, s15, s8 │ │ │ │ vadd.f32 s0, s12, s14 │ │ │ │ - vldr s12, [r4] │ │ │ │ - sub.w r4, r4, sl │ │ │ │ + vldr s12, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ vadd.f32 s16, s17, s15 │ │ │ │ vsub.f32 s17, s17, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ + vldr s15, [r7] │ │ │ │ vadd.f32 s21, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vldr s11, [r3] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + add.w r7, r1, r3 │ │ │ │ + add r3, r0 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vadd.f32 s19, s21, s10 │ │ │ │ vmls.f32 s10, s21, s20 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ vadd.f32 s18, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vmov.f32 s15, s13 │ │ │ │ - adds r4, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ vmla.f32 s15, s11, s20 │ │ │ │ vmul.f32 s18, s18, s9 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vsub.f32 s20, s10, s18 │ │ │ │ - vmul.f32 s13, s13, s8 │ │ │ │ vadd.f32 s10, s10, s18 │ │ │ │ + vmul.f32 s13, s13, s8 │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vadd.f32 s12, s19, s19 │ │ │ │ vadd.f32 s12, s12, s0 │ │ │ │ vstr s12, [r0] │ │ │ │ vsub.f32 s12, s0, s19 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vmul.f32 s12, s20, s2 │ │ │ │ vmla.f32 s12, s14, s1 │ │ │ │ vmul.f32 s14, s14, s4 │ │ │ │ - vstr s11, [r4] │ │ │ │ - add.w r4, r0, ip │ │ │ │ + vstr s11, [r7] │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ vnmls.f32 s14, s20, s3 │ │ │ │ - vstr s13, [r4] │ │ │ │ - add.w r4, r1, ip │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + vstr s13, [ip] │ │ │ │ + add.w ip, r1, r7 │ │ │ │ vsub.f32 s13, s17, s14 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s14, s14, s17 │ │ │ │ vstr s14, [r1] │ │ │ │ vadd.f32 s14, s13, s12 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vstr s14, [r4] │ │ │ │ - lsls r4, r5, #3 │ │ │ │ - add.w lr, r0, r4 │ │ │ │ - vldr s14, [pc, #548] @ 643d8 │ │ │ │ - add r4, r1 │ │ │ │ - adds r0, #4 │ │ │ │ - adds r1, #4 │ │ │ │ + vstr s14, [ip] │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + eor.w r4, r4, sl │ │ │ │ + vldr s14, [pc, #580] @ 697a0 │ │ │ │ + add.w lr, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vstr s13, [lr] │ │ │ │ vmul.f32 s13, s10, s6 │ │ │ │ vmla.f32 s13, s15, s5 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vnmls.f32 s15, s10, s7 │ │ │ │ vsub.f32 s14, s16, s15 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s14, s13 │ │ │ │ - add r3, ip │ │ │ │ + add r3, r7 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - vstr s14, [r4] │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ - eors r7, r3 │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ + ldr r3, [sp, #84] @ 0x54 │ │ │ │ + vstr s14, [ip] │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #92] @ 0x5c │ │ │ │ - bne.w 64096 │ │ │ │ - add sp, #20 │ │ │ │ + str r3, [sp, #84] @ 0x54 │ │ │ │ + bne.w 69426 │ │ │ │ + add sp, #12 │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s7, [pc, #420] @ 643b4 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s8, [pc, #420] @ 643b8 │ │ │ │ - vldr s0, [pc, #424] @ 643c0 │ │ │ │ - vldr s1, [pc, #416] @ 643bc │ │ │ │ - vldr s2, [pc, #420] @ 643c4 │ │ │ │ - vldr s3, [pc, #420] @ 643c8 │ │ │ │ - vldr s4, [pc, #424] @ 643d0 │ │ │ │ - vldr s5, [pc, #416] @ 643cc │ │ │ │ - vldr s6, [pc, #420] @ 643d4 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - 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│ │ │ │ + add.w lr, r5, r5, lsl #1 │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w r3, r9, ip │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ + eor.w r5, r5, sl │ │ │ │ + add.w r7, r2, lr │ │ │ │ + mov.w r8, r6, lsl #3 │ │ │ │ + eor.w r6, r6, sl │ │ │ │ vldr s15, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vldr s9, [r4] │ │ │ │ - add r4, fp │ │ │ │ - vsub.f32 s17, s14, s13 │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vldr s13, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vldr s9, [r7] │ │ │ │ + add r7, lr │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ + vldr s11, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vsub.f32 s17, s14, s13 │ │ │ │ vldr s12, [r3] │ │ │ │ - add r3, r9 │ │ │ │ - vldr s11, [r4] │ │ │ │ - sub.w r4, r4, sl │ │ │ │ + add r3, ip │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vadd.f32 s16, s15, s17 │ │ │ │ vsub.f32 s17, s17, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ + vldr s15, [r7] │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vadd.f32 s21, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vldr s10, [r3] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + add.w r7, r1, r3 │ │ │ │ + add r3, r0 │ │ │ │ vmul.f32 s11, s11, s8 │ │ │ │ vadd.f32 s19, s9, s21 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - adds r4, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ vadd.f32 s18, s15, s10 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vmov.f32 s15, s12 │ │ │ │ vmla.f32 s15, s10, s20 │ │ │ │ vsub.f32 s12, s12, s10 │ │ │ │ vmul.f32 s18, s18, s8 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ @@ -105257,457 +107695,466 @@ │ │ │ │ vmov.f32 s11, s9 │ │ │ │ vadd.f32 s9, s19, s19 │ │ │ │ vmls.f32 s11, s21, s20 │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ vsub.f32 s13, s13, s19 │ │ │ │ vsub.f32 s10, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vsub.f32 s20, s11, s18 │ │ │ │ + vstr s9, [r0] │ │ │ │ vmul.f32 s12, s14, s1 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vstr s9, [r0] │ │ │ │ + vsub.f32 s20, s11, s18 │ │ │ │ vadd.f32 s11, s18, s11 │ │ │ │ - vstr s10, [r4] │ │ │ │ - add.w r4, r0, ip │ │ │ │ - vmla.f32 s12, s20, s0 │ │ │ │ + vstr s10, [r7] │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ vnmls.f32 s14, s20, s2 │ │ │ │ - vstr s13, [r4] │ │ │ │ - add.w r4, r1, ip │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vmla.f32 s12, s20, s0 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + vstr s13, [ip] │ │ │ │ + add.w ip, r1, r7 │ │ │ │ vsub.f32 s13, s17, s14 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s14, s14, s17 │ │ │ │ vstr s14, [r1] │ │ │ │ vadd.f32 s14, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vstr s14, [r4] │ │ │ │ - lsls r4, r5, #3 │ │ │ │ - add.w lr, r0, r4 │ │ │ │ - vldr s14, [pc, #132] @ 643d8 │ │ │ │ - add r4, r1 │ │ │ │ + vstr s14, [ip] │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + eor.w r4, r4, sl │ │ │ │ + vldr s14, [pc, #120] @ 697a0 │ │ │ │ + add.w lr, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ vstr s13, [lr] │ │ │ │ vmul.f32 s13, s15, s5 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vmla.f32 s13, s11, s4 │ │ │ │ vnmls.f32 s15, s11, s6 │ │ │ │ vsub.f32 s14, s16, s15 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ - add r3, ip │ │ │ │ + add r3, r7 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - vstr s14, [r4] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vstr s14, [ip] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r2, r3 │ │ │ │ - add r8, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ - eors r7, r3 │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ + add r2, r3 │ │ │ │ + add r9, r3 │ │ │ │ + ldr r3, [sp, #84] @ 0x54 │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #92] @ 0x5c │ │ │ │ - bne.w 64238 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 6442c │ │ │ │ + str r3, [sp, #84] @ 0x54 │ │ │ │ + bne.w 695f6 │ │ │ │ + b.n 695aa │ │ │ │ + cbz r7, 697f4 │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ - cbz r7, 64430 │ │ │ │ + cbz r7, 697f8 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - bpl.n 644be │ │ │ │ + bpl.n 69886 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ strh r4, [r6, #14] │ │ │ │ subs r7, #142 @ 0x8e │ │ │ │ subs r5, r7, r5 │ │ │ │ subs r7, #68 @ 0x44 │ │ │ │ ldrh r3, [r7, #44] @ 0x2c │ │ │ │ subs r7, #36 @ 0x24 │ │ │ │ mrc2 14, 1, r3, cr1, cr9, {4} │ │ │ │ strb r0, [r3, r6] │ │ │ │ subs r7, #218 @ 0xda │ │ │ │ - beq.n 64380 │ │ │ │ + beq.n 69748 │ │ │ │ subs r6, #49 @ 0x31 │ │ │ │ adds r4, r3, #1 │ │ │ │ subs r7, #124 @ 0x7c │ │ │ │ - add r3, sp, #432 @ 0x1b0 │ │ │ │ - movs r1, r1 │ │ │ │ + @ instruction: 0xf7d40009 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000643e4 : │ │ │ │ - ldr r2, [pc, #8] @ (643f0 ) │ │ │ │ - ldr r1, [pc, #12] @ (643f4 ) │ │ │ │ +000697ac : │ │ │ │ + ldr r2, [pc, #8] @ (697b8 ) │ │ │ │ + ldr r1, [pc, #12] @ (697bc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - str r4, [r5, #0] │ │ │ │ + add r4, sp, #400 @ 0x190 │ │ │ │ movs r1, r1 │ │ │ │ - mcrr2 15, 15, pc, fp, cr15 @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #844] @ 6474c │ │ │ │ + stc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldrd r6, fp, [sp, #56] @ 0x38 │ │ │ │ + ldr.w r8, [pc, #872] @ 69b40 │ │ │ │ + ldrd r6, lr, [sp, #56] @ 0x38 │ │ │ │ ldrd r4, r5, [sp, #48] @ 0x30 │ │ │ │ - cmp.w fp, #0 │ │ │ │ - ldr r7, [sp, #68] @ 0x44 │ │ │ │ - ble.w 645aa │ │ │ │ - ldr.w lr, [pc, #824] @ 64750 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w r9, [r3] │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - cmp r7, #1 │ │ │ │ + add r8, pc │ │ │ │ + ldr r7, [sp, #64] @ 0x40 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 69988 │ │ │ │ + ldr.w r9, [pc, #852] @ 69b44 │ │ │ │ + mov ip, r3 │ │ │ │ + ldr.w r3, [r8, r9] │ │ │ │ + ldr.w r8, [r3] │ │ │ │ + ldr r3, [sp, #68] @ 0x44 │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 645b0 │ │ │ │ - mvn.w r3, #11 │ │ │ │ - vldr s4, [pc, #776] @ 64740 │ │ │ │ - vldr s6, [pc, #776] @ 64744 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 699a0 │ │ │ │ + vldr s4, [pc, #808] @ 69b34 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s7, [pc, #772] @ 64748 │ │ │ │ - movs r7, #20 │ │ │ │ + vldr s6, [pc, #804] @ 69b38 │ │ │ │ + vldr s7, [pc, #804] @ 69b3c │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s13, [r2] │ │ │ │ - add.w ip, r8, r6, lsl #4 │ │ │ │ - mov.w lr, r6, lsl #2 │ │ │ │ - add.w r8, r8, #4 │ │ │ │ - subs.w fp, fp, #1 │ │ │ │ - mla r7, r7, r5, r2 │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ + add.w r3, r9, r5 │ │ │ │ + add.w r7, ip, r6, lsl #4 │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ + sub.w fp, r6, sl │ │ │ │ add.w r2, r2, #4 │ │ │ │ - vldr s14, [r7] │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ + vldr s14, [r3] │ │ │ │ vsub.f32 s15, s13, s14 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mla ip, r3, r6, ip │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ - vldr s3, [ip] │ │ │ │ - add ip, lr │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r7, r7, fp, lsl #2 │ │ │ │ + vldr s3, [r7] │ │ │ │ + add r7, sl │ │ │ │ vsub.f32 s0, s13, s3 │ │ │ │ vadd.f32 s3, s3, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - add ip, lr │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ - vldr s12, [ip] │ │ │ │ - mul.w ip, r3, r5 │ │ │ │ - eor.w r5, r5, r9 │ │ │ │ - add r7, ip │ │ │ │ + vldr s13, [r7] │ │ │ │ + add r7, sl │ │ │ │ + vldr s12, [r7] │ │ │ │ + sub.w r7, r5, r9 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add r3, r7 │ │ │ │ + vldr s9, [r3] │ │ │ │ + add r3, r9 │ │ │ │ vsub.f32 s10, s13, s12 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ - vldr s9, [r7] │ │ │ │ - add r7, lr │ │ │ │ - vldr s13, [r7] │ │ │ │ - add r7, lr │ │ │ │ - vldr s2, [r7] │ │ │ │ - add r7, ip │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r9 │ │ │ │ + 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s14, [sl] │ │ │ │ vmul.f32 s14, s12, s7 │ │ │ │ - vmla.f32 s14, s3, s6 │ │ │ │ vsub.f32 s12, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vstr s12, [lr] │ │ │ │ + vmla.f32 s14, s3, s6 │ │ │ │ + vstr s12, [r3] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s12, [ip] │ │ │ │ + vstr s12, [r9] │ │ │ │ vstr s13, [r7] │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.w 64444 │ │ │ │ + bne.w 69818 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - mvn.w sl, #11 │ │ │ │ - vldr s6, [pc, #392] @ 64740 │ │ │ │ - mov lr, r7 │ │ │ │ - vldr s8, [pc, #388] @ 64744 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s9, [pc, #388] @ 64748 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #400] @ 69b34 │ │ │ │ vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ + vldr s8, [pc, #388] @ 69b38 │ │ │ │ str r3, [sp, #4] │ │ │ │ - movs r3, #20 │ │ │ │ - add.w r7, r8, r6, lsl #4 │ │ │ │ + vldr s9, [pc, #388] @ 69b3c │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s10, [r2] │ │ │ │ - mov.w ip, r6, lsl #2 │ │ │ │ - subs.w fp, fp, #1 │ │ │ │ - mla r3, r3, r5, r2 │ │ │ │ + mov.w sl, r6, lsl #2 │ │ │ │ + add.w r3, r9, r5 │ │ │ │ + add.w r7, ip, r6, lsl #4 │ │ │ │ + add ip, fp │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ + add r2, fp │ │ │ │ vldr s13, [r7] │ │ │ │ - mla r7, sl, r6, r7 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ + str r3, [sp, #0] │ │ │ │ vldr s15, [r3] │ │ │ │ + sub.w r3, r6, sl │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ + add.w r7, r7, r3, lsl #2 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ vsub.f32 s5, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - add r7, ip │ │ │ │ + add r7, sl │ │ │ │ vldr s4, [r7] │ │ │ │ - add r7, ip │ │ │ │ + add r7, sl │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - mov.w ip, r5, lsl #2 │ │ │ │ vldr s15, [r7] │ │ │ │ - mul.w r7, sl, r5 │ │ │ │ - eor.w r5, r5, r9 │ │ │ │ + sub.w r7, r5, r9 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ add r3, r7 │ │ │ │ vsub.f32 s1, s4, s15 │ │ │ │ vadd.f32 s4, s4, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - add r3, ip │ │ │ │ + add r3, r9 │ │ │ │ vldr s11, [r3] │ │ │ │ - add r3, ip │ │ │ │ + add r3, r9 │ │ │ │ + mov.w r9, r4, lsl #4 │ │ │ │ vsub.f32 s14, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vldr s11, [r3] │ │ │ │ add r3, r7 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vldr s3, [r3] │ │ │ │ add.w r3, r1, r4, lsl #3 │ │ │ │ vsub.f32 s2, s11, s3 │ │ │ │ vadd.f32 s11, s11, s3 │ │ │ │ vadd.f32 s3, s14, s2 │ │ │ │ vsub.f32 s14, s14, s2 │ │ │ │ vadd.f32 s2, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vadd.f32 s11, s3, s3 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vadd.f32 s11, s11, s5 │ │ │ │ vstr s11, [r3] │ │ │ │ vadd.f32 s11, s2, s2 │ │ │ │ - mov.w r3, r4, lsl #2 │ │ │ │ - add.w r7, r0, r3 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vmls.f32 s10, s2, s7 │ │ │ │ vstr s11, [r0] │ │ │ │ vmul.f32 s11, s12, s9 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ - vmla.f32 s12, s1, s9 │ │ │ │ - vnmls.f32 s11, s1, s8 │ │ │ │ vsub.f32 s2, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ + vnmls.f32 s11, s1, s8 │ │ │ │ + vmla.f32 s12, s1, s9 │ │ │ │ vsub.f32 s10, s2, s11 │ │ │ │ vadd.f32 s11, s11, s2 │ │ │ │ - vstr s10, [r7] │ │ │ │ + vstr s10, [r3] │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ - add r7, r3 │ │ │ │ + add r3, r7 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vmul.f32 s12, s13, s9 │ │ │ │ + add r7, r1 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ + vstr s10, [r3] │ │ │ │ + add.w r3, r0, r9 │ │ │ │ + vnmls.f32 s12, s4, s8 │ │ │ │ vmla.f32 s13, s4, s9 │ │ │ │ + add r9, r1 │ │ │ │ + vstr s11, [r3] │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w sl, r0, r3 │ │ │ │ add r3, r1 │ │ │ │ - vstr s10, [r7] │ │ │ │ - mov.w r7, r4, lsl #4 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - str r7, [sp, #0] │ │ │ │ - mov.w r7, #12 │ │ │ │ - vnmls.f32 s12, s4, s8 │ │ │ │ - vstr s11, [ip] │ │ │ │ - mul.w ip, r7, r4 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ - add.w r7, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - add r0, lr │ │ │ │ - vstr s15, [r7] │ │ │ │ + vstr s15, [sl] │ │ │ │ vmov.f32 s15, s5 │ │ │ │ vmls.f32 s15, s3, s7 │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - add r7, r1 │ │ │ │ vsub.f32 s11, s15, s14 │ │ │ │ vadd.f32 s15, s14, s15 │ │ │ │ vsub.f32 s14, s11, s12 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - vstr s14, [ip] │ │ │ │ + vstr s14, [r3] │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s14, [r7] │ │ │ │ - vstr s12, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + add r0, r3 │ │ │ │ + vstr s14, [r9] │ │ │ │ + vstr s12, [r7] │ │ │ │ vstr s15, [r1] │ │ │ │ - add r1, lr │ │ │ │ - add r2, r3 │ │ │ │ - add r8, r3 │ │ │ │ - bne.w 645cc │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r1, r3 │ │ │ │ + bne.w 699ba │ │ │ │ + b.n 69988 │ │ │ │ nop │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #150 @ 0x96 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ - add r7, pc, #712 @ (adr r7, 64a18 ) │ │ │ │ - movs r1, r1 │ │ │ │ + @ instruction: 0xf3d20009 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00064754 : │ │ │ │ - ldr r2, [pc, #8] @ (64760 ) │ │ │ │ - ldr r1, [pc, #12] @ (64764 ) │ │ │ │ +00069b48 : │ │ │ │ + ldr r2, [pc, #8] @ (69b54 ) │ │ │ │ + ldr r1, [pc, #12] @ (69b58 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldrb r4, [r5, r3] │ │ │ │ + add r0, sp, #992 @ 0x3e0 │ │ │ │ movs r1, r1 │ │ │ │ - ldc2 15, cr15, [fp], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #660] @ 64a04 │ │ │ │ + stc2l 15, cr15, [pc], #-1020 @ 69760 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #680] @ 69e20 │ │ │ │ ldrd r5, lr, [sp, #104] @ 0x68 │ │ │ │ ldrd r4, r6, [sp, #96] @ 0x60 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #112] @ 0x70 │ │ │ │ - ble.w 649f8 │ │ │ │ - ldr.w r9, [pc, #636] @ 64a08 │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 69e02 │ │ │ │ + ldr.w r9, [pc, #660] @ 69e24 │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 64a34 │ │ │ │ - vldr s4, [pc, #616] @ 64a10 │ │ │ │ - vldr s5, [pc, #608] @ 64a0c │ │ │ │ - vldr s6, [pc, #636] @ 64a2c │ │ │ │ - vldr s7, [pc, #608] @ 64a14 │ │ │ │ - vldr s8, [pc, #624] @ 64a28 │ │ │ │ - vldr s9, [pc, #616] @ 64a24 │ │ │ │ - vldr s10, [pc, #608] @ 64a20 │ │ │ │ - vldr s11, [pc, #600] @ 64a1c │ │ │ │ - vldr s12, [pc, #616] @ 64a30 │ │ │ │ - mov.w r9, r5, lsl #3 │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ - add.w r3, ip, r9 │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s23, [pc, #576] @ 64a18 │ │ │ │ - mov.w fp, r4, lsl #3 │ │ │ │ - add.w ip, ip, #4 │ │ │ │ + bne.w 69e50 │ │ │ │ + vldr s4, [pc, #640] @ 69e2c │ │ │ │ + vldr s5, [pc, #632] @ 69e28 │ │ │ │ + vldr s6, [pc, #640] @ 69e34 │ │ │ │ + vldr s7, [pc, #632] @ 69e30 │ │ │ │ + vldr s8, [pc, #636] @ 69e38 │ │ │ │ + vldr s9, [pc, #652] @ 69e4c │ │ │ │ + vldr s10, [pc, #640] @ 69e44 │ │ │ │ + vldr s11, [pc, #632] @ 69e40 │ │ │ │ + vldr s12, [pc, #636] @ 69e48 │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ subs.w lr, lr, #1 │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + vldr s23, [pc, #608] @ 69e3c │ │ │ │ + add.w r3, ip, r7 │ │ │ │ + add.w sl, r5, r5, lsl #1 │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + mov.w fp, r4, lsl #3 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ - sub.w r3, r3, sl │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, r7, r5, r3 │ │ │ │ + add.w r3, r3, sl, lsl #2 │ │ │ │ + mov.w sl, r4, lsl #2 │ │ │ │ + vldr s3, [r3] │ │ │ │ + add r3, r9 │ │ │ │ + mov.w r9, r4, lsl #4 │ │ │ │ vmul.f32 s16, s15, s5 │ │ │ │ vmul.f32 s0, s15, s7 │ │ │ │ - vmul.f32 s1, s15, s8 │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ - vldr s3, [r3] │ │ │ │ - add r3, sl │ │ │ │ - mov.w sl, r4, lsl #4 │ │ │ │ vldr s18, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vmla.f32 s16, s3, s4 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vmul.f32 s1, s15, s8 │ │ │ │ + mov.w r7, r6, lsl #2 │ │ │ │ vldr s17, [r3] │ │ │ │ - vmul.f32 s14, s18, s7 │ │ │ │ - vmla.f32 s0, s18, s4 │ │ │ │ - add.w r3, r2, r9 │ │ │ │ + add.w r3, r2, r7 │ │ │ │ add.w r2, r2, #4 │ │ │ │ - vmla.f32 s14, s17, s6 │ │ │ │ - vmla.f32 s1, s17, s4 │ │ │ │ - vmul.f32 s2, s17, s7 │ │ │ │ + vmla.f32 s16, s3, s4 │ │ │ │ vldr s22, [r3] │ │ │ │ - vmla.f32 s2, s3, s6 │ │ │ │ add.w r3, r3, r6, lsl #4 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ + vmul.f32 s14, s18, s7 │ │ │ │ + vmla.f32 s0, s18, s4 │ │ │ │ + vmla.f32 s1, s17, s4 │ │ │ │ + vmul.f32 s2, s17, s7 │ │ │ │ vldr s19, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vmla.f32 s14, s17, s6 │ │ │ │ + vldr s20, [r3] │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vmla.f32 s2, s3, s6 │ │ │ │ + vldr s21, [r3] │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ vsub.f32 s16, s16, s14 │ │ │ │ vmul.f32 s14, s3, s8 │ │ │ │ vmla.f32 s14, s17, s5 │ │ │ │ - vldr s20, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ vmls.f32 s16, s13, s8 │ │ │ │ - vldr s21, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ vsub.f32 s0, s0, s14 │ │ │ │ vmul.f32 s14, s18, s6 │ │ │ │ vmla.f32 s14, s3, s5 │ │ │ │ vmls.f32 s0, s13, s6 │ │ │ │ vsub.f32 s1, s1, s14 │ │ │ │ vmul.f32 s14, s13, s5 │ │ │ │ vmla.f32 s14, s15, s4 │ │ │ │ vmls.f32 s1, s13, s7 │ │ │ │ vadd.f32 s2, s2, s14 │ │ │ │ vmul.f32 s14, s15, s6 │ │ │ │ vmul.f32 s15, s17, s8 │ │ │ │ - vmla.f32 s2, s18, s8 │ │ │ │ - vmla.f32 s15, s3, s7 │ │ │ │ vldr s17, [r2, #-4] │ │ │ │ - vmul.f32 s3, s20, s12 │ │ │ │ vnmls.f32 s14, s18, s5 │ │ │ │ + vmla.f32 s15, s3, s7 │ │ │ │ + vmla.f32 s2, s18, s8 │ │ │ │ vmul.f32 s18, s19, s10 │ │ │ │ + vmul.f32 s3, s20, s12 │ │ │ │ vmov.f32 s24, s17 │ │ │ │ - vmla.f32 s24, s21, s9 │ │ │ │ vmov.f32 s26, s17 │ │ │ │ + vnmls.f32 s18, s20, s9 │ │ │ │ vnmls.f32 s3, s19, s9 │ │ │ │ + vmla.f32 s24, s21, s9 │ │ │ │ vmla.f32 s26, s22, s9 │ │ │ │ - vnmls.f32 s18, s20, s9 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - vmls.f32 s14, s13, s4 │ │ │ │ - vmov.f32 s13, s17 │ │ │ │ add.w r3, r0, r7 │ │ │ │ add r7, r1 │ │ │ │ + vmls.f32 s14, s13, s4 │ │ │ │ + vmov.f32 s13, s17 │ │ │ │ vmla.f32 s13, s15, s11 │ │ │ │ vadd.f32 s18, s18, s13 │ │ │ │ vmul.f32 s13, s21, s23 │ │ │ │ vmla.f32 s13, s22, s12 │ │ │ │ vsub.f32 s18, s18, s13 │ │ │ │ vmov.f32 s13, s17 │ │ │ │ vmla.f32 s13, s21, s11 │ │ │ │ @@ -105719,16 +108166,16 @@ │ │ │ │ vnmls.f32 s13, s20, s11 │ │ │ │ vadd.f32 s13, s13, s24 │ │ │ │ vmul.f32 s24, s15, s12 │ │ │ │ vmla.f32 s24, s22, s10 │ │ │ │ vsub.f32 s25, s13, s24 │ │ │ │ vmul.f32 s13, s19, s12 │ │ │ │ vmov.f32 s24, s17 │ │ │ │ - vmla.f32 s24, s22, s11 │ │ │ │ vnmls.f32 s13, s15, s9 │ │ │ │ + vmla.f32 s24, s22, s11 │ │ │ │ vadd.f32 s13, s13, s24 │ │ │ │ vmul.f32 s24, s20, s23 │ │ │ │ vmla.f32 s24, s21, s10 │ │ │ │ vsub.f32 s24, s13, s24 │ │ │ │ vmul.f32 s13, s20, s10 │ │ │ │ vnmls.f32 s13, s19, s11 │ │ │ │ vadd.f32 s13, s13, s26 │ │ │ │ @@ -105736,115 +108183,119 @@ │ │ │ │ vmla.f32 s26, s15, s23 │ │ │ │ vadd.f32 s15, s15, s22 │ │ │ │ vsub.f32 s23, s18, s16 │ │ │ │ vadd.f32 s18, s18, s16 │ │ │ │ vadd.f32 s15, s15, s21 │ │ │ │ vstr s23, [r3] │ │ │ │ vsub.f32 s23, s25, s1 │ │ │ │ - add r3, r9 │ │ │ │ + add r3, sl │ │ │ │ vadd.f32 s25, s25, s1 │ │ │ │ - vadd.f32 s15, s15, s20 │ │ │ │ vsub.f32 s13, s13, s26 │ │ │ │ + vadd.f32 s15, s15, s20 │ │ │ │ vstr s23, [r3] │ │ │ │ vadd.f32 s23, s3, s0 │ │ │ │ vsub.f32 s3, s3, s0 │ │ │ │ sub.w r3, r3, fp │ │ │ │ add fp, r1 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vstr s23, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r3, r3, sl │ │ │ │ + add sl, r1 │ │ │ │ vstr s18, [fp] │ │ │ │ - add r9, r1 │ │ │ │ vstr s3, [r7] │ │ │ │ vadd.f32 s3, s13, s14 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vstr s3, [r3] │ │ │ │ vadd.f32 s3, s24, s2 │ │ │ │ - vadd.f32 s15, s15, s17 │ │ │ │ vsub.f32 s24, s24, s2 │ │ │ │ - add r3, sl │ │ │ │ - add sl, r1 │ │ │ │ - vstr s25, [r9] │ │ │ │ + add r3, r9 │ │ │ │ + add r9, r1 │ │ │ │ + vstr s25, [sl] │ │ │ │ add.w r1, r1, #4 │ │ │ │ + vadd.f32 s15, s15, s17 │ │ │ │ vstr s3, [r3] │ │ │ │ vstr s24, [r1, #-4] │ │ │ │ - vstr s13, [sl] │ │ │ │ + vstr s13, [r9] │ │ │ │ vstmia r0!, {s15} │ │ │ │ - bne.w 647c8 │ │ │ │ + bne.w 69bcc │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - add r4, pc, #248 @ (adr r4, 64b00 ) │ │ │ │ - movs r1, r1 │ │ │ │ + bics.w r0, r2, #9 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ str r0, [r6, #116] @ 0x74 │ │ │ │ subs r7, #138 @ 0x8a │ │ │ │ - ble.n 6495c │ │ │ │ + ble.n 69d78 │ │ │ │ subs r7, #232 @ 0xe8 │ │ │ │ str r0, [r6, #76] @ 0x4c │ │ │ │ subs r7, #253 @ 0xfd │ │ │ │ - add r4, pc, #976 @ (adr r4, 64dec ) │ │ │ │ + ldrb r6, [r1, #3] │ │ │ │ + subs r7, #193 @ 0xc1 │ │ │ │ + subs r7, #64 @ 0x40 │ │ │ │ + subs r7, #16 │ │ │ │ + add r4, pc, #976 @ (adr r4, 6a210 ) │ │ │ │ subs r7, #167 @ 0xa7 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #215 @ 0xd7 │ │ │ │ revsh r3, r7 │ │ │ │ subs r6, #145 @ 0x91 │ │ │ │ - cbz r7, 64a38 │ │ │ │ - subs r7, #84 @ 0x54 │ │ │ │ - subs r7, #64 @ 0x40 │ │ │ │ - subs r7, #16 │ │ │ │ - ldrb r6, [r1, #3] │ │ │ │ - subs r7, #193 @ 0xc1 │ │ │ │ - add r1, pc, #340 @ (adr r1, 64b88 ) │ │ │ │ + add r1, pc, #340 @ (adr r1, 69fa0 ) │ │ │ │ subs r7, #245 @ 0xf5 │ │ │ │ - vldr s2, [pc, #-44] @ 64a0c │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s3, [pc, #-44] @ 64a10 │ │ │ │ - vldr s4, [pc, #-44] @ 64a14 │ │ │ │ - vldr s5, [pc, #-24] @ 64a2c │ │ │ │ - vldr s6, [pc, #-32] @ 64a28 │ │ │ │ - vldr s7, [pc, #-40] @ 64a24 │ │ │ │ - vldr s8, [pc, #-48] @ 64a20 │ │ │ │ - vldr s9, [pc, #-56] @ 64a1c │ │ │ │ - vldr s10, [pc, #-64] @ 64a18 │ │ │ │ + cbz r7, 69e60 │ │ │ │ + subs r7, #84 @ 0x54 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s2, [pc, #-48] @ 69e28 │ │ │ │ + vldr s3, [pc, #-48] @ 69e2c │ │ │ │ str r3, [sp, #0] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s4, [pc, #-52] @ 69e30 │ │ │ │ + vldr s5, [pc, #-52] @ 69e34 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov.w r9, r5, lsl #3 │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ - add.w r3, ip, r9 │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s23, [pc, #-64] @ 64a30 │ │ │ │ - mov.w fp, r4, lsl #3 │ │ │ │ + vldr s6, [pc, #-56] @ 69e38 │ │ │ │ + vldr s7, [pc, #-40] @ 69e4c │ │ │ │ + vldr s8, [pc, #-52] @ 69e44 │ │ │ │ + vldr s9, [pc, #-60] @ 69e40 │ │ │ │ + vldr s10, [pc, #-68] @ 69e3c │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ subs.w lr, lr, #1 │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + vldr s23, [pc, #-72] @ 69e48 │ │ │ │ + add.w r3, ip, r7 │ │ │ │ + add.w sl, r5, r5, lsl #1 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + mov.w fp, r4, lsl #3 │ │ │ │ vldr s17, [r3] │ │ │ │ - sub.w r3, r3, sl │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, r7, r5, r3 │ │ │ │ - vmul.f32 s0, s17, s3 │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ - vmla.f32 s0, s13, s2 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r3, sl │ │ │ │ + add.w r3, r3, sl, lsl #2 │ │ │ │ mov.w sl, r4, lsl #4 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add r3, r9 │ │ │ │ + mov.w r9, r4, lsl #2 │ │ │ │ + vmul.f32 s0, s17, s3 │ │ │ │ vldr s11, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vmul.f32 s1, s15, s3 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ - vmla.f32 s1, s17, s2 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + mov.w r7, r6, lsl #2 │ │ │ │ vldr s18, [r3] │ │ │ │ + add.w r3, r2, r7 │ │ │ │ + vmul.f32 s1, s15, s3 │ │ │ │ + vmla.f32 s0, s13, s2 │ │ │ │ vmul.f32 s16, s11, s3 │ │ │ │ - vmla.f32 s16, s17, s4 │ │ │ │ - add.w r3, r2, r9 │ │ │ │ vmul.f32 s14, s18, s5 │ │ │ │ vmul.f32 s12, s18, s3 │ │ │ │ + vmla.f32 s1, s17, s2 │ │ │ │ + vmla.f32 s16, s17, s4 │ │ │ │ vmla.f32 s14, s11, s4 │ │ │ │ vmla.f32 s12, s17, s6 │ │ │ │ vsub.f32 s1, s1, s14 │ │ │ │ vmul.f32 s14, s18, s2 │ │ │ │ vmla.f32 s14, s15, s6 │ │ │ │ vmls.f32 s1, s13, s6 │ │ │ │ vsub.f32 s16, s16, s14 │ │ │ │ @@ -105854,44 +108305,45 @@ │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vmul.f32 s14, s15, s5 │ │ │ │ vmla.f32 s14, s18, s4 │ │ │ │ vmls.f32 s12, s13, s4 │ │ │ │ vadd.f32 s0, s0, s14 │ │ │ │ vmul.f32 s14, s15, s4 │ │ │ │ vmul.f32 s15, s17, s5 │ │ │ │ - vmla.f32 s14, s18, s6 │ │ │ │ vldr s17, [r2] │ │ │ │ - vmla.f32 s0, s11, s6 │ │ │ │ + vmla.f32 s14, s18, s6 │ │ │ │ vnmls.f32 s15, s11, s2 │ │ │ │ + vmla.f32 s0, s11, s6 │ │ │ │ vmov.f32 s24, s17 │ │ │ │ vmov.f32 s26, s17 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ add.w r3, r3, r6, lsl #4 │ │ │ │ - vmls.f32 s14, s13, s3 │ │ │ │ - vmov.f32 s13, s17 │ │ │ │ eor.w r6, r6, r8 │ │ │ │ - vmla.f32 s26, s15, s7 │ │ │ │ vldr s19, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ vldr s20, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vmul.f32 s18, s19, s8 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vmls.f32 s14, s13, s3 │ │ │ │ + vmov.f32 s13, s17 │ │ │ │ vldr s21, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vmul.f32 s11, s20, s23 │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ - vnmls.f32 s18, s20, s7 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + vmla.f32 s26, s15, s7 │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ eor.w r4, r4, r8 │ │ │ │ vldr s22, [r3] │ │ │ │ - vmla.f32 s24, s21, s7 │ │ │ │ + vmul.f32 s18, s19, s8 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vmul.f32 s11, s20, s23 │ │ │ │ add.w r3, r0, r7 │ │ │ │ add r7, r1 │ │ │ │ - vnmls.f32 s11, s19, s7 │ │ │ │ + vmla.f32 s24, s21, s7 │ │ │ │ + vnmls.f32 s18, s20, s7 │ │ │ │ vmla.f32 s13, s22, s9 │ │ │ │ + vnmls.f32 s11, s19, s7 │ │ │ │ vadd.f32 s18, s18, s13 │ │ │ │ vmul.f32 s13, s15, s23 │ │ │ │ vmla.f32 s13, s21, s10 │ │ │ │ vsub.f32 s18, s18, s13 │ │ │ │ vmov.f32 s13, s17 │ │ │ │ vmla.f32 s13, s21, s9 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ @@ -105902,1921 +108354,1950 @@ │ │ │ │ vnmls.f32 s13, s20, s9 │ │ │ │ vadd.f32 s13, s13, s24 │ │ │ │ vmul.f32 s24, s15, s8 │ │ │ │ vmla.f32 s24, s22, s23 │ │ │ │ vsub.f32 s25, s13, s24 │ │ │ │ vmul.f32 s13, s19, s23 │ │ │ │ vmov.f32 s24, s17 │ │ │ │ + vnmls.f32 s13, s22, s7 │ │ │ │ vmla.f32 s24, s15, s9 │ │ │ │ vadd.f32 s15, s15, s22 │ │ │ │ - vnmls.f32 s13, s22, s7 │ │ │ │ vadd.f32 s15, s15, s21 │ │ │ │ - vadd.f32 s15, s15, s20 │ │ │ │ vadd.f32 s13, s13, s24 │ │ │ │ vmul.f32 s24, s21, s8 │ │ │ │ + vadd.f32 s15, s15, s20 │ │ │ │ vmla.f32 s24, s20, s10 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ vsub.f32 s24, s13, s24 │ │ │ │ vmul.f32 s13, s20, s8 │ │ │ │ - vadd.f32 s15, s15, s17 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vnmls.f32 s13, s19, s9 │ │ │ │ + vadd.f32 s15, s15, s17 │ │ │ │ vadd.f32 s13, s13, s26 │ │ │ │ vmul.f32 s26, s22, s10 │ │ │ │ vmla.f32 s26, s21, s23 │ │ │ │ vsub.f32 s23, s18, s1 │ │ │ │ vadd.f32 s1, s1, s18 │ │ │ │ vstr s23, [r3] │ │ │ │ vsub.f32 s23, s25, s12 │ │ │ │ add r3, r9 │ │ │ │ vadd.f32 s12, s12, s25 │ │ │ │ - vstr s23, [r3] │ │ │ │ vsub.f32 s13, s13, s26 │ │ │ │ + vstr s23, [r3] │ │ │ │ vadd.f32 s23, s16, s11 │ │ │ │ vsub.f32 s11, s11, s16 │ │ │ │ sub.w r3, r3, fp │ │ │ │ add fp, r1 │ │ │ │ vstr s23, [r3] │ │ │ │ sub.w r3, r3, r9 │ │ │ │ - vstr s1, [fp] │ │ │ │ add r9, r1 │ │ │ │ + vstr s1, [fp] │ │ │ │ vstr s11, [r7] │ │ │ │ vadd.f32 s11, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vstr s11, [r3] │ │ │ │ add r3, sl │ │ │ │ + add sl, r1 │ │ │ │ vstr s12, [r9] │ │ │ │ vadd.f32 s12, s0, s24 │ │ │ │ vsub.f32 s24, s24, s0 │ │ │ │ - add sl, r1 │ │ │ │ vstr s12, [r3] │ │ │ │ ldr r3, [sp, #0] │ │ │ │ vstr s24, [r1] │ │ │ │ - add r1, r3 │ │ │ │ vstr s13, [sl] │ │ │ │ vstr s15, [r0] │ │ │ │ + add r1, r3 │ │ │ │ add r0, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r2, r3 │ │ │ │ add ip, r3 │ │ │ │ - bne.w 64a60 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 69e80 │ │ │ │ + b.n 69e02 │ │ │ │ │ │ │ │ -00064c9c : │ │ │ │ - ldr r2, [pc, #8] @ (64ca8 ) │ │ │ │ - ldr r1, [pc, #12] @ (64cac ) │ │ │ │ +0006a0b8 : │ │ │ │ + ldr r2, [pc, #8] @ (6a0c4 ) │ │ │ │ + ldr r1, [pc, #12] @ (6a0c8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldrsb r4, [r2, r7] │ │ │ │ + add r3, pc, #736 @ (adr r3, 6a3a8 ) │ │ │ │ movs r1, r1 │ │ │ │ - @ instruction: 0xfac3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r3 │ │ │ │ - ldr.w ip, [pc, #936] @ 65060 │ │ │ │ + @ instruction: 0xfa9bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #20 │ │ │ │ - add ip, pc │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ + ldr.w ip, [pc, #976] @ 6a4b8 │ │ │ │ + ldrd r6, r3, [sp, #64] @ 0x40 │ │ │ │ ldrd r4, r5, [sp, #56] @ 0x38 │ │ │ │ + add ip, pc │ │ │ │ + ldr r7, [sp, #72] @ 0x48 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r6, [sp, #64] @ 0x40 │ │ │ │ - ldr r7, [sp, #76] @ 0x4c │ │ │ │ - ble.w 64e88 │ │ │ │ - ldr.w lr, [pc, #916] @ 65064 │ │ │ │ + ble.w 6a2d0 │ │ │ │ + ldr.w lr, [pc, #960] @ 6a4bc │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #8] │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - cmp r7, #1 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 64e8e │ │ │ │ - mov.w lr, #12 │ │ │ │ - vldr s4, [pc, #880] @ 6505c │ │ │ │ - mov r9, r2 │ │ │ │ - mul.w r3, lr, r5 │ │ │ │ - mov.w ip, r5, lsl #3 │ │ │ │ - lsls r2, r5, #4 │ │ │ │ - mul.w fp, lr, r6 │ │ │ │ - mov r7, r3 │ │ │ │ - add r3, r9 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - mov.w r8, r6, lsl #3 │ │ │ │ - vldmia r9!, {s9} │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 6a2e8 │ │ │ │ + vldr s4, [pc, #928] @ 6a4b4 │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ + mov.w sl, r5, lsl #3 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + mov.w r8, r5, lsl #4 │ │ │ │ + add.w r3, r2, ip │ │ │ │ + add.w lr, r6, r6, lsl #1 │ │ │ │ + vldmia r2!, {s9} │ │ │ │ + mov.w fp, r6, lsl #3 │ │ │ │ vldr s0, [r3] │ │ │ │ - add r3, ip │ │ │ │ + add r3, sl │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ vldr s6, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ - add.w r2, sl, fp │ │ │ │ - vadd.f32 s5, s0, s0 │ │ │ │ - add.w sl, sl, #4 │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + add.w r7, r9, lr │ │ │ │ + add.w r9, r9, #4 │ │ │ │ vldr s15, [r3] │ │ │ │ - add r3, r7 │ │ │ │ + add r3, ip │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + vldr s11, [r3] │ │ │ │ + add r3, sl │ │ │ │ + vadd.f32 s5, s0, s0 │ │ │ │ vadd.f32 s14, s15, s6 │ │ │ │ vsub.f32 s6, s6, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, r8 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add r3, ip │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ - vldr s12, [r2] │ │ │ │ - sub.w r2, r2, r6, lsl #4 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add r7, fp │ │ │ │ + vldr s12, [r7] │ │ │ │ + sub.w r7, r7, r6, lsl #4 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add r7, lr │ │ │ │ vsub.f32 s5, s5, s14 │ │ │ │ vadd.f32 s14, s14, s0 │ │ │ │ vadd.f32 s7, s15, s15 │ │ │ │ + mov.w lr, r4, lsl #2 │ │ │ │ + vldr s10, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ vmul.f32 s6, s6, s4 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add r2, fp │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ - vldr s10, [r2] │ │ │ │ - sub.w r2, r2, r8 │ │ │ │ + vldr s3, [r7] │ │ │ │ vadd.f32 s1, s13, s12 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ vsub.f32 s13, s9, s11 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ - vldr s3, [r2] │ │ │ │ vmul.f32 s10, s10, s4 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ + vmul.f32 s3, s3, s4 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ vadd.f32 s7, s7, s1 │ │ │ │ vadd.f32 s8, s11, s9 │ │ │ │ vldr s9, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vsub.f32 s2, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vmul.f32 s3, s3, s4 │ │ │ │ - vsub.f32 s15, s15, s1 │ │ │ │ vldr s10, [r3] │ │ │ │ - mul.w r3, lr, r4 │ │ │ │ - adds r2, r0, r3 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + vsub.f32 s15, s15, s1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ vsub.f32 s11, s9, s10 │ │ │ │ vadd.f32 s10, s10, s10 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s10, s10, s9 │ │ │ │ vadd.f32 s9, s11, s3 │ │ │ │ vsub.f32 s11, s11, s3 │ │ │ │ vadd.f32 s3, s10, s8 │ │ │ │ vsub.f32 s0, s3, s14 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ vadd.f32 s3, s11, s13 │ │ │ │ - vstr s0, [r2] │ │ │ │ - add.w r2, r0, ip │ │ │ │ + vstr s0, [r7] │ │ │ │ + add.w r7, r0, lr │ │ │ │ vstr s14, [r0] │ │ │ │ vsub.f32 s14, s5, s12 │ │ │ │ - add ip, r1 │ │ │ │ vsub.f32 s0, s3, s14 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ - vstr s0, [r2] │ │ │ │ - add r2, r3 │ │ │ │ + vstr s0, [r7] │ │ │ │ + add r7, r3 │ │ │ │ add r3, r1 │ │ │ │ - vstr s14, [r2] │ │ │ │ + vstr s14, [r7] │ │ │ │ vsub.f32 s14, s13, s11 │ │ │ │ vsub.f32 s13, s7, s6 │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - adds r7, r1, r2 │ │ │ │ - add r2, r0 │ │ │ │ + add.w r7, r1, ip │ │ │ │ + add ip, r0 │ │ │ │ vsub.f32 s11, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vadd.f32 s14, s7, s6 │ │ │ │ vstr s11, [r7] │ │ │ │ - movs r7, #20 │ │ │ │ - mul.w r7, r7, r4 │ │ │ │ + add.w r7, lr, r4 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ add.w r8, r1, r7 │ │ │ │ add r7, r0 │ │ │ │ - adds r0, #4 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vstr s13, [r8] │ │ │ │ vsub.f32 s13, s2, s9 │ │ │ │ vsub.f32 s11, s13, s14 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vsub.f32 s13, s8, s10 │ │ │ │ vstr s11, [r1] │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ add.w r3, r1, r4, lsl #4 │ │ │ │ - adds r1, #4 │ │ │ │ vstr s14, [r3] │ │ │ │ + add.w r3, r1, lr │ │ │ │ vadd.f32 s14, s9, s2 │ │ │ │ - vstr s15, [ip] │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s12, s5 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ - vadd.f32 s15, s15, s14 │ │ │ │ - eors r6, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ + vadd.f32 s15, s15, s14 │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ vstr s13, [r7] │ │ │ │ - vstr s15, [r2] │ │ │ │ - bne.w 64cf0 │ │ │ │ + vstr s15, [ip] │ │ │ │ + str r3, [sp, #68] @ 0x44 │ │ │ │ + bne.w 6a116 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r7, #2 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - mov.w fp, #12 │ │ │ │ - vldr s5, [pc, #448] @ 6505c │ │ │ │ - mov r7, r2 │ │ │ │ - mov r9, sl │ │ │ │ - str r5, [sp, #60] @ 0x3c │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s5, [pc, #452] @ 6a4b4 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - mov r5, r7 │ │ │ │ - mul.w sl, fp, r6 │ │ │ │ - mov.w r8, r6, lsl #3 │ │ │ │ - vldr s10, [r5] │ │ │ │ - mul.w r3, fp, r3 │ │ │ │ - mov r2, r3 │ │ │ │ - add r3, r7 │ │ │ │ - ldr r7, [sp, #60] @ 0x3c │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ + vldr s10, [r2] │ │ │ │ + mov.w sl, r5, lsl #3 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w lr, r6, r6, lsl #1 │ │ │ │ + add.w r3, r2, ip │ │ │ │ + mov.w r8, r5, lsl #4 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ vldr s14, [r3] │ │ │ │ - mov.w lr, r7, lsl #3 │ │ │ │ - mov.w ip, r7, lsl #4 │ │ │ │ - add r3, lr │ │ │ │ - add.w r7, r9, sl │ │ │ │ - vadd.f32 s7, s14, s14 │ │ │ │ + add r3, sl │ │ │ │ + mov.w fp, r6, lsl #3 │ │ │ │ + add.w r7, r9, lr │ │ │ │ vldr s13, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - vldr s9, [r7] │ │ │ │ - add r7, r8 │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ - add r3, r2 │ │ │ │ + add r3, ip │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ + vldr s9, [r7] │ │ │ │ + add r7, fp │ │ │ │ + vadd.f32 s7, s14, s14 │ │ │ │ vldr s6, [r7] │ │ │ │ sub.w r7, r7, r6, lsl #4 │ │ │ │ - vadd.f32 s4, s9, s9 │ │ │ │ - movs r2, #20 │ │ │ │ vadd.f32 s0, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add r7, sl │ │ │ │ vldr s12, [r3] │ │ │ │ - add r3, lr │ │ │ │ - mov.w lr, r4, lsl #2 │ │ │ │ - vadd.f32 s2, s6, s15 │ │ │ │ - vsub.f32 s6, s6, s15 │ │ │ │ + add r3, sl │ │ │ │ vldr s15, [r7] │ │ │ │ - vsub.f32 s11, s10, s12 │ │ │ │ + add r7, lr │ │ │ │ + vadd.f32 s4, s9, s9 │ │ │ │ + mov.w lr, r4, lsl #3 │ │ │ │ vldr s1, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vsub.f32 s11, s10, s12 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ - sub.w r7, r7, r8 │ │ │ │ - vmul.f32 s15, s15, s5 │ │ │ │ vadd.f32 s14, s14, s0 │ │ │ │ vsub.f32 s7, s7, s0 │ │ │ │ - vmul.f32 s6, s6, s5 │ │ │ │ - vldr s3, [r7] │ │ │ │ + vadd.f32 s2, s6, s15 │ │ │ │ + vsub.f32 s6, s6, s15 │ │ │ │ + vldr s15, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ + vldr s3, [r7] │ │ │ │ vadd.f32 s10, s12, s10 │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ + vmul.f32 s15, s15, s5 │ │ │ │ + vmul.f32 s6, s6, s5 │ │ │ │ vadd.f32 s4, s4, s2 │ │ │ │ + vmul.f32 s3, s3, s5 │ │ │ │ vsub.f32 s8, s11, s15 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vldr s11, [r3] │ │ │ │ - vmul.f32 s3, s3, s5 │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ - mul.w r3, fp, r4 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ vsub.f32 s12, s1, s11 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ - adds r7, r0, r3 │ │ │ │ vadd.f32 s11, s11, s1 │ │ │ │ vadd.f32 s1, s3, s12 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ vadd.f32 s3, s10, s11 │ │ │ │ vsub.f32 s0, s3, s14 │ │ │ │ vadd.f32 s3, s3, s14 │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vstr s0, [r7] │ │ │ │ - add.w r7, r0, lr │ │ │ │ + add.w r7, r0, ip │ │ │ │ vstr s3, [r0] │ │ │ │ vsub.f32 s3, s7, s6 │ │ │ │ - add lr, r1 │ │ │ │ vsub.f32 s0, s14, s3 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ vstr s0, [r7] │ │ │ │ add r7, r3 │ │ │ │ add r3, r1 │ │ │ │ vstr s14, [r7] │ │ │ │ vsub.f32 s14, s4, s13 │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + add.w r7, r1, lr │ │ │ │ vadd.f32 s13, s13, s4 │ │ │ │ - add.w ip, r1, r7 │ │ │ │ - add r7, r0 │ │ │ │ + add lr, r0 │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s12, [ip] │ │ │ │ - mul.w ip, r2, r4 │ │ │ │ - mov r2, r5 │ │ │ │ - add.w r8, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ + vstr s12, [r7] │ │ │ │ + add.w r7, ip, r4 │ │ │ │ + add ip, r1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w r8, r1, r7 │ │ │ │ + add r7, r0 │ │ │ │ vstr s15, [r8] │ │ │ │ vsub.f32 s15, s8, s1 │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstr s14, [r1] │ │ │ │ vsub.f32 s14, s10, s11 │ │ │ │ vstr s15, [r3] │ │ │ │ vsub.f32 s15, s9, s2 │ │ │ │ add.w r3, r1, r4, lsl #4 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vadd.f32 s15, s8, s1 │ │ │ │ vstr s13, [r3] │ │ │ │ - vstr s14, [lr] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + vstr s14, [ip] │ │ │ │ vadd.f32 s14, s7, s6 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ add r2, r3 │ │ │ │ add r9, r3 │ │ │ │ - vstr s13, [ip] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - vstr s15, [r7] │ │ │ │ - mov r7, r2 │ │ │ │ - ldr r2, [sp, #60] @ 0x3c │ │ │ │ - eors r4, r3 │ │ │ │ - eors r6, r3 │ │ │ │ - eors r2, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + vstr s13, [r7] │ │ │ │ + vstr s15, [lr] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ - str r2, [sp, #60] @ 0x3c │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - bne.w 64ea6 │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 6a2f8 │ │ │ │ + b.n 6a2d0 │ │ │ │ nop │ │ │ │ - cbz r7, 650d4 │ │ │ │ + cbz r7, 6a52c │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ - ldr r6, [sp, #992] @ 0x3e0 │ │ │ │ - movs r1, r1 │ │ │ │ + pkhbt r0, r4, r9 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00065068 : │ │ │ │ - ldr r2, [pc, #8] @ (65074 ) │ │ │ │ - ldr r1, [pc, #12] @ (65078 ) │ │ │ │ +0006a4c0 : │ │ │ │ + ldr r2, [pc, #8] @ (6a4cc ) │ │ │ │ + ldr r1, [pc, #12] @ (6a4d0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - strb r0, [r7, r0] │ │ │ │ + ldr r7, [sp, #896] @ 0x380 │ │ │ │ movs r1, r1 │ │ │ │ - ldc2 15, cr15, [pc], #-1020 @ 64c80 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r3 │ │ │ │ - ldr.w ip, [pc, #776] @ 6538c │ │ │ │ + stc2 15, cr15, [r3], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ + ldr.w r8, [pc, #808] @ 6a818 │ │ │ │ + ldrd r6, lr, [sp, #104] @ 0x68 │ │ │ │ ldrd r4, r5, [sp, #96] @ 0x60 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r6, [sp, #104] @ 0x68 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #112] @ 0x70 │ │ │ │ - ble.w 65382 │ │ │ │ - ldr.w lr, [pc, #752] @ 65390 │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w sl, [r3] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 6a7fa │ │ │ │ + ldr.w r9, [pc, #788] @ 6a81c │ │ │ │ + mov ip, r3 │ │ │ │ + ldr.w r3, [r8, r9] │ │ │ │ + ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 653d8 │ │ │ │ - vldr s9, [pc, #732] @ 65394 │ │ │ │ - vldr s3, [pc, #736] @ 6539c │ │ │ │ - vldr s4, [pc, #728] @ 65398 │ │ │ │ - vldr s5, [pc, #752] @ 653b4 │ │ │ │ - vldr s6, [pc, #744] @ 653b0 │ │ │ │ - vldr s7, [pc, #732] @ 653a8 │ │ │ │ - vldr s8, [pc, #732] @ 653ac │ │ │ │ - vldr s1, [pc, #720] @ 653a4 │ │ │ │ - vldr s2, [pc, #712] @ 653a0 │ │ │ │ - lsls r7, r6, #2 │ │ │ │ - mvn.w lr, #11 │ │ │ │ - add.w r3, r9, r7 │ │ │ │ - add.w r9, r9, #4 │ │ │ │ + bne.w 6a864 │ │ │ │ + vldr s9, [pc, #764] @ 6a820 │ │ │ │ + vldr s3, [pc, #768] @ 6a828 │ │ │ │ + vldr s4, [pc, #760] @ 6a824 │ │ │ │ + vldr s5, [pc, #764] @ 6a82c │ │ │ │ + vldr s6, [pc, #764] @ 6a830 │ │ │ │ + vldr s7, [pc, #772] @ 6a83c │ │ │ │ + vldr s8, [pc, #772] @ 6a840 │ │ │ │ + vldr s1, [pc, #760] @ 6a838 │ │ │ │ + vldr s2, [pc, #752] @ 6a834 │ │ │ │ + mov.w r7, r6, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + add.w r3, ip, r7 │ │ │ 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│ vsub.f32 s12, s12, s15 │ │ │ │ vadd.f32 s15, s0, s0 │ │ │ │ - mul.w ip, r3, r5 │ │ │ │ - mul.w r3, r4, r3 │ │ │ │ - add.w r7, r2, ip │ │ │ │ - adds r2, #4 │ │ │ │ + vadd.f32 s20, s20, s16 │ │ │ │ + vldr s16, [r2, #-4] │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vsub.f32 s15, s11, s15 │ │ │ │ vadd.f32 s11, s11, s0 │ │ │ │ - vldr s10, [r7] │ │ │ │ - mla r7, lr, r5, r7 │ │ │ │ vmov.f32 s0, #96 @ 0x3f000000 0.5 │ │ │ │ - mov.w lr, r4, lsl #4 │ │ │ │ vadd.f32 s17, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vsub.f32 s18, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s26, s11, s6 │ │ │ │ vmul.f32 s25, s13, s8 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ - vmla.f32 s25, s15, s7 │ │ │ │ - vmul.f32 s23, s17, s4 │ │ │ │ - vmla.f32 s23, s18, s3 │ │ │ │ vnmls.f32 s26, s20, s5 │ │ │ │ - vmul.f32 s18, s18, s4 │ │ │ │ vmul.f32 s20, s20, s6 │ │ │ │ + vmul.f32 s23, s17, s4 │ │ │ │ + vmla.f32 s25, s15, s7 │ │ │ │ vnmls.f32 s13, s15, s8 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add.w r7, r7, r5, lsl #4 │ │ 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s15, s15, s19 │ │ │ │ vsub.f32 s20, s12, s11 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ vadd.f32 s12, s14, s24 │ │ │ │ vadd.f32 s14, s0, s0 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ vsub.f32 s0, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s0, s13 │ │ │ │ vadd.f32 s0, s0, s13 │ │ │ │ - vstr s14, [r7] │ │ │ │ - movs r7, #24 │ │ │ │ + vstr s14, [r3] │ │ │ │ vsub.f32 s14, s15, s23 │ │ │ │ vadd.f32 s15, s15, s23 │ │ │ │ - mla r7, r7, r4, r0 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add.w r7, r0, lr │ │ │ │ - vstr s15, [r1] │ │ │ │ + add.w r3, r0, r7, lsl #3 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vstr s14, [r3] │ │ │ │ vsub.f32 s14, s22, s16 │ │ │ │ + add.w r3, r0, sl │ │ │ │ + vstr s15, [r1] │ │ │ │ vsub.f32 s15, s20, s18 │ │ │ │ - add lr, r1 │ │ │ │ - vstr s0, [r7] │ │ │ │ - movs r7, #12 │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ + add sl, r1 │ │ │ │ + vstr s0, [r3] │ │ │ │ + add.w r3, r1, r7 │ │ │ │ + add r7, r0 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s12, s10 │ │ │ │ - add.w r8, r1, r7 │ │ │ │ - add r7, r0 │ │ │ │ - vstr s13, [r8] │ │ │ │ - mov.w r8, r4, lsl #2 │ │ │ │ - add.w fp, r0, r8 │ │ │ │ - add r8, r1 │ │ │ │ - eor.w r4, r4, sl │ │ │ │ + vstr s13, [r3] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + add.w fp, r0, r3 │ │ │ │ vstr s15, [fp] │ │ │ │ vadd.f32 s15, s11, s17 │ │ │ │ vsub.f32 s11, s11, s17 │ │ │ │ + add.w fp, r1, r3 │ │ │ │ + add r3, r4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vadd.f32 s14, s12, s10 │ │ │ │ - vstr s13, [r8] │ │ │ │ - vstr s15, [lr] │ │ │ │ + vstr s13, [fp] │ │ │ │ + vstr s15, [sl] │ │ │ │ vadd.f32 s15, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - vstr s15, [ip] │ │ │ │ - add.w ip, r0, r3 │ │ │ │ + vstr s15, [r9] │ │ │ │ + add.w r9, r0, r3 │ │ │ │ vadd.f32 s15, s20, s18 │ │ │ │ add r3, r1 │ │ │ │ - adds r0, #4 │ │ │ │ - adds r1, #4 │ │ │ │ - vstr s14, [ip] │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vstr s14, [r9] │ │ │ │ vadd.f32 s14, s22, s16 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r7] │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #108] @ 0x6c │ │ │ │ - bne.w 650da │ │ │ │ + bne.w 6a544 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r3, [sp, #160] @ 0xa0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + b.n 6a590 │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cbz r7, 6540c │ │ │ │ + cbz r7, 6a898 │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ lsrs r5, r5, #8 │ │ │ │ subs r4, #62 @ 0x3e │ │ │ │ @ instruction: 0xb8e1 │ │ │ │ subs r6, #153 @ 0x99 │ │ │ │ + subs r4, #108 @ 0x6c │ │ │ │ + subs r7, #147 @ 0x93 │ │ │ │ + str r4, [r4, r5] │ │ │ │ + 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s12, s15 │ │ │ │ vmla.f32 s12, s2, s6 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ vsub.f32 s22, s12, s21 │ │ │ │ vadd.f32 s12, s12, s21 │ │ │ │ vmul.f32 s21, s19, s5 │ │ │ │ - vmla.f32 s21, s17, s3 │ │ │ │ - vstr s22, [r7] │ │ │ │ - movs r7, #20 │ │ │ │ + vstr s22, [ip] │ │ │ │ + add.w ip, lr, r4 │ │ │ │ vmul.f32 s22, s18, s7 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vmla.f32 s21, s17, s3 │ │ │ │ + add.w r9, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + vstr s12, [r9] │ │ │ │ + vmov.f32 s12, s13 │ │ │ │ vmla.f32 s22, s20, s8 │ │ │ │ vmls.f32 s21, s14, s4 │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ - add.w r8, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vstr s12, [r8] │ │ │ │ - vmov.f32 s12, s13 │ │ │ │ vmla.f32 s12, s9, s6 │ │ │ │ - mov.w r8, r4, lsl #4 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ vsub.f32 s22, s12, s21 │ │ │ │ vadd.f32 s12, s12, s21 │ │ │ │ vmul.f32 s21, s16, s5 │ │ │ │ - vmla.f32 s21, s0, s3 │ │ │ │ - vstr s22, [r3] │ │ │ │ - add.w r3, r1, r8 │ │ │ │ + vstr s22, [r7] │ │ │ │ + mov.w r7, r4, lsl #4 │ │ │ │ vmul.f32 s22, s2, s7 │ │ │ │ - add r8, r0 │ │ │ │ + vmla.f32 s21, s0, s3 │ │ │ │ + add.w r9, r1, r7 │ │ │ │ + add r7, r0 │ │ │ │ + vstr s12, [r9] │ │ │ │ + vmov.f32 s12, s15 │ │ │ │ + add.w r9, r0, r3 │ │ │ │ vmla.f32 s22, s1, s8 │ │ │ │ + vmla.f32 s15, s1, s6 │ │ │ │ + add r3, r1 │ │ │ │ vmls.f32 s21, s10, s4 │ │ │ │ - vstr s12, [r3] │ │ │ │ - vmov.f32 s12, s15 │ │ │ │ vmla.f32 s12, s11, s6 │ │ │ │ - movs r3, #24 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ - vmla.f32 s15, s1, s6 │ │ │ │ vmla.f32 s11, s2, s8 │ │ │ │ - mul.w r3, r4, r3 │ │ │ │ - add.w r9, r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ vsub.f32 s12, s12, s22 │ │ │ │ - vsub.f32 s15, s15, s11 │ │ │ │ vsub.f32 s22, s12, s21 │ │ │ │ vadd.f32 s12, s12, s21 │ │ │ │ vmul.f32 s21, s17, s4 │ │ │ │ + vsub.f32 s15, s15, s11 │ │ │ │ vstr s22, [r9] │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ - add.w sl, r0, r9 │ │ │ │ + add.w r9, r0, lr │ │ │ │ vmul.f32 s22, s9, s8 │ │ │ │ - vmla.f32 s22, s20, s7 │ │ │ │ vnmls.f32 s21, s19, s3 │ │ │ │ - add r9, r1 │ │ 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r7, r9 │ │ │ │ vldr s14, [r7] │ │ │ │ vmla.f32 s22, s2, s7 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [r3] │ │ │ │ - add.w r3, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r8, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + add.w r7, r1, r8 │ │ │ │ + add r8, r0 │ │ │ │ vsub.f32 s9, s11, s14 │ │ │ │ vadd.f32 s11, s11, s14 │ │ │ │ vadd.f32 s14, s18, s9 │ │ │ │ vmla.f32 s21, s11, s6 │ │ │ │ vadd.f32 s14, s14, s17 │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ vsub.f32 s21, s21, s22 │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s14, [r7] │ │ │ │ vadd.f32 s14, s1, s11 │ │ │ │ - lsls r3, r4, #3 │ │ │ │ - adds r7, r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + add r7, r1 │ │ │ │ vadd.f32 s14, s14, s2 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vstr s14, [r0] │ │ │ │ vmul.f32 s14, s0, s4 │ │ │ │ vnmls.f32 s14, s13, s3 │ │ │ │ vmls.f32 s14, s16, s5 │ │ │ │ vsub.f32 s22, s21, s14 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ vmov.f32 s21, s10 │ │ │ │ vmla.f32 s21, s17, s6 │ │ │ │ - vstr s22, [r7] │ │ │ │ - movs r7, #20 │ │ │ │ + vstr s22, [ip] │ │ │ │ + add.w ip, lr, r4 │ │ │ │ vmul.f32 s22, s18, s7 │ │ │ │ - vmla.f32 s22, s9, s8 │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ - add.w lr, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ - vstr s14, [lr] │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r9, r0, ip │ │ │ │ + add ip, r1 │ │ │ │ + vstr s14, [r9] │ │ │ │ vmul.f32 s14, s19, s3 │ │ │ │ + vmla.f32 s22, s9, s8 │ │ │ │ vmla.f32 s14, s15, s5 │ │ │ │ - mov.w lr, r4, lsl #4 │ │ │ │ - vsub.f32 s21, s21, s22 │ │ │ │ vmls.f32 s14, s20, s4 │ │ │ │ + vsub.f32 s21, s21, s22 │ │ │ │ vsub.f32 s22, s21, s14 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ vmov.f32 s21, s12 │ │ │ │ vmla.f32 s12, s1, s6 │ │ │ │ vmla.f32 s21, s2, s6 │ │ │ │ - vstr s22, [r3] │ │ │ │ - add.w r3, r1, lr │ │ │ │ + vstr s22, [r7] │ │ │ │ + mov.w r7, r4, lsl #4 │ │ │ │ vmul.f32 s22, s1, s7 │ │ │ │ - add lr, r0 │ │ │ │ + add.w r9, r1, r7 │ │ │ │ + add r7, r0 │ │ │ │ + vstr s14, [r9] │ │ │ │ + vmul.f32 s14, s0, s3 │ │ │ │ + add.w r9, r0, r3 │ │ │ │ vmla.f32 s22, s11, s8 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ - vstr s14, [r3] │ │ │ │ - vmul.f32 s14, s0, s3 │ │ │ │ + add r3, r1 │ │ │ │ vmla.f32 s14, s13, s5 │ │ │ │ - movs r3, #24 │ │ │ │ vmla.f32 s11, s2, s8 │ │ │ │ - mul.w r3, r4, r3 │ │ │ │ vmls.f32 s14, s16, s4 │ │ │ │ - add.w r8, r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ vsub.f32 s21, s21, s22 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vsub.f32 s22, s21, s14 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ vmov.f32 s21, s10 │ │ │ │ vmla.f32 s10, s18, s6 │ │ │ │ vmla.f32 s21, s9, s6 │ │ │ │ vmul.f32 s9, s9, s7 │ │ │ │ - vmla.f32 s9, s17, s8 │ │ │ │ - vstr s22, [r8] │ │ │ │ - mov.w r8, r4, lsl #2 │ │ │ │ - add.w r9, r0, r8 │ │ │ │ + vstr s22, [r9] │ │ │ │ + add.w r9, r0, lr │ │ │ │ vmul.f32 s22, s18, s8 │ │ │ │ - vmla.f32 s22, s17, s7 │ │ │ │ - add r8, r1 │ │ │ │ + add lr, r1 │ │ │ │ vstr s14, [r9] │ │ │ │ vmul.f32 s14, s19, s4 │ │ │ │ - vsub.f32 s10, s10, s9 │ │ │ │ + vmla.f32 s9, s17, s8 │ │ │ │ + vmla.f32 s22, s17, s7 │ │ │ │ vnmls.f32 s14, s15, s3 │ │ │ │ - vsub.f32 s21, s21, s22 │ │ │ │ vmls.f32 s14, s20, s5 │ │ │ │ + vsub.f32 s10, s10, s9 │ │ │ │ + vsub.f32 s21, s21, s22 │ │ │ │ vsub.f32 s22, s21, s14 │ │ │ │ vadd.f32 s14, s14, s21 │ │ │ │ - vstr s22, [r7] │ │ │ │ - vstr s14, [r8] │ │ │ │ + vstr s22, [ip] │ │ │ │ + vstr s14, [lr] │ │ │ │ vmul.f32 s14, s15, s4 │ │ │ │ vmla.f32 s14, s20, s3 │ │ │ │ vmla.f32 s14, s19, s5 │ │ │ │ vsub.f32 s15, s10, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vstr s15, [r1] │ │ │ │ vmul.f32 s15, s13, s4 │ │ │ │ - vmla.f32 s15, s16, s3 │ │ │ │ vstr s14, [r3] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + vmla.f32 s15, s16, s3 │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ - vmla.f32 s15, s0, s5 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ + vmla.f32 s15, s0, s5 │ │ │ │ add r2, r3 │ │ │ │ add fp, r3 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - eors r6, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ subs r3, #1 │ │ │ │ - vstr s14, [lr] │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s14, [r7] │ │ │ │ + vstr s15, [r8] │ │ │ │ str r3, [sp, #100] @ 0x64 │ │ │ │ - bne.w 659c2 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 6ae86 │ │ │ │ + b.n 6ae22 │ │ │ │ │ │ │ │ -00065c20 : │ │ │ │ - ldr r2, [pc, #8] @ (65c2c ) │ │ │ │ - ldr r1, [pc, #12] @ (65c30 ) │ │ │ │ +0006b0e8 : │ │ │ │ + ldr r2, [pc, #8] @ (6b0f4 ) │ │ │ │ + ldr r1, [pc, #12] @ (6b0f8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - ldr r0, [pc, #896] @ (65fb0 ) │ │ │ │ + str r4, [sp, #96] @ 0x60 │ │ │ │ movs r1, r1 │ │ │ │ - @ instruction: 0xfaa7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r0 │ │ │ │ - ldr r6, [pc, #712] @ (65f04 ) │ │ │ │ + @ instruction: 0xfa6bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r2 │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d12} │ │ │ │ - sub sp, #20 │ │ │ │ - mov fp, r2 │ │ │ │ + sub sp, #28 │ │ │ │ + ldr r6, [pc, #764] @ (6b41c ) │ │ │ │ + ldrd r5, r7, [sp, #112] @ 0x70 │ │ │ │ + ldrd r0, r4, [sp, #104] @ 0x68 │ │ │ │ add r6, pc │ │ │ │ - ldr r7, [sp, #108] @ 0x6c │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldrd r0, r4, [sp, #96] @ 0x60 │ │ │ │ + ldrd r3, r2, [sp, #120] @ 0x78 │ │ │ │ cmp r7, #0 │ │ │ │ - ldr r5, [sp, #104] @ 0x68 │ │ │ │ - ldrd r3, r2, [sp, #112] @ 0x70 │ │ │ │ - ble.w 65ef8 │ │ │ │ - ldr r7, [pc, #684] @ (65f08 ) │ │ │ │ + ble.w 6b400 │ │ │ │ + ldr r7, [pc, #748] @ (6b420 ) │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq r3, #1 │ │ │ │ ldr r6, [r6, r7] │ │ │ │ ldr r6, [r6, #0] │ │ │ │ - str r6, [sp, #12] │ │ │ │ - bne.w 65f20 │ │ │ │ - mov.w lr, #20 │ │ │ │ - vldr s3, [pc, #664] @ 65f0c │ │ │ │ - mov.w ip, #12 │ │ │ │ - vldr s5, [pc, #660] @ 65f10 │ │ │ │ - vldr s6, [pc, #660] @ 65f14 │ │ │ │ + str r6, [sp, #16] │ │ │ │ + bne.w 6b438 │ │ │ │ + vldr s3, [pc, #732] @ 6b424 │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s7, [pc, #656] @ 65f18 │ │ │ │ - vldr s4, [pc, #656] @ 65f1c │ │ │ │ - mul.w r2, lr, r5 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - str r2, [sp, #4] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ - add r3, r2 │ │ │ │ - mul.w r2, lr, r4 │ │ │ │ - mul.w r9, ip, r4 │ │ │ │ - vldr s14, [fp] │ │ │ │ - mov r6, r2 │ │ │ │ - add r2, fp │ │ │ │ - mov.w r8, r5, lsl #3 │ │ │ │ - vldr s15, [r3] │ │ │ │ - str r7, [sp, #8] │ │ │ │ - sub.w r3, r3, r8 │ │ │ │ + vldr s5, [pc, #728] @ 6b428 │ │ │ │ + vldr s6, [pc, #728] @ 6b42c │ │ │ │ + vldr s7, [pc, #728] @ 6b430 │ │ │ │ + vldr s4, [pc, #728] @ 6b434 │ │ │ │ + mov.w fp, r4, lsl #2 │ │ │ │ + add.w r3, r5, r5, lsl #2 │ │ │ │ + vldr s14, [r9] │ │ │ │ + add.w r7, fp, r4 │ │ │ │ + add.w r6, r4, r4, lsl #1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r2, r9, r7 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w r9, r9, #4 │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ + strd r3, r7, [sp] │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + add r3, sl │ │ │ │ vldr s2, [r2] │ │ │ │ - subs r2, r2, r7 │ │ │ │ - mul.w r7, ip, r5 │ │ │ │ - vmul.f32 s15, s15, s3 │ │ │ │ - add.w fp, fp, #4 │ │ │ │ - vldr s23, [r2] │ │ │ │ - add r2, r9 │ │ │ │ + mov.w lr, ip, lsl #2 │ │ │ │ + add.w sl, sl, #4 │ │ │ │ + sub.w r2, r2, r7 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + str r7, [sp, #12] │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ vsub.f32 s16, s14, s2 │ │ │ │ vadd.f32 s2, s2, s2 │ │ │ │ + vldr s23, [r2] │ │ │ │ + add r2, r6 │ │ │ │ + vmul.f32 s15, s15, s3 │ │ │ │ vldr s22, [r2] │ │ │ │ - add.w r2, r2, r4, lsl #2 │ │ │ │ - vadd.f32 s2, s2, s14 │ │ │ │ - vldr s14, [r3] │ │ │ │ + add r2, fp │ │ │ │ vldr s9, [r2] │ │ │ │ - subs r2, r2, r6 │ │ │ │ - ldr r6, [sp, #8] │ │ │ │ - add r3, r7 │ │ │ │ + sub.w r2, r2, r7 │ │ │ │ + vadd.f32 s2, s2, s14 │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ vsub.f32 s1, s16, s15 │ │ │ │ vadd.f32 s16, s16, s15 │ │ │ │ vldr s11, [r2] │ │ │ │ - add r2, r6 │ │ │ │ + vldr s14, [r3] │ │ │ │ + add r3, lr │ │ │ │ + add r2, r7 │ │ │ │ + ldr r7, [sp, #12] │ │ │ │ vldr s12, [r3] │ │ │ │ - sub.w r3, r3, r8 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - mov.w r8, r0, lsl #4 │ │ │ │ - vldr s10, [r2] │ │ │ │ - sub.w r2, r2, r9 │ │ │ │ - vldr s13, [r3] │ │ │ │ - subs r3, r3, r7 │ │ │ │ vadd.f32 s15, s11, s9 │ │ │ │ vsub.f32 s9, s9, s11 │ │ │ │ + vldr s10, [r2] │ │ │ │ + sub.w r2, r2, r6 │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ vldr s20, [r2] │ │ │ │ - movs r2, #24 │ │ │ │ + vldr s13, [r3] │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + mov.w lr, r0, lsl #4 │ │ │ │ + vmul.f32 s9, s9, s5 │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + add.w r7, r1, lr │ │ │ │ vldr s0, [r3] │ │ │ │ - lsls r7, r0, #2 │ │ │ │ - add.w r9, r1, r0, lsl #3 │ │ │ │ - mla r3, r2, r5, r3 │ │ │ │ + add.w r3, r3, ip, lsl #3 │ │ │ │ vadd.f32 s17, s20, s10 │ │ │ │ - vadd.f32 s19, s0, s13 │ │ │ │ - vsub.f32 s13, s13, s0 │ │ │ │ vsub.f32 s10, s10, s20 │ │ │ │ - vmul.f32 s9, s9, s5 │ │ │ │ vldr s18, [r3] │ │ │ │ - subs r3, r3, r6 │ │ │ │ - vsub.f32 s21, s12, s13 │ │ │ │ - vmla.f32 s12, s13, s8 │ │ │ │ - vmov.f32 s13, s22 │ │ │ │ - vmul.f32 s19, s19, s5 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + add.w r2, r0, r0, lsl #1 │ │ │ │ + mov.w r6, r2, lsl #3 │ │ │ │ + vadd.f32 s19, s0, s13 │ │ │ │ + vsub.f32 s13, s13, s0 │ │ │ │ vldr s0, [r3] │ │ │ │ - vmls.f32 s13, s17, s8 │ │ │ │ - vadd.f32 s17, s17, s22 │ │ │ │ - mul.w r6, r2, r0 │ │ │ │ - add.w r2, r1, r8 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r8, r8, #4 │ │ │ │ vsub.f32 s24, s18, s0 │ │ │ │ vadd.f32 s0, s0, s18 │ │ │ │ - add.w r3, sl, r6 │ │ │ │ - add.w sl, sl, #4 │ │ │ │ + vsub.f32 s21, s12, s13 │ │ │ │ + vmla.f32 s12, s13, s8 │ │ │ │ + vmov.f32 s13, s22 │ │ │ │ + vmul.f32 s19, s19, s5 │ │ │ │ vsub.f32 s11, s14, s0 │ │ │ │ vmla.f32 s14, s0, s8 │ │ │ │ vmov.f32 s0, s23 │ │ │ │ - vsub.f32 s18, s13, s19 │ │ │ │ + vmls.f32 s13, s17, s8 │ │ │ │ + vadd.f32 s17, s17, s22 │ │ │ │ + vmul.f32 s24, s24, s5 │ │ │ │ vmls.f32 s0, s15, s8 │ │ │ │ vadd.f32 s15, s15, s23 │ │ │ │ - vadd.f32 s13, s13, s19 │ │ │ │ - vmul.f32 s24, s24, s5 │ │ │ │ vadd.f32 s22, s17, s15 │ │ │ │ + vsub.f32 s18, s13, s19 │ │ │ │ + vadd.f32 s13, s13, s19 │ │ │ │ vsub.f32 s15, s15, s17 │ │ │ │ - vadd.f32 s19, s22, s22 │ │ │ │ vsub.f32 s20, s0, s24 │ │ │ │ - vmul.f32 s15, s15, s4 │ │ │ │ vadd.f32 s0, s0, s24 │ │ │ │ + vadd.f32 s19, s22, s22 │ │ │ │ + vmul.f32 s15, s15, s4 │ │ │ │ vadd.f32 s19, s19, s2 │ │ │ │ vmls.f32 s2, s22, s8 │ │ │ │ - vstr s19, [sl, #-4] │ │ │ │ + vstr s19, [r8, #-4] │ │ │ │ vmul.f32 s19, s21, s7 │ │ │ │ + vsub.f32 s17, s2, s15 │ │ │ │ + vadd.f32 s15, s15, s2 │ │ │ │ vnmls.f32 s19, s11, s6 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ vmla.f32 s11, s21, s6 │ │ │ │ - vsub.f32 s17, s2, s15 │ │ │ │ - vadd.f32 s15, s15, s2 │ │ │ │ vsub.f32 s2, s17, s19 │ │ │ │ vadd.f32 s17, s17, s19 │ │ │ │ vsub.f32 s19, s20, s18 │ │ │ │ vstr s2, [r3] │ │ │ │ vadd.f32 s2, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ vmov.f32 s11, s16 │ │ │ │ vmul.f32 s19, s19, s4 │ │ │ │ - vstr s2, [r2] │ │ │ │ - adds r2, r1, r7 │ │ │ │ + vstr s2, [r7] │ │ │ │ + mov.w r7, r0, lsl #2 │ │ │ │ vsub.f32 s2, s14, s9 │ │ │ │ - vstr s17, [r2] │ │ │ │ - mul.w r2, ip, r0 │ │ │ │ - subs r3, r3, r2 │ │ │ │ + add.w ip, r1, r7 │ │ │ │ + vstr s17, [ip] │ │ │ │ + add.w ip, r1, r0, lsl #3 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s18, s20 │ │ │ │ vsub.f32 s18, s12, s10 │ │ │ │ - add r3, r8 │ │ │ │ + add r3, lr │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ + vmul.f32 s17, s18, s7 │ │ │ │ vmls.f32 s11, s15, s8 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - vmul.f32 s17, s18, s7 │ │ │ │ - vadd.f32 s15, s15, s16 │ │ │ │ vnmls.f32 s17, s2, s6 │ │ │ │ vmul.f32 s2, s2, s7 │ │ │ │ + vadd.f32 s15, s15, s16 │ │ │ │ vmla.f32 s2, s18, s6 │ │ │ │ - vstr s15, [r9] │ │ │ │ + vstr s15, [ip] │ │ │ │ vadd.f32 s15, s11, s19 │ │ │ │ - mla r9, lr, r0, r1 │ │ │ │ + add.w ip, r7, r0 │ │ │ │ + add.w ip, r1, ip, lsl #2 │ │ │ │ vsub.f32 s16, s15, s2 │ │ │ │ vadd.f32 s15, s15, s2 │ │ │ │ vsub.f32 s2, s0, s13 │ │ │ │ vadd.f32 s13, s13, s0 │ │ │ │ - vstr s16, [r9] │ │ │ │ + vstr s16, [ip] │ │ │ │ vstr s15, [r3] │ │ │ │ vsub.f32 s15, s11, s19 │ │ │ │ - subs r3, r3, r6 │ │ │ │ + sub.w r3, r3, r6 │ │ │ │ vmul.f32 s2, s2, s4 │ │ │ │ add r6, r1 │ │ │ │ vsub.f32 s11, s15, s17 │ │ │ │ vadd.f32 s15, s15, s17 │ │ │ │ vstr s11, [r3] │ │ │ │ add r3, r2 │ │ │ │ vmov.f32 s11, s1 │ │ │ │ - vmls.f32 s11, s13, s8 │ │ │ │ - vadd.f32 s13, s13, s13 │ │ │ │ vstr s15, [r3] │ │ │ │ vadd.f32 s15, s14, s9 │ │ │ │ vmul.f32 s14, s12, s7 │ │ │ │ add r3, r7 │ │ │ │ - vadd.f32 s13, s13, s1 │ │ │ │ + vmls.f32 s11, s13, s8 │ │ │ │ + vadd.f32 s13, s13, s13 │ │ │ │ vnmls.f32 s14, s15, s6 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ + vadd.f32 s13, s13, s1 │ │ │ │ vmla.f32 s15, s12, s6 │ │ │ │ vstr s13, [r3] │ │ │ │ vadd.f32 s13, s11, s2 │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ add r2, r1 │ │ │ │ - adds r1, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vsub.f32 s15, s11, s2 │ │ │ │ vstr s12, [r1, #-4] │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - adds r3, #4 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + eor.w r0, r0, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ vstr s13, [r2] │ │ │ │ - eors r0, r3 │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ vstr s15, [r6] │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #108] @ 0x6c │ │ │ │ - bne.w 65c8c │ │ │ │ - add sp, #20 │ │ │ │ + str r3, [sp, #116] @ 0x74 │ │ │ │ + bne.w 6b15c │ │ │ │ + add sp, #28 │ │ │ │ vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - ldrh r0, [r6, #58] @ 0x3a │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + bge.n 6b33c │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cbz r7, 65f84 │ │ │ │ + cbz r7, 6b49c │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ - cbz r7, 65f88 │ │ │ │ + cbz r7, 6b4a0 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #150 @ 0x96 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ - vldr s2, [pc, #-24] @ 65f0c │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - vldr s4, [pc, #-24] @ 65f10 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s5, [pc, #-28] @ 65f14 │ │ │ │ + vldr s2, [pc, #-24] @ 6b424 │ │ │ │ vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s6, [pc, #-32] @ 65f18 │ │ │ │ - vldr s3, [pc, #-32] @ 65f1c │ │ │ │ - str r2, [sp, #4] │ │ │ │ - str r3, [sp, #8] │ │ │ │ - movs r2, #20 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - movs r7, #12 │ │ │ │ - mov.w ip, r5, lsl #3 │ │ │ │ - vldr s14, [fp] │ │ │ │ - mov.w r8, r4, lsl #3 │ │ │ │ - mul.w r6, r2, r5 │ │ │ │ - mul.w r9, r2, r4 │ │ │ │ - add r3, r6 │ │ │ │ - mul.w lr, r7, r4 │ │ │ │ - mul.w r7, r7, r5 │ │ │ │ - add.w r2, fp, r9 │ │ │ │ - vldr s8, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s4, [pc, #-36] @ 6b428 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + vldr s5, [pc, #-36] @ 6b42c │ │ │ │ + str r3, [sp, #20] │ │ │ │ + vldr s6, [pc, #-40] @ 6b430 │ │ │ │ + str r5, [sp, #112] @ 0x70 │ │ │ │ + vldr s3, [pc, #-40] @ 6b434 │ │ │ │ + mov.w fp, r4, lsl #2 │ │ │ │ + ldr r3, [sp, #112] @ 0x70 │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + add.w ip, fp, r4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vldr s14, [r9] │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add.w r6, r3, r3, lsl #2 │ │ │ │ + mov.w r3, r4, lsl #3 │ │ │ │ + mov.w r2, r6, lsl #2 │ │ │ │ + add.w r5, sl, r2 │ │ │ │ + strd r2, r3, [sp] │ │ │ │ + add.w r2, r9, ip │ │ │ │ + vldr s8, [r5] │ │ │ │ vldr s12, [r2] │ │ │ │ - sub.w r2, r2, r8 │ │ │ │ - vldr s17, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - vsub.f32 s15, s14, s12 │ │ │ │ - vadd.f32 s12, s12, s12 │ │ │ │ + sub.w r2, r2, r3 │ │ │ │ + ldr r3, [sp, #112] @ 0x70 │ │ │ │ vldr s10, [r2] │ │ │ │ - add r2, lr │ │ │ │ - vldr s16, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - mov.w ip, #24 │ │ │ │ + add r2, r7 │ │ │ │ vmul.f32 s8, s8, s2 │ │ │ │ - vadd.f32 s12, s12, s14 │ │ │ │ vldr s19, [r2] │ │ │ │ - vldr s13, [r3] │ │ │ │ - subs r3, r3, r7 │ │ │ │ - add.w r2, r2, r4, lsl #2 │ │ │ │ - lsls r7, r0, #2 │ │ │ │ + vsub.f32 s15, s14, s12 │ │ │ │ + add r2, fp │ │ │ │ + add.w lr, r3, r3, lsl #1 │ │ │ │ + vadd.f32 s12, s12, s12 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + vldr s11, [r2] │ │ │ │ + sub.w r2, r2, ip │ │ │ │ + mov.w r6, lr, lsl #2 │ │ │ │ + vldr s1, [r2] │ │ │ │ + str r3, [sp, #8] │ │ │ │ + sub.w r3, r5, r3 │ │ │ │ + mov r5, r6 │ │ │ │ vsub.f32 s0, s15, s8 │ │ │ │ vadd.f32 s8, s8, s15 │ │ │ │ + vldr s17, [r3] │ │ │ │ + add r3, r6 │ │ │ │ + vadd.f32 s12, s12, s14 │ │ │ │ + ldr r6, [sp, #4] │ │ │ │ + vadd.f32 s23, s11, s1 │ │ │ │ + vsub.f32 s11, s11, s1 │ │ │ │ + vldr s16, [r3] │ │ │ │ + add r2, r6 │ │ │ │ + vldr s15, [r2] │ │ │ │ + sub.w r2, r2, r7 │ │ │ │ + vmul.f32 s11, s11, s4 │ │ │ │ + vldr s20, [r2] │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ + vadd.f32 s22, s15, s20 │ │ │ │ + vsub.f32 s15, s15, s20 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + vldr s13, [r3] │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ vldr s14, [r3] │ │ │ │ - mla r3, ip, r5, r3 │ │ │ │ - vldr s11, [r2] │ │ │ │ - sub.w r2, r2, r9 │ │ │ │ - vadd.f32 s9, s13, s14 │ │ │ │ - vsub.f32 s13, s13, s14 │ │ │ │ + add.w r3, r3, lr, lsl #3 │ │ │ │ + mov.w lr, r0, lsl #4 │ │ │ │ + vmul.f32 s15, s15, s4 │ │ │ │ vldr s18, [r3] │ │ │ │ - subs r3, r3, r6 │ │ │ │ - vldr s1, [r2] │ │ │ │ - add r2, r8 │ │ │ │ - mul.w r6, ip, r0 │ │ │ │ - mov.w ip, r0, lsl #4 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + add.w r2, r0, r0, lsl #1 │ │ │ │ + add.w r7, r1, lr │ │ │ │ vldr s21, [r3] │ │ │ │ - vmul.f32 s9, s9, s4 │ │ │ │ - vadd.f32 s23, s11, s1 │ │ │ │ - vldr s15, [r2] │ │ │ │ - sub.w r2, r2, lr │ │ │ │ - vsub.f32 s11, s11, s1 │ │ │ │ + mov.w r6, r2, lsl #3 │ │ │ │ + vadd.f32 s9, s13, s14 │ │ │ │ + vsub.f32 s13, s13, s14 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ vsub.f32 s14, s18, s21 │ │ │ │ vadd.f32 s18, s18, s21 │ │ │ │ vsub.f32 s1, s16, s13 │ │ │ │ vmla.f32 s16, s13, s7 │ │ │ │ - vldr s20, [r2] │ │ │ │ - add.w r3, sl, r6 │ │ │ │ - add.w r2, r1, ip │ │ │ │ - mov.w r8, #12 │ │ │ │ + vmul.f32 s9, s9, s4 │ │ │ │ vsub.f32 s21, s17, s18 │ │ │ │ vmla.f32 s17, s18, s7 │ │ │ │ vmov.f32 s18, s10 │ │ │ │ vmul.f32 s14, s14, s4 │ │ │ │ - vmls.f32 s18, s23, s7 │ │ │ │ - vadd.f32 s22, s15, s20 │ │ │ │ vadd.f32 s10, s10, s23 │ │ │ │ - vsub.f32 s15, s15, s20 │ │ │ │ - vmul.f32 s11, s11, s4 │ │ │ │ - add.w lr, r1, r0, lsl #3 │ │ │ │ - vmul.f32 s15, s15, s4 │ │ │ │ + vmls.f32 s18, s23, s7 │ │ │ │ vsub.f32 s13, s18, s14 │ │ │ │ vadd.f32 s14, s14, s18 │ │ │ │ vmov.f32 s18, s19 │ │ │ │ vadd.f32 s19, s19, s22 │ │ │ │ vmls.f32 s18, s22, s7 │ │ │ │ vadd.f32 s22, s10, s19 │ │ │ │ vsub.f32 s10, s10, s19 │ │ │ │ vmul.f32 s10, s10, s3 │ │ │ │ vsub.f32 s20, s18, s9 │ │ │ │ vadd.f32 s9, s9, s18 │ │ │ │ vadd.f32 s18, s22, s22 │ │ │ │ vadd.f32 s18, s18, s12 │ │ │ │ vmls.f32 s12, s22, s7 │ │ │ │ - vstr s18, [sl] │ │ │ │ + vstr s18, [r8] │ │ │ │ vmul.f32 s18, s1, s6 │ │ │ │ vmul.f32 s1, s1, s5 │ │ │ │ - vmla.f32 s1, s21, s6 │ │ │ │ - vnmls.f32 s18, s21, s5 │ │ │ │ vsub.f32 s19, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ + vnmls.f32 s18, s21, s5 │ │ │ │ + vmla.f32 s1, s21, s6 │ │ │ │ vsub.f32 s10, s19, s18 │ │ │ │ vadd.f32 s18, s18, s19 │ │ │ │ vsub.f32 s19, s17, s11 │ │ │ │ vadd.f32 s11, s11, s17 │ │ │ │ vstr s10, [r3] │ │ │ │ vadd.f32 s10, s1, s12 │ │ │ │ vsub.f32 s12, s12, s1 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ vmov.f32 s1, s8 │ │ │ │ - vstr s10, [r2] │ │ │ │ - adds r2, r1, r7 │ │ │ │ - vstr s18, [r2] │ │ │ │ - mul.w r2, r8, r0 │ │ │ │ + vstr s10, [r7] │ │ │ │ + mov.w r7, r0, lsl #2 │ │ │ │ + add.w ip, r1, r7 │ │ │ │ + vstr s18, [ip] │ │ │ │ vsub.f32 s18, s13, s20 │ │ │ │ vadd.f32 s13, s13, s20 │ │ │ │ - subs r3, r3, r2 │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s16, s15 │ │ │ │ + add.w ip, r1, r0, lsl #3 │ │ │ │ + add r3, lr │ │ │ │ + vadd.f32 s15, s15, s16 │ │ │ │ vmls.f32 s1, s13, s7 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ - vmul.f32 s18, s18, s3 │ │ │ │ - add r3, ip │ │ │ │ - vadd.f32 s15, s15, s16 │ │ │ │ vmul.f32 s10, s12, s6 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ + vmul.f32 s18, s18, s3 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ vmla.f32 s12, s19, s6 │ │ │ │ vnmls.f32 s10, s19, s5 │ │ │ │ - vstr s13, [lr] │ │ │ │ + vstr s13, [ip] │ │ │ │ vadd.f32 s13, s18, s1 │ │ │ │ - mov.w lr, #20 │ │ │ │ + add.w ip, r7, r0 │ │ │ │ + add.w ip, r1, ip, lsl #2 │ │ │ │ vsub.f32 s8, s13, s12 │ │ │ │ - mla lr, lr, r0, r1 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vsub.f32 s13, s1, s18 │ │ │ │ - vstr s8, [lr] │ │ │ │ + vstr s8, [ip] │ │ │ │ vstr s12, [r3] │ │ │ │ vsub.f32 s12, s13, s10 │ │ │ │ - subs r3, r3, r6 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ + sub.w r3, r3, r6 │ │ │ │ vmul.f32 s13, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vmla.f32 s15, s11, s6 │ │ │ │ add r6, r1 │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, r2 │ │ │ │ vmov.f32 s12, s0 │ │ │ │ + vmla.f32 s15, s11, s6 │ │ │ │ vnmls.f32 s13, s11, s5 │ │ │ │ vstr s10, [r3] │ │ │ │ vsub.f32 s10, s14, s9 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ add r3, r7 │ │ │ │ - vmul.f32 s10, s10, s3 │ │ │ │ vmls.f32 s12, s14, s7 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ + vmul.f32 s10, s10, s3 │ │ │ │ vadd.f32 s14, s14, s0 │ │ │ │ vstr s14, [r3] │ │ │ │ vadd.f32 s14, s10, s12 │ │ │ │ - subs r3, r3, r2 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ add r2, r1 │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s11, [r1] │ │ │ │ vstr s15, [r3] │ │ │ │ vsub.f32 s15, s12, s10 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ + add r8, r3 │ │ │ │ + add r1, r3 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ + add r9, r3 │ │ │ │ + add sl, r3 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ vstr s14, [r2] │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + ldr r2, [sp, #112] @ 0x70 │ │ │ │ vstr s13, [r6] │ │ │ │ - add sl, r2 │ │ │ │ - add r1, r2 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - add fp, r2 │ │ │ │ - add r3, r2 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - eors r0, r3 │ │ │ │ - eors r4, r3 │ │ │ │ - eors r5, r3 │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ + eor.w r0, r0, r3 │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #108] @ 0x6c │ │ │ │ - bne.w 65f40 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - │ │ │ │ -000661c4 : │ │ │ │ - ldr r2, [pc, #8] @ (661d0 ) │ │ │ │ - ldr r1, [pc, #12] @ (661d4 ) │ │ │ │ + strd r2, r3, [sp, #112] @ 0x70 │ │ │ │ + bne.w 6b45e │ │ │ │ + b.n 6b400 │ │ │ │ + │ │ │ │ +0006b708 : │ │ │ │ + ldr r2, [pc, #8] @ (6b714 ) │ │ │ │ + ldr r1, [pc, #12] @ (6b718 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - muls r4, r5 │ │ │ │ + ldrh r0, [r5, #48] @ 0x30 │ │ │ │ movs r1, r1 │ │ │ │ - @ instruction: 0xfa67ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r3 │ │ │ │ - ldr.w ip, [pc, #668] @ 6647c │ │ │ │ + vld4.32 {d31[],d33[],d35[],d37[]}, [fp :128] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ - sub sp, #12 │ │ │ │ + sub sp, #20 │ │ │ │ + ldr.w ip, [pc, #696] @ 6b9f4 │ │ │ │ + ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + ldrd r4, r6, [sp, #88] @ 0x58 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - ldrd r4, r5, [sp, #80] @ 0x50 │ │ │ │ + ldr r7, [sp, #104] @ 0x68 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r6, [sp, #88] @ 0x58 │ │ │ │ - ldr r7, [sp, #96] @ 0x60 │ │ │ │ - ble.w 66470 │ │ │ │ - ldr.w lr, [pc, #644] @ 66480 │ │ │ │ + ble.w 6b9d6 │ │ │ │ + ldr.w lr, [pc, #680] @ 6b9f8 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr.w sl, [r3] │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #108] @ 0x6c │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 66490 │ │ │ │ - vldr s6, [pc, #624] @ 66484 │ │ │ │ - movs r3, #24 │ │ │ │ - vldr s7, [pc, #620] @ 66488 │ │ │ │ - vldr s8, [pc, #620] @ 6648c │ │ │ │ - mov.w r8, r5, lsl #3 │ │ │ │ - mov.w lr, r6, lsl #3 │ │ │ │ - add.w r7, r2, r8 │ │ │ │ - add.w ip, r9, lr │ │ │ │ - mov.w fp, r5, lsl #4 │ │ │ │ - vldmia r2!, {s12} │ │ │ │ - add.w r9, r9, #4 │ │ │ │ - vldr s13, [r7] │ │ │ │ - add r7, fp │ │ │ │ - vldr s0, [ip] │ │ │ │ - add.w ip, ip, r6, lsl #4 │ │ │ │ - vldr s10, [r7] │ │ │ │ - sub.w r7, r7, r8 │ │ │ │ - vldr s14, [ip] │ │ │ │ - sub.w ip, ip, lr │ │ │ │ - vsub.f32 s2, s13, s10 │ │ │ │ - vadd.f32 s10, s10, s13 │ │ │ │ + bne.w 6ba08 │ │ │ │ + vldr s6, [pc, #660] @ 6b9fc │ │ │ │ + vldr s7, [pc, #660] @ 6ba00 │ │ │ │ + vldr s8, [pc, #660] @ 6ba04 │ │ │ │ + mov.w lr, r5, lsl #3 │ │ │ │ + mov.w ip, r6, lsl #3 │ │ │ │ + add.w r7, sl, lr │ │ │ │ + mov.w r8, r6, lsl #4 │ │ │ │ + add.w sl, sl, #4 │ │ │ │ + add.w r3, r2, ip │ │ │ │ + add.w r9, r4, r4, lsl #1 │ │ │ │ + vldr s0, [r7] │ │ │ │ + add.w r7, r7, r5, lsl #4 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r8 │ │ │ │ + vldr s14, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + vldr s10, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + vldr s12, [r3] │ │ │ │ + add r3, r8 │ │ │ │ + sub.w r8, r6, ip │ │ │ │ vadd.f32 s15, s14, s0 │ │ │ │ + vldr s11, [r3] │ │ │ │ vsub.f32 s0, s0, s14 │ │ │ │ - vldr s14, [r7] │ │ │ │ - add r7, fp │ │ │ │ - mvn.w fp, #27 │ │ │ │ - vadd.f32 s10, s10, s10 │ │ │ │ - vldr s13, [r7] │ │ │ │ + add.w r3, r3, r8, lsl #2 │ │ │ │ + vsub.f32 s2, s13, s10 │ │ │ │ + vadd.f32 s10, s10, s13 │ │ │ │ + vldmia r2!, {s13} │ │ │ │ + add.w r8, r6, r6, lsl #1 │ │ │ │ + vadd.f32 s12, s12, s12 │ │ │ │ + vadd.f32 s0, s0, s0 │ │ │ │ vadd.f32 s20, s15, s2 │ │ │ │ - mla r7, fp, r5, r7 │ │ │ │ vsub.f32 s2, s2, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mvn.w fp, #11 │ │ │ │ - vadd.f32 s11, s13, s12 │ │ │ │ - vsub.f32 s12, s12, s13 │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ - vmul.f32 s20, s20, s6 │ │ │ │ - vldr s13, [r7] │ │ │ │ + vldr s15, [r7] │ │ │ │ + vadd.f32 s14, s11, s13 │ │ │ │ + vsub.f32 s13, s13, s11 │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r3, r3, r8, lsl #3 │ │ │ │ + vadd.f32 s10, s10, s10 │ │ │ │ + sub.w r8, r5, r5, lsl #2 │ │ │ │ + add.w r7, r7, r8, lsl #2 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - mla r7, r3, r5, r7 │ │ │ │ - vadd.f32 s0, s0, s0 │ │ │ │ - mla ip, fp, r6, ip │ │ │ │ + add.w r8, r5, r5, lsl #1 │ │ │ │ + vmul.f32 s20, s20, s6 │ │ │ │ + vadd.f32 s5, s14, s12 │ │ │ │ + vsub.f32 s1, s14, s12 │ │ │ │ vmul.f32 s2, s2, s6 │ │ │ │ - vadd.f32 s5, s11, s14 │ │ │ │ - vsub.f32 s1, s11, s14 │ │ │ │ - vadd.f32 s16, s12, s15 │ │ │ │ - vsub.f32 s3, s12, s15 │ │ │ │ + vadd.f32 s16, s13, s15 │ │ │ │ + vsub.f32 s3, s13, s15 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + vldr s9, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + vadd.f32 s22, s15, s11 │ │ │ │ + vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - sub.w r7, r7, r8 │ │ │ │ - eor.w r5, r5, sl │ │ │ │ - vadd.f32 s22, s15, s13 │ │ │ │ - vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ - mla ip, r3, r6, ip │ │ │ │ - vldr s9, [r7] │ │ │ │ - sub.w r7, r7, r8 │ │ │ │ - eor.w r6, r6, sl │ │ │ │ - vldr s19, [ip] │ │ │ │ - sub.w ip, ip, lr │ │ │ │ + add.w r7, r7, r8, lsl #3 │ │ │ │ + mov.w r8, r4, lsl #4 │ │ │ │ + vldr s19, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + vldr s13, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + mov.w lr, r4, lsl #2 │ │ │ │ + vldr s18, [r7] │ │ │ │ + add.w ip, lr, r4 │ │ │ │ + mov.w r7, r9, lsl #2 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ vsub.f32 s4, s15, s19 │ │ │ │ vadd.f32 s19, s19, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - vldr s12, [ip] │ │ │ │ - sub.w ip, ip, lr │ │ │ │ - mov.w lr, r4, lsl #2 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r0, r8 │ │ │ │ + add.w r9, r1, r9, lsl #3 │ │ │ │ vadd.f32 s14, s15, s9 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ - vldr s18, [ip] │ │ │ │ - mov.w ip, r4, lsl #4 │ │ │ │ - add.w r7, r0, ip │ │ │ │ - vsub.f32 s15, s12, s18 │ │ │ │ + vsub.f32 s15, s13, s18 │ │ │ │ + vadd.f32 s18, s18, s13 │ │ │ │ vsub.f32 s17, s22, s14 │ │ │ │ - vadd.f32 s18, s18, s12 │ │ │ │ vadd.f32 s14, s14, s22 │ │ │ │ + vadd.f32 s12, s18, s11 │ │ │ │ + vsub.f32 s11, s11, s18 │ │ │ │ + vadd.f32 s18, s5, s10 │ │ │ │ vsub.f32 s21, s19, s9 │ │ │ │ vadd.f32 s9, s9, s19 │ │ │ │ - vsub.f32 s12, s4, s15 │ │ │ │ + vsub.f32 s13, s4, s15 │ │ │ │ vadd.f32 s15, s15, s4 │ │ │ │ - vadd.f32 s11, s18, s13 │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ - vsub.f32 s13, s13, s18 │ │ │ │ - vadd.f32 s18, s5, s10 │ │ │ │ vsub.f32 s5, s5, s10 │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vsub.f32 s19, s18, s14 │ │ │ │ vadd.f32 s14, s14, s18 │ │ │ │ vsub.f32 s18, s16, s20 │ │ │ │ - vadd.f32 s16, s16, s20 │ │ │ │ - vstr s19, [r7] │ │ │ │ - movs r7, #20 │ │ │ │ + vstr s19, [r3] │ │ │ │ + add.w r3, r1, ip │ │ │ │ + add ip, r0 │ │ │ │ vstr s14, [r0] │ │ │ │ vmul.f32 s14, s21, s8 │ │ │ │ - mul.w r8, r7, r4 │ │ │ │ - vnmls.f32 s14, s11, s7 │ │ │ │ - add.w r7, r1, r8 │ │ │ │ - add r8, r0 │ │ │ │ + vnmls.f32 s14, s12, s7 │ │ │ │ + vmul.f32 s12, s12, s8 │ │ │ │ + vmla.f32 s12, s21, s7 │ │ │ │ vsub.f32 s19, s18, s14 │ │ │ │ vadd.f32 s14, s14, s18 │ │ │ │ - vstr s19, [r7] │ │ │ │ - add.w r7, r1, lr │ │ │ │ + vstr s19, [r3] │ │ │ │ + add.w r3, r1, lr │ │ │ │ add lr, r0 │ │ │ │ - vstr s14, [r7] │ │ │ │ - vmul.f32 s14, s11, s8 │ │ │ │ - vmla.f32 s14, s21, s7 │ │ │ │ - movs r7, #12 │ │ │ │ - mul.w r7, r7, r4 │ │ │ │ - add.w fp, r1, r7 │ │ │ │ + vstr s14, [r3] │ │ │ │ + vadd.f32 s14, s16, s20 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ add r7, r0 │ │ │ │ - vsub.f32 s11, s16, s14 │ │ │ │ - vadd.f32 s14, s14, s16 │ │ │ │ - vstr s11, [fp] │ │ │ │ - mov.w fp, #28 │ │ │ │ - vsub.f32 s11, s1, s0 │ │ │ │ - mla fp, fp, r4, r1 │ │ │ │ - vstr s14, [fp] │ │ │ │ - vsub.f32 s14, s17, s12 │ │ │ │ + vsub.f32 s16, s14, s12 │ │ │ │ + vadd.f32 s12, s12, s14 │ │ │ │ + vsub.f32 s14, s17, s13 │ │ │ │ + vadd.f32 s13, s13, s17 │ │ │ │ + vstr s16, [r3] │ │ │ │ + mov.w r3, r4, lsl #3 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ - vsub.f32 s16, s11, s14 │ │ │ │ - vadd.f32 s14, s14, s11 │ │ │ │ - vadd.f32 s11, s1, s0 │ │ │ │ - vstr s16, [r8] │ │ │ │ + vmul.f32 s13, s13, s6 │ │ │ │ + sub.w fp, r3, r4 │ │ │ │ + add.w fp, r1, fp, lsl #2 │ │ │ │ + vstr s12, [fp] │ │ │ │ + vsub.f32 s12, s1, s0 │ │ │ │ + vsub.f32 s16, s12, s14 │ │ │ │ + vadd.f32 s14, s14, s12 │ │ │ │ + vstr s16, [ip] │ │ │ │ vstr s14, [lr] │ │ │ │ - vadd.f32 s14, s12, s17 │ │ │ │ - vmul.f32 s14, s14, s6 │ │ │ │ - vsub.f32 s12, s11, s14 │ │ │ │ - vadd.f32 s14, s14, s11 │ │ │ │ - vstr s12, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vadd.f32 s12, s3, s2 │ │ │ │ - vstr s14, [r7] │ │ │ │ + vadd.f32 s14, s1, s0 │ │ │ │ + vsub.f32 s12, s14, s13 │ │ │ │ + vadd.f32 s13, s13, s14 │ │ │ │ vmul.f32 s14, s9, s7 │ │ │ │ - add.w r7, r1, ip │ │ │ │ - vnmls.f32 s14, s13, s8 │ │ │ │ - vsub.f32 s11, s12, s14 │ │ │ │ - vadd.f32 s14, s14, s12 │ │ │ │ - vsub.f32 s12, s3, s2 │ │ │ │ - vstr s11, [r7] │ │ │ │ - lsls r7, r4, #3 │ │ │ │ + vnmls.f32 s14, s11, s8 │ │ │ │ + vstr s12, [r7] │ │ │ │ + add r7, r8 │ │ │ │ + vstr s13, [r7] │ │ │ │ + vadd.f32 s13, s3, s2 │ │ │ │ + add.w r7, r1, r8 │ │ │ │ + vsub.f32 s12, s13, s14 │ │ │ │ + vadd.f32 s14, s14, s13 │ │ │ │ + vsub.f32 s13, s3, s2 │ │ │ │ + vstr s12, [r7] │ │ │ │ + add.w r7, r1, r3 │ │ │ │ + add r3, r0 │ │ │ │ vstr s14, [r1] │ │ │ │ - vmul.f32 s14, s13, s7 │ │ │ │ + vmul.f32 s14, s11, s7 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vmla.f32 s14, s9, s8 │ │ │ │ - add.w lr, r1, r7 │ │ │ │ - add r7, r0 │ │ │ │ - adds r0, #4 │ │ │ │ - vsub.f32 s13, s12, s14 │ │ │ │ - vadd.f32 s14, s14, s12 │ │ │ │ - vstr s13, [lr] │ │ │ │ - mla lr, r3, r4, r1 │ │ │ │ - adds r1, #4 │ │ │ │ - eor.w r4, r4, sl │ │ │ │ - vstr s14, [lr] │ │ │ │ + vsub.f32 s12, s13, s14 │ │ │ │ + vadd.f32 s14, s14, s13 │ │ │ │ + vstr s12, [r7] │ │ │ │ + vstr s14, [r9] │ │ │ │ vsub.f32 s14, s5, s15 │ │ │ │ vadd.f32 s15, s15, s5 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, ip │ │ │ │ - vstr s15, [r7] │ │ │ │ - ldr r7, [sp, #92] @ 0x5c │ │ │ │ - subs r7, #1 │ │ │ │ - str r7, [sp, #92] @ 0x5c │ │ │ │ - bne.w 66220 │ │ │ │ - add sp, #12 │ │ │ │ + vstr s14, [r3] │ │ │ │ + add r3, r8 │ │ │ │ + vstr s15, [r3] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ + subs r3, #1 │ │ │ │ + str r3, [sp, #100] @ 0x64 │ │ │ │ + bne.w 6b772 │ │ │ │ + add sp, #20 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - ldrh r4, [r1, #14] │ │ │ │ + bmi.n 6bad8 │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ vmax.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ - vldr s3, [pc, #-16] @ 66484 │ │ │ │ - mov.w fp, #24 │ │ │ │ - vldr s4, [pc, #-20] @ 66488 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s5, [pc, #-20] @ 6648c │ │ │ │ - str r3, [sp, #0] │ │ │ │ - lsls r3, r7, #2 │ │ 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│ │ │ │ + sub.w r3, r5, r5, lsl #2 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s20, s15, s13 │ │ │ │ - vmul.f32 s16, s16, s3 │ │ │ │ - eor.w r5, r5, sl │ │ │ │ - vldr s15, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ - vldr s10, [r7] │ │ │ │ + add.w r3, r8, r3, lsl #2 │ │ │ │ + vldr s15, [r7] │ │ │ │ sub.w r7, r7, ip │ │ │ │ - eor.w r6, r6, sl │ │ │ │ - vldr s1, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + add.w r8, r5, r5, lsl #1 │ │ │ │ + vldr s1, [r7] │ │ │ │ + sub.w r7, r7, ip │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r3, r3, r8, lsl #3 │ │ │ │ + mov.w r8, r4, lsl #4 │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ + vldr s10, [r3] │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + vldr s6, [r3] │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + mov.w lr, r4, lsl #2 │ │ │ │ + add.w ip, lr, r4 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ vsub.f32 s15, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ - vldr s10, [r3] │ │ │ │ - vldr s6, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ - mov.w ip, r4, lsl #2 │ │ │ │ + vldr s10, [r7] │ │ │ │ + mov.w r7, r9, lsl #2 │ │ │ │ + add.w r9, r1, r9, lsl #3 │ │ │ │ vadd.f32 s22, s1, s10 │ │ │ │ vsub.f32 s1, s1, s10 │ │ │ │ - vldr s10, [r7] │ │ │ │ - lsls r7, r4, #4 │ │ │ │ - adds r3, r0, r7 │ │ │ │ + vldr s10, [r3] │ │ │ │ + add.w r3, r0, r8 │ │ │ │ vsub.f32 s0, s6, s10 │ │ │ │ vadd.f32 s6, s6, s10 │ │ │ │ vsub.f32 s10, s13, s22 │ │ │ │ vadd.f32 s13, s13, s22 │ │ │ │ vsub.f32 s7, s11, s1 │ │ │ │ vadd.f32 s11, s11, s1 │ │ │ │ vadd.f32 s21, s14, s6 │ │ │ │ @@ -107827,2274 +110308,2326 @@ │ │ │ │ vadd.f32 s15, s15, s0 │ │ │ │ vsub.f32 s1, s6, s13 │ │ │ │ vadd.f32 s6, s6, s13 │ │ │ │ vsub.f32 s13, s20, s9 │ │ │ │ vadd.f32 s9, s9, s20 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s1, [r3] │ │ │ │ - movs r3, #20 │ │ │ │ + add.w r3, r1, ip │ │ │ │ + add ip, r0 │ │ │ │ vstr s6, [r0] │ │ │ │ vmul.f32 s6, s7, s5 │ │ │ │ vmul.f32 s7, s7, s4 │ │ │ │ - mul.w lr, r3, r4 │ │ │ │ - vmla.f32 s7, s21, s5 │ │ │ │ vnmls.f32 s6, s21, s4 │ │ │ │ - add.w r3, r1, lr │ │ │ │ - add lr, r0 │ │ │ │ + vmla.f32 s7, s21, s5 │ │ │ │ vsub.f32 s1, s13, s6 │ │ │ │ vadd.f32 s13, s13, s6 │ │ │ │ vstr s1, [r3] │ │ │ │ - add.w r3, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ + add.w r3, r1, lr │ │ │ │ + add lr, r0 │ │ │ │ vstr s13, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ vsub.f32 s13, s9, s7 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ vadd.f32 s9, s9, s7 │ │ │ │ - mul.w r3, r3, r4 │ │ │ │ - add.w r8, r1, r3 │ │ │ │ - add r3, r0 │ │ │ │ - vstr s13, [r8] │ │ │ │ - mov.w r8, #28 │ │ │ │ + add r7, r0 │ │ │ │ + vstr s13, [r3] │ │ │ │ + mov.w r3, r4, lsl #3 │ │ │ │ vsub.f32 s13, s18, s17 │ │ │ │ - mla r8, r8, r4, r1 │ │ │ │ - vstr s9, [r8] │ │ │ │ + sub.w fp, r3, r4 │ │ │ │ + add.w fp, r1, fp, lsl #2 │ │ │ │ + vstr s9, [fp] │ │ │ │ vsub.f32 s9, s10, s19 │ │ │ │ vadd.f32 s10, s10, s19 │ │ │ │ vmul.f32 s9, s9, s3 │ │ │ │ vmul.f32 s10, s10, s3 │ │ │ │ vsub.f32 s7, s13, s9 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ - vstr s7, [lr] │ │ │ │ - vstr s13, [ip] │ │ │ │ + vstr s7, [ip] │ │ │ │ + vstr s13, [lr] │ │ │ │ vadd.f32 s13, s17, s18 │ │ │ │ vsub.f32 s9, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vmul.f32 s10, s11, s4 │ │ │ │ - vstr s9, [r3] │ │ │ │ - add r3, r7 │ │ │ │ vnmls.f32 s10, s14, s5 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vstr s9, [r7] │ │ │ │ + add r7, r8 │ │ │ │ + vstr s13, [r7] │ │ │ │ vadd.f32 s13, s16, s12 │ │ │ │ - adds r3, r1, r7 │ │ │ │ + add.w r7, r1, r8 │ │ │ │ vsub.f32 s9, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vstr s9, [r3] │ │ │ │ - lsls r3, r4, #3 │ │ │ │ + vstr s9, [r7] │ │ │ │ + add.w r7, r1, r3 │ │ │ │ + add r3, r0 │ │ │ │ vstr s13, [r1] │ │ │ │ vsub.f32 s13, s12, s16 │ │ │ │ vmul.f32 s12, s11, s5 │ │ │ │ - add.w ip, r1, r3 │ │ │ │ vmla.f32 s12, s14, s4 │ │ │ │ - add r3, r0 │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s14, [ip] │ │ │ │ - mla ip, fp, r4, r1 │ │ │ │ + vstr s14, [r7] │ │ │ │ vsub.f32 s14, s2, s8 │ │ │ │ - eor.w r4, r4, sl │ │ │ │ - vstr s13, [ip] │ │ │ │ + vstr s13, [r9] │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vstr s13, [r3] │ │ │ │ - add r3, r7 │ │ │ │ + add r3, r8 │ │ │ │ vstr s14, [r3] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ add r0, r3 │ │ │ │ add r1, r3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ add r2, r3 │ │ │ │ - add r9, r3 │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ + add sl, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #92] @ 0x5c │ │ │ │ - bne.w 664a8 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + str r3, [sp, #100] @ 0x64 │ │ │ │ + bne.w 6ba20 │ │ │ │ + b.n 6b9d6 │ │ │ │ + nop │ │ │ │ │ │ │ │ -00066700 : │ │ │ │ - ldr r2, [pc, #8] @ (6670c ) │ │ │ │ - ldr r1, [pc, #12] @ (66710 ) │ │ │ │ +0006bc88 : │ │ │ │ + ldr r2, [pc, #8] @ (6bc94 ) │ │ │ │ + ldr r1, [pc, #12] @ (6bc98 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - subs r6, #96 @ 0x60 │ │ │ │ + ldrh r0, [r3, #6] │ │ │ │ movs r1, r1 │ │ │ │ - @ instruction: 0xfacfffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xfa8bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ - strd r2, r3, [sp, #4] │ │ │ │ - ldr.w r3, [pc, #1032] @ 66b2c │ │ │ │ + ldrd sl, fp, [sp, #184] @ 0xb8 │ │ │ │ + str r2, [sp, #4] │ │ │ │ + str r3, [sp, #12] │ │ │ │ ldr r2, [sp, #196] @ 0xc4 │ │ │ │ - add r3, pc │ │ │ │ + ldr.w r3, [pc, #1028] @ 6c0c8 │ │ │ │ ldr.w lr, [sp, #192] @ 0xc0 │ │ │ │ - ldrd sl, r9, [sp, #184] @ 0xb8 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 66d52 │ │ │ │ + add r3, pc │ │ │ │ + ble.w 6c324 │ │ │ │ ldr r2, [sp, #204] @ 0xcc │ │ │ │ - mov fp, r0 │ │ │ │ - mov r8, r1 │ │ │ │ - vldr s29, [pc, #980] @ 66b14 │ │ │ │ - vldr s28, [pc, #980] @ 66b18 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r8, r0 │ │ │ │ + mov r9, r1 │ │ │ │ + vldr s29, [pc, #984] @ 6c0b0 │ │ │ │ + vldr s28, [pc, #984] @ 6c0b4 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s27, [pc, #980] @ 6c0b8 │ │ │ │ str r2, [sp, #68] @ 0x44 │ │ │ │ ldr r2, [sp, #200] @ 0xc8 │ │ │ │ - vldr s27, [pc, #972] @ 66b1c │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #72] @ 0x48 │ │ │ │ - ldr r2, [pc, #984] @ (66b30 ) │ │ │ │ + ldr r2, [pc, #984] @ (6c0cc ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - mov.w ip, r9, lsl #4 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - mov.w r7, lr, lsl #4 │ │ │ │ - add.w r2, r1, ip │ │ │ │ - mov.w r5, r9, lsl #5 │ │ │ │ - add r3, r7 │ │ │ │ - mvn.w r0, #55 @ 0x37 │ │ │ │ - movs r4, #48 @ 0x30 │ │ │ │ - vldr s31, [pc, #932] @ 66b20 │ │ │ │ - vldr s4, [r2] │ │ │ │ - add r2, r5 │ │ │ │ - vldr s14, [r3] │ │ │ │ - add.w r3, r3, lr, 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mla r3, r4, lr, r3 │ │ │ │ - vldr s15, [r2] │ │ │ │ - sub.w r2, r2, ip │ │ │ │ - mul.w r4, r4, sl │ │ │ │ - vstr s20, [sp, #48] @ 0x30 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ + vldr s13, [r2] │ │ │ │ + add.w r2, r2, r0, lsl #4 │ │ │ │ + mvn.w r0, #19 │ │ │ │ vadd.f32 s8, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - subs r3, r3, r7 │ │ │ │ + vldr s15, [r2] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + vstr s20, [sp, #48] @ 0x30 │ │ │ │ vstr s2, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - sub.w r2, r2, ip │ │ │ │ - mov.w ip, sl, lsl #2 │ │ │ │ - vldr s11, [r2] │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ + vldr s11, [r3] │ │ │ │ + mla r3, r0, fp, r3 │ │ │ │ vadd.f32 s7, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - subs r3, r3, r7 │ │ │ │ - mvn.w r7, #19 │ │ │ │ - vldr s6, [r3] │ │ │ │ + vldr s11, [r2] │ │ │ │ + sub.w r2, r2, r4 │ │ │ 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│ + sub.w r2, r2, r0 │ │ │ │ + vldr s20, [r2] │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ + add.w r1, r7, sl │ │ │ │ vadd.f32 s30, s6, s9 │ │ │ │ vsub.f32 s6, s6, s9 │ │ │ │ - str r0, [sp, #28] │ │ │ │ + mov.w r5, r1, lsl #3 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ vsub.f32 s5, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - vldr s20, [r3] │ │ │ │ + strd r7, r5, [sp, #24] │ │ │ │ vsub.f32 s10, s15, s7 │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ vadd.f32 s15, s15, s7 │ │ │ │ - str r4, [sp, #16] │ │ │ │ vadd.f32 s0, s11, s13 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - mla r2, r1, r9, r2 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add.w r3, r3, ip, lsl #3 │ │ │ │ vsub.f32 s9, s18, s5 │ │ │ │ vadd.f32 s18, s18, s5 │ │ │ │ - vldr s7, [r2] │ │ │ │ - subs r2, r2, r5 │ │ │ │ - mov.w r5, sl, lsl #4 │ │ │ │ - str r5, [sp, #20] │ │ │ │ - vldr s1, [r2] │ │ │ │ - mla r2, r3, r9, r2 │ │ │ │ + vldr s7, [r3] │ │ │ │ + sub.w r3, r3, r6 │ │ │ │ + vldr s1, [r3] │ │ │ │ + add.w r3, r3, r4, lsl #3 │ │ │ │ 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ldmia r6, {r1, r3, r5, r6, r7} │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #142 @ 0x8e │ │ │ │ - blt.n 66b9e │ │ │ │ + blt.n 6c13a │ │ │ │ subs r7, #212 @ 0xd4 │ │ │ │ + vmul.f32 s4, s7, s27 │ │ │ │ + vmul.f32 s7, s7, s28 │ │ │ │ + vnmls.f32 s4, s2, s28 │ │ │ │ + vmla.f32 s7, s2, s27 │ │ │ │ + vsub.f32 s2, s5, s4 │ │ │ │ + vadd.f32 s5, s5, s4 │ │ │ │ + vstr s2, [r0] │ │ │ │ + mov.w r0, #52 @ 0x34 │ │ │ │ + vadd.f32 s2, s12, s7 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - vmul.f32 s7, s21, s27 │ │ │ │ - add r1, r8 │ │ │ │ - vmla.f32 s7, s24, s28 │ │ │ │ - vstr s2, [r2] │ │ │ │ - add.w r2, fp, ip │ │ │ │ + mul.w r0, r0, sl │ │ │ │ + add.w r6, r8, r0 │ │ │ │ + add r0, r9 │ │ │ │ + vstr s2, [r6] │ │ │ │ + add.w r6, r8, r7 │ │ │ │ vadd.f32 s2, s0, s3 │ │ │ │ + mov.w r7, #44 @ 0x2c │ │ │ │ vsub.f32 s0, s0, s3 │ │ │ │ - add ip, r8 │ │ │ │ - vstr s5, [r2] │ │ │ │ - movs r2, #20 │ │ │ │ - mul.w r2, r2, sl │ │ │ │ - add.w r4, fp, r2 │ │ │ │ - add r2, r8 │ │ │ │ - vstr s12, [r4] │ │ │ │ + vstr s5, [r6] │ │ │ │ + add.w r6, r8, r1 │ │ │ │ + add r1, r9 │ │ │ │ + mul.w r7, r7, sl │ │ │ │ + vstr s12, [r6] │ │ │ │ vadd.f32 s12, s19, s20 │ │ │ │ - add.w r4, r8, r7 │ │ │ │ - add r7, fp │ │ │ │ + vldr s21, [sp, #56] @ 0x38 │ │ │ │ + add.w r6, r9, r7 │ │ │ │ + add r7, r8 │ │ │ │ + vldr s16, [sp, #60] @ 0x3c │ │ │ │ + vldr s17, [sp, #64] @ 0x40 │ │ │ │ + vmul.f32 s7, s21, s27 │ │ │ │ + vmla.f32 s7, s24, s28 │ │ │ │ vsub.f32 s5, s12, s7 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vsub.f32 s7, s10, s13 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ vmul.f32 s4, s7, s1 │ │ │ │ vmul.f32 s7, s7, s18 │ │ │ │ - vmla.f32 s7, s2, s1 │ │ │ │ vnmls.f32 s4, s2, s18 │ │ │ │ + vmla.f32 s7, s2, s1 │ │ │ │ vsub.f32 s2, s5, s4 │ │ │ │ vadd.f32 s5, s5, s4 │ │ │ │ - vstr s2, [r4] │ │ │ │ + vldr s4, [sp, #44] @ 0x2c │ │ │ │ + vstr s2, [r6] │ │ │ │ vadd.f32 s2, s12, s7 │ │ │ │ - add.w r4, r8, r6 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - add r6, fp │ │ │ │ - vstr s2, [r4] │ │ │ │ - add.w r4, r8, r5 │ │ │ │ - vldr s17, [sp, #64] @ 0x40 │ │ │ │ - add r5, fp │ │ │ │ - vldr s16, [sp, #60] @ 0x3c │ │ │ │ - vstr s5, [r4] │ │ │ │ - movs r4, #28 │ │ │ │ + ldr r6, [sp, #8] │ │ │ │ + sub.w r6, r6, sl │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + add.w ip, r9, r6 │ │ │ │ + add r6, r8 │ │ │ │ + vstr s2, [ip] │ │ │ │ + add.w ip, r9, r2 │ │ │ │ + add r2, r8 │ │ │ │ vldr s2, [sp, #52] @ 0x34 │ │ │ │ - vldr s4, [sp, #44] @ 0x2c │ │ │ │ - mul.w r4, r4, sl │ │ │ │ - vldr s5, [pc, #-168] @ 66b34 │ │ │ │ - add.w r3, r8, r4 │ │ │ │ - add r4, fp │ │ │ │ - vmul.f32 s13, s10, s5 │ │ │ │ - vstr s12, [r3] │ │ │ │ + vstr s5, [ip] │ │ │ │ + add.w ip, r9, r3 │ │ │ │ + add r3, r8 │ │ │ │ + vldr s5, [pc, #-224] @ 6c0d0 │ │ │ │ + vstr s12, [ip] │ │ │ │ vsub.f32 s12, s14, s8 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ vmul.f32 s8, s9, s28 │ │ │ │ vmul.f32 s9, s9, s27 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - vmla.f32 s9, s6, s28 │ │ │ │ - add r3, r8 │ │ │ │ + vmul.f32 s13, s10, s5 │ │ │ │ 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vsub.f32 s9, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s15, s22 │ │ │ │ vadd.f32 s15, s15, s22 │ │ │ │ vmul.f32 s8, s12, s6 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ - vmla.f32 s12, s7, s6 │ │ │ │ vnmls.f32 s8, s7, s5 │ │ │ │ + vmla.f32 s12, s7, s6 │ │ │ │ vsub.f32 s7, s9, s8 │ │ │ │ vadd.f32 s9, s9, s8 │ │ │ │ vstr s7, [r3] │ │ │ │ vadd.f32 s7, s14, s12 │ │ │ │ - add.w r3, r8, r6 │ │ │ │ + add.w r3, r9, r2 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vmul.f32 s12, s21, s28 │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ vstr s7, [r3] │ │ │ │ - add.w r3, r8, r7 │ │ │ │ vnmls.f32 s12, s24, s27 │ │ │ │ - vstr s9, [r3] │ │ │ │ - add.w r3, r8, r6 │ │ │ │ + vstr s9, [r5] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ + add.w r3, r9, r5 │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s20, s19 │ │ │ │ + add.w r3, r9, r7 │ │ │ │ vadd.f32 s9, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s9, s13 │ │ │ │ vadd.f32 s9, s9, s13 │ │ │ │ vmul.f32 s13, s17, s27 │ │ │ │ - vstr s12, [r0] │ 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│ - add.w r3, r8, r5 │ │ │ │ - vstr s12, [r8] │ │ │ │ - add r8, r2 │ │ │ │ - ldr r2, [sp, #72] @ 0x48 │ │ │ │ + add.w r3, r9, r6 │ │ │ │ + vstr s12, [r9] │ │ │ │ vstr s14, [r3] │ │ │ │ - add r1, r2 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + ldr r0, [sp, #68] @ 0x44 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + add r8, r0 │ │ │ │ + add r9, r0 │ │ │ │ + ldr r0, [sp, #72] @ 0x48 │ │ │ │ + add r3, r0 │ │ │ │ + add r1, r0 │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - add r3, r2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ + str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ eor.w sl, sl, r3 │ │ │ │ - eor.w r9, r9, r3 │ │ │ │ + eor.w fp, fp, r3 │ │ │ │ eor.w lr, lr, r3 │ │ │ │ ldr r3, [sp, #196] @ 0xc4 │ │ │ │ subs r3, #1 │ │ │ │ str r3, [sp, #196] @ 0xc4 │ │ │ │ - bne.w 6675c │ │ │ │ + bne.w 6bcf8 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00066d5c : │ │ │ │ - ldr r2, [pc, #8] @ (66d68 ) │ │ │ │ - ldr r1, [pc, #12] @ (66d6c ) │ │ │ │ +0006c340 : │ │ │ │ + ldr r2, [pc, #8] @ (6c34c ) │ │ │ │ + ldr r1, [pc, #12] @ (6c350 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - subs r0, #52 @ 0x34 │ │ │ │ + strh r0, [r2, #18] │ │ │ │ movs r1, r1 │ │ │ │ - vld4.32 {d15[],d17[],d19[],d21[]}, [pc :128] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r0 │ │ │ │ - mov fp, r1 │ │ │ │ + ldr??.w pc, [r3, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #252 @ 0xfc │ │ │ │ - ldr r4, [sp, #364] @ 0x16c │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr.w r3, [pc, #1056] @ 671a4 │ │ │ │ - cmp r4, #0 │ │ │ │ - ldrd r9, r0, [sp, #352] @ 0x160 │ │ │ │ + sub sp, #268 @ 0x10c │ │ │ │ + ldrd r8, r9, [sp, #368] @ 0x170 │ │ │ │ + strd r2, r3, [sp, #4] │ │ │ │ + ldr.w r3, [pc, #1044] @ 6c78c │ │ │ │ + ldr r2, [sp, #380] @ 0x17c │ │ │ │ + ldr r5, [sp, #376] @ 0x178 │ │ │ │ add r3, pc │ │ │ │ - ldr r1, [sp, #360] @ 0x168 │ │ │ │ - ble.w 67d04 │ │ │ │ - ldr r4, [sp, #372] @ 0x174 │ │ │ │ - mov r7, r2 │ │ │ │ - ldr.w r2, [pc, #1036] @ 671a8 │ │ │ │ - mov lr, r9 │ │ │ │ - vldr s31, [pc, #996] @ 67184 │ │ │ │ - mov r8, r0 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #236] @ 0xec │ │ │ │ - ldr r4, [sp, #368] @ 0x170 │ │ │ │ - mov r9, r1 │ │ │ │ - vldr s28, [pc, #984] @ 67188 │ │ │ │ - vldr s26, [pc, #984] @ 6718c │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #240] @ 0xf0 │ │ │ │ - vldr s27, [pc, #980] @ 67190 │ │ │ │ + cmp r2, #0 │ │ │ │ + ble.w 6d362 │ │ │ │ + ldr r2, [sp, #388] @ 0x184 │ │ │ │ + mov lr, r8 │ │ │ │ + mov fp, r0 │ │ │ │ + mov r8, r9 │ │ │ │ + mov sl, r1 │ │ │ │ + vldr s31, [pc, #984] @ 6c76c │ │ │ │ + mov r9, r5 │ │ │ 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vsub.f32 s14, s11, s14 │ │ │ │ - add r6, r0 │ │ │ │ - add r2, r3 │ │ │ │ vadd.f32 s19, s7, s7 │ │ │ │ vadd.f32 s7, s12, s8 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vadd.f32 s2, s7, s7 │ │ │ │ - vstr s19, [sp, #56] @ 0x38 │ │ │ │ + vstr s19, [sp, #136] @ 0x88 │ │ │ │ vsub.f32 s11, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s13, s9 │ │ │ │ - vstr s2, [sp, #60] @ 0x3c │ │ │ │ - vmul.f32 s14, s14, s4 │ │ │ │ + vstr s2, [sp, #140] @ 0x8c │ │ │ │ vmul.f32 s6, s11, s4 │ │ │ │ - vstr s14, [sp, #84] @ 0x54 │ │ │ │ + vmul.f32 s14, s14, s4 │ │ │ │ + vstr s6, [sp, #188] @ 0xbc │ │ │ │ + vstr s14, [sp, #192] @ 0xc0 │ │ │ │ vadd.f32 s14, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vstr s6, [sp, #68] @ 0x44 │ │ │ │ + vldr s0, [r3] │ │ │ │ + add.w r3, r3, r5, lsl #4 │ │ │ │ + str r6, [sp, #28] │ │ │ │ + mov.w r6, r9, lsl #3 │ │ │ │ + vldr s2, [r2] │ │ │ │ + sub.w r5, r6, r9 │ │ │ │ + add.w r2, r2, r5, lsl #4 │ │ │ │ vmul.f32 s11, s14, s28 │ │ │ │ vmul.f32 s14, s14, s31 │ │ │ │ + str r0, [sp, #112] @ 0x70 │ │ │ │ + mov.w r0, r8, lsl #4 │ │ │ │ + str r5, [sp, #76] @ 0x4c │ │ │ │ + add.w r5, r8, r8, lsl #1 │ │ │ │ vmla.f32 s14, s12, s28 │ │ │ │ vnmls.f32 s11, s12, s31 │ │ │ │ - vstr s14, [sp, #188] @ 0xbc │ │ │ │ + vstr s11, [sp, #196] @ 0xc4 │ │ │ │ + vstr s14, [sp, #200] @ 0xc8 │ │ │ │ vadd.f32 s14, s13, s9 │ │ │ │ vmul.f32 s13, s15, s31 │ │ │ │ vmul.f32 s15, s15, s28 │ │ │ │ - vstr s11, [sp, #184] @ 0xb8 │ │ │ │ - vmov.f32 s12, s15 │ │ │ │ vnmls.f32 s13, s14, s28 │ │ │ │ + vmov.f32 s12, s15 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r3, r1, lsl #4 │ │ │ │ + sub.w r1, r9, r9, lsl #2 │ │ │ │ + vldr s7, [r3] │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ vmla.f32 s12, s14, s31 │ │ │ │ - vstr s13, [sp, #192] @ 0xc0 │ │ │ │ - vstr s12, [sp, #196] @ 0xc4 │ │ │ │ - str r0, [sp, #20] │ │ │ │ - movs r0, #112 @ 0x70 │ │ │ │ - vldr s0, [r6] │ │ │ │ - vldr s2, [r2] │ │ │ │ - mla r6, r0, r8, r6 │ │ │ │ - str r3, [sp, #24] │ │ │ │ - mla r2, r0, r9, r2 │ │ │ │ - mvn.w r0, #47 @ 0x2f │ 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│ │ │ vldr s15, [r2] │ │ │ │ - subs r2, r2, r0 │ │ │ │ - vadd.f32 s29, s8, s3 │ │ │ │ - vsub.f32 s8, s8, s3 │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ vsub.f32 s6, s1, s15 │ │ │ │ vadd.f32 s1, s1, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - subs r6, r6, r4 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r4 │ │ │ │ + vadd.f32 s29, s8, s3 │ │ │ │ vsub.f32 s20, s2, s7 │ │ │ │ vadd.f32 s22, s2, s7 │ │ │ │ - vstr s29, [sp, #8] │ │ │ │ + vsub.f32 s8, s8, s3 │ │ │ │ vadd.f32 s13, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - mla r2, r3, r9, r2 │ │ │ │ + add.w r2, r2, r5, lsl #4 │ │ │ │ vsub.f32 s17, s0, s1 │ │ │ │ vadd.f32 s0, s0, s1 │ │ │ │ - vstr s20, [sp, #96] @ 0x60 │ │ │ │ - vstr s22, [sp, #100] @ 0x64 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ + vstr s29, [sp, #20] │ │ │ │ vldr s14, [r2] │ │ │ │ - add r2, r0 │ │ │ │ - vstr s17, [sp, #88] @ 0x58 │ │ │ │ + add r2, r1 │ │ │ │ + sub.w r1, r1, r9 │ │ │ │ + vstr s17, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s17, s12, s6 │ │ │ │ - vstr s0, [sp, #92] @ 0x5c │ │ │ │ vsub.f32 s12, s12, s6 │ │ │ │ + vstr s0, [sp, #48] @ 0x30 │ │ │ │ + vstr s20, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s4, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r6] │ │ │ │ - subs r6, r6, r5 │ │ │ │ + vldr s14, [r3] │ │ │ │ + sub.w r3, r3, r5 │ │ │ │ + vstr s22, [sp, #56] @ 0x38 │ │ │ │ mvn.w r5, #19 │ │ │ │ - movs r0, #120 @ 0x78 │ │ │ │ - vstr s17, [sp, #32] │ │ │ │ - vldr s11, [r6] │ │ │ │ + vldr s11, [r3] │ │ │ │ vsub.f32 s7, s10, s15 │ │ │ │ vadd.f32 s15, s10, s15 │ │ │ │ vadd.f32 s5, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vldr s11, [r2] │ │ │ │ - add r2, r1 │ │ │ │ - mvn.w r1, #99 @ 0x63 │ │ │ │ + add r2, ip │ │ │ │ + mvn.w ip, #99 @ 0x63 │ │ │ │ vldr s16, [r2] │ │ │ │ + mul.w ip, ip, r8 │ │ │ │ + mla r2, r5, r9, r2 │ │ │ │ vadd.f32 s30, s13, s5 │ │ │ │ - mul.w r1, r1, r8 │ │ │ │ vsub.f32 s13, s13, s5 │ │ │ │ - mla r2, r5, r9, r2 │ │ │ │ - mvn.w r5, #55 @ 0x37 │ │ │ │ + add r3, ip │ │ │ │ + add.w r1, r2, r1, lsl #3 │ │ │ │ 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vldr s15, [r2] │ │ │ │ - mla r2, r5, r9, r2 │ │ │ │ - movs r5, #36 @ 0x24 │ │ │ │ - vldr s7, [r6] │ │ │ │ - movs r6, #60 @ 0x3c │ │ │ │ - vldr s11, [r1] │ │ │ │ - vsub.f32 s12, s2, s15 │ │ │ │ - vadd.f32 s2, s2, s15 │ │ │ │ - mla r5, r5, r8, r7 │ │ │ │ - vldr s1, [r2] │ │ │ │ - mla r6, r6, r8, r7 │ │ │ │ - b.n 671b0 │ │ │ │ + b.n 6c798 │ │ │ │ nop │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ vmax.f16 , , │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #251 @ 0xfb │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #199 @ 0xc7 │ │ │ │ - blt.n 67206 │ │ │ │ + blt.n 6c7ee │ │ │ │ subs r7, #212 @ 0xd4 │ │ │ │ - ldrb r0, [r5, #24] │ │ │ │ + ldmia r0!, {r1, r2, r4, r5} │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ - vldr s10, [r5] │ │ │ │ - movs r5, #92 @ 0x5c │ │ │ │ - vldr s15, [r6] │ │ │ │ - mov.w r6, r9, lsl #3 │ │ │ │ - subs r2, r2, r6 │ │ │ │ - mov r3, r5 │ │ │ │ - str r6, [sp, #28] │ │ │ │ - mla r6, r5, r8, r7 │ │ │ │ - mvn.w r5, #23 │ │ │ │ + sub.w r2, r8, r7 │ │ │ │ + add r7, r8 │ │ │ │ + add.w r3, r3, r2, lsl #3 │ │ │ │ + vstr s8, [sp, #72] @ 0x48 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + vstr s9, [sp, #216] @ 0xd8 │ │ │ │ + vadd.f32 s8, s0, s15 │ │ │ │ + vsub.f32 s0, s0, s15 │ │ │ │ + vldr s15, [r1] │ │ │ │ + vldr s7, [r3] │ │ │ │ + sub.w r3, r9, r6 │ │ │ │ + add.w r0, r2, r0, lsl #2 │ │ │ │ + add.w r1, r1, r3, lsl #3 │ │ │ │ + add.w r7, r2, r7, lsl #2 │ │ │ │ + vsub.f32 s12, s2, s15 │ │ │ │ + vadd.f32 s2, s2, s15 │ │ │ │ + vldr s15, [r0] │ │ │ │ + mov r0, r2 │ │ │ │ + mov.w r2, #92 @ 0x5c │ │ │ │ + vldr s1, [r1] │ │ │ │ + sub.w r1, r1, r6 │ │ │ │ + sub.w ip, r0, ip │ │ │ │ + mla r3, r2, r8, r0 │ │ │ │ + vldr s10, [r7] │ │ │ │ + ldr r7, [sp, #80] @ 0x50 │ │ │ │ vadd.f32 s3, s7, s15 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mul.w r5, r5, r9 │ │ │ │ - vsub.f32 s6, s1, s15 │ │ │ │ - vadd.f32 s1, s1, s15 │ │ │ │ - add r2, r5 │ │ │ │ - vldr s15, [r6] │ │ │ │ - subs r6, r6, r4 │ │ │ │ + vldr s15, [r1] │ │ │ │ + vldr s11, [ip] │ │ │ │ + mov.w r5, r7, lsl #3 │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ vsub.f32 s29, s2, s7 │ │ │ │ vadd.f32 s30, s2, s7 │ │ │ │ + add r1, r5 │ │ │ │ vadd.f32 s2, s8, s3 │ │ │ │ + vsub.f32 s8, s8, s3 │ │ │ │ + vsub.f32 s6, s1, s15 │ │ │ │ + vadd.f32 s1, s1, s15 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r4 │ │ │ │ + mla r2, r2, r9, r7 │ │ │ │ + vldr s14, [r2] │ │ │ │ vadd.f32 s13, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ + mov.w r2, #100 @ 0x64 │ │ │ │ vadd.f32 s22, s0, s1 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - vsub.f32 s8, s8, s3 │ │ │ │ - vstr s29, [sp, #128] @ 0x80 │ │ │ │ - vstr s30, [sp, #132] @ 0x84 │ │ │ │ - vstr s22, [sp, #124] @ 0x7c │ │ │ │ - mla r2, r3, r9, r2 │ │ │ │ - vldr s14, [r2] │ │ │ │ - movs r2, #100 @ 0x64 │ │ │ │ + vldr s15, [r1] │ │ │ │ vsub.f32 s4, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r6] │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ + vldr s14, [r3] │ │ │ │ + mla r3, r2, r9, r7 │ │ │ │ vadd.f32 s5, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - mla r2, r2, r9, r6 │ │ │ │ + vldr s11, [r3] │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s7, s13, s5 │ │ │ │ vsub.f32 s13, s13, s5 │ │ │ │ - vldr s11, [r2] │ │ │ │ - movs r2, #28 │ │ │ │ + add.w r2, r7, r3, lsl #2 │ │ │ │ + vldr s16, [r2] │ │ │ │ vadd.f32 s17, s2, s7 │ │ │ │ vsub.f32 s2, s2, s7 │ │ │ │ - mla r2, r2, r9, r6 │ │ │ │ vadd.f32 s7, s10, s15 │ │ │ │ vsub.f32 s15, s10, s15 │ │ │ │ - vstr s2, [sp, #52] @ 0x34 │ │ │ │ - vldr s16, [r2] │ │ │ │ vsub.f32 s9, s11, s16 │ │ │ │ vadd.f32 s11, s11, s16 │ │ │ │ vsub.f32 s16, s0, s1 │ │ │ │ + vstr s16, [sp, #76] @ 0x4c │ │ │ │ + vstr s22, [sp, #80] @ 0x50 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + vstr s2, [sp, #92] @ 0x5c │ │ │ │ vadd.f32 s2, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - vstr s16, [sp, #120] @ 0x78 │ │ │ │ + ldr r1, [sp, #116] @ 0x74 │ │ │ │ + vstr s29, [sp, #84] @ 0x54 │ │ │ │ + vstr s30, [sp, #88] @ 0x58 │ │ │ │ + add ip, r3 │ │ │ │ vsub.f32 s1, s7, s2 │ │ │ │ - vadd.f32 s11, s15, s14 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ + vadd.f32 s11, s15, s14 │ │ │ │ + vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s2, s4, s9 │ │ │ │ vsub.f32 s9, s9, s4 │ │ │ │ - vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s16, s1, s26 │ │ │ │ - vmul.f32 s10, s11, s26 │ │ │ │ vmul.f32 s19, s7, s26 │ │ │ │ vadd.f32 s7, s12, s6 │ │ │ │ + vsub.f32 s12, s12, s6 │ │ │ │ + vmul.f32 s15, s15, s26 │ │ │ │ + vmul.f32 s10, s11, s26 │ │ │ │ vadd.f32 s3, s8, s9 │ │ │ │ vsub.f32 s9, s8, s9 │ │ │ │ - vmul.f32 s15, s15, s26 │ │ │ │ - vsub.f32 s12, s12, s6 │ │ │ │ - vstr s16, [sp, #136] @ 0x88 │ │ │ │ - vstr s19, [sp, #140] @ 0x8c │ │ │ │ + vstr s16, [sp, #96] @ 0x60 │ │ │ │ vsub.f32 s16, s7, s2 │ │ │ │ - vstr s3, [sp, #212] @ 0xd4 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ - vstr s9, [sp, #216] @ 0xd8 │ │ │ │ + vldr s2, [ip] │ │ │ │ + mov.w ip, #108 @ 0x6c │ │ │ │ vadd.f32 s11, s13, s12 │ │ │ │ - vstr s10, [sp, #144] @ 0x90 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - vstr s15, [sp, #148] @ 0x94 │ │ │ │ - add r1, r3 │ │ │ │ - vstr s11, [sp, #220] @ 0xdc │ │ │ │ - vstr s12, [sp, #224] @ 0xe0 │ │ │ │ - vldr s2, [r1] │ │ │ │ - movs r1, #108 @ 0x6c │ │ │ │ - mov r3, r1 │ │ │ │ - mla r1, r1, r8, r7 │ │ │ │ - vldr s15, [r1] │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - subs r2, r2, r1 │ │ │ │ - mla r1, r3, r9, r6 │ │ │ │ - movs r6, #84 @ 0x54 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ + vstr s15, [sp, #108] @ 0x6c │ │ │ │ + mla r3, ip, r8, r0 │ │ │ │ + vstr s10, [sp, #104] @ 0x68 │ │ │ │ + vstr s19, [sp, #100] @ 0x64 │ │ │ │ + vstr s3, [sp, #228] @ 0xe4 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r2, r6 │ │ │ │ + mla r2, ip, r9, r7 │ │ │ │ + vstr s9, [sp, #232] @ 0xe8 │ │ │ │ + ldr r6, [sp, #28] │ │ │ │ + vstr s11, [sp, #236] @ 0xec │ │ │ │ + vldr s11, [r3] │ │ │ │ + mov.w r3, #84 @ 0x54 │ │ │ │ + vstr s12, [sp, #240] @ 0xf0 │ │ │ │ vadd.f32 s10, s2, s15 │ │ │ │ vsub.f32 s2, s2, s15 │ │ │ │ - vldr s11, [r2] │ │ │ │ - mla r2, r6, r8, r7 │ │ │ │ - vldr s15, [r1] │ │ │ │ - add r1, r5 │ │ │ │ - movs r5, #12 │ │ │ │ - mul.w r6, r6, lr │ │ │ │ + vldr s15, [r2] │ │ │ │ + mla r3, r3, r8, r0 │ │ │ │ + add r2, r5 │ │ │ │ + mov r5, r7 │ │ │ │ + vldr s8, [r2] │ │ │ │ + vldr s3, [r3] │ │ │ │ + add r3, r6 │ │ │ │ vsub.f32 s6, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s3, [r2] │ │ │ │ - add r2, r3 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - vldr s8, [r1] │ │ │ │ - vldr s15, [r2] │ │ │ │ - sub.w r2, r2, ip │ │ │ │ - mov.w ip, #116 @ 0x74 │ │ │ │ - add r1, r3 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - vldr s4, [r2] │ │ │ │ + ldr r6, [sp, #112] @ 0x70 │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ + mov.w r1, #116 @ 0x74 │ │ │ │ + vldr s4, [r3] │ │ │ │ + mla r3, r1, r8, r0 │ │ │ │ + add r2, r6 │ │ │ │ vadd.f32 s22, s3, s15 │ │ │ │ - mla r2, ip, r8, r7 │ │ │ │ vsub.f32 s3, s3, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mla r1, ip, r9, r3 │ │ │ │ - mov.w ip, #52 @ 0x34 │ │ │ │ + vldr s15, [r2] │ │ │ │ + mla r2, r1, r9, r7 │ │ │ │ + mov.w r7, #52 @ 0x34 │ │ │ │ + vldr s5, [r2] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ vsub.f32 s18, s8, s15 │ │ │ │ vadd.f32 s8, s8, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - vldr s5, [r1] │ │ │ │ - mla r1, r5, r9, r3 │ │ │ │ - mul.w r5, r5, lr │ │ │ │ - vldr s9, [r2] │ │ │ │ - movs r2, #76 @ 0x4c │ │ │ │ - vadd.f32 s1, s4, s15 │ │ │ │ - vsub.f32 s4, s4, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, r4 │ │ │ │ + mov.w r4, lr, lsl #5 │ │ │ │ + vldr s9, [r3] │ │ │ │ + add.w r2, r5, r2, lsl #2 │ │ │ │ vadd.f32 s29, s2, s8 │ │ │ │ - mla r1, r2, r8, r7 │ │ │ │ vsub.f32 s8, s2, s8 │ │ │ │ + vadd.f32 s1, s4, s15 │ │ │ │ + vsub.f32 s4, s4, s15 │ │ │ │ + vldr s15, [r2] │ │ │ │ + mov.w r2, #76 @ 0x4c │ │ │ │ + mla r3, r2, r8, r0 │ │ │ │ + mov.w r0, lr, lsl #6 │ │ │ │ vsub.f32 s14, s5, s15 │ │ │ │ vadd.f32 s5, s5, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mla r1, ip, r9, r3 │ │ │ │ - mul.w ip, ip, lr │ │ │ │ + vldr s15, [r3] │ │ │ │ + mla r3, r7, r9, r5 │ │ │ │ + mul.w r7, r7, lr │ │ │ │ + vldr s12, [r3] │ │ │ │ + mla r3, r2, r9, r5 │ │ │ │ vadd.f32 s20, s9, s15 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ - vldr s12, [r1] │ │ │ │ - mla r1, r2, r9, r3 │ │ │ │ - movs r3, #96 @ 0x60 │ │ │ │ - mul.w r2, r2, lr │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, fp, r0 │ │ │ │ vadd.f32 s0, s1, s20 │ │ │ │ vsub.f32 s1, s1, s20 │ │ │ │ - vldr s15, [r1] │ │ │ │ - mov.w r1, lr, lsl #6 │ │ │ │ - add.w r4, fp, r1 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ vsub.f32 s19, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vadd.f32 s15, s10, s22 │ │ │ │ vsub.f32 s10, s10, s22 │ │ │ │ vsub.f32 s22, s6, s18 │ │ │ │ vadd.f32 s6, s6, s18 │ │ │ │ vsub.f32 s20, s14, s19 │ │ │ │ vadd.f32 s14, s14, s19 │ │ │ │ vadd.f32 s13, s15, s0 │ │ │ │ vsub.f32 s15, s15, s0 │ │ │ │ vsub.f32 s0, s11, s3 │ │ │ │ vadd.f32 s11, s11, s3 │ │ │ │ - vldr s19, [sp, #56] @ 0x38 │ │ │ │ vmul.f32 s30, s0, s25 │ │ │ │ vmul.f32 s0, s0, s27 │ │ │ │ - vmla.f32 s0, s29, s25 │ │ │ │ vmul.f32 s3, s11, s27 │ │ │ │ vmul.f32 s11, s11, s25 │ │ │ │ - vmla.f32 s11, s8, s27 │ │ │ │ vnmls.f32 s30, s29, s27 │ │ │ │ + vmla.f32 s0, s29, s25 │ │ │ │ + vmla.f32 s11, s8, s27 │ │ │ │ vadd.f32 s29, s4, s12 │ │ │ │ vsub.f32 s12, s4, s12 │ │ │ │ vnmls.f32 s3, s8, s25 │ │ │ │ - vldr s4, [pc, #-656] @ 671ac │ │ │ │ - vstr s0, [sp, #232] @ 0xe8 │ │ │ │ + vldr s4, [pc, #-716] @ 6c794 │ │ │ │ + vstr s30, [sp, #244] @ 0xf4 │ │ │ │ + vldr s18, [sp, #132] @ 0x84 │ │ │ │ + vstr s0, [sp, #248] @ 0xf8 │ │ │ │ vadd.f32 s0, s5, s9 │ │ │ │ vsub.f32 s9, s9, s5 │ │ │ │ - vstr s11, [sp, #160] @ 0xa0 │ │ │ │ - vstr s30, [sp, #228] @ 0xe4 │ │ │ │ + vstr s11, [sp, #120] @ 0x78 │ │ │ │ + vldr s5, [sp, #20] │ │ │ │ + vstr s3, [sp, #116] @ 0x74 │ │ │ │ + vldr s19, [sp, #136] @ 0x88 │ │ │ │ + vmul.f32 s11, s9, s27 │ │ │ │ vmul.f32 s30, s0, s25 │ │ │ │ + vldr s2, [sp, #140] @ 0x8c │ │ │ │ vmul.f32 s0, s0, s27 │ │ │ │ - vmul.f32 s11, s9, s27 │ │ │ │ - vmla.f32 s0, s29, s25 │ │ │ │ - vstr s3, [sp, #156] @ 0x9c │ │ │ │ + vldr s3, [sp, #144] @ 0x90 │ │ │ │ vnmls.f32 s30, s29, s27 │ │ │ │ vmov.f32 s8, s11 │ │ │ │ - vmla.f32 s8, s12, s25 │ │ │ │ - vmul.f32 s12, s12, s27 │ │ │ │ + vmla.f32 s0, s29, s25 │ │ │ │ vadd.f32 s11, s17, s13 │ │ │ │ vsub.f32 s13, s17, s13 │ │ │ │ - vstr s0, [sp, #152] @ 0x98 │ │ │ │ - vsub.f32 s0, s10, s22 │ │ │ │ + vmla.f32 s8, s12, s25 │ │ │ │ + vmul.f32 s12, s12, s27 │ │ │ │ + vadd.f32 s11, s11, s11 │ │ │ │ vmov.f32 s29, s12 │ │ │ │ + vldr s12, [sp, #24] │ │ │ │ + str r4, [sp, #24] │ │ │ │ + vstr s0, [sp, #112] @ 0x70 │ │ │ │ + vsub.f32 s0, s10, s22 │ │ │ │ vadd.f32 s10, s10, s22 │ │ │ │ vadd.f32 s22, s1, s20 │ │ │ │ vsub.f32 s20, s20, s1 │ │ │ │ - vldr s1, [sp, #40] @ 0x28 │ │ │ │ - vadd.f32 s11, s11, s11 │ │ │ │ - vstr s8, [sp, #164] @ 0xa4 │ │ │ │ + vldr s1, [sp, #128] @ 0x80 │ │ │ │ vnmls.f32 s29, s9, s25 │ │ │ │ - vldr s5, [sp, #8] │ │ │ │ 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r2, r3, lsl #5 │ │ │ │ + str r2, [sp, #128] @ 0x80 │ │ │ │ + add r2, fp │ │ │ │ + vstr s6, [r2] │ │ │ │ + add.w r2, fp, r4 │ │ │ │ vstr s11, [fp] │ │ │ │ vadd.f32 s11, s3, s8 │ │ │ │ - vstr s12, [r4] │ │ │ │ + vstr s12, [r2] │ │ │ │ vadd.f32 s12, s18, s2 │ │ │ │ - movs r4, #88 @ 0x58 │ │ │ │ + mov.w r2, #88 @ 0x58 │ │ │ │ + mul.w r6, r2, lr │ │ │ │ vmul.f32 s11, s11, s4 │ │ │ │ - mul.w r4, r4, lr │ │ │ │ - str r4, [sp, #16] │ │ │ │ + add.w r2, fp, r6 │ │ │ │ + str r6, [sp, #28] │ │ │ │ + mov.w r6, r3, lsl #3 │ │ │ │ vsub.f32 s8, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - vldr s11, [sp, #52] @ 0x34 │ │ │ │ - add r4, fp │ │ │ │ + vldr s11, [sp, #92] @ 0x5c │ │ │ │ vsub.f32 s5, s11, s9 │ │ │ │ vsub.f32 s11, s16, s15 │ │ │ │ vadd.f32 s15, s16, s15 │ │ │ │ vmul.f32 s6, s11, s31 │ │ │ │ vmul.f32 s11, s11, s28 │ │ │ │ - vmla.f32 s11, s5, s31 │ │ │ │ vnmls.f32 s6, s5, s28 │ │ │ │ + vmla.f32 s11, s5, s31 │ │ │ │ vsub.f32 s5, s8, s6 │ │ │ │ vadd.f32 s8, s8, s6 │ │ │ │ - vstr s5, [r4] │ │ │ │ + vstr s5, [r2] │ │ │ │ + mov.w r2, lr, lsl #4 │ │ │ │ vadd.f32 s5, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - vstr s5, [r0] │ │ │ │ - movs r0, #24 │ │ │ │ + sub.w r5, r2, lr │ │ │ │ + mov r1, r2 │ │ │ │ + mov.w r4, r5, lsl #3 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r2, fp, r4 │ │ │ │ + strd r4, r6, [sp, #132] @ 0x84 │ │ │ │ + mov.w r4, lr, lsl #3 │ │ │ │ + vstr s5, [r2] │ │ │ │ + add.w r2, fp, r6 │ │ │ │ vldr s5, [sp, #32] │ │ │ │ - mul.w r0, r0, lr │ │ │ │ - str r0, [sp, #24] │ │ │ │ - add r0, fp │ │ │ │ - vstr s8, [r0] │ │ │ │ - movs r0, #56 @ 0x38 │ │ │ │ + sub.w r6, r4, lr │ │ │ │ + vstr s8, [r2] │ │ │ │ + mov r2, r4 │ │ │ │ + mov.w r4, r6, lsl #3 │ │ │ │ vldr s8, [sp, #36] @ 0x24 │ │ │ │ - mul.w r4, r0, lr │ │ │ │ + str r6, [sp, #16] │ │ │ │ + mov.w r6, lr, lsl #2 │ │ │ │ + str r4, [sp, #140] @ 0x8c │ │ │ │ + add r4, fp │ │ │ │ + str r6, [sp, #20] │ │ │ │ vadd.f32 s11, s5, s8 │ │ │ │ - str r4, [sp, #28] │ │ │ │ - add.w r0, fp, r4 │ │ │ │ - mov.w r4, lr, lsl #4 │ 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[ip] │ │ │ │ + mov.w ip, #104 @ 0x68 │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vadd.f32 s15, s10, s20 │ │ │ │ + mul.w r1, ip, lr │ │ │ │ vmul.f32 s13, s13, s26 │ │ │ │ - mul.w r4, r3, lr │ │ │ │ vmul.f32 s0, s0, s26 │ │ │ │ - str r4, [sp, #52] @ 0x34 │ │ │ │ vsub.f32 s20, s20, s10 │ │ │ │ - add.w r3, fp, r4 │ │ │ │ + add.w ip, fp, r1 │ │ │ │ + str r1, [sp, #32] │ │ │ │ + mov.w r1, r4, lsl #3 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vstr s11, [ip] │ │ │ │ + add.w ip, fp, r2 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ - vstr s11, [r3] │ │ │ │ - mov.w r3, lr, lsl #3 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ - add r3, fp │ │ │ │ vadd.f32 s11, s4, s13 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ vsub.f32 s13, s4, s13 │ │ │ │ - vldr s4, [sp, #216] @ 0xd8 │ │ │ │ + vstr s12, [ip] │ │ │ │ + add.w ip, fp, r1 │ │ │ │ vmul.f32 s20, s20, s26 │ │ │ │ - vstr s12, [r3] │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ + str r1, [sp, #160] @ 0xa0 │ │ │ │ + vstr s14, [ip] │ │ │ │ + vmul.f32 s14, s5, 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│ - vstr s14, [r3] │ │ │ │ + vstr s5, [ip] │ │ │ │ + add ip, r0 │ │ │ │ + vstr s8, [ip] │ │ │ │ + add.w ip, fp, r6 │ │ │ │ + add r6, sl │ │ │ │ + vstr s11, [ip] │ │ │ │ + add ip, r0 │ │ │ │ + vstr s14, [ip] │ │ │ │ + mov.w ip, #84 @ 0x54 │ │ │ │ vsub.f32 s14, s7, s15 │ │ │ │ - add.w r3, fp, r6 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + mul.w r1, ip, lr │ │ │ │ + vldr s5, [sp, #240] @ 0xf0 │ │ │ │ + add.w ip, fp, r1 │ │ │ │ + vldr s18, [sp, #216] @ 0xd8 │ │ │ │ + str r1, [sp, #36] @ 0x24 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vstr s14, [ip] │ │ │ │ + add.w ip, fp, r4 │ │ │ │ + add r4, sl │ │ │ │ + vldr s6, [sp, #192] @ 0xc0 │ │ │ │ + vadd.f32 s13, s5, s0 │ │ │ │ + vsub.f32 s0, s5, s0 │ │ │ │ + vstr s7, [ip] │ │ │ │ + vldr s4, [sp, #232] @ 0xe8 │ │ │ │ + mov.w ip, #76 @ 0x4c │ │ │ │ + vldr s5, [sp, #224] @ 0xe0 │ │ │ │ + mul.w r1, ip, lr │ │ │ │ + vldr s7, [sp, #168] @ 0xa8 │ │ │ │ + add.w ip, fp, r1 │ │ │ │ + str r3, [sp, #168] @ 0xa8 │ │ │ │ + add r1, sl │ │ │ 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@ 0x48 │ │ │ │ vsub.f32 s8, s10, s11 │ │ │ │ vadd.f32 s11, s10, s11 │ │ │ │ vmul.f32 s10, s13, s9 │ │ │ │ vmul.f32 s13, s13, s21 │ │ │ │ - vmla.f32 s13, s15, s9 │ │ │ │ vnmls.f32 s10, s15, s21 │ │ │ │ - vsub.f32 s15, s14, s13 │ │ │ │ - vadd.f32 s14, s14, s13 │ │ │ │ - vldr s13, [sp, #192] @ 0xc0 │ │ │ │ + vmla.f32 s13, s15, s9 │ │ │ │ vsub.f32 s7, s12, s10 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ - vstr s7, [r3] │ │ │ │ - add.w r3, fp, r5 │ │ │ │ - movs r5, #60 @ 0x3c │ │ │ │ - vldr s7, [sp, #176] @ 0xb0 │ │ │ │ - vstr s12, [r3] │ │ │ │ + vsub.f32 s15, s14, s13 │ │ │ │ + vadd.f32 s14, s14, s13 │ │ │ │ + vldr s13, [sp, #204] @ 0xcc │ │ │ │ + vstr s7, [ip] │ │ │ │ + add.w ip, fp, r3 │ │ │ │ + vldr s7, [sp, #180] @ 0xb4 │ │ │ │ + vstr s12, [ip] │ │ │ │ vmul.f32 s12, s0, s23 │ │ │ │ - vmla.f32 s12, s20, s24 │ │ │ │ - mul.w r4, r5, lr │ │ │ │ vmul.f32 s0, s0, s24 │ │ │ │ - vadd.f32 s2, s7, s13 │ │ │ │ - add.w r3, fp, r4 │ │ │ │ - add r4, sl │ │ │ │ + add.w ip, fp, r5 │ │ │ │ + add r5, sl │ │ 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mul.w r3, r5, lr │ │ │ │ - movs r5, #28 │ │ │ │ + mov.w r3, #92 @ 0x5c │ │ │ │ vsub.f32 s14, s7, s18 │ │ │ │ - add.w r0, fp, r3 │ │ │ │ - vldr s7, [sp, #128] @ 0x80 │ │ │ │ - add r3, sl │ │ │ │ - vstr s15, [r0] │ │ │ │ + vldr s7, [sp, #84] @ 0x54 │ │ │ │ + mul.w r3, r3, lr │ │ │ │ + str r3, [sp, #40] @ 0x28 │ │ │ │ + add r3, fp │ │ │ │ + vstr s15, [r3] │ │ │ │ vadd.f32 s15, s6, s5 │ │ │ │ - mul.w r0, r5, lr │ │ │ │ - vldr s6, [sp, #148] @ 0x94 │ │ │ │ - add.w r5, fp, r0 │ │ │ │ - add r0, sl │ │ │ │ + add.w r3, fp, r2 │ │ │ │ + add r2, sl │ │ │ │ + vstr s8, [r3] │ │ │ │ + vldr s8, [sp, #80] @ 0x50 │ │ │ │ + vldr s6, [sp, #108] @ 0x6c │ │ │ │ vmul.f32 s13, s15, s9 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ + vldr s17, [sp, #68] @ 0x44 │ │ │ │ + vsub.f32 s11, s8, s19 │ │ │ │ + vsub.f32 s8, s22, s0 │ │ │ │ + ldr r3, [sp, #164] @ 0xa4 │ │ │ │ vmla.f32 s15, s14, s9 │ │ │ │ - vstr s8, [r5] │ │ │ │ - vldr s8, [sp, #124] @ 0x7c │ │ │ │ vnmls.f32 s13, s14, s21 │ │ │ │ + vldr s19, [sp, #56] @ 0x38 │ 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│ │ │ vsub.f32 s15, s10, s15 │ │ │ │ - add r5, sl │ │ │ │ - vstr s6, [r5] │ │ │ │ - vldr s6, [pc, #484] @ 67b20 │ │ │ │ - ldr r5, [sp, #72] @ 0x48 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + add r3, sl │ │ │ │ + vstr s6, [r3] │ │ │ │ + vldr s6, [pc, #460] @ 6d170 │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ vmul.f32 s3, s14, s6 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vmla.f32 s3, s11, s5 │ │ │ │ vnmls.f32 s14, s11, s6 │ │ │ │ vsub.f32 s0, s4, s3 │ │ │ │ vadd.f32 s4, s4, s3 │ │ │ │ - vstr s0, [ip] │ │ │ │ - mov.w ip, #116 @ 0x74 │ │ │ │ - mla ip, ip, lr, sl │ │ │ │ - vstr s4, [ip] │ │ │ │ + vldr s3, [sp, #120] @ 0x78 │ │ │ │ + vstr s0, [r7] │ │ │ │ + mov.w r7, #116 @ 0x74 │ │ │ │ + mla r7, r7, lr, sl │ │ │ │ + vstr s4, [r7] │ │ │ │ vsub.f32 s4, s13, s12 │ │ │ │ - add.w ip, sl, r5 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s4, [ip] │ │ │ │ - mov.w ip, #100 @ 0x64 │ │ │ │ - mla ip, ip, lr, sl │ │ │ │ - vstr s13, [ip] │ │ │ │ + mov.w r7, #100 @ 0x64 │ │ │ │ + vstr s4, [r6] │ │ │ │ + mla r6, r7, lr, sl │ │ │ │ + ldr r7, [sp, #36] @ 0x24 │ │ │ │ + vstr s13, [r6] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ - ldr r5, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s1, [sp, #168] @ 0xa8 │ │ │ │ - vldr s19, [sp, #100] @ 0x64 │ │ │ │ + vldr s4, [sp, #60] @ 0x3c │ │ │ │ + add.w r6, sl, r7 │ │ │ │ + ldr r7, [sp, #148] @ 0x94 │ │ │ │ vstr s13, [r6] │ │ │ │ - add.w r6, sl, r5 │ │ │ │ - vldr s17, [sp, #112] @ 0x70 │ │ │ │ - vldr s4, [sp, #104] @ 0x68 │ │ │ │ - vstr s15, [r6] │ │ │ │ - vldr s15, [sp, #184] @ 0xb8 │ │ │ │ - vldr s2, [sp, #164] @ 0xa4 │ │ │ │ - vldr s3, [sp, #160] @ 0xa0 │ │ │ │ + vstr s15, [r4] │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ + vldr s15, [sp, #196] @ 0xc4 │ │ │ │ vadd.f32 s18, s1, s15 │ │ │ │ vsub.f32 s10, s1, s15 │ │ │ │ + vldr s1, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s15, s19, s17 │ │ │ │ - vldr s1, [sp, #88] @ 0x58 │ │ │ │ - ldr r6, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s14, s1, s4 │ │ │ │ - vldr s4, [sp, #144] @ 0x90 │ │ │ │ + vldr s4, [sp, #104] @ 0x68 │ │ │ │ vmul.f32 s13, s15, s23 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vmla.f32 s15, s14, s23 │ │ │ │ vnmls.f32 s13, s14, s24 │ │ │ │ - vldr s14, [sp, #120] @ 0x78 │ │ │ │ + vmla.f32 s15, s14, s23 │ │ │ │ + vldr s14, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s11, s14, s4 │ │ │ │ - vldr s4, [sp, #156] @ 0x9c │ │ │ │ + vldr s4, [sp, #116] @ 0x74 │ │ │ │ vadd.f32 s14, s4, s2 │ │ │ │ + vldr s2, [sp, #96] @ 0x60 │ │ │ │ vadd.f32 s4, s3, s29 │ │ │ │ - vldr s2, [sp, #136] @ 0x88 │ │ │ │ - vldr s3, [sp, #132] @ 0x84 │ │ │ │ + vldr s3, [sp, #88] @ 0x58 │ │ │ │ vadd.f32 s17, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ vadd.f32 s14, s3, s2 │ │ │ │ - vldr s3, [pc, #280] @ 67b24 │ │ │ │ + vldr s3, [pc, #276] @ 6d174 │ │ │ │ vadd.f32 s2, s18, s13 │ │ │ │ vsub.f32 s13, s18, s13 │ │ │ │ vadd.f32 s12, s4, s14 │ │ │ │ vsub.f32 s14, s14, s4 │ │ │ │ - vldr s4, [pc, #264] @ 67b28 │ │ │ │ + vldr s4, [pc, #260] @ 6d178 │ │ │ │ vmul.f32 s1, s12, s4 │ │ │ │ vmul.f32 s12, s12, s3 │ │ │ │ - vmla.f32 s12, s17, s4 │ │ │ │ vnmls.f32 s1, s17, s3 │ │ │ │ + vmla.f32 s12, s17, s4 │ │ │ │ vsub.f32 s0, s2, s1 │ │ │ │ vadd.f32 s2, s2, s1 │ │ │ │ - vldr s1, [pc, #240] @ 67b2c │ │ │ │ - vstr s0, [r1] │ │ │ │ + vldr s1, [pc, #236] @ 6d17c │ │ │ │ + vstr s0, [r0] │ │ │ │ vadd.f32 s0, s10, s15 │ │ │ │ + add.w r0, sl, r3 │ │ │ │ vstr s2, [sl] │ │ │ │ - add.w r1, sl, r6 │ │ │ │ - vldr s2, [pc, #224] @ 67b30 │ │ │ │ vsub.f32 s15, s10, s15 │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ + vldr s2, [pc, #216] @ 6d180 │ │ │ │ vmul.f32 s16, s14, s2 │ │ │ │ vmul.f32 s14, s14, s1 │ │ │ │ vmla.f32 s16, s11, s1 │ │ │ │ vnmls.f32 s14, s11, s2 │ │ │ │ vsub.f32 s19, s0, s16 │ │ │ │ vadd.f32 s0, s0, s16 │ │ │ │ - vldr s16, [sp, #180] @ 0xb4 │ │ │ │ - vstr s19, [r1] │ │ │ │ - add.w r1, sl, r6 │ │ │ │ - ldr r6, [sp, #12] │ │ │ │ - vstr s0, [r1] │ │ │ │ + vstr s19, [r0] │ │ │ │ + add.w r0, sl, r7 │ │ │ │ + vstr s0, [r0] │ │ │ │ vsub.f32 s0, s13, s12 │ │ │ │ - add.w r1, sl, r6 │ │ │ │ + add.w r0, sl, r4 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s0, [r1] │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - add r1, sl │ │ │ │ - vstr s13, [r1] │ │ │ │ + vstr s0, [r0] │ │ │ │ + ldr r6, [sp, #12] │ │ │ │ + ldr r3, [sp, #128] @ 0x80 │ │ │ │ + ldr r7, [sp, #144] @ 0x90 │ │ │ │ + vldr s18, [sp, #64] @ 0x40 │ │ │ │ + add.w r0, sl, r3 │ │ │ │ + vldr s16, [sp, #184] @ 0xb8 │ │ │ │ + vstr s13, [r0] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ + add.w r0, sl, r7 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - add r1, sl │ │ │ │ - vstr s13, [r1] │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - vldr s13, [sp, #196] @ 0xc4 │ │ │ │ - add r1, sl │ │ │ │ - vstr s15, [r1] │ │ │ │ + vldr s11, [sp, #72] @ 0x48 │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ + vldr s10, [sp, #112] @ 0x70 │ │ │ │ + vstr s13, [r0] │ │ │ │ + add.w r0, sl, r6 │ │ │ │ + ldr r3, [sp, #168] @ 0xa8 │ │ │ │ + vstr s15, [r0] │ │ │ │ + vldr s13, [sp, #208] @ 0xd0 │ │ │ │ + add r3, sl │ │ │ │ vsub.f32 s15, s16, s13 │ │ │ │ vadd.f32 s13, s16, s13 │ │ │ │ - vldr s16, [sp, #92] @ 0x5c │ │ │ │ - vldr s11, [sp, #116] @ 0x74 │ │ │ │ - vldr s18, [sp, #108] @ 0x6c │ │ │ │ - vldr s10, [sp, #152] @ 0x98 │ │ │ │ + vldr s16, [sp, #48] @ 0x30 │ │ │ │ vadd.f32 s14, s16, s11 │ │ │ │ - vldr s16, [sp, #96] @ 0x60 │ │ │ │ - vldr s11, [sp, #140] @ 0x8c │ │ │ │ - ldr r5, [sp, #80] @ 0x50 │ │ │ │ + vldr s16, [sp, #52] @ 0x34 │ │ │ │ + vldr s11, [sp, #100] @ 0x64 │ │ │ │ vsub.f32 s12, s16, s18 │ │ │ │ - vldr s16, [sp, #124] @ 0x7c │ │ │ │ - vldr s18, [sp, #128] @ 0x80 │ │ │ │ - add r5, sl │ │ │ │ - vadd.f32 s11, s16, s11 │ │ │ │ - vsub.f32 s16, s20, s30 │ │ │ │ + vldr s16, [sp, #80] @ 0x50 │ │ │ │ + vldr s18, [sp, #84] @ 0x54 │ │ │ │ vmul.f32 s0, s12, s24 │ │ │ │ vmul.f32 s12, s12, s23 │ │ │ │ - vmla.f32 s12, s14, s24 │ │ │ │ - vldr s20, [sp, #148] @ 0x94 │ │ │ │ + vadd.f32 s11, s16, s11 │ │ │ │ + vsub.f32 s16, s20, s30 │ │ │ │ + vldr s20, [sp, #108] @ 0x6c │ │ │ │ vnmls.f32 s0, s14, s23 │ │ │ │ - vadd.f32 s14, s22, s10 │ │ │ │ - vsub.f32 s17, s11, s14 │ │ │ │ - b.n 67b34 │ │ │ │ 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b.w f77c │ │ │ │ - cmp r0, #176 @ 0xb0 │ │ │ │ + strb r0, [r0, #9] │ │ │ │ movs r1, r1 │ │ │ │ - bl bfd22 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r2 │ │ │ │ - mov lr, r3 │ │ │ │ + @ instruction: 0xefcbffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w sp, sp, #516 @ 0x204 │ │ │ │ - ldr.w r3, [pc, #1040] @ 68148 │ │ │ │ - mov sl, r1 │ │ │ │ + ldr r3, [pc, #1004] @ (6d7a4 ) │ │ │ │ ldr r2, [sp, #628] @ 0x274 │ │ │ │ + ldrd lr, r8, [sp, #620] @ 0x26c │ │ │ │ add r3, pc │ │ │ │ - ldrd r9, ip, [sp, #616] @ 0x268 │ │ │ │ cmp r2, #0 │ │ │ │ - ldr r1, [sp, #624] @ 0x270 │ │ │ │ - ble.w 69fc0 │ │ │ │ + ble.w 6f746 │ │ │ │ + vldr s24, [pc, #964] @ 6d78c │ │ │ │ + mov r9, r1 │ │ │ │ + mov r6, r8 │ │ │ │ ldr r2, [sp, #636] @ 0x27c │ │ │ │ - mov ip, lr │ │ │ │ - ldr.w lr, [sp, #620] @ 0x26c │ │ │ │ - mov fp, r0 │ │ │ │ - vldr s24, [pc, #984] @ 68130 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s27, [pc, #960] @ 6d790 │ │ │ │ + vldr s31, [pc, #960] @ 6d794 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + ldr.w ip, [sp, #616] @ 0x268 │ │ │ │ str r2, [sp, #500] @ 0x1f4 │ │ │ │ ldr r2, [sp, #632] @ 0x278 │ │ │ │ - vldr s27, [pc, #980] @ 68134 │ │ │ │ - vldr s31, [pc, #980] @ 68138 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #504] @ 0x1f8 │ │ │ │ - ldr r2, [pc, #992] @ (6814c ) │ │ │ │ + ldr r2, [pc, #956] @ (6d7a8 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #508] @ 0x1fc │ │ │ │ - mov.w r4, lr, lsl #7 │ │ │ │ - mvn.w r5, #191 @ 0xbf │ │ │ │ - add.w r2, r8, r4 │ │ │ │ - vldr s12, [r8] │ │ │ │ - lsls r3, r1, #7 │ │ │ │ - lsls r6, r1, #6 │ │ │ │ - mul.w r5, r5, lr │ │ │ │ - add.w r0, ip, r3 │ │ │ │ - vldr s9, [r2] │ │ │ │ - add r2, r4 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - mov.w r7, lr, lsl #6 │ │ │ │ - vldr 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s10, s10, s9 │ │ │ │ - add r7, r2 │ │ │ │ - mul.w r0, r1, r0 │ │ │ │ - add r3, r0 │ │ │ │ - sub.w r0, ip, r0 │ │ │ │ vadd.f32 s9, s6, s0 │ │ │ │ vsub.f32 s6, s6, s0 │ │ │ │ vadd.f32 s0, s4, s10 │ │ │ │ vsub.f32 s10, s10, s4 │ │ │ │ vsub.f32 s4, s14, s3 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ vadd.f32 s18, s17, s0 │ │ │ │ + vsub.f32 s0, s17, s0 │ │ │ │ + vadd.f32 s17, s11, s5 │ │ │ │ + vsub.f32 s11, s11, s5 │ │ │ │ vadd.f32 s30, s18, s18 │ │ │ │ - vsub.f32 s18, s17, s0 │ │ │ │ + vstr s30, [sp, #248] @ 0xf8 │ │ │ │ + str r5, [sp, #36] @ 0x24 │ │ │ │ + mov.w r5, r8, lsl #3 │ │ │ │ + vstr s0, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s0, s2, s9 │ │ │ │ - vadd.f32 s17, s11, s5 │ │ │ │ vsub.f32 s9, s9, s2 │ │ │ │ - vsub.f32 s11, s11, s5 │ │ │ │ - vstr s30, [sp, #44] @ 0x2c │ │ │ │ + add.w r8, sl, r8, lsl #2 │ │ │ │ + str r5, [sp, #32] │ │ │ │ + str r1, [sp, #136] @ 0x88 │ │ │ │ vmul.f32 s0, s0, s24 │ │ │ │ - vstr s18, [sp, #104] @ 0x68 │ │ │ │ vmul.f32 s9, s9, s24 │ │ │ │ - vsub.f32 s22, s17, s0 │ │ │ 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vldr s13, [r3] │ │ │ │ + add r3, r2 │ │ │ │ + vsub.f32 s4, s4, s10 │ │ │ │ + add r4, r1 │ │ │ │ + add r2, fp │ │ │ │ + sub.w r1, sl, r1 │ │ │ │ + vstr s7, [sp, #336] @ 0x150 │ │ │ │ + vadd.f32 s3, s12, s15 │ │ │ │ + vsub.f32 s12, s12, s15 │ │ │ │ + vldr s15, [r3] │ │ │ │ + str r5, [sp, #112] @ 0x70 │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ + vstr s26, [sp, #60] @ 0x3c │ │ │ │ + vldr s7, [r4] │ │ │ │ + mov.w r4, r6, lsl #4 │ │ │ │ + vstr s22, [sp, #320] @ 0x140 │ │ │ │ + vadd.f32 s22, s14, s14 │ │ │ │ vsub.f32 s9, s13, s15 │ │ │ │ + sub.w r7, r6, r4 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - subs r7, r7, r2 │ │ │ │ - movs r2, #72 @ 0x48 │ │ │ │ - vstr s2, [sp, #336] @ 0x150 │ │ │ │ - sub.w r4, r8, r4 │ │ │ │ + vldr s15, [r8] │ │ │ │ + sub.w r8, r8, r5 │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ + str r4, [sp, #24] │ │ │ │ + ldr r4, [sp, #28] │ │ │ │ + add r3, r7 │ │ │ │ + sub.w r7, fp, r7 │ │ │ │ + vstr s4, [sp, #92] @ 0x5c │ │ │ │ + vldr s4, [r8] │ │ │ │ + mov.w r8, #196 @ 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- vstr s29, [sp, #384] @ 0x180 │ │ │ │ vadd.f32 s7, s2, s13 │ │ │ │ vsub.f32 s2, s2, s13 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mla r3, r7, lr, r8 │ │ │ │ - vsub.f32 s13, s8, s10 │ │ │ │ - vadd.f32 s8, s8, s10 │ │ │ │ - vstr s21, [sp, #388] @ 0x184 │ │ │ │ + sub.w r5, sl, r5 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ - sub.w r2, r8, r3 │ │ │ │ - mla r3, r7, r1, ip │ │ │ │ + vldr s15, [r1] │ │ │ │ + mla r1, r8, r6, fp │ │ │ │ + vsub.f32 s13, s8, s10 │ │ │ │ + vadd.f32 s8, s8, s10 │ │ │ │ + mul.w r8, r8, ip │ │ │ │ + vldr s17, [r1] │ │ │ │ + ldr r1, [sp, #136] @ 0x88 │ │ │ │ vsub.f32 s9, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - mul.w r7, r7, r9 │ │ │ │ - vldr s11, [r2] │ │ │ │ - subs r2, r2, r5 │ │ │ │ - vldr s17, [r3] │ │ │ │ - movs r3, #212 @ 0xd4 │ │ │ │ + vldr s11, [r5] │ │ │ │ + sub.w r5, r5, r7 │ │ │ │ + sub.w r1, fp, r1 │ │ │ │ vadd.f32 s3, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vldr s11, [r0] │ │ │ │ - movs r0, #12 │ │ │ │ + vldr s11, [r1] │ │ │ │ + mov.w r1, #212 @ 0xd4 │ │ │ │ + mla r4, r1, lr, sl │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ + vldr s10, [r4] │ │ │ │ vsub.f32 s6, s17, s11 │ │ │ │ vadd.f32 s17, s17, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - mla r2, r3, lr, r8 │ │ │ │ - mla r3, r3, r1, ip │ │ │ │ - vldr s10, [r2] │ │ │ │ - vldr s1, [r3] │ │ │ │ - mla r3, r4, r1, ip │ │ │ │ - movs r4, #140 @ 0x8c │ │ │ │ + vldr s11, [r5] │ │ │ │ + vldr s1, [r1] │ │ │ │ + mov.w r1, #44 @ 0x2c │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ vadd.f32 s19, s11, s10 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ - vldr s10, [r3] │ │ │ │ - mla r3, r0, lr, r8 │ │ │ │ + vldr s10, [r1] │ │ │ │ vadd.f32 s16, s3, s19 │ │ │ │ vsub.f32 s3, s3, s19 │ │ │ │ vsub.f32 s18, s1, s10 │ │ │ │ vadd.f32 s1, s1, s10 │ │ │ │ vadd.f32 s10, s15, s17 │ │ │ │ vsub.f32 s15, s15, s17 │ │ │ │ vadd.f32 s20, s7, s16 │ │ │ │ @@ -110103,1716 +112636,1728 @@ │ │ │ │ vadd.f32 s6, s6, s18 │ │ │ │ vadd.f32 s0, s11, s1 │ │ │ │ vsub.f32 s11, s11, s1 │ │ │ │ vadd.f32 s1, s13, s6 │ │ │ │ vadd.f32 s17, s2, s4 │ │ │ │ vsub.f32 s4, s2, s4 │ │ │ │ vsub.f32 s13, s13, s6 │ │ │ │ - vstr s1, [sp, #28] │ │ │ │ + vstr s1, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s1, s9, s3 │ │ │ │ vsub.f32 s9, s9, s3 │ │ │ │ - vsub.f32 s29, s7, s13 │ │ │ │ - vadd.f32 s7, s7, s13 │ │ │ │ vmul.f32 s18, s1, s31 │ │ │ │ vmul.f32 s1, s1, s27 │ │ │ │ - vmla.f32 s1, s17, s31 │ │ │ │ vmul.f32 s3, s9, s27 │ │ │ │ vmul.f32 s9, s9, s31 │ │ │ │ - vmla.f32 s9, s4, s27 │ │ │ │ + vmla.f32 s1, s17, s31 │ │ │ │ vnmls.f32 s18, s17, s27 │ │ │ │ + vmla.f32 s9, s4, s27 │ │ │ │ vsub.f32 s17, s8, s14 │ │ │ │ - vnmls.f32 s3, s4, s31 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - vstr s18, [sp, #184] @ 0xb8 │ │ │ │ - vstr s1, [sp, #188] @ 0xbc │ │ │ │ + vstr s18, [sp, #136] @ 0x88 │ │ │ │ + vstr s1, [sp, #140] @ 0x8c │ │ │ │ vsub.f32 s1, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - vstr s9, [sp, #192] @ 0xc0 │ │ │ │ + vstr s9, [sp, #144] @ 0x90 │ │ │ │ vsub.f32 s9, s5, s12 │ │ │ │ - vstr s3, [sp, #416] @ 0x1a0 │ │ │ │ vadd.f32 s12, s5, s12 │ │ │ │ - vldr s3, [r3] │ │ │ │ - movs r3, #244 @ 0xf4 │ │ │ │ - vstr s7, [sp, #200] @ 0xc8 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ vmul.f32 s1, s1, s24 │ │ │ │ - vstr s29, [sp, #196] @ 0xc4 │ │ │ │ - mla r2, r3, lr, r8 │ │ │ │ - mla r3, r3, r1, ip │ │ │ │ vadd.f32 s11, s9, s15 │ │ │ │ - vsub.f32 s30, s9, s15 │ │ │ │ + vsub.f32 s15, s9, s15 │ │ │ │ + vadd.f32 s26, s1, s17 │ │ │ │ + vsub.f32 s17, s17, s1 │ │ │ │ + vstr s15, [sp, #424] @ 0x1a8 │ │ │ │ vadd.f32 s15, s10, s0 │ │ │ │ vsub.f32 s10, s10, s0 │ │ │ │ - vadd.f32 s23, s1, s17 │ │ │ │ - vsub.f32 s26, s17, s1 │ │ │ │ - vldr s8, [r3] │ │ │ │ - mla r3, r0, r1, ip │ │ │ │ + vstr s26, [sp, #408] @ 0x198 │ │ │ │ + vstr s17, [sp, #412] @ 0x19c │ │ │ │ + vmov.f32 s17, s3 │ │ │ │ + vsub.f32 s3, s7, s13 │ │ │ │ vstr s11, [sp, #420] @ 0x1a4 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ + vnmls.f32 s17, s4, s31 │ │ │ │ vmul.f32 s10, s10, s24 │ │ │ │ - vstr s23, [sp, #408] @ 0x198 │ │ │ │ - vstr s26, [sp, #412] @ 0x19c │ │ │ │ - vstr s30, [sp, #424] @ 0x1a8 │ │ │ │ - vsub.f32 s5, s12, s15 │ │ │ │ - vadd.f32 s15, s12, s15 │ │ │ │ - vadd.f32 s21, s10, s14 │ │ │ │ - vsub.f32 s14, s14, s10 │ │ │ │ - vldr s10, [r3] │ │ │ │ - movs r3, #116 @ 0x74 │ │ │ │ - vstr s15, [sp, #432] @ 0x1b0 │ │ │ │ - vldr s15, [r2] │ │ │ │ - subs r2, r2, r5 │ │ │ │ - vstr s14, [sp, #204] @ 0xcc │ │ │ │ - mla r3, r3, r1, ip │ │ │ │ - vstr s5, [sp, #428] @ 0x1ac │ │ │ │ - vldr s14, [r2] │ │ │ │ - mla r2, r4, lr, r8 │ │ │ │ + vstr s3, [sp, #148] @ 0x94 │ │ │ │ + vsub.f32 s2, s12, s15 │ │ │ │ + vadd.f32 s25, s12, s15 │ │ │ │ + vadd.f32 s12, s7, s13 │ │ │ │ + vadd.f32 s8, s10, s14 │ │ │ │ + vsub.f32 s10, s14, s10 │ │ │ │ + vstr s17, [sp, #416] @ 0x1a0 │ │ │ │ + vstr s2, [sp, #428] @ 0x1ac │ │ │ │ + vstr s25, [sp, #432] @ 0x1b0 │ │ │ │ + vstr s12, [sp, #152] @ 0x98 │ │ │ │ + ldr r5, [sp, #160] @ 0xa0 │ │ │ │ + vstr s10, [sp, #156] @ 0x9c │ │ │ │ + vstr s8, [sp, #436] @ 0x1b4 │ │ │ │ + add.w r1, sl, r5, lsl #2 │ │ │ │ + mov.w r5, #140 @ 0x8c │ │ │ │ + vldr s3, [r1] │ │ │ │ + mov.w r1, #244 @ 0xf4 │ │ │ │ + mla r4, r1, lr, sl │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ + vldr s15, [r4] │ │ │ │ + sub.w r4, r4, r7 │ │ │ │ + vldr s8, [r1] │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + vldr s14, [r4] │ │ │ │ + mla r4, r5, lr, sl │ │ │ │ vadd.f32 s0, s3, s15 │ │ │ │ vsub.f32 s3, s3, s15 │ │ │ │ - vstr s21, [sp, #436] @ 0x1b4 │ │ │ │ - vldr s12, [r2] │ │ │ │ - movs r2, #204 @ 0xcc │ │ │ │ + add.w r1, fp, r1, lsl #2 │ │ │ │ + vldr s12, [r4] │ │ │ │ + mov.w r4, #204 @ 0xcc │ │ │ │ + vldr s10, [r1] │ │ │ │ + mov.w r1, #116 @ 0x74 │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ vadd.f32 s13, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - vldr s12, [r3] │ │ │ │ - mla r3, r4, r1, ip │ │ │ │ - movs r4, #180 @ 0xb4 │ │ │ │ + vldr s12, [r1] │ │ │ │ + mla r1, r5, r6, fp │ │ │ │ + mov.w r5, #52 @ 0x34 │ │ │ │ + vldr s15, [r1] │ │ │ │ + mla r1, r5, lr, sl │ │ │ │ vadd.f32 s7, s0, s13 │ │ │ │ vsub.f32 s0, s0, s13 │ │ │ │ - vldr s15, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - mov r6, r3 │ │ │ │ + mla r5, r5, r6, fp │ │ │ │ vsub.f32 s13, s8, s10 │ │ │ │ vadd.f32 s8, s8, s10 │ │ │ │ - mla r3, r3, lr, r8 │ │ │ │ + vldr s4, [r5] │ │ │ │ + mov r5, r7 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - mla r0, r6, r1, ip │ │ │ │ - movs r6, #36 @ 0x24 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mla r3, r2, lr, r8 │ │ │ │ - mla r2, r2, r1, ip │ │ │ │ + vldr s15, [r1] │ │ │ │ + mla r1, r4, lr, sl │ │ │ │ + mla r4, r4, r6, fp │ │ │ │ vsub.f32 s2, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ - vldr s4, [r0] │ │ │ │ - mov r0, r5 │ │ │ │ - vldr s11, [r3] │ │ │ │ - subs r3, r3, r5 │ │ │ │ - movs r5, #76 @ 0x4c │ │ │ │ + vldr s11, [r1] │ │ │ │ + sub.w r1, r1, r7 │ │ │ │ vadd.f32 s1, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ + vldr s11, [r4] │ │ │ │ vsub.f32 s6, s4, s11 │ │ │ │ vadd.f32 s4, s4, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - mla r3, r4, lr, r8 │ │ │ │ - vldr s10, [r3] │ │ │ │ - mla r3, r4, r1, ip │ │ │ │ + vldr s11, [r1] │ │ │ │ + mov.w r1, #180 @ 0xb4 │ │ │ │ + mov r4, r1 │ │ │ │ + mla r1, r1, lr, sl │ │ │ │ + vldr s10, [r1] │ │ │ │ + mla r1, r4, r6, fp │ │ │ │ + vldr s5, [r1] │ │ │ │ + mov.w r1, #76 @ 0x4c │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ vadd.f32 s19, s11, s10 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ - vldr s5, [r3] │ │ │ │ - mla r3, r5, r1, ip │ │ │ │ - movs r5, #164 @ 0xa4 │ │ │ │ + vldr s10, [r1] │ │ │ │ vadd.f32 s18, s1, s19 │ │ │ │ vsub.f32 s1, s1, s19 │ │ │ │ - vldr s10, [r3] │ │ │ │ - mla r3, r6, lr, r8 │ │ │ │ vsub.f32 s16, s5, s10 │ │ │ │ - vadd.f32 s19, s2, s1 │ │ │ │ vadd.f32 s5, s5, s10 │ │ │ │ - vsub.f32 s2, s2, s1 │ │ │ │ vadd.f32 s10, s15, s4 │ │ │ │ vsub.f32 s15, s15, s4 │ │ │ │ + vadd.f32 s19, s2, s1 │ │ │ │ + vsub.f32 s2, s2, s1 │ │ │ │ vadd.f32 s4, s7, s18 │ │ │ │ vsub.f32 s7, s7, s18 │ │ │ │ vsub.f32 s9, s16, s6 │ │ │ │ - vmul.f32 s21, s19, s31 │ │ │ │ vadd.f32 s6, s6, s16 │ │ │ │ vadd.f32 s17, s11, s5 │ │ │ │ vsub.f32 s11, s11, s5 │ │ │ │ + vmul.f32 s21, s19, s31 │ │ │ │ vmul.f32 s1, s2, s27 │ │ │ │ vadd.f32 s16, s0, s9 │ │ │ │ - vmov.f32 s22, s21 │ │ │ │ vsub.f32 s9, s0, s9 │ │ │ │ vadd.f32 s5, s13, s6 │ │ │ │ vsub.f32 s13, s13, s6 │ │ │ │ + vmov.f32 s22, s21 │ │ │ │ + vmov.f32 s0, s1 │ │ │ │ + vadd.f32 s21, s7, s13 │ │ │ │ + vsub.f32 s7, s13, s7 │ │ │ │ vmla.f32 s22, s16, s27 │ │ │ │ vmul.f32 s16, s16, s31 │ │ │ │ - vmla.f32 s1, s9, s31 │ │ │ │ + vmla.f32 s0, s9, s31 │ │ │ │ vmul.f32 s9, s9, s27 │ │ │ │ vnmls.f32 s16, s19, s27 │ │ │ │ vadd.f32 s19, s14, s8 │ │ │ │ + vsub.f32 s14, s14, s8 │ │ │ │ vmov.f32 s23, s9 │ │ │ │ vsub.f32 s9, s3, s12 │ │ │ │ - vsub.f32 s14, s14, s8 │ │ │ │ vadd.f32 s12, s3, s12 │ │ │ │ - vadd.f32 s3, s7, s13 │ │ │ │ - vstr s22, [sp, #208] @ 0xd0 │ │ │ │ - vsub.f32 s7, s13, s7 │ │ │ │ + vstr s22, [sp, #160] @ 0xa0 │ │ │ │ vnmls.f32 s23, s2, s31 │ │ │ │ - vstr s16, [sp, #212] @ 0xd4 │ │ │ │ + vstr s16, [sp, #164] @ 0xa4 │ │ │ │ vsub.f32 s16, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - vmul.f32 s16, s16, s24 │ │ │ │ + vstr s0, [sp, #168] @ 0xa8 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vsub.f32 s28, s16, s19 │ │ │ │ - vadd.f32 s21, s16, s19 │ │ │ │ + vmul.f32 s16, s16, s24 │ │ │ │ + vstr s23, [sp, #172] @ 0xac │ │ │ │ + vstr s21, [sp, #188] @ 0xbc │ │ │ │ + vstr s7, [sp, #192] @ 0xc0 │ │ │ │ vadd.f32 s11, s9, s15 │ │ │ │ vsub.f32 s15, s9, s15 │ │ │ │ - vstr s28, [sp, #440] @ 0x1b8 │ │ │ │ - vstr s21, [sp, #444] @ 0x1bc │ │ │ │ - vstr s1, [sp, #216] @ 0xd8 │ │ │ │ - vstr s15, [sp, #228] @ 0xe4 │ │ │ │ + vsub.f32 s26, s16, s19 │ │ │ │ + vadd.f32 s28, s16, s19 │ │ │ │ + vstr s11, [sp, #176] @ 0xb0 │ │ │ │ + vstr s15, [sp, #180] @ 0xb4 │ │ │ │ vadd.f32 s15, s10, s17 │ │ │ │ vsub.f32 s10, s10, s17 │ │ │ │ - vstr s23, [sp, #220] @ 0xdc │ │ │ │ - vstr s11, [sp, #224] @ 0xe0 │ │ │ │ - vstr s3, [sp, #236] @ 0xec │ │ │ │ + vstr s26, [sp, #440] @ 0x1b8 │ │ │ │ + vstr s28, [sp, #444] @ 0x1bc │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vstr s7, [sp, #240] @ 0xf0 │ │ │ │ vmul.f32 s10, s10, s24 │ │ │ │ vsub.f32 s9, s12, s15 │ │ │ │ - vadd.f32 s12, s12, s15 │ │ │ │ - vadd.f32 s8, s10, s14 │ │ │ │ + vadd.f32 s2, s12, s15 │ │ │ │ + vadd.f32 s12, s10, s14 │ │ │ │ vsub.f32 s10, s14, s10 │ │ │ │ - vstr s12, [sp, #448] @ 0x1c0 │ │ │ │ - vstr s8, [sp, #452] @ 0x1c4 │ │ │ │ - vldr s8, [r3] │ │ │ │ - movs r3, #220 @ 0xdc │ │ │ │ - vstr s9, [sp, #232] @ 0xe8 │ │ │ │ + vstr s9, [sp, #184] @ 0xb8 │ │ │ │ + vstr s2, [sp, #448] @ 0x1c0 │ │ │ │ + vstr s12, [sp, #452] @ 0x1c4 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vstr s10, [sp, #456] @ 0x1c8 │ │ │ │ - mla r2, r3, lr, r8 │ │ │ │ - mla r3, r3, r1, ip │ │ │ │ - vldr s15, [r2] │ │ │ │ - mla r2, r6, r1, ip │ │ │ │ - vldr s14, [r3] │ │ │ │ - mla r3, r5, lr, r8 │ │ │ │ - mul.w r6, r6, r9 │ │ │ │ + add.w r1, r4, lr │ │ │ │ + add.w r1, sl, r1, lsl #2 │ │ │ │ + vldr s8, [r1] │ │ │ │ + mov.w r1, #220 @ 0xdc │ │ │ │ + mla r4, r1, lr, sl │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ + vldr s15, [r4] │ │ │ │ + ldr r4, [sp, #196] @ 0xc4 │ │ │ │ + vldr s14, [r1] │ │ │ │ vadd.f32 s12, s8, s15 │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mla r2, r5, r1, ip │ │ │ │ - vldr s13, [r3] │ │ │ │ - movs r3, #92 @ 0x5c │ │ │ │ - mov r4, r3 │ │ │ │ - movs r5, #156 @ 0x9c │ │ │ │ + add.w r4, fp, r4, lsl #2 │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r4, #164 @ 0xa4 │ │ │ │ + mla r1, r4, lr, sl │ │ │ │ + mla r4, r4, r6, fp │ │ │ │ + vldr s13, [r1] │ │ │ │ + mov.w r1, #92 @ 0x5c │ │ │ │ + mov r7, r1 │ │ │ │ vsub.f32 s2, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - mla r3, r3, lr, r8 │ │ │ │ - vldr s14, [r3] │ │ │ │ + mla r1, r1, lr, sl │ │ │ │ + vldr s14, [r1] │ │ │ │ vadd.f32 s23, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mla r2, r4, r1, ip │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ + vldr s14, [r4] │ │ │ │ + mla r4, r7, r6, fp │ │ │ │ + ldr r7, [sp, #0] │ │ │ │ + vldr s11, [r4] │ │ │ │ vsub.f32 s3, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s11, [r2] │ │ │ │ + sub.w r1, r1, r7 │ │ │ │ vsub.f32 s1, s12, s23 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ vadd.f32 s12, s12, s23 │ │ │ │ vsub.f32 s0, s14, s11 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - subs r3, r3, r2 │ │ │ │ vadd.f32 s22, s8, s14 │ │ │ │ vsub.f32 s8, s8, s14 │ │ │ │ - vldr s14, [r3] │ │ │ │ - movs r3, #228 @ 0xe4 │ │ │ │ + vldr s14, [r1] │ │ │ │ + mov.w r1, #228 @ 0xe4 │ │ │ │ vsub.f32 s21, s2, s0 │ │ │ │ vadd.f32 s2, s2, s0 │ │ │ │ - mla r2, r3, lr, r8 │ │ │ │ - mla r3, r3, r1, ip │ │ │ │ - vldr s11, [r2] │ │ │ │ - subs r2, r2, r0 │ │ │ │ - vldr s25, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ - vldr s9, [r2] │ │ │ │ - mla r2, r5, lr, r8 │ │ │ │ - mla r3, r3, r1, ip │ │ │ │ + mla r4, r1, lr, sl │ │ │ │ + mla r1, r1, r6, fp │ │ │ │ + vldr s11, [r4] │ │ │ │ + sub.w r4, r4, r5 │ │ │ │ + vldr s25, [r1] │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ vadd.f32 s13, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - movs r4, #40 @ 0x28 │ │ │ │ + vldr s9, [r4] │ │ │ │ + mov.w r4, #156 @ 0x9c │ │ │ │ + add.w r1, fp, r1, lsl #2 │ │ │ │ + mla r4, r4, lr, sl │ │ │ │ + vldr s11, [r1] │ │ │ │ vsub.f32 s10, s25, s11 │ │ │ │ vadd.f32 s25, s25, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ + vldr s11, [r4] │ │ │ │ + ldr r4, [sp, #20] │ │ │ │ vadd.f32 s19, s9, s11 │ │ │ │ vsub.f32 s9, s9, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - mla r3, r5, r1, ip │ │ │ │ + add r1, r4 │ │ │ │ + mov.w r4, #156 @ 0x9c │ │ │ │ + vldr s11, [r1] │ │ │ │ + mla r1, r4, r6, fp │ │ │ │ + vldr s7, [r1] │ │ │ │ vadd.f32 s6, s25, s9 │ │ │ │ vsub.f32 s9, s9, s25 │ │ │ │ - vldr s7, [r3] │ │ │ │ - mla r3, r4, lr, r8 │ │ │ │ vsub.f32 s16, s11, s7 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ vsub.f32 s7, s13, s19 │ │ │ │ vadd.f32 s13, s13, s19 │ │ │ │ vadd.f32 s17, s14, s11 │ │ │ │ vsub.f32 s18, s10, s16 │ │ │ │ vadd.f32 s19, s12, s13 │ │ │ │ - vsub.f32 s25, s12, s13 │ │ │ │ + vsub.f32 s30, s12, s13 │ │ │ │ vmul.f32 s12, s3, s27 │ │ │ │ vmul.f32 s13, s6, s27 │ │ │ │ vmul.f32 s3, s3, s31 │ │ │ │ vmul.f32 s6, s6, s31 │ │ │ │ - vmla.f32 s3, s22, s27 │ │ │ │ - vmla.f32 s6, s17, s27 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - vstr s25, [sp, #244] @ 0xf4 │ │ │ │ + vadd.f32 s10, s10, s16 │ │ │ │ vnmls.f32 s12, s22, s31 │ │ │ │ vnmls.f32 s13, s17, s31 │ │ │ │ - vadd.f32 s10, s10, s16 │ │ │ │ - vsub.f32 s0, s10, s2 │ │ │ │ - vadd.f32 s10, s10, s2 │ │ │ │ - vsub.f32 s17, s3, s6 │ │ │ │ + vstr s30, [sp, #196] @ 0xc4 │ │ │ │ + vmla.f32 s6, s17, s27 │ │ │ │ + vmla.f32 s3, s22, s27 │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ - vsub.f32 s30, s12, s13 │ │ │ │ - vadd.f32 s13, s3, s6 │ │ │ │ + vsub.f32 s26, s12, s13 │ │ │ │ vadd.f32 s12, s7, s18 │ │ │ │ - vstr s17, [sp, #252] @ 0xfc │ │ │ │ - vsub.f32 s7, s18, s7 │ │ │ │ - vstr s11, [sp, #248] @ 0xf8 │ │ │ │ - vstr s13, [sp, #464] @ 0x1d0 │ │ │ │ vsub.f32 s13, s1, s21 │ │ │ │ - vstr s30, [sp, #460] @ 0x1cc │ │ │ │ + vsub.f32 s7, s18, s7 │ │ │ │ vadd.f32 s1, s1, s21 │ │ │ │ + vsub.f32 s22, s3, s6 │ │ │ │ + vadd.f32 s3, s3, s6 │ │ │ │ + vstr s11, [sp, #200] @ 0xc8 │ │ │ │ vadd.f32 s17, s13, s12 │ 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0xe4 │ │ │ │ + mla r1, r2, lr, sl │ │ │ │ + mla r2, r2, r6, fp │ │ │ │ + vldr s14, [r1] │ │ │ │ + vldr s13, [r2] │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + ldr r2, [sp, #232] @ 0xe8 │ │ │ │ vadd.f32 s15, s8, s14 │ │ │ │ vsub.f32 s8, s8, s14 │ │ │ │ - mla r3, r3, lr, r8 │ │ │ │ - vldr s14, [r2] │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - vsub.f32 s3, s14, s13 │ │ │ │ - vadd.f32 s14, s14, s13 │ │ │ │ + vldr s14, [r3] │ │ │ │ + mov.w r3, #168 @ 0xa8 │ │ │ │ + mov r4, r3 │ │ │ │ + mla r3, r3, lr, sl │ │ │ │ vldr s12, [r3] │ │ │ │ add r3, r2 │ │ │ │ - mla r2, r5, r1, ip │ │ │ │ - ldr r5, [sp, #32] │ │ │ │ + mla r2, r4, r6, fp │ │ │ │ + vsub.f32 s3, s14, s13 │ │ │ │ + vadd.f32 s14, s14, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ + sub.w r3, r3, r7 │ │ │ │ + ldr r4, [sp, #236] @ 0xec │ │ │ │ + vldr s0, [r3] │ │ │ │ + mov.w r3, #232 @ 0xe8 │ │ │ │ vadd.f32 s30, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ vldr s13, [r2] │ │ │ │ - add r2, r5 │ │ │ │ + add r2, r4 │ │ │ │ vldr s11, [r2] │ │ │ │ + mla r2, r3, lr, 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r8 │ │ │ │ - vldr s13, [r2] │ │ │ │ - movs r2, #104 @ 0x68 │ │ │ │ + vldr s13, [r3] │ │ │ │ + mla r3, r2, lr, sl │ │ │ │ vsub.f32 s12, s16, s13 │ │ │ │ vadd.f32 s16, s16, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, r2, r1, ip │ │ │ │ + mov.w r3, #104 @ 0x68 │ │ │ │ + mla r3, r3, r6, fp │ │ │ │ vadd.f32 s29, s9, s13 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - mla r3, r0, r1, ip │ │ │ │ - mul.w r0, r0, r9 │ │ │ │ + mla r3, r2, r6, fp │ │ │ │ + vldr s11, [r3] │ │ │ │ + mov.w r3, ip, lsl #7 │ │ │ │ vadd.f32 s7, s16, s9 │ │ │ │ vsub.f32 s9, s9, s16 │ │ │ │ - vldr s11, [r3] │ │ │ │ + add.w r2, r0, r3 │ │ │ │ vmul.f32 s16, s6, s27 │ │ │ │ vmul.f32 s6, s6, s31 │ │ │ │ - mov.w r3, r9, lsl #7 │ │ │ │ - vmla.f32 s6, s28, s27 │ │ │ │ - add.w r2, fp, r3 │ │ │ │ vsub.f32 s22, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vsub.f32 s11, s1, s29 │ │ │ │ vadd.f32 s1, s1, s29 │ │ │ │ vnmls.f32 s16, s28, s31 │ │ │ │ + vmla.f32 s6, s28, s27 │ │ │ │ + vldr s28, [sp, #240] @ 0xf0 │ │ │ │ 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ldrb r4, [r2, #19] │ │ │ │ subs r7, #44 @ 0x2c │ │ │ │ stmia.w r0, {r1, r3, r4, r6, r8, r9, sl, fp, ip, sp} │ │ │ │ adc.w pc, sl, fp, asr #14 │ │ │ │ ldr r0, [r3, #60] @ 0x3c │ │ │ │ subs r7, #231 @ 0xe7 │ │ │ │ + str r3, [sp, #628] @ 0x274 │ │ │ │ + bne.w 6d3f6 │ │ │ │ add.w sp, sp, #516 @ 0x204 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00069fcc : │ │ │ │ - ldr r2, [pc, #8] @ (69fd8 ) │ │ │ │ - ldr r1, [pc, #12] @ (69fdc ) │ │ │ │ +0006f764 : │ │ │ │ + ldr r2, [pc, #8] @ (6f770 ) │ │ │ │ + ldr r1, [pc, #12] @ (6f774 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - lsls r4, r4, #24 │ │ │ │ + ldr r6, [pc, #560] @ (6f9a4 ) │ │ │ │ movs r1, r1 │ │ │ │ - ble.n 6a07e │ │ │ │ - vtbl.8 d30, {d15-d16}, d29 │ │ │ │ - ldr r7, [pc, #960] @ (6a3a4 ) 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#1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ - ldr r3, [pc, #792] @ (6a670 ) │ │ │ │ + str r4, [sp, #80] @ 0x50 │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0006a35c : │ │ │ │ - ldr r2, [pc, #8] @ (6a368 ) │ │ │ │ - ldr r1, [pc, #12] @ (6a36c ) │ │ │ │ +0006fb54 : │ │ │ │ + ldr r2, [pc, #8] @ (6fb60 ) │ │ │ │ + ldr r1, [pc, #12] @ (6fb64 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - lsls r4, r0, #11 │ │ │ │ + ldr r2, [pc, #816] @ (6fe94 ) │ │ │ │ movs r1, r1 │ │ │ │ - ldc2l 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov sl, r2 │ │ │ │ - mov r8, r0 │ │ │ │ + ldc2 15, cr15, [fp], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r0 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #60 @ 0x3c │ │ │ │ - ldr r2, [sp, #172] @ 0xac │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr.w r3, [pc, #1064] @ 6a7ac │ │ │ │ - cmp r2, #0 │ │ │ │ - ldrd r0, fp, [sp, #160] @ 0xa0 │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ + ldrd r4, r5, [sp, #152] @ 0x98 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldrd r6, r0, [sp, #160] @ 0xa0 │ │ │ │ + ldr.w r3, [pc, #1060] @ 6ffb4 │ │ │ │ + cmp r0, #0 │ │ │ │ add r3, pc │ │ │ │ - ldr r4, [sp, #168] @ 0xa8 │ │ │ │ - ble.w 6a980 │ │ │ │ - ldr r2, [sp, #180] @ 0xb4 │ │ │ │ - vldr s31, [pc, #988] @ 6a774 │ │ │ │ - vldr s30, [pc, #988] @ 6a778 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ - ldr r2, [sp, #176] @ 0xb0 │ │ │ │ - vldr s29, [pc, #980] @ 6a77c │ │ │ │ - vldr s28, [pc, #980] @ 6a780 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #48] @ 0x30 │ │ │ │ - ldr r2, [pc, #1020] @ (6a7b0 ) │ │ │ │ - vldr s27, [pc, #976] @ 6a784 │ │ │ │ - vldr s26, [pc, #976] @ 6a788 │ │ │ │ - ldr r3, [r3, r2] │ │ │ │ + ble.w 701ca │ │ │ │ + ldr r0, [sp, #172] @ 0xac │ │ │ │ + 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mul.w r6, r7, fp │ │ │ │ - add.w r2, sl, lr │ │ │ │ - str r6, [sp, #16] │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + mov.w r8, r5, lsl #3 │ │ │ │ + add r3, r7 │ │ │ │ + add.w r0, r2, ip │ │ │ │ + mov.w sl, r6, lsl #3 │ │ │ │ + sub.w r9, r8, r5 │ │ │ │ vldr s14, [r3] │ │ │ │ - add r3, ip │ │ │ │ - str r7, [sp, #12] │ │ │ │ - mul.w r5, r0, r5 │ │ │ │ - vldr s15, [r3] │ │ │ │ add r3, r7 │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ + vldr s15, [r3] │ │ │ │ vmul.f32 s16, s15, s30 │ │ │ │ vmul.f32 s15, s15, s31 │ │ │ │ + vnmls.f32 s15, s14, s30 │ │ │ │ vmla.f32 s16, s14, s31 │ │ │ │ + vldr s14, [r2] │ │ │ │ + mul.w r2, lr, r5 │ │ │ │ + mul.w lr, lr, r6 │ │ │ │ + add r3, lr │ │ │ │ vldr s23, [r3] │ │ │ │ - add r3, ip │ │ │ │ - vnmls.f32 s15, s14, s30 │ │ │ │ - vldr s14, [sl] │ │ │ │ + add r3, r7 │ │ │ │ vldr s8, [r3] │ │ │ │ - vstr s15, [sp, #20] │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, lr │ │ │ │ - vldr s12, [r2] │ │ │ │ - add r2, r6 │ │ │ │ - movs r6, #28 │ │ │ │ + sub.w r3, r3, sl │ │ │ │ + vstr s15, [sp, #12] │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, ip │ │ │ │ + vldr s12, [r0] │ │ │ │ + add r0, r2 │ │ │ │ + vldr s5, [r3] │ │ │ │ vadd.f32 s13, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - mul.w r7, r6, fp │ │ │ │ vadd.f32 s17, s13, s13 │ │ │ │ vmul.f32 s15, s15, s29 │ │ │ │ vadd.f32 s17, s17, s14 │ │ │ │ vmls.f32 s14, s13, s3 │ │ │ │ vadd.f32 s2, s15, s14 │ │ │ │ vsub.f32 s19, s14, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, lr │ │ │ │ - vldr s13, [r2] │ │ │ │ - sub.w r2, r2, r9 │ │ │ │ - vstr s19, [sp, #24] │ │ │ │ - vldr s14, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - vldr s11, [r2] │ │ │ │ - sub.w r2, r2, r9 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - mul.w r9, r6, r4 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, ip │ │ │ │ + vldr s13, [r0] │ │ │ │ + sub.w r0, r0, r8 │ │ │ │ + vldr s14, [r0] │ │ │ │ + add r0, r9 │ │ │ │ + vstr s19, [sp, #16] │ │ │ │ + vldr s11, [r0] │ │ │ │ + sub.w r0, r0, r8 │ │ │ │ + sub.w r8, sl, r6 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + vldr s9, [r0] │ │ │ │ + sub.w r0, r0, r9 │ │ │ │ + add r3, r8 │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - vldr s9, [r2] │ │ │ │ - lsls r2, r4, #3 │ │ │ │ - subs r3, r3, r2 │ │ │ │ - mla r6, r6, r0, r1 │ │ │ │ + vsub.f32 s14, s8, s5 │ │ │ │ + vadd.f32 s8, s8, s5 │ │ │ │ vadd.f32 s12, s11, s9 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ - vldr s5, [r3] │ │ │ │ - add r3, r9 │ │ │ │ vadd.f32 s7, s10, s12 │ │ │ │ vsub.f32 s10, s10, s12 │ │ │ │ vldr s12, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ - vsub.f32 s14, s8, s5 │ │ │ │ - vadd.f32 s8, s8, s5 │ │ │ │ + sub.w r3, r3, sl │ │ │ │ vmul.f32 s5, s11, s26 │ │ │ │ vmul.f32 s11, s11, s27 │ │ │ │ vldr s6, [r3] │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vldr s22, [r3] │ │ │ │ + add r3, r7 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ + vnmls.f32 s11, s13, s26 │ │ │ │ vmla.f32 s5, s13, s27 │ │ │ │ vmul.f32 s10, s10, s28 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ + vldr s0, [r3] │ │ │ │ + sub.w r8, r7, r4 │ │ │ │ + add.w r8, r1, r8, lsl #2 │ │ │ │ vsub.f32 s9, s12, s6 │ │ │ │ vadd.f32 s12, s12, s6 │ │ │ │ vmov.f32 s6, s23 │ │ │ │ - vnmls.f32 s11, s13, s26 │ │ │ │ - subs r2, r2, r7 │ │ │ │ - ldr r7, [sp, #16] │ │ │ │ - vldr s22, [r3] │ │ │ │ - add r3, ip │ │ │ │ vadd.f32 s1, s14, s9 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ vadd.f32 s9, s15, s7 │ │ │ │ vmls.f32 s15, s7, s18 │ │ │ │ vmls.f32 s6, s1, s18 │ │ │ │ vmul.f32 s14, s14, s28 │ │ │ │ vadd.f32 s1, s23, s1 │ │ │ │ - vldr s23, [pc, #648] @ 6a78c │ │ │ │ + vldr s23, [pc, #632] @ 6ff9c │ │ │ │ vadd.f32 s4, s14, s6 │ │ │ │ vsub.f32 s6, s6, s14 │ │ │ │ vsub.f32 s13, s6, s11 │ │ │ │ vadd.f32 s11, s11, s6 │ │ │ │ vadd.f32 s14, s5, s4 │ │ │ │ vsub.f32 s5, s4, s5 │ │ │ │ - vstr s11, [sp, #32] │ │ │ │ + vstr s11, [sp, #24] │ │ │ │ vmul.f32 s11, s12, s26 │ │ │ │ vmul.f32 s12, s12, s27 │ │ │ │ + vstr s5, [sp, #20] │ │ │ │ vmla.f32 s11, s8, s27 │ │ │ │ - vstr s5, [sp, #28] │ │ │ │ vnmls.f32 s12, s8, s26 │ │ │ │ vadd.f32 s8, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vsub.f32 s20, s8, s11 │ │ │ │ vadd.f32 s10, s11, s8 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add r2, lr │ │ │ │ - mov.w lr, fp, lsl #4 │ │ │ │ + vldr s11, [r0] │ │ │ │ + add r0, ip │ │ │ │ + mov.w ip, r5, lsl #4 │ │ │ │ vadd.f32 s21, s12, s15 │ │ │ │ vsub.f32 s4, s15, s12 │ │ │ │ - vldr s15, [r2] │ │ │ │ - sub.w r2, r2, lr │ │ │ │ - vstr s10, [sp, #36] @ 0x24 │ │ │ │ - vldr s12, [r2] │ │ │ │ - subs r2, r2, r7 │ │ │ │ - vstr s4, [sp, #40] @ 0x28 │ │ │ │ - vldr s7, [r2] │ │ │ │ - sub.w r2, r2, lr │ │ │ │ + vldr s15, [r0] │ │ │ │ + sub.w r0, r0, ip │ │ │ │ + vldr s12, [r0] │ │ │ │ + sub.w r0, r0, r2 │ │ │ │ + vstr s10, [sp, #28] │ │ │ │ + vldr s7, [r0] │ │ │ │ + sub.w r0, r0, ip │ │ │ │ + vstr s4, [sp, #32] │ │ │ │ + vldr s8, [r0] │ │ │ │ + mov.w r0, r6, lsl #4 │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ vadd.f32 s4, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vldr s8, [r2] │ │ │ │ - lsls r2, r4, #4 │ │ │ │ - vldr s0, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ + vldr s12, [r3] │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + mov.w lr, r4, lsl #2 │ │ │ │ vadd.f32 s10, s7, s8 │ │ │ │ vsub.f32 s7, s7, s8 │ │ │ │ - vldr s12, [r3] │ │ │ │ - subs r3, r3, r7 │ │ │ │ vldr s8, [r3] │ │ │ │ - subs r3, r3, r2 │ │ │ │ - vadd.f32 s25, s4, s10 │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ + add.w r0, lr, r4 │ │ │ │ + mov.w ip, r0, lsl #3 │ │ │ │ + vldr s5, [r3] │ │ │ │ + add.w r3, r1, r7 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ vsub.f32 s6, s0, s12 │ │ │ │ + vadd.f32 s0, s0, s12 │ │ │ │ + add r7, r4 │ │ │ │ + add.w r7, r1, r7, lsl #2 │ │ │ │ + vadd.f32 s25, s4, s10 │ │ │ │ vsub.f32 s4, s4, s10 │ │ │ │ vmul.f32 s19, s7, s26 │ │ │ │ - vldr s5, [r3] │ │ │ │ vmul.f32 s7, s7, s27 │ │ │ │ - vadd.f32 s0, s0, s12 │ │ │ │ - vmla.f32 s19, s15, s27 │ │ │ │ - vadd.f32 s24, s11, s25 │ │ │ │ - vmls.f32 s11, s25, s18 │ │ │ │ vsub.f32 s10, s8, s5 │ │ │ │ vadd.f32 s8, s8, s5 │ │ │ │ + vmla.f32 s19, s15, s27 │ │ │ │ vnmls.f32 s7, s15, s26 │ │ │ │ vmov.f32 s15, s22 │ │ │ │ + vadd.f32 s24, s11, s25 │ │ │ │ + vmls.f32 s11, s25, s18 │ │ │ │ vmul.f32 s4, s4, s28 │ │ │ │ - movs r2, #40 @ 0x28 │ │ │ │ - add.w r3, r1, r0, lsl #3 │ │ │ │ vadd.f32 s12, s6, s10 │ │ │ │ vsub.f32 s6, s6, s10 │ │ │ │ - mul.w r2, r0, r2 │ │ │ │ - add.w r7, r8, r2 │ │ │ │ vmls.f32 s15, s12, s18 │ │ │ │ vmul.f32 s6, s6, s28 │ │ │ │ vadd.f32 s12, s22, s12 │ │ │ │ - vldr s22, [pc, #400] @ 6a790 │ │ │ │ + vldr s22, [pc, #368] @ 6ffa0 │ │ │ │ vadd.f32 s10, s6, s15 │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ vsub.f32 s5, s15, s7 │ │ │ │ vadd.f32 s15, s7, s15 │ │ │ │ vmul.f32 s7, s8, s26 │ │ │ │ vmul.f32 s8, s8, s27 │ │ │ │ - vmla.f32 s7, s0, s27 │ │ │ │ vadd.f32 s6, s19, s10 │ │ │ │ vsub.f32 s10, s10, s19 │ │ │ │ vmul.f32 s19, s12, s31 │ │ │ │ vmul.f32 s12, s12, s30 │ │ │ │ vnmls.f32 s8, s0, s26 │ │ │ │ + vmla.f32 s7, s0, s27 │ │ │ │ vadd.f32 s0, s4, s11 │ │ │ │ vsub.f32 s11, s11, s4 │ │ │ │ vmla.f32 s12, s1, s31 │ │ │ │ vnmls.f32 s19, s1, s30 │ │ │ │ - vsub.f32 s4, s0, s7 │ │ │ │ - vadd.f32 s0, s7, s0 │ │ │ │ - vmov.f32 s7, s17 │ │ │ │ vadd.f32 s18, s8, s11 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vsub.f32 s8, s9, s24 │ │ │ │ vadd.f32 s9, s9, s24 │ │ │ │ - vldr s24, [pc, #308] @ 6a794 │ │ │ │ + vldr s24, [pc, #288] @ 6ffa4 │ │ │ │ + vsub.f32 s4, s0, s7 │ │ │ │ + vadd.f32 s0, s7, s0 │ │ │ │ + vmov.f32 s7, s17 │ │ │ │ vmls.f32 s7, s9, s3 │ │ │ │ vadd.f32 s9, s9, s9 │ │ │ │ vmul.f32 s8, s8, s29 │ │ │ │ vadd.f32 s9, s9, s17 │ │ │ │ - vldr s17, [sp, #20] │ │ │ │ - vstr s9, [r8] │ │ │ │ + vldr s17, [sp, #12] │ │ │ │ + vstr s9, [fp] │ │ │ │ vadd.f32 s9, s8, s7 │ │ │ │ vsub.f32 s7, s7, s8 │ │ │ │ vsub.f32 s1, s9, s12 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ - vldr s9, [pc, #268] @ 6a798 │ │ │ │ + vldr s9, [pc, #236] @ 6ffa8 │ │ │ │ vstr s1, [r3] │ │ │ │ - lsls r3, r0, #2 │ │ │ │ - vstr s12, [r7] │ │ │ │ + add.w r3, fp, ip │ │ │ │ + vstr s12, [r3] │ │ │ │ vsub.f32 s12, s7, s19 │ │ │ │ - subs r7, r7, r5 │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ vadd.f32 s19, s19, s7 │ │ │ │ vmul.f32 s7, s13, s22 │ │ │ │ vmul.f32 s13, s13, s23 │ │ │ │ - vmla.f32 s7, s21, s23 │ │ │ │ - vstr s12, [r7] │ │ │ │ + vstr s12, [r3] │ │ │ │ vmul.f32 s12, s5, s9 │ │ │ │ - vmla.f32 s12, s18, s24 │ │ │ │ vmul.f32 s5, s5, s24 │ │ │ │ vnmls.f32 s13, s21, s22 │ │ │ │ - vstr s19, [r6] │ │ │ │ - vldr s19, [sp, #24] │ │ │ │ - adds r6, r1, r3 │ │ │ │ - subs r3, r7, r3 │ │ │ │ + vstr s19, [r8] │ │ │ │ + vmla.f32 s7, s21, s23 │ │ │ │ + vldr s19, [sp, #16] │ │ │ │ + add.w r8, r1, lr │ │ │ │ + sub.w r3, r3, lr │ │ │ │ + mov.w lr, #44 @ 0x2c │ │ │ │ + vmla.f32 s12, s18, s24 │ │ │ │ vnmls.f32 s5, s18, s9 │ │ │ │ - vldr s18, [sp, #36] @ 0x24 │ │ │ │ + mla lr, lr, r4, r1 │ │ │ │ + vldr s18, [sp, #28] │ │ │ │ vmul.f32 s8, s12, s31 │ │ │ │ vmul.f32 s12, s12, s30 │ │ │ │ - vmla.f32 s12, s7, s31 │ │ │ │ - vnmls.f32 s8, s7, s30 │ │ │ │ - vadd.f32 s7, s17, s19 │ │ │ │ vadd.f32 s9, s13, s5 │ │ │ │ vsub.f32 s13, s13, s5 │ │ │ │ + vnmls.f32 s8, s7, s30 │ │ │ │ + vmla.f32 s12, s7, s31 │ │ │ │ + vadd.f32 s7, s17, s19 │ │ │ │ + vmul.f32 s13, s13, s29 │ │ │ │ vmov.f32 s1, s7 │ │ │ │ vmls.f32 s1, s9, s3 │ │ │ │ vadd.f32 s9, s9, s9 │ │ │ │ - vmul.f32 s13, s13, s29 │ │ │ │ vadd.f32 s9, s9, s7 │ │ │ │ - vstr s9, [r6] │ │ │ │ + vstr s9, [r8] │ │ │ │ vadd.f32 s9, s1, s13 │ │ │ │ - movs r6, #44 @ 0x2c │ │ │ │ vsub.f32 s13, s1, s13 │ │ │ │ - vldr s1, [pc, #136] @ 6a79c │ │ │ │ + vldr s1, [pc, #88] @ 6ffac │ │ │ │ vsub.f32 s7, s9, s12 │ │ │ │ - mla r6, r6, r0, r1 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ - vldr s9, [pc, #124] @ 6a7a0 │ │ │ │ + vldr s9, [pc, #80] @ 6ffb0 │ │ │ │ vstr s7, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s12, [r6] │ │ │ │ - movs r6, #24 │ │ │ │ + add r3, r0 │ │ │ │ + vmul.f32 s5, s14, s9 │ │ │ │ + vstr s12, [lr] │ │ │ │ vsub.f32 s12, s13, s8 │ │ │ │ + add.w lr, r4, r4, lsl #1 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ - vmul.f32 s5, s14, s9 │ │ │ │ vmul.f32 s14, s14, s1 │ │ │ │ - mul.w r6, r0, r6 │ │ │ │ - vmla.f32 s5, s20, s1 │ │ │ │ - vldr s1, [sp, #28] │ │ │ │ - adds r7, r1, r6 │ │ │ │ - vnmls.f32 s14, s20, s9 │ │ │ │ - vstr s12, [r7] │ │ │ │ - adds r7, r1, r2 │ │ │ │ - vldr s12, [pc, #72] @ 6a7a4 │ │ │ │ - vstr s8, [r3] │ │ │ │ - subs r3, r3, r6 │ │ │ │ - vldr s8, [pc, #64] @ 6a7a8 │ │ │ │ - vmul.f32 s13, s6, s12 │ │ │ │ - vmla.f32 s13, s4, s8 │ │ │ │ - b.n 6a7c4 │ │ │ │ - nop │ │ │ │ + mov.w r8, lr, lsl #3 │ │ │ │ + b.n 6ffd4 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #150 @ 0x96 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ subs r5, r7, r6 │ │ │ │ @@ -112540,109 +115096,118 @@ │ │ │ │ ldrb r6, [r5, #26] │ │ │ │ subs r7, #127 @ 0x7f │ │ │ │ ldr r0, [sp, #324] @ 0x144 │ │ │ │ subs r5, #128 @ 0x80 │ │ │ │ add r0, sp, #576 @ 0x240 │ │ │ │ subs r6, #126 @ 0x7e │ │ │ │ cmn.w r1, #252928 @ 0x3dc00 │ │ │ │ + str r0, [sp, #128] @ 0x80 │ │ │ │ + movs r1, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ strb r2, [r4, r6] │ │ │ │ subs r7, #96 @ 0x60 │ │ │ │ add r0, sp, #428 @ 0x1ac │ │ │ │ subs r6, #246 @ 0xf6 │ │ │ │ - ldr r0, [pc, #160] @ (6a850 ) │ │ │ │ - movs r1, r1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ - movs r0, r0 │ │ │ │ - add r2, pc, #764 @ (adr r2, 6aab4 ) │ │ │ │ + add r2, pc, #764 @ (adr r2, 702c4 ) │ │ │ │ subs r7, #103 @ 0x67 │ │ │ │ cmp r3, #242 @ 0xf2 │ │ │ │ subs r7, #9 │ │ │ │ movs r5, #224 @ 0xe0 │ │ │ │ subs r7, #88 @ 0x58 │ │ │ │ @ instruction: 0xffbe3ed9 │ │ │ │ + add.w lr, r1, lr, lsl #2 │ │ │ │ + add.w r9, r1, r8 │ │ │ │ + vmla.f32 s5, s20, s1 │ │ │ │ + vldr s1, [sp, #20] │ │ │ │ + vstr s12, [r9] │ │ │ │ + vnmls.f32 s14, s20, s9 │ │ │ │ + add.w r9, r1, ip │ │ │ │ + vldr s12, [pc, #-56] @ 6ffbc │ │ │ │ + vstr s8, [r3] │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vldr s8, [pc, #-64] @ 6ffc0 │ │ │ │ + vmul.f32 s13, s6, s12 │ │ │ │ vmul.f32 s6, s6, s8 │ │ │ │ + vmla.f32 s13, s4, s8 │ │ │ │ vnmls.f32 s6, s4, s12 │ │ │ │ - vldr s4, [pc, #-28] @ 6a7b4 │ │ │ │ + vldr s4, [pc, #-80] @ 6ffc4 │ │ │ │ vmul.f32 s7, s13, s31 │ │ │ │ vmul.f32 s13, s13, s30 │ │ │ │ - vmla.f32 s13, s5, s31 │ │ │ │ - vnmls.f32 s7, s5, s30 │ │ │ │ - vsub.f32 s5, s2, s16 │ │ │ │ vadd.f32 s9, s14, s6 │ │ │ │ vsub.f32 s14, s14, s6 │ │ │ │ + vnmls.f32 s7, s5, s30 │ │ │ │ + vmla.f32 s13, s5, s31 │ │ │ │ + vsub.f32 s5, s2, s16 │ │ │ │ vadd.f32 s2, s16, s2 │ │ │ │ + vmul.f32 s14, s14, s29 │ │ │ │ vmov.f32 s20, s5 │ │ │ │ vmls.f32 s20, s9, s3 │ │ │ │ vadd.f32 s9, s9, s9 │ │ │ │ - vmul.f32 s14, s14, s29 │ │ │ │ vadd.f32 s9, s9, s5 │ │ │ │ vstr s9, [r1] │ │ │ │ vadd.f32 s9, s20, s14 │ │ │ │ vsub.f32 s14, s20, s14 │ │ │ │ vsub.f32 s6, s9, s13 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ - vldr s9, [pc, #-100] @ 6a7b8 │ │ │ │ + vldr s9, [pc, #-152] @ 6ffc8 │ │ │ │ vstr s6, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vstr s13, [r7] │ │ │ │ + add r3, r0 │ │ │ │ + vstr s13, [r9] │ │ │ │ vsub.f32 s13, s14, s7 │ │ │ │ vadd.f32 s7, s7, s14 │ │ │ │ - adds r7, r1, r5 │ │ │ │ - vldr s6, [pc, #-120] @ 6a7bc │ │ │ │ + add.w r9, r1, r0 │ │ │ │ + vldr s6, [pc, #-172] @ 6ffcc │ │ │ │ vmul.f32 s14, s1, s9 │ │ │ │ - vstr s13, [r7] │ │ │ │ - add.w r7, r1, r0, lsl #4 │ │ │ │ + vstr s13, [r9] │ │ │ │ + add.w r9, r1, r4, lsl #4 │ │ │ │ vstr s7, [r3] │ │ │ │ vmla.f32 s14, s18, s6 │ │ │ │ - vldr s7, [pc, #-140] @ 6a7c0 │ │ │ │ - subs r3, r3, r6 │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vldr s7, [pc, #-196] @ 6ffd0 │ │ │ │ vmul.f32 s13, s10, s7 │ │ │ │ vmul.f32 s10, s10, s4 │ │ │ │ - vmla.f32 s10, s0, s7 │ │ │ │ vnmls.f32 s13, s0, s4 │ │ │ │ - vldr s4, [sp, #40] @ 0x28 │ │ │ │ + vmla.f32 s10, s0, s7 │ │ │ │ + vldr s4, [sp, #32] │ │ │ │ vmul.f32 s5, s13, s31 │ │ │ │ vmul.f32 s13, s13, s30 │ │ │ │ - vmla.f32 s13, s14, s31 │ │ │ │ vnmls.f32 s5, s14, s30 │ │ │ │ + vmla.f32 s13, s14, s31 │ │ │ │ vmul.f32 s14, s1, s6 │ │ │ │ vmov.f32 s1, s2 │ │ │ │ vnmls.f32 s14, s18, s9 │ │ │ │ vsub.f32 s7, s14, s10 │ │ │ │ vadd.f32 s10, s14, s10 │ │ │ │ vmls.f32 s1, s7, s3 │ │ │ │ vmul.f32 s10, s10, s29 │ │ │ │ vadd.f32 s7, s7, s7 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ vadd.f32 s14, s1, s10 │ │ │ │ vstr s7, [r3] │ │ │ │ - add r3, r2 │ │ │ │ + add r3, ip │ │ │ │ vsub.f32 s7, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vsub.f32 s14, s1, s10 │ │ │ │ - vstr s7, [r7] │ │ │ │ - movs r7, #36 @ 0x24 │ │ │ │ + vstr s7, [r9] │ │ │ │ + vsub.f32 s7, s19, s17 │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s14, s5 │ │ │ │ - subs r3, r3, r5 │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ vadd.f32 s5, s5, s14 │ │ │ │ - mla r7, r7, r0, r1 │ │ │ │ - vsub.f32 s7, s19, s17 │ │ │ │ vstr s13, [r3] │ │ │ │ vmul.f32 s13, s15, s9 │ │ │ │ - vmla.f32 s13, s11, s6 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vstr s5, [r7] │ │ │ │ - subs r3, r3, r6 │ │ │ │ - vldr s5, [sp, #32] │ │ │ │ - movs r6, #12 │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ + vldr s5, [sp, #24] │ │ │ │ + vmla.f32 s13, s11, s6 │ │ │ │ vnmls.f32 s15, s11, s9 │ │ │ │ vmov.f32 s11, s7 │ │ │ │ vmul.f32 s14, s5, s12 │ │ │ │ - mla r6, r6, r0, r1 │ │ │ │ vmla.f32 s14, s4, s8 │ │ │ │ vmul.f32 s10, s13, s31 │ │ │ │ vmul.f32 s13, s13, s30 │ │ │ │ vnmls.f32 s10, s14, s30 │ │ │ │ vmla.f32 s13, s14, s31 │ │ │ │ vmul.f32 s14, s5, s8 │ │ │ │ vnmls.f32 s14, s4, s12 │ │ │ │ @@ -112651,305 +115216,330 @@ │ │ │ │ vmls.f32 s11, s12, s3 │ │ │ │ vmul.f32 s15, s15, s29 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ vadd.f32 s14, s11, s15 │ │ │ │ vsub.f32 s15, s11, s15 │ │ │ │ vstr s12, [r3] │ │ │ │ - add r3, r2 │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ + add r3, ip │ │ │ │ vsub.f32 s12, s14, s13 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vsub.f32 s14, s15, s10 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - add r8, r2 │ │ │ │ - vstr s12, [r6] │ │ │ │ + vstr s12, [lr] │ │ │ │ vstr s13, [r3] │ │ │ │ - subs r3, r3, r5 │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ vstr s14, [r3] │ │ │ │ - add.w r3, r1, r0, lsl #5 │ │ │ │ - add r1, r2 │ │ │ │ - ldr r2, [sp, #48] @ 0x30 │ │ │ │ + add.w r3, r1, r4, lsl #5 │ │ │ │ vstr s10, [r3] │ │ │ │ - add sl, r2 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + add fp, r2 │ │ │ │ + add r1, r2 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ add r3, r2 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - eors r0, r3 │ │ │ │ - eor.w fp, fp, r3 │ │ │ │ - eors r4, r3 │ │ │ │ - ldr r3, [sp, #172] @ 0xac │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + add r3, r2 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + ldr r3, [sp, #164] @ 0xa4 │ │ │ │ subs r3, #1 │ │ │ │ - str r3, [sp, #172] @ 0xac │ │ │ │ - bne.w 6a3c0 │ │ │ │ - add sp, #60 @ 0x3c │ │ │ │ + str r3, [sp, #164] @ 0xa4 │ │ │ │ + bne.w 6fbcc │ │ │ │ + add sp, #52 @ 0x34 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0006a98c : │ │ │ │ - ldr r2, [pc, #8] @ (6a998 ) │ │ │ │ - ldr r1, [pc, #12] @ (6a99c ) │ │ │ │ +000701e8 : │ │ │ │ + ldr r2, [pc, #8] @ (701f4 ) │ │ │ │ + ldr r1, [pc, #12] @ (701f8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - stc2l 0, cr0, [r4], {8} │ │ │ │ - ldr??.w pc, [fp, #4095] @ 0xfff │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r5, [sp, #24] │ │ │ │ + add r0, sp │ │ │ │ + movs r1, r1 │ │ │ │ + ldr??.w pc, [r7, #255]! │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ ldrd r4, r6, [sp, #16] │ │ │ │ + ldr r5, [sp, #24] │ │ │ │ add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ add.w r2, r2, ip, lsl #3 │ │ │ │ - bge.n 6aa20 │ │ │ │ - cmp r5, #1 │ │ │ │ + bge.n 70288 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ + cmp r5, #1 │ │ │ │ ittt eq │ │ │ │ - addeq.w ip, r1, r3 │ │ │ │ addeq r2, #8 │ │ │ │ + addeq.w ip, r1, r3 │ │ │ │ addeq r3, r3, r0 │ │ │ │ - bne.n 6aa22 │ │ │ │ + bne.n 70290 │ │ │ │ vldr s14, [r1] │ │ │ │ mov r5, r1 │ │ │ │ - vldr s15, [ip] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + cmp r6, r4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vldr s12, [r3] │ │ │ │ - subs r1, #4 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s15, [ip] │ │ │ │ vldr s10, [r0] │ │ │ │ - adds r2, #8 │ │ │ │ - cmp r6, r4 │ │ │ │ vadd.f32 s11, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vsub.f32 s13, s10, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vstmia r0!, {s14} │ │ │ │ vstr s15, [r5] │ │ │ │ mov r5, ip │ │ │ │ - vldr s12, [r2, #-12] │ │ │ │ sub.w ip, ip, #4 │ │ │ │ vldr s15, [r2, #-16] │ │ │ │ + vldr s12, [r2, #-12] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vnmls.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vstmia r3!, {s14} │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 6a9c6 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 70228 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r1, r3 │ │ │ │ - rsb lr, r5, #0 │ │ │ │ - adds r2, #8 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ add r3, r0 │ │ │ │ + rsb lr, r5, #0 │ │ │ │ vldr s11, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + cmp r6, r4 │ │ │ │ vldr s13, [r0] │ │ │ │ - adds r2, #8 │ │ │ │ vldr s10, [r1] │ │ │ │ - cmp r6, r4 │ │ │ │ vldr s14, [ip] │ │ │ │ vsub.f32 s12, s13, s10 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vadd.f32 s15, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vstr s13, [r0] │ │ │ │ add r0, r5 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, lr │ │ │ │ - vldr s13, [r2, #-12] │ │ │ │ vldr s11, [r2, #-16] │ │ │ │ + vldr s13, [r2, #-12] │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vmla.f32 s15, s12, s13 │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ + vmla.f32 s15, s12, s13 │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, r5 │ │ │ │ vstr s15, [ip] │ │ │ │ sub.w ip, ip, r5 │ │ │ │ - bne.n 6aa30 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 702a2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ │ │ │ │ -0006aa8c : │ │ │ │ - ldr r2, [pc, #8] @ (6aa98 ) │ │ │ │ - ldr r1, [pc, #12] @ (6aa9c ) │ │ │ │ +00070308 : │ │ │ │ + ldr r2, [pc, #8] @ (70314 ) │ │ │ │ + ldr r1, [pc, #12] @ (70318 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - @ instruction: 0xfbf40008 │ │ │ │ - vmaxnm.f32 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ - ldr r4, [sp, #36] @ 0x24 │ │ │ │ + muls r0, r7 │ │ │ │ + movs r1, r1 │ │ │ │ + mcr2 15, 7, pc, cr11, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r5, r6, [sp, #28] │ │ │ │ - subs r7, r5, #1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ + add.w r7, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r6 │ │ │ │ add.w r2, r2, r7, lsl #4 │ │ │ │ - bge.n 6ab88 │ │ │ │ - mov.w lr, r3, lsl #2 │ │ │ │ - lsls r7, r3, #3 │ │ │ │ + bge.n 7041e │ │ │ │ cmp r4, #1 │ │ │ │ - bne.n 6ab8c │ │ │ │ - adds r2, #16 │ │ │ │ + mov.w lr, r3, lsl #2 │ │ │ │ + mov.w r7, r3, lsl #3 │ │ │ │ + bne.n 70430 │ │ │ │ + vldr s6, [pc, #448] @ 7050c │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ add.w ip, r0, lr │ │ │ │ add.w r3, r1, lr │ │ │ │ - vldr s6, [pc, #408] @ 6ac64 │ │ │ │ - vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s15, [r1] │ │ │ │ - adds r4, r0, r7 │ │ │ │ - vldr s14, [ip] │ │ │ │ + add.w r4, r0, r7 │ │ │ │ add.w lr, r1, r7 │ │ │ │ - vldr s12, [r3] │ │ │ │ mov r8, r1 │ │ │ │ - vldr s8, [r0] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + vldr s14, [ip] │ │ │ │ + cmp r6, r5 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s12, [r3] │ │ │ │ + vldr s9, [lr] │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ - subs r1, #4 │ │ │ │ - vldr s9, [lr] │ │ │ │ - vmov.f32 s10, s8 │ │ │ │ - adds r2, #16 │ │ │ │ - cmp r6, r5 │ │ │ │ + vldr s8, [r0] │ │ │ │ vsub.f32 s13, s12, s15 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vmov.f32 s12, s9 │ │ │ │ - vmls.f32 s10, s11, s5 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ - vadd.f32 s11, s11, s8 │ │ │ │ + vmov.f32 s10, s8 │ │ │ │ vmls.f32 s12, s13, s5 │ │ │ │ + vmls.f32 s10, s11, s5 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ + vadd.f32 s11, s11, s8 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vstmia r0!, {s11} │ │ │ │ vstr s13, [r8] │ │ │ │ mov r8, r3 │ │ │ │ - vldr s8, [r2, #-28] @ 0xffffffe4 │ │ │ │ - vsub.f32 s9, s10, s15 │ │ │ │ - vldr s13, [r2, #-32] @ 0xffffffe0 │ │ │ │ - vadd.f32 s15, s15, s10 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ + vldr s13, [r2, #-32] @ 0xffffffe0 │ │ │ │ vadd.f32 s7, s12, s14 │ │ │ │ + vsub.f32 s9, s10, s15 │ │ │ │ + vldr s8, [r2, #-28] @ 0xffffffe4 │ │ │ │ + vadd.f32 s15, s15, s10 │ │ │ │ vmul.f32 s11, s8, s7 │ │ │ │ vnmls.f32 s11, s13, s9 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vmla.f32 s13, s8, s9 │ │ │ │ vstmia ip!, {s11} │ │ │ │ vstr s13, [r8] │ │ │ │ vsub.f32 s13, s12, s14 │ │ │ │ - vldr s11, [r2, #-20] @ 0xffffffec │ │ │ │ vldr s14, [r2, #-24] @ 0xffffffe8 │ │ │ │ + vldr s11, [r2, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s12, s11, s13 │ │ │ │ vnmls.f32 s12, s14, s15 │ │ │ │ vmul.f32 s14, s14, s13 │ │ │ │ vmla.f32 s14, s11, s15 │ │ │ │ vstr s12, [r4] │ │ │ │ vstr s14, [lr] │ │ │ │ - bne.n 6aad0 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - adds r2, #16 │ │ │ │ - rsb r9, r4, #0 │ │ │ │ + bne.n 7035e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s6, [pc, #216] @ 7050c │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ add.w ip, r0, lr │ │ │ │ + rsb r9, r4, #0 │ │ │ │ add.w r3, r1, lr │ │ │ │ - vldr s6, [pc, #196] @ 6ac64 │ │ │ │ - vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr s13, [r1] │ │ │ │ add.w r8, r0, r7 │ │ │ │ - vldr s14, [ip] │ │ │ │ add.w lr, r1, r7 │ │ │ │ - vldr s10, [r0] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + vldr s14, [ip] │ │ │ │ + cmp r6, r5 │ │ │ │ vldr s11, [r8] │ │ │ │ - adds r2, #16 │ │ │ │ + vldr s12, [lr] │ │ │ │ vadd.f32 s8, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - vmov.f32 s15, s10 │ │ │ │ - vldr s12, [lr] │ │ │ │ - cmp r6, r5 │ │ │ │ + vldr s10, [r0] │ │ │ │ vsub.f32 s9, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vmov.f32 s11, s12 │ │ │ │ - vmls.f32 s15, s8, s5 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ + vmov.f32 s15, s10 │ │ │ │ vadd.f32 s10, s10, s8 │ │ │ │ vmls.f32 s11, s9, s5 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ + vmls.f32 s15, s8, s5 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vstr s10, [r0] │ │ │ │ add r0, r4 │ │ │ │ vstr s12, [r1] │ │ │ │ add r1, r9 │ │ │ │ - vldr s7, [r2, #-28] @ 0xffffffe4 │ │ │ │ - vsub.f32 s12, s15, s13 │ │ │ │ vldr s9, [r2, #-32] @ 0xffffffe0 │ │ │ │ - vadd.f32 s15, s15, s13 │ │ │ │ + vldr s7, [r2, #-28] @ 0xffffffe4 │ │ │ │ vadd.f32 s8, s14, s11 │ │ │ │ vsub.f32 s14, s11, s14 │ │ │ │ + vsub.f32 s12, s15, s13 │ │ │ │ + vadd.f32 s15, s15, s13 │ │ │ │ vmul.f32 s10, s8, s7 │ │ │ │ vnmls.f32 s10, s12, s9 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vmla.f32 s12, s8, s9 │ │ │ │ vstr s10, [ip] │ │ │ │ add ip, r4 │ │ │ │ vstr s12, [r3] │ │ │ │ sub.w r3, r3, r4 │ │ │ │ - vldr s11, [r2, #-20] @ 0xffffffec │ │ │ │ vldr s12, [r2, #-24] @ 0xffffffe8 │ │ │ │ + vldr s11, [r2, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ vstr s13, [r8] │ │ │ │ vstr s15, [lr] │ │ │ │ - bne.n 6aba4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 6acdc │ │ │ │ + bne.n 7044c │ │ │ │ + b.n 7041e │ │ │ │ + cbz r7, 70584 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -0006ac68 : │ │ │ │ - ldr r2, [pc, #8] @ (6ac74 ) │ │ │ │ - ldr r1, [pc, #12] @ (6ac78 ) │ │ │ │ +00070510 : │ │ │ │ + ldr r2, [pc, #8] @ (7051c ) │ │ │ │ + ldr r1, [pc, #12] @ (70520 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - @ instruction: 0xfa480008 │ │ │ │ - mcr2 15, 1, pc, cr15, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + sbcs r0, r4 │ │ │ │ + movs r1, r1 │ │ │ │ + mcr2 15, 0, pc, cr3, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ ldrd r4, r7, [sp, #48] @ 0x30 │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ - subs r6, r4, #1 │ │ │ │ + add.w r6, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r7 │ │ │ │ - mla r2, ip, r6, r2 │ │ │ │ - bge.w 6ad9e │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w r2, r2, r6, lsl #3 │ │ │ │ + bge.w 7065e │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ cmp r5, #1 │ │ │ │ mov.w lr, r3, lsl #3 │ │ │ │ itt eq │ │ │ │ addeq.w r3, r2, #24 │ │ │ │ rsbeq r2, ip, #0 │ │ │ │ - bne.n 6ada4 │ │ │ │ + bne.w 70676 │ │ │ │ add.w r5, r1, ip │ │ │ │ vldr s11, [r0] │ │ │ │ add.w r6, r0, ip │ │ │ │ - adds r4, #1 │ │ │ │ add.w r9, r6, ip │ │ │ │ - adds r3, #24 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ vldr s15, [r5] │ │ │ │ add r5, lr │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w r8, r5, r2 │ │ │ │ add.w sl, r9, ip │ │ │ │ + add.w r8, r5, r2 │ │ │ │ cmp r7, r4 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r3, r3, #24 │ │ │ │ + vldr s14, [r5] │ │ │ │ vadd.f32 s9, s15, s11 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s14, [r5] │ │ │ │ vldr s7, [r8] │ │ │ │ vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ vsub.f32 s10, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [sl] │ │ │ │ @@ -112959,69 +115549,74 @@ │ │ │ │ vadd.f32 s14, s14, s7 │ │ │ │ vadd.f32 s7, s8, s9 │ │ │ │ vsub.f32 s9, s9, s8 │ │ │ │ vstmia r0!, {s7} │ │ │ │ vadd.f32 s7, s13, s10 │ │ │ │ vsub.f32 s10, s10, s13 │ │ │ │ vstr s7, [sl] │ │ │ │ - vldr s13, [r3, #-36] @ 0xffffffdc │ │ │ │ vldr s7, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s13, [r3, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s8, s13, s10 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s7, s10 │ │ │ │ vnmls.f32 s8, s7, s9 │ │ │ │ + vmla.f32 s13, s7, s10 │ │ │ │ vadd.f32 s7, s15, s12 │ │ │ │ vsub.f32 s9, s11, s14 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vstr s8, [r9] │ │ │ │ vstr s13, [r8] │ │ │ │ add r8, r2 │ │ │ │ - vldr s8, [r3, #-44] @ 0xffffffd4 │ │ │ │ vldr s13, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s8, [r3, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s10, s8, s7 │ │ │ │ vnmls.f32 s10, s13, s9 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vmla.f32 s13, s8, s9 │ │ │ │ vstr s10, [r6] │ │ │ │ add r6, lr │ │ │ │ vstr s13, [r8] │ │ │ │ - vldr s13, [r3, #-28] @ 0xffffffe4 │ │ │ │ vldr s11, [r3, #-32] @ 0xffffffe0 │ │ │ │ + vldr s13, [r3, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s14 │ │ │ │ - vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ + vmla.f32 s13, s11, s15 │ │ │ │ vstr s12, [r6] │ │ │ │ vstr s13, [r5] │ │ │ │ - bne.n 6acae │ │ │ │ + bne.n 7056a │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w sl, r5, lsl #2 │ │ │ │ rsb r3, sl, #0 │ │ │ │ str r3, [sp, #4] │ │ │ │ add.w r3, r2, #24 │ │ │ │ rsb r2, ip, #0 │ │ │ │ add.w r5, r1, ip │ │ │ │ vldr s15, [r0] │ │ │ │ add.w r6, r0, ip │ │ │ │ - adds r4, #1 │ │ │ │ add.w r9, r6, ip │ │ │ │ - adds r3, #24 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ vldr s14, [r5] │ │ │ │ add r5, lr │ │ │ │ - vldr s12, [r6] │ │ │ │ + add.w fp, r9, ip │ │ │ │ add.w r8, r5, r2 │ │ │ │ + cmp r7, r4 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r3, r3, #24 │ │ │ │ vldr s11, [r9] │ │ │ │ - add.w fp, r9, ip │ │ │ │ + vldr s13, [r5] │ │ │ │ vadd.f32 s10, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ - cmp r7, r4 │ │ │ │ - vldr s13, [r5] │ │ │ │ vldr s7, [fp] │ │ │ │ vadd.f32 s8, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vsub.f32 s14, s13, s11 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vldr s11, [r8] │ │ │ │ vsub.f32 s9, s11, s7 │ │ │ │ @@ -113029,528 +115624,522 @@ │ │ │ │ vadd.f32 s7, s10, s8 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ vstr s7, [r0] │ │ │ │ vadd.f32 s7, s14, s9 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ add r0, sl │ │ │ │ vstr s7, [r1] │ │ │ │ - vldr s8, [r3, #-36] @ 0xffffffdc │ │ │ │ vldr s7, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s8, [r3, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s9, s14, s8 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ + vnmls.f32 s9, s10, s7 │ │ │ │ vmla.f32 s14, s10, s8 │ │ │ │ vadd.f32 s8, s12, s13 │ │ │ │ - vnmls.f32 s9, s10, s7 │ │ │ │ vstr s9, [r9] │ │ │ │ vstr s14, [r8] │ │ │ │ vsub.f32 s14, s15, s11 │ │ │ │ - vldr s7, [r3, #-44] @ 0xffffffd4 │ │ │ │ add r8, r2 │ │ │ │ vldr s9, [r3, #-48] @ 0xffffffd0 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ + vldr s7, [r3, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s10, s8, s7 │ │ │ │ vnmls.f32 s10, s14, s9 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vmla.f32 s14, s8, s9 │ │ │ │ vstr s10, [r6] │ │ │ │ add r6, lr │ │ │ │ vstr s14, [r8] │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ - vldr s11, [r3, #-28] @ 0xffffffe4 │ │ │ │ vldr s12, [r3, #-32] @ 0xffffffe0 │ │ │ │ + vldr s11, [r3, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ vstr s13, [r6] │ │ │ │ vstr s15, [r5] │ │ │ │ ldr r5, [sp, #4] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 6adb6 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 70688 │ │ │ │ + b.n 7065e │ │ │ │ + nop │ │ │ │ │ │ │ │ -0006aeac : │ │ │ │ - ldr r2, [pc, #8] @ (6aeb8 ) │ │ │ │ - ldr r1, [pc, #12] @ (6aebc ) │ │ │ │ +00070780 : │ │ │ │ + ldr r2, [pc, #8] @ (7078c ) │ │ │ │ + ldr r1, [pc, #12] @ (70790 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - ldrh.w r0, [r4, r8] │ │ │ │ - stc2l 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + subs r7, #96 @ 0x60 │ │ │ │ + movs r1, r1 │ │ │ │ + ldc2 15, cr15, [fp, #1020] @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ - sub sp, #20 │ │ │ │ - ldr r6, [sp, #64] @ 0x40 │ │ │ │ - ldr r4, [sp, #72] @ 0x48 │ │ │ │ - subs r5, r6, #1 │ │ │ │ - add.w r2, r2, r5, lsl #5 │ │ │ │ - ldr r5, [sp, #68] @ 0x44 │ │ │ │ - cmp r6, r5 │ │ │ │ - bge.w 6b092 │ │ │ │ - movs r5, #12 │ │ │ │ - lsls r7, r3, #2 │ │ │ │ - mov.w sl, r3, lsl #3 │ │ │ │ - cmp r4, #1 │ │ │ │ - mul.w r3, r5, r3 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - bne.w 6b09c │ │ │ │ - add.w r3, r2, #32 │ │ │ │ - negs r5, r7 │ │ │ │ - rsb r9, sl, #0 │ │ │ │ - vldr s6, [pc, #856] @ 6b254 │ │ │ │ - vldr s8, [pc, #856] @ 6b258 │ │ │ │ + sub sp, #12 │ │ │ │ + ldr r4, [sp, #56] @ 0x38 │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ + add.w r6, r4, #4294967295 @ 0xffffffff │ │ │ │ + add.w r2, r2, r6, lsl #5 │ │ │ │ + ldr r6, [sp, #60] @ 0x3c │ │ │ │ + cmp r4, r6 │ │ │ │ + bge.w 70978 │ │ │ │ + cmp r5, #1 │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ + mov.w ip, r3, lsl #3 │ │ │ │ + mov.w lr, r3, lsl #4 │ │ │ │ + bne.w 70994 │ │ │ │ + vldr s6, [pc, #876] @ 70b44 │ │ │ │ vmov.f32 s7, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s9, [pc, #852] @ 6b25c │ │ │ │ - str r6, [sp, #64] @ 0x40 │ │ │ │ - adds r2, r0, r7 │ │ │ │ + add.w r3, r2, #32 │ │ │ │ + add.w r5, r0, r6 │ │ │ │ + add.w r2, r1, r6 │ │ │ │ + str.w lr, [sp] │ │ │ │ + vldr s8, [pc, #856] @ 70b48 │ │ │ │ + vldr s9, [pc, #856] @ 70b4c │ │ │ │ + add.w r7, r0, ip │ │ │ │ + add.w r9, r2, ip │ │ │ │ vldr s14, [r1] │ │ │ │ - adds r4, r1, r7 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - vldr s0, [r0] │ │ │ │ - adds r3, #32 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - vldr s11, [r4] │ │ │ │ - add r4, r6 │ │ │ │ - add.w ip, r4, r5 │ │ │ │ - vmov.f32 s10, s0 │ │ │ │ + add.w r8, r7, ip │ │ │ │ + add.w sl, r5, ip │ │ │ │ + mov lr, r1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + vldr s15, [r5] │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + vldr s11, [r2] │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r2] │ │ │ │ - add r2, sl │ │ │ │ - add.w lr, r2, r5 │ │ │ │ - add.w r8, ip, r5 │ │ │ │ - vldr s1, [r4] │ │ │ │ - mov r6, r1 │ │ │ │ + vldr s14, [r7] │ │ │ │ + vldr s4, [sl] │ │ │ │ + add r6, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ + sub.w fp, r6, ip │ │ │ │ + vldr s0, [r0] │ │ │ │ vadd.f32 s12, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ + vldr s11, [r8] │ │ │ │ vmul.f32 s5, s15, s9 │ │ │ │ - vldr s11, [r2] │ │ │ │ - vldr s4, [lr] │ │ │ │ - add.w fp, lr, r5 │ │ │ │ - subs r1, #4 │ │ │ │ + vldr s1, [r6] │ │ │ │ + vmov.f32 s10, s0 │ │ │ │ vmla.f32 s5, s14, s8 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vsub.f32 s3, s13, s12 │ │ │ │ vadd.f32 s12, s12, s13 │ │ │ │ vnmls.f32 s14, s15, s8 │ │ │ │ - vldr s15, [ip] │ │ │ │ + vldr s15, [r9] │ │ │ │ vmls.f32 s10, s12, s7 │ │ │ │ vadd.f32 s12, s12, s0 │ │ │ │ vmul.f32 s3, s3, s6 │ │ │ │ vsub.f32 s16, s15, s11 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r8] │ │ │ │ + vldr s15, [fp] │ │ │ │ vstmia r0!, {s12} │ │ │ │ vsub.f32 s13, s15, s4 │ │ │ │ vadd.f32 s4, s4, s15 │ │ │ │ vmul.f32 s15, s11, s9 │ │ │ │ vmul.f32 s2, s4, s9 │ │ │ │ vmla.f32 s15, s4, s8 │ │ │ │ vsub.f32 s4, s16, s13 │ │ │ │ vadd.f32 s13, s13, s16 │ │ │ │ vnmls.f32 s2, s11, s8 │ │ │ │ vmov.f32 s11, s1 │ │ │ │ - vmls.f32 s11, s13, s7 │ │ │ │ vmul.f32 s4, s4, s6 │ │ │ │ + vmls.f32 s11, s13, s7 │ │ │ │ vadd.f32 s13, s13, s1 │ │ │ │ - vstr s13, [r6] │ │ │ │ + vstr s13, [lr] │ │ │ │ vsub.f32 s13, s10, s3 │ │ │ │ vldr s0, [r3, #-52] @ 0xffffffcc │ │ │ │ vsub.f32 s12, s11, s4 │ │ │ │ vsub.f32 s1, s13, s2 │ │ │ │ vadd.f32 s13, s13, s2 │ │ │ │ vadd.f32 s16, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vldr s14, [r3, #-56] @ 0xffffffc8 │ │ │ │ vmul.f32 s2, s0, s16 │ │ │ │ vnmls.f32 s2, s14, s1 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ vmla.f32 s14, s0, s1 │ │ │ │ - vstr s2, [fp] │ │ │ │ - vstr s14, [r8] │ │ │ │ - vldr s1, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vstr s2, [r7] │ │ │ │ + mov r7, r2 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ + vstr s14, [fp] │ │ │ │ vldr s14, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s1, [r3, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s2, s1, s12 │ │ │ │ vnmls.f32 s2, s14, s13 │ │ │ │ vmul.f32 s14, s14, s12 │ │ │ │ vmla.f32 s14, s1, s13 │ │ │ │ - vstr s2, [lr] │ │ │ │ - add lr, r9 │ │ │ │ - vstr s14, [ip] │ │ │ │ + vstr s2, [sl] │ │ │ │ + vstr s14, [r9] │ │ │ │ vadd.f32 s14, s10, s3 │ │ │ │ vldr s13, [r3, #-64] @ 0xffffffc0 │ │ │ │ - add ip, r9 │ │ │ │ vsub.f32 s10, s14, s15 │ │ │ │ vadd.f32 s15, s14, s15 │ │ │ │ vadd.f32 s14, s11, s4 │ │ │ │ vldr s11, [r3, #-60] @ 0xffffffc4 │ │ │ │ vadd.f32 s4, s14, s5 │ │ │ │ vsub.f32 s14, s14, s5 │ │ │ │ vmul.f32 s12, s11, s4 │ │ │ │ vnmls.f32 s12, s13, s10 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ vmla.f32 s13, s11, s10 │ │ │ │ - vstr s12, [lr] │ │ │ │ - vstr s13, [ip] │ │ │ │ - vldr s11, [r3, #-36] @ 0xffffffdc │ │ │ │ + vstmia r5!, {s12} │ │ │ │ + vstr s13, [r7] │ │ │ │ vldr s13, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s11, [r3, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s12, s11, s14 │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s14 │ │ │ │ vmla.f32 s13, s11, s15 │ │ │ │ - vstr s12, [r2] │ │ │ │ - ldr r2, [sp, #64] @ 0x40 │ │ │ │ - vstr s13, [r4] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - ldrd r4, r2, [sp, #64] @ 0x40 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.w 6af0c │ │ │ │ - add sp, #20 │ │ │ │ + vstr s12, [r8] │ │ │ │ + vstr s13, [r6] │ │ │ │ + ldr r6, [sp, #60] @ 0x3c │ │ │ │ + cmp r6, r4 │ │ │ │ + bne.w 707f4 │ │ │ │ + add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - negs r5, r7 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - rsb r9, sl, #0 │ │ │ │ - negs r3, r3 │ │ │ │ - vldr s6, [pc, #424] @ 6b254 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - add.w r3, r2, #32 │ │ │ │ - vldr s8, [pc, #424] @ 6b25c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ + vldr s6, [pc, #424] @ 70b44 │ │ │ │ vmov.f32 s7, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s9, [pc, #412] @ 6b258 │ │ │ │ - adds r2, r0, r7 │ │ │ │ + add.w r5, r0, r6 │ │ │ │ + vldr s8, [pc, #420] @ 70b4c │ │ │ │ + rsb r3, r7, #0 │ │ │ │ + vldr s9, [pc, #408] @ 70b48 │ │ │ │ + strd r3, lr, [sp] │ │ │ │ + add.w r3, r2, #32 │ │ │ │ + mov lr, r7 │ │ │ │ + add.w r2, r1, r6 │ │ │ │ vldr s15, [r1] │ │ │ │ - adds r4, r1, r7 │ │ │ │ + add.w r7, r0, ip │ │ │ │ + add.w r9, r2, ip │ │ │ │ + add.w r8, r7, ip │ │ │ │ + add.w sl, r5, ip │ │ │ │ + vldr s13, [r5] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r3, r3, #32 │ │ │ │ + vldr s14, [r7] │ │ │ │ ldr r6, [sp, #4] │ │ │ │ - vldr s2, [r0] │ │ │ │ - adds r3, #32 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - vmov.f32 s1, s2 │ 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s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ + vldr s15, [sl] │ │ │ │ vstr s2, [r0] │ │ │ │ + add r0, lr │ │ │ │ + vsub.f32 s5, s1, s10 │ │ │ │ vsub.f32 s0, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vsub.f32 s5, s1, s10 │ │ │ │ vmul.f32 s15, s13, s8 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s12, s8 │ │ │ │ vnmls.f32 s15, s12, s9 │ │ │ │ + vmla.f32 s13, s12, s8 │ │ │ │ vsub.f32 s12, s11, s0 │ │ │ │ vadd.f32 s11, s11, s0 │ │ │ │ vmov.f32 s0, s3 │ │ │ │ - vmul.f32 s12, s12, s6 │ │ │ │ vmls.f32 s0, s11, s7 │ │ │ │ + vmul.f32 s12, s12, s6 │ │ │ │ vadd.f32 s3, s3, s11 │ │ │ │ vsub.f32 s11, s5, s15 │ │ │ │ vadd.f32 s15, s15, s5 │ │ │ │ vstr s3, [r1] │ │ │ │ - vldr s16, [r3, #-52] @ 0xffffffcc │ │ │ │ vldr s3, [r3, #-56] @ 0xffffffc8 │ │ │ │ vsub.f32 s5, s0, s12 │ │ │ │ + vldr s16, [r3, #-52] @ 0xffffffcc │ │ │ │ vadd.f32 s2, s14, s5 │ │ │ │ vsub.f32 s14, s5, s14 │ │ │ │ vmul.f32 s5, s2, s16 │ │ │ │ vnmls.f32 s5, s11, s3 │ │ │ │ vmul.f32 s11, s11, s16 │ │ │ │ vmla.f32 s11, s2, s3 │ │ │ │ - vstr s5, [fp] │ │ │ │ - vstr s11, [r8] │ │ │ │ - vldr s3, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vstr s5, [r7] │ │ │ │ + vstr s11, [fp] │ │ │ │ vldr s5, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s3, [r3, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s11, s14, s3 │ │ │ │ vnmls.f32 s11, s15, s5 │ │ │ │ vmul.f32 s15, s15, s3 │ │ │ │ vmla.f32 s15, s14, s5 │ │ │ │ vadd.f32 s14, s12, s0 │ │ │ │ - vstr s11, [lr] │ │ │ │ - add lr, r9 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s11, [sl] │ │ │ │ + vstr s15, [r9] │ │ │ │ vadd.f32 s15, s10, s1 │ │ │ │ vadd.f32 s10, s4, s14 │ │ │ │ - vldr s5, [r3, #-60] @ 0xffffffc4 │ │ │ │ vldr s12, [r3, #-64] @ 0xffffffc0 │ │ │ │ - add ip, r9 │ │ │ │ vsub.f32 s14, s14, s4 │ │ │ │ + vldr s5, [r3, #-60] @ 0xffffffc4 │ │ │ │ vsub.f32 s11, s15, s13 │ │ │ │ vadd.f32 s15, s13, s15 │ │ │ │ vmul.f32 s13, s10, s5 │ │ │ │ vnmls.f32 s13, s11, s12 │ │ │ │ vmul.f32 s11, s11, s5 │ │ │ │ vmla.f32 s11, s10, s12 │ │ │ │ - vstr s13, [lr] │ │ │ │ - vstr s11, [ip] │ │ │ │ - vldr s11, [r3, #-36] @ 0xffffffdc │ │ │ │ + vstr s13, [r5] │ │ │ │ + add r5, lr │ │ │ │ + vstr s11, [r2] │ │ │ │ + sub.w r2, r2, lr │ │ │ │ vldr s12, [r3, #-40] @ 0xffffffd8 │ │ │ │ + vldr s11, [r3, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ - vstr s13, [r2] │ │ │ │ - ldr r2, [sp, #64] @ 0x40 │ │ │ │ - vstr s15, [r4] │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - add r0, r2 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - add r1, r2 │ │ │ │ - ldrd r4, r2, [sp, #64] @ 0x40 │ │ │ │ - cmp r2, r4 │ │ │ │ - bne.w 6b0be │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + vstr s13, [r8] │ │ │ │ + vstr s15, [r6] │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ + add r1, r6 │ │ │ │ + ldr r6, [sp, #60] @ 0x3c │ │ │ │ + cmp r6, r4 │ │ │ │ + bne.w 709be │ │ │ │ + b.n 70978 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ │ │ │ │ -0006b260 : │ │ │ │ - ldr r2, [pc, #8] @ (6b26c ) │ │ │ │ - ldr r1, [pc, #12] @ (6b270 ) │ │ │ │ +00070b50 : │ │ │ │ + ldr r2, [pc, #8] @ (70b5c ) │ │ │ │ + ldr r1, [pc, #12] @ (70b60 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - @ instruction: 0xf4b00008 │ │ │ │ - mrrc2 15, 15, pc, r7, cr15 @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #40 @ 0x28 │ │ │ │ + subs r3, #192 @ 0xc0 │ │ │ │ + movs r1, r1 │ │ │ │ + ldc2 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #20 │ │ │ │ - ldr.w r8, [sp, #72] @ 0x48 │ │ │ │ - ldr r5, [sp, #80] @ 0x50 │ │ │ │ - add.w r4, r8, #4294967295 @ 0xffffffff │ │ │ │ - mla r2, r6, r4, r2 │ │ │ │ - ldr r4, [sp, #76] @ 0x4c │ │ │ │ - cmp r8, r4 │ │ │ │ - bge.w 6b47c │ │ │ │ - mov.w sl, #12 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ - lsls r4, r3, #3 │ │ │ │ - mov.w r9, r3, lsl #4 │ │ │ │ - cmp r5, #1 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - mul.w sl, sl, r3 │ │ │ │ - bne.w 6b486 │ │ │ │ - add.w r3, r2, #40 @ 0x28 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - rsb sl, sl, #0 │ │ │ │ - vldr s6, [pc, #948] @ 6b670 │ │ │ │ - negs r6, r2 │ │ │ │ + ldrd r5, r6, [sp, #72] @ 0x48 │ │ │ │ + ldr r4, [sp, #80] @ 0x50 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + add.w r5, r5, r5, lsl #2 │ │ │ │ + add.w r2, r2, r5, lsl #3 │ │ │ │ + ldr r5, [sp, #72] @ 0x48 │ │ │ │ + cmp r5, r6 │ │ │ │ + bge.w 70d7e │ │ │ │ + mov.w ip, r3, lsl #3 │ │ │ │ + cmp r4, #1 │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #4 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + bne.w 70da0 │ │ │ │ + vldr s6, [pc, #492] @ 70d9c │ │ │ │ vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ - str r0, [sp, #0] │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - adds r7, r1, r4 │ │ │ │ + add.w r3, r2, #40 @ 0x28 │ │ │ │ + add.w lr, r1, r5 │ │ │ │ + add.w r2, r0, r5 │ │ │ │ + add.w r4, r1, ip │ │ │ │ + vldr s14, [r0] │ │ │ │ + add.w r5, r0, ip │ │ │ │ + add.w fp, r2, ip │ │ │ │ + add.w sl, lr, ip │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r8, r4, ip │ │ │ │ + add.w r9, r5, ip │ │ │ │ + add.w r3, r3, #40 @ 0x28 │ │ │ │ vldr s13, [r1] │ │ │ │ - add.w r8, r8, #1 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - adds r3, #40 @ 0x28 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add r7, r6 │ │ │ │ - vldr s14, [r2] │ │ │ │ - add r2, r4 │ │ │ │ - add.w ip, r2, r6 │ │ │ │ - vldr s4, [r7] │ │ │ │ - add r7, r9 │ │ │ │ + vldr s11, [r2] │ │ │ │ + vldr s4, [lr] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add ip, r4 │ │ │ │ - vldr s15, [r2] │ │ │ │ - subs r5, r7, r4 │ │ │ │ - add.w lr, ip, r4 │ │ │ │ - add.w fp, r5, r0 │ │ │ │ - ldr r0, [sp, #0] │ │ │ │ + vldr s15, [r5] │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ + vldr s3, [r8] │ │ │ │ vadd.f32 s10, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vadd.f32 s13, s11, s4 │ │ │ │ vsub.f32 s4, s4, s11 │ │ │ │ - vldr s8, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vldr s3, [fp] │ │ │ │ + add.w r6, lr, r7 │ │ │ │ + add r7, r2 │ │ │ │ + str r6, [sp, #4] │ │ │ │ + vldr s8, [r7] │ │ │ │ vadd.f32 s0, s13, s10 │ │ │ │ vsub.f32 s5, s15, s4 │ │ │ │ vsub.f32 s10, s10, s13 │ │ │ │ + vldr s13, [r6] │ │ │ │ vadd.f32 s4, s4, s15 │ │ │ │ - vldr s13, [r7] │ │ │ │ - vldr s15, [ip] │ │ │ │ + mov r6, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ + vldr s15, [fp] │ │ │ │ vmul.f32 s5, s5, s6 │ │ │ │ vadd.f32 s18, s4, s14 │ │ │ │ vmul.f32 s10, s10, s6 │ │ │ │ + vmls.f32 s14, s4, s7 │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r5] │ │ │ │ - vmls.f32 s14, s4, s7 │ │ │ │ + vldr s13, [sl] │ │ │ │ vsub.f32 s2, s13, s8 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ - vldr s13, [lr] │ │ │ │ + vldr s13, [r9] │ │ │ │ vsub.f32 s9, s3, s13 │ │ │ │ vadd.f32 s13, s13, s3 │ │ │ │ vadd.f32 s1, s9, s2 │ │ │ │ vadd.f32 s3, s13, s8 │ │ │ │ vsub.f32 s13, s13, s8 │ │ │ │ vadd.f32 s8, s0, s12 │ │ │ │ vsub.f32 s9, s9, s2 │ │ │ │ vmls.f32 s12, s0, s7 │ │ │ │ vmul.f32 s3, s3, s6 │ │ │ │ vstmia r0!, {s8} │ │ │ │ vadd.f32 s8, s1, s11 │ │ │ │ - str r0, [sp, #0] │ │ │ │ - mov r0, r1 │ │ │ │ vsub.f32 s16, s15, s13 │ │ │ │ vmls.f32 s11, s1, s7 │ │ │ │ vmul.f32 s9, s9, s6 │ │ │ │ vmla.f32 s15, s13, s7 │ │ │ │ - vstr s8, [r0] │ │ │ │ - subs r1, #4 │ │ │ │ - vldr s8, [r3, #-60] @ 0xffffffc4 │ │ │ │ + vstr s8, [r6] │ │ │ │ vldr s17, [r3, #-64] @ 0xffffffc0 │ │ │ │ - vmul.f32 s2, s8, s16 │ │ │ │ - vmul.f32 s8, s8, s18 │ │ │ │ - vmla.f32 s8, s17, s16 │ │ │ │ + vldr s8, [r3, #-60] @ 0xffffffc4 │ │ │ │ vsub.f32 s1, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ + vmul.f32 s2, s8, s16 │ │ │ │ + vmul.f32 s8, s8, s18 │ │ │ │ vnmls.f32 s2, s17, s18 │ │ │ │ - vstr s2, [ip] │ │ │ │ - vstr s8, [r5] │ │ │ │ + vmla.f32 s8, s17, s16 │ │ │ │ + vstr s2, [fp] │ │ │ │ + vstr s8, [sl] │ │ │ │ vsub.f32 s8, s12, s9 │ │ │ │ - vldr s2, [r3, #-68] @ 0xffffffbc │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vldr s10, [r3, #-72] @ 0xffffffb8 │ │ │ │ - add r5, r6 │ │ │ │ + vldr s2, [r3, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s9, s2, s1 │ │ │ │ vnmls.f32 s9, s10, s8 │ │ │ │ vmul.f32 s10, s10, s1 │ │ │ │ vmla.f32 s10, s2, s8 │ │ │ │ - vstr s9, [r2] │ │ │ │ - add r2, r4 │ │ │ │ - vstr s10, [r5] │ │ │ │ - add r5, r4 │ │ │ │ - vldr s8, [r3, #-52] @ 0xffffffcc │ │ │ │ + vstr s9, [r5] │ │ │ │ + vstr s10, [r4] │ │ │ │ + mov r4, lr │ │ │ │ + sub.w lr, lr, #4 │ │ │ │ vldr s10, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s8, [r3, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s9, s8, s11 │ │ │ │ vnmls.f32 s9, s10, s12 │ │ │ │ vmul.f32 s10, s10, s11 │ │ │ │ - vmla.f32 s10, s8, s12 │ │ │ │ vadd.f32 s11, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ - vstr s9, [r2] │ │ │ │ + vmla.f32 s10, s8, s12 │ │ │ │ + vstr s9, [r9] │ │ │ │ vsub.f32 s9, s14, s3 │ │ │ │ - vstr s10, [r5] │ │ │ │ - add r2, sl │ │ │ │ - vldr s13, [r3, #-76] @ 0xffffffb4 │ │ │ │ - add r5, sl │ │ │ │ - vldr s10, [r3, #-80] @ 0xffffffb0 │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ + vstr s10, [r8] │ │ │ │ + vldr s10, [r3, #-80] @ 0xffffffb0 │ │ │ │ + vldr s13, [r3, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s10, s11 │ │ │ │ vnmls.f32 s12, s10, s9 │ │ │ │ - vstr s12, [r2] │ │ │ │ - add r2, r9 │ │ │ │ - vstr s13, [r5] │ │ │ │ - vldr s13, [r3, #-44] @ 0xffffffd4 │ │ │ │ + vmla.f32 s13, s10, s11 │ │ │ │ + vstmia r2!, {s12} │ │ │ │ + vstr s13, [r4] │ │ │ │ vldr s11, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s13, [r3, #-44] @ 0xffffffd4 │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ vmul.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s14 │ │ │ │ - vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ - vstr s12, [r2] │ │ │ │ - ldr r2, [sp, #76] @ 0x4c │ │ │ │ - vstr s13, [r7] │ │ │ │ - cmp r2, r8 │ │ │ │ - bne.w 6b2c4 │ │ │ │ + vmla.f32 s13, s11, s15 │ │ │ │ + vstr s12, [r7] │ │ │ │ + vstr s13, [r4] │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ + ldrd r5, r4, [sp, #72] @ 0x48 │ │ │ │ + cmp r4, r5 │ │ │ │ + bne.w 70bc0 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - negs r6, r6 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - rsb sl, sl, #0 │ │ │ │ - negs r3, r3 │ │ │ │ - vldr s7, [pc, #476] @ 6b670 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + cbz r7, 70e14 │ │ │ │ + subs r7, #93 @ 0x5d │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + vldr s7, [pc, #-12] @ 70d9c │ │ │ │ + vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w r4, r1, r5 │ │ │ │ + add.w fp, r0, r5 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + rsb r3, r3, #0 │ │ │ │ str r3, [sp, #12] │ │ │ │ add.w r3, r2, #40 @ 0x28 │ │ │ │ - vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ - adds r7, r1, r4 │ │ │ │ - adds r2, r0, r4 │ │ │ │ + add.w r2, r1, ip │ │ │ │ vldr s15, [r0] │ │ │ │ - add.w ip, r2, r6 │ │ │ │ - add.w r8, r8, #1 │ │ │ │ - adds r3, #40 @ 0x28 │ │ │ │ - vldr s14, [r7] │ │ │ │ - add r7, r6 │ │ │ │ - vldr s11, [ip] │ │ │ │ - add.w r5, r7, r9 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add ip, r4 │ │ │ │ + add.w r5, r0, ip │ │ │ │ + add.w sl, fp, ip │ │ │ │ + add.w r9, r4, ip │ │ │ │ + vldr s14, [r2] │ │ │ │ + add.w lr, r2, ip │ │ │ │ + add.w r8, r5, ip │ │ │ │ + add.w r3, r3, #40 @ 0x28 │ │ │ │ + vldr s11, [fp] │ │ │ │ + vldr s13, [r5] │ │ │ │ vadd.f32 s10, s15, s14 │ │ │ │ vsub.f32 s4, s15, s14 │ │ │ │ vldr s15, [r1] │ │ │ │ - add.w lr, ip, r4 │ │ │ │ - vldr s14, [r7] │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + vldr s14, [r4] │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ + vldr s9, [r9] │ │ │ │ vadd.f32 s15, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - str r5, [sp, #0] │ │ │ │ + vldr s6, [lr] │ │ │ │ + add.w r6, r4, r7 │ │ │ │ + add r7, fp │ │ │ │ vadd.f32 s0, s12, s15 │ │ │ │ vadd.f32 s3, s13, s14 │ │ │ │ vsub.f32 s5, s13, s14 │ │ │ │ + vldr s13, [sl] │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s13, [ip] │ │ │ │ - vldr s15, [r5] │ │ │ │ - subs r5, r5, r4 │ │ │ │ - add.w fp, r5, r7 │ │ │ │ + vldr s15, [r6] │ │ │ │ vadd.f32 s17, s4, s3 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vmul.f32 s5, s5, s7 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s11, s15, s13 │ │ │ │ - vldr s15, [lr] │ │ │ │ - add lr, r6 │ │ │ │ - vldr s9, [r5] │ │ │ │ - vldr s6, [fp] │ │ │ │ - vldr s13, [lr] │ │ │ │ + vldr s15, [r7] │ │ │ │ + vldr s13, [r8] │ │ │ │ vsub.f32 s16, s9, s15 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vsub.f32 s15, s6, s13 │ │ │ │ vadd.f32 s6, s6, s13 │ │ │ │ vadd.f32 s13, s9, s6 │ │ │ │ vadd.f32 s1, s16, s15 │ │ │ │ vsub.f32 s6, s6, s9 │ │ │ │ @@ -113560,603 +116149,615 @@ │ │ │ │ vmls.f32 s10, s0, s8 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vstr s13, [r0] │ │ │ │ vadd.f32 s13, s11, s1 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vmla.f32 s14, s10, s11 │ │ │ │ + vstr s12, [fp] │ │ │ │ + vstr s14, [r4] │ │ │ │ vldr s11, [r3, #-48] @ 0xffffffd0 │ │ │ │ vldr s12, [r3, #-44] @ 0xffffffd4 │ │ │ │ - ldr r5, [sp, #0] │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ + ldr r2, [sp, #72] @ 0x48 │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vmla.f32 s15, s13, s12 │ │ │ │ + add r1, r5 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #72] @ 0x48 │ │ │ │ vnmls.f32 s14, s13, s11 │ │ │ │ - vstr s14, [r2] │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - vstr s15, [r5] │ │ │ │ + vmla.f32 s15, s13, s12 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + ldr r5, [sp, #72] @ 0x48 │ │ │ │ add r0, r2 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - add r1, r2 │ │ │ │ + sub.w r4, r4, r2 │ │ │ │ + add fp, r2 │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ - cmp r2, r8 │ │ │ │ - bne.w 6b4a0 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s14, [r7] │ │ │ │ + vstr s15, [r6] │ │ │ │ + cmp r2, r5 │ │ │ │ + bne.w 70dc0 │ │ │ │ + b.n 70d7e │ │ │ │ nop │ │ │ │ - cbz r7, 6b6e8 │ │ │ │ - subs r7, #93 @ 0x5d │ │ │ │ │ │ │ │ -0006b674 : │ │ │ │ - ldr r2, [pc, #8] @ (6b680 ) │ │ │ │ - ldr r1, [pc, #12] @ (6b684 ) │ │ │ │ +00070f88 : │ │ │ │ + ldr r2, [pc, #8] @ (70f94 ) │ │ │ │ + ldr r1, [pc, #12] @ (70f98 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - @ instruction: 0xf0cc0008 │ │ │ │ - @ instruction: 0xfbf7ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #48 @ 0x30 │ │ │ │ + adds r7, #184 @ 0xb8 │ │ │ │ + movs r1, r1 │ │ │ │ + @ instruction: 0xfbd3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ - sub sp, #20 │ │ │ │ - ldr.w r9, [sp, #104] @ 0x68 │ │ │ │ - ldr r5, [sp, #112] @ 0x70 │ │ │ │ - add.w r4, r9, #4294967295 @ 0xffffffff │ │ │ │ - mla r2, r6, r4, r2 │ │ │ │ - ldr r4, [sp, #108] @ 0x6c │ │ │ │ - cmp r9, r4 │ │ │ │ - bge.w 6b972 │ │ │ │ - movs r6, #12 │ │ │ │ - lsls r4, r3, #2 │ │ │ │ - mov.w sl, r3, lsl #3 │ │ │ │ - cmp r5, #1 │ │ │ │ - mul.w r6, r6, r3 │ │ │ │ - mov.w r3, r3, lsl #4 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - str r3, [sp, #0] │ │ │ │ - bne.w 6b994 │ │ │ │ - add.w r3, r2, #48 @ 0x30 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - rsb r8, r4, #0 │ │ │ │ - rsb sl, sl, #0 │ │ │ │ - rsb fp, r2, #0 │ │ │ │ - vldr s17, [pc, #680] @ 6b980 │ │ │ │ - vldr s16, [pc, #672] @ 6b97c │ │ │ │ - vldr s0, [pc, #688] @ 6b990 │ │ │ │ - vldr s1, [pc, #680] @ 6b98c │ │ │ │ - vldr s2, [pc, #668] @ 6b984 │ │ │ │ - vldr s3, [pc, #668] @ 6b988 │ │ │ │ - str.w r9, [sp, #104] @ 0x68 │ │ │ │ - adds r2, r0, r4 │ │ │ │ - vldr s15, [r1] │ │ │ │ - adds r5, r1, r4 │ │ │ │ - vldr s23, [r0] │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - mov r9, r1 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add r2, r4 │ │ │ │ - vmov.f32 s8, s23 │ │ │ │ - vmov.f32 s10, s23 │ │ │ │ - vmov.f32 s18, s23 │ │ │ │ - subs r1, #4 │ │ │ │ - vldr s13, [r2] │ │ │ │ + sub sp, #28 │ │ │ │ + ldr r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r0, [sp, #120] @ 0x78 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ + add.w r4, r2, r1, lsl #4 │ │ │ │ + ldrd r2, r1, [sp, #112] @ 0x70 │ │ │ │ + cmp r2, r1 │ │ │ │ + bge.w 712a4 │ │ │ │ + mov.w r1, r3, lsl #3 │ │ │ │ + cmp r0, #1 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + str r1, [sp, #16] │ │ │ │ + mov.w r1, r3, lsl #4 │ │ │ │ + bne.w 712d8 │ │ │ │ + vldr s17, [pc, #728] @ 712c4 │ │ │ │ + add.w ip, r5, r2 │ │ │ │ + add.w r0, r6, r2 │ │ │ │ + add.w r3, r4, #48 @ 0x30 │ │ │ │ + add.w lr, ip, r2 │ │ │ │ + vldr s16, [pc, #704] @ 712c0 │ │ │ │ + add r2, r0 │ │ │ │ + mov r4, r5 │ │ │ │ + vldr s0, [pc, #704] @ 712c8 │ │ │ │ + vldr s1, [pc, #704] @ 712cc │ │ │ │ + vldr s2, [pc, #708] @ 712d4 │ │ │ │ + vldr s3, [pc, #700] @ 712d0 │ │ │ │ + add.w r7, r2, r1 │ │ │ │ + add.w sl, r6, r1 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w fp, r4, r1 │ │ │ │ + add.w r3, r3, #48 @ 0x30 │ │ │ │ + vldr s11, [ip] │ │ │ │ + ldr r5, [sp, #16] │ │ │ │ + vldr s13, [lr] │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add r2, r4 │ │ │ │ - add r5, r4 │ │ │ │ - adds r3, #48 @ 0x30 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add.w r9, ip, r5 │ │ │ │ + add.w r5, r0, r1 │ │ │ │ + vldr s12, [r2] │ │ │ │ + strd r7, r5, [sp, #4] │ │ │ │ + vldr s23, [r4] │ │ │ │ vadd.f32 s22, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s12, [r5] │ │ │ │ + vldr s15, [r9] │ │ │ │ vmul.f32 s6, s11, s0 │ │ │ │ - vldr s15, [r2] │ │ │ │ vmul.f32 s4, s11, s16 │ │ │ │ - vmla.f32 s10, s14, s1 │ │ │ │ - add r5, r6 │ │ │ │ - vmla.f32 s6, s13, s17 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ + vldr s24, [r7] │ │ │ │ + add.w r7, lr, r1 │ │ │ │ + vmov.f32 s8, s23 │ │ │ │ + vmov.f32 s10, s23 │ │ │ │ + vldr s9, [r7] │ │ │ │ + vmov.f32 s18, s23 │ │ │ │ vadd.f32 s21, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + vldr s7, [fp] │ │ │ │ + vmla.f32 s6, s13, s17 │ │ │ │ + vmla.f32 s10, s14, s1 │ │ │ │ vmla.f32 s18, s22, s1 │ │ │ │ - add.w ip, r5, r8 │ │ │ │ - add r2, r6 │ │ │ │ - add.w r6, ip, r8 │ │ │ │ - add.w lr, r2, r8 │ │ │ │ - add.w r7, r6, r8 │ │ │ │ vmla.f32 s6, s15, s16 │ │ │ │ vmla.f32 s4, s15, s17 │ │ │ │ vmul.f32 s12, s15, s0 │ │ │ │ vmul.f32 s15, s22, s3 │ │ │ │ - vmla.f32 s15, s14, s2 │ │ │ │ vmla.f32 s8, s21, s1 │ │ │ │ - vldr s9, [r2] │ │ │ │ - vmls.f32 s4, s13, s0 │ │ │ │ - vldr s24, [r5] │ │ │ │ vnmls.f32 s12, s11, s17 │ │ │ │ - vldr s11, [r6] │ │ │ │ + vmls.f32 s4, s13, s0 │ │ │ │ + vldr s11, [sl] │ │ │ │ + vmla.f32 s15, s14, s2 │ │ │ │ vmls.f32 s12, s13, s16 │ │ │ │ - vldr s13, [ip] │ │ │ │ + vldr s13, [r5] │ │ │ │ + add.w r5, ip, r1 │ │ │ │ + str r5, [sp, #12] │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ vmul.f32 s15, s21, s3 │ │ │ │ vmla.f32 s15, s22, s2 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vmul.f32 s15, s21, s2 │ │ │ │ vmla.f32 s15, s14, s3 │ │ │ │ vadd.f32 s14, s14, s23 │ │ │ │ vadd.f32 s14, s14, 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s19, s1 │ │ │ │ vmls.f32 s11, s9, s16 │ │ │ │ + vmov.f32 s7, s24 │ │ │ │ vmls.f32 s13, s9, s17 │ │ │ │ vmul.f32 s9, s20, s3 │ │ │ │ + vmla.f32 s7, s19, s1 │ │ │ │ vmla.f32 s9, s15, s2 │ │ │ │ vsub.f32 s7, s7, s9 │ │ │ │ vmov.f32 s9, s24 │ │ │ │ vmla.f32 s9, s15, s1 │ │ │ │ vadd.f32 s15, s15, s24 │ │ │ │ vadd.f32 s15, s15, s20 │ │ │ │ vsub.f32 s9, s9, s25 │ │ │ │ vmov.f32 s25, s24 │ │ │ │ - vmla.f32 s25, s20, s1 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vsub.f32 s19, s18, s11 │ │ │ │ vadd.f32 s11, s11, s18 │ │ │ │ + vmla.f32 s25, s20, s1 │ │ │ │ vsub.f32 s18, s9, s6 │ │ │ │ vadd.f32 s9, s9, s6 │ │ │ │ - vstr s15, [r9] │ │ │ │ - vldr s20, [r3, #-68] @ 0xffffffbc │ │ │ │ + vstr s15, [r5] │ │ │ │ vldr s15, [r3, #-72] @ 0xffffffb8 │ │ │ │ + vldr s20, [r3, #-68] @ 0xffffffbc │ │ │ │ vsub.f32 s25, s25, s26 │ │ │ │ vsub.f32 s21, s25, s4 │ │ │ │ vadd.f32 s25, s25, s4 │ │ │ │ vmul.f32 s14, s20, s21 │ │ │ │ vnmls.f32 s14, s15, s19 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ - vmla.f32 s15, s20, s19 │ │ │ │ vadd.f32 s21, s7, s12 │ │ │ │ - vadd.f32 s19, s13, s8 │ │ │ │ vsub.f32 s7, s7, s12 │ │ │ │ + vmla.f32 s15, s20, s19 │ │ │ │ + vadd.f32 s19, s13, s8 │ │ │ │ vsub.f32 s8, s8, s13 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, sl │ │ │ │ - vstr s15, [r6] │ │ │ │ - add r6, sl │ │ │ │ - vldr s20, [r3, #-84] @ 0xffffffac │ │ │ │ + vstr s14, [fp] │ │ │ │ + vstr s15, [sl] │ │ │ │ + mov sl, r2 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vldr s15, [r3, #-88] @ 0xffffffa8 │ │ │ │ + vldr s20, [r3, #-84] @ 0xffffffac │ │ │ │ vmul.f32 s14, s20, s21 │ │ │ │ vnmls.f32 s14, s15, s19 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ vmla.f32 s15, s20, s19 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, r4 │ │ │ │ - vstr s15, [r6] │ │ │ │ - add r6, r4 │ │ │ │ - vldr s4, [r3, #-76] @ 0xffffffb4 │ │ │ │ + vstmia lr!, {s14} │ │ │ │ + vstr s15, [sl] │ │ │ │ vldr s15, [r3, #-80] @ 0xffffffb0 │ │ │ │ + vldr s4, [r3, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s14, s4, s25 │ │ │ │ vnmls.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s25 │ │ │ │ vmla.f32 s15, s4, s11 │ │ │ │ vadd.f32 s11, s5, s10 │ │ │ │ vsub.f32 s10, s10, s5 │ │ │ │ - vstr s14, [r7] │ │ │ │ - vstr s15, [r6] │ │ │ │ - vldr s4, [r3, #-52] @ 0xffffffcc │ │ │ │ + vstr s14, [r9] │ │ │ │ + vstr s15, [r8] │ │ │ │ vldr s15, [r3, #-56] @ 0xffffffc8 │ │ │ │ + vldr s4, [r3, #-52] @ 0xffffffcc │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ vmul.f32 s14, s4, s18 │ │ │ │ vnmls.f32 s14, s15, s11 │ │ │ │ vmul.f32 s15, s15, s18 │ │ │ │ vmla.f32 s15, s4, s11 │ │ │ │ - vstr s14, [r2] │ │ │ │ - vstr s15, [r5] │ │ │ │ - vldr s13, [r3, #-60] @ 0xffffffc4 │ │ │ │ + vstr s14, [r7] │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ + vstr s15, [r7] │ │ │ │ vldr s15, [r3, #-64] @ 0xffffffc0 │ │ │ │ - ldr r2, [sp, #104] @ 0x68 │ │ │ │ + vldr s13, [r3, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s14, s13, s7 │ │ │ │ - adds r2, #1 │ │ │ │ - str r2, [sp, #104] @ 0x68 │ │ │ │ - ldrd r5, r2, [sp, #104] @ 0x68 │ │ │ │ vnmls.f32 s14, s15, s8 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vmla.f32 s15, s13, s8 │ │ │ │ - cmp r2, r5 │ │ │ │ - vstr s14, [lr] │ │ │ │ - add lr, fp │ │ │ │ - vstr s15, [ip] │ │ │ │ - add ip, fp │ │ │ │ - vldr s13, [r3, #-92] @ 0xffffffa4 │ │ │ │ + vstr s14, [r5] │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ + vstr s15, [r5] │ │ │ │ + mov r5, r0 │ │ │ │ + sub.w r0, r0, #4 │ │ │ │ vldr s15, [r3, #-96] @ 0xffffffa0 │ │ │ │ + vldr s13, [r3, #-92] @ 0xffffffa4 │ │ │ │ vmul.f32 s14, s13, s9 │ │ │ │ vnmls.f32 s14, s15, s10 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vmla.f32 s15, s13, s10 │ │ │ │ - vstr s14, [lr] │ │ │ │ - vstr s15, [ip] │ │ │ │ - bne.w 6b6f2 │ │ │ │ - add sp, #20 │ │ │ │ + vstmia ip!, {s14} │ │ │ │ + vstr s15, [r5] │ │ │ │ + ldr r5, [sp, #112] @ 0x70 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + str r5, [sp, #112] @ 0x70 │ │ │ │ + ldrd r7, r5, [sp, #112] @ 0x70 │ │ │ │ + cmp r5, r7 │ │ │ │ + bne.w 71014 │ │ │ │ + add sp, #28 │ │ │ │ vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ movs r6, #2 │ │ │ │ subs r6, #222 @ 0xde │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ - bgt.n 6b896 │ │ │ │ - subs r6, #99 @ 0x63 │ │ │ │ - add r5, pc, #916 @ (adr r5, 6bd20 ) │ │ │ │ - subs r7, #102 @ 0x66 │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ - subs r7, #31 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #72 @ 0x48 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - add.w r3, r2, #48 @ 0x30 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - rsb r8, r4, #0 │ │ │ │ - rsb sl, sl, #0 │ │ │ │ - rsb fp, r2, #0 │ │ │ │ - vldr s4, [pc, #-52] @ 6b97c │ │ │ │ - vldr s5, [pc, #-52] @ 6b980 │ │ │ │ - vldr s6, [pc, #-40] @ 6b990 │ │ │ │ - vldr s7, [pc, #-48] @ 6b98c │ │ │ │ - vldr s8, [pc, #-56] @ 6b988 │ │ │ │ - vldr s9, [pc, #-64] @ 6b984 │ │ │ │ - adds r2, r0, r4 │ │ │ │ - vldr s15, [r1] │ │ │ │ - adds r5, r1, r4 │ │ │ │ - vldr s14, [r0] │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - add.w r9, r9, #1 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add r2, r4 │ │ │ │ - vmov.f32 s3, s14 │ │ │ │ - adds r3, #48 @ 0x30 │ │ │ │ - vldr s13, [r2] │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ + subs r7, #31 │ │ │ │ + add r5, pc, #916 @ (adr r5, 71668 ) │ │ │ │ + subs r7, #102 @ 0x66 │ │ │ │ + bgt.n 711e6 │ │ │ │ + subs r6, #99 @ 0x63 │ │ │ │ + mov.w r7, r0, lsl #2 │ │ │ │ + vldr s4, [pc, #-32] @ 712c0 │ │ │ │ + add.w r0, r5, r2 │ │ │ │ + add.w r9, r6, r2 │ │ │ │ + add.w sl, r0, r2 │ │ │ │ + str r6, [sp, #4] │ │ │ │ + vldr s5, [pc, #-44] @ 712c4 │ │ │ │ + rsb r3, r7, #0 │ │ │ │ + add.w fp, r9, r2 │ │ │ │ + vldr s6, [pc, #-52] @ 712c8 │ │ │ │ + str r3, [sp, #20] │ │ │ │ + add.w r3, r4, #48 @ 0x30 │ │ │ │ + vldr s7, [pc, #-60] @ 712cc │ │ │ │ + vldr s8, [pc, #-60] @ 712d0 │ │ │ │ + vldr s9, [pc, #-60] @ 712d4 │ │ │ │ + mov r6, r5 │ │ │ │ + add.w r5, r0, r1 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + add.w r8, r6, r1 │ │ │ │ + add.w r3, r3, #48 @ 0x30 │ │ │ │ + vldr s11, [r0] │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, fp, r1 │ │ │ │ + vldr s13, [sl] │ │ │ │ + add.w ip, r0, r4 │ │ │ │ + str r2, [sp, #8] │ │ │ │ + add r4, r9 │ │ │ │ + vldr s12, [fp] │ │ │ │ vadd.f32 s23, s11, s15 │ │ │ │ - add r2, r4 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add r5, r4 │ │ │ │ + vldr s15, [r9] │ │ │ │ + vldr s14, [r6] │ │ │ │ + vldr s16, [r8] │ │ │ │ vadd.f32 s22, s13, s15 │ │ │ │ - vldr s12, [r5] │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r5, r6 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - add.w ip, r5, r8 │ │ │ │ + vldr s15, [ip] │ │ │ │ + vmov.f32 s3, s14 │ │ │ │ vadd.f32 s21, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vmul.f32 s2, s13, s5 │ │ │ │ - add r2, r6 │ │ │ │ - vmla.f32 s2, s11, s6 │ │ │ │ - vldr s0, [ip] │ │ │ │ - add.w r6, ip, r8 │ │ │ │ - add.w lr, r2, r8 │ │ │ │ - vmul.f32 s12, s15, s6 │ │ │ │ + vmla.f32 s3, s22, s7 │ │ │ │ vmul.f32 s1, s15, s5 │ │ │ │ + vmul.f32 s12, s15, s6 │ │ │ │ + vmla.f32 s2, s11, s6 │ │ │ │ vmla.f32 s1, s11, s4 │ │ │ │ - add.w r7, r6, r8 │ │ │ │ + vnmls.f32 s12, s11, s5 │ │ │ │ vmla.f32 s2, s15, s4 │ │ │ │ vmov.f32 s15, s14 │ │ │ │ - vmla.f32 s15, s21, s7 │ │ │ │ - vldr s18, [r6] │ │ │ │ - vnmls.f32 s12, s11, s5 │ │ │ │ - vmla.f32 s3, s22, s7 │ │ │ │ - vmls.f32 s1, s13, s6 │ │ │ │ vmls.f32 s12, s13, s4 │ │ │ │ + vmls.f32 s1, s13, s6 │ │ │ │ vmul.f32 s13, s23, s9 │ │ │ │ + vmla.f32 s15, s21, s7 │ │ │ │ vmla.f32 s13, s22, s8 │ │ │ │ vsub.f32 s10, s15, s13 │ │ │ │ - vmov.f32 s15, s14 │ │ │ │ vmul.f32 s13, s22, s9 │ │ │ │ - vmla.f32 s15, s23, s7 │ │ │ │ - vmla.f32 s13, s21, s8 │ │ │ │ + vmov.f32 s15, s14 │ │ │ │ vadd.f32 s14, s14, s23 │ │ │ │ + vmla.f32 s13, s21, s8 │ │ │ │ + vmla.f32 s15, s23, s7 │ │ │ │ vadd.f32 s14, s14, s22 │ │ │ │ + vadd.f32 s14, s14, s21 │ │ │ │ vsub.f32 s11, s15, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ vmul.f32 s15, s23, s8 │ │ │ │ - vadd.f32 s14, s14, s21 │ │ │ │ vmla.f32 s15, s21, s9 │ │ │ │ + vsub.f32 s3, s3, s15 │ │ │ │ + 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s6 │ │ │ │ - vmla.f32 s13, s18, s4 │ │ │ │ vnmls.f32 s17, s18, s6 │ │ │ │ + vmla.f32 s13, s18, s4 │ │ │ │ vmul.f32 s18, s24, s9 │ │ │ │ - vmla.f32 s18, s20, s8 │ │ │ │ - vmls.f32 s13, s0, s5 │ │ │ │ vmls.f32 s17, s0, s4 │ │ │ │ + vmls.f32 s13, s0, s5 │ │ │ │ vmov.f32 s0, s15 │ │ │ │ + vmla.f32 s18, s20, s8 │ │ │ │ vmla.f32 s0, s19, s7 │ │ │ │ vsub.f32 s0, s0, s18 │ │ │ │ vmov.f32 s18, s15 │ │ │ │ vmla.f32 s18, s24, s7 │ │ │ │ vsub.f32 s18, s18, s25 │ │ │ │ vmov.f32 s25, s15 │ │ │ │ - vmla.f32 s25, s20, s7 │ │ │ │ vadd.f32 s15, s15, s24 │ │ │ │ + vmla.f32 s25, s20, s7 │ │ │ │ vadd.f32 s15, s15, s20 │ │ │ │ - vsub.f32 s25, s25, s26 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ - vsub.f32 s20, s25, s1 │ │ │ │ - vstr s15, [r1] │ │ │ │ - vldr s21, [r3, #-68] @ 0xffffffbc │ │ │ │ + vsub.f32 s25, s25, s26 │ │ │ │ + vstr s15, [r2] │ │ │ │ vsub.f32 s15, s3, s17 │ │ │ │ + vadd.f32 s3, s3, s17 │ │ │ │ + vsub.f32 s20, s25, s1 │ │ │ │ vldr s19, [r3, #-72] @ 0xffffffb8 │ │ │ │ vadd.f32 s1, s1, s25 │ │ │ │ - vadd.f32 s3, s3, s17 │ │ │ │ + add.w r2, sl, r1 │ │ │ │ + vldr s21, [r3, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s14, s20, s21 │ │ │ │ vnmls.f32 s14, s15, s19 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ vmla.f32 s15, s20, s19 │ │ │ │ vadd.f32 s20, s12, s0 │ │ │ │ vsub.f32 s0, s0, s12 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, sl │ │ │ │ - vstr s15, [r6] │ │ │ │ + vstr s14, [r8] │ │ │ │ + vstr s15, [lr] │ │ │ │ vadd.f32 s15, s10, s13 │ │ │ │ - vldr s21, [r3, #-84] @ 0xffffffac │ │ │ │ - add r6, sl │ │ │ │ vldr s19, [r3, #-88] @ 0xffffffa8 │ │ │ │ + vldr s21, [r3, #-84] @ 0xffffffac │ │ │ │ vmul.f32 s14, s20, s21 │ │ │ │ vnmls.f32 s14, s15, s19 │ │ │ │ vmul.f32 s15, s15, s21 │ │ │ │ vmla.f32 s15, s20, s19 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, r4 │ │ │ │ - vstr s15, [r6] │ │ │ │ - add r6, r4 │ │ │ │ - vldr s17, [r3, #-76] @ 0xffffffb4 │ │ │ │ + vstr s14, [sl] │ │ │ │ + add sl, r7 │ │ │ │ + vstr s15, [fp] │ │ │ │ + sub.w fp, fp, r7 │ │ │ │ vldr s14, [r3, #-80] @ 0xffffffb0 │ │ │ │ + vldr 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│ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ + vmul.f32 s14, s0, s12 │ │ │ │ vnmls.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ vmla.f32 s15, s0, s13 │ │ │ │ - cmp r2, r9 │ │ │ │ - vstr s14, [lr] │ │ │ │ - add lr, fp │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s14, [r5] │ │ │ │ + vstr s15, [r2] │ │ │ │ vsub.f32 s15, s11, s16 │ │ │ │ + ldr r2, [sp, #112] @ 0x70 │ │ │ │ vldr s12, [r3, #-92] @ 0xffffffa4 │ │ │ │ - add ip, fp │ │ │ │ vldr s13, [r3, #-96] @ 0xffffffa0 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #112] @ 0x70 │ │ │ │ + mov r2, r6 │ │ │ │ vmul.f32 s14, s2, s12 │ │ │ │ + add r2, r7 │ │ │ │ + mov r5, r2 │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ vnmls.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ + add r4, r2 │ │ │ │ + ldr r2, [sp, #116] @ 0x74 │ │ │ │ + str r4, [sp, #4] │ │ │ │ + ldr r4, [sp, #112] @ 0x70 │ │ │ │ vmla.f32 s15, s2, s13 │ │ │ │ - vstr s14, [lr] │ │ │ │ - vstr s15, [ip] │ │ │ │ - bne.w 6b9c6 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + cmp r2, r4 │ │ │ │ + vstr s14, [r0] │ │ │ │ + add r0, r7 │ │ │ │ + vstr s15, [r9] │ │ │ │ + sub.w r9, r9, r7 │ │ │ │ + bne.w 71310 │ │ │ │ + b.n 712a4 │ │ │ │ │ │ │ │ -0006bc50 : │ │ │ │ - ldr r2, [pc, #8] @ (6bc5c ) │ │ │ │ - ldr r1, [pc, #12] @ (6bc60 ) │ │ │ │ +000715ac : │ │ │ │ + ldr r2, [pc, #8] @ (715b8 ) │ │ │ │ + ldr r1, [pc, #12] @ (715bc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - @ instruction: 0xeb200008 │ │ │ │ - @ instruction: 0xfa2fffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r6, #56 @ 0x38 │ │ │ │ + adds r1, #196 @ 0xc4 │ │ │ │ + movs r1, r1 │ │ │ │ + vld4.32 {d31[],d33[],d35[],d37[]}, [r7 :128] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - ldr r5, [sp, #96] @ 0x60 │ │ │ │ - ldr r4, [sp, #104] @ 0x68 │ │ │ │ - subs r5, #1 │ │ │ │ - mla r2, r6, r5, r2 │ │ │ │ ldrd r5, r6, [sp, #96] @ 0x60 │ │ │ │ + ldr r4, [sp, #104] @ 0x68 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + rsb r5, r5, r5, lsl #3 │ │ │ │ + add.w r2, r2, r5, lsl #3 │ │ │ │ + ldr r5, [sp, #96] @ 0x60 │ │ │ │ cmp r5, r6 │ │ │ │ - bge.w 6bf28 │ │ │ │ - movs r5, #12 │ │ │ │ - lsls r7, r3, #4 │ │ │ │ + bge.w 718aa │ │ │ │ + add.w r5, r3, r3, lsl #1 │ │ │ │ cmp r4, #1 │ │ │ │ - mul.w r5, r5, r3 │ │ │ │ - str r5, [sp, #12] │ │ │ │ - mov.w r5, #20 │ │ │ │ - mul.w r5, r5, r3 │ │ │ │ - str r5, [sp, #16] │ │ │ │ - mov.w r5, #24 │ │ │ │ - mul.w fp, r5, r3 │ │ │ │ + mov.w r7, r3, lsl #4 │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ mov.w r5, r3, lsl #3 │ │ │ │ - bne.w 6bf38 │ │ │ │ + str r6, [sp, #12] │ │ │ │ + add.w r6, r3, r3, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + str r6, [sp, #16] │ │ │ │ + bne.w 718cc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - negs r6, r7 │ │ │ │ - vldr s8, [pc, #640] @ 6bf34 │ │ │ │ - negs r3, r3 │ │ │ │ - str r0, [sp, #4] │ │ │ │ - str r3, [sp, #8] │ │ │ │ - negs r3, r5 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + rsb r6, r7, #0 │ │ │ │ + mov sl, r7 │ │ │ │ + vldr s8, [pc, #672] @ 718c8 │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + strd r0, r3, [sp, #4] │ │ │ │ + rsb r3, r5, #0 │ │ │ │ str r3, [sp, #20] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - add.w ip, r1, r3 │ │ │ │ - add.w r4, ip, r5 │ │ │ │ - add.w r3, r0, fp │ │ │ │ - add.w r8, r3, r6 │ │ │ │ - vldr s15, [ip] │ │ │ │ - add.w sl, r8, r5 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vldr s12, [r0] │ │ │ │ - vldr s14, [r3] │ │ │ │ + add.w r7, r1, r3 │ │ │ │ + add.w r3, r0, fp │ │ │ │ ldr r0, [sp, #8] │ │ │ │ + add.w r4, r7, r5 │ │ │ │ + add.w lr, r3, r6 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r9, lr, r5 │ │ │ │ + vldr s14, [r3] │ │ │ │ + add.w ip, r9, r0 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ vadd.f32 s9, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ add r4, r6 │ │ │ │ - add.w lr, sl, r0 │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ vldr s13, [r4] │ │ │ │ - vsub.f32 s11, s15, s14 │ │ │ │ add r4, fp │ │ │ │ - vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r8] │ │ │ │ vldr s7, [r4] │ │ │ │ - subs r4, r4, r0 │ │ │ │ - vadd.f32 s10, s13, s15 │ │ │ │ - vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [sl] │ │ │ │ - add.w r9, r4, r5 │ │ │ │ + sub.w r4, r4, r0 │ │ │ │ + vsub.f32 s11, s15, s14 │ │ │ │ + vadd.f32 s14, s14, s15 │ │ │ │ + add.w r8, r4, r5 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add.w r0, r8, r5 │ │ │ │ vadd.f32 s0, s14, s12 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ - add.w r0, r9, r5 │ │ │ │ - vsub.f32 s6, s7, s13 │ │ │ │ - vadd.f32 s13, s13, s7 │ │ │ │ + vadd.f32 s10, s13, s15 │ │ │ │ + vsub.f32 s15, s15, s13 │ │ │ │ + vldr s13, [r9] │ │ │ │ vadd.f32 s1, s10, s9 │ │ │ │ vsub.f32 s9, s9, s10 │ │ │ │ - vsub.f32 s7, s13, s15 │ │ │ │ + vsub.f32 s6, s7, s13 │ │ │ │ + vadd.f32 s13, s13, s7 │ │ │ │ vadd.f32 s2, s6, s11 │ │ │ │ - vadd.f32 s13, s13, s15 │ │ │ │ + vsub.f32 s7, s13, s15 │ │ │ │ vsub.f32 s6, s6, s11 │ │ │ │ + vldr s11, [ip] │ │ │ │ + vadd.f32 s13, s13, s15 │ │ │ │ + add ip, fp │ │ │ │ vldr s15, [r4] │ │ │ │ - vldr s11, [lr] │ │ │ │ - add lr, fp │ │ │ │ + vldr s10, [ip] │ │ │ │ + add ip, r6 │ │ │ │ vadd.f32 s4, s15, s11 │ │ │ │ - vldr s10, [lr] │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - add lr, r6 │ │ │ │ - vldr s15, [r9] │ │ │ │ + vldr s15, [r8] │ │ │ │ vsub.f32 s3, s15, s10 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ - add lr, r5 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add ip, r5 │ │ │ │ + vldr s16, [ip] │ │ │ │ + mov ip, r1 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ vadd.f32 s19, s15, s14 │ │ │ │ - vldr s16, [lr] │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r0] │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - mov lr, r1 │ │ │ │ - subs r1, #4 │ │ │ │ vsub.f32 s20, s15, s16 │ │ │ │ vadd.f32 s18, s19, s4 │ │ │ │ vadd.f32 s5, s14, s10 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vadd.f32 s16, s16, s15 │ │ │ │ vsub.f32 s4, s4, s19 │ │ │ │ vadd.f32 s17, s20, s3 │ │ │ │ @@ -114165,735 +116766,761 @@ │ │ │ │ vsub.f32 s3, s3, s20 │ │ │ │ vadd.f32 s15, s16, s11 │ │ │ │ vsub.f32 s11, s11, s16 │ │ │ │ vstmia r0!, {s10} │ │ │ │ vadd.f32 s10, s17, s2 │ │ │ │ vsub.f32 s2, s2, s17 │ │ │ │ str r0, [sp, #4] │ │ │ │ - vstr s10, [lr] │ │ │ │ - vldr s10, [r2, #-84] @ 0xffffffac │ │ │ │ + vstr s10, [ip] │ │ │ │ vldr s17, [r2, #-88] @ 0xffffffa8 │ │ │ │ + vldr s10, [r2, #-84] @ 0xffffffac │ │ │ │ vmul.f32 s16, s10, s2 │ │ │ │ vmul.f32 s10, s10, s1 │ │ │ │ - vmla.f32 s10, s17, s2 │ │ │ │ vnmls.f32 s16, s17, s1 │ │ │ │ + vmla.f32 s10, s17, s2 │ │ │ │ vadd.f32 s17, s4, s6 │ │ │ │ vadd.f32 s1, s3, s9 │ │ │ │ vsub.f32 s6, s6, s4 │ │ │ │ vsub.f32 s9, s9, s3 │ │ │ │ - vstr s16, [sl] │ │ │ │ - vstr s10, [r9] │ │ │ │ - vldr s16, [r2, #-100] @ 0xffffff9c │ │ │ │ + vstr s16, [r9] │ │ │ │ + vstr s10, [r8] │ │ │ │ vldr s10, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s16, [r2, #-100] @ 0xffffff9c │ │ │ │ vmul.f32 s2, s16, s17 │ │ │ │ vnmls.f32 s2, s10, s1 │ │ │ │ vmul.f32 s10, s10, s17 │ │ │ │ vmla.f32 s10, s16, s1 │ │ │ │ - vstr s2, [r8] │ │ │ │ + vstr s2, [lr] │ │ │ │ vstr s10, [r4] │ │ │ │ - add r4, r7 │ │ │ │ + add r4, sl │ │ │ │ vldr s10, [r2, #-72] @ 0xffffffb8 │ │ │ │ vldr s3, [r2, #-68] @ 0xffffffbc │ │ │ │ ldr r0, [sp, #8] │ │ │ │ vmul.f32 s4, s3, s6 │ │ │ │ vnmls.f32 s4, s10, s9 │ │ │ │ vmul.f32 s10, s10, s6 │ │ │ │ vmla.f32 s10, s3, s9 │ │ │ │ vsub.f32 s9, s11, s14 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ - vmul.f32 s9, s9, s8 │ │ │ │ - vmul.f32 s14, s14, s8 │ │ │ │ vstr s4, [r3] │ │ │ │ add r3, r0 │ │ │ │ + vmul.f32 s9, s9, s8 │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ + vmul.f32 s14, s14, s8 │ │ │ │ vstr s10, [r4] │ │ │ │ vadd.f32 s10, s5, s15 │ │ │ │ - vadd.f32 s2, s9, s7 │ │ │ │ + vsub.f32 s15, s15, s5 │ │ │ │ vldr s3, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vadd.f32 s2, s9, s7 │ │ │ │ vsub.f32 s7, s7, s9 │ │ │ │ vldr s9, [r2, #-96] @ 0xffffffa0 │ │ │ │ - vsub.f32 s15, s15, s5 │ │ │ │ - ldr r0, [sp, #20] │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ - vmul.f32 s6, s3, s2 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ + vmul.f32 s6, s3, s2 │ │ │ │ vsub.f32 s4, s0, s10 │ │ │ │ vadd.f32 s10, s10, s0 │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vnmls.f32 s6, s9, s4 │ │ │ │ vmul.f32 s9, s9, s2 │ │ │ │ vmla.f32 s9, s3, s4 │ │ │ │ vstr s6, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - vstr s9, [ip] │ │ │ │ - add ip, r7 │ │ │ │ - vldr s4, [r2, #-60] @ 0xffffffc4 │ │ │ │ + add r3, sl │ │ │ │ + vstr s9, [r7] │ │ │ │ + add r7, sl │ │ │ │ vldr s9, [r2, #-64] @ 0xffffffc0 │ │ │ │ + vldr s4, [r2, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s6, s4, s7 │ │ │ │ vnmls.f32 s6, s9, s10 │ │ │ │ vmul.f32 s9, s9, s7 │ │ │ │ vmla.f32 s9, s4, s10 │ │ │ │ vstr s6, [r3] │ │ │ │ add r3, r0 │ │ │ │ - vstr s9, [ip] │ │ │ │ + vstr s9, [r7] │ │ │ │ vsub.f32 s9, s12, s14 │ │ │ │ - vldr s13, [r2, #-76] @ 0xffffffb4 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vldr s10, [r2, #-80] @ 0xffffffb0 │ │ │ │ - add ip, r0 │ │ │ │ + add r7, r0 │ │ │ │ + vldr s13, [r2, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s10, s11 │ │ │ │ vnmls.f32 s12, s10, s9 │ │ │ │ + vmla.f32 s13, s10, s11 │ │ │ │ vstr s12, [r3] │ │ │ │ add r3, r6 │ │ │ │ - vstr s13, [ip] │ │ │ │ - add ip, r6 │ │ │ │ - vldr s13, [r2, #-108] @ 0xffffff94 │ │ │ │ + vstr s13, [r7] │ │ │ │ + add r7, r6 │ │ │ │ vldr s11, [r2, #-112] @ 0xffffff90 │ │ │ │ + vldr s13, [r2, #-108] @ 0xffffff94 │ │ │ │ vmul.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s14 │ │ │ │ - vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ + vmla.f32 s13, s11, s15 │ │ │ │ vstr s12, [r3] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ - vstr s13, [ip] │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s13, [r7] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #96] @ 0x60 │ │ │ │ ldrd r0, r3, [sp, #96] @ 0x60 │ │ │ │ cmp r3, r0 │ │ │ │ - bne.w 6bcbe │ │ │ │ + bne.w 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#56 @ 0x38 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ vldr s8, [r0] │ │ │ │ - add.w ip, r1, r3 │ │ │ │ + add.w r7, r1, r3 │ │ │ │ add.w r3, r0, fp │ │ │ │ - add.w r4, ip, r5 │ │ │ │ - add.w r8, r3, r6 │ │ │ │ - add.w sl, r8, r5 │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ - vldr s15, [ip] │ │ │ │ + add.w r4, r7, r5 │ │ │ │ + add.w lr, r3, r6 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r9, lr, r5 │ │ │ │ vldr s10, [r4] │ │ │ │ add r4, r6 │ │ │ │ - add.w lr, sl, r7 │ │ │ │ - ldr r7, [sp, #16] │ │ │ │ + add.w r1, r4, fp │ │ │ │ + vldr s14, [r4] │ │ │ │ vadd.f32 s13, s8, s15 │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - vldr s14, [r4] │ │ │ │ - add r4, fp │ │ │ │ + vldr s11, [r1] │ │ │ │ + ldr r4, [sp, #8] │ │ │ │ vsub.f32 s6, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r8] │ │ │ │ - vldr s11, [r4] │ │ │ │ - subs r4, r4, r7 │ │ │ │ - add.w r9, r4, r5 │ │ │ │ + vldr s15, [lr] │ │ │ │ + add.w ip, r9, r4 │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ vadd.f32 s4, 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(71b80 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - b.n 6bd84 │ │ │ │ - movs r0, r1 │ │ │ │ - @ instruction: 0xfa8fffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - mov r9, r1 │ │ │ │ + cmp r4, #48 @ 0x30 │ │ │ │ + movs r1, r1 │ │ │ │ + @ instruction: 0xfa47ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r0 │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ - mov sl, r3 │ │ │ │ - ldr r3, [pc, #1008] @ (6c5e4 ) │ │ │ │ ldrd r1, r0, [sp, #144] @ 0x90 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #1016] @ (71fa4 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 6c5f0 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 71fba │ │ │ │ ldr r1, [sp, #152] @ 0x98 │ │ │ │ - vldr s8, [pc, #964] @ 6c5c8 │ │ │ │ - vldr s31, [pc, #964] @ 6c5cc │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + 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#64 @ 0x40 │ │ │ │ + add.w r3, r8, r9, lsl #5 │ │ │ │ + add.w r2, r8, r0 │ │ │ │ + add.w r1, r9, r9, lsl #1 │ │ │ │ + sub.w lr, r0, r9 │ │ │ │ + vldr s29, [pc, #920] @ 71f9c │ │ │ │ + strd r3, r2, [sp] │ │ │ │ vldr s15, [r3] │ │ │ │ - mul.w r3, r2, sl │ │ │ │ - mov.w r2, sl, lsl #3 │ │ │ │ - mla r0, r0, sl, r9 │ │ │ │ - add.w r6, r8, r3 │ │ │ │ - add.w r1, r9, r2 │ │ │ │ - add.w fp, r6, r3 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - str r1, [sp, #8] │ │ │ │ - add.w lr, r9, r3 │ │ │ │ - vldr s12, [r1] │ │ │ │ - mov.w r1, sl, lsl #2 │ │ │ │ - vldr s13, [r6] │ │ │ │ - add.w r5, r8, r1 │ │ │ │ - vldr s11, [r0] │ │ │ │ - movs r0, #28 │ │ │ │ - adds r4, r5, r3 │ │ │ │ - add r1, r9 │ │ │ │ - vadd.f32 s9, s13, s12 │ │ │ │ + mov.w r3, r1, lsl #2 │ │ │ │ + str r1, [sp, #24] │ │ │ │ + add.w r1, r8, lr, lsl #2 │ │ │ │ + add.w lr, r7, r0 │ │ │ │ + add.w ip, r7, r3 │ │ │ │ + vldr s12, [r2] │ │ │ │ + mov.w r2, r9, lsl #2 │ │ │ │ + add.w fp, ip, r3 │ │ │ │ + add.w sl, r8, r3 │ │ │ │ + vldr s13, [ip] │ │ │ │ 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+ ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0006c5fc : │ │ │ │ - ldr r2, [pc, #8] @ (6c608 ) │ │ │ │ - ldr r1, [pc, #12] @ (6c60c ) │ │ │ │ +00071fd8 : │ │ │ │ + ldr r2, [pc, #8] @ (71fe4 ) │ │ │ │ + ldr r1, [pc, #12] @ (71fe8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - b.n 6c9b4 │ │ │ │ - movs r0, r1 │ │ │ │ - @ instruction: 0xfbdbffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r0 │ │ │ │ - mov r8, r1 │ │ │ │ + movs r7, #248 @ 0xf8 │ │ │ │ + movs r1, r1 │ │ │ │ + @ instruction: 0xfba3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d14} │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, 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│ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vldr s11, [r4] │ │ │ │ + sub.w r4, r2, sl │ │ │ │ + add.w r4, r9, r4, lsl #2 │ │ │ │ vadd.f32 s16, s6, s11 │ │ │ │ vsub.f32 s6, s6, s11 │ │ │ │ - vldr s11, [r2] │ │ │ │ - mul.w r2, lr, r9 │ │ │ │ - mov.w lr, #20 │ │ │ │ - add.w r5, r8, r2 │ │ │ │ - str r5, [sp, #24] │ │ │ │ + vldr s11, [r0] │ │ │ │ + add.w r0, r2, sl │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + add.w r5, r9, r0 │ │ │ │ + add r0, r8 │ │ │ │ vadd.f32 s4, s11, s3 │ │ │ │ vsub.f32 s11, s11, s3 │ │ │ │ + strd r5, r4, [sp, #24] │ │ │ │ vsub.f32 s2, s15, s6 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ - mul.w r0, lr, r9 │ │ │ │ + vldr s6, [r0] │ │ │ │ vsub.f32 s20, s5, s16 │ │ │ │ - mov.w lr, #28 │ │ │ │ vadd.f32 s5, s5, s16 │ │ │ │ vsub.f32 s3, s11, s14 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vsub.f32 s17, s4, s13 │ │ │ │ - add r2, r7 │ │ │ │ - mla r1, lr, r9, r8 │ │ │ │ - add.w lr, r8, r9, lsl #5 │ │ │ │ - str r1, [sp, #28] │ │ │ │ vadd.f32 s0, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr 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s11, [r7, #-80] @ 0xffffffb0 │ │ │ │ + vldr s0, [r7, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s12, s1, s0 │ │ │ │ vnmls.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s0 │ │ │ │ vmla.f32 s13, s1, s11 │ │ │ │ - vstr s12, [r2] │ │ │ │ - vstr s13, [r5] │ │ │ │ + vstr s12, [r0] │ │ │ │ + vstr s13, [r2] │ │ │ │ vsub.f32 s13, s6, s5 │ │ │ │ - vldr s6, [r6, #-124] @ 0xffffff84 │ │ │ │ - vldr s11, [r6, #-128] @ 0xffffff80 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ + vldr s11, [r7, #-128] @ 0xffffff80 │ │ │ │ + vldr s6, [r7, #-124] @ 0xffffff84 │ │ │ │ + ldrd r5, r3, [sp, #12] │ │ │ │ + ldr r4, [sp, #8] │ │ │ │ vmul.f32 s12, s13, s6 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #144] @ 0x90 │ │ │ │ vnmls.f32 s12, s14, s11 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vmla.f32 s14, s13, s11 │ │ │ │ + vstr s12, [r3] │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ + vstr s14, [r4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + vldr s13, [r7, #-144] @ 0xffffff70 │ │ │ │ + vldr s12, [r7, #-140] @ 0xffffff74 │ │ │ │ + str r3, [sp, #144] @ 0x90 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - add r7, r3 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - add r8, r3 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - eor.w r9, r9, r3 │ │ │ │ - vstr s12, [r4] │ │ │ │ - vstr s14, [r1] │ │ │ │ - vldr s12, [r6, #-140] @ 0xffffff74 │ │ │ │ - vldr s13, [r6, #-144] @ 0xffffff70 │ │ │ │ - ldrd r2, r3, [sp, #144] @ 0x90 │ │ │ │ + ldr r2, [sp, #144] @ 0x90 │ │ │ │ vmul.f32 s14, s3, s12 │ │ │ │ - cmp r3, r2 │ │ │ │ + add r8, r3 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ vnmls.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ + add r9, r3 │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ vmla.f32 s15, s3, s13 │ │ │ │ - vstr s14, [ip] │ │ │ │ - vstr s15, [r0] │ │ │ │ - bne.w 6c658 │ │ │ │ - b.n 6ca08 │ │ │ │ - nop │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r7, #15 │ │ │ │ - ldrb r0, [r3, #4] │ │ │ │ - subs r7, #22 │ │ │ │ - ldrb r1, [r6, #1] │ │ │ │ - subs r7, #115 @ 0x73 │ │ │ │ - movs r5, #142 @ 0x8e │ │ │ │ - movs r1, r1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ - movs r0, r0 │ │ │ │ + eor.w sl, sl, r3 │ │ │ │ + ldr r3, [sp, #148] @ 0x94 │ │ │ │ + vstr s14, [r6] │ │ │ │ + cmp r3, r2 │ │ │ │ + vstr s15, [r5] │ │ │ │ + bne.w 72060 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ vpop {d8-d14} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0006ca14 : │ │ │ │ - ldr r2, [pc, #8] @ (6ca20 ) │ │ │ │ - ldr r1, [pc, #12] @ (6ca24 ) │ │ │ │ +0007241c : │ │ │ │ + ldr r2, [pc, #8] @ (72428 ) │ │ │ │ + ldr r1, [pc, #12] @ (7242c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - ble.n 6c9fc │ │ │ │ - movs r0, r1 │ │ │ │ - @ instruction: 0xfbf3ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r0 │ │ │ │ - mov r7, r1 │ │ │ │ + movs r3, #228 @ 0xe4 │ │ │ │ + movs r1, r1 │ │ │ │ + @ instruction: 0xfbc7ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r0 │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - mov r8, r3 │ │ │ │ - ldr r3, [pc, #52] @ (6ca70 ) │ │ │ │ ldrd r1, r0, [sp, #168] @ 0xa8 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #52] @ (7248c ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 6ceaa │ │ │ │ + add r3, pc │ │ │ │ + bge.w 728d2 │ │ │ │ ldr r1, [sp, #176] @ 0xb0 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s5, [pc, #28] @ 6ca6c │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vldr s5, [pc, #32] @ 72488 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ str r1, [sp, #52] @ 0x34 │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #56] @ 0x38 │ │ │ │ - ldr r1, [pc, #24] @ (6ca74 ) │ │ │ │ + ldr r1, [pc, #24] @ (72490 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ ldr r1, [sp, #168] @ 0xa8 │ │ │ │ - str r6, [sp, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ - movs r3, #88 @ 0x58 │ │ │ │ - mla r5, r3, r1, r2 │ │ │ │ - b.n 6ca78 │ │ │ │ - cbz r7, 6cae4 │ │ │ │ + mov.w r3, #88 @ 0x58 │ │ │ │ + mla r6, r3, r1, r2 │ │ │ │ + b.n 72494 │ │ │ │ + cbz r7, 72500 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - movs r1, #118 @ 0x76 │ │ │ │ + str r4, [r3, #116] @ 0x74 │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #44 @ 0x2c │ │ │ │ - movs r2, #12 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - movs r0, #28 │ │ │ │ - adds r5, #88 @ 0x58 │ │ │ │ - mla r3, r3, r8, r7 │ │ │ │ - mul.w r1, r2, r8 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - mla r0, r0, r8, r7 │ │ │ │ - vldr s11, [r6] │ │ │ │ - adds r2, r7, r1 │ │ │ │ - str r0, [sp, #12] │ │ │ │ + add.w r1, r9, r9, lsl #1 │ │ │ │ + mov.w r3, #44 @ 0x2c │ │ │ │ + vldr s11, [r7] │ │ │ │ + mov.w r4, r9, lsl #3 │ │ │ │ + add.w r6, r6, #88 @ 0x58 │ │ │ │ + mov.w ip, r1, lsl #2 │ │ │ │ + mla r3, r3, r9, r8 │ │ │ │ + add.w r2, r8, ip │ │ │ │ + add ip, r7 │ │ │ │ + mov.w r1, r1, lsl #3 │ │ │ │ vldr s14, [r3] │ │ │ │ - mov.w r3, r8, lsl #4 │ │ │ │ - add.w sl, r6, r3 │ │ │ │ - add r1, r6 │ │ │ │ + add.w fp, r7, r1 │ │ │ │ + add r1, r8 │ │ │ │ + strd r3, r2, [sp] │ │ │ │ + mov.w r3, r9, lsl #4 │ │ │ │ vldr s13, [r2] │ │ │ │ - add.w r4, sl, r3 │ │ │ │ - vldr s10, [r0] │ │ │ │ - adds r0, r7, r3 │ │ │ │ + sub.w r2, r4, r9 │ │ │ │ + add.w sl, r7, r3 │ │ │ │ + add.w r0, r8, r2, lsl #2 │ │ │ │ + add.w lr, ip, r3 │ │ │ │ + add.w r5, sl, r3 │ │ │ │ + add.w r2, r8, r9, lsl #5 │ │ │ │ vldr s12, [sl] │ │ │ │ - add.w r9, r1, r3 │ │ │ │ - str r4, [sp, #16] │ │ │ │ - movs r6, #20 │ │ │ │ + strd r0, r5, [sp, #8] │ │ │ │ + vldr s10, [r0] │ │ │ │ + add.w r0, r8, r3 │ │ │ │ + str r2, [sp, #16] │ │ │ │ vldr s7, [r0] │ │ │ │ + str r4, [sp, #48] @ 0x30 │ │ │ │ vadd.f32 s15, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ - vldr s13, [r4] │ │ │ │ - add.w r4, r9, r3 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - add.w r2, r7, r8, lsl #5 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + vldr s13, [r5] │ │ │ │ + add.w r5, lr, r3 │ │ │ │ + vldr s1, [r5] │ │ │ │ + strd r0, r5, [sp, #20] │ │ │ │ + mov.w r0, r9, lsl #2 │ │ │ │ vsub.f32 s8, s10, s13 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ vadd.f32 s13, s11, s15 │ │ │ │ vmls.f32 s11, s15, s6 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ - vldr s1, [r4] │ │ │ │ - str r0, [sp, #24] │ │ │ │ vadd.f32 s9, s14, s8 │ │ │ │ vmls.f32 s14, s8, s6 │ │ │ │ + vldr s8, [r8] │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ - vldr s8, [r7] │ │ │ │ - str r4, [sp, #28] │ │ │ │ - mov.w r4, r8, lsl #3 │ │ │ │ vadd.f32 s3, s7, s8 │ │ │ │ - vsub.f32 s15, s11, s10 │ │ │ │ vsub.f32 s7, s7, s8 │ │ │ │ + vldr s8, [lr] │ │ │ │ + vsub.f32 s15, s11, s10 │ │ │ │ vadd.f32 s10, s10, s11 │ │ │ │ - vldr s8, [r9] │ │ │ │ - vldr s11, [r1] │ │ │ │ + vldr s11, [ip] │ │ │ │ vadd.f32 s4, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - vadd.f32 s2, s8, s1 │ │ │ │ vldr s12, [r2] │ │ │ │ + add.w r2, r0, r9 │ │ │ │ + vadd.f32 s2, s8, s1 │ │ │ │ + vsub.f32 s8, s8, s1 │ │ │ │ + add.w r5, r8, r2, lsl #2 │ │ │ │ + vmul.f32 s7, s7, s5 │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ + vldr s1, [fp] │ │ │ │ vadd.f32 s21, s11, s3 │ │ │ │ - mla r2, r6, r8, r7 │ │ │ │ vmls.f32 s11, s3, s6 │ │ │ │ - vsub.f32 s8, s8, s1 │ │ │ │ - movs r6, #24 │ │ │ │ - str r2, [sp, #32] │ │ │ │ + vldr s19, [r5] │ │ │ │ + str r5, [sp, #28] │ │ │ │ + add.w r5, r8, r0 │ │ │ │ + add r0, r7 │ │ │ │ + add r3, r0 │ │ │ │ vsub.f32 s20, s12, s2 │ │ │ │ vmla.f32 s12, s2, s6 │ │ │ │ - vldr s19, [r2] │ │ │ │ - mov.w r2, r8, lsl #2 │ │ │ │ + str r5, [sp, #32] │ │ │ │ vmul.f32 s8, s8, s5 │ │ │ │ - adds r0, r7, r2 │ │ │ │ - mul.w lr, r6, r8 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ - vmul.f32 s7, s7, s5 │ │ │ │ - add.w fp, r6, lr │ │ │ │ - add lr, r7 │ │ │ │ vadd.f32 s3, s8, s11 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ - vldr s8, [r0] │ │ │ │ - adds r0, r6, r4 │ │ │ │ - movs r6, #36 @ 0x24 │ │ │ │ + vldr s8, [r5] │ │ │ │ + add.w r5, r7, r4 │ │ │ │ vadd.f32 s2, s7, s12 │ │ │ │ - str r0, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - vldr s7, [r0] │ │ │ │ - add r4, r7 │ │ │ │ - mul.w ip, r6, r8 │ │ │ │ - movs r6, #40 @ 0x28 │ │ │ │ - vldr s1, [fp] │ │ │ │ - add.w r0, r7, ip │ │ │ │ + vldr s7, [r5] │ │ │ │ + str r5, [sp, #36] @ 0x24 │ │ │ │ + add.w r5, r4, r9 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r4, r8, r5 │ │ │ │ + add r5, r7 │ │ │ │ vadd.f32 s16, s8, s7 │ │ │ │ - str r0, [sp, #44] @ 0x2c │ │ │ │ vsub.f32 s8, s8, s7 │ │ │ │ - vldr s7, [r0] │ │ │ │ - mul.w r0, r6, r8 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ + vldr s7, [r4] │ │ │ │ + str r4, [sp, #40] @ 0x28 │ │ │ │ + add.w r4, r7, r2 │ │ │ │ + add r2, r8 │ │ │ │ + vldr s17, [r4] │ │ │ │ + str r4, [sp, #44] @ 0x2c │ │ │ │ + ldr r4, [sp, #48] @ 0x30 │ │ │ │ vadd.f32 s25, s19, s16 │ │ │ │ vmls.f32 s19, s16, s6 │ │ │ │ vmul.f32 s8, s8, s5 │ │ │ │ - add r6, r0 │ │ │ │ - str r6, [sp, #48] @ 0x30 │ │ │ │ - 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│ @@ -115250,1792 +117865,1808 @@ │ │ │ │ vsub.f32 s9, s9, s21 │ │ │ │ vsub.f32 s17, s7, s0 │ │ │ │ vadd.f32 s7, s7, s0 │ │ │ │ vadd.f32 s0, s8, s22 │ │ │ │ vsub.f32 s8, s22, s8 │ │ │ │ vsub.f32 s22, s27, s30 │ │ │ │ vadd.f32 s27, s27, s30 │ │ │ │ - vstr s28, [r6] │ │ │ │ - ldr r6, [sp, #44] @ 0x2c │ │ │ │ - vstr s27, [r7] │ │ │ │ - vldr s28, [r5, #-132] @ 0xffffff7c │ │ │ │ - vldr s30, [r5, #-136] @ 0xffffff78 │ │ │ │ + vstr s28, [r7] │ │ │ │ + vstr s27, [r8] │ │ │ │ + vldr s30, [r6, #-136] @ 0xffffff78 │ │ │ │ + vldr s28, [r6, #-132] @ 0xffffff7c │ │ │ │ vmul.f32 s27, s22, s28 │ │ │ │ vmul.f32 s22, s22, s30 │ │ │ │ - vmla.f32 s22, s29, s28 │ │ │ │ vnmls.f32 s27, s29, s30 │ │ │ │ + vmla.f32 s22, s29, s28 │ │ │ │ vstr s27, [fp] │ │ │ │ - vstr s22, [lr] │ │ │ │ + vstr s22, [r1] │ │ │ │ vsub.f32 s22, s20, s26 │ │ │ │ - vldr s24, [r5, #-108] @ 0xffffff94 │ │ │ │ + vldr s24, [r6, #-108] @ 0xffffff94 │ │ │ │ + ldr r1, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s20, s13, s22 │ │ │ │ - vmul.f32 s21, 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s13, s13, s9 │ │ │ │ vmla.f32 s13, s10, s11 │ │ │ │ - vstr s12, [r2] │ │ │ │ - vstr s13, [r3] │ │ │ │ - vldr s11, [r5, #-124] @ 0xffffff84 │ │ │ │ - vldr s12, [r5, #-128] @ 0xffffff80 │ │ │ │ + vstr s12, [r0] │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + vstr s13, [r5] │ │ │ │ + vldr s12, [r6, #-128] @ 0xffffff80 │ │ │ │ + vldr s11, [r6, #-124] @ 0xffffff84 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ - vstr s13, [r9] │ │ │ │ + vstr s13, [lr] │ │ │ │ vstr s15, [r0] │ │ │ │ - ldr r3, [sp, #168] @ 0xa8 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #168] @ 0xa8 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ - add r6, r3 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ - str r6, [sp, #0] │ │ │ │ + ldr r2, [sp, #168] @ 0xa8 │ │ │ │ add r7, r3 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + add r8, r3 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - ldrd r2, r3, [sp, #168] @ 0xa8 │ │ │ │ + eor.w r9, r9, r3 │ │ │ │ + ldr r3, [sp, #172] @ 0xac │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 6ca78 │ │ │ │ + bne.w 72494 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0006ceb4 : │ │ │ │ - ldr r2, [pc, #8] @ (6cec0 ) │ │ │ │ - ldr r1, [pc, #12] @ (6cec4 ) │ │ │ │ +000728f0 : │ │ │ │ + ldr r2, [pc, #8] @ (728fc ) │ │ │ │ + ldr r1, [pc, #12] @ (72900 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - bls.n 6cfbc │ │ │ │ - movs r0, r1 │ │ │ │ - @ instruction: 0xfb6bffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + subs r0, r0, #5 │ │ │ │ + movs r1, r1 │ │ │ │ + @ instruction: 0xfb37ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #164 @ 0xa4 │ │ │ │ - mov sl, r3 │ │ │ │ - ldr r3, [pc, #76] @ (6cf28 ) │ │ │ │ ldrd r1, r0, [sp, #264] @ 0x108 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #76] @ (72978 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 6d632 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 730a0 │ │ │ │ ldr r1, [sp, #272] @ 0x110 │ │ │ │ - mov r6, r8 │ │ │ │ - vldr s27, [pc, #44] @ 6cf18 │ │ │ │ - vmov.f32 s31, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s30, [pc, #40] @ 6cf1c │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vmov.f32 s27, #96 @ 0x3f000000 0.5 │ │ │ │ + vmov.f32 s29, #80 @ 0x3e800000 0.250 │ │ │ │ + mov lr, r8 │ │ │ │ + mov r8, sl │ │ │ │ + vldr s28, [pc, #40] @ 7296c │ │ │ │ + vldr s31, [pc, #40] @ 72970 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s30, [pc, #36] @ 72974 │ │ │ │ str r1, [sp, #148] @ 0x94 │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #152] @ 0x98 │ │ │ │ - ldr r1, [pc, #44] @ (6cf2c ) │ │ │ │ - vldr s29, [pc, #28] @ 6cf20 │ │ │ │ - vldr s24, [pc, #28] @ 6cf24 │ │ │ │ + ldr r1, [pc, #32] @ (7297c ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ - ldr r1, [sp, #264] @ 0x108 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #156] @ 0x9c │ │ │ │ - movs r3, #112 @ 0x70 │ │ │ │ - mla r7, r3, r1, r2 │ │ │ │ - b.n 6cf30 │ │ │ │ - cbz r7, 6cf90 │ │ │ │ + ldr r3, [sp, #264] @ 0x108 │ │ │ │ + rsb r3, r3, r3, lsl #3 │ │ │ │ + add.w r7, r2, r3, lsl #4 │ │ │ │ + b.n 72984 │ │ │ │ + cbz r7, 729e4 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r7, #15 │ │ │ │ - adds r6, r2, #3 │ │ │ │ + str r0, [r1, #40] @ 0x28 │ │ │ │ movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #56 @ 0x38 │ │ │ │ - movs r2, #20 │ │ │ │ - movs r1, #36 @ 0x24 │ │ │ │ - mov.w r5, sl, lsl #4 │ │ │ │ - vldr s12, [r6] │ │ │ │ - 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│ - vmls.f32 s13, s11, s31 │ │ │ │ - mul.w r2, r2, sl │ │ │ │ - vmul.f32 s14, s14, s27 │ │ │ │ - vstr s21, [sp, #108] @ 0x6c │ │ │ │ - add.w r4, r9, r2 │ │ │ │ - str r4, [sp, #24] │ │ │ │ - add r2, r6 │ │ │ │ - vstr s0, [sp, #112] @ 0x70 │ │ │ │ - vsub.f32 s10, s12, s14 │ │ │ │ + add.w r0, r9, r4 │ │ │ │ + vadd.f32 s0, s12, s10 │ │ │ │ + vmls.f32 s12, s10, s27 │ │ │ │ + add r4, lr │ │ │ │ + vmul.f32 s15, s15, s28 │ │ │ │ + vldr s6, [r0] │ │ │ │ + str r0, [sp, #28] │ │ │ │ + add.w r0, r9, ip │ │ │ │ + vldr s16, [r4] │ │ │ │ + str r0, [sp, #32] │ │ │ │ + vmul.f32 s14, s14, s28 │ │ │ │ + vadd.f32 s9, s13, s11 │ │ │ │ + str r4, [sp, #36] @ 0x24 │ │ │ │ + vmls.f32 s13, s11, s27 │ │ │ │ + add.w r4, r9, r6 │ │ │ │ + vldr s2, [r4] │ │ │ │ + str r4, [sp, #44] @ 0x2c │ │ │ │ + vsub.f32 s3, s12, s14 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - vldr s6, [r4] │ │ │ │ - mov.w r4, sl, lsl #2 │ │ │ │ - add.w r1, r9, r4 │ │ │ │ - str r1, [sp, #28] │ │ │ │ - vadd.f32 s5, s15, s13 │ │ │ │ - vsub.f32 s13, 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r0, r3 │ │ │ │ + add.w r6, r4, r3 │ │ │ │ + vldr s13, [r0] │ │ │ │ + strd r0, r6, [sp, #48] @ 0x30 │ │ │ │ + add.w r0, lr, sl │ │ │ │ + mov.w sl, #52 @ 0x34 │ │ │ │ + vadd.f32 s26, s1, s15 │ │ │ │ + vmls.f32 s1, s15, s27 │ │ │ │ + vldr s11, [fp] │ │ │ │ vadd.f32 s15, s5, s14 │ │ │ │ - mla r1, fp, sl, r9 │ │ │ │ - mov.w fp, sl, lsl #5 │ │ │ │ - vldr s16, [r2] │ │ │ │ vsub.f32 s5, s5, s14 │ │ │ │ - str r4, [sp, #40] @ 0x28 │ │ │ │ - vmul.f32 s6, s6, s27 │ │ │ │ - vldr s14, [r8] │ │ │ │ - vstr s10, [sp, #116] @ 0x74 │ │ │ │ + vldr s14, [r4] │ │ │ │ + vmul.f32 s6, s6, s28 │ │ │ │ + vldr s12, [r0] │ │ │ │ + vldr s17, [r6] │ │ │ │ + add.w r6, r9, r3 │ │ │ │ vadd.f32 s4, s16, s15 │ │ │ │ - vstr s13, [sp, #128] @ 0x80 │ │ │ │ - vmls.f32 s16, s15, s31 │ │ │ │ - vldr s13, [ip] │ │ │ │ - vmul.f32 s5, s5, s27 │ │ │ │ - vldr s17, [r4] │ │ │ │ - movs r4, #48 @ 0x30 │ │ │ │ - vldr s12, [r5] │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ - add.w r5, r9, fp │ │ │ │ + vmls.f32 s16, s15, s27 │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ - mla r4, r4, sl, r9 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - vldr s18, [r5] │ │ │ │ - movs r5, #52 @ 0x34 │ │ │ │ - vldr s11, [r1] │ │ │ │ - add fp, r6 │ │ │ │ + strd r6, r0, [sp, #56] @ 0x38 │ │ │ │ + mla r0, sl, r8, r9 │ │ │ │ + mov.w sl, #44 @ 0x2c │ │ │ │ + vldr s0, [r6] │ │ │ │ + add.w r6, r9, ip │ │ │ │ + vmul.f32 s5, s5, s28 │ │ │ │ + mul.w sl, sl, r8 │ │ │ │ + vldr s20, [r2] │ │ │ │ + strd r6, r0, [sp, #64] @ 0x40 │ │ │ │ + vldr s18, [r6] │ │ │ │ vadd.f32 s10, s2, s15 │ │ │ │ - vmls.f32 s2, s15, s31 │ │ │ │ - mla r5, r5, sl, r9 │ │ │ │ - vldr s15, [r4] │ │ │ │ - str r5, [sp, #60] @ 0x3c │ │ │ │ - vmul.f32 s13, s13, s27 │ │ │ │ - str r1, [sp, #44] @ 0x2c │ │ │ │ - add.w r1, r9, r3 │ │ │ │ + vmls.f32 s2, s15, s27 │ │ │ │ + add.w r6, lr, sl │ │ │ │ + vldr s15, [r1] │ │ │ │ + vmul.f32 s13, s13, s28 │ │ │ │ + vldr s7, [r0] │ │ │ │ + add.w r0, r9, sl │ │ │ │ + add.w sl, lr, ip │ │ │ │ + add.w ip, sl, r3 │ │ │ │ + add r3, r2 │ │ │ │ + strd r6, r0, [sp, #72] @ 0x48 │ │ │ │ + vldr s8, [r0] │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ - str r1, [sp, #48] @ 0x30 │ │ │ │ - vldr s7, [r5] │ │ │ │ - movs r5, #44 @ 0x2c │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ - vldr s0, [r1] │ │ │ │ - vsub.f32 s22, s28, s10 │ │ │ │ - mul.w r5, r5, sl │ │ │ │ - vsub.f32 s25, s14, s17 │ │ │ │ - vmla.f32 s17, s14, s31 │ │ │ │ + vsub.f32 s23, s14, s17 │ │ │ │ + vmla.f32 s17, s14, s27 │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ - adds r1, r6, r5 │ │ │ │ - add r5, r9 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - str r5, [sp, #68] @ 0x44 │ │ │ │ - str r1, [sp, #64] @ 0x40 │ │ │ │ - vmul.f32 s11, s11, s27 │ │ │ │ - vadd.f32 s26, s0, s14 │ │ │ │ - vmls.f32 s0, s14, s31 │ │ │ │ - vldr s14, [r1] │ │ │ │ - vadd.f32 s10, s28, s10 │ │ │ │ - vldr s8, [r5] │ │ │ │ - add.w r5, fp, r3 │ │ │ │ - str r5, [sp, #72] @ 0x48 │ │ │ │ - vmul.f32 s15, s15, s27 │ │ │ │ + vmul.f32 s11, s11, s28 │ │ │ │ + vadd.f32 s25, s0, s14 │ │ │ │ + vmls.f32 s0, s14, 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s8, s19 │ │ │ │ + vmla.f32 s8, s19, s27 │ │ │ │ vldr s19, [r3] │ │ │ │ - vmul.f32 s14, s14, s27 │ │ │ │ - vsub.f32 s20, s12, s19 │ │ │ │ - vstr s11, [sp, #80] @ 0x50 │ │ │ │ + vmul.f32 s14, s14, s28 │ │ │ │ + vstr s24, [sp, #92] @ 0x5c │ │ │ │ + vsub.f32 s21, s12, s19 │ │ │ │ vadd.f32 s12, s12, s19 │ │ │ │ - vsub.f32 s19, s11, s25 │ │ │ │ - vsub.f32 s11, s18, s5 │ │ │ │ - vsub.f32 s23, s20, s21 │ │ │ │ - vmla.f32 s21, s20, s31 │ │ │ │ - vsub.f32 s20, s4, s26 │ │ │ │ - vadd.f32 s4, s4, s26 │ │ │ │ - vstr s11, [sp, #84] @ 0x54 │ │ │ │ - vmul.f32 s12, s12, s27 │ │ │ │ - vstr s19, [sp, #132] @ 0x84 │ │ │ │ - vsub.f32 s19, s3, s23 │ │ │ │ - vadd.f32 s26, s10, s4 │ │ │ │ - vadd.f32 s3, s3, s23 │ │ │ │ - vsub.f32 s10, s10, s4 │ │ │ │ - vadd.f32 s9, s15, s21 │ │ │ │ - vsub.f32 s15, s15, s21 │ │ │ │ - vmul.f32 s10, s10, s24 │ │ │ │ - vsub.f32 s11, s11, s9 │ │ │ │ - vstr s9, [sp, #88] @ 0x58 │ │ │ │ - vstr s11, [sp, #136] @ 0x88 │ │ │ │ - vldr s11, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s9, s25, s11 │ │ │ │ - vsub.f32 s25, s8, s6 │ │ │ │ + vsub.f32 s19, s9, s23 │ │ │ │ + vadd.f32 s9, s23, s9 │ │ │ │ + vsub.f32 s23, s8, s6 │ │ │ │ vadd.f32 s8, s6, s8 │ │ │ │ vadd.f32 s6, s16, s7 │ │ │ │ vsub.f32 s16, s16, s7 │ │ │ │ - vsub.f32 s11, s25, s28 │ │ │ │ - vstr s25, [sp, #80] @ 0x50 │ │ │ │ - vadd.f32 s25, s1, s14 │ │ │ │ - vldr s21, [sp, #108] @ 0x6c │ │ │ │ - vstr s28, [sp, #92] @ 0x5c │ │ │ │ - vadd.f32 s23, s9, s3 │ │ │ │ - vsub.f32 s14, s1, s14 │ │ │ │ - vsub.f32 s9, s9, s3 │ │ │ │ - vstr s11, [sp, #140] @ 0x8c │ │ │ │ - vadd.f32 s1, s21, s26 │ │ │ │ - vldr s11, [sp, #76] @ 0x4c │ │ │ │ - vstr s25, [sp, #96] @ 0x60 │ │ │ │ - vmul.f32 s9, s9, s24 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ - vadd.f32 s28, s2, s11 │ │ │ │ - vstr s1, [r6] │ │ │ │ - vadd.f32 s11, s25, s28 │ │ │ │ - vadd.f32 s25, s5, s18 │ │ │ │ - vadd.f32 s18, s0, s12 │ │ │ │ + vsub.f32 s22, s21, s20 │ │ │ │ + vmla.f32 s20, s21, s27 │ │ │ │ + vsub.f32 s21, s4, s25 │ │ │ │ + vmul.f32 s12, s12, s28 │ │ │ │ + vstr s19, [sp, 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s15 │ │ │ │ - vldr s15, [sp, #104] @ 0x68 │ │ │ │ - vnmls.f32 s9, s13, s30 │ │ │ │ - vmla.f32 s10, s13, s29 │ │ │ │ + vldr s15, [sp, #120] @ 0x78 │ │ │ │ + vmla.f32 s10, s13, s30 │ │ │ │ vsub.f32 s13, s2, s7 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ - vsub.f32 s16, s16, s15 │ │ │ │ - vldr s15, [sp, #120] @ 0x78 │ │ │ │ - vmul.f32 s6, s6, s24 │ │ │ │ - vmul.f32 s13, s13, s24 │ │ │ │ - vmul.f32 s11, s16, s29 │ │ │ │ - vmul.f32 s16, s16, s30 │ │ │ │ - vmla.f32 s16, s14, s29 │ │ │ │ - vnmls.f32 s11, s14, s30 │ │ │ │ vmov.f32 s14, s15 │ │ │ │ - vmls.f32 s14, s7, s1 │ │ │ │ + vmul.f32 s13, s13, s19 │ │ │ │ + vmls.f32 s14, s7, s29 │ │ │ │ vadd.f32 s7, s15, s7 │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vldr s13, [sp, #128] @ 0x80 │ │ │ │ vmov.f32 s12, s13 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ - vmls.f32 s12, s8, s1 │ │ │ │ - vadd.f32 s5, s6, s12 │ │ │ │ + vmls.f32 s12, s8, s29 │ │ │ │ + vadd.f32 s8, s6, s12 │ │ │ │ vsub.f32 s12, s12, s6 │ │ │ │ - vldr s6, [r7, #-188] @ 0xffffff44 │ │ │ │ - vmul.f32 s8, s13, s6 │ │ │ │ + vmul.f32 s6, s13, s5 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ - vmla.f32 s13, s7, s6 │ │ │ │ - vsub.f32 s6, s5, s16 │ │ │ │ - vadd.f32 s16, s16, s5 │ │ │ │ - vnmls.f32 s8, s7, s4 │ │ │ │ - vstr s8, [lr] │ │ │ │ - vstr s13, [r2] │ │ │ │ + vnmls.f32 s6, s7, s4 │ │ │ │ + vmla.f32 s13, s7, s5 │ │ │ │ + vsub.f32 s5, s8, s16 │ │ │ │ + vadd.f32 s16, s16, s8 │ │ │ │ + vstr s6, [r1] │ │ │ │ + vstr s13, [r6] │ │ │ │ vadd.f32 s13, s10, s15 │ │ │ │ - vldr s4, [r7, #-116] @ 0xffffff8c │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vldr s7, [r7, #-120] @ 0xffffff88 │ │ │ │ - vmul.f32 s8, s6, s4 │ │ │ │ - vnmls.f32 s8, s13, s7 │ │ │ │ + vldr s6, [r7, #-120] @ 0xffffff88 │ │ │ │ + vldr s4, [r7, #-116] @ 0xffffff8c │ │ │ │ + vmul.f32 s7, s5, s4 │ │ │ │ + vnmls.f32 s7, s13, s6 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ - vmla.f32 s13, s6, s7 │ │ │ │ - vadd.f32 s6, s11, s12 │ │ │ │ - vstr s8, [r3] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ + vmla.f32 s13, s5, s6 │ │ │ │ + vadd.f32 s5, s11, s12 │ │ │ │ + vstr s7, [r3] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ vstr s13, [r3] │ │ │ │ vsub.f32 s13, s14, s9 │ │ │ │ - vldr s4, [r7, #-212] @ 0xffffff2c │ │ │ │ vadd.f32 s14, s9, s14 │ │ │ │ - vldr s7, [r7, #-216] @ 0xffffff28 │ │ │ │ - vmul.f32 s8, s6, s4 │ │ │ │ - vnmls.f32 s8, s13, s7 │ │ │ │ + vldr s6, [r7, #-216] @ 0xffffff28 │ │ │ │ + vldr s4, [r7, #-212] @ 0xffffff2c │ │ │ │ + vmul.f32 s7, s5, s4 │ │ │ │ + vnmls.f32 s7, s13, s6 │ │ │ │ vmul.f32 s13, s13, s4 │ │ │ │ - vmla.f32 s13, s6, s7 │ │ │ │ - vstr s8, [ip] │ │ │ │ - ldr r1, [sp, #36] @ 0x24 │ │ │ │ - ldr r5, [sp, #56] @ 0x38 │ │ │ │ - ldr r3, [sp, #264] @ 0x108 │ │ │ │ - vstr s13, [r1] │ │ │ │ + vmla.f32 s13, s5, s6 │ │ │ │ + vstr s7, [r0] │ │ │ │ + ldr r4, [sp, #44] @ 0x2c │ │ │ │ + ldr r6, [sp, #64] @ 0x40 │ │ │ │ + ldr r0, [sp, #76] @ 0x4c │ │ │ │ + vstr s13, [r4] │ │ │ │ vsub.f32 s13, s12, s11 │ │ │ │ - vldr s9, [r7, #-164] @ 0xffffff5c │ │ │ │ - adds r3, #1 │ │ │ │ vldr s11, [r7, #-168] @ 0xffffff58 │ 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0x2c │ │ │ │ - vldr s14, [r9] │ │ │ │ - mov.w ip, #40 @ 0x28 │ │ │ │ - mov.w lr, #24 │ │ │ │ - mov.w r8, r2, lsl #4 │ │ │ │ - adds r0, #120 @ 0x78 │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ - add.w r7, r9, r8 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - add r8, fp │ │ │ │ - add.w r4, fp, r3 │ │ │ │ - str r4, [sp, #12] │ │ │ │ - vldr s12, [r7] │ │ │ │ - str r7, [sp, #24] │ │ │ │ - vldr s15, [r4] │ │ │ │ - mul.w r4, r1, r2 │ │ │ │ - movs r1, #48 @ 0x30 │ │ │ │ - add.w r5, fp, r4 │ │ │ │ - str r5, [sp, #16] │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ + mov.w r8, fp, lsl #3 │ │ │ │ + mov.w r1, #44 @ 0x2c │ │ │ │ + mov.w r9, fp, lsl #4 │ │ │ │ + add.w r5, r5, #120 @ 0x78 │ │ │ │ + sub.w r7, r8, fp │ │ │ │ + mul.w r1, r1, fp │ │ │ │ + vldr s14, [r0] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + add.w lr, r8, fp │ │ │ │ + mov.w sl, fp, lsl #2 │ │ │ │ + str r7, [sp, #72] @ 0x48 │ │ │ │ + add.w r2, r4, r3 │ │ │ │ + add.w r6, r4, r1 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w ip, sl, fp │ │ │ │ + vldr s15, [r2] │ │ │ │ + strd r2, r1, [sp, #8] │ │ │ │ + add.w r1, fp, fp, lsl #1 │ │ │ │ + str r3, [sp, #88] @ 0x58 │ │ │ │ + mov.w r3, r1, lsl #4 │ │ │ │ + vldr s11, [r6] │ │ │ │ + str r6, [sp, #16] │ │ │ │ + add.w r6, r0, r9 │ │ │ │ + add.w r2, r0, r3 │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - mul.w r3, r1, r2 │ │ │ │ - movs r1, #12 │ │ │ │ - vldr s11, [r5] │ │ │ │ - mov r5, r2 │ │ │ │ - add.w r6, r9, r3 │ │ │ │ - str r6, [sp, #20] │ │ │ │ - mul.w r2, r1, r2 │ │ │ │ - movs r1, #60 @ 0x3c │ │ │ │ - str r2, [sp, #28] │ │ │ │ - add r4, r9 │ │ │ │ - vldr s15, [r6] │ │ │ │ - add r2, fp │ │ │ │ - str r2, [sp, #32] │ │ │ │ + vldr s12, [r6] │ │ │ │ + strd r2, r6, [sp, #20] │ │ │ │ + vldr s15, [r2] │ │ │ │ + mov.w r2, r1, lsl #2 │ │ │ │ + mov.w r1, r1, lsl #3 │ │ │ │ + add.w r6, r4, r2 │ │ │ │ + add r2, r0 │ │ │ │ + str r6, [sp, #28] │ │ │ │ vsub.f32 s9, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mla r2, r1, r5, fp │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ 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│ │ - str r7, [sp, #52] @ 0x34 │ │ │ │ - vsub.f32 s14, s14, s11 │ │ │ │ - vsub.f32 s13, s13, s8 │ │ │ │ - vstr s19, [sp, #88] @ 0x58 │ │ │ │ - add sl, r9 │ │ │ │ + vstr s19, [sp, #92] @ 0x5c │ │ │ │ vsub.f32 s6, s10, s9 │ │ │ │ vadd.f32 s3, s9, s10 │ │ │ │ vldr s10, [r6] │ │ │ │ - movs r6, #52 @ 0x34 │ │ │ │ + mov.w r6, ip, lsl #2 │ │ │ │ vsub.f32 s4, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ + mov.w ip, ip, lsl #3 │ │ │ │ + add.w r7, r4, r6 │ │ │ │ + mov.w r4, #52 @ 0x34 │ │ │ │ vldr s15, [r7] │ │ │ │ - lsls r7, r1, #2 │ │ │ │ - mla r2, r6, r2, fp │ │ │ │ - add.w r6, r9, ip │ │ │ │ - str r2, [sp, #56] @ 0x38 │ │ │ │ - add ip, fp │ │ │ │ + str r7, [sp, #48] @ 0x30 │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ + vstr s3, [sp, #96] @ 0x60 │ │ │ │ vadd.f32 s17, s10, s15 │ │ │ │ - str r6, [sp, #60] @ 0x3c │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - vldr s9, [r2] │ │ │ │ - add.w r6, r9, lr │ │ │ │ - mov r2, r7 │ │ │ │ - add r7, fp │ │ │ │ - str r6, [sp, #68] @ 0x44 │ │ │ │ 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│ │ + vldr s11, [r7] │ │ │ │ + ldr r7, [sp, #72] @ 0x48 │ │ │ │ vadd.f32 s2, s17, s8 │ │ │ │ vsub.f32 s17, s17, s8 │ │ │ │ - vldr s11, [r7] │ │ │ │ - movs r7, #56 @ 0x38 │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ vadd.f32 s8, s10, s9 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ - vldr s0, [r6] │ │ │ │ - mul.w r7, r1, r7 │ │ │ │ - vstr s2, [sp, #96] @ 0x60 │ │ │ │ - add.w r1, r9, r7 │ │ │ │ - str r1, [sp, #76] @ 0x4c │ │ │ │ - add r7, fp │ │ │ │ - vldr s3, [r1] │ │ │ │ - adds r1, r2, r3 │ │ │ │ - str r1, [sp, #84] @ 0x54 │ │ │ │ + add.w r4, r0, r7 │ │ │ │ + vldr s3, [r4] │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ + vstr s2, [sp, #100] @ 0x64 │ │ │ │ vsub.f32 s7, s11, s3 │ │ │ │ vadd.f32 s11, s11, s3 │ │ │ │ + add r1, r4 │ │ │ │ + add ip, r4 │ │ │ │ + add.w r4, sl, r3 │ │ │ │ + str r1, [sp, #76] @ 0x4c │ │ │ │ vldr s3, [ip] │ │ │ │ vsub.f32 s24, s7, s5 │ │ │ │ vadd.f32 s7, s5, s7 │ │ │ │ - vstr s7, [sp, #100] @ 0x64 │ │ │ │ + vstr s7, [sp, #104] @ 0x68 │ │ │ │ vadd.f32 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vadd.f32 s3, s3, s11 │ │ │ │ - vldr s11, [r1] │ │ │ │ - add r2, r9 │ │ │ │ - str r2, [sp, #8] │ │ │ │ + vldr s11, [r4] │ │ │ │ + str r1, [sp, #88] @ 0x58 │ │ │ │ vadd.f32 s1, s7, s11 │ │ │ │ vsub.f32 s7, s7, s11 │ │ │ │ vldr s11, [r7] │ │ │ │ vsub.f32 s9, s11, s0 │ │ │ │ vadd.f32 s11, s11, s0 │ │ │ │ vadd.f32 s0, s5, s1 │ │ │ │ vsub.f32 s5, s5, s1 │ │ │ │ vadd.f32 s16, s2, s9 │ │ │ │ vsub.f32 s9, s9, s2 │ │ │ │ - vstr s0, [sp, #104] @ 0x68 │ │ │ │ + vstr s0, [sp, #108] @ 0x6c │ │ │ │ vsub.f32 s0, s15, s3 │ │ │ │ vadd.f32 s15, s15, s3 │ │ │ │ vsub.f32 s1, s5, s9 │ │ │ │ vadd.f32 s5, s5, s9 │ │ │ │ + vstr s16, [sp, #112] @ 0x70 │ │ │ │ vadd.f32 s9, s7, s11 │ │ │ │ vmul.f32 s2, s0, s26 │ │ │ │ vsub.f32 s11, s11, s7 │ │ │ │ - vstr s16, [sp, #108] @ 0x6c │ │ │ │ vmla.f32 s2, s9, s27 │ │ │ │ vmul.f32 s9, s9, s26 │ │ │ │ vnmls.f32 s9, s0, s27 │ │ │ │ vmul.f32 s0, s11, s27 │ │ │ │ vnmls.f32 s0, s15, s26 │ │ │ │ vmul.f32 s15, s15, s27 │ │ │ │ vmla.f32 s15, s11, s26 │ │ │ │ - vldr s11, [r2] │ │ │ │ - add.w r2, fp, r3 │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ + vldr s11, [r1] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ vadd.f32 s30, s19, s11 │ │ │ │ - vldr s7, [r2] │ │ │ │ vsub.f32 s19, s19, s11 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - vldr s11, [r4] │ │ │ │ - add r2, r9 │ │ │ │ + add.w r8, r1, r3 │ │ │ │ add r3, r2 │ │ │ │ - vstr s15, [sp, #112] @ 0x70 │ │ │ │ + vldr s7, [r8] │ │ │ │ + vstr s15, [sp, #116] @ 0x74 │ │ │ │ + ldr r6, [sp, #12] │ │ │ │ + vldr s16, [r3] │ │ │ │ + vldr s3, [r2] │ │ │ │ + add.w r1, r0, r6 │ │ │ │ + ldr r6, [sp, #36] @ 0x24 │ │ │ │ + str r1, [sp, #12] │ │ │ │ + vldr s11, [r1] │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ vsub.f32 s23, s7, s11 │ │ │ │ vadd.f32 s7, s7, s11 │ │ │ │ - vldr s3, [r2] │ │ │ │ - vldr s11, [r8] │ │ │ │ - str r3, [sp, #28] │ │ │ │ - vldr s16, [r3] │ │ │ │ + add r6, r1 │ │ │ │ + add r9, r1 │ │ │ │ + vldr s18, [r6] │ │ │ │ + vldr s11, [r9] │ │ │ │ vadd.f32 s29, s3, s11 │ │ │ │ vsub.f32 s3, s3, s11 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s11, s18, s16 │ │ │ │ vadd.f32 s18, s18, s16 │ │ │ │ vadd.f32 s22, s30, s29 │ │ │ │ vsub.f32 s29, s30, s29 │ │ │ │ vadd.f32 s16, s23, s11 │ │ │ │ vsub.f32 s11, s11, s23 │ │ │ │ vsub.f32 s30, s3, s18 │ │ │ │ vadd.f32 s3, s3, s18 │ │ │ │ vadd.f32 s23, s29, s11 │ │ │ │ vsub.f32 s11, s11, s29 │ │ │ │ vsub.f32 s29, s19, s7 │ │ │ │ - vmul.f32 s18, s3, s27 │ │ │ │ vadd.f32 s7, s19, s7 │ │ │ │ - vldr s19, [sp, #88] @ 0x58 │ │ │ │ + vldr s19, [sp, #92] @ 0x5c │ │ │ │ + vmul.f32 s18, s3, s27 │ │ │ │ vmul.f32 s31, s29, s26 │ │ │ │ vmul.f32 s29, s29, s27 │ │ │ │ - vmla.f32 s29, s30, s26 │ │ │ │ vnmls.f32 s18, s7, s26 │ │ │ │ vmul.f32 s7, s7, s27 │ │ │ │ - vmla.f32 s7, s3, s26 │ │ │ │ - vldr s3, [sp, #92] @ 0x5c │ │ │ │ + vmla.f32 s29, s30, s26 │ │ │ │ vnmls.f32 s31, s30, s27 │ │ │ │ - vldr s30, [sp, #96] @ 0x60 │ │ │ │ + vldr s30, [sp, #100] @ 0x64 │ │ │ │ + vmla.f32 s7, s3, s26 │ │ │ │ + vldr s3, [sp, #96] @ 0x60 │ │ │ │ + vstr s18, [sp, #36] @ 0x24 │ │ │ │ + vadd.f32 s18, s19, s30 │ │ │ │ vstr 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s3, s13 │ │ │ │ vadd.f32 s3, s3, s13 │ │ │ │ - adds r4, r2, r0 │ │ │ │ - str r4, [sp, #112] @ 0x70 │ │ │ │ - mul.w r1, r3, r8 │ │ │ │ - str r0, [sp, #108] @ 0x6c │ │ │ │ - add.w r0, r6, r9 │ │ │ │ - str r1, [sp, #116] @ 0x74 │ │ │ │ - adds r3, r6, r1 │ │ │ │ - vldr s13, [r4] │ │ │ │ + vldr s13, [r1] │ │ │ │ + str r1, [sp, #76] @ 0x4c │ │ │ │ + mov.w r1, r2, lsl #4 │ │ │ │ + vstr s20, [sp, #248] @ 0xf8 │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ + str r1, [sp, #208] @ 0xd0 │ │ │ │ + add r1, r6 │ │ │ │ + vldr s17, [r1] │ │ │ │ vsub.f32 s19, s1, s3 │ │ │ │ vadd.f32 s3, s1, s3 │ │ │ │ - str r3, [sp, #120] @ 0x78 │ │ │ │ - vldr s17, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - str r0, [sp, #124] @ 0x7c │ │ │ │ - vstr s3, [sp, #220] @ 0xdc │ │ │ │ + str r1, [sp, #80] @ 0x50 │ │ │ │ + mov.w r1, sl, lsl #3 │ │ │ │ + add r1, r6 │ │ │ │ vadd.f32 s0, s13, s17 │ │ │ │ vsub.f32 s13, s13, s17 │ │ │ │ - mul.w sl, r3, r8 │ │ │ │ - movs r3, #116 @ 0x74 │ │ │ │ - vstr s19, [sp, #248] @ 0xf8 │ │ │ │ - add.w r1, r2, sl │ │ │ │ - add sl, r6 │ │ │ │ + vstr s3, [sp, #212] @ 0xd4 │ │ │ │ + vstr s19, [sp, #244] @ 0xf4 │ │ │ │ vadd.f32 s5, s6, s0 │ │ │ │ vsub.f32 s6, s6, s0 │ │ │ │ - mul.w r4, r3, r8 │ │ │ │ - movs r3, #72 @ 0x48 │ │ │ │ vadd.f32 s18, s4, s5 │ │ │ │ vsub.f32 s4, s4, s5 │ │ │ │ vadd.f32 s5, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - mul.w fp, r3, r8 │ │ │ │ - movs r3, #84 @ 0x54 │ │ │ │ - vstr s4, [sp, #260] @ 0x104 │ │ │ │ + vstr s18, [sp, #252] @ 0xfc │ │ │ │ + vstr s4, [sp, #256] @ 0x100 │ │ │ │ vadd.f32 s4, s11, s13 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ - vstr s18, [sp, #256] @ 0x100 │ │ │ │ vsub.f32 s3, s5, s4 │ │ │ │ vadd.f32 s5, s5, s4 │ │ │ │ vadd.f32 s11, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r0] │ │ │ │ - adds r0, r2, r4 │ │ │ │ vmul.f32 s17, s5, s16 │ │ │ │ vsub.f32 s5, s7, s2 │ │ │ │ vadd.f32 s7, s7, s2 │ │ │ │ vmul.f32 s1, s3, s16 │ │ │ │ vmul.f32 s10, s11, s16 │ │ │ │ vsub.f32 s0, s5, s6 │ │ │ │ vadd.f32 s6, s5, s6 │ │ │ │ - vstr s1, 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#52 @ 0x34 │ │ │ │ + str r7, [sp, #124] @ 0x7c │ │ │ │ + mul.w r7, r0, r5 │ │ │ │ + mov.w r0, #244 @ 0xf4 │ │ │ │ vadd.f32 s9, s10, s15 │ │ │ │ - add.w r1, r8, r3 │ │ │ │ - adds r3, r5, r4 │ │ │ │ - str r1, [sp, #156] @ 0x9c │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s13, [r5] │ │ │ │ - vldr s11, [r3] │ │ │ │ - vldr s7, [r1] │ │ │ │ - mov r1, r3 │ │ │ │ - movs r3, #180 @ 0xb4 │ │ │ │ - str r5, [sp, #140] @ 0x8c │ │ │ │ - adds r5, r1, r4 │ │ │ │ - str r5, [sp, #168] @ 0xa8 │ │ │ │ - str r1, [sp, #160] @ 0xa0 │ │ │ │ + str r7, [sp, #128] @ 0x80 │ │ │ │ + add r7, r8 │ │ │ │ + vldr s12, [r7] │ │ │ │ + str r7, [sp, #132] @ 0x84 │ │ │ │ + mul.w r7, r0, r5 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + str r7, [sp, #136] @ 0x88 │ │ │ │ + add r7, r8 │ │ │ │ + vldr s7, [r7] │ │ │ │ vadd.f32 s14, s13, s12 │ │ │ │ - mla r2, r3, r7, r8 │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ - str r2, [sp, #164] @ 0xa4 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vldr s15, [r5] │ │ │ │ - vsub.f32 s12, s7, s11 │ │ │ │ - mul.w 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│ │ + add r7, fp │ │ │ │ + vldr s3, [r0] │ │ │ │ + str r7, [sp, #188] @ 0xbc │ │ │ │ + str r0, [sp, #192] @ 0xc0 │ │ │ │ + mov.w r0, #232 @ 0xe8 │ │ │ │ + vldr s8, [r7] │ │ │ │ + mul.w r7, r0, r5 │ │ │ │ + add.w r0, fp, r7 │ │ │ │ vadd.f32 s0, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ - mul.w r1, r3, r7 │ │ │ │ - movs r3, #120 @ 0x78 │ │ │ │ - str r1, [sp, #224] @ 0xe0 │ │ │ │ - adds r5, r0, r1 │ │ │ │ + vldr s8, [r0] │ │ │ │ + strd r7, r0, [sp, #196] @ 0xc4 │ │ │ │ + ldr r0, [sp, #32] │ │ │ │ + vsub.f32 s17, s3, s8 │ │ │ │ vadd.f32 s1, s14, s0 │ │ │ │ vsub.f32 s14, s14, s0 │ │ │ │ - mul.w r3, r3, r7 │ │ │ │ - add.w r1, r8, r2 │ │ │ │ - str r5, [sp, #228] @ 0xe4 │ │ │ │ - vldr s8, [r5] │ │ │ │ - adds r5, r0, r3 │ │ │ │ - str r3, [sp, #240] @ 0xf0 │ │ │ │ - movs r3, #56 @ 0x38 │ │ │ │ - str r1, [sp, #236] @ 0xec │ │ │ │ - vsub.f32 s17, s3, s8 │ │ │ │ vadd.f32 s3, s3, s8 │ │ │ │ + add.w r7, r8, r0 │ │ │ │ vadd.f32 s8, s15, s18 │ │ │ │ vsub.f32 s15, s15, s18 │ │ │ │ - str r5, [sp, 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s3, s8, s2 │ │ │ │ vsub.f32 s8, s8, s2 │ │ │ │ @@ -118046,845 +120677,835 @@ │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vmul.f32 s14, s14, s23 │ │ │ │ vmul.f32 s15, s15, s23 │ │ │ │ vsub.f32 s16, s10, s14 │ │ │ │ vadd.f32 s10, s10, s14 │ │ │ │ vsub.f32 s14, s7, s13 │ │ │ │ vadd.f32 s13, s13, s7 │ │ │ │ - vstr s10, [sp, #724] @ 0x2d4 │ │ │ │ + vstr s16, [sp, #720] @ 0x2d0 │ │ │ │ + vadd.f32 s9, s14, s15 │ │ │ │ vsub.f32 s4, s13, s8 │ │ │ │ + vstr s10, [sp, #724] @ 0x2d4 │ │ │ │ vadd.f32 s22, s13, s8 │ │ │ │ - vldr s13, [r1] │ │ │ │ - mul.w r1, r3, r7 │ │ │ │ - str r1, [sp, #248] @ 0xf8 │ │ │ │ - vadd.f32 s9, s14, s15 │ │ │ │ - adds r3, r0, r1 │ │ │ │ - str r3, [sp, #252] @ 0xfc │ │ │ │ - vldr s10, [r5] │ │ │ │ vsub.f32 s15, s14, s15 │ │ │ │ - vstr s16, [sp, #720] @ 0x2d0 │ │ │ │ - vldr s11, [r3] │ │ │ │ - movs r3, #68 @ 0x44 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r7, fp, r0 │ │ │ │ vstr s9, [sp, #728] @ 0x2d8 │ │ │ │ - vadd.f32 s14, s13, s10 │ │ │ │ + vstr s15, [sp, #732] @ 0x2dc │ │ │ │ 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vldr s18, [r3] │ │ │ │ - movs r3, #152 @ 0x98 │ │ │ │ + vldr s10, [r2] │ │ │ │ + str r2, [sp, #248] @ 0xf8 │ │ │ │ + mov.w r2, #228 @ 0xe4 │ │ │ │ + mul.w r2, r2, r5 │ │ │ │ + str r2, [sp, #252] @ 0xfc │ │ │ │ + add r2, r8 │ │ │ │ vadd.f32 s9, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - mul.w r1, r3, r7 │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ - str r1, [sp, #308] @ 0x134 │ │ │ │ - adds r5, r0, r1 │ │ │ │ - str r5, [sp, #312] @ 0x138 │ │ │ │ - mul.w r3, r3, r7 │ │ │ │ - str r3, [sp, #316] @ 0x13c │ │ │ │ - add.w r1, r8, r3 │ │ │ │ - movs r3, #88 @ 0x58 │ │ │ │ - vldr s10, [r5] │ │ │ │ - str r1, [sp, #320] @ 0x140 │ │ │ │ - mul.w r5, r3, r7 │ │ │ │ - str r5, [sp, #324] @ 0x144 │ │ │ │ + vldr s18, [r2] │ │ │ │ + str r2, [sp, #256] @ 0x100 │ │ │ │ + mov.w r2, #152 @ 0x98 │ │ │ │ + mul.w r2, r2, r5 │ │ │ │ + str r2, [sp, #260] @ 0x104 │ │ │ │ + add r2, fp │ │ │ │ + vldr s10, [r2] │ │ │ │ + str r2, [sp, #264] @ 0x108 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ vsub.f32 s5, s18, s10 │ │ │ │ - adds r3, r0, r5 │ │ │ │ - str r3, [sp, #328] @ 0x148 │ │ │ │ vadd.f32 s18, s18, s10 │ │ │ │ - vldr s10, [r1] │ │ │ │ - vldr s8, [r3] │ │ │ │ - movs r3, #164 @ 0xa4 │ │ │ │ - mul.w r2, r3, r7 │ │ │ │ - movs r3, #216 @ 0xd8 │ │ │ │ + add r2, r5 │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + str r2, [sp, #644] @ 0x284 │ │ │ │ + add r2, r8 │ │ │ │ + vldr s10, [r2] │ │ │ │ + str r2, [sp, #268] @ 0x10c │ │ │ │ + mov.w r2, #88 @ 0x58 │ │ │ │ + mul.w r2, r2, r5 │ │ │ │ + str r2, [sp, #272] @ 0x110 │ │ │ │ + add r2, fp │ │ │ │ + vldr s8, [r2] │ │ │ │ + str r2, [sp, #276] @ 0x114 │ │ │ │ + mov.w r2, #164 @ 0xa4 │ │ │ │ + mul.w r2, r2, r5 │ │ │ │ + add.w r0, r8, r2 │ │ │ │ vadd.f32 s0, s10, s8 │ │ │ │ - str r2, [sp, #332] @ 0x14c │ │ │ │ - add.w r1, r8, r2 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ - mul.w r5, r3, r7 │ │ │ │ - str r1, [sp, #336] @ 0x150 │ │ │ │ - movs r2, #80 @ 0x50 │ │ │ │ - adds r3, r0, r5 │ │ │ │ - vldr s3, [r1] │ │ │ │ - str r5, [sp, #340] @ 0x154 │ │ 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s10, s10, s3 │ │ │ │ vadd.f32 s5, s5, s17 │ │ │ │ vadd.f32 s17, s16, s9 │ │ │ │ vsub.f32 s9, s16, s9 │ │ │ │ - add.w r1, r8, r3 │ │ │ │ - str r1, [sp, #360] @ 0x168 │ │ │ │ vadd.f32 s3, s14, s0 │ │ │ │ vsub.f32 s14, s14, s0 │ │ │ │ vadd.f32 s31, s12, s5 │ │ │ │ vsub.f32 s12, s12, s5 │ │ │ │ - str r3, [sp, #356] @ 0x164 │ │ │ │ - movs r3, #172 @ 0xac │ │ │ │ - str r5, [sp, #352] @ 0x160 │ │ │ │ vmul.f32 s18, s3, s29 │ │ │ │ vmul.f32 s3, s3, s30 │ │ │ │ - vmla.f32 s3, s17, s29 │ │ │ │ - vstr s31, [sp, #520] @ 0x208 │ │ │ │ vsub.f32 s5, s12, s6 │ │ │ │ vadd.f32 s6, s12, s6 │ │ │ │ - vldr s12, [r5] │ │ │ │ - mla r5, r3, r7, r8 │ │ │ │ + vstr s31, [sp, #520] @ 0x208 │ │ │ │ + vmla.f32 s3, s17, s29 │ │ │ │ vmov.f32 s20, s18 │ │ │ │ - str r5, [sp, #364] @ 0x16c │ │ │ │ - vstr s5, [sp, #768] @ 0x300 │ │ │ │ - vstr s6, [sp, #540] @ 0x21c │ │ │ │ vnmls.f32 s20, s17, s30 │ │ │ │ vadd.f32 s17, s13, s7 │ │ │ │ + vsub.f32 s13, s13, s7 │ │ │ │ + vstr s6, [sp, #540] @ 0x21c │ │ │ │ + vstr s5, [sp, #768] @ 0x300 │ │ │ │ vstr s3, [sp, #528] @ 0x210 │ │ │ │ vadd.f32 s3, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vsub.f32 s13, s13, s7 │ │ │ │ + vstr s20, [sp, #524] @ 0x20c │ │ │ │ vmul.f32 s3, s3, s23 │ │ │ │ vmul.f32 s15, s15, s23 │ │ │ │ - vstr s20, [sp, #524] @ 0x20c │ │ │ │ vsub.f32 s21, s17, s3 │ │ │ │ vadd.f32 s17, s17, s3 │ │ │ │ vmul.f32 s3, s14, s30 │ │ │ │ vmul.f32 s14, s14, s29 │ │ │ │ vmla.f32 s14, s9, s30 │ │ │ │ - vstr s21, [sp, #744] @ 0x2e8 │ │ │ │ vmov.f32 s16, s3 │ │ │ │ - vstr s17, [sp, #748] @ 0x2ec │ │ │ │ vnmls.f32 s16, s9, s29 │ │ │ │ + vstr s21, [sp, #744] @ 0x2e8 │ │ │ │ + vstr s17, [sp, #748] @ 0x2ec │ │ │ │ vstr s14, [sp, #536] @ 0x218 │ │ │ │ vsub.f32 s14, s11, s4 │ │ │ │ vadd.f32 s11, s11, s4 │ │ │ │ + vstr s16, [sp, #532] @ 0x214 │ │ │ │ vsub.f32 s22, s14, s15 │ │ │ │ vadd.f32 s24, s14, s15 │ │ │ │ vsub.f32 s15, s8, s2 │ │ │ │ vadd.f32 s8, s8, s2 │ │ │ │ - vstr s16, [sp, #532] @ 0x214 │ │ │ │ vstr s22, [sp, #752] @ 0x2f0 │ │ │ │ vmul.f32 s15, s15, s23 │ │ │ │ vmul.f32 s8, s8, s23 │ │ │ │ vstr s24, [sp, #756] @ 0x2f4 │ │ │ │ vsub.f32 s31, s15, s11 │ │ │ │ vadd.f32 s4, s15, s11 │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #208 @ 0xd0 │ │ │ │ vsub.f32 s7, s13, s8 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ - mul.w r1, r7, r1 │ │ │ │ + vstr s31, [sp, #760] @ 0x2f8 │ │ │ │ vstr s4, [sp, #764] @ 0x2fc │ │ │ │ + vstr s7, [sp, #772] @ 0x304 │ │ │ │ + vstr s13, [sp, #776] @ 0x308 │ │ │ │ + vldr s12, [r7] │ │ │ │ + strd r0, r2, [sp, #300] @ 0x12c │ │ │ │ + vldr s15, [r0] │ │ │ │ + mov.w r0, #208 @ 0xd0 │ │ │ │ + str r3, [sp, #428] @ 0x1ac │ │ │ │ + mul.w r0, r5, r0 │ │ │ │ + vldr s13, [r2] │ │ │ │ + add.w r7, fp, r0 │ │ │ │ + add r0, r8 │ │ │ │ vadd.f32 s4, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - adds r3, r0, r1 │ │ │ │ - vstr s13, [sp, #776] @ 0x308 │ │ │ │ - str r3, [sp, #368] @ 0x170 │ │ │ │ - vldr s13, [r5] │ │ │ │ - movs r5, #44 @ 0x2c │ │ │ │ - vldr s15, [r3] │ │ │ │ - mul.w r3, r7, r2 │ │ │ │ - str r3, [sp, #372] @ 0x174 │ │ │ │ - adds r3, r0, r3 │ │ │ │ - mul.w r5, r7, r5 │ │ │ │ - mov r0, r3 │ │ │ │ + vldr s15, [r7] │ │ │ │ + str r7, [sp, #308] @ 0x134 │ │ │ │ + add.w r7, fp, r3 │ │ │ │ + add.w r3, r8, ip │ │ │ │ + mov r2, r7 │ │ │ │ + vldr s14, [r7] │ │ │ │ + mov.w r7, #236 @ 0xec │ │ │ │ + strd r2, r3, [sp, #312] @ 0x138 │ │ │ │ + mul.w r7, r5, r7 │ │ │ │ vsub.f32 s8, s13, s15 │ │ │ │ - add.w r2, r8, r5 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vldr s14, [r3] │ │ │ │ - movs r3, #236 @ 0xec │ │ │ │ - str r2, [sp, #380] @ 0x17c │ │ │ │ - vldr s15, [r2] │ │ │ │ - mul.w r2, r3, r7 │ │ │ │ - vstr s31, [sp, #760] @ 0x2f8 │ │ │ │ - vstr s7, [sp, #772] @ 0x304 │ │ │ │ - vadd.f32 s9, s12, s13 │ │ │ │ - add.w r3, r8, r2 │ │ │ │ - str r2, [sp, #384] @ 0x180 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r8, r7 │ │ │ │ + str r3, [sp, #320] @ 0x140 │ │ │ │ vadd.f32 s20, s14, s15 │ │ │ │ - str r3, [sp, #388] @ 0x184 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - str r0, [sp, #376] @ 0x178 │ │ │ │ vldr s15, [r3] │ │ │ │ - mov r3, r0 │ │ │ │ - add r3, r4 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - add.w r2, r8, fp │ │ │ │ - str r3, [sp, #392] @ 0x188 │ │ │ │ + add.w r3, r2, sl │ │ │ │ + mov.w r2, r1, lsl #2 │ │ │ │ + vadd.f32 s9, s12, s13 │ │ │ │ vsub.f32 s12, s12, s13 │ │ │ │ - str r2, [sp, #396] @ 0x18c │ │ │ │ + mov.w r1, r1, lsl #4 │ │ │ │ vldr s11, [r3] │ │ │ │ - add.w r3, r0, sl │ │ │ │ - str r3, [sp, #400] @ 0x190 │ │ │ │ + str r3, [sp, #324] @ 0x144 │ │ │ │ + add.w r3, fp, r4 │ │ │ │ + add r4, r8 │ │ │ │ + str r2, [sp, #396] @ 0x18c │ │ │ │ + add r2, r8 │ │ │ │ + vldr s13, [r3] │ │ │ │ vsub.f32 s6, s4, s20 │ │ │ │ vadd.f32 s4, s4, s20 │ │ │ │ - add r5, r0 │ │ │ │ + strd r2, r3, [sp, #328] @ 0x148 │ │ │ │ + add r3, sl │ │ │ │ vsub.f32 s1, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - vldr s13, [r3] │ │ │ │ - add r3, r4 │ │ │ │ - str r3, [sp, #408] @ 0x198 │ │ │ │ + str r3, [sp, #344] @ 0x158 │ │ │ │ vsub.f32 s18, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - add.w r2, r8, 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#200 @ 0xc8 │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ + vstr s4, [r2] │ │ │ │ + vldr s9, [r6, #176] @ 0xb0 │ │ │ │ + vldr s11, [r6, #180] @ 0xb4 │ │ │ │ + ldrd r0, r2, [sp, #84] @ 0x54 │ │ │ │ + vmul.f32 s12, s5, s11 │ │ │ │ vmul.f32 s5, s5, s9 │ │ │ │ - vmla.f32 s5, s13, s11 │ │ │ │ vnmls.f32 s12, s13, s9 │ │ │ │ + vmla.f32 s5, s13, s11 │ │ │ │ vsub.f32 s9, s3, s7 │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ vadd.f32 s3, s3, s7 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vstr s12, [r4] │ │ │ │ - ldr r4, [sp, #104] @ 0x68 │ │ │ │ - vstr s5, [r4] │ │ │ │ + vstr s12, [r7] │ │ │ │ + vstr s5, [r1] │ │ │ │ vldr s11, [r6, #304] @ 0x130 │ │ │ │ vldr s6, [r6, #308] @ 0x134 │ │ │ │ - ldr r4, [sp, #76] @ 0x4c │ │ │ │ - ldr r2, [sp, #80] @ 0x50 │ │ │ │ + ldr r1, [sp, #52] @ 0x34 │ │ │ │ vmul.f32 s12, s9, s6 │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - ldr r5, [sp, #64] @ 0x40 │ │ │ │ vnmls.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vmla.f32 s13, s9, s11 │ │ │ │ vsub.f32 s9, s2, s8 │ │ │ │ vadd.f32 s2, s2, s8 │ │ │ │ - vstr s12, [r4] │ │ │ │ + vstr s12, [r0] │ │ │ │ vstr s13, [r2] │ │ │ │ vsub.f32 s13, s15, s16 │ │ │ │ - vldr s11, [r6, #372] @ 0x174 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vldr s6, [r6, #368] @ 0x170 │ │ │ │ - ldr r4, [sp, #28] │ │ │ │ + vldr s11, [r6, #372] @ 0x174 │ │ │ │ vmul.f32 s12, s13, s11 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ - vmla.f32 s13, s9, s11 │ │ │ │ vnmls.f32 s12, s9, s6 │ │ │ │ - vstr s12, [r4] │ │ │ │ - vstr s13, [r1] │ │ │ │ - vldr s12, [r6, #116] @ 0x74 │ │ │ │ + vmla.f32 s13, s9, s11 │ │ │ │ + vstr s12, [r1] │ │ │ │ + vstr s13, [r3] │ │ │ │ vldr s11, [r6, #112] @ 0x70 │ │ │ │ + vldr s12, [r6, #116] @ 0x74 │ │ │ │ + ldr r2, [sp, #364] @ 0x16c │ │ │ │ + ldr r4, [sp, #48] @ 0x30 │ │ │ │ vmul.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ vmla.f32 s15, s2, s12 │ │ │ │ vnmls.f32 s13, s2, s11 │ │ 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ldr.w r3, [sp, #1076] @ 0x434 │ │ │ │ - vstr s15, [r2] │ │ │ │ - ldr.w r2, [sp, #1072] @ 0x430 │ │ │ │ - vstr s14, [r5] │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 6ee34 │ │ │ │ + bne.w 74980 │ │ │ │ add.w sp, sp, #972 @ 0x3cc │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -000713ac : │ │ │ │ - ldr r2, [pc, #8] @ (713b8 ) │ │ │ │ - ldr r1, [pc, #12] @ (713bc ) │ │ │ │ +00076f4c : │ │ │ │ + ldr r2, [pc, #8] @ (76f58 ) │ │ │ │ + ldr r1, [pc, #12] @ (76f5c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - str r5, [sp, #272] @ 0x110 │ │ │ │ + bls.n 76ea4 │ │ │ │ movs r0, r1 │ │ │ │ - bls.n 713b6 │ │ │ │ - vtbl.8 d30, {d15-d16}, d29 │ │ │ │ - ldr r7, [pc, #960] @ (71784 ) │ │ │ │ - mov r7, r0 │ │ │ │ - mov r8, r1 │ │ │ │ + bls.n 76e7e │ │ │ │ + vtbx.8 d31, {d15}, d13 │ │ │ │ + ldr r5, [pc, #144] @ (76ff4 ) │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #252 @ 0xfc │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #64] @ (71414 ) │ │ │ │ - ldrd r1, r0, [sp, #352] @ 0x160 │ │ │ │ - add r3, pc │ │ │ │ + sub sp, #260 @ 0x104 │ │ │ │ + ldrd r1, r0, [sp, #360] @ 0x168 │ │ │ │ + ldr r3, [pc, #72] @ (76fd0 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 71d80 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 77952 │ │ │ │ + ldr r1, [sp, #368] @ 0x170 │ │ │ │ + vmov.f32 s28, #80 @ 0x3e800000 0.250 │ │ │ │ + mov r6, r8 │ │ │ │ + mov ip, sl │ │ │ │ + vldr s23, [pc, #40] @ 76fc4 │ │ │ │ + vldr s22, [pc, #40] @ 76fc8 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s20, [pc, #36] @ 76fcc │ │ │ │ + str r1, [sp, #244] @ 0xf4 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ + str r1, [sp, #248] @ 0xf8 │ │ │ │ + ldr r1, [pc, #32] @ (76fd4 ) │ │ │ │ + ldr r3, [r3, r1] │ │ │ │ ldr r1, [sp, #360] @ 0x168 │ │ │ │ - vldr s22, [pc, #36] @ 71408 │ │ │ │ - vldr s20, [pc, #36] @ 7140c │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - str r1, [sp, #236] @ 0xec │ │ │ │ - negs r1, r1 │ │ │ │ - str r1, [sp, #240] @ 0xf0 │ │ │ │ - ldr r1, [pc, #36] @ (71418 ) │ │ │ │ - vldr s28, [pc, #28] @ 71410 │ │ │ │ - ldr r3, [r3, r1] │ │ │ │ - ldr r1, [sp, #352] @ 0x160 │ │ │ │ - str r7, [sp, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #244] @ 0xf4 │ │ │ │ - movs r3, #152 @ 0x98 │ │ │ │ - mla r6, r3, r1, r2 │ │ │ │ - b.n 7141c │ │ │ │ + str r3, [sp, #252] @ 0xfc │ │ │ │ + mov.w r3, #152 @ 0x98 │ │ │ │ + mla r7, r3, r1, r2 │ │ │ │ + b.n 76fd8 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - bvc.n 713d4 │ │ │ │ - movs r0, r1 │ │ │ │ + adds r4, r5, #0 │ │ │ │ + movs r1, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ - movs r4, #60 @ 0x3c │ │ │ │ - ldr r1, [sp, #0] │ │ │ │ - movs r2, #56 @ 0x38 │ │ │ │ - movs r5, #20 │ │ │ │ - movs r7, #76 @ 0x4c │ │ │ │ - mul.w ip, r3, r9 │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - add.w r3, r8, ip │ │ │ │ - str r3, [sp, #4] │ │ │ │ - vldr s12, [r1] │ │ │ │ - add.w r0, r8, r2 │ │ │ │ - str r0, [sp, #8] │ │ │ │ + mov.w r4, ip, lsl #3 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r5, r4, ip │ │ │ │ + mov.w fp, r5, lsl #2 │ │ │ │ + add.w r5, r9, r5, lsl #3 │ │ │ │ + add.w r3, r9, fp │ │ │ │ vldr s15, [r3] │ │ │ │ - mul.w r3, r4, r9 │ │ │ │ - vldr s13, [r0] │ │ │ │ - adds r4, r1, r3 │ │ │ │ - str r4, [sp, #12] │ │ │ │ + str r3, [sp, #4] │ │ │ │ + sub.w r3, r4, ip │ │ │ │ + mov.w sl, r3, lsl #3 │ │ │ │ + add.w r1, r9, sl │ │ │ │ + vldr s13, [r1] │ │ │ │ vadd.f32 s8, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - mul.w r4, r5, r9 │ │ │ │ - adds r5, r1, r4 │ │ │ │ - str r5, [sp, #16] │ │ │ │ + str r1, [sp, #8] │ │ │ │ + mov.w r1, ip, lsl #4 │ │ │ │ + sub.w r3, r1, ip │ │ │ │ + mov.w r0, r3, lsl #2 │ │ │ │ + add.w r2, r6, r0 │ │ │ │ + vldr s15, [r2] │ │ │ │ + str r2, [sp, #12] │ │ │ │ + mov.w r2, ip, lsl #2 │ │ │ │ + add.w lr, r2, ip │ │ │ │ + mov.w r8, lr, lsl #2 │ │ │ │ + mov.w lr, lr, lsl #3 │ │ │ │ + add.w r3, r6, r8 │ │ │ │ vsub.f32 s10, s13, s15 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - add r4, r8 │ │ │ │ - str r4, [sp, #32] │ │ │ │ - vldr s15, [r5] │ │ │ │ - mov.w r5, r9, lsl #4 │ │ │ │ - add.w r0, r8, r5 │ │ │ │ - str r0, [sp, #20] │ │ │ │ - vadd.f32 s19, s12, s13 │ │ │ │ - vldr s14, [r0] │ │ │ │ - mla r0, r7, r9, r8 │ │ │ │ - movs r7, #40 @ 0x28 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - vstr s19, [sp, #132] @ 0x84 │ │ │ │ + add r8, r9 │ │ │ │ + vldr s15, [r3] │ │ │ │ + str r3, [sp, #16] │ │ │ │ + add.w r3, r9, r1 │ │ │ │ + vldr s14, [r3] │ │ │ │ + str r3, [sp, #20] │ │ │ │ + mov.w r3, #76 @ 0x4c │ │ │ │ + vsub.f32 s6, s12, s13 │ │ │ │ + vadd.f32 s13, s12, s13 │ │ │ │ + mla r3, r3, ip, r9 │ │ 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[r3] │ │ │ │ + str r3, [sp, #48] @ 0x30 │ │ │ │ + sub.w r3, r4, ip │ │ │ │ + mul.w sl, sl, ip │ │ │ │ + mov.w r0, r3, lsl #2 │ │ │ │ + vadd.f32 s4, s10, s11 │ │ │ │ + vsub.f32 s24, s10, s11 │ │ │ │ + add.w r3, r9, r0 │ │ │ │ + add r0, r6 │ │ │ │ + vldr s8, [r3] │ │ │ │ vsub.f32 s12, s13, s9 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ - str r1, [sp, #64] @ 0x40 │ │ │ │ - movs r2, #68 @ 0x44 │ │ │ │ - vsub.f32 s4, s5, s15 │ │ │ │ - vldr s7, [r4] │ │ │ │ - vadd.f32 s5, s5, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - vadd.f32 s3, s14, s13 │ │ │ │ - vsub.f32 s27, s13, s14 │ │ │ │ - vldr s13, [r1] │ │ │ │ - movs r1, #48 @ 0x30 │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - vadd.f32 s9, s7, s15 │ │ │ │ - str r4, [sp, #56] @ 0x38 │ │ │ │ - vsub.f32 s7, s7, s15 │ │ │ │ - mul.w r1, r1, r9 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ + add.w r3, r6, r4 │ │ │ │ + add r4, r9 │ │ │ │ + vldr s15, [r3] │ │ │ │ + str r0, [sp, #64] @ 0x40 │ │ │ │ + vldr s11, [r4] │ │ │ │ + vadd.f32 s29, s14, s13 │ │ │ │ + vsub.f32 s26, s13, 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s10, s11, s15 │ │ │ │ + vsub.f32 s11, s11, s15 │ │ │ │ + vldr s7, [r0] │ │ │ │ + mov.w r4, r1, lsl #4 │ │ │ │ + str r0, [sp, #80] @ 0x50 │ │ │ │ + mov.w fp, r1, lsl #2 │ │ │ │ + vstr s29, [sp, #160] @ 0xa0 │ │ │ │ + add.w r3, r6, r4 │ │ │ │ + add r4, r9 │ │ │ │ + mov.w r1, r1, lsl #3 │ │ │ │ + add.w r0, r9, fp │ │ │ │ + add fp, r6 │ │ │ │ + vldr s15, [r3] │ │ │ │ + vsub.f32 s21, s9, s10 │ │ │ │ + strd r3, r4, [sp, #72] @ 0x48 │ │ │ │ + str r0, [sp, #84] @ 0x54 │ │ │ │ + vstr s2, [sp, #164] @ 0xa4 │ │ │ │ + vadd.f32 s2, s9, s10 │ │ │ │ + vsub.f32 s12, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - vstr s4, [sp, #144] @ 0x90 │ │ │ │ - vadd.f32 s4, s17, s12 │ │ │ │ - movs r2, #72 @ 0x48 │ │ │ │ - mul.w r5, r5, r9 │ │ │ │ - vsub.f32 s12, s15, s8 │ │ │ │ - vadd.f32 s15, s15, s8 │ │ │ │ - vsub.f32 s0, s9, s10 │ │ │ │ - str r4, [sp, #84] @ 0x54 │ │ │ │ - mla r4, r2, r9, r8 │ │ │ │ - str r0, [sp, #68] @ 0x44 │ │ │ │ - str r1, [sp, #80] @ 0x50 │ │ │ │ - add.w r0, r8, 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s10, s13 │ │ │ │ - vadd.f32 s10, s10, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - movs r2, #52 @ 0x34 │ │ │ │ - add r0, r4 │ │ │ │ - add r3, r5 │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - vadd.f32 s3, s9, s13 │ │ │ │ - vsub.f32 s9, s9, s13 │ │ │ │ - vldr s13, [fp] │ │ │ │ - add.w r7, r8, r2 │ │ │ │ - add r2, r4 │ │ │ │ - str r7, [sp, #108] @ 0x6c │ │ │ │ + vldr s31, [r1] │ │ │ │ str r2, [sp, #112] @ 0x70 │ │ │ │ - vadd.f32 s12, s15, s3 │ │ │ │ - vldr s4, [r7] │ │ │ │ - add.w r7, r8, r9, lsl #6 │ │ │ │ - vldr s18, [r3] │ │ │ │ - vsub.f32 s15, s15, s3 │ │ │ │ - vsub.f32 s8, s4, s13 │ │ │ │ - vadd.f32 s4, s4, s13 │ │ │ │ - vsub.f32 s13, s6, s10 │ │ │ │ - vadd.f32 s6, s6, s10 │ │ │ │ - vldr s10, [r1] │ │ │ │ - vsub.f32 s23, s8, s14 │ │ │ │ - vadd.f32 s14, s14, s8 │ │ │ │ - vldr s8, [r0] │ │ │ │ - vsub.f32 s26, s9, s4 │ │ │ │ - vadd.f32 s9, s9, s4 │ │ │ │ - vldr s4, [r7] │ │ │ │ - vadd.f32 s0, s8, s10 │ │ │ │ - vsub.f32 s8, s8, s10 │ │ │ │ - vldr s10, [r2] │ │ │ │ - mov r2, r4 │ │ │ │ - ldr r4, [sp, #0] │ │ │ │ - vsub.f32 s16, s4, s10 │ │ │ │ - add r4, r8 │ │ │ │ - vadd.f32 s4, s4, s10 │ │ │ │ vldr s10, [r5] │ │ │ │ - vadd.f32 s19, s31, s10 │ │ │ │ - vsub.f32 s31, s31, s10 │ │ │ │ - vldr s10, [r4] │ │ │ │ - vsub.f32 s3, s10, s18 │ │ │ │ - vadd.f32 s10, s10, s18 │ │ │ │ - vadd.f32 s18, s8, s4 │ │ │ │ - vsub.f32 s8, s8, s4 │ │ │ │ - vadd.f32 s29, s0, s19 │ │ │ │ - vsub.f32 s0, s0, s19 │ │ │ │ - vadd.f32 s17, s31, s10 │ │ │ │ - vsub.f32 s10, s10, s31 │ │ │ │ - vsub.f32 s4, s8, s7 │ │ │ │ - vsub.f32 s31, s5, s6 │ │ │ │ - vsub.f32 s19, s3, s16 │ │ │ │ - vadd.f32 s16, s16, s3 │ │ │ │ - vsub.f32 s3, s24, s23 │ │ │ │ - vadd.f32 s6, s5, s6 │ │ │ │ - vstr s17, [sp] │ │ │ │ - vadd.f32 s5, s7, s8 │ │ │ │ - vstr s4, [sp, #192] @ 0xc0 │ │ │ │ - vadd.f32 s23, s24, s23 │ │ │ │ - vldr s4, [sp, #144] @ 0x90 │ │ │ │ - vstr s31, [sp, #188] @ 0xbc │ │ │ │ - vldr s31, [sp, #160] @ 0xa0 │ │ │ │ - vadd.f32 s8, s6, s5 │ │ │ │ - vsub.f32 s4, s4, s13 │ │ │ │ - vstr s3, [sp, #184] @ 0xb8 │ │ │ │ - vsub.f32 s3, s19, s21 │ │ │ │ - vsub.f32 s17, s18, s31 │ │ │ │ - vstr s4, [sp, #204] @ 0xcc │ │ │ │ - vldr s4, [sp, #156] @ 0x9c │ │ │ │ - vstr s17, [sp, #200] @ 0xc8 │ │ │ │ - vstr s3, [sp, #196] @ 0xc4 │ │ │ │ - vsub.f32 s3, s16, s11 │ │ │ │ - vsub.f32 s17, s4, s14 │ │ │ │ - vadd.f32 s11, s11, s16 │ │ │ │ - vstr s17, [sp, #208] @ 0xd0 │ │ │ │ + vsub.f32 s15, s11, s14 │ │ │ │ + vadd.f32 s11, s11, s14 │ │ │ │ + vldr s14, [r0] │ │ │ │ + mov.w r0, #52 @ 0x34 │ │ │ │ + mul.w r0, r0, ip │ │ │ │ + add.w r3, r9, r0 │ │ │ │ + vadd.f32 s4, s10, s14 │ │ │ │ + vsub.f32 s10, s10, s14 │ │ │ │ + add r0, r6 │ │ │ │ + vldr s5, [r3] │ │ │ │ + str r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vadd.f32 s13, s0, s4 │ │ │ │ + vsub.f32 s0, s0, s4 │ │ │ │ + add r3, r5 │ │ │ │ + vldr s14, [r3] │ │ │ │ + str r3, [sp, #108] @ 0x6c │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vsub.f32 s9, s5, s14 │ │ │ │ + vadd.f32 s5, s5, s14 │ │ │ │ + vsub.f32 s14, s7, s11 │ │ │ │ + vadd.f32 s7, s7, s11 │ │ │ │ + vldr s11, [r2] │ │ │ │ + add.w r2, r9, ip, lsl #6 │ │ │ │ + add r3, fp │ │ │ │ + vldr s18, [r3] │ │ │ │ + str r2, [sp, #116] @ 0x74 │ │ │ │ + vsub.f32 s30, s9, s15 │ │ │ │ + vadd.f32 s15, s15, s9 │ │ │ │ + vldr s9, [r4] │ │ │ │ + vsub.f32 s25, s10, s5 │ │ │ │ + vadd.f32 s10, s10, s5 │ │ │ │ + vldr s5, [r2] │ │ │ │ + vadd.f32 s1, s9, s11 │ │ │ │ + vsub.f32 s9, s9, s11 │ │ │ │ + vldr s11, [r0] │ │ │ │ + vmov.f32 s3, s25 │ │ │ │ + vsub.f32 s16, s5, s11 │ │ │ │ + vadd.f32 s5, s5, s11 │ │ │ │ + vldr s11, [fp] │ │ │ │ + vadd.f32 s19, s31, s11 │ │ │ │ + vsub.f32 s31, s31, s11 │ │ │ │ + vldr s11, [sl] │ │ │ │ + vsub.f32 s4, s11, s18 │ │ │ │ + vadd.f32 s29, s1, s19 │ │ │ │ + vadd.f32 s11, s11, s18 │ │ │ │ + vsub.f32 s1, s1, s19 │ │ │ │ + vadd.f32 s18, s9, s5 │ │ │ │ + vsub.f32 s9, s9, s5 │ │ │ │ + vsub.f32 s19, s4, s16 │ │ │ │ + vadd.f32 s16, s16, s4 │ │ │ │ vldr s4, [sp, #164] @ 0xa4 │ │ │ │ - vldr s17, [sp] │ │ │ │ - vstr s5, [sp, #172] @ 0xac │ │ │ │ - vsub.f32 s31, s0, s4 │ │ │ │ - vldr s5, [sp, #156] @ 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7219c │ │ │ │ - vmov.f32 s30, s16 │ │ │ │ vmov.f32 s31, s9 │ │ │ │ + vldr s7, [pc, #52] @ 77d98 │ │ │ │ vadd.f32 s9, s3, s15 │ │ │ │ - vmla.f32 s30, s10, s18 │ │ │ │ - vsub.f32 s15, s15, s3 │ │ │ │ - vnmls.f32 s31, s10, s17 │ │ │ │ - vmul.f32 s3, s9, s7 │ │ │ │ - vsub.f32 s10, s12, s11 │ │ │ │ - b.n 721c4 │ │ │ │ + b.n 77dc0 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ cmp r3, #242 @ 0xf2 │ │ │ │ subs r7, #9 │ │ │ │ movs r5, #224 @ 0xe0 │ │ │ │ subs r7, #88 @ 0x58 │ │ │ │ ldrsb r3, [r3, r5] │ │ │ │ subs r6, #0 │ │ │ │ - add r2, pc, #764 @ (adr r2, 72488 ) │ │ │ │ + add r2, pc, #764 @ (adr r2, 78084 ) │ │ │ │ subs r7, #103 @ 0x67 │ │ │ │ + @ instruction: 0xffbe3ed9 │ │ │ │ eors r3, r3 │ │ │ │ subs r7, #69 @ 0x45 │ │ │ │ - @ instruction: 0xffbe3ed9 │ │ │ │ @ instruction: 0xfb3b3f7d │ │ │ │ cmp r6, #56 @ 0x38 │ │ │ │ subs r7, #35 @ 0x23 │ │ │ │ add r0, sp, #576 @ 0x240 │ │ │ │ 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s12, [r0] │ │ │ │ + vstr s12, [r6] │ │ │ │ vadd.f32 s12, s9, s15 │ │ │ │ - vstr s14, [r2] │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ - vldr s10, [r9, #-140] @ 0xffffff74 │ │ │ │ + ldr r6, [sp, #132] @ 0x84 │ │ │ │ + vstr s14, [r6] │ │ │ │ vsub.f32 s14, s13, s8 │ │ │ │ - vldr s9, [r9, #-144] @ 0xffffff70 │ │ │ │ vadd.f32 s13, s8, s13 │ │ │ │ - ldr r0, [sp, #128] @ 0x80 │ │ │ │ + vldr s9, [r9, #-144] @ 0xffffff70 │ │ │ │ + vldr s10, [r9, #-140] @ 0xffffff74 │ │ │ │ + ldr r6, [sp, #124] @ 0x7c │ │ │ │ + vldr s8, [sp, #280] @ 0x118 │ │ │ │ vmul.f32 s11, s12, s10 │ │ │ │ - ldr r2, [sp, #140] @ 0x8c │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ - vldr s8, [sp, #280] @ 0x118 │ │ │ │ + vnmls.f32 s11, s14, s9 │ │ │ │ vmla.f32 s12, s14, s10 │ │ │ │ vldr s10, [sp, #232] @ 0xe8 │ │ │ │ - vnmls.f32 s11, s14, s9 │ │ │ │ - vstr s11, [r1] │ │ │ │ - vstr s12, [r0] │ │ │ │ - vldr s12, [r9, #-20] @ 0xffffffec │ │ │ │ + vstr s11, [r4] │ │ │ │ + vstr s12, [r6] │ │ │ │ vldr s11, [r9, #-24] @ 0xffffffe8 │ │ │ │ - ldr r0, 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#156] @ 0x9c │ │ │ │ + vldr s9, [r9, #-52] @ 0xffffffcc │ │ │ │ + ldr r1, [sp, #96] @ 0x60 │ │ │ │ vmul.f32 s14, s15, s9 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ - vmla.f32 s15, s11, s9 │ │ │ │ vnmls.f32 s14, s11, s6 │ │ │ │ + vmla.f32 s15, s11, s9 │ │ │ │ + vldr s6, [sp, #244] @ 0xf4 │ │ │ │ vsub.f32 s11, s10, s12 │ │ │ │ vadd.f32 s10, s12, s10 │ │ │ │ - vldr s6, [sp, #244] @ 0xf4 │ │ │ │ - vstr s14, [r2] │ │ │ │ - ldr r2, [sp, #100] @ 0x64 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s14, [r3] │ │ │ │ + vstr s15, [r1] │ │ │ │ vadd.f32 s15, s7, s1 │ │ │ │ - vldr s12, [r9, #-132] @ 0xffffff7c │ │ │ │ vldr s9, [r9, #-136] @ 0xffffff78 │ │ │ │ - vldr s7, [sp, #160] @ 0xa0 │ │ │ │ + vldr s12, [r9, #-132] @ 0xffffff7c │ │ │ │ + ldr r3, [sp, #80] @ 0x50 │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vsub.f32 s7, s7, s16 │ │ │ │ + vldr s7, [sp, #160] @ 0xa0 │ │ │ │ vmul.f32 s13, s14, s12 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ - vmla.f32 s14, s11, s12 │ │ │ │ + vsub.f32 s7, s7, s16 │ │ │ │ vnmls.f32 s13, s11, s9 │ │ │ │ - vsub.f32 s11, s25, s2 │ │ │ │ + vmla.f32 s14, s11, s12 │ │ │ │ vldr s9, [sp, #252] @ 0xfc │ │ │ │ - vstr s13, [r3] │ │ │ │ - vstr s14, [r5] │ │ │ │ - vldr s13, [r9, #-12] │ │ │ │ + vsub.f32 s11, s25, s2 │ │ │ │ + vstr s13, [r2] │ │ │ │ + vstr s14, [r4] │ │ │ │ vldr s12, [r9, #-16] │ │ │ │ + vldr s13, [r9, #-12] │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ - vmla.f32 s15, s10, s13 │ │ │ │ vnmls.f32 s14, s10, s12 │ │ │ │ - vsub.f32 s10, s22, s8 │ │ │ │ + vmla.f32 s15, s10, s13 │ │ │ │ vmul.f32 s12, s11, s29 │ │ │ │ + vsub.f32 s10, s22, s8 │ │ │ │ vmul.f32 s11, s11, s23 │ │ │ │ vmul.f32 s13, s10, s29 │ │ │ │ vmul.f32 s10, s10, s23 │ │ │ │ - vstr s14, [r7] │ │ │ │ - vstr s15, [r0] │ │ │ │ - vsub.f32 s15, s5, s6 │ │ │ │ + vstr s14, [sl] │ │ │ │ vldr s14, [sp, #236] @ 0xec │ │ │ │ - vldr s3, [r9, #-192] @ 0xffffff40 │ │ │ │ + vstr s15, [r3] │ │ │ │ + vsub.f32 s15, s5, s6 │ │ │ │ vnmls.f32 s11, s15, s29 │ │ │ │ vmla.f32 s12, s15, s23 │ │ │ │ vsub.f32 s15, s9, s14 │ │ │ │ vmla.f32 s13, s15, s23 │ │ │ │ vnmls.f32 s10, s15, s29 │ │ │ │ vadd.f32 s15, s14, s9 │ │ │ │ vadd.f32 s14, s8, s22 │ │ │ │ vmov.f32 s8, s7 │ │ │ │ vadd.f32 s4, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s9, s15, s26 │ │ │ │ vldr s15, [sp, #180] @ 0xb4 │ │ │ │ vadd.f32 s7, s7, s4 │ │ │ │ vmls.f32 s8, s4, s24 │ │ │ │ + vldr s3, [r9, #-192] @ 0xffffff40 │ │ │ │ vldr s4, [r9, #-188] @ 0xffffff44 │ │ │ │ vadd.f32 s14, s0, s15 │ │ │ │ vadd.f32 s15, s6, s5 │ │ │ │ + ldr r5, [sp, #24] │ │ │ │ vadd.f32 s6, s2, s25 │ │ │ │ + ldrd r3, r0, [sp, #28] │ │ │ │ + ldr r1, [sp, #152] @ 0x98 │ │ │ │ + ldr r7, [sp, #92] @ 0x5c │ │ │ │ vadd.f32 s5, s15, s6 │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ vmov.f32 s6, s14 │ │ │ │ + ldr r2, [sp, #100] @ 0x64 │ │ │ │ vadd.f32 s14, s14, s5 │ │ │ │ vmls.f32 s6, s5, s24 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ vmul.f32 s5, s14, s4 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vmla.f32 s14, s7, s4 │ │ │ │ vnmls.f32 s5, s7, s3 │ │ │ │ - vstr s5, [r1] │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ + vmla.f32 s14, s7, s4 │ │ │ │ + vstr s5, [r5] │ │ │ │ vstr s14, [r1] │ │ │ │ vsub.f32 s14, s8, s9 │ │ │ │ - vldr s5, [r9, #-108] @ 0xffffff94 │ │ │ │ vldr s3, [r9, #-112] @ 0xffffff90 │ │ │ │ + vldr s5, [r9, #-108] @ 0xffffff94 │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ vsub.f32 s4, s14, s11 │ │ │ │ vadd.f32 s7, s11, s14 │ │ │ │ vsub.f32 s14, s6, s15 │ │ │ │ + ldr r1, [sp, #88] @ 0x58 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ vadd.f32 s11, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vmul.f32 s10, s11, s5 │ │ │ │ vmul.f32 s11, s11, s3 │ │ │ │ - vmla.f32 s11, s4, s5 │ │ │ │ vnmls.f32 s10, s4, s3 │ │ │ │ - vstr s10, [r2] │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - vstr s11, [r2] │ │ │ │ - vldr s10, [r9, #-68] @ 0xffffffbc │ │ │ │ + vmla.f32 s11, s4, s5 │ │ │ │ + vstr s10, [r0] │ │ │ │ + vstr s11, [r3] │ │ │ │ vldr s5, [r9, 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#-220] @ 0xffffff24 │ │ │ │ vldr s11, [r9, #-224] @ 0xffffff20 │ │ │ │ - ldr r3, [sp, #440] @ 0x1b8 │ │ │ │ + vldr s13, [r9, #-220] @ 0xffffff24 │ │ │ │ + ldr r3, [sp, #156] @ 0x9c │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ - ldr r4, [sp, #104] @ 0x68 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - adds r3, #1 │ │ │ │ + vnmls.f32 s14, s12, s11 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ + vstr s14, [r2] │ │ │ │ + vstr s15, [r3] │ │ │ │ + ldr r3, [sp, #440] @ 0x1b8 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #440] @ 0x1b8 │ │ │ │ ldr r3, [sp, #324] @ 0x144 │ │ │ │ - vnmls.f32 s14, s12, s11 │ │ │ │ - add lr, r3 │ │ │ │ + ldr r2, [sp, #440] @ 0x1b8 │ │ │ │ + add ip, r3 │ │ │ │ ldr r3, [sp, #328] @ 0x148 │ │ │ │ - add r8, r3 │ │ │ │ + add lr, r3 │ │ │ │ ldr r3, [sp, #332] @ 0x14c │ │ │ │ - eors r6, r3 │ │ │ │ - vstr s14, [r4] │ │ │ │ - vstr s15, [r2] │ │ │ │ - ldrd r2, r3, [sp, #440] @ 0x1b8 │ │ │ │ + eor.w r8, r8, r3 │ │ │ │ + ldr r3, [sp, #444] @ 0x1bc │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 71df4 │ │ │ │ + bne.w 779ec │ │ │ │ add sp, #340 @ 0x154 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00072d28 : │ │ │ │ - ldr r2, [pc, #8] @ (72d34 ) │ │ │ │ - ldr r1, [pc, #12] @ (72d38 ) │ │ │ │ +00078954 : │ │ │ │ + ldr r2, [pc, #8] @ (78960 ) │ │ │ │ + ldr r1, [pc, #12] @ (78964 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - ldrb r0, [r5, #16] │ │ │ │ - movs r0, r1 │ │ │ │ - bl e2d3a │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + itt │ │ │ │ + mov r0, r1 │ │ │ │ + bl a0966 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ ldrd r4, r7, [sp, #48] @ 0x30 │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ - subs r6, r4, #1 │ │ │ │ + add.w r6, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r7 │ │ │ │ add.w r2, r2, r6, lsl #4 │ │ │ │ - bge.w 72e62 │ │ │ │ + bge.w 78aa6 │ │ │ │ mov.w ip, r3, lsl #2 │ │ │ │ cmp r5, #1 │ │ │ │ mov.w lr, r3, lsl #3 │ │ │ │ itt eq │ │ │ │ addeq.w r3, r2, #16 │ │ │ │ rsbeq r2, ip, #0 │ │ │ │ - bne.n 72e68 │ │ │ │ + bne.w 78abe │ │ │ │ add.w r5, r1, ip │ │ │ │ vldr s2, [r0] │ │ │ │ add.w r6, r0, ip │ │ │ │ - vldr s3, [r3, #-12] │ │ │ │ add.w r9, r6, ip │ │ │ │ - vldr s5, [r3, #-8] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ vldr s15, [r5] │ │ │ │ add r5, lr │ │ │ │ - vldr s4, [r6] │ │ │ │ - add.w r8, r5, r2 │ │ │ │ add.w sl, r9, ip │ │ │ │ - vmul.f32 s9, s5, s3 │ │ │ │ + add.w r8, r5, r2 │ │ │ │ + cmp r7, r4 │ │ │ │ + vldr s4, [r6] │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldr s13, [r5] │ │ │ │ vadd.f32 s14, s15, s2 │ │ │ │ vsub.f32 s2, s2, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s13, [r5] │ │ │ │ - adds r3, #16 │ │ │ │ - vldr s1, [r3, #-32] @ 0xffffffe0 │ │ │ │ - cmp r7, r4 │ │ │ │ + vldr s6, [r8] │ │ │ │ + vldr s3, [r3, #-28] @ 0xffffffe4 │ │ │ │ vadd.f32 s7, s15, s4 │ │ │ │ vsub.f32 s4, s4, s15 │ │ │ │ vldr s15, [r9] │ │ │ │ - vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ - vmul.f32 s10, s5, s1 │ │ │ │ - vldr s6, [r8] │ │ │ │ + vldr s5, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s1, [r3, #-32] @ 0xffffffe0 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vldr s13, [sl] │ │ │ │ - vnmls.f32 s9, s11, s1 │ │ │ │ - vmla.f32 s10, s11, s3 │ │ │ │ mov sl, r1 │ │ │ │ sub.w r1, r1, #4 │ │ │ │ + vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ + vmul.f32 s9, s5, s3 │ │ │ │ + vmul.f32 s10, s5, s1 │ │ │ │ vsub.f32 s8, s6, s13 │ │ │ │ vadd.f32 s13, s13, s6 │ │ │ │ vadd.f32 s6, s7, s14 │ │ │ │ vsub.f32 s14, s14, s7 │ │ │ │ + vnmls.f32 s9, s11, s1 │ │ │ │ + vmla.f32 s10, s11, s3 │ │ │ │ vstmia r0!, {s6} │ │ │ │ vadd.f32 s6, s8, s12 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ - vstr s6, [sl] │ │ │ │ vmul.f32 s8, s12, s9 │ │ │ │ + vstr s6, [sl] │ │ │ │ vnmls.f32 s8, s14, s10 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmla.f32 s14, s12, s10 │ │ │ │ vsub.f32 s10, s2, s13 │ │ │ │ vstr s8, [r9] │ │ │ │ vstr s14, [r8] │ │ │ │ vadd.f32 s14, s15, s4 │ │ │ │ vsub.f32 s15, s15, s4 │ │ │ │ add r8, r2 │ │ │ │ vmul.f32 s12, s14, s3 │ │ │ │ vmul.f32 s14, s14, s1 │ │ │ │ - vmla.f32 s14, s10, s3 │ │ │ │ vnmls.f32 s12, s10, s1 │ │ │ │ + vmla.f32 s14, s10, s3 │ │ │ │ vstr s12, [r6] │ │ │ │ add r6, lr │ │ │ │ vstr s14, [r8] │ │ │ │ vadd.f32 s14, s13, s2 │ │ │ │ vmul.f32 s13, s15, s11 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vmla.f32 s15, s14, s11 │ │ │ │ vnmls.f32 s13, s14, s5 │ │ │ │ + vmla.f32 s15, s14, s11 │ │ │ │ vstr s13, [r6] │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 72d6a │ │ │ │ + bne.n 789aa │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov.w sl, r5, lsl #2 │ │ │ │ rsb r3, sl, #0 │ │ │ │ str r3, [sp, #4] │ │ │ │ add.w r3, r2, #16 │ │ │ │ rsb r2, ip, #0 │ │ │ │ add.w r5, r1, ip │ │ │ │ vldr s11, [r0] │ │ │ │ add.w r6, r0, ip │ │ │ │ - vldr s13, [r3, #-12] │ │ │ │ add.w r9, r6, ip │ │ │ │ - vldr s6, [r3, #-8] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ vldr s14, [r5] │ │ │ │ add r5, lr │ │ │ │ - vldr s10, [r6] │ │ │ │ + add.w fp, r9, ip │ │ │ │ add.w r8, r5, r2 │ │ │ │ + cmp r7, r4 │ │ │ │ + vldr s10, [r6] │ │ │ │ + add.w r3, r3, #16 │ │ │ │ vldr s9, [r9] │ │ │ │ - add.w fp, r9, ip │ │ │ │ vadd.f32 s8, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ - vmul.f32 s4, s13, s6 │ │ │ │ - vldr s5, [r3, #-16] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s15, [r3, #-4] │ │ │ │ - cmp r7, r4 │ │ │ │ + vldr s1, [fp] │ │ │ │ + vldr s13, [r3, #-28] @ 0xffffffe4 │ │ │ │ vadd.f32 s2, s10, s14 │ │ │ │ vsub.f32 s10, s10, s14 │ │ │ │ vldr s14, [r5] │ │ │ │ - add.w r3, r3, #16 │ │ │ │ - vldr s1, [fp] │ │ │ │ - vnmls.f32 s4, s5, s15 │ │ │ │ - vmul.f32 s12, s13, s15 │ │ │ │ + vldr s6, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s5, [r3, #-32] @ 0xffffffe0 │ │ │ │ vsub.f32 s7, s14, s9 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ vldr s9, [r8] │ │ │ │ - vmla.f32 s12, s5, s6 │ │ │ │ + vldr s15, [r3, #-20] @ 0xffffffec │ │ │ │ + vmul.f32 s4, s13, s6 │ │ │ │ vsub.f32 s3, s9, s1 │ │ │ │ vadd.f32 s9, s9, s1 │ │ │ │ vadd.f32 s1, s8, s2 │ │ │ │ vsub.f32 s8, s8, s2 │ │ │ │ + vnmls.f32 s4, s5, s15 │ │ │ │ + vmul.f32 s12, s13, s15 │ │ │ │ vstr s1, [r0] │ │ │ │ vadd.f32 s1, s7, s3 │ │ │ │ vsub.f32 s7, s7, s3 │ │ │ │ + vmla.f32 s12, s5, s6 │ │ │ │ add r0, sl │ │ │ │ - vstr s1, [r1] │ │ │ │ vmul.f32 s3, s4, s7 │ │ │ │ + vstr s1, [r1] │ │ │ │ vnmls.f32 s3, s12, s8 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ + vsub.f32 s7, s11, s9 │ │ │ │ vmla.f32 s12, s4, s8 │ │ │ │ vadd.f32 s8, s10, s14 │ │ │ │ - vsub.f32 s7, s11, s9 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vstr s3, [r9] │ │ │ │ vstr s12, [r8] │ │ │ │ vmul.f32 s12, s13, s8 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ add r8, r2 │ │ │ │ - vmla.f32 s13, s5, s8 │ │ │ │ vnmls.f32 s12, s5, s7 │ │ │ │ + vmla.f32 s13, s5, s8 │ │ │ │ vstr s12, [r6] │ │ │ │ vmul.f32 s12, s15, s14 │ │ │ │ + add r6, lr │ │ │ │ vstr s13, [r8] │ │ │ │ vadd.f32 s13, s11, s9 │ │ │ │ - add r6, lr │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ vnmls.f32 s12, s6, s13 │ │ │ │ vmla.f32 s15, s6, s14 │ │ │ │ vstr s12, [r6] │ │ │ │ vstr s15, [r5] │ │ │ │ ldr r5, [sp, #4] │ │ │ │ add r1, r5 │ │ │ │ - bne.n 72e7a │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 78ad0 │ │ │ │ + b.n 78aa6 │ │ │ │ nop │ │ │ │ │ │ │ │ -00072f7c : │ │ │ │ - ldr r2, [pc, #8] @ (72f88 ) │ │ │ │ - ldr r1, [pc, #12] @ (72f8c ) │ │ │ │ +00078bd0 : │ │ │ │ + ldr r2, [pc, #8] @ (78bdc ) │ │ │ │ + ldr r1, [pc, #12] @ (78be0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - ldrb r4, [r0, #8] │ │ │ │ + pop {r4, r5, r7, pc} │ │ │ │ movs r0, r1 │ │ │ │ - ldc2 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movs r5, #24 │ │ │ │ + stc2 15, cr15, [pc, #1020] @ 78fe0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #44 @ 0x2c │ │ │ │ - ldr r4, [sp, #144] @ 0x90 │ │ │ │ - ldr r6, [sp, #152] @ 0x98 │ │ │ │ - subs r4, #1 │ │ │ │ - mla r4, r5, r4, r2 │ │ │ │ - ldrd r2, r7, [sp, #144] @ 0x90 │ │ │ │ - cmp r2, r7 │ │ │ │ - bge.w 7328e │ │ │ │ - movs r2, #12 │ │ │ │ - lsls r7, r3, #4 │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ + ldr r4, [sp, #152] @ 0x98 │ │ │ │ + ldr r6, [sp, #160] @ 0xa0 │ │ │ │ + add.w r5, r4, #4294967295 @ 0xffffffff │ │ │ │ + add.w r5, r5, r5, lsl #1 │ │ │ │ + add.w r4, r2, r5, lsl #3 │ │ │ │ + ldrd r2, r5, [sp, #152] @ 0x98 │ │ │ │ + cmp r2, r5 │ │ │ │ + bge.w 78f14 │ │ │ │ + add.w r2, r3, r3, lsl #1 │ │ │ │ cmp r6, #1 │ │ │ │ - mul.w r2, r2, r3 │ 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#-24] @ 0xffffffe8 │ │ │ │ - adds r4, #24 │ │ │ │ + add.w fp, fp, #1 │ │ │ │ + add.w r4, r4, #24 │ │ │ │ vldr s4, [r4, #-44] @ 0xffffffd4 │ │ │ │ vldr s20, [r4, #-40] @ 0xffffffd8 │ │ │ │ vldr s19, [r4, #-36] @ 0xffffffdc │ │ │ │ vldr s2, [r4, #-32] @ 0xffffffe0 │ │ │ │ vmul.f32 s15, s20, s4 │ │ │ │ vmul.f32 s14, s20, s5 │ │ │ │ + vldr s3, [r4, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s7, s19, s5 │ │ │ │ vmul.f32 s6, s19, s4 │ │ │ │ - vldr s3, [r4, #-28] @ 0xffffffe4 │ │ │ │ - vmul.f32 s21, s2, s4 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - vmul.f32 s22, s2, s5 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ ldr r0, [sp, #0] │ │ │ │ + vmul.f32 s22, s2, s5 │ │ │ │ + vmul.f32 s21, s2, s4 │ │ │ │ + vldr s10, [r3] │ │ │ │ vadd.f32 s27, s7, s15 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ vsub.f32 s26, s14, s6 │ │ │ │ vadd.f32 s6, s6, s14 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + vmla.f32 s22, s3, s4 │ │ │ │ + vnmls.f32 s21, s3, s5 │ │ │ │ + vmul.f32 s15, s2, s7 │ │ │ │ add.w ip, r1, r3 │ │ │ │ - add.w r3, r0, fp │ │ │ │ - vldr s10, [r0] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ add.w r2, ip, r5 │ │ │ │ - vmul.f32 s15, s2, s7 │ │ │ │ - add.w r8, r3, r6 │ │ │ │ - vldr s11, [r3] │ │ │ │ - add.w sl, r8, r5 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - vnmls.f32 s21, s3, s5 │ │ │ │ - vmla.f32 s22, s3, s4 │ │ │ │ vnmls.f32 s15, s3, s6 │ │ │ │ + add r0, r3 │ │ │ │ + add.w r8, r0, r6 │ │ │ │ + vldr s11, [r0] │ │ │ │ + add.w sl, r8, r5 │ │ │ │ + str r0, [sp, #4] │ │ │ │ + mov r0, r3 │ │ │ │ vldr s13, [sl] │ │ │ │ - add.w lr, sl, r0 │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ - vstr s15, [sp, #16] │ │ │ │ + vstr s15, [sp, #24] │ │ │ │ vmul.f32 s15, s2, s6 │ │ │ │ vmov.f32 s9, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ vmla.f32 s9, s3, s7 │ │ │ │ vadd.f32 s8, s15, s10 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ add r2, r6 │ │ │ │ vldr s14, [r2] │ │ │ │ - add r2, fp │ │ │ │ - vstr s9, [sp, #12] │ │ │ │ - vsub.f32 s9, s15, s11 │ │ │ │ + add r2, r3 │ │ │ │ vldr s12, [r2] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + vstr s9, [sp, #20] │ │ │ │ + vsub.f32 s9, s15, s11 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vldr s15, [r8] │ │ │ │ - subs r2, r2, r0 │ │ │ │ - add.w r9, r2, r5 │ │ │ │ - add.w r0, r9, r5 │ │ │ │ + add.w lr, sl, r3 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ + vadd.f32 s25, s11, s10 │ │ │ │ + vsub.f32 s10, s10, s11 │ │ │ │ vadd.f32 s1, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vadd.f32 s25, s11, s10 │ │ │ │ - vsub.f32 s10, s10, s11 │ │ │ │ + sub.w r2, r2, r3 │ │ │ │ + add.w r9, r2, r5 │ │ │ │ + add.w r3, r9, r5 │ │ │ │ vadd.f32 s29, s1, s8 │ │ │ │ vsub.f32 s8, s8, s1 │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s28, s14, s9 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ - vsub.f32 s14, s14, s9 │ │ │ │ vldr s15, [r2] │ │ │ │ + vsub.f32 s14, s14, s9 │ │ │ │ vldr s9, [lr] │ │ │ │ - add lr, fp │ │ │ │ - vstr s13, [sp, #8] │ │ │ │ + add lr, r0 │ │ │ │ vldr s17, [lr] │ │ │ │ - vadd.f32 s30, s15, s9 │ │ │ │ add lr, r6 │ │ │ │ - vsub.f32 s9, s9, s15 │ │ │ │ - vldr s15, [r9] │ │ │ │ + vstr s13, [sp, #16] │ │ │ │ vldr s13, [lr] │ │ │ │ add lr, r5 │ │ │ │ - vsub.f32 s0, s15, s17 │ │ │ │ - vadd.f32 s17, s17, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ + vadd.f32 s30, s15, s9 │ │ │ │ + vsub.f32 s9, s9, s15 │ │ │ │ + vldr s15, [r9] │ │ │ │ vldr s18, [lr] │ │ │ │ mov lr, r1 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ + vsub.f32 s0, s15, s17 │ │ │ │ + vadd.f32 s17, s17, s15 │ │ │ │ + vldr s15, [r1, #4] │ │ │ │ vadd.f32 s1, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r0] │ │ │ │ - ldr r0, [sp, #0] │ │ │ │ + vldr s13, [r3] │ │ │ │ + ldrd r3, r0, [sp] │ │ │ │ vsub.f32 s31, s13, s18 │ │ │ │ vadd.f32 s11, s1, s30 │ │ │ │ vadd.f32 s23, s15, s17 │ │ │ │ vsub.f32 s15, s15, s17 │ │ │ │ vsub.f32 s1, s30, s1 │ │ │ │ vadd.f32 s18, s18, s13 │ │ │ │ - vadd.f32 s16, s31, s0 │ │ │ │ vadd.f32 s17, s11, s29 │ │ │ │ + vadd.f32 s16, s31, s0 │ │ │ │ vsub.f32 s11, s29, s11 │ │ │ │ vsub.f32 s0, s0, s31 │ │ │ │ vadd.f32 s13, s18, s9 │ │ │ │ vsub.f32 s9, s9, s18 │ │ │ │ - vstmia r0!, {s17} │ │ │ │ + vstmia r3!, {s17} │ │ │ │ vadd.f32 s17, s16, s28 │ │ │ │ vsub.f32 s16, s28, s16 │ │ │ │ - str r0, [sp, #0] │ │ │ │ + str r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vstr s17, [lr] │ │ │ │ vmul.f32 s17, s16, s27 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ vnmls.f32 s17, s11, s26 │ │ │ │ vmul.f32 s11, s11, s27 │ │ │ │ vmla.f32 s11, s16, s26 │ │ │ │ vstr s17, [sl] │ │ │ │ vadd.f32 s17, s0, s8 │ │ │ │ + vsub.f32 s8, s8, s0 │ │ │ │ vstr s11, [r9] │ │ │ │ vadd.f32 s11, s1, s14 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ - vsub.f32 s8, s8, s0 │ │ │ │ vmul.f32 s16, s11, s7 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ - vmla.f32 s11, s17, s7 │ │ │ │ vnmls.f32 s16, s17, s6 │ │ │ │ + vmla.f32 s11, s17, s7 │ │ │ │ vstr s16, [r8] │ │ │ │ vstr s11, [r2] │ │ │ │ vmul.f32 s11, s14, s21 │ │ │ │ vmul.f32 s14, s14, s22 │ │ │ │ add r2, r7 │ │ │ │ - vmla.f32 s14, s8, s21 │ │ │ │ vnmls.f32 s11, s8, s22 │ │ │ │ + vmla.f32 s14, s8, s21 │ │ │ │ vsub.f32 s8, s9, s15 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ - vldr s9, [sp, #12] │ │ │ │ + vldr s9, [sp, #20] │ │ │ │ vmul.f32 s8, s8, s24 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vstr s11, [r3] │ │ │ │ - vadd.f32 s11, s8, s12 │ │ │ │ + vstr s11, [r0] │ │ │ │ vstr s14, [r2] │ │ │ │ vadd.f32 s14, s23, s13 │ │ │ │ - vsub.f32 s12, s12, s8 │ │ │ │ - add r3, r0 │ │ │ │ + mov r2, r0 │ │ │ │ + add r2, r3 │ │ │ │ vsub.f32 s13, s13, s23 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - vmul.f32 s8, s11, s19 │ │ │ │ - vmul.f32 s11, s11, s20 │ │ │ │ + vadd.f32 s11, s8, s12 │ │ │ │ + vsub.f32 s12, s12, s8 │ │ │ │ + mov r3, r2 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ vmul.f32 s14, s14, s24 │ │ │ │ vmul.f32 s13, s13, s24 │ │ │ │ + vmul.f32 s8, s11, s19 │ │ │ │ + vmul.f32 s11, s11, s20 │ │ │ │ vsub.f32 s7, s25, s14 │ │ │ │ vadd.f32 s14, s14, s25 │ │ │ │ vmla.f32 s11, s7, s19 │ │ │ │ vnmls.f32 s8, s7, s20 │ │ │ │ vstr s8, [r3] │ │ │ │ add r3, r7 │ │ │ │ vstr s11, [ip] │ │ │ │ vmul.f32 s11, s12, s3 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ add ip, r7 │ │ │ │ - vmla.f32 s12, s14, s3 │ │ │ │ vnmls.f32 s11, s14, s2 │ │ │ │ + vmla.f32 s12, s14, s3 │ │ │ │ vsub.f32 s14, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ - vldr s10, [sp, #16] │ │ │ │ + vldr s10, [sp, #24] │ │ │ │ vstr s11, [r3] │ │ │ │ add r3, r2 │ │ │ │ vstr s12, [ip] │ │ │ │ add ip, r2 │ │ │ │ - vldr s12, [sp, #8] │ │ │ │ + vldr s12, [sp, #16] │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vmul.f32 s12, s11, s10 │ │ │ │ vnmls.f32 s12, s14, s9 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmla.f32 s14, s11, s9 │ │ │ │ vstr s12, [r3] │ │ │ │ @@ -122551,1577 +125193,1564 @@ │ │ │ │ vstr s14, [ip] │ │ │ │ vmul.f32 s14, s13, s4 │ │ │ │ add ip, r6 │ │ │ │ vnmls.f32 s14, s15, s5 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vmla.f32 s15, s13, s5 │ │ │ │ vstr s14, [r3] │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ + ldr r3, [sp, #156] @ 0x9c │ │ │ │ vstr s15, [ip] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #144] @ 0x90 │ │ │ │ - ldrd r2, r3, [sp, #144] @ 0x90 │ │ │ │ - cmp r3, r2 │ │ │ │ - bne.w 72fe8 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ + cmp r3, fp │ │ │ │ + bne.w 78c60 │ │ │ │ + add sp, #52 @ 0x34 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r3, r6, #2 │ │ │ │ - str r3, [sp, #32] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ + mov.w r3, r6, lsl #2 │ │ │ │ + vldr s26, [pc, #-12] @ 78f30 │ │ │ │ add.w fp, r4, #24 │ │ │ │ - negs r6, r7 │ │ │ │ - vldr s26, [pc, #-24] @ 73298 │ │ │ │ - mov sl, r2 │ │ │ │ - negs r3, r3 │ │ │ │ + rsb r6, r7, #0 │ │ │ │ str r7, [sp, #0] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - negs r3, r5 │ │ │ │ - str r3, [sp, #28] │ │ │ │ + ldr.w sl, [sp, #152] @ 0x98 │ │ │ │ + str r3, [sp, #40] @ 0x28 │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + str r3, [sp, #44] @ 0x2c │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + rsb r3, r3, #0 │ │ │ │ + str r3, [sp, #12] │ │ │ │ + rsb r3, r5, #0 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ vldr s12, [fp, #-24] @ 0xffffffe8 │ │ │ │ + add.w sl, sl, #1 │ │ │ │ add.w fp, fp, #24 │ │ │ │ vldr s3, [fp, #-44] @ 0xffffffd4 │ │ │ │ vldr s23, [fp, #-40] @ 0xffffffd8 │ │ │ │ vldr s9, [fp, #-36] @ 0xffffffdc │ │ │ │ vldr s2, [fp, #-32] @ 0xffffffe0 │ │ │ │ vmul.f32 s15, s3, s23 │ │ │ │ vmul.f32 s4, s12, s23 │ │ │ │ + vldr s11, [fp, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s12, s9 │ │ │ │ vmul.f32 s14, s3, s9 │ │ │ │ - vldr s11, [fp, #-28] @ 0xffffffe4 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ vmul.f32 s8, s3, s2 │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + vmul.f32 s24, s3, s11 │ │ │ │ + add.w r4, r1, r3 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ vadd.f32 s27, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ + add.w r2, r4, r5 │ │ │ │ vsub.f32 s1, s4, s14 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ - adds r4, r1, r3 │ │ │ │ vldr s14, [r0] │ │ │ │ - add.w r3, r0, sl │ │ │ │ - adds r2, r4, r5 │ │ │ │ - vmul.f32 s15, s13, s2 │ │ │ │ - add.w lr, r3, r6 │ │ │ │ - add.w r9, lr, r5 │ │ │ │ vnmls.f32 s8, s12, s11 │ │ │ │ vldr s5, [r2] │ │ │ │ add r2, r6 │ │ │ │ + vmla.f32 s24, s12, s2 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ + add.w lr, r7, r6 │ │ │ │ + vmul.f32 s15, s13, s2 │ │ │ │ + add.w r9, lr, r5 │ │ │ │ + str r7, [sp, #4] │ │ │ │ vldr s10, [lr] │ │ │ │ - add.w ip, r9, r7 │ │ │ │ - vnmls.f32 s15, s4, s11 │ │ │ │ vldr s0, [r9] │ │ │ │ - ldr r7, [sp, #24] │ │ │ │ - vmul.f32 s24, s3, s11 │ │ │ │ - vmla.f32 s24, s12, s2 │ │ │ │ - vstr s15, [sp, #8] │ │ │ │ + vnmls.f32 s15, s4, s11 │ │ │ │ + vstr s15, [sp, #16] │ │ │ │ vmul.f32 s15, s13, s11 │ │ │ │ vmla.f32 s15, s4, s2 │ │ │ │ - vstr s15, [sp, #12] │ │ │ │ + vstr s15, [sp, #20] │ │ │ │ vldr s15, [r4] │ │ │ │ vadd.f32 s6, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov r7, r3 │ │ │ │ vsub.f32 s17, s5, s15 │ │ │ │ vadd.f32 s5, s5, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - add r2, sl │ │ │ │ + add r2, r3 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vadd.f32 s18, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - subs r2, r2, r7 │ │ │ │ - add.w r8, r2, r5 │ │ │ │ + add.w ip, r9, r3 │ │ │ │ vadd.f32 s16, s14, s5 │ │ │ │ vsub.f32 s14, s14, s5 │ │ │ │ - add.w r7, r8, r5 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ vsub.f32 s7, s15, s0 │ │ │ │ vadd.f32 s15, s15, s0 │ │ │ │ - vldr s21, [r8] │ │ │ │ + sub.w r2, r2, r3 │ │ │ │ vadd.f32 s29, s6, s18 │ │ │ │ vsub.f32 s6, s6, s18 │ │ │ │ - vldr s22, [r7] │ │ │ │ + add.w r8, r2, r5 │ │ │ │ + add.w r3, r8, r5 │ │ │ │ + vldr s21, [r8] │ │ │ │ vsub.f32 s0, s15, s10 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - add ip, sl │ │ │ │ + add ip, r7 │ │ │ │ vadd.f32 s20, s17, s7 │ │ │ │ vsub.f32 s7, s7, s17 │ │ │ │ - vstr s10, [sp, #16] │ │ │ │ + vldr s22, [r3] │ │ │ │ + vstr s10, [sp, #24] │ │ │ │ vldr s10, [r2] │ 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s18 │ │ │ │ + vsub.f32 s6, s6, s18 │ │ │ │ vmla.f32 s1, s27, s19 │ │ │ │ vadd.f32 s19, s7, s17 │ │ │ │ - vadd.f32 s20, s6, s18 │ │ │ │ vsub.f32 s7, s7, s17 │ │ │ │ - vsub.f32 s6, s6, s18 │ │ │ │ vstr s21, [r9] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ vstr s1, [r8] │ │ │ │ vmul.f32 s1, s13, s19 │ │ │ │ vmul.f32 s13, s13, s20 │ │ │ │ - vmla.f32 s13, s4, s19 │ │ │ │ vnmls.f32 s1, s4, s20 │ │ │ │ + vmla.f32 s13, s4, s19 │ │ │ │ vstr s1, [lr] │ │ │ │ vstr s13, [r2] │ │ │ │ vmul.f32 s13, s8, s7 │ │ │ │ vmul.f32 s8, s8, s6 │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - vmla.f32 s8, s24, s7 │ │ │ │ - add r2, r7 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + add r2, r3 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vnmls.f32 s13, s24, s6 │ │ │ │ - vstr s13, [r3] │ │ │ │ + vmla.f32 s8, s24, s7 │ │ │ │ + vstr s13, [r7] │ │ │ │ vadd.f32 s13, s5, s25 │ │ │ │ + vsub.f32 s5, s5, s25 │ │ │ │ vstr s8, [r2] │ │ │ │ - add r3, r7 │ │ │ │ + mov r2, r7 │ │ │ │ + add r2, r3 │ │ │ │ + mov r3, r2 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ - vsub.f32 s5, s5, s25 │ │ │ │ vmul.f32 s13, s13, s26 │ │ │ │ vmul.f32 s5, s5, s26 │ │ │ │ vsub.f32 s7, s16, s13 │ │ │ │ vadd.f32 s16, s16, s13 │ │ │ │ vsub.f32 s13, s15, s10 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vmul.f32 s13, s13, s26 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ vadd.f32 s8, s0, s13 │ │ │ │ vsub.f32 s0, s0, s13 │ │ │ │ vmul.f32 s13, s9, s8 │ │ │ │ vmul.f32 s9, s9, s7 │ │ │ │ - vmla.f32 s9, s23, s8 │ │ │ │ - vldr s8, [sp, #12] │ │ │ │ vnmls.f32 s13, s23, s7 │ │ │ │ + vmla.f32 s9, s23, s8 │ │ │ │ + vldr s8, [sp, #20] │ │ │ │ vstr s13, [r3] │ │ │ │ vmul.f32 s13, s11, s0 │ │ │ │ - add r3, r2 │ │ │ │ vmul.f32 s11, s11, s16 │ │ │ │ - vmla.f32 s11, s2, s0 │ │ │ │ + add r3, r2 │ │ │ │ vstr s9, [r4] │ │ │ │ add r4, r2 │ │ │ │ - vldr s9, [sp, #8] │ │ │ │ + vldr s9, [sp, #16] │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ vnmls.f32 s13, s2, s16 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ + vmla.f32 s11, s2, s0 │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, r2 │ │ │ │ - vldr s13, [sp, #16] │ │ │ │ + vldr s13, [sp, #24] │ │ │ │ vstr s11, [r4] │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ add r4, r2 │ │ │ │ vsub.f32 s10, s13, s5 │ │ │ │ vadd.f32 s13, s13, s5 │ │ │ │ vmul.f32 s15, s9, s10 │ │ │ │ vnmls.f32 s15, s8, s11 │ │ │ │ vstr s15, [r3] │ │ │ │ vmul.f32 s15, s8, s10 │ │ │ │ - vmla.f32 s15, s9, s11 │ │ │ │ add r3, r6 │ │ │ │ + vmla.f32 s15, s9, s11 │ │ │ │ vstr s15, [r4] │ │ │ │ vmul.f32 s15, s3, s13 │ │ │ │ add r4, r6 │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ vmul.f32 s12, s12, s13 │ │ │ │ vmla.f32 s12, s3, s14 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ vstr s12, [r4] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #144] @ 0x90 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ add r0, r3 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ add r1, r3 │ │ │ │ - ldrd r2, r3, [sp, #144] @ 0x90 │ │ │ │ - cmp r3, r2 │ │ │ │ - bne.w 732bc │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldr r3, [sp, #156] @ 0x9c │ │ │ │ + cmp r3, sl │ │ │ │ + bne.w 78f60 │ │ │ │ + b.n 78f14 │ │ │ │ + nop │ │ │ │ │ │ │ │ -00073568 : │ │ │ │ - ldr r2, [pc, #8] @ (73574 ) │ │ │ │ - ldr r1, [pc, #12] @ (73578 ) │ │ │ │ +00079214 : │ │ │ │ + ldr r2, [pc, #8] @ (79220 ) │ │ │ │ + ldr r1, [pc, #12] @ (79224 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - strb r0, [r1, #17] │ │ │ │ + @ instruction: 0xb79c │ │ │ │ movs r0, r1 │ │ │ │ - @ instruction: 0xfa1fffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ + vst4. {d31[0],d33[0],d35[0],d37[0]}, [r7 :256] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r0 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #260 @ 0x104 │ │ │ │ - mov r7, r3 │ │ │ │ - ldr r3, [pc, #68] @ (735d4 ) │ │ │ │ ldrd r1, r0, [sp, #360] @ 0x168 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #64] @ (79290 ) │ │ │ │ cmp r1, r0 │ │ │ │ - bge.w 73daa │ │ │ │ + add r3, pc │ │ │ │ + bge.w 79a7c │ │ │ │ ldr r1, [sp, #368] @ 0x170 │ │ │ │ - mov fp, r4 │ │ │ │ - vldr s28, [pc, #40] @ 735c8 │ │ │ │ - mov r6, r7 │ │ │ │ - vldr s27, [pc, #36] @ 735cc │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + mov r6, r8 │ │ │ │ + vldr s28, [pc, #40] @ 79284 │ │ │ │ + vldr s27, [pc, #40] @ 79288 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s26, [pc, #36] @ 7928c │ │ │ │ str r1, [sp, #244] @ 0xf4 │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #248] @ 0xf8 │ │ │ │ - ldr r1, [pc, #36] @ (735d8 ) │ │ │ │ - vldr s26, [pc, #28] @ 735d0 │ │ │ │ + ldr r1, [pc, #32] @ (79294 ) │ │ │ │ ldr r3, [r3, r1] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #252] @ 0xfc │ │ │ │ ldr r3, [sp, #360] @ 0x168 │ │ │ │ - add.w r0, r2, r3, lsl #5 │ │ │ │ - mov r8, r0 │ │ │ │ - b.n 735dc │ │ │ │ - nop │ │ │ │ + add.w r5, r2, r3, lsl #5 │ │ │ │ + mov sl, r5 │ │ │ │ + b.n 79298 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - @ instruction: 0xb622 │ │ │ │ - movs r0, r1 │ │ │ │ + vld4.8 {d16-d19}, [r4], r8 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s5, [r8, #-32] @ 0xffffffe0 │ │ │ │ - movs r3, #28 │ │ │ │ - vldr s11, [r8, #-28] @ 0xffffffe4 │ │ │ │ - movs r1, #44 @ 0x2c │ │ │ │ - vldr s0, [r8, #-20] @ 0xffffffec │ │ │ │ - movs r0, #48 @ 0x30 │ │ │ │ - vldr s6, [r8, #-24] @ 0xffffffe8 │ │ │ │ - mul.w r3, r3, r6 │ │ │ │ - vldr s9, [r8, #-16] │ │ │ │ - mul.w r7, r1, r6 │ │ │ │ - vmul.f32 s14, s5, s0 │ │ │ │ - vmul.f32 s15, s11, s0 │ │ │ │ - vmul.f32 s10, s11, s6 │ │ │ │ - vmul.f32 s1, s5, s6 │ │ │ │ - vmul.f32 s16, s6, s9 │ │ │ │ - vmul.f32 s7, s11, s9 │ │ │ │ - vmul.f32 s12, s0, s9 │ │ │ │ - adds r2, r5, r3 │ │ │ │ - mul.w r0, r0, r6 │ │ │ │ - adds r1, r5, r7 │ │ │ │ - vsub.f32 s17, s14, s10 │ │ │ │ - vadd.f32 s10, s10, s14 │ │ │ │ - vldr s14, [r8, #-12] │ │ │ │ - vadd.f32 s3, s1, s15 │ │ │ │ - vsub.f32 s1, s1, s15 │ │ │ │ - vmul.f32 s15, s5, s9 │ │ │ │ - add.w r4, fp, r0 │ │ │ │ - mov.w ip, #12 │ │ │ │ - vmul.f32 s2, s0, s14 │ │ │ │ - vmul.f32 s13, s11, s14 │ │ │ │ - vmul.f32 s4, s5, s14 │ │ │ │ - vmul.f32 s8, s6, s14 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - mov.w r9, r6, lsl #4 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - add.w r3, fp, r9 │ │ │ │ - vadd.f32 s20, s2, s16 │ │ │ │ - vsub.f32 s2, s16, s2 │ │ │ │ - vsub.f32 s18, s15, s13 │ │ │ │ + vldr s6, [sl, #-32] @ 0xffffffe0 │ │ │ │ + mov.w r1, r6, lsl #3 │ │ │ │ + mov.w lr, #52 @ 0x34 │ │ │ │ + mov.w r8, r6, lsl #4 │ │ │ │ + add.w sl, sl, #32 │ │ │ │ + vldr s10, [sl, #-60] @ 0xffffffc4 │ │ │ │ + sub.w r3, r1, r6 │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + vldr s7, [sl, #-56] @ 0xffffffc8 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + add.w r0, ip, r2 │ │ │ │ + vldr s2, [sl, #-52] @ 0xffffffcc │ │ │ │ + strd r1, r0, [sp, #4] │ │ │ │ + mov.w r1, #44 @ 0x2c │ │ │ │ + vldr s9, [sl, #-48] @ 0xffffffd0 │ │ │ │ + mul.w r4, r1, r6 │ │ │ │ + str r2, [sp, #84] @ 0x54 │ │ │ │ + vmul.f32 s14, s6, s7 │ │ │ │ + vmul.f32 s12, s10, s7 │ │ │ │ + vmul.f32 s15, s10, s2 │ │ │ │ + vmul.f32 s13, s6, s2 │ │ │ │ + add.w r5, ip, r4 │ │ │ │ + vmul.f32 s3, s7, s9 │ │ │ │ + vmul.f32 s8, s10, s9 │ │ │ │ + vadd.f32 s31, s14, s15 │ │ │ │ + vsub.f32 s21, s14, s15 │ │ │ │ + vldr s14, [sl, #-44] @ 0xffffffd4 │ │ │ │ + vsub.f32 s24, s13, s12 │ │ │ │ + vadd.f32 s23, s12, s13 │ │ │ │ + vmul.f32 s12, s2, s9 │ │ │ │ + vmul.f32 s15, s6, s9 │ │ │ │ + vmul.f32 s11, s7, s14 │ │ │ │ + vmul.f32 s4, s2, s14 │ │ │ │ + vmul.f32 s13, s10, s14 │ │ │ │ + vmul.f32 s5, s6, s14 │ │ │ │ + vadd.f32 s1, s11, s12 │ │ │ │ + vadd.f32 s0, s4, s3 │ │ │ │ + vsub.f32 s4, s3, s4 │ │ │ │ + vsub.f32 s3, s11, s12 │ │ │ │ + vldr s12, [sl, #-36] @ 0xffffffdc │ │ │ │ + vsub.f32 s17, s15, s13 │ │ │ │ vadd.f32 s30, s13, s15 │ │ │ │ - vsub.f32 s21, s4, s7 │ │ │ │ - vmul.f32 s13, s1, s14 │ │ │ │ - vadd.f32 s7, s4, s7 │ │ │ │ - vadd.f32 s19, s8, s12 │ │ │ │ - vstr s2, [sp, #148] @ 0x94 │ │ │ │ - vsub.f32 s8, s8, s12 │ │ │ │ - vldr s2, [r8, #-4] │ │ │ │ - mov.w lr, #20 │ │ │ │ - vstr s18, [sp, #132] @ 0x84 │ │ │ │ - add r9, r5 │ │ │ │ - vldr s18, [r8, #-8] │ │ │ │ - add.w r8, r8, #32 │ │ │ │ - vmul.f32 s15, s11, s2 │ │ │ │ - vstr s8, [sp, #156] @ 0x9c │ │ │ │ - vldr s8, [fp] │ │ │ │ - mul.w sl, lr, r6 │ │ │ │ - vmla.f32 s15, s5, s18 │ │ │ │ - str r7, [sp, #12] │ │ │ │ - str r1, [sp, #16] │ │ │ │ - mov.w lr, #36 @ 0x24 │ │ │ │ - vstr s19, [sp, #136] @ 0x88 │ │ │ │ - vstr s21, [sp, #140] @ 0x8c │ │ │ │ - vstr s20, [sp, #144] @ 0x90 │ │ │ │ - mul.w lr, lr, r6 │ │ │ │ - vstr s7, [sp, #152] @ 0x98 │ │ │ │ - vstr s30, [sp, #160] @ 0xa0 │ │ │ │ - vstr s15, [sp, #164] @ 0xa4 │ │ │ │ - vmul.f32 s15, s11, s18 │ │ │ │ - vmov.f32 s4, s15 │ │ │ │ - vmul.f32 s15, s10, s9 │ │ │ │ - vadd.f32 s16, s13, s15 │ │ │ │ - vsub.f32 s13, s13, s15 │ │ │ │ - vmul.f32 s15, s10, s14 │ │ │ │ - vnmls.f32 s4, s5, s2 │ │ │ │ - vstr s13, [sp, #176] @ 0xb0 │ │ │ │ - vmul.f32 s13, s1, s9 │ │ │ │ - vstr s16, [sp, #172] @ 0xac │ │ │ │ - vsub.f32 s22, s13, s15 │ │ │ │ - vadd.f32 s23, s13, s15 │ │ │ │ - vmul.f32 s13, s3, s14 │ │ │ │ - vmul.f32 s15, s17, s9 │ │ │ │ - vstr s4, [sp, #168] @ 0xa8 │ │ │ │ - vstr s22, [sp, #180] @ 0xb4 │ │ │ │ - vadd.f32 s24, s13, s15 │ │ │ │ + vldr s13, [sl, #-40] @ 0xffffffd8 │ │ │ │ + vsub.f32 s19, s5, s8 │ │ │ │ + vadd.f32 s8, s5, s8 │ │ │ │ + vmul.f32 s15, s10, s12 │ │ │ │ + vstr s1, [sp, #144] @ 0x90 │ │ │ │ + vstr s13, [sp, #88] @ 0x58 │ │ │ │ + vstr s12, [sp, #92] @ 0x5c │ │ │ │ + vstr s17, [sp, #140] @ 0x8c │ │ │ │ + vmla.f32 s15, s6, s13 │ │ │ │ + vstr s19, [sp, #148] @ 0x94 │ │ │ │ + vstr s0, [sp, #152] @ 0x98 │ │ │ │ + vstr s4, [sp, #156] @ 0x9c │ │ │ │ + vstr s8, [sp, #160] @ 0xa0 │ │ │ │ + vstr s3, [sp, #164] @ 0xa4 │ │ │ │ + vstr s30, [sp, #168] @ 0xa8 │ │ │ │ + vstr s15, [sp, #172] @ 0xac │ │ │ │ + vmul.f32 s15, s10, s13 │ │ │ │ + vmul.f32 s13, s21, s14 │ │ │ │ + vnmls.f32 s15, s6, s12 │ │ │ │ + vstr s15, [sp, #176] @ 0xb0 │ │ │ │ + vmul.f32 s15, s23, s9 │ │ │ │ + vadd.f32 s5, s13, s15 │ │ │ │ + vsub.f32 s16, s13, s15 │ │ │ │ + vmul.f32 s15, s23, s14 │ │ │ │ + vmul.f32 s13, s21, s9 │ │ │ │ + vstr s5, [sp, #180] @ 0xb4 │ │ │ │ + vsub.f32 s18, s13, s15 │ │ │ │ + vadd.f32 s20, s13, s15 │ │ │ │ + vstr s16, [sp, #184] @ 0xb8 │ │ │ │ + vmul.f32 s13, s31, s14 │ │ │ │ + vmul.f32 s15, s24, s9 │ │ │ │ + vstr s18, [sp, #188] @ 0xbc │ │ │ │ + vadd.f32 s22, s13, s15 │ │ │ │ vsub.f32 s29, s13, s15 │ │ │ │ - vmul.f32 s13, s3, s9 │ │ │ │ - vmul.f32 s15, s17, s14 │ │ │ │ - vstr s23, [sp, #184] @ 0xb8 │ │ │ │ - vstr s24, [sp, #92] @ 0x5c │ │ │ │ - vsub.f32 s31, s13, s15 │ │ │ │ - vadd.f32 s25, s13, s15 │ │ │ │ + vmul.f32 s15, s24, s14 │ │ │ │ + vmul.f32 s13, s31, s9 │ │ │ │ + vstr s22, [sp, #96] @ 0x60 │ │ │ │ + vsub.f32 s25, s13, s15 │ │ │ │ + vadd.f32 s5, s13, s15 │ │ │ │ + vstr s20, [sp, #192] @ 0xc0 │ │ │ │ + vstr s29, [sp, #196] @ 0xc4 │ │ │ │ + vstr s25, [sp, #200] @ 0xc8 │ │ │ │ + vstr s5, [sp, #204] @ 0xcc │ │ │ │ + vldr s5, [r7] │ │ │ │ + vldr s15, [r0] │ │ │ │ + strd r4, r5, [sp, #12] │ │ │ │ + add.w r4, r7, r8 │ │ │ │ + vldr s8, [r5] │ │ │ │ + add.w r5, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r5, lsl #4 │ │ │ │ + vldr s13, [r4] │ │ │ │ + add.w r2, r7, r0 │ │ │ │ + vadd.f32 s3, s5, s15 │ │ │ │ + vsub.f32 s5, s5, s15 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + strd r2, r4, [sp, #20] │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ vldr s15, [r2] │ │ │ │ - vstr s29, [sp, #188] @ 0xbc │ │ │ │ - vadd.f32 s19, s8, s15 │ │ │ │ - vstr s31, [sp, #192] @ 0xc0 │ │ │ │ - vsub.f32 s8, s8, s15 │ │ │ │ - vstr s25, [sp, #196] @ 0xc4 │ │ │ │ - vldr s12, [r1] │ │ │ │ - vldr s15, [r4] │ │ │ │ - str r4, [sp, #20] │ │ │ │ - mul.w r4, ip, r6 │ │ │ │ - mov.w ip, #60 @ 0x3c │ │ │ │ - vldr s13, [r3] │ │ │ │ - adds r2, r5, r4 │ │ │ │ - vsub.f32 s4, s12, s15 │ │ │ │ - str r4, [sp, #28] │ │ │ │ - vadd.f32 s12, s12, s15 │ │ │ │ - mla r1, ip, r6, r5 │ │ │ │ - mov.w ip, r6, lsl #5 │ │ │ │ + mov.w r5, r5, lsl #3 │ │ │ │ + add.w r2, ip, r4 │ │ │ │ + add r4, r7 │ │ │ │ + str r2, [sp, #28] │ │ │ │ + vsub.f32 s11, s8, s15 │ │ │ │ + vadd.f32 s8, s8, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - add.w r4, fp, ip │ │ │ │ + sub.w r2, r8, r6 │ │ │ │ + add r8, ip │ │ │ │ + add.w r2, ip, r2, lsl #2 │ │ │ │ str r2, [sp, #32] │ │ │ │ - lsls r2, r6, #3 │ │ │ │ - str r1, [sp, #36] @ 0x24 │ │ │ │ - add ip, r5 │ │ │ │ - vldr s20, [r4] │ │ │ │ - vadd.f32 s16, s13, s15 │ │ │ │ + vadd.f32 s4, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - str r3, [sp, #24] │ │ │ │ - add.w r3, r5, sl │ │ │ │ - str r1, [sp, #48] @ 0x30 │ │ │ │ - vsub.f32 s7, s15, s20 │ │ │ │ - vadd.f32 s15, s15, s20 │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ - vadd.f32 s20, s19, s16 │ │ │ │ - str r4, [sp, #40] @ 0x28 │ │ │ │ - vsub.f32 s16, s19, s16 │ │ │ │ + vldr s15, [r2] │ │ │ │ + mov.w r2, r6, lsl #5 │ │ │ │ + vsub.f32 s20, s5, s8 │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ + add r2, r7 │ │ │ │ + vldr s1, [r2] │ │ │ │ + vadd.f32 s18, s3, s4 │ │ │ │ + vsub.f32 s4, s3, s4 │ │ │ │ + str r2, [sp, #40] @ 0x28 │ │ │ │ + add.w r2, r7, r1 │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ - lsls r2, r6, #2 │ │ │ │ - vsub.f32 s22, s15, s13 │ │ │ │ - vadd.f32 s15, s13, s15 │ │ │ │ - vadd.f32 s13, s4, s7 │ │ │ │ - vsub.f32 s19, s7, s4 │ │ │ │ - vmov.f32 s31, s20 │ │ │ │ - vadd.f32 s20, s8, s12 │ │ │ │ - vsub.f32 s12, s8, s12 │ │ │ │ - vstr s16, [sp, #200] @ 0xc8 │ │ │ │ - vstr s15, [sp, #212] @ 0xd4 │ │ │ │ - add sl, fp │ │ │ │ - vldr s15, [r1] │ │ │ │ - movs r1, #40 @ 0x28 │ │ │ │ - vstr s13, [sp, #104] @ 0x68 │ │ │ │ - vldr s13, [r3] │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ - mul.w r1, r6, r1 │ │ │ │ - vstr s12, [sp, #208] @ 0xd0 │ │ │ │ - vstr s19, [sp, #204] @ 0xcc │ │ │ │ - mla r4, r3, r6, r5 │ │ │ │ - add.w r3, fp, r1 │ │ │ │ + vstr s20, [sp, #216] @ 0xd8 │ │ │ │ + vsub.f32 s12, s15, s1 │ │ │ │ + vadd.f32 s15, s15, s1 │ │ │ │ + vstr s18, [sp, #100] @ 0x64 │ │ │ │ + vadd.f32 s1, s5, s8 │ │ │ │ + vstr s4, [sp, #208] @ 0xd0 │ │ │ │ + vsub.f32 s0, s15, s13 │ │ │ │ + vadd.f32 s25, s13, s15 │ │ │ │ + vadd.f32 s15, s11, s12 │ │ │ │ + vsub.f32 s16, s12, s11 │ │ │ │ + vstr s1, [sp, #104] @ 0x68 │ │ │ │ + vstr s0, [sp, #108] @ 0x6c │ │ │ │ + vstr s15, [sp, #112] @ 0x70 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add.w r2, r9, r6 │ │ │ │ + mov.w fp, r2, lsl #2 │ │ │ │ + vstr s16, [sp, #212] @ 0xd4 │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ + vstr s25, [sp, #220] @ 0xdc │ │ │ │ + add.w r1, ip, fp │ │ │ │ + add fp, r7 │ │ │ │ + vldr s13, [r1] │ │ │ │ + str r1, [sp, #48] @ 0x30 │ │ │ │ + mla r1, lr, r6, ip │ │ │ │ + vldr s8, [r1] │ │ │ │ + str r1, [sp, #52] @ 0x34 │ │ │ │ + add.w r1, r7, r2 │ │ │ │ + add r2, ip │ │ │ │ vadd.f32 s4, s15, s13 │ │ │ │ - str r3, [sp, #60] @ 0x3c │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - str r4, [sp, #56] @ 0x38 │ │ │ │ - vldr s13, [r3] │ │ │ │ - movs r3, #24 │ │ │ │ - vldr s8, [r4] │ │ │ │ - mov r4, r2 │ │ │ │ - adds r2, r5, r2 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - mul.w r3, r6, r3 │ │ │ │ - vstr s20, [sp, #96] @ 0x60 │ │ │ │ - vsub.f32 s19, s8, s13 │ │ │ │ + vldr s13, [r1] │ │ │ │ + str r1, [sp, #56] @ 0x38 │ │ │ │ + add.w r1, ip, r9 │ │ │ │ + add r9, r7 │ │ │ │ + str r1, [sp, #60] @ 0x3c │ │ │ │ + vldr s11, [r1] │ │ │ │ + add.w r1, r7, r5 │ │ │ │ + add r5, ip │ │ │ │ + vsub.f32 s1, s8, s13 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ - vldr s12, [r2] │ │ │ │ - add.w r2, fp, r3 │ │ │ │ - str r2, [sp, #68] @ 0x44 │ │ │ │ - add r4, fp │ │ │ │ - vstr s22, [sp, #100] @ 0x64 │ │ │ │ - add r3, r5 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add.w r2, r5, lr │ │ │ │ - str r2, [sp, #72] @ 0x48 │ │ │ │ - add r1, r5 │ │ │ │ - str r4, [sp, #80] @ 0x50 │ │ │ │ - add lr, fp │ │ │ │ - vadd.f32 s7, s12, s13 │ │ │ │ - vsub.f32 s12, s12, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - movs r2, #56 @ 0x38 │ │ │ │ - vldr s22, [lr] │ │ │ │ - mul.w r2, r6, r2 │ │ │ │ - vadd.f32 s23, s4, s7 │ │ │ │ - add.w r7, fp, r2 │ │ │ │ - str r7, [sp, #76] @ 0x4c │ │ │ │ - add r2, r5 │ │ │ │ - vstr s23, [sp, #108] @ 0x6c │ │ │ │ - vldr s20, [r7] │ │ │ │ - adds r7, r4, r0 │ │ │ │ - str r7, [sp, #84] @ 0x54 │ │ │ │ - vsub.f32 s16, s13, s20 │ │ │ │ - vadd.f32 s13, s13, s20 │ │ │ │ - vsub.f32 s24, s16, s19 │ │ │ │ - vadd.f32 s16, s19, s16 │ │ │ │ - vsub.f32 s19, s4, s7 │ │ │ │ - vadd.f32 s4, s12, s13 │ │ │ │ - vadd.f32 s7, s15, s8 │ │ │ │ - vsub.f32 s13, s12, s13 │ │ │ │ + vldr s13, [r1] │ │ │ │ + str r1, [sp, #64] @ 0x40 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + str r5, [sp, #76] @ 0x4c │ │ │ │ + vldr s17, [r9] │ │ │ │ + vadd.f32 s12, s11, s13 │ │ │ │ + vsub.f32 s11, s11, s13 │ │ │ │ + add.w lr, r1, r6 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + add.w r1, ip, lr │ │ │ │ + add lr, r7 │ │ │ │ + vldr s13, [r1] │ │ │ │ + str r1, [sp, #68] @ 0x44 │ │ │ │ + add.w r1, r7, r3 │ │ │ │ + add r3, ip │ │ │ │ + vldr s5, [r1] │ │ │ │ + str r1, [sp, #72] @ 0x48 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + vsub.f32 s3, s13, s5 │ │ │ │ + vadd.f32 s13, s13, s5 │ │ │ │ + vadd.f32 s5, s4, s12 │ │ │ │ + vsub.f32 s4, s4, s12 │ │ │ │ + add r1, ip │ │ │ │ + vadd.f32 s12, s15, s8 │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ - vstr s16, [sp, #112] @ 0x70 │ │ │ │ - vstr s19, [sp, #220] @ 0xdc │ │ │ │ - vldr s19, [r4] │ │ │ │ - vsub.f32 s16, s7, s4 │ │ │ │ - vadd.f32 s12, s15, s13 │ │ │ │ + vstr s5, [sp, #116] @ 0x74 │ │ │ │ + vsub.f32 s5, s3, s1 │ │ │ │ + vadd.f32 s1, s1, s3 │ │ │ │ + vadd.f32 s3, s11, s13 │ │ │ │ + vsub.f32 s13, s11, s13 │ │ │ │ + vstr s1, [sp, #120] @ 0x78 │ │ │ │ + vadd.f32 s16, s15, s13 │ │ │ │ + vsub.f32 s1, s12, s3 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r3] │ │ │ │ - vadd.f32 s7, s7, s4 │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ - vstr s24, [sp, #216] @ 0xd8 │ │ │ │ - vmul.f32 s24, s16, s28 │ │ │ │ + vldr s13, [r5] │ │ │ │ + add.w r5, r9, r0 │ │ │ │ + vadd.f32 s12, s12, s3 │ │ │ │ + vldr s11, [r5] │ │ │ │ + str r5, [sp, #80] @ 0x50 │ │ │ │ + ldr r5, [sp, #84] @ 0x54 │ │ │ │ + vmul.f32 s0, s1, s28 │ │ │ │ + vmul.f32 s16, s16, s28 │ │ │ │ + vadd.f32 s19, s17, s13 │ │ │ │ + vsub.f32 s17, s17, s13 │ │ │ │ + vldr s13, [r2] │ │ │ │ vmul.f32 s12, s12, s28 │ │ │ │ - vadd.f32 s21, s19, s13 │ │ │ │ - vsub.f32 s19, s19, s13 │ │ │ │ - vldr s13, [r1] │ │ │ │ - vldr s16, [sl] │ │ │ │ - vmul.f32 s7, s7, s28 │ │ │ │ - vstr s24, [sp, #224] @ 0xe0 │ │ │ │ vmul.f32 s15, s15, s28 │ │ │ │ - vstr s12, [sp, #228] @ 0xe4 │ │ │ │ - vldr s12, [r7] │ │ │ │ - adds r7, r5, r4 │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ - str r7, [sp, #44] @ 0x2c │ │ │ │ - vsub.f32 s20, s13, s12 │ │ │ │ - vadd.f32 s13, s13, s12 │ │ │ │ - vldr s12, [r7] │ │ │ │ - adds r7, r5, r0 │ │ │ │ - add r4, fp │ │ │ │ - str r7, [sp, #88] @ 0x58 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - vadd.f32 s4, s16, s12 │ │ │ │ - vsub.f32 s16, s16, s12 │ │ │ │ - vldr s12, [r2] │ │ │ │ - vsub.f32 s8, s12, s22 │ │ │ │ - vadd.f32 s12, s12, s22 │ │ │ │ - vadd.f32 s22, s21, s4 │ │ │ │ - vsub.f32 s4, s21, s4 │ │ │ │ - vsub.f32 s21, s19, s13 │ │ │ │ - vadd.f32 s13, s19, s13 │ │ │ │ - vadd.f32 s23, s20, s8 │ │ │ │ - vsub.f32 s20, s8, s20 │ │ │ │ - vstr s22, [sp, #116] @ 0x74 │ │ │ │ - vmul.f32 s22, s21, s26 │ │ │ │ - vsub.f32 s8, s4, s20 │ │ │ │ - vadd.f32 s4, s4, s20 │ │ │ │ - vadd.f32 s20, s16, s12 │ │ │ │ - vsub.f32 s12, s12, s16 │ │ │ │ - vmul.f32 s16, s12, s27 │ │ │ │ - vmla.f32 s22, s20, s27 │ │ │ │ - vmul.f32 s20, s20, s26 │ │ │ │ - vnmls.f32 s16, s13, s26 │ │ │ │ + vldr s1, [lr] │ │ │ │ + add r5, r7 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + vsub.f32 s18, s13, s11 │ │ │ │ + vadd.f32 s13, s13, s11 │ │ │ │ + vldr s11, [r1] │ │ │ │ + vstr s0, [sp, #224] @ 0xe0 │ │ │ │ + vldr s0, [fp] │ │ │ │ + vadd.f32 s3, s0, s11 │ │ │ │ + vsub.f32 s0, s0, s11 │ │ │ │ + vldr s11, [r3] │ │ │ │ + vsub.f32 s8, s11, s1 │ │ │ │ + vadd.f32 s11, s11, s1 │ │ │ │ + vadd.f32 s1, s19, s3 │ │ │ │ + vsub.f32 s3, s19, s3 │ │ │ │ + vsub.f32 s19, s17, s13 │ │ │ │ + vadd.f32 s13, s17, s13 │ │ │ │ + vadd.f32 s20, s18, s8 │ │ │ │ + vsub.f32 s18, s8, s18 │ │ │ │ + vsub.f32 s8, s3, s18 │ │ │ │ + vadd.f32 s3, s3, s18 │ │ │ │ + vstr s20, [sp, #124] @ 0x7c │ │ │ │ + vadd.f32 s18, s0, s11 │ │ │ │ + vsub.f32 s11, s11, s0 │ │ │ │ + vmul.f32 s20, s19, s26 │ │ │ │ + vmul.f32 s0, s11, s27 │ │ │ │ + vmla.f32 s20, s18, s27 │ │ │ │ + vmul.f32 s18, s18, s26 │ │ │ │ + vnmls.f32 s0, s13, s26 │ │ │ │ vmul.f32 s13, s13, s27 │ │ │ │ - vmla.f32 s13, s12, s26 │ │ │ │ - vnmls.f32 s20, s21, s27 │ │ │ │ - vldr s12, [r7] │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ - vldr s21, [r5] │ │ │ │ - add r7, fp │ │ │ │ - vstr s16, [sp, #120] @ 0x78 │ │ │ │ - vstr s13, [sp, #124] @ 0x7c │ │ │ │ - vldr s13, [r4] │ │ │ │ - vstr s20, [sp, #232] @ 0xe8 │ │ │ │ - vadd.f32 s29, s21, s13 │ │ │ │ - vsub.f32 s21, s21, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - ldr r4, [sp, #28] │ │ │ │ - vldr s20, [ip] │ │ │ │ - add r4, fp │ │ │ │ - vsub.f32 s24, s12, s13 │ │ │ │ - vadd.f32 s12, s12, s13 │ │ │ │ - vldr s13, [r9] │ │ │ │ + vnmls.f32 s18, s19, s27 │ │ │ │ + vldr s19, [ip] │ │ │ │ + vmov.f32 s17, s13 │ │ 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[r1] │ │ │ │ + str r1, [sp, #148] @ 0x94 │ │ │ │ + add.w r1, r7, lr │ │ │ │ + add lr, r6 │ │ │ │ + vldr s5, [r1] │ │ │ │ + str r1, [sp, #152] @ 0x98 │ │ │ │ + add.w r1, r6, r9 │ │ │ │ + add r9, r7 │ │ │ │ vsub.f32 s1, s4, s12 │ │ │ │ vadd.f32 s4, s4, s12 │ │ │ │ - add r5, r6 │ │ │ │ - vldr s5, [r7] │ │ │ │ - add.w r7, r6, ip │ │ │ │ - str r7, [sp, #200] @ 0xc8 │ │ │ │ - vldr s12, [r7] │ │ │ │ - add.w r7, r6, lr │ │ │ │ - str r7, [sp, #204] @ 0xcc │ │ │ │ - str r0, [sp, #216] @ 0xd8 │ │ │ │ + vldr s12, [r1] │ │ │ │ + str r1, [sp, #156] @ 0x9c │ │ │ │ + add.w r1, r6, r2 │ │ │ │ + add r2, r7 │ │ │ │ + str r1, [sp, #160] @ 0xa0 │ │ │ │ + str r3, [sp, #172] @ 0xac │ │ │ │ + vldr s16, [r9] │ │ │ │ vsub.f32 s18, s5, s12 │ │ │ │ vadd.f32 s5, s5, s12 │ │ │ │ - vldr s12, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - add r7, r9 │ │ │ │ - str r7, [sp, #208] @ 0xd0 │ │ │ │ - add r9, r6 │ │ │ │ - vldr s7, [r7] │ │ │ │ - ldr r7, [sp, #176] @ 0xb0 │ │ │ │ + vldr s12, [r1] │ │ │ │ + add.w r1, r7, r5 │ │ │ │ + add r5, r6 │ │ │ │ + vldr s7, [r1] │ │ │ │ + str r1, [sp, #164] @ 0xa4 │ │ │ │ + add.w r1, r6, fp │ │ │ │ + add.w fp, r7, r4 │ │ │ │ + str r1, [sp, #168] @ 0xa8 │ │ │ │ vadd.f32 s17, s12, s7 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - adds r7, r6, r7 │ │ │ │ - str r7, [sp, #176] @ 0xb0 │ │ │ │ vadd.f32 s6, s2, s17 │ │ │ │ vsub.f32 s2, s2, s17 │ │ │ │ vadd.f32 s7, s19, s6 │ │ │ │ - vsub.f32 s22, s19, s6 │ │ │ │ + vsub.f32 s6, s19, s6 │ │ │ │ vsub.f32 s19, s8, s15 │ │ │ │ + vadd.f32 s15, s8, s15 │ │ │ │ + vstr s6, [sp, #516] @ 0x204 │ │ │ │ vadd.f32 s6, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - vadd.f32 s15, s8, s15 │ │ │ │ - vstr s22, [sp, #516] @ 0x204 │ │ │ │ - vmul.f32 s20, s19, s27 │ │ │ │ + vmul.f32 s20, s19, s26 │ │ │ │ vmov.f32 s22, s20 │ │ │ │ - vnmls.f32 s22, s6, s28 │ │ │ │ - vmul.f32 s6, s6, s27 │ │ │ │ - vmla.f32 s6, s19, s28 │ │ │ │ + vnmls.f32 s22, s6, s27 │ │ │ │ + vmul.f32 s6, s6, s26 │ │ │ │ + vmla.f32 s6, s19, s27 │ │ │ │ vadd.f32 s19, s4, s12 │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ - vmul.f32 s20, s19, s27 │ │ │ │ vstr s22, [sp, #520] @ 0x208 │ │ │ │ + vmul.f32 s20, s19, s26 │ │ │ │ vstr s6, [sp, #524] @ 0x20c │ │ │ │ vadd.f32 s6, s14, s5 │ │ │ │ vsub.f32 s14, s14, s5 │ │ │ │ - vnmls.f32 s20, s6, s28 │ │ │ │ - vmul.f32 s6, s6, s27 │ │ │ │ - vmul.f32 s5, s14, s28 │ │ │ │ - vmul.f32 s14, s14, s27 │ │ │ │ - vmla.f32 s14, s12, s28 │ │ │ │ - vmov.f32 s21, s6 │ │ │ │ - vadd.f32 s6, s1, s18 │ │ │ │ - vsub.f32 s1, s1, s18 │ │ │ │ - vmla.f32 s21, s19, s28 │ │ │ │ + vmov.f32 s21, s20 │ │ │ │ + vldr s20, [r3] │ │ │ │ + ldr r3, [sp, #92] @ 0x5c │ │ │ │ + vmul.f32 s5, s14, s27 │ │ │ │ + vmul.f32 s14, s14, s26 │ │ │ │ + vnmls.f32 s21, s6, s27 │ │ │ │ + vmul.f32 s6, s6, s26 │ │ │ │ + vmla.f32 s14, s12, s27 │ │ │ │ + vmla.f32 s6, s19, s27 │ │ │ │ vadd.f32 s19, s11, s0 │ │ │ │ vsub.f32 s11, s11, s0 │ │ │ │ - vstr s20, [sp, #528] @ 0x210 │ │ │ │ + vstr s21, [sp, #528] @ 0x210 │ │ │ │ + vstr s14, [sp, #552] @ 0x228 │ │ │ │ + vmul.f32 s14, s13, s27 │ │ │ │ + vstr s6, [sp, #532] @ 0x214 │ │ │ │ + vadd.f32 s6, s1, s18 │ │ │ │ + vsub.f32 s1, s1, s18 │ │ │ │ + vmov.f32 s8, s14 │ │ │ │ + vldr s14, [ip] │ │ │ │ vsub.f32 s17, s1, s2 │ │ │ │ vadd.f32 s2, s1, s2 │ │ │ │ - vstr s14, [sp, #552] @ 0x228 │ │ │ │ - vmul.f32 s14, s13, s28 │ │ │ │ - vmov.f32 s1, s5 │ │ │ │ vsub.f32 s22, s6, s19 │ │ │ │ + vldr s1, [fp] │ │ │ │ vadd.f32 s6, s6, s19 │ │ │ │ + vmla.f32 s8, s15, s26 │ │ │ │ + vmul.f32 s15, s15, s27 │ │ │ │ + vstr s2, [sp, #544] @ 0x220 │ │ │ │ vstr s17, [sp, #540] @ 0x21c │ │ │ │ - vmov.f32 s9, s14 │ │ │ │ - vstr s21, [sp, #532] @ 0x214 │ │ │ │ - vmla.f32 s9, s15, s27 │ │ │ │ - vmul.f32 s15, s15, s28 │ │ │ │ - vnmls.f32 s1, s12, s27 │ │ │ │ - vadd.f32 s12, s10, s11 │ │ │ │ - vsub.f32 s10, s10, s11 │ │ │ │ - vldr s11, [r9] │ │ │ │ + vmov.f32 s17, s5 │ │ │ │ + vmov.f32 s2, s15 │ │ │ │ + vsub.f32 s15, s10, s11 │ │ │ │ vstr s22, [sp, #536] @ 0x218 │ │ │ │ - vmov.f32 s8, s15 │ │ │ │ - vstr s2, [sp, #544] @ 0x220 │ │ │ │ - vstr s12, [sp, #564] @ 0x234 │ │ │ │ - vstr s10, [sp, #568] @ 0x238 │ │ │ │ - vldr s10, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - vnmls.f32 s8, s13, s27 │ │ │ │ - vstr s9, [sp, #556] @ 0x22c │ │ │ │ - add sl, r7 │ │ │ │ - add lr, r7 │ │ │ │ - add r4, r7 │ │ │ │ - add ip, r7 │ │ │ │ - str r4, [sp, #212] @ 0xd4 │ │ │ │ - vldr s15, [sl] │ │ │ │ - vldr s16, [ip] │ │ │ │ - vstr s1, [sp, #548] @ 0x224 │ │ │ │ + vnmls.f32 s17, s12, s26 │ │ │ │ + vadd.f32 s12, s10, s11 │ │ │ │ + vldr s10, [r1] │ │ │ │ + vnmls.f32 s2, s13, s26 │ │ │ │ + add.w r1, r6, r3 │ │ │ │ + ldr r3, [sp, #176] @ 0xb0 │ │ │ │ + str r1, [sp, #92] @ 0x5c │ │ │ │ + vstr s15, [sp, #568] @ 0x238 │ │ │ │ + vldr s15, [r0] │ │ │ │ + vldr s11, [r5] │ │ │ │ + vldr s5, [r1] │ │ │ │ + add.w r1, r7, r3 │ │ │ │ + vstr s17, [sp, #548] @ 0x224 │ │ │ │ vadd.f32 s9, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ - vldr s1, [r4] │ │ │ │ - mov r4, r7 │ │ │ │ - vstr s8, [sp, #560] @ 0x230 │ │ │ │ - add r1, r4 │ │ │ │ + vldr s15, [r2] │ │ │ │ + vstr s8, [sp, #556] @ 0x22c │ │ │ │ + vstr s2, [sp, #560] @ 0x230 │ │ │ │ + vstr s12, [sp, #564] @ 0x234 │ │ │ │ vadd.f32 s17, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add r3, r4 │ │ │ │ - vldr s14, [r0] │ │ │ │ - ldr r0, [sp, #124] @ 0x7c │ │ │ │ + vldr s15, [lr] │ │ │ │ + str r1, [sp, #176] @ 0xb0 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ vldr s12, [r1] │ │ │ │ + ldr r4, [sp, #324] @ 0x144 │ │ │ │ vsub.f32 s21, s16, s15 │ │ │ │ - add r7, r0 │ │ │ │ - ldr r0, [sp, #132] @ 0x84 │ │ │ │ vadd.f32 s16, s16, s15 │ │ │ │ + add.w r1, r6, r3 │ │ │ │ vsub.f32 s15, s1, s14 │ │ │ │ - adds r0, r6, r0 │ │ │ │ - str r0, [sp, #124] @ 0x7c │ │ │ │ - vldr s20, [r7] │ │ │ │ vadd.f32 s1, s1, s14 │ │ │ │ - vldr s4, [r3] │ │ │ │ - vldr s5, [r0] │ │ │ │ - ldr r0, [sp, #140] @ 0x8c │ │ │ │ - vsub.f32 s22, s1, s11 │ │ │ │ - vadd.f32 s11, s11, s1 │ │ │ │ - adds r0, r6, r0 │ │ │ │ - str r0, [sp, #132] @ 0x84 │ │ │ │ + ldr r3, [sp, #120] @ 0x78 │ │ │ │ vsub.f32 s14, s20, s5 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[r3] │ │ │ │ + vsub.f32 s0, s5, s4 │ │ │ │ + vadd.f32 s5, s5, s4 │ │ │ │ + str r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #180] @ 0xb4 │ │ │ │ vadd.f32 s13, s2, s8 │ │ │ │ vsub.f32 s2, s2, s8 │ │ │ │ - adds r0, r6, r0 │ │ │ │ - str r0, [sp, #4] │ │ │ │ + vadd.f32 s18, s20, s5 │ │ │ │ + vsub.f32 s5, s5, s20 │ │ │ │ + add r3, r6 │ │ │ │ + str r3, [sp, #180] @ 0xb4 │ │ │ │ vadd.f32 s4, s0, s13 │ │ │ │ vsub.f32 s0, s0, s13 │ │ │ │ vadd.f32 s13, s9, s17 │ │ │ │ vsub.f32 s9, s9, s17 │ │ │ │ vadd.f32 s8, s13, s18 │ │ │ │ vsub.f32 s13, s13, s18 │ │ │ │ vsub.f32 s18, s0, s14 │ │ │ │ vadd.f32 s14, s14, s0 │ │ │ │ vmul.f32 s18, s18, s3 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ - vadd.f32 s26, s22, s18 │ │ │ │ - vstr s26, [sp, #572] @ 0x23c │ │ │ │ - vsub.f32 s26, s22, s18 │ │ │ │ + vadd.f32 s28, s22, s18 │ │ │ │ + vstr s28, [sp, #572] @ 0x23c │ │ │ │ + vsub.f32 s28, s22, s18 │ │ │ │ vadd.f32 s18, s19, s4 │ │ │ │ vadd.f32 s22, s10, s16 │ │ │ │ vsub.f32 s10, s10, s16 │ │ │ │ vsub.f32 s4, s4, s19 │ │ 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0x7b │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - blt.n 750ae │ │ │ │ + blt.n 7adea │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ - vmla.f32 s15, s9, s4 │ │ │ │ - vldr s4, [sp, #228] @ 0xe4 │ │ │ │ vsub.f32 s8, s14, s15 │ │ │ │ vadd.f32 s9, s14, s15 │ │ │ │ - vsub.f32 s15, s19, s21 │ │ │ │ - vadd.f32 s14, s30, s26 │ │ │ │ + vsub.f32 s15, s19, s23 │ │ │ │ + vadd.f32 s14, s29, s28 │ │ │ │ vsub.f32 s6, s11, s8 │ │ │ │ vadd.f32 s11, s11, s8 │ │ │ │ + vldr s8, [sp, #276] @ 0x114 │ │ │ │ vsub.f32 s7, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vldr s8, [sp, #284] @ 0x11c │ │ │ │ vsub.f32 s5, s7, s10 │ │ │ │ vadd.f32 s10, s10, s7 │ │ │ │ vmul.f32 s15, s31, s5 │ │ │ │ vnmls.f32 s15, s24, s6 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s15, [r1] │ │ │ │ vmul.f32 s15, s24, s5 │ │ │ │ + vadd.f32 s5, s12, s13 │ │ │ │ + ldr r1, [sp, #200] @ 0xc8 │ │ │ │ vmla.f32 s15, s31, s6 │ │ │ │ vadd.f32 s6, s9, s14 │ │ │ │ - vadd.f32 s5, s12, s13 │ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ vstr s15, [r4] │ │ │ │ vmul.f32 s15, s4, s6 │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ vnmls.f32 s15, s2, s5 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s15, [r1] │ │ │ │ vmul.f32 s15, s4, s5 │ │ │ │ vmla.f32 s15, s2, s6 │ │ │ │ - vldr s6, [sp, #292] @ 0x124 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ + vstr s15, [r5] │ │ │ │ + vmul.f32 s15, s17, s10 │ │ │ │ + vnmls.f32 s15, s8, s11 │ │ │ │ vstr s15, [r3] │ │ │ │ - vmul.f32 s15, s6, s10 │ │ │ │ + vmul.f32 s15, s8, s10 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ + vldr s10, [sp, #428] @ 0x1ac │ │ │ │ + vmla.f32 s15, s17, s11 │ │ │ │ + vstr s15, [r2] │ │ │ │ + vsub.f32 s15, s12, s13 │ │ │ │ + vmul.f32 s13, s10, s14 │ │ │ │ + vldr s12, [sp, #424] @ 0x1a8 │ │ │ │ + vnmls.f32 s13, s12, s15 │ │ │ │ + vmul.f32 s15, s10, s15 │ │ │ │ + vmla.f32 s15, s12, s14 │ │ │ │ + vstr s13, [r3] │ │ │ │ ldr r3, [sp, #752] @ 0x2f0 │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s15, [r4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #752] @ 0x2f0 │ │ │ │ - vnmls.f32 s15, s8, s11 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+ ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00075130 : │ │ │ │ - ldr r2, [pc, #8] @ (7513c ) │ │ │ │ - ldr r1, [pc, #12] @ (75140 ) │ │ │ │ +0007ae70 : │ │ │ │ + ldr r2, [pc, #8] @ (7ae7c ) │ │ │ │ + ldr r1, [pc, #12] @ (7ae80 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - ldr r0, [r4, r3] │ │ │ │ + ldr r3, [sp, #640] @ 0x280 │ │ │ │ movs r0, r1 │ │ │ │ - stc 15, cr15, [pc], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldc 15, cr15, [r3], #-1020 @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d12} │ │ │ │ - sub sp, #20 │ │ │ │ - ldr r6, [sp, #96] @ 0x60 │ │ │ │ - ldr r4, [sp, #104] @ 0x68 │ │ │ │ - subs r5, r6, #1 │ │ │ │ - add.w r2, r2, r5, lsl #4 │ │ │ │ - ldr r5, [sp, #100] @ 0x64 │ │ │ │ - cmp r6, r5 │ │ │ │ - bge.w 75324 │ │ │ │ - movs r5, #12 │ │ │ │ - lsls r7, r3, #2 │ │ │ │ - mov.w sl, r3, lsl #3 │ │ │ │ - cmp r4, #1 │ │ │ │ - mul.w r3, r5, r3 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - bne.w 7532e │ │ │ │ - adds r2, #16 │ │ │ │ - negs r5, r7 │ │ │ │ - rsb r9, sl, #0 │ │ │ │ - vldr s5, [pc, #884] @ 754f4 │ │ │ │ - vldr s8, [pc, #884] @ 754f8 │ │ │ │ + sub sp, #12 │ │ │ │ + ldr r4, [sp, #88] @ 0x58 │ │ │ │ + ldr r5, [sp, #96] @ 0x60 │ │ │ │ + add.w r6, r4, #4294967295 @ 0xffffffff │ │ │ │ + add.w r2, r2, r6, lsl #4 │ │ │ │ + ldr r6, [sp, #92] @ 0x5c │ │ │ │ + cmp r4, r6 │ │ │ │ + bge.w 7b078 │ │ │ │ + cmp r5, #1 │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ + mov.w ip, r3, lsl #3 │ │ │ │ + mov.w lr, r3, lsl #4 │ │ │ │ + bne.w 7b094 │ │ │ │ + vldr s5, [pc, #908] @ 7b254 │ │ │ │ vmov.f32 s6, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s9, [pc, #880] @ 754fc │ │ │ │ - str r6, [sp, #96] @ 0x60 │ │ │ │ - vldr s2, [r2, #-16] │ │ │ │ - adds r3, r0, r7 │ │ │ │ - vldr s3, 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vadd.f32 s11, s11, s21 │ │ │ │ vmul.f32 s17, s17, s5 │ │ │ │ vsub.f32 s24, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r8] │ │ │ │ + vldr s14, [fp] │ │ │ │ vstmia r0!, {s11} │ │ │ │ vsub.f32 s12, s14, s19 │ │ │ │ vadd.f32 s19, s19, s14 │ │ │ │ vmul.f32 s14, s15, s9 │ │ │ │ vsub.f32 s21, s10, s17 │ │ │ │ vmul.f32 s22, s19, s9 │ │ │ │ vmla.f32 s14, s19, s8 │ │ │ │ vsub.f32 s19, s24, s12 │ │ │ │ vadd.f32 s12, s12, s24 │ │ │ │ vnmls.f32 s22, s15, s8 │ │ │ │ vmov.f32 s15, s23 │ │ │ │ - vmls.f32 s15, s12, s6 │ │ │ │ vmul.f32 s19, s19, s5 │ │ │ │ + vmls.f32 s15, s12, s6 │ │ │ │ vadd.f32 s12, s12, s23 │ │ │ │ - vstr s12, [r6] │ │ │ │ + vstr s12, [lr] │ │ │ │ vsub.f32 s23, s21, s22 │ │ │ │ vadd.f32 s21, s21, s22 │ │ │ │ vsub.f32 s12, s15, s19 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ vsub.f32 s13, s12, s13 │ │ │ │ vmul.f32 s12, s11, s0 │ │ │ │ vmul.f32 s11, s11, s20 │ │ │ │ - vmla.f32 s11, s23, s0 │ │ │ │ vnmls.f32 s12, s23, s20 │ │ │ │ - vstr s12, [fp] │ │ │ │ + vmla.f32 s11, s23, s0 │ │ │ │ + vstr s12, [r7] │ │ │ │ vmul.f32 s12, s13, s16 │ │ │ │ vmul.f32 s13, s13, s18 │ │ │ │ - vstr s11, [r8] │ │ │ │ - vmla.f32 s13, s21, s16 │ │ │ │ + vstr s11, [fp] │ │ │ │ + mov r7, r2 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vnmls.f32 s12, s21, s18 │ │ │ │ - vstr s12, [lr] │ │ │ │ - add lr, r9 │ │ │ │ - vstr s13, [ip] │ │ │ │ + vmla.f32 s13, s21, s16 │ │ │ │ + vstr s12, [sl] │ │ │ │ + vstr s13, [r9] │ │ │ │ vadd.f32 s13, s10, s17 │ │ │ │ - add ip, r9 │ │ │ │ vsub.f32 s11, s13, s14 │ │ │ │ vadd.f32 s14, s13, s14 │ │ │ │ vadd.f32 s13, s15, s1 │ │ │ │ vsub.f32 s15, s15, s1 │ │ │ │ vmul.f32 s12, s13, s3 │ │ │ │ vmul.f32 s13, s13, s2 │ │ │ │ - vmla.f32 s13, s11, s3 │ │ │ │ vnmls.f32 s12, s11, s2 │ │ │ │ - vstr s12, [lr] │ │ │ │ - vstr s13, [ip] │ │ │ │ + vmla.f32 s13, s11, s3 │ │ │ │ + vstmia r5!, {s12} │ │ │ │ + vstr s13, [r7] │ │ │ │ vmul.f32 s13, s15, s7 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ - vmla.f32 s15, s14, s7 │ │ │ │ vnmls.f32 s13, s14, s4 │ │ │ │ - vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - vstr s15, [r4] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ - ldrd r4, r3, [sp, #96] @ 0x60 │ │ │ │ - cmp r3, r4 │ │ │ │ - bne.w 7518e │ │ │ │ - add sp, #20 │ │ │ │ + vmla.f32 s15, s14, s7 │ │ │ │ + vstr s13, [r8] │ │ │ │ + vstr s15, [r6] │ │ │ │ + ldr r6, [sp, #92] @ 0x5c │ │ │ │ + cmp r6, r4 │ │ │ │ + bne.w 7aee4 │ │ │ │ + add sp, #12 │ │ │ │ vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r3, r4, #2 │ │ │ │ - adds r2, #16 │ │ │ │ - negs r5, r7 │ │ │ │ - rsb r9, sl, #0 │ │ │ │ - vldr s2, [pc, #440] @ 754f4 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ + vldr s2, [pc, #440] @ 7b254 │ │ │ │ vmov.f32 s3, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s4, [pc, #440] @ 754fc │ │ │ │ - vldr s5, [pc, #432] @ 754f8 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - negs r3, r3 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - vldr s10, [r2, #-4] │ │ │ │ - adds r3, r0, r7 │ │ │ │ - vldr s1, [r2, #-16] │ │ │ │ - adds r4, r1, r7 │ │ │ │ - vldr s11, [r2, #-12] │ │ │ │ - adds r2, #16 │ │ │ │ - vldr s17, [r2, #-24] @ 0xffffffe8 │ │ │ │ - vmul.f32 s12, s1, s10 │ │ │ │ + add.w r5, r0, r6 │ │ │ │ + vldr s4, [pc, #436] @ 7b25c │ │ │ │ + rsb r3, r7, #0 │ │ │ │ + vldr s5, [pc, #424] @ 7b258 │ │ │ │ + strd r3, lr, [sp] │ │ │ │ + add.w r3, r2, #16 │ │ │ │ + mov lr, r7 │ │ │ │ + add.w r2, r1, r6 │ │ │ │ + vldr s1, [r3, #-16] │ │ │ │ + add.w r7, r0, ip │ │ │ │ + add.w r9, r2, ip │ │ │ │ + add.w r8, r7, ip │ │ │ │ + add.w sl, r5, ip │ │ │ │ + vldr s11, [r3, #-12] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldr s17, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s10, [r3, #-20] @ 0xffffffec │ │ │ │ + vldr s13, [r7] │ │ │ │ + vmul.f32 s14, s11, s17 │ │ │ │ + vmul.f32 s7, s1, s17 │ │ │ │ ldr r6, [sp, #4] │ │ │ │ vmul.f32 s15, s11, s10 │ │ │ │ + vmul.f32 s12, s1, s10 │ │ │ │ + vldr s0, [sl] │ │ │ │ vldr s21, [r0] │ │ │ │ - vmul.f32 s14, s11, s17 │ │ │ │ - vmul.f32 s7, s1, s17 │ │ │ │ - vmov.f32 s20, s21 │ │ │ │ + add r6, r1 │ │ │ │ + sub.w fp, r6, ip │ │ │ │ + vldr s23, [r6] │ │ │ │ vadd.f32 s19, s7, s15 │ │ │ │ vadd.f32 s8, s14, s12 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ - vsub.f32 s12, s12, s14 │ │ │ │ vldr s15, [r1] │ │ │ │ - vldr s14, [r3] │ │ │ │ - add r3, r7 │ │ │ │ + vsub.f32 s12, s12, s14 │ │ │ │ + vmov.f32 s20, s21 │ │ │ │ + vldr s14, [r5] │ │ │ │ vadd.f32 s18, s14, s15 │ │ │ │ - vldr s13, [r3] │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - add r4, r6 │ │ │ │ - add r3, sl │ │ │ │ - add.w ip, r4, r5 │ │ │ │ - add.w lr, r3, r5 │ │ │ │ + vldr s15, [r2] │ │ │ │ vadd.f32 s6, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - add.w r8, ip, r5 │ │ │ │ - vldr s23, [r4] │ │ │ │ - vldr s0, [lr] │ │ │ │ - add.w fp, lr, r5 │ │ │ │ vsub.f32 s15, s18, s6 │ │ │ │ vmul.f32 s16, s13, s5 │ │ │ │ - vmla.f32 s16, s14, s4 │ │ │ │ vadd.f32 s18, s18, s6 │ │ │ │ + vmla.f32 s16, s14, s4 │ │ │ │ vmul.f32 s9, s15, s2 │ │ │ │ vmul.f32 s15, s13, s4 │ │ │ │ - vldr s13, [r3] │ │ │ │ + vldr s13, [r8] │ │ │ │ vmls.f32 s20, s18, s3 │ │ │ │ vadd.f32 s21, s21, s18 │ │ │ │ vnmls.f32 s15, s14, s5 │ │ │ │ - vldr s14, [ip] │ │ │ │ + vldr s14, [r9] │ │ │ │ vsub.f32 s6, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ - vldr s13, [r8] │ │ │ │ + vldr s13, [fp] │ │ │ │ vstr s21, [r0] │ │ │ │ + add r0, lr │ │ │ │ vsub.f32 s22, s13, s0 │ │ │ │ vadd.f32 s13, s13, s0 │ │ │ │ vmul.f32 s0, s13, s4 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ - vmla.f32 s13, s14, s4 │ │ │ │ vnmls.f32 s0, s14, s5 │ │ │ │ + vmla.f32 s13, s14, s4 │ │ │ │ vsub.f32 s14, s6, s22 │ │ │ │ vadd.f32 s6, s6, s22 │ │ │ │ vmov.f32 s22, s23 │ │ │ │ - vmul.f32 s14, s14, s2 │ │ │ │ vmls.f32 s22, s6, s3 │ │ │ │ + vmul.f32 s14, s14, s2 │ │ │ │ vadd.f32 s23, s23, s6 │ │ │ │ vsub.f32 s6, s20, s9 │ │ │ │ - vstr s23, [r1] │ │ │ │ vsub.f32 s21, s6, s0 │ │ │ │ vadd.f32 s0, s0, s6 │ │ │ │ + vstr s23, [r1] │ │ │ │ vsub.f32 s6, s22, s14 │ │ │ │ vadd.f32 s18, s15, s6 │ │ │ │ vsub.f32 s6, s6, s15 │ │ │ │ vmul.f32 s15, s12, s18 │ │ │ │ vmul.f32 s12, s12, s21 │ │ │ │ - vmla.f32 s12, s19, s18 │ │ │ │ vnmls.f32 s15, s19, s21 │ │ │ │ - vstr s15, [fp] │ │ │ │ + vmla.f32 s12, s19, s18 │ │ │ │ + vstr s15, [r7] │ │ │ │ vmul.f32 s15, s10, s6 │ │ │ │ - vstr s12, [r8] │ │ │ │ + vstr s12, [fp] │ │ │ │ vnmls.f32 s15, s17, s0 │ │ │ │ - vstr s15, [lr] │ │ │ │ + vstr s15, [sl] │ │ │ │ vmul.f32 s15, s10, s0 │ │ │ │ vmla.f32 s15, s17, s6 │ │ │ │ - add lr, r9 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s15, [r9] │ │ │ │ vadd.f32 s15, s9, s20 │ │ │ │ - add ip, r9 │ │ │ │ vsub.f32 s10, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vadd.f32 s15, s14, s22 │ │ │ │ vadd.f32 s12, s16, s15 │ │ │ │ vsub.f32 s15, s15, s16 │ │ │ │ vmul.f32 s14, s11, s12 │ │ │ │ vnmls.f32 s14, s1, s10 │ │ │ │ - vstr s14, [lr] │ │ │ │ + vstr s14, [r5] │ │ │ │ vmul.f32 s14, s11, s10 │ │ │ │ + add r5, lr │ │ │ │ vmla.f32 s14, s1, s12 │ │ │ │ - vstr s14, [ip] │ │ │ │ + vstr s14, [r2] │ │ │ │ vmul.f32 s14, s8, s15 │ │ │ │ + sub.w r2, r2, lr │ │ │ │ vnmls.f32 s14, s7, s13 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s14, [r8] │ │ │ │ vmul.f32 s14, s8, s13 │ │ │ │ vmla.f32 s14, s7, s15 │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - add r0, r3 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r1, r3 │ │ │ │ - vstr s14, [r4] │ │ │ │ - ldrd r4, r3, [sp, #96] @ 0x60 │ │ │ │ - cmp r3, r4 │ │ │ │ - bne.w 7534e │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d12} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - subs r5, r7, r6 │ │ │ │ + vstr s14, [r6] │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ + add r1, r6 │ │ │ │ + ldr r6, [sp, #92] @ 0x5c │ │ │ │ + cmp r6, r4 │ │ │ │ + bne.w 7b0be │ │ │ │ + b.n 7b078 │ │ │ │ + subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ │ │ │ │ -00075500 : │ │ │ │ - ldr r2, [pc, #8] @ (7550c ) │ │ │ │ - ldr r1, [pc, #12] @ (75510 ) │ │ │ │ +0007b260 : │ │ │ │ + ldr r2, [pc, #8] @ (7b26c ) │ │ │ │ + ldr r1, [pc, #12] @ (7b270 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - strb r0, [r0, r5] │ │ │ │ + str r7, [sp, #896] @ 0x380 │ │ │ │ movs r0, r1 │ │ │ │ - ldc2 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r0 │ │ │ │ - mov r8, r1 │ │ │ │ + ldc2 15, cr15, [fp], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + mov sl, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #404 @ 0x194 │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #68] @ (7556c ) │ │ │ │ - ldrd r1, r0, [sp, #504] @ 0x1f8 │ │ │ │ - add r3, pc │ │ │ │ + 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#396] @ 0x18c │ │ │ │ - ldr r3, [sp, #504] @ 0x1f8 │ │ │ │ - add.w r6, r2, r3, lsl #5 │ │ │ │ - mov r8, r6 │ │ │ │ - b.n 75574 │ │ │ │ + str r3, [sp, #404] @ 0x194 │ │ │ │ + ldr r3, [sp, #512] @ 0x200 │ │ │ │ + add.w r7, r2, r3, lsl #5 │ │ │ │ + b.n 7b2e4 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - str r6, [sp, #552] @ 0x228 │ │ │ │ + bls.n 7b310 │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s29, [r8, #-28] @ 0xffffffe4 │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ - vldr s28, [r8, #-32] @ 0xffffffe0 │ │ │ │ - movs r5, #60 @ 0x3c │ │ │ │ - vldr s25, [r8, #-24] @ 0xffffffe8 │ │ │ │ - movs r1, #56 @ 0x38 │ │ │ │ - vldr s30, [r8, #-20] @ 0xffffffec │ │ │ │ - mul.w r0, r3, fp │ │ │ │ - vldr s23, [r8, #-4] │ │ │ │ - movs r6, #20 │ │ │ │ - vmul.f32 s12, s29, s25 │ │ │ │ - vmul.f32 s14, s28, s25 │ │ │ │ - vmul.f32 s15, s29, s30 │ │ │ │ - vmul.f32 s13, s28, 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vstr s15, [sp, #204] @ 0xcc │ │ │ │ + vldr s15, [r3] │ │ │ │ + vstr s9, [sp, #188] @ 0xbc │ │ │ │ vstr s1, [sp, #192] @ 0xc0 │ │ │ │ - vsub.f32 s4, s4, s14 │ │ │ │ - vstr s3, [sp, #204] @ 0xcc │ │ │ │ - vldr s14, [r5] │ │ │ │ - vadd.f32 s9, s9, s12 │ │ │ │ - str r5, [sp, #88] @ 0x58 │ │ │ │ - movs r5, #44 @ 0x2c │ │ │ │ - vldr s3, [r1] │ │ │ │ - vadd.f32 s8, s8, s11 │ │ │ │ - str r1, [sp, #84] @ 0x54 │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ - mul.w r5, r5, fp │ │ │ │ - vstr s19, [sp, #212] @ 0xd4 │ │ │ │ - vadd.f32 s19, s3, s14 │ │ │ │ - vsub.f32 s3, s3, s14 │ │ │ │ - mla r1, r1, fp, sl │ │ │ │ - add.w r0, r9, r5 │ │ │ │ - str r0, [sp, #96] @ 0x60 │ │ │ │ + vstr s10, [sp, #196] @ 0xc4 │ │ │ │ + vstr s20, [sp, #236] @ 0xec │ │ │ │ + vadd.f32 s19, s4, s15 │ │ │ │ + vsub.f32 s4, s4, s15 │ │ │ │ + vldr s15, [r4] │ │ │ │ + mov.w r4, r1, lsl #2 │ │ │ │ + add.w r1, r9, r4 │ │ │ │ + add r4, r8 │ │ │ │ + vldr s13, [r1] │ │ │ │ + str r1, [sp, #72] @ 0x48 │ │ │ │ + add.w r1, sl, sl, lsl #1 │ │ │ │ + vadd.f32 s12, s8, s15 │ │ │ │ + vsub.f32 s8, s8, s15 │ │ │ │ + mov.w r6, r1, lsl #4 │ │ │ │ + mov.w lr, r1, lsl #2 │ │ │ │ + add.w r3, r8, r6 │ │ │ │ add r6, r9 │ │ │ │ - str r1, [sp, #92] @ 0x5c │ │ │ │ - add r7, sl │ │ │ │ - vldr s12, [r0] │ │ │ │ - mov.w r0, fp, lsl #5 │ │ │ │ - add.w r3, sl, r0 │ │ │ │ - vldr s7, [r1] │ │ │ │ + mov.w r1, r1, lsl #3 │ │ │ │ + str r3, [sp, #76] @ 0x4c │ │ │ │ + vadd.f32 s20, s19, s12 │ │ │ │ + vsub.f32 s19, s19, s12 │ │ │ │ + vldr s15, [r3] │ │ │ │ + str r4, [sp, #80] @ 0x50 │ │ │ │ + vldr s11, [r4] │ │ │ │ + add.w r4, r9, lr │ │ │ │ + add lr, r8 │ │ │ │ + vldr s10, [r0] │ │ │ │ + str r4, [sp, #84] @ 0x54 │ │ │ │ + vsub.f32 s9, s13, s15 │ │ │ │ + vadd.f32 s13, s13, s15 │ │ │ │ + vldr s15, [r6] │ │ │ │ + str r0, [sp, #92] @ 0x5c │ │ │ │ + add.w r0, r8, ip │ │ │ │ + add ip, r9 │ │ │ │ + vldr s3, [r4] │ │ │ │ + add.w r4, r8, r1 │ │ │ │ + add r1, r9 │ │ │ │ + str r0, [sp, #96] @ 0x60 │ │ │ │ + str r4, [sp, #88] @ 0x58 │ │ │ │ + vsub.f32 s14, s15, s11 │ │ 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vldr s3, [sp, #292] @ 0x124 │ │ │ │ + vstr s6, [r3] │ │ │ │ + vstr s15, [r1] │ │ │ │ vsub.f32 s15, s7, s8 │ │ │ │ - ldr r1, [sp, #96] @ 0x60 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ - vldr s17, [sp, #196] @ 0xc4 │ │ │ │ - vldr s21, [sp, #204] @ 0xcc │ │ │ │ vsub.f32 s9, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vsub.f32 s15, s5, s10 │ │ │ │ - ldr r4, [sp, #48] @ 0x30 │ │ │ │ - ldr r5, [sp, #104] @ 0x68 │ │ │ │ - ldr r0, [sp, #160] @ 0xa0 │ │ │ │ + vsub.f32 s15, s2, s10 │ │ │ │ vadd.f32 s6, s11, s15 │ │ │ │ vsub.f32 s11, s15, s11 │ │ │ │ vmul.f32 s15, s4, s6 │ │ │ │ vnmls.f32 s15, s3, s9 │ │ │ │ - vstr s15, [r3] │ │ │ │ + vstr s15, [r0] │ │ │ │ vmul.f32 s15, s3, s6 │ │ │ │ + ldr r0, [sp, #44] @ 0x2c │ │ │ │ + vldr s6, [sp, #348] @ 0x15c │ │ │ │ vmla.f32 s15, s4, s9 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - vldr s9, [sp, #316] @ 0x13c │ │ │ │ - vldr s6, [sp, #360] @ 0x168 │ │ │ │ - vstr s15, [r3] │ │ │ │ + vldr s9, [sp, #304] @ 0x130 │ │ │ │ + vstr s15, [r4] │ │ │ │ vmul.f32 s15, s9, s11 │ │ │ │ - ldr r3, [sp, #156] @ 0x9c │ │ │ │ vnmls.f32 s15, s6, s14 │ │ │ │ - vstr s15, [r1] │ │ │ │ + vstr s15, [r2] │ │ │ │ vmul.f32 s15, s6, s11 │ │ │ │ - vmla.f32 s15, s9, s14 │ │ │ │ vsub.f32 s11, s8, s13 │ │ │ │ vadd.f32 s13, s13, s8 │ │ │ │ + vmla.f32 s15, s9, s14 │ │ │ │ vstr s15, [sl] │ │ │ │ - vadd.f32 s15, s10, s5 │ │ │ │ + vadd.f32 s15, s10, s2 │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vldr s12, [sp, #372] @ 0x174 │ │ │ │ - vmul.f32 s14, s17, s10 │ │ │ │ + vmul.f32 s14, s19, s10 │ │ │ │ vnmls.f32 s14, s21, s11 │ │ │ │ - vstr s14, [r4] │ │ │ │ + vstr s14, [r0] │ │ │ │ vmul.f32 s14, s21, s10 │ │ │ │ - vmla.f32 s14, s17, s11 │ │ │ │ - vldr s11, [sp, #376] @ 0x178 │ │ │ │ - vstr s14, [r3] │ │ │ │ + ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r4, [sp, #148] @ 0x94 │ │ │ │ + vmla.f32 s14, s19, s11 │ │ │ │ + vldr s12, [sp, #360] @ 0x168 │ │ │ │ + vldr s11, [sp, #364] @ 0x16c │ │ │ │ + vstr s14, [r4] │ │ │ │ vmul.f32 s14, s11, s15 │ │ │ │ - ldr r3, [sp, #624] @ 0x270 │ │ │ │ vmul.f32 s15, s12, s15 │ │ │ │ + ldr r4, [sp, #156] @ 0x9c │ │ │ │ + vnmls.f32 s14, s12, s13 │ │ │ │ vmla.f32 s15, s11, s13 │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s14, [r3] │ │ │ │ + ldr r3, [sp, #624] @ 0x270 │ │ │ │ + vstr s15, [r4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #624] @ 0x270 │ │ │ │ ldr r3, [sp, #508] @ 0x1fc │ │ │ │ - vnmls.f32 s14, s12, s13 │ │ │ │ - add fp, r3 │ │ │ │ - ldr r3, [sp, #512] @ 0x200 │ │ │ │ + ldr r2, [sp, #624] @ 0x270 │ │ │ │ add r6, r3 │ │ │ │ + ldr r3, [sp, #512] @ 0x200 │ │ │ │ + add r7, r3 │ │ │ │ ldr r3, [sp, #516] @ 0x204 │ │ │ │ - eors r7, r3 │ │ │ │ - ldrd r2, r3, [sp, #624] @ 0x270 │ │ │ │ - vstr s14, [r5] │ │ │ │ - vstr s15, [r0] │ │ │ │ + eor.w r8, r8, r3 │ │ │ │ + ldr r3, [sp, #628] @ 0x274 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 761ac │ │ │ │ + bne.w 7bf58 │ │ │ │ add.w sp, sp, #524 @ 0x20c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00077398 : │ │ │ │ - ldr r2, [pc, #8] @ (773a4 ) │ │ │ │ - ldr r1, [pc, #12] @ (773a8 ) │ │ │ │ +0007d198 : │ │ │ │ + ldr r2, [pc, #8] @ (7d1a4 ) │ │ │ │ + ldr r1, [pc, #12] @ (7d1a8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f848 │ │ │ │ - adds r7, #8 │ │ │ │ + ldrb r0, [r1, #4] │ │ │ │ movs r0, r1 │ │ │ │ - stc 15, cr15, [pc, #1020]! @ 777a8 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ + stcl 15, cr15, [r7, #-1020] @ 0xfffffc04 │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ ldrd r4, r5, [sp, #28] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + ldr r6, [sp, #36] @ 0x24 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 773e0 │ │ │ │ + ble.n 7d1e6 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - bne.n 773e2 │ │ │ │ + bne.n 7d1ee │ │ │ │ vldmia r3!, {s15} │ │ │ │ subs r4, #1 │ │ │ │ vldmia r2!, {s14} │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s14} │ │ │ │ vstmia r1!, {s15} │ │ │ │ - bne.n 773c0 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 7d1c6 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov.w lr, r6, lsl #2 │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ vldr s15, [r3] │ │ │ │ subs r4, #1 │ │ │ │ - vldr s14, [r2] │ │ │ │ add r3, ip │ │ │ │ + vldr s14, [r2] │ │ │ │ add r2, ip │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s14, [r0] │ │ │ │ add r0, lr │ │ │ │ vstr s15, [r1] │ │ │ │ add r1, lr │ │ │ │ - bne.n 773ea │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 7d1f6 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -00077414 : │ │ │ │ - ldr r2, [pc, #8] @ (77420 ) │ │ │ │ - ldr r1, [pc, #12] @ (77424 ) │ │ │ │ +0007d228 : │ │ │ │ + ldr r2, [pc, #8] @ (7d234 ) │ │ │ │ + ldr r1, [pc, #12] @ (7d238 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - adds r6, #188 @ 0xbc │ │ │ │ + ldrb r0, [r5, #2] │ │ │ │ movs r0, r1 │ │ │ │ - @ instruction: 0xff8fffff │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r6, [sp, #40] @ 0x28 │ │ │ │ + vminnm.f16 , , │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r5, [sp, #32] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r6, [sp, #40] @ 0x28 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 77490 │ │ │ │ + ble.n 7d2ae │ │ │ │ ldr r7, [sp, #24] │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ mov.w lr, r7, lsl #2 │ │ │ │ ldr r7, [sp, #20] │ │ │ │ mov.w r7, r7, lsl #2 │ │ │ │ - bne.n 77492 │ │ │ │ - vldr s11, [pc, #152] @ 774e4 │ │ │ │ + bne.n 7d2bc │ │ │ │ + vldr s11, [pc, #184] @ 7d320 │ │ │ │ add.w ip, r2, lr │ │ │ │ - vldmia r2!, {s15} │ │ │ │ - vldmia r3!, {s13} │ │ │ │ subs r4, #1 │ │ │ │ + vldmia r2!, {s15} │ │ │ │ vldr s12, [ip] │ │ │ │ add.w ip, r0, r7 │ │ │ │ - vmul.f32 s13, s13, s11 │ │ │ │ add.w r0, r0, #4 │ │ │ │ + vldmia r3!, {s13} │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ + vmul.f32 s13, s13, s11 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s15, [r0, #-4] │ │ │ │ vadd.f32 s15, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s15, [ip] │ │ │ │ vstmia r1!, {s14} │ │ │ │ - bne.n 7744c │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - vldr s11, [pc, #76] @ 774e4 │ │ │ │ + bne.n 7d26a │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s11, [pc, #96] @ 7d320 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, r2, lr │ │ │ │ vldr s15, [r2] │ │ │ │ - vldr s13, [r3] │ │ │ │ - add r2, r5 │ │ │ │ - add r3, r5 │ │ │ │ subs r4, #1 │ │ │ │ + add r2, r5 │ │ │ │ vldr s12, [ip] │ │ │ │ add.w ip, r0, r7 │ │ │ │ - vmul.f32 s13, s13, s11 │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r5 │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ + vmul.f32 s13, s13, s11 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vstr s15, [r0] │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ add r0, r6 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s15, [ip] │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r6 │ │ │ │ - bne.n 7749a │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - cbz r7, 7755c │ │ │ │ + bne.n 7d2c8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + cbz r7, 7d398 │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ │ │ │ │ -000774e8 : │ │ │ │ - ldr r2, [pc, #8] @ (774f4 ) │ │ │ │ - ldr r1, [pc, #12] @ (774f8 ) │ │ │ │ +0007d324 : │ │ │ │ + ldr r2, [pc, #8] @ (7d330 ) │ │ │ │ + ldr r1, [pc, #12] @ (7d334 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - adds r6, #24 │ │ │ │ + strb r4, [r3, #31] │ │ │ │ movs r0, r1 │ │ │ │ - vminnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ + vmaxnm.f32 , , │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ ldr r6, [sp, #44] @ 0x2c │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ cmp r4, #0 │ │ │ │ - ble.n 77590 │ │ │ │ - ldr r5, [sp, #32] │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ + ble.n 7d3d8 │ │ │ │ + ldrd r7, r5, [sp, #28] │ │ │ │ mov.w r8, r5, lsl #2 │ │ │ │ ldr r5, [sp, #24] │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ ldr r5, [sp, #40] @ 0x28 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r5, #1 │ │ │ │ - bne.n 77594 │ │ │ │ - vldr s9, [pc, #224] @ 77604 │ │ │ │ + bne.n 7d3e6 │ │ │ │ + vldr s9, [pc, #248] @ 7d464 │ │ │ │ add.w lr, r2, r7 │ │ │ │ - vldr s10, [r2] │ │ │ │ - vldr s11, [r3] │ │ │ │ - adds r2, #4 │ │ │ │ subs r4, #1 │ │ │ │ + vldr s10, [r2] │ │ │ │ + add.w r2, r2, #4 │ │ │ │ vldr s14, [lr] │ │ │ │ add.w lr, r3, r8 │ │ │ │ add.w r3, r3, #4 │ │ │ │ + vldr s11, [r3, #-4] │ │ │ │ vldr s15, [lr] │ │ │ │ - vsub.f32 s12, s10, s14 │ │ │ │ - vadd.f32 s14, s14, s10 │ │ │ │ add.w lr, r0, ip │ │ │ │ add.w r0, r0, #4 │ │ │ │ + vsub.f32 s12, s10, s14 │ │ │ │ + vadd.f32 s14, s14, s10 │ │ │ │ vadd.f32 s13, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s14, [r0, #-4] │ │ │ │ vstr s15, [lr] │ │ │ │ vsub.f32 s15, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ add.w lr, r1, ip │ │ │ │ add.w r1, r1, #4 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmul.f32 s13, s9, s13 │ │ │ │ vstr s15, [r1, #-4] │ │ │ │ vstr s13, [lr] │ │ │ │ - bne.n 77526 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - vldr s9, [pc, #104] @ 77604 │ │ │ │ + bne.n 7d36c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ + vldr s9, [pc, #124] @ 7d464 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w lr, r2, r7 │ │ │ │ vldr s14, [r2] │ │ │ │ - vldr s11, [r3] │ │ │ │ - add r2, r5 │ │ │ │ subs r4, #1 │ │ │ │ + add r2, r5 │ │ │ │ vldr s10, [lr] │ │ │ │ add.w lr, r3, r8 │ │ │ │ + vldr s11, [r3] │ │ │ │ add r3, r5 │ │ │ │ vldr s15, [lr] │ │ │ │ + add.w lr, r0, ip │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - add.w lr, r0, ip │ │ │ │ vadd.f32 s12, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s14, [r0] │ │ │ │ add r0, r6 │ │ │ │ vstr s15, [lr] │ │ │ │ @@ -127366,69 +130024,76 @@ │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ add.w lr, r1, ip │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmul.f32 s13, s9, s13 │ │ │ │ vstr s15, [r1] │ │ │ │ add r1, r6 │ │ │ │ vstr s13, [lr] │ │ │ │ - bne.n 7759c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ + bne.n 7d3f2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldmia.w sp!, {r8, pc} │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ │ │ │ │ -00077608 : │ │ │ │ - ldr r2, [pc, #8] @ (77614 ) │ │ │ │ - ldr r1, [pc, #12] @ (77618 ) │ │ │ │ +0007d468 : │ │ │ │ + ldr r2, [pc, #8] @ (7d474 ) │ │ │ │ + ldr r1, [pc, #12] @ (7d478 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - adds r5, #40 @ 0x28 │ │ │ │ + strb r0, [r1, #27] │ │ │ │ movs r0, r1 │ │ │ │ - mcr2 15, 7, pc, cr11, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #412] @ 777c0 │ │ │ │ + mcr2 15, 6, pc, cr7, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + ldr.w ip, [pc, #448] @ 7d648 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r9, r5, [sp, #44] @ 0x2c │ │ │ │ - add ip, pc │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldrd r8, r4, [sp, #36] @ 0x24 │ │ │ │ - cmp r5, #0 │ │ │ │ + add ip, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ ldr r7, [sp, #56] @ 0x38 │ │ │ │ - ble.n 776f6 │ │ │ │ - ldr.w lr, [pc, #396] @ 777c4 │ │ │ │ + cmp r5, #0 │ │ │ │ + ble.n 7d568 │ │ │ │ + ldr.w lr, [pc, #420] @ 7d64c │ │ │ │ ldr.w r6, [ip, lr] │ │ │ │ ldr.w sl, [r6] │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.n 776fa │ │ │ │ - vldr s7, [pc, #360] @ 777b4 │ │ │ │ + bne.n 7d57e │ │ │ │ + vldr s7, [pc, #384] @ 7d63c │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s8, [pc, #356] @ 777b8 │ │ │ │ - vldr s6, [pc, #356] @ 777bc │ │ │ │ + vldr s8, [pc, #380] @ 7d640 │ │ │ │ + vldr s6, [pc, #380] @ 7d644 │ │ │ │ add.w r6, r3, r9, lsl #2 │ │ │ │ + subs r5, #1 │ │ │ │ + eor.w r9, r9, sl │ │ │ │ vldmia r3!, {s14} │ │ │ │ mov.w lr, r8, lsl #2 │ │ │ │ - eor.w r9, r9, sl │ │ │ │ - add.w ip, r0, lr │ │ │ │ eor.w r8, r8, sl │ │ │ │ vldr s15, [r6] │ │ │ │ add.w r6, r2, r4, lsl #3 │ │ │ │ - adds r0, #4 │ │ │ │ - subs r5, #1 │ │ │ │ - vmul.f32 s12, s15, s8 │ │ │ │ + add.w ip, r0, lr │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vldr s10, [r6] │ │ │ │ - vmla.f32 s12, s14, s7 │ │ │ │ - vmul.f32 s14, s14, s8 │ │ │ │ add.w r6, r2, r4, lsl #2 │ │ │ │ eor.w r4, r4, sl │ │ │ │ - vmov.f32 s11, s10 │ │ │ │ + vmul.f32 s12, s15, s8 │ │ │ │ vldr s9, [r6] │ │ │ │ + add.w r6, r1, lr │ │ │ │ + vmov.f32 s11, s10 │ │ │ │ + vmla.f32 s12, s14, s7 │ │ │ │ + vmul.f32 s14, s14, s8 │ │ │ │ vnmls.f32 s14, s15, s7 │ │ │ │ vldmia r2!, {s15} │ │ │ │ - add.w r6, r1, lr │ │ │ │ vadd.f32 s13, s15, s9 │ │ │ │ vsub.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s11, s13, s5 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vstr s13, [r0, #-4] │ │ │ │ @@ -127437,46 +130102,51 @@ │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s10, [ip] │ │ │ │ add ip, lr │ │ │ │ vstr s14, [r6] │ │ │ │ vsub.f32 s14, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstmia r1!, {s14} │ │ │ │ vneg.f32 s15, s15 │ │ │ │ + vstmia r1!, {s14} │ │ │ │ vstr s15, [ip] │ │ │ │ - bne.n 7765a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - vldr s7, [pc, #184] @ 777b8 │ │ │ │ + bne.n 7d4ca │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s7, [pc, #192] @ 7d640 │ │ │ │ vmov.f32 s5, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s8, [pc, #172] @ 777b4 │ │ │ │ - vldr s6, [pc, #176] @ 777bc │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s8, [pc, #172] @ 7d63c │ │ │ │ + vldr s6, [pc, #176] @ 7d644 │ │ │ │ add.w ip, r3, r9, lsl #2 │ │ │ │ + subs r5, #1 │ │ │ │ + eor.w r9, r9, sl │ │ │ │ vldr s15, [r3] │ │ │ │ mov.w lr, r8, lsl #2 │ │ │ │ add r3, r6 │ │ │ │ - add.w fp, r1, lr │ │ │ │ eor.w r8, r8, sl │ │ │ │ vldr s13, [ip] │ │ │ │ add.w ip, r2, r4, lsl #3 │ │ │ │ - vmul.f32 s14, s15, s8 │ │ │ │ - vmul.f32 s15, s15, s7 │ │ │ │ - eor.w r9, r9, sl │ │ │ │ - subs r5, #1 │ │ │ │ + add.w fp, r1, lr │ │ │ │ vldr s10, [ip] │ │ │ │ add.w ip, r2, r4, lsl #2 │ │ │ │ - vmla.f32 s14, s13, s7 │ │ │ │ eor.w r4, r4, sl │ │ │ │ + vmul.f32 s14, s15, s8 │ │ │ │ + vmul.f32 s15, s15, s7 │ │ │ │ + vldr s9, [ip] │ │ │ │ + add.w ip, r0, lr │ │ │ │ + vmla.f32 s14, s13, s7 │ │ │ │ vnmls.f32 s15, s13, s8 │ │ │ │ vldr s13, [r2] │ │ │ │ - vldr s9, [ip] │ │ │ │ vmov.f32 s11, s10 │ │ │ │ - add.w ip, r0, lr │ │ │ │ add r2, r6 │ │ │ │ vadd.f32 s12, s9, s13 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vnmls.f32 s11, s12, s5 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ @@ -127491,70 +130161,75 @@ │ │ │ │ vadd.f32 s15, s11, s13 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vneg.f32 s14, s14 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, r7 │ │ │ │ vstr s14, [ip] │ │ │ │ - bne.n 7770e │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 7d596 │ │ │ │ + b.n 7d568 │ │ │ │ + nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #150 @ 0x96 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ - strb r4, [r1, #22] │ │ │ │ + @ instruction: 0xb71c │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000777c8 : │ │ │ │ - ldr r2, [pc, #8] @ (777d4 ) │ │ │ │ - ldr r1, [pc, #12] @ (777d8 ) │ │ │ │ +0007d650 : │ │ │ │ + ldr r2, [pc, #8] @ (7d65c ) │ │ │ │ + ldr r1, [pc, #12] @ (7d660 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - adds r3, #152 @ 0x98 │ │ │ │ + strb r0, [r2, #20] │ │ │ │ movs r0, r1 │ │ │ │ - mcr2 15, 2, pc, cr11, cr15, {7} @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #440] @ 7799c │ │ │ │ + mcr2 15, 1, pc, cr3, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #456] @ 7d844 │ │ │ │ ldrd lr, r4, [sp, #56] @ 0x38 │ │ │ │ ldrd r5, ip, [sp, #48] @ 0x30 │ │ │ │ - cmp r4, #0 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #64] @ 0x40 │ │ │ │ - ble.n 778c4 │ │ │ │ - ldr.w r9, [pc, #424] @ 779a0 │ │ │ │ + cmp r4, #0 │ │ │ │ + ble.n 7d75c │ │ │ │ + ldr.w r9, [pc, #440] @ 7d848 │ │ │ │ ldr.w r6, [r8, r9] │ │ │ │ ldr.w r8, [r6] │ │ │ │ ldr r6, [sp, #68] @ 0x44 │ │ │ │ cmp r6, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.n 778ca │ │ │ │ - vldr s8, [pc, #392] @ 77998 │ │ │ │ + bne.n 7d774 │ │ │ │ + vldr s8, [pc, #408] @ 7d840 │ │ │ │ mov.w sl, ip, lsl #2 │ │ │ │ + subs r4, #1 │ │ │ │ + eor.w ip, ip, r8 │ │ │ │ mov.w r9, lr, lsl #2 │ │ │ │ + eor.w lr, lr, r8 │ │ │ │ add.w r7, r2, sl │ │ │ │ - add.w r6, r3, r9 │ │ │ │ vldmia r2!, {s12} │ │ │ │ - eor.w ip, ip, r8 │ │ │ │ - vldmia r3!, {s11} │ │ │ │ - eor.w lr, lr, r8 │ │ │ │ + add.w r6, r3, r9 │ │ │ │ vldr s15, [r7] │ │ │ │ add r7, sl │ │ │ │ - vldr s13, [r6] │ │ │ │ - add r6, r9 │ │ │ │ - subs r4, #1 │ │ │ │ vldr s14, [r7] │ │ │ │ mov.w r7, r5, lsl #2 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ + vldr s13, [r6] │ │ │ │ + add r6, r9 │ │ │ │ + vldmia r3!, {s11} │ │ │ │ vadd.f32 s10, s12, s14 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vldr s12, [r6] │ │ │ │ add.w r6, r1, r7 │ │ │ │ vadd.f32 s9, s11, s12 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vadd.f32 s11, s10, s15 │ │ │ │ @@ -127565,50 +130240,55 @@ │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vstr s11, [r0] │ │ │ │ vsub.f32 s11, s13, s9 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vstr s11, [r6] │ │ │ │ - add r6, r7 │ │ │ │ vadd.f32 s11, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ + add r6, r7 │ │ │ │ vneg.f32 s11, s11 │ │ │ │ vstmia r1!, {s11} │ │ │ │ vstr s14, [r6] │ │ │ │ vsub.f32 s14, s12, s15 │ │ │ │ - add.w r6, r0, r7 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ + add.w r6, r0, r7 │ │ │ │ add.w r0, r0, #4 │ │ │ │ vstr s14, [r6] │ │ │ │ add r6, r7 │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 77810 │ │ │ │ + bne.n 7d6a8 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s8, [pc, #204] @ 77998 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s8, [pc, #200] @ 7d840 │ │ │ │ mov.w sl, r6, lsl #2 │ │ │ │ - lsls r6, r7, #2 │ │ │ │ + mov.w r6, r7, lsl #2 │ │ │ │ str r6, [sp, #4] │ │ │ │ mov.w fp, ip, lsl #2 │ │ │ │ - mov.w r9, lr, lsl #2 │ │ │ │ - add.w r7, r2, fp │ │ │ │ - add.w r6, r3, r9 │ │ │ │ vldr s15, [r2] │ │ │ │ + subs r4, #1 │ │ │ │ + mov.w r9, lr, lsl #2 │ │ │ │ eor.w ip, ip, r8 │ │ │ │ - vldr s11, [r3] │ │ │ │ eor.w lr, lr, r8 │ │ │ │ + add.w r7, r2, fp │ │ │ │ + vldr s11, [r3] │ │ │ │ + add.w r6, r3, r9 │ │ │ │ vldr s13, [r7] │ │ │ │ add r7, fp │ │ │ │ - vldr s12, [r6] │ │ │ │ - add r6, r9 │ │ │ │ - subs r4, #1 │ │ │ │ vldr s14, [r7] │ │ │ │ mov.w r7, r5, lsl #2 │ │ │ │ eor.w r5, r5, r8 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add r6, r9 │ │ │ │ vadd.f32 s10, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r6] │ │ │ │ add.w r6, r1, r7 │ │ │ │ vadd.f32 s9, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vadd.f32 s11, s13, s10 │ │ │ │ @@ -127619,117 +130299,120 @@ │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vstr s11, [r0] │ │ │ │ vsub.f32 s11, s12, s9 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vstr s11, [r6] │ │ │ │ - add r6, r7 │ │ │ │ vadd.f32 s11, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ + add r6, r7 │ │ │ │ vneg.f32 s11, s11 │ │ │ │ vstr s11, [r1] │ │ │ │ add r1, sl │ │ │ │ vstr s14, [r6] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ - add.w r6, r0, r7 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ + add.w r6, r0, r7 │ │ │ │ add r0, sl │ │ │ │ vstr s14, [r6] │ │ │ │ add r6, r7 │ │ │ │ vstr s15, [r6] │ │ │ │ ldr r6, [sp, #4] │ │ │ │ add r2, r6 │ │ │ │ add r3, r6 │ │ │ │ - bne.n 778d6 │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 7d782 │ │ │ │ + b.n 7d75c │ │ │ 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│ │ │ + ldrd r4, r5, [sp, #40] @ 0x28 │ │ │ │ add ip, pc │ │ │ │ - ldrd r4, r5, [sp, #44] @ 0x2c │ │ │ │ + ldr r7, [sp, #56] @ 0x38 │ │ │ │ cmp.w r8, #0 │ │ │ │ - ldr r7, [sp, #60] @ 0x3c │ │ │ │ - ble.w 77b18 │ │ │ │ - ldr.w r9, [pc, #668] @ 77c78 │ │ │ │ + ble.w 7d9d2 │ │ │ │ + ldr.w r9, [pc, #688] @ 7db40 │ │ │ │ mov lr, r2 │ │ │ │ ldr.w r2, [ip, r9] │ │ │ │ ldr.w r9, [r2] │ │ │ │ - ldr r2, [sp, #64] @ 0x40 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ cmp r2, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 77b20 │ │ │ │ - vldr s0, [pc, #616] @ 77c5c │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s1, [pc, #612] @ 77c60 │ │ │ │ - vldr s2, [pc, #612] @ 77c64 │ │ │ │ - vldr s3, [pc, #612] @ 77c68 │ │ │ │ - vldr s4, [pc, #612] @ 77c6c │ │ │ │ - vldr s5, [pc, #612] @ 77c70 │ │ │ │ + bne.w 7d9e8 │ │ │ │ + vldr s0, [pc, #636] @ 7db24 │ │ │ │ + vldr s1, [pc, #636] @ 7db28 │ │ │ │ + vldr s2, [pc, #636] @ 7db2c │ │ │ │ + vldr s3, [pc, #636] @ 7db30 │ │ │ │ + vldr s4, [pc, #636] @ 7db34 │ │ │ │ + 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s12, [ip] │ │ │ │ vmul.f32 s14, s15, s2 │ │ │ │ - add r3, fp │ │ │ │ - vldr s16, [ip] │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ - vldr s12, [r2] │ │ │ │ - mov.w r2, r5, lsl #2 │ │ │ │ - sub.w ip, ip, r2 │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ eor.w r5, r5, r9 │ │ │ │ - vmov.f32 s8, s16 │ │ │ │ + add.w ip, lr, ip, lsl #2 │ │ │ │ + add lr, r7 │ │ │ │ + vldr s16, [ip] │ │ │ │ + sub.w ip, ip, sl │ │ │ │ vnmls.f32 s14, s12, s1 │ │ │ │ vmul.f32 s13, s12, s2 │ │ │ │ - vmla.f32 s13, s11, s1 │ │ │ │ vmls.f32 s14, s11, s3 │ │ │ │ + vmla.f32 s13, s11, s1 │ │ │ │ + vmov.f32 s8, s16 │ │ │ │ vmla.f32 s13, s15, s3 │ │ │ │ vmov.f32 s0, s14 │ │ │ │ vmul.f32 s14, s15, s1 │ │ │ │ vldr s15, [ip] │ │ │ │ - sub.w ip, ip, r2 │ │ │ │ - mla r2, r7, r4, r0 │ │ │ │ - vnmls.f32 s14, s11, s2 │ │ │ │ + sub.w ip, ip, sl │ │ │ │ vldr s9, [ip] │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + vnmls.f32 s14, s11, s2 │ │ │ │ vmul.f32 s11, s10, s5 │ │ │ │ + add.w ip, r0, ip, lsl #2 │ │ │ │ vmul.f32 s7, s15, s4 │ │ │ │ - vmla.f32 s11, s9, s4 │ │ │ │ vmla.f32 s8, s9, s6 │ │ │ │ vmls.f32 s14, s12, s3 │ │ │ │ vmov.f32 s12, s16 │ │ │ │ - vmla.f32 s12, s15, s6 │ │ │ │ + vmla.f32 s11, s9, s4 │ │ │ │ vmla.f32 s7, s9, s5 │ │ │ │ + vmla.f32 s12, s15, s6 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ vmul.f32 s12, s10, s4 │ │ │ │ vmla.f32 s12, s15, s5 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vmov.f32 s8, s16 │ │ │ │ - vmla.f32 s8, s10, s6 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ + vmla.f32 s8, s10, s6 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vsub.f32 s8, s8, s7 │ │ │ │ vsub.f32 s7, s11, s13 │ │ │ │ vadd.f32 s13, s13, s11 │ │ │ │ vstr s7, [r1] │ │ │ │ vneg.f32 s13, s13 │ │ │ │ - vstr s13, [r2] │ │ │ │ + vstr s13, [ip] │ │ │ │ vsub.f32 s13, s0, s12 │ │ │ │ - add.w r2, r0, r4, lsl #3 │ │ │ │ - vstr s13, [r2] │ │ │ │ - mov.w r2, r4, lsl #2 │ │ │ │ + add.w ip, r0, r4, lsl #3 │ │ │ │ + vstr s13, [ip] │ │ │ │ vadd.f32 s13, s0, s12 │ │ │ │ - add.w ip, r1, r2 │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ eor.w r4, r4, r9 │ │ │ │ - add r1, sl │ │ │ │ - vstr s13, [ip] │ │ │ │ + add.w sl, r1, ip │ │ │ │ + add r1, r2 │ │ │ │ + vstr s13, [sl] │ │ │ │ vsub.f32 s13, s14, s8 │ │ │ │ vadd.f32 s14, s14, s8 │ │ │ │ - add ip, r2 │ │ │ │ - add r2, r0 │ │ │ │ - vstr s13, [ip] │ │ │ │ - vstr s14, [r2] │ │ │ │ + add sl, ip │ │ │ │ + add ip, r0 │ │ │ │ + vstr s13, [sl] │ │ │ │ + vstr s14, [ip] │ │ │ │ vstr s15, [r0] │ │ │ │ - add r0, sl │ │ │ │ - bne.w 77b42 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + add r0, r2 │ │ │ │ + bne.w 7da08 │ │ │ │ + b.n 7d9d2 │ │ │ │ nop │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #249 @ 0xf9 │ │ │ │ movs r6, #28 │ │ │ │ subs r7, #200 @ 0xc8 │ │ │ │ movs r6, #2 │ │ │ │ subs r7, #94 @ 0x5e │ │ │ │ - add r5, pc, #916 @ (adr r5, 78000 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 7dec8 ) │ │ │ │ subs r7, #230 @ 0xe6 │ │ │ │ - bgt.n 77b7e │ │ │ │ + bgt.n 7da46 │ │ │ │ subs r6, #227 @ 0xe3 │ │ │ │ ldr r5, [sp, #28] │ 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7de1c │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd lr, r4, [sp, #36] @ 0x24 │ │ │ │ + cmp.w r8, #0 │ │ │ │ ldr r7, [sp, #56] @ 0x38 │ │ │ │ - ble.w 77de8 │ │ │ │ - ldr.w r9, [pc, #632] @ 77f28 │ │ │ │ - ldr.w r6, [r8, r9] │ │ │ │ - ldr.w r8, [r6] │ │ │ │ + add ip, pc │ │ │ │ + ble.w 7dcca │ │ │ │ + ldr.w r9, [pc, #664] @ 7de20 │ │ │ │ + ldr.w r6, [ip, r9] │ │ │ │ + ldr.w r9, [r6] │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ cmp r7, #1 │ │ │ │ it eq │ │ │ │ cmpeq r6, #1 │ │ │ │ - bne.w 77dec │ │ │ │ - movs r7, #12 │ │ │ │ - vldr s7, [pc, #592] @ 77f18 │ │ │ │ - vldr s8, [pc, #592] @ 77f1c │ │ │ │ - vldr s6, [pc, #592] @ 77f20 │ │ │ │ - mla r9, r7, r5, r2 │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ - mla r6, r7, ip, r3 │ │ │ │ + bne.w 7dce0 │ │ │ │ + vldr s7, [pc, #624] @ 7de10 │ │ │ │ + vldr s8, [pc, #624] @ 7de14 │ │ │ │ + vldr s6, [pc, #624] @ 7de18 │ │ │ │ + add.w ip, r4, r4, lsl #1 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ vldr s9, [r2] │ │ │ │ - adds r3, #4 │ │ │ │ - adds r2, #4 │ │ │ │ - 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#3 │ │ │ │ + sub.w r6, r6, r7 │ │ │ │ + mov.w r7, lr, lsl #3 │ │ │ │ vldr s12, [r6] │ │ │ │ + add.w r6, r0, r7 │ │ │ │ vadd.f32 s2, s13, s3 │ │ │ │ - add.w r6, r0, r9 │ │ │ │ vsub.f32 s13, s13, s3 │ │ │ │ vadd.f32 s14, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vadd.f32 s12, s4, s11 │ │ │ │ vmul.f32 s5, s2, s8 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vstr s12, [r0] │ │ │ │ vsub.f32 s12, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vstr s12, [r6] │ │ │ │ vsub.f32 s12, s9, s14 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ - add.w r6, r1, r9 │ │ │ │ + add.w r6, r1, r7 │ │ │ │ vnmls.f32 s5, s12, s7 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vmla.f32 s12, s2, s7 │ │ │ │ vstr s5, [r1] │ │ │ │ vneg.f32 s12, s12 │ │ │ │ vstr s12, [r6] │ │ │ │ vmul.f32 s12, s14, s8 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ - vmla.f32 s12, s13, s7 │ │ │ │ - mov.w r6, r4, lsl #2 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - add.w sl, r1, r6 │ │ │ │ + mov.w r6, lr, lsl #2 │ │ │ │ + eor.w lr, lr, r9 │ │ │ │ + add.w ip, r1, r6 │ │ │ │ add r6, r0 │ │ │ │ add.w r1, r1, #4 │ │ │ │ add.w r0, r0, #4 │ │ │ │ + vmla.f32 s12, s13, s7 │ │ │ │ vnmls.f32 s14, s13, s8 │ │ │ │ - vstr s12, [sl] │ │ │ │ - add sl, r9 │ │ │ │ - vstr s14, [sl] │ │ │ │ + vstr s12, [ip] │ │ │ │ + add ip, r7 │ │ │ │ + vstr s14, [ip] │ │ │ │ vsub.f32 s14, s11, s4 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s13, s13, s6 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vstr s13, [r6] │ │ │ │ - add r6, r9 │ │ │ │ + add r6, r7 │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.w 77cd2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - mov.w r9, r7, lsl #2 │ │ │ │ - mov.w sl, r6, lsl #2 │ │ │ │ - vldr s8, [pc, #288] @ 77f18 │ │ │ │ - vldr s9, [pc, #288] @ 77f1c │ │ │ │ - vldr s6, [pc, #288] @ 77f20 │ │ │ │ - movs r6, #12 │ │ │ │ + bne.w 7dba8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s8, [pc, #300] @ 7de10 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + vldr s9, [pc, #292] @ 7de14 │ │ │ │ + vldr s6, [pc, #292] @ 7de18 │ │ │ │ + add.w sl, r4, r4, lsl #1 │ │ │ │ + subs.w r8, r8, #1 │ │ │ │ vldr s15, [r2] │ │ │ │ - mov.w fp, r5, lsl #2 │ │ │ │ + add.w ip, r5, r5, lsl #1 │ │ │ │ + add.w sl, r2, sl, lsl #2 │ │ │ │ + add r2, r6 │ │ │ │ + add.w ip, r3, ip, lsl #2 │ │ │ │ vldr s13, [r3] │ │ │ │ - subs.w lr, lr, #1 │ │ │ │ - mla r7, r6, r5, r2 │ │ │ │ - add r2, sl │ │ │ │ - mla r6, r6, ip, r3 │ │ │ │ - eor.w r5, r5, r8 │ │ │ │ - add r3, sl │ │ │ │ - vldr s14, [r7] │ │ │ │ - sub.w r7, r7, fp │ │ │ │ + add r3, r6 │ │ │ │ + mov.w fp, r4, lsl #2 │ │ │ │ + eor.w r4, r4, r9 │ │ │ │ + vldr s14, [sl] │ │ │ │ + sub.w sl, sl, fp │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r6] │ │ │ │ + vldr s14, [ip] │ │ │ │ vadd.f32 s4, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - sub.w r7, r7, fp │ │ │ │ - vldr s12, [r7] │ │ │ │ - mov.w r7, ip, lsl #2 │ │ │ │ - sub.w r6, r6, r7 │ │ │ │ - eor.w ip, ip, r8 │ │ │ │ + vldr s13, [sl] │ │ │ │ + sub.w sl, sl, fp │ │ │ │ + vldr s12, [sl] │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + eor.w r5, r5, r9 │ │ │ │ + sub.w ip, ip, sl │ │ │ │ + vldr s10, [ip] │ │ │ │ + sub.w ip, ip, sl │ │ │ │ + mov.w sl, lr, lsl #3 │ │ │ │ vadd.f32 s5, s13, s12 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vldr s10, [r6] │ │ │ │ - sub.w r6, r6, r7 │ │ │ │ - mov.w r7, r4, lsl #3 │ │ │ │ - vldr s12, [r6] │ │ │ │ - add.w r6, r0, r7 │ │ │ │ + vldr s12, [ip] │ │ │ │ + add.w ip, r0, sl │ │ │ │ vadd.f32 s3, s10, s12 │ │ │ │ vsub.f32 s10, s10, s12 │ │ │ │ vadd.f32 s12, s11, s5 │ │ │ │ vsub.f32 s2, s15, s3 │ │ │ │ vadd.f32 s15, s15, s3 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vstr s12, [r0] │ │ │ │ vsub.f32 s12, s14, s10 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ - vstr s12, [r6] │ │ │ │ + vstr s12, [ip] │ │ │ │ vadd.f32 s12, s4, s13 │ │ │ │ vsub.f32 s13, s13, s4 │ │ │ │ - add.w r6, r1, r7 │ │ │ │ + add.w ip, r1, sl │ │ │ │ vmul.f32 s7, s12, s9 │ │ │ │ vmul.f32 s12, s12, s8 │ │ │ │ vmla.f32 s12, s2, s9 │ │ │ │ vnmls.f32 s7, s2, s8 │ │ │ │ vneg.f32 s12, s12 │ │ │ │ vstr s7, [r1] │ │ │ │ - vstr s12, [r6] │ │ │ │ + vstr s12, [ip] │ │ │ │ vmul.f32 s12, s13, s8 │ │ │ │ + mov.w ip, lr, lsl #2 │ │ │ │ + eor.w lr, lr, r9 │ │ │ │ + add.w fp, r1, ip │ │ │ │ + add ip, r0 │ │ │ │ + add r1, r7 │ │ │ │ + add r0, r7 │ │ │ │ vmla.f32 s12, s15, s9 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ - mov.w r6, r4, lsl #2 │ │ │ │ - eor.w r4, r4, r8 │ │ │ │ - add.w fp, r1, r6 │ │ │ │ - add r6, r0 │ │ │ │ - add r1, r9 │ │ │ │ - add r0, r9 │ │ │ │ vnmls.f32 s15, s13, s9 │ │ │ │ vsub.f32 s13, s11, s5 │ │ │ │ vstr s12, [fp] │ │ │ │ - add fp, r7 │ │ │ │ + add fp, sl │ │ │ │ vstr s15, [fp] │ │ │ │ vadd.f32 s15, s14, s10 │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s14, s14, s6 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ - vstr s14, [r6] │ │ │ │ - add r6, r7 │ │ │ │ - vstr s15, [r6] │ │ │ │ - bne.w 77e00 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s14, [ip] │ │ │ │ + add ip, sl │ │ │ │ + vstr s15, [ip] │ │ │ │ + bne.w 7dcf4 │ │ │ │ + b.n 7dcca │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ vmax.f16 , , │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ - ldr r0, [r3, #112] @ 0x70 │ │ │ │ + add sp, #216 @ 0xd8 │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00077f2c : │ │ │ │ - ldr r2, [pc, #8] @ (77f38 ) │ │ │ │ - ldr r1, [pc, #12] @ (77f3c ) │ │ │ │ +0007de24 : │ │ │ │ + ldr r2, [pc, #8] @ (7de30 ) │ │ │ │ + ldr r1, [pc, #12] @ (7de34 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - cmp r4, #196 @ 0xc4 │ │ │ │ + ldr r4, [r1, #92] @ 0x5c │ │ │ │ movs r0, r1 │ │ │ │ - ldc2l 15, cr15, [fp, #-1020] @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r8, [pc, #912] @ 782d8 │ │ │ │ + stc2 15, cr15, [fp, #-1020]! @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #12 │ │ │ │ - add r8, pc │ │ │ │ + ldr.w r8, [pc, #936] @ 7e1fc │ │ │ │ ldrd r6, lr, [sp, #88] @ 0x58 │ │ │ │ - ldrd r5, r4, [sp, #80] @ 0x50 │ │ │ │ + ldrd r4, r5, [sp, #80] @ 0x50 │ │ │ │ + add r8, pc │ │ │ │ + ldr r7, [sp, #96] @ 0x60 │ │ │ │ cmp.w lr, #0 │ │ │ │ - ldr r7, [sp, #100] @ 0x64 │ │ │ │ - ble.w 78104 │ │ │ │ - ldr.w r9, [pc, #888] @ 782dc │ │ │ │ + ble.w 7e012 │ │ │ │ + ldr.w r9, [pc, #916] @ 7e200 │ │ │ │ mov ip, r3 │ │ │ │ ldr.w r3, [r8, r9] │ │ │ │ ldr.w r8, [r3] │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - cmp r7, #1 │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ + cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r3, #1 │ │ │ │ - bne.w 7810e │ │ │ │ - vldr s7, [pc, #816] @ 782b0 │ │ │ │ - vldr s8, [pc, #816] @ 782b4 │ │ │ │ - vldr s0, [pc, #816] @ 782b8 │ │ │ │ - vldr s1, [pc, #816] @ 782bc │ │ │ │ - vldr s2, [pc, #816] @ 782c0 │ │ │ │ - vldr s3, [pc, #816] @ 782c4 │ │ │ │ - vldr s4, [pc, #816] @ 782c8 │ │ │ │ - vldr s5, [pc, #816] @ 782cc │ │ │ │ - vldr s6, [pc, #816] @ 782d0 │ │ │ │ - add.w r3, r2, r4, lsl #4 │ │ │ │ - mvn.w sl, #11 │ │ │ │ - lsls r7, r6, #2 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 7e02e │ │ │ │ + vldr s7, [pc, #844] @ 7e1d4 │ │ │ │ + vldr s8, [pc, #844] @ 7e1d8 │ │ │ │ + vldr s0, [pc, #844] @ 7e1dc │ │ │ │ + vldr s1, [pc, #844] @ 7e1e0 │ │ │ │ + vldr s2, [pc, #844] @ 7e1e4 │ │ │ │ + vldr s3, [pc, #844] @ 7e1e8 │ │ │ │ + vldr s4, [pc, #844] @ 7e1ec │ │ │ │ + vldr s5, [pc, #844] @ 7e1f0 │ │ │ │ + vldr s6, [pc, #844] @ 7e1f4 │ │ │ │ + add.w r3, r2, r5, lsl #4 │ │ │ │ vmov.f32 s21, #96 @ 0x3f000000 0.5 │ │ │ │ - add.w r9, ip, r7 │ │ │ │ - vldmia ip!, {s11} │ │ │ │ - vldr s13, [r3] │ │ │ │ - mla r3, sl, r4, r3 │ │ │ │ - mov.w sl, #12 │ │ │ │ subs.w lr, lr, #1 │ │ │ │ - vldr s14, [r9] │ │ │ │ - add.w r9, r9, r6, lsl #3 │ │ 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s15, s13 │ │ │ │ vldmia r2!, {s15} │ │ │ │ vsub.f32 s16, s18, s14 │ │ │ │ vadd.f32 s18, s18, s14 │ │ │ │ vmov.f32 s14, s20 │ │ │ │ - add.w r3, r1, r7 │ │ │ │ vadd.f32 s22, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s15, [r9] │ │ │ │ - add.w r9, r0, sl │ │ │ │ + vldr s15, [r7] │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + add.w r3, r1, r7 │ │ │ │ vsub.f32 s13, s15, s11 │ │ │ │ - vadd.f32 s9, s22, s12 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ + vadd.f32 s9, s22, s12 │ │ │ │ vnmls.f32 s12, s22, s21 │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ + vmul.f32 s11, s11, s8 │ │ │ │ vmla.f32 s14, s13, s21 │ │ │ │ vsub.f32 s13, s13, s20 │ │ │ │ - vmul.f32 s11, s11, s8 │ │ │ │ - vmul.f32 s13, s13, s7 │ │ │ │ vadd.f32 s15, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vadd.f32 s11, s9, s9 │ │ │ │ + vmul.f32 s13, s13, s7 │ │ │ │ vsub.f32 s9, s9, s17 │ │ │ │ vsub.f32 s19, s10, s14 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vadd.f32 s11, s11, s17 │ │ │ │ vstr s11, [r0] │ │ │ │ vadd.f32 s11, s13, s9 │ │ │ │ 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r1, r3 │ │ │ │ + bne.w 7e05c │ │ │ │ + b.n 7e012 │ │ │ │ + nop │ │ │ │ + cbz r7, 7e24c │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ - cbz r7, 7832c │ │ │ │ + cbz r7, 7e250 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ mrc2 14, 1, r3, cr1, cr9, {4} │ │ │ │ strb r0, [r3, r6] │ │ │ │ subs r7, #218 @ 0xda │ │ │ │ adds r4, r3, #1 │ │ │ │ subs r7, #124 @ 0x7c │ │ │ │ - beq.n 78270 │ │ │ │ + beq.n 7e194 │ │ │ │ subs r6, #49 @ 0x31 │ │ │ │ - bpl.n 783ca │ │ │ │ + bpl.n 7e2ee │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ strh r4, [r6, #14] │ │ │ │ subs r7, #142 @ 0x8e │ │ │ │ subs r5, r7, r5 │ │ │ │ subs r7, #68 @ 0x44 │ │ │ │ ldrh r3, [r7, #44] @ 0x2c │ │ │ │ subs r7, #36 @ 0x24 │ │ │ │ - ldr r6, [r4, #68] @ 0x44 │ │ │ │ + add r5, sp, #344 @ 0x158 │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -000782e0 : │ │ │ │ - ldr r2, [pc, #8] @ (782ec ) │ │ │ │ - ldr r1, [pc, #12] @ (782f0 ) │ │ │ │ +0007e204 : │ │ │ │ + ldr r2, [pc, #8] @ (7e210 ) │ │ │ │ + ldr r1, [pc, #12] @ (7e214 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - cmp r1, #64 @ 0x40 │ │ │ │ + ldr r4, [r3, #32] │ │ │ │ movs r0, r1 │ │ │ │ - mrrc2 15, 15, pc, r7, cr15 @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #828] @ 78638 │ │ │ │ + stc2 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldrd r6, fp, [sp, #56] @ 0x38 │ │ │ │ - ldrd r4, r5, [sp, #48] @ 0x30 │ │ │ │ - cmp.w fp, #0 │ │ │ │ + ldr.w r8, [pc, #848] @ 7e580 │ │ │ │ + ldrd r5, lr, [sp, #56] @ 0x38 │ │ │ │ + ldrd r4, r6, [sp, #48] @ 0x30 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #68] @ 0x44 │ │ │ │ - ble.w 784a0 │ │ │ │ - ldr.w lr, [pc, #808] @ 7863c │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w r9, [r3] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 7e3d8 │ │ │ │ + ldr.w r9, [pc, #828] @ 7e584 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vadd.f32 s11, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - add.w lr, r0, r7 │ │ │ │ vmul.f32 s13, s12, s8 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w sl, r0, r3 │ │ │ │ + add r3, r1 │ │ │ │ vmla.f32 s13, s4, s7 │ │ │ │ - add r7, r1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ - vstr s11, [lr] │ │ │ │ - add lr, r3 │ │ │ │ + vstr s11, [sl] │ │ │ │ + add sl, r7 │ │ │ │ vadd.f32 s11, s15, s3 │ │ │ │ vsub.f32 s15, s15, s3 │ │ │ │ - add r3, r1 │ │ │ │ - vstr s10, [lr] │ │ │ │ - vstr s14, [ip] │ │ │ │ + vstr s10, [sl] │ │ │ │ + vstr s14, [r9] │ │ │ │ vmul.f32 s14, s12, s7 │ │ │ │ + vnmls.f32 s14, s4, s8 │ │ │ │ vadd.f32 s12, s11, s13 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ - vnmls.f32 s14, s4, s8 │ │ │ │ vneg.f32 s12, s12 │ │ │ │ vstr s12, [r1] │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s12, [r7] │ │ │ │ - add.w r7, r1, r4, lsl #4 │ │ │ │ + vstr s12, [r3] │ │ │ │ + add.w r3, r1, r4, lsl #4 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + vstr s13, [r3] │ │ │ │ + add.w r3, r1, r7 │ │ │ │ add.w r1, r1, #4 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ - vstr s13, [r7] │ │ │ │ vstr s15, [r3] │ │ │ │ - bne.w 78340 │ │ │ │ + bne.w 7e270 │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - vldr s5, [pc, #384] @ 7862c │ │ │ │ - vldr s7, [pc, #384] @ 78630 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s8, [pc, #384] @ 78634 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vldr s5, [pc, #384] @ 7e574 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w sl, r7, lsl #2 │ │ │ │ + vldr s7, [pc, #372] @ 7e578 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov.w sl, r5, lsl #3 │ │ │ │ - mov.w lr, r6, lsl #3 │ │ │ │ - add.w ip, r2, sl │ │ │ │ - add.w r3, r8, lr │ │ │ │ + vldr s8, [pc, #372] @ 7e57c │ │ │ │ + mov.w fp, r6, lsl #3 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ vldr s15, [r2] │ │ │ │ - subs.w fp, fp, #1 │ │ │ │ - vldr s3, [r8] │ │ │ │ - vldr s12, [ip] │ │ │ │ - add ip, sl │ │ │ │ + mov.w r9, r5, lsl #3 │ │ │ │ + add.w r7, r2, fp │ │ │ │ + add.w r3, ip, r9 │ │ │ │ + vldr s3, [ip] │ │ │ │ + vldr s12, [r7] │ │ │ │ + add r7, fp │ │ │ │ + vldr s14, [r7] │ │ │ │ + sub.w r7, r7, r6, lsl #2 │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vldr s13, [r3] │ │ │ │ - add r3, lr │ │ │ │ - vldr s14, [ip] │ │ │ │ - sub.w ip, ip, r5, lsl #2 │ │ │ │ - eor.w r5, r5, r9 │ │ │ │ - vldr s4, [ip] │ │ │ │ - sub.w ip, ip, sl │ │ │ │ + add r3, r9 │ │ │ │ + vldr s4, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ + vldr s9, [r7] │ │ │ │ + sub.w r7, r5, r5, lsl #2 │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vldr s15, [r3] │ │ │ │ - vldr s9, [ip] │ │ │ │ - mvn.w ip, #11 │ │ │ │ - mla r3, ip, r6, r3 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vadd.f32 s10, s4, s9 │ │ │ │ vsub.f32 s4, s4, s9 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ vldr s9, [r3] │ │ │ │ - add r3, lr │ │ │ │ + add r3, r9 │ │ │ │ + mov.w r9, r4, lsl #3 │ │ │ │ + vldr s0, [r3] │ │ │ │ + add.w r3, r1, r9 │ │ │ │ + add r9, r0 │ │ │ │ vadd.f32 s1, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vadd.f32 s11, s15, s3 │ │ │ │ vsub.f32 s15, s15, s3 │ │ │ │ - vldr s0, [r3] │ │ │ │ - mov.w lr, r4, lsl #3 │ │ │ │ - add.w r3, r1, lr │ │ │ │ - add lr, r0 │ │ │ │ - vmul.f32 s10, s10, s5 │ │ │ │ vadd.f32 s2, s9, s0 │ │ │ │ vsub.f32 s9, s9, s0 │ │ │ │ + vmul.f32 s10, s10, s5 │ │ │ │ vadd.f32 s3, s11, s2 │ │ │ │ vsub.f32 s2, s2, s11 │ │ │ │ vadd.f32 s11, s12, s1 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vmul.f32 s3, s3, s5 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ vnmls.f32 s12, s1, s6 │ │ │ │ vstr s11, [r0] │ │ │ │ vsub.f32 s11, s2, s13 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ vstr s11, [r3] │ │ │ │ vmul.f32 s11, s9, s8 │ │ │ │ - mov.w r3, r4, lsl #2 │ │ │ │ - add.w ip, r0, r3 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vnmls.f32 s11, s15, s7 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vmla.f32 s15, s9, s7 │ │ │ │ vsub.f32 s9, s12, s10 │ │ │ │ vadd.f32 s12, s10, s12 │ │ │ │ vadd.f32 s10, s11, s9 │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ - vstr s10, [ip] │ │ │ │ - mov.w ip, #12 │ │ │ │ + vstr s10, [r3] │ │ │ │ vadd.f32 s10, s15, s12 │ │ │ │ + add.w r3, r4, r4, lsl #1 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vmul.f32 s12, s4, s7 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w fp, r0, r3 │ │ │ │ + add r3, r1 │ │ │ │ + add r0, sl │ │ │ │ + vstr s10, [fp] │ │ │ │ + add fp, r7 │ │ │ │ vmla.f32 s12, s14, s8 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ - add.w sl, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - add r0, r7 │ │ │ │ - vstr s10, [sl] │ │ │ │ - add sl, r3 │ │ │ │ - vnmls.f32 s14, s4, s8 │ │ │ │ - add r3, r1 │ │ │ │ - vstr s11, [sl] │ │ │ │ - vstr s15, [lr] │ │ │ │ + add r7, r1 │ │ │ │ + vstr s11, [fp] │ │ │ │ + vstr s15, [r9] │ │ │ │ vadd.f32 s15, s13, s13 │ │ │ │ + vnmls.f32 s14, s4, s8 │ │ │ │ vmla.f32 s15, s2, s6 │ │ │ │ vadd.f32 s11, s3, s15 │ │ │ │ vsub.f32 s15, s15, s3 │ │ │ │ vadd.f32 s13, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vneg.f32 s13, s13 │ │ │ │ vstr s13, [r1] │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ - vstr s13, [ip] │ │ │ │ - add.w ip, r1, r4, lsl #4 │ │ │ │ - add r1, r7 │ │ │ │ - eor.w r4, r4, r9 │ │ │ │ - vstr s12, [ip] │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s13, [r3] │ │ │ │ + add.w r3, r1, r4, lsl #4 │ │ │ │ + add r1, sl │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + vstr s12, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ + vstr s14, [r7] │ │ │ │ add r2, r3 │ │ │ │ - add r8, r3 │ │ │ │ - bne.w 784bc │ │ │ │ - add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + add ip, r3 │ │ │ │ + bne.w 7e40a │ │ │ │ + b.n 7e3d8 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #143 @ 0x8f │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #150 @ 0x96 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ - ldr r6, [r6, #8] │ │ │ │ + add r1, sp, #488 @ 0x1e8 │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00078640 : │ │ │ │ - ldr r2, [pc, #8] @ (7864c ) │ │ │ │ - ldr r1, [pc, #12] @ (78650 ) │ │ │ │ +0007e588 : │ │ │ │ + ldr r2, [pc, #8] @ (7e594 ) │ │ │ │ + ldr r1, [pc, #12] @ (7e598 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - movs r6, #16 │ │ │ │ + str r0, [r1, #108] @ 0x6c │ │ │ │ movs r0, r1 │ │ │ │ - stc2 15, cr15, [fp], #1020 @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r3 │ │ │ │ - ldr.w ip, [pc, #1048] @ 78a74 │ │ │ │ + stc2 15, cr15, [r7], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #12 │ │ │ │ - add ip, pc │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ + ldr.w r8, [pc, #568] @ 7e7f0 │ │ │ │ + ldrd r6, lr, [sp, #64] @ 0x40 │ │ │ │ ldrd r4, r5, [sp, #56] @ 0x38 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r6, [sp, #64] @ 0x40 │ │ │ │ + add r8, pc │ │ │ │ ldr r7, [sp, #72] @ 0x48 │ │ │ │ - ble.w 7886a │ │ │ │ - ldr.w lr, [pc, #1024] @ 78a78 │ │ │ │ - ldr.w r3, [ip, lr] │ │ │ │ - ldr.w sl, [r3] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + ble.w 7e7d2 │ │ │ │ + ldr.w r9, [pc, #548] @ 7e7f4 │ │ │ │ + mov ip, r3 │ │ │ │ + ldr.w r3, [r8, r9] │ │ │ │ + ldr.w r8, [r3] │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 78874 │ │ │ │ - mvn.w fp, #11 │ │ │ │ - vldr s7, [pc, #984] @ 78a6c │ │ │ │ - vldr s9, [pc, #984] @ 78a70 │ │ │ │ + bne.w 7e800 │ │ │ │ + vldr s7, [pc, #524] @ 7e7f8 │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ - mov.w ip, r6, lsl #2 │ │ │ │ - add.w r7, r2, lr │ │ │ │ - add.w r3, r9, ip │ │ │ │ + vldr s9, [pc, #520] @ 7e7fc │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ + add.w r7, r2, sl │ │ │ │ + sub.w r3, r5, sl │ │ │ │ vldmia r2!, {s4} │ │ │ │ - vldr s2, [r7] │ │ │ │ + sub.w fp, r6, r9 │ │ │ │ + vldr s3, [r7] │ │ │ │ add.w r7, r7, r5, lsl #4 │ │ │ │ vldr s5, [r7] │ │ │ │ - mla r7, fp, r5, r7 │ │ │ │ + add.w r7, r7, r3, lsl #2 │ │ │ │ + add.w r3, ip, r9 │ │ │ │ vldr s14, [r7] │ │ │ │ add.w r7, r7, r5, lsl #3 │ │ │ │ - eor.w r5, r5, sl │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ vadd.f32 s15, s14, s5 │ │ │ │ vsub.f32 s5, s5, s14 │ │ │ │ - vadd.f32 s13, s15, s2 │ │ │ │ - vmls.f32 s2, s15, s8 │ │ │ │ + vadd.f32 s13, s15, s3 │ │ │ │ + vmls.f32 s3, s15, s8 │ │ │ │ vldr s15, [r3] │ │ │ │ add.w r3, r3, r6, lsl #4 │ │ │ │ vmul.f32 s5, s5, s7 │ │ │ │ vldr s12, [r3] │ │ │ │ - mla r3, fp, r6, r3 │ │ │ │ - vmov.f32 s3, s15 │ │ │ │ + add.w r3, r3, fp, lsl #2 │ │ │ │ + vmov.f32 s2, s15 │ │ │ │ vldr s10, [r3] │ │ │ │ add.w r3, r3, r6, lsl #3 │ │ │ │ - eor.w r6, r6, sl │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ + vldr s1, [r3] │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ + vldr s11, [r3] │ │ │ │ vsub.f32 s14, s10, s12 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ - vldr s1, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - vmla.f32 s3, s14, s8 │ │ │ │ + vmla.f32 s2, s14, s8 │ │ │ │ vmul.f32 s6, s10, s7 │ │ │ │ vsub.f32 s10, s15, s14 │ │ │ │ vldr s14, [r7] │ │ │ │ - sub.w r7, r7, lr │ │ │ │ - vldr s11, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ - mov.w lr, r4, lsl #4 │ │ │ │ - vsub.f32 s16, s2, s6 │ │ │ │ + sub.w r7, r7, sl │ │ │ │ + mov.w sl, r4, lsl #4 │ │ │ │ vldr s12, [r7] │ │ │ │ - mul.w r3, r3, r4 │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vsub.f32 s16, s3, s6 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vadd.f32 s15, s12, s4 │ │ │ │ vsub.f32 s4, s4, s12 │ │ │ │ - adds r7, r0, r3 │ │ │ │ vadd.f32 s0, s15, s14 │ │ │ │ vmls.f32 s14, s15, s8 │ │ │ │ - vldmia r9!, {s15} │ │ │ │ + vldmia ip!, {s15} │ │ │ │ vmul.f32 s4, s4, s7 │ │ │ │ vsub.f32 s12, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vmov.f32 s15, s1 │ │ │ │ vmla.f32 s15, s12, s8 │ │ │ │ vsub.f32 s12, s12, s1 │ │ │ │ vadd.f32 s1, s0, s13 │ │ │ │ vsub.f32 s13, s13, s0 │ │ │ │ vmul.f32 s11, s11, s7 │ │ │ │ - vadd.f32 s0, s3, s5 │ │ │ │ + vadd.f32 s0, s2, s5 │ │ │ │ vadd.f32 s1, s1, s1 │ │ │ │ vstr s1, [r0] │ │ │ │ vadd.f32 s1, s12, s10 │ │ │ │ vsub.f32 s12, s12, s10 │ │ │ │ - vadd.f32 s1, s1, s1 │ │ │ │ vsub.f32 s10, s12, s13 │ │ │ │ + vadd.f32 s1, s1, s1 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vsub.f32 s12, s15, s4 │ │ │ │ vadd.f32 s15, s15, s4 │ │ │ │ - vstr s1, [r7] │ │ │ │ - lsls r7, r4, #2 │ │ │ │ vmul.f32 s10, s10, s9 │ │ │ │ - add.w ip, r1, r7 │ │ │ │ + vstr s1, [r3] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - add r7, r0 │ │ │ │ - vstr s10, [ip] │ │ │ │ - add.w ip, r1, lr │ │ │ │ + add.w r9, r1, r3 │ │ │ │ + vstr s10, [r9] │ │ │ │ + add.w r9, r1, sl │ │ │ │ vadd.f32 s10, s12, s0 │ │ │ │ - add lr, r0 │ │ │ │ - vstr s13, [ip] │ │ │ │ + add sl, r0 │ │ │ │ + vstr s13, [r9] │ │ │ │ vadd.f32 s13, s11, s14 │ │ │ │ - mov.w ip, r4, lsl #3 │ │ │ │ + mov.w r9, r4, lsl #3 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - add.w r8, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - adds r0, #4 │ │ │ │ + add.w fp, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ vsub.f32 s1, s16, s13 │ │ │ │ vadd.f32 s13, s13, s16 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vneg.f32 s13, s13 │ │ │ │ - vstr s13, [r8] │ │ │ │ + vstr s13, [fp] │ │ │ │ vsub.f32 s13, s12, s0 │ │ │ │ - add r8, r3 │ │ │ │ - add r3, r1 │ │ │ │ - vsub.f32 s12, s3, s5 │ │ │ │ + add fp, r7 │ │ │ │ + add r7, r1 │ │ │ │ + vsub.f32 s12, s2, s5 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ vadd.f32 s11, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - vstr s13, [r8] │ │ │ │ + vstr s13, [fp] │ │ │ │ vsub.f32 s13, s1, s10 │ │ │ │ vadd.f32 s10, s10, s1 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ vmul.f32 s10, s10, s9 │ │ │ │ vstr s13, [r1] │ │ │ │ - vstr s10, [r3] │ │ │ │ - vadd.f32 s10, s6, s2 │ │ │ │ - movs r3, #20 │ │ │ │ + vstr s10, [r7] │ │ │ │ + vadd.f32 s10, s6, s3 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ + add r3, r4 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vsub.f32 s13, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ - adds r1, #4 │ │ │ │ - eor.w r4, r4, sl │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ - vstr s14, [lr] │ │ │ │ + vstr s14, [sl] │ │ │ │ vadd.f32 s14, s11, s13 │ │ │ │ vsub.f32 s13, s13, s11 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vstr s14, [ip] │ │ │ │ + vstr s14, [r9] │ │ │ │ vstr s15, [r7] │ │ │ │ vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ - bne.w 7869e │ │ │ │ + bne.w 7e5f4 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - vldr s7, [pc, #500] @ 78a6c │ │ │ │ - mov.w fp, r3, lsl #2 │ │ │ │ - vldr s9, [pc, #496] @ 78a70 │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + add r5, pc, #968 @ (adr r5, 7ebbc ) │ │ │ │ + movs r0, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ + cbz r7, 7e870 │ │ │ │ + subs r7, #93 @ 0x5d │ │ │ │ + lsls r3, r6, #19 │ │ │ │ + subs r7, #181 @ 0xb5 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s7, [pc, #-16] @ 7e7f8 │ │ │ │ vmov.f32 s8, #96 @ 0x3f000000 0.5 │ │ │ │ + vldr s9, [pc, #-20] @ 7e7fc │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ - mov.w ip, r6, lsl #2 │ │ │ │ - add.w r7, r2, lr │ │ │ │ - mvn.w r8, #11 │ │ │ │ - add.w r3, r9, ip │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + subs.w lr, lr, #1 │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ + add.w r7, r2, sl │ │ │ │ + sub.w r3, r5, sl │ │ │ │ + sub.w fp, r6, r9 │ │ │ │ vldr s13, [r7] │ │ │ │ add.w r7, r7, r5, lsl #4 │ │ │ │ + vldr s5, [r7] │ │ │ │ + add.w r7, r7, r3, lsl #2 │ │ │ │ + add.w r3, ip, r9 │ │ │ │ vldr s2, [r3] │ │ │ │ add.w r3, r3, r6, lsl #4 │ │ │ │ - vldr s5, [r7] │ │ │ │ - mla r7, r8, r5, r7 │ │ │ │ - vldr s4, [r3] │ │ │ │ - mla r3, r8, r6, r3 │ │ │ │ - vmov.f32 s3, s2 │ │ │ │ vldr s14, [r7] │ │ │ │ add.w r7, r7, r5, lsl #3 │ │ │ │ - eor.w r5, r5, sl │ │ │ │ + eor.w r5, r5, r8 │ │ │ │ + vldr s4, [r3] │ │ │ │ + add.w r3, r3, fp, lsl #2 │ │ │ │ + vmov.f32 s3, s2 │ │ │ │ + vldr s10, [r7] │ │ │ │ + sub.w r7, r7, sl │ │ │ │ + mov.w sl, r4, lsl #4 │ │ │ │ vadd.f32 s15, s5, s14 │ │ │ │ vsub.f32 s5, s5, s14 │ │ │ │ vldr s14, [r3] │ │ │ │ add.w r3, r3, r6, lsl #3 │ │ │ │ - vldr s10, [r7] │ │ │ │ - sub.w r7, r7, lr │ │ │ │ - mov.w lr, r4, lsl #4 │ │ │ │ - eor.w r6, r6, sl │ │ │ │ + eor.w r6, r6, r8 │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ vmls.f32 s13, s15, s8 │ │ │ │ vsub.f32 s15, s14, s4 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ vldr s14, [r7] │ │ │ │ + add.w r7, r4, r4, lsl #1 │ │ │ │ vmul.f32 s5, s5, s7 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ vsub.f32 s2, s2, s15 │ │ │ │ vmla.f32 s3, s15, s8 │ │ │ │ vldr s15, [r2] │ │ │ │ vmul.f32 s4, s4, s7 │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vadd.f32 s0, s10, s12 │ │ │ │ vmls.f32 s10, s12, s8 │ │ │ │ - vldr s12, [r9] │ │ │ │ + vldr s12, [ip] │ │ │ │ vmul.f32 s14, s15, s7 │ │ │ │ vmov.f32 s6, s10 │ │ │ │ vldr s10, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vldr s1, [r3] │ │ │ │ - movs r3, #12 │ │ │ │ + add.w r3, r0, r7 │ │ │ │ vsub.f32 s15, s1, s12 │ │ │ │ vadd.f32 s12, s12, s1 │ │ │ │ vmov.f32 s1, s10 │ │ │ │ - mul.w r3, r3, r4 │ │ │ │ - adds r7, r0, r3 │ │ │ │ vmla.f32 s1, s15, s8 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vadd.f32 s10, s11, s0 │ │ │ │ vsub.f32 s11, s11, s0 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vadd.f32 s0, s5, s3 │ │ │ │ vadd.f32 s10, s10, s10 │ │ │ │ vadd.f32 s16, s6, s12 │ │ │ │ vstr s10, [r0] │ │ │ │ vadd.f32 s10, s2, s15 │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ vadd.f32 s10, s10, s10 │ │ │ │ - vstr s10, [r7] │ │ │ │ + vstr s10, [r3] │ │ │ │ vsub.f32 s10, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - lsls r7, r4, #2 │ │ │ │ - add.w ip, r1, r7 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ vsub.f32 s11, s1, s14 │ │ │ │ - add r7, r0 │ │ │ │ + add.w r9, r1, r3 │ │ │ │ vmul.f32 s10, s10, s9 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vadd.f32 s2, s0, s11 │ │ │ │ - vstr s10, [ip] │ │ │ │ - add.w ip, r1, lr │ │ │ │ - add lr, r0 │ │ │ │ - vstr s15, [ip] │ │ │ │ + vstr s10, [r9] │ │ │ │ + add.w r9, r1, sl │ │ │ │ + add sl, r0 │ │ │ │ + vstr s15, [r9] │ │ │ │ vsub.f32 s15, s13, s4 │ │ │ │ - mov.w ip, r4, lsl #3 │ │ │ │ + mov.w r9, r4, lsl #3 │ │ │ │ vadd.f32 s13, s13, s4 │ │ │ │ - add.w r8, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - add r0, fp │ │ │ │ + add.w fp, r0, r9 │ │ │ │ + add r9, r1 │ │ │ │ vsub.f32 s10, s15, s16 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ - vstr s15, [r8] │ │ │ │ + vstr s15, [fp] │ │ │ │ vsub.f32 s15, s11, s0 │ │ │ │ - add r8, r3 │ │ │ │ - add r3, r1 │ │ │ │ + add fp, r7 │ │ │ │ + add r7, r1 │ │ │ │ vsub.f32 s11, s3, s5 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - vstr s15, [r8] │ │ │ │ + vstr s15, [fp] │ │ │ │ vsub.f32 s15, s10, s2 │ │ │ │ vadd.f32 s10, s10, s2 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vmul.f32 s10, s10, s9 │ │ │ │ vstr s15, [r1] │ │ │ │ vadd.f32 s15, s14, s1 │ │ │ │ - vstr s10, [r3] │ │ │ │ + vstr s10, [r7] │ │ │ │ vsub.f32 s10, s6, s12 │ │ │ │ - movs r3, #20 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ + add r3, r4 │ │ │ │ + eor.w r4, r4, r8 │ │ │ │ + add.w r3, r1, r3, lsl #2 │ │ │ │ vadd.f32 s6, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vadd.f32 s14, s13, s10 │ │ │ │ vsub.f32 s12, s10, s13 │ │ │ │ - mla r3, r3, r4, r1 │ │ │ │ - add r1, fp │ │ │ │ - eor.w r4, r4, sl │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ - vstr s14, [lr] │ │ │ │ + vstr s14, [sl] │ │ │ │ vadd.f32 s14, s12, s6 │ │ │ │ vsub.f32 s12, s12, s6 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ - vstr s14, [ip] │ │ │ │ + vstr s14, [r9] │ │ │ │ vstr s15, [r7] │ │ │ │ vstr s12, [r3] │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + add r0, r3 │ │ │ │ + add r1, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r2, r3 │ │ │ │ - add r9, r3 │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ - subs r3, #1 │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ - bne.w 78888 │ │ │ │ - add sp, #12 │ │ │ │ - vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 78ae4 │ │ │ │ - subs r7, #93 @ 0x5d │ │ │ │ - lsls r3, r6, #19 │ │ │ │ - subs r7, #181 @ 0xb5 │ │ │ │ - str r0, [r2, #84] @ 0x54 │ │ │ │ - movs r0, r1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ - ... │ │ │ │ + add ip, r3 │ │ │ │ + bne.w 7e818 │ │ │ │ + b.n 7e7d2 │ │ │ │ │ │ │ │ -00078a7c : │ │ │ │ - ldr r2, [pc, #8] @ (78a88 ) │ │ │ │ - ldr r1, [pc, #12] @ (78a8c ) │ │ │ │ +0007ea00 : │ │ │ │ + ldr r2, [pc, #8] @ (7ea0c ) │ │ │ │ + ldr r1, [pc, #12] @ (7ea10 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - movs r2, #4 │ │ │ │ + str r0, [r0, #40] @ 0x28 │ │ │ │ movs r0, r1 │ │ │ │ - @ instruction: 0xfbcfffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r3 │ │ │ │ - ldr.w ip, [pc, #720] @ 78d68 │ │ │ │ + sdiv pc, r3, pc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ sub sp, #12 │ │ │ │ + ldr.w ip, [pc, #736] @ 7ed14 │ │ │ │ + ldrd r6, r3, [sp, #104] @ 0x68 │ │ │ │ + ldrd r4, r5, [sp, #96] @ 0x60 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ - ldrd r4, r6, [sp, #96] @ 0x60 │ │ │ │ + ldr r7, [sp, #112] @ 0x70 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r7, [sp, #104] @ 0x68 │ │ │ │ - ldr r5, [sp, #112] @ 0x70 │ │ │ │ - ble.w 78d5c │ │ │ │ - ldr.w lr, [pc, #696] @ 78d6c │ │ │ │ + ble.w 7ecf8 │ │ │ │ + ldr.w lr, [pc, #720] @ 7ed18 │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr.w r9, [r3] │ │ │ │ + ldr.w sl, [r3] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r5, #1 │ │ │ │ - bne.w 78d9c │ │ │ │ - vldr s3, [pc, #680] @ 78d74 │ │ │ │ - vldr s4, [pc, #672] @ 78d70 │ │ │ │ - vldr s0, [pc, #676] @ 78d78 │ │ │ │ - vldr s1, [pc, #696] @ 78d90 │ │ │ │ - vldr s5, [pc, #688] @ 78d8c │ │ │ │ - vldr s6, [pc, #680] @ 78d88 │ │ │ │ - vldr s7, [pc, #668] @ 78d80 │ │ │ │ - vldr s8, [pc, #668] @ 78d84 │ │ │ │ - vldr s2, [pc, #656] @ 78d7c │ │ │ │ - mvn.w ip, #11 │ │ │ │ - add.w r5, r8, r7, lsl #4 │ │ │ │ - movs r3, #28 │ │ │ │ - mov.w sl, r6, lsl #2 │ │ │ │ - mov.w lr, r7, lsl #2 │ │ │ │ - vldmia r8!, {s9} │ │ │ │ - mul.w fp, ip, r7 │ │ │ │ - vldr s16, [r5] │ │ │ │ - mla r3, r3, r6, r2 │ │ │ │ + cmpeq r7, #1 │ │ │ │ + bne.w 7ed48 │ │ │ │ + vldr s3, [pc, #704] @ 7ed20 │ │ │ │ + vldr s4, [pc, #696] @ 7ed1c │ │ │ │ + vldr s0, [pc, #700] @ 7ed24 │ │ │ │ + vldr s1, [pc, #700] @ 7ed28 │ │ │ │ + vldr s5, [pc, #700] @ 7ed2c │ │ │ │ + vldr s6, [pc, #712] @ 7ed3c │ │ │ │ + vldr s7, [pc, #700] @ 7ed34 │ │ │ │ + vldr s8, [pc, #700] @ 7ed38 │ │ │ │ + vldr s2, [pc, #688] @ 7ed30 │ │ │ │ + add.w r7, r9, r6, lsl #4 │ │ │ │ + mov.w lr, r6, lsl #2 │ │ │ │ + vldmia r9!, {s9} │ │ │ │ + mov.w fp, r5, lsl #2 │ │ │ │ + vldr s16, [r7] │ │ │ │ + sub.w r8, r6, lr │ │ │ │ + rsb r3, r5, r5, lsl #3 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + sub.w ip, r5, fp │ │ │ │ + eor.w r6, r6, sl │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ vldmia r2!, {s10} │ │ │ │ - add r5, fp │ │ │ │ - mul.w ip, ip, r6 │ │ │ │ + eor.w r5, r5, sl │ │ │ │ + add r7, r8 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add r7, lr │ │ │ │ vmul.f32 s21, s16, s4 │ │ │ │ vmul.f32 s16, s16, s3 │ │ │ │ - eor.w r6, r6, r9 │ │ │ │ - eor.w r7, r7, r9 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add r5, lr │ │ │ │ vldr s12, [r3] │ │ │ │ add r3, ip │ │ │ │ + vldr s22, [r7] │ │ │ │ + add r7, lr │ │ │ │ vnmls.f32 s16, s15, s4 │ │ │ │ vmla.f32 s21, s15, s3 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, ip │ │ │ │ - vldr s22, [r5] │ │ │ │ - add r5, lr │ │ │ │ vldr s13, [r3] │ │ │ │ - add r3, sl │ │ │ │ + add r3, fp │ │ │ │ + vldr s25, [r3] │ │ │ │ + add r3, fp │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmov.f32 s13, #96 @ 0x3f000000 0.5 │ │ │ │ - vldr s25, [r3] │ │ │ │ - add r3, sl │ │ │ │ vadd.f32 s24, s14, s14 │ │ │ │ vmul.f32 s15, s15, s0 │ │ │ │ vadd.f32 s24, s24, s12 │ │ │ │ vmls.f32 s12, s14, s13 │ │ │ │ vadd.f32 s18, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ sub.w r3, r3, ip │ │ │ │ - mov.w ip, #20 │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ vldr s13, [r3] │ │ │ │ - sub.w r3, r3, sl │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ - mov.w sl, r4, lsl #3 │ │ │ │ + sub.w r3, r3, fp │ │ │ │ vldr s11, [r3] │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - add.w r3, r1, sl │ │ │ │ vadd.f32 s13, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vmul.f32 s23, s15, s6 │ │ │ │ vsub.f32 s20, s13, s14 │ │ │ │ vadd.f32 s13, s13, s14 │ │ │ │ vmov.f32 s14, #80 @ 0x3e800000 0.250 │ │ │ │ vnmls.f32 s23, s10, s5 │ │ │ │ vmul.f32 s10, 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│ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ - bge.n 78d92 │ │ │ │ + bge.n 7ed46 │ │ │ │ subs r7, #210 @ 0xd2 │ │ │ │ - str r7, [r7, r0] │ │ │ │ - subs r7, #130 @ 0x82 │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r7, #15 │ │ │ │ - cbz r7, 78e0c │ │ │ │ + cbz r7, 7edb8 │ │ │ │ subs r6, #221 @ 0xdd │ │ │ │ - cbz r7, 78e10 │ │ │ │ + cbz r7, 7edbc │ │ │ │ subs r7, #221 @ 0xdd │ │ │ │ - vldr s5, [pc, #-48] @ 78d70 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s6, [pc, #-48] @ 78d74 │ │ │ │ - vldr s2, [pc, #-48] @ 78d78 │ │ │ │ - vldr s3, [pc, #-28] @ 78d90 │ │ │ │ - vldr s7, [pc, #-36] @ 78d8c │ │ │ │ - vldr s8, [pc, #-44] @ 78d88 │ │ │ │ - vldr s9, [pc, #-52] @ 78d84 │ │ │ │ - vldr s10, [pc, #-60] @ 78d80 │ │ │ │ - vldr s4, [pc, #-68] @ 78d7c │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s5, [pc, #-52] @ 7ed1c │ │ │ │ + vldr s6, [pc, #-52] @ 7ed20 │ │ │ │ str r3, [sp, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ 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ip, r5, fp │ │ │ │ + eor.w r5, r5, sl │ │ │ │ + vldr s18, [r7] │ │ │ │ + add r7, r8 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r3, r2, r3, lsl #2 │ │ │ │ + vldr s15, [r7] │ │ │ │ + add r7, lr │ │ │ │ vldr s22, [r3] │ │ │ │ add r3, ip │ │ │ │ + vldr s27, [pc, #-128] @ 7ed40 │ │ │ │ vmul.f32 s0, s15, s6 │ │ │ │ vmla.f32 s0, s18, s5 │ │ │ │ vmul.f32 s18, s18, s6 │ │ │ │ vnmls.f32 s18, s15, s5 │ │ │ │ vldr s15, [r3] │ │ │ │ add r3, ip │ │ │ │ vldr s13, [r3] │ │ │ │ - add r3, sl │ │ │ │ + add r3, fp │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmov.f32 s13, #96 @ 0x3f000000 0.5 │ │ │ │ vadd.f32 s23, s14, s14 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ vadd.f32 s23, s23, s22 │ │ │ │ vmls.f32 s22, s14, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ - add r3, sl │ │ │ │ + add r3, fp │ │ │ │ vldr s14, [r3] │ │ │ │ sub.w r3, r3, ip │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ vmov.f32 s21, s13 │ │ │ │ vadd.f32 s17, s15, s22 │ │ │ │ vsub.f32 s22, s22, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - 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0xfa0fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d13} │ │ │ │ - sub sp, #20 │ │ │ │ + sub sp, #12 │ │ │ │ + ldr.w ip, [pc, #776] @ 7f338 │ │ │ │ + ldrd r6, r3, [sp, #104] @ 0x68 │ │ │ │ + ldrd r4, r5, [sp, #96] @ 0x60 │ │ │ │ add ip, pc │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ - ldrd r4, r5, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #112] @ 0x70 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r6, [sp, #112] @ 0x70 │ │ │ │ - ldr r7, [sp, #120] @ 0x78 │ │ │ │ - ble.w 79340 │ │ │ │ - ldr.w lr, [pc, #716] @ 79350 │ │ │ │ + ble.w 7f31a │ │ │ │ + ldr.w lr, [pc, #760] @ 7f33c │ │ │ │ ldr.w r3, [ip, lr] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldr r3, [sp, #124] @ 0x7c │ │ │ │ + ldr.w sl, [r3] │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ cmpeq r7, #1 │ │ │ │ - bne.w 79374 │ │ │ │ - movs r3, #28 │ │ │ │ - vldr s5, [pc, #696] @ 79358 │ │ │ │ - vldr s6, [pc, #688] @ 79354 │ │ │ │ - vldr s4, [pc, #692] @ 7935c │ │ │ │ - vldr s7, [pc, #708] @ 79370 │ │ │ │ - vldr s8, [pc, #696] @ 79368 │ │ │ │ - vldr s9, [pc, #696] @ 7936c │ │ │ │ - vldr s10, [pc, #684] @ 79364 │ │ │ │ - vldr s11, [pc, #676] @ 79360 │ │ │ │ - mvn.w lr, #11 │ │ │ │ - mla ip, r3, r5, r2 │ │ │ │ - mla r7, r3, r6, r8 │ │ │ │ + bne.w 7f360 │ │ │ │ + vldr s5, [pc, #744] @ 7f344 │ │ │ │ + vldr s6, [pc, #736] @ 7f340 │ │ │ │ + vldr s4, [pc, #740] @ 7f348 │ │ │ │ + vldr s7, [pc, #740] @ 7f34c │ │ │ │ + vldr s8, [pc, #752] @ 7f35c │ │ │ │ + vldr s9, [pc, #736] @ 7f350 │ │ │ │ + vldr s10, [pc, #740] @ 7f358 │ │ │ │ + vldr s11, [pc, #732] @ 7f354 │ │ │ │ + rsb r7, r5, r5, lsl #3 │ │ │ │ vldr s14, [r2] │ │ │ │ - mov.w fp, r5, lsl #2 │ │ │ │ - mov.w r9, r6, lsl #2 │ │ │ │ - mul.w sl, lr, r5 │ │ │ │ - adds r2, #4 │ │ │ │ - vldr s13, [ip] │ │ │ │ - mul.w lr, lr, r6 │ │ │ │ - add ip, sl │ │ │ │ - vldr s24, [r7] │ │ │ │ - add r7, lr │ │ │ │ - add.w r8, r8, #4 │ │ │ │ + rsb r3, r6, r6, lsl #3 │ │ │ │ + add.w r7, r2, r7, lsl #2 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ + add.w r3, r9, r3, lsl #2 │ │ │ │ + add.w r9, r9, #4 │ │ │ │ + vldr s13, [r7] │ │ │ │ + sub.w fp, r5, lr │ │ │ │ + mov.w ip, r6, lsl #2 │ │ │ │ + mov.w fp, fp, lsl #2 │ │ │ │ + vldr s21, [r3] │ │ │ │ + sub.w r8, r6, ip │ │ │ │ + add r7, fp │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + vldr s3, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + add r3, r8 │ │ │ │ vadd.f32 s15, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vldr s3, [ip] │ │ │ │ - sub.w ip, ip, fp │ │ │ │ - vldr s13, [r8, #-4] │ │ │ │ - vadd.f32 s2, s24, s13 │ │ │ │ - vsub.f32 s24, s24, s13 │ │ │ │ - vldr s13, [ip] │ │ │ │ - sub.w ip, ip, fp │ │ │ │ + vldr s13, [r9, #-4] │ │ │ │ + vadd.f32 s2, s21, s13 │ │ │ │ + vsub.f32 s21, s21, s13 │ │ │ │ + vldr s13, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + add lr, r5 │ │ │ │ + vldr s24, [r7] │ │ │ │ + sub.w r7, r7, fp │ │ │ │ vadd.f32 s12, s13, s3 │ │ │ │ vsub.f32 s3, s3, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ - vldr s21, [ip] │ │ │ │ - sub.w ip, ip, sl │ │ │ │ - mov.w sl, r4, lsl #2 │ │ │ │ - vldr s1, [r7] │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ + vldr s13, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + vldr s1, [r3] │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + add ip, r6 │ │ │ │ + vldr s25, [r3] │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vadd.f32 s0, s3, s2 │ │ │ │ vsub.f32 s3, s3, s2 │ │ │ │ - vadd.f32 s25, s12, s15 │ │ │ │ + vldr s2, [r3] │ │ │ │ + vadd.f32 s23, s12, s15 │ │ │ │ + sub.w r3, r3, r6, lsl #4 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ + eor.w r6, r6, sl │ │ │ │ vadd.f32 s19, s1, s13 │ │ │ │ vsub.f32 s13, s13, s1 │ │ │ │ - vldr s22, [r7] │ │ │ │ - sub.w r7, r7, lr │ │ │ │ - mov.w lr, #20 │ │ │ │ - mov.w r9, r4, lsl #3 │ │ │ │ - vadd.f32 s23, s13, s24 │ │ │ │ - vsub.f32 s24, s24, s13 │ │ │ │ + vldr s17, [r3] │ │ │ │ + add.w r3, r3, ip, lsl #2 │ │ │ │ + vadd.f32 s22, s13, s21 │ │ │ │ + vsub.f32 s21, s21, s13 │ │ │ │ vsub.f32 s13, s14, s19 │ │ │ │ vadd.f32 s19, s19, s14 │ │ │ │ - vldr s14, [ip] │ │ │ │ - sub.w ip, ip, r5, lsl #4 │ │ │ │ + vldr s14, [r7] │ │ │ │ + sub.w r7, r7, r5, lsl #4 │ │ │ │ + eor.w r5, r5, sl │ │ │ │ + vldr s18, [r7] │ │ │ │ + add.w r7, r7, lr, lsl #2 │ │ │ │ + vadd.f32 s12, s14, s24 │ │ │ │ + vsub.f32 s24, s24, s14 │ │ │ │ + vadd.f32 s14, s2, s25 │ │ │ │ + vsub.f32 s25, s25, s2 │ │ │ │ vldr s2, [r7] │ │ │ │ - sub.w r7, r7, r6, lsl #4 │ │ │ │ - vldr s18, [ip] │ │ │ │ - mla ip, lr, r5, ip │ │ │ │ - vldr s17, [r7] │ │ │ │ - vadd.f32 s12, s14, s21 │ │ │ │ - mla r7, lr, r6, r7 │ │ │ │ - vsub.f32 s21, s21, s14 │ │ │ │ - vadd.f32 s14, s2, s22 │ │ │ │ - vsub.f32 s22, s22, s2 │ │ │ │ - vldr s2, [ip] │ │ │ │ - mla lr, lr, r4, r1 │ │ │ │ vadd.f32 s1, s2, s18 │ │ │ │ vsub.f32 s18, s18, s2 │ │ │ │ - vldr s2, [r7] │ │ │ │ - lsls r7, r4, #4 │ │ │ │ - add.w ip, r0, r7 │ │ │ │ - vadd.f32 s16, s2, s17 │ │ │ │ + vldr s2, [r3] │ │ │ │ + mov.w r3, r4, lsl #4 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ vadd.f32 s26, s1, s12 │ │ │ │ + vadd.f32 s16, s2, s17 │ │ │ │ vsub.f32 s20, s12, s1 │ │ │ │ vsub.f32 s2, s2, s17 │ │ │ │ - vsub.f32 s17, s21, s14 │ │ │ │ - vadd.f32 s14, s14, s21 │ │ │ │ + vsub.f32 s17, s24, s14 │ │ │ │ + vadd.f32 s14, s14, s24 │ │ │ │ vsub.f32 s1, s18, s16 │ │ │ │ vadd.f32 s16, s16, s18 │ │ │ │ - vadd.f32 s18, s26, s25 │ │ │ │ - vadd.f32 s12, s2, s22 │ │ │ │ - vsub.f32 s2, s2, s22 │ │ │ │ - vsub.f32 s22, s23, s20 │ │ │ │ + vadd.f32 s18, s26, s23 │ │ │ │ + vadd.f32 s12, s2, s25 │ │ │ │ + vsub.f32 s2, s2, s25 │ │ │ │ + vsub.f32 s25, s22, s20 │ │ │ │ vadd.f32 s18, s18, s18 │ │ │ │ vstr s18, [r0] │ │ │ │ - vsub.f32 s18, s24, s12 │ │ │ │ - vadd.f32 s12, s12, s24 │ │ │ │ + vsub.f32 s18, s21, s12 │ │ │ │ + vadd.f32 s12, s12, s21 │ │ │ │ vadd.f32 s18, s18, s18 │ │ │ │ - vstr s18, [ip] │ │ │ │ + vstr s18, [r7] │ │ │ │ vadd.f32 s18, s2, s15 │ │ │ │ - add.w ip, r0, sl │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ - add sl, r1 │ │ │ │ - vmul.f32 s21, s18, s6 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + vmul.f32 s24, s18, s6 │ │ │ │ vmul.f32 s18, s18, s5 │ │ │ │ - vmla.f32 s21, s22, s5 │ │ │ │ vmul.f32 s2, s15, s5 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ - vnmls.f32 s18, s22, s6 │ │ │ │ - vstr s21, [ip] │ │ │ │ - add ip, r7 │ │ │ │ + vmla.f32 s24, s25, s5 │ │ │ │ + vnmls.f32 s18, s25, s6 │ │ │ │ + vstr s24, [ip] │ │ │ │ + add ip, r3 │ │ │ │ vstr s18, [ip] │ │ │ │ - vsub.f32 s18, s25, s26 │ │ │ │ - add.w ip, r0, r9 │ │ │ │ - add r9, r1 │ │ │ │ + vsub.f32 s18, s23, s26 │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + add.w lr, r0, ip │ │ │ │ vadd.f32 s21, s12, s18 │ │ │ │ vsub.f32 s12, s12, s18 │ │ │ │ vmul.f32 s21, s21, s4 │ │ │ │ vmul.f32 s12, s12, s4 │ │ │ │ - vstr s21, [ip] │ │ │ │ - add ip, r7 │ │ │ │ - vstr s12, [ip] │ │ │ │ - vadd.f32 s12, s20, s23 │ │ │ │ - mov.w ip, #12 │ │ │ │ + vstr s21, [lr] │ │ │ │ + add lr, r3 │ │ │ │ + vstr s12, [lr] │ │ │ │ + vadd.f32 s12, s20, s22 │ │ │ │ + add.w lr, r4, r4, lsl #1 │ │ │ │ + mov.w r8, lr, lsl #2 │ │ │ │ + add.w lr, r1, lr, lsl #3 │ │ │ │ + add.w fp, r0, r8 │ │ │ │ + add r8, r1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ vmla.f32 s2, s12, s6 │ │ │ │ vnmls.f32 s15, s12, s5 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ vsub.f32 s12, s17, s1 │ │ │ │ - add.w fp, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ - adds r0, #4 │ │ │ │ vmul.f32 s12, s12, s7 │ │ │ │ vstr s2, [fp] │ │ │ │ - add fp, r7 │ │ │ │ - vsub.f32 s18, s3, s12 │ │ │ │ - vadd.f32 s12, s12, s3 │ │ │ │ - add r7, r1 │ │ │ │ + add fp, r3 │ │ │ │ + add r3, r1 │ │ │ │ vstr s15, [fp] │ │ │ │ vadd.f32 s15, s14, s16 │ │ │ │ + add.w fp, r1, r7 │ │ │ │ + vsub.f32 s18, s3, s12 │ │ │ │ + vadd.f32 s12, s12, s3 │ │ │ │ + add r7, r4 │ │ │ │ + add.w r7, r1, r7, lsl #2 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vsub.f32 s2, s19, s15 │ │ │ │ vadd.f32 s15, s15, s19 │ │ │ │ vmul.f32 s3, s2, s9 │ │ │ │ vmul.f32 s2, s2, s8 │ │ │ │ vmla.f32 s3, s18, s8 │ │ │ │ vnmls.f32 s2, s18, s9 │ │ │ │ - vstr s3, [sl] │ │ │ │ + vstr s3, [fp] │ │ │ │ vmul.f32 s3, s15, s11 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ - mla sl, r3, r4, r1 │ │ │ │ - vmla.f32 s15, s12, s11 │ │ │ │ + sub.w fp, ip, r4 │ │ │ │ + add ip, r1 │ │ │ │ + add.w fp, r1, fp, lsl #2 │ │ │ │ + eor.w r4, r4, sl │ │ │ │ + add.w r1, r1, #4 │ │ │ │ vnmls.f32 s3, s12, s10 │ │ │ │ - vstr s3, [sl] │ │ │ │ - vstr s2, [lr] │ │ │ │ - vstr s15, [ip] │ │ │ │ + vmla.f32 s15, s12, s11 │ │ │ │ + vstr s3, [fp] │ │ │ │ + vstr s2, [r7] │ │ │ │ + vstr s15, [r8] │ │ │ │ vadd.f32 s15, s1, s17 │ │ │ │ - mov.w ip, #24 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ - mla ip, ip, r4, r1 │ │ │ │ - adds r1, #4 │ │ │ │ vadd.f32 s12, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vsub.f32 s15, s14, s16 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vadd.f32 s3, s15, s0 │ │ │ │ vsub.f32 s15, s15, s0 │ │ │ │ vmul.f32 s14, s3, s10 │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ vmla.f32 s12, s3, s11 │ │ │ │ vstr s14, [r1, #-4] │ │ │ │ vmul.f32 s14, s13, s9 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ - vneg.f32 s12, s12 │ │ │ │ - vmla.f32 s13, s15, s9 │ │ │ │ vnmls.f32 s14, s15, s8 │ │ │ │ - vstr s14, [ip] │ │ │ │ - vstr s12, [r7] │ │ │ │ - vstr s13, [r9] │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ - eors r4, r7 │ │ │ │ - eors r5, r7 │ │ │ │ - eors r6, r7 │ │ │ │ - ldr r7, [sp, #116] @ 0x74 │ │ │ │ - subs r7, #1 │ │ │ │ - str r7, [sp, #116] @ 0x74 │ │ │ │ - bne.w 790bc │ │ │ │ - add sp, #20 │ │ │ │ + vmla.f32 s13, s15, s9 │ │ │ │ + vneg.f32 s12, s12 │ │ │ │ + vstr s14, [lr] │ │ │ │ + vstr s12, [r3] │ │ │ │ + vstr s13, [ip] │ │ │ │ + ldr r3, [sp, #108] @ 0x6c │ │ │ │ + subs r3, #1 │ │ │ │ + str r3, [sp, #108] @ 0x6c │ │ │ │ + bne.w 7f07a │ │ │ │ + add sp, #12 │ │ │ │ vpop {d8-d13} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - ldrh r4, [r0, r5] │ │ │ │ + ldr r3, [sp, #496] @ 0x1f0 │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ vmax.f16 , , │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ + lsls r3, r6, #19 │ │ │ │ + subs r7, #53 @ 0x35 │ │ │ │ + blt.n 7f3b6 │ │ │ │ + subs r7, #212 @ 0xd4 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #251 @ 0xfb │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #199 @ 0xc7 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #142 @ 0x8e │ │ │ │ - blt.n 793d2 │ │ │ │ - subs r7, #212 @ 0xd4 │ │ │ │ - lsls r3, r6, #19 │ │ │ │ - subs r7, #53 @ 0x35 │ │ │ │ - mov.w fp, #28 │ │ │ │ - vldr s3, [pc, #-40] @ 79354 │ │ │ │ - vldr s4, [pc, #-40] @ 79358 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s2, [pc, #-40] @ 7935c │ │ │ │ - vldr s5, [pc, #-24] @ 79370 │ │ │ │ - vldr s6, [pc, #-32] @ 7936c │ │ │ │ - vldr s7, [pc, #-40] @ 79368 │ │ │ │ - vldr s8, [pc, #-48] @ 79364 │ │ │ │ - vldr s9, [pc, #-56] @ 79360 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mvn.w ip, #11 │ │ │ │ - mla r7, fp, r5, r2 │ │ │ │ - mla r3, fp, r6, r8 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s3, [pc, #-40] @ 7f340 │ │ │ │ + vldr s4, [pc, #-40] @ 7f344 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ + vldr s2, [pc, #-44] @ 7f348 │ │ │ │ + vldr s5, [pc, #-44] @ 7f34c │ │ │ │ + str r3, [sp, #4] │ │ │ │ + vldr s6, [pc, #-48] @ 7f350 │ │ │ │ + vldr s7, [pc, #-40] @ 7f35c │ │ │ │ + vldr s8, [pc, #-48] @ 7f358 │ │ │ │ + vldr s9, [pc, #-56] @ 7f354 │ │ │ │ + rsb r7, r5, r5, lsl #3 │ │ │ │ vldr s19, [r2] │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ - mov.w lr, r6, lsl #2 │ │ │ │ - mul.w r9, ip, r5 │ │ │ │ + rsb r3, r6, r6, lsl #3 │ │ │ │ + add.w r7, r2, r7, lsl #2 │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ + add.w r3, r9, r3, lsl #2 │ │ │ │ vldr s15, [r7] │ │ │ │ - mul.w ip, ip, r6 │ │ │ │ - add r7, r9 │ │ │ │ + sub.w fp, r5, lr │ │ │ │ + mov.w ip, r6, lsl #2 │ │ │ │ + mov.w fp, fp, lsl #2 │ │ │ │ vldr s12, [r3] │ │ │ │ - add r3, ip │ │ │ │ + sub.w r8, r6, ip │ │ │ │ + add r7, fp │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + vldr s14, [r7] │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + add r3, r8 │ │ │ │ vadd.f32 s13, s19, s15 │ │ │ │ vsub.f32 s19, s19, s15 │ │ │ │ - vldr s14, [r7] │ │ │ │ - sub.w r7, r7, sl │ │ │ │ - vldr s15, [r8] │ │ │ │ + vldr s15, [r9] │ │ │ │ vadd.f32 s1, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - sub.w r7, r7, sl │ │ │ │ + sub.w r7, r7, lr │ │ │ │ + add lr, r5 │ │ │ │ vadd.f32 s10, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, ip │ │ │ │ vldr s0, [r3] │ │ │ │ - sub.w r3, r3, lr │ │ │ │ + sub.w r3, r3, ip │ │ │ │ + add ip, r6 │ │ │ │ + vldr s20, [r3] │ │ │ │ + sub.w r3, r3, r8 │ │ │ │ vadd.f32 s23, s13, s10 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - mov.w lr, r4, lsl #3 │ │ │ │ vadd.f32 s11, s15, s0 │ │ │ │ vsub.f32 s15, s15, s0 │ │ │ │ - vldr s20, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ - mov.w ip, #20 │ │ │ │ vadd.f32 s0, s1, s14 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ vadd.f32 s21, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - sub.w r7, r7, r9 │ │ │ │ + sub.w r7, r7, fp │ │ │ │ vsub.f32 s17, s19, s11 │ │ │ │ vadd.f32 s19, s19, s11 │ │ │ │ - mov.w r9, r4, lsl #2 │ │ │ │ vldr s11, [r7] │ │ │ │ sub.w r7, r7, r5, lsl #4 │ │ │ │ + eor.w r5, r5, sl │ │ │ │ vadd.f32 s22, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ vldr s11, [r3] │ │ │ │ sub.w r3, r3, r6, lsl #4 │ │ │ │ + eor.w r6, r6, sl │ │ │ │ + vldr s18, [r3] │ │ │ │ + add.w r3, r3, ip, lsl #2 │ │ │ │ vadd.f32 s16, s20, s11 │ │ │ │ vsub.f32 s20, s20, s11 │ │ │ │ vldr s11, [r7] │ │ │ │ - mla r7, ip, r5, r7 │ │ │ │ - vldr s18, [r3] │ │ │ │ - mla r3, ip, r6, r3 │ │ │ │ - mla ip, ip, r4, r1 │ │ │ │ + add.w r7, r7, lr, lsl #2 │ │ │ │ vldr s10, [r7] │ │ │ │ vadd.f32 s1, s11, s10 │ │ │ │ vsub.f32 s11, s11, s10 │ │ │ │ vldr s10, [r3] │ │ │ │ - lsls r3, r4, #4 │ │ │ │ - adds r7, r0, r3 │ │ │ │ + mov.w r3, r4, lsl #4 │ │ │ │ + add.w r7, r0, r3 │ │ │ │ vadd.f32 s25, s22, s1 │ │ │ │ vadd.f32 s26, s18, s10 │ │ │ │ vsub.f32 s22, s22, s1 │ │ │ │ vsub.f32 s10, s10, s18 │ │ │ │ vsub.f32 s1, s15, s16 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vadd.f32 s16, s23, s25 │ │ │ │ @@ -129601,1481 +132341,1484 @@ │ │ │ │ vmul.f32 s20, s26, s4 │ │ │ │ vstr s16, [r0] │ │ │ │ vsub.f32 s16, s12, s24 │ │ │ │ vadd.f32 s12, s12, s24 │ │ │ │ vadd.f32 s16, s16, s16 │ │ │ │ vstr s16, [r7] │ │ │ │ vadd.f32 s16, s13, s10 │ │ │ │ - add.w r7, r0, r9 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ - add r9, r1 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ vmla.f32 s20, s16, s3 │ │ │ │ vmul.f32 s16, s16, s4 │ │ │ │ vnmls.f32 s16, s26, s3 │ │ │ │ - vstr s20, [r7] │ │ │ │ - add r7, r3 │ │ │ │ - vstr s16, [r7] │ │ │ │ + vstr s20, [ip] │ │ │ │ + add ip, r3 │ │ │ │ + vstr s16, [ip] │ │ │ │ vsub.f32 s16, s23, s25 │ │ │ │ - add.w r7, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ + mov.w ip, r4, lsl #3 │ │ │ │ + add.w lr, r0, ip │ │ │ │ vadd.f32 s20, s16, s12 │ │ │ │ vsub.f32 s12, s12, s16 │ │ │ │ vmul.f32 s20, s20, s2 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ - vstr s20, [r7] │ │ │ │ - add r7, r3 │ │ │ │ - vstr s12, [r7] │ │ │ │ + vstr s20, [lr] │ │ │ │ + add lr, r3 │ │ │ │ + vstr s12, [lr] │ │ │ │ vadd.f32 s12, s21, s22 │ │ │ │ - movs r7, #12 │ │ │ │ + add.w lr, r4, r4, lsl #1 │ │ │ │ + mov.w r8, lr, lsl #2 │ │ │ │ + add.w lr, r1, lr, lsl #3 │ │ │ │ + add.w fp, r0, r8 │ │ │ │ + add r8, r1 │ │ │ │ vmul.f32 s10, s12, s3 │ │ │ │ - mul.w r7, r4, r7 │ │ │ │ vmla.f32 s10, s13, s4 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ - add.w sl, r0, r7 │ │ │ │ - add r7, r1 │ │ │ │ vnmls.f32 s13, s12, s4 │ │ │ │ vadd.f32 s12, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ - vstr s10, [sl] │ │ │ │ + vstr s10, [fp] │ │ │ │ vsub.f32 s10, s1, s18 │ │ │ │ + add fp, r3 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ - add sl, r3 │ │ │ │ - vmul.f32 s15, s15, s5 │ │ │ │ add r3, r1 │ │ │ │ + vmul.f32 s15, s15, s5 │ │ │ │ + vstr s13, [fp] │ │ │ │ + add.w fp, r1, r7 │ │ │ │ + add r7, r4 │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ - vstr s13, [sl] │ │ │ │ + add.w r7, r1, r7, lsl #2 │ │ │ │ vsub.f32 s13, s19, s12 │ │ │ │ vadd.f32 s12, s19, s12 │ │ │ │ vsub.f32 s16, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ vmul.f32 s10, s16, s7 │ │ │ │ vmla.f32 s10, s13, s6 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vnmls.f32 s13, s16, s6 │ │ │ │ - vstr s10, [r9] │ │ │ │ + vstr s10, [fp] │ │ │ │ vmul.f32 s10, s12, s9 │ │ │ │ - mla r9, fp, r4, r1 │ │ │ │ + sub.w fp, ip, r4 │ │ │ │ + add.w fp, r1, fp, lsl #2 │ │ │ │ + add ip, r1 │ │ │ │ + eor.w r4, r4, sl │ │ │ │ vnmls.f32 s10, s14, s8 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ vmla.f32 s14, s12, s8 │ │ │ │ - vstr s10, [r9] │ │ │ │ - vstr s13, [ip] │ │ │ │ - vstr s14, [r7] │ │ │ │ + vstr s10, [fp] │ │ │ │ + vstr s13, [r7] │ │ │ │ + vstr s14, [r8] │ │ │ │ vadd.f32 s14, s1, s18 │ │ │ │ - movs r7, #24 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ - mla r7, r7, r4, r1 │ │ │ │ vadd.f32 s12, s17, s14 │ │ │ │ vsub.f32 s17, s17, s14 │ │ │ │ vadd.f32 s14, s0, s15 │ │ │ │ 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│ │ │ subs r7, #181 @ 0xb5 │ │ │ │ - blt.n 79ace │ │ │ │ + blt.n 7fad2 │ │ │ │ subs r7, #212 @ 0xd4 │ │ │ │ - stmia r5!, {r1, r6, r7} │ │ │ │ - subs r6, #199 @ 0xc7 │ │ │ │ - strb r2, [r3, r5] │ │ │ │ + str r5, [sp, #296] @ 0x128 │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vmax.f16 , , │ │ │ │ + stmia r5!, {r1, r6, r7} │ │ │ │ + subs r6, #199 @ 0xc7 │ │ │ │ + asrs r6, r7, #18 │ │ │ │ + subs r7, #251 @ 0xfb │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ str r1, [r3, #120] @ 0x78 │ │ │ │ subs r7, #162 @ 0xa2 │ │ │ │ stmia r4!, {r0, r2, r3, r5, r6} │ │ │ │ subs r7, #254 @ 0xfe │ │ │ │ - add r0, pc, #196 @ (adr r0, 79b50 ) │ │ │ │ - subs r7, #20 │ │ │ │ pop {r1, r2, r4, r5, pc} │ │ │ │ subs r6, #72 @ 0x48 │ │ │ │ - b.n 7929a │ │ │ │ + b.n 7f29a │ │ │ │ subs r7, #197 @ 0xc5 │ │ │ │ stmia r5!, {r3, r4, r7} │ │ │ │ subs r7, #225 @ 0xe1 │ │ │ │ + add r0, pc, #196 @ (adr r0, 7fb60 ) │ │ │ │ + subs r7, #20 │ │ │ │ ldrh r2, [r5, r3] │ │ │ │ subs r7, #113 @ 0x71 │ │ │ │ @ instruction: 0xfa0b3ff4 │ │ │ │ - vmul.f32 s17, s0, s29 │ │ │ │ - movs r6, #28 │ │ │ │ - vnmls.f32 s17, s4, s15 │ │ │ │ - vmul.f32 s4, s4, s29 │ │ │ │ - vmla.f32 s4, s0, s15 │ │ │ │ - vmov.f32 s29, s15 │ │ │ │ - vldr s15, [sp, #12] │ │ │ │ - mul.w r6, r3, r6 │ │ │ │ - str r6, [sp, #8] │ │ │ │ - vadd.f32 s15, s15, s8 │ │ │ │ - vldr s8, [pc, #-80] @ 79a78 │ │ │ │ - vstr s17, [r4] │ │ │ │ - adds r4, r0, r1 │ │ │ │ - add r1, fp │ │ │ │ - vstr s1, [r4] │ │ │ │ - adds r4, r0, r6 │ │ │ │ - vldr s1, [pc, #-92] @ 79a7c │ │ │ │ - vstr s4, [r4] │ │ │ │ - vadd.f32 s4, s2, s9 │ │ │ │ - vsub.f32 s9, s2, s9 │ │ │ │ - vsub.f32 s2, s15, s3 │ │ │ │ - vadd.f32 s15, s15, s3 │ │ │ │ - lsls r4, r3, #3 │ │ │ │ - adds r7, r0, r4 │ │ │ │ - add r4, fp │ │ │ │ - vmul.f32 s3, s2, s8 │ │ │ │ - vmla.f32 s3, s4, s1 │ │ │ │ - vmul.f32 s4, s4, s8 │ │ │ │ - vnmls.f32 s4, s2, s1 │ │ │ │ - vstr s3, [r7] │ │ │ │ - vmul.f32 s3, s9, s1 │ │ │ │ - movs r7, #56 @ 0x38 │ │ │ │ - vnmls.f32 s3, s15, s8 │ │ │ │ - mla r7, r7, r3, r0 │ │ │ │ - vmul.f32 s15, s15, s1 │ │ │ │ - vldr s1, [pc, #-156] @ 79a80 │ │ │ │ - vmla.f32 s15, s9, s8 │ │ │ │ - vadd.f32 s8, s21, s10 │ │ │ │ + subs r1, #218 @ 0xda │ │ │ │ + subs r7, #142 @ 0x8e │ │ │ │ + vldr s27, [pc, #-52] @ 7fa78 │ │ │ │ + vsub.f32 s19, s3, s18 │ │ │ │ + vadd.f32 s3, s3, s18 │ │ │ │ + vldr s18, [pc, #-20] @ 7faa4 │ │ │ │ + vmul.f32 s18, s19, s18 │ │ │ │ + vmla.f32 s18, s0, s29 │ │ │ │ + vstr s18, [r3] │ │ │ │ + sub.w r3, r4, sl │ │ │ │ + add r4, r9 │ │ │ │ + vldr s18, [pc, #-80] @ 7fa7c │ │ │ │ + add.w r3, r0, r3, lsl #2 │ │ │ │ + vmul.f32 s18, s16, s18 │ │ │ │ + vnmls.f32 s18, s3, s27 │ │ │ │ + vstr s18, [r3] │ │ │ │ + add.w r3, r0, r7 │ │ │ │ + vldr s18, [pc, #-64] @ 7faa4 │ │ │ │ + vmul.f32 s0, s0, s18 │ │ │ │ + vnmls.f32 s0, s19, s29 │ │ │ │ + vldr s19, [pc, #-116] @ 7fa7c │ │ │ │ + vmul.f32 s3, s3, s19 │ │ │ │ + vstr s0, [r3] │ │ │ │ + mov.w r3, sl, lsl #3 │ │ │ │ + vmla.f32 s3, s16, s27 │ │ │ │ + vldr s0, [pc, #-132] @ 7fa80 │ │ │ │ + sub.w lr, r3, sl │ │ │ │ + mov.w r7, lr, lsl #2 │ │ │ │ + add.w lr, r0, lr, lsl #3 │ │ │ │ + add.w r8, r0, r7 │ │ │ │ + str r7, [sp, #32] │ │ │ │ + mov.w r7, sl, lsl #2 │ │ │ │ + str r7, [sp, #36] @ 0x24 │ │ │ │ + add r7, sl │ │ │ │ + vstr s3, [r8] │ │ │ │ + vadd.f32 s3, s1, s8 │ │ │ │ + vsub.f32 s8, s1, s8 │ │ │ │ + vsub.f32 s1, s15, s2 │ │ │ │ + vadd.f32 s15, s15, s2 │ │ │ │ + add.w r8, r0, r3 │ │ │ │ + str r7, [sp, #40] @ 0x28 │ │ │ │ + vmul.f32 s2, s1, s7 │ │ │ │ + vmla.f32 s2, s3, s0 │ │ │ │ + vmul.f32 s3, s3, s7 │ │ │ │ + vnmls.f32 s3, s1, s0 │ │ │ │ + vstr s2, [r8] │ │ │ │ + vmul.f32 s2, s8, s0 │ │ │ │ + vnmls.f32 s2, s15, s7 │ │ │ │ + vmul.f32 s15, s15, s0 │ │ │ │ + vldr s0, [pc, #-216] @ 7fa84 │ │ │ │ + vmla.f32 s15, s8, s7 │ │ │ │ + vadd.f32 s7, s21, s10 │ │ │ │ vsub.f32 s10, s21, s10 │ │ │ │ - vstr s3, [r7] │ │ │ │ - movs r7, #40 @ 0x28 │ │ │ │ - vldr s3, [pc, #-176] @ 79a84 │ │ │ │ - mul.w r7, r7, r3 │ │ │ │ - str r7, [sp, #12] │ │ │ │ - adds r7, r0, r7 │ │ │ │ - vldr s22, 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s13, s30 │ │ │ │ - vstr s14, [r7] │ │ │ │ vsub.f32 s13, s13, s30 │ │ │ │ + vstr s14, [r2] │ │ │ │ + ldrd r2, r4, [sp, #32] │ │ │ │ vsub.f32 s14, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - vadd.f32 s15, s22, s31 │ │ │ │ - vsub.f32 s17, s15, s0 │ │ │ │ - vadd.f32 s15, s15, s0 │ │ │ │ - vmul.f32 s0, s17, s1 │ │ │ │ - vmla.f32 s0, s14, s2 │ │ │ │ - vmul.f32 s14, s14, s1 │ │ │ │ - vnmls.f32 s14, s17, s2 │ │ │ │ - vstr s0, [r2] │ │ │ │ - vmul.f32 s0, s10, s3 │ │ │ │ - add r2, r5 │ │ │ │ - vnmls.f32 s0, s15, s4 │ │ │ │ - vmul.f32 s15, s15, s3 │ │ │ │ - vmla.f32 s15, s10, s4 │ │ │ │ - vldr s4, [sp, #20] │ │ │ │ - vstr s0, [r2] │ │ │ │ - vldr s0, [sp, #24] │ │ │ │ - vstr s14, [r1] │ │ │ │ - lsls r1, r3, #2 │ │ │ │ - vstr s15, [r6] │ │ │ │ - adds r2, r0, r1 │ │ │ │ - vadd.f32 s14, s4, s0 │ │ │ │ + vadd.f32 s15, s21, s28 │ │ │ │ + add r2, r9 │ │ │ │ + vsub.f32 s16, s15, s4 │ │ │ │ + vadd.f32 s15, s15, s4 │ │ │ │ + vmul.f32 s4, s16, s0 │ │ │ │ + vmla.f32 s4, s14, s1 │ │ │ │ + vmul.f32 s14, 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│ - vmul.f32 s12, s14, s19 │ │ │ │ - mul.w r2, r8, r3 │ │ │ │ - adds r4, r0, r2 │ │ │ │ - add r2, fp │ │ │ │ - vnmls.f32 s12, s15, s27 │ │ │ │ - vmul.f32 s15, s15, s19 │ │ │ │ - vmla.f32 s15, s14, s27 │ │ │ │ - vsub.f32 s14, s25, s28 │ │ │ │ - vstr s12, [lr] │ │ │ │ - vmul.f32 s12, s10, s29 │ │ │ │ - vnmls.f32 s12, s11, s18 │ │ │ │ - vstr s12, [r4] │ │ │ │ - movs r4, #20 │ │ │ │ - mul.w r4, r3, r4 │ │ │ │ - adds r6, r0, r4 │ │ │ │ - add r4, fp │ │ │ │ - vstr s15, [r6] │ │ │ │ - vadd.f32 s15, s20, s21 │ │ │ │ + vmul.f32 s12, s14, s29 │ │ │ │ + mla r2, r8, sl, r0 │ │ │ │ + vnmls.f32 s12, s15, s4 │ │ │ │ + vmul.f32 s15, s15, s29 │ │ │ │ + vmla.f32 s15, s14, s4 │ │ │ │ + vsub.f32 s14, s22, s25 │ │ │ │ + vstr s12, [r2] │ │ │ │ + vmul.f32 s12, s10, s27 │ │ │ │ + add.w r2, r0, r3 │ │ │ │ + add r3, r9 │ │ │ │ + vnmls.f32 s12, s11, s19 │ │ │ │ + vstr s12, [r2] │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ + add.w r1, r0, r2 │ │ │ │ + add r2, r9 │ │ │ │ + vstr s15, [r1] │ │ │ │ + vadd.f32 s15, s18, s20 │ │ │ │ + add.w r1, r9, r4 │ │ │ │ vadd.f32 s12, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vsub.f32 s15, s22, s31 │ │ │ │ + vsub.f32 s15, s21, s28 │ │ │ │ vsub.f32 s11, s15, s13 │ │ │ │ vadd.f32 s13, s15, s13 │ │ │ │ vmul.f32 s15, s11, s5 │ │ │ │ - vmla.f32 s15, s12, s6 │ │ │ │ + vmla.f32 s15, s12, s7 │ │ │ │ vmul.f32 s12, s12, s5 │ │ │ │ - vnmls.f32 s12, s11, s6 │ │ │ │ + vnmls.f32 s12, s11, s7 │ │ │ │ vstr s15, [r1] │ │ │ │ vmul.f32 s15, s14, s8 │ │ │ │ - add r1, r5 │ │ │ │ + add r1, ip │ │ │ │ vnmls.f32 s15, s13, s9 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vmla.f32 s13, s14, s9 │ │ │ │ vstr s15, [r1] │ │ │ │ - vstr s12, [r2] │ │ │ │ - vstr s13, [r4] │ │ │ │ - ldr r4, [sp, #60] @ 0x3c │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - add r0, r4 │ │ │ │ - add fp, r4 │ │ │ │ - ldr r4, [sp, #64] @ 0x40 │ │ │ │ - adds r5, r2, r4 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - str r5, [sp, #0] │ │ │ │ - add r2, r4 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + vstr s12, [r3] │ │ │ │ + ldrd r3, r1, [sp, #4] │ │ │ │ + vstr s13, [r2] │ │ │ │ ldr r2, [sp, #68] @ 0x44 │ │ │ │ - eors r3, r2 │ │ │ │ - eor.w sl, sl, r2 │ │ │ │ - eor.w ip, ip, r2 │ │ │ │ - ldr r2, [sp, #188] @ 0xbc │ │ │ │ - subs r2, #1 │ │ │ │ - str r2, [sp, #188] @ 0xbc │ │ │ │ - bne.w 7968c │ │ │ │ - add sp, #76 @ 0x4c │ │ │ │ + add r0, r2 │ │ │ │ + add r9, r2 │ │ │ │ + ldr r2, [sp, #72] @ 0x48 │ │ │ │ + add r3, r2 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + add.w r3, r1, r2 │ │ │ │ + str r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + eor.w sl, sl, r3 │ │ │ │ + eor.w fp, fp, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + ldr r3, [sp, #196] @ 0xc4 │ │ │ │ + subs r3, #1 │ │ │ │ + str r3, [sp, #196] @ 0xc4 │ │ │ │ + bne.w 7f698 │ │ │ │ + add sp, #84 @ 0x54 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00079d78 : │ │ │ │ - ldr r2, [pc, #8] @ (79d84 ) │ │ │ │ - ldr r1, [pc, #12] @ (79d88 ) │ │ │ │ +0007fddc : │ │ │ │ + ldr r2, [pc, #8] @ (7fde8 ) │ │ │ │ + ldr r1, [pc, #12] @ (7fdec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - lsrs r0, r3, #30 │ │ │ │ + ldr r7, [pc, #208] @ (7febc ) │ │ │ │ movs r0, r1 │ │ │ │ - pldw [pc, #4095] @ 7ad8b │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldr.w pc, [fp, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + mov r1, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #228 @ 0xe4 │ │ │ │ - strd r2, r3, [sp, #4] │ │ │ │ - ldr r3, [pc, #72] @ (79de4 ) │ │ │ │ + ldr r3, [pc, #76] @ (7fe5c ) │ │ │ │ + str r2, [sp, #8] │ │ │ │ + ldrd ip, lr, [sp, #328] @ 0x148 │ │ │ │ ldr r2, [sp, #340] @ 0x154 │ │ │ │ add r3, pc │ │ │ │ - ldr.w r8, [sp, #336] @ 0x150 │ │ │ │ - ldrd r9, fp, [sp, #328] @ 0x148 │ │ │ │ + ldr r4, [sp, #336] @ 0x150 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 7ae6e │ │ │ │ + ble.w 80f4a │ │ │ │ ldr r2, [sp, #348] @ 0x15c │ │ │ │ - mov sl, r1 │ │ │ │ - vldr s31, [pc, #36] @ 79dd8 │ │ │ │ - mov fp, r0 │ │ │ │ - vldr s29, [pc, #32] @ 79ddc │ │ │ │ - mov lr, r8 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r7, lr │ │ │ │ + mov lr, ip │ │ │ │ + mov ip, r1 │ │ │ │ + vldr s31, [pc, #36] @ 7fe50 │ │ │ │ + vldr s29, [pc, #36] @ 7fe54 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s28, [pc, #32] @ 7fe58 │ │ │ │ str r2, [sp, #212] @ 0xd4 │ │ │ │ ldr r2, [sp, #344] @ 0x158 │ │ │ │ - vldr s28, [pc, #24] @ 79de0 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #216] @ 0xd8 │ │ │ │ - ldr r2, [pc, #24] @ (79de8 ) │ │ │ │ + ldr r2, [pc, #24] @ (7fe60 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #220] @ 0xdc │ │ │ │ - b.n 79dec │ │ │ │ - nop │ │ │ │ + str r0, [sp, #4] │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ + str r2, [sp, #220] @ 0xdc │ │ │ │ + b.n 7fe64 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - ldr r6, [pc, #88] @ (79e40 ) │ │ │ │ + ldrh r4, [r3, #44] @ 0x2c │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r1, [sp, #332] @ 0x14c │ │ │ │ - movs r2, #124 @ 0x7c │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ - mvn.w ip, #27 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - mul.w r6, ip, r1 │ │ │ │ - vldr s4, [r5] │ │ │ │ - mla r5, r2, r1, r5 │ │ │ │ - mla r4, r2, lr, r3 │ │ │ │ - mov r2, r1 │ │ │ │ - mul.w ip, ip, lr │ │ │ │ - vldr s15, [r5] │ │ │ │ - vldr s11, [r4] │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + mov.w r9, r7, lsl #5 │ │ │ │ + mov.w fp, r4, lsl #5 │ │ │ │ + sub.w r2, r9, r7 │ │ │ │ + mov.w r0, r7, lsl #4 │ │ │ │ + sub.w r3, fp, r4 │ │ │ │ + mov.w r5, r4, lsl #4 │ │ │ │ + add.w r3, ip, r3, lsl #2 │ │ │ │ + add.w r2, r1, r2, lsl #2 │ │ │ │ + vldr s4, [r1] │ │ │ │ + sub.w r1, r7, r0 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + strd r0, r5, [sp, #12] │ │ │ │ + sub.w r0, r4, r5 │ │ │ │ + vldr s11, [r3] │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + mov.w r6, r7, lsl #3 │ │ │ │ + vldr s15, [r2] │ │ │ │ + add r2, r1 │ │ │ │ + add r3, r0 │ │ │ │ + sub.w r5, r7, r6 │ │ │ │ + mov.w sl, r7, lsl #6 │ │ │ │ + vldr s5, [r2] │ │ │ │ + sub.w r2, r2, r7, lsl #2 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + str r6, [sp, #100] @ 0x64 │ │ │ │ + vldr s10, [r3] │ │ │ │ + sub.w r3, r3, r4, lsl #2 │ │ │ │ + mov r6, r5 │ │ │ │ vadd.f32 s9, s4, s15 │ │ │ │ vsub.f32 s4, s4, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - mvn.w r3, #59 @ 0x3b │ │ │ │ - mul.w r2, r3, r2 │ │ │ │ + vldr s15, [ip] │ │ │ │ + str r6, [sp, #20] │ │ │ │ vadd.f32 s1, s15, s11 │ │ │ │ - mul.w r3, r3, lr │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ - add r5, r2 │ │ │ │ - add r4, r3 │ │ │ │ - vldr s5, [r5] │ │ │ │ - sub.w r5, r5, r1, lsl #2 │ │ │ │ - vldr s10, [r4] │ │ │ │ - sub.w r4, r4, lr, lsl #2 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add r5, r6 │ │ │ │ + vldr s15, [r2] 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r3, r5 │ │ │ │ vadd.f32 s7, s16, s15 │ │ │ │ vsub.f32 s15, s15, s16 │ │ │ │ vsub.f32 s16, s4, s0 │ │ │ │ vadd.f32 s4, s4, s0 │ │ │ │ vadd.f32 s5, s12, s3 │ │ │ │ - vstr s4, [sp, #60] @ 0x3c │ │ │ │ + vstr s16, [sp, #32] │ │ │ │ + vstr s4, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s4, s9, s2 │ │ │ │ vsub.f32 s9, s9, s2 │ │ │ │ - vstr s16, [sp, #56] @ 0x38 │ │ │ │ - vadd.f32 s26, s4, s5 │ │ │ │ + vadd.f32 s24, s4, s5 │ │ │ │ vsub.f32 s5, s4, s5 │ │ │ │ vsub.f32 s4, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ - vstr s5, [sp, #40] @ 0x28 │ │ │ │ + vstr s5, [sp, #108] @ 0x6c │ │ │ │ vadd.f32 s5, s8, s15 │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ - vstr s26, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s1, s5, s4 │ │ │ │ - vsub.f32 s27, s4, s5 │ │ │ │ + vsub.f32 s26, s4, s5 │ │ │ │ vadd.f32 s2, s9, s15 │ │ │ │ vsub.f32 s15, s9, s15 │ │ │ │ vsub.f32 s9, s13, s7 │ │ │ │ - vstr s1, [sp, #44] @ 0x2c │ │ │ │ + vstr s1, [sp, #112] @ 0x70 │ │ │ │ + vstr s26, [sp, #116] @ 0x74 │ │ │ │ + str r6, [sp, #88] @ 0x58 │ │ │ │ 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#16] │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mul.w r2, r1, r7 │ │ │ │ - movs r7, #92 @ 0x5c │ │ │ │ - str r2, [sp, #20] │ │ │ │ - mul.w r1, r1, lr │ │ │ │ - add r5, r2 │ │ │ │ - ldr r2, [sp, #332] @ 0x14c │ │ │ │ + vstr s12, [sp, #132] @ 0x84 │ │ │ │ vmul.f32 s14, s15, s31 │ │ │ │ - add r4, r1 │ │ │ │ - str r1, [sp, #28] │ │ │ │ - mvn.w r1, #35 @ 0x23 │ │ │ │ - vldr s9, [r5] │ │ │ │ + vldr s15, [r2] │ │ │ │ vmul.f32 s7, s13, s31 │ │ │ │ - mla r5, r7, r2, r5 │ │ │ │ - vstr s14, [sp, #84] @ 0x54 │ │ │ │ - vstr s7, [sp, #80] @ 0x50 │ │ │ │ - vldr s15, [r5] │ │ │ │ - add r5, r6 │ │ │ │ - mov r6, r2 │ │ │ │ + add r2, r5 │ │ │ │ + mvn.w r5, #35 @ 0x23 │ │ │ │ + vldr s10, [r2] │ │ │ │ + mla r2, r5, r7, r2 │ │ │ │ vadd.f32 s8, s9, s15 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - mla r4, r7, lr, r4 │ │ │ │ - vldr s10, [r5] │ │ │ │ - mla r5, r1, r2, r5 │ │ │ │ - movs r7, #100 @ 0x64 │ │ │ │ - vldr s13, [r4] │ │ │ │ - add r4, ip │ │ │ │ - mul.w r6, r7, r6 │ │ │ │ - str r6, [sp, #24] │ │ │ │ - vldr s7, [r4] │ │ │ │ - mla r4, r1, lr, r4 │ │ │ │ - lsls r1, r2, #5 │ │ │ │ + vldr s15, [r3] │ │ │ │ + mla r3, r6, r4, r3 │ │ │ │ + vstr s7, [sp, #56] @ 0x38 │ │ │ │ + vstr s14, [sp, #60] @ 0x3c │ │ │ │ + vldr s13, [r3] │ │ │ │ + add r3, r1 │ │ │ │ + vldr s7, [r3] │ │ │ │ + mla r3, r5, r4, r3 │ │ │ │ + mov.w r5, #100 @ 0x64 │ │ │ │ + mov r6, r5 │ │ │ │ + mul.w r5, r5, r7 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vldr s13, [r5] │ │ │ │ - subs r5, r5, r1 │ │ │ │ - mul.w r2, r7, lr │ │ │ │ - str r2, [sp, #32] │ │ │ │ - vadd.f32 s0, s10, s13 │ │ │ │ + vldr s13, [r2] │ │ │ │ + sub.w r2, r2, r9 │ │ │ │ + str r5, [sp, #92] @ 0x5c │ │ │ │ + vldr s3, [r2] │ │ │ │ + add r2, r5 │ │ │ │ + mul.w r5, r6, r4 │ │ │ │ + ldr r6, [sp, #20] │ │ │ │ + vadd.f32 s1, s10, s13 │ │ │ │ vsub.f32 s10, s10, s13 │ │ │ │ - vldr s3, [r5] │ │ │ │ - add r5, r6 │ │ │ │ - mov.w r6, lr, lsl #5 │ │ │ │ - vldr s13, [r4] │ │ │ │ - subs r4, r4, r6 │ │ │ │ - vadd.f32 s18, s8, s0 │ │ │ │ - vsub.f32 s8, s8, s0 │ │ │ │ + vldr s13, [r3] │ │ │ │ + sub.w r3, r3, fp │ │ │ │ + vldr s6, [r3] │ │ │ │ + add r3, r5 │ │ │ │ + add r5, ip │ │ │ │ + vadd.f32 s18, s8, s1 │ │ │ │ + vsub.f32 s8, s8, s1 │ │ │ │ vadd.f32 s11, s7, s13 │ │ │ │ vsub.f32 s7, s7, s13 │ │ │ │ - vldr s6, [r4] │ │ │ │ - add r4, r2 │ │ │ │ - vldr s13, [r5] │ │ │ │ - subs r5, r5, r3 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ - mov.w r3, lr, lsl #6 │ │ │ │ - vadd.f32 s1, s3, s13 │ │ │ │ - vldr s4, [r5] │ │ │ │ + vldr s13, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ + vldr s4, [r2] │ │ │ │ + sub.w r2, r2, r6 │ │ │ │ + vadd.f32 s0, s3, s13 │ │ │ │ vsub.f32 s3, s3, s13 │ │ │ │ - subs r5, r5, r2 │ │ │ │ - vldr s13, [r4] │ │ │ │ - subs r4, r4, r3 │ │ │ │ + vldr s13, [r3] │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ + vldr s2, [r3] │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ + mov.w r1, #108 @ 0x6c │ │ │ │ vadd.f32 s12, s6, s13 │ │ │ │ - vldr s2, [r4] │ │ │ │ vsub.f32 s13, s13, s6 │ │ │ │ - sub.w r4, r4, ip │ │ │ │ - vldr s6, [r5] │ │ │ │ - mov.w ip, #108 @ 0x6c │ │ │ │ - sub.w r5, r5, r8 │ │ │ │ + vldr s6, [r2] │ │ │ │ vadd.f32 s16, s4, s6 │ │ │ │ vsub.f32 s4, s4, s6 │ │ │ │ - vldr s6, [r4] │ │ │ │ - subs r4, r4, r0 │ │ │ │ + vldr s6, [r3] │ │ │ │ vadd.f32 s5, s2, s6 │ │ │ │ vsub.f32 s2, s2, s6 │ │ │ │ - vadd.f32 s17, s1, s16 │ │ │ │ - vsub.f32 s1, s1, s16 │ │ │ │ + vadd.f32 s17, s0, s16 │ │ │ │ + vsub.f32 s0, s0, s16 │ │ │ │ vsub.f32 s16, s13, s2 │ │ │ │ vadd.f32 s13, s13, s2 │ │ │ │ vadd.f32 s2, s15, s7 │ │ │ │ - vadd.f32 s6, s18, s17 │ │ │ │ - vsub.f32 s17, s18, s17 │ │ │ │ + vsub.f32 s23, s18, s17 │ │ │ │ vsub.f32 s15, s15, s7 │ │ │ │ - vadd.f32 s19, s1, s16 │ │ │ │ - vsub.f32 s20, s16, s1 │ │ │ │ - vsub.f32 s1, s13, s2 │ │ │ │ + vadd.f32 s6, s18, s17 │ │ │ │ + vadd.f32 s22, s0, s16 │ │ │ │ + vsub.f32 s19, s16, s0 │ │ │ │ + vsub.f32 s20, s13, s2 │ │ │ │ vadd.f32 s13, s13, s2 │ │ │ │ + vstr s23, [sp, #20] │ │ │ │ vadd.f32 s2, s14, s10 │ │ │ │ - vsub.f32 s16, s9, s11 │ │ │ │ - vstr s17, [sp, #132] @ 0x84 │ │ │ │ + vsub.f32 s0, s9, s11 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ - vadd.f32 s22, s8, s15 │ │ │ │ vadd.f32 s11, s9, s11 │ │ │ │ - vstr s19, [sp, #136] @ 0x88 │ │ │ │ - vmul.f32 s17, s2, s28 │ │ │ │ + vstr s22, [sp, #136] @ 0x88 │ │ │ │ + vstr s19, [sp, #140] @ 0x8c │ │ │ │ + vmul.f32 s16, s2, s28 │ │ │ │ vmul.f32 s2, s2, s29 │ │ │ │ - vmla.f32 s2, s16, s28 │ │ │ │ - vstr s20, [sp, #140] @ 0x8c │ │ │ │ - vnmls.f32 s17, s16, s29 │ │ │ │ - vsub.f32 s16, s4, s12 │ │ │ │ + vstr s20, [sp, #144] @ 0x90 │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ + vmla.f32 s2, s0, s28 │ │ │ │ + vnmls.f32 s16, s0, s29 │ │ │ │ + vsub.f32 s0, s4, s12 │ │ │ │ vadd.f32 s12, s12, s4 │ │ │ │ - vstr s2, [sp, #88] @ 0x58 │ │ │ │ - vsub.f32 s2, s3, s5 │ │ │ │ - vadd.f32 s5, s3, s5 │ │ │ │ + sub.w r2, r2, r6 │ │ │ │ vmul.f32 s4, s12, s29 │ │ │ │ vmul.f32 s12, s12, s28 │ │ │ │ + vstr s2, [sp, #64] @ 0x40 │ │ │ │ + vsub.f32 s2, s3, s5 │ │ │ │ + vadd.f32 s5, s3, s5 │ │ │ │ vsub.f32 s3, s8, s15 │ │ │ │ - vstr s17, [sp, #144] @ 0x90 │ │ │ │ - vmul.f32 s17, s16, s28 │ │ │ │ + vadd.f32 s8, s8, s15 │ │ │ │ + vstr s16, [sp, #148] @ 0x94 │ │ │ │ vmul.f32 s15, s14, s29 │ │ │ │ + vmul.f32 s16, s0, s28 │ │ │ │ vmul.f32 s14, s14, s28 │ │ │ │ vmla.f32 s12, s5, s29 │ │ │ │ vnmls.f32 s4, s5, s28 │ │ │ │ - vmov.f32 s30, s17 │ │ │ │ - vmla.f32 s30, s2, s29 │ │ │ │ vnmls.f32 s15, s11, s28 │ │ │ │ - vmul.f32 s2, s2, s28 │ │ │ │ + vmov.f32 s30, s16 │ │ │ │ vmov.f32 s9, s14 │ │ │ │ + vmla.f32 s30, s2, s29 │ │ │ │ + vmul.f32 s2, s2, s28 │ │ │ │ vmla.f32 s9, s11, s29 │ │ │ │ - vnmls.f32 s2, s16, s29 │ │ │ │ - vstr s30, [sp, #148] @ 0x94 │ │ │ │ - ldr r2, [sp, #332] @ 0x14c │ │ │ │ - vstr s12, [sp, #100] @ 0x64 │ │ │ │ - vldr s12, [r5] │ │ │ │ - vldr s10, [r4] │ │ │ │ - mla r4, ip, lr, r4 │ │ │ │ - mla r5, ip, r2, r5 │ │ │ │ - vstr s15, [sp, #104] @ 0x68 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - vstr s2, [sp, #92] @ 0x5c │ │ │ │ - vstr s9, [sp, #108] @ 0x6c │ │ │ │ - vldr s15, [r5] │ │ │ │ - vstr s3, [sp, #152] @ 0x98 │ │ │ │ - vstr s4, [sp, #96] @ 0x60 │ │ │ │ + vstr s4, [sp, #72] @ 0x48 │ │ │ │ + vstr s12, [sp, #76] @ 0x4c │ │ │ │ + vnmls.f32 s2, s0, s29 │ │ │ │ + vldr s12, [r2] │ │ │ │ + mla r2, r1, r7, r2 │ │ │ │ + vstr s8, [sp, #160] @ 0xa0 │ │ │ │ + vstr s3, [sp, #156] @ 0x9c │ │ │ │ + vstr s2, [sp, #68] @ 0x44 │ │ │ │ + vstr s15, [sp, #80] @ 0x50 │ │ │ │ + vldr s15, [r2] │ │ │ │ + vstr s9, [sp, #84] @ 0x54 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ + vstr s30, [sp, #152] @ 0x98 │ │ │ │ vadd.f32 s7, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - movs r4, #72 @ 0x48 │ │ │ │ - mov r7, r4 │ │ │ │ - vstr s22, [sp, #156] @ 0x9c │ │ │ │ - mla r4, r4, r2, r3 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ + mov r2, r1 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + vldr s10, [r3] │ │ │ │ + mla r3, r2, r4, r3 │ │ │ │ + vldr s15, [r3] │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ vadd.f32 s2, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - vldr s0, [r4] │ │ │ │ - movs r4, #52 @ 0x34 │ │ │ │ - mov ip, r4 │ │ │ │ - mla r4, r4, r2, r3 │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ - vldr s15, [r4] │ │ │ │ - mla r5, r7, lr, r2 │ │ │ │ - subs r4, r4, r1 │ │ │ │ - movs r7, #104 @ 0x68 │ │ │ │ - vadd.f32 s18, s0, s15 │ │ │ │ - vsub.f32 s0, s0, s15 │ │ │ │ - vldr s9, [r4] │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [sp, #332] @ 0x14c │ │ │ │ - vldr s20, [r5] │ │ │ │ - mla r5, ip, lr, r2 │ │ │ │ - mov.w ip, #84 @ 0x54 │ │ │ │ - mla r4, r7, r3, r4 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - vldr s15, [r5] │ │ │ │ - subs r5, r5, r6 │ │ │ │ - vldr s5, [r4] │ │ │ │ - subs r4, r4, r3 │ │ │ │ - vldr s11, [r5] │ │ │ │ - mla r5, r7, lr, r2 │ │ │ │ - ldr r3, [sp, #332] @ 0x14c │ │ │ │ - vadd.f32 s17, s20, s15 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ - vsub.f32 s20, s20, s15 │ │ │ │ - vldr s16, [r4] │ │ │ │ - vsub.f32 s15, s9, s5 │ │ │ │ - vldr s8, [r5] │ │ │ │ - vadd.f32 s9, s9, s5 │ │ │ │ - mla r4, ip, r3, r7 │ │ │ │ - mov.w r3, lr, lsl #6 │ │ │ │ - subs r5, r5, r3 │ │ │ │ + add r3, r7 │ │ │ │ + add.w r3, r1, r3, lsl #3 │ │ │ │ + vldr s1, [r3] │ │ │ │ + mov.w r3, #52 @ 0x34 │ │ │ │ + mov r6, r3 │ │ │ │ + mla r2, r3, r7, r1 │ │ │ │ + ldr r3, [sp, #104] @ 0x68 │ │ │ │ + vldr s15, [r2] │ │ │ │ + sub.w r2, r2, r9 │ │ │ │ + add.w r1, r3, r4 │ │ │ │ + vldr s9, [r2] │ │ │ │ + mov.w r2, #104 @ 0x68 │ │ │ │ + add.w r1, ip, r1, lsl #3 │ │ │ │ + mla r3, r6, r4, ip │ │ │ │ + mov r6, r2 │ │ │ │ + vldr s19, [r1] │ │ │ │ + vadd.f32 s17, s1, s15 │ │ │ │ + vsub.f32 s1, s1, s15 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + vldr s15, [r3] │ │ │ │ + sub.w r3, r3, fp │ │ │ │ + vldr s11, [r3] │ │ │ │ + mla r3, r6, r4, ip │ │ │ │ + mla r2, r2, r7, r1 │ │ │ │ + vldr s8, [r3] │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ + vadd.f32 s16, s19, s15 │ │ │ │ + vsub.f32 s19, s19, s15 │ │ │ │ + vldr s5, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ + vldr s0, [r2] │ │ │ │ + mov.w r2, #84 @ 0x54 │ │ │ │ + mov r6, r2 │ │ │ │ + mla r2, r2, r7, r1 │ │ │ │ + vldr s3, [r3] │ │ │ │ vadd.f32 s14, s11, s8 │ │ │ │ + mla r3, r6, r4, ip │ │ │ │ vsub.f32 s8, s8, s11 │ │ │ │ - mov r3, r2 │ │ │ │ - vldr s3, [r5] │ │ │ │ - mla r5, ip, lr, r2 │ │ │ │ - vldr s5, [r4] │ │ │ │ - vsub.f32 s19, s15, s14 │ │ │ │ + vsub.f32 s15, s9, s5 │ │ │ │ + vadd.f32 s9, s9, s5 │ │ │ │ + vldr s5, [r2] │ │ │ │ + vldr s11, [r3] │ │ │ │ + vsub.f32 s18, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - mov.w ip, #120 @ 0x78 │ │ │ │ - vldr s11, [r5] │ │ │ │ - vsub.f32 s4, s16, s5 │ │ │ │ - vadd.f32 s16, s16, s5 │ │ │ │ + vsub.f32 s4, s0, s5 │ │ │ │ + vadd.f32 s0, s0, s5 │ │ │ │ vadd.f32 s14, s3, s11 │ │ │ │ vsub.f32 s3, s3, s11 │ │ │ │ - vadd.f32 s21, s9, s16 │ │ │ │ - vsub.f32 s16, s16, s9 │ │ │ │ - vsub.f32 s9, s10, s20 │ │ │ │ - vadd.f32 s10, s10, s20 │ │ │ │ + vadd.f32 s20, s9, s0 │ │ │ │ + vsub.f32 s0, s0, s9 │ │ │ │ + vsub.f32 s9, s10, s19 │ │ │ │ + vadd.f32 s10, s10, s19 │ │ │ │ vsub.f32 s5, s4, s14 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ - vadd.f32 s14, s7, s18 │ │ │ │ - vsub.f32 s20, s12, s17 │ │ │ │ - vsub.f32 s7, s7, s18 │ │ │ │ - vadd.f32 s12, s12, s17 │ │ │ │ - vadd.f32 s25, s16, s9 │ │ │ │ - vsub.f32 s9, s9, s16 │ │ │ │ - vadd.f32 s16, s8, s3 │ │ │ │ + vadd.f32 s14, s7, s17 │ │ │ │ + vsub.f32 s19, s12, s16 │ │ │ │ + vsub.f32 s7, s7, s17 │ │ │ │ + vadd.f32 s12, s12, s16 │ │ │ │ + vadd.f32 s25, s0, s9 │ │ │ │ + vsub.f32 s9, s9, s0 │ │ │ │ + vadd.f32 s0, s8, s3 │ │ │ │ vsub.f32 s8, s8, s3 │ │ │ │ - vadd.f32 s11, s14, s21 │ │ │ │ - vsub.f32 s14, s14, s21 │ │ │ │ - vstr s25, [sp, #160] @ 0xa0 │ │ │ │ - vsub.f32 s23, s10, s16 │ │ │ │ + vadd.f32 s27, s14, s20 │ │ │ │ + vsub.f32 s14, s14, s20 │ │ │ │ + vsub.f32 s22, s10, s0 │ │ │ │ + vadd.f32 s10, s10, s0 │ │ │ │ + vadd.f32 s0, s18, s5 │ │ │ │ + vsub.f32 s5, s5, s18 │ │ │ │ + vstr s27, [sp, #100] @ 0x64 │ │ │ │ + ldr r6, [sp, #88] @ 0x58 │ │ │ │ vadd.f32 s3, s7, s8 │ │ │ │ - vstr s11, [sp, #16] │ │ │ │ - vadd.f32 s11, s10, s16 │ │ │ │ - vadd.f32 s16, s19, s5 │ │ │ │ - vsub.f32 s5, s5, s19 │ │ │ │ vsub.f32 s7, s7, s8 │ │ │ │ - vstr s11, [sp, #164] @ 0xa4 │ │ │ │ - vmul.f32 s16, s16, s31 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ + vstr s10, [sp, #104] @ 0x68 │ │ │ │ + vmul.f32 s0, s0, s31 │ │ │ │ vmul.f32 s5, s5, s31 │ │ │ │ + add r2, r6 │ │ │ │ + ldr r6, [sp, #96] @ 0x60 │ │ │ │ + vstr s25, [sp, #164] @ 0xa4 │ │ │ │ vstr s3, [sp, #192] @ 0xc0 │ │ │ │ - add r4, r2 │ │ │ │ - ldr r2, [sp, #332] @ 0x14c │ │ │ │ - vadd.f32 s21, s20, s16 │ │ │ │ - vsub.f32 s20, s20, s16 │ │ │ │ - vsub.f32 s16, s4, s15 │ │ │ │ + vadd.f32 s21, s19, s0 │ │ │ │ + vsub.f32 s19, s19, s0 │ │ │ │ + add r3, r6 │ │ │ │ + vsub.f32 s0, s4, s15 │ │ │ │ vadd.f32 s15, s15, s4 │ │ │ │ - vstr s20, [sp, #172] @ 0xac │ │ │ │ - vadd.f32 s20, s2, s0 │ │ │ │ - vmul.f32 s15, s15, s31 │ │ │ │ - vsub.f32 s2, s2, s0 │ │ │ │ - vmul.f32 s16, s16, s31 │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ vstr s21, [sp, #168] @ 0xa8 │ │ │ │ + vmul.f32 s15, s15, s31 │ │ │ │ + vmul.f32 s0, s0, s31 │ │ │ │ + vstr s19, [sp, #172] @ 0xac │ │ │ │ + vadd.f32 s19, s2, s1 │ │ │ │ + vsub.f32 s2, s2, s1 │ │ │ │ vsub.f32 s8, s12, s15 │ │ │ │ - vadd.f32 s0, s5, s2 │ │ │ │ + vadd.f32 s4, s12, s15 │ │ │ │ + vadd.f32 s25, s0, s19 │ │ │ │ + vadd.f32 s18, s5, s2 │ │ │ │ + vsub.f32 s0, s19, s0 │ │ │ │ vsub.f32 s19, s2, s5 │ │ │ │ - vldr s5, [r4] │ │ │ │ - mla r4, ip, r2, r7 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - vadd.f32 s22, s16, s20 │ │ │ │ - vsub.f32 s25, s20, s16 │ │ │ │ + vldr s5, [r2] │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ vstr s8, [sp, #196] @ 0xc4 │ │ │ │ - vadd.f32 s8, s12, s15 │ │ │ │ - add r5, r2 │ │ │ │ - mov r2, r3 │ │ │ │ - vldr s12, [r4] │ │ │ │ + vldr s8, [r3] │ │ │ │ + sub.w r2, r2, r7 │ │ │ │ + vstr s4, [sp, #200] @ 0xc8 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + add.w r2, r1, r2, lsl #3 │ │ │ │ vstr s19, [sp, #188] @ 0xbc │ │ │ │ - vstr s8, [sp, #200] @ 0xc8 │ │ │ │ - vldr s8, [r5] │ │ │ │ - mla r5, ip, lr, r3 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ + vstr s18, [sp, #184] @ 0xb8 │ │ │ │ + vldr s12, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ + vstr s25, [sp, #176] @ 0xb0 │ │ │ │ + sub.w r3, r3, r4 │ │ │ │ + vldr s19, [r2] │ │ │ │ + add.w r2, r1, r6 │ │ │ │ + add.w r3, ip, r3, lsl #3 │ │ │ │ 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│ │ │ │ + mov.w r2, #88 @ 0x58 │ │ │ │ + add r3, ip │ │ │ │ mov r6, r2 │ │ │ │ - vldr s0, [r5] │ │ │ │ - mla r4, r0, r4, r7 │ │ │ │ - mla r5, r0, lr, r2 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - vadd.f32 s25, s21, s8 │ │ │ │ - vsub.f32 s21, s21, s8 │ │ │ │ - vldr s16, [r4] │ │ │ │ - subs r4, r4, r2 │ │ │ │ - vldr s4, [r5] │ │ │ │ - subs r5, r5, r3 │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ + mla r2, r2, r7, r1 │ │ │ │ + vadd.f32 s26, s19, s8 │ │ │ │ + vsub.f32 s19, s19, s8 │ │ │ │ + vldr s8, [r3] │ │ │ │ + sub.w r3, r3, fp │ │ │ │ + mov fp, r6 │ │ │ │ + mov.w r6, lr, lsl #5 │ │ │ │ + vldr s0, [r2] │ │ │ │ + sub.w r2, r2, sl │ │ │ │ + vldr s1, [r3] │ │ │ │ + mla r3, fp, r4, ip │ │ │ │ + vadd.f32 s25, s20, s8 │ │ │ │ + vsub.f32 s20, s20, s8 │ │ │ │ + vldr s4, [r3] │ │ │ │ + sub.w r3, r3, r0 │ │ │ │ + vsub.f32 s8, s2, s0 │ │ │ │ + vadd.f32 s2, s2, s0 │ │ │ │ vsub.f32 s30, s5, s25 │ │ │ │ - vsub.f32 s8, s2, s16 │ │ │ │ - vadd.f32 s2, s2, s16 │ │ │ │ - adds r0, r7, r2 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - vadd.f32 s3, s0, s4 │ │ │ │ - vldr s18, [r5] │ │ │ │ - adds r1, r6, r2 │ │ │ │ - vsub.f32 s4, s4, s0 │ │ │ │ - vldr s22, [r0] │ │ │ │ vadd.f32 s5, s5, s25 │ │ │ │ - vldr s0, [r4] │ │ │ │ - mov.w r3, r9, lsl #6 │ │ │ │ + vadd.f32 s3, s1, s4 │ │ │ │ + vsub.f32 s4, s4, s1 │ │ │ │ + vldr s1, [r2] │ │ │ │ + ldr r2, [sp, #92] @ 0x5c │ │ │ │ vsub.f32 s27, s8, s3 │ │ │ │ vadd.f32 s8, s8, s3 │ │ │ │ - vldr s3, [r1] │ │ │ │ - add.w r2, fp, r3 │ │ │ │ - vsub.f32 s17, s0, s22 │ │ │ │ - vadd.f32 s0, s0, s22 │ │ │ │ - mov.w r0, r9, lsl #4 │ │ │ │ - mov.w r6, r9, lsl #3 │ │ │ │ - vadd.f32 s16, s18, s3 │ │ │ │ - vsub.f32 s18, s18, s3 │ │ │ │ - str r6, [sp, #32] │ │ │ │ - vadd.f32 s22, s2, s0 │ │ │ │ - vsub.f32 s0, s0, s2 │ │ │ │ - vsub.f32 s2, s12, s21 │ │ │ │ - vadd.f32 s12, s12, s21 │ │ │ │ - vsub.f32 s3, s17, s16 │ │ │ │ - vadd.f32 s21, s4, s18 │ │ │ │ - vadd.f32 s17, s17, s16 │ │ │ │ - vadd.f32 s16, s15, s26 │ │ │ │ + add r2, r1 │ │ │ │ + vldr s21, [r2] │ │ │ │ + vldr s17, [r3] │ │ │ │ + mov.w r3, lr, lsl #6 │ │ │ │ + str r6, [sp, #16] │ │ │ │ + vldr s3, [r5] │ │ │ │ + vsub.f32 s16, s1, s21 │ │ │ │ + vadd.f32 s1, s1, s21 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + vadd.f32 s0, s17, s3 │ │ │ │ + vsub.f32 s17, s17, s3 │ │ │ │ + add.w r2, r1, r3 │ │ │ │ + vadd.f32 s21, s2, s1 │ │ │ │ + vsub.f32 s1, s1, s2 │ │ │ │ + vsub.f32 s2, s12, s20 │ │ │ │ + vadd.f32 s12, s12, s20 │ │ │ │ + vsub.f32 s3, s16, s0 │ │ │ │ + vadd.f32 s20, s4, s17 │ │ │ │ + vadd.f32 s16, s16, s0 │ │ │ │ + vadd.f32 s0, s15, s26 │ │ │ │ vsub.f32 s15, s15, s26 │ │ │ │ - vldr s26, [sp, #36] @ 0x24 │ │ │ │ - vsub.f32 s4, s4, s18 │ │ │ │ - vadd.f32 s24, s16, s22 │ │ │ │ - vsub.f32 s16, s16, s22 │ │ │ │ - vadd.f32 s22, s0, s2 │ │ │ │ - vsub.f32 s2, s2, s0 │ │ │ │ - vsub.f32 s0, s12, s21 │ │ │ │ - vadd.f32 s12, s12, s21 │ │ │ │ - vadd.f32 s21, s27, s3 │ │ │ │ + vldr s26, [sp, #116] @ 0x74 │ │ │ │ + vsub.f32 s4, s4, s17 │ │ │ │ + vadd.f32 s23, s0, s21 │ │ │ │ + vsub.f32 s0, s0, s21 │ │ │ │ + vadd.f32 s21, s1, s2 │ │ │ │ + vsub.f32 s2, s2, s1 │ │ │ │ + vsub.f32 s1, s12, s20 │ │ │ │ + vadd.f32 s12, s12, s20 │ │ │ │ + vadd.f32 s20, s27, s3 │ │ │ │ vsub.f32 s3, s3, s27 │ │ │ │ - vldr s27, [sp, #48] @ 0x30 │ │ │ │ - vmul.f32 s21, s21, s31 │ │ │ │ + vldr s27, [sp, #100] @ 0x64 │ │ │ │ + vmul.f32 s20, s20, s31 │ │ │ │ vmul.f32 s3, s3, s31 │ │ │ │ - vadd.f32 s11, s30, s21 │ │ │ │ - vsub.f32 s30, s30, s21 │ │ │ │ - vsub.f32 s21, s17, s8 │ │ │ │ - vadd.f32 s8, s8, s17 │ │ │ │ - vstr s11, [sp, #112] @ 0x70 │ │ │ │ - vsub.f32 s11, s20, s19 │ │ │ │ - vmul.f32 s21, s21, s31 │ │ │ │ - vadd.f32 s19, s19, s20 │ │ │ │ + vadd.f32 s11, s30, s20 │ │ │ │ + vsub.f32 s30, s30, s20 │ │ │ │ + vsub.f32 s20, s16, s8 │ │ │ │ + vadd.f32 s8, s8, s16 │ │ │ │ + vstr s11, [sp, #24] │ │ │ │ + vsub.f32 s11, s19, s18 │ │ │ │ + vadd.f32 s18, s18, s19 │ │ │ │ + vmul.f32 s20, s20, s31 │ │ │ │ vmul.f32 s8, s8, s31 │ │ │ │ - vadd.f32 s10, s21, s11 │ │ │ │ - vsub.f32 s21, s11, s21 │ │ │ │ - vsub.f32 s11, s3, s19 │ │ │ │ + vadd.f32 s19, s3, s18 │ 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vsub.f32 s15, s8, s15 │ │ │ │ + mul.w r6, r9, lr │ │ │ │ + add.w r9, r0, r6 │ │ │ │ + str r6, [sp, #20] │ │ │ │ + mov.w r6, lr, lsl #3 │ │ │ │ + vmul.f32 s2, s0, s7 │ │ │ │ + vmla.f32 s2, s4, s9 │ │ │ │ + vmul.f32 s4, s4, s7 │ │ │ │ + vldr s7, [sp, #56] @ 0x38 │ │ │ │ + vnmls.f32 s4, s0, s9 │ │ │ │ + vldr s0, [sp, #48] @ 0x30 │ │ │ │ + vstr s2, [r9] │ │ │ │ + add r9, r3 │ │ │ │ + vldr s2, [pc, #-172] @ 8096c │ │ │ │ + vstr s4, [r9] │ │ │ │ + add.w r9, r6, lr │ │ │ │ + mov.w r6, r9, lsl #2 │ │ │ │ + add.w r9, r8, r9, lsl #3 │ │ │ │ + add.w sl, r0, r6 │ │ │ │ + str r6, [sp, #128] @ 0x80 │ │ │ │ + mov r6, r0 │ │ │ │ + mov.w r0, lr, lsl #3 │ │ │ │ + vstr s14, [sl] │ │ │ │ vmul.f32 s14, s15, s6 │ │ │ │ + add sl, r3 │ │ │ │ + add r0, r8 │ │ │ │ + vstr s1, [sl] │ │ │ │ + add.w sl, r6, fp │ │ │ │ + add fp, r8 │ │ │ │ + vldr s1, [pc, #-224] @ 80970 │ │ │ │ vmla.f32 s14, s3, s10 │ │ │ │ vmul.f32 s3, s3, s6 │ │ │ │ - vstr s1, [r8] │ │ │ │ - mov.w r8, #20 │ │ │ │ - vldr s1, [pc, #-96] @ 7a8f8 │ │ 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│ + vsub.f32 s20, s13, s20 │ │ │ │ vsub.f32 s13, s7, s24 │ │ │ │ vsub.f32 s7, s27, s30 │ │ │ │ vsub.f32 s6, s13, s7 │ │ │ │ vadd.f32 s13, s13, s7 │ │ │ │ vadd.f32 s7, s8, s14 │ │ │ │ vsub.f32 s14, s8, s14 │ │ │ │ vsub.f32 s4, s6, s9 │ │ │ │ vadd.f32 s8, s9, s6 │ │ │ │ - vldr s6, [pc, #-280] @ 7a908 │ │ │ │ + vldr s6, [pc, #-360] @ 80980 │ │ │ │ vmul.f32 s5, s4, s3 │ │ │ │ vmla.f32 s5, s7, s2 │ │ │ │ vmul.f32 s7, s7, s3 │ │ │ │ vnmls.f32 s7, s4, s2 │ │ │ │ - vadd.f32 s4, s21, s13 │ │ │ │ - vsub.f32 s13, s13, s21 │ │ │ │ - vldr s21, [sp, #76] @ 0x4c │ │ │ │ - vstr s5, [r8] │ │ │ │ - mov.w r8, #72 @ 0x48 │ │ │ │ + vadd.f32 s4, s20, s13 │ │ │ │ + vsub.f32 s13, s13, s20 │ │ │ │ + vstr s5, [r0] │ │ │ │ vmul.f32 s5, s4, s1 │ │ │ │ - mla r8, r8, r9, sl │ │ │ │ - vstr s7, [r8] │ │ │ │ + ldr r0, [sp, #108] @ 0x6c │ │ │ │ + vstr s7, [r9] │ │ │ │ vsub.f32 s7, s10, s15 │ │ │ │ - add.w r8, sl, r7 │ │ │ │ + mov.w r9, #104 @ 0x68 │ │ │ │ + add r0, r8 │ │ │ │ vadd.f32 s15, s10, s15 │ │ │ │ - vldr s10, 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r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0007ae78 : │ │ │ │ - ldr r2, [pc, #8] @ (7ae84 ) │ │ │ │ - ldr r1, [pc, #12] @ (7ae88 ) │ │ │ │ +00080f68 : │ │ │ │ + ldr r2, [pc, #8] @ (80f74 ) │ │ │ │ + ldr r1, [pc, #12] @ (80f78 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - cdp2 0, 12, cr0, cr8, cr7, {0} │ │ │ │ - vrecps.f32 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r7, [pc, #1000] @ (7b27c ) │ │ │ │ + subs r5, #216 @ 0xd8 │ │ │ │ + movs r0, r1 │ │ │ │ + mrc 15, 3, APSR_nzcv, cr15, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r2 │ │ │ │ vpush {d8-d14} │ │ │ │ sub sp, #20 │ │ │ │ - add r7, pc │ │ │ │ - ldr r4, [sp, #124] @ 0x7c │ │ │ │ - ldrd lr, r5, [sp, #112] @ 0x70 │ │ │ │ - cmp r4, #0 │ │ │ │ - ldr r6, [sp, #120] @ 0x78 │ │ │ │ - ble.w 7b260 │ │ │ │ - ldr r4, [sp, #132] @ 0x84 │ │ │ │ - mov.w fp, #24 │ │ │ │ - ldr.w ip, [pc, #976] @ 7b280 │ │ │ │ - mov sl, r2 │ │ │ │ - vldr s6, [pc, #948] @ 7b26c │ │ │ │ + ldr r6, [pc, #1008] @ (8138c ) │ │ │ │ + ldrd r5, r7, [sp, #120] @ 0x78 │ │ │ │ + ldrd r2, r4, [sp, #112] @ 0x70 │ │ │ │ + add r6, pc │ │ │ │ + cmp r7, #0 │ │ │ │ + ble.w 81394 │ │ │ │ + ldr r7, [sp, #132] @ 0x84 │ │ │ │ vmov.f32 s7, #80 @ 0x3e800000 0.250 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - ldr r4, [sp, #128] @ 0x80 │ │ │ │ - vldr s8, [pc, #940] @ 7b270 │ │ │ │ - vldr s9, [pc, #940] @ 7b274 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #8] │ │ │ │ - ldr.w r7, [r7, ip] │ │ │ │ - vldr s10, [pc, #932] @ 7b278 │ │ │ │ + vldr s6, [pc, #968] @ 8137c │ │ │ │ + vldr s8, [pc, #968] @ 81380 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vldr s9, [pc, #964] @ 81384 │ │ │ │ + str r7, [sp, #4] │ │ │ │ + ldr r7, [sp, #128] @ 0x80 │ │ │ │ + vldr s10, [pc, #960] @ 81388 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + ldr r7, [pc, #960] @ (81390 ) │ │ │ │ + ldr r6, [r6, r7] │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r4, [r7, #0] │ │ │ │ - str r4, [sp, #12] │ │ │ │ - mov r4, lr │ │ │ │ - add.w r2, sl, r5, lsl #3 │ │ │ │ - movs r3, #28 │ │ │ │ - mov.w lr, r5, lsl #2 │ │ │ │ - mvn.w r8, #19 │ │ │ │ - mov.w ip, #12 │ │ │ │ - vldr s25, [r2] │ │ │ │ - mla r2, r3, r5, r2 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - mul.w ip, ip, r6 │ │ │ │ + ldr r6, [r6, #0] │ │ │ │ + str r6, [sp, #12] │ │ │ │ + mov.w r6, r4, lsl #3 │ │ │ │ + mvn.w r3, #19 │ │ │ │ + mov.w ip, r4, lsl #2 │ │ │ │ + add.w r7, fp, r6 │ │ │ │ + sub.w r6, r6, r4 │ │ │ │ + add.w r8, r5, r5, lsl #1 │ │ │ │ + add.w r9, r4, r4, lsl #1 │ │ │ │ + vldr s25, [r7] │ │ │ │ + add.w r7, r7, r6, lsl #2 │ │ │ │ + mov.w lr, r8, lsl #2 │ │ │ │ + ldr r6, [sp, #0] │ │ │ │ + mov.w sl, r2, lsl #4 │ │ │ │ + vldr s3, [r7] │ │ │ │ + sub.w r7, r7, r4, lsl #4 │ │ │ │ vmov.f32 s19, s25 │ │ │ │ - vldr s3, [r2] │ │ │ │ - sub.w r2, r2, r5, lsl #4 │ │ │ │ - add.w r7, r3, r6, lsl #3 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, lr │ │ │ │ - vldr s26, [r7] │ │ │ │ + vldr s15, [r7] │ │ │ │ add r7, ip │ │ │ │ + add.w r6, r6, r5, lsl #3 │ │ │ │ + vldr s26, [r6] │ │ │ │ + add r6, lr │ │ │ │ vadd.f32 s11, s3, s15 │ │ │ │ vsub.f32 s3, s3, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - mla r2, r8, r5, r2 │ │ │ │ + vldr s15, [r7] │ │ │ │ + mla r7, r3, r4, r7 │ │ │ │ vmov.f32 s18, s26 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r7, r9, lsl #3 │ │ │ │ + sub.w r9, r4, ip │ │ │ │ vmul.f32 s20, s3, s9 │ │ │ │ vmul.f32 s3, s3, s8 │ │ │ │ - vldr s14, [r2] │ │ │ │ - mla r2, fp, r5, r2 │ │ │ │ + vldr s27, [r7] │ │ │ │ + add.w r7, r7, r9, lsl #2 │ │ │ │ + mov.w r9, r2, lsl #2 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s27, [r2] │ │ │ │ + vmov.f32 s17, s27 │ │ │ │ vnmls.f32 s20, s15, s8 │ │ │ │ vmla.f32 s3, s15, s9 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add.w r7, r7, r6, lsl #4 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w r6, r6, r5, lsl #4 │ │ │ │ vsub.f32 s14, s13, s11 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ - vmov.f32 s17, s27 │ │ │ │ - vldr s12, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ + vldr s12, [r6] │ │ │ │ + sub.w r6, r6, lr │ │ │ │ + vldr s24, [r6] │ │ │ │ + mla r6, r3, r5, r6 │ │ │ │ vmls.f32 s19, s11, s7 │ │ │ │ vadd.f32 s11, s25, s11 │ │ │ │ - vldr s24, [r7] │ │ │ │ - mla r7, r8, r6, r7 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vmul.f32 s14, s14, s6 │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - mvn.w r8, #11 │ │ │ │ - vmul.f32 s14, s14, s6 │ │ │ │ - vldr s12, [r7] │ │ │ │ - mla r7, fp, r6, r7 │ │ │ │ - mla r2, r8, r5, r2 │ │ │ │ + vldr s12, [r6] │ │ │ │ + add.w r6, r6, r8, lsl #3 │ │ │ │ vmul.f32 s0, s13, s8 │ │ │ │ - mov.w r8, r4, lsl #4 │ │ │ │ vadd.f32 s4, s24, s12 │ │ │ │ vsub.f32 s24, s24, s12 │ │ │ │ - sub.w lr, r2, lr │ │ │ │ vadd.f32 s12, s15, s24 │ │ │ │ vmla.f32 s0, s4, s9 │ │ │ │ vsub.f32 s24, s24, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - movs r2, #20 │ │ │ │ + vldr s15, [r7] │ │ │ │ + sub.w r7, r7, ip │ │ │ │ + add ip, r4 │ │ │ │ vmul.f32 s5, s12, s6 │ │ │ │ vmul.f32 s12, s13, s9 │ │ │ │ vmls.f32 s18, s24, s7 │ │ │ │ vadd.f32 s24, s26, s24 │ │ │ │ vnmls.f32 s12, s4, s8 │ │ │ │ - vldr s4, [sl] │ │ │ │ + vldr s4, [fp] │ │ │ │ vadd.f32 s28, s4, s15 │ │ │ │ vsub.f32 s4, s4, s15 │ │ │ │ - vldr s15, [lr] │ │ │ │ - mla lr, r2, r5, lr │ │ │ │ + vldr s15, [r7] │ │ │ │ + add.w r7, r7, ip, lsl #2 │ │ │ │ + vldr s2, [r7] │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ vmul.f32 s21, s4, s9 │ │ │ │ vmul.f32 s4, s4, s8 │ │ │ │ - vldr s2, [lr] │ │ │ │ vadd.f32 s13, s15, s2 │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ vsub.f32 s1, s13, s28 │ │ │ │ vadd.f32 s28, s28, s13 │ │ │ │ - vldr s13, [r7] │ │ │ │ - sub.w r7, r7, ip │ │ │ │ + vldr s13, [r6] │ │ │ │ + sub.w r6, r6, lr │ │ │ │ vnmls.f32 s21, s15, s8 │ │ │ │ vmla.f32 s4, s15, s9 │ │ │ │ vldr s15, [r3] │ │ │ │ - movs r3, #28 │ │ │ │ - vldr s23, [r7] │ │ │ │ - sub.w r7, r7, r6, lsl #2 │ │ │ │ + vldr s23, [r6] │ │ │ │ + sub.w r6, r6, r7 │ │ │ │ + add r7, r5 │ │ │ │ vadd.f32 s27, s27, s28 │ │ │ │ vmls.f32 s17, s28, s7 │ │ │ │ vmul.f32 s1, s1, s6 │ │ │ │ vsub.f32 s29, s23, s15 │ │ │ │ vadd.f32 s23, s23, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - mla r7, r2, r6, r7 │ │ │ │ + vldr s15, [r6] │ │ │ │ + add.w r6, r6, r7, lsl #2 │ │ │ │ + add.w r7, r9, r2 │ │ │ │ vsub.f32 s25, s11, s27 │ │ │ │ - mul.w r2, r4, r2 │ │ │ │ vadd.f32 s11, s11, s27 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + vldr s16, [r6] │ │ │ │ + add.w r6, r0, r7 │ │ │ │ vmul.f32 s2, s29, s8 │ │ │ │ - vldr s16, [r7] │ │ │ │ - adds r7, r0, r2 │ │ │ │ vadd.f32 s11, s11, s11 │ │ │ │ vadd.f32 s22, s15, s16 │ │ │ │ vsub.f32 s16, s16, s15 │ │ │ │ vstr s11, [r0] │ │ │ │ vsub.f32 s11, s18, s5 │ │ │ │ vsub.f32 s15, s16, s23 │ │ │ │ vadd.f32 s23, s23, s16 │ │ │ │ vmov.f32 s16, s13 │ │ │ │ vmla.f32 s2, s22, s9 │ │ │ │ vmul.f32 s22, s22, s8 │ │ │ │ vsub.f32 s13, s13, s23 │ │ │ │ vmla.f32 s16, s23, s7 │ │ │ │ - vmul.f32 s15, s15, s6 │ │ │ │ vnmls.f32 s22, s29, s9 │ │ │ │ + vmul.f32 s15, s15, s6 │ │ │ │ vadd.f32 s23, s24, s13 │ │ │ │ vsub.f32 s13, s13, s24 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ - vstr s13, [r7] │ │ │ │ + vstr s13, [r6] │ │ │ │ vsub.f32 s13, s23, s25 │ │ │ │ - lsls r7, r4, #3 │ │ │ │ - add.w ip, r1, r7 │ │ │ │ + mov.w r6, r2, lsl #3 │ │ │ │ + add.w ip, r1, r6 │ │ │ │ vmul.f32 s13, s13, s10 │ │ │ │ vstr s13, [ip] │ │ │ │ vadd.f32 s13, s25, s23 │ │ │ │ - mla ip, r3, r4, r1 │ │ │ │ + sub.w ip, r6, r2 │ │ │ │ + add.w ip, r1, ip, lsl #2 │ │ │ │ vadd.f32 s23, s20, s11 │ │ │ │ vsub.f32 s11, s11, s20 │ │ │ │ vsub.f32 s20, s17, s1 │ │ │ │ vadd.f32 s1, s1, s17 │ │ │ │ vmul.f32 s13, s13, s10 │ │ │ │ vstr s13, [ip] │ │ │ │ vsub.f32 s13, s19, s14 │ │ │ │ - add.w ip, r0, r8 │ │ │ │ - add r8, r1 │ │ │ │ + add.w ip, r0, sl │ │ │ │ + add sl, r1 │ │ │ │ vadd.f32 s25, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vadd.f32 s12, s22, s20 │ │ │ │ vsub.f32 s20, s22, s20 │ │ │ │ vadd.f32 s22, s15, s16 │ │ │ │ vsub.f32 s15, s15, s16 │ │ │ │ vsub.f32 s24, s22, s21 │ │ │ │ vadd.f32 s21, s21, s22 │ │ │ │ vadd.f32 s22, s25, s12 │ │ │ │ vsub.f32 s12, s12, s25 │ │ │ │ vadd.f32 s22, s22, s22 │ │ │ │ vstr s22, [ip] │ │ │ │ vsub.f32 s22, s20, s13 │ │ │ │ - mul.w ip, fp, r4 │ │ │ │ + add.w ip, r2, r2, lsl #1 │ │ │ │ vadd.f32 s13, s13, s20 │ │ │ │ - add.w lr, r0, ip │ │ │ │ - add ip, r1 │ │ │ │ + mov.w lr, ip, lsl #3 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + add.w r8, r0, lr │ │ │ │ + add lr, r1 │ │ │ │ vadd.f32 s22, s22, s22 │ │ │ │ - vstr s22, [lr] │ │ │ │ + vstr s22, [r8] │ │ │ │ vsub.f32 s22, s21, s11 │ │ │ │ - mov.w lr, #36 @ 0x24 │ │ │ │ vadd.f32 s11, s11, s21 │ │ │ │ - mul.w lr, lr, r4 │ │ │ │ + add.w r8, r6, r2 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + add.w r3, r0, r8 │ │ │ │ + add r8, r1 │ │ │ │ vadd.f32 s22, s22, s22 │ │ │ │ vsub.f32 s21, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - add.w r9, r0, lr │ │ │ │ - add lr, r1 │ │ │ │ - vstr s22, [r9] │ │ │ │ + vstr s22, [r3] │ │ │ │ vsub.f32 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s12, s3 │ │ │ │ vadd.f32 s3, s2, s1 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ vsub.f32 s2, s2, s1 │ │ │ │ - add.w r9, r1, ip │ │ │ │ - add ip, r0 │ │ │ │ vadd.f32 s5, s14, s3 │ │ │ │ vsub.f32 s14, s14, s3 │ │ │ │ - vstr s13, [r9] │ │ │ │ - add.w r9, r0, r4, lsl #5 │ │ │ │ - vadd.f32 s13, s4, s15 │ │ │ │ - vsub.f32 s15, s15, s4 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ vadd.f32 s5, s5, s5 │ │ │ │ - vstr s5, [r9] │ │ │ │ + vstr s5, [lr] │ │ │ │ vsub.f32 s5, s2, s11 │ │ │ │ vadd.f32 s2, s11, s2 │ │ │ │ vadd.f32 s5, s5, s5 │ │ │ │ - vstr s5, [r7] │ │ │ │ + vstr s5, [r6] │ │ │ │ vadd.f32 s5, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ - add r7, r2 │ │ │ │ - add r2, r1 │ │ │ │ + add r6, r7 │ │ │ │ + add r7, r1 │ │ │ │ vadd.f32 s5, s5, s5 │ │ │ │ vadd.f32 s12, s2, s15 │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ - vstr s5, [r7] │ │ │ │ + vstr s5, [r6] │ │ │ │ vadd.f32 s5, s0, s13 │ │ │ │ - vmul.f32 s15, s15, s10 │ │ │ │ vmul.f32 s12, s12, s10 │ │ │ │ + vmul.f32 s15, s15, s10 │ │ │ │ + ldr r6, [sp, #4] │ │ │ │ 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{d8-d14} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 80fd8 │ │ │ │ + b.n 81394 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ - subs r5, #28 │ │ │ │ + ldrb r2, [r2, #16] │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ - ... │ │ │ │ + movs r0, r0 │ │ │ │ + add sp, #20 │ │ │ │ + vpop {d8-d14} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0007b284 : │ │ │ │ - ldr r2, [pc, #8] @ (7b290 ) │ │ │ │ - ldr r1, [pc, #12] @ (7b294 ) │ │ │ │ +000813b0 : │ │ │ │ + ldr r2, [pc, #8] @ (813bc ) │ │ │ │ + ldr r1, [pc, #12] @ (813c0 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - @ instruction: 0xfaec0007 │ │ │ │ - @ instruction: 0xfbffffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r9, r0 │ │ │ │ - mov sl, r2 │ │ │ │ + subs r1, #192 @ 0xc0 │ │ │ │ + movs r0, r1 │ │ │ │ + @ instruction: 0xfbc3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #44 @ 0x2c │ │ │ │ - ldr.w r2, [pc, #1072] @ 7b6d8 │ │ │ │ - ldr r0, [sp, #156] @ 0x9c │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ + ldr.w r2, [pc, #1060] @ 81808 │ │ │ │ + str r0, [sp, #8] │ │ │ │ + ldrd r4, r5, [sp, #152] @ 0x98 │ │ │ │ + ldr r0, [sp, #164] @ 0xa4 │ │ │ │ add r2, pc │ │ │ │ - ldrd r4, r5, [sp, #144] @ 0x90 │ │ │ │ + ldr r6, [sp, #160] @ 0xa0 │ │ │ │ cmp r0, #0 │ │ │ │ - ldr r6, [sp, #152] @ 0x98 │ │ │ │ - ble.w 7b8ba │ │ │ │ - ldr r0, [sp, #164] @ 0xa4 │ │ │ │ - vldr s26, [pc, #1000] @ 7b6a8 │ │ │ │ - vldr s31, [pc, #1000] @ 7b6ac │ │ │ │ - lsls r0, r0, #2 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r0, r3, lr │ │ │ │ - mvn.w ip, #19 │ │ │ │ + str r2, [sp, #44] @ 0x2c │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + mov.w r9, r6, lsl #2 │ │ │ │ + mvn.w lr, #19 │ │ │ │ + mov.w r7, r6, lsl #3 │ │ │ │ vmov.f32 s4, #96 @ 0x3f000000 0.5 │ │ │ │ - mov.w r8, #36 @ 0x24 │ │ │ │ - mul.w r2, r2, r6 │ │ │ │ - mov.w fp, r5, lsl #3 │ │ │ │ - vldr s15, [r0] │ │ │ │ - mul.w ip, ip, r5 │ │ │ │ - add r0, r2 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - movs r2, #48 @ 0x30 │ │ │ │ - mvn.w r7, #27 │ │ │ │ vmov.f32 s18, #80 @ 0x3e800000 0.250 │ │ │ │ + add.w r8, r9, r6 │ │ │ │ + add.w r2, r5, r5, lsl #1 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + mul.w lr, lr, r5 │ │ │ │ + add.w r0, r3, r7 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + mov.w ip, r5, lsl #3 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, r8 │ │ │ │ + add.w sl, ip, r5 │ │ │ │ + sub.w fp, r5, ip │ │ │ │ vldr s14, [r0] │ │ │ │ - mla r2, r2, r5, sl │ │ │ │ + add.w r2, r3, r2, lsl #4 │ │ │ │ vmul.f32 s16, s14, s31 │ │ │ │ vnmls.f32 s16, s15, s26 │ │ │ │ vmul.f32 s15, s15, s31 │ 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vldr s22, [r0] │ │ │ │ - subs r0, r0, r7 │ │ │ │ - mvn.w r7, #27 │ │ │ │ + sub.w r0, r0, r8 │ │ │ │ + sub.w r8, r6, r7 │ │ │ │ vldr s14, [r2] │ │ │ │ - add r2, fp │ │ │ │ + add r2, ip │ │ │ │ vadd.f32 s12, s15, s7 │ │ │ │ - vldr s8, [r0] │ │ │ │ - add r0, lr │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ + sub.w ip, ip, r5 │ │ │ │ + vldr s8, [r0] │ │ │ │ + add r0, r7 │ │ │ │ + add.w ip, r2, ip, lsl #2 │ │ │ │ vldr s9, [r2] │ │ │ │ + sub.w r2, r6, r9 │ │ │ │ vldr s6, [r0] │ │ │ │ - mla r0, r7, r6, r0 │ │ │ │ + add.w r0, r0, r8, lsl #2 │ │ │ │ + vldr s15, [r0] │ │ │ │ + add r0, r7 │ │ │ │ + sub.w r7, r7, r6 │ │ │ │ vadd.f32 s11, s14, s9 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ - vldr s15, [r0] │ │ │ │ - add r0, lr │ │ │ │ - mov.w lr, #28 │ │ │ │ + add.w r7, r0, r7, lsl #2 │ │ │ │ + vldr s9, [r0] │ │ │ │ + vldr s23, [r7] │ │ │ │ + add.w r7, r7, r2, lsl #3 │ │ │ │ vadd.f32 s10, s12, s11 │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ - vldr s9, [r0] │ │ │ │ + vsub.f32 s5, s15, s9 │ │ │ │ vsub.f32 s12, s8, s6 │ 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81820 │ │ │ │ vmul.f32 s8, s14, s6 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ - vmla.f32 s14, s0, s6 │ │ │ │ - vmov.f32 s6, s3 │ │ │ │ - vstr s9, [r8] │ │ │ │ - add.w r8, r1, r4, lsl #2 │ │ │ │ - vldr s9, [pc, #-156] @ 7b6ec │ │ │ │ - vnmls.f32 s8, s0, s5 │ │ │ │ vstr s7, [r2] │ │ │ │ sub.w r2, r2, lr │ │ │ │ - mov.w lr, #24 │ │ │ │ + vnmls.f32 s8, s0, s5 │ │ │ │ + vmla.f32 s14, s0, s6 │ │ │ │ + vldr s5, [sp, #24] │ │ │ │ vmul.f32 s12, s17, s9 │ │ │ │ vmul.f32 s9, s1, s9 │ │ │ │ - vmla.f32 s9, s17, s2 │ │ │ │ - vldr s5, [sp, #16] │ │ │ │ - mla lr, lr, r4, r1 │ │ │ │ + vmov.f32 s6, s3 │ │ │ │ vnmls.f32 s12, s1, s2 │ │ │ │ + vmla.f32 s9, s17, s2 │ │ │ │ vmul.f32 s7, s12, s26 │ │ │ │ vnmls.f32 s7, s8, s31 │ │ │ │ vmul.f32 s8, s8, s26 │ │ │ │ vmla.f32 s8, s12, s31 │ │ │ │ vadd.f32 s12, s9, s14 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ vmla.f32 s6, s12, s4 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ vmul.f32 s14, s14, s30 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ - vldr s3, [sp, #24] │ │ │ │ - vstr s12, [r8] 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vmla.f32 s14, s3, s6 │ │ │ │ vmul.f32 s8, s12, s31 │ │ │ │ vmla.f32 s8, s14, s26 │ │ │ │ vmul.f32 s14, s14, s31 │ │ │ │ vnmls.f32 s14, s12, s26 │ │ │ │ vmul.f32 s12, s5, s6 │ │ │ │ vnmls.f32 s12, s3, s7 │ │ │ │ vadd.f32 s13, s12, s15 │ │ │ │ @@ -132168,160 +134969,183 @@ │ │ │ │ vmul.f32 s15, s15, s30 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ vstr s13, [r1] │ │ │ │ vsub.f32 s13, s15, s11 │ │ │ │ vadd.f32 s15, s11, s15 │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vstr s12, [r0] │ │ │ │ + vstr s12, [r7] │ │ │ │ vstr s14, [r2] │ │ │ │ vadd.f32 s14, s8, s15 │ │ │ │ - subs r2, r2, r7 │ │ │ │ + sub.w r2, r2, r0 │ │ │ │ vsub.f32 s15, s8, s15 │ │ │ │ vstr s14, [r2] │ │ │ │ - movs r2, #40 @ 0x28 │ │ │ │ - mla r2, r2, r4, r1 │ │ │ │ - vstr s15, [r2] │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - add r9, r2 │ │ │ │ - add r1, r2 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - add sl, r2 │ │ │ │ + mov r2, r3 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ + vstr s15, [fp] │ │ │ │ + ldr r0, [sp, #36] @ 0x24 │ │ │ │ + add r2, r0 │ │ │ │ + add r1, r0 │ │ │ │ + str r2, [sp, #8] │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ add r3, r2 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - eors r4, r2 │ │ │ │ - eors r5, r2 │ │ │ │ - eors r6, r2 │ │ │ │ - ldr r2, [sp, #156] @ 0x9c │ │ │ │ - subs r2, #1 │ │ │ │ - str r2, [sp, #156] @ 0x9c │ │ │ │ - bne.w 7b2e8 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ + str r3, [sp, #0] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + add r3, r2 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + ldr r3, [sp, #44] @ 0x2c │ │ │ │ + eor.w r4, r4, r3 │ │ │ │ + eor.w r5, r5, r3 │ │ │ │ + eor.w r6, r6, r3 │ │ │ │ + ldr r3, [sp, #164] @ 0xa4 │ │ │ │ + subs r3, #1 │ │ │ │ + str r3, [sp, #164] @ 0xa4 │ │ │ │ + bne.w 8142a │ │ │ │ + add sp, #52 @ 0x34 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0007b8c4 : │ │ │ │ - ldr r2, [pc, #8] @ (7b8d0 ) │ │ │ │ - ldr r1, [pc, #12] @ (7b8d4 ) │ │ │ │ +00081a44 : │ │ │ │ + ldr r2, [pc, #8] @ (81a50 ) │ │ │ │ + ldr r1, [pc, #12] @ (81a54 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f77c │ │ │ │ - @ instruction: 0xf4dc0007 │ │ │ │ - vst4. {d31[0],d33[0],d35[0],d37[0]}, [fp :256] │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ + adds r3, #92 @ 0x5c │ │ │ │ + movs r0, r1 │ │ │ │ + ldr??.w pc, [r7, #255]! │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #28] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r7, [sp, #20] │ │ │ │ ldr r5, [sp, #36] @ 0x24 │ │ │ │ add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ add.w ip, r7, ip, lsl #3 │ │ │ │ - bge.n 7b954 │ │ │ │ + bge.n 81ae2 │ │ │ │ cmp r5, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #8 │ │ │ │ - bne.n 7b956 │ │ │ │ + bne.n 81af0 │ │ │ │ vldr s13, [r3] │ │ │ │ mov r5, r2 │ │ │ │ - vldr s14, [r2] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ + cmp r6, r4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vldr s10, [r0] │ │ │ │ - subs r2, #4 │ │ │ │ - vldr s15, [r1] │ │ │ │ add.w ip, ip, #8 │ │ │ │ - cmp r6, r4 │ │ │ │ - vsub.f32 s12, s10, s14 │ │ │ │ - vadd.f32 s14, s14, s10 │ │ │ │ + vldr s15, [r1] │ │ │ │ + vldr s14, [r2, #4] │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ + vsub.f32 s12, s10, s14 │ │ │ │ + vadd.f32 s14, s14, s10 │ │ │ │ vstmia r0!, {s14} │ │ │ │ vstr s15, [r5] │ │ │ │ mov r5, r3 │ │ │ │ - vldr s13, [ip, #-12] │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vldr s15, [ip, #-16] │ │ │ │ + vldr s13, [ip, #-12] │ │ │ │ vmul.f32 s14, s11, s13 │ │ │ │ vnmls.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vstmia r1!, {s14} │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 7b8f8 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 81a82 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, ip, #8 │ │ │ │ rsb lr, r5, #0 │ │ │ │ vldr s11, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s13, [r0] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w ip, ip, #8 │ │ │ │ - vldr s10, [r2] │ │ │ │ cmp r6, r4 │ │ │ │ + vldr s13, [r0] │ │ │ │ vldr s14, [r1] │ │ │ │ - vsub.f32 s12, s13, s10 │ │ │ │ - vadd.f32 s13, s13, s10 │ │ │ │ + vldr s10, [r2] │ │ │ │ vadd.f32 s15, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ + vsub.f32 s12, s13, s10 │ │ │ │ + vadd.f32 s13, s13, s10 │ │ │ │ vstr s13, [r0] │ │ │ │ add r0, r5 │ │ │ │ vstr s14, [r2] │ │ │ │ add r2, lr │ │ │ │ - vldr s13, [ip, #-12] │ │ │ │ vldr s11, [ip, #-16] │ │ │ │ + vldr s13, [ip, #-12] │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vmla.f32 s15, s12, s13 │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ + vmla.f32 s15, s12, s13 │ │ │ │ vstr s14, [r1] │ │ │ │ add r1, r5 │ │ │ │ vstr s15, [r3] │ │ │ │ add r3, lr │ │ │ │ - bne.n 7b960 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 81afc │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0007b9bc : │ │ │ │ - ldr r2, [pc, #12] @ (7b9cc ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7b9d0 ) │ │ │ │ +00081b68 : │ │ │ │ + ldr r2, [pc, #12] @ (81b78 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (81b7c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ands.w r0, r2, #8847360 @ 0x870000 │ │ │ │ - vmaxnm.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + adds r2, #100 @ 0x64 │ │ │ │ + movs r0, r1 │ │ │ │ + mcr2 15, 7, pc, cr3, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ - mla ip, ip, r6, r4 │ │ │ │ - bge.n 7baea │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w ip, r4, r6, lsl #3 │ │ │ │ + bge.w 81cb0 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #24 │ │ │ │ - bne.n 7baee │ │ │ │ + bne.w 81cc6 │ │ │ │ add.w r8, r2, lr │ │ │ │ vldr s11, [r0] │ │ │ │ add.w r4, r3, lr │ │ │ │ add.w r9, r0, lr │ │ │ │ add.w r6, r1, lr │ │ │ │ - mov sl, r2 │ │ │ │ vldr s15, [r8] │ │ │ │ - adds r5, #1 │ │ │ │ + mov sl, r2 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + cmp r7, r5 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vldr s14, [r4] │ │ │ │ - subs r2, #4 │ │ │ │ - vldr s12, [r9] │ │ │ │ add.w ip, ip, #24 │ │ │ │ + vldr s12, [r9] │ │ │ │ vadd.f32 s9, s15, s11 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - cmp r7, r5 │ │ │ │ vldr s7, [r6] │ │ │ │ vsub.f32 s10, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vldr s15, [r2, #4] │ │ │ │ vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ @@ -132329,186 +135153,193 @@ │ │ │ │ vadd.f32 s15, s15, s7 │ │ │ │ vadd.f32 s7, s8, s9 │ │ │ │ vsub.f32 s9, s9, s8 │ │ │ │ vstmia r0!, {s7} │ │ │ │ vadd.f32 s7, s13, s10 │ │ │ │ vsub.f32 s10, s10, s13 │ │ │ │ vstr s7, [sl] │ │ │ │ - vldr s13, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s7, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s13, [ip, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s8, s13, s10 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s7, s10 │ │ │ │ vnmls.f32 s8, s7, s9 │ │ │ │ + vmla.f32 s13, s7, s10 │ │ │ │ vadd.f32 s7, s12, s14 │ │ │ │ vsub.f32 s9, s11, s15 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vstr s8, [r9] │ │ │ │ vstr s13, [r8] │ │ │ │ mov r8, r3 │ │ │ │ - vldr s8, [ip, #-44] @ 0xffffffd4 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vldr s13, [ip, #-48] @ 0xffffffd0 │ │ │ │ + vldr s8, [ip, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s10, s8, s7 │ │ │ │ vnmls.f32 s10, s13, s9 │ │ │ │ vmul.f32 s13, s13, s7 │ │ │ │ vmla.f32 s13, s8, s9 │ │ │ │ vstmia r1!, {s10} │ │ │ │ vstr s13, [r8] │ │ │ │ - vldr s11, [ip, #-28] @ 0xffffffe4 │ │ │ │ vldr s12, [ip, #-32] @ 0xffffffe0 │ │ │ │ + vldr s11, [ip, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s12, s15 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s12, s14 │ │ │ │ vstr s13, [r6] │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.n 7b9fe │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.n 81bc0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add.w ip, ip, #24 │ │ │ │ rsb sl, r4, #0 │ │ │ │ add.w r9, r2, lr │ │ │ │ add.w r6, r3, lr │ │ │ │ vldr s15, [r0] │ │ │ │ add.w fp, r0, lr │ │ │ │ - vldr s13, [r1] │ │ │ │ add.w r8, r1, lr │ │ │ │ - vldr s14, [r9] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s12, [r6] │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ add.w ip, ip, #24 │ │ │ │ - vldr s11, [r2] │ │ │ │ cmp r7, r5 │ │ │ │ + vldr s12, [r6] │ │ │ │ + vldr s14, [r9] │ │ │ │ + vldr s11, [r2] │ │ │ │ + vldr s7, [r3] │ │ │ │ vadd.f32 s10, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vldr s12, [fp] │ │ │ │ - vldr s7, [r3] │ │ │ │ vadd.f32 s8, s12, s11 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ vldr s11, [r8] │ │ │ │ vsub.f32 s9, s11, s7 │ │ │ │ vadd.f32 s11, s11, s7 │ │ │ │ vadd.f32 s7, s10, s8 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ vstr s7, [r0] │ │ │ │ vadd.f32 s7, s14, s9 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ add r0, r4 │ │ │ │ vstr s7, [r2] │ │ │ │ add r2, sl │ │ │ │ - vldr s8, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s7, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s8, [ip, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s9, s14, s8 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ + vnmls.f32 s9, s10, s7 │ │ │ │ vmla.f32 s14, s10, s8 │ │ │ │ vadd.f32 s8, s13, s12 │ │ │ │ - vnmls.f32 s9, s10, s7 │ │ │ │ vstr s9, [fp] │ │ │ │ vstr s14, [r9] │ │ │ │ vsub.f32 s14, s15, s11 │ │ │ │ - vldr s7, [ip, #-44] @ 0xffffffd4 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ vldr s9, [ip, #-48] @ 0xffffffd0 │ │ │ │ + vldr s7, [ip, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s10, s8, s7 │ │ │ │ vnmls.f32 s10, s14, s9 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vmla.f32 s14, s8, s9 │ │ │ │ vstr s10, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s13, s12 │ │ │ │ - vldr s11, [ip, #-28] @ 0xffffffe4 │ │ │ │ add r3, sl │ │ │ │ vldr s12, [ip, #-32] @ 0xffffffe0 │ │ │ │ + vldr s11, [ip, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s14, s12 │ │ │ │ vstr s13, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 7baf8 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.n 81cd2 │ │ │ │ + b.n 81cb0 │ │ │ │ │ │ │ │ -0007bbe8 : │ │ │ │ - ldr r2, [pc, #12] @ (7bbf8 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7bbfc ) │ │ │ │ +00081dc0 : │ │ │ │ + ldr r2, [pc, #12] @ (81dd0 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (81dd4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xf2160007 │ │ │ │ - stc2l 15, cr15, [r1, #1020]! @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w lr, #40 @ 0x28 │ │ │ │ - ldr r7, [pc, #1000] @ (7bff4 ) │ │ │ │ + adds r0, #60 @ 0x3c │ │ │ │ + movs r0, r1 │ │ │ │ + ldc2 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #20 │ │ │ │ - add r7, pc │ │ │ │ - ldr r6, [sp, #80] @ 0x50 │ │ │ │ - ldr.w r8, [sp, #76] @ 0x4c │ │ │ │ + ldrd lr, r6, [sp, #76] @ 0x4c │ │ │ │ + ldrd r5, r4, [sp, #84] @ 0x54 │ │ │ │ + ldr r7, [pc, #536] @ (82014 ) │ │ │ │ add.w ip, r6, #4294967295 @ 0xffffffff │ │ │ │ ldr r6, [sp, #72] @ 0x48 │ │ │ │ - ldr r4, [sp, #88] @ 0x58 │ │ │ │ - mla ip, lr, ip, r6 │ │ │ │ - ldrd r6, r5, [sp, #80] @ 0x50 │ │ │ │ + add.w ip, ip, ip, lsl #2 │ │ │ │ + add r7, pc │ │ │ │ + add.w ip, r6, ip, lsl #3 │ │ │ │ + ldr r6, [sp, #80] @ 0x50 │ │ │ │ cmp r6, r5 │ │ │ │ - bge.w 7be04 │ │ │ │ - ldr r6, [pc, #968] @ (7bff8 ) │ │ │ │ + bge.w 81ff8 │ │ │ │ + ldr r6, [pc, #512] @ (82018 ) │ │ │ │ cmp r4, #1 │ │ │ │ ldr r6, [r7, r6] │ │ │ │ ldr r5, [r6, #0] │ │ │ │ str r5, [sp, #8] │ │ │ │ - bne.w 7be0e │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ - vldr s6, [pc, #940] @ 7bff0 │ │ │ │ - mov r5, r8 │ │ │ │ + bne.w 82020 │ │ │ │ + vldr s6, [pc, #504] @ 8201c │ │ │ │ vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r4, r5, #3 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov r5, lr │ │ │ │ + mov.w r4, r5, lsl #3 │ │ │ │ vldr s14, [r0] │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ add.w lr, r2, r4 │ │ │ │ - adds r7, r3, r4 │ │ │ │ - lsls r6, r5, #2 │ │ │ │ + add.w r7, r3, r4 │ │ │ │ vldr s13, [r1] │ │ │ │ add.w r8, r0, r4 │ │ │ │ add.w r9, r2, r6 │ │ │ │ vldr s15, [lr] │ │ │ │ add.w sl, r0, r6 │ │ │ │ - vldr s9, [r2] │ │ │ │ add r4, r1 │ │ │ │ - vldr s4, [r9] │ │ │ │ add.w fp, r1, r6 │ │ │ │ + add r6, r3 │ │ │ │ + vldr s9, [r2] │ │ │ │ + str r4, [sp, #4] │ │ │ │ + vldr s8, [sl] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - add r6, r3 │ │ │ │ - vldr s8, [sl] │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ + vldr s4, [r9] │ │ │ │ vldr s3, [fp] │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vldr s13, [r8] │ │ │ │ - str r4, [sp, #4] │ │ │ │ vadd.f32 s10, s9, s13 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vadd.f32 s9, s8, s4 │ │ │ │ vsub.f32 s4, s4, s8 │ │ │ │ vldr s8, [r3] │ │ │ │ vsub.f32 s5, s13, s4 │ │ │ │ vadd.f32 s4, s4, s13 │ │ │ │ vldr s13, [r4] │ │ │ │ vadd.f32 s0, s9, s10 │ │ │ │ vsub.f32 s10, s10, s9 │ │ │ │ mov r4, r2 │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vsub.f32 s2, s13, s8 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ vldr s13, [r6] │ │ │ │ vadd.f32 s18, s4, s14 │ │ │ │ vmul.f32 s10, s10, s6 │ │ │ │ vmls.f32 s14, s4, s7 │ │ │ │ vmul.f32 s5, s5, s6 │ │ │ │ @@ -132525,118 +135356,130 @@ │ │ │ │ vadd.f32 s8, s1, s11 │ │ │ │ vsub.f32 s16, s15, s13 │ │ │ │ vmls.f32 s11, s1, s7 │ │ │ │ vmul.f32 s9, s9, s6 │ │ │ │ vmla.f32 s15, s13, s7 │ │ │ │ vstr s8, [r4] │ │ │ │ mov r4, r3 │ │ │ │ - vldr s8, [ip, #-60] @ 0xffffffc4 │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vldr s17, [ip, #-64] @ 0xffffffc0 │ │ │ │ - vmul.f32 s2, s8, s16 │ │ │ │ - vmul.f32 s8, s8, s18 │ │ │ │ - vmla.f32 s8, s17, s16 │ │ │ │ + vldr s8, [ip, #-60] @ 0xffffffc4 │ │ │ │ vsub.f32 s1, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ + vmul.f32 s2, s8, s16 │ │ │ │ + vmul.f32 s8, s8, s18 │ │ │ │ vnmls.f32 s2, s17, s18 │ │ │ │ + vmla.f32 s8, s17, s16 │ │ │ │ vstr s2, [fp] │ │ │ │ vstr s8, [r6] │ │ │ │ vsub.f32 s8, s12, s9 │ │ │ │ - vldr s2, [ip, #-68] @ 0xffffffbc │ │ │ │ vadd.f32 s12, s12, s9 │ │ │ │ vldr s10, [ip, #-72] @ 0xffffffb8 │ │ │ │ + vldr s2, [ip, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s9, s2, s1 │ │ │ │ vnmls.f32 s9, s10, s8 │ │ │ │ vmul.f32 s10, s10, s1 │ │ │ │ vmla.f32 s10, s2, s8 │ │ │ │ vstr s9, [sl] │ │ │ │ vstr s10, [r9] │ │ │ │ - vldr s8, [ip, #-52] @ 0xffffffcc │ │ │ │ vldr s10, [ip, #-56] @ 0xffffffc8 │ │ │ │ + vldr s8, [ip, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s9, s8, s11 │ │ │ │ vnmls.f32 s9, s10, s12 │ │ │ │ vmul.f32 s10, s10, s11 │ │ │ │ - vmla.f32 s10, s8, s12 │ │ │ │ vadd.f32 s11, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ + vmla.f32 s10, s8, s12 │ │ │ │ vstr s9, [r8] │ │ │ │ vsub.f32 s9, s14, s3 │ │ │ │ - vstr s10, [lr] │ │ │ │ vadd.f32 s14, s14, s3 │ │ │ │ - vldr s13, [ip, #-76] @ 0xffffffb4 │ │ │ │ + vstr s10, [lr] │ │ │ │ vldr s10, [ip, #-80] @ 0xffffffb0 │ │ │ │ + vldr s13, [ip, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s10, s11 │ │ │ │ vnmls.f32 s12, s10, s9 │ │ │ │ + vmla.f32 s13, s10, s11 │ │ │ │ vstmia r1!, {s12} │ │ │ │ vstr s13, [r4] │ │ │ │ vldr s11, [ip, #-48] @ 0xffffffd0 │ │ │ │ vldr s13, [ip, #-44] @ 0xffffffd4 │ │ │ │ ldr r4, [sp, #4] │ │ │ │ vmul.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s14 │ │ │ │ - vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ + vmla.f32 s13, s11, s15 │ │ │ │ vstr s12, [r4] │ │ │ │ ldr r4, [sp, #80] @ 0x50 │ │ │ │ vstr s13, [r7] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r4, [sp, #80] @ 0x50 │ │ │ │ ldr r4, [sp, #8] │ │ │ │ - eors r5, r4 │ │ │ │ - ldrd r6, r4, [sp, #80] @ 0x50 │ │ │ │ + ldr r6, [sp, #80] @ 0x50 │ │ │ │ + eor.w r5, r5, r4 │ │ │ │ + ldr r4, [sp, #84] @ 0x54 │ │ │ │ cmp r4, r6 │ │ │ │ - bne.w 7bc4a │ │ │ │ + bne.w 81e30 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - add ip, lr │ │ │ │ - vldr s6, [pc, #476] @ 7bff0 │ │ │ │ - mov r5, r8 │ │ │ │ - str r4, [sp, #4] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr r6, [r5, #88] @ 0x58 │ │ │ │ + movs r0, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ + cbz r7, 82094 │ │ │ │ + subs r7, #93 @ 0x5d │ │ │ │ + vldr s6, [pc, #-8] @ 8201c │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ vmov.f32 s7, #96 @ 0x3f000000 0.5 │ │ │ │ - negs r4, r4 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov r5, lr │ │ │ │ + str r4, [sp, #4] │ │ │ │ + rsb r4, r4, #0 │ │ │ │ str r4, [sp, #12] │ │ │ │ - lsls r4, r5, #3 │ │ │ │ + mov.w r4, r5, lsl #3 │ │ │ │ vldr s15, [r0] │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov.w r6, r5, lsl #2 │ │ │ │ add.w lr, r2, r4 │ │ │ │ - adds r7, r3, r4 │ │ │ │ - lsls r6, r5, #2 │ │ │ │ + add.w r7, r3, r4 │ │ │ │ add.w r8, r0, r4 │ │ │ │ add.w r9, r2, r6 │ │ │ │ - add.w sl, r0, r6 │ │ │ │ vldr s14, [lr] │ │ │ │ + add.w sl, r0, r6 │ │ │ │ add r4, r1 │ │ │ │ - vldr s13, [r7] │ │ │ │ add.w fp, r1, r6 │ │ │ │ - vldr s8, [sl] │ │ │ │ add r6, r3 │ │ │ │ + vldr s13, [r7] │ │ │ │ + vldr s8, [sl] │ │ │ │ vadd.f32 s10, s15, s14 │ │ │ │ vsub.f32 s4, s15, s14 │ │ │ │ vldr s15, [r1] │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ vldr s9, [r8] │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s11, s15, s13 │ │ │ │ vldr s15, [r2] │ │ │ │ vldr s13, [r9] │ │ │ │ vadd.f32 s12, s9, s15 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ vadd.f32 s15, s13, s8 │ │ │ │ vsub.f32 s13, s13, s8 │ │ │ │ vldr s8, [fp] │ │ │ │ vadd.f32 s0, s12, s15 │ │ │ │ vadd.f32 s3, s9, s13 │ │ │ │ vsub.f32 s5, s9, s13 │ │ │ │ - vsub.f32 s12, s12, s15 │ │ │ │ vldr s13, [r6] │ │ │ │ - vldr s15, [r3] │ │ │ │ + vsub.f32 s12, s12, s15 │ │ │ │ vldr s9, [r4] │ │ │ │ + vldr s15, [r3] │ │ │ │ vadd.f32 s17, s4, s3 │ │ │ │ vmul.f32 s12, s12, s6 │ │ │ │ vmul.f32 s5, s5, s6 │ │ │ │ vsub.f32 s16, s9, s15 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ vsub.f32 s15, s8, s13 │ │ │ │ vadd.f32 s8, s8, s13 │ │ │ │ @@ -132649,187 +135492,181 @@ │ │ │ │ vmls.f32 s10, s0, s7 │ │ │ │ vmul.f32 s15, s15, s6 │ │ │ │ vstr s13, [r0] │ │ │ │ vadd.f32 s13, s11, s1 │ │ │ │ vmls.f32 s11, s1, s7 │ │ │ │ vstr s13, [r2] │ │ │ │ vsub.f32 s13, s14, s8 │ │ │ │ - vldr s16, [ip, #-60] @ 0xffffffc4 │ │ │ │ vldr s18, [ip, #-64] @ 0xffffffc0 │ │ │ │ + vldr s16, [ip, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s9, s13, s16 │ │ │ │ vmul.f32 s13, s13, s18 │ │ │ │ - vmla.f32 s13, s17, s16 │ │ │ │ vnmls.f32 s9, s17, s18 │ │ │ │ + vmla.f32 s13, s17, s16 │ │ │ │ vstr s9, [fp] │ │ │ │ vsub.f32 s9, s11, s12 │ │ │ │ - vstr s13, [r6] │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ - vldr s1, [ip, #-68] @ 0xffffffbc │ │ │ │ + vstr s13, [r6] │ │ │ │ vsub.f32 s13, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vldr s10, [ip, #-72] @ 0xffffffb8 │ │ │ │ + vldr s1, [ip, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s11, s9, s1 │ │ │ │ vnmls.f32 s11, s13, s10 │ │ │ │ vmul.f32 s13, s13, s1 │ │ │ │ vmla.f32 s13, s9, s10 │ │ │ │ vstr s11, [sl] │ │ │ │ vstr s13, [r9] │ │ │ │ - vldr s10, [ip, #-52] @ 0xffffffcc │ │ │ │ vldr s11, [ip, #-56] @ 0xffffffc8 │ │ │ │ + vldr s10, [ip, #-52] @ 0xffffffcc │ │ │ │ vmul.f32 s13, s12, s10 │ │ │ │ vnmls.f32 s13, s15, s11 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vmla.f32 s15, s12, s11 │ │ │ │ vstr s13, [r8] │ │ │ │ vstr s15, [lr] │ │ │ │ vmov.f32 s15, s4 │ │ │ │ - vmls.f32 s15, s3, s7 │ │ │ │ - vldr s11, [ip, #-76] @ 0xffffffb4 │ │ │ │ vldr s9, [ip, #-80] @ 0xffffffb0 │ │ │ │ + vldr s11, [ip, #-76] @ 0xffffffb4 │ │ │ │ + vmls.f32 s15, s3, s7 │ │ │ │ vsub.f32 s10, s15, s2 │ │ │ │ vadd.f32 s13, s2, s15 │ │ │ │ vmov.f32 s15, s14 │ │ │ │ vmla.f32 s15, s8, s7 │ │ │ │ vadd.f32 s14, s5, s15 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ vmul.f32 s12, s14, s11 │ │ │ │ vmul.f32 s14, s14, s9 │ │ │ │ - vmla.f32 s14, s10, s11 │ │ │ │ vnmls.f32 s12, s10, s9 │ │ │ │ + vmla.f32 s14, s10, s11 │ │ │ │ vstr s12, [r1] │ │ │ │ vstr s14, [r3] │ │ │ │ - vldr s12, [ip, #-44] @ 0xffffffd4 │ │ │ │ vldr s11, [ip, #-48] @ 0xffffffd0 │ │ │ │ + vldr s12, [ip, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vmla.f32 s15, s13, s12 │ │ │ │ vnmls.f32 s14, s13, s11 │ │ │ │ + vmla.f32 s15, s13, s12 │ │ │ │ vstr s14, [r4] │ │ │ │ ldr r4, [sp, #80] @ 0x50 │ │ │ │ vstr s15, [r7] │ │ │ │ - adds r4, #1 │ │ │ │ + add.w r4, r4, #1 │ │ │ │ str r4, [sp, #80] @ 0x50 │ │ │ │ ldr r4, [sp, #4] │ │ │ │ + ldr r6, [sp, #80] @ 0x50 │ │ │ │ add r0, r4 │ │ │ │ add r1, r4 │ │ │ │ ldr r4, [sp, #12] │ │ │ │ add r2, r4 │ │ │ │ add r3, r4 │ │ │ │ ldr r4, [sp, #8] │ │ │ │ - eors r5, r4 │ │ │ │ - ldrd r6, r4, [sp, #80] @ 0x50 │ │ │ │ + eor.w r5, r5, r4 │ │ │ │ + ldr r4, [sp, #84] @ 0x54 │ │ │ │ cmp r4, r6 │ │ │ │ - bne.w 7be22 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - cbz r7, 7c068 │ │ │ │ - subs r7, #93 @ 0x5d │ │ │ │ - cmp r7, #164 @ 0xa4 │ │ │ │ - movs r0, r1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ - ... │ │ │ │ + bne.w 8203a │ │ │ │ + b.n 81ff8 │ │ │ │ │ │ │ │ -0007bffc : │ │ │ │ - ldr r2, [pc, #12] @ (7c00c ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7c010 ) │ │ │ │ +00082208 : │ │ │ │ + ldr r2, [pc, #12] @ (82218 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (8221c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - cdp 0, 3, cr0, cr2, cr7, {0} │ │ │ │ - @ instruction: 0xfbf9ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r2 │ │ │ │ - mov r6, r0 │ │ │ │ + cmp r4, #36 @ 0x24 │ │ │ │ + movs r0, r1 │ │ │ │ + @ instruction: 0xfbc3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ - ldr r4, [pc, #684] @ (7c2d4 ) │ │ │ │ - mov r7, r1 │ │ │ │ - ldr r2, [sp, #104] @ 0x68 │ │ │ │ + ldrd r0, r8, [sp, #96] @ 0x60 │ │ │ │ + ldrd r2, r1, [sp, #104] @ 0x68 │ │ │ │ + ldr r4, [pc, #716] @ (82518 ) │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + rsb r2, r2, r2, lsl #3 │ │ │ │ add r4, pc │ │ │ │ - ldr r0, [sp, #96] @ 0x60 │ │ │ │ - subs r2, #1 │ │ │ │ - ldr.w r9, [sp, #100] @ 0x64 │ │ │ │ + add.w r2, r0, r2, lsl #3 │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ + cmp r0, r1 │ │ │ │ + bge.w 824fa │ │ │ │ + ldr r0, [pc, #696] @ (8251c ) │ │ │ │ + ldr r0, [r4, r0] │ │ │ │ + ldr r1, [r0, #0] │ │ │ │ + str r1, [sp, #24] │ │ │ │ ldr r1, [sp, #112] @ 0x70 │ │ │ │ - mla r2, r5, r2, r0 │ │ │ │ - ldrd r0, r5, [sp, #104] @ 0x68 │ │ │ │ - cmp r0, r5 │ │ │ │ - bge.w 7c2c8 │ │ │ │ - ldr r0, [pc, #656] @ (7c2d8 ) │ │ │ │ cmp r1, #1 │ │ │ │ - ldr r0, [r4, r0] │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ - str r0, [sp, #24] │ │ │ │ - bne.w 7c2e0 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s8, [pc, #644] @ 7c2dc │ │ │ │ - mov r5, r6 │ │ │ │ - movs r1, #12 │ │ │ │ + bne.w 82524 │ │ │ │ + vldr s8, [pc, #684] @ 82520 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + add.w r1, r8, r8, lsl #1 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + mov.w r0, r8, lsl #2 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s14, [r6] │ │ │ │ + add.w r9, r7, r0 │ │ │ │ + add.w ip, r7, r1 │ │ │ │ + add r1, r3 │ │ │ │ vldr s12, [r5] │ │ │ │ - mov.w r0, r9, lsl #2 │ │ │ │ - vldr s14, [r7] │ │ │ │ - add.w lr, r8, r0 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - mul.w r1, r1, r9 │ │ │ │ - add.w r4, r8, r1 │ │ │ │ - adds r1, r3, r1 │ │ │ │ - str r1, [sp, #16] │ │ │ │ - str r4, [sp, #20] │ │ │ │ - vldr s15, [r4] │ │ │ │ + str r1, [sp, #20] │ │ │ │ + vldr s15, [ip] │ │ │ │ vadd.f32 s9, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - mov.w r1, r9, lsl #3 │ │ │ │ - adds r4, r7, r1 │ │ │ │ + mov.w r1, r8, lsl #3 │ │ │ │ add.w fp, r5, r1 │ │ │ │ - str r4, [sp, #12] │ │ │ │ - add.w sl, r8, r1 │ │ │ │ + add.w r4, r6, r1 │ │ │ │ + add.w sl, r7, r1 │ │ │ │ + vldr s13, [fp] │ │ │ │ vsub.f32 s6, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ + str r4, [sp, #16] │ │ │ │ + vldr s14, [r9] │ │ │ │ vldr s7, [r4] │ │ │ │ - adds r4, r3, r0 │ │ │ │ - vldr s14, [lr] │ │ │ │ - adds r6, r3, r1 │ │ │ │ - vldr s13, [fp] │ │ │ │ - str r4, [sp, #8] │ │ │ │ - vldr s16, [r6] │ │ │ │ + add.w r4, r3, r0 │ │ │ │ + str r4, [sp, #12] │ │ │ │ vadd.f32 s10, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vldr s14, [r4] │ │ │ │ - adds r4, r5, r0 │ │ │ │ - add r0, r7 │ │ │ │ - add.w ip, r4, r1 │ │ │ │ + add.w r4, r5, r0 │ │ │ │ + add r0, r6 │ │ │ │ + add.w r5, r3, r1 │ │ │ │ + add.w lr, r4, r1 │ │ │ │ add r1, r0 │ │ │ │ - str r6, [sp, #4] │ │ │ │ + vldr s16, [r5] │ │ │ │ + str r5, [sp, #8] │ │ │ │ vsub.f32 s11, s7, s14 │ │ │ │ vadd.f32 s14, s14, s7 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vsub.f32 s7, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vldr s15, [sl] │ │ │ │ vadd.f32 s1, s10, s9 │ │ │ │ vsub.f32 s9, s9, s10 │ │ │ │ vldr s10, [r3] │ │ │ │ vadd.f32 s2, s11, s6 │ │ │ │ vsub.f32 s6, s6, s11 │ │ │ │ vldr s11, [r4] │ │ │ │ vadd.f32 s0, s14, s12 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r8] │ │ │ │ - mov r6, r8 │ │ │ │ - sub.w r8, r8, #4 │ │ │ │ + vldr s14, [r7] │ │ │ │ vadd.f32 s4, s15, s11 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r0] │ │ │ │ vsub.f32 s20, s15, s16 │ │ │ │ vadd.f32 s16, s16, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ + vldr s15, [lr] │ │ │ │ vadd.f32 s19, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ vadd.f32 s18, s19, s4 │ │ │ │ vsub.f32 s3, s15, s10 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vadd.f32 s15, s16, s11 │ │ │ │ @@ -132840,178 +135677,184 @@ │ │ │ │ vadd.f32 s5, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vadd.f32 s10, s18, s1 │ │ │ │ vsub.f32 s1, s1, s18 │ │ │ │ vstmia r5!, {s10} │ │ │ │ vadd.f32 s10, s17, s2 │ │ │ │ vsub.f32 s2, s2, s17 │ │ │ │ - vstr s10, [r6] │ │ │ │ - vldr s10, [r2, #-84] @ 0xffffffac │ │ │ │ + str r5, [sp, #4] │ │ │ │ + mov r5, r7 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ + vstr s10, [r5] │ │ │ │ vldr s17, [r2, #-88] @ 0xffffffa8 │ │ │ │ + vldr s10, [r2, #-84] @ 0xffffffac │ │ │ │ vmul.f32 s16, s10, s2 │ │ │ │ vmul.f32 s10, s10, s1 │ │ │ │ - vmla.f32 s10, s17, s2 │ │ │ │ vnmls.f32 s16, s17, s1 │ │ │ │ + vmla.f32 s10, s17, s2 │ │ │ │ vadd.f32 s17, s4, s6 │ │ │ │ vadd.f32 s1, s3, s9 │ │ │ │ vsub.f32 s6, s6, s4 │ │ │ │ vsub.f32 s9, s9, s3 │ │ │ │ vstr s16, [fp] │ │ │ │ vstr s10, [sl] │ │ │ │ - vldr s16, [r2, #-100] @ 0xffffff9c │ │ │ │ vldr s10, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s16, [r2, #-100] @ 0xffffff9c │ │ │ │ vmul.f32 s2, s16, s17 │ │ │ │ vnmls.f32 s2, s10, s1 │ │ │ │ vmul.f32 s10, s10, s17 │ │ │ │ vmla.f32 s10, s16, s1 │ │ │ │ vstr s2, [r4] │ │ │ │ - vstr s10, [lr] │ │ │ │ + vstr s10, [r9] │ │ │ │ vldr s10, [r2, #-72] @ 0xffffffb8 │ │ │ │ vldr s3, [r2, #-68] @ 0xffffffbc │ │ │ │ - ldr r4, [sp, #20] │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ + ldr r4, [sp, #16] │ │ │ │ vmul.f32 s4, s3, s6 │ │ │ │ vnmls.f32 s4, s10, s9 │ │ │ │ vmul.f32 s10, s10, s6 │ │ │ │ vmla.f32 s10, s3, s9 │ │ │ │ vsub.f32 s9, s11, s14 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ + vstr s4, [lr] │ │ │ │ vmul.f32 s9, s9, s8 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ - vstr s4, [ip] │ │ │ │ - vstr s10, [r4] │ │ │ │ + vstr s10, [ip] │ │ │ │ vadd.f32 s10, s5, s15 │ │ │ │ - vadd.f32 s2, s9, s7 │ │ │ │ + vsub.f32 s15, s15, s5 │ │ │ │ vldr s3, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vadd.f32 s2, s9, s7 │ │ │ │ vsub.f32 s7, s7, s9 │ │ │ │ vldr s9, [r2, #-96] @ 0xffffffa0 │ │ │ │ - vsub.f32 s15, s15, s5 │ │ │ │ - ldr r4, [sp, #12] │ │ │ │ vmul.f32 s10, s10, s8 │ │ │ │ - vmul.f32 s6, s3, s2 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ + vmul.f32 s6, s3, s2 │ │ │ │ vsub.f32 s4, s0, s10 │ │ │ │ vadd.f32 s10, s10, s0 │ │ │ │ vsub.f32 s11, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vnmls.f32 s6, s9, s4 │ │ │ │ vmul.f32 s9, s9, s2 │ │ │ │ vmla.f32 s9, s3, s4 │ │ │ │ vstr s6, [r0] │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ vstr s9, [r0] │ │ │ │ - vldr s4, [r2, #-60] @ 0xffffffc4 │ │ │ │ vldr s9, [r2, #-64] @ 0xffffffc0 │ │ │ │ + vldr s4, [r2, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s6, s4, s7 │ │ │ │ vnmls.f32 s6, s9, s10 │ │ │ │ vmul.f32 s9, s9, s7 │ │ │ │ vmla.f32 s9, s4, s10 │ │ │ │ vstr s6, [r1] │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ vstr s9, [r1] │ │ │ │ vsub.f32 s9, s12, s14 │ │ │ │ - vldr s13, [r2, #-76] @ 0xffffffb4 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vldr s10, [r2, #-80] @ 0xffffffb0 │ │ │ │ mov r1, r3 │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ + vldr s13, [r2, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s12, s13, s11 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s10, s11 │ │ │ │ vnmls.f32 s12, s10, s9 │ │ │ │ + vmla.f32 s13, s10, s11 │ │ │ │ vstr s12, [r4] │ │ │ │ - vstr s13, [r6] │ │ │ │ - vldr s13, [r2, #-108] @ 0xffffff94 │ │ │ │ + vstr s13, [r5] │ │ │ │ vldr s11, [r2, #-112] @ 0xffffff90 │ │ │ │ + vldr s13, [r2, #-108] @ 0xffffff94 │ │ │ │ vmul.f32 s12, s13, s15 │ │ │ │ vmul.f32 s13, s13, s14 │ │ │ │ - vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s12, s11, s14 │ │ │ │ - vstmia r7!, {s12} │ │ │ │ + vmla.f32 s13, s11, s15 │ │ │ │ + vstmia r6!, {s12} │ │ │ │ vstr s13, [r1] │ │ │ │ ldr r1, [sp, #104] @ 0x68 │ │ │ │ - adds r1, #1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r1, [sp, #104] @ 0x68 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ - eor.w r9, r9, r1 │ │ │ │ - ldrd r0, r1, [sp, #104] @ 0x68 │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ + eor.w r8, r8, r1 │ │ │ │ + ldr r1, [sp, #108] @ 0x6c │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 7c05a │ │ │ │ + bne.w 8227a │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - cmp r3, #138 @ 0x8a │ │ │ │ + ldr r2, [r4, #20] │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + vldr s9, [pc, #-8] @ 82520 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ add.w fp, r2, #56 @ 0x38 │ │ │ │ - vldr s9, [pc, #-12] @ 7c2dc │ │ │ │ str r1, [sp, #20] │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #28] │ │ │ │ - movs r2, #12 │ │ │ │ - vldr s8, [r6] │ │ │ │ + add.w r2, r8, r8, lsl #1 │ │ │ │ + vldr s8, [r5] │ │ │ │ add.w fp, fp, #56 @ 0x38 │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - add.w r1, r8, r2 │ │ │ │ - adds r2, r3, r2 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - str r2, [sp, #8] │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r1, r7, r2 │ │ │ │ + add r2, r3 │ │ │ │ vldr s15, [r1] │ │ │ │ - mov.w r1, r9, lsl #2 │ │ │ │ + strd r1, r2, [sp, #4] │ │ │ │ + mov.w r1, r8, lsl #2 │ │ │ │ vldr s14, [r2] │ │ │ │ - mov.w r2, r9, lsl #3 │ │ │ │ - add.w sl, r6, r2 │ │ │ │ - add.w ip, r8, r1 │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ + add.w lr, r7, r1 │ │ │ │ + add.w r0, r3, r1 │ │ │ │ + add.w sl, r5, r2 │ │ │ │ + add.w r4, r6, r2 │ │ │ │ + add.w r9, r7, r2 │ │ │ │ vadd.f32 s13, s8, s15 │ │ │ │ vsub.f32 s8, s8, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - adds r4, r7, r2 │ │ │ │ + vldr s15, [r6] │ │ │ │ + strd r4, r0, [sp, #12] │ │ │ │ vldr s11, [sl] │ │ │ │ - adds r5, r3, r1 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - add.w lr, r8, r2 │ │ │ │ + vldr s10, [r4] │ │ │ │ + add.w r4, r3, r2 │ │ │ │ vsub.f32 s7, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vldr s14, [ip] │ │ │ │ - add r1, r7 │ │ │ │ - vldr s10, [r4] │ │ │ │ - str r4, [sp, #12] │ │ │ │ - adds r4, r3, r2 │ │ │ │ + vldr s14, [lr] │ │ │ │ vadd.f32 s4, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ - vldr s14, [r5] │ │ │ │ + vldr s14, [r0] │ │ │ │ + add.w r0, r5, r1 │ │ │ │ + add r1, r6 │ │ │ │ + add.w ip, r0, r2 │ │ │ │ + add r2, r1 │ │ │ │ vldr s16, [r1] │ │ │ │ - str r5, [sp, #16] │ │ │ │ - adds r5, r0, r2 │ │ │ │ + vldr s0, [r2] │ │ │ │ vsub.f32 s6, s10, s14 │ │ │ │ vadd.f32 s10, s10, s14 │ │ │ │ vsub.f32 s5, s15, s11 │ │ │ │ vadd.f32 s15, s15, s11 │ │ │ │ - vldr s11, [lr] │ │ │ │ - add r2, r1 │ │ │ │ + vldr s11, [r9] │ │ │ │ vadd.f32 s1, s13, s4 │ │ │ │ vsub.f32 s13, s13, s4 │ │ │ │ vadd.f32 s14, s8, s10 │ │ │ │ vsub.f32 s8, s8, s10 │ │ │ │ vldr s10, [r0] │ │ │ │ vadd.f32 s12, s7, s6 │ │ │ │ vsub.f32 s7, s7, s6 │ │ │ │ - vldr s6, [r5] │ │ │ │ - vldr s0, [r2] │ │ │ │ + vldr s6, [ip] │ │ │ │ vadd.f32 s3, s10, s11 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vldr s11, [r4] │ │ │ │ vsub.f32 s20, s16, s11 │ │ │ │ vadd.f32 s16, s16, s11 │ │ │ │ - vldr s11, [r8] │ │ │ │ + vldr s11, [r7] │ │ │ │ vadd.f32 s19, s11, s6 │ │ │ │ vsub.f32 s11, s11, s6 │ │ │ │ vldr s6, [r3] │ │ │ │ vadd.f32 s18, s3, s19 │ │ │ │ vsub.f32 s2, s0, s6 │ │ │ │ vadd.f32 s0, s0, s6 │ │ │ │ vadd.f32 s6, s10, s16 │ │ │ │ @@ -133019,236 +135862,247 @@ │ │ │ │ vsub.f32 s3, s3, s19 │ │ │ │ vadd.f32 s17, s20, s2 │ │ │ │ vsub.f32 s2, s2, s20 │ │ │ │ vadd.f32 s4, s11, s0 │ │ │ │ vsub.f32 s11, s11, s0 │ │ │ │ vadd.f32 s0, s1, s18 │ │ │ │ vsub.f32 s1, s1, s18 │ │ │ │ - vstr s0, [r6] │ │ │ │ + vstr s0, [r5] │ │ │ │ vadd.f32 s0, s12, s17 │ │ │ │ vsub.f32 s12, s12, s17 │ │ │ │ - vstr s0, [r8] │ │ │ │ - vldr s16, [fp, #-84] @ 0xffffffac │ │ │ │ + vstr s0, [r7] │ │ │ │ vldr s17, [fp, #-88] @ 0xffffffa8 │ │ │ │ + vldr s16, [fp, #-84] @ 0xffffffac │ │ │ │ vmul.f32 s0, s12, s16 │ │ │ │ vmul.f32 s12, s12, s17 │ │ │ │ + vnmls.f32 s0, s1, s17 │ │ │ │ vmla.f32 s12, s1, s16 │ │ │ │ vadd.f32 s16, s7, s3 │ │ │ │ vsub.f32 s7, s7, s3 │ │ │ │ - vnmls.f32 s0, s1, s17 │ │ │ │ vstr s0, [sl] │ │ │ │ - vstr s12, [lr] │ │ │ │ + vstr s12, [r9] │ │ │ │ vadd.f32 s12, s13, s2 │ │ │ │ - vldr s17, [fp, #-100] @ 0xffffff9c │ │ │ │ vsub.f32 s13, s13, s2 │ │ │ │ vldr s0, [fp, #-104] @ 0xffffff98 │ │ │ │ + vldr s17, [fp, #-100] @ 0xffffff9c │ │ │ │ vmul.f32 s1, s16, s17 │ │ │ │ vnmls.f32 s1, s12, s0 │ │ │ │ vmul.f32 s12, s12, s17 │ │ │ │ vmla.f32 s12, s16, s0 │ │ │ │ vstr s1, [r0] │ │ │ │ - vstr s12, [ip] │ │ │ │ - vldr s2, [fp, #-68] @ 0xffffffbc │ │ │ │ + vstr s12, [lr] │ │ │ │ vldr s3, [fp, #-72] @ 0xffffffb8 │ │ │ │ + vldr s2, [fp, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s12, s7, s2 │ │ │ │ vnmls.f32 s12, s13, s3 │ │ │ │ vmul.f32 s13, s13, s2 │ │ │ │ vmla.f32 s13, s7, s3 │ │ │ │ - vstr s12, [r5] │ │ │ │ + vstr s12, [ip] │ │ │ │ vadd.f32 s12, s6, s4 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - ldr r5, [sp, #16] │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vstr s13, [r0] │ │ │ │ vldr s2, [fp, #-92] @ 0xffffffa4 │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ vsub.f32 s13, s14, s12 │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ vsub.f32 s12, s10, s11 │ │ │ │ vmul.f32 s12, s12, s9 │ │ │ │ vadd.f32 s3, s5, s12 │ │ │ │ vsub.f32 s12, s5, s12 │ │ │ │ vldr s5, [fp, #-96] @ 0xffffffa0 │ │ │ │ vmul.f32 s7, s3, s2 │ │ │ │ vnmls.f32 s7, s13, s5 │ │ │ │ vmul.f32 s13, s13, s2 │ │ │ │ vmla.f32 s13, s3, s5 │ │ │ │ vstr s7, [r1] │ │ │ │ - vstr s13, [r5] │ │ │ │ - vldr s5, [fp, #-60] @ 0xffffffc4 │ │ │ │ + vstr s13, [r0] │ │ │ │ vldr s7, [fp, #-64] @ 0xffffffc0 │ │ │ │ + vldr s5, [fp, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s13, s12, s5 │ │ │ │ vnmls.f32 s13, s14, s7 │ │ │ │ vmul.f32 s14, s14, s5 │ │ │ │ vmla.f32 s14, s12, s7 │ │ │ │ vstr s13, [r2] │ │ │ │ vadd.f32 s13, s10, s11 │ │ │ │ ldr r2, [sp, #8] │ │ │ │ - vmul.f32 s13, s13, s9 │ │ │ │ vstr s14, [r2] │ │ │ │ vsub.f32 s14, s6, s4 │ │ │ │ + vmul.f32 s13, s13, s9 │ │ │ │ vldr s11, [fp, #-76] @ 0xffffffb4 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ + vmul.f32 s14, s14, s9 │ │ │ │ vsub.f32 s10, s8, s13 │ │ │ │ vadd.f32 s12, s8, s13 │ │ │ │ - vmul.f32 s14, s14, s9 │ │ │ │ vldr s8, [fp, #-80] @ 0xffffffb0 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vmul.f32 s14, s13, s11 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ - vmla.f32 s13, s10, s11 │ │ │ │ vnmls.f32 s14, s10, s8 │ │ │ │ + vmla.f32 s13, s10, s11 │ │ │ │ vstr s14, [r2] │ │ │ │ vstr s13, [r4] │ │ │ │ - vldr s13, [fp, #-108] @ 0xffffff94 │ │ │ │ vldr s11, [fp, #-112] @ 0xffffff90 │ │ │ │ + vldr s13, [fp, #-108] @ 0xffffff94 │ │ │ │ ldr r2, [sp, #104] @ 0x68 │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - adds r2, #1 │ │ │ │ - vmla.f32 s15, s12, s13 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r2, [sp, #104] @ 0x68 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ vnmls.f32 s14, s12, s11 │ │ │ │ + vmla.f32 s15, s12, s13 │ │ │ │ + ldr r1, [sp, #104] @ 0x68 │ │ │ │ + add r5, r2 │ │ │ │ + vstr s14, [r6] │ │ │ │ add r6, r2 │ │ │ │ - vstr s14, [r7] │ │ │ │ - add r7, r2 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ vstr s15, [r3] │ │ │ │ - add r8, r2 │ │ │ │ + add r7, r2 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ - eor.w r9, r9, r2 │ │ │ │ - ldrd r1, r2, [sp, #104] @ 0x68 │ │ │ │ + eor.w r8, r8, r2 │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ cmp r2, r1 │ │ │ │ - bne.w 7c2f0 │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 82538 │ │ │ │ + b.n 824fa │ │ │ │ │ │ │ │ -0007c568 : │ │ │ │ - ldr r2, [pc, #12] @ (7c578 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7c57c ) │ │ │ │ +000827b4 : │ │ │ │ + ldr r2, [pc, #12] @ (827c4 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (827c8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldrd r0, r0, [r6], #28 │ │ │ │ - @ instruction: 0xfaa1ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + movs r6, #168 @ 0xa8 │ │ │ │ + movs r0, r1 │ │ │ │ + @ instruction: 0xfa5fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r2 │ │ │ │ - vpush {d8-d14} │ │ │ │ - sub sp, #52 @ 0x34 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov lr, r3 │ │ │ │ - ldr r3, [pc, #980] @ (7c968 ) │ │ │ │ - ldrd r2, r1, [sp, #152] @ 0x98 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w r8, [sp, #148] @ 0x94 │ │ │ │ + vpush {d8-d14} │ │ │ │ + sub sp, #60 @ 0x3c │ │ │ │ + ldrd r8, r2, [sp, #156] @ 0x9c │ │ │ │ + ldr r1, [sp, #164] @ 0xa4 │ │ │ │ + ldr r3, [pc, #76] @ (82840 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 7c952 │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ - mov r5, r0 │ │ │ │ - vldr s7, [pc, #944] @ 7c95c │ │ │ │ - vldr s9, [pc, #944] @ 7c960 │ │ │ │ - mov ip, r8 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - negs r2, r2 │ │ │ │ - str r2, [sp, #40] @ 0x28 │ │ │ │ - ldr r2, [pc, #944] @ (7c96c ) │ │ │ │ + add r3, pc │ │ │ │ + bge.w 82be0 │ │ │ │ + ldr r2, [sp, #168] @ 0xa8 │ │ │ │ vmov.f32 s8, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s10, [pc, #928] @ 7c964 │ │ │ │ + vldr s7, [pc, #48] @ 82834 │ │ │ │ + vldr s9, [pc, #48] @ 82838 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s10, [pc, #44] @ 8283c │ │ │ │ + str r2, [sp, #44] @ 0x2c │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + str r2, [sp, #48] @ 0x30 │ │ │ │ + ldr r2, [pc, #40] @ (82844 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ + str r0, [sp, #4] │ │ │ │ ldr r2, [sp, #152] @ 0x98 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #44] @ 0x2c │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ - mla r4, r1, r2, r3 │ │ │ │ - mov.w r3, ip, lsl #4 │ │ │ │ - mov.w r8, #12 │ │ │ │ - adds r2, r7, r3 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ + ldr r3, [sp, #160] @ 0xa0 │ │ │ │ + add.w r3, r3, r3, lsl #3 │ │ │ │ + add.w r4, r2, r3, lsl #3 │ │ │ │ + b.n 82848 │ │ │ │ + nop │ │ │ │ + subs r5, r7, r6 │ │ │ │ + subs r7, #15 │ │ │ │ + ldrb r0, [r3, #4] │ │ │ │ + subs r7, #22 │ │ │ │ + ldrb r1, [r6, #1] │ │ │ │ + subs r7, #115 @ 0x73 │ │ │ │ + str r6, [r7, #56] @ 0x38 │ │ │ │ + movs r0, r1 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + mov.w r3, r8, lsl #4 │ │ │ │ + add.w r4, r4, #72 @ 0x48 │ │ │ │ + add.w r2, r7, r3 │ │ │ │ add.w r1, lr, r3 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - adds r4, #72 @ 0x48 │ │ │ │ - vldr s12, [r5] │ │ │ │ - mul.w fp, r8, ip │ │ │ │ - vldr s14, [r2] │ │ │ │ - mov.w r2, ip, lsl #3 │ │ │ │ - vldr s15, [r1] │ │ │ │ - adds r0, r5, r2 │ │ │ │ vldr s4, [r6] │ │ │ │ - add.w sl, r6, r2 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - adds r1, r7, r2 │ │ │ │ - vadd.f32 s1, s12, s14 │ │ │ │ - str r1, [sp, #16] │ │ │ │ + vldr s15, [r1] │ │ │ │ + strd r2, r1, [sp, #8] │ │ │ │ + vldr s14, [r2] │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ + vldr s12, [r5] │ │ │ │ + add.w r0, r5, r2 │ │ │ │ + add.w r1, r7, r2 │ │ │ │ + add.w fp, r6, r2 │ │ │ │ + add.w sl, lr, r2 │ │ │ │ vsub.f32 s18, s4, s15 │ │ │ │ - vsub.f32 s12, s12, s14 │ │ │ │ vadd.f32 s4, s4, s15 │ │ │ │ - vldr s14, [r1] │ │ │ │ vldr s15, [r0] │ │ │ │ - add.w r1, r7, fp │ │ │ │ - str r1, [sp, #20] │ │ │ │ - add.w r9, lr, r2 │ │ │ │ - str r3, [sp, #0] │ │ │ │ - add fp, lr │ │ │ │ + strd r0, r1, [sp, #16] │ │ │ │ + add.w r0, r8, r8, lsl #1 │ │ │ │ + vldr s3, [r7] │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + vadd.f32 s1, s12, s14 │ │ │ │ + vsub.f32 s12, s12, s14 │ │ │ │ + vldr s14, [r1] │ │ │ │ + add.w r1, r7, r0 │ │ │ │ + add r0, lr │ │ │ │ + str r1, [sp, #24] │ │ │ │ vadd.f32 s5, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r1] │ │ │ │ - mov.w r1, ip, lsl #2 │ │ │ │ - adds r3, r7, r1 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - adds r0, r5, r1 │ │ │ │ - str r3, [sp, #24] │ │ │ │ - vldr s3, [r7] │ │ │ │ - add.w r8, r6, r1 │ │ │ │ - vldr s6, [r3] │ │ │ │ - adds r3, r0, r2 │ │ │ │ - vldr s11, [r0] │ │ │ │ - add r2, r8 │ │ │ │ - str r3, [sp, #28] │ │ │ │ + mov.w r1, r8, lsl #2 │ │ │ │ + add.w ip, r5, r1 │ │ │ │ + add.w r5, r7, r1 │ │ │ │ + add.w r9, r6, r1 │ │ │ │ add r1, lr │ │ │ │ - vldr s20, [r8] │ │ │ │ + vldr s11, [ip] │ │ │ │ + str r5, [sp, #28] │ │ │ │ + vldr s6, [r5] │ │ │ │ + add.w r5, ip, r2 │ │ │ │ + add r2, r9 │ │ │ │ + str r5, [sp, #32] │ │ │ │ + vldr s20, [r9] │ │ │ │ vadd.f32 s13, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - vldr s11, [r3] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ + vldr s11, [r5] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vldr s27, [r2] │ │ │ │ - adds r3, r5, r3 │ │ │ │ vadd.f32 s19, s6, s11 │ │ │ │ vsub.f32 s6, s6, s11 │ │ │ │ - str r3, [sp, #32] │ │ │ │ - vldr s11, [r3] │ │ │ │ - vsub.f32 s21, s5, s19 │ │ │ │ - vadd.f32 s5, s5, s19 │ │ │ │ + add r5, r3 │ │ │ │ + add r3, r6 │ │ │ │ + vldr s11, [r5] │ │ │ │ + strd r5, r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vsub.f32 s2, s15, s6 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ + vsub.f32 s21, s5, s19 │ │ │ │ + vadd.f32 s5, s5, s19 │ │ │ │ + vldr s6, [lr] │ │ │ │ vadd.f32 s16, s11, s3 │ │ │ │ vsub.f32 s11, s11, s3 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - vldr s6, [lr] │ │ │ │ - add r3, r6 │ │ │ │ vsub.f32 s3, s11, s14 │ │ │ │ vadd.f32 s14, s14, s11 │ │ │ │ vsub.f32 s17, s16, s13 │ │ │ │ vadd.f32 s0, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vmul.f32 s11, s15, s7 │ │ │ │ vadd.f32 s15, s13, s16 │ │ │ │ - vldr s13, [r9] │ │ │ │ + vldr s13, [sl] │ │ │ │ vadd.f32 s23, s5, s15 │ │ │ │ vsub.f32 s5, s5, s15 │ │ │ │ - vldr s15, [sl] │ │ │ │ + vldr s15, [fp] │ │ │ │ vsub.f32 s14, s15, s13 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vldr s13, [fp] │ │ │ │ + vldr s13, [r0] │ │ │ │ vmul.f32 s5, s5, s7 │ │ │ │ vsub.f32 s22, s20, s13 │ │ │ │ vadd.f32 s20, s20, s13 │ │ │ │ vldr s13, [r1] │ │ │ │ vsub.f32 s26, s27, s13 │ │ │ │ vadd.f32 s27, s27, s13 │ │ │ │ vldr s13, [r3] │ │ │ │ @@ -133271,308 +136125,308 @@ │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vadd.f32 s13, s1, s23 │ │ │ │ vmls.f32 s1, s23, s8 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vstr s13, [r5] │ │ │ │ vadd.f32 s13, s18, s26 │ │ │ │ vmls.f32 s18, s26, s8 │ │ │ │ + ldrd r3, r5, [sp, #24] │ │ │ │ vstr s13, [r7] │ │ │ │ vadd.f32 s13, s4, s20 │ │ │ │ - vldr s24, [r4, #-108] @ 0xffffff94 │ │ │ │ vmls.f32 s4, s20, s8 │ │ │ │ vldr s28, [r4, #-112] @ 0xffffff90 │ │ │ │ + vldr s24, [r4, #-108] @ 0xffffff94 │ │ │ │ vmul.f32 s22, s13, s24 │ │ │ │ vmul.f32 s13, s13, s28 │ │ │ │ + vnmls.f32 s22, s27, s28 │ │ │ │ vmla.f32 s13, s27, s24 │ │ │ │ vmul.f32 s24, s17, s10 │ │ │ │ vmul.f32 s17, s17, s9 │ │ │ │ - vnmls.f32 s22, s27, s28 │ │ │ │ - vmla.f32 s17, s21, s10 │ │ │ │ vnmls.f32 s24, s21, s9 │ │ │ │ + vmla.f32 s17, s21, s10 │ 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vmla.f32 s15, s3, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ add r6, r3 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ vstr s15, [lr] │ │ │ │ add r7, r3 │ │ │ │ add lr, r3 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - eor.w ip, ip, r3 │ │ │ │ - ldrd r2, r3, [sp, #152] @ 0x98 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + eor.w r8, r8, r3 │ │ │ │ + ldr r3, [sp, #164] @ 0xa4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 7c5d2 │ │ │ │ - add sp, #52 @ 0x34 │ │ │ │ + bne.w 82848 │ │ │ │ + add sp, #60 @ 0x3c │ │ │ │ vpop {d8-d14} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r7, #15 │ │ │ │ - ldrb r0, [r3, #4] │ │ │ │ - subs r7, #22 │ │ │ │ - ldrb r1, [r6, #1] │ │ │ │ - subs r7, #115 @ 0x73 │ │ │ │ - movs r6, #30 │ │ │ │ - movs r0, r1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ - ... │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0007c970 : │ │ │ │ - ldr r2, [pc, #12] @ (7c980 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7c984 ) │ │ │ │ +00082bfc : │ │ │ │ + ldr r2, [pc, #12] @ (82c0c ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (82c10 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - b.n 7c3c0 │ │ │ │ - movs r7, r0 │ │ │ │ - stc2 15, cr15, [r5], {255} @ 0xff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + movs r2, #144 @ 0x90 │ │ │ │ + movs r0, r1 │ │ │ │ + @ instruction: 0xfbc3ffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ mov sl, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #56] @ (7c9d4 ) │ │ │ │ ldrd r2, r1, [sp, #168] @ 0xa8 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #56] @ (82c74 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 7cdf4 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 830a6 │ │ │ │ ldr r2, [sp, #176] @ 0xb0 │ │ │ │ - movs r1, #88 @ 0x58 │ │ │ │ - mov r8, r0 │ │ │ │ - vldr s5, [pc, #32] @ 7c9d0 │ │ │ │ + mov.w r1, #88 @ 0x58 │ │ │ │ vmov.f32 s6, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r8, r0 │ │ │ │ + vldr s5, [pc, #32] @ 82c70 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #48] @ 0x30 │ │ │ │ - ldr r2, [pc, #24] @ (7c9d8 ) │ │ │ │ + ldr r2, [pc, #24] @ (82c78 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #168] @ 0xa8 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #160] @ 0xa0 │ │ │ │ mla r7, r1, r2, r3 │ │ │ │ - b.n 7c9dc │ │ │ │ - nop │ │ │ │ - cbz r7, 7ca48 │ │ │ │ + b.n 82c7c │ │ │ │ + cbz r7, 82ce8 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - movs r2, #22 │ │ │ │ + ldrsh r0, [r7, r5] │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ ldr r3, [sp, #164] @ 0xa4 │ │ │ │ - movs r2, #12 │ │ │ │ - ldr r1, [sp, #164] @ 0xa4 │ │ │ │ - adds r7, #88 @ 0x58 │ │ │ │ + add.w r7, r7, #88 @ 0x58 │ │ │ │ + ldr r2, [sp, #164] @ 0xa4 │ │ │ │ vldr s14, [r9] │ │ │ │ - lsls r0, r3, #4 │ │ │ │ + mov.w r0, r3, lsl #4 │ │ │ │ ldr r5, [sp, #164] @ 0xa4 │ │ │ │ add.w r3, r8, r0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ + add.w r1, r9, r0 │ │ │ │ vldr s12, [r8] │ │ │ │ + str r3, [sp, #4] │ │ │ │ vldr s11, [r3] │ │ │ │ - mul.w r3, r2, r1 │ │ │ │ - add.w r1, r9, r0 │ │ │ │ + add.w r3, r2, r2, lsl #1 │ │ │ │ str r1, [sp, #12] │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + vldr s10, [r1] │ │ │ │ add.w r2, sl, r3 │ │ │ │ add.w r4, fp, r3 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - vldr s10, [r1] │ │ │ │ + ldr r1, [sp, #164] @ 0xa4 │ │ │ │ vldr s13, [r2] │ │ │ │ - lsls r2, r5, #2 │ │ │ │ + str r2, [sp, #8] │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ + str r4, [sp, #16] │ │ │ │ add.w lr, r8, r2 │ │ │ │ - ldr r1, [sp, #164] @ 0xa4 │ │ │ │ + mov.w r1, r1, lsl #3 │ │ │ │ + add.w r6, sl, r2 │ │ │ │ add.w r5, lr, r0 │ │ │ │ - str r5, [sp, #20] │ │ │ │ + add.w ip, sl, r1 │ │ │ │ + str r6, [sp, #0] │ │ │ │ vadd.f32 s15, s11, s13 │ │ │ │ vsub.f32 s11, s11, s13 │ │ │ │ vldr s13, [r4] │ │ │ │ - lsls r1, r1, #3 │ │ │ │ - add.w ip, sl, r1 │ │ │ │ - str r4, [sp, #16] │ │ │ │ + str r5, [sp, #20] │ │ │ │ add.w r4, fp, r1 │ │ │ │ - add.w r6, sl, r2 │ │ │ │ + vldr s7, [r4] │ │ │ │ vsub.f32 s8, s10, s13 │ │ │ │ vmul.f32 s11, s11, s5 │ │ │ │ vadd.f32 s10, s10, s13 │ │ │ │ vadd.f32 s13, s12, s15 │ │ │ │ vmls.f32 s12, s15, s6 │ │ │ │ - vldr s7, [r4] │ │ │ │ - str r6, [sp, #0] │ │ │ │ vadd.f32 s9, s14, s8 │ │ │ │ vmls.f32 s14, s8, s6 │ │ │ │ vldr s8, [r5] │ │ │ │ add.w r5, r9, r2 │ │ │ │ - adds r0, r5, r0 │ │ │ │ vmul.f32 s10, s10, s5 │ │ │ │ - str r0, [sp, #24] │ │ │ │ add r2, fp │ │ │ │ + add r0, r5 │ │ │ │ vldr s1, [r5] │ │ │ │ + str r0, [sp, #24] │ │ │ │ + vldr s17, [r2] │ │ │ │ vsub.f32 s15, s12, s10 │ │ │ │ vadd.f32 s10, s10, s12 │ │ │ │ vldr s12, [ip] │ │ │ │ vadd.f32 s4, s11, s14 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vldr s11, [lr] │ │ │ │ - vldr s17, [r2] │ │ │ │ vadd.f32 s3, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vldr s8, [r0] │ │ │ │ add.w r0, ip, r3 │ │ │ │ + vldr s19, [r0] │ │ │ │ str r0, [sp, #28] │ │ │ │ + add.w r0, r4, r3 │ │ │ │ vadd.f32 s2, s1, s8 │ │ │ │ - vadd.f32 s21, s12, s3 │ │ │ │ vsub.f32 s8, s8, s1 │ │ │ │ + vldr s1, [r0] │ │ │ │ + vadd.f32 s21, s12, s3 │ │ │ │ vmls.f32 s12, s3, s6 │ │ │ │ - vldr s19, [r0] │ │ │ │ - adds r0, r4, r3 │ │ │ │ - vmul.f32 s11, s11, s5 │ │ │ │ str r0, [sp, #32] │ │ │ │ - vsub.f32 s20, s2, s7 │ │ │ │ - vmla.f32 s7, s2, s6 │ │ │ │ - vmul.f32 s8, s8, s5 │ │ │ │ - vldr s1, [r0] │ │ │ │ + vmul.f32 s11, s11, s5 │ │ │ │ add.w r0, r8, r1 │ │ │ │ add r1, r9 │ │ │ │ str r0, [sp, #36] @ 0x24 │ │ │ │ + vsub.f32 s20, s2, s7 │ │ │ │ + vmla.f32 s7, s2, s6 │ │ │ │ + vmul.f32 s8, s8, s5 │ │ │ │ vadd.f32 s3, s8, s12 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vldr s8, [r6] │ │ │ │ add.w r6, r9, r3 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r2, [pc, #36] @ (83158 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #248] @ 0xf8 │ │ │ │ + ldr r2, [sp, #240] @ 0xf0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #132] @ 0x84 │ │ │ │ - ldr r3, [sp, #240] @ 0xf0 │ │ │ │ - mla r6, r1, r2, r3 │ │ │ │ - b.n 7ce80 │ │ │ │ + ldr r3, [sp, #248] @ 0xf8 │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r5, r2, r3, lsl #3 │ │ │ │ + b.n 8315c │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ vceq.f16 , , │ │ │ │ - adds r6, r0, #6 │ │ │ │ + ldrh r6, [r5, r2] │ │ │ │ movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #28 │ │ │ │ - movs r5, #12 │ │ │ │ + mov.w sl, fp, lsl #3 │ │ │ │ vldr s14, [ip] │ │ │ │ - movs r1, #20 │ │ │ │ + add.w r5, r5, #120 @ 0x78 │ │ │ │ + add.w r7, fp, fp, lsl #1 │ │ │ │ + sub.w r2, sl, fp │ │ │ │ vldr s12, [lr] │ │ │ │ - mov.w sl, fp, lsl #3 │ │ │ │ - mul.w r7, r3, fp │ │ │ │ - adds r6, #120 @ 0x78 │ │ │ │ - mul.w r0, r5, fp │ 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vmul.f32 s11, s11, s16 │ │ │ │ vmul.f32 s1, s3, s16 │ │ │ │ - vstr s19, [sp, #248] @ 0xf8 │ │ │ │ vsub.f32 s0, s5, s6 │ │ │ │ vadd.f32 s6, s5, s6 │ │ │ │ vadd.f32 s8, s14, s15 │ │ │ │ - vstr s20, [sp, #252] @ 0xfc │ │ │ │ - vstr s11, [sp, #232] @ 0xe8 │ │ │ │ - vstr s18, [sp, #256] @ 0x100 │ │ │ │ + vstr s11, [sp, #236] @ 0xec │ │ │ │ + vstr s1, [sp, #228] @ 0xe4 │ │ │ │ + vstr s17, [sp, #232] @ 0xe8 │ │ │ │ + vstr s21, [sp, #240] @ 0xf0 │ │ │ │ vstr s6, [sp, #268] @ 0x10c │ │ │ │ vadd.f32 s6, s9, s12 │ │ │ │ vsub.f32 s9, s14, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - add.w r7, fp, lr │ │ │ │ + vldr s15, [r1] │ │ │ │ + add.w r1, lr, r2 │ │ │ │ + vstr s0, [sp, #264] @ 0x108 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ vstr s8, [sp, #284] @ 0x11c │ │ │ │ - vstr s1, [sp, #224] @ 0xe0 │ │ │ │ - vadd.f32 s10, s13, s15 │ │ │ │ - vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - movs r2, #40 @ 0x28 │ │ │ │ - vldr s8, [r7] │ │ │ │ vsub.f32 s2, s7, s6 │ │ │ │ vadd.f32 s31, s7, s6 │ │ │ │ - vstr s17, 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s10, s10, s1 │ │ │ │ - add r2, r7 │ │ │ │ - str r2, [sp, #120] @ 0x78 │ │ │ │ vldr s12, [r2] │ │ │ │ + str r2, [sp, #112] @ 0x70 │ │ │ │ add.w r2, fp, r7 │ │ │ │ - str r2, [sp, #124] @ 0x7c │ │ │ │ + vldr s6, [r2] │ │ │ │ + str r2, [sp, #116] @ 0x74 │ │ │ │ + add.w r2, lr, ip │ │ │ │ vadd.f32 s5, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ - vldr s12, [r5] │ │ │ │ - movs r5, #24 │ │ │ │ - vldr s6, [r2] │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - mul.w r5, r5, ip │ │ │ │ + vldr s12, [r2] │ │ │ │ + str r2, [sp, #120] @ 0x78 │ │ │ │ + add.w r2, r6, r5 │ │ │ │ + str r2, [sp, #124] @ 0x7c │ │ │ │ vsub.f32 s4, s6, s12 │ │ │ │ vadd.f32 s6, s6, s12 │ │ │ │ - add r2, r5 │ │ │ │ - str r2, [sp, #132] @ 0x84 │ │ │ │ vldr s12, [r2] │ │ │ │ - movs r2, #36 @ 0x24 │ │ │ │ - mul.w r2, r2, ip │ │ │ │ - add.w r6, r8, r2 │ │ │ │ - str r6, [sp, #136] @ 0x88 │ │ │ │ - vldr s7, [r6] │ │ │ │ - add.w r6, fp, r5 │ │ │ │ - str r6, [sp, #140] @ 0x8c │ │ │ │ + add.w r2, r4, r8 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r4, r9, r2 │ │ │ │ + vldr s7, [r4] │ │ │ │ + str r4, [sp, #128] @ 0x80 │ │ │ │ + add.w r4, fp, r5 │ │ │ │ + str r4, [sp, #132] @ 0x84 │ │ │ │ vadd.f32 s0, s12, s7 │ │ │ │ vsub.f32 s12, s12, s7 │ │ │ │ - vldr s7, [r6] │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ - add r6, r2 │ │ │ │ - str r6, [sp, #144] @ 0x90 │ │ │ │ - mov r2, r1 │ │ │ │ - vldr s3, [r6] │ │ │ │ - add.w r6, r8, r7 │ │ │ │ + vldr s7, [r4] │ │ │ │ + add.w r4, lr, r2 │ │ │ │ + add.w r2, r6, ip │ │ │ │ + add ip, fp │ │ │ │ + vldr s3, [r4] │ │ │ │ + str r4, [sp, #136] @ 0x88 │ │ │ │ + add.w r4, r9, r7 │ │ │ │ + add r7, lr │ │ │ │ vsub.f32 s17, s7, s3 │ │ │ │ vadd.f32 s7, s7, s3 │ │ │ │ vadd.f32 s3, s5, s0 │ │ │ │ vsub.f32 s5, s5, s0 │ │ │ │ vadd.f32 s22, s18, s3 │ │ │ │ vsub.f32 s23, s18, s3 │ │ │ │ vsub.f32 s18, s8, s15 │ │ │ │ vadd.f32 s3, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ vadd.f32 s15, s8, s15 │ │ │ │ - vstr s23, [sp, #292] @ 0x124 │ │ │ │ - vmul.f32 s19, s18, s30 │ │ │ │ vstr s22, [sp, #288] @ 0x120 │ │ │ │ + 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s24, s18, s3 │ │ │ │ vadd.f32 s21, s18, s3 │ │ │ │ vsub.f32 s12, s10, s11 │ │ │ │ + vstr s21, [sp, #244] @ 0xf4 │ │ │ │ vstr s24, [sp, #312] @ 0x138 │ │ │ │ - vstr s21, [sp, #240] @ 0xf0 │ │ │ │ vstr s5, [sp, #320] @ 0x140 │ │ │ │ + str r2, [sp, #140] @ 0x8c │ │ │ │ vstr s14, [sp, #328] @ 0x148 │ │ │ │ vmul.f32 s14, s13, s26 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - str r6, [sp, #244] @ 0xf4 │ │ │ │ - add r1, r2 │ │ │ │ - str r1, [sp, #8] │ │ │ │ + vstr s12, [sp, #344] @ 0x158 │ │ │ │ + vldr s12, [ip] │ │ │ │ + strd r4, r7, [sp, #144] @ 0x90 │ │ │ │ + vstr s7, [sp, #324] @ 0x144 │ │ │ │ vmov.f32 s22, s14 │ │ │ │ - add r2, fp │ │ │ │ vmla.f32 s22, s15, s30 │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ - str r2, [sp, #148] @ 0x94 │ │ │ │ - vstr s12, [sp, #344] @ 0x158 │ │ │ │ - vldr s12, [r2] │ │ │ │ - add r2, r3 │ │ │ │ vnmls.f32 s15, s13, s30 │ │ │ │ vadd.f32 s13, s10, s11 │ │ │ │ - vldr s11, [r1] │ │ │ │ - ldr r1, [sp, #0] │ │ │ │ - vldr s4, [r2] │ │ │ │ - add r7, r1 │ │ │ │ - str r2, [sp, #160] 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│ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldmia r2!, {r1, r3} │ │ │ │ - movs r7, r0 │ │ │ │ - @ instruction: 0xefe9ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r1 │ │ │ │ + lsls r4, r2, #27 │ │ │ │ + movs r0, r1 │ │ │ │ + @ instruction: 0xefabffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r1 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #260 @ 0x104 │ │ │ │ - mov r7, r3 │ │ │ │ - ldr r3, [pc, #84] @ (7e594 ) │ │ │ │ - ldrd r2, r1, [sp, #368] @ 0x170 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w r8, [sp, #364] @ 0x16c │ │ │ │ + ldrd r8, r2, [sp, #364] @ 0x16c │ │ │ │ + ldr r1, [sp, #372] @ 0x174 │ │ │ │ + ldr r3, [pc, #84] @ (848dc ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 7eed4 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 8522e │ │ │ │ ldr r2, [sp, #376] @ 0x178 │ │ │ │ - movs r1, #152 @ 0x98 │ │ │ │ + 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pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0007eee0 : │ │ │ │ - ldr r2, [pc, #12] @ (7eef0 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7eef4 ) │ │ │ │ +0008524c : │ │ │ │ + ldr r2, [pc, #12] @ (8525c ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (85260 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - stmia r0!, {r1, r2, r3, r5, r6} │ │ │ │ - movs r7, r0 │ │ │ │ - bl ffec0ef6 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + stc2 0, cr0, [r0, #-28] @ 0xffffffe4 │ │ │ │ + bl ffe8d262 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ add.w ip, r4, r6, lsl #4 │ │ │ │ - bge.w 7f014 │ │ │ │ + bge.w 85398 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #16 │ │ │ │ - bne.n 7f018 │ │ │ │ + bne.w 853ae │ │ │ │ add.w r8, r2, lr │ │ │ │ vldr s2, [r0] │ │ │ │ add.w r4, r3, lr │ │ │ │ - vldr s13, [r1] │ │ │ │ add.w r9, r0, lr │ │ │ │ - vldr s3, [ip, #-12] │ │ │ │ - vldr s15, [r8] │ │ │ │ add.w r6, r1, lr │ │ │ │ - vldr s9, [ip, #-8] │ │ │ │ + vldr s15, [r8] │ │ │ │ mov sl, r2 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + cmp r7, r5 │ │ │ │ + add.w ip, ip, #16 │ │ │ │ + vldr s13, [r1] │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vldr s12, [r9] │ │ │ │ - adds r5, #1 │ │ │ │ vadd.f32 s14, s15, s2 │ │ │ │ vsub.f32 s2, s2, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ - vmul.f32 s7, s9, s3 │ │ │ │ - vldr s1, [ip, #-16] │ │ │ │ - subs r2, #4 │ │ │ │ - vldr s10, [ip, #-4] │ │ │ │ - cmp r7, r5 │ │ │ │ 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vmul.f32 s13, s14, s15 │ │ │ │ - vmla.f32 s13, s2, s7 │ │ │ │ + vldr s15, [ip, #-20] @ 0xffffffec │ │ │ │ + vmul.f32 s6, s14, s7 │ │ │ │ vsub.f32 s5, s10, s3 │ │ │ │ vadd.f32 s10, s10, s3 │ │ │ │ vadd.f32 s3, s9, s4 │ │ │ │ vsub.f32 s9, s9, s4 │ │ │ │ + vnmls.f32 s6, s2, s15 │ │ │ │ + vmul.f32 s13, s14, s15 │ │ │ │ vstr s3, [r0] │ │ │ │ vadd.f32 s3, s8, s5 │ │ │ │ vsub.f32 s8, s8, s5 │ │ │ │ + vmla.f32 s13, s2, s7 │ │ │ │ add r0, r4 │ │ │ │ + vmul.f32 s5, s6, s8 │ │ │ │ vstr s3, [r2] │ │ │ │ add r2, sl │ │ │ │ - vmul.f32 s5, s6, s8 │ │ │ │ vnmls.f32 s5, s13, s9 │ │ │ │ vmul.f32 s13, s13, s8 │ │ │ │ vadd.f32 s8, s12, s11 │ │ │ │ vmla.f32 s13, s6, s9 │ │ │ │ vsub.f32 s6, s1, s10 │ │ │ │ vmul.f32 s9, s14, s8 │ │ │ │ - vmul.f32 s14, s14, s6 │ │ │ │ - vmla.f32 s14, s2, s8 │ │ │ │ vstr s5, [fp] │ │ │ │ + vmul.f32 s14, s14, s6 │ │ │ │ vnmls.f32 s9, s2, s6 │ │ │ │ vstr s13, [r9] │ │ │ │ vadd.f32 s13, s1, s10 │ │ │ │ + vmla.f32 s14, s2, s8 │ │ │ │ vstr s9, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstr s14, [r3] │ │ │ │ vsub.f32 s14, s12, s11 │ │ │ │ add r3, sl │ │ │ │ vmul.f32 s12, s15, s14 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ - vmla.f32 s15, s7, s14 │ │ │ │ vnmls.f32 s12, s7, s13 │ │ │ │ + vmla.f32 s15, s7, s14 │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.n 7f022 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.n 853ba │ │ │ │ + b.n 85398 │ │ │ │ │ │ │ │ -0007f118 : │ │ │ │ - ldr r2, [pc, #12] @ (7f128 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7f12c ) │ │ │ │ +000854b0 : │ │ │ │ + ldr r2, [pc, #12] @ (854c0 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (854c4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - bkpt 0x0066 │ │ │ │ - movs r7, r0 │ │ │ │ - ldc2l 15, cr15, [r5, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r1 │ │ │ │ - mov r6, r0 │ │ │ │ + @ instruction: 0xfacc0007 │ │ │ │ + stc2 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + mov r5, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ - movs r5, #24 │ │ │ │ - ldr r4, [pc, #744] @ (7f42c ) │ │ │ │ - mov r8, r2 │ │ │ │ - ldr r1, [sp, #152] @ 0x98 │ │ │ │ + ldrd r0, r8, [sp, #144] @ 0x90 │ │ │ │ + ldrd r1, r2, [sp, #152] @ 0x98 │ │ │ │ + ldr r4, [pc, #776] @ (857fc ) │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + add.w r1, r1, r1, lsl #1 │ │ │ │ add r4, pc │ │ │ │ - ldr.w r9, [sp, #148] @ 0x94 │ │ │ │ - subs r0, r1, #1 │ │ │ │ - ldr r1, [sp, #144] @ 0x90 │ │ │ │ + add.w r1, r0, r1, lsl #3 │ │ │ │ + ldr r0, [sp, #152] @ 0x98 │ │ │ │ + cmp r0, r2 │ │ │ │ + bge.w 857de │ │ │ │ + ldr r0, [pc, #756] @ (85800 ) │ │ │ │ + ldr r0, [r4, r0] │ │ │ │ + ldr r2, [r0, #0] │ │ │ │ + str r2, [sp, #32] │ │ │ │ ldr r2, [sp, #160] @ 0xa0 │ │ │ │ - mla r0, r5, r0, r1 │ │ │ │ - ldrd r1, r5, [sp, #152] @ 0x98 │ │ │ │ - cmp r1, r5 │ │ │ │ - bge.w 7f420 │ │ │ │ - ldr r1, [pc, #716] @ (7f430 ) │ │ │ │ cmp r2, #1 │ │ │ │ - itt eq │ │ │ │ - addeq r0, #24 │ │ │ │ - vldreq s24, [pc, #712] @ 7f434 │ │ │ │ - ldr r1, [r4, r1] │ │ │ │ - ldr r1, [r1, #0] │ │ │ │ - str r1, [sp, #32] │ │ │ │ - bne.w 7f438 │ │ │ │ - vldr s5, [r0, #-24] @ 0xffffffe8 │ │ │ │ - movs r2, #12 │ │ │ │ - vldr s4, [r0, #-20] @ 0xffffffec │ │ │ │ - mov.w r1, r9, lsl #2 │ │ │ │ - vldr s20, [r0, #-16] │ │ │ │ - add.w lr, r8, r1 │ │ │ │ - vldr s19, [r0, #-12] │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - vldr s2, [r0, #-8] │ │ │ │ - adds r0, #24 │ │ │ │ + bne.w 85808 │ │ │ │ + vldr s24, [pc, #744] @ 85804 │ │ │ │ + add.w r1, r1, #24 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + vldr s5, [r1, #-24] @ 0xffffffe8 │ │ │ │ + add.w r2, r8, r8, lsl #1 │ │ │ │ + add.w r1, r1, #24 │ │ │ │ + mov.w r0, r8, lsl #2 │ │ │ │ + vldr s4, [r1, #-44] @ 0xffffffd4 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r9, r7, r0 │ │ │ │ + vldr s20, [r1, #-40] @ 0xffffffd8 │ │ │ │ + add.w ip, r7, r2 │ │ │ │ + add r2, r3 │ │ │ │ + vldr s19, [r1, #-36] @ 0xffffffdc │ │ │ │ + str r2, [sp, #16] │ │ │ │ + vldr s2, [r1, #-32] @ 0xffffffe0 │ │ │ │ vmul.f32 s15, s20, s4 │ │ │ │ vmul.f32 s14, s20, s5 │ │ │ │ + vldr s3, [r1, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s7, s19, s5 │ │ │ │ vmul.f32 s6, s19, s4 │ │ │ │ - vldr s3, [r0, #-28] @ 0xffffffe4 │ │ │ │ - add.w r4, r8, r2 │ │ │ │ - vldr s10, [r6] │ │ │ │ - adds r2, r3, r2 │ │ │ │ - str r2, [sp, #12] │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ + vldr s13, [r6] │ │ │ │ + vmul.f32 s22, s2, s5 │ │ │ │ vmul.f32 s21, s2, s4 │ │ │ │ + vldr s12, [r9] │ │ │ │ vadd.f32 s27, s7, s15 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ + vldr s10, [r5] │ │ │ │ vsub.f32 s26, s14, s6 │ │ │ │ vadd.f32 s6, s6, s14 │ │ │ │ - vldr s13, [r7] │ │ │ │ - vmul.f32 s22, s2, s5 │ │ │ │ - vldr s12, [lr] │ │ │ │ + vldr s17, [r7] │ │ │ │ + vmla.f32 s22, s3, s4 │ │ │ │ vnmls.f32 s21, s3, s5 │ │ │ │ vmul.f32 s15, s2, s7 │ │ │ │ - str r4, [sp, #16] │ │ │ │ - vldr s17, [r8] │ │ │ │ - vmla.f32 s22, s3, s4 │ │ │ │ vnmls.f32 s15, s3, s6 │ │ │ │ vstr s15, [sp, #28] │ │ │ │ vmul.f32 s15, s2, s6 │ │ │ │ vmov.f32 s9, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ + vldr s15, [ip] │ │ │ │ vmla.f32 s9, s3, s7 │ │ │ │ vadd.f32 s8, s15, s10 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - mov.w r2, r9, lsl #3 │ │ │ │ - add.w fp, r6, r2 │ │ │ │ - adds r4, r7, r2 │ │ │ │ - str r4, [sp, #8] │ │ │ │ - add.w sl, r8, r2 │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ + add.w fp, r5, r2 │ │ │ │ + add.w r4, r6, r2 │ │ │ │ + add.w sl, r7, r2 │ │ │ │ + str r4, [sp, #12] │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vldr s13, [fp] │ │ │ │ - adds r5, r3, r2 │ │ │ │ vstr s9, [sp, #24] │ │ │ │ - str r5, [sp, #0] │ │ │ │ vadd.f32 s1, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vldr s12, [r4] │ │ │ │ - adds r4, r3, r1 │ │ │ │ - str r4, [sp, #4] │ │ │ │ - vldr s18, [r5] │ │ │ │ - mov r5, r8 │ │ │ │ + add.w r4, r3, r0 │ │ │ │ vldr s11, [r4] │ │ │ │ - adds r4, r6, r1 │ │ │ │ - add r1, r7 │ │ │ │ - add.w ip, r4, r2 │ │ │ │ - add r2, r1 │ │ │ │ + str r4, [sp, #8] │ │ │ │ + add.w r4, r5, r0 │ │ │ │ + add r0, r6 │ │ │ │ + add.w r5, r3, r2 │ │ │ │ + add.w lr, r4, r2 │ │ │ │ + add r2, r0 │ │ │ │ vadd.f32 s29, s1, s8 │ │ │ │ + vsub.f32 s8, s8, s1 │ │ │ │ + vldr s18, [r5] │ │ │ │ + str r5, [sp, #4] │ │ │ │ vsub.f32 s9, s12, s11 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ vsub.f32 s12, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vldr s15, [sl] │ │ │ │ - vsub.f32 s8, s8, s1 │ │ │ │ - sub.w r8, r8, #4 │ │ │ │ vadd.f32 s28, s9, s14 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ vldr s9, [r4] │ │ │ │ - vadd.f32 s25, s11, s10 │ │ │ │ vstr s13, [sp, #20] │ │ │ │ + vadd.f32 s25, s11, s10 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ vldr s13, [r2] │ │ │ │ vadd.f32 s30, s15, s9 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ - vldr s15, [r1] │ │ │ │ + vldr s15, [r0] │ │ │ │ vsub.f32 s31, s15, s18 │ │ │ │ vadd.f32 s18, s18, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ + vldr s15, [lr] │ │ │ │ vadd.f32 s1, s15, s17 │ │ │ │ vsub.f32 s17, s17, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ vadd.f32 s11, s1, s30 │ │ │ │ vsub.f32 s0, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vsub.f32 s1, s30, s1 │ │ │ │ @@ -136419,194 +139269,209 @@ │ │ │ │ vsub.f32 s9, s9, s18 │ │ │ │ vadd.f32 s16, s0, s31 │ │ │ │ vsub.f32 s0, s0, s31 │ │ │ │ vadd.f32 s23, s15, s17 │ │ │ │ vsub.f32 s15, s17, s15 │ │ │ │ vadd.f32 s17, s11, s29 │ │ │ │ vsub.f32 s11, s29, s11 │ │ │ │ - vstmia r6!, {s17} │ │ │ │ + vstmia r5!, {s17} │ │ │ │ vadd.f32 s17, s16, s28 │ │ │ │ vsub.f32 s16, s28, s16 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + mov r5, r7 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ vstr s17, [r5] │ │ │ │ vmul.f32 s17, s16, s27 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vnmls.f32 s17, s11, s26 │ │ │ │ vmul.f32 s11, s11, s27 │ │ │ │ vmla.f32 s11, s16, s26 │ │ │ │ vstr s17, [fp] │ │ │ │ vadd.f32 s17, s0, s8 │ │ │ │ + vsub.f32 s8, s8, s0 │ │ │ │ vstr s11, [sl] │ │ │ │ vadd.f32 s11, s1, s14 │ │ │ │ vsub.f32 s14, s14, s1 │ │ │ │ - vsub.f32 s8, s8, s0 │ │ │ │ - ldr r5, [sp, #0] │ │ │ │ vmul.f32 s16, s11, s7 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ - vmla.f32 s11, s17, s7 │ │ │ │ vnmls.f32 s16, s17, s6 │ │ │ │ + vmla.f32 s11, s17, s7 │ │ │ │ vstr s16, [r4] │ │ │ │ - vstr s11, [lr] │ │ │ │ + vstr s11, [r9] │ │ │ │ vmul.f32 s11, s14, s21 │ │ │ │ vmul.f32 s14, s14, s22 │ │ │ │ - ldr r4, [sp, #16] │ │ │ │ - vmla.f32 s14, s8, s21 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ vnmls.f32 s11, s8, s22 │ │ │ │ + vmla.f32 s14, s8, s21 │ │ │ │ vsub.f32 s8, s9, s15 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ vldr s9, [sp, #24] │ │ │ │ vmul.f32 s8, s8, s24 │ │ │ │ vmul.f32 s15, s15, s24 │ │ │ │ - vstr s11, [ip] │ │ │ │ - vadd.f32 s11, s8, s12 │ │ │ │ - vstr s14, [r4] │ │ │ │ + vstr s11, [lr] │ │ │ │ + vstr s14, [ip] │ │ │ │ vadd.f32 s14, s23, s13 │ │ │ │ - vsub.f32 s12, s12, s8 │ │ │ │ vsub.f32 s13, s13, s23 │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ - vmul.f32 s8, s11, s19 │ │ │ │ - vmul.f32 s11, s11, s20 │ │ │ │ + vadd.f32 s11, s8, s12 │ │ │ │ + vsub.f32 s12, s12, s8 │ │ │ │ vmul.f32 s14, s14, s24 │ │ │ │ vmul.f32 s13, s13, s24 │ │ │ │ + vmul.f32 s8, s11, s19 │ │ │ │ + vmul.f32 s11, s11, s20 │ │ │ │ vsub.f32 s7, s25, s14 │ │ │ │ vadd.f32 s14, s14, s25 │ │ │ │ vnmls.f32 s8, s7, s20 │ │ │ │ vmla.f32 s11, s7, s19 │ │ │ │ - vstr s8, [r1] │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - vstr s11, [r1] │ │ │ │ + vstr s8, [r0] │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + vstr s11, [r0] │ │ │ │ vmul.f32 s11, s12, s3 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ - vmla.f32 s12, s14, s3 │ │ │ │ vnmls.f32 s11, s14, s2 │ │ │ │ + vmla.f32 s12, s14, s3 │ │ │ │ vsub.f32 s14, s10, s15 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vldr s10, [sp, #28] │ │ │ │ vstr s11, [r2] │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ vstr s12, [r2] │ │ │ │ mov r2, r3 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vldr s12, [sp, #20] │ │ │ │ - subs r3, #4 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vmul.f32 s12, s11, s10 │ │ │ │ vnmls.f32 s12, s14, s9 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmla.f32 s14, s11, s9 │ │ │ │ vstr s12, [r4] │ │ │ │ vstr s14, [r5] │ │ │ │ vmul.f32 s14, s13, s4 │ │ │ │ vnmls.f32 s14, s15, s5 │ │ │ │ vmul.f32 s15, s15, s4 │ │ │ │ vmla.f32 s15, s13, s5 │ │ │ │ - vstmia r7!, {s14} │ │ │ │ + vstmia r6!, {s14} │ │ │ │ vstr s15, [r2] │ │ │ │ ldr r2, [sp, #152] @ 0x98 │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r2, [sp, #152] @ 0x98 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ - eor.w r9, r9, r2 │ │ │ │ - ldrd r1, r2, [sp, #152] @ 0x98 │ │ │ │ - cmp r2, r1 │ │ │ │ - bne.w 7f176 │ │ │ │ + ldr r0, [sp, #152] @ 0x98 │ │ │ │ + eor.w r8, r8, r2 │ │ │ │ + ldr r2, [sp, #156] @ 0x9c │ │ │ │ + cmp r2, r0 │ │ │ │ + bne.w 85522 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ - @ instruction: 0xfa6e0007 │ │ │ │ + adds r6, #186 @ 0xba │ │ │ │ + movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - add.w fp, r0, #24 │ │ │ │ - vldr s26, [pc, #-12] @ 7f434 │ │ │ │ + vldr s26, [pc, #-8] @ 85804 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w fp, r1, #24 │ │ │ │ + mov r0, r5 │ │ │ │ + str r6, [sp, #0] │ │ │ │ str r2, [sp, #28] │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #36] @ 0x24 │ │ │ │ vldr s12, [fp, #-24] @ 0xffffffe8 │ │ │ │ - movs r2, #12 │ │ │ │ - vldr s3, [fp, #-20] @ 0xffffffec │ │ │ │ - mov.w r1, r9, lsl #2 │ │ │ │ - vldr s23, [fp, #-16] │ │ │ │ - add.w ip, r8, r1 │ │ │ │ - vldr s9, [fp, #-12] │ │ │ │ - mul.w r2, r2, r9 │ │ │ │ - vldr s2, [fp, #-8] │ │ │ │ - adds r5, r3, r1 │ │ │ │ + add.w r2, r8, r8, lsl #1 │ │ │ │ + mov r5, r0 │ │ │ │ + mov r6, r0 │ │ │ │ + add.w fp, fp, #24 │ │ │ │ + vldr s3, [fp, #-44] @ 0xffffffd4 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s23, [fp, #-40] @ 0xffffffd8 │ │ │ │ + add.w r4, r7, r2 │ │ │ │ + add r2, r3 │ │ │ │ + vldr s9, [fp, #-36] @ 0xffffffdc │ │ │ │ + str r2, [sp, #4] │ │ │ │ + vldr s2, [fp, #-32] @ 0xffffffe0 │ │ │ │ vmul.f32 s15, s3, s23 │ │ │ │ vmul.f32 s4, s12, s23 │ │ │ │ + vldr s11, [fp, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s12, s9 │ │ │ │ vmul.f32 s14, s3, s9 │ │ │ │ - vldr s11, [fp, #-4] │ │ │ │ - add.w r4, r8, r2 │ │ │ │ - adds r2, r3, r2 │ │ │ │ - str r2, [sp, #0] │ │ │ │ - vldr s10, [r7] │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ vmul.f32 s8, s3, s2 │ │ │ │ + vldr s21, [r7] │ │ │ │ + vmul.f32 s24, s3, s11 │ │ │ │ vadd.f32 s27, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ + vldr s10, [r1] │ │ │ │ vsub.f32 s1, s4, s14 │ │ │ │ vadd.f32 s4, s4, s14 │ │ │ │ - vldr s14, [r6] │ │ │ │ - vmul.f32 s24, s3, s11 │ │ │ │ - vldr s5, [ip] │ │ │ │ + mov.w r1, r8, lsl #2 │ │ │ │ + vldr s14, [r5] │ │ │ │ vnmls.f32 s8, s12, s11 │ │ │ │ - vmul.f32 s15, s13, s2 │ │ │ │ - vldr s0, [r5] │ │ │ │ - str r5, [sp, #8] │ │ │ │ + add.w lr, r7, r1 │ │ │ │ vmla.f32 s24, s12, s2 │ │ │ │ - vldr s21, [r8] │ │ │ │ - add.w fp, fp, #24 │ │ │ │ + vldr s5, [lr] │ │ │ │ + vmul.f32 s15, s13, s2 │ │ │ │ vnmls.f32 s15, s4, s11 │ │ │ │ vstr s15, [sp, #16] │ │ │ │ vmul.f32 s15, s13, s11 │ │ │ │ vmla.f32 s15, s4, s2 │ │ │ │ vstr s15, [sp, #20] │ │ │ │ vldr s15, [r4] │ │ │ │ vadd.f32 s6, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - mov.w r2, r9, lsl #3 │ │ │ │ - add.w sl, r6, r2 │ │ │ │ - adds r0, r7, r2 │ │ │ │ - add.w lr, r8, r2 │ │ │ │ - str r0, [sp, #4] │ │ │ │ + mov.w r2, r8, lsl #3 │ │ │ │ + add.w sl, r5, r2 │ │ │ │ + add r0, r2 │ │ │ │ + add.w r9, r7, r2 │ │ │ │ + str r0, [sp, #8] │ │ │ │ vsub.f32 s7, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [sl] │ │ │ │ - adds r5, r3, r2 │ │ │ │ - str r5, [sp, #12] │ │ │ │ vadd.f32 s18, s15, s5 │ │ │ │ vsub.f32 s15, s15, s5 │ │ │ │ vldr s5, [r0] │ │ │ │ - adds r0, r6, r1 │ │ │ │ - add r1, r7 │ │ │ │ + add.w r0, r3, r1 │ │ │ │ + vldr s0, [r0] │ │ │ │ + str r0, [sp, #12] │ │ │ │ + add.w r0, r5, r1 │ │ │ │ + ldr r5, [sp, #0] │ │ │ │ + add.w ip, r0, r2 │ │ │ │ + vadd.f32 s29, s6, s18 │ │ │ │ + vsub.f32 s6, s6, s18 │ │ │ │ vsub.f32 s17, s5, s0 │ │ │ │ vadd.f32 s5, s5, s0 │ │ │ │ vsub.f32 s0, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ vldr s15, [r0] │ │ │ │ - vadd.f32 s29, s6, s18 │ │ │ │ + add r1, r5 │ │ │ │ + add.w r5, r3, r2 │ │ │ │ + add r2, r1 │ │ │ │ vldr s22, [r1] │ │ │ │ - vsub.f32 s6, s6, s18 │ │ │ │ + vadd.f32 s16, s14, s5 │ │ │ │ vadd.f32 s20, s7, s17 │ │ │ │ - vsub.f32 s7, s7, s17 │ │ │ │ vstr s10, [sp, #24] │ │ │ │ - vadd.f32 s16, s14, s5 │ │ │ │ - vldr s10, [lr] │ │ │ │ vsub.f32 s14, s14, s5 │ │ │ │ + vsub.f32 s7, s7, s17 │ │ │ │ + vldr s10, [r9] │ │ │ │ vldr s5, [r3] │ │ │ │ vadd.f32 s30, s15, s10 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ vldr s10, [r5] │ │ │ │ - adds r5, r0, r2 │ │ │ │ - add r2, r1 │ │ │ │ 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s10 │ │ │ │ vmla.f32 s15, s9, s11 │ │ │ │ vstr s15, [r5] │ │ │ │ vmul.f32 s15, s3, s13 │ │ │ │ + mov r5, r6 │ │ │ │ vnmls.f32 s15, s12, s14 │ │ │ │ vmul.f32 s12, s12, s13 │ │ │ │ vmla.f32 s12, s3, s14 │ │ │ │ - vstr s15, [r7] │ │ │ │ - add r7, r2 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ + vstr s15, [r2] │ │ │ │ + ldr r2, [sp, #152] @ 0x98 │ │ │ │ vstr s12, [r3] │ │ │ │ - add r8, r2 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + str r2, [sp, #152] @ 0x98 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ + add r1, r2 │ │ │ │ + add r5, r2 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ + mov r0, r5 │ │ │ │ + str r1, [sp, #0] │ │ │ │ + ldr r1, [sp, #152] @ 0x98 │ │ │ │ + add r7, r2 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ - eor.w r9, r9, r2 │ │ │ │ - ldrd r1, r2, [sp, #152] @ 0x98 │ │ │ │ + eor.w r8, r8, r2 │ │ │ │ + ldr r2, [sp, #156] @ 0x9c │ │ │ │ cmp r2, r1 │ │ │ │ - bne.w 7f448 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 85820 │ │ │ │ + b.n 857de │ │ │ │ nop │ │ │ │ │ │ │ │ -0007f6f8 : │ │ │ │ - ldr r2, [pc, #12] @ (7f708 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (7f70c ) │ │ │ │ +00085ae4 : │ │ │ │ + ldr r2, [pc, #12] @ (85af4 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (85af8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - @ instruction: 0xb8b6 │ │ │ │ - movs r7, r0 │ │ │ │ - @ instruction: 0xfa2dffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + @ instruction: 0xf4c80007 │ │ │ │ + ldr??.w pc, [r7, #4095] @ 0xfff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ mov fp, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #260 @ 0x104 │ │ │ │ - mov r4, r3 │ │ │ │ - ldr r3, [pc, #76] @ (7f770 ) │ │ │ │ - ldrd r2, r1, [sp, #368] @ 0x170 │ │ │ │ - add r3, pc │ │ │ │ - ldr r5, [sp, #364] @ 0x16c │ │ │ │ + ldrd lr, r2, [sp, #364] @ 0x16c │ │ │ │ + ldr r1, [sp, #372] @ 0x174 │ │ │ │ + ldr r3, [pc, #76] @ (85b70 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 7ff20 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 8632e │ │ │ │ ldr r2, [sp, #376] @ 0x178 │ │ │ │ mov r9, fp │ │ │ │ - vldr s28, [pc, #44] @ 7f764 │ │ │ │ + mov sl, ip │ │ │ │ + mov fp, lr │ │ │ │ mov lr, r0 │ │ │ │ - vldr s27, [pc, #44] @ 7f768 │ │ │ │ - mov sl, r4 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s28, [pc, #44] @ 85b64 │ │ │ │ + vldr s27, [pc, #44] @ 85b68 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s26, [pc, #40] @ 85b6c │ │ │ │ str r2, [sp, #244] @ 0xf4 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #248] @ 0xf8 │ │ │ │ - ldr r2, [pc, #40] @ (7f774 ) │ │ │ │ - mov fp, r5 │ │ │ │ - vldr s26, [pc, #28] @ 7f76c │ │ │ │ + ldr r2, [pc, #36] @ (85b74 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #368] @ 0x170 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #252] @ 0xfc │ │ │ │ ldr r3, [sp, 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│ │ │ vadd.f32 s14, s30, s29 │ │ │ │ vsub.f32 s6, s11, s8 │ │ │ │ vadd.f32 s11, s11, s8 │ │ │ │ - vsub.f32 s7, s14, s15 │ │ │ │ - vadd.f32 s14, s14, s15 │ │ │ │ - vsub.f32 s5, s7, s10 │ │ │ │ - b.n 81194 │ │ │ │ + b.n 875ec │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #71 @ 0x47 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - blt.n 811f6 │ │ │ │ + blt.n 8764e │ │ │ │ subs r7, #84 @ 0x54 │ │ │ │ + vldr s8, [sp, #276] @ 0x114 │ │ │ │ + vsub.f32 s7, s14, s15 │ │ │ │ + vadd.f32 s14, s14, s15 │ │ │ │ + vsub.f32 s5, s7, s10 │ │ │ │ vadd.f32 s10, s10, s7 │ │ │ │ vmul.f32 s15, s31, s5 │ │ │ │ vnmls.f32 s15, s24, s6 │ │ │ │ - vstr s15, [r1] │ │ │ │ + vstr s15, [r5] │ │ │ │ vmul.f32 s15, s24, s5 │ │ │ │ + vadd.f32 s5, s12, s13 │ │ │ │ vmla.f32 s15, s31, s6 │ │ │ │ vadd.f32 s6, s9, s14 │ │ │ │ - vadd.f32 s5, s12, s13 │ │ │ │ vsub.f32 s14, s14, s9 │ │ │ │ vstr s15, [r3] │ │ │ │ vmul.f32 s15, s4, s6 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ vnmls.f32 s15, s2, s5 │ │ │ │ - vstr s15, [sl] │ │ │ │ + vstr s15, [ip] │ │ │ │ vmul.f32 s15, s4, s5 │ │ │ │ vmla.f32 s15, s2, s6 │ │ │ │ - ldr r0, [sp, #136] @ 0x88 │ │ │ │ - vldr s17, [sp, #292] @ 0x124 │ │ │ │ - vldr s8, [sp, #284] @ 0x11c │ │ │ │ - ldr r4, [sp, #120] @ 0x78 │ │ │ │ - ldr r3, [sp, #168] @ 0xa8 │ │ │ │ - ldr r6, [sp, #152] @ 0x98 │ │ │ │ - vstr s15, [r0] │ │ │ │ + vstr s15, [r3] │ │ │ │ vmul.f32 s15, s17, s10 │ │ │ │ vnmls.f32 s15, s8, s11 │ │ │ │ - vstr s15, [r2] │ │ │ │ + vstr s15, [r1] │ │ │ │ vmul.f32 s15, s8, s10 │ │ │ │ + ldr r4, [sp, #100] @ 0x64 │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ vmla.f32 s15, s17, s11 │ │ │ │ - vldr s10, [sp, #448] @ 0x1c0 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + vldr s10, [sp, #440] @ 0x1b8 │ │ │ │ vstr s15, [r4] │ │ │ │ vsub.f32 s15, s12, s13 │ │ │ │ vmul.f32 s13, s10, s14 │ │ │ │ - vldr s12, [sp, #444] @ 0x1bc │ │ │ │ + ldr r4, [sp, #132] @ 0x84 │ │ │ │ + vldr s12, [sp, #436] @ 0x1b4 │ │ │ │ vnmls.f32 s13, s12, s15 │ │ │ │ vmul.f32 s15, s10, s15 │ │ │ │ vmla.f32 s15, s12, s14 │ │ │ │ vstr s13, [r3] │ │ │ │ - ldr r3, [sp, #768] @ 0x300 │ │ │ │ - vstr s15, [r6] │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #768] @ 0x300 │ │ │ │ - ldr r3, [sp, #644] @ 0x284 │ │ │ │ - add r2, r3 │ │ │ │ - add r5, r3 │ │ │ │ - ldr r3, [sp, #648] @ 0x288 │ │ │ │ - str r2, [sp, #4] │ │ │ │ + ldr r3, [sp, #760] @ 0x2f8 │ │ │ │ + vstr s15, [r4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #760] @ 0x2f8 │ │ │ │ + ldr r3, [sp, #636] @ 0x27c │ │ │ │ + ldr r2, [sp, #760] @ 0x2f8 │ │ │ │ add r7, r3 │ │ │ │ add r8, r3 │ │ │ │ - ldr r3, [sp, #652] @ 0x28c │ │ │ │ - eor.w r9, r9, r3 │ │ │ │ - ldrd r2, r3, [sp, #768] @ 0x300 │ │ │ │ + ldr r3, [sp, #640] @ 0x280 │ │ │ │ + add r9, r3 │ │ │ │ + add r6, r3 │ │ │ │ + ldr r3, [sp, #644] @ 0x284 │ │ │ │ + eor.w lr, lr, r3 │ │ │ │ + ldr r3, [sp, #764] @ 0x2fc │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 7ffac │ │ │ │ - add.w sp, sp, #660 @ 0x294 │ │ │ │ + bne.w 863dc │ │ │ │ + add.w sp, sp, #652 @ 0x28c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00081254 : │ │ │ │ - ldr r2, [pc, #12] @ (81264 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (81268 ) │ │ │ │ +000876c4 : │ │ │ │ + ldr r2, [pc, #12] @ (876d4 ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (876d8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldr r5, [sp, #744] @ 0x2e8 │ │ │ │ + bls.n 87768 │ │ │ │ movs r7, r0 │ │ │ │ - stcl 15, cr15, [r5], #1020 @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r1 │ │ │ │ + ldc 15, cr15, [r3], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r1 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #412 @ 0x19c │ │ │ │ - mov r7, r3 │ │ │ │ - ldr r3, [pc, #84] @ (812d4 ) │ │ │ │ - ldrd r2, r1, [sp, #520] @ 0x208 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w r8, [sp, #516] @ 0x204 │ │ │ │ + ldrd r8, r2, [sp, #516] @ 0x204 │ │ │ │ + ldr r1, [sp, #524] @ 0x20c │ │ │ │ + ldr r3, [pc, #72] @ (8774c ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 81e6a │ │ │ │ + add r3, pc │ │ │ │ + bge.w 882e0 │ │ │ │ ldr r2, [sp, #528] @ 0x210 │ │ │ │ - mov sl, r6 │ │ │ │ - vldr s16, [pc, #52] @ 812c8 │ │ │ │ vmov.f32 s24, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s27, [pc, #48] @ 812cc │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov sl, r0 │ │ │ │ + mov lr, r8 │ │ │ │ + vldr s16, [pc, #40] @ 87740 │ │ │ │ + vldr s27, [pc, #40] @ 87744 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s26, [pc, #36] @ 87748 │ │ │ │ str r2, [sp, #396] @ 0x18c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #400] @ 0x190 │ │ │ │ - ldr r2, [pc, #48] @ (812d8 ) │ │ │ │ - vldr s26, [pc, #36] @ 812d0 │ │ │ │ + ldr r2, [pc, #32] @ (87750 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #520] @ 0x208 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #404] @ 0x194 │ │ │ │ ldr r3, [sp, #512] @ 0x200 │ │ │ │ add.w r9, r3, r2, lsl #5 │ │ │ │ - mov lr, r9 │ │ │ │ - mov r9, fp │ │ │ │ - mov fp, r7 │ │ │ │ - mov r7, r8 │ │ │ │ - mov r8, r0 │ │ │ │ - b.n 812dc │ │ │ │ - nop │ │ │ │ + b.n 87754 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - bls.n 8133c │ │ │ │ - movs r7, r0 │ │ │ │ + asrs r6, r5, #18 │ │ │ │ + movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - vldr s30, [lr, #-28] @ 0xffffffe4 │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ - vldr s18, [lr, #-32] @ 0xffffffe0 │ │ │ │ - movs r1, #20 │ │ │ │ - vldr s25, [lr, #-24] @ 0xffffffe8 │ │ │ │ - mov.w ip, #28 │ │ │ │ - vldr s29, [lr, #-20] @ 0xffffffec │ │ │ │ - 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[sp, #240] @ 0xf0 │ │ │ │ + vmla.f32 s13, s4, s16 │ │ │ │ + vsub.f32 s31, s2, s17 │ │ │ │ + vstr s14, [r1] │ │ │ │ + vmul.f32 s14, s5, s27 │ │ │ │ + vmul.f32 s31, s31, s26 │ │ │ │ ldr r1, [sp, #96] @ 0x60 │ │ │ │ - vnmls.f32 s12, s15, s27 │ │ │ │ - vmla.f32 s14, s15, s16 │ │ │ │ - vldr s15, [sp, #200] @ 0xc8 │ │ │ │ - vsub.f32 s15, s15, s2 │ │ │ │ - vmul.f32 s15, s15, s26 │ │ │ │ - vsub.f32 s7, s9, s15 │ │ │ │ - vadd.f32 s9, s9, s15 │ │ │ │ - vsub.f32 s15, s3, s4 │ │ │ │ + vldr s5, [sp, #236] @ 0xec │ │ │ │ + vmla.f32 s14, s6, s16 │ │ │ │ + vldr s6, [sp, #200] @ 0xc8 │ │ │ │ + vsub.f32 s7, s9, s31 │ │ │ │ + vadd.f32 s9, s9, s31 │ │ │ │ + vsub.f32 s15, s6, s5 │ │ │ │ vsub.f32 s6, s7, s12 │ │ │ │ vadd.f32 s12, s12, s7 │ │ │ │ + vldr s7, [sp, #284] @ 0x11c │ │ │ │ vmul.f32 s15, s15, s26 │ │ │ │ vsub.f32 s8, s10, s15 │ │ │ │ vadd.f32 s10, s10, s15 │ │ │ │ - vmul.f32 s15, s29, s6 │ │ │ │ + vmul.f32 s15, s0, s6 │ │ │ │ vadd.f32 s5, s11, s8 │ │ │ │ - vnmls.f32 s15, s25, s5 │ │ │ │ + vnmls.f32 s15, s30, s5 │ │ │ │ vstr s15, [r1] │ │ │ │ - vmul.f32 s15, s29, s5 │ │ │ │ - vmla.f32 s15, s25, s6 │ │ │ │ - vsub.f32 s6, s9, s14 │ │ │ │ + vmul.f32 s15, s0, s5 │ │ │ │ vadd.f32 s5, s13, s10 │ │ │ │ + ldr r1, [sp, #84] @ 0x54 │ │ │ │ + vmla.f32 s15, s30, s6 │ │ │ │ + vsub.f32 s6, s9, s14 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ - vstr s15, [r6] │ │ │ │ - vmul.f32 s15, s23, s6 │ │ │ │ + vstr s15, [r4] │ │ │ │ + vmul.f32 s15, s25, s6 │ │ │ │ vnmls.f32 s15, s22, s5 │ │ │ │ vstr s15, [r2] │ │ │ │ - vmul.f32 s15, s23, s5 │ │ │ │ + vmul.f32 s15, s25, s5 │ │ │ │ vmla.f32 s15, s22, s6 │ │ │ │ vstr s15, [r3] │ │ │ │ vsub.f32 s15, s8, s11 │ │ │ │ - vldr s8, [sp, #280] @ 0x118 │ │ │ │ - vldr s7, [sp, #288] @ 0x120 │ │ │ │ - ldr r4, [sp, #84] @ 0x54 │ │ │ │ + vldr s8, [sp, #276] @ 0x114 │ │ │ │ vmul.f32 s11, s8, s12 │ │ │ │ - ldr r3, [sp, #520] @ 0x208 │ │ │ │ - ldr r6, [sp, #40] @ 0x28 │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #520] @ 0x208 │ │ │ │ - ldr r3, [sp, #396] @ 0x18c │ │ │ │ vnmls.f32 s11, s7, s15 │ │ │ │ vmul.f32 s15, s8, s15 │ │ │ │ vmla.f32 s15, s7, s12 │ │ │ │ - vldr s12, [sp, #284] @ 0x11c │ │ │ │ - add r8, r3 │ │ │ │ - add r9, r3 │ │ │ │ - ldr r3, [sp, #400] @ 0x190 │ │ │ │ - add sl, r3 │ │ │ │ - add fp, r3 │ │ │ │ - ldr r3, [sp, #404] @ 0x194 │ │ │ │ vstr s11, [r5] │ │ │ │ - eors r7, r3 │ │ │ │ - vstr s15, [r4] │ │ │ │ + vstr s15, [r1] │ │ │ │ vsub.f32 s15, s10, s13 │ │ │ │ + vldr s12, [sp, #280] @ 0x118 │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ + vldr s11, [sp, #288] @ 0x120 │ │ │ │ vmul.f32 s13, s12, s14 │ │ │ │ - vldr s11, [sp, #292] @ 0x124 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ - ldrd r2, r3, [sp, #520] @ 0x208 │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + str r3, [sp, #520] @ 0x208 │ │ │ │ + ldr r3, [sp, #396] @ 0x18c │ │ │ │ vnmls.f32 s13, s11, s15 │ │ │ │ vmul.f32 s15, s12, s15 │ │ │ │ + ldr r2, [sp, #520] @ 0x208 │ │ │ │ + add sl, r3 │ │ │ │ + add fp, r3 │ │ │ │ + ldr r3, [sp, #400] @ 0x190 │ │ │ │ vmla.f32 s15, s11, s14 │ │ │ │ + add r6, r3 │ │ │ │ + add r7, r3 │ │ │ │ + ldr r3, [sp, #404] @ 0x194 │ │ │ │ + vstr s13, [r0] │ │ │ │ + eor.w lr, lr, r3 │ │ │ │ + ldr r3, [sp, #524] @ 0x20c │ │ │ │ + vstr s15, [r5] │ │ │ │ cmp r3, r2 │ │ │ │ - vstr s13, [r5] │ │ │ │ - vstr s15, [r6] │ │ │ │ - bne.w 812dc │ │ │ │ + bne.w 87754 │ │ │ │ add sp, #412 @ 0x19c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00081e74 : │ │ │ │ - ldr r2, [pc, #12] @ (81e84 ) │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r1, [pc, #12] @ (81e88 ) │ │ │ │ +000882fc : │ │ │ │ + ldr r2, [pc, #12] @ (8830c ) │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldr r1, [pc, #12] @ (88310 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - str r1, [sp, #808] @ 0x328 │ │ │ │ + ldmia r5!, {r6} │ │ │ │ movs r7, r0 │ │ │ │ - bl 46fe8a │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ + bl 45c312 │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldrd r4, r6, [sp, #28] │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + ldr r7, [sp, #20] │ │ │ │ ldr r5, [sp, #36] @ 0x24 │ │ │ │ add.w ip, r4, #4294967295 @ 0xffffffff │ │ │ │ cmp r4, r6 │ │ │ │ add.w ip, r7, ip, lsl #3 │ │ │ │ - bge.n 81f18 │ │ │ │ + bge.n 883ae │ │ │ │ cmp r5, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #8 │ │ │ │ - bne.n 81f1a │ │ │ │ + bne.n 883bc │ │ │ │ vldr s15, [r1] │ │ │ │ mov r5, r3 │ │ │ │ - vldr s12, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s13, [r2] │ │ │ │ - subs r3, #4 │ │ │ │ - vldr s10, [ip, #-8] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ cmp r4, r6 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ + vldr s12, [r3, #4] │ │ │ │ + add.w ip, ip, #8 │ │ │ │ + vldr s13, [r2] │ │ │ │ + vldr s10, [ip, #-16] │ │ │ │ vsub.f32 s11, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vldr s15, [r0] │ │ │ │ - add.w ip, ip, #8 │ │ │ │ vsub.f32 s9, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vldr s15, [ip, #-12] │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vmla.f32 s15, s10, s12 │ │ │ │ vnmls.f32 s14, s10, s9 │ │ │ │ + vmla.f32 s15, s10, s12 │ │ │ │ vadd.f32 s12, s14, s11 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vstmia r1!, {s12} │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ vstmia r0!, {s12} │ │ │ │ vstr s14, [r5] │ │ │ │ mov r5, r2 │ │ │ │ sub.w r2, r2, #4 │ │ │ │ vstr s15, [r5] │ │ │ │ - bne.n 81eac │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r5, r5, #2 │ │ │ │ + bne.n 8833e │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ add.w ip, ip, #8 │ │ │ │ rsb lr, r5, #0 │ │ │ │ vldr s14, [r3] │ │ │ │ - adds r4, #1 │ │ │ │ - vldr s15, [r1] │ │ │ │ + add.w r4, r4, #1 │ │ │ │ add.w ip, ip, #8 │ │ │ │ - vldr s13, [r2] │ │ │ │ cmp r6, r4 │ │ │ │ - vldr s11, [ip, #-12] │ │ │ │ + vldr s15, [r1] │ │ │ │ + vldr s13, [r2] │ │ │ │ + vldr s9, [ip, #-16] │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vldr s14, [r0] │ │ │ │ - vldr s9, [ip, #-16] │ │ │ │ + vldr s11, [ip, #-12] │ │ │ │ vsub.f32 s10, s14, s13 │ │ │ │ vadd.f32 s14, s14, s13 │ │ │ │ vmul.f32 s13, s15, s11 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vmla.f32 s15, s10, s11 │ │ │ │ vnmls.f32 s13, s10, s9 │ │ │ │ + vmla.f32 s15, s10, s11 │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ vstr s11, [r1] │ │ │ │ vsub.f32 s11, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ add r1, r5 │ │ │ │ vstr s11, [r0] │ │ │ │ add r0, r5 │ │ │ │ vstr s13, [r3] │ │ │ │ add r3, lr │ │ │ │ vstr s14, [r2] │ │ │ │ add r2, lr │ │ │ │ - bne.n 81f24 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + bne.n 883c8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -00081f90 : │ │ │ │ - ldr r2, [pc, #12] @ (81fa0 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (81fa4 ) │ │ │ │ +00088444 : │ │ │ │ + ldr r2, [pc, #12] @ (88454 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (88458 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - str r0, [sp, #888] @ 0x378 │ │ │ │ + ldmia r4!, {r3, r5} │ │ │ │ movs r7, r0 │ │ │ │ - mrc2 15, 7, pc, cr1, cr15, {7} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + mcr2 15, 6, pc, cr3, cr15, {7} @ │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ - mla ip, ip, r6, r4 │ │ │ │ - bge.w 820e4 │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w ip, r4, r6, lsl #3 │ │ │ │ + bge.w 885ae │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #24 │ │ │ │ - bne.w 820e8 │ │ │ │ + bne.w 885c4 │ │ │ │ add.w r6, r2, lr │ │ │ │ vldr s9, [r0] │ │ │ │ add.w r4, r3, lr │ │ │ │ add.w r9, r0, lr │ │ │ │ add.w r8, r1, lr │ │ │ │ - vldr s8, [r3] │ │ │ │ vldr s15, [r6] │ │ │ │ mov sl, r2 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + cmp r5, r7 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vldr s14, [r4] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w ip, ip, #24 │ │ │ │ vldr s13, [r9] │ │ │ │ - subs r2, #4 │ │ │ │ vadd.f32 s6, s15, s9 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - add.w ip, ip, #24 │ │ │ │ - cmp r5, r7 │ │ │ │ + vldr s8, [r3] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r2, #4] │ │ │ │ vadd.f32 s10, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vldr s14, [r8] │ │ │ │ vadd.f32 s12, s8, s14 │ │ │ │ @@ -139656,16 +142519,16 @@ │ │ │ │ vadd.f32 s7, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstmia r1!, {s7} │ │ │ │ vstr s13, [sl] │ │ │ │ mov sl, r3 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vstr s15, [sl] │ │ │ │ - vldr s14, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s15, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s14, [ip, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s10, s14, s9 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ vmla.f32 s14, s15, s9 │ │ │ │ vldr s9, [ip, #-32] @ 0xffffffe0 │ │ │ │ vnmls.f32 s10, s15, s8 │ │ │ │ vldr s15, [ip, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s9, s11 │ │ │ │ @@ -139676,38 +142539,43 @@ │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vstr s12, [r9] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s13, [r6] │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.w 81fd6 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.w 8849c │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add.w ip, ip, #24 │ │ │ │ rsb sl, r4, #0 │ │ │ │ add.w r8, r2, lr │ │ │ │ add.w r6, r3, lr │ │ │ │ vldr s13, [r0] │ │ │ │ add.w fp, r0, lr │ │ │ │ - vldr s12, [r1] │ │ │ │ add.w r9, r1, lr │ │ │ │ - vldr s15, [r8] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s14, [r6] │ │ │ │ + vldr s12, [r1] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ add.w ip, ip, #24 │ │ │ │ - vldr s11, [fp] │ │ │ │ cmp r7, r5 │ │ │ │ + vldr s14, [r6] │ │ │ │ + vldr s15, [r8] │ │ │ │ + vldr s11, [fp] │ │ │ │ + vldr s9, [r9] │ │ │ │ vadd.f32 s10, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ + vldr s5, [ip, #-44] @ 0xffffffd4 │ │ │ │ vadd.f32 s15, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vldr s14, [r2] │ │ │ │ - vldr s9, [r9] │ │ │ │ - vldr s5, [ip, #-44] @ 0xffffffd4 │ │ │ │ vadd.f32 s7, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ vldr s14, [r3] │ │ │ │ vadd.f32 s8, s9, s14 │ │ │ │ vsub.f32 s9, s9, s14 │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ @@ -139730,130 +142598,131 @@ │ │ │ │ add r0, r4 │ │ │ │ vstr s7, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstr s10, [r2] │ │ │ │ add r2, sl │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, sl │ │ │ │ - vldr s10, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s14, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s10, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s9, [ip, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s12, s11, s10 │ │ │ │ vnmls.f32 s12, s8, s14 │ │ │ │ vmul.f32 s14, s11, s14 │ │ │ │ + vmul.f32 s11, s13, s9 │ │ │ │ vmla.f32 s14, s8, s10 │ │ │ │ vldr s10, [ip, #-32] @ 0xffffffe0 │ │ │ │ - vmul.f32 s11, s13, s9 │ │ │ │ vmla.f32 s11, s15, s10 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s13, s10 │ │ │ │ vsub.f32 s13, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vstr s13, [fp] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s13, [r9] │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.w 820f2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 885d0 │ │ │ │ + b.n 885ae │ │ │ │ │ │ │ │ -00082204 : │ │ │ │ - ldr r2, [pc, #12] @ (82214 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (82218 ) │ │ │ │ +000886e0 : │ │ │ │ + ldr r2, [pc, #12] @ (886f0 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (886f4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldrh r2, [r3, #52] @ 0x34 │ │ │ │ + ldmia r1!, {r2, r3, r4, r5, r7} │ │ │ │ movs r7, r0 │ │ │ │ - ldc2 15, cr15, [r9, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w lr, #40 @ 0x28 │ │ │ │ - ldr r7, [pc, #576] @ (82468 ) │ │ │ │ + stc2l 15, cr15, [pc, #-1020]! @ 882fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d10} │ │ │ │ sub sp, #20 │ │ │ │ - add r7, pc │ │ │ │ - ldr r6, [sp, #88] @ 0x58 │ │ │ │ - ldr.w r8, [sp, #84] @ 0x54 │ │ │ │ + ldrd lr, r6, [sp, #84] @ 0x54 │ │ │ │ + ldrd r4, r5, [sp, #92] @ 0x5c │ │ │ │ + ldr r7, [pc, #600] @ (88974 ) │ │ │ │ add.w ip, r6, #4294967295 @ 0xffffffff │ │ │ │ ldr r6, [sp, #80] @ 0x50 │ │ │ │ - ldr r5, [sp, #96] @ 0x60 │ │ │ │ - mla ip, lr, ip, r6 │ │ │ │ - ldrd r6, r4, [sp, #88] @ 0x58 │ │ │ │ + add.w ip, ip, ip, lsl #2 │ │ │ │ + add r7, pc │ │ │ │ + add.w ip, r6, ip, lsl #3 │ │ │ │ + ldr r6, [sp, #88] @ 0x58 │ │ │ │ cmp r6, r4 │ │ │ │ - bge.w 8245e │ │ │ │ - ldr r6, [pc, #544] @ (8246c ) │ │ │ │ + bge.w 88956 │ │ │ │ + ldr r6, [pc, #576] @ (88978 ) │ │ │ │ cmp r5, #1 │ │ │ │ ldr r6, [r7, r6] │ │ │ │ ldr r4, [r6, #0] │ │ │ │ str r4, [sp, #8] │ │ │ │ - bne.w 82474 │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ - vldr s10, [pc, #528] @ 82470 │ │ │ │ - mov r4, r8 │ │ │ │ + bne.w 88980 │ │ │ │ + vldr s10, [pc, #568] @ 8897c │ │ │ │ vmov.f32 s11, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov r4, lr │ │ │ │ add.w sl, r2, r4, lsl #3 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ vldr s6, [r0] │ │ │ │ - adds r7, r0, r5 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + vldr s15, [sl] │ │ │ │ + add.w r7, r0, r5 │ │ │ │ add.w r8, r2, r5 │ │ │ │ add.w fp, r7, r5 │ │ │ │ - vldr s15, [sl] │ │ │ │ - adds r6, r3, r5 │ │ │ │ + add.w r6, r3, r5 │ │ │ │ vldr s13, [r7] │ │ │ │ add.w lr, r1, r5 │ │ │ │ - vldr s9, [fp] │ │ │ │ add.w r9, r6, r5 │ │ │ │ + add r5, lr │ │ │ │ + vldr s9, [fp] │ │ │ │ + str r5, [sp, #4] │ │ │ │ vadd.f32 s19, s15, s6 │ │ │ │ vsub.f32 s6, s6, s15 │ │ │ │ vldr s15, [r8] │ │ │ │ - add r5, lr │ │ │ │ vldr s7, [r9] │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ - str r5, [sp, #4] │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vldr s13, [r2] │ │ │ │ vmov.f32 s17, s6 │ │ │ │ vmov.f32 s5, s19 │ │ │ │ vadd.f32 s12, s13, s9 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ vsub.f32 s4, s12, s14 │ │ │ │ vadd.f32 s8, s9, s15 │ │ │ │ vsub.f32 s16, s9, s15 │ │ │ │ - vadd.f32 s12, s12, s14 │ │ │ │ vldr s15, [lr] │ │ │ │ + vadd.f32 s12, s12, s14 │ │ │ │ vldr s14, [r6] │ │ │ │ vldr s9, [r5] │ │ │ │ + mov r5, r2 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vmls.f32 s17, s8, s11 │ │ │ │ + vmul.f32 s4, s4, s10 │ │ │ │ vmul.f32 s16, s16, s10 │ │ │ │ vmls.f32 s5, s12, s11 │ │ │ │ + vadd.f32 s12, s12, s19 │ │ │ │ + vldr s19, [ip, #-80] @ 0xffffffb0 │ │ │ │ vsub.f32 s3, s15, s14 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - vadd.f32 s12, s12, s19 │ │ │ │ - vldr s19, [ip, #-80] @ 0xffffffb0 │ │ │ │ - mov r5, r2 │ │ │ │ - vmul.f32 s4, s4, s10 │ │ │ │ - subs r2, #4 │ │ │ │ vsub.f32 s18, s15, s7 │ │ │ │ vadd.f32 s7, s7, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ vsub.f32 s13, s9, s15 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ vmov.f32 s0, s7 │ │ │ │ vadd.f32 s9, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ + vldr s15, [ip, #-76] @ 0xffffffb4 │ │ │ │ vsub.f32 s2, s3, s13 │ │ │ │ vadd.f32 s13, s13, s3 │ │ │ │ vmov.f32 s3, s18 │ │ │ │ - vldr s15, [ip, #-76] @ 0xffffffb4 │ │ │ │ vmla.f32 s0, s14, s11 │ │ │ │ vmul.f32 s1, s9, s10 │ │ │ │ vmls.f32 s3, s13, s11 │ │ │ │ vadd.f32 s13, s13, s18 │ │ │ │ vmul.f32 s2, s2, s10 │ │ │ │ vsub.f32 s18, s17, s1 │ │ │ │ vadd.f32 s20, s0, s16 │ │ │ │ @@ -139867,114 +142736,121 @@ │ │ │ │ vstmia r0!, {s18} │ │ │ │ vadd.f32 s18, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstmia r1!, {s18} │ │ │ │ vstr s9, [r5] │ │ │ │ mov r5, r3 │ │ │ │ vadd.f32 s9, s2, s5 │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vstr s15, [r5] │ │ │ │ vadd.f32 s15, s3, s4 │ │ │ │ - vldr s13, [ip, #-52] @ 0xffffffcc │ │ │ │ vldr s12, [ip, #-56] @ 0xffffffc8 │ │ │ │ + vldr s13, [ip, #-52] @ 0xffffffcc │ │ │ │ ldr r5, [sp, #4] │ │ │ │ vmul.f32 s18, s13, s15 │ │ │ │ vmul.f32 s13, s13, s9 │ │ │ │ - vmla.f32 s13, s12, s15 │ │ │ │ - vldr s15, [ip, #-44] @ 0xffffffd4 │ │ │ │ vnmls.f32 s18, s12, s9 │ │ │ │ vadd.f32 s9, s1, s17 │ │ │ │ vldr s1, [ip, #-48] @ 0xffffffd0 │ │ │ │ + vmla.f32 s13, s12, s15 │ │ │ │ + vldr s15, [ip, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s12, s1, s0 │ │ │ │ vmla.f32 s12, s15, s9 │ │ │ │ vmul.f32 s15, s15, s0 │ │ │ │ vnmls.f32 s15, s1, s9 │ │ │ │ vsub.f32 s9, s18, s12 │ │ │ │ vadd.f32 s12, s12, s18 │ │ │ │ vstr s9, [fp] │ │ │ │ vadd.f32 s9, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vstr s9, [r5] │ │ │ │ vstr s12, [sl] │ │ │ │ vsub.f32 s12, s3, s4 │ │ │ │ vstr s15, [r9] │ │ │ │ vsub.f32 s15, s5, s2 │ │ │ │ - vldr s13, [ip, #-68] @ 0xffffffbc │ │ │ │ vldr s9, [ip, #-72] @ 0xffffffb8 │ │ │ │ + vldr s13, [ip, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s5, s13, s15 │ │ │ │ vmul.f32 s13, s13, s12 │ │ │ │ vmla.f32 s5, s9, s12 │ │ │ │ - vsub.f32 s12, s7, s14 │ │ │ │ vnmls.f32 s13, s9, s15 │ │ │ │ vldr s15, [ip, #-60] @ 0xffffffc4 │ │ │ │ + vsub.f32 s12, s7, s14 │ │ │ │ vadd.f32 s9, s8, s6 │ │ │ │ vldr s8, [ip, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ - vmla.f32 s15, s8, s12 │ │ │ │ vnmls.f32 s14, s8, s9 │ │ │ │ + vmla.f32 s15, s8, s12 │ │ │ │ vadd.f32 s12, s14, s5 │ │ │ │ vsub.f32 s14, s14, s5 │ │ │ │ vstr s12, [lr] │ │ │ │ vsub.f32 s12, s13, s15 │ │ │ │ - ldr r5, [sp, #88] @ 0x58 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - adds r5, #1 │ │ │ │ - str r5, [sp, #88] @ 0x58 │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ + ldr r5, [sp, #88] @ 0x58 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ vstr s12, [r7] │ │ │ │ - eors r4, r5 │ │ │ │ vstr s14, [r6] │ │ │ │ - ldrd r6, r5, [sp, #88] @ 0x58 │ │ │ │ + str r5, [sp, #88] @ 0x58 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ vstr s15, [r8] │ │ │ │ + ldr r6, [sp, #88] @ 0x58 │ │ │ │ + eor.w r4, r4, r5 │ │ │ │ + ldr r5, [sp, #92] @ 0x5c │ │ │ │ cmp r5, r6 │ │ │ │ - bne.w 82266 │ │ │ │ + bne.w 88750 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldmia r1!, {r3, r7} │ │ │ │ - movs r7, r0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + lsls r6, r1, #18 │ │ │ │ + movs r0, r1 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cbz r7, 824e8 │ │ │ │ + cbz r7, 889f4 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - add ip, lr │ │ │ │ - str r4, [sp, #4] │ │ │ │ - negs r4, r4 │ │ │ │ - vldr s8, [pc, #-16] @ 82470 │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + vldr s8, [pc, #-12] @ 8897c │ │ │ │ vmov.f32 s9, #96 @ 0x3f000000 0.5 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + str r4, [sp, #4] │ │ │ │ + rsb r4, r4, #0 │ │ │ │ str r4, [sp, #12] │ │ │ │ - mov r4, r8 │ │ │ │ + mov r4, lr │ │ │ │ add.w sl, r2, r4, lsl #3 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ vldr s12, [r0] │ │ │ │ - adds r7, r0, r5 │ │ │ │ + add.w ip, ip, #40 @ 0x28 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + vldr s13, [r2] │ │ │ │ + add.w r7, r0, r5 │ │ │ │ add.w r8, r2, r5 │ │ │ │ - add.w fp, r7, r5 │ │ │ │ vldr s15, [sl] │ │ │ │ - adds r6, r3, r5 │ │ │ │ - vldr s13, [r2] │ │ │ │ + add.w fp, r7, r5 │ │ │ │ + add.w r6, r3, r5 │ │ │ │ add.w lr, r1, r5 │ │ │ │ - vldr s11, [r8] │ │ │ │ add.w r9, r6, r5 │ │ │ │ + vldr s11, [r8] │ │ │ │ + add r5, lr │ │ │ │ + vldr s6, [lr] │ │ │ │ vsub.f32 s7, s12, s15 │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - add r5, lr │ │ │ │ - vldr s6, [lr] │ │ │ │ - add.w ip, ip, #40 @ 0x28 │ │ │ │ vldr s1, [r3] │ │ │ │ + vldr s18, [ip, #-80] @ 0xffffffb0 │ │ │ │ vadd.f32 s0, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [fp] │ │ │ │ vmov.f32 s4, s7 │ │ │ │ - vldr s20, [ip, #-76] @ 0xffffffb4 │ │ │ │ vmov.f32 s5, s10 │ │ │ │ - vldr s18, [ip, #-80] @ 0xffffffb0 │ │ │ │ + vldr s20, [ip, #-76] @ 0xffffffb4 │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vsub.f32 s17, s15, s11 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ vldr s15, [r6] │ │ │ │ vsub.f32 s2, s14, s0 │ │ │ │ vadd.f32 s0, s0, s14 │ │ │ │ @@ -139994,47 +142870,47 @@ │ │ │ │ vadd.f32 s14, s14, s1 │ │ │ │ vadd.f32 s16, s6, s14 │ │ │ │ vsub.f32 s6, s6, s14 │ │ │ │ vmov.f32 s14, s13 │ │ │ │ vsub.f32 s1, s12, s15 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ vmov.f32 s15, s3 │ │ │ │ - vmla.f32 s14, s6, s9 │ │ │ │ vmul.f32 s16, s16, s8 │ │ │ │ + vmla.f32 s14, s6, s9 │ │ │ │ vmul.f32 s1, s1, s8 │ │ │ │ vadd.f32 s3, s3, s12 │ │ │ │ vmls.f32 s15, s12, s9 │ │ │ │ vsub.f32 s19, s4, s16 │ │ │ │ vadd.f32 s4, s4, s16 │ │ │ │ vadd.f32 s12, s17, s14 │ │ │ │ - vmul.f32 s0, s19, s20 │ │ │ │ vsub.f32 s14, s14, s17 │ │ │ │ + vmul.f32 s0, s19, s20 │ │ │ │ vmla.f32 s0, s12, s18 │ │ │ │ vmul.f32 s12, s12, s20 │ │ │ │ vnmls.f32 s12, s19, s18 │ │ │ │ vsub.f32 s18, s10, s0 │ │ │ │ vadd.f32 s10, s10, s0 │ │ │ │ vadd.f32 s0, s5, s1 │ │ │ │ vstr s18, [r0] │ │ │ │ vadd.f32 s18, s3, s12 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ vstr s18, [r1] │ │ │ │ vstr s10, [r2] │ │ │ │ vstr s12, [r3] │ │ │ │ vadd.f32 s12, s2, s15 │ │ │ │ - vldr s3, [ip, #-52] @ 0xffffffcc │ │ │ │ vsub.f32 s15, s15, s2 │ │ │ │ vldr s18, [ip, #-56] @ 0xffffffc8 │ │ │ │ + vldr s3, [ip, #-52] @ 0xffffffcc │ │ │ │ vldr s16, [ip, #-44] @ 0xffffffd4 │ │ │ │ vmul.f32 s10, s12, s3 │ │ │ │ vmul.f32 s12, s12, s18 │ │ │ │ - vmla.f32 s12, s0, s3 │ │ │ │ - vmul.f32 s3, s4, s16 │ │ │ │ vnmls.f32 s10, s0, s18 │ │ │ │ + vmla.f32 s12, s0, s3 │ │ │ │ vldr s0, [ip, #-48] @ 0xffffffd0 │ │ │ │ + vmul.f32 s3, s4, s16 │ │ │ │ vmla.f32 s3, s14, s0 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ vnmls.f32 s14, s4, s0 │ │ │ │ vsub.f32 s4, s10, s3 │ │ │ │ vadd.f32 s10, s10, s3 │ │ │ │ vstr s4, [fp] │ │ │ │ vadd.f32 s4, s12, s14 │ │ │ │ @@ -140045,144 +142921,144 @@ │ │ │ │ vsub.f32 s14, s5, s1 │ │ │ │ vldr s12, [ip, #-72] @ 0xffffffb8 │ │ │ │ vldr s5, [ip, #-68] @ 0xffffffbc │ │ │ │ vmul.f32 s10, s15, s12 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ vmla.f32 s10, s14, s5 │ │ │ │ vnmls.f32 s15, s14, s12 │ │ │ │ - vsub.f32 s14, s13, s6 │ │ │ │ vadd.f32 s12, s7, s11 │ │ │ │ - vldr s11, [ip, #-60] @ 0xffffffc4 │ │ │ │ vldr s7, [ip, #-64] @ 0xffffffc0 │ │ │ │ + vsub.f32 s14, s13, s6 │ │ │ │ + vldr s11, [ip, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ - vmla.f32 s14, s12, s11 │ │ │ │ vnmls.f32 s13, s12, s7 │ │ │ │ + vmla.f32 s14, s12, s11 │ │ │ │ vadd.f32 s12, s10, s13 │ │ │ │ vsub.f32 s13, s13, s10 │ │ │ │ vstr s12, [lr] │ │ │ │ vsub.f32 s12, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s12, [r7] │ │ │ │ vstr s13, [r6] │ │ │ │ ldr r5, [sp, #88] @ 0x58 │ │ │ │ vstr s15, [r8] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ str r5, [sp, #88] @ 0x58 │ │ │ │ ldr r5, [sp, #4] │ │ │ │ + ldr r6, [sp, #88] @ 0x58 │ │ │ │ add r0, r5 │ │ │ │ add r1, r5 │ │ │ │ ldr r5, [sp, #12] │ │ │ │ add r2, r5 │ │ │ │ add r3, r5 │ │ │ │ ldr r5, [sp, #8] │ │ │ │ - eors r4, r5 │ │ │ │ - ldrd r6, r5, [sp, #88] @ 0x58 │ │ │ │ + eor.w r4, r4, r5 │ │ │ │ + ldr r5, [sp, #92] @ 0x5c │ │ │ │ cmp r5, r6 │ │ │ │ - bne.w 82488 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d10} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + bne.w 8899a │ │ │ │ + b.n 88956 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008268c : │ │ │ │ - ldr r2, [pc, #12] @ (8269c ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (826a0 ) │ │ │ │ +00088ba0 : │ │ │ │ + ldr r2, [pc, #12] @ (88bb0 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (88bb4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldrh r2, [r0, #18] │ │ │ │ + stmia r5!, {r2, r3, r5} │ │ │ │ movs r7, r0 │ │ │ │ - @ instruction: 0xfb85ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r2 │ │ │ │ + @ instruction: 0xfb4bffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r2 │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ - ldr r4, [pc, #748] @ (829a4 ) │ │ │ │ - mov r7, r1 │ │ │ │ - ldr r2, [sp, #112] @ 0x70 │ │ │ │ - add r4, pc │ │ │ │ - ldr r0, [sp, #104] @ 0x68 │ │ │ │ - subs r2, #1 │ │ │ │ - ldr.w r9, [sp, #108] @ 0x6c │ │ │ │ + ldrd r0, r9, [sp, #104] @ 0x68 │ │ │ │ + ldrd r2, r5, [sp, #112] @ 0x70 │ │ │ │ + ldr r4, [pc, #776] @ (88eec ) │ │ │ │ ldr r1, [sp, #120] @ 0x78 │ │ │ │ - mla r2, r5, r2, r0 │ │ │ │ - ldrd r0, r5, [sp, #112] @ 0x70 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + rsb r2, r2, r2, lsl #3 │ │ │ │ + add r4, pc │ │ │ │ + add.w r2, r0, r2, lsl #3 │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ cmp r0, r5 │ │ │ │ - bge.w 82998 │ │ │ │ - ldr r0, [pc, #720] @ (829a8 ) │ │ │ │ + bge.w 88ed0 │ │ │ │ + ldr r0, [pc, #756] @ (88ef0 ) │ │ │ │ cmp r1, #1 │ │ │ │ - itt eq │ │ │ │ - addeq r2, #56 @ 0x38 │ │ │ │ - vldreq s6, [pc, #716] @ 829ac │ │ │ │ ldr r0, [r4, r0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ str r0, [sp, #24] │ │ │ │ - bne.w 829b0 │ │ │ │ - movs r1, #12 │ │ │ │ + bne.w 88ef8 │ │ │ │ + vldr s6, [pc, #744] @ 88ef4 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + add.w r4, r9, r9, lsl #1 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ vldr s14, [r6] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ vldr s7, [r8] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s17, [r3] │ │ │ │ - mul.w r4, r1, r9 │ │ │ │ - vldr s22, [r2, #-112] @ 0xffffff90 │ │ │ │ add.w sl, r8, r4 │ │ │ │ - adds r1, r4, r3 │ │ │ │ + add.w r1, r4, r3 │ │ │ │ + vldr s17, [r3] │ │ │ │ + mov r4, r8 │ │ │ │ str r1, [sp, #20] │ │ │ │ vldr s15, [sl] │ │ │ │ vldr s13, [r1] │ │ │ │ mov.w r1, r9, lsl #3 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - str r0, [sp, #16] │ │ │ │ + add.w r0, r6, r1 │ │ │ │ + add.w lr, r8, r1 │ │ │ │ + vldr s22, [r2, #-112] @ 0xffffff90 │ │ │ │ + add.w ip, r3, r1 │ │ │ │ vadd.f32 s3, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - add.w lr, r7, r1 │ │ │ │ - add.w ip, r8, r1 │ │ │ │ - adds r4, r3, r1 │ │ │ │ - str r4, [sp, #4] │ │ │ │ + str r0, [sp, #16] │ │ │ │ vadd.f32 s9, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vldr s13, [r0] │ │ │ │ mov.w r0, r9, lsl #2 │ │ │ │ add.w r5, r8, r0 │ │ │ │ - str r5, [sp, #12] │ │ │ │ + sub.w r8, r8, #4 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r3, r0 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + add.w r5, r7, r1 │ │ │ │ str r5, [sp, #8] │ │ │ │ - vldr s8, [r5] │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - adds r5, r6, r0 │ │ │ │ + vldr s12, [r5] │ │ │ │ + add.w r5, r3, r0 │ │ │ │ + vldr s8, [r5] │ │ │ │ + str r5, [sp, #4] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ add r0, r7 │ │ │ │ add.w fp, r5, r1 │ │ │ │ add r1, r0 │ │ │ │ - vadd.f32 s10, s8, s12 │ │ │ │ - vsub.f32 s12, s12, s8 │ │ │ │ vldr s1, [r5] │ │ │ │ vadd.f32 s0, s11, s3 │ │ │ │ vsub.f32 s3, s3, s11 │ │ │ │ - vldr s11, [r0] │ │ │ │ vsub.f32 s4, s9, s13 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ + vldr s11, [r0] │ │ │ │ + vadd.f32 s10, s8, s12 │ │ │ │ + vsub.f32 s12, s12, s8 │ │ │ │ vsub.f32 s2, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ + vldr s15, [lr] │ │ │ │ vadd.f32 s5, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vadd.f32 s8, s15, s1 │ │ │ │ vsub.f32 s1, s1, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - mov r4, r8 │ │ │ │ - sub.w r8, r8, #4 │ │ │ │ + vldr s15, [ip] │ │ │ │ vadd.f32 s9, s15, s11 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [fp] │ │ │ │ vadd.f32 s16, s15, s7 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ vadd.f32 s10, s15, s17 │ │ │ │ @@ -140224,155 +143100,159 @@ │ │ │ │ vadd.f32 s15, s15, s3 │ │ │ │ vstmia r6!, {s21} │ │ │ │ vadd.f32 s21, s9, s1 │ │ │ │ vsub.f32 s9, s9, s1 │ │ │ │ vstmia r7!, {s21} │ │ │ │ vstr s7, [r4] │ │ │ │ mov r4, r3 │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vstr s9, [r4] │ │ │ │ vsub.f32 s9, s2, s8 │ │ │ │ - vldr s7, [r2, #-68] @ 0xffffffbc │ │ │ │ vadd.f32 s8, s8, s2 │ │ │ │ vldr s1, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s7, [r2, #-68] @ 0xffffffbc │ │ │ │ vldr s21, [r2, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s23, s7, s9 │ │ │ │ vmul.f32 s7, s7, s20 │ │ │ │ + vnmls.f32 s23, s1, s20 │ │ │ │ vmla.f32 s7, s1, s9 │ │ │ │ vldr s9, [r2, #-60] @ 0xffffffc4 │ │ │ │ - vnmls.f32 s23, s1, s20 │ │ │ │ vadd.f32 s20, s10, s5 │ │ │ │ vmul.f32 s1, s21, s22 │ │ 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[r1] │ │ │ │ vadd.f32 s14, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - ldr r1, [sp, #112] @ 0x70 │ │ │ │ - adds r1, #1 │ │ │ │ - str r1, [sp, #112] @ 0x70 │ │ │ │ - vstr s14, [lr] │ │ │ │ - vstr s7, [ip] │ │ │ │ - vstr s13, [r4] │ │ │ │ - vldr s14, [r2, #-100] @ 0xffffff9c │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + vstr s14, [r1] │ │ │ │ + vstr s7, [lr] │ │ │ │ + vstr s13, [ip] │ │ │ │ vldr s13, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s14, [r2, #-100] @ 0xffffff9c │ │ │ │ vldr s10, [r2, #-96] @ 0xffffffa0 │ │ │ │ + ldr r1, [sp, #112] @ 0x70 │ │ │ │ vmul.f32 s12, s14, s8 │ │ │ │ vmul.f32 s14, s14, s15 │ │ │ │ - vmla.f32 s14, s13, s8 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ - eor.w r9, r9, r1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ vldr s15, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vmla.f32 s14, s13, s8 │ │ │ │ vmul.f32 s13, s10, s11 │ │ │ │ + str r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ vmla.f32 s13, s15, s5 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ + eor.w r9, r9, r1 │ │ │ │ + ldr r1, [sp, #116] @ 0x74 │ │ │ │ vnmls.f32 s15, s10, s5 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r5] │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ - ldr r5, [sp, #12] │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ vstr s11, [r0] │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ vstr s13, [r5] │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ - ldrd r0, r1, [sp, #112] @ 0x70 │ │ │ │ - vstr s15, [r5] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 826ea │ │ │ │ + vstr s15, [r5] │ │ │ │ + bne.w 88c10 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - stmia r4!, {r1, r3, r4, r5, r6, r7} │ │ │ │ - movs r7, r0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + vaddl.u8 q8, d8, d7 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s6, [pc, #-12] @ 829ac │ │ │ │ + vldr s6, [pc, #-8] @ 88ef4 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ str r1, [sp, #20] │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #28] │ │ │ │ - movs r1, #12 │ │ │ │ + add.w r4, r9, r9, lsl #1 │ │ │ │ vldr s11, [r6] │ │ │ │ - vldr s13, [r7] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s17, [r3] │ │ │ │ - mul.w r4, r1, r9 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ mov.w r1, r9, lsl #3 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - str r0, [sp, #4] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r0, r6, r1 │ │ │ │ + add.w lr, r8, r1 │ │ │ │ add.w sl, r8, r4 │ │ │ │ add r4, r3 │ │ │ │ - add.w lr, r8, r1 │ │ │ │ + vldr s17, [r3] │ │ │ │ + str r0, [sp, #4] │ │ │ │ add.w ip, r3, r1 │ │ │ │ + vldr s15, [sl] │ │ │ │ vldr s10, [r0] │ │ │ │ mov.w r0, r9, lsl #2 │ │ │ │ - vldr s15, [sl] │ │ │ │ add.w r5, r8, r0 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - vldr s23, [r2, #-108] @ 0xffffff94 │ │ │ │ + vldr s21, [r2, #-112] @ 0xffffff90 │ │ │ │ vadd.f32 s8, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ - vldr s21, [r2, #-112] @ 0xffffff90 │ │ │ │ + str r5, [sp, #8] │ │ │ │ + vldr s23, [r2, #-108] @ 0xffffff94 │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r5] │ │ │ │ - adds r5, r7, r1 │ │ │ │ - str r5, [sp, #12] │ │ │ │ + add.w r5, r7, r1 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r3, r0 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + add.w r5, r3, r0 │ │ │ │ vadd.f32 s9, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - str r5, [sp, #16] │ │ │ │ vldr s15, [r5] │ │ │ │ - adds r5, r6, r0 │ │ │ │ + str r5, [sp, #16] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ add r0, r7 │ │ │ │ add.w fp, r5, r1 │ │ │ │ - vadd.f32 s0, s8, s9 │ │ │ │ - vsub.f32 s8, s8, s9 │ │ │ │ + add r1, r0 │ │ │ │ + vldr s4, [r0] │ │ │ │ vadd.f32 s7, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s9, [lr] │ │ │ │ + vadd.f32 s0, s8, s9 │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ + vsub.f32 s8, s8, s9 │ │ │ │ + vldr s9, [lr] │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vldr s4, [r0] │ │ │ │ - add r1, r0 │ │ │ │ vsub.f32 s10, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vldr s12, [r5] │ │ │ │ vadd.f32 s5, s11, s7 │ │ │ │ vsub.f32 s11, s11, s7 │ │ │ │ vldr s7, [fp] │ │ │ │ vadd.f32 s2, s12, s9 │ │ │ │ @@ -140423,199 +143303,199 @@ │ │ │ │ vsub.f32 s9, s9, s20 │ │ │ │ vsub.f32 s20, s8, s7 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ vstr s21, [r7] │ │ │ │ vstr s3, [r8] │ │ │ │ vsub.f32 s3, s10, s2 │ │ │ │ vstr s9, [r3] │ │ │ │ - vldr s9, [r2, #-68] @ 0xffffffbc │ │ │ │ vldr s21, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s9, [r2, #-68] @ 0xffffffbc │ │ │ │ vldr s23, [r2, #-60] @ 0xffffffc4 │ │ │ │ vmul.f32 s19, s3, s9 │ │ │ │ vmul.f32 s3, s3, s21 │ │ │ │ - vmla.f32 s3, s20, s9 │ │ │ │ - vsub.f32 s9, s15, s4 │ │ │ │ - vadd.f32 s15, s15, s4 │ │ │ │ vnmls.f32 s19, s20, s21 │ │ │ │ vldr s21, [r2, #-64] @ 0xffffffc0 │ │ │ │ + vmla.f32 s3, s20, s9 │ │ │ │ + vsub.f32 s9, s15, s4 │ │ │ │ vmul.f32 s20, s22, s23 │ │ │ │ + vadd.f32 s15, s15, s4 │ │ │ │ vmla.f32 s20, s9, s21 │ │ │ │ vmul.f32 s9, s9, s23 │ │ │ │ vnmls.f32 s9, s22, s21 │ │ │ │ vsub.f32 s21, s19, s20 │ │ │ │ vadd.f32 s19, s19, s20 │ │ │ │ vstr s21, [fp] │ │ │ │ vadd.f32 s21, s3, s9 │ │ │ │ vsub.f32 s9, s9, s3 │ │ │ │ vstr s21, [r1] │ │ │ │ vstr s19, [sl] │ │ │ │ vstr s9, [r4] │ │ │ │ - vldr s3, [r2, #-84] @ 0xffffffac │ │ │ │ vldr s17, [r2, #-88] @ 0xffffffa8 │ │ │ │ + vldr s3, [r2, #-84] @ 0xffffffac │ │ │ │ vldr s1, [r2, #-80] @ 0xffffffb0 │ │ │ │ - vmul.f32 s9, s13, s3 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ + vmul.f32 s9, s13, s3 │ │ │ │ vmul.f32 s13, s13, s17 │ │ │ │ - vmla.f32 s13, s0, s3 │ │ │ │ vnmls.f32 s9, s0, s17 │ │ │ │ + vmla.f32 s13, s0, s3 │ │ │ │ vldr s0, [r2, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s3, s11, s0 │ │ │ │ vmla.f32 s3, s14, s1 │ │ │ │ vmul.f32 s14, s14, s0 │ │ │ │ vnmls.f32 s14, s11, s1 │ │ │ │ vsub.f32 s11, s9, s3 │ │ │ │ vadd.f32 s9, s9, s3 │ │ │ │ vstr s11, [r1] │ │ │ │ vadd.f32 s11, s13, s14 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ vstr s11, [r1] │ │ │ │ vstr s9, [lr] │ │ │ │ vstr s14, [ip] │ │ │ │ vadd.f32 s14, s10, s2 │ │ │ │ - vldr s11, [r2, #-100] @ 0xffffff9c │ │ │ │ vldr s10, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s11, [r2, #-100] @ 0xffffff9c │ │ │ │ ldr r1, [sp, #112] @ 0x70 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ - adds r1, #1 │ │ │ │ - vmla.f32 s14, s8, s11 │ │ │ │ - vldr s11, [r2, #-96] @ 0xffffffa0 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ vnmls.f32 s13, s8, s10 │ │ │ │ + vmla.f32 s14, s8, s11 │ │ │ │ + vldr s11, [r2, #-96] @ 0xffffffa0 │ │ │ │ vldr s10, [r2, #-92] @ 0xffffffa4 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - vmul.f32 s12, s5, s10 │ │ │ │ add r6, r1 │ │ │ │ - vmla.f32 s12, s15, s11 │ │ │ │ - vmul.f32 s15, s15, s10 │ │ │ │ add r7, r1 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ + vmul.f32 s12, s5, s10 │ │ │ │ add r8, r1 │ │ │ │ add r3, r1 │ │ │ │ - vnmls.f32 s15, s5, s11 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ + vmla.f32 s12, s15, s11 │ │ │ │ + vmul.f32 s15, s15, s10 │ │ │ │ eor.w r9, r9, r1 │ │ │ │ + ldr r1, [sp, #116] @ 0x74 │ │ │ │ + vnmls.f32 s15, s5, s11 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r5] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ vstr s11, [r0] │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ vstr s13, [r5] │ │ │ │ ldr r5, [sp, #16] │ │ │ │ - ldrd r0, r1, [sp, #112] @ 0x70 │ │ │ │ - vstr s15, [r5] │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 829be │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s15, [r5] │ │ │ │ + bne.w 88f0c │ │ │ │ + b.n 88ed0 │ │ │ │ │ │ │ │ -00082c74 : │ │ │ │ - ldr r2, [pc, #12] @ (82c84 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (82c88 ) │ │ │ │ +000891c8 : │ │ │ │ + ldr r2, [pc, #12] @ (891d8 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (891dc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - strh r2, [r1, #36] @ 0x24 │ │ │ │ - movs r7, r0 │ │ │ │ - @ instruction: 0xfa25ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ite cc │ │ │ │ + movcc r7, r0 │ │ │ │ + vld4cs.32 {d31[],d33[],d35[],d37[]}, [r3 :128] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ - mov ip, r3 │ │ │ │ - ldr r3, [pc, #76] @ (82cec ) │ │ │ │ - ldrd r2, r1, [sp, #160] @ 0xa0 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w lr, [sp, #156] @ 0x9c │ │ │ │ + ldrd lr, r2, [sp, #156] @ 0x9c │ │ │ │ + ldr r1, [sp, #164] @ 0xa4 │ │ │ │ + ldr r3, [pc, #76] @ (89254 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 830e2 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 89658 │ │ │ │ ldr r2, [sp, #168] @ 0xa8 │ │ │ │ - movs r1, #72 @ 0x48 │ │ │ │ - vldr s4, [pc, #44] @ 82ce0 │ │ │ │ vmov.f32 s5, #80 @ 0x3e800000 0.250 │ │ │ │ - vldr s6, [pc, #40] @ 82ce4 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r1, r0 │ │ │ │ + vldr s4, [pc, #44] @ 89248 │ │ │ │ + vldr s6, [pc, #44] @ 8924c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s7, [pc, #40] @ 89250 │ │ │ │ str r2, [sp, #36] @ 0x24 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #40] @ 0x28 │ │ │ │ - ldr r2, [pc, #40] @ (82cf0 ) │ │ │ │ - vldr s7, [pc, #28] @ 82ce8 │ │ │ │ + ldr r2, [pc, #36] @ (89258 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ str r6, [sp, #0] │ │ │ │ + ldr r2, [sp, #152] @ 0x98 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ - ldr r3, [sp, #152] @ 0x98 │ │ │ │ - mla r4, r1, r2, r3 │ │ │ │ - mov r1, r0 │ │ │ │ - b.n 82cf4 │ │ │ │ + ldr r3, [sp, #160] @ 0xa0 │ │ │ │ + add.w r3, r3, r3, lsl #3 │ │ │ │ + add.w r4, r2, r3, lsl #3 │ │ │ │ + b.n 8925c │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ - itee ne │ │ │ │ - movne r7, r0 │ │ │ │ - lsleq r0, r3, #16 │ │ │ │ - moveq r0, r0 │ │ │ │ + vld1.8 {d0[0]}, [sl], r7 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ + movs r0, r0 │ │ │ │ mov.w r5, lr, lsl #4 │ │ │ │ - movs r0, #12 │ │ │ │ - adds r3, r7, r5 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r2, r1 │ │ │ │ - vldr s18, [r1] │ │ │ │ - add r1, r5 │ │ │ │ - str r1, [sp, #8] │ │ │ │ - vldr s15, [r3] │ │ │ │ - mul.w r3, r0, lr │ │ │ │ vldr s14, [r7] │ │ │ │ mov r6, r2 │ │ │ │ - adds r0, r7, r3 │ │ │ │ - str r0, [sp, #12] │ │ │ │ + add.w r4, r4, #72 @ 0x48 │ │ │ │ + add.w r3, r7, r5 │ │ │ │ + vldr s18, [r2] │ │ │ │ + add r1, r5 │ │ │ │ + vldr s15, [r3] │ │ │ │ + strd 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mov r2, r6 │ │ │ │ - add r2, r3 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - str r2, [sp, #24] │ │ │ │ vsub.f32 s11, s11, s9 │ │ │ │ + add r2, r3 │ │ │ │ vldr s13, [ip] │ │ │ │ vldr s3, [r2] │ │ │ │ + str r2, [sp, #24] │ │ │ │ ldr r2, [sp, #0] │ │ │ │ vmul.f32 s28, s11, s7 │ │ │ │ vmul.f32 s11, s11, s6 │ │ │ │ vadd.f32 s8, s12, s3 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ vldr s17, [r2] │ │ │ │ add.w r2, ip, r5 │ │ │ │ @@ -140624,50 +143504,50 @@ │ │ │ │ vadd.f32 s3, s14, s12 │ │ │ │ vsub.f32 s14, s14, s12 │ │ │ │ vsub.f32 s10, s10, s8 │ │ │ │ vsub.f32 s30, s2, s22 │ │ │ │ vadd.f32 s22, s22, s2 │ │ │ │ vmul.f32 s2, s15, s6 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ - vmla.f32 s2, s14, s7 │ │ │ │ vnmls.f32 s28, s10, s6 │ │ │ │ vmla.f32 s11, s10, s7 │ │ │ │ vsub.f32 s20, s3, s27 │ │ │ │ vadd.f32 s27, s27, s3 │ │ │ │ vmov.f32 s3, s18 │ │ │ │ + vmla.f32 s2, s14, s7 │ │ │ │ vnmls.f32 s15, s14, s6 │ │ │ │ vldr s14, [r2] │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ vmls.f32 s21, s22, s5 │ │ │ │ - vmul.f32 s20, s20, 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[r4, #-88] @ 0xffffffa8 │ │ │ │ + vldr s14, [r4, #-84] @ 0xffffffac │ │ │ │ vldr s8, [r4, #-80] @ 0xffffffb0 │ │ │ │ - vmul.f32 s12, s10, s14 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ + vmul.f32 s12, s10, s14 │ │ │ │ vnmls.f32 s12, s16, s13 │ │ │ │ vmul.f32 s13, s10, s13 │ │ │ │ vmla.f32 s13, s16, s14 │ │ │ │ vldr s14, [r4, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s10, s0, s14 │ │ │ │ vmul.f32 s14, s9, s14 │ │ │ │ vmla.f32 s10, s9, s8 │ │ │ │ @@ -140795,20 +143675,19 @@ │ │ │ │ vadd.f32 s12, s12, s10 │ │ │ │ vstr s9, [r1] │ │ │ │ vadd.f32 s9, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vstr s9, [r2] │ │ │ │ ldr r2, [sp, #4] │ │ │ │ vstr s12, [r2] │ │ │ │ - ldr r1, [sp, #28] │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ ldr r0, [sp, #12] │ │ │ │ + ldrd r2, r1, [sp, #24] │ │ │ │ vstr s14, [r1] │ │ │ │ - vldr s12, [r4, #-100] @ 0xffffff9c │ │ │ │ vldr s14, [r4, #-104] @ 0xffffff98 │ │ │ │ + vldr s12, [r4, #-100] @ 0xffffff9c │ │ │ │ vldr s10, [r4, #-92] @ 0xffffffa4 │ │ │ │ vmul.f32 s13, s11, s12 │ │ │ │ vnmls.f32 s13, s2, s14 │ │ │ │ vmul.f32 s14, s11, s14 │ │ │ │ vldr s11, [r4, #-96] @ 0xffffffa0 │ │ │ │ vmla.f32 s14, s2, s12 │ │ │ │ vmul.f32 s12, s3, s10 │ │ │ │ @@ -140820,212 +143699,217 @@ │ │ │ │ vstr s11, [r2] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ mov r2, r6 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s11, [r3] │ │ │ │ ldr r3, [sp, #160] @ 0xa0 │ │ │ │ vstr s13, [r0] │ │ │ │ - adds r3, #1 │ │ │ │ + vstr s15, [r5] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #160] @ 0xa0 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ - vstr s15, [r5] │ │ │ │ add r2, r3 │ │ │ │ mov r1, r2 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ add r2, r3 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ str r2, [sp, #0] │ │ │ │ + ldr r2, [sp, #160] @ 0xa0 │ │ │ │ add r7, r3 │ │ │ │ add ip, r3 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ eor.w lr, lr, r3 │ │ │ │ - ldrd r2, r3, [sp, #160] @ 0xa0 │ │ │ │ + ldr r3, [sp, #164] @ 0xa4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 82cf4 │ │ │ │ + bne.w 8925c │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -000830ec : │ │ │ │ - ldr r2, [pc, #12] @ (830fc ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (83100 ) │ │ │ │ +00089674 : │ │ │ │ + ldr r2, [pc, #12] @ (89684 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (89688 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - strh r2, [r0, #2] │ │ │ │ + hlt 0x0038 │ │ │ │ movs r7, r0 │ │ │ │ - sdiv pc, r5, pc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r1 │ │ │ │ - mov r7, r2 │ │ │ │ + @ instruction: 0xfb5fffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r1 │ │ │ │ + mov r8, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov lr, r2 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - mov lr, r3 │ │ │ │ - ldr r3, [pc, #60] @ (83154 ) │ │ │ │ - ldrd r2, r1, [sp, #176] @ 0xb0 │ │ │ │ - add r3, pc │ │ │ │ - ldr.w r8, [sp, #172] @ 0xac │ │ │ │ + ldrd r9, r2, [sp, #172] @ 0xac │ │ │ │ + ldr r1, [sp, #180] @ 0xb4 │ │ │ │ + ldr r3, [pc, #60] @ (896f0 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 835f4 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 89ba6 │ │ │ │ ldr r2, [sp, #184] @ 0xb8 │ │ │ │ - movs r1, #88 @ 0x58 │ │ │ │ - mov r5, r0 │ │ │ │ - vldr s2, [pc, #32] @ 83150 │ │ │ │ + mov.w r1, #88 @ 0x58 │ │ │ │ vmov.f32 s24, #96 @ 0x3f000000 0.5 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov r6, r0 │ │ │ │ + vldr s2, [pc, #32] @ 896ec │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #52] @ 0x34 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #56] @ 0x38 │ │ │ │ - ldr r2, [pc, #24] @ (83158 ) │ │ │ │ + ldr r2, [pc, #24] @ (896f4 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #176] @ 0xb0 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ ldr r3, [sp, #168] @ 0xa8 │ │ │ │ - mla r4, r1, r2, r3 │ │ │ │ - b.n 8315c │ │ │ │ + mla r5, r1, r2, r3 │ │ │ │ + b.n 896f8 │ │ │ │ nop │ │ │ │ - cbz r7, 831c8 │ │ │ │ + cbz r7, 89764 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - hlt 0x001a │ │ │ │ - movs r7, r0 │ │ │ │ + @ instruction: 0xf4fe0007 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #20 │ │ │ │ - movs r1, #12 │ │ │ │ - vldr s9, [r5] │ │ │ │ - adds r4, #88 @ 0x58 │ │ │ │ - vldr s14, [r6] │ │ │ │ - mul.w ip, r3, r8 │ │ │ │ - add.w r2, lr, ip │ │ │ │ - add.w r3, r7, ip │ │ │ │ - str r2, [sp, #8] │ │ │ │ - add ip, r6 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - vldr s5, [r2] │ │ │ │ - mul.w r2, r1, r8 │ │ │ │ + mov.w r2, r9, lsl #2 │ │ │ │ + vldr s9, [r6] │ │ │ │ + add.w r5, r5, #88 @ 0x58 │ │ │ │ + add.w r1, r2, r9 │ │ │ │ + vldr s14, [r7] │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r3, lr, r1 │ │ │ │ + add.w r0, r8, r1 │ │ │ │ vldr s7, [r3] │ │ │ │ - mov.w r3, r8, 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sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -00083600 : │ │ │ │ - ldr r2, [pc, #12] @ (83610 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (83614 ) │ │ │ │ +00089bc4 : │ │ │ │ + ldr r2, [pc, #12] @ (89bd4 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (89bd8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldrb r6, [r3, #13] │ │ │ │ + push {r3, r4, r7, lr} │ │ │ │ movs r7, r0 │ │ │ │ - @ instruction: 0xfaf9ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov sl, r2 │ │ │ │ + @ instruction: 0xfabbffff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r1 │ │ │ │ + mov lr, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #148 @ 0x94 │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #72] @ (83674 ) │ │ │ │ - ldrd r2, r1, [sp, #256] @ 0x100 │ │ │ │ - add r3, pc │ │ │ │ - ldr r4, [sp, #252] @ 0xfc │ │ │ │ + ldrd r4, r2, [sp, #252] @ 0xfc │ │ │ │ + ldr r1, [sp, #260] @ 0x104 │ │ │ │ + ldr r3, [pc, #76] @ (89c50 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 83d44 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 8a338 │ │ │ │ ldr r2, [sp, #264] @ 0x108 │ │ │ │ - movs r1, #120 @ 0x78 │ │ │ │ - mov r7, r0 │ │ │ │ - vldr s18, [pc, #40] @ 83668 │ │ │ │ - vldr s22, [pc, #40] @ 8366c │ │ │ │ + mov sl, r0 │ │ │ │ mov ip, r4 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s18, [pc, #48] @ 89c44 │ │ │ │ + vldr s22, [pc, #48] @ 89c48 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s21, [pc, #44] @ 89c4c │ │ │ │ str r2, [sp, #132] @ 0x84 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #136] @ 0x88 │ │ │ │ - ldr r2, [pc, #36] @ (83678 ) │ │ │ │ - vldr s21, [pc, #28] @ 83670 │ │ │ │ + ldr r2, [pc, #40] @ (89c54 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #256] @ 0x100 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + ldr r2, [sp, #248] @ 0xf8 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - ldr r3, [sp, #248] @ 0xf8 │ │ │ │ - mla r6, r1, r2, r3 │ │ │ │ - b.n 8367c │ │ │ │ + ldr r3, [sp, #256] @ 0x100 │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r8, r2, r3, lsl #3 │ │ │ │ + b.n 89c58 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ - push {r1, r2, r7, lr} │ │ │ │ - movs r7, r0 │ │ │ │ + vaddl.s32 q0, d14, d7 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #28 │ │ │ │ - movs r4, #12 │ │ │ │ - vldr s13, [r7] │ │ │ │ - mov.w lr, #20 │ │ │ │ - adds r6, #120 @ 0x78 │ │ │ │ - mul.w r1, r3, ip │ │ │ │ - add.w r3, sl, r1 │ │ │ │ - add.w r2, fp, r1 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - str r3, [sp, #12] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + mov.w r0, ip, lsl #3 │ │ │ │ + add.w r8, r8, #120 @ 0x78 │ │ │ │ + sub.w r1, r0, ip │ │ │ │ + vldr s13, [sl] │ │ │ │ + add.w r9, fp, r0 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s2, [r9] │ │ │ │ + add.w r3, r5, r1 │ │ │ │ + add.w r2, lr, r1 │ │ │ │ vldr s15, [r3] │ │ │ │ + strd r3, r2, [sp, #12] │ │ │ │ mov.w r3, ip, lsl #4 │ │ │ │ vldr s14, [r2] │ │ │ │ - mul.w r2, r4, ip │ │ │ │ - adds r0, r7, r3 │ │ │ │ - str r0, [sp, #20] │ │ │ │ - add.w r4, sl, r2 │ │ │ │ + add.w r4, sl, r3 │ │ │ │ + add.w r7, fp, r3 │ │ │ │ + vldr s7, [r4] │ │ │ │ vadd.f32 s9, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r8] │ │ │ │ - vldr s7, [r0] │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - add.w r5, r8, r3 │ │ │ │ - str r0, [sp, #32] │ │ │ │ + str r4, [sp, #20] │ │ │ │ + vldr s15, [fp] │ │ │ │ + add.w r4, ip, ip, lsl #1 │ │ │ │ + str r7, [sp, #28] │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ + vldr s6, [r7] │ │ │ │ + mov.w r4, r4, lsl #3 │ │ │ │ + add.w r6, r5, r2 │ │ │ │ + add.w r5, lr, r2 │ │ │ │ vadd.f32 s16, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r4] │ │ │ │ - vldr s6, [r5] │ │ │ │ - str r5, [sp, #28] │ │ │ │ + vldr s14, [r6] │ │ │ │ + str r6, [sp, #24] │ │ │ │ + add.w r6, sl, r0 │ │ │ │ + vldr s12, [r6] │ │ │ │ + str r6, [sp, #8] │ │ │ │ + mov.w r6, ip, lsl #2 │ │ │ │ + str r5, [sp, #32] │ │ │ │ vadd.f32 s1, s7, s14 │ │ │ │ vsub.f32 s7, s7, s14 │ │ │ │ - vldr s14, [r0] │ │ │ │ - mov.w r0, ip, lsl #3 │ │ │ │ - adds r5, r7, r0 │ │ │ │ - str r4, [sp, #24] │ │ │ │ - mul.w r4, lr, ip │ │ │ │ - str r5, [sp, #4] │ │ │ │ + vldr s14, [r5] │ │ │ │ + add.w r7, r6, ip │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ vadd.f32 s4, s6, s14 │ │ │ │ vsub.f32 s6, s6, s14 │ │ │ │ - vldr s12, [r5] │ │ │ │ - add.w r5, sl, r4 │ │ │ │ - add r4, fp │ │ │ │ - str r5, [sp, #36] @ 0x24 │ │ │ │ - str r4, [sp, #40] @ 0x28 │ │ │ │ + add r5, r7 │ │ │ │ + add r7, lr │ │ │ │ vsub.f32 s19, s16, s7 │ │ │ │ vldr s14, [r5] │ │ │ │ - add.w r5, r8, r0 │ │ │ │ - str r5, [sp, #8] │ │ │ │ + strd r5, r7, [sp, #36] @ 0x24 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vadd.f32 s20, s13, s4 │ │ │ │ vsub.f32 s13, s13, s4 │ │ │ │ vadd.f32 s4, s9, s1 │ │ │ │ + vsub.f32 s9, s9, s1 │ │ │ │ vadd.f32 s8, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r4] │ │ │ │ - mov.w r4, ip, lsl #2 │ │ │ │ - vldr s2, [r5] │ │ │ │ - add.w r5, sl, r4 │ │ │ │ - str r5, [sp, #44] @ 0x2c │ │ │ │ - mov.w lr, #24 │ │ │ │ - vsub.f32 s9, s9, s1 │ │ │ │ - vldr s11, [r5] │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r5, r6 │ │ │ │ + vldr s11, [r7] │ │ │ │ + str r7, [sp, #44] @ 0x2c │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ vadd.f32 s3, s2, s14 │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ vsub.f32 s2, s2, s14 │ │ │ │ - mul.w r9, lr, ip │ │ │ │ - add.w lr, r7, r4 │ │ │ │ - add r5, r3 │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ + add.w r5, r7, r3 │ │ │ │ + add.w r7, lr, r6 │ │ │ │ vldr s14, [r5] │ │ │ │ - add.w r5, fp, r4 │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ - add r4, r8 │ │ │ │ + strd r5, r7, [sp, #48] @ 0x30 │ │ │ │ + add.w r5, r9, r3 │ │ │ │ + str r5, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s0, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ - vldr s14, [r5] │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ - add r5, r3 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, sl, r6 │ │ │ │ + add r6, fp │ │ │ │ vldr s10, [r5] │ │ │ │ - add.w r5, sl, r9 │ │ │ │ vstr s19, [sp, #88] @ 0x58 │ │ │ │ - add r9, fp │ │ │ │ - str r5, [sp, #60] @ 0x3c │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + vstr s20, [sp, #92] @ 0x5c │ │ │ │ vadd.f32 s5, s14, s10 │ │ │ │ vsub.f32 s10, s10, s14 │ │ │ │ vadd.f32 s14, s16, s7 │ │ │ │ vadd.f32 s7, s8, s0 │ │ │ │ + add r5, r4 │ │ │ │ vsub.f32 s8, s8, s0 │ │ │ │ - vldr s16, [sl] │ │ │ │ - vstr s20, [sp, #92] @ 0x5c │ │ │ │ + add r4, lr │ │ │ │ + str r5, [sp, #60] @ 0x3c │ │ │ │ vadd.f32 s24, s4, s7 │ │ │ │ vsub.f32 s4, s4, s7 │ │ │ │ vsub.f32 s7, s15, s6 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ vadd.f32 s0, s8, s7 │ │ │ │ vsub.f32 s8, s7, s8 │ │ │ │ vadd.f32 s7, s11, s5 │ │ │ │ vsub.f32 s11, s11, s5 │ │ │ │ + vstr s0, [sp, #96] @ 0x60 │ │ │ │ vstr s8, [sp, #100] @ 0x64 │ │ │ │ vadd.f32 s8, s2, s10 │ │ │ │ vsub.f32 s10, s10, s2 │ │ │ │ - vstr s0, [sp, #96] @ 0x60 │ │ │ │ vadd.f32 s23, s8, s15 │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ vadd.f32 s8, s12, s3 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ vadd.f32 s6, s9, s10 │ │ │ │ vsub.f32 s10, s9, s10 │ │ │ │ - vldr s9, [r4] │ │ │ │ + vldr s9, [r6] │ │ │ │ vsub.f32 s19, s8, s7 │ │ │ │ vadd.f32 s17, s12, s11 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - vstr s10, [sp, #112] @ 0x70 │ │ │ │ vstr s6, [sp, #108] @ 0x6c │ │ │ │ + vstr s10, [sp, #112] @ 0x70 │ │ │ │ vmul.f32 s19, s19, s18 │ │ │ │ vmul.f32 s17, s17, s18 │ │ │ │ vmul.f32 s7, s8, s18 │ │ │ │ vmul.f32 s12, s12, s18 │ │ │ │ - vldr s8, [fp] │ │ │ │ + vldr s8, [lr] │ │ │ │ vstr s7, [sp, #104] @ 0x68 │ │ │ │ + vldr s7, [r7] │ │ │ │ vstr s12, [sp, #116] @ 0x74 │ │ │ │ - vldr s7, [lr] │ │ │ │ vldr s12, [r5] │ │ │ │ - add.w r5, lr, r3 │ │ │ │ + add.w r5, r7, r3 │ │ │ │ + vldr s11, [r5] │ │ │ │ str r5, [sp, #64] @ 0x40 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vadd.f32 s10, s7, s12 │ │ │ │ - vldr s11, [r5] │ │ │ │ vsub.f32 s7, s7, s12 │ │ │ │ - add.w r5, sl, r0 │ │ │ │ - vldr s12, [r9] │ │ │ │ - add r0, fp │ │ │ │ + vldr s12, [r4] │ │ │ │ + add r5, r0 │ │ │ │ + add r0, lr │ │ │ │ str r5, [sp, #68] @ 0x44 │ │ │ │ vadd.f32 s29, s9, s12 │ │ │ │ vsub.f32 s9, s9, s12 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r4, r3 │ │ │ │ + add.w r5, r6, r3 │ │ │ │ + vldr s1, [r5] │ │ │ │ str r5, [sp, #72] @ 0x48 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vadd.f32 s26, s11, s12 │ │ │ │ - vldr s1, [r5] │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ - adds r5, r7, r1 │ │ │ │ vldr s12, [r0] │ │ │ │ - add r1, r8 │ │ │ │ + vldr s16, [r5] │ │ │ │ + add.w r5, sl, r1 │ │ │ │ + add r1, fp │ │ │ │ str r5, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s28, s1, s12 │ │ │ │ vsub.f32 s1, s1, s12 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r7, r2 │ │ │ │ + add.w r5, sl, r2 │ │ │ │ + add r2, fp │ │ │ │ str r5, [sp, #80] @ 0x50 │ │ │ │ - add r2, r8 │ │ │ │ vadd.f32 s0, s16, s12 │ │ │ │ vsub.f32 s16, s16, s12 │ │ │ │ vldr s12, [r1] │ │ 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s30, s20 │ │ │ │ vmla.f32 s30, s11, s21 │ │ │ │ vmul.f32 s11, s11, s22 │ │ │ │ vnmls.f32 s11, s7, s21 │ │ │ │ vmov.f32 s29, s11 │ │ │ │ vmul.f32 s11, s6, s22 │ │ │ │ vmul.f32 s6, s6, s21 │ │ │ │ @@ -141476,143 +144370,143 @@ │ │ │ │ vsub.f32 s8, s9, s1 │ │ │ │ vmov.f32 s28, s11 │ │ │ │ vsub.f32 s11, s10, s8 │ │ │ │ vadd.f32 s10, s10, s8 │ │ │ │ vsub.f32 s8, s0, s25 │ │ │ │ vsub.f32 s0, s12, s2 │ │ │ │ vadd.f32 s12, s12, s2 │ │ │ │ - vadd.f32 s2, s13, s17 │ │ │ │ - vsub.f32 s13, s13, s17 │ │ │ │ vadd.f32 s6, s30, s28 │ │ │ │ + vadd.f32 s2, s13, s17 │ │ │ │ vsub.f32 s28, s28, s30 │ │ │ │ + vsub.f32 s13, s13, s17 │ │ │ │ vadd.f32 s16, s8, s0 │ │ │ │ vsub.f32 s0, s0, s8 │ │ │ │ vadd.f32 s8, s9, s1 │ │ │ │ vadd.f32 s1, s24, s3 │ │ │ │ vsub.f32 s3, s24, s3 │ │ │ │ - vldr s24, [r6, #-184] @ 0xffffff48 │ │ │ │ + vldr s24, [r8, #-184] @ 0xffffff48 │ │ │ │ vadd.f32 s9, s8, s12 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vadd.f32 s8, s14, s19 │ │ │ │ vsub.f32 s14, s14, s19 │ │ │ │ vadd.f32 s20, s23, s9 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#4] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #256] @ 0x100 │ │ │ │ ldr r3, [sp, #132] @ 0x84 │ │ │ │ - add r7, r3 │ │ │ │ - add r8, r3 │ │ │ │ - ldr r3, [sp, #136] @ 0x88 │ │ │ │ add sl, r3 │ │ │ │ add fp, r3 │ │ │ │ + ldr r3, [sp, #136] @ 0x88 │ │ │ │ + add r2, r3 │ │ │ │ + add lr, r3 │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ + str r2, [sp, #4] │ │ │ │ + ldr r2, [sp, #256] @ 0x100 │ │ │ │ eor.w ip, ip, r3 │ │ │ │ - ldrd r2, r3, [sp, #256] @ 0x100 │ │ │ │ + ldr r3, [sp, #260] @ 0x104 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 8367c │ │ │ │ + bne.w 89c58 │ │ │ │ add sp, #148 @ 0x94 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00083d50 : │ │ │ │ - ldr r2, [pc, #12] @ (83d60 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (83d64 ) │ │ │ │ +0008a354 : │ │ │ │ + ldr r2, [pc, #12] @ (8a364 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8a368 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - strb r6, [r7, #16] │ │ │ │ + add r6, sp, #224 @ 0xe0 │ │ │ │ movs r7, r0 │ │ │ │ - pldw [sp, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov sl, r2 │ │ │ │ + ldr??.w pc, [fp, #255]! │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ + mov r7, r3 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #412 @ 0x19c │ │ │ │ - mov r9, r3 │ │ │ │ - ldr r3, [pc, #92] @ (83dd8 ) │ │ │ │ - ldrd r2, r1, [sp, #520] @ 0x208 │ │ │ │ + ldrd r2, r0, [sp, #520] @ 0x208 │ │ │ │ + ldr r3, [pc, #92] @ (8a3f0 ) │ │ │ │ + cmp r2, r0 │ │ │ │ add r3, pc │ │ │ │ - ldr r5, [sp, #516] @ 0x204 │ │ │ │ - cmp r2, r1 │ │ │ │ - bge.w 84e1e │ │ │ │ + bge.w 8b46c │ │ │ │ ldr r2, [sp, #528] @ 0x210 │ │ │ │ - movs r1, #248 @ 0xf8 │ │ │ │ - mov r6, sl │ │ │ │ - mov lr, r9 │ │ │ │ - vldr s23, [pc, #48] @ 83dc4 │ │ │ │ - mov r9, r8 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov lr, r7 │ │ │ │ + vldr s23, [pc, #60] @ 8a3dc │ │ │ │ + vldr s21, [pc, #60] @ 8a3e0 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s31, [pc, #56] @ 8a3e4 │ │ │ │ str r2, [sp, #396] @ 0x18c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + vldr s30, [pc, #48] @ 8a3e8 │ │ │ │ str r2, [sp, #400] @ 0x190 │ │ │ │ - ldr r2, [pc, #60] @ (83ddc ) │ │ │ │ - mov sl, r0 │ │ │ │ - vldr s21, [pc, #36] @ 83dc8 │ │ │ │ - mov r8, r5 │ │ │ │ - vldr s31, [pc, #32] @ 83dcc │ │ │ │ - vldr s30, [pc, #32] @ 83dd0 │ │ │ │ + ldr r2, [pc, #56] @ (8a3f4 ) │ │ │ │ + vldr s25, [pc, #44] @ 8a3ec │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #520] @ 0x208 │ │ │ │ - vldr s25, [pc, #28] @ 83dd4 │ │ │ │ + ldr r2, [sp, #512] @ 0x200 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #404] @ 0x194 │ │ │ │ - ldr r3, [sp, #512] @ 0x200 │ │ │ │ - mla fp, r1, r2, r3 │ │ │ │ - b.n 83de0 │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ + rsb r3, r3, r3, lsl #5 │ │ │ │ + add.w fp, r2, r3, lsl #3 │ │ │ │ + mov r3, r9 │ │ │ │ + mov r9, r8 │ │ │ │ + mov sl, r3 │ │ │ │ + mov r8, r1 │ │ │ │ + b.n 8a3f8 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - add r6, sp, #216 @ 0xd8 │ │ │ │ - movs r7, r0 │ │ │ │ + @ instruction: 0xe8200007 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ - vldr s11, [sl] │ │ │ │ - movs r0, #28 │ │ │ │ - vldr s14, [r9] │ │ │ │ - mul.w r4, r3, r8 │ │ │ │ - mul.w ip, r0, r8 │ │ │ │ - adds r3, r6, r4 │ │ │ │ - add.w r2, lr, r4 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - add.w r0, r6, ip │ │ │ │ - str r0, [sp, #24] │ │ │ │ - add.w r7, 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[r5] │ │ │ │ - add.w r5, r9, r0 │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ - vldr s9, [r5] │ │ │ │ - add.w r5, sl, r7 │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ + vldr s5, [r6] │ │ │ │ + str r6, [sp, #28] │ │ │ │ + add.w r6, r9, ip │ │ │ │ + vldr s6, [r6] │ │ │ │ + str r6, [sp, #32] │ │ │ │ + add.w r6, lr, r0 │ │ │ │ + vldr s13, [r6] │ │ │ │ + str r6, [sp, #36] @ 0x24 │ │ │ │ + add.w r6, r8, ip │ │ │ │ + vldr s9, [r6] │ │ │ │ vsub.f32 s15, s5, s6 │ │ │ │ vadd.f32 s5, s5, s6 │ │ │ │ + str r6, [sp, #40] @ 0x28 │ │ │ │ + add.w r6, r9, r7 │ │ │ │ + str r6, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s14, s13, s9 │ │ │ │ vsub.f32 s9, s9, s13 │ │ │ │ - vldr s13, [r5] │ │ │ │ - movs r5, #44 @ 0x2c │ │ │ │ - mul.w r5, r5, r8 │ │ │ │ + vldr s13, [r6] │ │ │ │ + ldr r6, [sp, #516] @ 0x204 │ │ │ │ vadd.f32 s16, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - adds r1, r6, r5 │ │ │ │ - str r1, [sp, #56] @ 0x38 │ │ │ │ - vldr s17, [r1] │ │ │ │ - add.w r1, r9, r7 │ │ │ │ - str r1, [sp, #60] @ 0x3c │ │ │ │ - vldr s6, [r1] │ │ │ │ - add.w r1, lr, r5 │ │ │ │ + mul.w r6, r4, r6 │ │ │ │ + add.w r4, sl, r6 │ │ │ │ + vldr s17, [r4] │ │ │ │ + str r4, [sp, #48] @ 0x30 │ │ │ │ + add.w r4, r8, r7 │ │ │ │ + str r4, [sp, #52] @ 0x34 │ │ │ │ + vldr s6, [r4] │ │ │ │ + add.w r4, lr, r6 │ │ │ │ + vldr s14, [r4] │ │ │ │ vsub.f32 s3, s13, s17 │ │ │ │ vadd.f32 s13, s13, s17 │ │ │ │ vadd.f32 s17, s12, s4 │ │ │ │ - str r1, [sp, #64] @ 0x40 │ │ │ │ - vldr s14, [r1] │ │ │ │ vsub.f32 s12, s12, s4 │ │ │ │ - add.w r1, sl, r4 │ │ │ │ - add.w r5, sl, ip │ │ │ │ + str r4, [sp, #56] @ 0x38 │ │ │ │ + ldr r6, [sp, #64] @ 0x40 │ │ │ │ + add.w r4, r9, r1 │ │ │ │ + add r1, r8 │ │ │ │ + str r4, [sp, #60] @ 0x3c │ │ │ │ + str r1, [sp, #72] @ 0x48 │ │ │ │ vadd.f32 s0, s6, s14 │ │ │ │ vsub.f32 s6, s6, s14 │ │ │ │ vadd.f32 s14, s3, s0 │ │ │ │ vsub.f32 s3, s3, s0 │ │ │ │ vadd.f32 s0, s5, s13 │ │ │ │ vsub.f32 s13, s13, s5 │ │ │ │ vadd.f32 s22, s17, s0 │ │ │ │ vsub.f32 s0, s17, s0 │ │ │ │ vsub.f32 s17, s10, s1 │ │ │ │ vadd.f32 s10, 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s9, s4, s15 │ │ │ │ vmul.f32 s15, s12, s15 │ │ │ │ + ldr r7, [sp, #192] @ 0xc0 │ │ │ │ + ldr r2, [sp, #516] @ 0x204 │ │ │ │ vmla.f32 s9, s12, s8 │ │ │ │ - ldr r2, [sp, #208] @ 0xd0 │ │ │ │ vnmls.f32 s15, s4, s8 │ │ │ │ vsub.f32 s12, s14, s9 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ - vstr s12, [r7] │ │ │ │ + vstr s12, [r3] │ │ │ │ vadd.f32 s12, s11, s15 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ + ldr r3, [sp, #140] @ 0x8c │ │ │ │ vstr s12, [r3] │ │ │ │ - vstr s14, [r2] │ │ │ │ - vstr s15, [r5] │ │ │ │ + ldr r3, [sp, #212] @ 0xd4 │ │ │ │ + vstr s14, [r3] │ │ │ │ + vstr s15, [r6] │ │ │ │ vldr s12, [fp, #-176] @ 0xffffff50 │ │ │ │ vldr s15, [fp, #-172] @ 0xffffff54 │ │ │ │ vldr s11, [fp, #-168] @ 0xffffff58 │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ vmul.f32 s14, s10, s15 │ │ │ │ vmul.f32 s10, s10, s12 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ vmla.f32 s10, s5, s15 │ │ │ │ vldr s15, [fp, #-164] @ 0xffffff5c │ │ │ │ - ldr r3, [sp, #192] @ 0xc0 │ │ │ │ - add.w fp, fp, #248 @ 0xf8 │ │ │ │ vnmls.f32 s14, s5, s12 │ │ │ │ - vmul.f32 s12, s0, s15 │ │ │ │ - vmla.f32 s12, s13, s11 │ │ │ │ - vmul.f32 s15, s13, s15 │ │ │ │ - vnmls.f32 s15, s0, s11 │ │ │ │ - vsub.f32 s13, s14, s12 │ │ │ │ - vadd.f32 s14, s14, s12 │ │ │ │ - vstr s13, [r5] │ │ │ │ - vadd.f32 s13, s10, s15 │ │ │ │ - vsub.f32 s15, s15, s10 │ │ │ │ - vstr s13, [r0] │ │ │ │ - vstr s14, [r3] │ │ │ │ - ldr r3, [sp, #520] @ 0x208 │ │ │ │ - vstr s15, [ip] │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #520] @ 0x208 │ │ │ │ + add.w fp, fp, #248 @ 0xf8 │ │ │ │ ldr r3, [sp, #396] @ 0x18c │ │ │ │ - add sl, r3 │ │ │ │ + vmul.f32 s12, s0, s15 │ │ │ │ + vmul.f32 s15, s13, s15 │ │ │ │ add r9, r3 │ │ │ │ + add r8, r3 │ │ │ │ ldr r3, [sp, #400] @ 0x190 │ │ │ │ - add r6, r3 │ │ │ │ + vmla.f32 s12, s13, s11 │ │ │ │ + vnmls.f32 s15, s0, s11 │ │ │ │ + add sl, r3 │ │ │ │ add lr, r3 │ │ │ │ ldr r3, [sp, #404] @ 0x194 │ │ │ │ - eor.w r8, r8, r3 │ │ │ │ - ldrd r2, r3, [sp, #520] @ 0x208 │ │ │ │ + eor.w r2, r2, r3 │ │ │ │ + ldr r3, [sp, #524] @ 0x20c │ │ │ │ + str r2, [sp, #516] @ 0x204 │ │ │ │ + ldr r2, [sp, #520] @ 0x208 │ │ │ │ + vsub.f32 s13, s14, s12 │ │ │ │ + vadd.f32 s14, s14, s12 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 83de0 │ │ │ │ + vstr s13, [r0] │ │ │ │ + vadd.f32 s13, s10, s15 │ │ │ │ + vsub.f32 s15, s15, s10 │ │ │ │ + vstr s13, [r4] │ │ │ │ + vstr s14, [r7] │ │ │ │ + ldr r7, [sp, #196] @ 0xc4 │ │ │ │ + vstr s15, [r7] │ │ │ │ + bne.w 8a3f8 │ │ │ │ add sp, #412 @ 0x19c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00084e28 : │ │ │ │ - ldr r2, [pc, #12] @ (84e38 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (84e3c ) │ │ │ │ +0008b488 : │ │ │ │ + ldr r2, [pc, #12] @ (8b498 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8b49c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - str r6, [r2, #56] @ 0x38 │ │ │ │ + ldr r5, [sp, #208] @ 0xd0 │ │ │ │ movs r7, r0 │ │ │ │ - vrsqrts.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mrc 15, 6, APSR_nzcv, cr7, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ mov sl, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #244 @ 0xf4 │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #68] @ (84e98 ) │ │ │ │ ldrd r2, r1, [sp, #352] @ 0x160 │ │ │ │ - add r3, pc │ │ │ │ + ldr r3, [pc, #72] @ (8b510 ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 85870 │ │ │ │ + add r3, pc │ │ │ │ + bge.w 8bf00 │ │ │ │ ldr r2, [sp, #360] @ 0x168 │ │ │ │ - movs r1, #152 @ 0x98 │ │ │ │ + mov.w r1, #152 @ 0x98 │ │ │ │ + vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ mov r8, r9 │ │ │ │ - vldr s30, [pc, #40] @ 84e90 │ │ │ │ - vldr s28, [pc, #40] @ 84e94 │ │ │ │ mov lr, r0 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s30, [pc, #40] @ 8b508 │ │ │ │ + mov r9, sl │ │ │ │ + vldr s28, [pc, #40] @ 8b50c │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #228] @ 0xe4 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #232] @ 0xe8 │ │ │ │ - ldr r2, [pc, #36] @ (84e9c ) │ │ │ │ - mov r9, sl │ │ │ │ - vmov.f32 s25, #80 @ 0x3e800000 0.250 │ │ │ │ + ldr r2, [pc, #32] @ (8b514 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #352] @ 0x160 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #236] @ 0xec │ │ │ │ ldr r3, [sp, #344] @ 0x158 │ │ │ │ mla r7, r1, r2, r3 │ │ │ │ - b.n 84ea0 │ │ │ │ + str r7, [sp, #148] @ 0x94 │ │ │ │ + b.n 8b518 │ │ │ │ nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ - ldr r5, [sp, #376] @ 0x178 │ │ │ │ + bvs.n 8b4ec │ │ │ │ movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [sp, #348] @ 0x15c │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ + ldr r3, [sp, #348] @ 0x15c │ │ │ │ ldr r0, [sp, #348] @ 0x15c │ │ │ │ - movs r1, #20 │ │ │ │ vldr s13, [lr] │ │ │ │ - movs r5, #28 │ │ │ │ + mov.w r2, r3, lsl #3 │ │ │ │ vldr s14, [r8] │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ - add.w r2, r9, r3 │ │ │ │ + add r3, r2 │ │ │ │ + mov.w sl, r0, lsl #2 │ │ │ │ + add.w ip, lr, r2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r7, r9, sl │ │ │ │ + add.w r1, r9, r3 │ │ │ │ add r3, fp │ │ │ │ - str r2, [sp, #0] │ │ │ │ - str r3, [sp, #4] │ │ │ │ - vldr s15, [r2] │ │ │ │ - mul.w r2, r1, r0 │ │ │ │ - add.w r1, lr, r2 │ │ │ │ - add.w r6, r8, r2 │ │ │ │ + vldr s15, [r1] │ │ │ │ + strd r1, r3, [sp] │ │ │ │ vadd.f32 s10, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - lsls r3, r0, #4 │ │ │ │ - add.w r0, r9, r3 │ │ │ │ - add.w r4, fp, r3 │ │ │ │ - vldr s12, [r1] │ │ │ │ + add.w r3, sl, r0 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r0, lr, r3 │ │ │ │ + add.w r6, r8, r3 │ │ │ │ + vldr s12, [r0] │ │ │ │ vadd.f32 s8, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - vldr s7, [r4] │ │ │ │ - str r1, [sp, #8] │ │ │ │ - add.w r1, lr, r3 │ │ │ │ + str r0, [sp, #8] │ │ │ │ + ldr r0, [sp, #348] @ 0x15c │ │ │ │ + str r6, [sp, #16] │ │ │ │ + mov.w r1, r0, lsl #4 │ │ │ │ + add.w r4, r9, r1 │ │ │ │ + add.w r0, fp, r1 │ │ │ │ + vldr s15, [r4] │ │ │ │ + str r4, [sp, #12] │ │ │ │ + add.w r4, r9, r3 │ │ │ │ + vldr s7, [r0] │ │ │ │ + str r0, [sp, #20] │ │ │ │ + add.w r0, lr, r1 │ │ │ │ + add r1, r8 │ │ │ │ + vldr s5, [r1] │ │ │ │ vadd.f32 s11, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ + strd r0, r4, [sp, #24] │ │ │ │ vldr s15, [r6] │ │ │ │ - add r3, r8 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - str r6, [sp, #16] │ │ │ │ - add.w r6, fp, r2 │ │ │ │ - vadd.f32 s9, s15, s7 │ │ │ │ - vsub.f32 s15, s15, s7 │ │ │ │ - vldr s7, [r1] │ │ │ │ + add.w r6, fp, r3 │ │ │ │ + str r6, [sp, #32] │ │ │ │ vadd.f32 s23, s10, s11 │ │ │ │ vsub.f32 s18, s8, s12 │ │ │ │ + vadd.f32 s9, s15, s7 │ │ │ │ + vsub.f32 s15, s15, s7 │ │ │ │ + vldr s7, [r0] │ │ │ │ vadd.f32 s24, s8, s12 │ │ │ │ vsub.f32 s3, s10, s11 │ │ │ │ - vldr s5, [r3] │ │ │ │ + vstr s23, [sp, #152] @ 0x98 │ │ │ │ vsub.f32 s19, s14, s15 │ │ │ │ vadd.f32 s15, s14, s15 │ │ │ │ vadd.f32 s6, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - str r1, [sp, #24] │ │ │ │ - add r1, r2 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - adds r4, r3, r2 │ │ │ │ - vstr s15, [sp, #116] @ 0x74 │ │ │ │ - vldr s15, [r0] │ │ │ │ - str r0, [sp, #28] │ │ │ │ - str r6, [sp, #36] @ 0x24 │ │ │ │ - vadd.f32 s10, s7, s15 │ │ │ │ - vsub.f32 s7, s7, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - str r1, [sp, #40] @ 0x28 │ │ │ │ - vstr s23, [sp, #152] @ 0x98 │ │ │ │ - vadd.f32 s11, s5, s15 │ │ │ │ vstr s18, [sp, #156] @ 0x9c │ │ │ │ - vsub.f32 s5, s5, s15 │ │ │ │ + vstr s15, [sp, #112] @ 0x70 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, r0, r3 │ │ │ │ + add.w r0, r1, r3 │ │ │ │ + vstr s13, [sp, #108] @ 0x6c │ │ │ │ vstr s6, [sp, #160] @ 0xa0 │ │ │ │ vstr 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│ - mul.w r1, r5, r4 │ │ │ │ - lsls r4, r4, #3 │ │ │ │ - add.w ip, lr, r4 │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ vadd.f32 s31, s10, s13 │ │ │ │ - add.w r0, r9, r1 │ │ │ │ - add.w r6, fp, r1 │ │ │ │ + vsub.f32 s10, s10, s13 │ │ │ │ + vldr s13, [r0] │ │ │ │ vadd.f32 s1, s7, s12 │ │ │ │ - vstr s14, [sp, #124] @ 0x7c │ │ │ │ vsub.f32 s7, s7, s12 │ │ │ │ vsub.f32 s12, s5, s15 │ │ │ │ - vldr s14, [r0] │ │ │ │ vadd.f32 s5, s5, s15 │ │ │ │ vldr s15, [ip] │ │ │ │ - add.w r1, r9, r4 │ │ │ │ - str r6, [sp, #52] @ 0x34 │ │ │ │ - vsub.f32 s10, s10, s13 │ │ │ │ - str r0, [sp, #48] @ 0x30 │ │ │ │ - add.w r0, ip, r2 │ │ │ │ + vstr s9, [sp, #116] @ 0x74 │ │ │ │ + vstr s14, [sp, #120] @ 0x78 │ │ │ │ + vldr s14, [r6] │ │ │ │ + add.w r6, r8, r2 │ │ │ │ + add r2, fp │ │ │ │ + vstr s10, [sp, #124] @ 0x7c │ │ │ │ + vldr s6, [r2] │ │ │ │ + vstr s12, [sp, #128] @ 0x80 │ │ │ │ + vldr s12, [r6] │ │ │ │ vadd.f32 s4, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vldr s15, [r6] │ │ │ │ - add.w r6, r8, r4 │ │ │ │ - vstr s12, [sp, #132] @ 0x84 │ │ │ │ - adds r2, r6, r2 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add r4, fp │ │ │ │ - vldr s12, [r6] │ │ │ │ - movs r5, #12 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - vldr s6, [r4] │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, ip, r3 │ │ │ │ + add r3, r6 │ │ │ │ + strd r4, r3, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s8, s15, s12 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - str r0, [sp, #60] @ 0x3c │ │ │ │ - ldr r0, [sp, #348] @ 0x15c │ │ │ │ + vldr s15, [r4] │ │ │ │ vadd.f32 s11, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r2] │ │ │ │ - ldr r2, [sp, #348] @ 0x15c │ │ │ │ - vstr s9, [sp, #120] @ 0x78 │ │ │ │ + vldr s15, [r3] │ │ │ │ + add.w r3, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r3, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + add.w r4, r9, r0 │ │ │ │ vadd.f32 s9, s6, s15 │ │ │ │ vsub.f32 s15, s15, s6 │ │ │ │ - str r1, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s17, s4, s11 │ │ │ │ - mul.w r2, r5, r2 │ │ │ │ - movs r5, #24 │ │ │ │ vadd.f32 s0, s8, s13 │ │ │ │ + str r4, [sp, #64] @ 0x40 │ │ │ │ + vsub.f32 s8, s13, s8 │ │ │ │ + vldr s13, [r4] │ │ │ │ vsub.f32 s4, s4, s11 │ │ │ │ - add.w r1, r9, r2 │ │ │ │ + add.w r4, lr, r3 │ │ │ │ + str r4, [sp, #68] @ 0x44 │ │ │ │ vadd.f32 s22, s14, s9 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ vsub.f32 s11, s12, s15 │ │ │ │ - vsub.f32 s8, s13, s8 │ │ │ │ - str r1, [sp, #68] @ 0x44 │ │ │ │ - vldr s13, [r1] │ │ │ │ - add.w r1, lr, r0 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vstr s10, [sp, #128] @ 0x80 │ │ │ │ - vstr s0, [sp, #136] @ 0x88 │ │ │ │ + vldr s15, [r4] │ │ │ │ + add.w r4, fp, r0 │ │ │ │ vsub.f32 s16, s14, s9 │ │ │ │ - vstr s8, [sp, #140] @ 0x8c │ │ │ │ - vstr s22, [sp, #144] @ 0x90 │ │ │ │ - vstr s11, [sp, #148] @ 0x94 │ │ │ │ - str r1, [sp, #72] @ 0x48 │ │ │ │ - vldr s15, [r1] │ │ │ │ - add.w r1, fp, r2 │ │ │ │ - ldr r5, [sp, #348] @ 0x15c │ │ │ │ - str r1, [sp, #76] @ 0x4c │ │ │ │ - vldr s14, [r1] │ │ │ │ - add.w r1, r8, r0 │ │ │ │ - mov.w sl, r5, lsl #2 │ │ │ │ + str r4, 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│ vsub.f32 s21, s18, s4 │ │ │ │ vsub.f32 s22, s6, s3 │ │ │ │ vadd.f32 s6, s6, s3 │ │ │ │ vadd.f32 s4, s4, s18 │ │ │ │ vstr s2, [sp, #180] @ 0xb4 │ │ │ │ vstr s21, [sp, #184] @ 0xb8 │ │ │ │ - vldr s21, [sp, #144] @ 0x90 │ │ │ │ + vldr s21, [sp, #140] @ 0x8c │ │ │ │ vsub.f32 s3, s6, s12 │ │ │ │ vadd.f32 s12, s12, s6 │ │ │ │ vsub.f32 s10, s14, s21 │ │ │ │ - vstr s3, [sp, #192] @ 0xc0 │ │ │ │ + vldr s21, [sp, #132] @ 0x84 │ │ │ │ + vadd.f32 s2, s21, s0 │ │ │ │ vstr s10, [sp, #188] @ 0xbc │ │ │ │ vsub.f32 s10, s5, s15 │ │ │ │ - vldr s21, [sp, #136] @ 0x88 │ │ │ │ + vstr s3, [sp, #192] @ 0xc0 │ │ │ │ vadd.f32 s15, s5, s15 │ │ │ │ - vldr s7, [sp, #144] @ 0x90 │ │ │ │ - vldr s5, [sp, #120] @ 0x78 │ │ │ │ - vadd.f32 s2, s21, s0 │ │ │ │ - vstr s10, [sp, #204] @ 0xcc │ │ │ │ - vadd.f32 s14, s7, s14 │ │ │ │ vsub.f32 s21, s26, s16 │ │ │ │ vadd.f32 s16, s16, s26 │ │ │ │ + vstr s2, [sp, #196] @ 0xc4 │ │ │ │ + vldr s2, [sp, #116] @ 0x74 │ │ │ │ vadd.f32 s6, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ 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s20 │ │ │ │ vsub.f32 s20, s4, s13 │ │ │ │ vadd.f32 s4, s4, s13 │ │ │ │ - vstr s20, [r1] │ │ │ │ + vstr s20, [r2] │ │ │ │ vadd.f32 s20, s8, s11 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vstr s20, [r6] │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ - vstr s4, [r0] │ │ │ │ - ldr r0, [sp, #60] @ 0x3c │ │ │ │ + ldr r6, [sp, #32] │ │ │ │ + vstr s4, [r4] │ │ │ │ vstr s11, [r6] │ │ │ │ - vldr s8, [r7, #-44] @ 0xffffffd4 │ │ │ │ - vldr s11, [r7, #-48] @ 0xffffffd0 │ │ │ │ - ldr r6, [sp, #52] @ 0x34 │ │ │ │ + vldr s11, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s8, [r3, #-44] @ 0xffffffd4 │ │ │ │ + ldr r6, [sp, #44] @ 0x2c │ │ │ │ vmul.f32 s13, s19, s8 │ │ │ │ vnmls.f32 s13, s16, s11 │ │ │ │ vmul.f32 s11, s19, s11 │ │ │ │ vmla.f32 s11, s16, s8 │ │ │ │ vsub.f32 s8, s13, s7 │ │ │ │ vadd.f32 s7, s7, s13 │ │ │ │ - vstr s8, [r0] │ │ │ │ + vstr s8, [r2] │ │ │ │ vadd.f32 s8, s10, s11 │ │ │ │ - ldr r0, [sp, #48] @ 0x30 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ - vstr s8, [r3] │ │ │ │ - vstr s7, [r0] │ │ │ │ - vstr s10, [r6] │ │ │ │ - vldr s10, [r7, #-144] @ 0xffffff70 │ │ │ │ - vldr s13, [r7, #-140] @ 0xffffff74 │ │ │ │ - vldr s8, [r7, #-136] @ 0xffffff78 │ │ │ │ - ldr r6, [sp, #84] @ 0x54 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ + vstr s8, [r2] │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ + vstr s7, [r6] │ │ │ │ + ldr r6, [sp, #80] @ 0x50 │ │ │ │ + vstr s10, [r2] │ │ │ │ + vldr s10, [r3, #-144] @ 0xffffff70 │ │ │ │ + vldr s13, [r3, #-140] @ 0xffffff74 │ │ │ │ + vldr s8, [r3, #-136] @ 0xffffff78 │ │ │ │ vmul.f32 s11, s14, s13 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmla.f32 s14, s1, s13 │ │ │ │ - vldr s13, [r7, #-132] @ 0xffffff7c │ │ │ │ + vldr s13, [r3, #-132] @ 0xffffff7c │ │ │ │ vnmls.f32 s11, s1, s10 │ │ │ │ vmul.f32 s10, s17, s13 │ │ │ │ - vmla.f32 s10, s18, s8 │ │ │ │ vmul.f32 s13, s18, s13 │ │ │ │ + vmla.f32 s10, s18, s8 │ │ │ │ vnmls.f32 s13, s17, s8 │ │ │ │ vsub.f32 s8, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vstr s8, [r6] │ │ │ │ vadd.f32 s8, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vstr s8, [r5] │ │ │ │ - ldr r5, [sp, #100] @ 0x64 │ │ │ │ - vstr s11, [r5] │ │ │ │ + vstr s11, [r7] │ │ │ │ vstr s13, [sl] │ │ │ │ - vldr s14, [r7, #-108] @ 0xffffff94 │ │ │ │ - vldr s13, [r7, #-112] @ 0xffffff90 │ │ │ │ - vldr s10, [r7, #-104] @ 0xffffff98 │ │ │ │ - adds r7, #152 @ 0x98 │ │ │ │ + vldr s13, [r3, #-112] @ 0xffffff90 │ │ │ │ + vldr s14, [r3, #-108] @ 0xffffff94 │ │ │ │ + vldr s10, [r3, #-104] @ 0xffffff98 │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ vmul.f32 s11, s12, s14 │ │ │ │ - ldr r5, [sp, #108] @ 0x6c │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r7, [sp, #104] @ 0x68 │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ vnmls.f32 s11, s3, s13 │ │ │ │ vmul.f32 s13, s12, s13 │ │ │ │ vmla.f32 s13, s3, s14 │ │ │ │ - vldr s14, [r7, #-252] @ 0xffffff04 │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ + vldr s14, [r3, #-100] @ 0xffffff9c │ │ │ │ vmul.f32 s12, s2, s14 │ │ │ │ vmul.f32 s14, s5, s14 │ │ │ │ vmla.f32 s12, s5, s10 │ │ │ │ vnmls.f32 s14, s2, s10 │ │ │ │ vsub.f32 s10, s11, s12 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ - vstr s10, [r5] │ │ │ │ + vstr s10, [r7] │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vstr s10, [r2] │ │ │ │ - vstr s11, [r0] │ │ │ │ - ldr r0, [sp, #76] @ 0x4c │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - vstr s14, [r0] │ │ │ │ - vldr s12, [r7, #-164] @ 0xffffff5c │ │ │ │ - vldr s14, [r7, #-168] @ 0xffffff58 │ │ │ │ - vldr s10, [r7, #-156] @ 0xffffff64 │ │ │ │ + vstr s10, [r0] │ │ │ │ + vstr s11, [r2] │ │ │ │ + ldr r0, [sp, #40] @ 0x28 │ │ │ │ + ldr r2, [sp, #72] @ 0x48 │ │ │ │ + vstr s14, [r2] │ │ │ │ + mov r2, r3 │ │ │ │ + vldr s14, [r3, #-16] │ │ │ │ + add.w r2, r2, #152 @ 0x98 │ │ │ │ + vldr s12, [r3, #-12] │ │ │ │ + str r2, [sp, #148] @ 0x94 │ │ │ │ + vldr s11, [r3, #-8] │ │ │ │ + vldr s10, [r3, #-4] │ │ │ │ vmul.f32 s13, s0, s12 │ │ │ │ - vldr s11, [r7, #-160] @ 0xffffff60 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ vnmls.f32 s13, s9, s14 │ │ │ │ vmul.f32 s14, s0, s14 │ │ │ │ vmla.f32 s14, s9, s12 │ │ │ │ vmul.f32 s12, s6, s10 │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s10 │ │ │ │ vnmls.f32 s15, s6, s11 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s11, [r1] │ │ │ │ + vstr s11, [r4] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vstr s11, [r4] │ │ │ │ - vstr s13, [r2] │ │ │ │ + vstr s11, [r0] │ │ │ │ + vstr s13, [r1] │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #352] @ 0x160 │ │ │ │ - ldr r2, [sp, #348] @ 0x15c │ │ │ │ - adds r3, #1 │ │ │ │ + ldrd r1, r3, [sp, #348] @ 0x15c │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #352] @ 0x160 │ │ │ │ ldr r3, [sp, #228] @ 0xe4 │ │ │ │ + ldr r2, [sp, #352] @ 0x160 │ │ │ │ add lr, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #232] @ 0xe8 │ │ │ │ add r9, r3 │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [sp, #236] @ 0xec │ │ │ │ - eors r2, r3 │ │ │ │ - str r2, [sp, #348] @ 0x15c │ │ │ │ - ldrd r2, r3, [sp, #352] @ 0x160 │ │ │ │ + eor.w r1, r1, r3 │ │ │ │ + ldr r3, [sp, #356] @ 0x164 │ │ │ │ + str r1, [sp, #348] @ 0x15c │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 84ea0 │ │ │ │ + bne.w 8b518 │ │ │ │ add sp, #244 @ 0xf4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0008587c : │ │ │ │ - ldr r2, [pc, #12] @ (8588c ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (85890 ) │ │ │ │ +0008bf1c : │ │ │ │ + ldr r2, [pc, #12] @ (8bf2c ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8bf30 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldr r2, [r6, r5] │ │ │ │ + str r2, [sp, #832] @ 0x340 │ │ │ │ movs r7, r0 │ │ │ │ - bl ffe3f892 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov.w ip, #24 │ │ │ │ + bl ffe03f32 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r4, [sp, #36] @ 0x24 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ ldrd r5, r7, [sp, #44] @ 0x2c │ │ │ │ - subs r6, r5, #1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + add.w r6, r5, #4294967295 @ 0xffffffff │ │ │ │ cmp r5, r7 │ │ │ │ - mla ip, ip, r6, r4 │ │ │ │ - bge.w 859d0 │ │ │ │ + add.w r6, r6, r6, lsl #1 │ │ │ │ + add.w ip, r4, r6, lsl #3 │ │ │ │ + bge.w 8c086 │ │ │ │ ldr r4, [sp, #40] @ 0x28 │ │ │ │ mov.w lr, r4, lsl #2 │ │ │ │ ldr r4, [sp, #52] @ 0x34 │ │ │ │ cmp r4, #1 │ │ │ │ it eq │ │ │ │ addeq.w ip, ip, #24 │ │ │ │ - bne.w 859d4 │ │ │ │ + bne.w 8c09c │ │ │ │ add.w r6, r2, lr │ │ │ │ vldr s9, [r0] │ │ │ │ add.w r4, r3, lr │ │ │ │ add.w r9, r0, lr │ │ │ │ add.w r8, r1, lr │ │ │ │ - vldr s8, [r3] │ │ │ │ vldr s15, [r6] │ │ │ │ mov sl, r2 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + cmp r5, r7 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ vldr s14, [r4] │ │ │ │ - adds r5, #1 │ │ │ │ + add.w ip, ip, #24 │ │ │ │ vldr s13, [r9] │ │ │ │ - subs r2, #4 │ │ │ │ vadd.f32 s6, s15, s9 │ │ │ │ vsub.f32 s9, s9, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ - add.w ip, ip, #24 │ │ │ │ - cmp r5, r7 │ │ │ │ + vldr s8, [r3] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vldr s14, [r2, #4] │ │ │ │ vadd.f32 s10, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vldr s14, [r8] │ │ │ │ vadd.f32 s12, s8, s14 │ │ │ │ @@ -143742,16 +146655,16 @@ │ │ │ │ vadd.f32 s7, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstmia r1!, {s7} │ │ │ │ vstr s13, [sl] │ │ │ │ mov sl, r3 │ │ │ │ sub.w r3, r3, #4 │ │ │ │ vstr s15, [sl] │ │ │ │ - vldr s14, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s15, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s14, [ip, #-36] @ 0xffffffdc │ │ │ │ vmul.f32 s10, s14, s9 │ │ │ │ vmul.f32 s14, s14, s8 │ │ │ │ vmla.f32 s14, s15, s9 │ │ │ │ vldr s9, [ip, #-32] @ 0xffffffe0 │ │ │ │ vnmls.f32 s10, s15, s8 │ │ │ │ vldr s15, [ip, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s13, s9, s11 │ │ │ │ @@ -143762,38 +146675,43 @@ │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vstr s12, [r9] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s13, [r6] │ │ │ │ vstr s15, [r4] │ │ │ │ - bne.w 858c2 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r4, r4, #2 │ │ │ │ + bne.w 8bf74 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ add.w ip, ip, #24 │ │ │ │ rsb sl, r4, #0 │ │ │ │ add.w r8, r2, lr │ │ │ │ add.w r6, r3, lr │ │ │ │ vldr s13, [r0] │ │ │ │ add.w fp, r0, lr │ │ │ │ - vldr s12, [r1] │ │ │ │ add.w r9, r1, lr │ │ │ │ - vldr s15, [r8] │ │ │ │ - adds r5, #1 │ │ │ │ - vldr s14, [r6] │ │ │ │ + vldr s12, [r1] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ add.w ip, ip, #24 │ │ │ │ - vldr s11, [fp] │ │ │ │ cmp r7, r5 │ │ │ │ + vldr s14, [r6] │ │ │ │ + vldr s15, [r8] │ │ │ │ + vldr s11, [fp] │ │ │ │ + vldr s9, [r9] │ │ │ │ vadd.f32 s10, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ + vldr s5, [ip, #-44] @ 0xffffffd4 │ │ │ │ vadd.f32 s15, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vldr s14, [r2] │ │ │ │ - vldr s9, [r9] │ │ │ │ - vldr s5, [ip, #-44] @ 0xffffffd4 │ │ │ │ vadd.f32 s7, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ vldr s14, [r3] │ │ │ │ vadd.f32 s8, s9, s14 │ │ │ │ vsub.f32 s9, s9, s14 │ │ │ │ vadd.f32 s14, s15, s11 │ │ │ │ vsub.f32 s15, s15, s11 │ │ │ │ @@ -143816,133 +146734,133 @@ │ │ │ │ add r0, r4 │ │ │ │ vstr s7, [r1] │ │ │ │ add r1, r4 │ │ │ │ vstr s10, [r2] │ │ │ │ add r2, sl │ │ │ │ vstr s14, [r3] │ │ │ │ add r3, sl │ │ │ │ - vldr s10, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s14, [ip, #-40] @ 0xffffffd8 │ │ │ │ + vldr s10, [ip, #-36] @ 0xffffffdc │ │ │ │ vldr s9, [ip, #-28] @ 0xffffffe4 │ │ │ │ vmul.f32 s12, s11, s10 │ │ │ │ vnmls.f32 s12, s8, s14 │ │ │ │ vmul.f32 s14, s11, s14 │ │ │ │ + vmul.f32 s11, s13, s9 │ │ │ │ vmla.f32 s14, s8, s10 │ │ │ │ vldr s10, [ip, #-32] @ 0xffffffe0 │ │ │ │ - vmul.f32 s11, s13, s9 │ │ │ │ vmla.f32 s11, s15, s10 │ │ │ │ vmul.f32 s15, s15, s9 │ │ │ │ vnmls.f32 s15, s13, s10 │ │ │ │ vsub.f32 s13, s12, s11 │ │ │ │ vadd.f32 s12, s12, s11 │ │ │ │ vstr s13, [fp] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s13, [r9] │ │ │ │ vstr s12, [r8] │ │ │ │ vstr s15, [r6] │ │ │ │ - bne.w 859de │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + bne.w 8c0a8 │ │ │ │ + b.n 8c086 │ │ │ │ │ │ │ │ -00085af0 : │ │ │ │ - ldr r2, [pc, #12] @ (85b00 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (85b04 ) │ │ │ │ +0008c1b8 : │ │ │ │ + ldr r2, [pc, #12] @ (8c1c8 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8c1cc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldrsb r6, [r5, r4] │ │ │ │ + str r0, [sp, #400] @ 0x190 │ │ │ │ movs r7, r0 │ │ │ │ - ldc2 15, cr15, [r9, #1020] @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r2 │ │ │ │ + stc2l 15, cr15, [pc, #-1020]! @ 8bdd4 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r2 │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d11} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - movs r5, #56 @ 0x38 │ │ │ │ - ldr r4, [pc, #748] @ (85e08 ) │ │ │ │ - mov r7, r1 │ │ │ │ - ldr r2, [sp, #112] @ 0x70 │ │ │ │ - add r4, pc │ │ │ │ - ldr r0, [sp, #104] @ 0x68 │ │ │ │ - subs r2, #1 │ │ │ │ - ldr.w r9, [sp, #108] @ 0x6c │ │ │ │ + ldrd r0, r9, [sp, #104] @ 0x68 │ │ │ │ + ldrd r2, r5, [sp, #112] @ 0x70 │ │ │ │ + ldr r4, [pc, #776] @ (8c504 ) │ │ │ │ ldr r1, [sp, #120] @ 0x78 │ │ │ │ - mla r2, r5, r2, r0 │ │ │ │ - ldrd r0, r5, [sp, #112] @ 0x70 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + rsb r2, r2, r2, lsl #3 │ │ │ │ + add r4, pc │ │ │ │ + add.w r2, r0, r2, lsl #3 │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ cmp r0, r5 │ │ │ │ - bge.w 85dfc │ │ │ │ - ldr r0, [pc, #720] @ (85e0c ) │ │ │ │ + bge.w 8c4e8 │ │ │ │ + ldr r0, [pc, #756] @ (8c508 ) │ │ │ │ cmp r1, #1 │ │ │ │ - itt eq │ │ │ │ - addeq r2, #56 @ 0x38 │ │ │ │ - vldreq s6, [pc, #716] @ 85e10 │ │ │ │ ldr r0, [r4, r0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ str r0, [sp, #24] │ │ │ │ - bne.w 85e14 │ │ │ │ - movs r1, #12 │ │ │ │ + bne.w 8c510 │ │ │ │ + vldr s6, [pc, #744] @ 8c50c │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ + add.w r4, r9, r9, lsl #1 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ vldr s14, [r6] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ vldr s7, [r8] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s17, [r3] │ │ │ │ - mul.w r4, r1, r9 │ │ │ │ - vldr s22, [r2, #-112] @ 0xffffff90 │ │ │ │ add.w sl, r8, r4 │ │ │ │ - adds r1, r4, r3 │ │ │ │ + add.w r1, r4, r3 │ │ │ │ + vldr s17, [r3] │ │ │ │ + mov r4, r8 │ │ │ │ str r1, [sp, #20] │ │ │ │ vldr s15, [sl] │ │ │ │ vldr s13, [r1] │ │ │ │ mov.w r1, r9, lsl #3 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - str r0, [sp, #16] │ │ │ │ + add.w r0, r6, r1 │ │ │ │ + add.w lr, r8, r1 │ │ │ │ + vldr s22, [r2, #-112] @ 0xffffff90 │ │ │ │ + add.w ip, r3, r1 │ │ │ │ vadd.f32 s3, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r7] │ │ │ │ - add.w lr, r7, r1 │ │ │ │ - add.w ip, r8, r1 │ │ │ │ - adds r4, r3, r1 │ │ │ │ - str r4, [sp, #4] │ │ │ │ + str r0, [sp, #16] │ │ │ │ vadd.f32 s9, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vldr s13, [r0] │ │ │ │ mov.w r0, r9, lsl #2 │ │ │ │ add.w r5, r8, r0 │ │ │ │ - str r5, [sp, #12] │ │ │ │ + sub.w r8, r8, #4 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r3, r0 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + add.w r5, r7, r1 │ │ │ │ str r5, [sp, #8] │ │ │ │ - vldr s8, [r5] │ │ │ │ vadd.f32 s11, s12, s13 │ │ │ │ vsub.f32 s13, s13, s12 │ │ │ │ - vldr s12, [lr] │ │ │ │ - adds r5, r6, r0 │ │ │ │ + vldr s12, [r5] │ │ │ │ + add.w r5, r3, r0 │ │ │ │ + vldr s8, [r5] │ │ │ │ + str r5, [sp, #4] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ add r0, r7 │ │ │ │ add.w fp, r5, r1 │ │ │ │ add r1, r0 │ │ │ │ - vadd.f32 s10, s8, s12 │ │ │ │ - vsub.f32 s12, s12, s8 │ │ │ │ vldr s1, [r5] │ │ │ │ vadd.f32 s0, s11, s3 │ │ │ │ vsub.f32 s3, s3, s11 │ │ │ │ - vldr s11, [r0] │ │ │ │ vsub.f32 s4, s9, s13 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ + vldr s11, [r0] │ │ │ │ + vadd.f32 s10, s8, s12 │ │ │ │ + vsub.f32 s12, s12, s8 │ │ │ │ vsub.f32 s2, s15, s12 │ │ │ │ vadd.f32 s12, s12, s15 │ │ │ │ - vldr s15, [ip] │ │ │ │ + vldr s15, [lr] │ │ │ │ vadd.f32 s5, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vadd.f32 s8, s15, s1 │ │ │ │ vsub.f32 s1, s1, s15 │ │ │ │ - vldr s15, [r4] │ │ │ │ - mov r4, r8 │ │ │ │ - sub.w r8, r8, #4 │ │ │ │ + vldr s15, [ip] │ │ │ │ vadd.f32 s9, s15, s11 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [fp] │ │ │ │ vadd.f32 s16, s15, s7 │ │ │ │ vsub.f32 s7, s7, s15 │ │ │ │ vldr s15, [r1] │ │ │ │ vadd.f32 s10, s15, s17 │ │ │ │ @@ -143984,155 +146902,160 @@ │ │ │ │ vadd.f32 s15, s15, s3 │ │ │ │ vstmia r6!, {s21} │ │ │ │ vadd.f32 s21, s9, s1 │ │ │ │ vsub.f32 s9, s9, s1 │ │ │ │ vstmia r7!, {s21} │ │ │ │ vstr s7, [r4] │ │ │ │ mov r4, r3 │ │ │ │ - subs r3, #4 │ │ │ │ + sub.w r3, r3, #4 │ │ │ │ vstr s9, [r4] │ │ │ │ vsub.f32 s9, s2, s8 │ │ │ │ - vldr s7, [r2, #-68] @ 0xffffffbc │ │ │ │ vadd.f32 s8, s8, s2 │ │ │ │ vldr s1, [r2, #-72] @ 0xffffffb8 │ │ │ │ + vldr s7, [r2, #-68] @ 0xffffffbc │ │ │ │ vldr s21, [r2, #-64] @ 0xffffffc0 │ │ │ │ vmul.f32 s23, s7, s9 │ │ │ │ vmul.f32 s7, s7, s20 │ │ │ │ + vnmls.f32 s23, s1, s20 │ │ │ │ vmla.f32 s7, s1, s9 │ │ │ │ vldr s9, [r2, #-60] @ 0xffffffc4 │ │ │ │ - vnmls.f32 s23, s1, s20 │ │ │ │ vadd.f32 s20, s10, s5 │ │ │ │ vmul.f32 s1, s21, s22 │ │ │ │ vsub.f32 s5, s5, s10 │ │ │ │ vmla.f32 s1, s9, s20 │ │ │ │ vmul.f32 s9, s9, s22 │ │ │ │ vnmls.f32 s9, s21, s20 │ │ │ │ vsub.f32 s20, s23, s1 │ │ │ │ vadd.f32 s1, s1, s23 │ │ │ │ vstr s20, [fp] │ │ │ │ vadd.f32 s20, s9, s7 │ │ │ │ vsub.f32 s9, s9, s7 │ │ │ │ vstr s20, [r1] │ │ │ │ ldr r1, [sp, #20] │ │ │ │ vstr s1, [sl] │ │ │ │ - ldr r4, [sp, #4] │ │ │ │ vstr s9, [r1] │ │ │ │ - vldr s9, [r2, #-84] @ 0xffffffac │ │ │ │ vldr s7, [r2, #-88] @ 0xffffffa8 │ │ │ │ + vldr s9, [r2, #-84] @ 0xffffffac │ │ │ │ ldr r1, [sp, #16] │ │ │ │ vmul.f32 s1, s9, s12 │ │ │ │ vmul.f32 s9, s9, s0 │ │ │ │ - vmla.f32 s9, s7, s12 │ │ │ │ - vldr s12, [r2, #-76] @ 0xffffffb4 │ │ │ │ vnmls.f32 s1, s7, s0 │ │ │ │ vldr s0, [r2, #-80] @ 0xffffffb0 │ │ │ │ + vmla.f32 s9, s7, s12 │ │ │ │ + vldr s12, [r2, #-76] @ 0xffffffb4 │ │ │ │ vmul.f32 s7, s0, s13 │ │ │ │ vmul.f32 s13, s12, s13 │ │ │ │ vmla.f32 s7, s12, s14 │ │ │ │ vnmls.f32 s13, s0, s14 │ │ │ │ vsub.f32 s14, s1, s7 │ │ │ │ vadd.f32 s7, s7, s1 │ │ │ │ vstr s14, [r1] │ │ │ │ vadd.f32 s14, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - ldr r1, [sp, #112] @ 0x70 │ │ │ │ - adds r1, #1 │ │ │ │ - str r1, [sp, #112] @ 0x70 │ │ │ │ - vstr s14, [lr] │ │ │ │ - vstr s7, [ip] │ │ │ │ - vstr s13, [r4] │ │ │ │ - vldr s14, [r2, #-100] @ 0xffffff9c │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + vstr s14, [r1] │ │ │ │ + vstr s7, [lr] │ │ │ │ + vstr s13, [ip] │ │ │ │ vldr s13, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s14, [r2, #-100] @ 0xffffff9c │ │ │ │ vldr s10, [r2, #-96] @ 0xffffffa0 │ │ │ │ + ldr r1, [sp, #112] @ 0x70 │ │ │ │ vmul.f32 s12, s14, s8 │ │ │ │ vmul.f32 s14, s14, s15 │ │ │ │ - vmla.f32 s14, s13, s8 │ │ │ │ - ldr r1, [sp, #24] │ │ │ │ - eor.w r9, r9, r1 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ vnmls.f32 s12, s13, s15 │ │ │ │ vldr s15, [r2, #-92] @ 0xffffffa4 │ │ │ │ + vmla.f32 s14, s13, s8 │ │ │ │ vmul.f32 s13, s10, s11 │ │ │ │ + str r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r1, [sp, #24] │ │ │ │ vmla.f32 s13, s15, s5 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ + eor.w r9, r9, r1 │ │ │ │ + ldr r1, [sp, #116] @ 0x74 │ │ │ │ vnmls.f32 s15, s10, s5 │ │ │ │ vsub.f32 s11, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r5] │ │ │ │ vadd.f32 s11, s15, s14 │ │ │ │ - ldr r5, [sp, #12] │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ vstr s11, [r0] │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ vstr s13, [r5] │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ - ldrd r0, r1, [sp, #112] @ 0x70 │ │ │ │ - vstr s15, [r5] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 85b4e │ │ │ │ + vstr s15, [r5] │ │ │ │ + bne.w 8c228 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ - str r0, [sp, #600] @ 0x258 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldmia r1!, {r4, r5, r7} │ │ │ │ movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s6, [pc, #-12] @ 85e10 │ │ │ │ + vldr s6, [pc, #-8] @ 8c50c │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ str r1, [sp, #20] │ │ │ │ - negs r1, r1 │ │ │ │ + rsb r1, r1, #0 │ │ │ │ str r1, [sp, #28] │ │ │ │ - movs r1, #12 │ │ │ │ + add.w r4, r9, r9, lsl #1 │ │ │ │ vldr s11, [r6] │ │ │ │ - vldr s13, [r7] │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ - vldr s17, [r3] │ │ │ │ - mul.w r4, r1, r9 │ │ │ │ + add.w r2, r2, #56 @ 0x38 │ │ │ │ mov.w r1, r9, lsl #3 │ │ │ │ - adds r0, r6, r1 │ │ │ │ - str r0, [sp, #4] │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + vldr s13, [r7] │ │ │ │ + add.w r0, r6, r1 │ │ │ │ + add.w lr, r8, r1 │ │ │ │ add.w sl, r8, r4 │ │ │ │ add r4, r3 │ │ │ │ - add.w lr, r8, r1 │ │ │ │ + vldr s17, [r3] │ │ │ │ + str r0, [sp, #4] │ │ │ │ add.w ip, r3, r1 │ │ │ │ + vldr s15, [sl] │ │ │ │ vldr s10, [r0] │ │ │ │ mov.w r0, r9, lsl #2 │ │ │ │ - vldr s15, [sl] │ │ │ │ add.w r5, r8, r0 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - vldr s23, [r2, #-108] @ 0xffffff94 │ │ │ │ + vldr s21, [r2, #-112] @ 0xffffff90 │ │ │ │ vadd.f32 s8, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r4] │ │ │ │ - vldr s21, [r2, #-112] @ 0xffffff90 │ │ │ │ + str r5, [sp, #8] │ │ │ │ + vldr s23, [r2, #-108] @ 0xffffff94 │ │ │ │ vadd.f32 s14, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r5] │ │ │ │ - adds r5, r7, r1 │ │ │ │ - str r5, [sp, #12] │ │ │ │ + add.w r5, r7, r1 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r3, r0 │ │ │ │ + str r5, [sp, #12] │ │ │ │ + add.w r5, r3, r0 │ │ │ │ vadd.f32 s9, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - str r5, [sp, #16] │ │ │ │ vldr s15, [r5] │ │ │ │ - adds r5, r6, r0 │ │ │ │ + str r5, [sp, #16] │ │ │ │ + add.w r5, r6, r0 │ │ │ │ add r0, r7 │ │ │ │ add.w fp, r5, r1 │ │ │ │ - vadd.f32 s0, s8, s9 │ │ │ │ - vsub.f32 s8, s8, s9 │ │ │ │ + add r1, r0 │ │ │ │ + vldr s4, [r0] │ │ │ │ vadd.f32 s7, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ - vldr s9, [lr] │ │ │ │ + vadd.f32 s0, s8, s9 │ │ │ │ vsub.f32 s15, s14, s10 │ │ │ │ + vsub.f32 s8, s8, s9 │ │ │ │ + vldr s9, [lr] │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - vldr s4, [r0] │ │ │ │ - add r1, r0 │ │ │ │ vsub.f32 s10, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ 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s10, s2 │ │ │ │ - vldr s11, [r2, #-100] @ 0xffffff9c │ │ │ │ vldr s10, [r2, #-104] @ 0xffffff98 │ │ │ │ + vldr s11, [r2, #-100] @ 0xffffff9c │ │ │ │ ldr r1, [sp, #112] @ 0x70 │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ - adds r1, #1 │ │ │ │ - vmla.f32 s14, s8, s11 │ │ │ │ - vldr s11, [r2, #-96] @ 0xffffffa0 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ str r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ vnmls.f32 s13, s8, s10 │ │ │ │ + vmla.f32 s14, s8, s11 │ │ │ │ + vldr s11, [r2, #-96] @ 0xffffffa0 │ │ │ │ vldr s10, [r2, #-92] @ 0xffffffa4 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - vmul.f32 s12, s5, s10 │ │ │ │ add r6, r1 │ │ │ │ - vmla.f32 s12, s15, s11 │ │ │ │ - vmul.f32 s15, s15, s10 │ │ │ │ add r7, r1 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ + vmul.f32 s12, s5, s10 │ │ │ │ add r8, r1 │ │ │ │ add r3, r1 │ │ │ │ - vnmls.f32 s15, s5, s11 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ + vmla.f32 s12, s15, s11 │ │ │ │ + vmul.f32 s15, s15, s10 │ │ │ │ eor.w r9, r9, r1 │ │ │ │ + ldr r1, [sp, #116] @ 0x74 │ │ │ │ + vnmls.f32 s15, s5, s11 │ │ │ │ vsub.f32 s11, s13, s12 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ vstr s11, [r5] │ │ │ │ vadd.f32 s11, s14, s15 │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ vstr s11, [r0] │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ vstr s13, [r5] │ │ │ │ ldr r5, [sp, #16] │ │ │ │ - ldrd r0, r1, [sp, #112] @ 0x70 │ │ │ │ - vstr s15, [r5] │ │ │ │ cmp r1, r0 │ │ │ │ - bne.w 85e22 │ │ │ │ - add sp, #36 @ 0x24 │ │ │ │ - vpop {d8-d11} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s15, [r5] │ │ │ │ + bne.w 8c524 │ │ │ │ + b.n 8c4e8 │ │ │ │ │ │ │ │ -000860d8 : │ │ │ │ - ldr r2, [pc, #12] @ (860e8 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (860ec ) │ │ │ │ +0008c7e0 : │ │ │ │ + ldr r2, [pc, #12] @ (8c7f0 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8c7f4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - str r6, [r6, r5] │ │ │ │ + ldrh r4, [r5, #18] │ │ │ │ movs r7, r0 │ │ │ │ - @ instruction: 0xfa25ffff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov sl, r2 │ │ │ │ + vld4.32 {d31[],d33[],d35[],d37[]}, [r3 :128] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + mov fp, r1 │ │ │ │ + mov lr, r3 │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #148 @ 0x94 │ │ │ │ - mov fp, r3 │ │ │ │ - ldr r3, [pc, #72] @ (8614c ) │ │ │ │ - ldrd r2, r1, [sp, #256] @ 0x100 │ │ │ │ - add r3, pc │ │ │ │ - ldr r4, [sp, #252] @ 0xfc │ │ │ │ + ldrd r4, r2, [sp, #252] @ 0xfc │ │ │ │ + ldr r1, [sp, #260] @ 0x104 │ │ │ │ + ldr r3, [pc, #76] @ (8c86c ) │ │ │ │ cmp r2, r1 │ │ │ │ - bge.w 8681c │ │ │ │ + add r3, pc │ │ │ │ + bge.w 8cf54 │ │ │ │ ldr r2, [sp, #264] @ 0x108 │ │ │ │ - movs r1, #120 @ 0x78 │ │ │ │ - mov r7, r0 │ │ │ │ - vldr s18, [pc, #40] @ 86140 │ │ │ │ - vldr s22, [pc, #40] @ 86144 │ │ │ │ + mov sl, r0 │ │ │ │ mov ip, r4 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + vldr s18, [pc, #48] @ 8c860 │ │ │ │ + vldr s22, [pc, #48] @ 8c864 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + vldr s21, [pc, #44] @ 8c868 │ │ │ │ str r2, [sp, #132] @ 0x84 │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ str r2, [sp, #136] @ 0x88 │ │ │ │ - ldr r2, [pc, #36] @ (86150 ) │ │ │ │ - vldr s21, [pc, #28] @ 86148 │ │ │ │ + ldr r2, [pc, #40] @ (8c870 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #256] @ 0x100 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + ldr r2, [sp, #248] @ 0xf8 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #140] @ 0x8c │ │ │ │ - ldr r3, [sp, #248] @ 0xf8 │ │ │ │ - mla r6, r1, r2, r3 │ │ │ │ - b.n 86154 │ │ │ │ + ldr r3, [sp, #256] @ 0x100 │ │ │ │ + rsb r3, r3, r3, lsl #4 │ │ │ │ + add.w r8, r2, r3, lsl #3 │ │ │ │ + b.n 8c874 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ - ldrh r6, [r5, #20] │ │ │ │ + stmia r3!, {r1, r4, r7} │ │ │ │ movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #28 │ │ │ │ - movs r4, #12 │ │ │ │ - vldr s13, [r7] │ │ │ │ - mov.w lr, #20 │ │ │ │ - adds r6, #120 @ 0x78 │ │ │ │ - mul.w r1, r3, ip │ │ │ │ - add.w r3, sl, r1 │ │ │ │ - add.w r2, fp, r1 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - str r3, [sp, #12] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + mov.w r0, ip, lsl #3 │ │ │ │ + add.w r8, r8, #120 @ 0x78 │ │ │ │ + sub.w r1, r0, ip │ │ │ │ + vldr s13, [sl] │ │ │ │ + add.w r9, fp, r0 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + vldr s2, [r9] │ │ │ │ + add.w r3, r5, r1 │ │ │ │ + add.w r2, lr, r1 │ │ │ │ vldr s15, [r3] │ │ │ │ + strd r3, r2, [sp, #12] │ │ │ │ mov.w r3, ip, lsl #4 │ │ │ │ vldr s14, [r2] │ │ │ │ - mul.w r2, r4, ip │ │ │ │ - adds r0, r7, r3 │ │ │ │ - str r0, [sp, #20] │ │ │ │ - add.w r4, sl, r2 │ │ │ │ + add.w r4, sl, r3 │ │ │ │ + add.w r7, fp, r3 │ │ │ │ + vldr s7, [r4] │ │ │ │ vadd.f32 s9, s13, s15 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ - vldr s15, [r8] │ │ │ │ - vldr s7, [r0] │ │ │ │ - add.w r0, fp, r2 │ │ │ │ - add.w r5, r8, r3 │ │ │ │ - str r0, [sp, #32] │ │ │ │ + str r4, [sp, #20] │ │ │ │ + vldr s15, [fp] │ │ │ │ + add.w r4, ip, ip, lsl #1 │ │ │ │ + str r7, [sp, #28] │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ + vldr s6, [r7] │ │ │ │ + mov.w r4, r4, lsl #3 │ │ │ │ + add.w r6, r5, r2 │ │ │ │ + add.w r5, lr, r2 │ │ │ │ vadd.f32 s16, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - vldr s14, [r4] │ │ │ │ - vldr s6, [r5] │ │ │ │ - str r5, [sp, #28] │ │ │ │ + vldr s14, [r6] │ │ │ │ + str r6, [sp, #24] │ │ │ │ + add.w r6, sl, r0 │ │ │ │ + vldr s12, [r6] │ │ │ │ + str r6, [sp, #8] │ │ │ │ + mov.w r6, ip, lsl #2 │ │ │ │ + str r5, [sp, #32] │ │ │ │ vadd.f32 s1, s7, s14 │ │ │ │ vsub.f32 s7, s7, s14 │ │ │ │ - vldr s14, [r0] │ │ │ │ - mov.w r0, ip, lsl #3 │ │ │ │ - adds r5, r7, r0 │ │ │ │ - str r4, [sp, #24] │ │ │ │ - mul.w r4, lr, ip │ │ │ │ - str r5, [sp, #4] │ │ │ │ + vldr s14, [r5] │ │ │ │ + add.w r7, r6, ip │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ vadd.f32 s4, s6, s14 │ │ │ │ vsub.f32 s6, s6, s14 │ │ │ │ - vldr s12, [r5] │ │ │ │ - add.w r5, sl, r4 │ │ │ │ - add r4, fp │ │ │ │ - str r5, [sp, #36] @ 0x24 │ │ │ │ - str r4, [sp, #40] @ 0x28 │ │ │ │ + add r5, r7 │ │ │ │ + add r7, lr │ │ │ │ vsub.f32 s19, s16, s7 │ │ │ │ vldr s14, [r5] │ │ │ │ - add.w r5, r8, r0 │ │ │ │ - str r5, [sp, #8] │ │ │ │ + strd r5, r7, [sp, #36] @ 0x24 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vadd.f32 s20, s13, s4 │ │ │ │ vsub.f32 s13, s13, s4 │ │ │ │ vadd.f32 s4, s9, s1 │ │ │ │ + vsub.f32 s9, s9, s1 │ │ │ │ vadd.f32 s8, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ - vldr s14, [r4] │ │ │ │ - mov.w r4, ip, lsl #2 │ │ │ │ - vldr s2, [r5] │ │ │ │ - add.w r5, sl, r4 │ │ │ │ - str r5, [sp, #44] @ 0x2c │ │ │ │ - mov.w lr, #24 │ │ │ │ - vsub.f32 s9, s9, s1 │ │ │ │ - vldr s11, [r5] │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, r5, r6 │ │ │ │ + vldr s11, [r7] │ │ │ │ + str r7, [sp, #44] @ 0x2c │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ vadd.f32 s3, s2, s14 │ │ │ │ - ldr r5, [sp, #4] │ │ │ │ vsub.f32 s2, s2, s14 │ │ │ │ - mul.w r9, lr, ip │ │ │ │ - add.w lr, r7, r4 │ │ │ │ - add r5, r3 │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ + add.w r5, r7, r3 │ │ │ │ + add.w r7, lr, r6 │ │ │ │ vldr s14, [r5] │ │ │ │ - add.w r5, fp, r4 │ │ │ │ - str r5, [sp, #52] @ 0x34 │ │ │ │ - add r4, r8 │ │ │ │ + strd r5, r7, [sp, #48] @ 0x30 │ │ │ │ + add.w r5, r9, r3 │ │ │ │ + str r5, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s0, s11, s14 │ │ │ │ vsub.f32 s11, s11, s14 │ │ │ │ - vldr s14, [r5] │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ - add r5, r3 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ + vldr s14, [r7] │ │ │ │ + add.w r7, sl, r6 │ │ │ │ + add r6, fp │ │ │ │ vldr s10, [r5] │ │ │ │ - add.w r5, sl, r9 │ │ │ │ vstr s19, [sp, #88] @ 0x58 │ │ │ │ - add r9, fp │ │ │ │ - str r5, [sp, #60] @ 0x3c │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + vstr s20, [sp, #92] @ 0x5c │ │ │ │ vadd.f32 s5, s14, s10 │ │ │ │ vsub.f32 s10, s10, s14 │ │ │ │ vadd.f32 s14, s16, s7 │ │ │ │ vadd.f32 s7, s8, s0 │ │ │ │ + add r5, r4 │ │ │ │ vsub.f32 s8, s8, s0 │ │ │ │ - vldr s16, [sl] │ │ │ │ - vstr s20, [sp, #92] @ 0x5c │ │ │ │ + add r4, lr │ │ │ │ + str r5, [sp, #60] @ 0x3c │ │ │ │ vadd.f32 s24, s4, s7 │ │ │ │ vsub.f32 s4, s4, s7 │ │ │ │ vsub.f32 s7, s15, s6 │ │ │ │ vadd.f32 s15, s15, s6 │ │ │ │ vadd.f32 s0, s8, s7 │ │ │ │ vsub.f32 s8, s7, s8 │ │ │ │ vadd.f32 s7, s11, s5 │ │ │ │ vsub.f32 s11, s11, s5 │ │ │ │ + vstr s0, [sp, #96] @ 0x60 │ │ │ │ vstr s8, [sp, #100] @ 0x64 │ │ │ │ vadd.f32 s8, s2, s10 │ │ │ │ vsub.f32 s10, s10, s2 │ │ │ │ - vstr s0, [sp, #96] @ 0x60 │ │ │ │ vadd.f32 s23, s8, s15 │ │ │ │ vsub.f32 s15, s15, s8 │ │ │ │ vadd.f32 s8, s12, s3 │ │ │ │ vsub.f32 s12, s12, s3 │ │ │ │ vadd.f32 s6, s9, s10 │ │ │ │ vsub.f32 s10, s9, s10 │ │ │ │ - vldr s9, [r4] │ │ │ │ + vldr s9, [r6] │ │ │ │ vsub.f32 s19, s8, s7 │ │ │ │ vadd.f32 s17, s12, s11 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ vsub.f32 s12, s12, s11 │ │ │ │ - vstr s10, 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ldr r5, [sp, #4] │ │ │ │ vadd.f32 s26, s11, s12 │ │ │ │ - vldr s1, [r5] │ │ │ │ vsub.f32 s11, s11, s12 │ │ │ │ - adds r5, r7, r1 │ │ │ │ vldr s12, [r0] │ │ │ │ - add r1, r8 │ │ │ │ + vldr s16, [r5] │ │ │ │ + add.w r5, sl, r1 │ │ │ │ + add r1, fp │ │ │ │ str r5, [sp, #76] @ 0x4c │ │ │ │ vadd.f32 s28, s1, s12 │ │ │ │ vsub.f32 s1, s1, s12 │ │ │ │ vldr s12, [r5] │ │ │ │ - adds r5, r7, r2 │ │ │ │ + add.w r5, sl, r2 │ │ │ │ + add r2, fp │ │ │ │ str r5, [sp, #80] @ 0x50 │ │ │ │ - add r2, r8 │ │ │ │ vadd.f32 s0, s16, s12 │ │ │ │ vsub.f32 s16, s16, s12 │ │ │ │ vldr s12, [r1] │ │ │ │ vadd.f32 s30, s7, s28 │ │ │ │ - vldr s2, [r2] │ │ │ │ vsub.f32 s7, s7, s28 │ │ │ │ vadd.f32 s27, s8, s12 │ │ │ │ vsub.f32 s12, s12, s8 │ │ │ │ vldr s8, [r5] │ │ │ │ - add.w r5, sl, r3 │ │ │ │ - add r3, fp │ │ │ │ vmul.f32 s31, s30, s21 │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ + add r5, r3 │ │ │ │ + add r3, lr │ │ │ │ str r5, [sp, #84] @ 0x54 │ │ │ │ vldr s6, [r5] │ │ │ │ vldr s5, [r3] │ │ │ │ + vldr s2, [r2] │ │ │ │ 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s13, s4 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ - vmla.f32 s13, s6, s4 │ │ │ │ - vldr s4, [r6, #-224] @ 0xffffff20 │ │ │ │ vnmls.f32 s7, s6, s3 │ │ │ │ - vldr s3, [r6, #-220] @ 0xffffff24 │ │ │ │ + vldr s3, [r8, #-220] @ 0xffffff24 │ │ │ │ + vmla.f32 s13, s6, s4 │ │ │ │ + vldr s4, [r8, #-224] @ 0xffffff20 │ │ │ │ vmul.f32 s6, s5, s3 │ │ │ │ vmla.f32 s6, s14, s4 │ │ │ │ vmul.f32 s14, s14, s3 │ │ │ │ vnmls.f32 s14, s5, s4 │ │ │ │ vsub.f32 s5, s7, s6 │ │ │ │ vadd.f32 s7, s7, s6 │ │ │ │ - vstr s5, [lr] │ │ │ │ + vstr s5, [r7] │ │ │ │ vadd.f32 s5, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vstr s5, [r4] │ │ │ │ - vstr s7, [r3] │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - vstr s14, [r3] │ │ │ │ - vldr s7, [r6, #-164] @ 0xffffff5c │ │ │ │ - vldr s14, [r6, #-168] @ 0xffffff58 │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ + vstr s5, [r6] │ │ │ │ + vstr s7, [r4] │ │ │ │ + ldr r4, [sp, #52] @ 0x34 │ │ │ │ + vstr s14, [r4] │ │ │ │ + vldr s14, [r8, #-168] @ 0xffffff58 │ │ │ │ + vldr s7, [r8, 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ip, r3 │ │ │ │ - ldrd r2, r3, [sp, #256] @ 0x100 │ │ │ │ + ldr r3, [sp, #260] @ 0x104 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 86154 │ │ │ │ + bne.w 8c874 │ │ │ │ add sp, #148 @ 0x94 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00086828 : │ │ │ │ - ldr r2, [pc, #12] @ (86838 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (8683c ) │ │ │ │ +0008cf70 : │ │ │ │ + ldr r2, [pc, #12] @ (8cf80 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8cf84 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - ldr r2, [pc, #344] @ (86994 ) │ │ │ │ + strh r4, [r1, #24] │ │ │ │ movs r7, r0 │ │ │ │ - pldw [sp, #4095] @ 0xfff │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r1 │ │ │ │ - mov sl, r2 │ │ │ │ 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r2, [sp, #396] @ 0x18c │ │ │ │ - negs r2, r2 │ │ │ │ + rsb r2, r2, #0 │ │ │ │ + vldr s30, [pc, #48] @ 8d004 │ │ │ │ str r2, [sp, #400] @ 0x190 │ │ │ │ - ldr r2, [pc, #60] @ (868b4 ) │ │ │ │ - mov sl, r0 │ │ │ │ - vldr s21, [pc, #36] @ 868a0 │ │ │ │ - mov r8, r5 │ │ │ │ - vldr s31, [pc, #32] @ 868a4 │ │ │ │ - vldr s30, [pc, #32] @ 868a8 │ │ │ │ + ldr r2, [pc, #56] @ (8d010 ) │ │ │ │ + vldr s25, [pc, #44] @ 8d008 │ │ │ │ ldr r3, [r3, r2] │ │ │ │ - ldr r2, [sp, #520] @ 0x208 │ │ │ │ - vldr s25, [pc, #28] @ 868ac │ │ │ │ + ldr r2, [sp, #512] @ 0x200 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #404] @ 0x194 │ │ │ │ - ldr r3, [sp, #512] @ 0x200 │ │ │ │ - mla fp, r1, r2, r3 │ │ │ │ - b.n 868b8 │ │ │ │ + ldr r3, [sp, #520] @ 0x208 │ │ │ │ + rsb r3, r3, r3, lsl #5 │ │ │ │ + add.w fp, r2, r3, lsl #3 │ │ │ │ + mov r3, r9 │ │ │ │ + mov r9, r8 │ │ │ │ + mov sl, r3 │ │ │ │ + mov r8, r1 │ │ │ │ + b.n 8d014 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ vceq.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #108 @ 0x6c │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #123 @ 0x7b │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #14 │ │ │ │ - strh r6, [r3, #26] │ │ │ │ + pop {r2} │ │ │ │ movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ - vldr s11, [sl] │ │ │ │ - movs r0, #28 │ │ │ │ - vldr s14, [r9] │ │ │ │ - mul.w r4, r3, r8 │ │ │ │ - mul.w ip, r0, r8 │ │ │ │ - adds r3, r6, r4 │ │ │ │ - add.w r2, lr, r4 │ │ │ │ - str r2, [sp, #16] │ │ │ │ - add.w r0, r6, ip │ │ │ │ - str r0, [sp, #24] │ │ │ │ - add.w r7, lr, ip │ │ │ │ + ldr r3, [sp, #516] @ 0x204 │ │ │ │ + vldr s11, [r9] │ │ │ │ + vldr s14, [r8] │ │ │ │ + mov.w r7, r3, lsl #4 │ │ │ │ + ldr r4, [sp, #516] @ 0x204 │ │ │ │ + sub.w r1, r7, r3 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + add.w r3, sl, r1 │ │ │ │ + add.w r2, lr, r1 │ │ │ │ vldr s15, [r3] │ │ │ │ - str r3, [sp, #12] │ │ │ │ - mov.w r3, r8, lsl #5 │ │ │ │ - add.w r1, sl, r3 │ │ │ │ - add.w r5, r9, r3 │ │ │ │ + strd r3, r2, [sp, #4] │ │ │ │ vadd.f32 s12, s11, s15 │ │ │ │ vsub.f32 s11, s11, s15 │ │ │ │ vldr s15, [r2] │ │ │ │ - movs r2, #12 │ │ │ │ - vldr s1, [r1] │ │ │ │ - vldr s7, [r5] │ │ │ │ - mul.w r2, r2, r8 │ │ │ │ + ldr r2, [sp, #516] @ 0x204 │ │ │ │ vsub.f32 s8, s14, s15 │ │ │ │ vadd.f32 s10, s14, s15 │ │ │ │ - vldr s15, [r0] │ │ │ │ - adds r0, r6, r2 │ │ │ │ - str r0, [sp, #36] @ 0x24 │ │ │ │ - str r5, [sp, #28] │ │ │ │ + mov.w r3, r2, lsl #5 │ │ │ │ + mov r0, r2 │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ + add.w r5, r9, r3 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + sub.w r2, r2, r0 │ │ │ │ + add.w r0, r8, r3 │ │ │ │ + mov.w r6, r2, lsl #2 │ │ │ │ + vldr s1, [r5] │ │ │ │ + str r5, [sp, #12] │ │ │ │ + mov.w r2, r2, lsl #3 │ │ │ │ + add.w r5, sl, r6 │ │ │ │ + vldr s7, [r0] │ │ │ │ + vldr s15, [r5] │ │ │ │ + strd r5, r0, [sp, #16] │ │ │ │ + add.w r5, lr, r6 │ │ │ │ + str r6, [sp, #64] @ 0x40 │ │ │ │ + str r5, [sp, #24] │ │ │ │ vadd.f32 s4, s1, s15 │ │ │ │ - str r7, [sp, #32] │ │ │ │ - vldr s5, [r0] │ │ │ │ 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bne.w 8d014 │ │ │ │ add sp, #412 @ 0x19c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00087900 : │ │ │ │ - ldr r2, [pc, #12] @ (87910 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (87914 ) │ │ │ │ +0008e0a4 : │ │ │ │ + ldr r2, [pc, #12] @ (8e0b4 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8e0b8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - subs r1, #174 @ 0xae │ │ │ │ + strb r0, [r1, #8] │ │ │ │ movs r7, r0 │ │ │ │ - vrsqrts.f16 , , │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mrc 15, 6, APSR_nzcv, cr7, cr15, {7} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ mov sl, r2 │ │ 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[pc, #32] @ (8e130 ) │ │ │ │ ldr r3, [r3, r2] │ │ │ │ ldr r2, [sp, #352] @ 0x160 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #236] @ 0xec │ │ │ │ ldr r3, [sp, #344] @ 0x158 │ │ │ │ mla r7, r1, r2, r3 │ │ │ │ - b.n 87978 │ │ │ │ + str r7, [sp, #148] @ 0x94 │ │ │ │ + b.n 8e134 │ │ │ │ nop │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r1, [r6, #1] │ │ │ │ subs r7, #115 @ 0x73 │ │ │ │ - strb r6, [r0, #10] │ │ │ │ + add r2, sp, #832 @ 0x340 │ │ │ │ movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [sp, #348] @ 0x15c │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ + ldr r3, [sp, #348] @ 0x15c │ │ │ │ ldr r0, [sp, #348] @ 0x15c │ │ │ │ - movs r1, #20 │ │ │ │ vldr s13, [lr] │ │ │ │ - movs r5, #28 │ │ │ │ + mov.w r2, r3, lsl #3 │ │ │ │ vldr s14, [r8] │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ - add.w r2, r9, r3 │ │ │ │ + add r3, r2 │ │ │ │ + mov.w sl, r0, lsl #2 │ │ │ │ + add.w ip, lr, r2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add.w r7, r9, sl │ │ │ │ + add.w r1, r9, r3 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[r0] │ │ │ │ + str r0, [sp, #20] │ │ │ │ + add.w r0, lr, r1 │ │ │ │ + add r1, r8 │ │ │ │ + vldr s5, [r1] │ │ │ │ vadd.f32 s11, s12, s15 │ │ │ │ vsub.f32 s12, s12, s15 │ │ │ │ + strd r0, r4, [sp, #24] │ │ │ │ vldr s15, [r6] │ │ │ │ - add r3, r8 │ │ │ │ - str r0, [sp, #12] │ │ │ │ - add.w r0, r9, r2 │ │ │ │ - str r6, [sp, #16] │ │ │ │ - add.w r6, fp, r2 │ │ │ │ - vadd.f32 s9, s15, s7 │ │ │ │ - vsub.f32 s15, s15, s7 │ │ │ │ - vldr s7, [r1] │ │ │ │ + add.w r6, fp, r3 │ │ │ │ + str r6, [sp, #32] │ │ │ │ vadd.f32 s23, s10, s11 │ │ │ │ vsub.f32 s18, s8, s12 │ │ │ │ + vadd.f32 s9, s15, s7 │ │ │ │ + vsub.f32 s15, s15, s7 │ │ │ │ + vldr s7, [r0] │ │ │ │ vadd.f32 s24, s8, s12 │ │ │ │ vsub.f32 s3, s10, s11 │ │ │ │ - vldr s5, [r3] │ │ │ │ + vstr s23, [sp, #152] @ 0x98 │ │ │ │ vsub.f32 s19, s14, s15 │ │ │ │ vadd.f32 s15, s14, s15 │ │ │ │ vadd.f32 s6, s13, s9 │ │ │ │ vsub.f32 s13, s13, s9 │ │ │ │ - str r1, [sp, #24] │ │ │ │ - add r1, r2 │ │ │ │ - str r4, [sp, #20] │ │ │ │ - adds r4, r3, r2 │ │ │ │ - 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s11, s2 │ │ │ │ vsub.f32 s2, s2, s11 │ │ │ │ vmul.f32 s14, s15, s28 │ │ │ │ vmul.f32 s11, s15, s30 │ │ │ │ vmov.f32 s15, s18 │ │ │ │ - vmla.f32 s11, s20, s28 │ │ │ │ vmls.f32 s15, s5, s25 │ │ │ │ - vldr s21, [r7, #-68] @ 0xffffffbc │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + vmla.f32 s11, s20, s28 │ │ │ │ vnmls.f32 s14, s20, s30 │ │ │ │ - ldr r6, [sp, #16] │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - ldr r5, [sp, #92] @ 0x5c │ │ │ │ - b.n 8816c │ │ │ │ - subs r5, r7, r6 │ │ │ │ - subs r7, #15 │ │ │ │ vsub.f32 s5, s15, s13 │ │ │ │ vadd.f32 s13, s13, s15 │ │ │ │ vsub.f32 s15, s13, s11 │ │ │ │ vadd.f32 s11, s11, s13 │ │ │ │ vldr s13, [sp, #184] @ 0xb8 │ │ │ │ + b.n 8e93c │ │ │ │ + subs r5, r7, r6 │ │ │ │ + subs r7, #15 │ │ │ │ vsub.f32 s18, s5, s14 │ │ │ │ vadd.f32 s5, s14, s5 │ │ │ │ vldr s14, [sp, #180] @ 0xb4 │ │ │ │ vmul.f32 s20, s13, s28 │ │ │ │ vmul.f32 s13, s13, s30 │ │ │ │ - vmla.f32 s13, s14, s28 │ │ │ │ vnmls.f32 s20, s14, s30 │ │ │ │ + vmla.f32 s13, s14, s28 │ │ │ │ + vadd.f32 s14, s20, s0 │ │ │ │ + vsub.f32 s0, s0, s20 │ │ │ │ + vldr s20, [r2, #-72] @ 0xffffffb8 │ │ │ │ vsub.f32 s19, s12, s13 │ │ │ │ vadd.f32 s12, s13, s12 │ │ │ │ + vldr s21, [r2, #-68] @ 0xffffffbc │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ + ldr r6, [sp, #16] │ │ │ │ vmul.f32 s13, s26, s21 │ │ │ │ - vadd.f32 s14, s20, s0 │ │ │ │ - vsub.f32 s0, s0, s20 │ │ │ │ - vldr s20, [r7, #-72] @ 0xffffffb8 │ │ │ │ + ldr r4, [sp, #28] │ │ │ │ + ldr r5, [sp, #88] @ 0x58 │ │ │ │ + ldr r7, [sp, #96] @ 0x60 │ │ │ │ vmla.f32 s13, s11, s20 │ │ │ │ vmul.f32 s11, s11, s21 │ │ │ │ vnmls.f32 s11, s26, s20 │ │ │ │ vsub.f32 s20, s4, s13 │ │ │ │ vadd.f32 s4, s4, s13 │ │ │ │ - vstr s20, [r1] │ │ │ │ + vstr s20, [r2] │ │ │ │ vadd.f32 s20, s8, s11 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vstr s20, [r6] │ │ │ │ - ldr r6, [sp, #36] @ 0x24 │ │ │ │ - vstr s4, [r0] │ │ │ │ - ldr r0, [sp, #60] @ 0x3c │ │ │ │ + ldr r6, [sp, #32] │ │ │ │ + vstr s4, [r4] │ │ │ │ vstr s11, [r6] │ │ │ │ - vldr s8, [r7, #-44] @ 0xffffffd4 │ │ │ │ - vldr s11, [r7, #-48] @ 0xffffffd0 │ │ │ │ - ldr r6, [sp, #52] @ 0x34 │ │ │ │ + vldr s11, [r3, #-48] @ 0xffffffd0 │ │ │ │ + vldr s8, [r3, #-44] @ 0xffffffd4 │ │ │ │ + ldr r6, [sp, #44] @ 0x2c │ │ │ │ vmul.f32 s13, s19, s8 │ │ │ │ vnmls.f32 s13, s16, s11 │ │ │ │ vmul.f32 s11, s19, s11 │ │ │ │ vmla.f32 s11, s16, s8 │ │ │ │ vsub.f32 s8, s13, s7 │ │ │ │ vadd.f32 s7, s7, s13 │ │ │ │ - vstr s8, [r0] │ │ │ │ + vstr s8, [r2] │ │ │ │ vadd.f32 s8, s10, s11 │ │ │ │ - ldr r0, [sp, #48] @ 0x30 │ │ │ │ vsub.f32 s10, s10, s11 │ │ │ │ - vstr s8, [r3] │ │ │ │ - vstr s7, [r0] │ │ │ │ - vstr s10, [r6] │ │ │ │ - vldr s10, [r7, #-144] @ 0xffffff70 │ │ │ │ - vldr s13, [r7, #-140] @ 0xffffff74 │ │ │ │ - vldr s8, [r7, #-136] @ 0xffffff78 │ │ │ │ - ldr r6, [sp, #84] @ 0x54 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ + vstr s8, [r2] │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ + vstr s7, [r6] │ │ │ │ + ldr r6, [sp, #80] @ 0x50 │ │ │ │ + vstr s10, [r2] │ │ │ │ + vldr s10, [r3, #-144] @ 0xffffff70 │ │ │ │ + vldr s13, [r3, #-140] @ 0xffffff74 │ │ │ │ + vldr s8, [r3, #-136] @ 0xffffff78 │ │ │ │ vmul.f32 s11, s14, s13 │ │ │ │ vmul.f32 s14, s14, s10 │ │ │ │ vmla.f32 s14, s1, s13 │ │ │ │ - vldr s13, [r7, #-132] @ 0xffffff7c │ │ │ │ + vldr s13, [r3, #-132] @ 0xffffff7c │ │ │ │ vnmls.f32 s11, s1, s10 │ │ │ │ vmul.f32 s10, s17, s13 │ │ │ │ - vmla.f32 s10, s18, s8 │ │ │ │ vmul.f32 s13, s18, s13 │ │ │ │ + vmla.f32 s10, s18, s8 │ │ │ │ vnmls.f32 s13, s17, s8 │ │ │ │ vsub.f32 s8, s11, s10 │ │ │ │ vadd.f32 s11, s11, s10 │ │ │ │ vstr s8, [r6] │ │ │ │ vadd.f32 s8, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vstr s8, [r5] │ │ │ │ - ldr r5, [sp, #100] @ 0x64 │ │ │ │ - vstr s11, [r5] │ │ │ │ + vstr s11, [r7] │ │ │ │ vstr s13, [sl] │ │ │ │ - vldr s14, [r7, #-108] @ 0xffffff94 │ │ │ │ - vldr s13, [r7, #-112] @ 0xffffff90 │ │ │ │ - vldr s10, [r7, #-104] @ 0xffffff98 │ │ │ │ - adds r7, #152 @ 0x98 │ │ │ │ + vldr s13, [r3, #-112] @ 0xffffff90 │ │ │ │ + vldr s14, [r3, #-108] @ 0xffffff94 │ │ │ │ + vldr s10, [r3, #-104] @ 0xffffff98 │ │ │ │ + ldr r1, [sp, #0] │ │ │ │ vmul.f32 s11, s12, s14 │ │ │ │ - ldr r5, [sp, #108] @ 0x6c │ │ │ │ - ldr r0, [sp, #68] @ 0x44 │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ + ldr r7, [sp, #104] @ 0x68 │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ + ldr r4, [sp, #36] @ 0x24 │ │ │ │ vnmls.f32 s11, s3, s13 │ │ │ │ vmul.f32 s13, s12, s13 │ │ │ │ vmla.f32 s13, s3, s14 │ │ │ │ - vldr s14, [r7, #-252] @ 0xffffff04 │ │ │ │ - ldr r4, [sp, #44] @ 0x2c │ │ │ │ + vldr s14, [r3, #-100] @ 0xffffff9c │ │ │ │ vmul.f32 s12, s2, s14 │ │ │ │ vmul.f32 s14, s5, s14 │ │ │ │ vmla.f32 s12, s5, s10 │ │ │ │ vnmls.f32 s14, s2, s10 │ │ │ │ vsub.f32 s10, s11, s12 │ │ │ │ vadd.f32 s11, s11, s12 │ │ │ │ - vstr s10, [r5] │ │ │ │ + vstr s10, [r7] │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - vstr s10, [r2] │ │ │ │ - vstr s11, [r0] │ │ │ │ - ldr r0, [sp, #76] @ 0x4c │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - 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│ │ │ │ - vstr s11, [r4] │ │ │ │ - vstr s13, [r2] │ │ │ │ + vstr s11, [r0] │ │ │ │ + vstr s13, [r1] │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #352] @ 0x160 │ │ │ │ - ldr r2, [sp, #348] @ 0x15c │ │ │ │ - adds r3, #1 │ │ │ │ + ldrd r1, r3, [sp, #348] @ 0x15c │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #352] @ 0x160 │ │ │ │ ldr r3, [sp, #228] @ 0xe4 │ │ │ │ + ldr r2, [sp, #352] @ 0x160 │ │ │ │ add lr, r3 │ │ │ │ add r8, r3 │ │ │ │ ldr r3, [sp, #232] @ 0xe8 │ │ │ │ add r9, r3 │ │ │ │ add fp, r3 │ │ │ │ ldr r3, [sp, #236] @ 0xec │ │ │ │ - eors r2, r3 │ │ │ │ - str r2, [sp, #348] @ 0x15c │ │ │ │ - ldrd r2, r3, [sp, #352] @ 0x160 │ │ │ │ + eor.w r1, r1, r3 │ │ │ │ + ldr r3, [sp, #356] @ 0x164 │ │ │ │ + str r1, [sp, #348] @ 0x15c │ │ │ │ cmp r3, r2 │ │ │ │ - bne.w 87978 │ │ │ │ + bne.w 8e134 │ │ │ │ add sp, #244 @ 0xf4 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -00088354 : │ │ │ │ - ldr r2, [pc, #12] @ (88364 ) │ │ │ │ - movs r3, #1 │ │ │ │ - ldr r1, [pc, #12] @ (88368 ) │ │ │ │ +0008eb38 : │ │ │ │ + ldr r2, [pc, #12] @ (8eb48 ) │ │ │ │ + mov.w r3, #1 │ │ │ │ + ldr r1, [pc, #12] @ (8eb4c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w fcd8 │ │ │ │ - nop │ │ │ │ - cmp r7, #138 @ 0x8a │ │ │ │ + str r4, [r4, #120] @ 0x78 │ │ │ │ movs r7, r0 │ │ │ │ - bl ffe4236a │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + bl ffe06b4e │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov ip, r3 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ sub sp, #20 │ │ │ │ - ldrd r4, r7, [sp, #72] @ 0x48 │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ + ldr r3, [sp, #80] @ 0x50 │ │ │ │ cmp r4, #0 │ │ │ │ - ble.w 884e0 │ │ │ │ - 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│ │ │ │ - bne.w 884ea │ │ │ │ - add.w ip, r1, r3 │ │ │ │ - negs r6, r5 │ │ │ │ - vldr s1, [pc, #616] @ 88630 │ │ │ │ - vldr s2, [pc, #616] @ 88634 │ │ │ │ - vldr s0, [pc, #616] @ 88638 │ │ │ │ - vldr s3, [pc, #616] @ 8863c │ │ │ │ - vldr s4, [pc, #616] @ 88640 │ │ │ │ - vldr s5, [pc, #616] @ 88644 │ │ │ │ - vldr s6, [pc, #616] @ 88648 │ │ │ │ - vldr s7, [pc, #616] @ 8864c │ │ │ │ - adds r2, r0, r5 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ - vldmia r0!, {s13} │ │ │ │ + add r2, r1 │ │ │ │ + rsb r9, r6, #0 │ │ │ │ + vldr s2, [pc, #672] @ 8ee60 │ │ │ │ + rsb sl, r5, #0 │ │ │ │ + vldr s0, [pc, #668] @ 8ee64 │ │ │ │ + str r3, [sp, #4] │ │ │ │ + vldr s3, [pc, #664] @ 8ee68 │ │ │ │ + vldr s4, [pc, #664] @ 8ee6c │ │ │ │ + vldr s5, [pc, #664] @ 8ee70 │ │ │ │ + vldr s6, [pc, #664] @ 8ee74 │ │ │ │ + vldr s7, [pc, #664] @ 8ee78 │ │ │ │ + ldr r7, [sp, #12] │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + add.w fp, lr, r7 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ subs r4, #1 │ │ │ │ - vldr s15, [r2] │ │ │ │ - add r2, r7 │ │ │ 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s15, s15, s14 │ │ │ │ vmul.f32 s15, s15, s3 │ │ │ │ vmul.f32 s16, s16, s3 │ │ │ │ vadd.f32 s14, s15, s12 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vadd.f32 s13, s16, s9 │ │ │ │ @@ -146811,681 +149762,720 @@ │ │ │ │ vmul.f32 s12, s15, s5 │ │ │ │ vnmls.f32 s12, s13, s4 │ │ │ │ vmul.f32 s13, s13, s5 │ │ │ │ vmla.f32 s13, s15, s4 │ │ │ │ vsub.f32 s18, s16, s12 │ │ │ │ vadd.f32 s12, s12, s16 │ │ │ │ vsub.f32 s16, s11, s10 │ │ │ │ - vstr s18, [r2] │ │ │ │ - sub.w r2, r2, sl │ │ │ │ - vstmia r1!, {s12} │ │ │ │ + vstr s18, [ip] │ │ │ │ + add.w ip, r1, r5 │ │ │ │ + add.w r1, r1, #4 │ │ │ │ + vstr s12, [r1, #-4] │ │ │ │ vmul.f32 s12, s9, s7 │ │ │ │ vmla.f32 s12, s14, s6 │ │ │ │ vsub.f32 s18, s16, s12 │ │ │ │ vadd.f32 s12, s12, s16 │ │ │ │ vstr s18, [r2] │ │ │ │ - sub.w r2, r2, lr │ │ │ │ - vstr s12, [r2] │ │ │ │ + vstr s12, [ip] │ │ │ │ vsub.f32 s12, s17, s8 │ │ │ │ - add r2, r3 │ │ │ │ + add ip, r5 │ │ │ │ vsub.f32 s15, s12, s13 │ │ │ │ vadd.f32 s13, s13, s12 │ │ │ │ - vstr s15, [r7] │ │ │ │ + vstr s15, [ip] │ │ │ │ vmul.f32 s15, s14, s7 │ │ │ │ - vstr s13, [r2] │ │ │ │ + add ip, r3 │ │ │ │ + vstr s13, [fp] │ │ │ │ vadd.f32 s13, s11, s10 │ │ │ │ - add.w r2, ip, r9 │ │ │ │ + add.w fp, r2, r8 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ vnmls.f32 s15, s9, s6 │ │ │ │ vsub.f32 s14, s13, s15 │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - vstr s14, [r2] │ │ │ │ - vstmia ip!, {s15} │ │ │ │ - bne.n 883e6 │ │ │ │ + vstr s14, [fp] │ │ │ │ + vstr s15, [ip] │ │ │ │ + bne.w 8ebe2 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - mov.w ip, r7, lsl #2 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - vldr s0, [pc, #316] @ 88634 │ │ │ │ - adds r6, r0, r2 │ │ │ │ - vldr s1, [pc, #308] @ 88630 │ │ │ │ - vldr s16, [pc, #312] @ 88638 │ │ │ │ - vldr s2, [pc, #312] @ 8863c │ │ │ │ - vldr s3, [pc, #312] @ 88640 │ │ │ │ - vldr s4, [pc, #312] @ 88644 │ │ │ │ - vldr s5, [pc, #316] @ 8864c │ │ │ │ - vldr s6, [pc, #308] @ 88648 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - adds r2, r0, r5 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r9, r7, lsl #2 │ │ │ │ + rsb r7, r5, #0 │ │ │ │ + sub.w ip, ip, r8 │ │ │ │ + vldr s0, [pc, #328] @ 8ee60 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + add lr, r0 │ │ │ │ + str r7, [sp, #4] │ │ │ │ + mov.w r7, ip, lsl #2 │ │ │ │ + add r2, r1 │ │ │ │ + vldr s1, [pc, #308] @ 8ee5c │ │ │ │ + rsb fp, r6, #0 │ │ │ │ + vldr s16, [pc, #308] @ 8ee64 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + vldr s2, [pc, #304] @ 8ee68 │ │ │ │ + vldr s3, [pc, #304] @ 8ee6c │ │ │ │ + vldr s4, [pc, #304] @ 8ee70 │ │ │ │ + vldr s5, [pc, #308] @ 8ee78 │ │ │ │ + vldr s6, [pc, #300] @ 8ee74 │ │ │ │ + ldr r7, [sp, #12] │ │ │ │ + add.w sl, lr, r7 │ │ │ │ + add.w ip, r0, r7 │ │ │ │ + ldr r4, [sp, #0] │ │ │ │ + vldr s15, [sl] │ │ │ │ + vldr s13, [ip] │ │ │ │ + add ip, fp │ │ │ │ vldr s10, [r0] │ │ │ │ - subs r4, #1 │ │ │ │ - vldr s11, [r6] │ │ │ │ - add r0, ip │ │ │ │ - vldr s13, [r2] │ │ │ │ - add r2, r7 │ │ │ │ - add.w r7, r6, fp │ │ │ │ - vldr s15, [r2] │ │ │ │ + add r0, r9 │ │ │ │ vmul.f32 s9, s15, s1 │ │ │ │ vmul.f32 s15, s15, s0 │ │ │ │ - vmla.f32 s9, s13, s0 │ │ │ │ + vldr s11, [ip] │ │ │ │ + add ip, r4 │ │ │ │ + ldr r4, [sp, #4] │ │ │ │ + vldr s7, [ip] │ │ │ │ + add.w ip, lr, r6 │ │ │ │ vnmls.f32 s15, s13, s1 │ │ │ │ + vmla.f32 s9, s13, s0 │ │ │ │ + add.w sl, r2, r4 │ │ │ │ + ldr r4, [sp, #8] │ │ │ │ vmov.f32 s14, s15 │ │ │ │ - vldr s15, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - add r7, r6 │ │ │ │ + vldr s15, [lr] │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ - add r6, ip │ │ │ │ - vldr s7, [r7] │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ vadd.f32 s12, s10, s15 │ │ │ │ vsub.f32 s10, s10, s15 │ │ │ │ - sub.w r2, r2, r7 │ │ │ │ - vldr s15, [r2] │ │ │ │ - sub.w r2, r2, r5 │ │ │ │ - vldr s13, [r2] │ │ │ │ - add.w r2, r1, r8 │ │ │ │ + vldr s15, [ip] │ │ │ │ + add.w ip, lr, fp │ │ │ │ + add lr, r9 │ │ │ │ + vldr s13, [ip] │ │ │ │ + add.w ip, r2, r5 │ │ │ │ vadd.f32 s8, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ vmul.f32 s8, s8, s2 │ │ │ │ vadd.f32 s13, s7, s15 │ │ │ │ vsub.f32 s15, s15, s7 │ │ │ │ vadd.f32 s17, s11, s8 │ │ │ │ vsub.f32 s11, s11, s8 │ │ │ │ vadd.f32 s8, s9, s12 │ │ │ │ vsub.f32 s12, s12, s9 │ │ │ │ vmul.f32 s7, s15, s4 │ │ │ │ vmul.f32 s15, s15, s3 │ │ │ │ - vmla.f32 s15, s17, s4 │ │ │ │ vnmls.f32 s7, s17, s3 │ │ │ │ - vsub.f32 s9, s12, s15 │ │ │ │ - vadd.f32 s12, s12, s15 │ │ │ │ - vadd.f32 s15, s14, s10 │ │ │ │ + vmla.f32 s15, s17, s4 │ │ │ │ vsub.f32 s18, s8, s7 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ vmul.f32 s7, s13, s6 │ │ │ │ + vsub.f32 s9, s12, s15 │ │ │ │ + vadd.f32 s12, s12, s15 │ │ │ │ + vadd.f32 s15, s14, s10 │ │ │ │ vmla.f32 s7, s11, s5 │ │ │ │ - vstr s18, [r2] │ │ │ │ - sub.w r2, r2, sl │ │ │ │ + vstr s18, [ip] │ │ │ │ + add.w ip, r1, r5 │ │ │ │ vstr s8, [r1] │ │ │ │ vsub.f32 s8, s10, s14 │ │ │ │ vmul.f32 s14, s13, s5 │ │ │ │ + add r1, r3 │ │ │ │ + vnmls.f32 s14, s11, s6 │ │ │ │ vsub.f32 s18, s8, s7 │ │ │ │ vadd.f32 s8, s8, s7 │ │ │ │ - vnmls.f32 s14, s11, s6 │ │ │ │ vstr s18, [r2] │ │ │ │ - sub.w r2, r2, lr │ │ │ │ - vstr s8, [r2] │ │ │ │ - add r2, sl │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ - vstr s9, [r2] │ │ │ │ - sub.w r2, r2, r3 │ │ │ │ - vstr s12, [r2] │ │ │ │ - add r2, lr │ │ │ │ - vstr s13, [r2] │ │ │ │ - sub.w r2, r2, r9 │ │ │ │ - vstr s15, [r2] │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - add r1, r2 │ │ │ │ - bne.w 88518 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s8, [ip] │ │ │ │ + add ip, r5 │ │ │ │ + vstr s9, [ip] │ │ │ │ + add ip, r4 │ │ │ │ + ldr r4, [sp, #72] @ 0x48 │ │ │ │ + vstr s12, [sl] │ │ │ │ + add.w sl, r2, r8 │ │ │ │ + add r2, r3 │ │ │ │ + vstr s13, [sl] │ │ │ │ + vstr s15, [ip] │ │ │ │ + subs r4, #1 │ │ │ │ + str r4, [sp, #72] @ 0x48 │ │ │ │ + bne.w 8ed4a │ │ │ │ + b.n 8ecec │ │ │ │ vmax.f16 , , │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #251 @ 0xfb │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #199 @ 0xc7 │ │ │ │ - blt.n 886ae │ │ │ │ + blt.n 8eeda │ │ │ │ subs r7, #212 @ 0xd4 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #142 @ 0x8e │ │ │ │ │ │ │ │ -00088650 : │ │ │ │ - ldr r2, [pc, #8] @ (8865c ) │ │ │ │ - ldr r1, [pc, #12] @ (88660 ) │ │ │ │ +0008ee7c : │ │ │ │ + ldr r2, [pc, #8] @ (8ee88 ) │ │ │ │ + ldr r1, [pc, #12] @ (8ee8c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w 10064 │ │ │ │ - cmp r7, #128 @ 0x80 │ │ │ │ + str r4, [r2, #116] @ 0x74 │ │ │ │ movs r7, r0 │ │ │ │ - ldc2 15, cr15, [r3, #-1020] @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + stc2l 15, cr15, [fp], {255} @ 0xff │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ - sub sp, #20 │ │ │ │ - ldr r4, [sp, #72] @ 0x48 │ │ │ │ - cmp r4, #0 │ │ │ │ - ble.w 887dc │ │ │ │ - movs r6, #20 │ │ │ │ - movs r5, #28 │ │ │ │ - mov.w ip, #12 │ │ │ │ - mov.w r8, #24 │ │ │ │ - mov.w r9, r2, lsl #4 │ │ │ │ - mov.w lr, r2, lsl #2 │ │ │ │ - mul.w sl, r6, r2 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ - str r6, [sp, #0] │ │ │ │ - mul.w fp, r5, r2 │ │ │ │ - ldrd r7, r6, [sp, #76] @ 0x4c │ │ │ │ - mul.w r5, ip, r2 │ │ │ │ - mul.w r8, r8, r3 │ │ │ │ - mul.w ip, ip, r3 │ │ │ │ - cmp r7, #1 │ │ │ │ + sub sp, #28 │ │ │ │ + ldrd r5, r4, [sp, #80] @ 0x50 │ │ │ │ + ldr r7, [sp, #88] @ 0x58 │ │ │ │ + cmp r5, #0 │ │ │ │ + ble.w 8f044 │ │ │ │ + mov.w r9, r2, lsl #3 │ │ │ │ + cmp r4, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r6, #1 │ │ │ │ - bne.w 887e6 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - rsb lr, lr, #0 │ │ │ │ - vldr s2, [pc, #644] @ 8893c │ │ │ │ - adds r2, r1, r3 │ │ │ │ - vldr s3, [pc, #640] @ 88940 │ │ │ │ - adds r6, r2, r3 │ │ │ │ - vldr s4, [pc, #640] @ 88944 │ │ │ │ - vldr s1, [pc, #640] @ 88948 │ │ │ │ - vldr s5, [pc, #640] @ 8894c │ │ │ │ - vldr s6, [pc, #640] @ 88950 │ │ │ │ - vldr s7, [pc, #640] @ 88954 │ │ │ │ - vldr s8, [pc, #640] @ 88958 │ │ │ │ - add.w r3, r0, fp │ │ │ │ + cmpeq r7, #1 │ │ │ │ + mov.w r5, r3, lsl #4 │ │ │ │ + sub.w r6, r9, r2 │ │ │ │ + mov.w lr, r2, lsl #4 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + str r5, [sp, #4] │ │ │ │ + mov.w r5, r3, lsl #3 │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ + str r6, [sp, #12] │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ + str r5, [sp, #8] │ │ │ │ + add.w ip, r6, r3 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ + bne.w 8f060 │ │ │ │ + mov.w r5, r3, lsl #3 │ │ │ │ + vldr s2, [pc, #708] @ 8f1b8 │ │ │ │ + add.w r4, r0, lr │ │ │ │ + mvn.w lr, #19 │ │ │ │ + add ip, r1 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + vldr s3, [pc, #696] @ 8f1bc │ │ │ │ + rsb sl, r5, #0 │ │ │ │ + rsb r7, r8, #0 │ │ │ │ + mul.w r2, lr, r2 │ │ │ │ + vldr s4, [pc, #684] @ 8f1c0 │ │ │ │ + vldr s1, [pc, #684] @ 8f1c4 │ │ │ │ + vldr s5, [pc, #684] @ 8f1c8 │ │ │ │ + vldr s6, [pc, #684] @ 8f1cc │ │ │ │ + vldr s7, [pc, #684] @ 8f1d0 │ │ │ │ + vldr s8, [pc, #684] @ 8f1d4 │ │ │ │ + ldr r5, [sp, #80] @ 0x50 │ │ │ │ + add.w fp, r4, r7 │ │ │ │ + subs r5, #1 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ vldr s13, [r0] │ │ │ │ - add.w r7, r6, ip │ │ │ │ - adds r0, #4 │ │ │ │ - subs r4, #1 │ │ │ │ - vldr s15, [r3] │ │ │ │ - sub.w r3, r3, r5 │ │ │ │ + vldr s9, [fp] │ │ │ │ + add.w fp, r4, r8 │ │ │ │ + add.w lr, r0, r3 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ + vldr s12, [fp] │ │ │ │ + vldr s15, [lr] │ │ │ │ + add lr, r2 │ │ │ │ + vldr s0, [lr] │ │ │ │ + add lr, r7 │ │ │ │ + vldr s19, [lr] │ │ │ │ + add.w lr, r4, r9 │ │ │ │ + add.w r4, r4, #4 │ │ │ │ + vldr s10, [lr] │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s17, s13, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r3, lr │ │ │ │ - vldr s9, [r3] │ │ │ │ - add r3, lr │ │ │ │ - vldr s0, [r3] │ │ │ │ - add r3, r5 │ │ │ │ + add.w lr, ip, sl │ │ │ │ + vldr s15, [r4, #-4] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + vsub.f32 s18, s19, s10 │ │ │ │ + vadd.f32 s10, s10, s19 │ │ │ │ vsub.f32 s16, s15, s9 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ - vldr s12, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vldr s19, [r3] │ │ │ │ - add r3, sl │ │ │ │ vsub.f32 s15, s0, s12 │ │ │ │ vadd.f32 s12, s12, s0 │ │ │ │ - vldr s10, [r3] │ │ │ │ - add.w r3, r1, ip │ │ │ │ - vsub.f32 s18, s19, s10 │ │ │ │ - vadd.f32 s10, s10, s19 │ │ │ │ + add.w fp, r1, r3 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ vadd.f32 s13, s18, s15 │ │ │ │ vsub.f32 s15, s15, s18 │ │ │ │ vmul.f32 s15, s15, s2 │ │ │ │ vmul.f32 s11, s13, s2 │ │ │ │ vsub.f32 s13, s15, s16 │ │ │ │ vsub.f32 s18, s17, s11 │ │ │ │ vadd.f32 s15, s15, s16 │ │ │ │ vmul.f32 s0, s13, s4 │ │ │ │ vmul.f32 s13, s13, s3 │ │ │ │ - vmla.f32 s13, s18, s4 │ │ │ │ vnmls.f32 s0, s18, s3 │ │ │ │ + vmla.f32 s13, s18, s4 │ │ │ │ vadd.f32 s18, s9, s14 │ │ │ │ - vstr s0, [r3] │ │ │ │ - add r3, ip │ │ │ │ - vstr s13, [r7] │ │ │ │ + vstr s0, [lr] │ │ │ │ + sub.w lr, r3, r6 │ │ │ │ + vstr s13, [ip] │ │ │ │ vadd.f32 s13, s12, s10 │ │ │ │ - add.w r7, r2, ip │ │ │ │ + add.w lr, fp, lr, lsl #2 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ vsub.f32 s0, s18, s13 │ │ │ │ vadd.f32 s13, s13, s18 │ │ │ │ vmul.f32 s0, s0, s1 │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ - vstr s0, [r7] │ │ │ │ - add.w r7, r2, r8 │ │ │ │ + vstr s0, [fp] │ │ │ │ + add.w fp, ip, r3 │ │ │ │ vstmia r1!, {s13} │ │ │ │ vadd.f32 s13, s11, s17 │ │ │ │ vmul.f32 s11, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - add.w r2, r2, #4 │ │ │ │ - vmla.f32 s15, s13, s6 │ │ │ │ vnmls.f32 s11, s13, s5 │ │ │ │ - vstr s11, [r2, #-4] │ │ │ │ - vstr s15, [r7] │ │ │ │ + vmla.f32 s15, s13, s6 │ │ │ │ + vstr s11, [lr] │ │ │ │ + add lr, r6 │ │ │ │ + vstr s15, [fp] │ │ │ │ vsub.f32 s15, s14, s9 │ │ │ │ vsub.f32 s14, s12, s10 │ │ │ │ vmul.f32 s13, s14, s8 │ │ │ │ vnmls.f32 s13, s15, s7 │ │ │ │ vmul.f32 s15, s15, s8 │ │ │ │ vmla.f32 s15, s14, s7 │ │ │ │ - vstmia r6!, {s13} │ │ │ │ - vstr s15, [r3] │ │ │ │ - bne.w 886da │ │ │ │ - add sp, #20 │ │ │ │ + vstr s13, [lr] │ │ │ │ + add.w lr, ip, r6 │ │ │ │ + add.w ip, ip, #4 │ │ │ │ + vstr s15, [lr] │ │ │ │ + bne.w 8ef2c │ │ │ │ + add sp, #28 │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r6, #20 │ │ │ │ - add.w r2, r0, r2, lsl #3 │ │ │ │ - sub.w lr, r2, lr │ │ │ │ - vldr s0, [pc, #328] @ 8893c │ │ │ │ - vldr s1, [pc, #328] @ 88940 │ │ │ │ - mul.w sl, r6, r3 │ │ │ │ - lsls r6, r3, #4 │ │ │ │ - lsls r3, r3, #3 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ - str r6, [sp, #4] │ │ │ │ - lsls r6, r7, #2 │ │ │ │ - vldr s2, [pc, #312] @ 88944 │ │ │ │ - vldr s16, [pc, #312] @ 88948 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - vldr s3, [pc, #312] @ 8894c │ │ │ │ - vldr s4, [pc, #312] @ 88950 │ │ │ │ - vldr s5, [pc, #312] @ 88954 │ │ │ │ - vldr s6, [pc, #312] @ 88958 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - add.w r3, r0, fp │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w fp, r7, lsl #2 │ │ │ │ + mvn.w r7, #19 │ │ │ │ + rsb r5, r5, #0 │ │ │ │ + vldr s0, [pc, #328] @ 8f1b8 │ │ │ │ + mov.w sl, r4, lsl #2 │ │ │ │ + add ip, r1 │ │ │ │ + mul.w r2, r7, r2 │ │ │ │ + add.w r4, r0, lr │ │ │ │ + rsb lr, r8, #0 │ │ │ │ + vldr s1, [pc, #312] @ 8f1bc │ │ │ │ + vldr s2, [pc, #312] @ 8f1c0 │ │ │ │ + strd r5, r2, [sp, #16] │ │ │ │ + vldr s16, [pc, #308] @ 8f1c4 │ │ │ │ + vldr s3, [pc, #308] @ 8f1c8 │ │ │ │ + vldr s4, [pc, #308] @ 8f1cc │ │ │ │ + vldr s5, [pc, #308] @ 8f1d0 │ │ │ │ + vldr s6, [pc, #308] @ 8f1d4 │ │ │ │ + ldr r5, [sp, #80] @ 0x50 │ │ │ │ + add.w r7, r4, lr │ │ │ │ + subs r5, #1 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ vldr s11, [r0] │ │ │ │ - add.w r7, lr, r5 │ │ │ │ - vldr s10, [lr] │ │ │ │ - add r0, r6 │ │ │ │ - add lr, r6 │ │ │ │ - vldr s15, [r3] │ │ │ │ - sub.w r3, r3, r9 │ │ │ │ - vldr s9, [r7] │ │ │ │ - adds r7, r2, r5 │ │ │ │ - subs r4, #1 │ │ │ │ + vldr s9, [r4] │ │ │ │ + add r2, r0 │ │ │ │ + add r0, sl │ │ │ │ + vldr s15, [r2] │ │ │ │ vsub.f32 s14, s11, s15 │ │ │ │ vadd.f32 s11, s11, s15 │ │ │ │ - vldr s15, [r3] │ │ │ │ - add r3, r5 │ │ │ │ - vldr s12, [r7] │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ - vldr s18, [r3] │ │ │ │ + vldr s15, [r7] │ │ │ │ + ldr r7, [sp, #20] │ │ │ │ vsub.f32 s8, s9, s15 │ │ │ │ vadd.f32 s9, s9, s15 │ │ │ │ + add r2, r7 │ │ │ │ + add.w r7, r4, r8 │ │ │ │ vldr s15, [r2] │ │ │ │ - add.w r3, r1, ip │ │ │ │ - add r2, r6 │ │ │ │ - vsub.f32 s17, s10, s18 │ │ │ │ - vadd.f32 s10, s10, s18 │ │ │ │ + add r2, lr │ │ │ │ + vldr s10, [r2] │ │ │ │ + add.w r2, r4, r9 │ │ │ │ + add r4, sl │ │ │ │ + vldr s12, [r7] │ │ │ │ + vldr s18, [r2] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ vsub.f32 s13, s15, s12 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ + vsub.f32 s17, s10, s18 │ │ │ │ + vadd.f32 s10, s10, s18 │ │ │ │ + add r2, ip │ │ │ │ vadd.f32 s7, s13, s17 │ │ │ │ vsub.f32 s13, s13, s17 │ │ │ │ vmul.f32 s13, s13, s0 │ │ │ │ vmul.f32 s7, s7, s0 │ │ │ │ vsub.f32 s18, s13, s8 │ │ │ │ vsub.f32 s12, s14, s7 │ │ │ │ vadd.f32 s13, s8, s13 │ │ │ │ vadd.f32 s14, s14, s7 │ │ │ │ vmul.f32 s17, s18, s2 │ │ │ │ vnmls.f32 s17, s12, s1 │ │ │ │ vmul.f32 s12, s12, s2 │ │ │ │ vmla.f32 s12, s18, s1 │ │ │ │ vadd.f32 s18, s10, s15 │ │ │ │ vsub.f32 s15, s15, s10 │ │ │ │ - vstr s17, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - vstr s12, [r3] │ │ │ │ + vstr s17, [r2] │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + vstr s12, [ip] │ │ │ │ vadd.f32 s12, s11, s9 │ │ │ │ - sub.w r3, r3, r7 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + add.w r7, r1, r2 │ │ │ │ + sub.w r2, r3, r6 │ │ │ │ + add.w r2, r7, r2, lsl #2 │ │ │ │ vsub.f32 s17, s12, s18 │ │ │ │ vadd.f32 s12, s12, s18 │ │ │ │ vmul.f32 s17, s17, s16 │ │ │ │ vadd.f32 s12, s12, s12 │ │ │ │ - vstr s17, [r3] │ │ │ │ - sub.w r3, r3, ip │ │ │ │ + vstr s17, [r7] │ │ │ │ vstr s12, [r1] │ │ │ │ vmul.f32 s12, s13, s4 │ │ │ │ + add r1, fp │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ vnmls.f32 s12, s14, s3 │ │ │ │ vmul.f32 s14, s14, s4 │ │ │ │ + add r7, ip │ │ │ │ vmla.f32 s14, s13, s3 │ │ │ │ vmul.f32 s13, s15, s6 │ │ │ │ vmul.f32 s15, s15, s5 │ │ │ │ - vstr s12, [r3] │ │ │ │ - add r3, r8 │ │ │ │ - vstr s14, [r3] │ │ │ │ + vstr s12, [r2] │ │ │ │ + add r2, r6 │ │ │ │ + vstr s14, [r7] │ │ │ │ vsub.f32 s14, s11, s9 │ │ │ │ - sub.w r3, r3, sl │ │ │ │ vnmls.f32 s13, s14, s5 │ │ │ │ vmla.f32 s15, s14, s6 │ │ │ │ - vstr s13, [r3] │ │ │ │ - add r3, r7 │ │ │ │ - vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r1, r3 │ │ │ │ - bne.w 88824 │ │ │ │ - add sp, #20 │ │ │ │ - vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vstr s13, [r2] │ │ │ │ + add.w r2, ip, r6 │ │ │ │ + add ip, fp │ │ │ │ + vstr s15, [r2] │ │ │ │ + bne.w 8f0a4 │ │ │ │ + b.n 8f044 │ │ │ │ nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ - blt.n 889a6 │ │ │ │ + blt.n 8f222 │ │ │ │ subs r7, #212 @ 0xd4 │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ subs r7, #142 @ 0x8e │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #181 @ 0xb5 │ │ │ │ asrs r6, r7, #18 │ │ │ │ subs r7, #251 @ 0xfb │ │ │ │ stmia r5!, {r1, r6, r7} │ │ │ │ subs r6, #199 @ 0xc7 │ │ │ │ strh r6, [r3, #26] │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ vmax.f16 , , │ │ │ │ │ │ │ │ -0008895c : │ │ │ │ - ldr r2, [pc, #8] @ (88968 ) │ │ │ │ - ldr r1, [pc, #12] @ (8896c ) │ │ │ │ +0008f1d8 : │ │ │ │ + ldr r2, [pc, #8] @ (8f1e4 ) │ │ │ │ + ldr r1, [pc, #12] @ (8f1e8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w 10064 │ │ │ │ - cmp r4, #164 @ 0xa4 │ │ │ │ + str r0, [r5, #64] @ 0x40 │ │ │ │ movs r7, r0 │ │ │ │ - ldc2l 15, cr15, [pc], #1020 @ 88d6c │ │ │ │ + stc2 15, cr15, [pc], #1020 @ 8f5e8 │ │ │ │ │ │ │ │ -00088970 : │ │ │ │ +0008f1ec : │ │ │ │ mov r1, r0 │ │ │ │ - ldr r0, [pc, #8] @ (8897c ) │ │ │ │ + ldr r0, [pc, #8] @ (8f1f8 ) │ │ │ │ add r0, pc │ │ │ │ b.w 10024 │ │ │ │ nop │ │ │ │ - cmp r4, #216 @ 0xd8 │ │ │ │ + str r4, [r3, #68] @ 0x44 │ │ │ │ movs r7, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ - ldr r3, [r0, #68] @ 0x44 │ │ │ │ + ldrd r3, r2, [r0, #68] @ 0x44 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ ldrd fp, r6, [r0, #80] @ 0x50 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - ldr r2, [r0, #72] @ 0x48 │ │ │ │ - mov r5, r1 │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ mov.w r9, fp, lsl #2 │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r0, [sp, #20] │ │ │ │ - str r2, [sp, #8] │ │ │ │ + strd r2, r3, [sp, #8] │ │ │ │ ldr r2, [r0, #76] @ 0x4c │ │ │ │ + strd r6, r0, [sp, #16] │ │ │ │ mov r0, r9 │ │ │ │ str r2, [sp, #0] │ │ │ │ - str r6, [sp, #16] │ │ │ │ - str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov sl, r0 │ │ │ │ - ble.w 88b0e │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ + ble.w 8f3b6 │ │ │ │ add.w r6, fp, #4294967295 @ 0xffffffff │ │ │ │ ldr r1, [sp, #0] │ │ │ │ sub.w fp, fp, #2 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ mul.w r3, r2, r6 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ mul.w r3, r6, r1 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #24] │ │ │ │ mov.w r3, r8, lsl #2 │ │ │ │ + mov.w r8, #0 │ │ │ │ str r3, [sp, #28] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #32] │ │ │ │ - lsls r3, r2, #3 │ │ │ │ + mov.w r3, r2, lsl #3 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ add.w r3, r0, r9 │ │ │ │ str r3, [sp, #4] │ │ │ │ - lsls r3, r1, #2 │ │ │ │ - mov.w r8, #0 │ │ │ │ - negs r7, r3 │ │ │ │ + mov.w r3, r1, lsl #2 │ │ │ │ + rsb r7, r3, #0 │ │ │ │ mul.w r3, r3, fp │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ sub.w r3, r9, #4 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r5, #0] │ │ │ │ cmp r6, #1 │ │ │ │ str.w r3, [sl] │ │ │ │ - ble.w 88bb4 │ │ │ │ + ble.w 8f482 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 88b1a │ │ │ │ + bne.w 8f3d4 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ mov r2, r3 │ │ │ │ mov r1, r5 │ │ │ │ add.w ip, sl, #4 │ │ │ │ mov r3, r6 │ │ │ │ vldr s15, [r1, #4] │ │ │ │ - adds r2, #1 │ │ │ │ - ldr.w lr, [r1, #8] │ │ │ │ - subs r3, #1 │ │ │ │ - adds r1, #8 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, r2 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + ldr.w lr, [r1] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmdb r0!, {s15} │ │ │ │ str.w lr, [ip], #4 │ │ │ │ - bgt.n 88a1e │ │ │ │ + bgt.n 8f2b8 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 88a54 │ │ │ │ + bne.n 8f2f4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ add.w r3, sl, r3, lsl #2 │ │ │ │ - adds r2, r5, r2 │ │ │ │ + add r2, r5 │ │ │ │ vldr s15, [r2] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r2, sl │ │ │ │ mov r1, sl │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ vldr s15, [sl] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - mov lr, r4 │ │ │ │ cmp r6, #1 │ │ │ │ + mov lr, r4 │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ add r3, r4 │ │ │ │ vstr s15, [r3] │ │ │ │ - ble.w 88baa │ │ │ │ + ble.w 8f476 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 88b54 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + bne.n 8f416 │ │ │ │ + ldr.w r9, [sp, #4] │ │ │ │ add.w r1, sl, #4 │ │ │ │ - ldr.w ip, [sp, #12] │ │ │ │ mov r0, r6 │ │ │ │ - adds r2, r3, r4 │ │ │ │ - ldrd r3, r9, [sp] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr.w ip, [sp, #12] │ │ │ │ + add.w r2, r3, r4 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ mov fp, r3 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ vldmia r1!, {s14} │ │ │ │ - adds r3, #1 │ │ │ │ - vldmdb r9!, {s13} │ │ │ │ - subs r0, #1 │ │ │ │ - vldr s15, [ip, #8] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + add.w ip, ip, #8 │ │ │ │ cmp r0, r3 │ │ │ │ + vldmdb r9!, {s13} │ │ │ │ + vldr s15, [ip] │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ - vldr s11, [ip, #12] │ │ │ │ + vldr s11, [ip, #4] │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ - add.w ip, ip, #8 │ │ │ │ vmul.f32 s12, s15, s14 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ vmla.f32 s12, s11, s13 │ │ │ │ vnmls.f32 s15, s11, s14 │ │ │ │ vstmdb r2!, {s12} │ │ │ │ vstmia lr!, {s15} │ │ │ │ - bgt.n 88a90 │ │ │ │ + bgt.n 8f334 │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 88afa │ │ │ │ + bne.n 8f3a2 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ mul.w fp, fp, r3 │ │ │ │ add.w r3, sl, r0, lsl #2 │ │ │ │ - vldr s15, [r3] │ │ │ │ add.w fp, r4, fp, lsl #2 │ │ │ │ + vldr s15, [r3] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ add.w r0, r3, r0, lsl #3 │ │ │ │ vldr s14, [r0] │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vstr s15, [fp] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add r4, r3 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.w 889fe │ │ │ │ + bne.w 8f298 │ │ │ │ mov r0, sl │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - add.w ip, sl, #4 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - movs r2, #1 │ │ │ │ - ldr.w r9, [sp, #48] @ 0x30 │ │ │ │ - adds r1, r5, r3 │ │ │ │ + add.w ip, sl, #4 │ │ │ │ + mov.w r2, #1 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ ldr.w fp, [sp, #40] @ 0x28 │ │ │ │ + ldr.w r9, [sp, #48] @ 0x30 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ mov r3, r6 │ │ │ │ vldr s15, [r1] │ │ │ │ add.w lr, r1, fp │ │ │ │ - adds r2, #1 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ add r1, r9 │ │ │ │ + ldr.w lr, [lr] │ │ │ │ cmp r3, r2 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ - ldr.w lr, [lr] │ │ │ │ vstmdb r0!, {s15} │ │ │ │ str.w lr, [ip], #4 │ │ │ │ - bgt.n 88b30 │ │ │ │ - b.n 88a3c │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ + bgt.n 8f3ee │ │ │ │ + b.n 8f2dc │ │ │ │ + ldr.w ip, [sp, #4] │ │ │ │ add.w r9, sl, #4 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ mov r0, r6 │ │ │ │ - ldr.w ip, [sp, #4] │ │ │ │ - adds r1, r4, r3 │ │ │ │ - movs r3, #1 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + add.w r1, r4, r3 │ │ │ │ + mov.w r3, #1 │ │ │ │ vldmdb ip!, {s15} │ │ │ │ mov fp, r3 │ │ │ │ - vldr s11, [r2, #8] │ │ │ │ - adds r3, #1 │ │ │ │ - vldr s12, [r2, #12] │ │ │ │ - subs r0, #1 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ vldmia r9!, {s14} │ │ │ │ - adds r2, #8 │ │ │ │ cmp r0, r3 │ │ │ │ + vldr s11, [r2] │ │ │ │ + vldr s12, [r2, #4] │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vmul.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s15, s14, s12 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, r7 │ │ │ │ vstr s15, [lr] │ │ │ │ sub.w lr, lr, r7 │ │ │ │ - bgt.n 88b66 │ │ │ │ - b.n 88ace │ │ │ │ + bgt.n 8f42c │ │ │ │ + b.n 8f376 │ │ │ │ mov r0, r6 │ │ │ │ mov.w fp, #0 │ │ │ │ - movs r3, #1 │ │ │ │ - b.n 88ace │ │ │ │ + mov.w r3, #1 │ │ │ │ + b.n 8f376 │ │ │ │ mov r3, r6 │ │ │ │ - movs r2, #1 │ │ │ │ - b.n 88a3c │ │ │ │ + mov.w r2, #1 │ │ │ │ + b.n 8f2dc │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r2 │ │ │ │ - ldr r3, [r0, #68] @ 0x44 │ │ │ │ + ldrd r3, r2, [r0, #68] @ 0x44 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ ldrd fp, r6, [r0, #80] @ 0x50 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ - ldr r2, [r0, #72] @ 0x48 │ │ │ │ - mov r4, r1 │ │ │ │ - ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ - mov.w r9, fp, lsl #2 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - str r0, [sp, #20] │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr r2, [r0, #76] @ 0x4c │ │ │ │ + mov.w r9, fp, lsl #2 │ │ │ │ + ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ + str r0, [sp, #20] │ │ │ │ mov r0, r9 │ │ │ │ str r2, [sp, #8] │ │ │ │ - str r6, [sp, #16] │ │ │ │ - str r3, [sp, #12] │ │ │ │ + strd r3, r6, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov sl, r0 │ │ │ │ - ble.w 88d44 │ │ │ │ + ble.w 8f644 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ add.w r6, fp, #4294967295 @ 0xffffffff │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ sub.w fp, fp, #2 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ mul.w r3, r1, r6 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #24] │ │ │ │ mul.w r3, r2, r6 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ mov.w r3, r8, lsl #2 │ │ │ │ + mov.w r8, #0 │ │ │ │ str r3, [sp, #28] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #32] │ │ │ │ - lsls r3, r1, #2 │ │ │ │ - mov.w r8, #0 │ │ │ │ - negs r7, r3 │ │ │ │ + mov.w r3, r1, lsl #2 │ │ │ │ + rsb r7, r3, #0 │ │ │ │ mul.w r3, r3, fp │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ add.w r3, r0, r9 │ │ │ │ str r3, [sp, #4] │ │ │ │ - lsls r3, r2, #3 │ │ │ │ + mov.w r3, r2, lsl #3 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ sub.w r3, r9, #4 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - mov lr, r4 │ │ │ │ cmp r6, #1 │ │ │ │ + mov lr, r4 │ │ │ │ add r3, r4 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str.w r3, [sl] │ │ │ │ - ble.w 88dea │ │ │ │ + ble.w 8f710 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 88d50 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + bne.w 8f662 │ │ │ │ + ldr.w r9, [sp, #4] │ │ │ │ add.w r2, sl, #4 │ │ │ │ - ldr.w ip, [sp, #12] │ │ │ │ mov r0, r6 │ │ │ │ - adds r1, r3, r4 │ │ │ │ - ldrd r3, r9, [sp] │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr.w ip, [sp, #12] │ │ │ │ + add.w r1, r3, r4 │ │ │ │ + ldr r3, [sp, #0] │ │ │ │ mov fp, r3 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ vldmia lr!, {s15} │ │ │ │ - adds r3, #1 │ │ │ │ - vldmdb r1!, {s14} │ │ │ │ - subs r0, #1 │ │ │ │ - vldr s11, [ip, #8] │ │ │ │ - cmp r0, r3 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add.w ip, ip, #8 │ │ │ │ + cmp r0, r3 │ │ │ │ + vldmdb r1!, {s14} │ │ │ │ + vldr s11, [ip] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [ip, #4] │ │ │ │ vmul.f32 s13, s11, s14 │ │ │ │ vmla.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vnmls.f32 s15, s11, s12 │ │ │ │ vstmia r2!, {s13} │ │ │ │ vstmdb r9!, {s15} │ │ │ │ - bgt.n 88c64 │ │ │ │ + bgt.n 8f558 │ │ │ │ cmp r0, r3 │ │ │ │ - bne.n 88cce │ │ │ │ + bne.n 8f5c6 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ add.w r3, sl, r0, lsl #2 │ │ │ │ mul.w fp, fp, r2 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ add.w fp, r4, fp, lsl #2 │ │ │ │ add.w r0, r2, r0, lsl #3 │ │ │ │ vldr s15, [fp] │ │ │ │ @@ -147498,377 +150488,398 @@ │ │ │ │ mov r1, sl │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr.w r3, [sl] │ │ │ │ cmp r6, #1 │ │ │ │ str r3, [r5, #0] │ │ │ │ - ble.n 88de4 │ │ │ │ + ble.w 8f708 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 88da6 │ │ │ │ + bne.n 8f6c2 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ mov r2, r3 │ │ │ │ add.w ip, sl, #4 │ │ │ │ mov r1, r5 │ │ │ │ mov r3, r6 │ │ │ │ vldmia ip!, {s14} │ │ │ │ - adds r1, #8 │ │ │ │ - vldmdb r0!, {s15} │ │ │ │ - adds r2, #1 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + add.w r1, r1, #8 │ │ │ │ cmp r3, r2 │ │ │ │ + vldmdb r0!, {s15} │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r1, #-4] │ │ │ │ vstr s15, [r1] │ │ │ │ - bgt.n 88cf6 │ │ │ │ + bgt.n 8f5f0 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 88d30 │ │ │ │ + bne.n 8f630 │ │ │ │ add.w r3, sl, r3, lsl #2 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - adds r2, r5, r2 │ │ │ │ vldr s15, [r3] │ │ │ │ + add r2, r5 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstr s15, [r2] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r4, r3 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add r5, r3 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.w 88c3a │ │ │ │ + bne.w 8f528 │ │ │ │ mov r0, sl │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ + ldr.w ip, [sp, #4] │ │ │ │ add.w r9, sl, #4 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ mov r0, r6 │ │ │ │ - ldr.w ip, [sp, #4] │ │ │ │ - adds r1, r4, r3 │ │ │ │ - movs r3, #1 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + add.w r1, r4, r3 │ │ │ │ + mov.w r3, #1 │ │ │ │ vldr s14, [lr] │ │ │ │ mov fp, r3 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + sub.w lr, lr, r7 │ │ │ │ vldr s15, [r1] │ │ │ │ - adds r3, #1 │ │ │ │ - vldr s11, [r2, #12] │ │ │ │ - subs r0, #1 │ │ │ │ - vldr s13, [r2, #8] │ │ │ │ + cmp r0, r3 │ │ │ │ add r1, r7 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s13, [r2] │ │ │ │ + vldr s11, [r2, #4] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - sub.w lr, lr, r7 │ │ │ │ - adds r2, #8 │ │ │ │ - cmp r0, r3 │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstmia r9!, {s14} │ │ │ │ vstmdb ip!, {s15} │ │ │ │ - bgt.n 88d62 │ │ │ │ - b.n 88ca2 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - add.w ip, sl, #4 │ │ │ │ + bgt.n 8f678 │ │ │ │ + b.n 8f59a │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - movs r2, #1 │ │ │ │ + add.w ip, sl, #4 │ │ │ │ + mov.w r2, #1 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ ldr.w r9, [sp, #40] @ 0x28 │ │ │ │ - adds r1, r5, r3 │ │ │ │ ldr.w fp, [sp, #48] @ 0x30 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ mov r3, r6 │ │ │ │ vldmia ip!, {s15} │ │ │ │ add.w lr, r1, r9 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ vldmdb r0!, {s14} │ │ │ │ - adds r2, #1 │ │ │ │ - subs r3, #1 │ │ │ │ cmp r3, r2 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, fp │ │ │ │ vstr s15, [lr] │ │ │ │ - bgt.n 88dbc │ │ │ │ - b.n 88d18 │ │ │ │ + bgt.n 8f6dc │ │ │ │ + b.n 8f618 │ │ │ │ mov r3, r6 │ │ │ │ - movs r2, #1 │ │ │ │ - b.n 88d18 │ │ │ │ + mov.w r2, #1 │ │ │ │ + b.n 8f618 │ │ │ │ mov r0, r6 │ │ │ │ mov.w fp, #0 │ │ │ │ - movs r3, #1 │ │ │ │ - b.n 88ca2 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r4, r2 │ │ │ │ + mov.w r3, #1 │ │ │ │ + b.n 8f59a │ │ │ │ ldr r3, [r0, #72] @ 0x48 │ │ │ │ - sub sp, #60 @ 0x3c │ │ │ │ - mov r9, r0 │ │ │ │ - ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #60 @ 0x3c │ │ │ │ + ldr r5, [r0, #80] @ 0x50 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ + ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldrd r5, r3, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r0, #84] @ 0x54 │ │ │ │ str r3, [sp, #20] │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str r2, [sp, #16] │ │ │ │ - lsls r2, r5, #2 │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ mov r0, r2 │ │ │ │ str r2, [sp, #32] │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 88f58 │ │ │ │ + ble.w 8f8ac │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - subs r5, #1 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ mul.w r3, r2, r5 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ mov.w r3, r8, lsl #2 │ │ │ │ + mov.w r8, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #28] │ │ │ │ - lsls r3, r2, #3 │ │ │ │ + mov.w r3, r2, lsl #3 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - mov.w r8, #0 │ │ │ │ - adds r3, r0, r3 │ │ │ │ + add r3, r0 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - lsls r7, r3, #2 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ mul.w r3, r7, r5 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [r6, #0] │ │ │ │ cmp r5, #1 │ │ │ │ str.w r3, [sl] │ │ │ │ - ble.w 89006 │ │ │ │ + ble.w 8f97a │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 88f64 │ │ │ │ + bne.w 8f8ca │ │ │ │ ldr r0, [sp, #8] │ │ │ │ mov r2, r3 │ │ │ │ mov r1, r6 │ │ │ │ add.w ip, sl, #4 │ │ │ │ mov r3, r5 │ │ │ │ ldr.w fp, [r1, #4] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + cmp r3, r2 │ │ │ │ ldr.w lr, [r1, #8]! │ │ │ │ - subs r3, #1 │ │ │ │ str.w fp, [r0, #-4]! │ │ │ │ - cmp r3, r2 │ │ │ │ str.w lr, [ip], #4 │ │ │ │ - bgt.n 88e7c │ │ │ │ + bgt.n 8f7c4 │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 88ea4 │ │ │ │ + bne.n 8f7f0 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ add.w r3, sl, r3, lsl #2 │ │ │ │ - adds r2, r6, r2 │ │ │ │ + add r2, r6 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ str r2, [r3, #0] │ │ │ │ ldr.w r0, [r9, #64] @ 0x40 │ │ │ │ mov r2, sl │ │ │ │ mov r1, sl │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ vldr s15, [sl] │ │ │ │ cmp r5, #1 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s15, [r4] │ │ │ │ - ble.w 88ffe │ │ │ │ + ble.w 8f972 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 88fa2 │ │ │ │ + bne.n 8f910 │ │ │ │ mov ip, r3 │ │ │ │ + ldr.w lr, [sp, #8] │ │ │ │ + add.w fp, sl, #4 │ │ │ │ + add.w r1, r4, #4 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldr r0, [sp, #16] │ │ │ │ - add.w fp, sl, #4 │ │ │ │ - ldr.w lr, [sp, #8] │ │ │ │ - adds r2, r3, r4 │ │ │ │ - adds r1, r4, #4 │ │ │ │ + add.w r2, r3, r4 │ │ │ │ mov r3, r5 │ │ │ │ vldmia fp!, {s14} │ │ │ │ add.w ip, ip, #1 │ │ │ │ - vldmdb lr!, {s13} │ │ │ │ - subs r3, #1 │ │ │ │ - vldr s15, [r0, #8] │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, ip │ │ │ │ + add.w r0, r0, #8 │ │ │ │ + vldmdb lr!, {s13} │ │ │ │ + vldr s15, [r0] │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ - vldr s11, [r0, #12] │ │ │ │ + vldr s11, [r0, #4] │ │ │ │ vadd.f32 s13, s13, s13 │ │ │ │ - add.w r0, r0, #8 │ │ │ │ vmul.f32 s12, s15, s14 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ vmla.f32 s12, s11, s13 │ │ │ │ vnmls.f32 s15, s11, s14 │ │ │ │ vstmia r1!, {s12} │ │ │ │ vstmdb r2!, {s15} │ │ │ │ - bgt.n 88edc │ │ │ │ + bgt.n 8f82c │ │ │ │ cmp r3, ip │ │ │ │ - bne.n 88f46 │ │ │ │ + bne.n 8f898 │ │ │ │ add.w r1, sl, r3, lsl #2 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ vldr s15, [r1] │ │ │ │ ldr r1, [sp, #16] │ │ │ │ mul.w r2, r3, r2 │ │ │ │ + add.w r2, r4, r2, lsl #2 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ add.w r3, r1, r3, lsl #3 │ │ │ │ - add.w r2, r4, r2, lsl #2 │ │ │ │ vldr s14, [r3] │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vstr s15, [r2] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add r4, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.n 88e5e │ │ │ │ + bne.w 8f7a4 │ │ │ │ mov r0, sl │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ add.w ip, sl, #4 │ │ │ │ + mov.w r2, #1 │ │ │ │ str.w sl, [sp, #44] @ 0x2c │ │ │ │ - movs r2, #1 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - adds r1, r6, r3 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr.w fp, [sp, #36] @ 0x24 │ │ │ │ ldr.w sl, [sp, #48] @ 0x30 │ │ │ │ + add.w r1, r6, r3 │ │ │ │ mov r3, r5 │ │ │ │ - ldr.w fp, [sp, #36] @ 0x24 │ │ │ │ - add.w lr, r1, fp │ │ │ │ vldr s15, [r1] │ │ │ │ - adds r2, #1 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w lr, r1, fp │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ add r1, sl │ │ │ │ - cmp r3, r2 │ │ │ │ ldr.w lr, [lr] │ │ │ │ + cmp r3, r2 │ │ │ │ vstmdb r0!, {s15} │ │ │ │ str.w lr, [ip], #4 │ │ │ │ - bgt.n 88f7e │ │ │ │ + bgt.n 8f8e8 │ │ │ │ ldr.w sl, [sp, #44] @ 0x2c │ │ │ │ - b.n 88e94 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - add.w fp, sl, #4 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ - adds r0, r7, r4 │ │ │ │ + b.n 8f7e0 │ │ │ │ ldr.w lr, [sp, #8] │ │ │ │ - adds r1, r4, r3 │ │ │ │ + add.w fp, sl, #4 │ │ │ │ + add.w r0, r7, r4 │ │ │ │ mov.w ip, #1 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + add.w r1, r4, r3 │ │ │ │ mov r3, r5 │ │ │ │ vldmdb lr!, {s15} │ │ │ │ add.w ip, ip, #1 │ │ │ │ - vldr s11, [r2, #8] │ │ │ │ - subs r3, #1 │ │ │ │ - vldr s12, [r2, #12] │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, ip │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ - vldmia fp!, {s14} │ │ │ │ add.w r2, r2, #8 │ │ │ │ + vldmia fp!, {s14} │ │ │ │ + vldr s11, [r2] │ │ │ │ + vldr s12, [r2, #4] │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vmul.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s15, s14, s12 │ │ │ │ vstr s13, [r0] │ │ │ │ add r0, r7 │ │ │ │ vstr s15, [r1] │ │ │ │ sub.w r1, r1, r7 │ │ │ │ - bgt.n 88fb8 │ │ │ │ - b.n 88f1a │ │ │ │ + bgt.n 8f92a │ │ │ │ + b.n 8f86c │ │ │ │ mov r3, r5 │ │ │ │ mov.w ip, #1 │ │ │ │ - b.n 88f1a │ │ │ │ + b.n 8f86c │ │ │ │ mov r3, r5 │ │ │ │ - movs r2, #1 │ │ │ │ - b.n 88e94 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r2 │ │ │ │ + mov.w r2, #1 │ │ │ │ + b.n 8f7e0 │ │ │ │ + nop │ │ │ │ ldr r3, [r0, #72] @ 0x48 │ │ │ │ - sub sp, #60 @ 0x3c │ │ │ │ - mov r9, r0 │ │ │ │ - ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #60 @ 0x3c │ │ │ │ + ldr r5, [r0, #80] @ 0x50 │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [r0, #76] @ 0x4c │ │ │ │ + ldrd r8, r7, [r0, #88] @ 0x58 │ │ │ │ str r3, [sp, #12] │ │ │ │ - ldrd r5, r3, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r0, #84] @ 0x54 │ │ │ │ str r3, [sp, #20] │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ str r2, [sp, #16] │ │ │ │ - lsls r2, r5, #2 │ │ │ │ + mov.w r2, r5, lsl #2 │ │ │ │ mov r0, r2 │ │ │ │ str r2, [sp, #32] │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov sl, r0 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 89174 │ │ │ │ + ble.w 8fb1a │ │ │ │ ldr r2, [sp, #12] │ │ │ │ - subs r5, #1 │ │ │ │ + add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ mul.w r3, r2, r5 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ mov.w r3, r8, lsl #2 │ │ │ │ + mov.w r8, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ - lsls r3, r7, #2 │ │ │ │ + mov.w r3, r7, lsl #2 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - mov.w r8, #0 │ │ │ │ - lsls r7, r3, #2 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ mul.w r3, r7, r5 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - adds r3, r0, r3 │ │ │ │ + add r3, r0 │ │ │ │ str r3, [sp, #8] │ │ │ │ - lsls r3, r2, #3 │ │ │ │ + mov.w r3, r2, lsl #3 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ cmp r5, #1 │ │ │ │ str.w r3, [sl] │ │ │ │ - ble.w 89224 │ │ │ │ + ble.w 8fbf0 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 89180 │ │ │ │ + bne.w 8fb38 │ │ │ │ mov ip, r3 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ - ldr r0, [sp, #16] │ │ │ │ - add.w fp, r4, #4 │ │ │ │ ldr.w lr, [sp, #8] │ │ │ │ - adds r1, r3, r4 │ │ │ │ + add.w fp, r4, #4 │ │ │ │ add.w r2, sl, #4 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ + ldr r0, [sp, #16] │ │ │ │ + add.w r1, r3, r4 │ │ │ │ mov r3, r5 │ │ │ │ vldmdb r1!, {s15} │ │ │ │ add.w ip, ip, #1 │ │ │ │ - vldmia fp!, {s14} │ │ │ │ - subs r3, #1 │ │ │ │ - vldr s11, [r0, #8] │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, ip │ │ │ │ add.w r0, r0, #8 │ │ │ │ + vldmia fp!, {s14} │ │ │ │ + vldr s11, [r0] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vldr s15, [r0, #4] │ │ │ │ vmul.f32 s13, s11, s14 │ │ │ │ vmla.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vnmls.f32 s15, s11, s12 │ │ │ │ vstmia r2!, {s13} │ │ │ │ vstmdb lr!, {s15} │ │ │ │ - bgt.n 8909e │ │ │ │ + bgt.n 8fa38 │ │ │ │ cmp r3, ip │ │ │ │ - bne.n 89108 │ │ │ │ + bne.n 8faa4 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ add.w r1, sl, r3, lsl #2 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ vldr s15, [r2] │ │ │ │ ldr r2, [sp, #16] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ @@ -147880,501 +150891,519 @@ │ │ │ │ mov r2, sl │ │ │ │ mov r1, sl │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr.w r3, [sl] │ │ │ │ cmp r5, #1 │ │ │ │ str r3, [r6, #0] │ │ │ │ - ble.n 8921e │ │ │ │ + ble.w 8fbe8 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 891d8 │ │ │ │ + bne.n 8fb9a │ │ │ │ ldr r0, [sp, #8] │ │ │ │ mov r2, r3 │ │ │ │ add.w ip, sl, #4 │ │ │ │ mov r1, r6 │ │ │ │ mov r3, r5 │ │ │ │ vldmia ip!, {s14} │ │ │ │ - adds r1, #8 │ │ │ │ - vldmdb r0!, {s15} │ │ │ │ - adds r2, #1 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + add.w r1, r1, #8 │ │ │ │ cmp r3, r2 │ │ │ │ + vldmdb r0!, {s15} │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r1, #-4] │ │ │ │ vstr s15, [r1] │ │ │ │ - bgt.n 89130 │ │ │ │ + bgt.n 8face │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 89162 │ │ │ │ + bne.n 8fb06 │ │ │ │ add.w r3, sl, r3, lsl #2 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add r3, r6 │ │ │ │ str r2, [r3, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ add.w r8, r8, #1 │ │ │ │ add r4, r3 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.n 89076 │ │ │ │ + bne.w 8fa0c │ │ │ │ mov r0, sl │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - adds r0, r7, r4 │ │ │ │ - ldr r2, [sp, #16] │ │ │ │ - add.w fp, sl, #4 │ │ │ │ ldr.w lr, [sp, #8] │ │ │ │ - adds r1, r4, r3 │ │ │ │ + add.w r0, r7, r4 │ │ │ │ + add.w fp, sl, #4 │ │ │ │ mov.w ip, #1 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + add.w r1, r4, r3 │ │ │ │ mov r3, r5 │ │ │ │ vldr s14, [r1] │ │ │ │ add.w ip, ip, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + cmp r3, ip │ │ │ │ + sub.w r1, r1, r7 │ │ │ │ vldr s15, [r0] │ │ │ │ - subs r3, #1 │ │ │ │ - vldr s11, [r2, #12] │ │ │ │ + add.w r2, r2, #8 │ │ │ │ add r0, r7 │ │ │ │ - vldr s13, [r2, #8] │ │ │ │ - subs r1, r1, r7 │ │ │ │ + vldr s13, [r2] │ │ │ │ + vldr s11, [r2, #4] │ │ │ │ vadd.f32 s12, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ - adds r2, #8 │ │ │ │ - cmp r3, ip │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstmia fp!, {s14} │ │ │ │ vstmdb lr!, {s15} │ │ │ │ - bgt.n 89196 │ │ │ │ - b.n 890dc │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ + bgt.n 8fb52 │ │ │ │ + b.n 8fa78 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ add.w ip, sl, #4 │ │ │ │ + mov.w r2, #1 │ │ │ │ str.w sl, [sp, #44] @ 0x2c │ │ │ │ - movs r2, #1 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - adds r1, r6, r3 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + ldr.w sl, [sp, #36] @ 0x24 │ │ │ │ ldr.w fp, [sp, #48] @ 0x30 │ │ │ │ + add.w r1, r6, r3 │ │ │ │ mov r3, r5 │ │ │ │ - ldr.w sl, [sp, #36] @ 0x24 │ │ │ │ vldmia ip!, {s15} │ │ │ │ add.w lr, r1, sl │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ vldmdb r0!, {s14} │ │ │ │ - adds r2, #1 │ │ │ │ - subs r3, #1 │ │ │ │ cmp r3, r2 │ │ │ │ vsub.f32 s13, s15, s14 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r1] │ │ │ │ add r1, fp │ │ │ │ vstr s15, [lr] │ │ │ │ - bgt.n 891f2 │ │ │ │ + bgt.n 8fbb8 │ │ │ │ ldr.w sl, [sp, #44] @ 0x2c │ │ │ │ - b.n 89152 │ │ │ │ + b.n 8faf6 │ │ │ │ mov r3, r5 │ │ │ │ - movs r2, #1 │ │ │ │ - b.n 89152 │ │ │ │ + mov.w r2, #1 │ │ │ │ + b.n 8faf6 │ │ │ │ mov r3, r5 │ │ │ │ mov.w ip, #1 │ │ │ │ - b.n 890dc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ + b.n 8fa78 │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ + str.w r4, [sp, #-28]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, lr, [sp, #20] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ands.w r5, r3, #8 │ │ │ │ - bne.n 89246 │ │ │ │ + bne.n 8fc1e │ │ │ │ ldr r3, [r1, #4] │ │ │ │ mov r6, r1 │ │ │ │ ldr r7, [r3, #0] │ │ │ │ cmp r7, #1 │ │ │ │ - beq.n 8924e │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 8fc36 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r4, r2 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 89246 │ │ │ │ + bgt.n 8fc1e │ │ │ │ ldr r2, [r1, #20] │ │ │ │ bic.w r2, r2, #5 │ │ │ │ cmp r2, #10 │ │ │ │ - bne.n 89246 │ │ │ │ + bne.n 8fc1e │ │ │ │ ldr.w r8, [r3, #4] │ │ │ │ mov.w r0, r8, lsl #2 │ │ │ │ blx 1008c │ │ │ │ - mov r2, r7 │ │ │ │ mov r9, r0 │ │ │ │ + mov r2, r7 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r8 │ │ │ │ blx fb04 │ │ │ │ mov r7, r0 │ │ │ │ blx ff0c │ │ │ │ - mov r3, r9 │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r9 │ │ │ │ + mov r3, r9 │ │ │ │ str r5, [sp, #0] │ │ │ │ + mov r2, r9 │ │ │ │ mov r0, r7 │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r9 │ │ │ │ blx ff78 │ │ │ │ cmp r5, #0 │ │ │ │ - beq.n 89246 │ │ │ │ + beq.n 8fc1e │ │ │ │ ldr r3, [r6, #20] │ │ │ │ - subs r3, #10 │ │ │ │ + sub.w r3, r3, #10 │ │ │ │ cmp r3, #5 │ │ │ │ - bhi.n 89246 │ │ │ │ - add r2, pc, #8 @ (adr r2, 892b4 ) │ │ │ │ + bhi.n 8fc1e │ │ │ │ + add r2, pc, #8 @ (adr r2, 8fca0 ) │ │ │ │ ldr.w r3, [r2, r3, lsl #2] │ │ │ │ add r2, r3 │ │ │ │ bx r2 │ │ │ │ - lsls r5, r0, #4 │ │ │ │ + nop │ │ │ │ + lsls r1, r3, #4 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r3, r6, #3 │ │ │ │ + lsls r5, r0, #4 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xff93ffff │ │ │ │ - @ instruction: 0xff93ffff │ │ │ │ - lsls r1, r4, #3 │ │ │ │ + vminnm.f16 , , │ │ │ │ + vminnm.f16 , , │ │ │ │ + lsls r1, r6, #3 │ │ │ │ movs r0, r0 │ │ │ │ movs r1, r3 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [pc, #276] @ (893e4 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #276] @ (893e8 ) │ │ │ │ + ldr r2, [pc, #300] @ (8fde8 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #300] @ (8fdec ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ - ldr r3, [r6, #4] │ │ │ │ + ldrd r3, r0, [r6, #4] │ │ │ │ add.w r1, r4, #84 @ 0x54 │ │ │ │ - str.w r8, [r4, #80] @ 0x50 │ │ │ │ add r7, sp, #8 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ + str.w r8, [r4, #80] @ 0x50 │ │ │ │ ldrd r2, r3, [r3, #8] │ │ │ │ + str r5, [r4, #64] @ 0x40 │ │ │ │ strd r2, r3, [r4, #72] @ 0x48 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r2, r4, #88 @ 0x58 │ │ │ │ str r3, [r4, #68] @ 0x44 │ │ │ │ ldr r3, [r6, #20] │ │ │ │ - add.w r2, r4, #88 @ 0x58 │ │ │ │ str r3, [r4, #96] @ 0x60 │ │ │ │ add.w r3, r4, #92 @ 0x5c │ │ │ │ - str r5, [r4, #64] @ 0x40 │ │ │ │ blx fa24 │ │ │ │ mov r0, r7 │ │ │ │ blx f7b0 │ │ │ │ add.w r2, r8, #4294967295 @ 0xffffffff │ │ │ │ - movs r0, #10 │ │ │ │ cmp.w r8, #0 │ │ │ │ add.w r2, r2, r2, lsr #31 │ │ │ │ and.w r3, r8, #1 │ │ │ │ + mov.w r1, #5 │ │ │ │ it lt │ │ │ │ neglt r3, r3 │ │ │ │ - movs r1, #5 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ rsb r3, r3, #1 │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ - adds r0, #4 │ │ │ │ + add.w r0, r2, r2, lsl #2 │ │ │ │ + mov.w r0, r0, lsl #1 │ │ │ │ + add.w r0, r0, #4 │ │ │ │ smlabb r1, r3, r1, r0 │ │ │ │ - movs r0, #6 │ │ │ │ - vmov s15, r1 │ │ │ │ - lsls r1, r2, #1 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ - mul.w r2, r0, r2 │ │ │ │ ldr r0, [r6, #20] │ │ │ │ + vmov s15, r1 │ │ │ │ + mov.w r1, r2, lsl #1 │ │ │ │ bic.w r0, r0, #4 │ │ │ │ + add r2, r1 │ │ │ │ cmp r0, #10 │ │ │ │ + mov.w r2, r2, lsl #1 │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [sp, #32] │ │ │ │ - bne.n 893ca │ │ │ │ + bne.n 8fdcc │ │ │ │ vmov s15, r2 │ │ │ │ add r1, r3 │ │ │ │ + mov.w r1, r1, lsl #1 │ │ │ │ vcvt.f64.s32 d6, s15 │ │ │ │ - lsls r1, r1, #1 │ │ │ │ vmov s15, r1 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ add.w r6, r4, #8 │ │ │ │ - vstr d7, [sp, #16] │ │ │ │ - mov r0, r6 │ │ │ │ vstr d6, [sp, #8] │ │ │ │ + mov r0, r6 │ │ │ │ + vstr d7, [sp, #16] │ │ │ │ blx f7b0 │ │ │ │ ldr r0, [r4, #84] @ 0x54 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, r7 │ │ │ │ blx faac │ │ │ │ ldr r0, [r4, #84] @ 0x54 │ │ │ │ mov r2, r6 │ │ │ │ add.w r1, r5, #8 │ │ │ │ blx faac │ │ │ │ mov r0, r4 │ │ │ │ - b.n 89248 │ │ │ │ - ldr r2, [pc, #84] @ (893ec ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #84] @ (893f0 ) │ │ │ │ + b.n 8fc22 │ │ │ │ + ldr r2, [pc, #92] @ (8fdf0 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #92] @ (8fdf4 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 892dc │ │ │ │ - ldr r2, [pc, #76] @ (893f4 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #76] @ (893f8 ) │ │ │ │ + b.n 8fcca │ │ │ │ + ldr r2, [pc, #80] @ (8fdf8 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #80] @ (8fdfc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 892dc │ │ │ │ - ldr r2, [pc, #64] @ (893fc ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - ldr r1, [pc, #64] @ (89400 ) │ │ │ │ + b.n 8fcca │ │ │ │ + ldr r2, [pc, #68] @ (8fe00 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + ldr r1, [pc, #68] @ (8fe04 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ mov r4, r0 │ │ │ │ - b.n 892dc │ │ │ │ + b.n 8fcca │ │ │ │ vmov s15, r1 │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add.w r2, r2, r3, lsl #1 │ │ │ │ vcvt.f64.s32 d6, s15 │ │ │ │ vmov s15, r2 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ - b.n 89368 │ │ │ │ + b.n 8fd64 │ │ │ │ nop │ │ │ │ - bl fff353e6 │ │ │ │ - movs r3, #176 @ 0xb0 │ │ │ │ + bl ffdc9dea │ │ │ │ + ldr r2, [r0, r7] │ │ │ │ movs r7, r0 │ │ │ │ - pld [pc, #-4095] @ 883f1 │ │ │ │ - movs r2, #232 @ 0xe8 │ │ │ │ + bl fff81df2 │ │ │ │ + ldr r2, [r5, r3] │ │ │ │ movs r7, r0 │ │ │ │ - @ instruction: 0xfa45ffff │ │ │ │ - movs r2, #214 @ 0xd6 │ │ │ │ + @ instruction: 0xf96dffff │ │ │ │ + ldr r6, [r2, r3] │ │ │ │ movs r7, r0 │ │ │ │ - mcrr2 15, 15, pc, fp, cr15 @ │ │ │ │ - movs r2, #196 @ 0xc4 │ │ │ │ + @ instruction: 0xfbc1ffff │ │ │ │ + ldr r2, [r0, r3] │ │ │ │ movs r7, r0 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ ldr r0, [r0, #96] @ 0x60 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ ldr r6, [r1, #0] │ │ │ │ - mov r5, r1 │ │ │ │ blx f57c │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ mov r2, r0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r5 │ │ │ │ - ldr r1, [pc, #12] @ (89434 ) │ │ │ │ + ldr r1, [pc, #20] @ (8fe44 ) │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ - str r3, [sp, #0] │ │ │ │ add r1, pc │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ blx r6 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - ldrh r2, [r3, r0] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + str r4, [sp, #136] @ 0x88 │ │ │ │ movs r6, r0 │ │ │ │ - push {r4, r5, lr} │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ add.w r1, r4, #68 @ 0x44 │ │ │ │ mov r0, r5 │ │ │ │ add.w r2, r3, r3, lsr #31 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ - adds r2, #1 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + mov.w r2, r2, asr #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r2, [sp, #4] │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ str r2, [sp, #0] │ │ │ │ - ldr r2, [pc, #12] @ (8946c ) │ │ │ │ + ldr r2, [pc, #16] @ (8fe90 ) │ │ │ │ add r2, pc │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - nop │ │ │ │ - strh r0, [r3, #26] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + pop {r1, r3, r6, pc} │ │ │ │ movs r6, r0 │ │ │ │ │ │ │ │ -00089470 : │ │ │ │ - ldr r1, [pc, #24] @ (8948c ) │ │ │ │ - push {r4, lr} │ │ │ │ +0008fe94 : │ │ │ │ + ldr r1, [pc, #28] @ (8feb4 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - ldmdb r2!, {r1, r2} │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + subs r0, r1, #4 │ │ │ │ + movs r7, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ ldr r2, [r0, #76] @ 0x4c │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ ldr r3, [r0, #68] @ 0x44 │ │ │ │ - ldrd r7, r6, [r0, #92] @ 0x5c │ │ │ │ - mov r8, r0 │ │ │ │ + ldrd r1, r7, [r0, #88] @ 0x58 │ │ │ │ str r2, [sp, #60] @ 0x3c │ │ │ │ - mov r5, r1 │ │ │ │ ldr r2, [r0, #80] @ 0x50 │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + ldr r6, [r0, #96] @ 0x60 │ │ │ │ str r2, [sp, #40] @ 0x28 │ │ │ │ ldr r2, [r0, #84] @ 0x54 │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #32] │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - ldr r1, [r0, #88] @ 0x58 │ │ │ │ - mov r0, r3 │ │ │ │ - str r1, [sp, #36] @ 0x24 │ │ │ │ + strd r3, r1, [sp, #32] │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ add.w r4, r2, r2, lsr #31 │ │ │ │ str r2, [sp, #8] │ │ │ │ + mov r0, r3 │ │ │ │ str r3, [sp, #28] │ │ │ │ blx 1008c │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ mov fp, r0 │ │ │ │ cmp r1, #0 │ │ │ │ - ble.w 89800 │ │ │ │ + ble.w 9027c │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - asrs r4, r4, #1 │ │ │ │ - ldr r1, [sp, #60] @ 0x3c │ │ │ │ + mov.w r4, r4, asr #1 │ │ │ │ mov sl, r8 │ │ │ │ - subs r3, #1 │ │ │ │ + ldr r1, [sp, #60] @ 0x3c │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ mul.w r2, r1, r3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ add.w r2, r0, r4, lsl #2 │ │ │ │ str r2, [sp, #0] │ │ │ │ mul.w r2, r1, r4 │ │ │ │ - lsls r0, r2, #2 │ │ │ │ - str r0, [sp, #76] @ 0x4c │ │ │ │ + mov.w r0, r2, lsl #2 │ │ │ │ + sub.w r2, r2, r1 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + strd r0, r2, [sp, #76] @ 0x4c │ │ │ │ ldr r0, [sp, #40] @ 0x28 │ │ │ │ - subs r2, r2, r1 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #80] @ 0x50 │ │ │ │ mul.w r3, r0, r3 │ │ │ │ mov r0, r1 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + mov.w r2, r3, lsl #2 │ │ │ │ + mov.w r3, r1, lsl #3 │ │ │ │ str r2, [sp, #48] @ 0x30 │ │ │ │ - lsls r2, r7, #2 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ ldr r7, [sp, #8] │ │ │ │ - lsls r3, r1, #3 │ │ │ │ str r2, [sp, #52] @ 0x34 │ │ │ │ - lsls r2, r6, #2 │ │ │ │ + mov.w r2, r6, lsl #2 │ │ │ │ str r2, [sp, #56] @ 0x38 │ │ │ │ - negs r2, r3 │ │ │ │ - subs r3, r7, #3 │ │ │ │ + rsb r2, r3, #0 │ │ │ │ + sub.w r3, r7, #3 │ │ │ │ + cmp r7, #5 │ │ │ │ str r2, [sp, #132] @ 0x84 │ │ │ │ - lsls r2, r1, #2 │ │ │ │ + mov.w r2, r1, lsl #2 │ │ │ │ + sub.w r1, r7, #2 │ │ │ │ str r2, [sp, #116] @ 0x74 │ │ │ │ - cmp r7, #5 │ │ │ │ mul.w r2, r3, r2 │ │ │ │ str r2, [sp, #144] @ 0x90 │ │ │ │ add.w r2, r4, #1 │ │ │ │ add.w r2, fp, r2, lsl #2 │ │ │ │ str r2, [sp, #16] │ │ │ │ ldr r2, [sp, #28] │ │ │ │ add r2, fp │ │ │ │ str r2, [sp, #20] │ │ │ │ - mul.w r2, r3, r1 │ │ │ │ - sub.w r1, r7, #2 │ │ │ │ + mul.w r2, r3, r0 │ │ │ │ mov.w r2, r2, lsl #2 │ │ │ │ rsb r2, r2, #0 │ │ │ │ str r2, [sp, #136] @ 0x88 │ │ │ │ mul.w r2, r1, r0 │ │ │ │ sub.w r0, r4, #3 │ │ │ │ mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #140] @ 0x8c │ │ │ │ mov.w r2, r0, lsr #1 │ │ │ │ bic.w r0, r0, #1 │ │ │ │ add.w r0, r0, #4 │ │ │ │ add.w r6, r2, #2 │ │ │ │ it le │ │ │ │ movle r6, #2 │ │ │ │ + mov.w r2, r2, lsl #4 │ │ │ │ str r6, [sp, #68] @ 0x44 │ │ │ │ - it gt │ │ │ │ + ite gt │ │ │ │ movgt r6, r0 │ │ │ │ - ldr r0, [sp, #40] @ 0x28 │ │ │ │ - it le │ │ │ │ movle r6, #4 │ │ │ │ + ldr r0, [sp, #40] @ 0x28 │ │ │ │ str r6, [sp, #64] @ 0x40 │ │ │ │ - mov.w r2, r2, lsl #4 │ │ │ │ mov.w r6, r0, lsl #3 │ │ │ │ + mul.w r1, r0, r1 │ │ │ │ str r6, [sp, #120] @ 0x78 │ │ │ │ mov.w r6, r0, lsl #2 │ │ │ │ str r6, [sp, #112] @ 0x70 │ │ │ │ - mul.w r1, r0, r1 │ │ │ │ mul.w r6, r3, r6 │ │ │ │ mul.w r3, r0, r3 │ │ │ │ str r6, [sp, #148] @ 0x94 │ │ │ │ mov r6, r9 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ rsb r3, r3, #0 │ │ │ │ str r3, [sp, #124] @ 0x7c │ │ │ │ mov.w r3, r1, lsl #2 │ │ │ │ str r3, [sp, #128] @ 0x80 │ │ │ │ ite gt │ │ │ │ movgt r3, r2 │ │ │ │ movle r3, #0 │ │ │ │ str r3, [sp, #72] @ 0x48 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #12] │ │ │ │ - subs r3, r4, #1 │ │ │ │ + add.w r3, r4, #4294967295 @ 0xffffffff │ │ │ │ mul.w r3, r0, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #84] @ 0x54 │ │ │ │ - subs r3, r7, r4 │ │ │ │ + sub.w r3, r7, r4 │ │ │ │ mul.w r3, r0, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #88] @ 0x58 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ add r3, r5 │ │ │ │ vldr s15, [r3] │ │ │ │ ldr r3, [sp, #0] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s15, [fp] │ │ │ │ vldr s15, [r5] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #5 │ │ │ │ - ble.w 89984 │ │ │ │ + ble.w 90418 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 898c6 │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ + bne.w 90352 │ │ │ │ + ldr r7, [sp, #0] │ │ │ │ add.w r8, fp, #4 │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ - movs r0, #2 │ │ │ │ + mov.w r0, #2 │ │ │ │ + ldrd r3, r2, [sp, #28] │ │ │ │ ldrd ip, lr, [sp, #16] │ │ │ │ - adds r1, r3, r5 │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ + add.w r1, r3, r5 │ │ │ │ mov r3, r5 │ │ │ │ vldr s15, [r1, #-12] │ │ │ │ - adds r0, #2 │ │ │ │ - vldr s13, [r1, #-8] │ │ │ │ - adds r3, #8 │ │ │ │ - vldr s12, [r3, #-4] │ │ │ │ - subs r1, #8 │ │ │ │ - vldr s11, [r2, #12] │ │ │ │ + add.w r0, r0, #2 │ │ │ │ + sub.w r1, r1, #8 │ │ │ │ cmp r4, r0 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ + vldr s13, [r1] │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + vldr s12, [r3, #-4] │ │ │ │ + vldr s11, [r2, #4] │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r3] │ │ │ │ - add.w r2, r2, #8 │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vldr s12, [r2] │ │ │ │ vadd.f32 s9, s10, s14 │ │ │ │ vsub.f32 s14, s14, s10 │ │ │ │ vmul.f32 s10, s14, s12 │ │ │ │ vmul.f32 s14, s14, s11 │ │ │ │ @@ -148386,92 +151415,92 @@ │ │ │ │ vstmdb r7!, {s14} │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s14, s10, s11 │ │ │ │ vnmls.f32 s15, s10, s12 │ │ │ │ vstmia ip!, {s14} │ │ │ │ vstmdb lr!, {s15} │ │ │ │ - bgt.n 89602 │ │ │ │ + bgt.n 90062 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ str r3, [sp, #4] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 896d0 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + bne.n 90138 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ - adds r3, r5, r3 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + add r3, r5 │ │ │ │ vldr s14, [r3] │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ - adds r3, r5, r3 │ │ │ │ + add r3, r5 │ │ │ │ vldr s13, [r3] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ add.w r2, r3, r1, lsl #3 │ │ │ │ add.w r3, fp, r1, lsl #2 │ │ │ │ vldr s15, [r2] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s15, [r2] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - subs r3, r3, r1 │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ add.w r3, fp, r3, lsl #2 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr.w r0, [sl, #64] @ 0x40 │ │ │ │ mov r2, fp │ │ │ │ mov r1, fp │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr.w r3, [sl, #72] @ 0x48 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ vldr s11, [fp] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ vldr s13, [r2] │ │ │ │ - add.w r7, r3, #8 │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ - vldr s15, [r3, #4] │ │ │ │ + add.w r7, r3, #8 │ │ │ │ vldr s12, [r3] │ │ │ │ + vldr s15, [r3, #4] │ │ │ │ add r2, r6 │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s14, s12, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ vstr s15, [r2] │ │ │ │ ldr r2, [sp, #8] │ │ │ │ cmp r2, #5 │ │ │ │ - ble.n 897a8 │ │ │ │ + ble.n 90220 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - adds r3, #24 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ cmp r2, #1 │ │ │ │ - bne.n 8980c │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ + bne.w 9029a │ │ │ │ + ldr.w ip, [sp] │ │ │ │ add.w r9, fp, #4 │ │ │ │ + mov.w r0, #2 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ ldrd lr, r8, [sp, #16] │ │ │ │ add r2, r6 │ │ │ │ - ldr.w ip, [sp] │ │ │ │ - movs r0, #2 │ │ │ │ vldmia r9!, {s9} │ │ │ │ - adds r1, #8 │ │ │ │ + add.w r0, r0, #2 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + cmp r4, r0 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ vldmdb ip!, {s15} │ │ │ │ - adds r0, #2 │ │ │ │ - vldr s11, [r3, #-16] │ │ │ │ - subs r2, #8 │ │ │ │ + sub.w r2, r2, #8 │ │ │ │ vldmdb r8!, {s13} │ │ │ │ - adds r3, #16 │ │ │ │ - vsub.f32 s14, s15, s9 │ │ │ │ - vldr s7, [r3, #-28] @ 0xffffffe4 │ │ │ │ vldmia lr!, {s10} │ │ │ │ + vldr s11, [r3, #-32] @ 0xffffffe0 │ │ │ │ + vsub.f32 s14, s15, s9 │ │ │ │ vadd.f32 s15, s15, s9 │ │ │ │ - cmp r4, r0 │ │ │ │ + vldr s7, [r3, #-28] @ 0xffffffe4 │ │ │ │ vsub.f32 s8, s10, s13 │ │ │ │ vmul.f32 s12, s14, s11 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vmla.f32 s12, s8, s7 │ │ │ │ vnmls.f32 s14, s8, s11 │ │ │ │ vstr s12, [r1, #-4] │ │ │ │ vstr s14, [r2] │ │ │ │ @@ -148480,137 +151509,138 @@ │ │ │ │ vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s13, s14, s11 │ │ │ │ vnmls.f32 s15, s14, s12 │ │ │ │ vstr s13, [r1] │ │ │ │ vstr s15, [r2, #-4] │ │ │ │ - bgt.n 89736 │ │ │ │ + bgt.n 901a4 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - adds r7, #16 │ │ │ │ + add.w r7, r7, #16 │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 897ea │ │ │ │ + bne.n 90264 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ vldr s12, [r7] │ │ │ │ vldr s15, [r7, #4] │ │ │ │ add.w r3, fp, r2, lsl #2 │ │ │ │ vldr s11, [r3] │ │ │ │ - adds r3, r4, r2 │ │ │ │ + add.w r3, r4, r2 │ │ │ │ add.w r3, fp, r3, lsl #2 │ │ │ │ - vmul.f32 s14, s12, s11 │ │ │ │ vldr s13, [r3] │ │ │ │ + vmul.f32 s14, s12, s11 │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ vnmls.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add r3, r6 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vstr s14, [r3] │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add r3, r6 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r5, r2 │ │ │ │ ldr r2, [sp, #56] @ 0x38 │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #12] │ │ │ │ add r6, r2 │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 895c0 │ │ │ │ + bne.w 9001c │ │ │ │ mov r0, fp │ │ │ │ add sp, #156 @ 0x9c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ add.w r2, fp, #4 │ │ │ │ - ldr r0, [sp, #112] @ 0x70 │ │ │ │ - str r2, [sp, #92] @ 0x5c │ │ │ │ + ldr.w lr, [sp] │ │ │ │ mov.w ip, #2 │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ + strd r2, fp, [sp, #92] @ 0x5c │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + strd r7, sl, [sp, #100] @ 0x64 │ │ │ │ ldr r2, [sp, #148] @ 0x94 │ │ │ │ - adds r1, r0, r6 │ │ │ │ - strd fp, r7, [sp, #96] @ 0x60 │ │ │ │ - mov r7, r0 │ │ │ │ - adds r2, r6, r2 │ │ │ │ - str.w sl, [sp, #104] @ 0x68 │ │ │ │ + add.w r1, r0, r6 │ │ │ │ str r5, [sp, #108] @ 0x6c │ │ │ │ - ldrd r8, r9, [sp, #16] │ │ │ │ + mov r7, r0 │ │ │ │ ldr r5, [sp, #92] @ 0x5c │ │ │ │ - ldr.w lr, [sp] │ │ │ │ str r6, [sp, #92] @ 0x5c │ │ │ │ - ldr.w fp, [sp, #128] @ 0x80 │ │ │ │ - ldr.w sl, [sp, #124] @ 0x7c │ │ │ │ + ldrd sl, fp, [sp, #124] @ 0x7c │ │ │ │ + add r2, r6 │ │ │ │ ldr r6, [sp, #120] @ 0x78 │ │ │ │ - vldmia r5!, {s13} │ │ │ │ add.w r0, r2, sl │ │ │ │ - vldmdb lr!, {s9} │ │ │ │ + add.w ip, ip, #2 │ │ │ │ + vldmia r5!, {s13} │ │ │ │ add r0, fp │ │ │ │ + cmp r4, ip │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldmdb lr!, {s9} │ │ │ │ vldmia r8!, {s14} │ │ │ │ - add.w ip, ip, #2 │ │ │ │ vldmdb r9!, {s10} │ │ │ │ - adds r3, #16 │ │ │ │ vsub.f32 s7, s9, s13 │ │ │ │ - vldr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ vldr s8, [r3, #-32] @ 0xffffffe0 │ │ │ │ vadd.f32 s13, s13, s9 │ │ │ │ + vldr s15, [r3, #-28] @ 0xffffffe4 │ │ │ │ vsub.f32 s11, s14, s10 │ │ │ │ vadd.f32 s14, s14, s10 │ │ │ │ - cmp r4, ip │ │ │ │ vmul.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vmla.f32 s12, s8, s7 │ │ │ │ vnmls.f32 s15, s8, s11 │ │ │ │ vstr s12, [r1] │ │ │ │ vstr s15, [r0] │ │ │ │ add.w r0, r1, r7 │ │ │ │ - vldr s15, [r3, #-20] @ 0xffffffec │ │ │ │ add r1, r6 │ │ │ │ vldr s11, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s15, [r3, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s12, s15, s14 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ vmla.f32 s12, s11, s13 │ │ │ │ vnmls.f32 s15, s11, s14 │ │ │ │ vstr s12, [r0] │ │ │ │ vstr s15, [r2] │ │ │ │ sub.w r2, r2, r6 │ │ │ │ - bgt.n 89840 │ │ │ │ - ldrd fp, r7, [sp, #96] @ 0x60 │ │ │ │ - ldrd sl, r5, [sp, #104] @ 0x68 │ │ │ │ - ldr r6, [sp, #92] @ 0x5c │ │ │ │ - b.n 897a2 │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ + bgt.n 902ca │ │ │ │ + ldrd r6, fp, [sp, #92] @ 0x5c │ │ │ │ + ldrd r7, sl, [sp, #100] @ 0x64 │ │ │ │ + ldr r5, [sp, #108] @ 0x6c │ │ │ │ + b.n 90218 │ │ │ │ + ldr.w ip, [sp] │ │ │ │ add.w r9, fp, #4 │ │ │ │ - ldr r0, [sp, #116] @ 0x74 │ │ │ │ - movs r7, #2 │ │ │ │ - adds r1, r5, r3 │ │ │ │ + mov.w r7, #2 │ │ │ │ str.w fp, [sp, #4] │ │ │ │ - adds r2, r0, r5 │ │ │ │ + ldr r0, [sp, #116] @ 0x74 │ │ │ │ str.w sl, [sp, #24] │ │ │ │ - str r5, [sp, #92] @ 0x5c │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ + strd r5, r6, [sp, #92] @ 0x5c │ │ │ │ ldrd lr, r8, [sp, #16] │ │ │ │ - str r6, [sp, #96] @ 0x60 │ │ │ │ - ldr.w ip, [sp] │ │ │ │ + add.w r2, r0, r5 │ │ │ │ mov r6, r0 │ │ │ │ ldr.w fp, [sp, #140] @ 0x8c │ │ │ │ - ldr.w sl, [sp, #136] @ 0x88 │ │ │ │ - ldr r5, [sp, #132] @ 0x84 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ + ldrd r5, sl, [sp, #132] @ 0x84 │ │ │ │ add.w r0, r1, sl │ │ │ │ - vldr s14, [r1] │ │ │ │ + add.w r7, r7, #2 │ │ │ │ add r0, fp │ │ │ │ - vldr s11, [r3, #8] │ │ │ │ - adds r7, #2 │ │ │ │ - add r1, r5 │ │ │ │ - adds r3, #8 │ │ │ │ + vldr s14, [r1] │ │ │ │ cmp r7, r4 │ │ │ │ + add r1, r5 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ vldr s12, [r0] │ │ │ │ add.w r0, r2, r6 │ │ │ │ - vadd.f32 s15, s12, s14 │ │ │ │ vldr s13, [r0] │ │ │ │ + vldr s11, [r3] │ │ │ │ + vadd.f32 s15, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vldr s14, [r2] │ │ │ │ sub.w r2, r2, r5 │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vldr s14, [r3, #4] │ │ │ │ vadd.f32 s9, s15, s10 │ │ │ │ @@ -148625,175 +151655,177 @@ │ │ │ │ vsub.f32 s15, s13, s12 │ │ │ │ vmul.f32 s13, s14, s10 │ │ │ │ vmul.f32 s14, s14, s15 │ │ │ │ vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s14, s11, s10 │ │ │ │ vstmia lr!, {s13} │ │ │ │ vstmdb r8!, {s14} │ │ │ │ - blt.n 898f6 │ │ │ │ + blt.n 90386 │ │ │ │ ldr.w fp, [sp, #4] │ │ │ │ ldr.w sl, [sp, #24] │ │ │ │ ldrd r5, r6, [sp, #92] @ 0x5c │ │ │ │ - b.n 89678 │ │ │ │ - movs r3, #1 │ │ │ │ + b.n 900de │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ - movs r3, #2 │ │ │ │ + mov.w r3, #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ - b.n 89680 │ │ │ │ + b.n 900e6 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ - ldr r3, [r0, #68] @ 0x44 │ │ │ │ - sub sp, #156 @ 0x9c │ │ │ │ - ldr r5, [r0, #88] @ 0x58 │ │ │ │ - ldrd r7, r6, [r0, #92] @ 0x5c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #156 @ 0x9c │ │ │ │ + ldr r3, [r0, #68] @ 0x44 │ │ │ │ str r2, [sp, #4] │ │ │ │ ldr r2, [r0, #76] @ 0x4c │ │ │ │ + ldrd r5, r7, [r0, #88] @ 0x58 │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + ldr r6, [r0, #96] @ 0x60 │ │ │ │ str r2, [sp, #60] @ 0x3c │ │ │ │ ldr r2, [r0, #80] @ 0x50 │ │ │ │ + str r3, [sp, #32] │ │ │ │ str r2, [sp, #36] @ 0x24 │ │ │ │ ldr r2, [r0, #84] @ 0x54 │ │ │ │ - ldr r3, [r3, #0] │ │ │ │ - str r3, [sp, #32] │ │ │ │ - lsls r3, r2, #2 │ │ │ │ + str r5, [sp, #40] @ 0x28 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ + str r2, [sp, #8] │ │ │ │ add.w r4, r2, r2, lsr #31 │ │ │ │ mov r0, r3 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r5, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #28] │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov fp, r0 │ │ │ │ - ble.w 89cf8 │ │ │ │ + ble.w 907ea │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - asrs r4, r4, #1 │ │ │ │ - ldr r0, [sp, #60] @ 0x3c │ │ │ │ - subs r1, r4, #1 │ │ │ │ - subs r3, #1 │ │ │ │ + mov.w r4, r4, asr #1 │ │ │ │ mov sl, r8 │ │ │ │ + ldr r0, [sp, #60] @ 0x3c │ │ │ │ + add.w r1, r4, #4294967295 @ 0xffffffff │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ mul.w r2, r0, r3 │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ add.w r2, fp, r4, lsl #2 │ │ │ │ str r2, [sp, #0] │ │ │ │ mul.w r2, r0, r1 │ │ │ │ - lsls r5, r2, #2 │ │ │ │ + mov.w r5, r2, lsl #2 │ │ │ │ add r2, r0 │ │ │ │ - str r5, [sp, #76] @ 0x4c │ │ │ │ - lsls r2, r2, #2 │ │ │ │ - str r2, [sp, #80] @ 0x50 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + strd r5, r2, [sp, #76] @ 0x4c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - adds r2, r4, #1 │ │ │ │ - lsls r5, r3, #2 │ │ │ │ + add.w r2, r4, #1 │ │ │ │ + mov.w r5, r3, lsl #2 │ │ │ │ str r5, [sp, #48] @ 0x30 │ │ │ │ - lsls r5, r7, #2 │ │ │ │ + mov.w r5, r7, lsl #2 │ │ │ │ str r5, [sp, #52] @ 0x34 │ │ │ │ - lsls r5, r6, #2 │ │ │ │ + mov.w r5, r6, lsl #2 │ │ │ │ ldr r6, [sp, #8] │ │ │ │ str r5, [sp, #56] @ 0x38 │ │ │ │ - lsls r5, r0, #3 │ │ │ │ - subs r3, r6, #3 │ │ │ │ + mov.w r5, r0, lsl #3 │ │ │ │ str r5, [sp, #128] @ 0x80 │ │ │ │ - lsls r5, r0, #2 │ │ │ │ + mov.w r5, r0, lsl #2 │ │ │ │ + sub.w r3, r6, #3 │ │ │ │ str r5, [sp, #132] @ 0x84 │ │ │ │ mul.w r5, r5, r3 │ │ │ │ str r5, [sp, #144] @ 0x90 │ │ │ │ add.w r5, fp, r2, lsl #2 │ │ │ │ mul.w r2, r3, r0 │ │ │ │ str r5, [sp, #16] │ │ │ │ ldr r5, [sp, #28] │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ add r5, fp │ │ │ │ str r5, [sp, #20] │ │ │ │ - negs r5, r2 │ │ │ │ + rsb r5, r2, #0 │ │ │ │ str r5, [sp, #136] @ 0x88 │ │ │ │ mov r5, r6 │ │ │ │ - subs r6, #2 │ │ │ │ + sub.w r6, r6, #2 │ │ │ │ cmp r5, #5 │ │ │ │ mul.w r2, r6, r0 │ │ │ │ mov.w r0, r2, lsl #2 │ │ │ │ sub.w r2, r4, #3 │ │ │ │ str r0, [sp, #140] @ 0x8c │ │ │ │ mov.w r0, r2, lsr #1 │ │ │ │ bic.w r2, r2, #1 │ │ │ │ add.w r2, r2, #4 │ │ │ │ add.w r7, r0, #2 │ │ │ │ it le │ │ │ │ movle r7, #2 │ │ │ │ + mov.w r0, r0, lsl #4 │ │ │ │ str r7, [sp, #68] @ 0x44 │ │ │ │ - it gt │ │ │ │ + ite gt │ │ │ │ movgt r7, r2 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - it le │ │ │ │ movle r7, #4 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r7, [sp, #64] @ 0x40 │ │ │ │ - mov.w r0, r0, lsl #4 │ │ │ │ mov.w r7, r2, lsl #3 │ │ │ │ + mul.w r6, r2, r6 │ │ │ │ str r7, [sp, #116] @ 0x74 │ │ │ │ mov.w r7, r2, lsl #2 │ │ │ │ str r7, [sp, #112] @ 0x70 │ │ │ │ - mul.w r6, r2, r6 │ │ │ │ mul.w r7, r3, r7 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ str r7, [sp, #148] @ 0x94 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ rsb r3, r3, #0 │ │ │ │ str r3, [sp, #120] @ 0x78 │ │ │ │ mov r3, r2 │ │ │ │ mov.w r2, r6, lsl #2 │ │ │ │ + ldr r6, [sp, #4] │ │ │ │ + mul.w r1, r3, r1 │ │ │ │ str r2, [sp, #124] @ 0x7c │ │ │ │ ite gt │ │ │ │ movgt r2, r0 │ │ │ │ movle r2, #0 │ │ │ │ str r2, [sp, #72] @ 0x48 │ │ │ │ - mul.w r1, r3, r1 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ str r2, [sp, #12] │ │ │ │ mov r2, r3 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ - lsls r3, r1, #2 │ │ │ │ + mov.w r3, r1, lsl #2 │ │ │ │ str r3, [sp, #84] @ 0x54 │ │ │ │ - subs r3, r5, r4 │ │ │ │ + sub.w r3, r5, r4 │ │ │ │ mov r5, r9 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - lsls r3, r3, #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #88] @ 0x58 │ │ │ │ vldr s15, [r5] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ add r3, r5 │ │ │ │ vstr s15, [fp] │ │ │ │ vldr s15, [r3] │ │ │ │ ldr r3, [sp, #0] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #5 │ │ │ │ - ble.w 89e78 │ │ │ │ + ble.w 90984 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 89dbe │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ - add.w r8, fp, #4 │ │ │ │ - ldrd ip, lr, [sp, #16] │ │ │ │ - adds r0, r3, r5 │ │ │ │ + bne.w 908c0 │ │ │ │ ldr r7, [sp, #0] │ │ │ │ + add.w r8, fp, #4 │ │ │ │ mov r1, r5 │ │ │ │ + mov.w r2, #2 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ + ldrd ip, lr, [sp, #16] │ │ │ │ + add.w r0, r3, r5 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ - movs r2, #2 │ │ │ │ - vldr s13, [r1, #4] │ │ │ │ - subs r0, #8 │ │ │ │ - vldr s11, [r3, #12] │ │ │ │ - adds r2, #2 │ │ │ │ - adds r1, #8 │ │ │ │ - adds r3, #8 │ │ │ │ - vldr s15, [r1] │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + sub.w r0, r0, #8 │ │ │ │ + vldr s13, [r1, #-4] │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ cmp r4, r2 │ │ │ │ + vldr s11, [r3, #4] │ │ │ │ + vldr s15, [r1] │ │ │ │ vadd.f32 s14, s15, s13 │ │ │ │ vsub.f32 s13, s13, s15 │ │ │ │ vldr s15, [r0, #-4] │ │ │ │ vldr s12, [r0] │ │ │ │ vadd.f32 s10, s12, s15 │ │ │ │ vsub.f32 s15, s15, s12 │ │ │ │ vldr s12, [r3] │ │ │ │ @@ -148809,91 +151841,91 @@ │ │ │ │ vstmdb r7!, {s14} │ │ │ │ vmul.f32 s14, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s14, s10, s11 │ │ │ │ vnmls.f32 s15, s10, s12 │ │ │ │ vstmia ip!, {s14} │ │ │ │ vstmdb lr!, {s15} │ │ │ │ - bgt.n 89afc │ │ │ │ + bgt.n 905d0 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ str r3, [sp, #4] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 89bc8 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + bne.n 906a6 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ - adds r3, r5, r3 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + add r3, r5 │ │ │ │ vldr s14, [r3] │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ - adds r3, r5, r3 │ │ │ │ + add r3, r5 │ │ │ │ vldr s13, [r3] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ add.w r2, r3, r1, lsl #3 │ │ │ │ add.w r3, fp, r1, lsl #2 │ │ │ │ vldr s15, [r2] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vmul.f32 s15, s15, s12 │ │ │ │ vstr s15, [r3] │ │ │ │ vldr s15, [r2] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - subs r3, r3, r1 │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ add.w r3, fp, r3, lsl #2 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ vstr s15, [r3] │ │ │ │ ldr.w r0, [sl, #64] @ 0x40 │ │ │ │ mov r2, fp │ │ │ │ mov r1, fp │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr.w r3, [sl, #72] @ 0x48 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ vldr s13, [fp] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ vldr s11, [r2] │ │ │ │ - add.w r7, r3, #8 │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ - vldr s12, [r3, #4] │ │ │ │ + add.w r7, r3, #8 │ │ │ │ vldr s15, [r3] │ │ │ │ + vldr s12, [r3, #4] │ │ │ │ add r2, r6 │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vstr s14, [r6] │ │ │ │ vstr s15, [r2] │ │ │ │ ldr r2, [sp, #8] │ │ │ │ cmp r2, #5 │ │ │ │ - ble.n 89ca0 │ │ │ │ + ble.n 9078e │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ - adds r3, #24 │ │ │ │ + add.w r3, r3, #24 │ │ │ │ cmp r2, #1 │ │ │ │ - bne.n 89d04 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ + bne.w 90808 │ │ │ │ + ldr.w ip, [sp] │ │ │ │ add.w r9, fp, #4 │ │ │ │ + mov.w r0, #2 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ ldrd lr, r8, [sp, #16] │ │ │ │ add r2, r6 │ │ │ │ - ldr.w ip, [sp] │ │ │ │ - movs r0, #2 │ │ │ │ vldmdb ip!, {s13} │ │ │ │ - adds r1, #8 │ │ │ │ + add.w r0, r0, #2 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + cmp r4, r0 │ │ │ │ + add.w r3, r3, #16 │ │ │ │ vldmia r9!, {s9} │ │ │ │ - adds r0, #2 │ │ │ │ + sub.w r2, r2, #8 │ │ │ │ vldmia lr!, {s10} │ │ │ │ - adds r3, #16 │ │ │ │ vldmdb r8!, {s15} │ │ │ │ - subs r2, #8 │ │ │ │ - vsub.f32 s8, s9, s13 │ │ │ │ vldr s7, [r3, #-32] @ 0xffffffe0 │ │ │ │ + vsub.f32 s8, s9, s13 │ │ │ │ vldr s11, [r3, #-28] @ 0xffffffe4 │ │ │ │ - cmp r4, r0 │ │ │ │ vsub.f32 s14, s15, s10 │ │ │ │ vadd.f32 s15, s15, s10 │ │ │ │ vmul.f32 s12, s8, s7 │ │ │ │ vmla.f32 s12, s14, s11 │ │ │ │ vmul.f32 s14, s14, s7 │ │ │ │ vnmls.f32 s14, s8, s11 │ │ │ │ vstr s12, [r1, #-4] │ │ │ │ @@ -148903,137 +151935,138 @@ │ │ │ │ vldr s12, [r3, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s13, s14, s11 │ │ │ │ vmla.f32 s13, s15, s12 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s14, s12 │ │ │ │ vstr s13, [r1] │ │ │ │ vstr s15, [r2, #-4] │ │ │ │ - bgt.n 89c2e │ │ │ │ + bgt.n 90712 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - adds r7, #16 │ │ │ │ + add.w r7, r7, #16 │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r4, r3 │ │ │ │ - bne.n 89ce2 │ │ │ │ + bne.n 907d2 │ │ │ │ ldr r2, [sp, #24] │ │ │ │ - vldr s12, [r7, #4] │ │ │ │ vldr s15, [r7] │ │ │ │ + vldr s12, [r7, #4] │ │ │ │ add.w r3, fp, r2, lsl #2 │ │ │ │ vldr s13, [r3] │ │ │ │ - adds r3, r4, r2 │ │ │ │ + add.w r3, r4, r2 │ │ │ │ add.w r3, fp, r3, lsl #2 │ │ │ │ vldr s11, [r3] │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add r3, r6 │ │ │ │ vnmls.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s15, s12, s13 │ │ │ │ vstr s14, [r3] │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ - adds r3, r6, r3 │ │ │ │ + add r3, r6 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r5, r2 │ │ │ │ ldr r2, [sp, #56] @ 0x38 │ │ │ │ - adds r3, #1 │ │ │ │ str r3, [sp, #12] │ │ │ │ add r6, r2 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 89aba │ │ │ │ + bne.w 9058a │ │ │ │ mov r0, fp │ │ │ │ add sp, #156 @ 0x9c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ add.w r2, fp, #4 │ │ │ │ - ldr r0, [sp, #112] @ 0x70 │ │ │ │ - str r2, [sp, #92] @ 0x5c │ │ │ │ + ldr.w lr, [sp] │ │ │ │ mov.w ip, #2 │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ + strd r2, fp, [sp, #92] @ 0x5c │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + strd r7, sl, [sp, #100] @ 0x64 │ │ │ │ ldr r2, [sp, #148] @ 0x94 │ │ │ │ - adds r1, r0, r6 │ │ │ │ - strd fp, r7, [sp, #96] @ 0x60 │ │ │ │ - mov r7, r0 │ │ │ │ - adds r2, r6, r2 │ │ │ │ - str.w sl, [sp, #104] @ 0x68 │ │ │ │ + add.w r1, r0, r6 │ │ │ │ str r5, [sp, #108] @ 0x6c │ │ │ │ - ldrd r8, r9, [sp, #16] │ │ │ │ + mov r7, r0 │ │ │ │ ldr r5, [sp, #92] @ 0x5c │ │ │ │ - ldr.w lr, [sp] │ │ │ │ str r6, [sp, #92] @ 0x5c │ │ │ │ - ldr.w fp, [sp, #124] @ 0x7c │ │ │ │ - ldr.w sl, [sp, #120] @ 0x78 │ │ │ │ + ldrd sl, fp, [sp, #120] @ 0x78 │ │ │ │ + add r2, r6 │ │ │ │ ldr r6, [sp, #116] @ 0x74 │ │ │ │ - vldmia r8!, {s13} │ │ │ │ add.w r0, r2, sl │ │ │ │ - vldmdb r9!, {s10} │ │ │ │ + add.w ip, ip, #2 │ │ │ │ + vldmia r8!, {s13} │ │ │ │ add r0, fp │ │ │ │ + cmp r4, ip │ │ │ │ + add.w r3, r3, #16 │ │ │ │ + vldmdb r9!, {s10} │ │ │ │ vldmia r5!, {s14} │ │ │ │ - add.w ip, ip, #2 │ │ │ │ vldmdb lr!, {s9} │ │ │ │ - adds r3, #16 │ │ │ │ vsub.f32 s7, s10, s13 │ │ │ │ - vldr s8, [r3, #-28] @ 0xffffffe4 │ │ │ │ vldr s15, [r3, #-32] @ 0xffffffe0 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ + vldr s8, [r3, #-28] @ 0xffffffe4 │ │ │ │ vsub.f32 s11, s14, s9 │ │ │ │ vadd.f32 s14, s14, s9 │ │ │ │ - cmp r4, ip │ │ │ │ vmul.f32 s12, s8, s7 │ │ │ │ vmla.f32 s12, s15, s11 │ │ │ │ vmul.f32 s15, s15, s7 │ │ │ │ vnmls.f32 s15, s8, s11 │ │ │ │ vstr s12, [r1] │ │ │ │ vstr s15, [r0] │ │ │ │ add.w r0, r1, r7 │ │ │ │ - vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ add r1, r6 │ │ │ │ vldr s15, [r3, #-24] @ 0xffffffe8 │ │ │ │ + vldr s11, [r3, #-20] @ 0xffffffec │ │ │ │ vmul.f32 s12, s11, s13 │ │ │ │ vmla.f32 s12, s15, s14 │ │ │ │ vmul.f32 s15, s15, s13 │ │ │ │ vnmls.f32 s15, s11, s14 │ │ │ │ vstr s12, [r0] │ │ │ │ vstr s15, [r2] │ │ │ │ sub.w r2, r2, r6 │ │ │ │ - bgt.n 89d38 │ │ │ │ - ldrd fp, r7, [sp, #96] @ 0x60 │ │ │ │ - ldrd sl, r5, [sp, #104] @ 0x68 │ │ │ │ - ldr r6, [sp, #92] @ 0x5c │ │ │ │ - b.n 89c9a │ │ │ │ - ldr r0, [sp, #132] @ 0x84 │ │ │ │ + bgt.n 90838 │ │ │ │ + ldrd r6, fp, [sp, #92] @ 0x5c │ │ │ │ + ldrd r7, sl, [sp, #100] @ 0x64 │ │ │ │ + ldr r5, [sp, #108] @ 0x6c │ │ │ │ + b.n 90786 │ │ │ │ + ldr.w ip, [sp] │ │ │ │ add.w r9, fp, #4 │ │ │ │ - ldr r3, [sp, #144] @ 0x90 │ │ │ │ - movs r7, #2 │ │ │ │ - adds r1, r0, r5 │ │ │ │ + mov.w r7, #2 │ │ │ │ str.w fp, [sp, #4] │ │ │ │ - adds r2, r5, r3 │ │ │ │ + ldr r0, [sp, #132] @ 0x84 │ │ │ │ str.w sl, [sp, #24] │ │ │ │ - str r5, [sp, #92] @ 0x5c │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ + strd r5, r6, [sp, #92] @ 0x5c │ │ │ │ ldrd lr, r8, [sp, #16] │ │ │ │ - str r6, [sp, #96] @ 0x60 │ │ │ │ - ldr.w ip, [sp] │ │ │ │ + add.w r1, r0, r5 │ │ │ │ mov r6, r0 │ │ │ │ - ldr.w fp, [sp, #140] @ 0x8c │ │ │ │ - ldr.w sl, [sp, #136] @ 0x88 │ │ │ │ + ldrd sl, fp, [sp, #136] @ 0x88 │ │ │ │ + add.w r2, r5, r3 │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ ldr r5, [sp, #128] @ 0x80 │ │ │ │ - adds r0, r1, r6 │ │ │ │ + add.w r0, r1, r6 │ │ │ │ + add.w r7, r7, #2 │ │ │ │ vldr s12, [r1] │ │ │ │ - vldr s13, [r2] │ │ │ │ - adds r7, #2 │ │ │ │ - vldr s11, [r3, #8] │ │ │ │ + cmp r7, r4 │ │ │ │ add r1, r5 │ │ │ │ + add.w r3, r3, #8 │ │ │ │ vldr s14, [r0] │ │ │ │ add.w r0, r2, sl │ │ │ │ add r0, fp │ │ │ │ - subs r2, r2, r5 │ │ │ │ - adds r3, #8 │ │ │ │ - cmp r7, r4 │ │ │ │ + vldr s13, [r2] │ │ │ │ + sub.w r2, r2, r5 │ │ │ │ + vldr s11, [r3] │ │ │ │ vadd.f32 s15, s12, s14 │ │ │ │ vsub.f32 s12, s12, s14 │ │ │ │ vldr s14, [r0] │ │ │ │ vadd.f32 s10, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ vldr s14, [r3, #4] │ │ │ │ vadd.f32 s9, s15, s10 │ │ │ │ @@ -149048,1571 +152081,1620 @@ │ │ │ │ vsub.f32 s15, s13, s12 │ │ │ │ vmul.f32 s13, s14, s10 │ │ │ │ vmul.f32 s14, s14, s15 │ │ │ │ vmla.f32 s13, s11, s15 │ │ │ │ vnmls.f32 s14, s11, s10 │ │ │ │ vstmia lr!, {s13} │ │ │ │ vstmdb r8!, {s14} │ │ │ │ - blt.n 89dee │ │ │ │ + blt.n 908f2 │ │ │ │ ldr.w fp, [sp, #4] │ │ │ │ ldr.w sl, [sp, #24] │ │ │ │ ldrd r5, r6, [sp, #92] @ 0x5c │ │ │ │ - b.n 89b70 │ │ │ │ - movs r3, #1 │ │ │ │ + b.n 9064c │ │ │ │ + mov.w r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ - movs r3, #2 │ │ │ │ + mov.w r3, #2 │ │ │ │ str r3, [sp, #4] │ │ │ │ - b.n 89b78 │ │ │ │ + b.n 90654 │ │ │ │ nop │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ ldr r0, [r0, #100] @ 0x64 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ ldr r6, [r1, #0] │ │ │ │ - mov r5, r1 │ │ │ │ blx f57c │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ mov r2, r0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r5 │ │ │ │ - ldr r1, [pc, #12] @ (89eb4 ) │ │ │ │ + ldr r1, [pc, #20] @ (909d0 ) │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #88] @ 0x58 │ │ │ │ - str r3, [sp, #0] │ │ │ │ add r1, pc │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ blx r6 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - ldr r7, [pc, #712] @ (8a180 ) │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + ldrh r6, [r5, #4] │ │ │ │ movs r6, r0 │ │ │ │ - push {r4, r5, r6, r7, lr} │ │ │ │ + str.w r4, [sp, #-20]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ - sub sp, #12 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ + strd r7, lr, [sp, #12] │ │ │ │ + sub sp, #12 │ │ │ │ + mov.w r7, #1 │ │ │ │ blx fe04 │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ - movs r7, #1 │ │ │ │ - ldr r2, [pc, #60] @ (89f08 ) │ │ │ │ - adds r5, r3, #3 │ │ │ │ add.w r1, r4, #68 @ 0x44 │ │ │ │ + mov r0, r6 │ │ │ │ + ldr r2, [pc, #76] @ (90a48 ) │ │ │ │ + add.w r5, r3, #3 │ │ │ │ ands.w r5, r5, r3, asr #32 │ │ │ │ it cc │ │ │ │ movcc r5, r3 │ │ │ │ + lsl.w r3, r3, r7 │ │ │ │ + mov.w r5, r5, asr #2 │ │ │ │ add r2, pc │ │ │ │ - lsls r3, r7 │ │ │ │ - mov r0, r6 │ │ │ │ - asrs r5, r5, #2 │ │ │ │ - str r7, [sp, #0] │ │ │ │ - adds r5, #1 │ │ │ │ - str r5, [sp, #4] │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + strd r7, r5, [sp] │ │ │ │ mov r5, r2 │ │ │ │ blx fd5c │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ add.w r2, r5, #12 │ │ │ │ - strd r7, r3, [sp] │ │ │ │ add.w r1, r4, #72 @ 0x48 │ │ │ │ mov r0, r6 │ │ │ │ - lsls r3, r3, #3 │ │ │ │ + strd r7, r3, [sp] │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ - ldrb r2, [r5, #3] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ + cbz r6, 90a7c │ │ │ │ movs r6, r0 │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ - lsls r0, r3, #28 │ │ │ │ - bmi.n 89f30 │ │ │ │ + lsls r3, r3, #28 │ │ │ │ + bmi.n 90a90 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r1 │ │ │ │ - ldr.w r8, [r3] │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + ldr r6, [r3, #0] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ - cmp.w r8, #1 │ │ │ │ - beq.n 89f34 │ │ │ │ - movs r0, #0 │ │ │ │ + cmp r6, #1 │ │ │ │ + beq.n 90a96 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - movs r0, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ mov r4, r2 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 89f28 │ │ │ │ + bgt.n 90a74 │ │ │ │ ldr.w r9, [r3, #4] │ │ │ │ tst.w r9, #1 │ │ │ │ - bne.n 89f28 │ │ │ │ + bne.n 90a74 │ │ │ │ ldr r3, [r1, #20] │ │ │ │ sub.w fp, r3, #12 │ │ │ │ bics.w fp, fp, #4 │ │ │ │ - bne.n 89f28 │ │ │ │ - add.w r7, r9, r9, lsr #31 │ │ │ │ - mov.w r5, r9, lsl #2 │ │ │ │ - mov r0, r5 │ │ │ │ - asrs r7, r7, #1 │ │ │ │ + bne.n 90a74 │ │ │ │ + mov.w r8, r9, lsl #2 │ │ │ │ + add.w r5, r9, r9, lsr #31 │ │ │ │ + mov r0, r8 │ │ │ │ + mov.w r5, r5, asr #1 │ │ │ │ blx 1008c │ │ │ │ - mov r2, r8 │ │ │ │ mov sl, r0 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r2, r6 │ │ │ │ + mov r1, r6 │ │ │ │ + mov r0, r5 │ │ │ │ blx fb04 │ │ │ │ - mov r2, r7 │ │ │ │ - mov r8, r0 │ │ │ │ - mov r1, r7 │ │ │ │ - movs r0, #2 │ │ │ │ + mov r6, r0 │ │ │ │ + mov r2, r5 │ │ │ │ + mov r1, r5 │ │ │ │ + mov.w r0, #2 │ │ │ │ blx fb04 │ │ │ │ - mov r3, sl │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, sl │ │ │ │ - mov r0, r8 │ │ │ │ + mov r3, sl │ │ │ │ str.w fp, [sp] │ │ │ │ + mov r2, sl │ │ │ │ + mov r0, r6 │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ - mov r8, r0 │ │ │ │ + mov r6, r0 │ │ │ │ mov r0, sl │ │ │ │ blx ff78 │ │ │ │ - cmp.w r8, #0 │ │ │ │ - beq.n 89f28 │ │ │ │ - ldr r3, [r6, #20] │ │ │ │ + cmp r6, #0 │ │ │ │ + beq.n 90a74 │ │ │ │ + ldr r3, [r7, #20] │ │ │ │ cmp r3, #12 │ │ │ │ - beq.n 8a07a │ │ │ │ - ldr r2, [pc, #212] @ (8a080 ) │ │ │ │ + beq.n 90bee │ │ │ │ + ldr r2, [pc, #228] @ (90bf4 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #212] @ (8a084 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - adds r5, #2 │ │ │ │ + ldr r1, [pc, #228] @ (90bf8 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ + add.w r8, r8, #2 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr r3, [r6, #4] │ │ │ │ - str.w r9, [r0, #84] @ 0x54 │ │ │ │ - add.w r1, r0, #88 @ 0x58 │ │ │ │ mov r4, r0 │ │ │ │ + add.w r1, r0, #88 @ 0x58 │ │ │ │ + ldrd r3, r0, [r7, #4] │ │ │ │ + str.w r9, [r4, #84] @ 0x54 │ │ │ │ ldrd r2, r3, [r3, #8] │ │ │ │ - strd r2, r3, [r0, #76] @ 0x4c │ │ │ │ - movs r3, #0 │ │ │ │ - strd r3, r3, [r0, #68] @ 0x44 │ │ │ │ - ldr r3, [r6, #20] │ │ │ │ - add.w r2, r0, #92 @ 0x5c │ │ │ │ - str r3, [r0, #100] @ 0x64 │ │ │ │ - add.w r3, r0, #96 @ 0x60 │ │ │ │ - str.w r8, [r0, #64] @ 0x40 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ - add r6, sp, #8 │ │ │ │ + str r6, [r4, #64] @ 0x40 │ │ │ │ + strd r2, r3, [r4, #76] @ 0x4c │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r2, r4, #92 @ 0x5c │ │ │ │ + strd r3, r3, [r4, #68] @ 0x44 │ │ │ │ + ldr r3, [r7, #20] │ │ │ │ + add r7, sp, #8 │ │ │ │ + str r3, [r4, #100] @ 0x64 │ │ │ │ + add.w r3, r4, #96 @ 0x60 │ │ │ │ blx fa24 │ │ │ │ - mov r0, r6 │ │ │ │ + mov r0, r7 │ │ │ │ blx f7b0 │ │ │ │ - subs r2, r7, #1 │ │ │ │ - movs r3, #20 │ │ │ │ - add.w r2, r2, r2, lsr #31 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ - adds r3, #2 │ │ │ │ - vmov s15, r3 │ │ │ │ - lsls r3, r2, #4 │ │ │ │ + add.w r3, r5, #4294967295 @ 0xffffffff │ │ │ │ + tst.w r5, #1 │ │ │ │ + add.w r3, r3, r3, lsr #31 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + add.w r2, r3, r3, lsl #2 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ + add.w r2, r2, #2 │ │ │ │ + vmov s15, r2 │ │ │ │ + mov.w r2, r3, lsl #4 │ │ │ │ + add.w r3, r3, r3, lsl #1 │ │ │ │ + add.w r2, r2, #6 │ │ │ │ + add.w r8, r8, r3, lsl #1 │ │ │ │ vcvt.f64.s32 d6, s15 │ │ │ │ - adds r3, #6 │ │ │ │ - vmov s15, r3 │ │ │ │ - movs r3, #6 │ │ │ │ - vcvt.f64.s32 d5, s15 │ │ │ │ - mla r5, r3, r2, r5 │ │ │ │ + vmov s15, r2 │ │ │ │ vstr d6, [sp, #8] │ │ │ │ - vmov s15, r5 │ │ │ │ - lsls r3, r7, #31 │ │ │ │ - vcvt.f64.s32 d7, s15 │ │ │ │ + vcvt.f64.s32 d5, s15 │ │ │ │ + vmov s15, r8 │ │ │ │ vstr d5, [sp, #16] │ │ │ │ + vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [sp, #32] │ │ │ │ - bmi.n 8a052 │ │ │ │ + bne.n 90bca │ │ │ │ vmov.f64 d4, #16 @ 0x40800000 4.0 │ │ │ │ vadd.f64 d6, d6, d4 │ │ │ │ vadd.f64 d7, d7, d4 │ │ │ │ vstr d6, [sp, #8] │ │ │ │ vmov.f64 d6, #32 @ 0x41000000 8.0 │ │ │ │ vstr d7, [sp, #32] │ │ │ │ vadd.f64 d5, d5, d6 │ │ │ │ vstr d5, [sp, #16] │ │ │ │ add.w r5, r4, #8 │ │ │ │ mov r0, r5 │ │ │ │ blx f7b0 │ │ │ │ ldr r0, [r4, #88] @ 0x58 │ │ │ │ mov r2, r5 │ │ │ │ - mov r1, r6 │ │ │ │ + mov r1, r7 │ │ │ │ blx faac │ │ │ │ ldr r0, [r4, #88] @ 0x58 │ │ │ │ mov r2, r5 │ │ │ │ - add.w r1, r8, #8 │ │ │ │ + add.w r1, r6, #8 │ │ │ │ blx faac │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r2, [pc, #12] @ (8a088 ) │ │ │ │ + b.n 90a78 │ │ │ │ + ldr r2, [pc, #12] @ (90bfc ) │ │ │ │ add r2, pc │ │ │ │ - b.n 89fac │ │ │ │ - bl ffd6e082 │ │ │ │ - asrs r2, r4, #27 │ │ │ │ + b.n 90b10 │ │ │ │ + bl 438bf6 │ │ │ │ + ldr r3, [pc, #488] @ (90de4 ) │ │ │ │ movs r7, r0 │ │ │ │ - pli [r1, #255]! │ │ │ │ + pldw [r5, #255]! │ │ │ │ │ │ │ │ -0008a08c : │ │ │ │ - ldr r1, [pc, #24] @ (8a0a8 ) │ │ │ │ - push {r4, lr} │ │ │ │ +00090c00 : │ │ │ │ + ldr r1, [pc, #28] @ (90c20 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - ble.n 8a0f0 │ │ │ │ - movs r6, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + asrs r0, r5, #6 │ │ │ │ + movs r7, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r3, r0 │ │ │ │ - ldr r5, [r0, #68] @ 0x44 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ - mov r6, r2 │ │ │ │ - ldr r2, [r0, #72] @ 0x48 │ │ │ │ + ldrd r7, r2, [r0, #68] @ 0x44 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [r0, #76] @ 0x4c │ │ │ │ + ldr.w r8, [r0, #84] @ 0x54 │ │ │ │ + str r7, [sp, #8] │ │ │ │ str r0, [sp, #64] @ 0x40 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - ldr r0, [r0, #80] @ 0x50 │ │ │ │ + ldrd r1, r0, [r0, #76] @ 0x4c │ │ │ │ + ldr r7, [r3, #88] @ 0x58 │ │ │ │ add.w r4, r1, r1, lsr #31 │ │ │ │ - ldrd r7, r5, [r3, #84] @ 0x54 │ │ │ │ - lsls r3, r1, #2 │ │ │ │ - str r0, [sp, #56] @ 0x38 │ │ │ │ - mov r0, r3 │ │ │ │ - mov r8, r3 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ + mov r6, r1 │ │ │ │ str r1, [sp, #4] │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + str r2, [sp, #44] @ 0x2c │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + mov r0, r1 │ │ │ │ + mov r9, r1 │ │ │ │ + str r1, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ - mov r9, r0 │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ + str r0, [sp, #148] @ 0x94 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 8a4b2 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - asrs r4, r4, #1 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - str r7, [sp, #72] @ 0x48 │ │ │ │ - lsls r2, r4, #2 │ │ │ │ - str r2, [sp, #104] @ 0x68 │ │ │ │ - lsls r3, r1, #1 │ │ │ │ - str r3, [sp, #84] @ 0x54 │ │ │ │ + ble.w 9107e │ │ │ │ + mov.w r3, r6, lsl #1 │ │ │ │ + mov ip, r0 │ │ │ │ + mov r1, r6 │ │ │ │ + mov.w r4, r4, asr #1 │ │ │ │ + cmp r1, #3 │ │ │ │ + vldr s16, [pc, #624] @ 90efc │ │ │ │ mov r0, r3 │ │ │ │ - add r3, r1 │ │ │ │ + add r3, r6 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov r6, ip │ │ │ │ + add.w fp, r9, ip │ │ │ │ str r3, [sp, #16] │ │ │ │ - subs r3, r1, r4 │ │ │ │ - add r2, r9 │ │ │ │ - str r2, [sp, #112] @ 0x70 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ - adds r3, r4, #1 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + str r7, [sp, #76] @ 0x4c │ │ │ │ + ldr r7, [sp, #8] │ │ │ │ + str r0, [sp, #84] @ 0x54 │ │ │ │ + str r3, [sp, #100] @ 0x64 │ │ │ │ + add r3, r6 │ │ │ │ + str r3, [sp, #108] @ 0x6c │ │ │ │ + sub.w r3, r1, r4 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + str r3, [sp, #104] @ 0x68 │ │ │ │ + add r3, r6 │ │ │ │ + mov r6, fp │ │ │ │ + str r3, [sp, #112] @ 0x70 │ │ │ │ + add.w r3, r4, #1 │ │ │ │ str r3, [sp, #28] │ │ │ │ - lsls r7, r5, #2 │ │ │ │ add.w r3, r3, r3, lsr #31 │ │ │ │ - str r2, [sp, #108] @ 0x6c │ │ │ │ - add r2, r9 │ │ │ │ - str r2, [sp, #116] @ 0x74 │ │ │ │ add.w r3, r4, r3, asr #1 │ │ │ │ - ldr r5, [sp, #8] │ │ │ │ and.w r2, r3, #1 │ │ │ │ str r2, [sp, #80] @ 0x50 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - cmp r1, #3 │ │ │ │ - str r7, [sp, #76] @ 0x4c │ │ │ │ - add.w r7, r1, #4294967295 @ 0xffffffff │ │ │ │ - str r7, [sp, #60] @ 0x3c │ │ │ │ - sub.w r7, r7, r4 │ │ │ │ - vldr s16, [pc, #500] @ 8a32c │ │ │ │ mul.w r3, r2, r4 │ │ │ │ - str r7, [sp, #88] @ 0x58 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ - mov.w r3, r5, lsl #4 │ │ │ │ - rsb fp, r3, #0 │ │ │ │ - mul.w r3, r5, r7 │ │ │ │ - mov.w r5, r3, lsl #2 │ │ │ │ + mov.w r3, r8, lsl #2 │ │ │ │ + str r3, [sp, #72] @ 0x48 │ │ │ │ + mov.w r3, r7, lsl #4 │ │ │ │ + rsb sl, r3, #0 │ │ │ │ + add.w r3, r1, #4294967295 @ 0xffffffff │ │ │ │ + mov fp, sl │ │ │ │ + str r3, [sp, #60] @ 0x3c │ │ │ │ + sub.w r3, r3, r4 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + mul.w r3, r7, r3 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ + str r7, [sp, #136] @ 0x88 │ │ │ │ + ldr r7, [sp, #56] @ 0x38 │ │ │ │ mov.w r3, r7, lsr #2 │ │ │ │ - str r5, [sp, #144] @ 0x90 │ │ │ │ - add.w r5, r3, #1 │ │ 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@ 0x3c │ │ │ │ + mul.w r7, r3, r7 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - str r5, [sp, #48] @ 0x30 │ │ │ │ + str r7, [sp, #144] @ 0x90 │ │ │ │ + mov r7, ip │ │ │ │ mul.w r3, r2, r3 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ - str r3, [sp, #136] @ 0x88 │ │ │ │ + str r3, [sp, #128] @ 0x80 │ │ │ │ sub.w r3, r4, #2 │ │ │ │ bic.w r2, r3, #1 │ │ │ │ mov.w r3, r3, lsr #1 │ │ │ │ add.w r2, r2, #3 │ │ │ │ - add.w r3, r3, #1 │ │ │ │ - itt le │ │ │ │ + it le │ │ │ │ movle r2, #3 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + it le │ │ │ │ movle r3, #1 │ │ │ │ - str r2, [sp, #92] @ 0x5c │ │ │ │ - str r3, [sp, #100] @ 0x64 │ │ │ │ - movs r3, #0 │ │ │ │ + str r2, [sp, #88] @ 0x58 │ │ │ │ + str r3, [sp, #96] @ 0x60 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ - subs r3, r0, #1 │ │ │ │ + add.w r3, r0, #4294967295 @ 0xffffffff │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r4 │ │ │ │ - ble.w 8a77c │ │ │ │ + ble.w 91382 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #1 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - bne.w 8a6b2 │ │ │ │ - ldr r2, [sp, #108] @ 0x6c │ │ │ │ - adds r1, r3, r2 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - mov r2, r9 │ │ │ │ + bne.w 912a4 │ │ │ │ + ldr r2, [sp, #104] @ 0x68 │ │ │ │ + add.w r1, r3, r2 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + mov r2, r7 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - adds r0, r3, #4 │ │ │ │ - add r0, r9 │ │ │ │ - ldr.w r5, [r1, #-4] │ │ │ │ - subs r1, #16 │ │ │ │ - str.w r5, [r2], #4 │ │ │ │ + add.w r0, r3, #4 │ │ │ │ + add r0, r7 │ │ │ │ + ldr.w ip, [r1, #-4] │ │ │ │ + sub.w r1, r1, #16 │ │ │ │ + str.w ip, [r2], #4 │ │ │ │ cmp r2, r0 │ │ │ │ - bne.n 8a1f2 │ │ │ │ - adds r2, r4, #4 │ │ │ │ + bne.n 90d94 │ │ │ │ + add.w r2, r4, #4 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ cmp r3, r2 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ - bge.n 8a254 │ │ │ │ + ldr r2, [sp, #92] @ 0x5c │ │ │ │ + bge.n 90e08 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - mov.w lr, r2, lsl #2 │ │ │ │ - ldr r5, [sp, #36] @ 0x24 │ │ │ │ - add.w ip, r9, #4 │ │ │ │ - subs r0, r3, r1 │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ + add.w lr, r7, #4 │ │ │ │ + add.w r9, r7, r8 │ │ │ │ + add lr, r8 │ │ │ │ + sub.w r0, r3, r1 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ - subs r5, r5, r3 │ │ │ │ - add ip, lr │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ add.w r0, r1, r0, lsl #2 │ │ │ │ - add r5, ip │ │ │ │ - add.w r1, r9, lr │ │ │ │ - mov ip, r0 │ │ │ │ - adds r0, #16 │ │ │ │ - vldr s15, [ip] │ │ │ │ + ldr r1, [sp, #36] @ 0x24 │ │ │ │ + sub.w ip, r1, r3 │ │ │ │ + mov r1, r9 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, lr │ │ │ │ + mov lr, r0 │ │ │ │ + add.w r0, r0, #16 │ │ │ │ + vldr s15, [lr] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r1!, {s15} │ │ │ │ - cmp r1, r5 │ │ │ │ - bne.n 8a22e │ │ │ │ + cmp r1, ip │ │ │ │ + bne.n 90dda │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ - adds r2, #1 │ │ │ │ - subs r1, r1, r3 │ │ │ │ - adds r3, #4 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ bic.w r0, r1, #3 │ │ │ │ - add r3, r0 │ │ │ │ add.w r2, r2, r1, lsr #2 │ │ │ │ + add r3, r0 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ cmp r1, r3 │ │ │ │ - ble.n 8a2a8 │ │ │ │ + ble.n 90e6a │ │ │ │ ldr r1, [sp, #8] │ │ │ │ cmp r1, #1 │ │ │ │ - bne.w 8a67a │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - mov.w lr, r2, lsl #2 │ │ │ │ - ldr r5, [sp, #32] │ │ │ │ - add.w ip, r9, #4 │ │ │ │ + bne.w 9126a │ │ │ │ ldr r0, [sp, #0] │ │ │ │ - subs r1, r1, r3 │ │ │ │ - subs r5, r5, r3 │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ + add.w lr, r7, #4 │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ + add lr, r8 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + add.w r9, r0, r1, lsl #2 │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + add.w r0, r7, r8 │ │ │ │ + sub.w ip, r1, r3 │ │ │ │ + mov r1, r9 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ add ip, lr │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add.w r1, r0, r1, lsl #2 │ │ │ │ - add r5, ip │ │ │ │ - add.w r0, r9, lr │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ - subs r1, #16 │ │ │ │ + sub.w r1, r1, #16 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s15} │ │ │ │ - cmp r5, r0 │ │ │ │ - bne.n 8a284 │ │ │ │ + cmp ip, r0 │ │ │ │ + bne.n 90e3e │ │ │ │ ldr r1, [sp, #32] │ │ │ │ - adds r2, #1 │ │ │ │ - subs r1, r1, r3 │ │ │ │ - adds r3, #4 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ bic.w r0, r1, #3 │ │ │ │ - add r3, r0 │ │ │ │ add.w r2, r2, r1, lsr #2 │ │ │ │ + add r3, r0 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ cmp r1, r3 │ │ │ │ - ble.n 8a2fc │ │ │ │ + ble.n 90ec6 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ cmp r1, #1 │ │ │ │ - bne.w 8a71a │ │ │ │ + bne.w 9131a │ │ │ │ ldr r1, [sp, #16] │ │ │ │ - mov.w r8, r2, lsl #2 │ │ │ │ - ldr r5, [sp, #12] │ │ │ │ - add.w lr, r9, #4 │ │ │ │ - subs r0, r3, r1 │ │ │ │ + mov.w r9, r2, lsl #2 │ │ │ │ + add.w r8, r7, #4 │ │ │ │ + add.w sl, r7, r9 │ │ │ │ + add r8, r9 │ │ │ │ + sub.w r0, r3, r1 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - add lr, r8 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ add.w r0, r1, r0, lsl #2 │ │ │ │ - add r5, lr │ │ │ │ - add.w r1, r9, r8 │ │ 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r1, r1, asr #1 │ │ │ │ ite ne │ │ │ │ vnegne.f32 s13, s14 │ │ │ │ vmoveq.f32 s13, s14 │ │ │ │ - tst.w r9, #1 │ │ │ │ - add.w r9, r6, r3, lsl #2 │ │ │ │ - ite ne │ │ │ │ - vnegne.f32 s10, s11 │ │ │ │ - vmoveq.f32 s10, s11 │ │ │ │ + lsls r7, r7, #31 │ │ │ │ + add.w r7, r5, r2, lsl #2 │ │ │ │ + vldr s15, [lr] │ │ │ │ + ite mi │ │ │ │ + vnegmi.f32 s10, s11 │ │ │ │ + vmovpl.f32 s10, s11 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vmul.f32 s13, s13, s16 │ │ │ │ - vstr s13, [r9, #-4] │ │ │ │ - add.w r9, ip, #1 │ │ │ │ - add.w r9, r9, r9, lsr #31 │ │ │ │ - add.w r9, r0, r9, asr #1 │ │ │ │ - tst.w r9, #1 │ │ │ │ - add.w r9, ip, ip, lsr #31 │ │ │ │ + vstr s13, [r7, #-4] │ │ │ │ + add.w r7, ip, #1 │ │ │ │ + add.w r7, r7, r7, lsr #31 │ │ │ │ + add.w r7, r1, r7, asr #1 │ │ │ │ + lsls r7, r7, #31 │ │ │ │ + add.w r7, ip, ip, lsr #31 │ │ │ │ add.w ip, ip, #4294967295 @ 0xffffffff │ │ │ │ - add.w r0, r0, r9, asr #1 │ │ │ │ - add.w r9, r5, r5, lsr #31 │ │ │ │ - it ne │ │ │ │ - vnegne.f32 s14, s14 │ │ │ │ - lsls r0, r0, #31 │ │ │ │ - sub.w r0, r4, r3 │ │ │ │ - add.w r9, r0, r9, asr #1 │ │ │ │ + add.w r1, r1, r7, asr #1 │ │ │ │ + it mi │ │ │ │ + vnegmi.f32 s14, s14 │ │ │ │ + add.w r7, r0, r0, lsr #31 │ │ │ │ + lsls r1, r1, #31 │ │ │ │ + sub.w r1, r4, r2 │ │ │ │ + add.w r7, r1, r7, asr #1 │ │ │ │ it mi │ │ │ │ vnegmi.f32 s11, s11 │ │ │ │ - tst.w r9, #1 │ │ │ │ - add.w r9, r0, r0, lsr #31 │ │ │ │ - add.w r9, r0, r9, asr #1 │ │ │ │ + lsls r7, r7, #31 │ │ │ │ + add.w r7, r1, r1, lsr #31 │ │ │ │ + add.w r7, r1, r7, asr #1 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ vstmdb sl!, {s14} │ │ │ │ - ite eq │ │ │ │ - vmoveq.f32 s14, s15 │ │ │ │ - vnegne.f32 s14, s15 │ │ │ │ - tst.w r9, #1 │ │ │ │ - add.w r9, r6, r5, lsl #2 │ │ │ │ - add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ - ite ne │ │ │ │ - vnegne.f32 s13, s12 │ │ │ │ - vmoveq.f32 s13, s12 │ │ │ │ + ite pl │ │ │ │ + vmovpl.f32 s14, s15 │ │ │ │ + vnegmi.f32 s14, s15 │ │ │ │ + lsls r7, r7, #31 │ │ │ │ + add.w r7, r5, r0, lsl #2 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + ite mi │ │ │ │ + vnegmi.f32 s13, s12 │ │ │ │ + vmovpl.f32 s13, s12 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - vstr s14, [r9, #-4] │ │ │ │ - add.w r9, r7, r3 │ │ │ │ - add.w r9, r0, r9, asr #1 │ │ │ │ - tst.w r9, #1 │ │ │ │ - add.w r9, r4, r3 │ │ │ │ - add.w r0, r0, r9, asr #1 │ │ │ │ - it eq │ │ │ │ - vnegeq.f32 s15, s15 │ │ │ │ - lsls r0, r0, #31 │ │ │ │ - mov.w r0, r3, lsl #1 │ │ │ │ - add.w r0, r0, #1 │ │ │ │ + vstr s14, [r7, #-4] │ │ │ │ + add.w r7, r6, r2 │ │ │ │ + add.w r7, r1, r7, asr #1 │ │ │ │ + lsls r7, r7, #31 │ │ │ │ + add.w r7, r4, r2 │ │ │ │ + add.w r1, r1, r7, asr #1 │ │ │ │ + it pl │ │ │ │ + vnegpl.f32 s15, s15 │ │ │ │ + lsls r7, r1, #31 │ │ │ │ + mov.w r1, r2, lsl #1 │ │ │ │ it mi │ │ │ │ vnegmi.f32 s12, s12 │ │ │ │ - cmp r4, r0 │ │ │ │ + add.w r1, r1, #1 │ │ │ │ + cmp r4, r1 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ - vstmia r1!, {s15} │ │ │ │ - bgt.w 8a36c │ │ │ │ - ldr.w r9, [sp, #40] @ 0x28 │ │ │ │ - ldr r7, [sp, #52] @ 0x34 │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - cmp r4, r3 │ │ │ │ - beq.n 8a4c2 │ │ │ │ + vstmia r9!, {s15} │ │ │ │ + bgt.w 90f3e │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ + ldr r6, [sp, #48] @ 0x30 │ │ │ │ + ldr r2, [sp, #88] @ 0x58 │ │ │ │ + cmp r4, r2 │ │ │ │ + beq.n 910a0 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ - vldr s15, [r9] │ │ │ │ - cbz r3, 8a48c │ │ │ │ + vldr s15, [r7] │ │ │ │ + cbz r3, 91056 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ - vmul.f32 s15, s15, s16 │ │ │ │ ldr r2, [sp, #0] │ │ │ │ - adds r3, r6, r3 │ │ │ │ - ldr r1, [sp, #72] @ 0x48 │ │ │ │ + vmul.f32 s15, s15, s16 │ │ │ │ + ldrd r3, r1, [sp, #68] @ 0x44 │ │ │ │ add r2, r1 │ │ │ │ + add r3, r5 │ │ │ │ str r2, [sp, #0] │ │ │ │ ldr r2, [sp, #76] @ 0x4c │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - add r6, r2 │ │ │ │ - ldr r2, [sp, #56] @ 0x38 │ │ │ │ - adds r3, #1 │ │ │ │ + add r5, r2 │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 8a1d0 │ │ │ │ - mov r0, r9 │ │ │ │ + bne.w 90d6e │ │ │ │ + ldr r0, [sp, #148] @ 0x94 │ │ │ │ add sp, #156 @ 0x9c │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r3, [sp, #112] @ 0x70 │ │ │ │ - ldr r1, [sp, #100] @ 0x64 │ │ │ │ - mov r5, r1 │ │ │ │ - vldr s15, [r3] │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ - vldr s13, [r3] │ │ │ │ - adds r3, r1, #1 │ │ │ │ - add.w r0, r1, r3, asr #1 │ │ │ │ - add r1, r2 │ │ │ │ - ands.w r0, r0, #1 │ │ │ │ + ldr r1, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #108] @ 0x6c │ │ │ │ + vldr s15, [r2] │ │ │ │ + ldr r2, [sp, #112] @ 0x70 │ │ │ │ + vldr s13, [r2] │ │ │ │ + add.w r2, r1, #1 │ │ │ │ + add.w r0, r1, r2, asr #1 │ │ │ │ + ands.w lr, r0, #1 │ │ │ │ + mov r0, r1 │ │ │ │ + add r1, r3 │ │ │ │ ite ne │ │ │ │ vnegne.f32 s12, s15 │ │ │ │ vmoveq.f32 s12, s15 │ │ │ │ lsls r1, r1, #31 │ │ │ │ itete mi │ │ │ │ - movmi r1, r5 │ │ │ │ - movpl r1, r5 │ │ │ │ + movmi r1, r0 │ │ │ │ + movpl r1, r0 │ │ │ │ vnegmi.f32 s14, s13 │ │ │ │ vmovpl.f32 s14, s13 │ │ │ │ - ldr r5, [sp, #44] @ 0x2c │ │ │ │ vadd.f32 s14, s14, s12 │ │ │ │ - mul.w r5, r5, r1 │ │ │ │ + ldr r0, [sp, #44] @ 0x2c │ │ │ │ + mul.w ip, r1, r0 │ │ │ │ + add r1, r3 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - add r1, r2 │ │ │ │ - add.w r5, r6, r5, lsl #2 │ │ │ │ - lsls r2, r1, #31 │ │ │ │ - it pl │ │ │ │ - vnegpl.f32 s15, s15 │ │ │ │ - vstr s14, [r5] │ │ │ │ - cbz r0, 8a51e │ │ │ │ + tst.w r1, #1 │ │ │ │ + add.w ip, r5, ip, lsl #2 │ │ │ │ + it eq │ │ │ │ + vnegeq.f32 s15, s15 │ │ │ │ + vstr s14, [ip] │ │ │ │ + cmp.w lr, #0 │ │ │ │ + beq.n 91104 │ │ │ │ vneg.f32 s13, s13 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - subs r3, r2, r3 │ │ │ │ + sub.w r3, r3, r2 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - add.w r3, r6, r3, lsl #2 │ │ │ │ + add.w r3, r5, r3, lsl #2 │ │ │ │ vstr s15, [r3] │ │ │ │ - b.n 8a480 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ - mov sl, r6 │ │ │ │ - ldr r3, [sp, #148] @ 0x94 │ │ │ │ - mov ip, r9 │ │ │ │ - str.w r9, [sp, #52] @ 0x34 │ │ │ │ - mov r5, r2 │ │ │ │ - add.w r8, r3, r6 │ │ │ │ - strd fp, r6, [sp, #124] @ 0x7c │ │ │ │ - ldr.w r9, [sp, #136] @ 0x88 │ │ │ │ - lsrs r0, r2, #31 │ │ │ │ - ldr r6, [sp, #140] @ 0x8c │ │ │ │ - mov lr, r7 │ │ │ │ - ldr r2, [sp, #132] @ 0x84 │ │ │ │ - movs r3, #0 │ │ │ │ - str r7, [sp, #120] @ 0x78 │ │ │ │ - str r2, [sp, #40] @ 0x28 │ │ │ │ + b.n 9104a │ │ │ │ + ldr r3, [sp, #140] @ 0x8c │ │ │ │ + mov lr, r6 │ │ │ │ + mov r8, r5 │ │ │ │ + mov ip, r7 │ │ │ │ + mov.w r0, #0 │ │ │ │ + str r7, [sp, #48] @ 0x30 │ │ │ │ + strd r6, fp, [sp, #116] @ 0x74 │ │ │ │ + ldr r6, [sp, #132] @ 0x84 │ │ │ │ + str r5, [sp, #124] @ 0x7c │ │ │ │ + add.w sl, r3, r5 │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ + add.w r9, r5, r3 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + mov.w r2, r3, lsr #31 │ │ │ │ mov r1, r3 │ │ │ │ - adds r3, #1 │ │ │ │ + ldr r3, [sp, #128] @ 0x80 │ │ │ │ + str r3, [sp, #40] @ 0x28 │ │ │ │ vldr s14, [ip, #4] │ │ │ │ - add r0, r5 │ │ │ │ - asrs r2, r3, #1 │ │ │ │ - vldr s11, [lr, #-4] │ │ │ │ - add.w fp, r1, r2 │ │ │ │ - add.w r0, r1, r0, asr #1 │ │ │ │ - tst.w fp, #1 │ │ │ │ - add.w fp, r1, r1, asr #1 │ │ │ │ - add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ - ldr r7, [sp, #48] @ 0x30 │ │ │ │ + mov r5, r0 │ │ │ │ + add.w r0, r0, #1 │ │ │ │ + mov.w r3, r0, asr #1 │ │ │ │ + add r2, r1 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ + add.w r2, r5, r2, asr #1 │ │ │ │ vldr s15, [ip, #8] │ │ │ │ sub.w lr, lr, #8 │ │ │ │ + add.w fp, r5, r3 │ │ │ │ + add.w ip, ip, #8 │ │ │ │ + tst.w fp, #1 │ │ │ │ + add.w fp, r5, r5, asr #1 │ │ │ │ + vldr s12, [lr] │ │ │ │ + vldr s11, [lr, #4] │ │ │ │ ite ne │ │ │ │ vnegne.f32 s13, s14 │ │ │ │ vmoveq.f32 s13, s14 │ │ │ │ tst.w fp, #1 │ │ │ │ - vldr s12, [lr] │ │ │ │ - add.w ip, ip, #8 │ │ │ │ ite ne │ │ │ │ vnegne.f32 s10, s11 │ │ │ │ vmoveq.f32 s10, s11 │ │ │ │ - lsls r0, r0, #31 │ │ │ │ - mov.w r0, r5, lsr #31 │ │ │ │ - add.w fp, r0, r5 │ │ │ │ - it mi │ │ │ │ - vnegmi.f32 s14, s14 │ │ │ │ - add.w r1, r1, fp, asr #1 │ │ │ │ + tst.w r2, #1 │ │ │ │ + mov.w r2, r1, lsr #31 │ │ │ │ + it ne │ │ │ │ + vnegne.f32 s14, s14 │ │ │ │ + add.w fp, r2, r1 │ │ │ │ + add.w r5, r5, fp, asr #1 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - lsls r1, r1, #31 │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ + lsls r7, r5, #31 │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ + sub.w r5, r4, r0 │ │ │ │ it mi │ │ │ │ vnegmi.f32 s11, s11 │ │ │ │ - add r1, r8 │ │ │ │ - add r1, r7 │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ vmul.f32 s13, s13, s16 │ │ │ │ - sub.w fp, r7, r3 │ │ │ │ + sub.w fp, r7, r0 │ │ │ │ ldr r7, [sp, #20] │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ add.w fp, fp, fp, lsr #31 │ │ │ │ - vstr s13, [sl] │ │ │ │ - vmul.f32 s14, s14, s16 │ │ │ │ - vstr s14, [r1] │ │ │ │ - subs r1, r4, r3 │ │ │ │ - add.w fp, r1, fp, asr #1 │ │ │ │ + add.w fp, r5, fp, asr #1 │ │ │ │ tst.w fp, #1 │ │ │ │ - add.w fp, r1, r1, lsr #31 │ │ │ │ - add.w fp, r1, fp, asr #1 │ │ │ │ + add.w fp, r5, r5, lsr #31 │ │ │ │ + vstr s13, [r8] │ │ │ │ + vmul.f32 s14, s14, s16 │ │ │ │ + add.w fp, r5, fp, asr #1 │ │ │ │ + vstr s14, [r9] │ │ │ │ ite eq │ │ │ │ vmoveq.f32 s14, s15 │ │ │ │ vnegne.f32 s14, s15 │ │ │ │ tst.w fp, #1 │ │ │ │ - add.w fp, r7, r3 │ │ │ │ - add.w fp, r1, fp, asr #1 │ │ │ │ + add.w fp, r7, r0 │ │ │ │ + add.w fp, r5, fp, asr #1 │ │ │ │ + add r9, r6 │ │ │ │ ite ne │ │ │ │ vnegne.f32 s13, s12 │ │ │ │ vmoveq.f32 s13, s12 │ │ │ │ tst.w fp, #1 │ │ │ │ - add.w fp, r4, r3 │ │ │ │ - add.w r1, r1, fp, asr #1 │ │ │ │ + add.w fp, r4, r0 │ │ │ │ + add.w r5, r5, fp, asr #1 │ │ │ │ it eq │ │ │ │ vnegeq.f32 s15, s15 │ │ │ │ + lsls r5, r5, #31 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ - lsls r7, r1, #31 │ │ │ │ - add.w r1, sl, r9 │ │ │ │ - sub.w sl, sl, r6 │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ it mi │ │ │ │ vnegmi.f32 s12, s12 │ │ │ │ - vmul.f32 s14, s14, s16 │ │ │ │ + add r5, r8 │ │ │ │ + sub.w r8, r8, r6 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s14, [r8] │ │ │ │ - add r8, r6 │ │ │ │ + vmul.f32 s14, s14, s16 │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ - vstr s15, [r1] │ │ │ │ - lsls r1, r3, #1 │ │ │ │ - adds r1, #1 │ │ │ │ - cmp r4, r1 │ │ │ │ - bgt.w 8a562 │ │ │ │ - ldr.w r9, [sp, #52] @ 0x34 │ │ │ │ - ldrd r7, fp, [sp, #120] @ 0x78 │ │ │ │ - ldr r6, [sp, #128] @ 0x80 │ │ │ │ - b.n 8a47a │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ - mov.w lr, r2, lsl #2 │ │ │ │ + vstr s14, [sl] │ │ │ │ + add sl, r6 │ │ │ │ + vstr s15, [r5] │ │ │ │ + mov.w r5, r0, lsl #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + cmp r4, r5 │ │ │ │ + bgt.w 9114e │ │ │ │ + ldr r7, [sp, #48] @ 0x30 │ │ │ │ + ldrd r6, fp, [sp, #116] @ 0x74 │ │ │ │ + ldr r5, [sp, #124] @ 0x7c │ │ │ │ + b.n 91044 │ │ │ │ ldr r0, [sp, #0] │ │ │ │ - add.w ip, r9, #4 │ │ │ │ - subs r5, r1, r3 │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ + add.w lr, r7, #4 │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + add lr, r8 │ │ │ │ + sub.w ip, r1, r3 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ + mul.w r1, r1, ip │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ add ip, lr │ │ │ │ - mul.w r1, r1, r5 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add r5, ip │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ - add.w r0, r9, lr │ │ │ │ + add.w r0, r7, r8 │ │ │ │ vldr s15, [r1] │ │ │ │ add r1, fp │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s15} │ │ │ │ - cmp r5, r0 │ │ │ │ - bne.n 8a69e │ │ │ │ - b.n 8a296 │ │ │ │ - ldr r2, [sp, #144] @ 0x90 │ │ │ │ - adds r1, r3, r2 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - mov r2, r9 │ │ │ │ + cmp ip, r0 │ │ │ │ + bne.n 91290 │ │ │ │ + b.n 90e52 │ │ │ │ + ldr r2, [sp, #136] @ 0x88 │ │ │ │ + add.w r1, r3, r2 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ + mov r2, r7 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - adds r0, r3, #4 │ │ │ │ - add r0, r9 │ │ │ │ - ldr r5, [r1, #0] │ │ │ │ + add.w r0, r3, #4 │ │ │ │ + add r0, r7 │ │ │ │ + ldr.w ip, [r1] │ │ │ │ add r1, fp │ │ │ │ - str.w r5, [r2], #4 │ │ │ │ + str.w ip, [r2], #4 │ │ │ │ cmp r2, r0 │ │ │ │ - bne.n 8a6c2 │ │ │ │ - adds r2, r4, #4 │ │ │ │ + bne.n 912b8 │ │ │ │ + add.w r2, r4, #4 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ cmp r2, r3 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ - ble.w 8a254 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ - mov.w lr, r2, lsl #2 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - add.w ip, r9, #4 │ │ │ │ - subs r1, r3, r1 │ │ │ │ - ldr r5, [sp, #36] @ 0x24 │ │ │ │ - add ip, lr │ │ │ │ - subs r5, r5, r3 │ │ │ │ + ldr r2, [sp, #92] @ 0x5c │ │ │ │ + ble.w 90e08 │ │ │ │ + ldrd r1, r0, [sp, #4] │ │ │ │ + mov.w r8, r2, lsl #2 │ │ │ │ + add.w lr, r7, #4 │ │ │ │ + add lr, r8 │ │ │ │ + sub.w r1, r3, r1 │ │ │ │ mul.w r1, r0, r1 │ │ │ │ ldr r0, [sp, #0] │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add r5, ip │ │ │ │ - add.w r1, r0, r1, lsl #2 │ │ │ │ - add.w r0, r9, lr │ │ │ │ + add.w r9, r0, r1, lsl #2 │ │ │ │ + ldr r1, [sp, #36] @ 0x24 │ │ │ │ + add.w r0, r7, r8 │ │ │ │ + sub.w ip, r1, r3 │ │ │ │ + mov r1, r9 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, lr │ │ │ │ vldr s15, [r1] │ │ │ │ sub.w r1, r1, fp │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s15} │ │ │ │ - cmp r0, r5 │ │ │ │ - bne.n 8a704 │ │ │ │ - b.n 8a242 │ │ │ │ + cmp r0, ip │ │ │ │ + bne.n 91304 │ │ │ │ + b.n 90df0 │ │ │ │ mov r0, r1 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ - ldr r5, [sp, #12] │ │ │ │ - mov.w r8, r2, lsl #2 │ │ │ │ - subs r1, r3, r1 │ │ │ │ - add.w lr, r9, #4 │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - add lr, r8 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ + mov.w r9, r2, lsl #2 │ │ │ │ + add.w r8, r7, #4 │ │ │ │ + add r8, r9 │ │ │ │ + sub.w r1, r3, r1 │ │ │ │ mul.w r1, r0, r1 │ │ │ │ ldr r0, [sp, #0] │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add r5, lr │ │ │ │ - add.w r1, r0, r1, lsl #2 │ │ │ │ - add.w r0, r9, r8 │ │ │ │ - ldr.w lr, [r1] │ │ │ │ + add.w sl, r0, r1, lsl #2 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ + add.w r0, r7, r9 │ │ │ │ + add.w lr, r1, #4294967295 @ 0xffffffff │ │ │ │ + mov r1, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ + ldr.w r8, [r1] │ │ │ │ sub.w r1, r1, fp │ │ │ │ - str.w lr, [r0], #4 │ │ │ │ - cmp r5, r0 │ │ │ │ - bne.n 8a748 │ │ │ │ - b.n 8a2ea │ │ │ │ + str.w r8, [r0], #4 │ │ │ │ + cmp ip, r0 │ │ │ │ + bne.n 9134c │ │ │ │ + b.n 90eb0 │ │ │ │ ldr r1, [sp, #60] @ 0x3c │ │ │ │ - add.w r2, r9, r2, lsl #2 │ │ │ │ - subs r3, r1, r3 │ │ │ │ + add.w r2, r7, r2, lsl #2 │ │ │ │ + sub.w r3, r1, r3 │ │ │ │ ldr r1, [sp, #8] │ │ │ │ mul.w r3, r1, r3 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ ldr r1, [r3, #0] │ │ │ │ add r3, fp │ │ │ │ str.w r1, [r2], #4 │ │ │ │ - cmp r2, r7 │ │ │ │ - bne.n 8a76e │ │ │ │ - b.n 8a330 │ │ │ │ + cmp r2, r6 │ │ │ │ + bne.n 91374 │ │ │ │ + b.n 90f00 │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ cmp r4, r3 │ │ │ │ - bge.n 8a7b4 │ │ │ │ + bge.n 913be │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r2, #0 │ │ │ │ cmp r3, #1 │ │ │ │ mov r3, r4 │ │ │ │ - beq.w 8a20c │ │ │ │ - b.n 8a6dc │ │ │ │ + beq.w 90db2 │ │ │ │ + b.n 912d6 │ │ │ │ cmp r4, #1 │ │ │ │ - bne.w 8a480 │ │ │ │ - ldr r3, [sp, #112] @ 0x70 │ │ │ │ - movs r2, #0 │ │ │ │ - mov r1, r2 │ │ │ │ - mov r0, r2 │ │ │ │ + bne.w 9104a │ │ │ │ + ldr r3, [sp, #108] @ 0x6c │ │ │ │ + mov r2, r4 │ │ │ │ vldr s12, [r3] │ │ │ │ - ldr r3, [sp, #116] @ 0x74 │ │ │ │ + ldr r3, [sp, #112] @ 0x70 │ │ │ │ vmov.f32 s15, s12 │ │ │ │ vldr s14, [r3] │ │ │ │ - mov r3, r4 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r1, r3 │ │ │ │ + mov lr, r3 │ │ │ │ vmov.f32 s13, s14 │ │ │ │ - b.n 8a4f8 │ │ │ │ + b.n 910d8 │ │ │ │ mov r3, r4 │ │ │ │ - movs r2, #0 │ │ │ │ - b.n 8a254 │ │ │ │ + mov.w r2, #0 │ │ │ │ + b.n 90e08 │ │ │ │ nop │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r3, r0 │ │ │ │ - mov r6, r2 │ │ │ │ - vpush {d8} │ │ │ │ - sub sp, #148 @ 0x94 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r2 │ │ │ │ ldr r2, [r0, #68] @ 0x44 │ │ │ │ - ldrd r7, r5, [r3, #84] @ 0x54 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + vpush {d8} │ │ │ │ + sub sp, #140 @ 0x8c │ │ │ │ + ldrd r8, r7, [r0, #84] @ 0x54 │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r1, [r0, #76] @ 0x4c │ │ │ │ - str r0, [sp, #56] @ 0x38 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - lsls r3, r1, #2 │ │ │ │ - ldr r2, [r0, #72] @ 0x48 │ │ │ │ + str r2, [sp, #12] │ │ │ │ + ldrd r2, r1, [r0, #72] @ 0x48 │ │ │ │ + str r0, [sp, #48] @ 0x30 │ │ │ │ + mov.w r6, r1, lsl #2 │ │ │ │ ldr r0, [r0, #80] @ 0x50 │ │ │ │ add.w r4, r1, r1, lsr #31 │ │ │ │ - str r0, [sp, #52] @ 0x34 │ │ │ │ - mov r0, r3 │ │ │ │ - mov r8, r3 │ │ │ │ - str r2, [sp, #48] @ 0x30 │ │ │ │ - str r1, [sp, #12] │ │ │ │ - str r3, [sp, #16] │ │ │ │ + mov r5, r6 │ │ │ │ + str r6, [sp, #8] │ │ │ │ + str r1, [sp, #16] │ │ │ │ + strd r2, r0, [sp, #40] @ 0x28 │ │ │ │ + mov r0, r6 │ │ │ │ blx 1008c │ │ │ │ - mov sl, r0 │ │ │ │ - ldr r0, [sp, #52] @ 0x34 │ │ │ │ + mov r6, r0 │ │ │ │ + ldr r0, [sp, #44] @ 0x2c │ │ │ │ cmp r0, #0 │ │ │ │ - ble.w 8ab8a │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ - asrs r4, r4, #1 │ │ │ │ - ldr r2, [sp, #48] @ 0x30 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - subs r3, r1, r4 │ │ │ │ - str r5, [sp, #68] @ 0x44 │ │ │ │ - lsls r0, r1, #1 │ │ │ │ - str r0, [sp, #20] │ │ │ │ - add r0, r1 │ │ │ │ - str r0, [sp, #28] │ │ │ │ - lsls r0, r4, #2 │ │ │ │ - str r0, [sp, #44] @ 0x2c │ │ │ │ - add r0, sl │ │ │ │ - str r0, [sp, #100] @ 0x64 │ │ │ │ - add.w r0, sl, r3, lsl #2 │ │ │ │ - adds r3, r4, #1 │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ - add.w r3, r3, r3, lsr #31 │ │ │ │ - str r0, [sp, #104] @ 0x68 │ │ │ │ - str r7, [sp, #64] @ 0x40 │ │ │ │ + ble.w 917de │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ + mov.w r4, r4, asr #1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ + add.w fp, r4, #4294967295 @ 0xffffffff │ │ │ │ + str r7, [sp, #60] @ 0x3c │ │ │ │ + mov.w r3, r1, lsl #1 │ │ │ │ cmp r1, #3 │ │ │ │ + vldr s16, [pc, #588] @ 91680 │ │ │ │ + str r3, [sp, #20] │ │ │ │ + add r3, r1 │ │ │ │ + str r3, [sp, #28] │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ + str r3, [sp, #36] @ 0x24 │ │ │ │ + add r3, r6 │ │ │ │ + str r3, [sp, #88] @ 0x58 │ │ │ │ + sub.w r3, r1, r4 │ │ │ │ + add.w r3, r6, r3, lsl #2 │ │ │ │ + str r3, [sp, #92] @ 0x5c │ │ │ │ + add.w r3, r4, #1 │ │ │ │ + str r3, [sp, #32] │ │ │ │ + add.w r3, r3, r3, lsr #31 │ │ │ │ ubfx r0, r3, #1, #1 │ │ │ │ mul.w r3, r2, r4 │ │ │ │ - str r0, [sp, #72] @ 0x48 │ │ │ │ - vldr s16, [pc, #796] @ 8ab54 │ │ │ │ + str r0, [sp, #64] @ 0x40 │ │ │ │ mov.w r0, r3, lsl #2 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - str r0, [sp, #60] @ 0x3c │ │ │ │ - mov r0, r2 │ │ │ │ - mov.w r5, r3, lsl #4 │ │ │ │ - str r5, [sp, #88] @ 0x58 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + mov.w r0, r8, lsl #2 │ │ │ │ + mov.w r7, r3, lsl #4 │ │ │ │ mul.w r3, r3, r4 │ │ │ │ - mov.w r5, r3, lsl #2 │ │ │ │ - str r5, [sp, #136] @ 0x88 │ │ │ │ - add.w r5, r1, #4294967295 @ 0xffffffff │ │ │ │ - str r5, [sp, #92] @ 0x5c │ │ │ │ - sub.w r7, r5, r4 │ │ │ │ + str r0, [sp, #56] @ 0x38 │ │ │ │ str r7, [sp, #80] @ 0x50 │ │ │ │ + mov.w r7, r3, lsl #2 │ │ │ │ + str r7, [sp, #124] @ 0x7c │ │ │ │ + add.w r7, r1, #4294967295 @ 0xffffffff │ │ │ │ + mov r0, r7 │ │ │ │ + sub.w r7, r7, r4 │ │ │ │ mov.w r3, r7, lsr #2 │ │ │ │ + str r7, [sp, #72] @ 0x48 │ │ │ │ add.w r7, r3, #1 │ │ │ │ mov.w r3, r2, lsl #2 │ │ │ │ - str r7, [sp, #84] @ 0x54 │ │ │ │ - add.w r7, r8, sl │ │ │ │ - add.w r8, r4, #4294967295 @ 0xffffffff │ │ │ │ - rsb r2, r3, #0 │ │ │ │ - str r2, [sp, #132] @ 0x84 │ │ │ │ - mul.w r2, r8, r3 │ │ │ │ - mul.w r3, r0, r8 │ │ │ │ - str r2, [sp, #140] @ 0x8c │ │ │ │ - mov.w r3, r3, lsl #2 │ │ │ │ - rsb r2, r3, #0 │ │ │ │ - mul.w r3, r5, r0 │ │ │ │ - str r2, [sp, #40] @ 0x28 │ │ │ │ - mov.w r2, r3, lsl #2 │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - mul.w r3, r3, r0 │ │ │ │ + str r7, [sp, #76] @ 0x4c │ │ │ │ + mov r7, r5 │ │ │ │ + rsb r5, r3, #0 │ │ │ │ + str r0, [sp, #84] @ 0x54 │ │ │ │ + mul.w r0, r3, r0 │ │ │ │ + add r7, r6 │ │ │ │ + str r5, [sp, #120] @ 0x78 │ │ │ │ + mul.w r5, r3, fp │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ + str r0, [sp, #132] @ 0x84 │ │ │ │ + mov r0, r2 │ │ │ │ + str r5, [sp, #128] @ 0x80 │ │ │ │ + mov r5, r9 │ │ │ │ + mul.w r3, r3, r2 │ │ │ │ mov.w r3, r3, lsl #2 │ │ │ │ - str r3, [sp, #128] @ 0x80 │ │ │ │ + str r3, [sp, #116] @ 0x74 │ │ │ │ sub.w r3, r4, #2 │ │ │ │ mov.w r2, r3, lsr #1 │ │ │ │ bic.w r3, r3, #1 │ │ │ │ - add.w r2, r2, #1 │ │ │ │ - it le │ │ │ │ - movle r2, #1 │ │ │ │ add.w r3, r3, #3 │ │ │ │ it le │ │ │ │ movle r3, #3 │ │ │ │ - str r3, [sp, #76] @ 0x4c │ │ │ │ - movs r3, #0 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + it le │ │ │ │ + movle r2, #1 │ │ │ │ + str r3, [sp, #68] @ 0x44 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #24] │ │ │ │ mul.w r3, r0, r2 │ │ │ │ - str r2, [sp, #108] @ 0x6c │ │ │ │ - str r3, [sp, #112] @ 0x70 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ + str r2, [sp, #96] @ 0x60 │ │ │ │ + str r3, [sp, #100] @ 0x64 │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ cmp r3, r4 │ │ │ │ - ble.w 8ae3a │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ble.w 91acc │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ cmp r3, #1 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - bne.w 8ad20 │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ - adds r1, r3, r2 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ - mov r2, sl │ │ │ │ + bne.w 91996 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ + add.w r1, r3, r2 │ │ │ │ + ldr r3, [sp, #72] @ 0x48 │ │ │ │ + mov r2, r6 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - adds r0, r3, #4 │ │ │ │ - add r0, sl │ │ │ │ - ldr.w r5, [r1], #16 │ │ │ │ - str.w r5, [r2], #4 │ │ │ │ + add.w r0, r3, #4 │ │ │ │ + add r0, r6 │ │ │ │ + ldr.w ip, [r1], #16 │ │ │ │ + str.w ip, [r2], #4 │ │ │ │ cmp r2, r0 │ │ │ │ - bne.n 8a8f2 │ │ │ │ - adds r2, r4, #4 │ │ │ │ + bne.n 91514 │ │ │ │ + add.w r2, r4, #4 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ - cmp r2, r3 │ │ │ │ - it gt │ │ │ │ - ldrgt r2, [sp, #84] @ 0x54 │ │ │ │ - ble.w 8ae78 │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ + cmp r3, r2 │ │ │ │ + it lt │ │ │ │ + ldrlt r2, [sp, #76] @ 0x4c │ │ │ │ + bge.w 91b0c │ │ │ │ mov.w r9, r2, lsl #2 │ │ │ │ + add.w r8, r6, #4 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - add.w lr, sl, #4 │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - subs r1, r5, r3 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ - add lr, r9 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ + add.w sl, r6, r9 │ │ │ │ + add r8, r9 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ - add r5, lr │ │ │ │ - add.w r0, sl, r9 │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ + add.w lr, r0, #4294967295 @ 0xffffffff │ │ │ │ + mov r0, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ - subs r1, #16 │ │ │ │ + sub.w r1, r1, #16 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s15} │ │ │ │ - cmp r0, r5 │ │ │ │ - bne.n 8a934 │ │ │ │ - sub.w ip, ip, r3 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r3, #4 │ │ │ │ - bic.w r1, ip, #3 │ │ │ │ + cmp r0, ip │ │ │ │ + bne.n 9155e │ │ │ │ + sub.w lr, lr, r3 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + bic.w r1, lr, #3 │ │ │ │ + add.w r2, r2, lr, lsr #2 │ │ │ │ add r3, r1 │ │ │ │ - add.w r2, r2, ip, lsr #2 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ cmp r1, r3 │ │ │ │ - ble.n 8a9b8 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + ble.n 915f2 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ cmp r1, #1 │ │ │ │ it ne │ │ │ │ movne r0, r1 │ │ │ │ - bne.w 8ade8 │ │ │ │ + bne.w 91a76 │ │ │ │ ldr r1, [sp, #20] │ │ │ │ mov.w r9, r2, lsl #2 │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ - add.w lr, sl, #4 │ │ │ │ - subs r0, r3, r1 │ │ │ │ + add.w r8, r6, #4 │ │ │ │ + add.w sl, r6, r9 │ │ │ │ + add r8, r9 │ │ │ │ + sub.w r0, r3, r1 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - add lr, r9 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ add.w r0, r1, r0, lsl #2 │ │ │ │ - add r5, lr │ │ │ │ - add.w r1, sl, r9 │ │ │ │ - mov lr, r0 │ │ │ │ - adds r0, #16 │ │ │ │ - vldr s15, [lr] │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ + add.w lr, r1, #4294967295 @ 0xffffffff │ │ │ │ + mov r1, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ + mov r8, r0 │ │ │ │ + add.w r0, r0, #16 │ │ │ │ + vldr s15, [r8] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r1!, {s15} │ │ │ │ - cmp r1, r5 │ │ │ │ - bne.n 8a992 │ │ │ │ - sub.w ip, ip, r3 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r3, #4 │ │ │ │ - bic.w r1, ip, #3 │ │ │ │ + cmp r1, ip │ │ │ │ + bne.n 915c6 │ │ │ │ + sub.w lr, lr, r3 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + bic.w r1, lr, #3 │ │ │ │ + add.w r2, r2, lr, lsr #2 │ │ │ │ add r3, r1 │ │ │ │ - add.w r2, r2, ip, lsr #2 │ │ │ │ - ldr r1, [sp, #16] │ │ │ │ - cmp r1, r3 │ │ │ │ - ble.n 8aa0c │ │ │ │ ldr r1, [sp, #8] │ │ │ │ + cmp r1, r3 │ │ │ │ + ble.n 91652 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ cmp r1, #1 │ │ │ │ - bne.w 8ad96 │ │ │ │ - ldr r5, [sp, #16] │ │ │ │ + bne.w 91a1c │ │ │ │ + ldrd r0, r1, [sp, #4] │ │ │ │ mov.w r9, r2, lsl #2 │ │ │ │ - ldr r0, [sp, #4] │ │ │ │ - add.w lr, sl, #4 │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - subs r1, r5, r3 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ - add lr, r9 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ + add.w r8, r6, #4 │ │ │ │ + add.w sl, r6, r9 │ │ │ │ + add r8, r9 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ - add r5, lr │ │ │ │ - add.w r0, sl, r9 │ │ │ │ - ldr.w lr, [r1, #-4] │ │ │ │ - subs r1, #16 │ │ │ │ - str.w lr, [r0], #4 │ │ │ │ - cmp r5, r0 │ │ │ │ - bne.n 8a9ec │ │ │ │ - sub.w ip, ip, r3 │ │ │ │ - adds r2, #1 │ │ │ │ - adds r3, #4 │ │ │ │ - bic.w r1, ip, #3 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + add.w lr, r0, #4294967295 @ 0xffffffff │ │ │ │ + mov r0, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ + ldr.w r8, [r1, #-4] │ │ │ │ + sub.w r1, r1, #16 │ │ │ │ + str.w r8, [r0], #4 │ │ │ │ + cmp ip, r0 │ │ │ │ + bne.n 9162c │ │ │ │ + sub.w lr, lr, r3 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ + bic.w r1, lr, #3 │ │ │ │ + add.w r2, r2, lr, lsr #2 │ │ │ │ add r3, r1 │ │ │ │ - add.w r2, r2, ip, lsr #2 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ + sub.w r3, r3, r1 │ │ │ │ ldr r1, [sp, #16] │ │ │ │ - subs r3, r3, r1 │ │ │ │ - ldr r1, [sp, #12] │ │ │ │ cmp r1, r2 │ │ │ │ - ble.n 8aa34 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ + ble.n 91684 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ cmp r1, #1 │ │ │ │ - bne.w 8ad02 │ │ │ │ + bne.w 91978 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - add.w r2, sl, r2, lsl #2 │ │ │ │ + add.w r2, r6, r2, lsl #2 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ ldr.w r1, [r3], #16 │ │ │ │ str.w r1, [r2], #4 │ │ │ │ cmp r7, r2 │ │ │ │ - bne.n 8aa28 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ - mov r2, sl │ │ │ │ - mov r1, sl │ │ │ │ + bne.n 91670 │ │ │ │ + b.n 91684 │ │ │ │ + nop │ │ │ │ + lsls r3, r6, #19 │ │ │ │ + subs r7, #181 @ 0xb5 │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ + mov r2, r6 │ │ │ │ + mov r1, r6 │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ cmp r3, #3 │ │ │ │ - ble.w 8ae4e │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + ble.w 91ae2 │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 8abf6 │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - mov r0, r4 │ │ │ │ - ldr r5, [sp, #92] @ 0x5c │ │ │ │ - mov r9, r7 │ │ │ │ - adds r2, r3, #4 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - add r2, r6 │ │ │ │ - mov lr, sl │ │ │ │ - adds r1, r3, r6 │ │ │ │ - movs r3, #0 │ │ │ │ - mov ip, r3 │ │ │ │ - adds r3, #1 │ │ │ │ + bne.w 9185e │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + mov r1, r4 │ │ │ │ + mov r8, r7 │ │ │ │ + mov lr, r6 │ │ │ │ + ldr r0, [sp, #84] @ 0x54 │ │ │ │ + add.w r9, r3, #4 │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + add r9, r5 │ │ │ │ + add.w sl, r3, r5 │ │ │ │ + mov.w r3, #0 │ │ │ │ vldr s14, [lr, #4] │ │ │ │ - ands.w fp, r3, #2 │ │ │ │ - vldr s11, [r9, #-4] │ │ │ │ + mov ip, r3 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + ands.w r2, r3, #2 │ │ │ │ add.w lr, lr, #8 │ │ │ │ - vldr s12, [r9, #-8] │ │ │ │ - sub.w r9, r9, #8 │ │ │ │ + vldr s12, [r8, #-8] │ │ │ │ + sub.w r8, r8, #8 │ │ │ │ + vldr s11, [r8, #4] │ │ │ │ ite ne │ │ │ │ vnegne.f32 s13, s14 │ │ │ │ vmoveq.f32 s13, s14 │ │ │ │ tst.w ip, #2 │ │ │ │ - add.w ip, r6, r3, lsl #2 │ │ │ │ + add.w ip, r5, r3, lsl #2 │ │ │ │ vldr s15, [lr] │ │ │ │ ite ne │ │ │ │ vnegne.f32 s10, s11 │ │ │ │ vmoveq.f32 s10, s11 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ vmul.f32 s13, s13, s16 │ │ │ │ vstr s13, [ip, #-4] │ │ │ │ - add.w ip, r5, #1 │ │ │ │ + add.w ip, r0, #1 │ │ │ │ add.w ip, ip, ip, lsr #31 │ │ │ │ tst.w ip, #2 │ │ │ │ - add.w ip, r5, r5, lsr #31 │ │ │ │ - add.w r5, r5, #4294967295 @ 0xffffffff │ │ │ │ + add.w ip, r0, r0, lsr #31 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ it ne │ │ │ │ vnegne.f32 s14, s14 │ │ │ │ tst.w ip, #2 │ │ │ │ - add.w ip, r0, r0, lsr #31 │ │ │ │ + add.w ip, r1, r1, lsr #31 │ │ │ │ it ne │ │ │ │ vnegne.f32 s11, s11 │ │ │ │ tst.w ip, #2 │ │ │ │ sub.w ip, r4, r3 │ │ │ │ add.w ip, ip, ip, lsr #31 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - vstmdb r1!, {s14} │ │ │ │ + vstmdb sl!, {s14} │ │ │ │ ite eq │ │ │ │ vmoveq.f32 s14, s15 │ │ │ │ vnegne.f32 s14, s15 │ │ │ │ tst.w ip, #2 │ │ │ │ - add.w ip, r6, r0, lsl #2 │ │ │ │ - add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + add.w ip, r5, r1, lsl #2 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ ite ne │ │ │ │ vnegne.f32 s13, s12 │ │ │ │ vmoveq.f32 s13, s12 │ │ │ │ vsub.f32 s14, s14, s13 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ vstr s14, [ip, #-4] │ │ │ │ - add.w ip, r8, r3 │ │ │ │ + add.w ip, fp, r3 │ │ │ │ tst.w ip, #2 │ │ │ │ add.w ip, r4, r3 │ │ │ │ it eq │ │ │ │ vnegeq.f32 s15, s15 │ │ │ │ tst.w ip, #2 │ │ │ │ mov.w ip, r3, lsl #1 │ │ │ │ - add.w ip, ip, #1 │ │ │ │ it ne │ │ │ │ vnegne.f32 s12, s12 │ │ │ │ + add.w ip, ip, #1 │ │ │ │ cmp r4, ip │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ - vstmia r2!, {s15} │ │ │ │ - bgt.n 8aa64 │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ + vstmia r9!, {s15} │ │ │ │ + bgt.n 916ba │ │ │ │ + ldr r3, [sp, #68] @ 0x44 │ │ │ │ cmp r4, r3 │ │ │ │ - beq.n 8ab9a │ │ │ │ - b.n 8ab58 │ │ │ │ - lsls r3, r6, #19 │ │ │ │ - subs r7, #181 @ 0xb5 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - vldr s15, [sl] │ │ │ │ - cbz r3, 8ab64 │ │ │ │ + beq.n 91800 │ │ │ │ + ldr r3, [sp, #64] @ 0x40 │ │ │ │ + vldr s15, [r6] │ │ │ │ + cbz r3, 917b6 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ - vmul.f32 s15, s15, s16 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - adds r3, r6, r3 │ │ │ │ - ldr r1, [sp, #64] @ 0x40 │ │ │ │ + vmul.f32 s15, s15, s16 │ │ │ │ + ldrd r3, r1, [sp, #52] @ 0x34 │ │ │ │ add r2, r1 │ │ │ │ + add r3, r5 │ │ │ │ str r2, [sp, #4] │ │ │ │ - ldr r2, [sp, #68] @ 0x44 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ vstr s15, [r3] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - add r6, r2 │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ - adds r3, #1 │ │ │ │ + add r5, r2 │ │ │ │ + ldr r2, [sp, #44] @ 0x2c │ │ │ │ + add.w r3, r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 8a8d0 │ │ │ │ - mov r0, sl │ │ │ │ - add sp, #148 @ 0x94 │ │ │ │ + bne.w 914ee │ │ │ │ + mov r0, r6 │ │ │ │ + add sp, #140 @ 0x8c │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ - ldr r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #88] @ 0x58 │ │ │ │ + ldr r0, [sp, #100] @ 0x64 │ │ │ │ vldr s13, [r3] │ │ │ │ - add.w r1, r6, r1, lsl #2 │ │ │ │ - ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r3, [sp, #92] @ 0x5c │ │ │ │ + add.w r0, r5, r0, lsl #2 │ │ │ │ vldr s15, [r3] │ │ │ │ - ldr r3, [sp, #108] @ 0x6c │ │ │ │ - adds r3, #1 │ │ │ │ - ands.w r2, r3, #2 │ │ │ │ + ldr r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + ands.w r1, r3, #2 │ │ │ │ itte ne │ │ │ │ - movne r2, #1 │ │ │ │ + movne r1, #1 │ │ │ │ vnegne.f32 s14, s13 │ │ │ │ vmoveq.f32 s14, s13 │ │ │ │ - cmp.w fp, #0 │ │ │ │ - beq.w 8ae2c │ │ │ │ + cmp r2, #0 │ │ │ │ + beq.w 91abe │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - vstr s14, [r1] │ │ │ │ - cbz r2, 8abda │ │ │ │ + vstr s14, [r0] │ │ │ │ + cbz r1, 91840 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ vadd.f32 s15, s15, s13 │ │ │ │ - subs r3, r2, r3 │ │ │ │ - ldr r2, [sp, #48] @ 0x30 │ │ │ │ + sub.w r3, r2, r3 │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ - add.w r3, r6, r3, lsl #2 │ │ │ │ + add.w r3, r5, r3, lsl #2 │ │ │ │ vstr s15, [r3] │ │ │ │ - b.n 8ab58 │ │ │ │ - ldr r3, [sp, #140] @ 0x8c │ │ │ │ - mov r9, r6 │ │ │ │ - ldr r2, [sp, #12] │ │ │ │ - mov r5, sl │ │ │ │ - add.w lr, r3, r6 │ │ │ │ - str.w sl, [sp, #120] @ 0x78 │ │ │ │ - str r6, [sp, #124] @ 0x7c │ │ │ │ - mov r1, r2 │ │ │ │ - ldr.w sl, [sp, #128] @ 0x80 │ │ │ │ - mov ip, r7 │ │ │ │ - ldr r6, [sp, #132] @ 0x84 │ │ │ │ - movs r3, #0 │ │ │ │ - ldr r0, [sp, #96] @ 0x60 │ │ │ │ - lsrs r2, r2, #31 │ │ │ │ - str r7, [sp, #116] @ 0x74 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - mov r0, r3 │ │ │ │ - adds r3, #1 │ │ │ │ - vldr s14, [r5, #4] │ │ │ │ - ands.w fp, r3, #2 │ │ │ │ - vldr s11, [ip, #-4] │ │ │ │ - add r2, r1 │ │ │ │ - add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ - vldr s15, [r5, #8] │ │ │ │ + b.n 917aa │ │ │ │ + ldr r1, [sp, #16] │ │ │ │ + mov lr, r6 │ │ │ │ + mov r8, r7 │ │ │ │ + strd r7, r6, [sp, #104] @ 0x68 │ │ │ │ + mov r9, r5 │ │ │ │ + ldr r3, [sp, #128] @ 0x80 │ │ │ │ + str r5, [sp, #112] @ 0x70 │ │ │ │ + ldr.w ip, [sp, #116] @ 0x74 │ │ │ │ + mov r0, r1 │ │ │ │ + mov.w r1, r1, lsr #31 │ │ │ │ + ldr r6, [sp, #120] @ 0x78 │ │ │ │ + add.w r2, r3, r5 │ │ │ │ + ldr r3, [sp, #132] @ 0x84 │ │ │ │ + mov r7, r2 │ │ │ │ + add.w sl, r5, r3 │ │ │ │ + mov.w r3, #0 │ │ │ │ + vldr s14, [lr, #4] │ │ │ │ + mov r5, r3 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + ands.w r2, r3, #2 │ │ │ │ + add r1, r0 │ │ │ │ + add.w r0, r0, #4294967295 @ 0xffffffff │ │ │ │ + vldr s15, [lr, #8] │ │ │ │ + sub.w r8, r8, #8 │ │ │ │ + add.w lr, lr, #8 │ │ │ │ + vldr s12, [r8] │ │ │ │ + vldr s11, [r8, #4] │ │ │ │ ite ne │ │ │ │ vnegne.f32 s13, s14 │ │ │ │ vmoveq.f32 s13, s14 │ │ │ │ - lsls r0, r0, #30 │ │ │ │ - vldr s12, [ip, #-8] │ │ │ │ - add.w r5, r5, #8 │ │ │ │ - sub.w ip, ip, #8 │ │ │ │ + lsls r5, r5, #30 │ │ │ │ ite mi │ │ │ │ vnegmi.f32 s10, s11 │ │ │ │ vmovpl.f32 s10, s11 │ │ │ │ - lsls r7, r2, #30 │ │ │ │ - mov.w r2, r1, lsr #31 │ │ │ │ - add.w r0, r2, r1 │ │ │ │ - ldr r7, [sp, #36] @ 0x24 │ │ │ │ - it mi │ │ │ │ - vnegmi.f32 s14, s14 │ │ │ │ - lsls r0, r0, #30 │ │ │ │ + tst.w r1, #2 │ │ │ │ + mov.w r1, r0, lsr #31 │ │ │ │ + it ne │ │ │ │ + vnegne.f32 s14, s14 │ │ │ │ + add.w r5, r1, r0 │ │ │ │ + lsls r5, r5, #30 │ │ │ │ vadd.f32 s13, s13, s10 │ │ │ │ - ldr r0, [sp, #40] @ 0x28 │ │ │ │ + ldr r5, [sp, #32] │ │ │ │ it mi │ │ │ │ vnegmi.f32 s11, s11 │ │ │ │ - add r0, lr │ │ │ │ - vmul.f32 s13, s13, s16 │ │ │ │ - add r0, r7 │ │ │ │ + sub.w r5, r5, r3 │ │ │ │ vsub.f32 s14, s14, s11 │ │ │ │ - vstr s13, [r9] │ │ │ │ + vmul.f32 s13, s13, s16 │ │ │ │ + add.w r5, r5, r5, lsr #31 │ │ │ │ + tst.w r5, #2 │ │ │ │ + sub.w r5, r4, r3 │ │ │ │ + add.w r5, r5, r5, lsr #31 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - vstr s14, [r0] │ │ │ │ - ldr r0, [sp, #32] │ │ │ │ - subs r0, r0, r3 │ │ │ │ - add.w r0, r0, r0, lsr #31 │ │ │ │ - lsls r7, r0, #30 │ │ │ │ - sub.w r0, r4, r3 │ │ │ │ - add.w r0, r0, r0, lsr #31 │ │ │ │ - ite pl │ │ │ │ - vmovpl.f32 s14, s15 │ │ │ │ - vnegmi.f32 s14, s15 │ │ │ │ - lsls r0, r0, #30 │ │ │ │ - add.w r0, r8, r3 │ │ │ │ + vstr s13, [r9] │ │ │ │ + vstr s14, [sl] │ │ │ │ + ite eq │ │ │ │ + vmoveq.f32 s14, s15 │ │ │ │ + vnegne.f32 s14, s15 │ │ │ │ + lsls r5, r5, #30 │ │ │ │ + add.w r5, fp, r3 │ │ │ │ + add sl, r6 │ │ │ │ ite mi │ │ │ │ vnegmi.f32 s13, s12 │ │ │ │ vmovpl.f32 s13, s12 │ │ │ │ - lsls r7, r0, #30 │ │ │ │ - add.w r0, r4, r3 │ │ │ │ - it pl │ │ │ │ - vnegpl.f32 s15, s15 │ │ │ │ - lsls r0, r0, #30 │ │ │ │ - vsub.f32 s14, s14, s13 │ │ │ │ - add.w r0, r9, sl │ │ │ │ + tst.w r5, #2 │ │ │ │ + add.w r5, r4, r3 │ │ │ │ + it eq │ │ │ │ + vnegeq.f32 s15, s15 │ │ │ │ + lsls r5, r5, #30 │ │ │ │ + add.w r5, r9, ip │ │ │ │ + sub.w r9, r9, r6 │ │ │ │ it mi │ │ │ │ vnegmi.f32 s12, s12 │ │ │ │ - sub.w r9, r9, r6 │ │ │ │ - vmul.f32 s14, s14, s16 │ │ │ │ + vsub.f32 s14, s14, s13 │ │ │ │ vadd.f32 s15, s15, s12 │ │ │ │ - vstr s14, [lr] │ │ │ │ - add lr, r6 │ │ │ │ + vmul.f32 s14, s14, s16 │ │ │ │ vmul.f32 s15, s15, s16 │ │ │ │ - vstr s15, [r0] │ │ │ │ - lsls r0, r3, #1 │ │ │ │ - adds r0, #1 │ │ │ │ - cmp r4, r0 │ │ │ │ - bgt.n 8ac1c │ │ │ │ - ldrd r7, sl, [sp, #116] @ 0x74 │ │ │ │ - ldr r6, [sp, #124] @ 0x7c │ │ │ │ - b.n 8ab4c │ │ │ │ + vstr s14, [r7] │ │ │ │ + add r7, r6 │ │ │ │ + vstr s15, [r5] │ │ │ │ + mov.w r5, r3, lsl #1 │ │ │ │ + add.w r5, r5, #1 │ │ │ │ + cmp r5, r4 │ │ │ │ + blt.n 9188a │ │ │ │ + ldrd r7, r6, [sp, #104] @ 0x68 │ │ │ │ + ldr r5, [sp, #112] @ 0x70 │ │ │ │ + b.n 917a4 │ │ │ │ mul.w r3, r1, r3 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ - ldr r0, [sp, #88] @ 0x58 │ │ │ │ - add.w r2, sl, r2, lsl #2 │ │ │ │ + add.w r2, r6, r2, lsl #2 │ │ │ │ + ldr r0, [sp, #80] @ 0x50 │ │ │ │ add.w r3, r1, r3, lsl #2 │ │ │ │ ldr r1, [r3, #0] │ │ │ │ add r3, r0 │ │ │ │ str.w r1, [r2], #4 │ │ │ │ cmp r2, r7 │ │ │ │ - bne.n 8ad12 │ │ │ │ - b.n 8aa34 │ │ │ │ - ldr r2, [sp, #136] @ 0x88 │ │ │ │ - ldr.w ip, [sp, #88] @ 0x58 │ │ │ │ - adds r1, r3, r2 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ - mov r2, sl │ │ │ │ + bne.n 91988 │ │ │ │ + b.n 91684 │ │ │ │ + ldr.w lr, [sp, #80] @ 0x50 │ │ │ │ + ldr r2, [sp, #124] @ 0x7c │ │ │ │ + add.w r1, r3, r2 │ │ │ │ + ldr r3, [sp, #72] @ 0x48 │ │ │ │ + mov r2, r6 │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - adds r0, r3, #4 │ │ │ │ - add r0, sl │ │ │ │ - ldr r5, [r1, #0] │ │ │ │ - add r1, ip │ │ │ │ - str.w r5, [r2], #4 │ │ │ │ + add.w r0, r3, #4 │ │ │ │ + add r0, r6 │ │ │ │ + ldr.w ip, [r1] │ │ │ │ + add r1, lr │ │ │ │ + str.w ip, [r2], #4 │ │ │ │ cmp r2, r0 │ │ │ │ - bne.n 8ad34 │ │ │ │ - adds r2, r4, #4 │ │ │ │ + bne.n 919ae │ │ │ │ + add.w r2, r4, #4 │ │ │ │ add r3, r2 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ cmp r2, r3 │ │ │ │ it gt │ │ │ │ - ldrgt r2, [sp, #84] @ 0x54 │ │ │ │ - ble.n 8adda │ │ │ │ - ldr r5, [sp, #20] │ │ │ │ + ldrgt r2, [sp, #76] @ 0x4c │ │ │ │ + ble.n 91a68 │ │ │ │ mov.w r9, r2, lsl #2 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ - add.w lr, sl, #4 │ │ │ │ - subs r1, r5, r3 │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - subs r1, #1 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ - add lr, r9 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add r5, lr │ │ │ │ - ldr.w lr, [sp, #88] @ 0x58 │ │ │ │ + add.w r8, r6, #4 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + add r8, r9 │ │ │ │ + add.w sl, r6, r9 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ mul.w r1, r0, r1 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ - add.w r0, sl, r9 │ │ │ │ + ldr r0, [sp, #20] │ │ │ │ + add.w lr, r0, #4294967295 @ 0xffffffff │ │ │ │ + mov r0, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ + ldr.w r8, [sp, #80] @ 0x50 │ │ │ │ vldr s15, [r1] │ │ │ │ - sub.w r1, r1, lr │ │ │ │ + sub.w r1, r1, r8 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s15} │ │ │ │ - cmp r0, r5 │ │ │ │ - bne.n 8ad80 │ │ │ │ - b.n 8a946 │ │ │ │ - ldr r5, [sp, #16] │ │ │ │ + cmp r0, ip │ │ │ │ + bne.n 91a06 │ │ │ │ + b.n 91572 │ │ │ │ mov r0, r1 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ mov.w r9, r2, lsl #2 │ │ │ │ - add.w lr, sl, #4 │ │ │ │ - subs r1, r5, r3 │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - subs r1, #1 │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ - add lr, r9 │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add r5, lr │ │ │ │ + add.w r8, r6, #4 │ │ │ │ + add.w sl, r6, r9 │ │ │ │ + add r8, r9 │ │ │ │ + ldr.w r9, [sp, #80] @ 0x50 │ │ │ │ + sub.w r1, r1, r3 │ │ │ │ + add.w r1, r1, #4294967295 @ 0xffffffff │ │ │ │ mul.w r1, r0, r1 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ add.w r1, r0, r1, lsl #2 │ │ │ │ - add.w r0, sl, r9 │ │ │ │ - ldr.w r9, [sp, #88] @ 0x58 │ │ │ │ - ldr.w lr, [r1] │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ + add.w lr, r0, #4294967295 @ 0xffffffff │ │ │ │ + mov r0, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ + ldr.w r8, [r1] │ │ │ │ sub.w r1, r1, r9 │ │ │ │ - str.w lr, [r0], #4 │ │ │ │ - cmp r0, r5 │ │ │ │ - bne.n 8adc8 │ │ │ │ - b.n 8a9fa │ │ │ │ + str.w r8, [r0], #4 │ │ │ │ + cmp r0, ip │ │ │ │ + bne.n 91a56 │ │ │ │ + b.n 9163c │ │ │ │ ldr r2, [sp, #28] │ │ │ │ cmp r2, r3 │ │ │ │ - ldr r2, [sp, #84] @ 0x54 │ │ │ │ + ldr r2, [sp, #76] @ 0x4c │ │ │ │ it gt │ │ │ │ - ldrgt r0, [sp, #8] │ │ │ │ - ble.w 8a9b8 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ + ldrgt r0, [sp, #12] │ │ │ │ + ble.w 915f2 │ │ │ │ mov.w r9, r2, lsl #2 │ │ │ │ - ldr r5, [sp, #28] │ │ │ │ - add.w lr, sl, #4 │ │ │ │ - subs r1, r3, r1 │ │ │ │ - add lr, r9 │ │ │ │ - add.w ip, r5, #4294967295 @ 0xffffffff │ │ │ │ - sub.w r5, ip, r3 │ │ │ │ + add.w r8, r6, #4 │ │ │ │ + ldr r1, [sp, #20] │ │ │ │ + add r8, r9 │ │ │ │ + sub.w r1, r3, r1 │ │ │ │ mul.w r1, r0, r1 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - bic.w r5, r5, #3 │ │ │ │ - add r5, lr │ │ │ │ - ldr.w lr, [sp, #88] @ 0x58 │ │ │ │ - add.w r1, r0, r1, lsl #2 │ │ │ │ - add.w r0, sl, r9 │ │ │ │ + add.w sl, r0, r1, lsl #2 │ │ │ │ + ldr r1, [sp, #28] │ │ │ │ + add.w r0, r6, r9 │ │ │ │ + add.w lr, r1, #4294967295 @ 0xffffffff │ │ │ │ + mov r1, sl │ │ │ │ + sub.w ip, lr, r3 │ │ │ │ + bic.w ip, ip, #3 │ │ │ │ + add ip, r8 │ │ │ │ + ldr.w r8, [sp, #80] @ 0x50 │ │ │ │ vldr s15, [r1] │ │ │ │ - add r1, lr │ │ │ │ + add r1, r8 │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r0!, {s15} │ │ │ │ - cmp r0, r5 │ │ │ │ - bne.n 8ae18 │ │ │ │ - b.n 8a9a6 │ │ │ │ + cmp r0, ip │ │ │ │ + bne.n 91aaa │ │ │ │ + b.n 915dc │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vneg.f32 s13, s13 │ │ │ │ vmul.f32 s14, s14, s16 │ │ │ │ - b.n 8abd0 │ │ │ │ + b.n 91836 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r4, r3 │ │ │ │ - bge.n 8ae84 │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ - movs r2, #0 │ │ │ │ + bge.n 91b18 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ + mov.w r2, #0 │ │ │ │ cmp r3, #1 │ │ │ │ mov r3, r4 │ │ │ │ - beq.w 8a90e │ │ │ │ - b.n 8ad4e │ │ │ │ + beq.w 91532 │ │ │ │ + b.n 919cc │ │ │ │ cmp r4, #1 │ │ │ │ - bne.w 8ab58 │ │ │ │ - ldr r3, [sp, #100] @ 0x64 │ │ │ │ - vldr s12, [pc, #-772] @ 8ab54 │ │ │ │ + bne.w 917aa │ │ │ │ + ldr r3, [sp, #88] @ 0x58 │ │ │ │ + vldr s12, [pc, #52] @ 91b20 │ │ │ │ vldr s14, [r3] │ │ │ │ - ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r3, [sp, #92] @ 0x5c │ │ │ │ vneg.f32 s13, s14 │ │ │ │ vldr s15, [r3] │ │ │ │ mov r3, r4 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vmul.f32 s14, s14, s12 │ │ │ │ - vstr s14, [r6] │ │ │ │ - b.n 8abda │ │ │ │ + vstr s14, [r5] │ │ │ │ + b.n 91840 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ cmp r2, r3 │ │ │ │ - ldr r2, [sp, #84] @ 0x54 │ │ │ │ - bgt.w 8a96a │ │ │ │ - b.n 8a9b8 │ │ │ │ + ldr r2, [sp, #76] @ 0x4c │ │ │ │ + bgt.w 9159a │ │ │ │ + b.n 915f2 │ │ │ │ mov r3, r4 │ │ │ │ - movs r2, #0 │ │ │ │ - b.n 8a958 │ │ │ │ - nop │ │ │ │ + mov.w r2, #0 │ │ │ │ + b.n 91588 │ │ │ │ + lsls r3, r6, #19 │ │ │ │ + subs r7, #181 @ 0xb5 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w f924 │ │ │ │ nop │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ + mov r5, r1 │ │ │ │ ldr r0, [r0, #92] @ 0x5c │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ ldr r6, [r1, #0] │ │ │ │ - mov r5, r1 │ │ │ │ blx f57c │ │ │ │ ldr r3, [r4, #64] @ 0x40 │ │ │ │ mov r2, r0 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r0, r5 │ │ │ │ - ldr r1, [pc, #12] @ (8aebc ) │ │ │ │ + ldr r1, [pc, #20] @ (91b60 ) │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr r3, [r4, #80] @ 0x50 │ │ │ │ - str r3, [sp, #0] │ │ │ │ add r1, pc │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [r4, #76] @ 0x4c │ │ │ │ blx r6 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - subs r7, #202 @ 0xca │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + strb r6, [r7, #28] │ │ │ │ movs r6, r0 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ b.w fe00 │ │ │ │ nop │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #28 │ │ │ │ - bmi.n 8aeea │ │ │ │ + bmi.n 91baa │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r4, r2 │ │ │ │ mov r5, r1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 8aeee │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 91bb0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #40 @ 0x28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - movs r0, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ ldr r2, [r1, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 8aee2 │ │ │ │ + bgt.n 91b92 │ │ │ │ ldr r6, [r3, #4] │ │ │ │ cmp r6, #0 │ │ │ │ and.w r7, r6, #1 │ │ │ │ it lt │ │ │ │ neglt r7, r7 │ │ │ │ cmp r7, #1 │ │ │ │ - bne.n 8aee2 │ │ │ │ + bne.n 91b92 │ │ │ │ ldr r3, [r1, #20] │ │ │ │ sub.w sl, r3, #12 │ │ │ │ bics.w sl, sl, #4 │ │ │ │ - bne.n 8aee2 │ │ │ │ + bne.n 91b92 │ │ │ │ mov.w r8, r6, lsl #2 │ │ │ │ mov r0, r8 │ │ │ │ blx 1008c │ │ │ │ - mov r2, r7 │ │ │ │ mov r9, r0 │ │ │ │ + mov r2, r7 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r6 │ │ │ │ blx fb04 │ │ │ │ mov r7, r0 │ │ │ │ blx ff0c │ │ │ │ - mov r3, r9 │ │ │ │ mov r1, r0 │ │ │ │ + mov r3, r9 │ │ │ │ + str.w sl, [sp] │ │ │ │ mov r2, r9 │ │ │ │ mov r0, r7 │ │ │ │ - str.w sl, [sp] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r9 │ │ │ │ blx ff78 │ │ │ │ cmp r7, #0 │ │ │ │ - beq.n 8aee2 │ │ │ │ + beq.n 91b92 │ │ │ │ ldr r3, [r5, #20] │ │ │ │ cmp r3, #12 │ │ │ │ - beq.n 8afe4 │ │ │ │ - ldr r2, [pc, #144] @ (8afec ) │ │ │ │ + beq.n 91ca6 │ │ │ │ + ldr r2, [pc, #144] @ (91cac ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #144] @ (8aff0 ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ + ldr r1, [pc, #144] @ (91cb0 ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ add.w r9, sp, #8 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr r3, [r5, #4] │ │ │ │ - str r6, [r0, #76] @ 0x4c │ │ │ │ mov r4, r0 │ │ │ │ add.w r1, r0, #80 @ 0x50 │ │ │ │ + ldrd r3, r0, [r5, #4] │ │ │ │ + str r6, [r4, #76] @ 0x4c │ │ │ │ ldrd r2, r3, [r3, #8] │ │ │ │ - strd r2, r3, [r0, #68] @ 0x44 │ │ │ │ - str r7, [r0, #64] @ 0x40 │ │ │ │ - add.w r2, r0, #84 @ 0x54 │ │ │ │ + strd r7, r2, [r4, #64] @ 0x40 │ │ │ │ + add.w r2, r4, #84 @ 0x54 │ │ │ │ + str r3, [r4, #72] @ 0x48 │ │ │ │ ldr r3, [r5, #20] │ │ │ │ - str r3, [r0, #92] @ 0x5c │ │ │ │ - add.w r3, r0, #88 @ 0x58 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ add.w r5, r4, #8 │ │ │ │ + str r3, [r4, #92] @ 0x5c │ │ │ │ + add.w r3, r4, #88 @ 0x58 │ │ │ │ blx fa24 │ │ │ │ mov r0, r9 │ │ │ │ blx f7b0 │ │ │ │ - subs r3, r6, #1 │ │ │ │ - vmov s14, r3 │ │ │ │ + add.w r3, r6, #4294967295 @ 0xffffffff │ │ │ │ mov r0, r5 │ │ │ │ + vmov s14, r3 │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vstr d7, [sp, #8] │ │ │ │ vmov s15, r6 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [sp, #16] │ │ │ │ vmov s15, r8 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ @@ -150623,252 +153705,264 @@ │ │ │ │ mov r1, r9 │ │ │ │ blx faac │ │ │ │ ldr r0, [r4, #80] @ 0x50 │ │ │ │ mov r2, r5 │ │ │ │ add.w r1, r7, #8 │ │ │ │ blx faac │ │ │ │ mov r0, r4 │ │ │ │ - add sp, #40 @ 0x28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - ldr r2, [pc, #12] @ (8aff4 ) │ │ │ │ + b.n 91b96 │ │ │ │ + ldr r2, [pc, #12] @ (91cb4 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 8af5c │ │ │ │ - nop │ │ │ │ - bl 1dafee │ │ │ │ - lsls r0, r0, #29 │ │ │ │ + b.n 91c1e │ │ │ │ + bl 97cae │ │ │ │ + subs r2, #124 @ 0x7c │ │ │ │ movs r7, r0 │ │ │ │ - bl 5eff6 │ │ │ │ + bl fffafcb6 │ │ │ │ │ │ │ │ -0008aff8 : │ │ │ │ - ldr r1, [pc, #24] @ (8b014 ) │ │ │ │ - push {r4, lr} │ │ │ │ +00091cb8 : │ │ │ │ + ldr r1, [pc, #28] @ (91cd8 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - ldmia r5!, {r1, r6, r7} │ │ │ │ - movs r6, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + lsls r4, r7, #3 │ │ │ │ + movs r7, r0 │ │ │ │ mov r3, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ ldr r1, [r3, #68] @ 0x44 │ │ │ │ + sub sp, #8 │ │ │ │ ldr r2, [r3, #76] @ 0x4c │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ - adds r2, #1 │ │ │ │ ldr r1, [r3, #64] @ 0x40 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (8b03c ) │ │ │ │ + ldr r1, [pc, #12] @ (91d04 ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #80] @ 0x50 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - subs r6, #102 @ 0x66 │ │ │ │ + strb r6, [r5, #22] │ │ │ │ movs r6, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r1 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r2 │ │ │ │ - ldr r3, [r0, #72] @ 0x48 │ │ │ │ - sub sp, #36 @ 0x24 │ │ │ │ + ldrd r3, r2, [r0, #72] @ 0x48 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r8, r0 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #36 @ 0x24 │ │ │ │ ldrd r9, r5, [r0, #84] @ 0x54 │ │ │ │ - mov r4, r1 │ │ │ │ - str r3, [sp, #4] │ │ │ │ - ldrd r2, r3, [r0, #76] @ 0x4c │ │ │ │ - str r3, [sp, #0] │ │ │ │ - str r2, [sp, #8] │ │ │ │ - lsls r7, r2, #3 │ │ │ │ + strd r3, r2, [sp, #4] │ │ │ │ + mov.w r7, r2, lsl #3 │ │ │ │ + ldr r3, [r0, #80] @ 0x50 │ │ │ │ mov r0, r7 │ │ │ │ + str r3, [sp, #0] │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - ldr r2, [sp, #8] │ │ │ │ mov fp, r0 │ │ │ │ + ldr r2, [sp, #8] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 8b100 │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - lsls r1, r2, #2 │ │ │ │ + ble.n 91de4 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ add r0, r7 │ │ │ │ - adds r5, r4, #4 │ │ │ │ + add.w r5, r4, #4 │ │ │ │ + mov.w r1, r2, lsl #2 │ │ │ │ + mov.w r7, #0 │ │ │ │ mov.w r9, r9, lsl #2 │ │ │ │ + strd r3, r2, [sp, #8] │ │ │ │ add r4, r1 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + strd r0, r1, [sp, #20] │ │ │ │ + add.w r0, fp, r1 │ │ │ │ + str r0, [sp, #28] │ │ │ │ mov.w sl, r3, lsl #2 │ │ │ │ - movs r7, #0 │ │ │ │ mul.w r3, r3, r2 │ │ │ │ - str r0, [sp, #20] │ │ │ │ str r3, [sp, #16] │ │ │ │ - add.w r0, fp, r1 │ │ │ │ - str r2, [sp, #12] │ │ │ │ - str r0, [sp, #28] │ │ │ │ - str r1, [sp, #24] │ │ │ │ ldr.w r3, [r5, #-4] │ │ │ │ sub.w ip, r5, #4 │ │ │ │ str.w r3, [fp] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.n 8b12e │ │ │ │ + ble.n 91e24 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 8b10c │ │ │ │ + bne.n 91e02 │ │ │ │ ldr r2, [sp, #20] │ │ │ │ add.w r0, fp, #4 │ │ │ │ mov r3, r5 │ │ │ │ ldr.w r1, [r3], #4 │ │ │ │ - str.w r1, [r0], #4 │ │ │ │ cmp r3, r4 │ │ │ │ + str.w r1, [r0], #4 │ │ │ │ str.w r1, [r2, #-4]! │ │ │ │ - bne.n 8b0b8 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + bne.n 91d9a │ │ │ │ ldr r2, [sp, #16] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ add.w ip, ip, r2, lsl #2 │ │ │ │ - ldr.w r0, [r8, #64] @ 0x40 │ │ │ │ add r3, fp │ │ │ │ mov r1, fp │ │ │ │ - adds r7, #1 │ │ │ │ + ldr.w r0, [r8, #64] @ 0x40 │ │ │ │ + add.w r7, r7, #1 │ │ │ │ add r5, r9 │ │ │ │ - ldr.w r2, [ip] │ │ │ │ add r4, r9 │ │ │ │ + ldr.w r2, [ip] │ │ │ │ str r2, [r3, #0] │ │ │ │ mov r2, fp │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr.w r0, [r8, #68] @ 0x44 │ │ │ │ mov r2, r6 │ │ │ │ mov r1, fp │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 8b098 │ │ │ │ + bne.n 91d7a │ │ │ │ mov r0, fp │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - sub.w r3, sl, #4 │ │ │ │ ldr r0, [sp, #20] │ │ │ │ - ldr.w lr, [sp, #28] │ │ │ │ - add r3, r5 │ │ │ │ + sub.w r3, sl, #4 │ │ │ │ add.w r2, fp, #4 │ │ │ │ + add r3, r5 │ │ │ │ + ldr.w lr, [sp, #28] │ │ │ │ ldr r1, [r3, #0] │ │ │ │ add r3, sl │ │ │ │ str.w r1, [r2], #4 │ │ │ │ - str.w r1, [r0, #-4]! │ │ │ │ cmp r2, lr │ │ │ │ - bne.n 8b11c │ │ │ │ - b.n 8b0c8 │ │ │ │ + str.w r1, [r0, #-4]! │ │ │ │ + bne.n 91e12 │ │ │ │ + b.n 91daa │ │ │ │ ldr r2, [sp, #4] │ │ │ │ - movs r3, #4 │ │ │ │ - b.n 8b0cc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + mov.w r3, #4 │ │ │ │ + b.n 91dae │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldr.w r5, [r2, #164] @ 0xa4 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ ands.w r5, r5, #8 │ │ │ │ - bne.n 8b14e │ │ │ │ + bne.n 91e56 │ │ │ │ ldr r3, [r1, #4] │ │ │ │ mov r6, r1 │ │ │ │ ldr r7, [r3, #0] │ │ │ │ cmp r7, #1 │ │ │ │ - beq.n 8b15c │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 91e7a │ │ │ │ + mov.w r0, #0 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ mov r4, r2 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - bgt.n 8b14e │ │ │ │ + bgt.n 91e56 │ │ │ │ ldr r2, [r1, #20] │ │ │ │ cmp r2, #9 │ │ │ │ - bne.n 8b14e │ │ │ │ + bne.n 91e56 │ │ │ │ ldr.w sl, [r3, #4] │ │ │ │ cmp.w sl, #1 │ │ │ │ - ble.n 8b14e │ │ │ │ + ble.n 91e56 │ │ │ │ add.w fp, sl, #4294967295 @ 0xffffffff │ │ │ │ mov.w r0, fp, lsl #3 │ │ │ │ blx 1008c │ │ │ │ mov.w r3, fp, lsl #1 │ │ │ │ mov r8, r0 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r3 │ │ │ │ str r3, [sp, #8] │ │ │ │ blx fb04 │ │ │ │ mov r9, r0 │ │ │ │ blx ff0c │ │ │ │ - mov r3, r8 │ │ │ │ mov r1, r0 │ │ │ │ + mov r3, r8 │ │ │ │ + str r5, [sp, #0] │ │ │ │ mov r2, r8 │ │ │ │ mov r0, r9 │ │ │ │ - str r5, [sp, #0] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r9, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 8b274 │ │ │ │ + beq.n 91f92 │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ add r3, sp, #28 │ │ │ │ add r2, sp, #24 │ │ │ │ add r1, sp, #20 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ blx fa24 │ │ │ │ blx ff0c │ │ │ │ ldr r3, [r6, #4] │ │ │ │ mov r1, r7 │ │ │ │ str r0, [sp, #12] │ │ │ │ mov r0, sl │ │ │ │ ldr r2, [r3, #12] │ │ │ │ blx fb04 │ │ │ │ - str r5, [sp, #0] │ │ │ │ mov r1, r0 │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ mov r2, r8 │ │ │ │ + str r5, [sp, #0] │ │ │ │ ldr r3, [r6, #16] │ │ │ │ - ldr r0, [sp, #12] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r8 │ │ │ │ cmp r5, #0 │ │ │ │ - beq.n 8b268 │ │ │ │ + beq.n 91f86 │ │ │ │ blx ff78 │ │ │ │ - ldr r2, [pc, #132] @ (8b27c ) │ │ │ │ - ldr r1, [pc, #132] @ (8b280 ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ - add r2, pc │ │ │ │ + ldr r2, [pc, #132] @ (91f9c ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ add r7, sp, #32 │ │ │ │ + ldr r1, [pc, #128] @ (91fa0 ) │ │ │ │ + add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ mov r4, r0 │ │ │ │ - str.w fp, [r0, #76] @ 0x4c │ │ │ │ + mov r0, r7 │ │ │ │ add.w r6, r4, #8 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ - str r3, [r0, #72] @ 0x48 │ │ │ │ + strd r9, r5, [r4, #64] @ 0x40 │ │ │ │ + strd r3, fp, [r4, #72] @ 0x48 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ + str r3, [r4, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [r0, #84] @ 0x54 │ │ │ │ + str r3, [r4, #84] @ 0x54 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - str r3, [r0, #88] @ 0x58 │ │ │ │ - strd r9, r5, [r0, #64] @ 0x40 │ │ │ │ - mov r0, r7 │ │ │ │ + str r3, [r4, #88] @ 0x58 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ mov r0, r6 │ │ │ │ add r3, fp │ │ │ │ vmov s14, r3 │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ vstr d7, [sp, #56] @ 0x38 │ │ │ │ @@ -150882,266 +153976,286 @@ │ │ │ │ add.w r1, r9, #8 │ │ │ │ blx faac │ │ │ │ ldr r0, [r4, #80] @ 0x50 │ │ │ │ mov r2, r6 │ │ │ │ add.w r1, r5, #8 │ │ │ │ blx faac │ │ │ │ mov r0, r4 │ │ │ │ - b.n 8b156 │ │ │ │ + b.n 91e62 │ │ │ │ blx fddc │ │ │ │ mov r0, r9 │ │ │ │ blx f928 │ │ │ │ - b.n 8b154 │ │ │ │ + b.n 91e5e │ │ │ │ mov r0, r8 │ │ │ │ blx fddc │ │ │ │ - b.n 8b154 │ │ │ │ - mcr2 15, 2, pc, cr1, cr15, {7} @ │ │ │ │ - lsls r4, r6, #18 │ │ │ │ + b.n 91e5e │ │ │ │ + nop │ │ │ │ + stc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + adds r7, #148 @ 0x94 │ │ │ │ movs r7, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -0008b2b0 : │ │ │ │ - ldr r1, [pc, #24] @ (8b2cc ) │ │ │ │ - push {r4, lr} │ │ │ │ +00091fe0 : │ │ │ │ + ldr r1, [pc, #28] @ (92000 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - ldmia r3!, {r1, r2, r4} │ │ │ │ - movs r6, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + stc2l 0, cr0, [r0, #24]! │ │ │ │ mov r3, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ ldr r1, [r3, #68] @ 0x44 │ │ │ │ + sub sp, #8 │ │ │ │ ldr r2, [r3, #76] @ 0x4c │ │ │ │ str r1, [sp, #4] │ │ │ │ - ldr r4, [r0, #0] │ │ │ │ - subs r2, #1 │ │ │ │ ldr r1, [r3, #64] @ 0x40 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ str r1, [sp, #0] │ │ │ │ - ldr r1, [pc, #12] @ (8b2f4 ) │ │ │ │ + ldr r1, [pc, #12] @ (9202c ) │ │ │ │ + ldr r4, [r0, #0] │ │ │ │ ldr r3, [r3, #80] @ 0x50 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - subs r3, #214 @ 0xd6 │ │ │ │ + strb r6, [r5, #10] │ │ │ │ movs r6, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + ldrd r3, fp, [r0, #72] @ 0x48 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r0 │ │ │ │ - ldr r3, [r0, #72] @ 0x48 │ │ │ │ vpush {d8} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ ldrd sl, r4, [r0, #84] @ 0x54 │ │ │ │ - mov r7, r1 │ │ │ │ str r3, [sp, #20] │ │ │ │ - mov r6, r2 │ │ │ │ - ldrd fp, r3, [r0, #76] @ 0x4c │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov.w r8, fp, lsl #3 │ │ │ │ + ldr r3, [r0, #80] @ 0x50 │ │ │ │ mov r0, r8 │ │ │ │ + str r3, [sp, #4] │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r5, r0 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 8b3bc │ │ │ │ - sub.w r1, r8, #4 │ │ │ │ + ble.n 9210a │ │ │ │ mov.w r3, sl, lsl #2 │ │ │ │ + sub.w r1, r8, #4 │ │ │ │ + vldr s16, [pc, #208] @ 9214c │ │ │ │ + cmp.w fp, #1 │ │ │ │ str r3, [sp, #12] │ │ │ │ - lsls r3, r4, #2 │ │ │ │ + mov.w r3, r4, lsl #2 │ │ │ │ str r3, [sp, #16] │ │ │ │ - adds r3, r0, r1 │ │ │ │ + add.w r3, r0, r1 │ │ │ │ str r3, [sp, #24] │ │ │ │ - cmp.w fp, #1 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - vldr s16, [pc, #168] @ 8b3ec │ │ │ │ mov.w sl, r3, lsl #2 │ │ │ │ add.w r3, r0, r8 │ │ │ │ + mov.w r8, #0 │ │ │ │ str r3, [sp, #28] │ │ │ │ mov.w r3, fp, lsl #2 │ │ │ │ add.w r4, r0, r3 │ │ │ │ - mov.w r8, #0 │ │ │ │ it le │ │ │ │ movle r3, #4 │ │ │ │ - adds r3, r0, r3 │ │ │ │ + add r3, r0 │ │ │ │ str r3, [sp, #8] │ │ │ │ cmp.w fp, #1 │ │ │ │ vstr s16, [r5] │ │ │ │ - ble.n 8b38c │ │ │ │ + ble.n 920da │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.n 8b3cc │ │ │ │ + bne.n 9212c │ │ │ │ ldr r2, [sp, #28] │ │ │ │ mov r1, r7 │ │ │ │ - adds r3, r5, #4 │ │ │ │ + add.w r3, r5, #4 │ │ │ │ vldmia r1!, {s15} │ │ │ │ vneg.f32 s14, s15 │ │ │ │ vstmia r3!, {s14} │ │ │ │ cmp r3, r4 │ │ │ │ vstmdb r2!, {s15} │ │ │ │ - bne.n 8b378 │ │ │ │ + bne.n 920c6 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ mov r2, r5 │ │ │ │ - ldr.w r0, [r9, #64] @ 0x40 │ │ │ │ mov r1, r5 │ │ │ │ add.w r8, r8, #1 │ │ │ │ + ldr.w r0, [r9, #64] @ 0x40 │ │ │ │ vstr s16, [r3] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr.w r0, [r9, #68] @ 0x44 │ │ │ │ mov r2, r6 │ │ │ │ ldr r1, [sp, #24] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add r7, r3 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ add r6, r3 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ cmp r3, r8 │ │ │ │ - bne.n 8b362 │ │ │ │ + bne.n 920ae │ │ │ │ mov r0, r5 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ mov r2, r7 │ │ │ │ - adds r3, r5, #4 │ │ │ │ + add.w r3, r5, #4 │ │ │ │ vldr s15, [r2] │ │ │ │ add r2, sl │ │ │ │ vneg.f32 s14, s15 │ │ │ │ vstmia r3!, {s14} │ │ │ │ cmp r3, r4 │ │ │ │ vstmdb r1!, {s15} │ │ │ │ - bne.n 8b3d2 │ │ │ │ - b.n 8b38c │ │ │ │ - nop │ │ │ │ + bne.n 92134 │ │ │ │ + b.n 920da │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldr.w r5, [r2, #164] @ 0xa4 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ ands.w r5, r5, #8 │ │ │ │ - bne.n 8b40c │ │ │ │ + bne.n 9217c │ │ │ │ ldr r3, [r1, #4] │ │ │ │ mov r4, r2 │ │ │ │ mov r6, r1 │ │ │ │ ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 8b41a │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 921a0 │ │ │ │ + mov.w r0, #0 │ │ │ │ blx fddc │ │ │ │ - movs r0, #0 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ cmp r1, #1 │ │ │ │ - bgt.n 8b40c │ │ │ │ + bgt.n 9217c │ │ │ │ ldr r1, [r6, #20] │ │ │ │ cmp r1, #13 │ │ │ │ - bne.n 8b40c │ │ │ │ + bne.n 9217c │ │ │ │ ldr.w r9, [r3, #4] │ │ │ │ str r2, [sp, #8] │ │ │ │ add.w sl, r9, #1 │ │ │ │ mov.w fp, sl, lsl #3 │ │ │ │ mov r0, fp │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #8] │ │ │ │ mov.w r3, sl, lsl #1 │ │ │ │ mov r7, r0 │ │ │ │ - mov r1, r2 │ │ │ │ mov r0, r3 │ │ │ │ str r3, [sp, #8] │ │ │ │ + mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ mov r8, r0 │ │ │ │ blx ff0c │ │ │ │ - mov r3, r7 │ │ │ │ mov r1, r0 │ │ │ │ + mov r3, r7 │ │ │ │ + str r5, [sp, #0] │ │ │ │ mov r2, r7 │ │ │ │ mov r0, r8 │ │ │ │ - str r5, [sp, #0] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r8, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.n 8b534 │ │ │ │ + beq.n 922ba │ │ │ │ + ldr r0, [r6, #8] │ │ │ │ add r3, sp, #28 │ │ │ │ add r2, sp, #24 │ │ │ │ add r1, sp, #20 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ blx fa24 │ │ │ │ blx ff0c │ │ │ │ ldr r3, [r6, #4] │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ str r0, [sp, #12] │ │ │ │ mov r0, r9 │ │ │ │ ldr r2, [r3, #12] │ │ │ │ blx fb04 │ │ │ │ - str r5, [sp, #0] │ │ │ │ sub.w r2, fp, #4 │ │ │ │ mov r1, r0 │ │ │ │ - ldr r3, [r6, #16] │ │ │ │ - add r2, r7 │ │ │ │ ldr r0, [sp, #12] │ │ │ │ + add r2, r7 │ │ │ │ + str r5, [sp, #0] │ │ │ │ + ldr r3, [r6, #16] │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx ff40 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r7 │ │ │ │ cmp r5, #0 │ │ │ │ - beq.n 8b528 │ │ │ │ + beq.n 922ae │ │ │ │ blx ff78 │ │ │ │ - ldr r2, [pc, #132] @ (8b53c ) │ │ │ │ - ldr r1, [pc, #132] @ (8b540 ) │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ - add r2, pc │ │ │ │ + ldr r2, [pc, #132] @ (922c4 ) │ │ │ │ + mov.w r0, #96 @ 0x60 │ │ │ │ add r7, sp, #32 │ │ │ │ + ldr r1, [pc, #128] @ (922c8 ) │ │ │ │ + add r2, pc │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ mov r4, r0 │ │ │ │ - str.w sl, [r0, #76] @ 0x4c │ │ │ │ + mov r0, r7 │ │ │ │ add.w r6, r4, #8 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ - str r3, [r0, #72] @ 0x48 │ │ │ │ + strd r8, r5, [r4, #64] @ 0x40 │ │ │ │ + strd r3, sl, [r4, #72] @ 0x48 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - str r3, [r0, #80] @ 0x50 │ │ │ │ + str r3, [r4, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ - str r3, [r0, #84] @ 0x54 │ │ │ │ + str r3, [r4, #84] @ 0x54 │ │ │ │ ldr r3, [sp, #28] │ │ │ │ - str r3, [r0, #88] @ 0x58 │ │ │ │ - strd r8, r5, [r0, #64] @ 0x40 │ │ │ │ - mov r0, r7 │ │ │ │ + str r3, [r4, #88] @ 0x58 │ │ │ │ blx f7b0 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ mov r0, r6 │ │ │ │ add r9, r3 │ │ │ │ vmov s15, r9 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [sp, #56] @ 0x38 │ │ │ │ @@ -151155,558 +154269,566 @@ │ │ │ │ add.w r1, r8, #8 │ │ │ │ blx faac │ │ │ │ ldr r0, [r4, #80] @ 0x50 │ │ │ │ mov r2, r6 │ │ │ │ add.w r1, r5, #8 │ │ │ │ blx faac │ │ │ │ mov r0, r4 │ │ │ │ - b.n 8b414 │ │ │ │ + b.n 92188 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ blx f928 │ │ │ │ - b.n 8b412 │ │ │ │ + b.n 92184 │ │ │ │ mov r0, r7 │ │ │ │ blx fddc │ │ │ │ - b.n 8b412 │ │ │ │ - mrc2 15, 1, pc, cr9, cr15, {7} │ │ │ │ - lsls r4, r0, #8 │ │ │ │ + b.n 92184 │ │ │ │ + nop │ │ │ │ + stc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ + adds r4, #124 @ 0x7c │ │ │ │ movs r7, r0 │ │ │ │ - push {r4, lr} │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ - ldmia.w sp!, {r3, r4, r5, lr} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, lr, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ b.w fe00 │ │ │ │ │ │ │ │ -0008b570 : │ │ │ │ - ldr r1, [pc, #24] @ (8b58c ) │ │ │ │ - push {r4, lr} │ │ │ │ +00092308 : │ │ │ │ + ldr r1, [pc, #28] @ (92328 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - ldmia r0!, {r1, r5, r6} │ │ │ │ - movs r6, r0 │ │ │ │ + @ instruction: 0xfac40006 │ │ │ │ + movs r0, r0 │ │ │ │ + movs r0, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r3, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov fp, r2 │ │ │ │ - sub sp, #124 @ 0x7c │ │ │ │ - ldr r2, [r0, #76] @ 0x4c │ │ │ │ - ldr r5, [r3, #84] @ 0x54 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + ldrd r2, r4, [r0, #80] @ 0x50 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r1 │ │ │ │ - subs r6, r5, #1 │ │ │ │ - str r5, [sp, #76] @ 0x4c │ │ │ │ - add.w r8, r5, r5, lsr #31 │ │ │ │ - str r6, [sp, #36] @ 0x24 │ │ │ │ - ldrd r7, r5, [r3, #92] @ 0x5c │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #124 @ 0x7c │ │ │ │ + ldr r6, [r0, #92] @ 0x5c │ │ │ │ + str r1, [sp, #4] │ │ │ │ + add.w r5, r4, #4294967295 @ 0xffffffff │ │ │ │ + add.w r8, r4, r4, lsr #31 │ │ │ │ + strd r0, r2, [sp, #24] │ │ │ │ + str r4, [sp, #76] @ 0x4c │ │ │ │ + ldr r4, [r3, #96] @ 0x60 │ │ │ │ mov.w r8, r8, asr #1 │ │ │ │ - ldr r6, [r3, #88] @ 0x58 │ │ │ │ + str r5, [sp, #40] @ 0x28 │ │ │ │ + ldr r5, [r3, #88] @ 0x58 │ │ │ │ + mov.w r9, r8, lsl #2 │ │ │ │ ldr r3, [r3, #72] @ 0x48 │ │ │ │ - str r0, [sp, #16] │ │ │ │ - ldr r0, [r0, #80] @ 0x50 │ │ │ │ - ldr r4, [r3, #0] │ │ │ │ - mov.w r3, r8, lsl #2 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - mov r0, r3 │ │ │ │ - mov r9, r3 │ │ │ │ - str r6, [sp, #32] │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ - str r1, [sp, #0] │ │ │ │ - str r2, [sp, #20] │ │ │ │ - str r4, [sp, #28] │ │ │ │ + ldr r0, [r0, #76] @ 0x4c │ │ │ │ + ldr r3, [r3, #0] │ │ │ │ + str r0, [sp, #52] @ 0x34 │ │ │ │ + mov r0, r9 │ │ │ │ + strd r3, r5, [sp, #32] │ │ │ │ blx 1008c │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ - mov r6, r0 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ + mov r5, r0 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 8b7bc │ │ │ │ - ldr r0, [sp, #24] │ │ │ │ + ble.w 92598 │ │ │ │ + ldr r0, [sp, #52] @ 0x34 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + str r6, [sp, #44] @ 0x2c │ │ │ │ + mov.w r6, r4, lsl #2 │ │ │ │ + ldr r4, [sp, #76] @ 0x4c │ │ │ │ + mov.w r3, r0, lsl #2 │ │ │ │ + str r6, [sp, #48] @ 0x30 │ │ │ │ + mov r6, sl │ │ │ │ + mov r1, r3 │ │ │ │ add.w r3, r8, #4294967295 @ 0xffffffff │ │ │ │ - mov r4, r3 │ │ │ │ - str r3, [sp, #8] │ │ │ │ - mov r3, r0 │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - mul.w r3, r4, r3 │ │ │ │ - lsls r1, r2, #2 │ │ │ │ - str r1, [sp, #116] @ 0x74 │ │ │ │ - lsls r4, r3, #2 │ │ │ │ + add r6, r1 │ │ │ │ + str r3, [sp, #16] │ │ │ │ mov.w r3, r8, lsl #1 │ │ │ │ - str r4, [sp, #48] @ 0x30 │ │ │ │ - subs r4, r3, #1 │ │ │ │ - str r4, [sp, #84] @ 0x54 │ │ │ │ - lsls r4, r7, #2 │ │ │ │ - str r4, [sp, #40] @ 0x28 │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - ldr r5, [sp, #76] @ 0x4c │ │ │ │ - ldr r7, [sp, #36] @ 0x24 │ │ │ │ - subs r3, r5, #2 │ │ │ │ - str r4, [sp, #44] @ 0x2c │ │ │ │ - mov r4, sl │ │ │ │ - adds r1, r4, r1 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - mov r1, r2 │ │ │ │ - lsls r2, r2, #4 │ │ │ │ - str r2, [sp, #80] @ 0x50 │ │ │ │ + str r6, [sp, #12] │ │ │ │ + add.w r6, r7, r9 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ + str r1, [sp, #116] @ 0x74 │ │ │ │ + ldr r1, [sp, #40] @ 0x28 │ │ │ │ + str r6, [sp, #8] │ │ │ │ + mov.w r6, r0, lsl #4 │ │ │ │ + str r3, [sp, #84] @ 0x54 │ │ │ │ + sub.w r3, r4, #2 │ │ │ │ bic.w r2, r3, #3 │ │ │ │ - adds r5, r2, #4 │ │ │ │ - adds r2, #8 │ │ │ │ - rsb r7, r5, r7, lsl #1 │ │ │ │ - str r7, [sp, #52] @ 0x34 │ │ │ │ - subs r3, r7, #1 │ │ │ │ + str r6, [sp, #80] @ 0x50 │ │ │ │ + add.w r4, r2, #4 │ │ │ │ + add.w r2, r2, #8 │ │ │ │ + rsb r6, r4, r1, lsl #1 │ │ │ │ + add.w r3, r5, r4 │ │ │ │ + add r4, r5 │ │ │ │ + mul.w r1, r6, r0 │ │ │ │ + str r3, [sp, #108] @ 0x6c │ │ │ │ + add.w r3, r6, #4294967295 @ 0xffffffff │ │ │ │ bic.w r3, r3, #3 │ │ │ │ - mul.w r1, r7, r1 │ │ │ │ + str r6, [sp, #60] @ 0x3c │ │ │ │ add r3, r2 │ │ │ │ - lsls r4, r1, #2 │ │ │ │ - mov r1, r7 │ │ │ │ - adds r7, r3, r6 │ │ │ │ - add.w r3, r8, #2147483648 @ 0x80000000 │ │ │ │ - subs r3, #1 │ │ │ │ - str r4, [sp, #104] @ 0x68 │ │ │ │ - adds r4, r6, r5 │ │ │ │ - str r4, [sp, #108] @ 0x6c │ │ │ │ - lsls r4, r1, #2 │ │ │ │ - ldr r1, [sp, #20] │ │ │ │ - mul.w r3, r0, r3 │ │ │ │ - str r4, [sp, #68] @ 0x44 │ │ │ │ - cmp r1, #1 │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + str r1, [sp, #104] @ 0x68 │ │ │ │ + mov r1, r6 │ │ │ │ + add.w r6, r3, r5 │ │ │ │ + mov.w r3, r1, lsl #2 │ │ │ │ + add.w r1, r8, #4294967295 @ 0xffffffff │ │ │ │ + cmp r0, #1 │ │ │ │ it eq │ │ │ │ - cmpeq r0, #1 │ │ │ │ - add r5, r6 │ │ │ │ + cmpeq r2, #1 │ │ │ │ ite ne │ │ │ │ - movne r1, #1 │ │ │ │ - moveq r1, #0 │ │ │ │ - lsls r4, r3, #3 │ │ │ │ - str r1, [sp, #88] @ 0x58 │ │ │ │ - sub.w r3, r8, #2 │ │ │ │ - lsls r1, r0, #2 │ │ │ │ + movne r0, #1 │ │ │ │ + moveq r0, #0 │ │ │ │ + str r3, [sp, #72] @ 0x48 │ │ │ │ + rsb r3, r8, r8, lsl #30 │ │ │ │ + str r0, [sp, #88] @ 0x58 │ │ │ │ + mla r3, r1, r2, r3 │ │ │ │ + mov.w r1, r2, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #2 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ + add.w r3, r8, #2147483648 @ 0x80000000 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ str r1, [sp, #92] @ 0x5c │ │ │ │ - str r4, [sp, #96] @ 0x60 │ │ │ │ - mov r4, fp │ │ │ │ - mul.w r1, r1, r3 │ │ │ │ - mul.w r3, r0, r8 │ │ │ │ - mov.w r8, r8, lsl #3 │ │ │ │ - str r1, [sp, #112] @ 0x70 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ - mov r3, r9 │ │ │ │ - str r2, [sp, #100] @ 0x64 │ │ │ │ - adds r2, r6, r3 │ │ │ │ - sub.w r3, r9, #4 │ │ │ │ - str r2, [sp, #60] @ 0x3c │ │ │ │ + mul.w r3, r2, r3 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ + str r3, [sp, #96] @ 0x60 │ │ │ │ + sub.w r3, r8, #2 │ │ │ │ + mul.w r8, r2, r8 │ │ │ │ + mul.w r3, r1, r3 │ │ │ │ + str r3, [sp, #112] @ 0x70 │ │ │ │ + mov.w r3, r8, lsl #2 │ │ │ │ + str r3, [sp, #100] @ 0x64 │ │ │ │ + add.w r3, r5, r9 │ │ │ │ str r3, [sp, #64] @ 0x40 │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - sub.w r3, r8, #4 │ │ │ │ - str r3, [sp, #72] @ 0x48 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ + sub.w r3, r9, #4 │ │ │ │ + str r3, [sp, #68] @ 0x44 │ │ │ │ + mov.w r3, #0 │ │ │ │ + str r3, [sp, #20] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ + ldr r2, [sp, #40] @ 0x28 │ │ │ │ ldr r0, [r3, #68] @ 0x44 │ │ │ │ cmp r2, #0 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ - ble.w 8b96a │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ - ldr r1, [sp, #0] │ │ │ │ + ble.w 9276a │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + ldr r2, [sp, #52] @ 0x34 │ │ │ │ cmp r2, #1 │ │ │ │ - mov r2, r6 │ │ │ │ - bne.w 8b84c │ │ │ │ + mov r2, r5 │ │ │ │ + bne.w 92640 │ │ │ │ ldr.w ip, [r1], #16 │ │ │ │ str.w ip, [r2], #4 │ │ │ │ - cmp r2, r5 │ │ │ │ - bne.n 8b6b0 │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ + cmp r2, r4 │ │ │ │ + bne.n 92480 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8b6de │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - ldr r1, [sp, #68] @ 0x44 │ │ │ │ - adds r1, r2, r1 │ │ │ │ - mov r2, r5 │ │ │ │ + ble.n 924b0 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + ldr r1, [sp, #72] @ 0x48 │ │ │ │ + add r1, r2 │ │ │ │ + mov r2, r4 │ │ │ │ mov ip, r1 │ │ │ │ - subs r1, #16 │ │ │ │ + sub.w r1, r1, #16 │ │ │ │ vldr s15, [ip] │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r2!, {s15} │ │ │ │ - cmp r2, r7 │ │ │ │ - bne.n 8b6ca │ │ │ │ - mov r2, r6 │ │ │ │ - mov r1, r6 │ │ │ │ + cmp r2, r6 │ │ │ │ + bne.n 9249a │ │ │ │ + mov r2, r5 │ │ │ │ + mov r1, r5 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - cmp r3, r4 │ │ │ │ - beq.w 8b918 │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + cmp r3, r7 │ │ │ │ + beq.w 92714 │ │ │ │ + ldr r1, [sp, #12] │ │ │ │ + mov r2, r7 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ - mov r2, r4 │ │ │ │ - ldr r1, [sp, #4] │ │ │ │ blx r3 │ │ │ │ - vldr s15, [r6] │ │ │ │ - mov r2, r4 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + vldr s15, [r5] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - add r3, r4 │ │ │ │ + add r3, r2 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ cmp r3, #1 │ │ │ │ - ble.w 8b998 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + ble.w 92798 │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 8b888 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - add.w sl, r6, #4 │ │ │ │ - ldr r0, [sp, #28] │ │ │ │ - add.w r9, r4, r3 │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - ldr.w lr, [sp, #60] @ 0x3c │ │ │ │ - add.w ip, r4, r3 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - add.w r8, r4, r3 │ │ │ │ - movs r3, #1 │ │ │ │ - vldmia sl!, {s13} │ │ │ │ + bne.w 9267c │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + add.w sl, r5, #4 │ │ │ │ + mov ip, r7 │ │ │ │ + ldr r1, [sp, #32] │ │ │ │ + ldrd lr, r2, [sp, #64] @ 0x40 │ │ │ │ + sub.w r0, r3, #4 │ │ │ │ + mov r8, r3 │ │ │ │ + add.w r9, r2, r3 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + mov.w r3, #1 │ │ │ │ mov fp, r3 │ │ │ │ - vldr s15, [r0] │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + vldmia sl!, {s13} │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ + cmp r2, r3 │ │ │ │ + vldr s15, [r1, #-8] │ │ │ │ vldmdb lr!, {s11} │ │ │ │ - subs r1, #1 │ │ │ │ - vldr s12, [r0, #4] │ │ │ │ - cmp r1, r3 │ │ │ │ + vldr s12, [r1, #-4] │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ - add.w r0, r0, #8 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vmla.f32 s14, s12, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ + vldr s13, [ip] │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s12, s13, s15 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstmia r2!, {s12} │ │ │ │ + vstmia ip!, {s12} │ │ │ │ vstmdb r9!, {s15} │ │ │ │ - vldmdb ip!, {s15} │ │ │ │ + vldmdb r0!, {s15} │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ - vstr s13, [ip] │ │ │ │ + vstr s13, [r0] │ │ │ │ vstmia r8!, {s14} │ │ │ │ - bgt.n 8b73a │ │ │ │ - cmp r1, r3 │ │ │ │ - beq.n 8b806 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r2, r1 │ │ │ │ - str r2, [sp, #0] │ │ │ │ - ldr r2, [sp, #44] @ 0x2c │ │ │ │ - adds r3, #1 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - add r4, r2 │ │ │ │ + bgt.n 9250a │ │ │ │ + cmp r2, r3 │ │ │ │ + beq.n 925f8 │ │ │ │ ldr r2, [sp, #4] │ │ │ │ + ldr r0, [sp, #12] │ │ │ │ + ldr r1, [sp, #44] @ 0x2c │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ add r2, r1 │ │ │ │ + add r0, r1 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ str r2, [sp, #4] │ │ │ │ - ldr r2, [sp, #32] │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ + str r0, [sp, #12] │ │ │ │ + str r3, [sp, #20] │ │ │ │ + add r1, r2 │ │ │ │ + add r7, r2 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ + str r1, [sp, #8] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 8b696 │ │ │ │ - mov r0, r6 │ │ │ │ + bne.w 92466 │ │ │ │ + mov r0, r5 │ │ │ │ add sp, #124 @ 0x7c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ - ldrd r1, r2, [sp] │ │ │ │ - movs r3, #0 │ │ │ │ - ldr.w ip, [sp, #116] @ 0x74 │ │ │ │ + ldr r1, [sp, #4] │ │ │ │ + mov.w r3, #0 │ │ │ │ + ldrd r2, r8, [sp, #12] │ │ │ │ ldr.w lr, [sp, #92] @ 0x5c │ │ │ │ - ldr.w r8, [sp, #8] │ │ │ │ + ldr.w ip, [sp, #116] @ 0x74 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ ldr r0, [r2, #0] │ │ │ │ - adds r3, #1 │ │ │ │ - str r0, [r1, #0] │ │ │ │ + cmp r3, r8 │ │ │ │ add r2, ip │ │ │ │ + str r0, [r1, #0] │ │ │ │ add r1, lr │ │ │ │ - cmp r3, r8 │ │ │ │ - blt.n 8b7da │ │ │ │ - vldr s15, [r6] │ │ │ │ - mov r2, r4 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + blt.n 925c8 │ │ │ │ + vldr s15, [r5] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - add r3, r4 │ │ │ │ + add r3, r2 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ cmp r3, #1 │ │ │ │ it eq │ │ │ │ moveq.w fp, #0 │ │ │ │ - bne.n 8b712 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ + bne.w 924e4 │ │ │ │ + ldr r2, [sp, #32] │ │ │ │ add.w r1, r2, r3, lsl #3 │ │ │ │ - add.w r2, r6, r3, lsl #2 │ │ │ │ - vldr s14, [r2] │ │ │ │ - ldr r2, [sp, #24] │ │ │ │ + add.w r2, r5, r3, lsl #2 │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ + vldr s14, [r2] │ │ │ │ + ldr r2, [sp, #28] │ │ │ │ ldr r1, [sp, #84] @ 0x54 │ │ │ │ - mul.w fp, fp, r2 │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ - subs r3, r1, r3 │ │ │ │ - add.w fp, r4, fp, lsl #2 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ + mul.w fp, r2, fp │ │ │ │ + sub.w r3, r1, r3 │ │ │ │ + add.w fp, r7, fp, lsl #2 │ │ │ │ mul.w r3, r2, r3 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vldr s14, [fp] │ │ │ │ - add.w r3, r4, r3, lsl #2 │ │ │ │ + add.w r3, r7, r3, lsl #2 │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s15, s15, s14 │ │ │ │ vstr s13, [fp] │ │ │ │ vstr s15, [r3] │ │ │ │ - b.n 8b79c │ │ │ │ + b.n 92570 │ │ │ │ ldr.w lr, [sp, #80] @ 0x50 │ │ │ │ ldr.w ip, [r1] │ │ │ │ add r1, lr │ │ │ │ str.w ip, [r2], #4 │ │ │ │ - cmp r2, r5 │ │ │ │ - bne.n 8b850 │ │ │ │ - ldr r2, [sp, #52] @ 0x34 │ │ │ │ + cmp r2, r4 │ │ │ │ + bne.n 92644 │ │ │ │ + ldr r2, [sp, #60] @ 0x3c │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 8b6de │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - ldr r1, [sp, #104] @ 0x68 │ │ │ │ + ble.w 924b0 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ ldr.w ip, [sp, #80] @ 0x50 │ │ │ │ - adds r1, r2, r1 │ │ │ │ + ldr r1, [sp, #104] @ 0x68 │ │ │ │ + add r1, r2 │ │ │ │ ldr r2, [sp, #108] @ 0x6c │ │ │ │ vldr s15, [r1] │ │ │ │ sub.w r1, r1, ip │ │ │ │ vneg.f32 s15, s15 │ │ │ │ vstmia r2!, {s15} │ │ │ │ - cmp r2, r7 │ │ │ │ - bne.n 8b872 │ │ │ │ - b.n 8b6de │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ - ldr.w ip, [sp, #28] │ │ │ │ - add.w lr, r4, r3 │ │ │ │ - ldr r3, [sp, #112] @ 0x70 │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ - ldr.w r8, [sp, #92] @ 0x5c │ │ │ │ - adds r0, r4, r3 │ │ │ │ + cmp r2, r6 │ │ │ │ + bne.n 92666 │ │ │ │ + b.n 924b0 │ │ │ │ + ldr r2, [sp, #16] │ │ │ │ + mov r1, r7 │ │ │ │ + ldrd r8, r3, [sp, #92] @ 0x5c │ │ │ │ + ldr.w ip, [sp, #32] │ │ │ │ ldr.w sl, [sp, #100] @ 0x64 │ │ │ │ - movs r3, #1 │ │ │ │ - add.w r9, r6, r3, lsl #2 │ │ │ │ - vldr s13, [ip, #4] │ │ │ │ + add.w lr, r3, r7 │ │ │ │ + ldr r3, [sp, #112] @ 0x70 │ │ │ │ + add.w r0, r7, r3 │ │ │ │ + mov.w r3, #1 │ │ │ │ + add.w r9, r5, r3, lsl #2 │ │ │ │ vldr s11, [ip] │ │ │ │ mov fp, r3 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add.w ip, ip, #8 │ │ │ │ + vldr s13, [ip, #-4] │ │ │ │ vldr s12, [r9] │ │ │ │ - add.w r9, r6, r1, lsl #2 │ │ │ │ - subs r1, #1 │ │ │ │ - cmp r1, r3 │ │ │ │ + add.w r9, r5, r2, lsl #2 │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ + cmp r2, r3 │ │ │ │ vldr s15, [r9] │ │ │ │ - add.w r9, r2, sl │ │ │ │ + add.w r9, r1, sl │ │ │ │ vmul.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ - vmla.f32 s14, s12, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ - vldr s13, [r2] │ │ │ │ - vadd.f32 s14, s14, s14 │ │ │ │ + vldr s13, [r1] │ │ │ │ + vmla.f32 s14, s12, s11 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ + vadd.f32 s14, s14, s14 │ │ │ │ vadd.f32 s12, s15, s13 │ │ │ │ vsub.f32 s15, s15, s13 │ │ │ │ - vstr s12, [r2] │ │ │ │ - add r2, r8 │ │ │ │ + vstr s12, [r1] │ │ │ │ + add r1, r8 │ │ │ │ vstr s15, [lr] │ │ │ │ sub.w lr, lr, r8 │ │ │ │ vldr s15, [r0] │ │ │ │ vadd.f32 s13, s14, s15 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vstr s13, [r0] │ │ │ │ sub.w r0, r0, r8 │ │ │ │ vstr s14, [r9] │ │ │ │ - bgt.n 8b8a2 │ │ │ │ - b.n 8b798 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + bgt.n 9269a │ │ │ │ + b.n 9256c │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ mov r1, r2 │ │ │ │ blx r3 │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ cmp r3, #3 │ │ │ │ - ble.w 8b6f8 │ │ │ │ + ble.w 924ca │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ cmp r3, #0 │ │ │ │ - bne.w 8b7c8 │ │ │ │ - ldr r2, [sp, #0] │ │ │ │ - ldr.w ip, [sp, #8] │ │ │ │ - adds r1, r2, #4 │ │ │ │ + bne.w 925b6 │ │ │ │ + ldr r2, [sp, #4] │ │ │ │ + ldr.w ip, [sp, #16] │ │ │ │ + add.w r1, r2, #4 │ │ │ │ ldr.w r0, [r1], #4 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ cmp ip, r3 │ │ │ │ str.w r0, [r2], #4 │ │ │ │ - bgt.n 8b938 │ │ │ │ - vldr s15, [r6] │ │ │ │ - mov r2, r4 │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ + bgt.n 92736 │ │ │ │ + vldr s15, [r5] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ - add r3, r4 │ │ │ │ + add r3, r2 │ │ │ │ vstr s15, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ cmp r3, #1 │ │ │ │ itt eq │ │ │ │ - moveq r1, r3 │ │ │ │ + moveq r2, r3 │ │ │ │ moveq.w fp, #0 │ │ │ │ - bne.w 8b71a │ │ │ │ - b.n 8b798 │ │ │ │ - mov r2, r6 │ │ │ │ - mov r1, r6 │ │ │ │ + bne.w 924ec │ │ │ │ + b.n 9256c │ │ │ │ + mov r2, r5 │ │ │ │ + mov r1, r5 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - cmp r3, r4 │ │ │ │ - bne.w 8b6f0 │ │ │ │ - ldr r2, [sp, #4] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + cmp r3, r7 │ │ │ │ + bne.w 924c2 │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ mov r1, r2 │ │ │ │ blx r3 │ │ │ │ - vldr s15, [r6] │ │ │ │ - ldr r3, [sp, #0] │ │ │ │ - ldr r2, [sp, #48] @ 0x30 │ │ │ │ + vldr s15, [r5] │ │ │ │ + ldr r3, [sp, #8] │ │ │ │ + ldr r2, [sp, #56] @ 0x38 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ add r3, r2 │ │ │ │ vstr s15, [r3] │ │ │ │ - b.n 8b79c │ │ │ │ - mov r1, r3 │ │ │ │ + b.n 92570 │ │ │ │ + mov r2, r3 │ │ │ │ mov.w fp, #0 │ │ │ │ - movs r3, #1 │ │ │ │ - b.n 8b798 │ │ │ │ - nop │ │ │ │ + mov.w r3, #1 │ │ │ │ + b.n 9256c │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r3, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r2 │ │ │ │ + ldrd r4, r2, [r0, #84] @ 0x54 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr r7, [r0, #76] @ 0x4c │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #108 @ 0x6c │ │ │ │ - mov r6, r2 │ │ │ │ - ldr r4, [r3, #84] @ 0x54 │ │ │ │ - ldr r2, [r3, #88] @ 0x58 │ │ │ │ - str r7, [sp, #48] @ 0x30 │ │ │ │ add.w r9, r4, r4, lsr #31 │ │ │ │ + str r1, [sp, #0] │ │ │ │ str r4, [sp, #24] │ │ │ │ - ldrd r7, r4, [r3, #92] @ 0x5c │ │ │ │ mov.w r9, r9, asr #1 │ │ │ │ - ldr r3, [r3, #72] @ 0x48 │ │ │ │ str r0, [sp, #12] │ │ │ │ + str r7, [sp, #48] @ 0x30 │ │ │ │ mov.w sl, r9, lsl #2 │ │ │ │ + ldrd r7, r4, [r3, #92] @ 0x5c │ │ │ │ + str r2, [sp, #32] │ │ │ │ + ldr r3, [r3, #72] @ 0x48 │ │ │ │ ldr r0, [r0, #80] @ 0x50 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r0, [sp, #8] │ │ │ │ mov r0, sl │ │ │ │ - str r2, [sp, #32] │ │ │ │ - str r1, [sp, #0] │ │ │ │ str r3, [sp, #28] │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.w 8bbe6 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ + ble.w 92a28 │ │ │ │ mov.w r2, r9, lsl #1 │ │ │ │ + ldr r0, [sp, #8] │ │ │ │ str r2, [sp, #72] @ 0x48 │ │ │ │ - lsls r2, r7, #2 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ ldr r7, [sp, #48] @ 0x30 │ │ │ │ - str r2, [sp, #40] @ 0x28 │ │ │ │ - lsls r2, r4, #2 │ │ │ │ mul.w r3, r9, r0 │ │ │ │ + str r2, [sp, #40] @ 0x28 │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ ldr r4, [sp, #24] │ │ │ │ + mov.w r8, r0, lsl #2 │ │ │ │ + mov.w r3, r3, lsl #3 │ │ │ │ str r2, [sp, #44] @ 0x2c │ │ │ │ add.w r2, r6, sl │ │ │ │ str r2, [sp, #4] │ │ │ │ - lsls r2, r7, #4 │ │ │ │ - lsls r3, r3, #3 │ │ │ │ + mov.w r2, r7, lsl #4 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ add.w r3, r9, #4294967295 @ 0xffffffff │ │ │ │ str r3, [sp, #20] │ │ │ │ - subs r3, r4, #1 │ │ │ │ + add.w r3, r4, #4294967295 @ 0xffffffff │ │ │ │ str r2, [sp, #68] @ 0x44 │ │ │ │ - lsls r2, r7, #2 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ str r2, [sp, #88] @ 0x58 │ │ │ │ bic.w r2, r3, #3 │ │ │ │ - mov.w r8, r0, lsl #2 │ │ │ │ - adds r1, r2, #5 │ │ │ │ + add.w r1, r2, #5 │ │ │ │ mov r3, r2 │ │ │ │ rsb r4, r1, r4, lsl #1 │ │ │ │ - adds r3, #4 │ │ │ │ - str r4, [sp, #52] @ 0x34 │ │ │ │ + add.w r3, r3, #4 │ │ │ │ mul.w r1, r7, r4 │ │ │ │ - lsls r1, r1, #2 │ │ │ │ + str r4, [sp, #52] @ 0x34 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ str r1, [sp, #80] @ 0x50 │ │ │ │ - adds r1, r5, r3 │ │ │ │ - subs r3, r4, #1 │ │ │ │ + add.w r1, r5, r3 │ │ │ │ + add.w r3, r4, #4294967295 @ 0xffffffff │ │ │ │ bic.w r3, r3, #3 │ │ │ │ str r1, [sp, #84] @ 0x54 │ │ │ │ add.w r1, r2, #8 │ │ │ │ - adds r2, #4 │ │ │ │ + add.w r2, r2, #4 │ │ │ │ add r3, r1 │ │ │ │ - lsls r1, r4, #2 │ │ │ │ - adds r4, r5, r2 │ │ │ │ + mov.w r1, r4, lsl #2 │ │ │ │ + add.w r4, r5, r2 │ │ │ │ mov.w r2, r9, lsl #3 │ │ │ │ - adds r7, r3, r5 │ │ │ │ - subs r3, r2, #4 │ │ │ │ - str r2, [sp, #64] @ 0x40 │ │ │ │ - str r1, [sp, #60] @ 0x3c │ │ │ │ + add.w r7, r3, r5 │ │ │ │ + sub.w r3, r2, #4 │ │ │ │ + strd r1, r2, [sp, #60] @ 0x3c │ │ │ │ mul.w r2, r0, r3 │ │ │ │ add.w r3, r9, #4294967295 @ 0xffffffff │ │ │ │ mla r9, r9, r0, r0 │ │ │ │ - str r2, [sp, #92] @ 0x5c │ │ │ │ mul.w r3, r8, r3 │ │ │ │ - str r3, [sp, #96] @ 0x60 │ │ │ │ + strd r2, r3, [sp, #92] @ 0x5c │ │ │ │ mov.w r3, r9, lsl #2 │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ add.w r3, r5, sl │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ str r3, [sp, #16] │ │ │ │ - lsls r3, r0, #3 │ │ │ │ - negs r3, r3 │ │ │ │ + mov.w r3, r0, lsl #3 │ │ │ │ + rsb r3, r3, #0 │ │ │ │ str r3, [sp, #100] @ 0x64 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 8babc │ │ │ │ + ble.n 928f4 │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ cmp r3, #1 │ │ │ │ - itt eq │ │ │ │ - moveq r3, r5 │ │ │ │ - ldreq r2, [sp, #0] │ │ │ │ - bne.w 8bbf2 │ │ │ │ - ldr r1, [r2, #4] │ │ │ │ - adds r2, #16 │ │ │ │ + bne.w 92a46 │ │ │ │ + ldr r2, [sp, #0] │ │ │ │ + mov r3, r5 │ │ │ │ + add.w r2, r2, #16 │ │ │ │ + ldr.w r1, [r2, #-12] │ │ │ │ str.w r1, [r3], #4 │ │ │ │ cmp r3, r4 │ │ │ │ - bne.n 8ba96 │ │ │ │ + bne.n 928ca │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.n 8babc │ │ │ │ + ble.n 928f4 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ ldr r2, [sp, #60] @ 0x3c │ │ │ │ - adds r2, r3, r2 │ │ │ │ + add r2, r3 │ │ │ │ mov r3, r4 │ │ │ │ ldr.w r1, [r2], #-16 │ │ │ │ str.w r1, [r3], #4 │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 8bab0 │ │ │ │ + bne.n 928e8 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mov r2, r5 │ │ │ │ mov r1, r5 │ │ │ │ ldr r0, [r3, #68] @ 0x44 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - mov r2, r6 │ │ │ │ ldr r1, [sp, #0] │ │ │ │ + mov r2, r6 │ │ │ │ + ldr r3, [sp, #12] │ │ │ │ ldr r0, [r3, #64] @ 0x40 │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ blx r3 │ │ │ │ vldr s15, [r5] │ │ │ │ vldr s14, [r6] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ @@ -151715,367 +154837,390 @@ │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vstr s13, [r6] │ │ │ │ vstr s14, [r3] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ cmp r3, #1 │ │ │ │ it le │ │ │ │ movle r2, #1 │ │ │ │ - ble.n 8bb7e │ │ │ │ + ble.n 929bc │ │ │ │ ldr r3, [sp, #8] │ │ │ │ cmp r3, #1 │ │ │ │ - bne.w 8bc28 │ │ │ │ + bne.w 92a7e │ │ │ │ mov r2, r3 │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ add.w fp, r5, #4 │ │ │ │ - add.w sl, r6, r3 │ │ │ │ + add.w ip, r6, #4 │ │ │ │ + ldr r3, [sp, #64] @ 0x40 │ │ │ │ ldr r1, [sp, #28] │ │ │ │ + add.w r9, r0, #4 │ │ │ │ ldr.w lr, [sp, #56] @ 0x38 │ │ │ │ - add.w ip, r6, #4 │ │ │ │ + add.w sl, r6, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - add.w r9, r0, #4 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ vldr s12, [r1] │ │ │ │ - adds r2, #1 │ │ │ │ + cmp r3, r2 │ │ │ │ + add.w r1, r1, #8 │ │ │ │ vldmia fp!, {s11} │ │ │ │ - subs r3, #1 │ │ │ │ - vldmdb lr!, {s13} │ │ │ │ - adds r1, #8 │ │ │ │ vldr s15, [r1, #-4] │ │ │ │ - cmp r3, r2 │ │ │ │ + vldmdb lr!, {s13} │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vldr s13, [ip] │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s12, s13, s14 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ vstmia ip!, {s12} │ │ │ │ vstmdb sl!, {s13} │ │ │ │ vldmdb r0!, {s14} │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s14, s14, s15 │ │ │ │ vstr s13, [r0] │ │ │ │ vstmia r9!, {s14} │ │ │ │ - bgt.n 8bb24 │ │ │ │ + bgt.n 9295c │ │ │ │ cmp r3, r2 │ │ │ │ - bne.n 8bbc6 │ │ │ │ + bne.n 92a06 │ │ │ │ ldr r2, [sp, #28] │ │ │ │ add.w r1, r2, r3, lsl #3 │ │ │ │ add.w r2, r5, r3, lsl #2 │ │ │ │ vldr s15, [r1, #-8] │ │ │ │ - ldr r1, [sp, #8] │ │ │ │ vldr s14, [r2] │ │ │ │ - mul.w r2, r3, r1 │ │ │ │ + ldr r1, [sp, #8] │ │ │ │ vmul.f32 s15, s15, s14 │ │ │ │ + mul.w r2, r3, r1 │ │ │ │ add.w r2, r6, r2, lsl #2 │ │ │ │ vadd.f32 s15, s15, s15 │ │ │ │ vldr s14, [r2] │ │ │ │ vadd.f32 s13, s15, s14 │ │ │ │ vsub.f32 s14, s14, s15 │ │ │ │ vstr s13, [r2] │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ - subs r3, r2, r3 │ │ │ │ + sub.w r3, r2, r3 │ │ │ │ mul.w r3, r1, r3 │ │ │ │ add.w r3, r6, r3, lsl #2 │ │ │ │ vstr s14, [r3] │ │ │ │ ldr r2, [sp, #0] │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [sp, #16] │ │ │ │ + ldr r1, [sp, #40] @ 0x28 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ add r2, r1 │ │ │ │ ldr r1, [sp, #4] │ │ │ │ str r2, [sp, #0] │ │ │ │ - adds r3, #1 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ str r3, [sp, #16] │ │ │ │ add r1, r2 │ │ │ │ add r6, r2 │ │ │ │ ldr r2, [sp, #32] │ │ │ │ str r1, [sp, #4] │ │ │ │ cmp r2, r3 │ │ │ │ - bne.w 8ba82 │ │ │ │ + bne.w 928b8 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #108 @ 0x6c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w ff74 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - ldr r2, [sp, #88] @ 0x58 │ │ │ │ ldr r0, [sp, #68] @ 0x44 │ │ │ │ - adds r2, r3, r2 │ │ │ │ + ldr r2, [sp, #88] @ 0x58 │ │ │ │ + add r2, r3 │ │ │ │ mov r3, r5 │ │ │ │ ldr r1, [r2, #0] │ │ │ │ add r2, r0 │ │ │ │ str.w r1, [r3], #4 │ │ │ │ cmp r3, r4 │ │ │ │ - bne.n 8bbfc │ │ │ │ + bne.n 92a50 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ cmp r3, #0 │ │ │ │ - ble.w 8babc │ │ │ │ + ble.w 928f4 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ - ldr r2, [sp, #80] @ 0x50 │ │ │ │ ldr r0, [sp, #68] @ 0x44 │ │ │ │ - adds r2, r3, r2 │ │ │ │ + ldr r2, [sp, #80] @ 0x50 │ │ │ │ + add r2, r3 │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ ldr r1, [r2, #0] │ │ │ │ - subs r2, r2, r0 │ │ │ │ + sub.w r2, r2, r0 │ │ │ │ str.w r1, [r3], #4 │ │ │ │ cmp r3, r7 │ │ │ │ - bne.n 8bc1a │ │ │ │ - b.n 8babc │ │ │ │ - ldr r3, [sp, #92] @ 0x5c │ │ │ │ - add.w r1, r8, r6 │ │ │ │ + bne.n 92a6e │ │ │ │ + b.n 928f4 │ │ │ │ ldr.w ip, [sp, #28] │ │ │ │ - movs r2, #1 │ │ │ │ - add.w lr, r6, r3 │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r1, r8, r6 │ │ │ │ + mov.w r2, #1 │ │ │ │ + ldr r3, [sp, #92] @ 0x5c │ │ │ │ ldr.w r9, [sp, #76] @ 0x4c │ │ │ │ - adds r0, r6, r3 │ │ │ │ ldr.w sl, [sp, #100] @ 0x64 │ │ │ │ + add.w lr, r6, r3 │ │ │ │ + ldr r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r6, r3 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ add.w fp, r5, r2, lsl #2 │ │ │ │ - vldr s11, [ip, #4] │ │ │ │ - vldr s13, [ip] │ │ │ │ - adds r2, #1 │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add.w ip, ip, #8 │ │ │ │ + vldr s13, [ip, #-8] │ │ │ │ vldr s15, [fp] │ │ │ │ add.w fp, r5, r3, lsl #2 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, r2 │ │ │ │ + vldr s11, [ip, #-4] │ │ │ │ vldr s12, [fp] │ │ │ │ vmul.f32 s14, s12, s11 │ │ │ │ vmla.f32 s14, s15, s13 │ │ │ │ vmul.f32 s15, s15, s11 │ │ │ │ vnmls.f32 s15, s12, s13 │ │ │ │ vldr s13, [r1] │ │ │ │ vadd.f32 s14, s14, s14 │ │ │ │ + vadd.f32 s15, s15, s15 │ │ │ │ vadd.f32 s12, s14, s13 │ │ │ │ vsub.f32 s13, s13, s14 │ │ │ │ - vadd.f32 s15, s15, s15 │ │ │ │ vstr s12, [r1] │ │ │ │ sub.w r1, r1, r8 │ │ │ │ vstr s13, [lr] │ │ │ │ add.w fp, r1, r9 │ │ │ │ + sub.w lr, lr, r8 │ │ │ │ vldr s14, [r0] │ │ │ │ sub.w r1, r1, sl │ │ │ │ - sub.w lr, lr, r8 │ │ │ │ vsub.f32 s13, s14, s15 │ │ │ │ vadd.f32 s15, s15, s14 │ │ │ │ vstr s13, [r0] │ │ │ │ sub.w r0, r0, r8 │ │ │ │ vstr s15, [fp] │ │ │ │ - bgt.n 8bc46 │ │ │ │ - b.n 8bb7e │ │ │ │ - push {r4, lr} │ │ │ │ + bgt.n 92aa0 │ │ │ │ + b.n 929bc │ │ │ │ + nop │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f924 │ │ │ │ - push {r4, r5, lr} │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r5, r1 │ │ │ │ - sub sp, #12 │ │ │ │ ldr r0, [r0, #64] @ 0x40 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ + sub sp, #12 │ │ │ │ + mov r5, r1 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #68] @ 0x44 │ │ │ │ mov r1, r5 │ │ │ │ blx fe04 │ │ │ │ ldr r3, [r4, #84] @ 0x54 │ │ │ │ add.w r1, r4, #72 @ 0x48 │ │ │ │ mov r0, r5 │ │ │ │ - adds r2, r3, #3 │ │ │ │ + add.w r2, r3, #3 │ │ │ │ ands.w r2, r2, r3, asr #32 │ │ │ │ it cc │ │ │ │ movcc r2, r3 │ │ │ │ - asrs r2, r2, #2 │ │ │ │ + mov.w r2, r2, asr #2 │ │ │ │ str r2, [sp, #4] │ │ │ │ - movs r2, #1 │ │ │ │ + mov.w r2, #1 │ │ │ │ + lsl.w r3, r3, r2 │ │ │ │ str r2, [sp, #0] │ │ │ │ - lsls r3, r2 │ │ │ │ - ldr r2, [pc, #12] @ (8bd14 ) │ │ │ │ + ldr r2, [pc, #16] @ (92b8c ) │ │ │ │ add r2, pc │ │ │ │ blx fd5c │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - nop │ │ │ │ - ldrh r4, [r2, r3] │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + str r0, [sp, #456] @ 0x1c8 │ │ │ │ movs r6, r0 │ │ │ │ mov ip, r0 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r0, r1 │ │ │ │ ldr r4, [r1, #0] │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ ldr.w r6, [ip, #56] @ 0x38 │ │ │ │ - ldrd r2, r3, [ip, #84] @ 0x54 │ │ │ │ ldrd r1, r5, [ip, #64] @ 0x40 │ │ │ │ + ldrd r2, r3, [ip, #84] @ 0x54 │ │ │ │ + ldr.w ip, [pc, #52] @ 92be4 │ │ │ │ strd r1, r5, [sp] │ │ │ │ - ldr.w ip, [pc, #32] @ 8bd54 │ │ │ │ add ip, pc │ │ │ │ cmp r6, ip │ │ │ │ - beq.n 8bd48 │ │ │ │ - ldr r1, [pc, #24] @ (8bd58 ) │ │ │ │ - subs r2, #1 │ │ │ │ + beq.n 92bce │ │ │ │ + ldr r1, [pc, #44] @ (92be8 ) │ │ │ │ + add.w r2, r2, #4294967295 @ 0xffffffff │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - ldr r1, [pc, #16] @ (8bd5c ) │ │ │ │ - adds r2, #1 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + ldr r1, [pc, #28] @ (92bec ) │ │ │ │ + add.w r2, r2, #1 │ │ │ │ add r1, pc │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - stc2l 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ - adds r1, #208 @ 0xd0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ + @ instruction: 0xfbedffff │ │ │ │ + str r0, [r4, #116] @ 0x74 │ │ │ │ movs r6, r0 │ │ │ │ - adds r1, #156 @ 0x9c │ │ │ │ + str r4, [r4, #112] @ 0x70 │ │ │ │ movs r6, r0 │ │ │ │ ldr.w r3, [r2, #164] @ 0xa4 │ │ │ │ lsls r3, r3, #28 │ │ │ │ - bmi.n 8bd82 │ │ │ │ + bmi.n 92c2e │ │ │ │ ldr r3, [r1, #4] │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ + strd r4, r5, [sp, #-32]! │ │ │ │ mov r5, r2 │ │ │ │ mov r4, r1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + strd r8, r9, [sp, #16] │ │ │ │ + strd sl, lr, [sp, #24] │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ + ldr r2, [r3, #0] │ │ │ │ cmp r2, #1 │ │ │ │ - beq.n 8bd86 │ │ │ │ - movs r0, #0 │ │ │ │ + beq.n 92c34 │ │ │ │ + mov.w r0, #0 │ │ │ │ add sp, #40 @ 0x28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - movs r0, #0 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ ldr.w ip, [r1, #8] │ │ │ │ ldr.w r6, [ip] │ │ │ │ cmp r6, #1 │ │ │ │ - bgt.n 8bd7a │ │ │ │ + bgt.n 92c16 │ │ │ │ ldr r2, [r1, #20] │ │ │ │ bic.w r1, r2, #4 │ │ │ │ cmp r1, #9 │ │ │ │ - bne.n 8bd7a │ │ │ │ - ldr r7, [r3, #4] │ │ │ │ - cmp r7, #1 │ │ │ │ - ble.n 8bd7a │ │ │ │ - ands.w r8, r7, #1 │ │ │ │ - beq.n 8bd7a │ │ │ │ + bne.n 92c16 │ │ │ │ + ldr.w r8, [r3, #4] │ │ │ │ + cmp.w r8, #1 │ │ │ │ + ble.n 92c16 │ │ │ │ + ands.w r7, r8, #1 │ │ │ │ + beq.n 92c16 │ │ │ │ ldrd r0, r1, [r4, #12] │ │ │ │ cmp r0, r1 │ │ │ │ - beq.w 8bf48 │ │ │ │ + beq.w 92e18 │ │ │ │ cmp r2, #9 │ │ │ │ ite ne │ │ │ │ - movne sl, r8 │ │ │ │ - moveq.w sl, #4294967295 @ 0xffffffff │ │ │ │ - add sl, r7 │ │ │ │ - mov.w r6, sl, asr #1 │ │ │ │ - lsls r0, r6, #2 │ │ │ │ + movne r9, r7 │ │ │ │ + moveq.w r9, #4294967295 @ 0xffffffff │ │ │ │ + add r9, r8 │ │ │ │ + mov.w r6, r9, asr #1 │ │ │ │ + mov.w r0, r6, lsl #2 │ │ │ │ blx 1008c │ │ │ │ ldr r3, [r4, #4] │ │ │ │ - mov r9, r0 │ │ │ │ - subs r0, r7, r6 │ │ │ │ - ldr r7, [r4, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + sub.w ip, r8, r6 │ │ │ │ + ldr r1, [r4, #20] │ │ │ │ ldr r2, [r3, #8] │ │ │ │ - cmp r7, #13 │ │ │ │ - mov.w ip, r2, lsl #1 │ │ │ │ - beq.w 8bf2e │ │ │ │ + cmp r1, #13 │ │ │ │ + mov.w lr, r2, lsl #1 │ │ │ │ + beq.w 92dfe │ │ │ │ ldr r2, [r3, #12] │ │ │ │ - mov.w r8, #0 │ │ │ │ - mov r1, ip │ │ │ │ + mov.w r7, #0 │ │ │ │ + mov r1, lr │ │ │ │ + mov r0, ip │ │ │ │ blx fb04 │ │ │ │ - mov r7, r0 │ │ │ │ + mov r8, r0 │ │ │ │ + rsb r7, r7, #0 │ │ │ │ blx ff0c │ │ │ │ ldr r3, [r4, #4] │ │ │ │ mov r1, r0 │ │ │ │ ldr r0, [r4, #20] │ │ │ │ ldr r2, [r3, #8] │ │ │ │ - cmp r0, #13 │ │ │ │ ldr r3, [r4, #16] │ │ │ │ + cmp r0, #13 │ │ │ │ str r0, [sp, #0] │ │ │ │ - mul.w r8, r8, r2 │ │ │ │ ldr r0, [r4, #12] │ │ │ │ + and.w r7, r7, r2 │ │ │ │ it ne │ │ │ │ movne r2, #0 │ │ │ │ - add.w r3, r3, r8, lsl #2 │ │ │ │ + add.w r3, r3, r7, lsl #2 │ │ │ │ add.w r2, r0, r2, lsl #2 │ │ │ │ - mov r0, r7 │ │ │ │ + mov r0, r8 │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r7, r0 │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 8bf40 │ │ │ │ - movs r2, #1 │ │ │ │ + beq.w 92e10 │ │ │ │ + mov.w r2, #1 │ │ │ │ mov r0, r6 │ │ │ │ mov r1, r2 │ │ │ │ blx fb04 │ │ │ │ mov r8, r0 │ │ │ │ blx ff0c │ │ │ │ - movs r3, #0 │ │ │ │ + mov.w r3, #0 │ │ │ │ mov r1, r0 │ │ │ │ - mov r2, r9 │ │ │ │ + mov r2, sl │ │ │ │ mov r0, r8 │ │ │ │ str r3, [sp, #0] │ │ │ │ - mov r3, r9 │ │ │ │ + mov r3, sl │ │ │ │ blx 100c8 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx ff40 │ │ │ │ mov r8, r0 │ │ │ │ - mov r0, r9 │ │ │ │ + mov r0, sl │ │ │ │ blx ff78 │ │ │ │ cmp.w r8, #0 │ │ │ │ - beq.n 8bd7a │ │ │ │ + beq.w 92c16 │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r3, #9 │ │ │ │ - beq.n 8bf3a │ │ │ │ - ldr r2, [pc, #268] @ (8bf70 ) │ │ │ │ + beq.n 92e0a │ │ │ │ + ldr r2, [pc, #284] @ (92e40 ) │ │ │ │ add r2, pc │ │ │ │ - ldr r1, [pc, #268] @ (8bf74 ) │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ - add.w r9, sp, #8 │ │ │ │ + ldr r1, [pc, #284] @ (92e44 ) │ │ │ │ + mov.w r0, #104 @ 0x68 │ │ │ │ add r1, pc │ │ │ │ blx f618 │ │ │ │ - ldr r3, [r4, #4] │ │ │ │ - str.w sl, [r0, #84] @ 0x54 │ │ │ │ mov r5, r0 │ │ │ │ add.w r1, r0, #88 @ 0x58 │ │ │ │ + ldrd r3, r0, [r4, #4] │ │ │ │ + str.w r9, [r5, #84] @ 0x54 │ │ │ │ + add.w r9, sp, #8 │ │ │ │ ldrd r2, r3, [r3, #8] │ │ │ │ - strd r2, r3, [r0, #76] @ 0x4c │ │ │ │ - strd r7, r8, [r0, #64] @ 0x40 │ │ │ │ - add.w r2, r0, #92 @ 0x5c │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r0, #72] @ 0x48 │ │ │ │ - add.w r3, r0, #96 @ 0x60 │ │ │ │ - ldr r0, [r4, #8] │ │ │ │ + strd r7, r8, [r5, #64] @ 0x40 │ │ │ │ + strd r2, r3, [r5, #76] @ 0x4c │ │ │ │ + mov.w r3, #0 │ │ │ │ + add.w r2, r5, #92 @ 0x5c │ │ │ │ + str r3, [r5, #72] @ 0x48 │ │ │ │ + add.w r3, r5, #96 @ 0x60 │ │ │ │ blx fa24 │ │ │ │ mov r0, r9 │ │ │ │ blx f7b0 │ │ │ │ - subs r3, r6, #1 │ │ │ │ - movs r2, #6 │ │ │ │ - mvns r1, r6 │ │ │ │ - add.w r3, r3, r3, lsr #31 │ │ │ │ - vldr d6, [pc, #184] @ 8bf68 │ │ │ │ - lsls r1, r1, #1 │ │ │ │ - asrs r3, r3, #1 │ │ │ │ - and.w r1, r1, #2 │ │ │ │ - mul.w r3, r2, r3 │ │ │ │ + add.w r2, r6, #4294967295 @ 0xffffffff │ │ │ │ + mvn.w r1, r6 │ │ │ │ + vldr d6, [pc, #196] @ 92e38 │ │ │ │ + add.w r2, r2, r2, lsr #31 │ │ │ │ + mov.w r1, r1, lsl #1 │ │ │ │ + bic.w r3, r2, #1 │ │ │ │ + add.w r3, r3, r2, asr #1 │ │ │ │ ldr r2, [r4, #20] │ │ │ │ + and.w r1, r1, #2 │ │ │ │ add.w r4, r5, #8 │ │ │ │ - sub.w r2, r2, #9 │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ mov r0, r4 │ │ │ │ + sub.w r2, r2, #9 │ │ │ │ clz r2, r2 │ │ │ │ - lsrs r2, r2, #5 │ │ │ │ + mov.w r2, r2, lsr #5 │ │ │ │ add.w r2, r3, r2, lsl #1 │ │ │ │ - adds r3, #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + add r3, r1 │ │ │ │ add r2, r1 │ │ │ │ vmov s15, r2 │ │ │ │ - add r3, r1 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [sp, #8] │ │ │ │ vmov s15, r3 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vstr d7, [sp, #16] │ │ │ │ vmov s15, r6 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ @@ -152091,809 +155236,850 @@ │ │ │ │ add.w r1, r7, #8 │ │ │ │ blx faac │ │ │ │ ldr r0, [r5, #88] @ 0x58 │ │ │ │ mov r2, r4 │ │ │ │ add.w r1, r8, #8 │ │ │ │ blx faac │ │ │ │ mov r0, r5 │ │ │ │ - add sp, #40 @ 0x28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - ldrd r7, r1, [r4, #12] │ │ │ │ - cmp r7, r1 │ │ │ │ - bne.w 8bddc │ │ │ │ - b.n 8bde2 │ │ │ │ - ldr r2, [pc, #60] @ (8bf78 ) │ │ │ │ + b.n 92c1a │ │ │ │ + ldrd r1, r0, [r4, #12] │ │ │ │ + cmp r1, r0 │ │ │ │ + bne.w 92c92 │ │ │ │ + b.n 92c98 │ │ │ │ + ldr r2, [pc, #60] @ (92e48 ) │ │ │ │ add r2, pc │ │ │ │ - b.n 8be64 │ │ │ │ - mov r0, r9 │ │ │ │ + b.n 92d26 │ │ │ │ + mov r0, sl │ │ │ │ blx ff78 │ │ │ │ - b.n 8bd7a │ │ │ │ - cbz r6, 8bf54 │ │ │ │ + b.n 92c16 │ │ │ │ + cbz r6, 92e24 │ │ │ │ ldrd r6, r1, [ip, #8] │ │ │ │ cmp r6, r1 │ │ │ │ - bne.w 8bd7a │ │ │ │ + bne.w 92c16 │ │ │ │ cmp r2, #13 │ │ │ │ - bne.w 8bdb2 │ │ │ │ + bne.w 92c64 │ │ │ │ ldrd r2, r3, [r3, #8] │ │ │ │ cmp r2, r3 │ │ │ │ - blt.w 8bd7a │ │ │ │ - mov sl, r8 │ │ │ │ - b.n 8bdbc │ │ │ │ + blt.w 92c16 │ │ │ │ + mov r9, r7 │ │ │ │ + b.n 92c6e │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r0, r6 │ │ │ │ - bl fffb7f72 │ │ │ │ - str??.w r0, [r8, r6] │ │ │ │ - @ instruction: 0xfa65ffff │ │ │ │ + bl ffe9ce42 │ │ │ │ + cmp r1, #168 @ 0xa8 │ │ │ │ + movs r7, r0 │ │ │ │ + pli [r5, #4095] @ 0xfff │ │ │ │ │ │ │ │ -0008bf7c : │ │ │ │ - ldr r1, [pc, #24] @ (8bf98 ) │ │ │ │ - push {r4, lr} │ │ │ │ +00092e4c : │ │ │ │ + ldr r1, [pc, #28] @ (92e6c ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ + mov.w r0, #8 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #8 │ │ │ │ blx fbec │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f5cc │ │ │ │ - nop │ │ │ │ - bkpt 0x0062 │ │ │ │ - movs r6, r0 │ │ │ │ - movs r0, r0 │ │ │ │ - ... │ │ │ │ + vaddl.s8 q0, d12, d6 │ │ │ │ │ │ │ │ -0008bfa0 : │ │ │ │ - ldr r3, [pc, #8] @ (8bfac ) │ │ │ │ +00092e70 : │ │ │ │ + ldr r3, [pc, #8] @ (92e7c ) │ │ │ │ add r3, pc │ │ │ │ strd r0, r1, [r3] │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - adds r2, #46 @ 0x2e │ │ │ │ + str r6, [r3, #52] @ 0x34 │ │ │ │ movs r7, r0 │ │ │ │ │ │ │ │ -0008bfb0 : │ │ │ │ - ldr r3, [pc, #764] @ (8c2b0 ) │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r7, r1 │ │ │ │ +00092e80 : │ │ │ │ + ldr r3, [pc, #892] @ (93200 ) │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r1 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ add r3, pc │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - mov r8, r2 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r0, [sp, #12] │ │ │ │ - cbz r3, 8bfca │ │ │ │ + cbz r3, 92eaa │ │ │ │ blx r3 │ │ │ │ blx f884 │ │ │ │ - ands.w r5, r7, #2097152 @ 0x200000 │ │ │ │ - mov r4, r0 │ │ │ │ - bne.w 8c1ce │ │ │ │ - lsls r1, r7, #25 │ │ │ │ + ands.w r4, r6, #2097152 @ 0x200000 │ │ │ │ + mov fp, r0 │ │ │ │ + bne.w 93100 │ │ │ │ + lsls r1, r6, #25 │ │ │ │ it mi │ │ │ │ - strmi r5, [sp, #8] │ │ │ │ - bmi.n 8bff6 │ │ │ │ - lsls r2, r7, #28 │ │ │ │ + strmi r4, [sp, #8] │ │ │ │ + bmi.n 92ed6 │ │ │ │ + lsls r2, r6, #28 │ │ │ │ itt mi │ │ │ │ movmi r3, #3 │ │ │ │ strmi r3, [sp, #8] │ │ │ │ - bmi.n 8bff6 │ │ │ │ - tst.w r7, #32 │ │ │ │ + bmi.n 92ed6 │ │ │ │ + tst.w r6, #32 │ │ │ │ ite eq │ │ │ │ moveq r3, #1 │ │ │ │ movne r3, #2 │ │ │ │ str r3, [sp, #8] │ │ │ │ - vldr d7, [r4, #192] @ 0xc0 │ │ │ │ - bic.w r3, r7, #104 @ 0x68 │ │ │ │ - add r7, sp, #16 │ │ │ │ + vldr d7, [fp, #192] @ 0xc0 │ │ │ │ + bic.w r3, r6, #104 @ 0x68 │ │ │ │ + add r5, sp, #16 │ │ │ │ + mov r0, r5 │ │ │ │ str r3, [sp, #4] │ │ │ │ - mov r0, r7 │ │ │ │ vcmpe.f64 d7, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ - blt.w 8c184 │ │ │ │ - add.w r6, r4, #176 @ 0xb0 │ │ │ │ + blt.w 930aa │ │ │ │ blx f7e4 │ │ │ │ - mov.w sl, #0 │ │ │ │ - ldmia.w r7, {r0, r1, r2, r3} │ │ │ │ - stmia.w r6, {r0, r1, r2, r3} │ │ │ │ - ldr.w r9, [pc, #652] @ 8c2b4 │ │ │ │ - vldr d8, [pc, #636] @ 8c2a8 │ │ │ │ - movs r6, #0 │ │ │ │ - add r9, pc │ │ │ │ - add.w r9, r9, sl, lsl #2 │ │ │ │ - b.n 8c054 │ │ │ │ + ldrd r0, r1, [sp, #16] │ │ │ │ + mov.w r9, #0 │ │ │ │ + strd r0, r1, [fp, #176] @ 0xb0 │ │ │ │ + ldrd r0, r1, [sp, #24] │ │ │ │ + strd r0, r1, [fp, #184] @ 0xb8 │ │ │ │ + ldr.w r8, [pc, #760] @ 93204 │ │ │ │ + mov.w r5, #0 │ │ │ │ + vldr d8, [pc, #740] @ 931f8 │ │ │ │ + add r8, pc │ │ │ │ + add.w r8, r8, r9, lsl #2 │ │ │ │ + b.n 92f3a │ │ │ │ cmp r0, #0 │ │ │ │ - beq.w 8c19a │ │ │ │ - mov r0, r6 │ │ │ │ - add.w sl, sl, #1 │ │ │ │ + beq.w 930c4 │ │ │ │ + mov r0, r5 │ │ │ │ + add.w r9, r9, #1 │ │ │ │ blx f928 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ - vldr d8, [r7, #40] @ 0x28 │ │ │ │ - cmp r3, sl │ │ │ │ - blt.w 8c204 │ │ │ │ - mov r6, r7 │ │ │ │ - ldr.w r2, [r9], #4 │ │ │ │ - mov fp, r5 │ │ │ │ + vldr d8, [r6, #40] @ 0x28 │ │ │ │ + cmp r3, r9 │ │ │ │ + blt.w 9313c │ │ │ │ + mov r5, r6 │ │ │ │ + ldr.w r2, [r8], #4 │ │ │ │ + mov sl, r4 │ │ │ │ + mov r0, fp │ │ │ │ ldr r3, [sp, #4] │ │ │ │ - mov r0, r4 │ │ │ │ - orr.w r5, r2, r3 │ │ │ │ - mov r1, r5 │ │ │ │ + orr.w r4, r2, r3 │ │ │ │ + mov r1, r4 │ │ │ │ blx f818 │ │ │ │ - ldrb.w r2, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #0 │ │ │ │ - mov r1, r8 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ + str.w r3, [fp, #76] @ 0x4c │ │ │ │ bic.w r2, r2, #112 @ 0x70 │ │ │ │ - strb.w r2, [r4, #166] @ 0xa6 │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - mov r0, r4 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + ldr.w r2, [fp] │ │ │ │ ldr r2, [r2, #4] │ │ │ │ blx r2 │ │ │ │ - ldr r1, [r4, #76] @ 0x4c │ │ │ │ - mov r7, r0 │ │ │ │ + ldr.w r1, [fp, #76] @ 0x4c │ │ │ │ + mov r6, r0 │ │ │ │ cmp r1, #0 │ │ │ │ - beq.n 8c036 │ │ │ │ + beq.n 92f1c │ │ │ │ cmp r1, #2 │ │ │ │ - beq.n 8c112 │ │ │ │ - cmp r7, #0 │ │ │ │ - bne.n 8c03c │ │ │ │ - mov r7, fp │ │ │ │ + beq.n 93020 │ │ │ │ cmp r6, #0 │ │ │ │ - beq.w 8c1fa │ │ │ │ - movs r0, #12 │ │ │ │ - mov.w r9, #1 │ │ │ │ + bne.n 92f22 │ │ │ │ + mov r6, sl │ │ │ │ + cmp r5, #0 │ │ │ │ + beq.w 93132 │ │ │ │ + mov.w r0, #12 │ │ │ │ + mov.w r8, #1 │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #12] │ │ │ │ - str r3, [r0, #8] │ │ │ │ - mov r1, r7 │ │ │ │ - str.w r8, [r0, #4] │ │ │ │ - mov r5, r0 │ │ │ │ - mov r0, r4 │ │ │ │ + mov r4, r0 │ │ │ │ + mov r1, r6 │ │ │ │ + mov r0, fp │ │ │ │ + strd r7, r3, [r4, #4] │ │ │ │ blx f818 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r4 │ │ │ │ - bfi r3, r9, #4, #3 │ │ │ │ - strb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - ldr r3, [r3, #4] │ │ │ │ - blx r3 │ │ │ │ - ldr r3, [r4, #76] @ 0x4c │ │ │ │ - orrs.w r2, r0, r3 │ │ │ │ - beq.w 8c278 │ │ │ │ - cmp r3, #2 │ │ │ │ - beq.w 8c20c │ │ │ │ - str r0, [r5, #0] │ │ │ │ - movs r1, #2 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ + bfi r2, r8, #4, #3 │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r2, #0 │ │ │ │ + str.w r2, [fp, #76] @ 0x4c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + ldr r2, [r2, #4] │ │ │ │ + blx r2 │ │ │ │ + ldr.w r2, [fp, #76] @ 0x4c │ │ │ │ + orrs.w r1, r0, r2 │ │ │ │ + beq.w 931c4 │ │ │ │ + cmp r2, #2 │ │ │ │ + beq.w 93144 │ │ │ │ + mov.w r1, #2 │ │ │ │ + str r0, [r4, #0] │ │ │ │ vstr d8, [r0, #40] @ 0x28 │ │ │ │ blx fe04 │ │ │ │ - mov r0, r6 │ │ │ │ + mov r0, r5 │ │ │ │ blx f928 │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - movs r1, #0 │ │ │ │ - mov r0, r4 │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ - blx r3 │ │ │ │ - ldr r3, [pc, #440] @ (8c2b8 ) │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + mov.w r1, #0 │ │ │ │ + mov r0, fp │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ + blx r2 │ │ │ │ + ldr r3, [pc, #524] @ (93208 ) │ │ │ │ add r3, pc │ │ │ │ ldr r3, [r3, #4] │ │ │ │ - cbz r3, 8c106 │ │ │ │ + cbz r3, 93002 │ │ │ │ blx r3 │ │ │ │ - mov r0, r5 │ │ │ │ + mov r0, r4 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - movs r1, #1 │ │ │ │ - mov r0, r4 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + mov.w r1, #1 │ │ │ │ + mov r0, fp │ │ │ │ ldr r2, [r2, #8] │ │ │ │ blx r2 │ │ │ │ - mov r1, r5 │ │ │ │ - mov r0, r4 │ │ │ │ + mov r1, r4 │ │ │ │ + mov r0, fp │ │ │ │ blx f818 │ │ │ │ - ldrb.w r2, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #0 │ │ │ │ - mov r1, r8 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ + str.w r3, [fp, #76] @ 0x4c │ │ │ │ bic.w r2, r2, #112 @ 0x70 │ │ │ │ - strb.w r2, [r4, #166] @ 0xa6 │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - mov r0, r4 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + ldr.w r2, [fp] │ │ │ │ ldr r2, [r2, #4] │ │ │ │ blx r2 │ │ │ │ - ldr r1, [r4, #76] @ 0x4c │ │ │ │ - mov r7, r0 │ │ │ │ + ldr.w r1, [fp, #76] @ 0x4c │ │ │ │ + mov r6, r0 │ │ │ │ cmp r1, #2 │ │ │ │ - bne.n 8c08e │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - movs r1, #1 │ │ │ │ - mov r0, r4 │ │ │ │ + bne.n 92f7c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + mov.w r1, #1 │ │ │ │ + mov r0, fp │ │ │ │ ldr r2, [r2, #8] │ │ │ │ blx r2 │ │ │ │ - bic.w r1, r5, #40 @ 0x28 │ │ │ │ + bic.w r1, r4, #40 @ 0x28 │ │ │ │ + mov r0, fp │ │ │ │ orr.w r1, r1, #64 @ 0x40 │ │ │ │ - mov r0, r4 │ │ │ │ blx f818 │ │ │ │ - ldrb.w r2, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #0 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r4 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r3, #0 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ bfi r2, r3, #4, #3 │ │ │ │ - strb.w r2, [r4, #166] @ 0xa6 │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - movs r3, #4 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ + mov.w r3, #4 │ │ │ │ + str.w r3, [fp, #76] @ 0x4c │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + ldr.w r2, [fp] │ │ │ │ ldr r2, [r2, #4] │ │ │ │ blx r2 │ │ │ │ - mov r7, r0 │ │ │ │ - cmp r7, #0 │ │ │ │ - bne.w 8c03c │ │ │ │ - b.n 8c092 │ │ │ │ - add.w r6, r4, #176 @ 0xb0 │ │ │ │ + mov r6, r0 │ │ │ │ + cmp r6, #0 │ │ │ │ + bne.w 92f22 │ │ │ │ + b.n 92f80 │ │ │ │ blx f7e4 │ │ │ │ - ldmia.w r7, {r0, r1, r2, r3} │ │ │ │ - ldr.w sl, [sp, #8] │ │ │ │ - stmia.w r6, {r0, r1, r2, r3} │ │ │ │ - b.n 8c024 │ │ │ │ - bic.w r1, r5, #40 @ 0x28 │ │ │ │ - mov r0, r4 │ │ │ │ + ldr.w r9, [sp, #8] │ │ │ │ + ldrd r0, r1, [sp, #16] │ │ │ │ + strd r0, r1, [fp, #176] @ 0xb0 │ │ │ │ + ldrd r0, r1, [sp, #24] │ │ │ │ + strd r0, r1, [fp, #184] @ 0xb8 │ │ │ │ + b.n 92f08 │ │ │ │ + bic.w r1, r4, #40 @ 0x28 │ │ │ │ + mov r0, fp │ │ │ │ orr.w r1, r1, #64 @ 0x40 │ │ │ │ blx f818 │ │ │ │ - ldrb.w r1, [r4, #166] @ 0xa6 │ │ │ │ - movs r2, #3 │ │ │ │ - str r2, [r4, #76] @ 0x4c │ │ │ │ - ldr r2, [r4, #0] │ │ │ │ - mov r0, r4 │ │ │ │ - bfi r1, r7, #4, #3 │ │ │ │ - strb.w r1, [r4, #166] @ 0xa6 │ │ │ │ - mov r1, r8 │ │ │ │ + ldrb.w r1, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r2, #3 │ │ │ │ + mov r0, fp │ │ │ │ + str.w r2, [fp, #76] @ 0x4c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + bfi r1, r6, #4, #3 │ │ │ │ + strb.w r1, [fp, #166] @ 0xa6 │ │ │ │ + mov r1, r7 │ │ │ │ ldr r2, [r2, #4] │ │ │ │ blx r2 │ │ │ │ - ldr r1, [r4, #76] @ 0x4c │ │ │ │ - mov r7, r0 │ │ │ │ + ldr.w r1, [fp, #76] @ 0x4c │ │ │ │ + mov r6, r0 │ │ │ │ cmp r1, #2 │ │ │ │ - bne.w 8c08e │ │ │ │ - b.n 8c112 │ │ │ │ - mov r1, r7 │ │ │ │ - vldr d8, [pc, #212] @ 8c2a8 │ │ │ │ + bne.w 92f7c │ │ │ │ + b.n 93020 │ │ │ │ + mov r1, r6 │ │ │ │ + vldr d8, [pc, #244] @ 931f8 │ │ │ │ blx f818 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r4 │ │ │ │ - bic.w r3, r3, #112 @ 0x70 │ │ │ │ - strb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #1 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - ldr r3, [r3, #4] │ │ │ │ - blx r3 │ │ │ │ - mov r6, r0 │ │ │ │ - cmp r6, #0 │ │ │ │ - bne.w 8c09a │ │ │ │ - mov r0, r8 │ │ │ │ - mov r5, r6 │ │ │ │ - blx f80c │ │ │ │ - b.n 8c0f2 │ │ │ │ - mov fp, r7 │ │ │ │ - mov r7, r5 │ │ │ │ - mov r6, fp │ │ │ │ - b.n 8c09a │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - movs r1, #1 │ │ │ │ - mov r0, r4 │ │ │ │ - mov.w r9, #1 │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ - blx r3 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ mov r1, r7 │ │ │ │ - mov r0, r4 │ │ │ │ + mov r0, fp │ │ │ │ + bic.w r2, r2, #112 @ 0x70 │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r2, #1 │ │ │ │ + str.w r2, [fp, #76] @ 0x4c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + ldr r2, [r2, #4] │ │ │ │ + blx r2 │ │ │ │ + mov r5, r0 │ │ │ │ + cmp r5, #0 │ │ │ │ + bne.w 92f88 │ │ │ │ + mov r0, r7 │ │ │ │ + mov r4, r5 │ │ │ │ + blx f80c │ │ │ │ + b.n 92fea │ │ │ │ + mov sl, r6 │ │ │ │ + mov r6, r4 │ │ │ │ + mov r5, sl │ │ │ │ + b.n 92f88 │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + mov.w r1, #1 │ │ │ │ + mov r0, fp │ │ │ │ + mov.w r8, #1 │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ + blx r2 │ │ │ │ + mov r1, r6 │ │ │ │ + mov r0, fp │ │ │ │ blx f818 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ + bfi r2, r8, #4, #3 │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r2, #0 │ │ │ │ + str.w r2, [fp, #76] @ 0x4c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + ldr r2, [r2, #4] │ │ │ │ + blx r2 │ │ │ │ + ldr.w r2, [fp, #76] @ 0x4c │ │ │ │ + cmp r2, #2 │ │ │ │ + bne.w 92fd6 │ │ │ │ + ldr.w r2, [fp] │ │ │ │ mov r1, r8 │ │ │ │ - mov r0, r4 │ │ │ │ - bfi r3, r9, #4, #3 │ │ │ │ - strb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #0 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - ldr r3, [r3, #4] │ │ │ │ - blx r3 │ │ │ │ - ldr r3, [r4, #76] @ 0x4c │ │ │ │ - cmp r3, #2 │ │ │ │ - bne.w 8c0e0 │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - mov r1, r9 │ │ │ │ - mov r0, r4 │ │ │ │ - ldr r3, [r3, #8] │ │ │ │ - blx r3 │ │ │ │ - bic.w r1, r7, #40 @ 0x28 │ │ │ │ - mov r0, r4 │ │ │ │ + mov r0, fp │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ + blx r2 │ │ │ │ + bic.w r1, r6, #40 @ 0x28 │ │ │ │ + mov r0, fp │ │ │ │ orr.w r1, r1, #64 @ 0x40 │ │ │ │ blx f818 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r4 │ │ │ │ - bfi r3, r9, #4, #3 │ │ │ │ - strb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #4 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - ldr r3, [r3, #4] │ │ │ │ - blx r3 │ │ │ │ - b.n 8c0e0 │ │ │ │ - bic.w r1, r7, #40 @ 0x28 │ │ │ │ - mov r0, r4 │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ + bfi r2, r8, #4, #3 │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r2, #4 │ │ │ │ + str.w r2, [fp, #76] @ 0x4c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + ldr r2, [r2, #4] │ │ │ │ + blx r2 │ │ │ │ + b.n 92fd6 │ │ │ │ + bic.w r1, r6, #40 @ 0x28 │ │ │ │ + mov r0, fp │ │ │ │ orr.w r1, r1, #64 @ 0x40 │ │ │ │ blx f818 │ │ │ │ - ldrb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - mov r1, r8 │ │ │ │ - mov r0, r4 │ │ │ │ - bfi r3, r9, #4, #3 │ │ │ │ - strb.w r3, [r4, #166] @ 0xa6 │ │ │ │ - movs r3, #3 │ │ │ │ - str r3, [r4, #76] @ 0x4c │ │ │ │ - ldr r3, [r4, #0] │ │ │ │ - ldr r3, [r3, #4] │ │ │ │ - blx r3 │ │ │ │ - ldr r3, [r4, #76] @ 0x4c │ │ │ │ - b.n 8c0da │ │ │ │ - nop.w │ │ │ │ + ldrb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov r1, r7 │ │ │ │ + mov r0, fp │ │ │ │ + bfi r2, r8, #4, #3 │ │ │ │ + strb.w r2, [fp, #166] @ 0xa6 │ │ │ │ + mov.w r2, #3 │ │ │ │ + str.w r2, [fp, #76] @ 0x4c │ │ │ │ + ldr.w r2, [fp] │ │ │ │ + ldr r2, [r2, #4] │ │ │ │ + blx r2 │ │ │ │ + ldr.w r2, [fp, #76] @ 0x4c │ │ │ │ + b.n 92fd0 │ │ │ │ ... │ │ │ │ - adds r2, #24 │ │ │ │ + str r2, [r7, #48] @ 0x30 │ │ │ │ movs r7, r0 │ │ │ │ - ldrsb r2, [r7, r6] │ │ │ │ + ldrh r4, [r4, #38] @ 0x26 │ │ │ │ movs r6, r0 │ │ │ │ - adds r0, #210 @ 0xd2 │ │ │ │ + str r6, [r2, #28] │ │ │ │ movs r7, r0 │ │ │ │ │ │ │ │ -0008c2bc : │ │ │ │ - cbz r0, 8c2f6 │ │ │ │ - ldr r3, [pc, #56] @ (8c2f8 ) │ │ │ │ - push {r4, lr} │ │ │ │ +0009320c : │ │ │ │ + cbz r0, 9324c │ │ │ │ + ldr r3, [pc, #64] @ (93250 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ add r3, pc │ │ │ │ ldr r3, [r3, #0] │ │ │ │ - cbz r3, 8c2cc │ │ │ │ + cbz r3, 9321e │ │ │ │ blx r3 │ │ │ │ - movs r1, #0 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ + mov.w r1, #0 │ │ │ │ blx fe04 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ blx f928 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ blx f80c │ │ │ │ mov r0, r4 │ │ │ │ blx ff78 │ │ │ │ - ldr r3, [pc, #20] @ (8c2fc ) │ │ │ │ + ldr r3, [pc, #24] @ (93254 ) │ │ │ │ add r3, pc │ │ │ │ ldr r3, [r3, #4] │ │ │ │ - cbz r3, 8c2f4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + cbz r3, 9324a │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ bx r3 │ │ │ │ pop {r4, pc} │ │ │ │ bx lr │ │ │ │ - cmp r7, #12 │ │ │ │ + nop │ │ │ │ + ldrsh r2, [r7, r6] │ │ │ │ movs r7, r0 │ │ │ │ - cmp r6, #232 @ 0xe8 │ │ │ │ + ldrsh r4, [r2, r6] │ │ │ │ movs r7, r0 │ │ │ │ │ │ │ │ -0008c300 : │ │ │ │ +00093258 : │ │ │ │ b.w 100f0 │ │ │ │ │ │ │ │ -0008c304 : │ │ │ │ - push {r4, lr} │ │ │ │ +0009325c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ blx f7bc │ │ │ │ mov r0, r4 │ │ │ │ blx ff94 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w f864 │ │ │ │ │ │ │ │ -0008c31c : │ │ │ │ - push {r4, lr} │ │ │ │ +00093278 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r3, r1 │ │ │ │ mov r1, r2 │ │ │ │ ldrd r0, r4, [r0] │ │ │ │ sub sp, #8 │ │ │ │ ldrd r4, r2, [r4, #12] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - adds r4, r3, #4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + add.w r4, r3, #4 │ │ │ │ add r2, r1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c33c : │ │ │ │ - push {r4, lr} │ │ │ │ +000932a0 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r3, r2 │ │ │ │ - ldrd r0, r4, [r0] │ │ │ │ sub sp, #8 │ │ │ │ + ldrd r0, r4, [r0] │ │ │ │ ldrd r4, r2, [r4, #12] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - adds r4, r3, #4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + add.w r4, r3, #4 │ │ │ │ add r2, r1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c35c : │ │ │ │ +000932c4 : │ │ │ │ mov ip, r0 │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + add.w r3, r2, #4 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ + add.w r5, r1, #4 │ │ │ │ sub sp, #8 │ │ │ │ - adds r5, r1, #4 │ │ │ │ ldr.w r6, [ip, #8] │ │ │ │ - adds r3, r2, #4 │ │ │ │ - ldr r4, [r0, #56] @ 0x38 │ │ │ │ + ldr r0, [r0, #0] │ │ │ │ adds r6, #1 │ │ │ │ - itete eq │ │ │ │ - streq r3, [sp, #0] │ │ │ │ - movne lr, r1 │ │ │ │ - moveq r3, r2 │ │ │ │ - strne r2, [sp, #0] │ │ │ │ - itee eq │ │ │ │ - moveq r2, r5 │ │ │ │ - movne r2, lr │ │ │ │ - movne r1, r5 │ │ │ │ + ldr r4, [r0, #56] @ 0x38 │ │ │ │ + beq.n 932f8 │ │ │ │ + mov lr, r1 │ │ │ │ + mov r1, r5 │ │ │ │ + str r2, [sp, #0] │ │ │ │ + mov r2, lr │ │ │ │ + blx r4 │ │ │ │ + add sp, #8 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov r3, r2 │ │ │ │ + mov r2, r5 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c388 : │ │ │ │ +0009330c : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008c390 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093314 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov lr, r1 │ │ │ │ mov r1, r3 │ │ │ │ ldrd r0, r4, [r0] │ │ │ │ sub sp, #8 │ │ │ │ ldrd r4, r3, [r4, #12] │ │ │ │ str r2, [sp, #0] │ │ │ │ sub.w ip, r3, r4 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov r3, lr │ │ │ │ add.w r2, r1, ip │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c3b4 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ - ldrd r0, r5, [r0] │ │ │ │ +0009333c : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ + ldrd r0, r5, [r0] │ │ │ │ ldrd r5, r4, [r5, #12] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r2 │ │ │ │ - subs r5, r4, r5 │ │ │ │ + sub.w r5, r4, r5 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ - adds r2, r1, r5 │ │ │ │ + add.w r2, r1, r5 │ │ │ │ blx r4 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c3d0 : │ │ │ │ +0009336c : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - push {r4} │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx ip │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c3e0 : │ │ │ │ - mov r3, r0 │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ +0009337c : │ │ │ │ + ldrd r0, r1, [r0] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - ldr r1, [r3, #4] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ bx r2 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c3ec : │ │ │ │ - push {r4, lr} │ │ │ │ +00093388 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ blx f8ac │ │ │ │ mov r4, r0 │ │ │ │ blx f884 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r3, #12] │ │ │ │ blx r3 │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ b.w ff84 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008c40c : │ │ │ │ - ldr r1, [pc, #40] @ (8c438 ) │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +000933ac : │ │ │ │ + ldr r1, [pc, #56] @ (933e8 ) │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ add r1, pc │ │ │ │ blx ffd8 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 8c434 │ │ │ │ + cbz r0, 933de │ │ │ │ blx f6a4 │ │ │ │ mov r0, r5 │ │ │ │ blx f7c8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ blx fdcc │ │ │ │ - orrs r0, r4 │ │ │ │ + orr.w r0, r0, r4 │ │ │ │ clz r0, r0 │ │ │ │ - lsrs r0, r0, #5 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + mov.w r0, r0, lsr #5 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ nop │ │ │ │ - cmp r3, #40 @ 0x28 │ │ │ │ + ldrsh r2, [r2, r6] │ │ │ │ movs r6, r0 │ │ │ │ │ │ │ │ -0008c43c : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +000933ec : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ sub sp, #8 │ │ │ │ blx f884 │ │ │ │ mov r4, r0 │ │ │ │ add r0, sp, #4 │ │ │ │ blx 10100 │ │ │ │ - mov r1, r0 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ + mov r1, r0 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r3, #12] │ │ │ │ blx r3 │ │ │ │ mov r0, r5 │ │ │ │ blx ff88 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ - adds r0, #1 │ │ │ │ + add.w r0, r0, #1 │ │ │ │ blx fb58 │ │ │ │ mov r5, r0 │ │ │ │ - cbz r0, 8c480 │ │ │ │ + cbz r0, 93438 │ │ │ │ blx fc90 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ mov r6, r0 │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r4 │ │ │ │ ldr r3, [r3, #12] │ │ │ │ blx r3 │ │ │ │ mov r0, r6 │ │ │ │ blx ff88 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #8 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ mov r3, r0 │ │ │ │ mov r0, r1 │ │ │ │ ldrd r2, r1, [r3, #24] │ │ │ │ bx r2 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008c494 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +00093450 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r1, [pc, #40] @ (8c4c4 ) │ │ │ │ + mov.w r2, #0 │ │ │ │ + ldr r1, [pc, #52] @ (93490 ) │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - movs r2, #0 │ │ │ │ + mov.w r0, #32 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #32 │ │ │ │ blx 10058 │ │ │ │ mov r4, r0 │ │ │ │ blx f884 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ mov r1, r4 │ │ │ │ - strd r6, r5, [r4, #24] │ │ │ │ ldr r3, [r3, #12] │ │ │ │ + strd r6, r5, [r4, #24] │ │ │ │ blx r3 │ │ │ │ + ldrd r6, lr, [sp, #8] │ │ │ │ mov r0, r4 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #16 │ │ │ │ b.w ff84 │ │ │ │ nop │ │ │ │ - @ instruction: 0xffe7ffff │ │ │ │ - push {lr} │ │ │ │ - sub sp, #12 │ │ │ │ + @ instruction: 0xffdbffff │ │ │ │ ldrd r3, r1, [r1] │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ + sub sp, #12 │ │ │ │ strb.w r0, [sp, #7] │ │ │ │ add.w r0, sp, #7 │ │ │ │ blx r3 │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ - push {lr} │ │ │ │ + nop │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ ldrd r3, r1, [r0] │ │ │ │ add r0, sp, #4 │ │ │ │ blx r3 │ │ │ │ ldr r0, [sp, #4] │ │ │ │ orr.w r0, r0, r0, asr #31 │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c4f8 : │ │ │ │ +000934cc : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ - ldr r0, [r3, #0] │ │ │ │ - ldr r1, [r3, #4] │ │ │ │ + ldrd r0, r1, [r3] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ bx r2 │ │ │ │ │ │ │ │ -0008c504 : │ │ │ │ +000934d8 : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ b.w 1017c │ │ │ │ nop │ │ │ │ │ │ │ │ -0008c50c : │ │ │ │ +000934e0 : │ │ │ │ b.w f7fc │ │ │ │ │ │ │ │ -0008c510 : │ │ │ │ +000934e4 : │ │ │ │ b.w fb38 │ │ │ │ │ │ │ │ -0008c514 : │ │ │ │ - push {lr} │ │ │ │ +000934e8 : │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ strd r0, r1, [sp] │ │ │ │ mov r1, sp │ │ │ │ - ldr r0, [pc, #12] @ (8c52c ) │ │ │ │ + ldr r0, [pc, #12] @ (93504 ) │ │ │ │ add r0, pc │ │ │ │ blx 1000c │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ - @ instruction: 0xffa5ffff │ │ │ │ + nop │ │ │ │ + @ instruction: 0xff9bffff │ │ │ │ │ │ │ │ -0008c530 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093508 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [pc, #20] @ (8c54c ) │ │ │ │ sub sp, #8 │ │ │ │ - add r0, pc │ │ │ │ + ldr r0, [pc, #16] @ (93524 ) │ │ │ │ strd r1, r2, [sp] │ │ │ │ mov r1, sp │ │ │ │ + add r0, pc │ │ │ │ blx f6b0 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - @ instruction: 0xffa5ffff │ │ │ │ + @ instruction: 0xff95ffff │ │ │ │ │ │ │ │ -0008c550 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093528 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ blx fa60 │ │ │ │ str r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c55c : │ │ │ │ - push {r4, lr} │ │ │ │ +00093538 : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r4, [pc, #20] @ (8c578 ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r4, [pc, #24] @ (93558 ) │ │ │ │ blx fd00 │ │ │ │ - ldr r3, [pc, #20] @ (8c57c ) │ │ │ │ + ldr r3, [pc, #20] @ (9355c ) │ │ │ │ add r4, pc │ │ │ │ ldr r3, [r4, r3] │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ ldr r0, [r3, #0] │ │ │ │ b.w f6d4 │ │ │ │ nop │ │ │ │ - movs r6, #76 @ 0x4c │ │ │ │ + ldrsb r6, [r5, r1] │ │ │ │ movs r7, r0 │ │ │ │ lsls r4, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0008c580 : │ │ │ │ +00093560 : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ b.w fea0 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008c588 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093568 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ blx fa30 │ │ │ │ vstr d0, [r4] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c598 : │ │ │ │ - push {r4, lr} │ │ │ │ +0009357c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ blx fb48 │ │ │ │ vstr d0, [r4] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c5a8 : │ │ │ │ +00093590 : │ │ │ │ vldr d0, [r0] │ │ │ │ b.w 100e0 │ │ │ │ │ │ │ │ -0008c5b0 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ +00093598 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldr r5, [r1, #0] │ │ │ │ - sub sp, #20 │ │ │ │ - mov r9, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ mov r7, r1 │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r3, fp, [sp, #56] @ 0x38 │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + ldr.w sl, [sp, #64] @ 0x40 │ │ │ │ mov r0, r4 │ │ │ │ - ldrd fp, sl, [sp, #60] @ 0x3c │ │ │ │ - str r2, [sp, #12] │ │ │ │ - str r3, [sp, #8] │ │ │ │ + strd r3, r2, [sp, #8] │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r6, r0 │ │ │ │ - ble.n 8c5ec │ │ │ │ + ble.n 935e8 │ │ │ │ ldr r3, [sp, #12] │ │ │ │ add.w ip, r0, r4 │ │ │ │ sub.w lr, r3, #4 │ │ │ │ ldr.w r2, [lr, #4]! │ │ │ │ str.w r2, [ip, #-4]! │ │ │ │ cmp r6, ip │ │ │ │ - bne.n 8c5e0 │ │ │ │ + bne.n 935dc │ │ │ │ ldr.w r3, [sl] │ │ │ │ mov r2, r9 │ │ │ │ - str r3, [sp, #4] │ │ │ │ mov r1, r6 │ │ │ │ + str r3, [sp, #4] │ │ │ │ ldr.w r3, [fp] │ │ │ │ str r3, [sp, #0] │ │ │ │ - ldr r0, [r7, #0] │ │ │ │ ldr r3, [sp, #8] │ │ │ │ + ldr r0, [r7, #0] │ │ │ │ blx ff18 │ │ │ │ str.w r0, [r8] │ │ │ │ mov r0, r6 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c614 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093624 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ + ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx 10170 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c638 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093648 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx f7f0 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c660 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093670 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #16 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ @@ -152902,87 +156088,90 @@ │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ blx ff00 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c68c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +0009369c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ - str r3, [sp, #48] @ 0x30 │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + strd r0, r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ + ldr r7, [sp, #132] @ 0x84 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + ldrd r9, sl, [sp, #148] @ 0x94 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ + mov r0, r5 │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ + str r2, [sp, #68] @ 0x44 │ │ │ │ + ldr.w fp, [sp, #156] @ 0x9c │ │ │ │ str r3, [sp, #72] @ 0x48 │ │ │ │ ldr r3, [sp, #128] @ 0x80 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ - ldrd r7, r3, [sp, #132] @ 0x84 │ │ │ │ + ldr r3, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ - str r0, [sp, #44] @ 0x2c │ │ │ │ - mov r0, r5 │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ ldr r3, [sp, #144] @ 0x90 │ │ │ │ - ldrd r9, sl, [sp, #148] @ 0x94 │ │ │ │ - str r2, [sp, #68] @ 0x44 │ │ │ │ - ldr.w fp, [sp, #156] @ 0x9c │ │ │ │ str r3, [sp, #64] @ 0x40 │ │ │ │ blx 1008c │ │ │ │ cmp r4, #0 │ │ │ │ mov r8, r0 │ │ │ │ - ble.n 8c6de │ │ │ │ + ble.n 93702 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ add r0, r5 │ │ │ │ - subs r4, r3, #4 │ │ │ │ + sub.w r4, r3, #4 │ │ │ │ ldr.w r3, [r4, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r8, r0 │ │ │ │ - bne.n 8c6d2 │ │ │ │ + bne.n 936f6 │ │ │ │ ldr r5, [r6, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #68] @ 0x44 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #68] @ 0x44 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8c704 │ │ │ │ + ble.n 9372c │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ - subs r5, r3, #4 │ │ │ │ + sub.w r5, r3, #4 │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r5, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8c6f8 │ │ │ │ + bne.n 93720 │ │ │ │ ldr r2, [r6, #0] │ │ │ │ - str r2, [sp, #68] @ 0x44 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - str r3, [sp, #72] @ 0x48 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + strd r2, r3, [sp, #68] @ 0x44 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #68] @ 0x44 │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8c72e │ │ │ │ + ble.n 9375a │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ - subs r2, r3, #4 │ │ │ │ + sub.w r2, r3, #4 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r2, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8c722 │ │ │ │ + bne.n 9374e │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr.w r3, [r9] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ @@ -152990,94 +156179,100 @@ │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #48] @ 0x30 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r0, [r6, #0] │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ blx f990 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c784 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +000937c0 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r8, r1 │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ str r0, [sp, #20] │ │ │ │ - movs r0, #12 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + ldrd r6, r9, [sp, #88] @ 0x58 │ │ │ │ + ldr r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #32] │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - str r2, [sp, #32] │ │ │ │ - ldrd r6, r9, [sp, #88] @ 0x58 │ │ │ │ str r3, [sp, #28] │ │ │ │ - ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mov r7, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8c7ec │ │ │ │ - mov r3, r0 │ │ │ │ - subs r5, #4 │ │ │ │ - subs r6, #4 │ │ │ │ + ble.n 93840 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r5, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8c7ce │ │ │ │ + bne.n 93820 │ │ │ │ ldr.w r5, [r9] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8c82e │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ + ble.n 9388a │ │ │ │ + ldrd r2, r1, [sp, #36] @ 0x24 │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - subs r0, r1, #4 │ │ │ │ + sub.w r0, r1, #4 │ │ │ │ ldr r1, [sp, #44] @ 0x2c │ │ │ │ add.w r5, r2, r5, lsl #2 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr.w r6, [r2], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r6, [r3, #-12] │ │ │ │ cmp r2, r5 │ │ │ │ ldr.w r6, [r0, #4]! │ │ │ │ str.w r6, [r3, #-8] │ │ │ │ ldr.w r6, [r1, #4]! │ │ │ │ str.w r6, [r3, #-4] │ │ │ │ - bne.n 8c810 │ │ │ │ + bne.n 9386a │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r7 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -153089,82 +156284,91 @@ │ │ │ │ blx f8e8 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c868 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r3 │ │ │ │ +000938d8 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r9, r1 │ │ │ │ + str r0, [sp, #24] │ │ │ │ + ldrd r7, sl, [sp, #96] @ 0x60 │ │ │ │ ldrd r5, r3, [sp, #104] @ 0x68 │ │ │ │ - str r3, [sp, #48] @ 0x30 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #132] @ 0x84 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - movs r0, #12 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #28] │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ - ldrd r7, sl, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ - ldr.w fp, [sp, #132] @ 0x84 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8c8d6 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 9395e │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8c8b8 │ │ │ │ + bne.n 9393e │ │ │ │ ldr.w r6, [sl] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8c916 │ │ │ │ + ble.n 939a6 │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ - mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r1, r2, #4 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r1, r2, #4 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r0, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r0, [r3, #-12] │ │ │ │ cmp r5, r6 │ │ │ │ ldr.w r0, [r1, #4]! │ │ │ │ str.w r0, [r3, #-8] │ │ │ │ ldr.w r0, [r2, #4]! │ │ │ │ str.w r0, [r3, #-4] │ │ │ │ - bne.n 8c8f8 │ │ │ │ + bne.n 93986 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #8] │ │ │ │ @@ -153178,296 +156382,331 @@ │ │ │ │ blx fda8 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008c954 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ - add.w lr, r1, #4 │ │ │ │ +000939f4 : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + add.w r3, r2, #4 │ │ │ │ ldr r4, [r0, #0] │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ - adds r3, r2, #4 │ │ │ │ + add.w lr, r1, #4 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ ldr r4, [r4, #8] │ │ │ │ - adds r4, #1 │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ - itete ne │ │ │ │ - movne ip, r1 │ │ │ │ - streq r3, [sp, #0] │ │ │ │ - strne r2, [sp, #0] │ │ │ │ - moveq r3, r2 │ │ │ │ - itet ne │ │ │ │ - movne r2, ip │ │ │ │ - moveq r2, lr │ │ │ │ - movne r1, lr │ │ │ │ + adds r4, #1 │ │ │ │ + beq.n 93a28 │ │ │ │ + mov ip, r1 │ │ │ │ + mov r1, lr │ │ │ │ + str r2, [sp, #0] │ │ │ │ + mov r2, ip │ │ │ │ blx r5 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov r3, r2 │ │ │ │ + mov r2, lr │ │ │ │ + blx r5 │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0008c980 : │ │ │ │ +00093a3c : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - push {r4} │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx ip │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008c990 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - ldr.w sl, [r1] │ │ │ │ - sub sp, #20 │ │ │ │ +00093a50 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r3 │ │ │ │ + ldr.w sl, [r1] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ mov r7, r1 │ │ │ │ - mov r5, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r3, fp, [sp, #56] @ 0x38 │ │ │ │ mov.w r4, sl, lsl #2 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ mov r0, r4 │ │ │ │ - ldr.w fp, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ cmp.w sl, #0 │ │ │ │ mov r6, r0 │ │ │ │ - ble.n 8c9d0 │ │ │ │ + ble.n 93a9e │ │ │ │ sub.w lr, r5, #4 │ │ │ │ add.w ip, r0, r4 │ │ │ │ ldr.w r3, [lr, #4]! │ │ │ │ str.w r3, [ip, #-4]! │ │ │ │ cmp r6, ip │ │ │ │ - bne.n 8c9c4 │ │ │ │ + bne.n 93a92 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r2, r9 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r0, [r7, #0] │ │ │ │ blx f5a4 │ │ │ │ str.w r0, [r8] │ │ │ │ mov r0, r6 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008c9f4 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093ad4 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx f940 │ │ │ │ str r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008ca0c : │ │ │ │ - push {r4, lr} │ │ │ │ +00093af0 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx f73c │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008ca2c : │ │ │ │ - push {r4, lr} │ │ │ │ +00093b14 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #8 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx fc2c │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008ca50 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00093b3c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + strd r0, r3, [sp, #32] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #112] @ 0x70 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ + mov r0, r5 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ - ldrd r7, r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - mov r0, r5 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ blx 1008c │ │ │ │ cmp r4, #0 │ │ │ │ mov r8, r0 │ │ │ │ - ble.n 8ca9e │ │ │ │ + ble.n 93b9e │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r5 │ │ │ │ - subs r4, r3, #4 │ │ │ │ + sub.w r4, r3, #4 │ │ │ │ ldr.w r3, [r4, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r8, r0 │ │ │ │ - bne.n 8ca92 │ │ │ │ + bne.n 93b92 │ │ │ │ ldr r5, [r6, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8cac4 │ │ │ │ + ble.n 93bc8 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - subs r5, r3, #4 │ │ │ │ + sub.w r5, r3, #4 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r5, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8cab8 │ │ │ │ + bne.n 93bbc │ │ │ │ ldr r2, [r6, #0] │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + strd r2, r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8caee │ │ │ │ + ble.n 93bf6 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - subs r2, r3, #4 │ │ │ │ + sub.w r2, r3, #4 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r2, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8cae2 │ │ │ │ + bne.n 93bea │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr.w r3, [r9] │ │ │ │ strd r5, r3, [sp, #16] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r0, [r6, #0] │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ blx f670 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008cb3c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00093c58 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov sl, r0 │ │ │ │ - movs r0, #12 │ │ │ │ - mov r8, r1 │ │ │ │ + ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #24] │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ - str r2, [sp, #24] │ │ │ │ - ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ str r3, [sp, #20] │ │ │ │ - ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #24] │ │ │ │ mov r7, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8cba4 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r5, #4 │ │ │ │ - subs r6, #4 │ │ │ │ + ble.n 93cd8 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r5, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8cb86 │ │ │ │ + bne.n 93cb8 │ │ │ │ ldr.w r5, [r9] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8cbe6 │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ + ble.n 93d22 │ │ │ │ + ldrd r2, r1, [sp, #28] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - subs r0, r1, #4 │ │ │ │ + sub.w r0, r1, #4 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ add.w r5, r2, r5, lsl #2 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr.w r6, [r2], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r6, [r3, #-12] │ │ │ │ cmp r2, r5 │ │ │ │ ldr.w r6, [r0, #4]! │ │ │ │ str.w r6, [r3, #-8] │ │ │ │ ldr.w r6, [r1, #4]! │ │ │ │ str.w r6, [r3, #-4] │ │ │ │ - bne.n 8cbc8 │ │ │ │ + bne.n 93d02 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r7 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -153476,81 +156715,88 @@ │ │ │ │ ldr.w r0, [r8] │ │ │ │ blx 10074 │ │ │ │ str.w r0, [sl] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008cc1c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00093d68 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r9, r1 │ │ │ │ - ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ str r0, [sp, #20] │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - movs r0, #12 │ │ │ │ + ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ + ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ str r3, [sp, #32] │ │ │ │ - ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8cc86 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 93dea │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8cc68 │ │ │ │ + bne.n 93dca │ │ │ │ ldr.w r6, [sl] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8ccc6 │ │ │ │ + ble.n 93e32 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r1, r2, #4 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r1, r2, #4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r0, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r0, [r3, #-12] │ │ │ │ cmp r5, r6 │ │ │ │ ldr.w r0, [r1, #4]! │ │ │ │ str.w r0, [r3, #-8] │ │ │ │ ldr.w r0, [r2, #4]! │ │ │ │ str.w r0, [r3, #-4] │ │ │ │ - bne.n 8cca8 │ │ │ │ + bne.n 93e12 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -153562,296 +156808,326 @@ │ │ │ │ blx f5c0 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008cd00 : │ │ │ │ +00093e7c : │ │ │ │ mov r3, r2 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - push {r4, lr} │ │ │ │ - ldrd r0, r4, [r2] │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ + ldrd r0, r4, [r2] │ │ │ │ ldrd r4, r2, [r4, #12] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - adds r4, r3, #4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + add.w r4, r3, #4 │ │ │ │ add r2, r1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008cd20 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ +00093ea4 : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ ldr r4, [r0, #0] │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ ldrd r0, r5, [r4] │ │ │ │ ldrd r5, r4, [r5, #12] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r2 │ │ │ │ - subs r5, r4, r5 │ │ │ │ + sub.w r5, r4, r5 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ - adds r2, r1, r5 │ │ │ │ + add.w r2, r1, r5 │ │ │ │ blx r4 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0008cd40 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - ldr.w sl, [r1] │ │ │ │ - sub sp, #20 │ │ │ │ +00093ed4 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r3 │ │ │ │ + ldr.w sl, [r1] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ mov r7, r1 │ │ │ │ - mov r5, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r3, fp, [sp, #56] @ 0x38 │ │ │ │ mov.w r4, sl, lsl #2 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ mov r0, r4 │ │ │ │ - ldr.w fp, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ cmp.w sl, #0 │ │ │ │ mov r6, r0 │ │ │ │ - ble.n 8cd80 │ │ │ │ + ble.n 93f22 │ │ │ │ sub.w lr, r5, #4 │ │ │ │ add.w ip, r0, r4 │ │ │ │ ldr.w r3, [lr, #4]! │ │ │ │ str.w r3, [ip, #-4]! │ │ │ │ cmp r6, ip │ │ │ │ - bne.n 8cd74 │ │ │ │ + bne.n 93f16 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r2, r9 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r0, [r7, #0] │ │ │ │ blx f7a4 │ │ │ │ str.w r0, [r8] │ │ │ │ mov r0, r6 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008cda4 : │ │ │ │ - push {r4, lr} │ │ │ │ +00093f58 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx fd1c │ │ │ │ str r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008cdbc : │ │ │ │ - push {r4, lr} │ │ │ │ +00093f74 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx f8f4 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008cddc : │ │ │ │ - push {r4, lr} │ │ │ │ +00093f98 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #8 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx fe54 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008ce00 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00093fc0 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + strd r0, r3, [sp, #32] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #112] @ 0x70 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ + mov r0, r5 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ - ldrd r7, r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - mov r0, r5 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ blx 1008c │ │ │ │ cmp r4, #0 │ │ │ │ mov r8, r0 │ │ │ │ - ble.n 8ce4e │ │ │ │ + ble.n 94022 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r5 │ │ │ │ - subs r4, r3, #4 │ │ │ │ + sub.w r4, r3, #4 │ │ │ │ ldr.w r3, [r4, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r8, r0 │ │ │ │ - bne.n 8ce42 │ │ │ │ + bne.n 94016 │ │ │ │ ldr r5, [r6, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8ce74 │ │ │ │ + ble.n 9404c │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - subs r5, r3, #4 │ │ │ │ + sub.w r5, r3, #4 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r5, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8ce68 │ │ │ │ + bne.n 94040 │ │ │ │ ldr r2, [r6, #0] │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + strd r2, r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8ce9e │ │ │ │ + ble.n 9407a │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - subs r2, r3, #4 │ │ │ │ + sub.w r2, r3, #4 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r2, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8ce92 │ │ │ │ + bne.n 9406e │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr.w r3, [r9] │ │ │ │ strd r5, r3, [sp, #16] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r0, [r6, #0] │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ blx fb74 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008ceec : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +000940dc : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov sl, r0 │ │ │ │ - movs r0, #12 │ │ │ │ - mov r8, r1 │ │ │ │ + ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #24] │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ - str r2, [sp, #24] │ │ │ │ - ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ str r3, [sp, #20] │ │ │ │ - ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #24] │ │ │ │ mov r7, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8cf54 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r5, #4 │ │ │ │ - subs r6, #4 │ │ │ │ + ble.n 9415c │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r5, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8cf36 │ │ │ │ + bne.n 9413c │ │ │ │ ldr.w r5, [r9] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8cf96 │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ + ble.n 941a6 │ │ │ │ + ldrd r2, r1, [sp, #28] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - subs r0, r1, #4 │ │ │ │ + sub.w r0, r1, #4 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ add.w r5, r2, r5, lsl #2 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr.w r6, [r2], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r6, [r3, #-12] │ │ │ │ cmp r2, r5 │ │ │ │ ldr.w r6, [r0, #4]! │ │ │ │ str.w r6, [r3, #-8] │ │ │ │ ldr.w r6, [r1, #4]! │ │ │ │ str.w r6, [r3, #-4] │ │ │ │ - bne.n 8cf78 │ │ │ │ + bne.n 94186 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r7 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -153860,81 +157136,88 @@ │ │ │ │ ldr.w r0, [r8] │ │ │ │ blx fbbc │ │ │ │ str.w r0, [sl] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008cfcc : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +000941ec : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r9, r1 │ │ │ │ - ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ str r0, [sp, #20] │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - movs r0, #12 │ │ │ │ + ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ + ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ str r3, [sp, #32] │ │ │ │ - ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8d036 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 9426e │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8d018 │ │ │ │ + bne.n 9424e │ │ │ │ ldr.w r6, [sl] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8d076 │ │ │ │ + ble.n 942b6 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r1, r2, #4 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r1, r2, #4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r0, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r0, [r3, #-12] │ │ │ │ cmp r5, r6 │ │ │ │ ldr.w r0, [r1, #4]! │ │ │ │ str.w r0, [r3, #-8] │ │ │ │ ldr.w r0, [r2, #4]! │ │ │ │ str.w r0, [r3, #-4] │ │ │ │ - bne.n 8d058 │ │ │ │ + bne.n 94296 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -153946,163 +157229,175 @@ │ │ │ │ blx fbc8 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d0b0 : │ │ │ │ +00094300 : │ │ │ │ mov r3, r1 │ │ │ │ mov r1, r2 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - push {r4, lr} │ │ │ │ - ldrd r0, r4, [r2] │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ + ldrd r0, r4, [r2] │ │ │ │ ldrd r4, r2, [r4, #12] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - adds r4, r3, #4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + add.w r4, r3, #4 │ │ │ │ add r2, r1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d0d4 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094328 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov lr, r1 │ │ │ │ mov r1, r3 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ sub sp, #8 │ │ │ │ ldrd r0, r4, [r3] │ │ │ │ ldrd r4, r3, [r4, #12] │ │ │ │ str r2, [sp, #0] │ │ │ │ sub.w ip, r3, r4 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov r3, lr │ │ │ │ add.w r2, r1, ip │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d0fc : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00094350 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr.w r8, [r1] │ │ │ │ - sub sp, #28 │ │ │ │ - mov r4, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r1 │ │ │ │ - mov.w fp, r8, lsl #2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #28 │ │ │ │ + ldrd r7, r9, [sp, #68] @ 0x44 │ │ │ │ str r3, [sp, #12] │ │ │ │ - mov r0, fp │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - ldrd r7, r9, [sp, #68] @ 0x44 │ │ │ │ + mov.w fp, r8, lsl #2 │ │ │ │ + mov r0, fp │ │ │ │ str r3, [sp, #16] │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov r5, r0 │ │ │ │ itt gt │ │ │ │ subgt r4, #4 │ │ │ │ addgt.w ip, r0, fp │ │ │ │ - ble.n 8d13c │ │ │ │ + ble.n 943a0 │ │ │ │ ldr.w r2, [r4, #4]! │ │ │ │ str.w r2, [ip, #-4]! │ │ │ │ cmp r5, ip │ │ │ │ - bne.n 8d130 │ │ │ │ + bne.n 94394 │ │ │ │ ldr.w r4, [sl] │ │ │ │ mvn.w r2, #2147483648 @ 0x80000000 │ │ │ │ cmp r4, #0 │ │ │ │ it ne │ │ │ │ cmpne r4, r2 │ │ │ │ - beq.n 8d19e │ │ │ │ - lsls r2, r4, #2 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + beq.n 94416 │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ mov r0, r2 │ │ │ │ + str r2, [sp, #20] │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #20] │ │ │ │ mov fp, r0 │ │ │ │ cmp r4, #0 │ │ │ │ itt gt │ │ │ │ addgt r0, r7, r2 │ │ │ │ subgt.w r2, fp, #4 │ │ │ │ - ble.n 8d172 │ │ │ │ + ble.n 943d8 │ │ │ │ ldr.w r1, [r0, #-4]! │ │ │ │ - str.w r1, [r2, #4]! │ │ │ │ cmp r7, r0 │ │ │ │ - bne.n 8d166 │ │ │ │ + str.w r1, [r2, #4]! │ │ │ │ + bne.n 943cc │ │ │ │ ldr.w r4, [sl] │ │ │ │ - ldr.w r3, [r9] │ │ │ │ mov r1, r5 │ │ │ │ - strd fp, r3, [sp] │ │ │ │ mov r0, r4 │ │ │ │ - ldrd r2, r3, [sp, #12] │ │ │ │ + ldr.w r3, [r9] │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + strd fp, r3, [sp] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ blx fee8 │ │ │ │ str r0, [r6, #0] │ │ │ │ mov r0, fp │ │ │ │ blx fddc │ │ │ │ mov r0, r5 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ mov.w fp, #0 │ │ │ │ - b.n 8d176 │ │ │ │ + b.n 943dc │ │ │ │ │ │ │ │ -0008d1a4 : │ │ │ │ - push {r4, lr} │ │ │ │ +0009441c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ + ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx fca8 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d1c8 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094440 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #16 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #16 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ blx 101a4 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d1f4 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094470 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #24 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ @@ -154117,433 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│ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8d2a0 │ │ │ │ + bne.n 9452c │ │ │ │ ldr.w r8, [r6] │ │ │ │ mov.w r9, r8, lsl #2 │ │ │ │ mov r0, r9 │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov r5, r0 │ │ │ │ - ittt gt │ │ │ │ - addgt r0, r9 │ │ │ │ - ldrgt r3, [sp, #76] @ 0x4c │ │ │ │ - subgt.w r8, r3, #4 │ │ │ │ - ble.n 8d2d8 │ │ │ │ + ble.n 94562 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + add r0, r9 │ │ │ │ + sub.w r8, r3, #4 │ │ │ │ ldr.w r3, [r8, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8d2cc │ │ │ │ + bne.n 94556 │ │ │ │ ldr.w r8, [r6] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp.w r8, #0 │ │ │ │ it ne │ │ │ │ cmpne r8, r3 │ │ │ │ - beq.n 8d370 │ │ │ │ + beq.n 9460c │ │ │ │ mov.w r3, r8, lsl #2 │ │ │ │ - str r3, [sp, #76] @ 0x4c │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #76] @ 0x4c │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ mov r9, r0 │ │ │ │ cmp.w r8, #0 │ │ │ │ itt gt │ │ │ │ addgt r0, r7, r3 │ │ │ │ subgt.w r3, r9, #4 │ │ │ │ - ble.n 8d314 │ │ │ │ + ble.n 9459e │ │ │ │ ldr.w r2, [r0, #-4]! │ │ │ │ - str.w r2, [r3, #4]! │ │ │ │ cmp r7, r0 │ │ │ │ - bne.n 8d308 │ │ │ │ + str.w r2, [r3, #4]! │ │ │ │ + bne.n 94592 │ │ │ │ ldr.w r8, [r6] │ │ │ │ - ldr.w r3, [fp] │ │ │ │ mov r1, sl │ │ │ │ - strd r9, r3, [sp, #28] │ │ │ │ mov r0, r8 │ │ │ │ + ldr.w r3, [fp] │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ + strd r9, r3, [sp, #28] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ strd r5, r3, [sp, #16] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #48] @ 0x30 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ blx fd34 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r9 │ │ │ │ blx fddc │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, sl │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ mov.w r9, #0 │ │ │ │ - b.n 8d318 │ │ │ │ + b.n 945a2 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008d378 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00094614 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ - sub sp, #52 @ 0x34 │ │ │ │ - ldr r2, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ ldrd r7, r3, [sp, #88] @ 0x58 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - str r3, [sp, #20] │ │ │ │ - movs r0, #12 │ │ │ │ - ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [r1, #0] │ │ │ │ + ldr r5, [sp, #96] @ 0x60 │ │ │ │ + strd r3, r0, [sp, #20] │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ + ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #32] │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8d3e0 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 94694 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8d3c2 │ │ │ │ + bne.n 94674 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - movs r0, #12 │ │ │ │ ldr r6, [r3, #0] │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8d420 │ │ │ │ + ble.n 946dc │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r0, r2, #4 │ │ │ │ + sub.w r0, r2, #4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r1, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r6, r5 │ │ │ │ ldr.w r1, [r0, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r2, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8d402 │ │ │ │ + bne.n 946bc │ │ │ │ ldr.w r5, [r9] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r5, #0 │ │ │ │ it ne │ │ │ │ cmpne r5, r3 │ │ │ │ - beq.n 8d490 │ │ │ │ - lsls r7, r5, #2 │ │ │ │ + beq.n 94760 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ mov r0, r7 │ │ │ │ blx 1008c │ │ │ │ - cmp r5, #0 │ │ │ │ mov r6, r0 │ │ │ │ + cmp r5, #0 │ │ │ │ itt gt │ │ │ │ addgt.w r0, sl, r7 │ │ │ │ subgt r3, r6, #4 │ │ │ │ - ble.n 8d452 │ │ │ │ + ble.n 94710 │ │ │ │ ldr.w r2, [r0, #-4]! │ │ │ │ - str.w r2, [r3, #4]! │ │ │ │ cmp r0, sl │ │ │ │ - bne.n 8d446 │ │ │ │ + str.w r2, [r3, #4]! │ │ │ │ + bne.n 94704 │ │ │ │ ldr.w r5, [r9] │ │ │ │ - ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ - strd r6, r3, [sp, #8] │ │ │ │ mov r0, r5 │ │ │ │ + ldr.w r3, [fp] │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + strd r6, r3, [sp, #8] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r4 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ blx f830 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r6 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - movs r6, #0 │ │ │ │ - b.n 8d456 │ │ │ │ + mov.w r6, #0 │ │ │ │ + b.n 94714 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d494 : │ │ │ │ +00094768 : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ │ │ │ │ -0008d49c : │ │ │ │ +00094770 : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ - ldr r0, [r3, #0] │ │ │ │ - ldr r1, [r3, #4] │ │ │ │ + ldrd r0, r1, [r3] │ │ │ │ ldr r2, [r0, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ bx r2 │ │ │ │ │ │ │ │ -0008d4a8 : │ │ │ │ +0009477c : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ b.w 1017c │ │ │ │ nop │ │ │ │ │ │ │ │ -0008d4b0 : │ │ │ │ +00094784 : │ │ │ │ b.w f7fc │ │ │ │ │ │ │ │ -0008d4b4 : │ │ │ │ +00094788 : │ │ │ │ b.w fb38 │ │ │ │ │ │ │ │ -0008d4b8 : │ │ │ │ - push {lr} │ │ │ │ +0009478c : │ │ │ │ + str.w lr, [sp, #-4]! │ │ │ │ sub sp, #12 │ │ │ │ strd r0, r1, [sp] │ │ │ │ mov r1, sp │ │ │ │ - ldr r0, [pc, #12] @ (8d4d0 ) │ │ │ │ + ldr r0, [pc, #12] @ (947a8 ) │ │ │ │ add r0, pc │ │ │ │ blx 1000c │ │ │ │ add sp, #12 │ │ │ │ ldr.w pc, [sp], #4 │ │ │ │ - bl 8f4d2 │ │ │ │ + nop │ │ │ │ + ldcl 15, cr15, [r7], #1020 @ 0x3fc │ │ │ │ │ │ │ │ -0008d4d4 : │ │ │ │ - push {r4, lr} │ │ │ │ +000947ac : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - ldr r0, [pc, #20] @ (8d4f0 ) │ │ │ │ sub sp, #8 │ │ │ │ - add r0, pc │ │ │ │ + ldr r0, [pc, #16] @ (947c8 ) │ │ │ │ strd r1, r2, [sp] │ │ │ │ mov r1, sp │ │ │ │ + add r0, pc │ │ │ │ blx f6b0 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - bl 8f4f2 │ │ │ │ + ldcl 15, cr15, [r1], #1020 @ 0x3fc │ │ │ │ │ │ │ │ -0008d4f4 : │ │ │ │ - push {r4, lr} │ │ │ │ +000947cc : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ blx fa60 │ │ │ │ str r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d500 : │ │ │ │ - push {r4, lr} │ │ │ │ +000947dc : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r4, [pc, #20] @ (8d51c ) │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r4, [pc, #24] @ (947fc ) │ │ │ │ blx fd00 │ │ │ │ - ldr r3, [pc, #20] @ (8d520 ) │ │ │ │ + ldr r3, [pc, #20] @ (94800 ) │ │ │ │ add r4, pc │ │ │ │ ldr r3, [r4, r3] │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ ldr r0, [r3, #0] │ │ │ │ b.w f6d4 │ │ │ │ nop │ │ │ │ - asrs r0, r5, #26 │ │ │ │ + mvns r2, r1 │ │ │ │ movs r7, r0 │ │ │ │ lsls r4, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0008d524 : │ │ │ │ +00094804 : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ b.w fea0 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008d52c : │ │ │ │ - push {r4, lr} │ │ │ │ +0009480c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ blx fa30 │ │ │ │ vstr d0, [r4] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d53c : │ │ │ │ - push {r4, lr} │ │ │ │ +00094820 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ blx fb48 │ │ │ │ vstr d0, [r4] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d54c : │ │ │ │ +00094834 : │ │ │ │ vldr d0, [r0] │ │ │ │ b.w 100e0 │ │ │ │ │ │ │ │ -0008d554 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ +0009483c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ ldr r5, [r1, #0] │ │ │ │ - sub sp, #20 │ │ │ │ - mov r9, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ mov r7, r1 │ │ │ │ - lsls r4, r5, #2 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r3 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r3, fp, [sp, #56] @ 0x38 │ │ │ │ + mov.w r4, r5, lsl #2 │ │ │ │ + ldr.w sl, [sp, #64] @ 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[sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d5b8 : │ │ │ │ - push {r4, lr} │ │ │ │ +000948c8 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ + ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx 10170 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d5dc : │ │ │ │ - push {r4, lr} │ │ │ │ +000948ec : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #24] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx f7f0 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d604 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094914 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #16 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ @@ -154552,87 +157875,90 @@ │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ blx ff00 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d630 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00094940 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ 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│ + strd r2, r3, [sp, #68] @ 0x44 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #68] @ 0x44 │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8d6d2 │ │ │ │ + ble.n 949fe │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ - subs r2, r3, #4 │ │ │ │ + sub.w r2, r3, #4 │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r2, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8d6c6 │ │ │ │ + bne.n 949f2 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr.w r3, [r9] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ @@ -154640,94 +157966,100 @@ │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #48] @ 0x30 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r0, [r6, #0] │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ blx f990 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d728 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00094a64 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r8, r1 │ │ │ │ - ldr r3, [sp, #96] @ 0x60 │ │ │ │ str r0, [sp, #20] │ │ │ │ - movs r0, #12 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + ldrd r6, r9, [sp, #88] @ 0x58 │ │ │ │ + ldr r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #32] │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - str r2, [sp, #32] │ │ │ │ - ldrd r6, r9, [sp, #88] @ 0x58 │ │ │ │ str r3, [sp, #28] │ │ │ │ - ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #32] │ │ │ │ mov r7, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8d790 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r5, #4 │ │ │ │ - subs r6, #4 │ │ │ │ + ble.n 94ae4 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r5, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8d772 │ │ │ │ + bne.n 94ac4 │ │ │ │ ldr.w r5, [r9] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8d7d2 │ │ │ │ - ldr r1, [sp, #40] @ 0x28 │ │ │ │ + ble.n 94b2e │ │ │ │ + ldrd r2, r1, [sp, #36] @ 0x24 │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [sp, #36] @ 0x24 │ │ │ │ - subs r0, r1, #4 │ │ │ │ + sub.w r0, r1, #4 │ │ │ │ ldr r1, [sp, #44] @ 0x2c │ │ │ │ add.w r5, r2, r5, lsl #2 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr.w r6, [r2], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r6, [r3, #-12] │ │ │ │ cmp r2, r5 │ │ │ │ ldr.w r6, [r0, #4]! │ │ │ │ str.w r6, [r3, #-8] │ │ │ │ ldr.w r6, [r1, #4]! │ │ │ │ str.w r6, [r3, #-4] │ │ │ │ - bne.n 8d7b4 │ │ │ │ + bne.n 94b0e │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r7 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -154739,82 +158071,91 @@ │ │ │ │ blx f8e8 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d80c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r6, r3 │ │ │ │ +00094b7c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r9, r1 │ │ │ │ + str r0, [sp, #24] │ │ │ │ + ldrd r7, sl, [sp, #96] @ 0x60 │ │ │ │ ldrd r5, r3, [sp, #104] @ 0x68 │ │ │ │ - str r3, [sp, #48] @ 0x30 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #132] @ 0x84 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - movs r0, #12 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #28] │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #44] @ 0x2c │ │ │ │ - ldrd r7, sl, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ - ldr.w fp, [sp, #132] @ 0x84 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8d87a │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 94c02 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8d85c │ │ │ │ + bne.n 94be2 │ │ │ │ ldr.w r6, [sl] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8d8ba │ │ │ │ + ble.n 94c4a │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ - mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r1, r2, #4 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r1, r2, #4 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r0, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r0, [r3, #-12] │ │ │ │ cmp r5, r6 │ │ │ │ ldr.w r0, [r1, #4]! │ │ │ │ str.w r0, [r3, #-8] │ │ │ │ ldr.w r0, [r2, #4]! │ │ │ │ str.w r0, [r3, #-4] │ │ │ │ - bne.n 8d89c │ │ │ │ + bne.n 94c2a │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #8] │ │ │ │ @@ -154828,296 +158169,331 @@ │ │ │ │ blx fda8 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008d8f8 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ - add.w lr, r1, #4 │ │ │ │ +00094c98 : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + add.w r3, r2, #4 │ │ │ │ ldr r4, [r0, #0] │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ - adds r3, r2, #4 │ │ │ │ + add.w lr, r1, #4 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ ldr r4, [r4, #8] │ │ │ │ - adds r4, #1 │ │ │ │ ldr r5, [r0, #56] @ 0x38 │ │ │ │ - itete ne │ │ │ │ - movne ip, r1 │ │ │ │ - streq r3, [sp, #0] │ │ │ │ - strne r2, [sp, #0] │ │ │ │ - moveq r3, r2 │ │ │ │ - itet ne │ │ │ │ - movne r2, ip │ │ │ │ - moveq r2, lr │ │ │ │ - movne r1, lr │ │ │ │ + adds r4, #1 │ │ │ │ + beq.n 94ccc │ │ │ │ + mov ip, r1 │ │ │ │ + mov r1, lr │ │ │ │ + str r2, [sp, #0] │ │ │ │ + mov r2, ip │ │ │ │ blx r5 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + str r3, [sp, #0] │ │ │ │ + mov r3, r2 │ │ │ │ + mov r2, lr │ │ │ │ + blx r5 │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0008d924 : │ │ │ │ +00094ce0 : │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - push {r4} │ │ │ │ + str.w r4, [sp, #-4]! │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov ip, r4 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ bx ip │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d934 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - ldr.w sl, [r1] │ │ │ │ - sub sp, #20 │ │ │ │ +00094cf4 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r3 │ │ │ │ + ldr.w sl, [r1] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ mov r7, r1 │ │ │ │ - mov r5, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r3, fp, [sp, #56] @ 0x38 │ │ │ │ mov.w r4, sl, lsl #2 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ mov r0, r4 │ │ │ │ - ldr.w fp, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ cmp.w sl, #0 │ │ │ │ mov r6, r0 │ │ │ │ - ble.n 8d974 │ │ │ │ + ble.n 94d42 │ │ │ │ sub.w lr, r5, #4 │ │ │ │ add.w ip, r0, r4 │ │ │ │ ldr.w r3, [lr, #4]! │ │ │ │ str.w r3, [ip, #-4]! │ │ │ │ cmp r6, ip │ │ │ │ - bne.n 8d968 │ │ │ │ + bne.n 94d36 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r2, r9 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r0, [r7, #0] │ │ │ │ blx f5a4 │ │ │ │ str.w r0, [r8] │ │ │ │ mov r0, r6 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008d998 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094d78 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx f940 │ │ │ │ str r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d9b0 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094d94 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx f73c │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d9d0 : │ │ │ │ - push {r4, lr} │ │ │ │ +00094db8 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #8 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx fc2c │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008d9f4 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00094de0 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + strd r0, r3, [sp, #32] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #112] @ 0x70 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ + mov r0, r5 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ - ldrd r7, r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - mov r0, r5 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ blx 1008c │ │ │ │ cmp r4, #0 │ │ │ │ mov r8, r0 │ │ │ │ - ble.n 8da42 │ │ │ │ + ble.n 94e42 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r5 │ │ │ │ - subs r4, r3, #4 │ │ │ │ + sub.w r4, r3, #4 │ │ │ │ ldr.w r3, [r4, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r8, r0 │ │ │ │ - bne.n 8da36 │ │ │ │ + bne.n 94e36 │ │ │ │ ldr r5, [r6, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8da68 │ │ │ │ + ble.n 94e6c │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - subs r5, r3, #4 │ │ │ │ + sub.w r5, r3, #4 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r5, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8da5c │ │ │ │ + bne.n 94e60 │ │ │ │ ldr r2, [r6, #0] │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + strd r2, r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8da92 │ │ │ │ + ble.n 94e9a │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - subs r2, r3, #4 │ │ │ │ + sub.w r2, r3, #4 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r2, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8da86 │ │ │ │ + bne.n 94e8e │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr.w r3, [r9] │ │ │ │ strd r5, r3, [sp, #16] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r0, [r6, #0] │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ blx f670 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008dae0 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00094efc : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov sl, r0 │ │ │ │ - movs r0, #12 │ │ │ │ - mov r8, r1 │ │ │ │ + ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #24] │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ - str r2, [sp, #24] │ │ │ │ - ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ str r3, [sp, #20] │ │ │ │ - ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #24] │ │ │ │ mov r7, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8db48 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r5, #4 │ │ │ │ - subs r6, #4 │ │ │ │ + ble.n 94f7c │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r5, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8db2a │ │ │ │ + bne.n 94f5c │ │ │ │ ldr.w r5, [r9] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8db8a │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ + ble.n 94fc6 │ │ │ │ + ldrd r2, r1, [sp, #28] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - subs r0, r1, #4 │ │ │ │ + sub.w r0, r1, #4 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ add.w r5, r2, r5, lsl #2 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr.w r6, [r2], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r6, [r3, #-12] │ │ │ │ cmp r2, r5 │ │ │ │ ldr.w r6, [r0, #4]! │ │ │ │ str.w r6, [r3, #-8] │ │ │ │ ldr.w r6, [r1, #4]! │ │ │ │ str.w r6, [r3, #-4] │ │ │ │ - bne.n 8db6c │ │ │ │ + bne.n 94fa6 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r7 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -155126,81 +158502,88 @@ │ │ │ │ ldr.w r0, [r8] │ │ │ │ blx 10074 │ │ │ │ str.w r0, [sl] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008dbc0 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +0009500c : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r9, r1 │ │ │ │ - ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ str r0, [sp, #20] │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - movs r0, #12 │ │ │ │ + ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ + ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ str r3, [sp, #32] │ │ │ │ - ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8dc2a │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 9508e │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8dc0c │ │ │ │ + bne.n 9506e │ │ │ │ ldr.w r6, [sl] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8dc6a │ │ │ │ + ble.n 950d6 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r1, r2, #4 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r1, r2, #4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r0, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r0, [r3, #-12] │ │ │ │ cmp r5, r6 │ │ │ │ ldr.w r0, [r1, #4]! │ │ │ │ str.w r0, [r3, #-8] │ │ │ │ ldr.w r0, [r2, #4]! │ │ │ │ str.w r0, [r3, #-4] │ │ │ │ - bne.n 8dc4c │ │ │ │ + bne.n 950b6 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -155212,296 +158595,326 @@ │ │ │ │ blx f5c0 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008dca4 : │ │ │ │ +00095120 : │ │ │ │ mov r3, r2 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - push {r4, lr} │ │ │ │ - ldrd r0, r4, [r2] │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ + ldrd r0, r4, [r2] │ │ │ │ ldrd r4, r2, [r4, #12] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - adds r4, r3, #4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + add.w r4, r3, #4 │ │ │ │ add r2, r1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008dcc4 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ +00095148 : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ ldr r4, [r0, #0] │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ sub sp, #12 │ │ │ │ ldrd r0, r5, [r4] │ │ │ │ ldrd r5, r4, [r5, #12] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r2 │ │ │ │ - subs r5, r4, r5 │ │ │ │ + sub.w r5, r4, r5 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ - adds r2, r1, r5 │ │ │ │ + add.w r2, r1, r5 │ │ │ │ blx r4 │ │ │ │ add sp, #12 │ │ │ │ - pop {r4, r5, pc} │ │ │ │ - nop │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ │ │ │ │ -0008dce4 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - mov r8, r0 │ │ │ │ - ldr.w sl, [r1] │ │ │ │ - sub sp, #20 │ │ │ │ +00095178 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + mov r5, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r3 │ │ │ │ + ldr.w sl, [r1] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r0 │ │ │ │ mov r7, r1 │ │ │ │ - mov r5, r2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r3, fp, [sp, #56] @ 0x38 │ │ │ │ mov.w r4, sl, lsl #2 │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ mov r0, r4 │ │ │ │ - ldr.w fp, [sp, #60] @ 0x3c │ │ │ │ str r3, [sp, #12] │ │ │ │ blx 1008c │ │ │ │ cmp.w sl, #0 │ │ │ │ mov r6, r0 │ │ │ │ - ble.n 8dd24 │ │ │ │ + ble.n 951c6 │ │ │ │ sub.w lr, r5, #4 │ │ │ │ add.w ip, r0, r4 │ │ │ │ ldr.w r3, [lr, #4]! │ │ │ │ str.w r3, [ip, #-4]! │ │ │ │ cmp r6, ip │ │ │ │ - bne.n 8dd18 │ │ │ │ + bne.n 951ba │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r2, r9 │ │ │ │ - str r3, [sp, #0] │ │ │ │ mov r1, r6 │ │ │ │ + str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ ldr r0, [r7, #0] │ │ │ │ blx f7a4 │ │ │ │ str.w r0, [r8] │ │ │ │ mov r0, r6 │ │ │ │ add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008dd48 : │ │ │ │ - push {r4, lr} │ │ │ │ +000951fc : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ ldr r3, [sp, #8] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx fd1c │ │ │ │ str r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008dd60 : │ │ │ │ - push {r4, lr} │ │ │ │ +00095218 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #8 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #20] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx f8f4 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008dd80 : │ │ │ │ - push {r4, lr} │ │ │ │ +0009523c : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r0, r2 │ │ │ │ sub sp, #8 │ │ │ │ + mov r0, r2 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ ldr r1, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ blx fe54 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008dda4 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00095264 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r1 │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ - lsls r5, r4, #2 │ │ │ │ - str r3, [sp, #36] @ 0x24 │ │ │ │ + ldr r4, [r1, #0] │ │ │ │ + strd r0, r3, [sp, #32] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #112] @ 0x70 │ │ │ │ + mov.w r5, r4, lsl #2 │ │ │ │ + ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ + mov r0, r5 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ + str r2, [sp, #52] @ 0x34 │ │ │ │ + ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ - ldrd r7, r3, [sp, #112] @ 0x70 │ │ │ │ + ldr r3, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ - str r0, [sp, #32] │ │ │ │ - mov r0, r5 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #124] @ 0x7c │ │ │ │ - ldrd r9, sl, [sp, #128] @ 0x80 │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - ldr.w fp, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ blx 1008c │ │ │ │ cmp r4, #0 │ │ │ │ mov r8, r0 │ │ │ │ - ble.n 8ddf2 │ │ │ │ + ble.n 952c6 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r5 │ │ │ │ - subs r4, r3, #4 │ │ │ │ + sub.w r4, r3, #4 │ │ │ │ ldr.w r3, [r4, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r8, r0 │ │ │ │ - bne.n 8dde6 │ │ │ │ + bne.n 952ba │ │ │ │ ldr r5, [r6, #0] │ │ │ │ - lsls r3, r5, #2 │ │ │ │ - str r3, [sp, #52] @ 0x34 │ │ │ │ + mov.w r3, r5, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8de18 │ │ │ │ + ble.n 952f0 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ - subs r5, r3, #4 │ │ │ │ + sub.w r5, r3, #4 │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r5, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8de0c │ │ │ │ + bne.n 952e4 │ │ │ │ ldr r2, [r6, #0] │ │ │ │ - str r2, [sp, #52] @ 0x34 │ │ │ │ - lsls r3, r2, #2 │ │ │ │ - str r3, [sp, #56] @ 0x38 │ │ │ │ + mov.w r3, r2, lsl #2 │ │ │ │ mov r0, r3 │ │ │ │ + strd r2, r3, [sp, #52] @ 0x34 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ mov r5, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8de42 │ │ │ │ + ble.n 9531e │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ - subs r2, r3, #4 │ │ │ │ + sub.w r2, r3, #4 │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ add r0, r3 │ │ │ │ ldr.w r3, [r2, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8de36 │ │ │ │ + bne.n 95312 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ + ldr r2, [sp, #36] @ 0x24 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr.w r3, [sl] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr.w r3, [r9] │ │ │ │ strd r5, r3, [sp, #16] │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [r7, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #36] @ 0x24 │ │ │ │ - ldr r0, [r6, #0] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r0, [r6, #0] │ │ │ │ + ldr r3, [sp, #40] @ 0x28 │ │ │ │ blx fb74 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #68 @ 0x44 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008de90 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00095380 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + mov r8, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov sl, r0 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov sl, r0 │ │ │ │ - movs r0, #12 │ │ │ │ - mov r8, r1 │ │ │ │ + ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ - str r3, [sp, #28] │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #24] │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ str r3, [sp, #32] │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ str r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ str r3, [sp, #16] │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ - str r2, [sp, #24] │ │ │ │ - ldrd r6, r9, [sp, #80] @ 0x50 │ │ │ │ str r3, [sp, #20] │ │ │ │ - ldr.w fp, [sp, #108] @ 0x6c │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #24] │ │ │ │ mov r7, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8def8 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r5, #4 │ │ │ │ - subs r6, #4 │ │ │ │ + ble.n 95400 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r5, r5, #4 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r5, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8deda │ │ │ │ + bne.n 953e0 │ │ │ │ ldr.w r5, [r9] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r5, r0 │ │ │ │ + add.w r0, r5, r5, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r5, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8df3a │ │ │ │ - ldr r1, [sp, #32] │ │ │ │ + ble.n 9544a │ │ │ │ + ldrd r2, r1, [sp, #28] │ │ │ │ mov r3, r0 │ │ │ │ - ldr r2, [sp, #28] │ │ │ │ - subs r0, r1, #4 │ │ │ │ + sub.w r0, r1, #4 │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ add.w r5, r2, r5, lsl #2 │ │ │ │ - subs r1, #4 │ │ │ │ + sub.w r1, r1, #4 │ │ │ │ ldr.w r6, [r2], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r6, [r3, #-12] │ │ │ │ cmp r2, r5 │ │ │ │ ldr.w r6, [r0, #4]! │ │ │ │ str.w r6, [r3, #-8] │ │ │ │ ldr.w r6, [r1, #4]! │ │ │ │ str.w r6, [r3, #-4] │ │ │ │ - bne.n 8df1c │ │ │ │ + bne.n 9542a │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r7 │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -155510,81 +158923,88 @@ │ │ │ │ ldr.w r0, [r8] │ │ │ │ blx fbbc │ │ │ │ str.w r0, [sl] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r7 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008df70 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00095490 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r2, [r1, #0] │ │ │ │ - mov r9, r1 │ │ │ │ - ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ str r0, [sp, #20] │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ - movs r0, #12 │ │ │ │ + ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ + ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ + strd r2, r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #116] @ 0x74 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - ldrd r7, sl, [sp, #88] @ 0x58 │ │ │ │ str r3, [sp, #32] │ │ │ │ - ldr.w fp, [sp, #120] @ 0x78 │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8dfda │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 95512 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8dfbc │ │ │ │ + bne.n 954f2 │ │ │ │ ldr.w r6, [sl] │ │ │ │ - movs r0, #12 │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8e01a │ │ │ │ + ble.n 9555a │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ - mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r1, r2, #4 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r1, r2, #4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r0, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r0, [r3, #-12] │ │ │ │ cmp r5, r6 │ │ │ │ ldr.w r0, [r1, #4]! │ │ │ │ str.w r0, [r3, #-8] │ │ │ │ ldr.w r0, [r2, #4]! │ │ │ │ str.w r0, [r3, #-4] │ │ │ │ - bne.n 8dffc │ │ │ │ + bne.n 9553a │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -155596,163 +159016,175 @@ │ │ │ │ blx fbc8 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e054 : │ │ │ │ +000955a4 : │ │ │ │ mov r3, r1 │ │ │ │ mov r1, r2 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ - push {r4, lr} │ │ │ │ - ldrd r0, r4, [r2] │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ sub sp, #8 │ │ │ │ + ldrd r0, r4, [r2] │ │ │ │ ldrd r4, r2, [r4, #12] │ │ │ │ - subs r2, r2, r4 │ │ │ │ - adds r4, r3, #4 │ │ │ │ - str r4, [sp, #0] │ │ │ │ + sub.w r2, r2, r4 │ │ │ │ + add.w r4, r3, #4 │ │ │ │ add r2, r1 │ │ │ │ + str r4, [sp, #0] │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e078 : │ │ │ │ - push {r4, lr} │ │ │ │ +000955cc : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ mov lr, r1 │ │ │ │ mov r1, r3 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ sub sp, #8 │ │ │ │ ldrd r0, r4, [r3] │ │ │ │ ldrd r4, r3, [r4, #12] │ │ │ │ str r2, [sp, #0] │ │ │ │ sub.w ip, r3, r4 │ │ │ │ ldr r4, [r0, #56] @ 0x38 │ │ │ │ mov r3, lr │ │ │ │ add.w r2, r1, ip │ │ │ │ blx r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e0a0 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +000955f4 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ ldr.w r8, [r1] │ │ │ │ - sub sp, #28 │ │ │ │ - mov r4, r2 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov sl, r1 │ │ │ │ - mov.w fp, r8, lsl #2 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #28 │ │ │ │ + ldrd r7, r9, [sp, #68] @ 0x44 │ │ │ │ str r3, [sp, #12] │ │ │ │ - mov r0, fp │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ - ldrd r7, r9, [sp, #68] @ 0x44 │ │ │ │ + mov.w fp, r8, lsl #2 │ │ │ │ + mov r0, fp │ │ │ │ str r3, [sp, #16] │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov r5, r0 │ │ │ │ itt gt │ │ │ │ subgt r4, #4 │ │ │ │ addgt.w ip, r0, fp │ │ │ │ - ble.n 8e0e0 │ │ │ │ + ble.n 95644 │ │ │ │ ldr.w r2, [r4, #4]! │ │ │ │ str.w r2, [ip, #-4]! │ │ │ │ cmp r5, ip │ │ │ │ - bne.n 8e0d4 │ │ │ │ + bne.n 95638 │ │ │ │ ldr.w r4, [sl] │ │ │ │ mvn.w r2, #2147483648 @ 0x80000000 │ │ │ │ cmp r4, #0 │ │ │ │ it ne │ │ │ │ cmpne r4, r2 │ │ │ │ - beq.n 8e142 │ │ │ │ - lsls r2, r4, #2 │ │ │ │ - str r2, [sp, #20] │ │ │ │ + beq.n 956ba │ │ │ │ + mov.w r2, r4, lsl #2 │ │ │ │ mov r0, r2 │ │ │ │ + str r2, [sp, #20] │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #20] │ │ │ │ mov fp, r0 │ │ │ │ cmp r4, #0 │ │ │ │ itt gt │ │ │ │ addgt r0, r7, r2 │ │ │ │ subgt.w r2, fp, #4 │ │ │ │ - ble.n 8e116 │ │ │ │ + ble.n 9567c │ │ │ │ ldr.w r1, [r0, #-4]! │ │ │ │ - str.w r1, [r2, #4]! │ │ │ │ cmp r7, r0 │ │ │ │ - bne.n 8e10a │ │ │ │ + str.w r1, [r2, #4]! │ │ │ │ + bne.n 95670 │ │ │ │ ldr.w r4, [sl] │ │ │ │ - ldr.w r3, [r9] │ │ │ │ mov r1, r5 │ │ │ │ - strd fp, r3, [sp] │ │ │ │ mov r0, r4 │ │ │ │ - ldrd r2, r3, [sp, #12] │ │ │ │ + ldr.w r3, [r9] │ │ │ │ + ldr r2, [sp, #12] │ │ │ │ + strd fp, r3, [sp] │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ blx fee8 │ │ │ │ str r0, [r6, #0] │ │ │ │ mov r0, fp │ │ │ │ blx fddc │ │ │ │ mov r0, r5 │ │ │ │ add sp, #28 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ mov.w fp, #0 │ │ │ │ - b.n 8e11a │ │ │ │ + b.n 95680 │ │ │ │ │ │ │ │ -0008e148 : │ │ │ │ - push {r4, lr} │ │ │ │ +000956c0 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ - sub sp, #8 │ │ │ │ mov r1, r2 │ │ │ │ mov r2, r3 │ │ │ │ - ldr r0, [r0, #0] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ + ldr r0, [r0, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #16] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ blx fca8 │ │ │ │ str r0, [r4, #0] │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e16c : │ │ │ │ - push {r4, lr} │ │ │ │ +000956e4 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + sub sp, #16 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r2 │ │ │ │ - sub sp, #16 │ │ │ │ mov r2, r3 │ │ │ │ + ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #4] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #0] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ blx 101a4 │ │ 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0x30 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #84 @ 0x54 │ │ │ │ + ldr.w r8, [r1] │ │ │ │ + strd r0, r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #120] @ 0x78 │ │ │ │ + ldr r5, [sp, #124] @ 0x7c │ │ │ │ + mov.w r9, r8, lsl #2 │ │ │ │ + ldrd r7, fp, [sp, #152] @ 0x98 │ │ │ │ str r3, [sp, #52] @ 0x34 │ │ │ │ - ldrd r5, r3, [sp, #124] @ 0x7c │ │ │ │ + mov r0, r9 │ │ │ │ + ldr r3, [sp, #128] @ 0x80 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [sp, #132] @ 0x84 │ │ │ │ str r3, [sp, #60] @ 0x3c │ │ │ │ ldr r3, [sp, #136] @ 0x88 │ │ │ │ str r3, [sp, #64] @ 0x40 │ │ │ │ ldr r3, [sp, #140] @ 0x8c │ │ │ │ str r3, [sp, #76] @ 0x4c │ │ │ │ ldr r3, [sp, #144] @ 0x90 │ │ │ │ - str r0, [sp, #44] @ 0x2c │ │ │ │ - mov r0, r9 │ │ │ │ str r3, [sp, #68] @ 0x44 │ │ │ │ ldr r3, [sp, #148] @ 0x94 │ │ │ │ - ldrd r7, fp, [sp, #152] @ 0x98 │ │ │ │ str r3, [sp, #72] @ 0x48 │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov sl, r0 │ │ │ │ itt gt │ │ │ │ subgt r4, #4 │ │ │ │ addgt r0, r9 │ │ │ │ - ble.n 8e228 │ │ │ │ + ble.n 957b4 │ │ │ │ ldr.w r3, [r4, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp sl, r0 │ │ │ │ - bne.n 8e21c │ │ │ │ + bne.n 957a8 │ │ │ │ ldr.w r8, [r6] │ │ │ │ mov.w r9, r8, lsl #2 │ │ │ │ mov r0, r9 │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov r4, r0 │ │ │ │ itt gt │ │ │ │ subgt r5, #4 │ │ │ │ addgt r0, r9 │ │ │ │ - ble.n 8e250 │ │ │ │ + ble.n 957dc │ │ │ │ ldr.w r3, [r5, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r4, r0 │ │ │ │ - bne.n 8e244 │ │ │ │ + bne.n 957d0 │ │ │ │ ldr.w r8, [r6] │ │ │ │ mov.w r9, r8, lsl #2 │ │ │ │ mov r0, r9 │ │ │ │ blx 1008c │ │ │ │ cmp.w r8, #0 │ │ │ │ mov r5, r0 │ │ │ │ - ittt gt │ │ │ │ - addgt r0, r9 │ │ │ │ - ldrgt r3, [sp, #76] @ 0x4c │ │ │ │ - subgt.w r8, r3, #4 │ │ │ │ - ble.n 8e27c │ │ │ │ + ble.n 95806 │ │ │ │ + ldr r3, [sp, #76] @ 0x4c │ │ │ │ + add r0, r9 │ │ │ │ + sub.w r8, r3, #4 │ │ │ │ ldr.w r3, [r8, #4]! │ │ │ │ str.w r3, [r0, #-4]! │ │ │ │ cmp r5, r0 │ │ │ │ - bne.n 8e270 │ │ │ │ + bne.n 957fa │ │ │ │ ldr.w r8, [r6] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp.w r8, #0 │ │ │ │ it ne │ │ │ │ cmpne r8, r3 │ │ │ │ - beq.n 8e314 │ │ │ │ + beq.n 958b0 │ │ │ │ mov.w r3, r8, lsl #2 │ │ │ │ - str r3, [sp, #76] @ 0x4c │ │ │ │ mov r0, r3 │ │ │ │ + str r3, [sp, #76] @ 0x4c │ │ │ │ blx 1008c │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ mov r9, r0 │ │ │ │ cmp.w r8, #0 │ │ │ │ itt gt │ │ │ │ addgt r0, r7, r3 │ │ │ │ subgt.w r3, r9, #4 │ │ │ │ - ble.n 8e2b8 │ │ │ │ + ble.n 95842 │ │ │ │ ldr.w r2, [r0, #-4]! │ │ │ │ - str.w r2, [r3, #4]! │ │ │ │ cmp r7, r0 │ │ │ │ - bne.n 8e2ac │ │ │ │ + str.w r2, [r3, #4]! │ │ │ │ + bne.n 95836 │ │ │ │ ldr.w r8, [r6] │ │ │ │ - ldr.w r3, [fp] │ │ │ │ mov r1, sl │ │ │ │ - strd r9, r3, [sp, #28] │ │ │ │ mov r0, r8 │ │ │ │ + ldr.w r3, [fp] │ │ │ │ + ldr r2, [sp, #48] @ 0x30 │ │ │ │ + strd r9, r3, [sp, #28] │ │ │ │ ldr r3, [sp, #72] @ 0x48 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #24] │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ strd r5, r3, [sp, #16] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ str r3, [sp, #12] │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ ldr r3, [r3, #0] │ │ │ │ str r3, [sp, #8] │ │ │ │ ldr r3, [sp, #56] @ 0x38 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ strd r4, r3, [sp] │ │ │ │ - ldrd r2, r3, [sp, #48] @ 0x30 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ + ldr r3, [sp, #52] @ 0x34 │ │ │ │ blx fd34 │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r9 │ │ │ │ blx fddc │ │ │ │ mov r0, r5 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, sl │ │ │ │ add sp, #84 @ 0x54 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ mov.w r9, #0 │ │ │ │ - b.n 8e2bc │ │ │ │ + b.n 95846 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008e31c : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +000958b8 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r3 │ │ │ │ - sub sp, #52 @ 0x34 │ │ │ │ - ldr r2, [r1, #0] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ mov r9, r1 │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #52 @ 0x34 │ │ │ │ ldrd r7, r3, [sp, #88] @ 0x58 │ │ │ │ - str r0, [sp, #24] │ │ │ │ - str r3, [sp, #20] │ │ │ │ - movs r0, #12 │ │ │ │ - ldrd r5, r3, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [r1, #0] │ │ │ │ + ldr r5, [sp, #96] @ 0x60 │ │ │ │ + strd r3, r0, [sp, #20] │ │ │ │ + ldr r3, [sp, #100] @ 0x64 │ │ │ │ + add.w r0, r2, r2, lsl #1 │ │ │ │ + str r2, [sp, #36] @ 0x24 │ │ │ │ + ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ - mul.w r0, r2, r0 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - ldrd sl, fp, [sp, #116] @ 0x74 │ │ │ │ str r3, [sp, #32] │ │ │ │ blx 1008c │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ mov r8, r0 │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8e384 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r6, #4 │ │ │ │ - subs r7, #4 │ │ │ │ + ble.n 95938 │ │ │ │ add.w r2, r4, r2, lsl #2 │ │ │ │ + mov r3, r0 │ │ │ │ + sub.w r6, r6, #4 │ │ │ │ + sub.w r7, r7, #4 │ │ │ │ ldr.w r1, [r4], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r4, r2 │ │ │ │ ldr.w r1, [r6, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r7, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8e366 │ │ │ │ + bne.n 95918 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ - movs r0, #12 │ │ │ │ ldr r6, [r3, #0] │ │ │ │ - mul.w r0, r6, r0 │ │ │ │ + add.w r0, r6, r6, lsl #1 │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ mov r4, r0 │ │ │ │ - ble.n 8e3c4 │ │ │ │ + ble.n 95980 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ mov r3, r0 │ │ │ │ add.w r6, r5, r6, lsl #2 │ │ │ │ - subs r0, r2, #4 │ │ │ │ + sub.w r0, r2, #4 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ - subs r2, #4 │ │ │ │ + sub.w r2, r2, #4 │ │ │ │ ldr.w r1, [r5], #4 │ │ │ │ - adds r3, #12 │ │ │ │ + add.w r3, r3, #12 │ │ │ │ str.w r1, [r3, #-12] │ │ │ │ cmp r6, r5 │ │ │ │ ldr.w r1, [r0, #4]! │ │ │ │ str.w r1, [r3, #-8] │ │ │ │ ldr.w r1, [r2, #4]! │ │ │ │ str.w r1, [r3, #-4] │ │ │ │ - bne.n 8e3a6 │ │ │ │ + bne.n 95960 │ │ │ │ ldr.w r5, [r9] │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ cmp r5, #0 │ │ │ │ it ne │ │ │ │ cmpne r5, r3 │ │ │ │ - beq.n 8e434 │ │ │ │ - lsls r7, r5, #2 │ │ │ │ + beq.n 95a04 │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ mov r0, r7 │ │ │ │ blx 1008c │ │ │ │ - cmp r5, #0 │ │ │ │ mov r6, r0 │ │ │ │ + cmp r5, #0 │ │ │ │ itt gt │ │ │ │ addgt.w r0, sl, r7 │ │ │ │ subgt r3, r6, #4 │ │ │ │ - ble.n 8e3f6 │ │ │ │ + ble.n 959b4 │ │ │ │ ldr.w r2, [r0, #-4]! │ │ │ │ - str.w r2, [r3, #4]! │ │ │ │ cmp r0, sl │ │ │ │ - bne.n 8e3ea │ │ │ │ + str.w r2, [r3, #4]! │ │ │ │ + bne.n 959a8 │ │ │ │ ldr.w r5, [r9] │ │ │ │ - ldr.w r3, [fp] │ │ │ │ mov r1, r8 │ │ │ │ - strd r6, r3, [sp, #8] │ │ │ │ mov r0, r5 │ │ │ │ + ldr.w r3, [fp] │ │ │ │ + ldr r2, [sp, #20] │ │ │ │ + strd r6, r3, [sp, #8] │ │ │ │ ldr r3, [sp, #32] │ │ │ │ str r3, [sp, #4] │ │ │ │ - ldr r2, [sp, #20] │ │ │ │ ldr r3, [sp, #28] │ │ │ │ str r3, [sp, #0] │ │ │ │ mov r3, r4 │ │ │ │ ldr r2, [r2, #0] │ │ │ │ blx f830 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ str r0, [r3, #0] │ │ │ │ mov r0, r6 │ │ │ │ blx fddc │ │ │ │ mov r0, r4 │ │ │ │ blx fddc │ │ │ │ mov r0, r8 │ │ │ │ add sp, #52 @ 0x34 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w fdd8 │ │ │ │ - movs r6, #0 │ │ │ │ - b.n 8e3fa │ │ │ │ + mov.w r6, #0 │ │ │ │ + b.n 959b8 │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008e438 : │ │ │ │ +00095a0c : │ │ │ │ ldr r3, [r0, #0] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ ldr r3, [r0, #56] @ 0x38 │ │ │ │ bx r3 │ │ │ │ │ │ │ │ -0008e440 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ +00095a14 : │ │ │ │ + strd r4, r5, [sp, #-24]! │ │ │ │ mov r4, r0 │ │ │ │ - mov r8, r1 │ │ │ │ - mov r7, r2 │ │ │ │ mov r5, r3 │ │ │ │ + strd r6, r7, [sp, #8] │ │ │ │ + mov r7, r2 │ │ │ │ + strd r8, lr, [sp, #16] │ │ │ │ + mov r8, r1 │ │ │ │ blx f884 │ │ │ │ ldr r3, [r4, #0] │ │ │ │ mov r6, r0 │ │ │ │ ldrd r0, r1, [r3, #8] │ │ │ │ strd r0, r1, [r8] │ │ │ │ ldrd r0, r1, [r3, #16] │ │ │ │ strd r0, r1, [r7] │ │ │ │ ldrd r2, r3, [r3, #24] │ │ │ │ strd r2, r3, [r5] │ │ │ │ ldr r3, [r6, #8] │ │ │ │ - cbz r3, 8e49e │ │ │ │ - ldr r0, [r4, #4] │ │ │ │ - movs r1, #0 │ │ │ │ + cbz r3, 95a80 │ │ │ │ vldr d0, [r8] │ │ │ │ + mov.w r1, #0 │ │ │ │ + ldr r0, [r4, #4] │ │ │ │ blx r3 │ │ │ │ - vstr d0, [r8] │ │ │ │ - ldr r3, [r6, #8] │ │ │ │ - movs r1, #0 │ │ │ │ ldr r0, [r4, #4] │ │ │ │ + mov.w r1, #0 │ │ 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│ │ │ - movs r1, #1 │ │ │ │ - ldmia.w sp!, {r4, lr} │ │ │ │ + mov.w r1, #1 │ │ │ │ + ldrd r4, lr, [sp] │ │ │ │ + add sp, #8 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ bx r3 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e4d4 : │ │ │ │ - ldr r1, [pc, #36] @ (8e4fc ) │ │ │ │ - ldr r0, [pc, #40] @ (8e500 ) │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00095ac8 : │ │ │ │ + ldr r1, [pc, #48] @ (95afc ) │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + ldr r0, [pc, #48] @ (95b00 ) │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ add r1, pc │ │ │ │ add r0, pc │ │ │ │ blx ffd8 │ │ │ │ mov r4, r0 │ │ │ │ - cbz r0, 8e4f6 │ │ │ │ + cbz r0, 95af6 │ │ │ │ blx 10198 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx fdcc │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ mov r0, r5 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ mov r5, r0 │ │ │ │ - b.n 8e4f2 │ │ │ │ + b.n 95aec │ │ │ │ nop │ │ │ │ - @ instruction: 0xeae60005 │ │ │ │ - lsrs r0, r4, #9 │ │ │ │ + adds r4, r7, r3 │ │ │ │ + movs r6, r0 │ │ │ │ + subs r0, #118 @ 0x76 │ │ │ │ movs r6, r0 │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ mov r4, r0 │ │ │ │ ldrd r3, r2, [r0, #276] @ 0x114 │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ cmp r3, r2 │ │ │ │ - bcc.n 8e534 │ │ │ │ + bcc.n 95b3c │ │ │ │ add.w r5, r0, #20 │ │ │ │ - ldr r3, [r0, #16] │ │ │ │ - str.w r5, [r0, #276] @ 0x114 │ │ │ │ + ldr r3, [r4, #16] │ │ │ │ mov.w r2, #256 @ 0x100 │ │ │ │ mov r0, r5 │ │ │ │ - movs r1, #1 │ │ │ │ + mov.w r1, #1 │ │ │ │ + str.w r5, [r4, #276] @ 0x114 │ │ │ │ blx fab8 │ │ │ │ ldr.w r3, [r4, #276] @ 0x114 │ │ │ │ add r5, r0 │ │ │ │ str.w r5, [r4, #280] @ 0x118 │ │ │ │ cmp r5, r3 │ │ │ │ - bls.n 8e53e │ │ │ │ - adds r2, r3, #1 │ │ │ │ + bls.n 95b4e │ │ │ │ + add.w r2, r3, #1 │ │ │ │ str.w r2, [r4, #276] @ 0x114 │ │ │ │ ldrb r0, [r3, #0] │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r5, pc} │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + b.n 95b46 │ │ │ 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r5, lr, [sp, #8] │ │ │ │ add r1, pc │ │ │ │ blx ffd8 │ │ │ │ - cbz r0, 8e598 │ │ │ │ + cbz r0, 95bba │ │ │ │ mov r4, r0 │ │ │ │ blx 10198 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx fdcc │ │ │ │ - cbz r0, 8e59a │ │ │ │ - movs r5, #0 │ │ │ │ + cbz r0, 95bbe │ │ │ │ + mov.w r5, #0 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ mov r0, r5 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - nop │ │ │ │ - orr.w r0, r0, r5 │ │ │ │ + pop {r5, pc} │ │ │ │ + adds r6, r5, r0 │ │ │ │ + movs r6, r0 │ │ │ │ ldr r3, [r0, #16] │ │ │ │ ldrb r2, [r3, #0] │ │ │ │ - cbz r2, 8e5b2 │ │ │ │ - adds r2, r3, #1 │ │ │ │ + cbz r2, 95bdc │ │ │ │ + add.w r2, r3, #1 │ │ │ │ str r2, [r0, #16] │ │ │ │ ldrb r0, [r3, #0] │ │ │ │ bx lr │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008e5b8 : │ │ │ │ - ldr r1, [pc, #40] @ (8e5e4 ) │ │ │ │ - push {r3, r4, r5, lr} │ │ │ │ +00095be4 : │ │ │ │ + ldr r1, [pc, #52] @ (95c1c ) │ │ │ │ + strd r3, r4, [sp, #-16]! │ │ │ │ + strd r5, lr, [sp, #8] │ │ │ │ mov r5, r0 │ │ │ │ + mov.w r0, #20 │ │ │ │ add r1, pc │ │ │ │ - movs r0, #20 │ │ │ │ blx f978 │ │ │ │ str r5, [r0, #16] │ │ │ │ mov r4, r0 │ │ │ │ blx f884 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [r3, #16] │ │ │ │ blx r3 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f798 │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + add sp, #8 │ │ │ │ mov r0, r5 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ - nop │ │ │ │ - @ instruction: 0xffe3ffff │ │ │ │ + pop {r5, pc} │ │ │ │ + @ instruction: 0xffd5ffff │ │ │ │ ldrd r3, r0, [r0, #16] │ │ │ │ bx r3 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008e5f0 : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ +00095c28 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ mov r5, r1 │ │ │ │ - ldr r1, [pc, #40] @ (8e620 ) │ │ │ │ + ldr r1, [pc, #52] @ (95c64 ) │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ - movs r0, #24 │ │ │ │ + mov.w r0, #24 │ │ │ │ add r1, pc │ │ │ │ blx f978 │ │ │ │ mov r4, r0 │ │ │ │ blx f884 │ │ │ │ ldr r3, [r0, #0] │ │ │ │ mov r1, r4 │ │ │ │ - strd r6, r5, [r4, #16] │ │ │ │ ldr r3, [r3, #16] │ │ │ │ + strd r6, r5, [r4, #16] │ │ │ │ blx r3 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r4 │ │ │ │ blx f798 │ │ │ │ mov r0, r5 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - nop │ │ │ │ - @ instruction: 0xffebffff │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + @ instruction: 0xffe3ffff │ │ │ │ │ │ │ │ -0008e624 : │ │ │ │ +00095c68 : │ │ │ │ b.w f594 │ │ │ │ │ │ │ │ -0008e628 : │ │ │ │ +00095c6c : │ │ │ │ b.w f9d8 │ │ │ │ │ │ │ │ -0008e62c : │ │ │ │ - lsls r0, r0, #2 │ │ │ │ +00095c70 : │ │ │ │ + mov.w r0, r0, lsl #2 │ │ │ │ b.w ff24 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e634 : │ │ │ │ - lsls r0, r0, #3 │ │ │ │ +00095c78 : │ │ │ │ + mov.w r0, r0, lsl #3 │ │ │ │ b.w ff24 │ │ │ │ - nop │ │ │ │ │ │ │ │ -0008e63c : │ │ │ │ - push {r4, r5, r6, lr} │ │ │ │ - lsls r5, r0, #2 │ │ │ │ +00095c80 : │ │ │ │ + strd r4, r5, [sp, #-16]! │ │ │ │ + mov.w r5, r0, lsl #2 │ │ │ │ + mov r4, r1 │ │ │ │ + strd r6, lr, [sp, #8] │ │ │ │ mov r6, r0 │ │ │ │ mov r0, r5 │ │ │ │ - mov r4, r1 │ │ │ │ blx 1008c │ │ │ │ cmp r6, #0 │ │ │ │ - ble.n 8e670 │ │ │ │ + ble.n 95cc2 │ │ │ │ mov r1, r4 │ │ │ │ add r4, r5 │ │ │ │ - ldr r5, [pc, #40] @ (8e67c ) │ │ │ │ - subs r2, r0, #4 │ │ │ │ - movs r6, #0 │ │ │ │ + ldr r5, [pc, #60] @ (95cdc ) │ │ │ │ + sub.w r2, r0, #4 │ │ │ │ + mov.w r6, #0 │ │ │ │ add r5, pc │ │ │ │ ldr.w r3, [r1], #4 │ │ │ │ - subs r3, #1 │ │ │ │ + add.w r3, r3, #4294967295 @ 0xffffffff │ │ │ │ cmp r3, #9 │ │ │ │ - bhi.n 8e672 │ │ │ │ + bhi.n 95cca │ │ │ │ ldr.w r3, [r5, r3, lsl #2] │ │ │ │ cmp r1, r4 │ │ │ │ str.w r3, [r2, #4]! │ │ │ │ - bne.n 8e65a │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + bne.n 95caa │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ cmp r1, r4 │ │ │ │ str.w r6, [r2, #4]! │ │ │ │ - bne.n 8e65a │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ - adds r1, #160 @ 0xa0 │ │ │ │ + bne.n 95caa │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + add sp, #8 │ │ │ │ + pop {r6, pc} │ │ │ │ + nop │ │ │ │ + ldrsh r0, [r4, r5] │ │ │ │ movs r6, r0 │ │ │ │ │ │ │ │ -0008e680 : │ │ │ │ - push {r4, r5, lr} │ │ │ │ +00095ce0 : │ │ │ │ + str.w r4, [sp, #-12]! │ │ │ │ + mov.w r2, #384 @ 0x180 │ │ │ │ + mov r4, r0 │ │ │ │ + strd r5, lr, [sp, #4] │ │ │ │ mov r5, r1 │ │ │ │ - ldr r1, [pc, #352] @ (8e7e8 ) │ │ │ │ sub sp, #388 @ 0x184 │ │ │ │ - mov r4, r0 │ │ │ │ - mov.w r2, #384 @ 0x180 │ │ │ │ - add r1, pc │ │ │ │ + ldr r1, [pc, #364] @ (95e60 ) │ │ │ │ mov r0, sp │ │ │ │ + add r1, pc │ │ │ │ blx f7d8 │ │ │ │ mov r3, r0 │ │ │ │ lsls r0, r5, #27 │ │ │ │ it mi │ │ │ │ bicmi.w r5, r5, #1 │ │ │ │ - bpl.w 8e7c4 │ │ │ │ + bpl.w 95e3c │ │ │ │ orr.w r5, r5, #16 │ │ │ │ lsls r2, r5, #28 │ │ │ │ - bpl.n 8e7a8 │ │ │ │ + bpl.w 95e1c │ │ │ │ lsls r2, r5, #25 │ │ │ │ it pl │ │ │ │ orrpl.w ip, r5, #32 │ │ │ │ - bpl.n 8e6ca │ │ │ │ + bpl.n 95d32 │ │ │ │ bic.w r5, r5, #32 │ │ │ │ orr.w ip, r5, #1048576 @ 0x100000 │ │ │ │ orr.w ip, ip, #4224 @ 0x1080 │ │ │ │ orr.w ip, ip, #638976 @ 0x9c000 │ │ │ │ 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r2, #3 │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 8e990 │ │ │ │ + beq.n 96068 │ │ │ │ ldr.w r0, [r3, r2, lsl #2] │ │ │ │ cmp r0, #0 │ │ │ │ - bge.n 8e94e │ │ │ │ - movs r0, #0 │ │ │ │ + bge.n 9601c │ │ │ │ + mov.w r0, #0 │ │ │ │ bx lr │ │ │ │ cmp r2, #0 │ │ │ │ - blt.n 8e92e │ │ │ │ + blt.n 95ff8 │ │ │ │ mvn.w r1, #2147483648 @ 0x80000000 │ │ │ │ cmp r2, r1 │ │ │ │ - beq.n 8e988 │ │ │ │ + beq.n 9605e │ │ │ │ cmp r2, #0 │ │ │ │ - ble.n 8e988 │ │ │ │ + ble.n 9605e │ │ │ │ add.w r1, r2, r2, lsl #1 │ │ │ │ - movs r2, #0 │ │ │ │ - b.n 8e97e │ │ │ │ - adds r2, #3 │ │ │ │ + mov.w r2, #0 │ │ │ │ + b.n 96054 │ │ │ │ + add.w r2, r2, #3 │ │ │ │ cmp r1, r2 │ │ │ │ - beq.n 8e988 │ │ │ │ + beq.n 9605e │ │ │ │ ldr.w r0, [r3, r2, lsl #2] │ │ │ │ cmp r0, #0 │ │ │ │ - bge.n 8e978 │ │ │ │ - b.n 8e92e │ │ │ │ - movs r0, #1 │ │ │ │ + bge.n 9604c │ │ │ │ + b.n 95ff8 │ │ │ │ ldr.w r4, [sp], #4 │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ - movs r0, #1 │ │ │ │ + mov.w r0, #1 │ │ │ │ bx lr │ │ │ │ + nop │ │ │ │ │ │ │ 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lsls r3, r3, #1 │ │ │ │ + mov.w r3, r3, asr #1 │ │ │ │ + add.w r3, r3, #1 │ │ │ │ + cbnz r2, 96bfe │ │ │ │ + mov.w r3, r3, lsl #1 │ │ │ │ str r3, [r4, r0] │ │ │ │ mov r0, r4 │ │ │ │ str r4, [r5, #0] │ │ │ │ - pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - nop │ │ │ │ + ldrd r3, r4, [sp] │ │ │ │ + ldrd r5, r6, [sp, #8] │ │ │ │ + add sp, #16 │ │ │ │ + pop {r7, pc} │ │ │ │ │ │ │ │ -0008f304 : │ │ │ │ - push {r4, lr} │ │ │ │ - ldr r4, [pc, #24] @ (8f320 ) │ │ │ │ +00096c10 : │ │ │ │ + strd r4, lr, [sp, #-8]! │ │ │ │ + ldr r4, [pc, #20] @ (96c2c ) │ │ │ │ add r4, pc │ │ │ │ ldr r0, [r4, #0] │ │ │ │ - cbz r0, 8f310 │ │ │ │ + cbz r0, 96c1e │ │ │ │ pop {r4, pc} │ │ │ │ blx 100a4 │ │ │ │ str r0, [r4, #0] │ │ │ │ blx fa18 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ pop {r4, pc} │ │ │ │ - nop │ │ │ │ - cdp2 0, 13, cr0, cr0, cr6, {0} │ │ │ │ + movs r5, #194 @ 0xc2 │ │ │ │ + movs r7, r0 │ │ │ │ │ │ │ │ -0008f324 : │ │ │ │ - push {r4, lr} │ │ │ │ - ldr r4, [pc, #16] @ (8f338 ) │ │ │ │ +00096c30 : │ │ │ │ + strd r4, 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[sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w lr, [sp], #4 │ │ │ │ b.w f89c │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ │ │ │ │ -0008f564 : │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ +00096f20 : │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + mov r4, r2 │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ mov r6, r0 │ │ │ │ + mov r5, r3 │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ mov r7, r1 │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - mov r4, r2 │ │ │ │ - mov r5, r3 │ │ │ │ ldrd r9, sl, [sp, #48] @ 0x30 │ │ │ │ ldrd fp, r8, [sp, #56] @ 0x38 │ │ │ │ blx fb8c │ │ │ │ - cbz r0, 8f5bc │ │ │ │ - movs r3, #1 │ │ │ │ + cbz r0, 96fa0 │ │ │ │ + mov.w r3, #1 │ │ │ │ mov r1, r7 │ │ │ │ mov r2, r3 │ │ │ │ mov r0, r6 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r7, lr, lsl #2 │ │ │ │ + add lr, sl │ │ │ │ mov.w r5, ip, lsl #2 │ │ │ │ mov.w r8, ip, lsl #3 │ │ │ │ - add lr, sl │ │ │ │ add ip, r3 │ │ │ │ mov.w r9, sl, lsl #2 │ │ │ │ - lsls r6, r3, #2 │ │ │ │ + mov.w r6, r3, lsl #2 │ │ │ │ mov.w r4, sl, lsl #3 │ │ │ │ mov.w lr, lr, lsl #2 │ │ │ │ mov.w ip, ip, lsl #2 │ │ │ │ mov r3, r0 │ │ │ │ - subs r1, #2 │ │ │ │ + sub.w r1, r1, #2 │ │ │ │ cmp r1, #0 │ │ │ │ vld1.32 {d16}, [r3], r9 │ │ │ │ vld1.32 {d17}, [r3] │ │ │ │ add.w r3, r7, r0 │ │ │ │ vld1.32 {d18}, [r3] │ │ │ │ add.w r3, r0, lr │ │ │ │ add r0, r4 │ │ │ │ @@ -158076,346 +161739,360 @@ │ │ │ │ vadd.f32 q8, q8, q9 │ │ │ │ vst1.32 {d21}, [r3] │ │ │ │ add.w r3, r6, r2 │ │ │ │ vst1.32 {d20}, [r3] │ │ │ │ add.w r3, r5, r2 │ │ │ │ vst1.32 {d17}, [r3] │ │ │ │ vst1.32 {d16}, [r2], r8 │ │ │ │ - bgt.n 8f76a │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ + bgt.n 971dc │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + add sp, #24 │ │ │ │ + ldmia.w sp!, {sl, pc} │ │ │ │ + nop │ │ │ │ │ │ │ │ -0008f7b4 : │ │ │ │ - ldr r2, [pc, #8] @ (8f7c0 ) │ │ │ │ - ldr r1, [pc, #12] @ (8f7c4 ) │ │ │ │ +00097238 : │ │ │ │ + ldr r2, [pc, #8] @ (97244 ) │ │ │ │ + ldr r1, [pc, #12] @ (97248 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - ite cs │ │ │ │ - movcs r6, r0 │ │ │ │ - vminnmcc.f16 , , @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + b.n 96b98 │ │ │ │ + movs r6, r0 │ │ │ │ + vmaxnm.f16 , , │ │ │ │ + movs r0, r0 │ │ │ │ + movs r0, r0 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ sub sp, #12 │ │ │ │ - ldrd r4, r8, [sp, #56] @ 0x38 │ │ │ │ ldrd r3, r7, [sp, #48] @ 0x30 │ │ │ │ - cmp r4, #0 │ │ │ │ + ldrd r4, r8, [sp, #56] @ 0x38 │ │ │ │ ldr.w fp, [sp, #64] @ 0x40 │ │ │ │ - ble.n 8f8a2 │ │ │ │ - lsls r5, r7, #2 │ │ │ │ - lsls r1, r7, #3 │ │ │ │ - mov.w r6, r8, lsl #3 │ │ │ │ + cmp r4, #0 │ │ │ │ + ble.n 97340 │ │ │ │ + vldr d28, [pc, #224] @ 97358 │ │ │ │ + vldr d29, [pc, #228] @ 97360 │ │ │ │ + mov.w r5, r7, lsl #2 │ │ │ │ mov ip, r4 │ │ │ │ + mov.w r1, r7, lsl #3 │ │ │ │ + vmov.f32 q12, #0.5 @ 0x3f000000 │ │ │ │ add r7, fp │ │ │ │ + vldr d26, [pc, #216] @ 97368 │ │ │ │ + vldr d27, [pc, #220] @ 97370 │ │ │ │ + mov.w r6, r8, lsl #3 │ │ │ │ add.w r4, r0, r8, lsl #2 │ │ │ │ add r8, r3 │ │ │ │ str r5, [sp, #4] │ │ │ │ - vldr d28, [pc, #180] @ 8f8a8 │ │ │ │ - vldr d29, [pc, #184] @ 8f8b0 │ │ │ │ mov.w sl, r3, lsl #2 │ │ │ │ - vldr d26, [pc, #184] @ 8f8b8 │ │ │ │ - vldr d27, [pc, #188] @ 8f8c0 │ │ │ │ mov.w r9, r3, lsl #3 │ │ │ │ - vmov.f32 q12, #0.5 @ 0x3f000000 │ │ │ │ - mov.w r5, fp, lsl #3 │ │ │ │ add.w lr, r2, fp, lsl #2 │ │ │ │ mov.w r8, r8, lsl #2 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + mov.w r5, fp, lsl #3 │ │ │ │ mov fp, r0 │ │ │ │ mov r3, r4 │ │ │ │ sub.w ip, ip, #2 │ │ │ │ add r4, r6 │ │ │ │ - cmp.w ip, #0 │ │ │ │ vld1.32 {d18}, [fp], sl │ │ │ │ + cmp.w ip, #0 │ │ │ │ vld1.32 {d16}, [r3], r9 │ │ │ │ vld1.32 {d20}, [fp] │ │ │ │ add.w fp, r0, r8 │ │ │ │ vorr d19, d16, d16 │ │ │ │ - vld1.32 {d17}, [r3] │ │ │ │ - mov r3, r2 │ │ │ │ vld1.32 {d16}, [fp] │ │ │ │ add.w fp, r9, r0 │ │ │ │ add r0, r6 │ │ │ │ + vld1.32 {d17}, [r3] │ │ │ │ + mov r3, r2 │ │ │ │ vorr d21, d16, d16 │ │ │ │ vld1.32 {d16}, [fp] │ │ │ │ mov fp, lr │ │ │ │ add lr, r5 │ │ │ │ vadd.f32 q11, q10, q8 │ │ │ │ vsub.f32 q8, q8, q10 │ │ │ │ vadd.f32 q10, q9, q11 │ │ │ │ vmul.f32 q8, q14, q8 │ │ │ │ vmls.f32 q9, q12, q11 │ │ │ │ - vst1.32 {d21}, [fp], r1 │ │ │ │ veor q8, q8, q13 │ │ │ │ + vst1.32 {d21}, [fp], r1 │ │ │ │ vst1.32 {d20}, [r3], r1 │ │ │ │ vrev64.32 q8, q8 │ │ │ │ vsub.f32 q10, q9, q8 │ │ │ │ vadd.f32 q8, q9, q8 │ │ │ │ vst1.32 {d21}, [fp] │ │ │ │ vst1.32 {d20}, [r3] │ │ │ │ add.w r3, r2, r7 │ │ │ │ vst1.32 {d17}, [r3] │ │ │ │ ldr r3, [sp, #4] │ │ │ │ add r3, r2 │ │ │ │ add r2, r5 │ │ │ │ vst1.32 {d16}, [r3] │ │ │ │ - bgt.n 8f81c │ │ │ │ + bgt.n 972ba │ │ │ │ add sp, #12 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - cbz r7, 8f920 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + cbz r7, 973d0 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - cbz r7, 8f924 │ │ │ │ + cbz r7, 973d4 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - cbz r7, 8f928 │ │ │ │ + cbz r7, 973d8 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ - cbz r7, 8f92c │ │ │ │ + cbz r7, 973dc │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ │ │ │ │ -0008f8c8 : │ │ │ │ - ldr r2, [pc, #8] @ (8f8d4 ) │ │ │ │ - ldr r1, [pc, #12] @ (8f8d8 ) │ │ │ │ +00097378 : │ │ │ │ + ldr r2, [pc, #8] @ (97384 ) │ │ │ │ + ldr r1, [pc, #12] @ (97388 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - bkpt 0x0058 │ │ │ │ + b.n 97ad8 │ │ │ │ movs r6, r0 │ │ │ │ - mrc2 15, 7, pc, cr7, cr15, {7} │ │ │ │ + mcr2 15, 6, pc, cr15, cr15, {7} @ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - sub sp, #20 │ │ │ │ - ldrd r3, r9, [sp, #64] @ 0x40 │ │ │ │ - ldrd r8, r6, [sp, #56] @ 0x38 │ │ │ │ - cmp r3, #0 │ │ │ │ - ble.n 8f9e2 │ │ │ │ - mov.w sl, #12 │ │ │ │ - mov.w fp, r8, lsl #3 │ │ │ │ - mov.w r7, r8, lsl #2 │ │ │ │ - str r3, [sp, #12] │ │ │ │ - lsls r5, r6, #2 │ │ │ │ - mov.w r4, r9, lsl #3 │ │ │ │ - mul.w r1, sl, r8 │ │ │ │ - add r8, r9 │ │ │ │ - str r1, [sp, #0] │ │ │ │ - lsls r1, r6, #3 │ │ │ │ - mov.w r3, r8, lsl #2 │ │ │ │ - str r1, [sp, #4] │ │ │ │ - str r3, [sp, #8] │ │ │ │ - mul.w sl, sl, r6 │ │ │ │ - ldr r1, [sp, #72] @ 0x48 │ │ │ │ - add.w ip, r0, r9, lsl #2 │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - vldr d26, [pc, #192] @ 8f9e8 │ │ │ │ - vldr d27, [pc, #196] @ 8f9f0 │ │ │ │ - add r6, r3 │ │ │ │ - mov.w lr, r1, lsl #3 │ │ │ │ - add.w r1, r2, r1, lsl #2 │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - str r6, [sp, #12] │ │ │ │ - mov r8, ip │ │ │ │ - mov r9, r0 │ │ │ │ - ldr r6, [sp, #8] │ │ │ │ - subs r3, #2 │ │ │ │ - add ip, r4 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #12 │ │ │ │ + ldrd r7, r6, [sp, #48] @ 0x30 │ │ │ │ + ldrd r3, r5, [sp, #56] @ 0x38 │ │ │ │ cmp r3, #0 │ │ │ │ - vld1.32 {d17}, [r8], fp │ │ │ │ - vld1.32 {d16}, [r9], fp │ │ │ │ - vld1.32 {d19}, [r8], r7 │ │ │ │ - vld1.32 {d18}, [r9] │ │ │ │ - add.w r9, r7, r0 │ │ │ │ - vld1.32 {d20}, [r8] │ │ │ │ + ble.n 9749c │ │ │ │ + ldr r1, [sp, #64] @ 0x40 │ │ │ │ + mov.w fp, r5, lsl #3 │ │ │ │ + mov lr, r3 │ │ │ │ + mov.w sl, r5, lsl #2 │ │ │ │ + mov.w r9, r7, lsl #2 │ │ │ │ + vldr d26, [pc, #244] @ 974b8 │ │ │ │ + vldr d27, [pc, #248] @ 974c0 │ │ │ │ + add.w r3, r0, r7, lsl #3 │ │ │ │ + add r7, r5 │ │ │ │ + str.w fp, [sp, #4] │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ + mov.w r8, r6, lsl #2 │ │ │ │ + mov.w r4, r1, lsl #2 │ │ │ │ + mov.w ip, r1, lsl #3 │ │ │ │ + add.w r1, r2, r6, lsl #3 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + add r6, r5 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ + mov r5, r0 │ │ │ │ + add.w fp, r9, r0 │ │ │ │ + sub.w lr, lr, #2 │ │ │ │ + vld1.32 {d16}, [r5], sl │ │ │ │ + cmp.w lr, #0 │ │ │ │ + vld1.32 {d17}, [r5] │ │ │ │ + mov r5, r3 │ │ │ │ + vld1.32 {d18}, [r5], sl │ │ │ │ + vld1.32 {d19}, [r5] │ │ │ │ vsub.f32 q11, q8, q9 │ │ │ │ vadd.f32 q8, q8, q9 │ │ │ │ - vld1.32 {d18}, [r9] │ │ │ │ - add.w r9, r0, r6 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ + vld1.32 {d18}, [fp] │ │ │ │ + add.w fp, r0, r7 │ │ │ │ + vld1.32 {d19}, [fp] │ │ │ │ + add.w fp, r9, r3 │ │ │ │ + add r3, r7 │ │ │ │ + vld1.32 {d20}, [r3] │ │ │ │ + add.w r3, r6, r2 │ │ │ │ + vld1.32 {d24}, [fp] │ │ │ │ + add.w fp, r4, r1 │ │ │ │ vorr d25, d20, d20 │ │ │ │ - vld1.32 {d19}, [r9] │ │ │ │ - add.w r9, r6, r0 │ │ │ │ - ldr r6, [sp, #12] │ │ │ │ - add r0, r4 │ │ │ │ - vld1.32 {d24}, [r9] │ │ │ │ - add.w r8, r6, r2 │ │ │ │ - mov r9, r2 │ │ │ │ - ldr r6, [sp, #4] │ │ │ │ vsub.f32 q10, q9, q12 │ │ │ │ vadd.f32 q9, q9, q12 │ │ │ │ veor q10, q10, q13 │ │ │ │ vrev64.32 q10, q10 │ │ │ │ vsub.f32 q12, q11, q10 │ │ │ │ vadd.f32 q10, q11, q10 │ │ │ │ - vst1.32 {d25}, [r8] │ │ │ │ - add.w r8, r5, r2 │ │ │ │ - vst1.32 {d24}, [r8] │ │ │ │ - mov r8, r1 │ │ │ │ + vst1.32 {d25}, [r3] │ │ │ │ + add.w r3, r8, r2 │ │ │ │ + vst1.32 {d24}, [r3] │ │ │ │ vadd.f32 q12, q8, q9 │ │ │ │ - add r1, lr │ │ │ │ + add.w r3, r4, r2 │ │ │ │ vsub.f32 q8, q8, q9 │ │ │ │ - vst1.32 {d25}, [r8], sl │ │ │ │ - vst1.32 {d24}, [r9], sl │ │ │ │ - vst1.32 {d21}, [r8] │ │ │ │ - sub.w r8, r8, r5 │ │ │ │ - vst1.32 {d20}, [r9] │ │ │ │ - vst1.32 {d17}, [r8] │ │ │ │ - add.w r8, r6, r2 │ │ │ │ - add r2, lr │ │ │ │ - vst1.32 {d16}, [r8] │ │ │ │ - bgt.n 8f93c │ │ │ │ - add sp, #20 │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + vst1.32 {d25}, [r3] │ │ │ │ + add.w r3, r1, r6 │ │ │ │ + vst1.32 {d24}, [r2], ip │ │ │ │ + vst1.32 {d21}, [r3] │ │ │ │ + add.w r3, r8, r1 │ │ │ │ + vst1.32 {d20}, [r3] │ │ │ │ + ldr r3, [sp, #4] │ │ │ │ + vst1.32 {d17}, [fp] │ │ │ │ + vst1.32 {d16}, [r1] │ │ │ │ + add.w r1, r4, fp │ │ │ │ + add r0, r3 │ │ │ │ + add.w r3, sl, r5 │ │ │ │ + bgt.n 973f0 │ │ │ │ + add sp, #12 │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop.w │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ │ │ │ │ -0008f9f8 : │ │ │ │ - ldr r2, [pc, #8] @ (8fa04 ) │ │ │ │ - ldr r1, [pc, #12] @ (8fa08 ) │ │ │ │ +000974c8 : │ │ │ │ + ldr r2, [pc, #8] @ (974d4 ) │ │ │ │ + ldr r1, [pc, #12] @ (974d8 ) │ │ │ │ add r2, pc │ │ │ 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#12] @ (976e8 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - cbnz r0, 8fc6c │ │ │ │ + b.n 97878 │ │ │ │ movs r6, r0 │ │ │ │ - mrc2 15, 0, pc, cr7, cr15, {7} │ │ │ │ + ldc2l 15, cr15, [pc, #1020]! @ 97ae8 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - sub sp, #36 @ 0x24 │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ - ldrd r9, r8, [sp, #72] @ 0x48 │ │ │ │ - cmp r3, #0 │ │ │ │ - ble.w 8fdba │ │ │ │ - str r3, [sp, #0] │ │ │ │ - mov.w sl, #20 │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - movs r1, #12 │ │ │ │ - mov.w r5, r9, lsl #3 │ │ │ │ - str r5, [sp, #4] │ │ │ │ - mul.w r5, sl, r9 │ │ │ │ - mov.w r4, r9, lsl #2 │ │ │ │ - add.w lr, r0, r3, lsl #2 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - mul.w fp, r1, r9 │ │ │ │ - str r5, [sp, #8] │ │ │ │ - mov.w r5, r9, lsl #4 │ │ │ │ - ldr r6, [sp, #88] @ 0x58 │ │ │ │ - add.w ip, r2, r3, lsl #2 │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - str r5, [sp, #12] │ │ │ │ - mov.w r5, r8, lsl #2 │ │ │ │ - add r9, r3 │ │ │ │ - str r5, [sp, #16] │ │ │ │ - mov.w r5, r8, lsl #4 │ │ │ │ - str r5, [sp, #20] │ │ │ │ - mov.w r3, r9, lsl #2 │ │ │ │ - ldr r5, [sp, #84] @ 0x54 │ │ │ │ - str r3, [sp, #24] │ │ │ │ - mul.w r1, r1, r8 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ - mul.w sl, sl, r8 │ │ │ │ - mov.w r7, r8, lsl #3 │ │ │ │ - lsls r5, r5, #3 │ │ │ │ - add r8, r3 │ │ │ │ - lsls r6, r6, #3 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ + sub sp, #20 │ │ │ │ + ldrd r6, r5, [sp, #56] @ 0x38 │ │ │ │ + ldrd r7, r9, [sp, #64] @ 0x40 │ │ │ │ + ldr.w fp, [sp, #72] @ 0x48 │ │ │ │ + cmp r7, #0 │ │ │ │ + ble.w 97896 │ │ │ │ + mov.w r1, r5, lsl #2 │ │ │ │ + vldr d24, [pc, #400] @ 978b0 │ │ │ │ + vldr d25, [pc, #404] @ 978b8 │ │ │ │ vmov.f32 q13, #0.5 @ 0x3f000000 │ │ │ │ - vldr d24, [pc, #324] @ 8fdc0 │ │ │ │ - vldr d25, [pc, #328] @ 8fdc8 │ │ │ │ - mov.w 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vld1.32 {d16}, [r7] │ │ │ │ - add.w r7, r5, r0 │ │ │ │ - vld1.32 {d22}, [r6] │ │ │ │ + vld1.32 {d16}, [r5], fp │ │ │ │ + vld1.32 {d17}, [r5] │ │ │ │ vadd.f32 q12, q9, q8 │ │ │ │ vsub.f32 q8, q8, q9 │ │ │ │ - vld1.32 {d18}, [r7] │ │ │ │ - ldr r7, [sp, #28] │ │ │ │ + vld1.32 {d18}, [r8] │ │ │ │ + add.w r8, r0, sl │ │ │ │ + vld1.32 {d19}, [r8] │ │ │ │ + mov r8, r9 │ │ │ │ + vld1.32 {d8}, [r8], fp │ │ │ │ + ldr r0, [sp, #36] @ 0x24 │ │ │ │ + mov r9, r8 │ │ │ │ + add.w r8, r6, lr │ │ │ │ + add lr, sl │ │ │ │ + add.w r6, ip, r1 │ │ │ │ + vld1.32 {d22}, [r9], fp │ │ │ │ + str r6, [sp, #8] │ │ │ │ + vld1.32 {d12}, [lr] │ │ │ │ + add.w lr, ip, r2 │ │ │ │ vorr d9, d22, d22 │ │ │ │ - add r7, r0 │ │ │ │ - vld1.32 {d19}, [r7] │ │ │ │ - ldr r7, [sp, #12] │ │ │ │ - add r7, r0 │ │ │ │ - vld1.32 {d8}, [r7] │ │ │ │ - add.w r7, r4, r0 │ │ │ │ + vorr d13, d12, d12 │ │ │ │ vadd.f32 q11, q9, q4 │ │ │ │ vsub.f32 q4, q4, q9 │ │ │ │ - vld1.32 {d18}, [r7] │ │ │ │ - ldr r7, [sp, #0] │ │ │ │ - sub.w r6, r6, r7 │ │ │ │ - ldr r7, [sp, #16] │ │ │ │ - add r7, r0 │ │ │ │ - add r0, r9 │ │ │ │ - vld1.32 {d10}, [r6], fp │ │ │ │ - vld1.32 {d12}, [r6] │ │ │ │ + vld1.32 {d18}, [r3], fp │ │ │ │ + vld1.32 {d10}, [r3], fp │ │ │ │ vorr d11, d10, d10 │ │ │ │ vorr d10, d18, d18 │ │ │ │ - vld1.32 {d18}, [r7] │ │ │ │ - mov r6, r1 │ │ │ │ - mov r7, r2 │ │ │ │ - vorr d13, d12, d12 │ │ │ │ - add r1, r8 │ │ │ │ + vld1.32 {d18}, [r8] │ │ │ │ + add.w r8, ip, r7 │ │ │ │ vorr d12, d18, d18 │ │ │ │ vadd.f32 q0, q5, q6 │ │ │ │ vsub.f32 q6, q6, q5 │ │ │ │ vorr q5, q10, q10 │ │ │ │ vadd.f32 q9, q0, q12 │ │ │ │ vmls.f32 q5, q14, q11 │ │ │ │ vadd.f32 q9, q11, q9 │ │ │ │ vmls.f32 q5, q13, q12 │ │ │ │ vadd.f32 q9, q10, q9 │ │ │ │ vmla.f32 q5, q7, q0 │ │ │ │ - vst1.32 {d19}, [r6], sl │ │ │ │ - vst1.32 {d18}, [r7], sl │ │ │ │ + vst1.32 {d19}, [lr] │ │ │ │ + add.w lr, r4, r0 │ │ │ │ + vst1.32 {d18}, [r2] │ │ │ │ vmul.f32 q9, q1, q8 │ │ │ │ vmls.f32 q9, q2, q6 │ │ │ │ vmla.f32 q9, q3, q4 │ │ │ │ veor q9, q9, q15 │ │ │ │ vrev64.32 q9, q9 │ │ │ │ vsub.f32 q7, q5, q9 │ │ │ │ vadd.f32 q9, q5, q9 │ │ │ │ vmul.f32 q5, q1, q4 │ │ │ │ vst1.32 {d15}, [r6] │ │ │ │ - vst1.32 {d14}, [r7] │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ vmls.f32 q5, q3, q6 │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ - vldr s28, [pc, #280] @ 900c0 │ │ │ │ - sub.w r6, r6, r7 │ │ │ │ - ldr r7, [sp, #4] │ │ │ │ + vst1.32 {d14}, [r1] │ │ │ │ + vst1.32 {d19}, [lr] │ │ │ │ + vldr s28, [pc, #328] @ 97be8 │ │ │ │ + add.w lr, r6, r4 │ │ │ │ vmls.f32 q5, q2, q8 │ │ │ │ - add r7, r2 │ │ │ │ - vdup.32 q7, d14[0] │ │ │ │ - vst1.32 {d19}, [r6], lr │ │ │ │ - vst1.32 {d18}, [r7] │ │ │ │ + vst1.32 {d18}, [lr] │ │ │ │ vorr q9, q10, q10 │ │ │ │ - ldr r7, [sp, #20] │ │ │ │ - veor q5, q5, q15 │ │ │ │ - add r7, r2 │ │ │ │ + add.w lr, r1, r0 │ │ │ │ + add r1, r6 │ │ │ │ + vdup.32 q7, d14[0] │ │ │ │ vmls.f32 q9, q13, q11 │ │ │ │ - vrev64.32 q5, q5 │ │ │ │ + veor q5, q5, q15 │ │ │ │ vmls.f32 q9, q14, q0 │ │ │ │ + vrev64.32 q5, q5 │ │ │ │ vmla.f32 q9, q7, q12 │ │ │ │ vsub.f32 q7, q9, q5 │ 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r6, r2 │ │ │ │ - vst1.32 {d20}, [r6] │ │ │ │ - ldr r6, [sp, #32] │ │ │ │ - add r6, r2 │ │ │ │ - vst1.32 {d17}, [r6] │ │ │ │ - add.w r6, r7, r2 │ │ │ │ - add r2, r8 │ │ │ │ - vst1.32 {d16}, [r6] │ │ │ │ - bgt.w 8feaa │ │ │ │ + vst1.32 {d21}, [r8] │ │ │ │ + vst1.32 {d20}, [r7] │ │ │ │ + vst1.32 {d17}, [r1] │ │ │ │ + add.w r1, r6, r2 │ │ │ │ + ldr r4, [sp, #12] │ │ │ │ + vst1.32 {d16}, [r1] │ │ │ │ + ldrd r1, r6, [sp, #4] │ │ │ │ + ldr r7, [sp, #28] │ │ │ │ + add r4, ip │ │ │ │ + add r1, r7 │ │ │ │ + ldr r7, [sp, #32] │ │ │ │ + str r1, [sp, #4] │ │ │ │ + add.w r1, ip, r6 │ │ │ │ + add r2, r7 │ │ │ │ + ldr r7, [sp, #16] │ │ │ │ + sub.w r7, r7, #2 │ │ │ │ + mov r0, r7 │ │ │ │ + add.w r7, ip, r8 │ │ │ │ + cmp r0, #0 │ │ │ │ + str r0, [sp, #16] │ │ │ │ + bgt.w 9799a │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop.w │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ subs r7, #121 @ 0x79 │ │ │ │ str r4, [sp, #896] @ 0x380 │ │ │ │ @@ -158826,201 +162500,203 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ - add r5, pc, #916 @ (adr r5, 90438 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 97f60 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - add r5, pc, #916 @ (adr r5, 9043c ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 97f64 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - add r5, pc, #916 @ (adr r5, 90440 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 97f68 ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - add r5, pc, #916 @ (adr r5, 90444 ) │ │ │ │ + add r5, pc, #916 @ (adr r5, 97f6c ) │ │ │ │ subs r7, #102 @ 0x66 │ │ │ │ - bgt.n 8ffc2 │ │ │ │ + bgt.n 97aea │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - bgt.n 8ffc6 │ │ │ │ + bgt.n 97aee │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - bgt.n 8ffca │ │ │ │ + bgt.n 97af2 │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ - bgt.n 8ffce │ │ │ │ + bgt.n 97af6 │ │ │ │ subs r6, #99 @ 0x63 │ │ │ │ ldr r5, [sp, #28] │ │ │ │ subs r7, #31 │ │ │ │ │ │ │ │ -000900c4 : │ │ │ │ - ldr r2, [pc, #8] @ (900d0 ) │ │ │ │ - ldr r1, [pc, #12] @ (900d4 ) │ │ │ │ +00097bec : │ │ │ │ + ldr r2, [pc, #8] @ (97bf8 ) │ │ │ │ + ldr r1, [pc, #12] @ (97bfc ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - @ instruction: 0xb75c │ │ │ │ + bgt.n 97c64 │ │ │ │ movs r6, r0 │ │ │ │ - stc2 15, cr15, [fp, #-1020]! @ 0xfffffc04 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + ldc2l 15, cr15, [r3], #1020 @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d9} │ │ │ │ - sub sp, #100 @ 0x64 │ │ │ │ - ldrd lr, r7, [sp, #160] @ 0xa0 │ │ │ │ - str r2, [sp, #92] @ 0x5c │ │ │ │ - ldrd r6, r3, [sp, #152] @ 0x98 │ │ │ │ - cmp.w lr, #0 │ │ │ │ - ldr.w ip, [sp, #168] @ 0xa8 │ │ │ │ - ble.w 90392 │ │ │ │ - movs r5, #24 │ │ │ │ - movs r4, #20 │ │ │ │ - mov.w r8, #28 │ │ │ │ - lsls r2, r6, #4 │ │ │ │ - str r2, [sp, #4] │ │ │ │ - lsls r2, r6, #3 │ │ │ │ - mul.w r1, r5, r6 │ │ │ │ - str r2, [sp, #8] │ │ │ │ - str r1, [sp, #12] │ │ │ │ - lsls r1, r6, #2 │ │ │ │ - str r1, [sp, #16] │ │ │ │ - mul.w r1, r4, r6 │ │ │ │ - str r1, [sp, #20] │ │ │ │ - mul.w r1, r8, r6 │ │ │ │ - str r1, [sp, #24] │ │ │ │ - movs r1, #12 │ │ │ │ - mul.w r4, r4, r3 │ │ │ │ - mov.w fp, r7, lsl #2 │ │ │ │ - str r4, [sp, #48] @ 0x30 │ │ │ │ - mul.w r5, r5, r3 │ │ │ │ - mul.w r4, r1, r3 │ │ │ │ - str r5, [sp, #40] @ 0x28 │ │ │ │ - str r4, [sp, #52] @ 0x34 │ │ │ │ - lsls r4, r3, #4 │ │ │ │ - str r4, [sp, #56] @ 0x38 │ │ │ │ - lsls r4, r7, #3 │ │ │ │ - str r4, [sp, #60] @ 0x3c │ │ │ │ - lsls r4, r6, #2 │ │ │ │ - add r4, r7 │ │ │ │ - lsls r5, r3, #3 │ │ │ │ + sub sp, #108 @ 0x6c │ │ │ │ + ldrd r5, r4, [sp, #160] @ 0xa0 │ │ │ │ + str r2, [sp, #100] @ 0x64 │ │ │ │ + ldrd r3, r6, [sp, #168] @ 0xa8 │ │ │ │ + ldr r1, [sp, #176] @ 0xb0 │ │ │ │ + cmp r3, #0 │ │ │ │ + ble.w 97eea │ │ │ │ + mov.w r2, r5, lsl #4 │ │ │ │ + vldr d6, [pc, #724] @ 97f08 │ │ │ │ + vldr d7, [pc, #728] @ 97f10 │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ + mov.w r8, r5, lsl #1 │ │ │ │ + vldr d30, [pc, #724] @ 97f18 │ │ │ │ + vldr d31, [pc, #728] @ 97f20 │ │ │ │ + mov.w fp, r6, lsl #2 │ │ │ │ + strd r2, r7, [sp, #12] │ │ │ │ + mov.w r7, r5, lsl #2 │ │ │ │ + add.w lr, r8, r5 │ │ │ │ + mov.w r2, lr, lsl #3 │ │ │ │ + add r8, r6 │ │ │ │ + mov.w sl, r1, lsl #3 │ │ │ │ + str r7, [sp, #4] │ │ │ │ + add r7, r5 │ │ │ │ + str r7, [sp, #48] @ 0x30 │ │ │ │ + str r2, [sp, #56] @ 0x38 │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ + mov.w r7, r5, lsl #3 │ │ │ │ + sub.w r7, r7, r5 │ │ │ │ + add r5, r6 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + str r2, [sp, #60] @ 0x3c │ │ │ │ + mov.w r2, r7, lsl #2 │ │ │ │ str r5, [sp, #44] @ 0x2c │ │ │ │ - mul.w r2, r1, r6 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - str r4, [sp, #76] @ 0x4c │ │ │ │ - lsls r4, r6, #1 │ │ │ │ - mov r1, lr │ │ │ │ - adds r5, r4, r7 │ │ │ │ - str r2, [sp, #28] │ │ │ │ - mul.w r2, r8, r3 │ │ │ │ - add r4, r6 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - str r5, [sp, #72] @ 0x48 │ │ │ │ - movs r5, #6 │ │ │ │ - str r2, [sp, #32] │ │ │ │ - lsls r2, r3, #2 │ │ │ │ - str r2, [sp, #36] @ 0x24 │ │ │ │ - mov.w r2, ip, lsl #2 │ │ │ │ + str r7, [sp, #52] @ 0x34 │ │ │ │ + mov.w r7, r4, lsl #3 │ │ │ │ str r2, [sp, #64] @ 0x40 │ │ │ │ - mla lr, r5, r6, r7 │ │ │ │ - add r4, r7 │ │ │ │ - mla r5, r5, r3, ip │ │ │ │ - add.w r9, r3, ip │ │ │ │ - mov.w sl, ip, lsl #3 │ │ │ │ - lsls r4, r4, #2 │ │ │ │ - mov.w r2, lr, lsl #2 │ │ │ │ - add.w lr, r6, r7 │ │ │ │ - str r2, [sp, #68] @ 0x44 │ │ │ │ - mov.w r9, r9, lsl #2 │ │ │ │ mov.w r2, lr, lsl #2 │ │ │ │ + sub.w r9, r7, r4 │ │ │ │ + strd r2, r7, [sp, #68] @ 0x44 │ │ │ │ + mov.w r2, r9, lsl #2 │ │ │ │ + mov.w r7, r4, lsl #2 │ │ │ │ + str r2, [sp, #76] @ 0x4c │ │ │ │ + mov.w r2, r1, lsl #2 │ │ │ │ + str r7, [sp, #8] │ │ │ │ + str r2, [sp, #28] │ │ │ │ + mov.w r2, r4, lsl #1 │ │ │ │ + add.w ip, r2, r4 │ │ │ │ + str r2, [sp, #92] @ 0x5c │ │ │ │ + mov.w r2, ip, lsl #3 │ │ │ │ str r2, [sp, #80] @ 0x50 │ │ │ │ - lsls r2, r6, #2 │ │ │ │ - lsls r5, r5, #2 │ │ │ │ - add.w lr, r2, r6 │ │ │ │ - add lr, r7 │ │ │ │ - vldr d6, [pc, #508] @ 903a0 │ │ │ │ - vldr d7, [pc, #512] @ 903a8 │ │ │ │ - mov.w r2, lr, lsl #2 │ │ │ │ + add.w r2, r7, r4 │ │ │ │ + ldr r7, [sp, #4] │ │ │ │ + str r2, [sp, #96] @ 0x60 │ │ │ │ + mov.w r2, r2, lsl #2 │ │ │ │ str r2, [sp, #84] @ 0x54 │ │ │ │ - lsls r2, r6, #3 │ │ │ │ - sub.w lr, r2, r6 │ │ │ │ - lsls r6, r3, #3 │ │ │ │ - add lr, r7 │ │ │ │ - subs r7, r6, r3 │ │ │ │ - add r7, ip │ │ │ │ - mov.w r2, lr, lsl #2 │ │ │ │ - mov.w lr, r3, lsl #1 │ │ │ │ + mov.w r2, ip, lsl #2 │ │ │ │ + add r7, r6 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + str r7, [sp, #40] @ 0x28 │ │ │ │ + mov.w r7, r8, lsl #2 │ │ │ │ + add.w r8, r6, lr, lsl #1 │ │ │ │ + add lr, r6 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ + str r7, [sp, #36] @ 0x24 │ │ │ │ + mov.w r7, r8, lsl #2 │ │ │ │ str r2, [sp, #88] @ 0x58 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ - add.w r8, lr, ip │ │ │ │ - adds r6, r2, r3 │ │ │ │ - add lr, r3 │ │ │ │ - add r6, ip │ │ │ │ - add lr, ip │ │ │ │ - add ip, r2 │ │ │ │ - vldr d30, [pc, #472] @ 903b0 │ │ │ │ - vldr d31, [pc, #476] @ 903b8 │ │ │ │ - lsls r7, r7, #2 │ │ │ │ + mov.w r2, r4, lsl #4 │ │ │ │ + add r4, r1 │ │ │ │ + mov.w r4, r4, lsl #2 │ │ │ │ + str r7, [sp, #32] │ │ │ │ + ldr r7, [sp, #48] @ 0x30 │ │ │ │ + str r2, [sp, #20] │ │ │ │ + mov.w r2, r6, lsl #3 │ │ │ │ + str r2, [sp, #24] │ │ │ │ + add r7, r6 │ │ │ │ ldr r2, [sp, #92] @ 0x5c │ │ │ │ - mov.w r8, r8, lsl #2 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ - mov.w lr, lr, lsl #2 │ │ │ │ + mov.w r5, r7, lsl #2 │ │ │ │ + str r5, [sp, #48] @ 0x30 │ │ │ │ + ldr r5, [sp, #52] @ 0x34 │ │ │ │ + add.w r7, r2, r1 │ │ │ │ + mov.w r7, r7, lsl #2 │ │ │ │ + ldr r2, [sp, #96] @ 0x60 │ │ │ │ + add r5, r6 │ │ │ │ + add.w r6, r1, ip, lsl #1 │ │ │ │ + add ip, r1 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ + add.w r8, r2, r1 │ │ │ │ + mov.w r6, r6, lsl #2 │ │ │ │ mov.w ip, ip, lsl #2 │ │ │ │ - mov r3, r0 │ │ │ │ - subs r1, #2 │ │ │ │ - cmp r1, #0 │ │ │ │ - vld1.32 {d16}, [r3], fp │ │ │ │ - vld1.32 {d17}, [r3] │ │ │ │ - ldr r3, [sp, #4] │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d18}, [r3] │ │ │ │ - ldr r3, [sp, #76] @ 0x4c │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d19}, [r3] │ │ │ │ - ldr r3, [sp, #8] │ │ │ │ + str r5, [sp, #52] @ 0x34 │ │ │ │ + add.w r5, r9, r1 │ │ │ │ + mov.w r8, r8, lsl #2 │ │ │ │ + mov.w r9, r5, lsl #2 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ + ldr r2, [sp, #100] @ 0x64 │ │ │ │ + add r1, r5 │ │ │ │ + mov.w r1, r1, lsl #2 │ │ │ │ + mov r5, r0 │ │ │ │ + sub.w r3, r3, #2 │ │ │ │ + cmp r3, #0 │ │ │ │ + vld1.32 {d16}, [r5], fp │ │ │ │ + vld1.32 {d17}, [r5] │ │ │ │ + ldr r5, [sp, #12] │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d18}, [r5] │ │ │ │ + ldr r5, [sp, #40] @ 0x28 │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d19}, [r5] │ │ │ │ + ldr r5, [sp, #16] │ │ │ │ vsub.f32 q11, q8, q9 │ │ │ │ - add r3, r0 │ │ │ │ + add r5, r0 │ │ │ │ vadd.f32 q9, q8, q9 │ │ │ │ - vld1.32 {d26}, [r3] │ │ │ │ - ldr r3, [sp, #72] @ 0x48 │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d16}, [r3] │ │ │ │ - ldr r3, [sp, #12] │ │ │ │ - add r3, r0 │ │ │ │ + vld1.32 {d26}, [r5] │ │ │ │ + ldr r5, [sp, #36] @ 0x24 │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d16}, [r5] │ │ │ │ + ldr r5, [sp, #56] @ 0x38 │ │ │ │ vorr d27, d16, d16 │ │ │ │ - vld1.32 {d20}, [r3] │ │ │ │ - ldr r3, [sp, #68] @ 0x44 │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d16}, [r3] │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d20}, [r5] │ │ │ │ + ldr r5, [sp, #32] │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d16}, [r5] │ │ │ │ + ldr r5, [sp, #4] │ │ │ │ vorr d21, d16, d16 │ │ │ │ - add r3, r0 │ │ │ │ + add r5, r0 │ │ │ │ vsub.f32 q8, q13, q10 │ │ │ │ vadd.f32 q13, q13, q10 │ │ │ │ - vld1.32 {d20}, [r3] │ │ │ │ - ldr r3, [sp, #80] @ 0x50 │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d21}, [r3] │ │ │ │ - ldr r3, [sp, #20] │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d4}, [r3] │ │ │ │ - ldr r3, [sp, #84] @ 0x54 │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d24}, [r3] │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ - add r3, r0 │ │ │ │ + vld1.32 {d20}, [r5] │ │ │ │ + ldr r5, [sp, #44] @ 0x2c │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d21}, [r5] │ │ │ │ + ldr r5, [sp, #60] @ 0x3c │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d4}, [r5] │ │ │ │ + ldr r5, [sp, #48] @ 0x30 │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d24}, [r5] │ │ │ │ + ldr r5, [sp, #64] @ 0x40 │ │ │ │ vorr d5, d24, d24 │ │ │ │ - vld1.32 {d24}, [r3] │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d24}, [r5] │ │ │ │ vsub.f32 q4, q10, q2 │ │ │ │ - ldr r3, [sp, #88] @ 0x58 │ │ │ │ + ldr r5, [sp, #52] @ 0x34 │ │ │ │ vadd.f32 q10, q10, q2 │ │ │ │ - add r3, r0 │ │ │ │ - vld1.32 {d0}, [r3] │ │ │ │ - ldr r3, [sp, #28] │ │ │ │ - add r3, r0 │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d0}, [r5] │ │ │ │ + ldr r5, [sp, #68] @ 0x44 │ │ │ │ vorr d1, d0, d0 │ │ │ │ vorr d0, d24, d24 │ │ │ │ - vld1.32 {d25}, [r3] │ │ │ │ - add.w r3, r0, r4 │ │ │ │ - vld1.32 {d24}, [r3] │ │ │ │ - add.w r3, r7, r2 │ │ │ │ + add r5, r0 │ │ │ │ + vld1.32 {d25}, [r5] │ │ │ │ + add.w r5, r0, lr │ │ │ │ + vld1.32 {d24}, [r5] │ │ │ │ + add.w r5, r9, r2 │ │ │ │ vswp d24, d25 │ │ │ │ vsub.f32 q14, q0, q12 │ │ │ │ vadd.f32 q12, q0, q12 │ │ │ │ vadd.f32 q1, q4, q14 │ │ │ │ vsub.f32 q14, q14, q4 │ │ │ │ vmul.f32 q1, q3, q1 │ │ │ │ vmul.f32 q14, q3, q14 │ │ │ │ @@ -159033,68 +162709,73 @@ │ │ │ │ vrev64.32 q2, q2 │ │ │ │ vrev64.32 q8, q8 │ │ │ │ vsub.f32 q4, q0, q2 │ │ │ │ vadd.f32 q2, q0, q2 │ │ │ │ vsub.f32 q0, q9, q13 │ │ │ │ vsub.f32 q14, q11, q8 │ │ │ │ vadd.f32 q8, q11, q8 │ │ │ │ - vst1.32 {d9}, [r3] │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d8}, [r3] │ │ │ │ - add.w r3, r2, r9 │ │ │ │ - vst1.32 {d5}, [r3] │ │ │ │ - ldr r3, [sp, #36] @ 0x24 │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d4}, [r3] │ │ │ │ - add.w r3, r2, r5 │ │ │ │ + vst1.32 {d9}, [r5] │ │ │ │ + ldr r5, [sp, #76] @ 0x4c │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d8}, [r5] │ │ │ │ + add.w r5, r2, r4 │ │ │ │ + vst1.32 {d5}, [r5] │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d4}, [r5] │ │ │ │ vsub.f32 q2, q12, q10 │ │ │ │ + add.w r5, r2, r6 │ │ │ │ vadd.f32 q10, q10, q12 │ │ │ │ veor q2, q2, q15 │ │ │ │ vrev64.32 q2, q2 │ │ │ │ vsub.f32 q4, q0, q2 │ │ │ │ vadd.f32 q2, q0, q2 │ │ │ │ - vst1.32 {d9}, [r3] │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d8}, [r3] │ │ │ │ - add.w r3, r2, r8 │ │ │ │ - vst1.32 {d5}, [r3] │ │ │ │ - ldr r3, [sp, #44] @ 0x2c │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d4}, [r3] │ │ │ │ - add.w r3, r2, r6 │ │ │ │ - vst1.32 {d29}, [r3] │ │ │ │ - ldr r3, [sp, #48] @ 0x30 │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d28}, [r3] │ │ │ │ - add.w r3, r2, lr │ │ │ │ - vst1.32 {d17}, [r3] │ │ │ │ - ldr r3, [sp, #52] @ 0x34 │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d16}, [r3] │ │ │ │ - add.w r3, r2, ip │ │ │ │ + vst1.32 {d9}, [r5] │ │ │ │ + ldr r5, [sp, #80] @ 0x50 │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d8}, [r5] │ │ │ │ + add.w r5, r2, r7 │ │ │ │ + vst1.32 {d5}, [r5] │ │ │ │ + ldr r5, [sp, #72] @ 0x48 │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d4}, [r5] │ │ │ │ + add.w r5, r2, r8 │ │ │ │ + vst1.32 {d29}, [r5] │ │ │ │ + ldr r5, [sp, #84] @ 0x54 │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d28}, [r5] │ │ │ │ + add.w r5, r2, ip │ │ │ │ + vst1.32 {d17}, [r5] │ │ │ │ + ldr r5, [sp, #88] @ 0x58 │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d16}, [r5] │ │ │ │ vadd.f32 q8, q9, q13 │ │ │ │ + add.w r5, r2, r1 │ │ │ │ vsub.f32 q9, q8, q10 │ │ │ │ vadd.f32 q8, q8, q10 │ │ │ │ - vst1.32 {d19}, [r3] │ │ │ │ - ldr r3, [sp, #56] @ 0x38 │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d18}, [r3] │ │ │ │ - ldr r3, [sp, #64] @ 0x40 │ │ │ │ - add r3, r2 │ │ │ │ - vst1.32 {d17}, [r3] │ │ │ │ - ldr r3, [sp, #60] @ 0x3c │ │ │ │ + vst1.32 {d19}, [r5] │ │ │ │ + ldr r5, [sp, #20] │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d18}, [r5] │ │ │ │ + ldr r5, [sp, #28] │ │ │ │ + add r5, r2 │ │ │ │ + vst1.32 {d17}, [r5] │ │ │ │ + ldr r5, [sp, #24] │ │ │ │ vst1.32 {d16}, [r2], sl │ │ │ │ - add r0, r3 │ │ │ │ - bgt.w 901f0 │ │ │ │ - add sp, #100 @ 0x64 │ │ │ │ + add r0, r5 │ │ │ │ + bgt.w 97d46 │ │ │ │ + add sp, #108 @ 0x6c │ │ │ │ vpop {d8-d9} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - nop.w │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ + nop │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ lsls r3, r6, #19 │ │ │ │ subs r7, #53 @ 0x35 │ │ │ │ lsls r3, r6, #19 │ │ │ │ @@ -159104,237 +162785,246 @@ │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ │ │ │ │ -000903c0 : │ │ │ │ - ldr r2, [pc, #8] @ (903cc ) │ │ │ │ - ldr r1, [pc, #12] @ (903d0 ) │ │ │ │ +00097f28 : │ │ │ │ + ldr r2, [pc, #8] @ (97f34 ) │ │ │ │ + ldr r1, [pc, #12] @ (97f38 ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - push {r5, r7} │ │ │ │ + bls.n 97fa8 │ │ │ │ movs r6, r0 │ │ │ │ - stc2 15, cr15, [pc, #-1020] @ 8ffd8 │ │ │ │ + stc2l 15, cr15, [pc], {255} @ 0xff │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr r6, [pc, #916] @ (90774 ) │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - ldrd r3, r8, [sp, #108] @ 0x6c │ │ │ │ + ldr r6, [pc, #936] @ (98304 ) │ │ │ │ + ldrd r3, r7, [sp, #108] @ 0x6c │ │ │ │ + ldrd r4, r5, [sp, #100] @ 0x64 │ │ │ │ add r6, pc │ │ │ │ - ldrd r5, r4, [sp, #100] @ 0x64 │ │ │ │ + ldr.w lr, [sp, #116] @ 0x74 │ │ │ │ cmp r3, #0 │ │ │ │ - ldr r7, [sp, #116] @ 0x74 │ │ │ │ - ble.w 906f2 │ │ │ │ - ldr.w ip, [pc, #896] @ 90778 │ │ │ │ - mov.w r9, r8, lsl #2 │ │ │ │ - lsls r1, r7, #2 │ │ │ │ - mov.w r8, r8, lsl #3 │ │ │ │ - lsls r7, r7, #3 │ │ │ │ - mov lr, r3 │ │ │ │ + ble.w 98270 │ │ │ │ + ldr.w ip, [pc, #920] @ 98308 │ │ │ │ + mov.w r8, r7, lsl #2 │ │ │ │ + mov.w r1, lr, lsl #2 │ │ │ │ + mov.w r7, r7, lsl #3 │ │ │ │ + mov.w lr, lr, lsl #3 │ │ │ │ ldr.w r6, [r6, ip] │ │ │ │ + mov ip, r3 │ │ │ │ ldr r6, [r6, #0] │ │ │ │ mov r3, r0 │ │ │ │ - mov.w ip, #12 │ │ │ │ - vldr s15, [pc, #828] @ 90750 │ │ │ │ - sub.w lr, lr, #2 │ │ │ │ + add.w r9, r4, r4, lsl #1 │ │ │ │ vmov.f32 q15, #0.5 @ 0x3f000000 │ │ │ │ - vldr s14, [pc, #820] @ 90754 │ │ │ │ - vld1.32 {d18}, [r3], r9 │ │ │ │ - mul.w sl, ip, r5 │ │ │ │ - vldr s13, [pc, #812] @ 90758 │ │ │ │ - mul.w ip, ip, r4 │ │ │ │ - vldr s12, [pc, #808] @ 9075c │ │ │ │ - cmp.w lr, #0 │ │ │ │ + vldr s15, [pc, #840] @ 982e0 │ │ │ │ + sub.w ip, ip, #2 │ │ │ │ + mov.w r9, r9, lsl #2 │ │ │ │ + cmp.w ip, #0 │ │ │ │ + vld1.32 {d18}, [r3], r8 │ │ │ │ + vldr s14, [pc, #824] @ 982e4 │ │ │ │ + vldr s13, [pc, #824] @ 982e8 │ │ │ │ vld1.32 {d16}, [r3] │ │ │ │ - add.w r3, r0, sl │ │ │ │ - mov fp, r3 │ │ │ │ - add r3, sl │ │ │ │ - vldr s11, [pc, #792] @ 90760 │ │ │ │ - add r0, r8 │ │ │ │ + add.w r3, r0, r9 │ │ │ │ + add r0, r7 │ │ │ │ + mov sl, r3 │ │ │ │ + add r3, r9 │ │ │ │ + vldr s12, [pc, #812] @ 982ec │ │ │ │ + vld1.32 {d20}, [sl], r8 │ │ │ │ vorr d19, d16, d16 │ │ │ │ - vldr s10, [pc, #784] @ 90764 │ │ │ │ - vld1.32 {d20}, [fp], r9 │ │ │ │ - vld1.32 {d16}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - sub.w r3, r3, r5, lsl #4 │ │ │ │ + vldr s11, [pc, #804] @ 982f0 │ │ │ │ + vldr s10, [pc, #804] @ 982f4 │ │ │ │ + vld1.32 {d16}, [sl] │ │ │ │ + mov sl, r3 │ │ │ │ + sub.w r3, r3, r4, lsl #4 │ │ │ │ vorr d21, d16, d16 │ │ │ │ - vld1.32 {d16}, [fp], r9 │ │ │ │ - vld1.32 {d17}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - add r3, sl │ │ │ │ + vld1.32 {d16}, [sl], r8 │ │ │ │ + vld1.32 {d17}, [sl] │ │ │ │ + mov sl, r3 │ │ │ │ + add r3, r9 │ │ │ │ + vld1.32 {d26}, [sl], r8 │ │ │ │ vadd.f32 q11, q10, q8 │ │ │ │ - vld1.32 {d26}, [fp], r9 │ │ │ │ vsub.f32 q8, q8, q10 │ │ │ │ vdup.32 q10, d7[1] │ │ │ │ vadd.f32 q5, q9, q11 │ │ │ │ - vmls.f32 q9, q15, q11 │ │ │ │ vmul.f32 q8, q10, q8 │ │ │ │ - vld1.32 {d20}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - add r3, sl │ │ │ │ + vld1.32 {d20}, [sl] │ │ │ │ + mov sl, r3 │ │ │ │ + add r3, r9 │ │ │ │ + vmls.f32 q9, q15, q11 │ │ │ │ vorr d27, d20, d20 │ │ │ │ - vld1.32 {d20}, [fp], r9 │ │ │ │ - vld1.32 {d21}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - vld1.32 {d8}, [fp], r9 │ │ │ │ - vld1.32 {d22}, [fp] │ │ │ │ - mvn.w fp, #27 │ │ │ │ + vld1.32 {d20}, [sl], r8 │ │ │ │ + vld1.32 {d21}, [sl] │ │ │ │ + mov sl, r3 │ │ │ │ + vld1.32 {d8}, [sl], r8 │ │ │ │ + vld1.32 {d22}, [sl] │ │ │ │ + sub.w sl, r4, r4, lsl #3 │ │ │ │ + eor.w r4, r4, r6 │ │ │ │ + add.w r3, r3, sl, lsl #2 │ │ │ │ + mov sl, r3 │ │ │ │ + add r3, r9 │ │ │ │ vorr d9, d22, d22 │ │ │ │ - mla r3, fp, r5, r3 │ │ │ │ - eor.w r5, r5, r6 │ │ │ │ - mov fp, r3 │ │ │ │ - add r3, sl │ │ │ │ vadd.f32 q11, q10, q4 │ │ │ │ vsub.f32 q4, q4, q10 │ │ │ │ vdup.32 q10, d7[0] │ │ │ │ - vldr s14, [pc, #664] @ 90768 │ │ │ │ + vldr s14, [pc, #688] @ 982f8 │ │ │ │ vadd.f32 q6, q13, q11 │ │ │ │ - vmls.f32 q13, q15, q11 │ │ │ │ vmul.f32 q12, q10, q4 │ │ │ │ + vmls.f32 q13, q15, q11 │ │ │ │ vdup.32 q10, d6[1] │ │ │ │ vmla.f32 q12, q10, q13 │ │ │ │ vdup.32 q10, d6[0] │ │ │ │ vmul.f32 q1, q10, q4 │ │ │ │ vdup.32 q10, d5[1] │ │ │ │ vmls.f32 q1, q10, q13 │ │ │ │ - vld1.32 {d20}, [fp], r9 │ │ │ │ - vld1.32 {d14}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - add r3, sl │ │ │ │ + vld1.32 {d20}, [sl], r8 │ │ │ │ + vld1.32 {d14}, [sl] │ │ │ │ + mov sl, r3 │ │ │ │ + add r3, r9 │ │ │ │ + add.w r9, r5, r5, lsl #1 │ │ │ │ + vld1.32 {d0}, [r3], r8 │ │ │ │ vorr d15, d14, d14 │ │ │ │ vorr d14, d20, d20 │ │ │ │ - vld1.32 {d20}, [fp], r9 │ │ │ │ - vld1.32 {d0}, [r3], r9 │ │ │ │ - vld1.32 {d22}, [fp] │ │ │ │ + vld1.32 {d20}, [sl], r8 │ │ │ │ + vld1.32 {d22}, [sl] │ │ │ │ + mov.w sl, r9, lsl #2 │ │ │ │ vorr d21, d22, d22 │ │ │ │ vld1.32 {d22}, [r3] │ │ │ │ add.w r3, r2, r1 │ │ │ │ vorr d1, d22, d22 │ │ │ │ vadd.f32 q14, q10, q0 │ │ │ │ vsub.f32 q0, q0, q10 │ │ │ │ vdup.32 q10, d5[0] │ │ │ │ vadd.f32 q11, q7, q14 │ │ │ │ - vmls.f32 q7, q15, q14 │ │ │ │ vmul.f32 q2, q10, q0 │ │ │ │ vdup.32 q10, d7[0] │ │ │ │ - vldr s14, [pc, #552] @ 9076c │ │ │ │ + vldr s14, [pc, #572] @ 982fc │ │ │ │ + vmls.f32 q7, q15, q14 │ │ │ │ vmla.f32 q2, q10, q7 │ │ │ │ vdup.32 q10, d7[0] │ │ │ │ - vldr s14, [pc, #544] @ 90770 │ │ │ │ + vldr s14, [pc, #560] @ 98300 │ │ │ │ vmul.f32 q14, q10, q0 │ │ │ │ vdup.32 q10, d7[0] │ │ │ │ vdup.32 q3, d7[1] │ │ │ │ vmls.f32 q14, q10, q7 │ │ │ │ vsub.f32 q10, q6, q11 │ │ │ │ vadd.f32 q6, q11, q6 │ │ │ │ vorr q11, q5, q5 │ │ │ │ vmul.f32 q10, q3, q10 │ │ │ │ - vldr d6, [pc, #396] @ 90700 │ │ │ │ - vldr d7, [pc, #400] @ 90708 │ │ │ │ + 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#400] @ 90758 │ │ │ │ - add.w sl, r3, r1 │ │ │ │ + vldr s20, [pc, #408] @ 982e8 │ │ │ │ vmls.f32 q11, q10, q0 │ │ │ │ - vldr d20, [pc, #316] @ 90710 │ │ │ │ - vldr d21, [pc, #320] @ 90718 │ │ │ │ + vldr d20, [pc, #328] @ 982a0 │ │ │ │ + vldr d21, [pc, #332] @ 982a8 │ │ │ │ vmls.f32 q11, q10, q13 │ │ │ │ - vldr d20, [pc, #320] @ 90720 │ │ │ │ - vldr d21, [pc, #324] @ 90728 │ │ │ │ + vldr d20, [pc, #332] @ 982b0 │ │ │ │ + vldr d21, [pc, #336] @ 982b8 │ │ │ │ vmls.f32 q11, q10, q4 │ │ │ │ vdup.32 q10, d10[0] │ │ │ │ vmla.f32 q11, q10, q7 │ │ │ │ - vldr d20, [pc, #316] @ 90730 │ │ │ │ - vldr d21, [pc, #320] @ 90738 │ │ │ │ + vldr d20, [pc, #328] @ 982c0 │ │ │ │ + vldr d21, [pc, #332] @ 982c8 │ │ │ │ vmul.f32 q10, q10, q4 │ │ │ │ - vldr s17, [pc, #352] @ 90760 │ │ │ │ - vldr s16, [pc, #344] @ 9075c │ │ │ │ + vldr s17, [pc, #364] @ 982f0 │ │ │ │ + vldr s16, [pc, #356] @ 982ec │ │ │ │ vdup.32 q5, d8[1] │ │ │ │ vdup.32 q4, d8[0] │ │ │ │ vmls.f32 q10, q5, q7 │ │ │ │ vmls.f32 q10, q4, q0 │ │ │ │ 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│ + add r7, pc, #288 @ (adr r7, 983d4 ) │ │ │ │ subs r6, #151 @ 0x97 │ │ │ │ - add r7, pc, #288 @ (adr r7, 90848 ) │ │ │ │ + add r7, pc, #288 @ (adr r7, 983d8 ) │ │ │ │ subs r6, #151 @ 0x97 │ │ │ │ - add r7, pc, #288 @ (adr r7, 9084c ) │ │ │ │ + add r7, pc, #288 @ (adr r7, 983dc ) │ │ │ │ subs r6, #151 @ 0x97 │ │ │ │ - add r7, pc, #288 @ (adr r7, 90850 ) │ │ │ │ + add r7, pc, #288 @ (adr r7, 983e0 ) │ │ │ │ subs r6, #151 @ 0x97 │ │ │ │ strb r3, [r1, r4] │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ strb r3, [r1, r4] │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ strb r3, [r1, r4] │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ @@ -159369,239 +163059,251 @@ │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ adds r4, r0, #5 │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ adds r4, r0, #5 │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ adds r4, r0, #5 │ │ │ │ subs r6, #175 @ 0xaf │ │ │ │ - cbz r7, 907c8 │ │ │ │ + cbz r7, 98358 │ │ │ │ subs r7, #93 @ 0x5d │ │ │ │ strb r0, [r3, r6] │ │ │ │ subs r7, #90 @ 0x5a │ │ │ │ - beq.n 90704 │ │ │ │ + beq.n 98294 │ │ │ │ subs r6, #49 @ 0x31 │ │ │ │ mrc2 14, 1, r3, cr1, cr9, {0} │ │ │ │ adds r4, r3, #1 │ │ │ │ subs r7, #124 @ 0x7c │ │ │ │ strh r4, [r6, #14] │ │ │ │ subs r7, #14 │ │ │ │ subs r5, r7, r5 │ │ │ │ subs r7, #68 @ 0x44 │ │ │ │ - bpl.n 9086e │ │ │ │ + bpl.n 983fe │ │ │ │ subs r7, #41 @ 0x29 │ │ │ │ ldrh r3, [r7, #44] @ 0x2c │ │ │ │ subs r7, #36 @ 0x24 │ │ │ │ - b.n 90714 │ │ │ │ - movs r6, r0 │ │ │ │ + lsrs r2, r2, #17 │ │ │ │ + movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -0009077c : │ │ │ │ - ldr r2, [pc, #8] @ (90788 ) │ │ │ │ - ldr r1, [pc, #12] @ (9078c ) │ │ │ │ +0009830c : │ │ │ │ + ldr r2, [pc, #8] @ (98318 ) │ │ │ │ + ldr r1, [pc, #12] @ (9831c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - cbz r4, 90794 │ │ │ │ + bpl.n 98244 │ │ │ │ movs r6, r0 │ │ │ │ - mrrc2 15, 15, pc, r3, cr15 @ │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w ip, [pc, #764] @ 90a94 │ │ │ │ + stc2 15, cr15, [fp], #-1020 @ 0xfffffc04 │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ - add ip, pc │ │ │ │ - ldrd r3, lr, [sp, #144] @ 0x90 │ │ │ │ + ldr r3, [pc, #792] @ (98654 ) │ │ │ │ + ldrd r6, lr, [sp, #144] @ 0x90 │ │ │ │ ldrd r5, r8, [sp, #136] @ 0x88 │ │ │ │ - cmp r3, #0 │ │ │ │ - ldr r6, [sp, #152] @ 0x98 │ │ │ │ - ble.w 90a50 │ │ │ │ + add r3, pc │ │ │ │ + ldr.w ip, [sp, #152] @ 0x98 │ │ │ │ + cmp r6, #0 │ │ │ │ + ble.w 985fe │ │ │ │ mov.w r4, lr, lsl #3 │ │ │ │ + vldr d4, [pc, #712] @ 98620 │ │ │ │ + vldr d5, [pc, #716] @ 98628 │ │ │ │ mov.w r7, lr, lsl #2 │ │ │ │ - ldr.w lr, [pc, #732] @ 90a98 │ │ │ │ - mov.w sl, #20 │ │ │ │ + mov.w r1, ip, lsl #2 │ │ │ │ + vldr d6, [pc, #712] @ 98630 │ │ │ │ + vldr d7, [pc, #716] @ 98638 │ │ │ │ + mov.w lr, ip, lsl #3 │ │ │ │ str r4, [sp, #20] │ │ │ │ - lsls r1, r6, #2 │ │ │ │ - vldr d4, [pc, #664] @ 90a60 │ │ │ │ - vldr d5, [pc, #668] @ 90a68 │ │ │ │ - lsls r6, r6, #3 │ │ │ │ - ldr.w ip, [ip, lr] │ │ │ │ - mov lr, r3 │ │ │ │ - vldr d6, [pc, #664] @ 90a70 │ │ │ │ - vldr d7, [pc, #668] @ 90a78 │ │ │ │ - str r6, [sp, #28] │ │ │ │ - ldr.w r4, [ip] │ │ │ │ - vldr d0, [pc, #668] @ 90a80 │ │ │ │ - vldr d1, [pc, #672] @ 90a88 │ │ │ │ - str r4, [sp, #24] │ │ │ │ mov r4, r8 │ │ │ │ + ldr.w ip, [pc, #736] @ 98658 │ │ │ │ + vldr d0, [pc, #708] @ 98640 │ │ │ │ + vldr d1, [pc, #712] @ 98648 │ │ │ │ + ldr.w r3, [r3, ip] │ │ │ │ + str r6, [sp, #16] │ │ │ │ + ldr.w fp, [r3] │ │ │ │ + strd lr, fp, [sp, #24] │ │ │ │ mov r3, r0 │ │ │ │ - mul.w r6, sl, r5 │ │ │ │ - mov.w r9, r4, lsl #3 │ │ │ │ - sub.w lr, lr, #2 │ │ │ │ - cmp.w lr, #0 │ │ │ │ + mov.w lr, r5, lsl #2 │ │ │ │ + ldr r6, [sp, #24] │ │ │ │ + mov.w sl, r4, lsl #3 │ │ │ │ vld1.32 {d16}, [r3], r7 │ │ │ │ + add.w ip, lr, r5 │ │ │ │ + mov.w ip, ip, lsl #2 │ │ │ │ vld1.32 {d17}, [r3] │ │ │ │ - add.w r3, r0, r6 │ │ │ │ - mov ip, r3 │ │ │ │ - vld1.32 {d18}, [ip], r7 │ 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q15, q8 │ │ │ │ - vld1.32 {d28}, [r8], r7 │ │ │ │ vld1.32 {d16}, [r8] │ │ │ │ mov r8, r3 │ │ │ │ vorr d29, d16, d16 │ │ │ │ vld1.32 {d16}, [r8], r7 │ │ │ │ vld1.32 {d17}, [r8] │ │ │ │ - mov.w r8, #28 │ │ │ │ + rsb r8, r5, r5, lsl #3 │ │ │ │ + add.w r3, r3, r8, lsl #2 │ │ │ │ + mov r8, r3 │ │ │ │ + sub.w r3, r3, ip │ │ │ │ vsub.f32 q4, q14, q8 │ │ │ │ - mla r3, r8, r5, r3 │ │ │ │ vadd.f32 q14, q14, q8 │ │ │ │ - mov r8, r3 │ │ │ │ - sub.w r3, r3, r6 │ │ │ │ vld1.32 {d16}, [r8], r7 │ │ │ │ vld1.32 {d22}, [r8] │ │ │ │ mov r8, r3 │ │ │ │ + add r3, lr │ │ │ │ + mov lr, r3 │ │ │ │ add r3, ip │ │ │ │ - mov ip, r3 │ │ │ │ - add r3, r6 │ │ │ │ vld1.32 {d17}, [r8], r7 │ │ │ │ + vld1.32 {d24}, [lr], r7 │ │ │ │ vorr d23, d22, d22 │ │ │ │ vorr d22, d16, d16 │ │ │ │ - vld1.32 {d24}, [ip], r7 │ │ │ │ vld1.32 {d16}, [r8] │ │ │ │ - vld1.32 {d18}, [ip] │ │ │ │ + mov.w r8, r4, lsl #2 │ │ │ │ + vld1.32 {d18}, [lr] │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + rsb fp, lr, #0 │ │ │ │ vswp d16, d17 │ │ │ │ vorr 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vadd.f32 q15, q10, q4 │ │ │ │ vmul.f32 q13, q1, q13 │ │ │ │ - vst1.32 {d31}, [r6] │ │ │ │ - add.w r6, r2, r1 │ │ │ │ + vst1.32 {d31}, [ip] │ │ │ │ + add.w ip, r2, r1 │ │ │ │ vst1.32 {d30}, [r3] │ │ │ │ + sub.w r3, r3, lr │ │ │ │ vld1.64 {d30-d31}, [sp :64] │ │ │ │ vadd.f32 q15, q15, q14 │ │ │ │ - vst1.32 {d31}, [r6] │ │ │ │ - ldr r6, [sp, #28] │ │ │ │ + vst1.32 {d31}, [ip] │ │ │ │ + add.w ip, r3, r1 │ │ │ │ vst1.32 {d30}, [r2], r6 │ │ │ │ - mov.w r6, r4, lsl #4 │ │ │ │ vmul.f32 q15, q2, q11 │ │ │ │ - sub.w r3, r3, r6 │ │ │ │ vmul.f32 q11, q3, q11 │ │ │ │ - add.w ip, r3, r1 │ │ │ │ - rsb fp, r6, #0 │ │ │ │ vmla.f32 q15, q3, q7 │ │ │ │ vmls.f32 q11, q2, q7 │ │ │ │ vmov.f32 q7, #0.25 @ 0x3e800000 │ │ │ │ + vmls.f32 q10, q7, q4 │ │ │ │ veor q15, q15, q0 │ │ │ │ veor q11, q11, q0 │ │ │ │ - vmls.f32 q10, q7, q4 │ │ │ │ vrev64.32 q15, q15 │ │ │ │ vrev64.32 q11, q11 │ │ │ │ vadd.f32 q1, q13, q10 │ │ │ │ vsub.f32 q10, q10, q13 │ │ │ │ vsub.f32 q13, q1, q15 │ │ │ │ vadd.f32 q15, q15, q1 │ │ │ │ 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r3, r1 │ │ │ │ vmls.f32 q10, q2, q6 │ │ │ │ + vmls.f32 q13, q7, q14 │ │ │ │ vmla.f32 q9, q3, q6 │ │ │ │ + veor q10, q10, q0 │ │ │ │ vsub.f32 q11, q13, q8 │ │ │ │ + vrev64.32 q10, q10 │ │ │ │ vadd.f32 q8, q8, q13 │ │ │ │ - veor q10, q10, q0 │ │ │ │ veor q9, q9, q0 │ │ │ │ - vrev64.32 q10, q10 │ │ │ │ - vrev64.32 q9, q9 │ │ │ │ vadd.f32 q12, q10, q11 │ │ │ │ + vrev64.32 q9, q9 │ │ │ │ vsub.f32 q10, q11, q10 │ │ │ │ vst1.32 {d25}, [ip] │ │ │ │ vst1.32 {d24}, [r3] │ │ │ │ - add r3, r6 │ │ │ │ vsub.f32 q12, q8, q9 │ │ │ │ - add.w r6, r3, r1 │ │ │ │ + add r3, lr │ │ │ │ + add.w ip, r3, r1 │ │ │ │ vadd.f32 q9, q9, q8 │ │ │ │ - vst1.32 {d25}, [r6] │ │ │ │ - vst1.32 {d24}, [r3], r9 │ │ │ │ - add.w r6, r3, r1 │ │ │ │ - vst1.32 {d21}, [r6] │ │ │ │ + vst1.32 {d25}, [ip] │ │ │ │ + vst1.32 {d24}, [r3], sl │ │ │ │ + add.w ip, r3, r1 │ │ │ │ + vst1.32 {d21}, [ip] │ │ │ │ vst1.32 {d20}, [r3], fp │ │ │ │ - add.w r6, r3, r1 │ │ │ │ - vst1.32 {d19}, [r6] │ │ │ │ + add.w ip, r3, r1 │ │ │ │ + vst1.32 {d19}, [ip] │ │ │ │ vst1.32 {d18}, [r3] │ │ │ │ ldr r3, [sp, #20] │ │ │ │ add r0, r3 │ │ │ │ - ldr r3, [sp, #24] │ │ │ │ + ldr r3, [sp, #28] │ │ │ │ eor.w r5, r5, r3 │ │ │ │ eor.w r4, r4, r3 │ │ │ │ - bgt.w 907ee │ │ │ │ + ldr r3, [sp, #16] │ │ │ │ + sub.w r3, r3, #2 │ │ │ │ + cmp r3, #0 │ │ │ │ + str r3, [sp, #16] │ │ │ │ + bgt.w 9838e │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ vpop {d8-d15} │ │ │ │ - ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ + ldrd r4, r5, [sp] │ │ │ │ + ldrd r6, r7, [sp, #8] │ │ │ │ + ldrd r8, r9, [sp, #16] │ │ │ │ + ldrd sl, fp, [sp, #24] │ │ │ │ + add sp, #32 │ │ │ │ + ldr.w pc, [sp], #4 │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ subs r7, #22 │ │ │ │ ldrb r0, [r3, #4] │ │ │ │ @@ -159622,1003 +163324,1038 @@ │ │ │ │ strh r0, [r0, #0] │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ subs r5, r7, r6 │ │ │ │ subs r7, #15 │ │ │ │ - b.n 902c4 │ │ │ │ - movs r6, r0 │ │ │ │ + lsrs r0, r6, #1 │ │ │ │ + movs r7, r0 │ │ │ │ lsls r0, r3, #16 │ │ │ │ ... │ │ │ │ │ │ │ │ -00090a9c : │ │ │ │ - ldr r2, [pc, #8] @ (90aa8 ) │ │ │ │ - ldr r1, [pc, #12] @ (90aac ) │ │ │ │ +0009865c : │ │ │ │ + ldr r2, [pc, #8] @ (98668 ) │ │ │ │ + ldr r1, [pc, #12] @ (9866c ) │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ b.w f968 │ │ │ │ - add r6, sp, #272 @ 0x110 │ │ │ │ + bcs.n 98574 │ │ │ │ movs r6, r0 │ │ │ │ - stc2l 15, cr15, [fp], #1020 @ 0x3fc │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - ldr.w r3, [pc, #1104] @ 90f08 │ │ │ │ + ldc2 15, cr15, [fp], #1020 @ 0x3fc │ │ │ │ + str.w r4, [sp, #-36]! │ │ │ │ + strd r5, r6, [sp, #4] │ │ │ │ + strd r7, r8, [sp, #12] │ │ │ │ + strd r9, sl, [sp, #20] │ │ │ │ + strd fp, lr, [sp, #28] │ │ │ │ vpush {d8-d15} │ │ │ │ - sub sp, #12 │ │ │ │ + sub sp, #20 │ │ │ │ + ldr.w r3, [pc, #1096] @ 98ad4 │ │ │ │ + ldrd r6, lr, [sp, #128] @ 0x80 │ │ │ │ + ldrd r8, r4, [sp, #120] @ 0x78 │ │ │ │ add r3, pc │ │ │ │ - ldrd r6, r9, [sp, #120] @ 0x78 │ │ │ │ - ldrd r1, r4, [sp, #112] @ 0x70 │ │ │ │ + ldr r5, [sp, #136] @ 0x88 │ │ │ │ cmp r6, #0 │ │ │ │ - ldr r5, [sp, #128] @ 0x80 │ │ │ │ - ble.w 90fdc │ │ │ │ + ble.w 98bca │ │ │ │ + mov.w r1, lr, lsl #3 │ │ │ │ mov.w ip, r5, lsl #2 │ │ │ │ - mov.w fp, r5, lsl #3 │ │ │ │ - ldr.w r5, [pc, #1072] @ 90f0c │ │ │ │ - mov.w r7, r9, lsl #2 │ │ │ │ - mov.w r9, r9, lsl #3 │ │ │ │ + mov.w r7, lr, lsl #2 │ │ │ │ + str r1, [sp, #4] │ │ │ │ + mov.w r1, r5, lsl #3 │ │ │ │ + ldr.w r5, [pc, #1060] @ 98ad8 │ │ │ │ + str r1, [sp, #8] │ │ │ │ + mov r1, r8 │ │ │ │ ldr r3, [r3, r5] │ │ │ │ - str.w r9, [sp, #4] │ │ │ │ - ldr.w r8, [r3] │ │ │ │ + ldr.w fp, [r3] │ │ │ │ + str.w fp, [sp, #12] │ │ │ │ mov r3, r0 │ │ │ │ - lsls r5, r1, #2 │ │ │ │ - mvn.w r9, #19 │ │ │ │ - vldr s24, [pc, #1016] @ 90ef0 │ │ │ │ - vldr s25, [pc, #1016] @ 90ef4 │ │ │ │ - subs r6, #2 │ │ │ │ + mov.w r5, r1, lsl #2 │ │ │ │ + vldr s24, [pc, #1012] @ 98ac0 │ │ │ │ + mov.w fp, r4, lsl #3 │ │ │ │ + sub.w r6, r6, #2 │ │ │ │ vld1.32 {d16}, [r3], r7 │ │ │ │ cmp r6, #0 │ │ │ │ - vldr s26, [pc, #1008] @ 90ef8 │ │ │ │ - vldr s27, [pc, #1008] @ 90efc │ │ │ │ + vldr s25, [pc, #996] @ 98ac4 │ │ │ │ + vldr s26, [pc, #996] @ 98ac8 │ │ │ │ vld1.32 {d6}, [r3] │ │ │ │ add.w r3, r0, r5 │ │ │ │ mov lr, r3 │ │ │ │ - vldr s28, [pc, #996] @ 90f00 │ │ │ │ - vldr s29, [pc, #996] @ 90f04 │ │ │ │ + vldr s27, [pc, #988] @ 98acc │ │ │ │ + vldr s28, [pc, #988] @ 98ad0 │ │ │ │ vorr d7, d6, d6 │ │ │ │ vorr d6, d16, d16 │ │ │ │ vld1.32 {d16}, [lr], r7 │ │ │ │ - vldr s30, [pc, #1008] @ 90f20 │ │ │ │ - vldr s31, [pc, #1000] @ 90f1c │ │ │ │ + vldr s29, [pc, #1000] @ 98aec │ │ │ │ vorr q14, q3, q3 │ │ │ │ + vldr s30, [pc, #1000] @ 98af4 │ │ │ │ vld1.32 {d17}, [lr] │ │ │ │ - mov.w lr, #36 @ 0x24 │ │ │ │ - mla r3, lr, r1, r3 │ │ │ │ - mov lr, r3 │ │ │ │ - mla r3, r9, r1, r3 │ │ │ │ - vld1.32 {d2}, [lr], r7 │ │ │ │ - vld1.32 {d18}, [lr] │ │ │ │ - mov lr, r3 │ │ │ │ + mov.w lr, r1, lsl #3 │ │ │ │ + add.w r8, lr, r1 │ │ │ │ + vldr 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│ │ │ │ + vld1.32 {d17}, [r9] │ │ │ │ + add.w r9, r1, r1, lsl #1 │ │ │ │ + add.w r3, r3, r9, lsl #2 │ │ │ │ + mov r9, r3 │ │ │ │ sub.w r3, r3, r1, lsl #4 │ │ │ │ - vld1.32 {d8}, [r5], r7 │ │ │ │ - vld1.32 {d18}, [r5] │ │ │ │ - mov r5, r3 │ │ │ │ + vld1.32 {d8}, [r9], r7 │ │ │ │ + vld1.32 {d18}, [r9] │ │ │ │ + mov r9, r3 │ │ │ │ vorr d9, d18, d18 │ │ │ │ - vld1.32 {d18}, [r5], r7 │ │ │ │ + vld1.32 {d18}, [r9], r7 │ │ │ │ vadd.f32 q12, q8, q4 │ │ │ │ vsub.f32 q4, q4, q8 │ │ │ │ - vld1.32 {d16}, [r5] │ │ │ │ - mov.w r5, #20 │ │ │ │ + vld1.32 {d16}, [r9] │ │ │ │ + add.w r9, r5, r1 │ │ │ │ + sub.w r5, r1, r5 │ │ │ │ + add.w r3, r3, r9, lsl #2 │ │ │ │ + mov r9, r3 │ │ │ │ + add.w r5, r3, r5, lsl #3 │ │ │ │ + vld1.32 {d10}, [r9], r7 │ │ │ │ + mov r3, r5 │ │ │ │ + add.w r5, r5, lr, lsl #2 │ │ │ │ vorr d19, d16, d16 │ │ │ │ - mla r3, r5, r1, r3 │ │ │ │ - mov r5, r3 │ │ │ │ - vld1.32 {d10}, [r5], r7 │ │ │ │ - vld1.32 {d16}, [r5] │ │ │ │ - mvn.w r5, #23 │ │ │ │ - mla r3, r5, r1, r3 │ │ │ │ + vld1.32 {d17}, [r5], r7 │ │ │ │ + vld1.32 {d16}, [r9] │ │ │ │ + mov.w r9, r4, lsl #2 │ │ │ │ vorr d11, d16, d16 │ │ │ │ - mov r5, r3 │ │ │ │ + vld1.32 {d16}, [r3], r7 │ │ │ │ vadd.f32 q15, q9, q5 │ │ │ │ vsub.f32 q5, q5, q9 │ │ │ │ - vld1.32 {d16}, [r5], r7 │ │ │ │ + vld1.32 {d26}, [r3] │ │ │ │ vadd.f32 q9, q12, q11 │ │ │ │ - vld1.32 {d26}, [r5] │ │ │ │ - mov.w r5, #28 │ │ │ │ - vadd.f32 q9, q15, q9 │ │ │ │ - mla r3, r5, r1, r3 │ │ │ │ + add.w r3, r2, ip │ │ │ │ vorr d27, d26, d26 │ │ │ │ vorr d26, d16, d16 │ │ │ │ - mul.w r5, r4, r5 │ │ │ │ - eor.w r1, r1, r8 │ │ │ │ - vld1.32 {d17}, [r3], r7 │ │ │ │ - vld1.32 {d16}, [r3] │ │ │ │ - add.w r3, r2, ip │ │ │ │ + vld1.32 {d16}, [r5] │ │ │ │ + vadd.f32 q9, q15, q9 │ │ │ │ + sub.w r5, fp, r4 │ │ │ │ + mov.w r5, r5, lsl #2 │ │ │ │ vswp d16, d17 │ │ │ │ vadd.f32 q2, q13, q8 │ │ │ │ vsub.f32 q8, q8, q13 │ │ │ │ vdup.32 q13, d12[1] │ │ │ │ vadd.f32 q9, q2, q9 │ │ │ │ vadd.f32 q9, q10, q9 │ │ │ │ vadd.f32 q9, q3, q9 │ │ │ │ vst1.32 {d19}, [r3] │ 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r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ - cbz r7, 90ee4 │ │ │ │ + cbz r7, 98ab4 │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ - cbz r7, 90ee8 │ │ │ │ + cbz r7, 98ab8 │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ - cbz r7, 90eec │ │ │ │ + cbz r7, 98abc │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ - cbz r7, 90ef0 │ │ │ │ + cbz r7, 98ac0 │ │ │ │ subs r6, #212 @ 0xd4 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #87 @ 0x57 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #87 @ 0x57 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #87 @ 0x57 │ │ │ │ ldrb r4, [r4, r1] │ │ │ │ subs r7, #87 @ 0x57 │ │ │ │ subs r7, #64 @ 0x40 │ │ │ │ subs r6, #144 @ 0x90 │ │ │ │ str r0, [r6, #76] @ 0x4c │ │ │ │ subs r7, #125 @ 0x7d │ │ │ │ - ble.n 90e44 │ │ │ │ + ble.n 98a14 │ │ │ │ subs r7, #104 @ 0x68 │ │ │ │ str r0, [r6, #116] @ 0x74 │ │ │ │ subs r7, #10 │ │ │ │ ldrb r6, [r1, #3] │ │ │ │ subs r7, #65 @ 0x41 │ │ │ │ - add r4, pc, #976 @ (adr r4, 912d8 ) │ │ │ │ - subs r7, #39 @ 0x27 │ │ │ │ - b.n 910f8 │ │ │ │ - movs r6, r0 │ │ │ │ + lsls r6, r3, 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[r8], lr │ │ │ │ - vld1.32 {d18}, [fp], lr │ │ │ │ - vld1.32 {d16}, [r8] │ │ │ │ - mov.w r8, r4, lsl #4 │ │ │ │ - add r3, r8 │ │ │ │ + vld1.32 {d16}, [lr] │ │ │ │ + mov.w lr, r4, lsl #4 │ │ │ │ + add r3, lr │ │ │ │ vorr d29, d16, d16 │ │ │ │ - vld1.32 {d16}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - add r3, r9 │ │ │ │ + vld1.32 {d16}, [r9] │ │ │ │ + mov r9, r3 │ │ │ │ + add r3, r8 │ │ │ │ vorr d19, d16, d16 │ │ │ │ - vld1.32 {d16}, [fp], lr │ │ │ │ - vld1.32 {d17}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ + vld1.32 {d16}, [r9], r7 │ │ │ │ + vld1.32 {d17}, [r9] │ │ │ │ + mov r9, r3 │ │ │ │ sub.w r3, r3, r4, lsl #5 │ │ │ │ + vld1.32 {d20}, [r9], r7 │ │ │ │ vadd.f32 q11, q9, q8 │ │ │ │ - vld1.32 {d20}, [fp], lr │ │ │ │ vsub.f32 q8, q8, q9 │ │ │ │ - vld1.32 {d18}, [fp] │ │ │ │ - mov fp, r3 │ │ │ │ - vadd.f32 q12, q13, q11 │ │ │ │ + vld1.32 {d18}, [r9] │ │ │ │ + mov r9, r3 │ │ │ │ add.w r3, r3, r4, lsl #2 │ │ │ │ + vadd.f32 q12, q13, q11 │ │ │ │ vmls.f32 q13, q4, q11 │ │ │ │ vorr d21, d18, d18 │ │ │ │ - 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q6, q8 │ │ │ │ + vld1.32 {d18}, [ip] │ │ │ │ + mov ip, r3 │ │ │ │ + add r3, lr │ │ │ │ vorr d29, d18, d18 │ │ │ │ - vld1.32 {d18}, [r9], lr │ │ │ │ - vld1.32 {d26}, [r9] │ │ │ │ - mov r9, r3 │ │ │ │ + vld1.32 {d18}, [ip], r7 │ │ │ │ + vld1.32 {d26}, [ip] │ │ │ │ + mov ip, r3 │ │ │ │ + mla r3, r6, r4, r3 │ │ │ │ vorr d27, d26, d26 │ │ │ │ vorr d26, d18, d18 │ │ │ │ - vld1.32 {d18}, [r9], lr │ │ │ │ - vld1.32 {d19}, [r9] │ │ │ │ - mvn.w r9, #39 @ 0x27 │ │ │ │ + vld1.32 {d18}, [ip], r7 │ │ │ │ + vld1.32 {d19}, [ip] │ │ │ │ + mov ip, r3 │ │ │ │ + add r3, lr │ │ │ │ + add.w lr, r8, r5 │ │ │ │ + mov.w lr, lr, lsl #2 │ │ │ │ vadd.f32 q0, q13, q9 │ │ │ │ - mla r3, r9, r4, r3 │ │ │ │ vsub.f32 q9, q9, q13 │ │ │ │ - eor.w r4, r4, r6 │ │ │ │ - mov r9, r3 │ │ │ │ - add r3, r8 │ │ │ │ - vld1.32 {d27}, [r9], lr │ │ │ │ - vld1.32 {d26}, [r3], lr │ │ │ │ - vld1.32 {d30}, [r9] │ │ │ │ + vld1.32 {d27}, [ip], r7 │ │ │ │ + vld1.32 {d26}, [r3], r7 │ │ │ │ + vld1.32 {d30}, [ip] │ │ │ │ vorr d31, d30, d30 │ │ │ │ vorr d30, d27, d27 │ │ │ │ vld1.32 {d27}, [r3] │ │ │ │ - mov.w r3, #36 @ 0x24 │ │ │ │ + add.w r3, r2, lr │ │ │ │ + add.w ip, r3, r1 │ │ │ │ vadd.f32 q7, q15, q13 │ │ │ │ - mul.w r9, r3, r5 │ │ │ │ vsub.f32 q13, q13, q15 │ │ │ │ vadd.f32 q15, q11, q0 │ │ │ │ - add.w r3, r2, r9 │ │ │ │ vmls.f32 q11, q4, q0 │ │ │ │ - add.w r8, r3, r1 │ │ │ │ vadd.f32 q5, q14, q7 │ │ │ │ vadd.f32 q1, q9, q13 │ │ │ │ vsub.f32 q9, q9, q13 │ │ │ │ vsub.f32 q0, q12, q3 │ │ │ │ - vsub.f32 q13, q15, q5 │ │ │ │ vmls.f32 q14, q4, q7 │ │ │ │ + vsub.f32 q13, q15, q5 │ │ │ │ vadd.f32 q12, q12, q3 │ │ │ │ vadd.f32 q15, q15, q5 │ │ │ │ - veor q13, q13, q2 │ │ │ │ vmul.f32 q9, q6, q9 │ │ │ │ + veor q13, q13, q2 │ │ │ │ vrev64.32 q13, q13 │ │ │ │ vsub.f32 q7, q0, q13 │ │ │ │ vadd.f32 q0, q0, q13 │ │ │ │ vsub.f32 q13, q12, q15 │ │ │ │ vadd.f32 q12, q12, q15 │ │ │ │ vsub.f32 q15, q11, q14 │ │ │ │ - vst1.32 {d15}, [r8] │ │ │ │ - mvn.w r8, #23 │ │ │ │ - vst1.32 {d14}, [r3] │ │ │ │ vadd.f32 q11, q11, q14 │ │ │ │ - mul.w r8, r8, r5 │ │ │ │ - add r3, r8 │ │ │ │ + vst1.32 {d15}, [ip] │ │ │ │ + sub.w ip, r5, r9 │ │ │ │ + mov.w ip, ip, lsl #3 │ │ │ │ + vst1.32 {d14}, [r3] │ │ │ │ + add r3, ip │ │ │ │ add.w sl, r3, r1 │ │ │ │ vst1.32 {d1}, [sl] │ │ │ │ - rsb sl, r8, #0 │ │ │ │ + rsb sl, ip, #0 │ │ │ │ vst1.32 {d0}, [r3] │ │ │ │ - mla r3, fp, r5, r3 │ │ │ │ + add.w r3, r3, fp, lsl #2 │ │ │ │ add.w fp, r3, r1 │ │ │ │ vst1.32 {d27}, [fp] │ │ │ │ add.w fp, r2, r1 │ │ │ │ vst1.32 {d26}, [r3] │ │ │ │ - sub.w r3, r3, r5, lsl #2 │ │ │ │ + sub.w r3, r3, r9 │ │ │ │ vst1.32 {d25}, [fp] │ │ │ │ - add.w fp, r3, r1 │ │ │ │ + add.w r9, r3, r1 │ │ │ │ vld1.64 {d0-d1}, [sp :64] │ │ │ │ - vst1.32 {d24}, [r2], r7 │ │ │ │ vldr d6, [sp, #16] │ │ │ │ vldr d7, [sp, #24] │ │ │ │ + ldr r6, [sp, #40] @ 0x28 │ │ │ │ + vst1.32 {d24}, [r2], r6 │ │ │ │ vsub.f32 q12, q0, q3 │ │ │ │ vsub.f32 q13, q12, q9 │ │ │ │ vadd.f32 q12, q12, q9 │ │ │ │ vadd.f32 q9, q8, q15 │ │ │ │ vsub.f32 q8, q8, q15 │ │ │ │ veor q9, q9, q2 │ │ │ │ veor q8, q8, q2 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