--- /srv/rebuilderd/tmp/rebuilderdMpfUWX/inputs/scip_10.1.0+ds-2_armhf.deb +++ /srv/rebuilderd/tmp/rebuilderdMpfUWX/out/scip_10.1.0+ds-2_armhf.deb ├── file list │ @@ -1,3 +1,3 @@ │ -rw-r--r-- 0 0 0 4 2026-09-21 18:57:56.000000 debian-binary │ -rw-r--r-- 0 0 0 1068 2026-09-21 18:57:56.000000 control.tar.xz │ --rw-r--r-- 0 0 0 5022960 2026-09-21 18:57:56.000000 data.tar.xz │ +-rw-r--r-- 0 0 0 5022060 2026-09-21 18:57:56.000000 data.tar.xz ├── control.tar.xz │ ├── control.tar │ │ ├── ./md5sums │ │ │ ├── ./md5sums │ │ │ │┄ Files differ ├── data.tar.xz │ ├── data.tar │ │ ├── file list │ │ │ @@ -6,8 +6,8 @@ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2026-09-21 18:57:56.000000 ./usr/share/doc/ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2026-09-21 18:57:56.000000 ./usr/share/doc/scip/ │ │ │ -rw-r--r-- 0 root (0) root (0) 1279 2026-09-21 18:57:56.000000 ./usr/share/doc/scip/changelog.Debian.gz │ │ │ -rw-r--r-- 0 root (0) root (0) 195157 2026-09-17 15:14:39.000000 ./usr/share/doc/scip/changelog.gz │ │ │ -rw-r--r-- 0 root (0) root (0) 6596 2026-09-21 18:57:56.000000 ./usr/share/doc/scip/copyright │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2026-09-21 18:57:56.000000 ./usr/share/man/ │ │ │ drwxr-xr-x 0 root (0) root (0) 0 2026-09-21 18:57:56.000000 ./usr/share/man/man1/ │ │ │ --rw-r--r-- 0 root (0) root (0) 1586 2026-09-21 18:57:56.000000 ./usr/share/man/man1/scip.1.gz │ │ │ +-rw-r--r-- 0 root (0) root (0) 1592 2026-09-21 18:57:56.000000 ./usr/share/man/man1/scip.1.gz │ │ ├── ./usr/bin/scip │ │ │┄ File has been modified after NT_GNU_BUILD_ID has been applied. │ │ │ ├── readelf --wide --program-header {} │ │ │ │ @@ -1,23 +1,23 @@ │ │ │ │ │ │ │ │ Elf file type is DYN (Position-Independent Executable file) │ │ │ │ Entry point 0x18da5 │ │ │ │ There are 11 program headers, starting at offset 52 │ │ │ │ │ │ │ │ Program Headers: │ │ │ │ Type Offset VirtAddr PhysAddr FileSiz MemSiz Flg Align │ │ │ │ - ARM_EXIDX 0xa0cdb4 0x00a0cdb4 0x00a0cdb4 0x080f0 0x080f0 R 0x4 │ │ │ │ + ARM_EXIDX 0xa0cdbc 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Segment Sections... │ │ │ │ 00 .ARM.exidx │ │ │ ├── readelf --wide --sections {} │ │ │ │ @@ -12,19 +12,19 @@ │ │ │ │ [ 7] .gnu.version_r VERNEED 00006a0c 006a0c 000210 00 A 5 6 4 │ │ │ │ [ 8] .rel.dyn REL 00006c1c 006c1c 00e4f8 08 A 4 0 4 │ │ │ │ [ 9] .rel.plt REL 00015114 015114 000e08 08 AI 4 25 4 │ │ │ │ [10] .init PROGBITS 00015f1c 015f1c 00000c 00 AX 0 0 4 │ │ │ │ [11] .plt PROGBITS 00015f28 015f28 001668 04 AX 0 0 4 │ │ │ │ [12] .text PROGBITS 00017590 017590 93c3f8 00 AX 0 0 8 │ │ │ │ [13] .fini PROGBITS 00953988 953988 000008 00 AX 0 0 4 │ │ │ │ - [14] .rodata PROGBITS 00953990 953990 0806b8 00 A 0 0 8 │ │ │ │ - [15] .ARM.extab PROGBITS 009d4048 9d4048 038d6a 00 A 0 0 4 │ │ │ │ - [16] .ARM.exidx ARM_EXIDX 00a0cdb4 a0cdb4 0080f0 00 AL 12 0 4 │ │ │ │ - [17] .eh_frame PROGBITS 00a14ea4 a14ea4 000004 00 A 0 0 4 │ │ │ │ - [18] .note.ABI-tag NOTE 00a14ea8 a14ea8 000020 00 A 0 0 4 │ │ │ │ + [14] .rodata PROGBITS 00953990 953990 0806c0 00 A 0 0 8 │ │ │ │ + [15] .ARM.extab PROGBITS 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asr #27 │ │ │ │ + addseq fp, sl, r4, ror lr │ │ │ │ + addseq fp, sl, sl, lsl #29 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb6f130 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blmi 15bf18 │ │ │ │ rscsvc pc, r0, #1325400064 @ 0x4f000000 │ │ │ │ stmdami r5, {r2, r8, fp, lr} │ │ │ │ ldrbtmi r4, [r9], #-1147 @ 0xfffffb85 │ │ │ │ @ instruction: 0xf7fe4478 │ │ │ │ svclt 0x0000e9f8 │ │ │ │ - addseq fp, sl, r0, lsl #29 │ │ │ │ - addseq fp, sl, r6, lsl #30 │ │ │ │ - addseq fp, sl, r4, lsr #30 │ │ │ │ + addseq fp, sl, r4, lsl #29 │ │ │ │ + addseq fp, sl, sl, lsl #30 │ │ │ │ + addseq fp, sl, r8, lsr #30 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb6f160 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blmi 15bf48 │ │ │ │ sbcsvc pc, r3, #1325400064 @ 0x4f000000 │ │ │ │ stmdami r5, {r2, r8, fp, lr} │ │ │ │ ldrbtmi r4, [r9], #-1147 @ 0xfffffb85 │ │ │ │ @ instruction: 0xf7fe4478 │ │ │ │ svclt 0x0000e9e0 │ │ │ │ - addseq fp, sl, ip, lsl #30 │ │ │ │ - @ instruction: 0x009abed6 │ │ │ │ - addseq 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pc} │ │ │ │ - addseq fp, sl, r6, ror #31 │ │ │ │ - addseq fp, sl, ip, ror lr │ │ │ │ - addseq ip, sl, r6, rrx │ │ │ │ + addseq fp, sl, sl, ror #31 │ │ │ │ + addseq fp, sl, r0, lsl #29 │ │ │ │ + addseq ip, sl, sl, rrx │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb6f1e8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blmi 11bfd0 │ │ │ │ stmdbmi r4, {r0, r2, r3, r4, r5, r9, sp} │ │ │ │ ldrbtmi r4, [fp], #-2052 @ 0xfffff7fc │ │ │ │ ldrbtmi r4, [r8], #-1145 @ 0xfffffb87 │ │ │ │ ldmib ip, {r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ - addseq ip, sl, r6, asr #32 │ │ │ │ - addseq fp, sl, r0, asr #15 │ │ │ │ - addseq fp, sl, sl, lsr #19 │ │ │ │ + addseq ip, sl, sl, asr #32 │ │ │ │ + addseq fp, sl, r4, asr #15 │ │ │ │ + addseq fp, sl, lr, lsr #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb6f214 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blmi 11bffc │ │ │ │ stmdbmi r4, {r0, r1, r3, r4, r5, r6, r9, sp} │ │ │ │ ldrbtmi r4, [fp], #-2052 @ 0xfffff7fc │ │ │ │ ldrbtmi r4, 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│ + addseq fp, r6, ip, lsl #10 │ │ │ │ + addseq r6, r5, r8, lsl #2 │ │ │ │ + addseq r6, r5, lr, ror r2 │ │ │ │ + ldrsheq r6, [r5], r0 │ │ │ │ + @ instruction: 0x009565b0 │ │ │ │ strdeq r1, [r0], -r0 │ │ │ │ andseq r7, r8, sp, lsl #17 │ │ │ │ adceq r8, r1, lr, asr #3 │ │ │ │ strhteq r7, [r1], r4 │ │ │ │ - addseq fp, r6, r4, ror r4 │ │ │ │ - addseq r6, r5, r0, ror r0 │ │ │ │ - addseq fp, r6, r8, asr r4 │ │ │ │ - addseq r6, r5, r4, asr r0 │ │ │ │ - addseq fp, r6, r8, lsr #8 │ │ │ │ - addseq r6, r5, r4, lsr #32 │ │ │ │ - addseq fp, r6, ip, lsl #8 │ │ │ │ - addseq r6, r5, r2 │ │ │ │ + addseq fp, r6, r8, ror r4 │ │ │ │ + addseq r6, r5, r4, ror r0 │ │ │ │ + addseq fp, r6, ip, asr r4 │ │ │ │ + addseq r6, r5, r8, asr r0 │ │ │ │ + addseq fp, r6, ip, lsr #8 │ │ │ │ + addseq r6, r5, r8, lsr #32 │ │ │ │ + addseq fp, r6, r0, lsl r4 │ │ │ │ + addseq r6, r5, r6 │ │ │ │ bmi 16b380 │ │ │ │ ldmpl fp, {r0, r1, r3, r4, r5, r6, sl, lr} │ │ │ │ bfieq r6, sl, #16, #3 │ │ │ │ andcs fp, r1, #92, 30 @ 0x170 │ │ │ │ @ instruction: 0x4770601a │ │ │ │ ldrdeq r5, [r1], ip @ │ │ │ │ andeq r0, r0, r8, lsl #29 │ │ │ │ @@ -1190,15 +1190,15 @@ │ │ │ │ ldmdavs sl, {r0, r1, r3, r5, r6, r7, fp, ip, lr} │ │ │ │ ldrle r0, [r9, #-2001] @ 0xfffff82f │ │ │ │ stmiapl fp!, {r0, r1, r3, r5, r8, r9, fp, lr}^ │ │ │ │ bfieq r6, sl, #16, #3 │ │ │ │ andcs fp, r1, #92, 30 @ 0x170 │ │ │ │ andlt r6, r3, sl, lsl r0 │ │ │ │ tstcs r1, r0, lsr sp │ │ │ │ - blmi 9f0894 │ │ │ │ + blmi 9f0894 │ │ │ │ strtmi r5, [r0], -ip, ror #17 │ │ │ │ @ instruction: 0xf1f6f32d │ │ │ │ bmi 9ab4d0 │ │ │ │ ldrbtmi r4, [sl], #-1568 @ 0xfffff9e0 │ │ │ │ movwls r5, #2283 @ 0x8eb │ │ │ │ @ instruction: 0xf7fe4619 │ │ │ │ ldrb lr, [r6, r4, lsr #20] │ │ │ │ @@ -1283,15 +1283,15 @@ │ │ │ │ ldmdavs sl, {r0, r1, r3, r5, r6, r7, fp, ip, lr} │ │ │ │ ldrle r0, [r9, #-2001] @ 0xfffff82f │ │ │ │ stmiapl fp!, {r0, r1, r3, r5, r8, r9, fp, lr}^ │ │ │ │ bfieq r6, sl, #16, #3 │ │ │ │ andcs fp, r1, #92, 30 @ 0x170 │ │ │ │ andlt r6, r3, sl, lsl r0 │ │ │ │ tstcs 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│ │ │ blx 9d1be │ │ │ │ addlt pc, r3, r1, lsl #8 │ │ │ │ stccs 6, cr4, [r1], {29} │ │ │ │ strcs fp, [r1], #-3896 @ 0xfffff0c8 │ │ │ │ @@ -1840,15 +1840,15 @@ │ │ │ │ andls r9, r1, r6, lsl #18 │ │ │ │ @ instruction: 0xf0054628 │ │ │ │ stmdami r4, {r0, r1, r2, r3, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ strtmi r9, [r2], -r1, lsl #22 │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ blls 99174 │ │ │ │ svclt 0x0000e7ef │ │ │ │ - @ instruction: 0x0093a9f8 │ │ │ │ + @ instruction: 0x0093a9fc │ │ │ │ ldrbmi fp, [r0, -r1, lsl #18]! │ │ │ │ tstcs r0, sl, lsl #12 │ │ │ │ mrclt 7, 5, APSR_nzcv, cr12, cr13, {7} │ │ │ │ ldrbmi fp, [r0, -r2, lsl #18]! │ │ │ │ blt ffbd7260 │ │ │ │ ldrbmi fp, [r0, -r2, lsl #18]! │ │ │ │ blt ffe57268 │ │ │ │ @@ -1871,15 +1871,15 @@ │ │ │ │ ldrtmi fp, [r9], -r9, asr #21 │ │ │ │ ldrtmi r9, [r0], -r1 │ │ │ │ cdp2 0, 13, cr15, cr0, cr5, {0} │ │ │ │ blls 6b2d0 │ │ │ │ ldrbtmi r4, [r8], #-1578 @ 0xfffff9d6 │ │ │ │ @ instruction: 0xff8af005 │ │ │ │ strb r9, [r8, r1, lsl #22]! │ │ │ │ - addseq sl, r3, r6, asr #18 │ │ │ │ + addseq sl, r3, sl, asr #18 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb704dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blx 5d266 │ │ │ │ addlt pc, r3, r2, lsl #4 │ │ │ │ @ instruction: 0x4604461f │ │ │ │ ldrmi r2, [r3], -r1, lsl #20 │ │ │ │ @@ -1896,15 +1896,15 @@ │ │ │ │ @ instruction: 0x4631ba97 │ │ │ │ ldrtmi r9, [r8], -r1 │ │ │ │ cdp2 0, 9, cr15, cr14, cr5, {0} │ │ │ │ blls 6b334 │ │ │ │ ldrbtmi r4, [r8], #-1578 @ 0xfffff9d6 │ │ │ │ @ instruction: 0xff58f005 │ │ │ │ strb r9, [r9, r1, lsl #22]! │ │ │ │ - addseq sl, r3, r2, ror #17 │ │ │ │ + addseq sl, r3, r6, ror #17 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb70540 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46030ff0 │ │ │ │ addlt r6, r3, r0, lsl #16 │ │ │ │ movwls fp, #4408 @ 0x1138 │ │ │ │ b 14d7348 │ │ │ │ @@ -1912,15 +1912,15 @@ │ │ │ │ andlt r6, r3, sl, lsl r0 │ │ │ │ strmi fp, [r8], -r0, lsl #26 │ │ │ │ @ instruction: 0xf0054611 │ │ │ │ stmdami r3, {r0, r2, r3, r4, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ andlt r4, r3, r8, ror r4 │ │ │ │ bl 1574e4 │ │ │ │ svclt 0x0036f005 │ │ │ │ - addseq sl, r3, r0, lsl r9 │ │ │ │ + addseq sl, r3, r4, lsl r9 │ │ │ │ orrlt r6, r2, r2, lsl #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb70584 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldrmi r9, [r0], -r1 │ │ │ │ b cd7388 │ │ │ │ @@ -1967,17 +1967,17 @@ │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ stmdbls r6, {r0, r1, r4, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf0054630 │ │ │ │ stmdami r5, {r0, r1, r2, r3, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ strtmi pc, [r0], -fp, asr #29 │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ - addseq sl, r3, r0, ror r8 │ │ │ │ - @ instruction: 0x0093a7d8 │ │ │ │ addseq sl, r3, r4, ror r8 │ │ │ │ + @ instruction: 0x0093a7dc │ │ │ │ + addseq sl, r3, r8, ror r8 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb70664 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46060ff0 │ │ │ │ stmdavs r0, {r4, r6, r7, r8, ip, sp, pc} │ │ │ │ @ instruction: 0xf1a6f2b4 │ │ │ │ cmnlt r8, r4, lsl #12 │ │ │ │ @@ -1993,15 +1993,15 @@ │ │ │ │ strmi lr, [r7], #-2502 @ 0xfffff63a │ │ │ │ ldcllt 2, cr6, [r0, #-464]! @ 0xfffffe30 │ │ │ │ ldrmi r4, [r1], -r8, lsl #12 │ │ │ │ ldc2l 0, cr15, [sl, #20] │ │ │ │ pop {r1, fp, lr} │ │ │ │ ldrbtmi r4, [r8], #-112 @ 0xffffff90 │ │ │ │ cdplt 0, 9, cr15, cr4, cr5, {0} │ │ │ │ - addseq sl, r3, lr, lsr #16 │ │ │ │ + addseq sl, r3, r2, lsr r8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb706c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r6, {r3, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ cmplt lr, #7340032 @ 0x700000 │ │ │ │ vshrn.i64 d6, q8, #12 │ │ │ │ @ instruction: 0x4604f175 │ │ │ │ @@ -2026,17 +2026,17 @@ │ │ │ │ ldrbtmi r4, [r8], #-248 @ 0xffffff08 │ │ │ │ cdplt 0, 5, cr15, cr12, cr5, {0} │ │ │ │ ldrmi r4, [r1], -r8, lsl #12 │ │ │ │ ldc2 0, cr15, [r8, #20] │ │ │ │ pop {r2, fp, lr} │ │ │ │ ldrbtmi r4, [r8], #-248 @ 0xffffff08 │ │ │ │ cdplt 0, 5, cr15, cr2, cr5, {0} │ │ │ │ - addseq sl, r3, r2, lsl #15 │ │ │ │ - addseq sl, r3, r6, asr r7 │ │ │ │ - addseq sl, r3, lr, asr #15 │ │ │ │ + addseq sl, r3, r6, lsl #15 │ │ │ │ + addseq sl, r3, sl, asr r7 │ │ │ │ + @ instruction: 0x0093a7d2 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ stmdavs r3, {r1, r2, r3, r4, r9, sl, lr}^ │ │ │ │ strmi fp, [r4], -r4, lsl #1 │ │ │ │ bvs 8c5a70 │ │ │ │ @@ -2148,17 +2148,17 @@ │ │ │ │ mvnvs r6, r1, ror #2 │ │ │ │ stmibvs r3, {r0, r3, r5, r8, r9, sl, sp, lr, pc} │ │ │ │ @ instruction: 0xe752005f │ │ │ │ strb r2, [ip, r0, lsl #4]! │ │ │ │ strb r6, [r3, -r1, lsl #1] │ │ │ │ rscscc pc, pc, #79 @ 0x4f │ │ │ │ svclt 0x0000e7e7 │ │ │ │ - @ instruction: 0x0093a5de │ │ │ │ - addseq sl, r3, r6, asr #10 │ │ │ │ - addseq sl, r3, r0, asr r6 │ │ │ │ + addseq sl, r3, r2, ror #11 │ │ │ │ + addseq sl, r3, sl, asr #10 │ │ │ │ + addseq sl, r3, r4, asr r6 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ stmdavs r3, {r0, r2, r3, r4, r9, sl, lr}^ │ │ │ │ strmi fp, [r4], -r5, lsl #1 │ │ │ │ cdpls 6, 0, cr4, cr12, cr9, {4} │ │ │ │ @@ -2275,17 +2275,17 @@ │ │ │ │ mvnvs r6, r3, ror #16 │ │ │ │ stmibvs r3, {r0, r5, r8, r9, sl, sp, lr, pc} │ │ │ │ @ instruction: 0xe752005f │ │ │ │ strb r2, [ip, r0, lsl #4]! │ │ │ │ ldr r6, [ip, -r1, lsl #1]! │ │ │ │ rscscc pc, pc, #79 @ 0x4f │ │ │ │ svclt 0x0000e7e7 │ │ │ │ - addseq sl, r3, r2, ror #7 │ │ │ │ - addseq sl, r3, sl, asr #6 │ │ │ │ - addseq sl, r3, r4, asr r4 │ │ │ │ + addseq sl, r3, r6, ror #7 │ │ │ │ + addseq sl, r3, lr, asr #6 │ │ │ │ + addseq sl, r3, r8, asr r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb70b34 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [ip], -r8, ror #31 │ │ │ │ addlt r6, r3, r9, lsl #16 │ │ │ │ stmdavs r3, {r0, r5, r7, r8, ip, sp, pc}^ │ │ │ │ andvs r4, fp, r2, lsl #12 │ │ │ │ @@ -2333,15 +2333,15 @@ │ │ │ │ ldmib sp, {r1, r2, r8, r9, sl, fp, sp, lr, pc}^ │ │ │ │ blcs 225f4 │ │ │ │ stmib r2, {r1, r2, r3, r5, r6, r7, r8, ip, lr, pc}^ │ │ │ │ stmib r2, {r0, r8, r9, ip, sp}^ │ │ │ │ stmib r2, {r0, r2, r8, r9, ip, sp}^ │ │ │ │ subsvs r3, r3, #469762048 @ 0x1c000000 │ │ │ │ svclt 0x0000e7ae │ │ │ │ - @ instruction: 0x0093a3d6 │ │ │ │ + @ instruction: 0x0093a3da │ │ │ │ mvnslt r6, sl, lsl #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb70c18 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [sp], -r8, ror #31 │ │ │ │ addlt r6, r3, r1, asr #16 │ │ │ │ bvs ff071a6c │ │ │ │ @@ -2444,17 +2444,17 @@ │ │ │ │ eorseq pc, r0, #268435460 @ 0x10000004 │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ @ instruction: 0x4638fb17 │ │ │ │ @ instruction: 0xf0054641 │ │ │ │ stmdami r4, {r0, r1, r4, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ strb pc, [r6, pc, lsl #22]! @ │ │ │ │ - ldrsheq sl, [r3], sl @ │ │ │ │ - addseq sl, r3, r0, rrx │ │ │ │ - @ instruction: 0x0093a1b4 │ │ │ │ + ldrsheq sl, [r3], lr │ │ │ │ + addseq sl, r3, r4, rrx │ │ │ │ + @ instruction: 0x0093a1b8 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ cmplt r8, #128, 12 @ 0x8000000 │ │ │ │ strpl pc, [r0, #1280] @ 0x500 │ │ │ │ stmibpl r0, {r8, sl, ip, sp, lr, pc} │ │ │ │ @@ -2479,15 +2479,15 @@ │ │ │ │ movwcs lr, #2504 @ 0x9c8 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ ldrmi r4, [r1], -r8, lsl #12 │ │ │ │ blx 3d5c58 >::resize(unsigned int)@@Base+0xf1074> │ │ │ │ pop {r1, fp, lr} │ │ │ │ ldrbtmi r4, [r8], #-2032 @ 0xfffff810 │ │ │ │ blt ff255c64 │ │ │ │ - addseq sl, r3, r6, asr r1 │ │ │ │ + addseq sl, r3, sl, asr r1 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrdls pc, [r0], -r0 │ │ │ │ @ instruction: 0xf1b94680 │ │ │ │ suble r0, r0, r0, lsl #30 │ │ │ │ @@ -2525,17 +2525,17 @@ │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ @ instruction: 0x4608ba77 │ │ │ │ @ instruction: 0xf0054611 │ │ │ │ stmdami r5, {r0, r1, r4, r5, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ svcmi 0x00f8e8bd │ │ │ │ @ instruction: 0xf0054478 │ │ │ │ svclt 0x0000ba6d │ │ │ │ - @ instruction: 0x00939fb8 │ │ │ │ - addseq r9, r3, ip, lsl #31 │ │ │ │ - addseq sl, r3, r4, asr #1 │ │ │ │ + @ instruction: 0x00939fbc │ │ │ │ + umullseq r9, r3, r0, pc @ │ │ │ │ + addseq sl, r3, r8, asr #1 │ │ │ │ vqdmlal.s q9, d0, d0 │ │ │ │ push {r0, r1, r2, r3, r6, r8, pc} │ │ │ │ @ instruction: 0xf44f4ff0 │ │ │ │ bl feb70f24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, asr #31 │ │ │ │ stmdble r2!, {r0, r1, r8, fp, sp}^ │ │ │ │ @@ -2747,20 +2747,20 @@ │ │ │ │ @ instruction: 0x210061b1 │ │ │ │ stmib r2, {r0, r4, r6, r7, r8, sp, lr}^ │ │ │ │ strb r1, [r3, r5, lsl #2]! │ │ │ │ ldrb r6, [r8, r1, lsl #1]! │ │ │ │ strpl pc, [r0, r4, lsl #10] │ │ │ │ stmpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ usat r3, #14, r0, lsl #14 │ │ │ │ - addseq r9, r3, r6, lsl #26 │ │ │ │ - addseq r9, r3, lr, ror #24 │ │ │ │ - addseq r9, r3, sl, ror sp │ │ │ │ - addseq r9, r3, sl, lsr #25 │ │ │ │ - addseq r9, r3, r2, lsl ip │ │ │ │ - addseq r9, r3, sl, lsr #25 │ │ │ │ + addseq r9, r3, sl, lsl #26 │ │ │ │ + addseq r9, r3, r2, ror ip │ │ │ │ + addseq r9, r3, lr, ror sp │ │ │ │ + addseq r9, r3, lr, lsr #25 │ │ │ │ + addseq r9, r3, r6, lsl ip │ │ │ │ + addseq r9, r3, lr, lsr #25 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ @ instruction: 0xf1b1b087 │ │ │ │ blle 1c9c0b0 │ │ │ │ svceq 0x0003f1b8 │ │ │ │ @@ -2978,20 +2978,20 @@ │ │ │ │ stmibpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ stmib r3, {r1, r3, r4, r6, r7, r8, sp, lr}^ │ │ │ │ str r2, [r0], r5, lsl #4 │ │ │ │ ldrb r6, [r3, sl, lsl #1]! │ │ │ │ strpl pc, [r0, r4, lsl #10] │ │ │ │ stmibpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ usat r3, #13, r0, lsl #14 │ │ │ │ - addseq r9, r3, r6, ror #18 │ │ │ │ - addseq r9, r3, lr, asr #17 │ │ │ │ - @ instruction: 0x009399da │ │ │ │ - addseq r9, r3, r4, lsl r9 │ │ │ │ - addseq r9, r3, ip, ror r8 │ │ │ │ - addseq r9, r3, r4, lsl r9 │ │ │ │ + addseq r9, r3, sl, ror #18 │ │ │ │ + @ instruction: 0x009398d2 │ │ │ │ + @ instruction: 0x009399de │ │ │ │ + addseq r9, r3, r8, lsl r9 │ │ │ │ + addseq r9, r3, r0, lsl #17 │ │ │ │ + addseq r9, r3, r8, lsl r9 │ │ │ │ @ instruction: 0xf101fb02 │ │ │ │ vqdmlal.s q9, d0, d0 │ │ │ │ push {r0, r2, r3, r6, r8, pc} │ │ │ │ @ instruction: 0xf44f4ff0 │ │ │ │ bl feb71648 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r3], r0 @ │ │ │ │ @@ -3203,20 +3203,20 @@ │ │ │ │ @ instruction: 0x210061b1 │ │ │ │ stmib r2, {r0, r4, r6, r7, r8, sp, lr}^ │ │ │ │ strb r1, [r3, r5, lsl #2]! │ │ │ │ ldrb r6, [r8, r1, lsl #1]! │ │ │ │ stmpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ ldrcc r4, [r0, -r7, asr #12] │ │ │ │ svclt 0x0000e6f0 │ │ │ │ - addseq r9, r3, r6, ror #11 │ │ │ │ - addseq r9, r3, lr, asr #10 │ │ │ │ - addseq r9, r3, sl, asr r6 │ │ │ │ - addseq r9, r3, sl, lsl #11 │ │ │ │ - @ instruction: 0x009394f2 │ │ │ │ - addseq r9, r3, sl, lsl #11 │ │ │ │ + addseq r9, r3, sl, ror #11 │ │ │ │ + addseq r9, r3, r2, asr r5 │ │ │ │ + addseq r9, r3, lr, asr r6 │ │ │ │ + addseq r9, r3, lr, lsl #11 │ │ │ │ + @ instruction: 0x009394f6 │ │ │ │ + addseq r9, r3, lr, lsl #11 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ blx c69ea │ │ │ │ @ instruction: 0xf1b8f801 │ │ │ │ ldcls 15, cr0, [r0], {-0} │ │ │ │ @@ -3436,20 +3436,20 @@ │ │ │ │ bicsvs r5, sl, r0, lsl #19 │ │ │ │ andcs lr, r5, #3194880 @ 0x30c000 │ │ │ │ addvs lr, sl, r0, lsl #13 │ │ │ │ @ instruction: 0xf504e7f3 │ │ │ │ @ instruction: 0xf5045780 │ │ │ │ ldrcc r5, [r0, -r0, lsl #19] │ │ │ │ svclt 0x0000e6ed │ │ │ │ - addseq r9, r3, r0, asr #4 │ │ │ │ - addseq r9, r3, r8, lsr #3 │ │ │ │ - @ instruction: 0x009392b4 │ │ │ │ - addseq r9, r3, lr, ror #3 │ │ │ │ - addseq r9, r3, r6, asr r1 │ │ │ │ - addseq r9, r3, lr, ror #3 │ │ │ │ + addseq r9, r3, r4, asr #4 │ │ │ │ + addseq r9, r3, ip, lsr #3 │ │ │ │ + @ instruction: 0x009392b8 │ │ │ │ + @ instruction: 0x009391f2 │ │ │ │ + addseq r9, r3, sl, asr r1 │ │ │ │ + @ instruction: 0x009391f2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r5], -r9, lsl #1 │ │ │ │ stmdbcs r0, {r1, r3, r7, r9, sl, lr} │ │ │ │ @ instruction: 0x81bcf000 │ │ │ │ @@ -3978,27 +3978,27 @@ │ │ │ │ @ instruction: 0x61b1b12e │ │ │ │ bicsvs r2, r1, r0, lsl #2 │ │ │ │ smlabtne r5, r2, r9, lr │ │ │ │ addvs lr, r1, r4, ror #15 │ │ │ │ @ instruction: 0xf505e7f8 │ │ │ │ ldrtmi r5, [r9], r0, lsl #15 │ │ │ │ @ instruction: 0xe6923710 │ │ │ │ - @ instruction: 0x00938cda │ │ │ │ - addseq r8, r3, r2, asr #24 │ │ │ │ - addseq r8, r3, lr, asr #26 │ │ │ │ - @ instruction: 0x00938df6 │ │ │ │ - addseq r8, r3, sl, lsl #21 │ │ │ │ - @ instruction: 0x009389f2 │ │ │ │ - @ instruction: 0x00938afe │ │ │ │ - addseq r8, r3, r8, lsr sl │ │ │ │ - addseq r8, r3, r0, lsr #19 │ │ │ │ - addseq r8, r3, r8, lsr sl │ │ │ │ - @ instruction: 0x009389f6 │ │ │ │ - addseq r8, r3, lr, asr r9 │ │ │ │ + @ instruction: 0x00938cde │ │ │ │ + addseq r8, r3, r6, asr #24 │ │ │ │ + addseq r8, r3, r2, asr sp │ │ │ │ + @ instruction: 0x00938dfa │ │ │ │ + addseq r8, r3, lr, lsl #21 │ │ │ │ @ instruction: 0x009389f6 │ │ │ │ + addseq r8, r3, r2, lsl #22 │ │ │ │ + addseq r8, r3, ip, lsr sl │ │ │ │ + addseq r8, r3, r4, lsr #19 │ │ │ │ + addseq r8, r3, ip, lsr sl │ │ │ │ + @ instruction: 0x009389fa │ │ │ │ + addseq r8, r3, r2, ror #18 │ │ │ │ + @ instruction: 0x009389fa │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r5], -r9, lsl #1 │ │ │ │ ldrmi r4, [pc], -fp, lsl #13 │ │ │ │ @ instruction: 0xf0002900 │ │ │ │ @@ -4512,27 +4512,27 @@ │ │ │ │ stmpl r0, {r0, r2, r8, sl, ip, sp, lr, pc} │ │ │ │ bpl fe059014 │ │ │ │ ldmdaeq r0, {r3, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf505e6aa │ │ │ │ @ instruction: 0xf5055880 │ │ │ │ @ instruction: 0xf1085a80 │ │ │ │ str r0, [sl, #-2064] @ 0xfffff7f0 │ │ │ │ - addseq r8, r3, r6, asr r4 │ │ │ │ - @ instruction: 0x009383be │ │ │ │ - addseq r8, r3, sl, asr #9 │ │ │ │ - addseq r8, r3, r6, ror r5 │ │ │ │ - addseq r8, r3, r0, lsr #4 │ │ │ │ - addseq r8, r3, r8, lsl #3 │ │ │ │ - umullseq r8, r3, r4, r2 │ │ │ │ - @ instruction: 0x009381d2 │ │ │ │ - addseq r8, r3, sl, lsr r1 │ │ │ │ - @ instruction: 0x009381d0 │ │ │ │ - umullseq r8, r3, r2, r1 │ │ │ │ - ldrsheq r8, [r3], sl │ │ │ │ - umullseq r8, r3, r2, r1 │ │ │ │ + addseq r8, r3, sl, asr r4 │ │ │ │ + addseq r8, r3, r2, asr #7 │ │ │ │ + addseq r8, r3, lr, asr #9 │ │ │ │ + addseq r8, r3, sl, ror r5 │ │ │ │ + addseq r8, r3, r4, lsr #4 │ │ │ │ + addseq r8, r3, ip, lsl #3 │ │ │ │ + umullseq r8, r3, r8, r2 │ │ │ │ + @ instruction: 0x009381d6 │ │ │ │ + addseq r8, r3, lr, lsr r1 │ │ │ │ + @ instruction: 0x009381d4 │ │ │ │ + umullseq r8, r3, r6, r1 │ │ │ │ + ldrsheq r8, [r3], lr │ │ │ │ + umullseq r8, r3, r6, r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ @ instruction: 0xf1b2b087 │ │ │ │ ldcls 8, cr0, [r0], {-0} │ │ │ │ blle 1cc0c64 │ │ │ │ @@ -4753,20 +4753,20 @@ │ │ │ │ stmibpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ stmib r3, {r1, r3, r4, r6, r7, r8, sp, lr}^ │ │ │ │ ldrbt r2, [ip], -r5, lsl #4 │ │ │ │ ldrb r6, [r3, r8, lsl #1]! │ │ │ │ strpl pc, [r0, r4, lsl #10] │ │ │ │ stmibpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ usat r3, #9, r0, lsl #14 │ │ │ │ - addseq r7, r3, ip, lsr #27 │ │ │ │ - addseq r7, r3, r4, lsl sp │ │ │ │ - addseq r7, r3, r0, lsr #28 │ │ │ │ - addseq r7, r3, sl, asr sp │ │ │ │ - addseq r7, r3, r2, asr #25 │ │ │ │ - addseq r7, r3, sl, asr sp │ │ │ │ + @ instruction: 0x00937db0 │ │ │ │ + addseq r7, r3, r8, lsl sp │ │ │ │ + addseq r7, r3, r4, lsr #28 │ │ │ │ + addseq r7, r3, lr, asr sp │ │ │ │ + addseq r7, r3, r6, asr #25 │ │ │ │ + addseq r7, r3, lr, asr sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ blx 108222 │ │ │ │ @ instruction: 0xf1b8f802 │ │ │ │ blls 41fc0c >::resize(unsigned int)@@Base+0x13b028> │ │ │ │ @@ -4988,20 +4988,20 @@ │ │ │ │ stmibpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ stmib r3, {r1, r3, r4, r6, r7, r8, sp, lr}^ │ │ │ │ ldrbt r2, [sp], -r5, lsl #4 │ │ │ │ ldrb r6, [r3, r8, lsl #1]! │ │ │ │ strpl pc, [r0, r4, lsl #10] │ │ │ │ stmibpl r0, {r2, r8, sl, ip, sp, lr, pc} │ │ │ │ usat r3, #10, r0, lsl #14 │ │ │ │ - addseq r7, r3, r0, lsl #20 │ │ │ │ - addseq r7, r3, r8, ror #18 │ │ │ │ - addseq r7, r3, r4, ror sl │ │ │ │ - addseq r7, r3, lr, lsr #19 │ │ │ │ - addseq r7, r3, r6, lsl r9 │ │ │ │ - addseq r7, r3, lr, lsr #19 │ │ │ │ + addseq r7, r3, r4, lsl #20 │ │ │ │ + addseq r7, r3, ip, ror #18 │ │ │ │ + addseq r7, r3, r8, ror sl │ │ │ │ + @ instruction: 0x009379b2 │ │ │ │ + addseq r7, r3, sl, lsl r9 │ │ │ │ + @ instruction: 0x009379b2 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb735a4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [sp], -r0, ror #31 │ │ │ │ addlt r6, r4, r9, lsl #16 │ │ │ │ ldrmi r4, [r8], -r4, lsl #12 │ │ │ │ ldrdgt pc, [r0], -sp @ │ │ │ │ @@ -5077,16 +5077,16 @@ │ │ │ │ stmdavs r9!, {sl, fp} │ │ │ │ @ instruction: 0x46224478 │ │ │ │ @ instruction: 0x3c00e9cd │ │ │ │ cdp2 0, 8, cr15, cr2, cr2, {0} │ │ │ │ @ instruction: 0xf7fce7b9 │ │ │ │ blls 11b888 │ │ │ │ svclt 0x0000e793 │ │ │ │ - @ instruction: 0x009379d2 │ │ │ │ - addseq r7, r3, ip, lsl r9 │ │ │ │ + @ instruction: 0x009379d6 │ │ │ │ + addseq r7, r3, r0, lsr #18 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb736f8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [ip], r0, ror #31 │ │ │ │ addlt r6, r4, r9, lsl #16 │ │ │ │ suble r2, lr, r0, lsl #18 │ │ │ │ ldrmi r2, [lr], r3, lsl #20 │ │ │ │ @@ -5156,15 +5156,15 @@ │ │ │ │ blls df60c │ │ │ │ ldmdavs r1!, {r1, r5, r9, sl, lr} │ │ │ │ stmib sp, {r3, r4, r5, r6, sl, lr}^ │ │ │ │ @ instruction: 0xf0023c00 │ │ │ │ strb pc, [r4, r3, ror #27] @ │ │ │ │ mcrr2 7, 15, pc, sl, cr12 @ │ │ │ │ ldr r9, [lr, r3, lsl #22] │ │ │ │ - @ instruction: 0x009377dc │ │ │ │ + addseq r7, r3, r0, ror #15 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ strpl pc, [r0], r0, lsl #10 │ │ │ │ svcne 0x00074681 │ │ │ │ ldmvc ip!, {r9, sl, ip, sp, lr, pc}^ │ │ │ │ @@ -5200,16 +5200,16 @@ │ │ │ │ blx fff5a6ae │ │ │ │ stmdami r5, {r3, r4, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ cmpppl r3, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf0024478 │ │ │ │ stmdami r3, {r0, r1, r3, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf0024478 │ │ │ │ strb pc, [fp, r7, lsl #27]! @ │ │ │ │ - @ instruction: 0x009375d4 │ │ │ │ - addseq r7, r3, ip, lsr #11 │ │ │ │ + @ instruction: 0x009375d8 │ │ │ │ + @ instruction: 0x009375b0 │ │ │ │ addpl pc, r0, r0, lsl #10 │ │ │ │ ldmdb r0, {r4, ip, sp}^ │ │ │ │ ldrbmi r0, [r0, -r2, lsl #2]! │ │ │ │ addpl pc, r0, r0, lsl #10 │ │ │ │ ldrdeq lr, [r0, -r0] │ │ │ │ svclt 0x00004770 │ │ │ │ addpl pc, r0, #0, 10 │ │ │ │ @@ -5409,23 +5409,23 @@ │ │ │ │ tstls r0, #67108864 @ 0x4000000 │ │ │ │ svclt 0x0000e756 │ │ │ │ andeq r0, r0, r0 │ │ │ │ cdpcc 0, 11, cr0, cr0, cr0, {0} │ │ │ │ andeq r0, r0, r0 │ │ │ │ subsmi r0, r9, r0 │ │ │ │ ... │ │ │ │ - addseq r7, r3, r8, asr #13 │ │ │ │ - addseq r7, r3, r2, lsl r7 │ │ │ │ - addseq r7, r3, r0, ror #13 │ │ │ │ - @ instruction: 0x009375b8 │ │ │ │ - @ instruction: 0x009375be │ │ │ │ - addseq r7, r3, r6, asr #11 │ │ │ │ - @ instruction: 0x0094d7fc │ │ │ │ - @ instruction: 0x009375b2 │ │ │ │ - umullseq r7, r3, r0, r5 │ │ │ │ + addseq r7, r3, ip, asr #13 │ │ │ │ + addseq r7, r3, r6, lsl r7 │ │ │ │ + addseq r7, r3, r4, ror #13 │ │ │ │ + @ instruction: 0x009375bc │ │ │ │ + addseq r7, r3, r2, asr #11 │ │ │ │ + addseq r7, r3, sl, asr #11 │ │ │ │ + addseq sp, r4, r0, lsl #16 │ │ │ │ + @ instruction: 0x009375b6 │ │ │ │ + umullseq r7, r3, r4, r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ svcmi 0x003bb089 │ │ │ │ stmdbeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ mvnsvc pc, #0, 12 │ │ │ │ @@ -5482,18 +5482,18 @@ │ │ │ │ blx fe758b30 │ │ │ │ strtmi r4, [sl], -r8, lsl #16 │ │ │ │ ldrbtmi r4, [r8], #-1571 @ 0xfffff9dd │ │ │ │ blx 15d8b3e │ │ │ │ strtmi r4, [r1], -r8, lsr #12 │ │ │ │ pop {r0, r3, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addseq r7, r3, ip, lsr r5 │ │ │ │ - addseq r7, r3, ip, asr #10 │ │ │ │ - addseq r7, r3, r8, ror r4 │ │ │ │ - @ instruction: 0x009374be │ │ │ │ + addseq r7, r3, r0, asr #10 │ │ │ │ + addseq r7, r3, r0, asr r5 │ │ │ │ + addseq r7, r3, ip, ror r4 │ │ │ │ + addseq r7, r3, r2, asr #9 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb73d58 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ eorscs r4, r0, r5, lsl #12 │ │ │ │ @ instruction: 0x461f4616 │ │ │ │ stc 1, cr9, [sp, #4] │ │ │ │ @@ -5516,17 +5516,17 @@ │ │ │ │ ldrbtmi r2, [r8], #-768 @ 0xfffffd00 │ │ │ │ blx 5d8bbe │ │ │ │ @ instruction: 0x46394630 │ │ │ │ blx 14d8bc4 │ │ │ │ ldrbtmi r4, [r8], #-2052 @ 0xfffff7fc │ │ │ │ blx 3d8bce >::resize(unsigned int)@@Base+0xf3fea> │ │ │ │ svclt 0x0000e7e7 │ │ │ │ - ldrsheq r7, [r3], r6 │ │ │ │ - addseq r7, r3, lr, asr r0 │ │ │ │ - addseq r7, r3, lr, asr #8 │ │ │ │ + ldrsheq r7, [r3], sl │ │ │ │ + addseq r7, r3, r2, rrx │ │ │ │ + addseq r7, r3, r2, asr r4 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ strmi r6, [r7], -r5, lsl #16 │ │ │ │ eorsle r2, r8, r0, lsl #26 │ │ │ │ cmnlt r4, ip, ror #18 │ │ │ │ @@ -5559,17 +5559,17 @@ │ │ │ │ pop {r0, r1, r3, r4, r5, sp, lr} │ │ │ │ @ instruction: 0x460881f0 │ │ │ │ @ instruction: 0xf0024611 │ │ │ │ stmdami r5, {r0, r2, r3, r4, r5, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrhmi lr, [r0, #141]! @ 0x8d │ │ │ │ @ instruction: 0xf0024478 │ │ │ │ svclt 0x0000bab7 │ │ │ │ - addseq r7, r3, sl, asr r0 │ │ │ │ - addseq r7, r3, lr, lsr #32 │ │ │ │ - @ instruction: 0x009373d0 │ │ │ │ + addseq r7, r3, lr, asr r0 │ │ │ │ + addseq r7, r3, r2, lsr r0 │ │ │ │ + @ instruction: 0x009373d4 │ │ │ │ bleq 258284 >::_M_default_append(unsigned int)@@Base+0x9ca94> │ │ │ │ svclt 0x00004770 │ │ │ │ ldrbmi r6, [r0, -r1, lsl #5]! │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @@ -5727,26 +5727,26 @@ │ │ │ │ ldmdami r0, {r0, r1, r2, r3, r6, r7, r8, sp} │ │ │ │ @ instruction: 0xf0024478 │ │ │ │ stmdami pc, {r0, r1, r2, r3, r5, r7, fp, ip, sp, lr, pc} @ │ │ │ │ ldrtmi r9, [r2], -r1, lsl #22 │ │ │ │ @ instruction: 0xf0024478 │ │ │ │ blls 9b4b4 │ │ │ │ svclt 0x0000e6ed │ │ │ │ - @ instruction: 0x009373f8 │ │ │ │ - addseq r6, r3, sl, lsr lr │ │ │ │ - @ instruction: 0x00936dd6 │ │ │ │ - addseq r7, r3, r2, ror #3 │ │ │ │ - addseq r6, r3, r8, lsl #28 │ │ │ │ - addseq r6, r3, r4, lsr #27 │ │ │ │ - addseq r7, r3, ip, ror #3 │ │ │ │ - addseq r6, r3, lr, asr #27 │ │ │ │ - addseq r6, r3, sl, ror #26 │ │ │ │ - addseq r7, r3, lr, ror #3 │ │ │ │ - umullseq r6, r3, ip, sp │ │ │ │ - addseq r6, r3, r8, lsr sp │ │ │ │ + @ instruction: 0x009373fc │ │ │ │ + addseq r6, r3, lr, lsr lr │ │ │ │ + @ instruction: 0x00936dda │ │ │ │ + addseq r7, r3, r6, ror #3 │ │ │ │ + addseq r6, r3, ip, lsl #28 │ │ │ │ + addseq r6, r3, r8, lsr #27 │ │ │ │ + @ instruction: 0x009371f0 │ │ │ │ + @ instruction: 0x00936dd2 │ │ │ │ + addseq r6, r3, lr, ror #26 │ │ │ │ + @ instruction: 0x009371f2 │ │ │ │ + addseq r6, r3, r0, lsr #27 │ │ │ │ + addseq r6, r3, ip, lsr sp │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ umulllt r4, r3, r9, r6 │ │ │ │ strcc lr, [r5, #-2512] @ 0xfffff630 │ │ │ │ strmi r4, [r8], r4, lsl #12 │ │ │ │ @@ -5901,26 +5901,26 @@ │ │ │ │ biccs pc, pc, r0, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-2063 @ 0xfffff7f1 │ │ │ │ @ instruction: 0xff52f001 │ │ │ │ blls 6f1f8 │ │ │ │ ldrbtmi r4, [r8], #-1586 @ 0xfffff9ce │ │ │ │ @ instruction: 0xf80cf002 │ │ │ │ strbt r9, [sp], r1, lsl #22 │ │ │ │ - addseq r7, r3, lr, lsr r1 │ │ │ │ - addseq r6, r3, r0, lsl #23 │ │ │ │ - addseq r6, r3, ip, lsl fp │ │ │ │ - addseq r6, r3, r8, lsr #30 │ │ │ │ - addseq r6, r3, lr, asr #22 │ │ │ │ - addseq r6, r3, sl, ror #21 │ │ │ │ - addseq r6, r3, r2, lsr pc │ │ │ │ - addseq r6, r3, r4, lsl fp │ │ │ │ - @ instruction: 0x00936ab0 │ │ │ │ - addseq r6, r3, r4, lsr pc │ │ │ │ - addseq r6, r3, r2, ror #21 │ │ │ │ - addseq r6, r3, lr, ror sl │ │ │ │ + addseq r7, r3, r2, asr #2 │ │ │ │ + addseq r6, r3, r4, lsl #23 │ │ │ │ + addseq r6, r3, r0, lsr #22 │ │ │ │ + addseq r6, r3, ip, lsr #30 │ │ │ │ + addseq r6, r3, r2, asr fp │ │ │ │ + addseq r6, r3, lr, ror #21 │ │ │ │ + addseq r6, r3, r6, lsr pc │ │ │ │ + addseq r6, r3, r8, lsl fp │ │ │ │ + @ instruction: 0x00936ab4 │ │ │ │ + addseq r6, r3, r8, lsr pc │ │ │ │ + addseq r6, r3, r6, ror #21 │ │ │ │ + addseq r6, r3, r2, lsl #21 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [lr], -r2, lsl #1 │ │ │ │ @ instruction: 0x4604469a │ │ │ │ ldrdcc lr, [r5, -r0] │ │ │ │ @@ -6086,26 +6086,26 @@ │ │ │ │ ldmdami r0, {r0, r1, r2, r3, r6, r7, r8, sp} │ │ │ │ @ instruction: 0xf0014478 │ │ │ │ stmdami pc, {r0, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} @ │ │ │ │ strtmi r9, [sl], -r1, lsl #22 │ │ │ │ @ instruction: 0xf0014478 │ │ │ │ blls 9cf18 │ │ │ │ svclt 0x0000e6dc │ │ │ │ - @ instruction: 0x009368b4 │ │ │ │ - addseq r6, r3, r0, asr r8 │ │ │ │ - addseq r6, r3, ip, asr ip │ │ │ │ - addseq r6, r3, r2, lsl #17 │ │ │ │ - addseq r6, r3, lr, lsl r8 │ │ │ │ - addseq r6, r3, r6, ror #24 │ │ │ │ - addseq r6, r3, r4, asr #25 │ │ │ │ - addseq r6, r3, r2, lsr r8 │ │ │ │ - addseq r6, r3, lr, asr #15 │ │ │ │ - addseq r6, r3, r2, asr ip │ │ │ │ - addseq r6, r3, r0, lsl #16 │ │ │ │ - umullseq r6, r3, ip, r7 │ │ │ │ + @ instruction: 0x009368b8 │ │ │ │ + addseq r6, r3, r4, asr r8 │ │ │ │ + addseq r6, r3, r0, ror #24 │ │ │ │ + addseq r6, r3, r6, lsl #17 │ │ │ │ + addseq r6, r3, r2, lsr #16 │ │ │ │ + addseq r6, r3, sl, ror #24 │ │ │ │ + addseq r6, r3, r8, asr #25 │ │ │ │ + addseq r6, r3, r6, lsr r8 │ │ │ │ + @ instruction: 0x009367d2 │ │ │ │ + addseq r6, r3, r6, asr ip │ │ │ │ + addseq r6, r3, r4, lsl #16 │ │ │ │ + addseq r6, r3, r0, lsr #15 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r4, r5, lsl #12 │ │ │ │ ldrmi r6, [pc], -r0, lsl #19 │ │ │ │ subsle r2, fp, r0, lsl #18 │ │ │ │ @@ -6328,29 +6328,29 @@ │ │ │ │ biccs pc, pc, r0, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-2066 @ 0xfffff7ee │ │ │ │ blx fff5986e │ │ │ │ blls 6f8b0 │ │ │ │ ldrbtmi r4, [r8], #-1570 @ 0xfffff9de │ │ │ │ ldc2 0, cr15, [r6], #4 │ │ │ │ strb r9, [r3], r1, lsl #22 │ │ │ │ - addseq r6, r3, r0, ror #21 │ │ │ │ - @ instruction: 0x00936ab6 │ │ │ │ - @ instruction: 0x009364f4 │ │ │ │ + addseq r6, r3, r4, ror #21 │ │ │ │ + @ instruction: 0x00936aba │ │ │ │ + @ instruction: 0x009364f8 │ │ │ │ + umullseq r6, r3, r4, r4 │ │ │ │ + @ instruction: 0x009368dc │ │ │ │ + addseq r6, r3, r6, asr #9 │ │ │ │ + addseq r6, r3, r2, ror #8 │ │ │ │ + addseq r6, r3, lr, ror #16 │ │ │ │ umullseq r6, r3, r0, r4 │ │ │ │ - @ instruction: 0x009368d8 │ │ │ │ - addseq r6, r3, r2, asr #9 │ │ │ │ + addseq r6, r3, ip, lsr #8 │ │ │ │ + @ instruction: 0x009368b0 │ │ │ │ addseq r6, r3, lr, asr r4 │ │ │ │ - addseq r6, r3, sl, ror #16 │ │ │ │ - addseq r6, r3, ip, lsl #9 │ │ │ │ - addseq r6, r3, r8, lsr #8 │ │ │ │ - addseq r6, r3, ip, lsr #17 │ │ │ │ - addseq r6, r3, sl, asr r4 │ │ │ │ - @ instruction: 0x009363f6 │ │ │ │ - addseq r6, r3, r6, lsr r4 │ │ │ │ - @ instruction: 0x009363d2 │ │ │ │ + @ instruction: 0x009363fa │ │ │ │ + addseq r6, r3, sl, lsr r4 │ │ │ │ + @ instruction: 0x009363d6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb74abc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46050fd8 │ │ │ │ vqdmulh.s d15, d2, d3 │ │ │ │ addlt r6, r5, r0, lsl #19 │ │ │ │ subsle r2, sl, r0, lsl #18 │ │ │ │ @@ -6570,29 +6570,29 @@ │ │ │ │ biccs pc, pc, r0, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-2066 @ 0xfffff7ee │ │ │ │ blx 659c34 │ │ │ │ blls 6fc78 │ │ │ │ ldrbtmi r4, [r8], #-1570 @ 0xfffff9de │ │ │ │ blx ff4d9c40 │ │ │ │ strb r9, [r7], r1, lsl #22 │ │ │ │ - addseq r6, r3, r6, lsl r7 │ │ │ │ - addseq r6, r3, ip, ror #13 │ │ │ │ - addseq r6, r3, ip, lsr #2 │ │ │ │ + addseq r6, r3, sl, lsl r7 │ │ │ │ + @ instruction: 0x009366f0 │ │ │ │ + addseq r6, r3, r0, lsr r1 │ │ │ │ + addseq r6, r3, ip, asr #1 │ │ │ │ + addseq r6, r3, r4, lsl r5 │ │ │ │ + ldrsheq r6, [r3], lr │ │ │ │ + umullseq r6, r3, sl, r0 │ │ │ │ + addseq r6, r3, r6, lsr #9 │ │ │ │ addseq r6, r3, r8, asr #1 │ │ │ │ - addseq r6, r3, r0, lsl r5 │ │ │ │ - ldrsheq r6, [r3], sl │ │ │ │ + addseq r6, r3, r4, rrx │ │ │ │ + addseq r6, r3, r8, ror #9 │ │ │ │ umullseq r6, r3, r6, r0 │ │ │ │ - addseq r6, r3, r2, lsr #9 │ │ │ │ - addseq r6, r3, r4, asr #1 │ │ │ │ - addseq r6, r3, r0, rrx │ │ │ │ - addseq r6, r3, r4, ror #9 │ │ │ │ - umullseq r6, r3, r2, r0 │ │ │ │ - addseq r6, r3, lr, lsr #32 │ │ │ │ - addseq r6, r3, lr, rrx │ │ │ │ - addseq r6, r3, sl │ │ │ │ + addseq r6, r3, r2, lsr r0 │ │ │ │ + addseq r6, r3, r2, ror r0 │ │ │ │ + addseq r6, r3, lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldrmi fp, [r6], -r3, lsl #1 │ │ │ │ @ instruction: 0x4604469a │ │ │ │ andcc lr, r5, #208, 18 @ 0x340000 │ │ │ │ @@ -6757,26 +6757,26 @@ │ │ │ │ ldmdami r0, {r0, r1, r2, r3, r6, r7, r8, sp} │ │ │ │ @ instruction: 0xf0014478 │ │ │ │ stmdami pc, {r0, r1, r5, r7, fp, ip, sp, lr, pc} @ │ │ │ │ strtmi r9, [sl], -r1, lsl #22 │ │ │ │ @ instruction: 0xf0014478 │ │ │ │ blls 9c49c │ │ │ │ svclt 0x0000e6dc │ │ │ │ - addseq r5, r3, r8, lsr lr │ │ │ │ - @ instruction: 0x00935dd4 │ │ │ │ - addseq r6, r3, r0, ror #3 │ │ │ │ - addseq r5, r3, r6, lsl #28 │ │ │ │ - addseq r5, r3, r2, lsr #27 │ │ │ │ - addseq r6, r3, sl, ror #3 │ │ │ │ - addseq r6, r3, r8, asr #4 │ │ │ │ - @ instruction: 0x00935db6 │ │ │ │ - addseq r5, r3, r2, asr sp │ │ │ │ - @ instruction: 0x009361d6 │ │ │ │ - addseq r5, r3, r4, lsl #27 │ │ │ │ - addseq r5, r3, r0, lsr #26 │ │ │ │ + addseq r5, r3, ip, lsr lr │ │ │ │ + @ instruction: 0x00935dd8 │ │ │ │ + addseq r6, r3, r4, ror #3 │ │ │ │ + addseq r5, r3, sl, lsl #28 │ │ │ │ + addseq r5, r3, r6, lsr #27 │ │ │ │ + addseq r6, r3, lr, ror #3 │ │ │ │ + addseq r6, r3, ip, asr #4 │ │ │ │ + @ instruction: 0x00935dba │ │ │ │ + addseq r5, r3, r6, asr sp │ │ │ │ + @ instruction: 0x009361da │ │ │ │ + addseq r5, r3, r8, lsl #27 │ │ │ │ + addseq r5, r3, r4, lsr #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldrmi fp, [r6], -r3, lsl #1 │ │ │ │ @ instruction: 0x4604461f │ │ │ │ andcc lr, r5, #208, 18 @ 0x340000 │ │ │ │ @@ -6945,26 +6945,26 @@ │ │ │ │ biccs pc, pc, r0, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-2063 @ 0xfffff7f1 │ │ │ │ @ instruction: 0xff2af000 │ │ │ │ blls 70248 │ │ │ │ ldrbtmi r4, [r8], #-1578 @ 0xfffff9d6 │ │ │ │ @ instruction: 0xffe4f000 │ │ │ │ ldrb r9, [r9], r1, lsl #22 │ │ │ │ - addseq r5, r3, r6, asr #22 │ │ │ │ - addseq r5, r3, r2, ror #21 │ │ │ │ - addseq r5, r3, lr, ror #29 │ │ │ │ - addseq r5, r3, r4, lsl fp │ │ │ │ - @ instruction: 0x00935ab0 │ │ │ │ - @ instruction: 0x00935ef8 │ │ │ │ - addseq r5, r3, r6, asr pc │ │ │ │ - addseq r5, r3, r4, asr #21 │ │ │ │ - addseq r5, r3, r0, ror #20 │ │ │ │ - addseq r5, r3, r4, ror #29 │ │ │ │ - umullseq r5, r3, r2, sl │ │ │ │ - addseq r5, r3, lr, lsr #20 │ │ │ │ + addseq r5, r3, sl, asr #22 │ │ │ │ + addseq r5, r3, r6, ror #21 │ │ │ │ + @ instruction: 0x00935ef2 │ │ │ │ + addseq r5, r3, r8, lsl fp │ │ │ │ + @ instruction: 0x00935ab4 │ │ │ │ + @ instruction: 0x00935efc │ │ │ │ + addseq r5, r3, sl, asr pc │ │ │ │ + addseq r5, r3, r8, asr #21 │ │ │ │ + addseq r5, r3, r4, ror #20 │ │ │ │ + addseq r5, r3, r8, ror #29 │ │ │ │ + umullseq r5, r3, r6, sl │ │ │ │ + addseq r5, r3, r2, lsr sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb75454 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8d10ff8 │ │ │ │ @ instruction: 0xf1bcc000 │ │ │ │ eorle r0, r1, r0, lsl #30 │ │ │ │ stmibvs r1, {r1, r2, r3, r7, r9, sl, lr} │ │ │ │ @@ -6985,15 +6985,15 @@ │ │ │ │ @ instruction: 0xf8ce2300 │ │ │ │ stclt 0, cr3, [r8, #-0] │ │ │ │ @ instruction: 0x46104619 │ │ │ │ cdp2 0, 13, cr15, cr8, cr0, {0} │ │ │ │ pop {r1, fp, lr} │ │ │ │ ldrbtmi r4, [r8], #-8 │ │ │ │ svclt 0x0092f000 │ │ │ │ - umullseq r5, r3, r6, lr │ │ │ │ + umullseq r5, r3, sl, lr │ │ │ │ ldrdgt pc, [r0], -r1 │ │ │ │ svceq 0x0000f1bc │ │ │ │ strlt sp, [r0, #-34] @ 0xffffffde │ │ │ │ stmibvs r1, {r1, r2, r3, r7, r9, sl, lr} │ │ │ │ andle r1, sl, fp, asr #28 │ │ │ │ bl b82e0 │ │ │ │ and r0, r1, r1, lsl #5 │ │ │ │ @@ -7041,16 +7041,16 @@ │ │ │ │ movwcs r4, #2311 @ 0x907 │ │ │ │ andcs r9, r1, r0 │ │ │ │ strls r4, [r1], #-1145 @ 0xfffffb87 │ │ │ │ mcr 7, 6, pc, cr4, cr8, {7} @ │ │ │ │ pop {r2, ip, sp, pc} │ │ │ │ @ instruction: 0x460481f0 │ │ │ │ ldrb r4, [r1, r2, lsl #12]! │ │ │ │ - addseq r5, r3, r0, lsr lr │ │ │ │ - addseq r5, r3, r0, lsl #28 │ │ │ │ + addseq r5, r3, r4, lsr lr │ │ │ │ + addseq r5, r3, r4, lsl #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r1], r3, lsl #1 │ │ │ │ ldrmi r4, [pc], -r8, lsl #13 │ │ │ │ ldmib sp, {r0, r1, r2, r3, r8, sl, fp, ip, pc}^ │ │ │ │ @@ -7351,16 +7351,16 @@ │ │ │ │ @ instruction: 0xf7f7e7b8 │ │ │ │ svclt 0x0000ed7a │ │ │ │ strdeq pc, [r0], r4 @ │ │ │ │ adceq pc, r0, r4, ror #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ muleq r0, ip, sl │ │ │ │ adceq pc, r0, ip, ror r9 @ │ │ │ │ - @ instruction: 0x009359be │ │ │ │ - addseq r5, r3, lr, asr r9 │ │ │ │ + addseq r5, r3, r2, asr #19 │ │ │ │ + addseq r5, r3, r2, ror #18 │ │ │ │ vst3.8 {d27-d29}, [pc], lr │ │ │ │ strlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f4f8cc │ │ │ │ addlt r4, r2, pc, lsl #18 │ │ │ │ bge f14d0 │ │ │ │ stmiapl fp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -7421,15 +7421,15 @@ │ │ │ │ vst2.8 {d25-d28}, [pc], r9 │ │ │ │ andcs r6, r1, #128, 6 │ │ │ │ @ instruction: 0xf7f74619 │ │ │ │ stmdacs r0, {r2, r4, r5, sl, fp, sp, lr, pc} │ │ │ │ movwcs fp, #4028 @ 0xfbc │ │ │ │ strtcc pc, [fp], #-2189 @ 0xfffff773 │ │ │ │ @ instruction: 0xf5b0db02 │ │ │ │ - ble 9fa790 │ │ │ │ + ble 9fa790 │ │ │ │ stmdavs lr!, {r0, r2, r4, r5, r7, r8, ip, sp, pc}^ │ │ │ │ stccs 1, cr11, [r0], {166} @ 0xa6 │ │ │ │ blmi 1612b98 │ │ │ │ andcc pc, r3, r8, asr r8 @ │ │ │ │ addsmi r6, ip, #1769472 @ 0x1b0000 │ │ │ │ @ instruction: 0xf89dd05d │ │ │ │ cmplt fp, ip, lsr #32 │ │ │ │ @@ -7514,16 +7514,16 @@ │ │ │ │ @ instruction: 0xf7f7e79d │ │ │ │ svclt 0x0000ec34 │ │ │ │ strdeq pc, [r0], r2 @ │ │ │ │ adceq pc, r0, lr, ror #15 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ andeq r1, r0, r8, lsr #9 │ │ │ │ adceq pc, r0, r8, lsl #15 │ │ │ │ - addseq r5, r3, r6, asr #15 │ │ │ │ - addseq r5, r3, r6, asr r7 │ │ │ │ + addseq r5, r3, sl, asr #15 │ │ │ │ + addseq r5, r3, sl, asr r7 │ │ │ │ vst3.8 {d27-d29}, [pc], lr │ │ │ │ strlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f4f8cc │ │ │ │ ldrdgt pc, [r4], #-143 @ 0xffffff71 │ │ │ │ bmi 48ad28 │ │ │ │ ldrbtmi sl, [ip], #2819 @ 0xb03 │ │ │ │ @@ -7589,15 +7589,15 @@ │ │ │ │ vst2.8 {d25-d28}, [pc], r9 │ │ │ │ andcs r6, r1, #128, 6 │ │ │ │ @ instruction: 0xf7f74619 │ │ │ │ stmdacs r0, {r2, r5, r6, r7, r9, fp, sp, lr, pc} │ │ │ │ movwcs fp, #4028 @ 0xfbc │ │ │ │ strtcc pc, [fp], #-2189 @ 0xfffff773 │ │ │ │ @ instruction: 0xf5b0db02 │ │ │ │ - ble 9faa30 │ │ │ │ + ble 9faa30 │ │ │ │ stmiavs r9!, {r0, r2, r3, r4, r5, r7, r8, ip, sp, pc} │ │ │ │ stccs 1, cr11, [r0], {169} @ 0xa9 │ │ │ │ blmi e52dbc │ │ │ │ andcc pc, r3, r8, asr r8 @ │ │ │ │ addsmi r6, ip, #1769472 @ 0x1b0000 │ │ │ │ @ instruction: 0xf89dd03e │ │ │ │ cmplt r3, ip, lsr #32 │ │ │ │ @@ -7651,15 +7651,15 @@ │ │ │ │ bfi r6, ip, #16, #14 │ │ │ │ bl 85ccec │ │ │ │ adceq pc, r0, r2, asr r5 @ │ │ │ │ adceq pc, r0, lr, asr #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ andeq r1, r0, r8, lsr #9 │ │ │ │ adceq pc, r0, r6, ror #9 │ │ │ │ - addseq r5, r3, r6, lsr #10 │ │ │ │ + addseq r5, r3, sl, lsr #10 │ │ │ │ vst3.8 {d27-d29}, [pc], lr │ │ │ │ strlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f4f8cc │ │ │ │ ldrdgt pc, [r4], #-143 @ 0xffffff71 │ │ │ │ bmi 48af48 │ │ │ │ ldrbtmi sl, [ip], #2819 @ 0xb03 │ │ │ │ @@ -7795,15 +7795,15 @@ │ │ │ │ stmdbvs fp!, {r1, r3, r5, r6, fp, sp, lr}^ │ │ │ │ bfi r4, r4, #12, #6 │ │ │ │ ldmib lr!, {r0, r1, r2, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ adceq pc, r0, r8, lsr r3 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq pc, r0, lr, lsr #6 │ │ │ │ adceq pc, r0, r6, lsl r3 @ │ │ │ │ - addseq r5, r3, r4, lsr #6 │ │ │ │ + addseq r5, r3, r8, lsr #6 │ │ │ │ andeq r1, r0, r8, lsr #9 │ │ │ │ vst3.8 {d27-d29}, [pc], r8 │ │ │ │ strlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00ecf8cc │ │ │ │ ldrd pc, [ip], #-143 @ 0xffffff71 │ │ │ │ blmi 50b194 │ │ │ │ @@ -7888,15 +7888,15 @@ │ │ │ │ @ instruction: 0xf8dd681a │ │ │ │ subsmi r3, sl, r4, lsl r4 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ @ instruction: 0xf50dd102 │ │ │ │ ldclt 13, cr6, [r0, #-524] @ 0xfffffdf4 │ │ │ │ ldmdb lr!, {r0, r1, r2, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ldrdeq pc, [r0], r2 @ │ │ │ │ - addseq r5, r3, r4, asr #2 │ │ │ │ + addseq r5, r3, r8, asr #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r0, r1, r4, ror #30 │ │ │ │ adceq r1, r1, r6, ror #14 │ │ │ │ umlaleq pc, r0, r4, r0 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb762f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @@ -7950,18 +7950,18 @@ │ │ │ │ @ instruction: 0xf7f7e7ca │ │ │ │ svclt 0x0000e8cc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq pc, r0, ip, lsr r0 @ │ │ │ │ adceq r0, r1, lr, asr #29 │ │ │ │ adceq r1, r1, lr, asr #13 │ │ │ │ strdeq lr, [r0], ip @ │ │ │ │ - addseq r5, r3, lr, lsr r0 │ │ │ │ + addseq r5, r3, r2, asr #32 │ │ │ │ adceq r0, r1, r4, ror lr │ │ │ │ adceq r1, r1, r4, ror r6 │ │ │ │ - addseq r5, r3, r2 │ │ │ │ + addseq r5, r3, r6 │ │ │ │ vst3.8 {d27-d29}, [pc] │ │ │ │ strlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f0f8cc │ │ │ │ addlt r4, r3, pc, lsl #20 │ │ │ │ stmdbge r4, {r0, r1, r2, r3, r8, r9, fp, lr} │ │ │ │ @ instruction: 0xf851447a │ │ │ │ @@ -8064,27 +8064,27 @@ │ │ │ │ @ instruction: 0xe7d7ff31 │ │ │ │ vtst.8 d20, d0, d0 │ │ │ │ ldrbtmi r1, [r8], #-329 @ 0xfffffeb7 │ │ │ │ @ instruction: 0xf7ff300c │ │ │ │ stmdami lr, {r0, r3, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7ff4478 │ │ │ │ strb pc, [fp, r5, lsr #30] @ │ │ │ │ - addseq r4, r3, sl, asr pc │ │ │ │ - umullseq r4, r5, r6, r7 │ │ │ │ - addseq r4, r3, sl, ror #29 │ │ │ │ - @ instruction: 0x00934eb8 │ │ │ │ - addseq ip, r9, r2, asr #26 │ │ │ │ - umullseq r4, r3, sl, lr │ │ │ │ - addseq ip, r9, r4, lsr #26 │ │ │ │ - addseq r4, r3, r4, lsl #29 │ │ │ │ - umullseq r4, r3, r0, lr │ │ │ │ - addseq r4, r3, sl, ror #28 │ │ │ │ - @ instruction: 0x0099ccf4 │ │ │ │ - addseq r4, r3, r2, asr lr │ │ │ │ - @ instruction: 0x0099ccdc │ │ │ │ + addseq r4, r3, lr, asr pc │ │ │ │ + umullseq r4, r5, sl, r7 │ │ │ │ + addseq r4, r3, lr, ror #29 │ │ │ │ + @ instruction: 0x00934ebc │ │ │ │ + addseq ip, r9, r6, asr #26 │ │ │ │ + umullseq r4, r3, lr, lr │ │ │ │ + addseq ip, r9, r8, lsr #26 │ │ │ │ + addseq r4, r3, r8, lsl #29 │ │ │ │ + umullseq r4, r3, r4, lr │ │ │ │ + addseq r4, r3, lr, ror #28 │ │ │ │ + @ instruction: 0x0099ccf8 │ │ │ │ + addseq r4, r3, r6, asr lr │ │ │ │ + addseq ip, r9, r0, ror #25 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb765d4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blmi 18a335c │ │ │ │ ldrbtmi fp, [fp], #-131 @ 0xffffff7d │ │ │ │ stmdavs r3, {r1, r2, r3, r4, r9, sl, lr} │ │ │ │ blvs 16cb894 │ │ │ │ @@ -8180,17 +8180,17 @@ │ │ │ │ ldmib sp, {r3, r5, r7, r8, r9, sl, lr}^ │ │ │ │ stccs 2, cr3, [r0], {-0} │ │ │ │ svcge 0x0065f43f │ │ │ │ ldmvs sl, {r2, r3, r4, r6, r8, r9, sl, sp, lr, pc} │ │ │ │ bcs 30db4 │ │ │ │ @ instruction: 0xe76ad1d3 │ │ │ │ adceq lr, r0, lr, ror #26 │ │ │ │ - addseq r4, r3, r4, asr sp │ │ │ │ - addseq r4, r3, r2, asr #26 │ │ │ │ - addseq sp, r3, r6, ror #20 │ │ │ │ + addseq r4, r3, r8, asr sp │ │ │ │ + addseq r4, r3, r6, asr #26 │ │ │ │ + addseq sp, r3, sl, ror #20 │ │ │ │ andeq r1, r0, r8, lsr #9 │ │ │ │ muleq r0, ip, sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb76784 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46050ff0 │ │ │ │ strmi r6, [ip], -r0, asr #18 │ │ │ │ @@ -8204,17 +8204,17 @@ │ │ │ │ mvnscs r4, r7, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [r4, #-1020] @ 0xfffffc04 │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ pop {r3, r4, r5, r6, sl, lr} │ │ │ │ @ instruction: 0xf7ff4038 │ │ │ │ svclt 0x0000be0d │ │ │ │ - umullseq r4, r5, r4, r4 │ │ │ │ - addseq r4, r3, r8, lsr #24 │ │ │ │ - addseq r4, r3, r4, lsr ip │ │ │ │ + umullseq r4, r5, r8, r4 │ │ │ │ + addseq r4, r3, ip, lsr #24 │ │ │ │ + addseq r4, r3, r8, lsr ip │ │ │ │ blmi 131de4 │ │ │ │ ldrbtmi r4, [fp], #-1146 @ 0xfffffb86 │ │ │ │ andsvs r6, r9, r0, lsl r0 │ │ │ │ svclt 0x00004770 │ │ │ │ adceq r0, r1, r0, lsr sl │ │ │ │ adceq r1, r1, sl, lsr r2 │ │ │ │ andcs r4, r0, r4, lsl #20 │ │ │ │ @@ -8369,16 +8369,16 @@ │ │ │ │ subeq lr, r3, #2048 @ 0x800 │ │ │ │ addsmi r3, ip, #67108864 @ 0x4000000 │ │ │ │ eorcs pc, r2, r0, asr r8 @ │ │ │ │ tsteq r2, r1, asr #20 │ │ │ │ strdvs sp, [r9], -r4 @ │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addseq r5, sl, ip, ror r0 │ │ │ │ - umullseq r4, sl, lr, lr │ │ │ │ + addseq r5, sl, r0, lsl #1 │ │ │ │ + addseq r4, sl, r2, lsr #29 │ │ │ │ ldrblt r4, [r0, #595]! @ 0x253 │ │ │ │ tstpeq pc, #3 @ p-variant is OBSOLETE │ │ │ │ ldreq pc, [pc], #-2 @ 1f870 │ │ │ │ subsmi fp, ip, #88, 30 @ 0x160 │ │ │ │ @ instruction: 0x46051b12 │ │ │ │ vldmdble r2!, {s5-s4} │ │ │ │ orrcc r3, r0, r1, lsl #20 │ │ │ │ @@ -8594,17 +8594,17 @@ │ │ │ │ @ instruction: 0xf8d50281 │ │ │ │ b 10f430c │ │ │ │ svclt 0x00040305 │ │ │ │ ldrdcs pc, [r0, #130]! @ 0x82 │ │ │ │ eorvs r4, r3, r3, lsl r3 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addseq r4, sl, ip, lsr #26 │ │ │ │ - addseq r4, sl, ip, lsl #24 │ │ │ │ - addseq r4, sl, sl, ror #22 │ │ │ │ + addseq r4, sl, r0, lsr sp │ │ │ │ + addseq r4, sl, r0, lsl ip │ │ │ │ + addseq r4, sl, lr, ror #22 │ │ │ │ ldrblt r4, [r0, #595]! @ 0x253 │ │ │ │ movweq pc, #61443 @ 0xf003 @ │ │ │ │ streq pc, [pc], -r2 │ │ │ │ subsmi fp, lr, #88, 30 @ 0x160 │ │ │ │ @ instruction: 0x46071b92 │ │ │ │ vstrle s5, [r6, #-0] │ │ │ │ @ instruction: 0xf1013a01 │ │ │ │ @@ -8705,17 +8705,17 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf96cf7ff │ │ │ │ stmdbls r3, {r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7ff4478 │ │ │ │ blls 11e630 │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addseq r4, r3, ip, asr #9 │ │ │ │ - umullseq r4, r3, r8, r4 │ │ │ │ - addseq sp, r3, r0, lsl #3 │ │ │ │ + @ instruction: 0x009344d0 │ │ │ │ + umullseq r4, r3, ip, r4 │ │ │ │ + addseq sp, r3, r4, lsl #3 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb76fb0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [ip], -r8, ror #31 │ │ │ │ strmi fp, [r5], -r3, lsl #1 │ │ │ │ tstlt sl, #26214400 @ 0x1900000 │ │ │ │ ldrdgt pc, [r8], -r4 │ │ │ │ @@ -8747,18 +8747,18 @@ │ │ │ │ ldrbtmi r2, [r8], #-403 @ 0xfffffe6d │ │ │ │ @ instruction: 0xf7ff300c │ │ │ │ stmdami r7, {r0, r1, r2, r4, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf9d2f7ff │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addseq r4, r3, r8, lsr #8 │ │ │ │ - addseq r4, r3, r8, asr #8 │ │ │ │ - addseq r4, r3, lr, ror #7 │ │ │ │ - ldrsbeq sp, [r3], r6 │ │ │ │ + addseq r4, r3, ip, lsr #8 │ │ │ │ + addseq r4, r3, ip, asr #8 │ │ │ │ + @ instruction: 0x009343f2 │ │ │ │ + ldrsbeq sp, [r3], sl │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ blls 1f18c8 >::_M_default_append(unsigned int)@@Base+0x360d8> │ │ │ │ vstrle d18, [r3, #-0] │ │ │ │ ldrmi r4, [r6], -r4, lsl #12 │ │ │ │ @@ -8805,23 +8805,23 @@ │ │ │ │ cmpcs r1, sp, lsl #16 │ │ │ │ ldrbtcc pc, [pc], #79 @ 1ff18 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8a0f7ff │ │ │ │ ldrbtmi r4, [r8], #-2058 @ 0xfffff7f6 │ │ │ │ @ instruction: 0xf95cf7ff │ │ │ │ svclt 0x0000e7c5 │ │ │ │ - @ instruction: 0x009343b8 │ │ │ │ - addseq r4, r3, r8, asr r3 │ │ │ │ - addseq sp, r3, r0, asr #32 │ │ │ │ - addseq r4, r3, ip, lsr r3 │ │ │ │ - addseq sp, r3, r4, lsr #32 │ │ │ │ - addseq r4, r3, ip, lsl r3 │ │ │ │ - addseq r4, r3, r0, ror #6 │ │ │ │ - addseq r4, r3, r0, lsl #6 │ │ │ │ - addseq ip, r9, sl, asr #2 │ │ │ │ + @ instruction: 0x009343bc │ │ │ │ + addseq r4, r3, ip, asr r3 │ │ │ │ + addseq sp, r3, r4, asr #32 │ │ │ │ + addseq r4, r3, r0, asr #6 │ │ │ │ + addseq sp, r3, r8, lsr #32 │ │ │ │ + addseq r4, r3, r0, lsr #6 │ │ │ │ + addseq r4, r3, r4, ror #6 │ │ │ │ + addseq r4, r3, r4, lsl #6 │ │ │ │ + addseq ip, r9, lr, asr #2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb77158 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r3, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ @ instruction: 0xf04fb083 │ │ │ │ strdvs r3, [sl], -pc @ │ │ │ │ @ instruction: 0x4798689b │ │ │ │ @@ -8832,16 +8832,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7ff300c │ │ │ │ stmdami r5, {r0, r2, r3, r5, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf928f7ff │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - umullseq r4, r3, sl, r2 │ │ │ │ - addseq ip, r3, r2, lsl #31 │ │ │ │ + umullseq r4, r3, lr, r2 │ │ │ │ + addseq ip, r3, r6, lsl #31 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb771a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r3, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldmvs fp, {r0, r1, r7, ip, sp, pc}^ │ │ │ │ @ instruction: 0x46034798 │ │ │ │ tstle r2, r1, lsl #16 │ │ │ │ @@ -8851,16 +8851,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf848f7ff │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7ff4478 │ │ │ │ blls 9e3e8 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq r4, r3, r0, asr r2 │ │ │ │ - addseq ip, r3, r8, lsr pc │ │ │ │ + addseq r4, r3, r4, asr r2 │ │ │ │ + addseq ip, r3, ip, lsr pc │ │ │ │ ldrbmi r6, [r0, -r0, asr #17]! │ │ │ │ ldrbmi r6, [r0, -r1, asr #1]! │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ @ instruction: 0x46044d30 │ │ │ │ @@ -8908,22 +8908,22 @@ │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ strtmi r4, [r9], -fp, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffd2f7fe │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf88ef7ff │ │ │ │ svclt 0x0000e7d3 │ │ │ │ - addseq r4, r3, r4, lsr #4 │ │ │ │ - @ instruction: 0x009341ba │ │ │ │ - addseq ip, r9, r4 │ │ │ │ - addseq r4, r3, r4, lsr #3 │ │ │ │ - addseq ip, r3, sl, lsl #29 │ │ │ │ - umullseq r4, r3, lr, r1 │ │ │ │ - addseq r4, r3, r4, ror #2 │ │ │ │ - addseq fp, r9, lr, lsr #31 │ │ │ │ + addseq r4, r3, r8, lsr #4 │ │ │ │ + @ instruction: 0x009341be │ │ │ │ + addseq ip, r9, r8 │ │ │ │ + addseq r4, r3, r8, lsr #3 │ │ │ │ + addseq ip, r3, lr, lsl #29 │ │ │ │ + addseq r4, r3, r2, lsr #3 │ │ │ │ + addseq r4, r3, r8, ror #2 │ │ │ │ + @ instruction: 0x0099bfb2 │ │ │ │ biclt r6, fp, r3, lsl #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb772f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi sl, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ strmi fp, [r4], -r2, lsl #1 │ │ │ │ andsne pc, r5, #64, 4 │ │ │ │ @@ -8931,15 +8931,15 @@ │ │ │ │ @ instruction: 0xf7f99101 │ │ │ │ stmdbls r1, {r0, r2, r4, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ addvc pc, fp, #1325400064 @ 0x4f000000 │ │ │ │ andlt r4, r2, r0, lsr #12 │ │ │ │ @ instruction: 0x4010e8bd │ │ │ │ stmdblt ip, {r0, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ svclt 0x00004770 │ │ │ │ - addseq r4, r3, ip, lsr #2 │ │ │ │ + addseq r4, r3, r0, lsr r1 │ │ │ │ ldrbmi r6, [r0, -r0, lsl #16]! │ │ │ │ ldrbmi r6, [r0, -r0, asr #16]! │ │ │ │ ldrbmi r6, [r0, -r0, lsl #17]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb7733c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ @@ -9014,15 +9014,15 @@ │ │ │ │ subsmi r9, sl, r5, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldcllt 0, cr11, [r0, #28]! │ │ │ │ ldmda r4!, {r1, r2, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ adceq sp, r0, r2, ror pc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrheq r4, [r3], sl │ │ │ │ + ldrheq r4, [r3], lr │ │ │ │ strdeq sp, [r0], lr @ │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb77480 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r0, ror #31 │ │ │ │ strmi r4, [sp], -r4, lsl #12 │ │ │ │ mcr2 7, 5, pc, cr14, cr15, {7} @ │ │ │ │ @@ -9245,25 +9245,25 @@ │ │ │ │ @ instruction: 0xe7e4fdf3 │ │ │ │ strtmi r4, [r9], -lr, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 7, cr15, [ip, #-1016]! @ 0xfffffc08 │ │ │ │ ldrbtmi r4, [r8], #-2060 @ 0xfffff7f4 │ │ │ │ stc2l 7, cr15, [r8, #1016]! @ 0x3f8 │ │ │ │ svclt 0x0000e7d9 │ │ │ │ - @ instruction: 0x00933dbc │ │ │ │ - addseq r3, r3, sl, lsr #26 │ │ │ │ - addseq ip, r3, lr, ror #18 │ │ │ │ - addseq r3, r3, r6, lsl #26 │ │ │ │ - addseq fp, r9, ip, lsr #21 │ │ │ │ - addseq r3, r3, sl, ror #25 │ │ │ │ - umullseq fp, r9, r0, sl │ │ │ │ - @ instruction: 0x00933cd2 │ │ │ │ - addseq fp, r9, r8, ror sl │ │ │ │ - @ instruction: 0x00933cbc │ │ │ │ - addseq fp, r9, r2, ror #20 │ │ │ │ + addseq r3, r3, r0, asr #27 │ │ │ │ + addseq r3, r3, lr, lsr #26 │ │ │ │ + addseq ip, r3, r2, ror r9 │ │ │ │ + addseq r3, r3, sl, lsl #26 │ │ │ │ + @ instruction: 0x0099bab0 │ │ │ │ + addseq r3, r3, lr, ror #25 │ │ │ │ + umullseq fp, r9, r4, sl │ │ │ │ + @ instruction: 0x00933cd6 │ │ │ │ + addseq fp, r9, ip, ror sl │ │ │ │ + addseq r3, r3, r0, asr #25 │ │ │ │ + addseq fp, r9, r6, ror #20 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 15bb00 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ blmi bb20bc │ │ │ │ strmi fp, [pc], -r9, lsl #1 │ │ │ │ @@ -9308,19 +9308,19 @@ │ │ │ │ @ instruction: 0xf06f71a7 │ │ │ │ ldrbtmi r0, [r8], #-1032 @ 0xfffffbf8 │ │ │ │ @ instruction: 0xf7fe300c │ │ │ │ stmdami r7, {r0, r1, r2, r3, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ stc2l 7, cr15, [sl, #-1016]! @ 0xfffffc08 │ │ │ │ svclt 0x0000e7d8 │ │ │ │ - addseq r3, r3, r0, lsl #25 │ │ │ │ - addseq r3, r3, sl, ror #23 │ │ │ │ - addseq ip, r3, lr, lsr #16 │ │ │ │ - addseq r3, r3, r2, asr #23 │ │ │ │ - addseq r3, r3, r2, ror #23 │ │ │ │ + addseq r3, r3, r4, lsl #25 │ │ │ │ + addseq r3, r3, lr, ror #23 │ │ │ │ + addseq ip, r3, r2, lsr r8 │ │ │ │ + addseq r3, r3, r6, asr #23 │ │ │ │ + addseq r3, r3, r6, ror #23 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb7792c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf7ff0ff8 │ │ │ │ stmdavs r0, {r0, r1, r3, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x0000bd08 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ @@ -9370,18 +9370,18 @@ │ │ │ │ ldc 7, cr15, [r0, #980]! @ 0x3d4 │ │ │ │ @ instruction: 0xfffffafd │ │ │ │ adceq sp, r0, ip, asr #19 │ │ │ │ @ instruction: 0xfffffc6d │ │ │ │ @ instruction: 0xfffff9a7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xfffffa27 │ │ │ │ - addseq r3, r3, r0, asr #22 │ │ │ │ + addseq r3, r3, r4, asr #22 │ │ │ │ umlaleq sp, r0, r4, r9 │ │ │ │ - addseq r3, r3, r6, ror #21 │ │ │ │ - addseq ip, r3, sl, lsr #14 │ │ │ │ + addseq r3, r3, sl, ror #21 │ │ │ │ + addseq ip, r3, lr, lsr #14 │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb77a24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ andls r4, r1, #8, 12 @ 0x800000 │ │ │ │ @ instruction: 0xf7ff9100 │ │ │ │ @@ -9457,15 +9457,15 @@ │ │ │ │ subsmi r9, sl, r5, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ ldcl 7, cr15, [r8], #980 @ 0x3d4 │ │ │ │ adceq sp, r0, r2, asr r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r3, r3, ip, lsl #20 │ │ │ │ + addseq r3, r3, r0, lsl sl │ │ │ │ adceq sp, r0, r6, lsl #16 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb77b78 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r2, r8, ror #31 │ │ │ │ tstls r1, r4, lsl #12 │ │ │ │ blx cde986 │ │ │ │ @@ -9628,21 +9628,21 @@ │ │ │ │ @ instruction: 0xe7de34ff │ │ │ │ vadd.i8 d20, d0, d10 │ │ │ │ ldrbtmi r1, [r8], #-295 @ 0xfffffed9 │ │ │ │ @ instruction: 0xf7fe300c │ │ │ │ stmdami r8, {r0, r1, r2, r5, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7fe4478 │ │ │ │ ldrb pc, [r0, r3, ror #21]! @ │ │ │ │ - addseq r3, r3, ip, asr #15 │ │ │ │ - addseq r3, r3, r4, ror r7 │ │ │ │ - addseq ip, r3, r0, lsr r3 │ │ │ │ - addseq r3, r3, r6, asr r7 │ │ │ │ - addseq fp, r9, r4, ror r4 │ │ │ │ - addseq r3, r3, sl, lsr r7 │ │ │ │ - addseq fp, r9, r8, asr r4 │ │ │ │ + @ instruction: 0x009337d0 │ │ │ │ + addseq r3, r3, r8, ror r7 │ │ │ │ + addseq ip, r3, r4, lsr r3 │ │ │ │ + addseq r3, r3, sl, asr r7 │ │ │ │ + addseq fp, r9, r8, ror r4 │ │ │ │ + addseq r3, r3, lr, lsr r7 │ │ │ │ + addseq fp, r9, ip, asr r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 15c0f8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, r7, r9, asr #26 │ │ │ │ cdp 6, 11, cr4, cr0, cr8, {4} │ │ │ │ @@ -9714,26 +9714,26 @@ │ │ │ │ @ instruction: 0x71a3f44f │ │ │ │ streq pc, [r8], #-111 @ 0xffffff91 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf97cf7fe │ │ │ │ strtmi r4, [r9], -sp, lsl #16 │ │ │ │ @ instruction: 0xf7fe4478 │ │ │ │ @ instruction: 0xe7b2fa37 │ │ │ │ - addseq r3, r3, sl, lsl #14 │ │ │ │ - umullseq r3, r3, ip, r6 @ │ │ │ │ - addseq r3, r3, r8, asr r6 │ │ │ │ - addseq ip, r3, r4, lsl r2 │ │ │ │ - addseq r3, r3, r0, asr #12 │ │ │ │ - @ instruction: 0x0093c1fc │ │ │ │ - addseq r3, r3, ip, lsl r6 │ │ │ │ - addseq fp, r9, sl, lsr r3 │ │ │ │ - addseq r3, r3, r0, lsl #12 │ │ │ │ - addseq fp, r9, lr, lsl r3 │ │ │ │ - addseq r3, r3, r4, ror #11 │ │ │ │ - addseq r3, r3, ip, ror r5 │ │ │ │ + addseq r3, r3, lr, lsl #14 │ │ │ │ + addseq r3, r3, r0, lsr #13 │ │ │ │ + addseq r3, r3, ip, asr r6 │ │ │ │ + addseq ip, r3, r8, lsl r2 │ │ │ │ + addseq r3, r3, r4, asr #12 │ │ │ │ + addseq ip, r3, r0, lsl #4 │ │ │ │ + addseq r3, r3, r0, lsr #12 │ │ │ │ + addseq fp, r9, lr, lsr r3 │ │ │ │ + addseq r3, r3, r4, lsl #12 │ │ │ │ + addseq fp, r9, r2, lsr #6 │ │ │ │ + addseq r3, r3, r8, ror #11 │ │ │ │ + addseq r3, r3, r0, lsl #11 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb77fac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ bleq 5c3ec │ │ │ │ @ instruction: 0xf918f7ff │ │ │ │ bleq 5c434 │ │ │ │ @@ -9810,18 +9810,18 @@ │ │ │ │ b edeeb0 │ │ │ │ @ instruction: 0xfffffb09 │ │ │ │ adceq sp, r0, r0, ror #5 │ │ │ │ @ instruction: 0xfffff9a9 │ │ │ │ @ instruction: 0xfffffb9b │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xfffffa5b │ │ │ │ - @ instruction: 0x009334d8 │ │ │ │ + @ instruction: 0x009334dc │ │ │ │ adceq sp, r0, r8, lsr #5 │ │ │ │ - addseq r3, r3, r2, lsl #9 │ │ │ │ - addseq ip, r3, lr, lsr r0 │ │ │ │ + addseq r3, r3, r6, lsl #9 │ │ │ │ + addseq ip, r3, r2, asr #32 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb7810c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ tstls r1, r8, lsl #12 │ │ │ │ @ instruction: 0xf868f7ff │ │ │ │ stmdals r1, {r2, r9, sl, lr} │ │ │ │ @@ -9866,15 +9866,15 @@ │ │ │ │ subsmi r9, sl, r5, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ stmib r2, {r0, r2, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ adceq sp, r0, r6, ror #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r3, r3, r0, ror #7 │ │ │ │ + addseq r3, r3, r4, ror #7 │ │ │ │ umlaleq sp, r0, sl, r1 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb83bf0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r3], r8 │ │ │ │ tstls r1, r4, lsl #12 │ │ │ │ @@ -9999,21 +9999,21 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 211d4 @ │ │ │ │ stmdami sl, {r0, r1, r2, r3, r4, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r2, [r8], #-498 @ 0xfffffe0e │ │ │ │ @ instruction: 0xf7fd300c │ │ │ │ stmdami r8, {r0, r1, r2, r3, r4, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7fd4478 │ │ │ │ udf #8187 @ 0x1ffb │ │ │ │ - addseq r3, r3, r0, lsr #4 │ │ │ │ - addseq r3, r3, r2, ror #3 │ │ │ │ - addseq fp, r3, lr, asr sp │ │ │ │ - addseq r3, r3, r4, asr #3 │ │ │ │ - addseq sl, r9, r2, lsr #29 │ │ │ │ - addseq r3, r3, sl, lsr #3 │ │ │ │ - addseq sl, r9, r8, lsl #29 │ │ │ │ + addseq r3, r3, r4, lsr #4 │ │ │ │ + addseq r3, r3, r6, ror #3 │ │ │ │ + addseq fp, r3, r2, ror #26 │ │ │ │ + addseq r3, r3, r8, asr #3 │ │ │ │ + addseq sl, r9, r6, lsr #29 │ │ │ │ + addseq r3, r3, lr, lsr #3 │ │ │ │ + addseq sl, r9, ip, lsl #29 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ blmi 932c80 │ │ │ │ strmi fp, [pc], -r7, lsl #1 │ │ │ │ @ instruction: 0x4604447b │ │ │ │ @@ -10047,19 +10047,19 @@ │ │ │ │ @ instruction: 0xf06f7186 │ │ │ │ ldrbtmi r0, [r8], #-1032 @ 0xfffffbf8 │ │ │ │ @ instruction: 0xf7fd300c │ │ │ │ stmdami r7, {r0, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xff9cf7fd │ │ │ │ svclt 0x0000e7dc │ │ │ │ - addseq r3, r3, r0, lsl #3 │ │ │ │ - addseq r3, r3, r2, lsl r1 │ │ │ │ - addseq fp, r3, lr, lsl #25 │ │ │ │ - addseq r3, r3, lr, ror #1 │ │ │ │ - addseq r3, r3, r6, asr #32 │ │ │ │ + addseq r3, r3, r4, lsl #3 │ │ │ │ + addseq r3, r3, r6, lsl r1 │ │ │ │ + umullseq fp, r3, r2, ip │ │ │ │ + ldrsheq r3, [r3], r2 │ │ │ │ + addseq r3, r3, sl, asr #32 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb784c8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf7fe9101 │ │ │ │ stmdbls r1, {r0, r1, r3, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldc 8, cr6, [r0, #12] │ │ │ │ @@ -10106,18 +10106,18 @@ │ │ │ │ svc 0x00e8f7f4 │ │ │ │ @ instruction: 0xfffffcd1 │ │ │ │ adceq ip, r0, ip, lsr lr │ │ │ │ @ instruction: 0xfffffbed │ │ │ │ @ instruction: 0xfffffd4f │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xfffffc23 │ │ │ │ - addseq r3, r3, r4, ror r0 │ │ │ │ + addseq r3, r3, r8, ror r0 │ │ │ │ adceq ip, r0, r4, lsl #28 │ │ │ │ - addseq r3, r3, lr, lsl r0 │ │ │ │ - umullseq fp, r3, sl, fp │ │ │ │ + addseq r3, r3, r2, lsr #32 │ │ │ │ + umullseq fp, r3, lr, fp │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb785b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ stc 1, cr9, [sp, #4] │ │ │ │ @ instruction: 0xf7fe0b02 │ │ │ │ @@ -10138,15 +10138,15 @@ │ │ │ │ vstr d6, [ip, #20] │ │ │ │ andsvs r6, r3, r0, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-20] @ 0xffffffec │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb78610 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 9a5358 │ │ │ │ - blmi 9cd638 │ │ │ │ + blmi 9cd638 │ │ │ │ ldrbtmi r4, [sl], #-1550 @ 0xfffff9f2 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ ldmpl r3, {r2, r5, sl, fp, lr}^ │ │ │ │ ldmdavs fp, {r2, r3, r4, r5, r6, sl, lr} │ │ │ │ @ instruction: 0xf04f9305 │ │ │ │ @ instruction: 0xf7fe0300 │ │ │ │ ldrdls pc, [r4], -fp │ │ │ │ @@ -10178,15 +10178,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r7, r1 │ │ │ │ @ instruction: 0xf7f4bdf0 │ │ │ │ svclt 0x0000ef52 │ │ │ │ adceq ip, r0, lr, lsr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r3, r0, lsl #31 │ │ │ │ + addseq r2, r3, r4, lsl #31 │ │ │ │ strhteq ip, [r0], r8 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r5], -ip, lsl #1 │ │ │ │ strmi r4, [r7], -ip, lsl #12 │ │ │ │ @@ -10354,20 +10354,20 @@ │ │ │ │ ldcl 7, cr15, [r6, #976]! @ 0x3d0 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrclt 6, 5, ip, cr0, cr7, {7} │ │ │ │ adceq ip, r0, r4, lsl #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r3, r4, lsl #26 │ │ │ │ - @ instruction: 0x00932cb0 │ │ │ │ + addseq r2, r3, r8, lsl #26 │ │ │ │ + @ instruction: 0x00932cb4 │ │ │ │ adceq ip, r0, r6, asr #20 │ │ │ │ - umullseq r2, r3, ip, ip │ │ │ │ - addseq sl, r9, ip, lsr r9 │ │ │ │ - addseq fp, r3, r6, asr #15 │ │ │ │ + addseq r2, r3, r0, lsr #25 │ │ │ │ + addseq sl, r9, r0, asr #18 │ │ │ │ + addseq fp, r3, sl, asr #15 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb843a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r2, r0, ror #31 │ │ │ │ strmi r4, [lr], -r5, lsl #12 │ │ │ │ ldc2 7, cr15, [lr], {254} @ 0xfe │ │ │ │ @@ -10492,27 +10492,27 @@ │ │ │ │ strb pc, [r5, fp, lsr #24]! @ │ │ │ │ vtst.8 d20, d0, d0 │ │ │ │ ldrbtmi r1, [r8], #-325 @ 0xfffffebb │ │ │ │ @ instruction: 0xf7fd300c │ │ │ │ stmdami lr, {r0, r1, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7fd4478 │ │ │ │ bfc pc, #24, #2 @ │ │ │ │ - addseq r2, r3, r6, lsr fp │ │ │ │ - @ instruction: 0x00932abc │ │ │ │ - @ instruction: 0x0093b5fc │ │ │ │ - umullseq r2, r3, r4, sl │ │ │ │ - addseq r2, r3, r2, lsr #21 │ │ │ │ - addseq r2, r3, r8, ror sl │ │ │ │ - addseq sl, r9, sl, lsl r7 │ │ │ │ - addseq r2, r3, lr, asr sl │ │ │ │ - addseq sl, r9, r0, lsl #14 │ │ │ │ - addseq r2, r3, r6, asr #20 │ │ │ │ - addseq sl, r9, r8, ror #13 │ │ │ │ - addseq r2, r3, lr, lsr #20 │ │ │ │ - @ instruction: 0x0099a6d0 │ │ │ │ + addseq r2, r3, sl, lsr fp │ │ │ │ + addseq r2, r3, r0, asr #21 │ │ │ │ + addseq fp, r3, r0, lsl #12 │ │ │ │ + umullseq r2, r3, r8, sl │ │ │ │ + addseq r2, r3, r6, lsr #21 │ │ │ │ + addseq r2, r3, ip, ror sl │ │ │ │ + addseq sl, r9, lr, lsl r7 │ │ │ │ + addseq r2, r3, r2, ror #20 │ │ │ │ + addseq sl, r9, r4, lsl #14 │ │ │ │ + addseq r2, r3, sl, asr #20 │ │ │ │ + addseq sl, r9, ip, ror #13 │ │ │ │ + addseq r2, r3, r2, lsr sl │ │ │ │ + @ instruction: 0x0099a6d4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi dce98 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ blmi a33454 │ │ │ │ strmi fp, [pc], -r7, lsl #1 │ │ │ │ @@ -10551,19 +10551,19 @@ │ │ │ │ @ instruction: 0xf06f115f │ │ │ │ ldrbtmi r0, [r8], #-1032 @ 0xfffffbf8 │ │ │ │ @ instruction: 0xf7fd300c │ │ │ │ stmdami r7, {r0, r1, r2, r3, r5, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ blx feadfa82 │ │ │ │ svclt 0x0000e7d8 │ │ │ │ - addseq r2, r3, ip, lsl sl │ │ │ │ - addseq r2, r3, lr, ror #18 │ │ │ │ - addseq fp, r3, lr, lsr #9 │ │ │ │ - addseq r2, r3, r6, asr #18 │ │ │ │ - addseq r2, r3, r2, ror #16 │ │ │ │ + addseq r2, r3, r0, lsr #20 │ │ │ │ + addseq r2, r3, r2, ror r9 │ │ │ │ + @ instruction: 0x0093b4b2 │ │ │ │ + addseq r2, r3, sl, asr #18 │ │ │ │ + addseq r2, r3, r6, ror #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb78cac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r9], r8 │ │ │ │ ldrsbtgt pc, [ip], #-143 @ 0xffffff71 @ │ │ │ │ ldrsbt pc, [ip], #-143 @ 0xffffff71 @ │ │ │ │ ldmdbmi pc, {r2, r3, r4, r5, r6, r7, sl, lr} @ │ │ │ │ @@ -10598,31 +10598,31 @@ │ │ │ │ stc 7, cr15, [lr], {244} @ 0xf4 │ │ │ │ @ instruction: 0xfffffa01 │ │ │ │ adceq ip, r0, r8, lsl #13 │ │ │ │ @ instruction: 0xfffffb61 │ │ │ │ @ instruction: 0xfffff8db │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xfffff927 │ │ │ │ - addseq r2, r3, r0, lsr r9 │ │ │ │ + addseq r2, r3, r4, lsr r9 │ │ │ │ adceq ip, r0, r0, asr r6 │ │ │ │ - addseq r2, r3, r6, lsr #17 │ │ │ │ - addseq fp, r3, r6, ror #7 │ │ │ │ + addseq r2, r3, sl, lsr #17 │ │ │ │ + addseq fp, r3, sl, ror #7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb78d64 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46080ff8 │ │ │ │ vqadd.u32 d31, d18, d0 │ │ │ │ andcs r4, r0, #3145728 @ 0x300000 │ │ │ │ andsvs r2, sl, r1 │ │ │ │ svclt 0x0000bd08 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb78d84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 9a5b0c │ │ │ │ - blmi 9cdda0 │ │ │ │ + blmi 9cdda0 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [lr], -r8, lsl #12 │ │ │ │ ldmpl r3, {r2, r5, sl, fp, lr}^ │ │ │ │ ldmdavs fp, {r2, r3, r4, r5, r6, sl, lr} │ │ │ │ @ instruction: 0xf04f9303 │ │ │ │ @ instruction: 0xf0900300 │ │ │ │ andls pc, r2, r5, asr #6 │ │ │ │ @@ -10654,15 +10654,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf7f4bd70 │ │ │ │ svclt 0x0000eb98 │ │ │ │ strhteq ip, [r0], sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r3, r8, ror r8 │ │ │ │ + addseq r2, r3, ip, ror r8 │ │ │ │ adceq ip, r0, r4, asr #10 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 35d0f4 >::resize(unsigned int)@@Base+0x78510> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 15, cr15, cr0, cr12, {6} │ │ │ │ ldrmi fp, [sl], pc, lsr #1 │ │ │ │ @@ -10925,15 +10925,15 @@ │ │ │ │ bleq dd498 │ │ │ │ bleq 105d938 │ │ │ │ stcl 7, cr15, [r8, #976] @ 0x3d0 │ │ │ │ andcs pc, r8, r6, asr r8 @ │ │ │ │ blvc 5db38 │ │ │ │ ldrmi r2, [r1], -r0, lsl #6 │ │ │ │ blvc 121d928 │ │ │ │ - blvs 9dd6b4 │ │ │ │ + blvs 9dd6b4 │ │ │ │ blvs ff21db40 │ │ │ │ blx 45dc38 │ │ │ │ adcshi pc, sp, #0, 2 │ │ │ │ blls 1186ce4 │ │ │ │ vrshr.s64 d20, d12, #64 │ │ │ │ cdp 1, 11, cr8, cr7, cr5, {4} │ │ │ │ @ instruction: 0xf5096b00 │ │ │ │ @@ -11224,26 +11224,26 @@ │ │ │ │ ldc 3, cr15, [pc, #604] @ 22758 │ │ │ │ vmov.f64 d7, #2 @ 0x40100000 2.250 │ │ │ │ str sp, [r0, -r7, asr #22] │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq ip, r0, ip, ror #9 │ │ │ │ adceq ip, r0, r2, ror #8 │ │ │ │ - addseq r2, r3, r8, lsr #14 │ │ │ │ - addseq r2, r3, ip, ror #9 │ │ │ │ - addseq sl, r3, r2, lsr #31 │ │ │ │ - umullseq r2, r3, r8, r1 │ │ │ │ - addseq sl, r3, r0, asr ip │ │ │ │ - addseq r2, r3, r0, rrx │ │ │ │ - addseq r2, r3, sl, lsl r0 │ │ │ │ - @ instruction: 0x0093aad2 │ │ │ │ - addseq r1, r3, ip, ror #31 │ │ │ │ - addseq sl, r3, r4, lsr #21 │ │ │ │ - addseq r1, r3, sl, lsr #31 │ │ │ │ - addseq sl, r3, r2, ror #20 │ │ │ │ + addseq r2, r3, ip, lsr #14 │ │ │ │ + @ instruction: 0x009324f0 │ │ │ │ + addseq sl, r3, r6, lsr #31 │ │ │ │ + umullseq r2, r3, ip, r1 │ │ │ │ + addseq sl, r3, r4, asr ip │ │ │ │ + addseq r2, r3, r4, rrx │ │ │ │ + addseq r2, r3, lr, lsl r0 │ │ │ │ + @ instruction: 0x0093aad6 │ │ │ │ + @ instruction: 0x00931ff0 │ │ │ │ + addseq sl, r3, r8, lsr #21 │ │ │ │ + addseq r1, r3, lr, lsr #31 │ │ │ │ + addseq sl, r3, r6, ror #20 │ │ │ │ blne 135e00c │ │ │ │ bleq 151dbcc │ │ │ │ @ instruction: 0xf1da4628 │ │ │ │ ldc 3, cr15, [pc, #420] @ 226fc │ │ │ │ @ instruction: 0xeeb07b51 │ │ │ │ ldrb sp, [lr], -r7, asr #22 │ │ │ │ bicslt r9, fp, sl, lsl fp │ │ │ │ @@ -11322,24 +11322,24 @@ │ │ │ │ ldmdami r0, {r0, r2, r3, r5, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2314 @ 0xfffff6f6 │ │ │ │ stc2 7, cr15, [r8, #1008]! @ 0x3f0 │ │ │ │ @ instruction: 0xf7ff9b0a │ │ │ │ @ instruction: 0xf7f3bb26 │ │ │ │ svclt 0x0000ee5c │ │ │ │ ... │ │ │ │ - umullseq r1, r3, r6, lr │ │ │ │ - addseq sl, r3, lr, asr #18 │ │ │ │ - addseq r1, r3, r0, asr #28 │ │ │ │ - @ instruction: 0x0093a8f8 │ │ │ │ - addseq r1, r3, r0, lsr #28 │ │ │ │ - @ instruction: 0x0093a8d8 │ │ │ │ - addseq r1, r3, sl, ror #27 │ │ │ │ - addseq sl, r3, r2, lsr #17 │ │ │ │ - addseq r1, r3, sl, asr #27 │ │ │ │ - addseq sl, r3, r2, lsl #17 │ │ │ │ + umullseq r1, r3, sl, lr │ │ │ │ + addseq sl, r3, r2, asr r9 │ │ │ │ + addseq r1, r3, r4, asr #28 │ │ │ │ + @ instruction: 0x0093a8fc │ │ │ │ + addseq r1, r3, r4, lsr #28 │ │ │ │ + @ instruction: 0x0093a8dc │ │ │ │ + addseq r1, r3, lr, ror #27 │ │ │ │ + addseq sl, r3, r6, lsr #17 │ │ │ │ + addseq r1, r3, lr, asr #27 │ │ │ │ + addseq sl, r3, r6, lsl #17 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ bmi fedf3f3c │ │ │ │ strhtlt r4, [r1], r7 │ │ │ │ @ instruction: 0x4605447a │ │ │ │ @@ -11521,36 +11521,36 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7fc4478 │ │ │ │ @ instruction: 0xe7e2fc19 │ │ │ │ stcl 7, cr15, [lr], {243} @ 0xf3 │ │ │ │ ... │ │ │ │ adceq fp, r0, r8, ror #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r3, r4, ror #25 │ │ │ │ - addseq r1, r3, sl, lsr ip │ │ │ │ - @ instruction: 0x0093a6f2 │ │ │ │ - addseq r1, r3, r2, lsr #24 │ │ │ │ - @ instruction: 0x0093a6da │ │ │ │ + addseq r1, r3, r8, ror #25 │ │ │ │ + addseq r1, r3, lr, lsr ip │ │ │ │ + @ instruction: 0x0093a6f6 │ │ │ │ + addseq r1, r3, r6, lsr #24 │ │ │ │ + @ instruction: 0x0093a6de │ │ │ │ adceq fp, r0, r0, lsl r9 │ │ │ │ - addseq r1, r3, lr, lsr #23 │ │ │ │ - umullseq r1, r3, ip, fp │ │ │ │ - addseq r1, r3, lr, ror #22 │ │ │ │ - addseq sl, r3, r6, lsr #12 │ │ │ │ - addseq r1, r3, r8, asr #22 │ │ │ │ - addseq sl, r3, r0, lsl #12 │ │ │ │ - addseq r1, r3, ip, lsr #22 │ │ │ │ - addseq sl, r3, r4, ror #11 │ │ │ │ - @ instruction: 0x00931afe │ │ │ │ - @ instruction: 0x0093a5b6 │ │ │ │ - addseq r1, r3, r6, ror #21 │ │ │ │ - umullseq sl, r3, ip, r5 │ │ │ │ - addseq r1, r3, r8, asr #21 │ │ │ │ - addseq sl, r3, lr, ror r5 │ │ │ │ - addseq r1, r3, lr, lsr #21 │ │ │ │ - addseq sl, r3, r4, ror #10 │ │ │ │ + @ instruction: 0x00931bb2 │ │ │ │ + addseq r1, r3, r0, lsr #23 │ │ │ │ + addseq r1, r3, r2, ror fp │ │ │ │ + addseq sl, r3, sl, lsr #12 │ │ │ │ + addseq r1, r3, ip, asr #22 │ │ │ │ + addseq sl, r3, r4, lsl #12 │ │ │ │ + addseq r1, r3, r0, lsr fp │ │ │ │ + addseq sl, r3, r8, ror #11 │ │ │ │ + addseq r1, r3, r2, lsl #22 │ │ │ │ + @ instruction: 0x0093a5ba │ │ │ │ + addseq r1, r3, sl, ror #21 │ │ │ │ + addseq sl, r3, r0, lsr #11 │ │ │ │ + addseq r1, r3, ip, asr #21 │ │ │ │ + addseq sl, r3, r2, lsl #11 │ │ │ │ + @ instruction: 0x00931ab2 │ │ │ │ + addseq sl, r3, r8, ror #10 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb79c24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r2, r8, ror #31 │ │ │ │ andsvs r2, ip, r1, lsl #8 │ │ │ │ strmi r4, [lr], -r5, lsl #12 │ │ │ │ @ instruction: 0xf1ee9301 │ │ │ │ @@ -11564,16 +11564,16 @@ │ │ │ │ tstpne r7, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 60a52 │ │ │ │ strtmi r4, [r1], -r4, lsl #16 │ │ │ │ @ instruction: 0xf7fc4478 │ │ │ │ @ instruction: 0x4620fbbb │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ - @ instruction: 0x009319f0 │ │ │ │ - addseq sl, r3, r8, lsr #9 │ │ │ │ + @ instruction: 0x009319f4 │ │ │ │ + addseq sl, r3, ip, lsr #9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb79c80 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf04f0ff0 │ │ │ │ addlt r0, r3, r1, lsl #24 │ │ │ │ @ instruction: 0xf8c3461a │ │ │ │ @ instruction: 0xf7ffc000 │ │ │ │ @@ -11585,16 +11585,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7fc300c │ │ │ │ stmdami r5, {r0, r1, r2, r4, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fe4e0aae │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - umullseq r1, r3, lr, r9 │ │ │ │ - addseq sl, r3, r6, asr r4 │ │ │ │ + addseq r1, r3, r2, lsr #19 │ │ │ │ + addseq sl, r3, sl, asr r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb79cd4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 1966a3c │ │ │ │ blmi 198ecfc │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -11694,37 +11694,37 @@ │ │ │ │ @ instruction: 0xf04f481c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx fef60c58 │ │ │ │ @ instruction: 0xf7f3e77d │ │ │ │ svclt 0x0000eb72 │ │ │ │ adceq fp, r0, sl, ror #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r3, sl, lsl r9 │ │ │ │ - addseq r1, r3, r2, lsr #18 │ │ │ │ - umullseq r1, r3, r8, r9 │ │ │ │ + addseq r1, r3, lr, lsl r9 │ │ │ │ + addseq r1, r3, r6, lsr #18 │ │ │ │ + umullseq r1, r3, ip, r9 │ │ │ │ andeq r0, r0, pc, lsl #3 │ │ │ │ - @ instruction: 0x009318f4 │ │ │ │ - addseq sl, r3, ip, lsr #7 │ │ │ │ + @ instruction: 0x009318f8 │ │ │ │ + @ instruction: 0x0093a3b0 │ │ │ │ adceq fp, r0, r2, ror #11 │ │ │ │ - addseq r1, r3, r2, asr #17 │ │ │ │ - addseq sl, r3, sl, ror r3 │ │ │ │ + addseq r1, r3, r6, asr #17 │ │ │ │ + addseq sl, r3, lr, ror r3 │ │ │ │ @ instruction: 0xffffefd9 │ │ │ │ @ instruction: 0xffffefa7 │ │ │ │ - addseq r1, r3, r4, lsl #17 │ │ │ │ - addseq sl, r3, ip, lsr r3 │ │ │ │ - addseq r1, r3, sl, ror #16 │ │ │ │ - addseq sl, r3, r2, lsr #6 │ │ │ │ + addseq r1, r3, r8, lsl #17 │ │ │ │ + addseq sl, r3, r0, asr #6 │ │ │ │ + addseq r1, r3, lr, ror #16 │ │ │ │ + addseq sl, r3, r6, lsr #6 │ │ │ │ @ instruction: 0xfffffe7d │ │ │ │ @ instruction: 0xfffffe0f │ │ │ │ - addseq r1, r3, ip, lsr #16 │ │ │ │ - addseq sl, r3, r4, ror #5 │ │ │ │ - addseq r1, r3, r2, lsl r8 │ │ │ │ - addseq sl, r3, sl, asr #5 │ │ │ │ - @ instruction: 0x009317f4 │ │ │ │ - addseq sl, r3, sl, lsr #5 │ │ │ │ + addseq r1, r3, r0, lsr r8 │ │ │ │ + addseq sl, r3, r8, ror #5 │ │ │ │ + addseq r1, r3, r6, lsl r8 │ │ │ │ + addseq sl, r3, lr, asr #5 │ │ │ │ + @ instruction: 0x009317f8 │ │ │ │ + addseq sl, r3, lr, lsr #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb79edc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 7, pc, cr2, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -11733,16 +11733,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7fc300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r5, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 1ae0cfc │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addseq r1, r3, lr, asr #14 │ │ │ │ - addseq sl, r3, r6, lsl #4 │ │ │ │ + addseq r1, r3, r2, asr r7 │ │ │ │ + addseq sl, r3, sl, lsl #4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb79f24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ vaddl.s8 , d16, d15 │ │ │ │ movwcs r6, #2689 @ 0xa81 │ │ │ │ @@ -11759,16 +11759,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7fc300c │ │ │ │ stmdami r5, {r0, r1, r3, r4, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx de0d64 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addseq r1, r3, lr, ror r7 │ │ │ │ - umullseq sl, r3, lr, r1 │ │ │ │ + addseq r1, r3, r2, lsl #15 │ │ │ │ + addseq sl, r3, r2, lsr #3 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb79f8c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi c66d14 │ │ │ │ blmi c8efa8 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [lr], -r8, lsl #12 │ │ │ │ @@ -11816,18 +11816,18 @@ │ │ │ │ @ instruction: 0xf90cf7fc │ │ │ │ strtmi r4, [r1], -r8, lsl #16 │ │ │ │ @ instruction: 0xf7fc4478 │ │ │ │ strb pc, [r6, r7, asr #19]! @ │ │ │ │ b 1f60e24 │ │ │ │ strhteq fp, [r0], r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r3, lr, lsr #14 │ │ │ │ + addseq r1, r3, r2, lsr r7 │ │ │ │ adceq fp, r0, r6, lsr #6 │ │ │ │ - addseq r1, r3, r0, lsr #13 │ │ │ │ - addseq sl, r3, r0, asr #1 │ │ │ │ + addseq r1, r3, r4, lsr #13 │ │ │ │ + addseq sl, r3, r4, asr #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1de330 >::_M_default_append(unsigned int)@@Base+0x22b40> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 10, cr15, cr0, cr12, {6} │ │ │ │ strcs pc, [r4, #2271]! @ 0x8df │ │ │ │ @ instruction: 0xf8df4699 │ │ │ │ @@ -12189,30 +12189,30 @@ │ │ │ │ @ instruction: 0xf7fb4478 │ │ │ │ cdpls 14, 1, cr15, cr2, cr1, {7} │ │ │ │ svclt 0x0000e542 │ │ │ │ ... │ │ │ │ strhteq fp, [r0], ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umlaleq fp, r0, ip, r2 │ │ │ │ - @ instruction: 0x009315f2 │ │ │ │ - addseq sl, r3, r0, lsl r0 │ │ │ │ - umullseq r1, r3, r6, r5 │ │ │ │ - addseq r1, r3, r2, ror r4 │ │ │ │ - umullseq r9, r3, r0, lr │ │ │ │ - addseq r1, r3, r4, asr r4 │ │ │ │ - addseq r9, r3, r4, ror lr │ │ │ │ - @ instruction: 0x009313f0 │ │ │ │ - addseq r9, r3, r0, lsl lr │ │ │ │ - addseq r1, r3, r6, lsr #6 │ │ │ │ - addseq r9, r3, r6, asr #26 │ │ │ │ - @ instruction: 0x009312b8 │ │ │ │ - addseq r1, r3, r6, lsr #2 │ │ │ │ - addseq r9, r3, r6, asr #22 │ │ │ │ - ldrsbeq r1, [r3], r4 │ │ │ │ - @ instruction: 0x00939af4 │ │ │ │ + @ instruction: 0x009315f6 │ │ │ │ + addseq sl, r3, r4, lsl r0 │ │ │ │ + umullseq r1, r3, sl, r5 │ │ │ │ + addseq r1, r3, r6, ror r4 │ │ │ │ + umullseq r9, r3, r4, lr │ │ │ │ + addseq r1, r3, r8, asr r4 │ │ │ │ + addseq r9, r3, r8, ror lr │ │ │ │ + @ instruction: 0x009313f4 │ │ │ │ + addseq r9, r3, r4, lsl lr │ │ │ │ + addseq r1, r3, sl, lsr #6 │ │ │ │ + addseq r9, r3, sl, asr #26 │ │ │ │ + @ instruction: 0x009312bc │ │ │ │ + addseq r1, r3, sl, lsr #2 │ │ │ │ + addseq r9, r3, sl, asr #22 │ │ │ │ + ldrsbeq r1, [r3], r8 │ │ │ │ + @ instruction: 0x00939af8 │ │ │ │ @ instruction: 0xf1ee4630 │ │ │ │ cdp 7, 11, cr15, cr0, cr5, {5} │ │ │ │ vcmpe.f64 d0, d0 │ │ │ │ vsqrt.f64 d16, d9 │ │ │ │ @ instruction: 0xf67ffa10 │ │ │ │ stmdavs r1!, {r1, r2, r3, r4, r5, r6, r8, r9, sl, fp, sp, pc} │ │ │ │ @ instruction: 0xf1ee4630 │ │ │ │ @@ -12261,15 +12261,15 @@ │ │ │ │ blhi de98c │ │ │ │ bleq 25ee04 >::_M_default_append(unsigned int)@@Base+0xa3614> │ │ │ │ stc 7, cr15, [r8], {243} @ 0xf3 │ │ │ │ blls 105ee30 │ │ │ │ blvc ff29f010 │ │ │ │ blhi ff21f024 │ │ │ │ blx 45f11c │ │ │ │ - blls a1a0c0 │ │ │ │ + blls a1a0c0 │ │ │ │ ldrtmi r0, [r3], #-254 @ 0xffffff02 │ │ │ │ blvc 5ebb0 │ │ │ │ bleq 21ee48 >::_M_default_append(unsigned int)@@Base+0x63658> │ │ │ │ blvc 4deba0 │ │ │ │ bl ffd6153c │ │ │ │ blvc 4debe8 │ │ │ │ blvc 105ee54 │ │ │ │ @@ -12329,15 +12329,15 @@ │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ blvc deaa0 │ │ │ │ bleq 21ef18 >::_M_default_append(unsigned int)@@Base+0x63728> │ │ │ │ blvc 4dec90 │ │ │ │ bl 1f6162c │ │ │ │ bleq 105ef44 │ │ │ │ blvc 4decdc │ │ │ │ - blls 9e3a34 │ │ │ │ + blls 9e3a34 │ │ │ │ cdp 15, 11, cr9, cr4, cr8, {1} │ │ │ │ ldmne ip, {r6, r7, r8, r9, fp, ip, sp, lr} │ │ │ │ ldc 4, cr4, [r4, #92] @ 0x5c │ │ │ │ vmov.f64 d25, #16 @ 0x40800000 4.0 │ │ │ │ blle 9a1ec0 │ │ │ │ bleq 29ef60 >::_M_default_append(unsigned int)@@Base+0xe3770> │ │ │ │ bl 1a61654 │ │ │ │ @@ -12476,15 +12476,15 @@ │ │ │ │ stc2 7, cr15, [r2], #1004 @ 0x3ec │ │ │ │ @ instruction: 0xf7ff9e12 │ │ │ │ bvs fea924b0 │ │ │ │ vmax.s16 d4, d10, d16 │ │ │ │ @ instruction: 0x4607f173 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 884030 │ │ │ │ - blls 9c8514 │ │ │ │ + blls 9c8514 │ │ │ │ blls 988520 │ │ │ │ ldrsbthi pc, [r8], sp @ │ │ │ │ @ instruction: 0xf1ba931a │ │ │ │ @ instruction: 0xf0000f00 │ │ │ │ stclvs 1, cr8, [sl], #-828 @ 0xfffffcc4 │ │ │ │ movweq pc, #4362 @ 0x110a @ │ │ │ │ svceq 0x0000f1b8 │ │ │ │ @@ -13009,71 +13009,71 @@ │ │ │ │ @ instruction: 0x463e4478 │ │ │ │ @ instruction: 0xf7fa300c │ │ │ │ ldmdami ip!, {r0, r2, r4, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7fb4478 │ │ │ │ @ instruction: 0xf7fef86f │ │ │ │ svclt 0x0000bed1 │ │ │ │ - addseq r1, r3, lr, lsr #32 │ │ │ │ - addseq r9, r3, ip, asr #20 │ │ │ │ addseq r1, r3, r2, lsr r0 │ │ │ │ - addseq r0, r3, ip, lsl #30 │ │ │ │ - addseq r9, r3, sl, lsr #18 │ │ │ │ - addseq r0, r3, r2, lsr #27 │ │ │ │ - addseq r9, r3, r0, asr #15 │ │ │ │ - addseq r0, r3, ip, lsr #26 │ │ │ │ - addseq r9, r3, sl, asr #14 │ │ │ │ - addseq r0, r3, r0, lsr #25 │ │ │ │ - @ instruction: 0x009396be │ │ │ │ - addseq r0, r3, ip, ror ip │ │ │ │ - umullseq r9, r3, sl, r6 │ │ │ │ - addseq r0, r3, r8, asr ip │ │ │ │ - addseq r9, r3, r6, ror r6 │ │ │ │ - addseq r0, r3, lr, ror r9 │ │ │ │ - addseq r0, r3, r6, ror #16 │ │ │ │ - addseq r9, r3, r4, lsl #5 │ │ │ │ - addseq r0, r3, r4, asr #16 │ │ │ │ - addseq r9, r3, r2, ror #4 │ │ │ │ - addseq r0, r3, r6, lsr #16 │ │ │ │ - addseq r9, r3, r2, asr #4 │ │ │ │ - addseq r0, r3, r6, lsl #16 │ │ │ │ - addseq r9, r3, r2, lsr #4 │ │ │ │ - addseq r0, r3, r6, ror #15 │ │ │ │ - addseq r9, r3, r2, lsl #4 │ │ │ │ - addseq r0, r3, r6, asr #15 │ │ │ │ - addseq r9, r3, r2, ror #3 │ │ │ │ - addseq r0, r3, r2, lsr #15 │ │ │ │ - addseq r9, r3, r0, asr #3 │ │ │ │ - addseq r0, r3, lr, ror r7 │ │ │ │ - umullseq r9, r3, ip, r1 │ │ │ │ - addseq r0, r3, r4, lsr #14 │ │ │ │ - addseq r9, r3, r4, asr #2 │ │ │ │ - addseq r0, r3, sl, lsl #14 │ │ │ │ - addseq r9, r3, r8, lsr #2 │ │ │ │ - addseq r0, r3, sl, ror #13 │ │ │ │ - addseq r9, r3, sl, lsl #2 │ │ │ │ - addseq r0, r3, sl, asr #13 │ │ │ │ - addseq r9, r3, sl, ror #1 │ │ │ │ - addseq r0, r3, sl, lsr #13 │ │ │ │ - addseq r9, r3, sl, asr #1 │ │ │ │ - addseq r0, r3, ip, lsl #13 │ │ │ │ - @ instruction: 0x009305da │ │ │ │ - @ instruction: 0x00938ff8 │ │ │ │ - @ instruction: 0x009305be │ │ │ │ - @ instruction: 0x00938fdc │ │ │ │ - umullseq r0, r3, lr, r5 │ │ │ │ - @ instruction: 0x00938fbe │ │ │ │ - addseq r0, r3, r0, lsl #11 │ │ │ │ - addseq r8, r3, r0, lsr #31 │ │ │ │ - addseq r0, r3, r6, ror #10 │ │ │ │ - addseq r8, r3, r4, lsl #31 │ │ │ │ - addseq r0, r3, ip, lsr #10 │ │ │ │ - addseq r0, r3, r2, lsr #8 │ │ │ │ - @ instruction: 0x009303f4 │ │ │ │ - addseq r8, r3, r0, lsl lr │ │ │ │ + addseq r9, r3, r0, asr sl │ │ │ │ + addseq r1, r3, r6, lsr r0 │ │ │ │ + addseq r0, r3, r0, lsl pc │ │ │ │ + addseq r9, r3, lr, lsr #18 │ │ │ │ + addseq r0, r3, r6, lsr #27 │ │ │ │ + addseq r9, r3, r4, asr #15 │ │ │ │ + addseq r0, r3, r0, lsr sp │ │ │ │ + addseq r9, r3, lr, asr #14 │ │ │ │ + addseq r0, r3, r4, lsr #25 │ │ │ │ + addseq r9, r3, r2, asr #13 │ │ │ │ + addseq r0, r3, r0, lsl #25 │ │ │ │ + umullseq r9, r3, lr, r6 │ │ │ │ + addseq r0, r3, ip, asr ip │ │ │ │ + addseq r9, r3, sl, ror r6 │ │ │ │ + addseq r0, r3, r2, lsl #19 │ │ │ │ + addseq r0, r3, sl, ror #16 │ │ │ │ + addseq r9, r3, r8, lsl #5 │ │ │ │ + addseq r0, r3, r8, asr #16 │ │ │ │ + addseq r9, r3, r6, ror #4 │ │ │ │ + addseq r0, r3, sl, lsr #16 │ │ │ │ + addseq r9, r3, r6, asr #4 │ │ │ │ + addseq r0, r3, sl, lsl #16 │ │ │ │ + addseq r9, r3, r6, lsr #4 │ │ │ │ + addseq r0, r3, sl, ror #15 │ │ │ │ + addseq r9, r3, r6, lsl #4 │ │ │ │ + addseq r0, r3, sl, asr #15 │ │ │ │ + addseq r9, r3, r6, ror #3 │ │ │ │ + addseq r0, r3, r6, lsr #15 │ │ │ │ + addseq r9, r3, r4, asr #3 │ │ │ │ + addseq r0, r3, r2, lsl #15 │ │ │ │ + addseq r9, r3, r0, lsr #3 │ │ │ │ + addseq r0, r3, r8, lsr #14 │ │ │ │ + addseq r9, r3, r8, asr #2 │ │ │ │ + addseq r0, r3, lr, lsl #14 │ │ │ │ + addseq r9, r3, ip, lsr #2 │ │ │ │ + addseq r0, r3, lr, ror #13 │ │ │ │ + addseq r9, r3, lr, lsl #2 │ │ │ │ + addseq r0, r3, lr, asr #13 │ │ │ │ + addseq r9, r3, lr, ror #1 │ │ │ │ + addseq r0, r3, lr, lsr #13 │ │ │ │ + addseq r9, r3, lr, asr #1 │ │ │ │ + umullseq r0, r3, r0, r6 │ │ │ │ + @ instruction: 0x009305de │ │ │ │ + @ instruction: 0x00938ffc │ │ │ │ + addseq r0, r3, r2, asr #11 │ │ │ │ + addseq r8, r3, r0, ror #31 │ │ │ │ + addseq r0, r3, r2, lsr #11 │ │ │ │ + addseq r8, r3, r2, asr #31 │ │ │ │ + addseq r0, r3, r4, lsl #11 │ │ │ │ + addseq r8, r3, r4, lsr #31 │ │ │ │ + addseq r0, r3, sl, ror #10 │ │ │ │ + addseq r8, r3, r8, lsl #31 │ │ │ │ + addseq r0, r3, r0, lsr r5 │ │ │ │ + addseq r0, r3, r6, lsr #8 │ │ │ │ + @ instruction: 0x009303f8 │ │ │ │ + addseq r8, r3, r4, lsl lr │ │ │ │ strtmi r6, [r0], -r3, ror #16 │ │ │ │ @ instruction: 0xf5039932 │ │ │ │ ldc 3, cr6, [r3, #696] @ 0x2b8 │ │ │ │ blvs feb02dfc │ │ │ │ @ instruction: 0x63ab3301 │ │ │ │ vneg.f64 d10, d4 │ │ │ │ movwls r7, #35655 @ 0x8b47 │ │ │ │ @@ -13121,17 +13121,17 @@ │ │ │ │ ldcllt 7, cr15, [ip, #1016]! @ 0x3f8 │ │ │ │ @ instruction: 0xf1ef4620 │ │ │ │ bmi 1e1344 >::_M_default_append(unsigned int)@@Base+0x25b54> │ │ │ │ vmul.i8 d26, d0, d18 │ │ │ │ ldrbtmi r2, [sl], #-871 @ 0xfffffc99 │ │ │ │ @ instruction: 0xffc4f7f9 │ │ │ │ svclt 0x0000e44e │ │ │ │ - addseq r0, r3, r6, asr #4 │ │ │ │ - addseq r8, r3, r6, ror #24 │ │ │ │ - addseq r0, r3, lr, lsr r2 │ │ │ │ + addseq r0, r3, sl, asr #4 │ │ │ │ + addseq r8, r3, sl, ror #24 │ │ │ │ + addseq r0, r3, r2, asr #4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb7b4dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi ff5a8204 │ │ │ │ blmi ff5d050c │ │ │ │ ldrbtmi r4, [sl], #-1543 @ 0xfffff9f9 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -13343,64 +13343,64 @@ │ │ │ │ ldmdami r8!, {r0, r2, r3, r4, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 7, cr15, [r8, #1000] @ 0x3e8 │ │ │ │ svclt 0x0000e69a │ │ │ │ ... │ │ │ │ adceq r9, r0, r2, ror #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x009301fa │ │ │ │ - addseq r0, r3, r8, lsr #4 │ │ │ │ - addseq r0, r3, lr, asr r2 │ │ │ │ - addseq r0, r3, sl, lsl #3 │ │ │ │ - addseq r8, r3, sl, lsr #23 │ │ │ │ + @ instruction: 0x009301fe │ │ │ │ + addseq r0, r3, ip, lsr #4 │ │ │ │ + addseq r0, r3, r2, ror #4 │ │ │ │ + addseq r0, r3, lr, lsl #3 │ │ │ │ + addseq r8, r3, lr, lsr #23 │ │ │ │ adceq r9, r0, r0, ror #27 │ │ │ │ - addseq r0, r3, r6, asr r1 │ │ │ │ - addseq r8, r3, r6, ror fp │ │ │ │ + addseq r0, r3, sl, asr r1 │ │ │ │ + addseq r8, r3, sl, ror fp │ │ │ │ andeq r0, r0, r5, ror #6 │ │ │ │ @ instruction: 0xffffe9cb │ │ │ │ - addseq r0, r3, r8, lsl r1 │ │ │ │ - addseq r8, r3, r8, lsr fp │ │ │ │ - ldrsheq r0, [r3], lr │ │ │ │ - addseq r8, r3, lr, lsl fp │ │ │ │ + addseq r0, r3, ip, lsl r1 │ │ │ │ + addseq r8, r3, ip, lsr fp │ │ │ │ + addseq r0, r3, r2, lsl #2 │ │ │ │ + addseq r8, r3, r2, lsr #22 │ │ │ │ @ instruction: 0xffffe91d │ │ │ │ @ instruction: 0xffffea5f │ │ │ │ - addseq r0, r3, r0, asr #1 │ │ │ │ - addseq r8, r3, r0, ror #21 │ │ │ │ - addseq r0, r3, r6, lsr #1 │ │ │ │ - addseq r8, r3, r6, asr #21 │ │ │ │ - addseq r0, r3, ip, asr #2 │ │ │ │ - addseq r0, r3, lr, ror #2 │ │ │ │ - addseq r0, r3, lr, rrx │ │ │ │ - addseq r8, r3, lr, lsl #21 │ │ │ │ - addseq r0, r3, r4, asr r1 │ │ │ │ - addseq r0, r3, r6, ror #2 │ │ │ │ - addseq r0, r3, r4, lsr r0 │ │ │ │ - addseq r8, r3, r4, asr sl │ │ │ │ - addseq r0, r3, r6, lsl r0 │ │ │ │ - addseq r8, r3, r4, lsr sl │ │ │ │ - addseq r0, r3, sl, lsr #2 │ │ │ │ - addseq r0, r3, ip, asr #2 │ │ │ │ - @ instruction: 0x0092ffda │ │ │ │ - @ instruction: 0x009389fa │ │ │ │ - addseq r0, r3, r8, ror #2 │ │ │ │ - addseq r0, r3, r8, lsr #2 │ │ │ │ - umullseq pc, r2, r2, pc @ │ │ │ │ - @ instruction: 0x009389b2 │ │ │ │ - addseq r0, r3, r8, lsr r1 │ │ │ │ - addseq r0, r3, sl, asr r1 │ │ │ │ - addseq pc, r2, lr, asr #30 │ │ │ │ - addseq r8, r3, lr, ror #18 │ │ │ │ - addseq r0, r3, r8, lsr r1 │ │ │ │ - addseq r0, r3, sl, asr r1 │ │ │ │ - addseq pc, r2, sl, lsl #30 │ │ │ │ - addseq r8, r3, sl, lsr #18 │ │ │ │ - addseq r0, r3, r8, lsr r1 │ │ │ │ - addseq r0, r3, sl, asr #2 │ │ │ │ - addseq pc, r2, r2, asr #29 │ │ │ │ - addseq r8, r3, r2, ror #17 │ │ │ │ + addseq r0, r3, r4, asr #1 │ │ │ │ + addseq r8, r3, r4, ror #21 │ │ │ │ + addseq r0, r3, sl, lsr #1 │ │ │ │ + addseq r8, r3, sl, asr #21 │ │ │ │ + addseq r0, r3, r0, asr r1 │ │ │ │ + addseq r0, r3, r2, ror r1 │ │ │ │ + addseq r0, r3, r2, ror r0 │ │ │ │ + umullseq r8, r3, r2, sl │ │ │ │ + addseq r0, r3, r8, asr r1 │ │ │ │ + addseq r0, r3, sl, ror #2 │ │ │ │ + addseq r0, r3, r8, lsr r0 │ │ │ │ + addseq r8, r3, r8, asr sl │ │ │ │ + addseq r0, r3, sl, lsl r0 │ │ │ │ + addseq r8, r3, r8, lsr sl │ │ │ │ + addseq r0, r3, lr, lsr #2 │ │ │ │ + addseq r0, r3, r0, asr r1 │ │ │ │ + @ instruction: 0x0092ffde │ │ │ │ + @ instruction: 0x009389fe │ │ │ │ + addseq r0, r3, ip, ror #2 │ │ │ │ + addseq r0, r3, ip, lsr #2 │ │ │ │ + umullseq pc, r2, r6, pc @ │ │ │ │ + @ instruction: 0x009389b6 │ │ │ │ + addseq r0, r3, ip, lsr r1 │ │ │ │ + addseq r0, r3, lr, asr r1 │ │ │ │ + addseq pc, r2, r2, asr pc @ │ │ │ │ + addseq r8, r3, r2, ror r9 │ │ │ │ + addseq r0, r3, ip, lsr r1 │ │ │ │ + addseq r0, r3, lr, asr r1 │ │ │ │ + addseq pc, r2, lr, lsl #30 │ │ │ │ + addseq r8, r3, lr, lsr #18 │ │ │ │ + addseq r0, r3, ip, lsr r1 │ │ │ │ + addseq r0, r3, lr, asr #2 │ │ │ │ + addseq pc, r2, r6, asr #29 │ │ │ │ + addseq r8, r3, r6, ror #17 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb7b914 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldc2l 7, cr15, [sl, #1020] @ 0x3fc │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -13409,16 +13409,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7fa300c │ │ │ │ stmdami r5, {r0, r1, r4, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2l 7, cr15, [lr, #-1000] @ 0xfffffc18 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addseq pc, r2, lr, lsr #27 │ │ │ │ - addseq r8, r3, lr, asr #15 │ │ │ │ + @ instruction: 0x0092fdb2 │ │ │ │ + @ instruction: 0x009387d2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi dfc14 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r6, r7, sp, asr #21 │ │ │ │ vqsub.u8 d4, d16, d5 │ │ │ │ @@ -13613,25 +13613,25 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7fa4478 │ │ │ │ @ instruction: 0xe7e2fbbb │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00f19999 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - addseq pc, r2, r2, asr #31 │ │ │ │ - addseq pc, r2, sl, asr #29 │ │ │ │ - addseq pc, r2, r2, ror lr @ │ │ │ │ - @ instruction: 0x009385da │ │ │ │ - addseq pc, r2, lr, lsl lr @ │ │ │ │ - addseq pc, r2, sl, ror sp @ │ │ │ │ - addseq r8, r3, r0, ror #9 │ │ │ │ - addseq pc, r2, ip, asr sp @ │ │ │ │ - addseq r8, r3, r2, asr #9 │ │ │ │ - addseq pc, r2, r2, asr #26 │ │ │ │ - addseq r8, r3, r8, lsr #9 │ │ │ │ + addseq pc, r2, r6, asr #31 │ │ │ │ + addseq pc, r2, lr, asr #29 │ │ │ │ + addseq pc, r2, r6, ror lr @ │ │ │ │ + @ instruction: 0x009385de │ │ │ │ + addseq pc, r2, r2, lsr #28 │ │ │ │ + addseq pc, r2, lr, ror sp @ │ │ │ │ + addseq r8, r3, r4, ror #9 │ │ │ │ + addseq pc, r2, r0, ror #26 │ │ │ │ + addseq r8, r3, r6, asr #9 │ │ │ │ + addseq pc, r2, r6, asr #26 │ │ │ │ + addseq r8, r3, ip, lsr #9 │ │ │ │ strbmi r4, [r9], -r0, asr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff5e2a9c │ │ │ │ @ instruction: 0xf04f483e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx fe462aaa │ │ │ │ ldmdami ip!, {r0, r1, r2, r4, r5, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ @@ -13689,34 +13689,34 @@ │ │ │ │ ldmdami r8, {r0, r1, r2, r3, r6, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ @ instruction: 0xf7fa300c │ │ │ │ ldmdami r6, {r0, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7fa4478 │ │ │ │ smlald pc, r2, fp, fp @ │ │ │ │ - addseq pc, r2, ip, ror #25 │ │ │ │ - addseq r8, r3, r2, asr r4 │ │ │ │ - @ instruction: 0x0092fcd2 │ │ │ │ - addseq r8, r3, r8, lsr r4 │ │ │ │ - @ instruction: 0x0092fcb8 │ │ │ │ - addseq r8, r3, lr, lsl r4 │ │ │ │ - umullseq pc, r2, lr, ip @ │ │ │ │ - addseq r8, r3, r4, lsl #8 │ │ │ │ - addseq pc, r2, r4, lsl #25 │ │ │ │ - addseq r8, r3, sl, ror #7 │ │ │ │ - addseq pc, r2, sl, ror #24 │ │ │ │ - @ instruction: 0x009383d0 │ │ │ │ - addseq pc, r2, r0, asr ip @ │ │ │ │ - @ instruction: 0x009383b6 │ │ │ │ - addseq pc, r2, r6, lsr ip @ │ │ │ │ - umullseq r8, r3, ip, r3 │ │ │ │ - addseq pc, r2, ip, lsl ip @ │ │ │ │ - addseq r8, r3, r2, lsl #7 │ │ │ │ - addseq pc, r2, r2, lsl #24 │ │ │ │ - addseq r8, r3, r8, ror #6 │ │ │ │ + @ instruction: 0x0092fcf0 │ │ │ │ + addseq r8, r3, r6, asr r4 │ │ │ │ + @ instruction: 0x0092fcd6 │ │ │ │ + addseq r8, r3, ip, lsr r4 │ │ │ │ + @ instruction: 0x0092fcbc │ │ │ │ + addseq r8, r3, r2, lsr #8 │ │ │ │ + addseq pc, r2, r2, lsr #25 │ │ │ │ + addseq r8, r3, r8, lsl #8 │ │ │ │ + addseq pc, r2, r8, lsl #25 │ │ │ │ + addseq r8, r3, lr, ror #7 │ │ │ │ + addseq pc, r2, lr, ror #24 │ │ │ │ + @ instruction: 0x009383d4 │ │ │ │ + addseq pc, r2, r4, asr ip @ │ │ │ │ + @ instruction: 0x009383ba │ │ │ │ + addseq pc, r2, sl, lsr ip @ │ │ │ │ + addseq r8, r3, r0, lsr #7 │ │ │ │ + addseq pc, r2, r0, lsr #24 │ │ │ │ + addseq r8, r3, r6, lsl #7 │ │ │ │ + addseq pc, r2, r6, lsl #24 │ │ │ │ + addseq r8, r3, ip, ror #6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb7be04 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 5e8b8c │ │ │ │ blmi 610e24 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -13738,15 +13738,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7f1bd30 │ │ │ │ svclt 0x0000eb76 │ │ │ │ adceq r9, r0, sl, lsr r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq pc, r2, lr, lsr fp @ │ │ │ │ + addseq pc, r2, r2, asr #22 │ │ │ │ adceq r9, r0, r0, lsl #10 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb7be80 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46080ff0 │ │ │ │ @ instruction: 0xf0cb4614 │ │ │ │ @ instruction: 0x4603f4f1 │ │ │ │ @@ -13833,15 +13833,15 @@ │ │ │ │ vst1.8 {d20-d22}, [pc :128], fp │ │ │ │ tstls r0, r1, asr r1 │ │ │ │ tstpeq r4, r4, lsl #2 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf7f700d2 │ │ │ │ movwcs pc, #2781 @ 0xadd @ │ │ │ │ andlt r6, r2, r3, ror #5 │ │ │ │ svclt 0x0000bd70 │ │ │ │ - addseq pc, r2, r0, ror sl @ │ │ │ │ + addseq pc, r2, r4, ror sl @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strmi fp, [r7], -r6, lsl #1 │ │ │ │ @ instruction: 0xf08d4608 │ │ │ │ bvs 1121660 │ │ │ │ @@ -13876,16 +13876,16 @@ │ │ │ │ blcs 3fa2c │ │ │ │ movwcs sp, #7172 @ 0x1c04 │ │ │ │ andlt r4, r6, r8, lsl r6 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ ldrtmi r4, [r8], -r9, lsr #12 │ │ │ │ @ instruction: 0xff28f7ff │ │ │ │ svclt 0x0000e7f5 │ │ │ │ - addseq pc, r2, r8, lsr r9 @ │ │ │ │ - addseq r8, r3, r0, lsr #1 │ │ │ │ + addseq pc, r2, ip, lsr r9 @ │ │ │ │ + addseq r8, r3, r4, lsr #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb7c0a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 6a8e30 │ │ │ │ blmi 6d10c8 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -13910,15 +13910,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ b 762edc │ │ │ │ umlaleq r9, r0, r6, r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq pc, r2, ip, lsl #17 │ │ │ │ + umullseq pc, r2, r0, r8 @ │ │ │ │ adceq r9, r0, lr, asr #4 │ │ │ │ @ instruction: 0xf5006840 │ │ │ │ ldc 0, cr6, [r0, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d23, d1 │ │ │ │ stmdble r6, {r4, r9, fp, ip, sp, lr, pc} │ │ │ │ blvs 1060a04 │ │ │ │ @@ -14204,16 +14204,16 @@ │ │ │ │ vsqrt.f64 d17, d7 │ │ │ │ strbtle pc, [r5], #2576 @ 0xa10 @ │ │ │ │ ldc 7, cr14, [r1, #556] @ 0x22c │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ vadd.f64 d6, d7, d0 │ │ │ │ vstr d7, [r1, #24] │ │ │ │ str r7, [r2, r0, lsl #22] │ │ │ │ - addseq pc, r2, sl, lsr #10 │ │ │ │ - addseq pc, r2, r4, asr #10 │ │ │ │ + addseq pc, r2, lr, lsr #10 │ │ │ │ + addseq pc, r2, r8, asr #10 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 460888 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 12, cr15, cr8, cr12, {6} │ │ │ │ strmi r4, [ip], -pc, asr #27 │ │ │ │ adcslt r4, r5, pc, asr #19 │ │ │ │ @@ -14421,16 +14421,16 @@ │ │ │ │ str pc, [r4], fp, ror #26 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ adceq r8, r0, r8, ror #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r8, r0, r2, lsr sp │ │ │ │ - addseq pc, r2, r0, lsr #1 │ │ │ │ - addseq r7, r3, r8, lsl #16 │ │ │ │ + addseq pc, r2, r4, lsr #1 │ │ │ │ + addseq r7, r3, ip, lsl #16 │ │ │ │ ldrdmi pc, [ip, -sl]! │ │ │ │ ldrdeq lr, [r4, -r9] │ │ │ │ ldc 0, cr0, [sl, #912] @ 0x390 │ │ │ │ stmdbne sp, {r1, r2, r5, r8, r9, fp, sp, lr} │ │ │ │ blvc a60dac │ │ │ │ @ instruction: 0xf8d94404 │ │ │ │ stc 0, cr2, [r5, #160] @ 0xa0 │ │ │ │ @@ -14454,15 +14454,15 @@ │ │ │ │ @ instruction: 0xf8d53014 │ │ │ │ sbcseq r2, r2, ip, lsr #2 │ │ │ │ ldc 4, cr4, [r3, #76] @ 0x4c │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vneg.f64 d23, d11 │ │ │ │ tstple sl, r0, lsl sl @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0x1010f8db │ │ │ │ - blvc 9e0e04 │ │ │ │ + blvc 9e0e04 │ │ │ │ ldmib r5, {r0, r4, sl, lr}^ │ │ │ │ stc 7, cr6, [r3, #160] @ 0xa0 │ │ │ │ stmib r1, {r8, r9, fp, ip, sp, lr}^ │ │ │ │ blls b3f3c0 │ │ │ │ stc 6, cr4, [sp, #160] @ 0xa0 │ │ │ │ vstr d12, [sp, #184] @ 0xb8 │ │ │ │ bl 11848c │ │ │ │ @@ -14796,15 +14796,15 @@ │ │ │ │ blvc 61308 │ │ │ │ addhi pc, r4, r0 │ │ │ │ svccc 0x0004f858 │ │ │ │ @ instruction: 0x2014f8db │ │ │ │ blhi e0fdc │ │ │ │ ldrdeq pc, [r4], r3 @ │ │ │ │ ldrdcc pc, [ip, -r0]! │ │ │ │ - blls 9e134c │ │ │ │ + blls 9e134c │ │ │ │ bl a61350 │ │ │ │ ldrmi r0, [sl], #-219 @ 0xffffff25 │ │ │ │ blvc 61360 │ │ │ │ blvc 13217ec │ │ │ │ blx 4618e4 │ │ │ │ stc 1, cr13, [r2, #24] │ │ │ │ @ instruction: 0xf8db9b00 │ │ │ │ @@ -14952,16 +14952,16 @@ │ │ │ │ stc 5, cr9, [sp, #152] @ 0x98 │ │ │ │ @ instruction: 0xeef10b22 │ │ │ │ svclt 0x004cfa10 │ │ │ │ movwcs r2, #769 @ 0x301 │ │ │ │ ldrb r9, [r8, -r7, lsr #6]! │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq lr, r2, r6, lsr #24 │ │ │ │ - umullseq r7, r3, r8, r3 │ │ │ │ + addseq lr, r2, sl, lsr #24 │ │ │ │ + umullseq r7, r3, ip, r3 │ │ │ │ stmmi r9, {r2, r9, sl, lr} │ │ │ │ teqpvc r5, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf866f7f9 │ │ │ │ strtmi r4, [r1], -r6, lsl #17 │ │ │ │ @ instruction: 0xf7f94478 │ │ │ │ stmmi r5, {r0, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ @@ -15091,28 +15091,28 @@ │ │ │ │ @ instruction: 0x46214814 │ │ │ │ @ instruction: 0xf7f94478 │ │ │ │ @ instruction: 0xf7fff825 │ │ │ │ @ instruction: 0xf7f0b93e │ │ │ │ svclt 0x0000e8da │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq lr, r2, ip, lsl #16 │ │ │ │ - addseq r6, r3, r4, ror pc │ │ │ │ - @ instruction: 0x0092e7f2 │ │ │ │ - addseq r6, r3, sl, asr pc │ │ │ │ - @ instruction: 0x0092e7d2 │ │ │ │ - addseq r6, r3, r8, lsr pc │ │ │ │ - umullseq lr, r2, sl, r6 │ │ │ │ - addseq r6, r3, r2, lsl #28 │ │ │ │ - addseq lr, r2, r4, ror #12 │ │ │ │ - addseq r6, r3, ip, asr #27 │ │ │ │ - addseq lr, r2, r2, lsr r6 │ │ │ │ - umullseq r6, r3, sl, sp │ │ │ │ - addseq lr, r2, r4, lsl r6 │ │ │ │ - addseq r6, r3, ip, ror sp │ │ │ │ + addseq lr, r2, r0, lsl r8 │ │ │ │ + addseq r6, r3, r8, ror pc │ │ │ │ + @ instruction: 0x0092e7f6 │ │ │ │ + addseq r6, r3, lr, asr pc │ │ │ │ + @ instruction: 0x0092e7d6 │ │ │ │ + addseq r6, r3, ip, lsr pc │ │ │ │ + umullseq lr, r2, lr, r6 │ │ │ │ + addseq r6, r3, r6, lsl #28 │ │ │ │ + addseq lr, r2, r8, ror #12 │ │ │ │ + @ instruction: 0x00936dd0 │ │ │ │ + addseq lr, r2, r6, lsr r6 │ │ │ │ + umullseq r6, r3, lr, sp │ │ │ │ + addseq lr, r2, r8, lsl r6 │ │ │ │ + addseq r6, r3, r0, lsl #27 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb7d3ec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi fecaa114 │ │ │ │ blmi fecd241c │ │ │ │ ldrbtmi r2, [sl], #-1280 @ 0xfffffb00 │ │ │ │ strls r4, [r6, #-3761] @ 0xfffff14f │ │ │ │ @@ -15289,57 +15289,57 @@ │ │ │ │ ldmdami r0!, {r0, r1, r3, r4, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ mrc2 7, 4, pc, cr6, cr8, {7} │ │ │ │ @ instruction: 0xf7efe6f1 │ │ │ │ svclt 0x0000ef4c │ │ │ │ adceq r7, r0, r2, asr pc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq lr, r2, r2, ror r5 │ │ │ │ + addseq lr, r2, r6, ror r5 │ │ │ │ @ instruction: 0xffffea21 │ │ │ │ - addseq lr, r2, lr, asr #11 │ │ │ │ - umullseq lr, r2, r0, r5 │ │ │ │ + @ instruction: 0x0092e5d2 │ │ │ │ + umullseq lr, r2, r4, r5 │ │ │ │ @ instruction: 0xffffe983 │ │ │ │ - addseq lr, r2, r0, lsl r5 │ │ │ │ - addseq r6, r3, r8, ror ip │ │ │ │ + addseq lr, r2, r4, lsl r5 │ │ │ │ + addseq r6, r3, ip, ror ip │ │ │ │ adceq r7, r0, lr, lsr #29 │ │ │ │ - @ instruction: 0x0092e4dc │ │ │ │ - addseq r6, r3, r4, asr #24 │ │ │ │ - addseq lr, r2, sl, ror #10 │ │ │ │ - addseq lr, r2, r4, asr #11 │ │ │ │ + addseq lr, r2, r0, ror #9 │ │ │ │ + addseq r6, r3, r8, asr #24 │ │ │ │ + addseq lr, r2, lr, ror #10 │ │ │ │ + addseq lr, r2, r8, asr #11 │ │ │ │ andeq r0, r0, r3, ror r2 │ │ │ │ - addseq lr, r2, ip, lsl #9 │ │ │ │ - @ instruction: 0x00936bf4 │ │ │ │ - addseq lr, r2, r2, ror r4 │ │ │ │ - @ instruction: 0x00936bda │ │ │ │ + umullseq lr, r2, r0, r4 │ │ │ │ + @ instruction: 0x00936bf8 │ │ │ │ + addseq lr, r2, r6, ror r4 │ │ │ │ + @ instruction: 0x00936bde │ │ │ │ @ instruction: 0xffffeb5d │ │ │ │ @ instruction: 0xffffea9b │ │ │ │ - addseq lr, r2, r4, lsr r4 │ │ │ │ - umullseq r6, r3, ip, fp │ │ │ │ - addseq lr, r2, sl, lsl r4 │ │ │ │ - addseq r6, r3, r2, lsl #23 │ │ │ │ + addseq lr, r2, r8, lsr r4 │ │ │ │ + addseq r6, r3, r0, lsr #23 │ │ │ │ + addseq lr, r2, lr, lsl r4 │ │ │ │ + addseq r6, r3, r6, lsl #23 │ │ │ │ @ instruction: 0xfffff02d │ │ │ │ - addseq lr, r2, lr, ror #7 │ │ │ │ - addseq r6, r3, r6, asr fp │ │ │ │ + @ instruction: 0x0092e3f2 │ │ │ │ + addseq r6, r3, sl, asr fp │ │ │ │ + umullseq lr, r2, r6, r5 │ │ │ │ + addseq lr, r2, ip, ror #9 │ │ │ │ + addseq lr, r2, r6, ror #10 │ │ │ │ + @ instruction: 0x0092e3b0 │ │ │ │ + addseq r6, r3, r8, lsl fp │ │ │ │ + umullseq lr, r2, r6, r3 │ │ │ │ + @ instruction: 0x00936afc │ │ │ │ + addseq lr, r2, r6, ror r3 │ │ │ │ + @ instruction: 0x00936adc │ │ │ │ + addseq lr, r2, sl, lsl r5 │ │ │ │ + addseq lr, r2, ip, asr r5 │ │ │ │ + addseq lr, r2, r6, lsr r3 │ │ │ │ + umullseq r6, r3, lr, sl │ │ │ │ + addseq lr, r2, r0, asr r5 │ │ │ │ umullseq lr, r2, r2, r5 │ │ │ │ - addseq lr, r2, r8, ror #9 │ │ │ │ - addseq lr, r2, r2, ror #10 │ │ │ │ - addseq lr, r2, ip, lsr #7 │ │ │ │ - addseq r6, r3, r4, lsl fp │ │ │ │ - umullseq lr, r2, r2, r3 │ │ │ │ - @ instruction: 0x00936af8 │ │ │ │ - addseq lr, r2, r2, ror r3 │ │ │ │ - @ instruction: 0x00936ad8 │ │ │ │ - addseq lr, r2, r6, lsl r5 │ │ │ │ - addseq lr, r2, r8, asr r5 │ │ │ │ - addseq lr, r2, r2, lsr r3 │ │ │ │ - umullseq r6, r3, sl, sl │ │ │ │ - addseq lr, r2, ip, asr #10 │ │ │ │ - addseq lr, r2, lr, lsl #11 │ │ │ │ - @ instruction: 0x0092e2f6 │ │ │ │ - addseq r6, r3, lr, asr sl │ │ │ │ + @ instruction: 0x0092e2fa │ │ │ │ + addseq r6, r3, r2, ror #20 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb7d778 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 1, pc, cr0, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -15349,16 +15349,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r0, #-992]! @ 0xfffffc20 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7f84478 │ │ │ │ blls a5e18 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq lr, r2, r0, lsl #4 │ │ │ │ - addseq r6, r3, r8, ror #18 │ │ │ │ + addseq lr, r2, r4, lsl #4 │ │ │ │ + addseq r6, r3, ip, ror #18 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb7d7c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46080ff8 │ │ │ │ @ instruction: 0xf632f08b │ │ │ │ andcs r4, r0, #3145728 @ 0x300000 │ │ │ │ cmpvs sl, r1 │ │ │ │ @@ -15383,20 +15383,20 @@ │ │ │ │ @ instruction: 0x9100219a │ │ │ │ tstpeq ip, r4, lsl #2 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf7f50092 │ │ │ │ movwcs pc, #3767 @ 0xeb7 @ │ │ │ │ movwcc lr, #31172 @ 0x79c4 │ │ │ │ andcs r6, r1, r3, lsr #3 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ - addseq lr, r2, sl, lsr r4 │ │ │ │ + addseq lr, r2, lr, lsr r4 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb7d848 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 9aa5d0 │ │ │ │ - blmi 9d2864 │ │ │ │ + blmi 9d2864 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [lr], -r8, lsl #12 │ │ │ │ ldmpl r3, {r2, r5, sl, fp, lr}^ │ │ │ │ ldmdavs fp, {r2, r3, r4, r5, r6, sl, lr} │ │ │ │ @ instruction: 0xf04f9303 │ │ │ │ @ instruction: 0xf08b0300 │ │ │ │ andls pc, r2, r3, ror #11 │ │ │ │ @@ -15428,15 +15428,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf7efbd70 │ │ │ │ svclt 0x0000ee36 │ │ │ │ strdeq r7, [r0], r6 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq lr, r2, r0, ror #7 │ │ │ │ + addseq lr, r2, r4, ror #7 │ │ │ │ adceq r7, r0, r0, lsl #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e1bb8 >::_M_default_append(unsigned int)@@Base+0x263c8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 12, cr15, cr8, cr12, {6} │ │ │ │ @ instruction: 0x4688b0bf │ │ │ │ @@ -15703,24 +15703,24 @@ │ │ │ │ blx 17e4b06 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xe6499312 │ │ │ │ vmov.32 r9, d7[1] │ │ │ │ vmov.f64 d2, #0 @ 0x40000000 2.0 │ │ │ │ @ instruction: 0xf8581b47 │ │ │ │ strtmi r1, [r0], -fp │ │ │ │ - blvs 9e2174 │ │ │ │ + blvs 9e2174 │ │ │ │ biceq lr, r5, #3072 @ 0xc00 │ │ │ │ blvc 96217c │ │ │ │ bleq 62198 │ │ │ │ bleq 1062418 │ │ │ │ vhsub.u d31, d0, d25 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls cc74f4 │ │ │ │ blvc 9621d4 │ │ │ │ - blvs 9e21d8 │ │ │ │ + blvs 9e21d8 │ │ │ │ bcs 4d42c │ │ │ │ @ instruction: 0x81abf040 │ │ │ │ @ instruction: 0xf43f2b00 │ │ │ │ blls 7527a4 │ │ │ │ biceq lr, r5, #3072 @ 0xc00 │ │ │ │ bleq 621c8 │ │ │ │ @ instruction: 0xf5036863 │ │ │ │ @@ -15983,40 +15983,40 @@ │ │ │ │ ldrls pc, [r2], #-2351 @ 0xfffff6d1 │ │ │ │ svclt 0x0000e41c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ adceq r7, r0, ip, lsr #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r7, r0, r4, lsl #19 │ │ │ │ - addseq lr, r2, r8, ror r2 │ │ │ │ - addseq sp, r2, r6, ror #31 │ │ │ │ - addseq r6, r3, r4, ror #8 │ │ │ │ - addseq sp, r2, lr, ror pc │ │ │ │ - addseq sp, r2, r2, ror pc │ │ │ │ - addseq r6, r3, lr, ror #7 │ │ │ │ - @ instruction: 0x0092ddb8 │ │ │ │ - addseq r6, r3, r8, lsr r2 │ │ │ │ - addseq sp, r2, lr, asr sp │ │ │ │ - @ instruction: 0x009361de │ │ │ │ - addseq sp, r2, r0, asr #26 │ │ │ │ - addseq r6, r3, r0, asr #3 │ │ │ │ - @ instruction: 0x0092dcb2 │ │ │ │ - addseq sp, r2, r0, lsr #24 │ │ │ │ - addseq r6, r3, r0, lsr #1 │ │ │ │ - @ instruction: 0x0092dbd4 │ │ │ │ - addseq sp, r2, r4, lsl #24 │ │ │ │ - addseq sp, r2, r4, ror fp │ │ │ │ - @ instruction: 0x00935ff4 │ │ │ │ - addseq sp, r2, r6, asr fp │ │ │ │ - @ instruction: 0x00935fd6 │ │ │ │ - addseq ip, r5, sl, asr #23 │ │ │ │ - addseq sp, r2, lr, lsr #22 │ │ │ │ - addseq r5, r3, lr, lsr #31 │ │ │ │ - addseq sp, r2, r0, lsl fp │ │ │ │ - umullseq r5, r3, r0, pc @ │ │ │ │ + addseq lr, r2, ip, ror r2 │ │ │ │ + addseq sp, r2, sl, ror #31 │ │ │ │ + addseq r6, r3, r8, ror #8 │ │ │ │ + addseq sp, r2, r2, lsl #31 │ │ │ │ + addseq sp, r2, r6, ror pc │ │ │ │ + @ instruction: 0x009363f2 │ │ │ │ + @ instruction: 0x0092ddbc │ │ │ │ + addseq r6, r3, ip, lsr r2 │ │ │ │ + addseq sp, r2, r2, ror #26 │ │ │ │ + addseq r6, r3, r2, ror #3 │ │ │ │ + addseq sp, r2, r4, asr #26 │ │ │ │ + addseq r6, r3, r4, asr #3 │ │ │ │ + @ instruction: 0x0092dcb6 │ │ │ │ + addseq sp, r2, r4, lsr #24 │ │ │ │ + addseq r6, r3, r4, lsr #1 │ │ │ │ + @ instruction: 0x0092dbd8 │ │ │ │ + addseq sp, r2, r8, lsl #24 │ │ │ │ + addseq sp, r2, r8, ror fp │ │ │ │ + @ instruction: 0x00935ff8 │ │ │ │ + addseq sp, r2, sl, asr fp │ │ │ │ + @ instruction: 0x00935fda │ │ │ │ + addseq ip, r5, lr, asr #23 │ │ │ │ + addseq sp, r2, r2, lsr fp │ │ │ │ + @ instruction: 0x00935fb2 │ │ │ │ + addseq sp, r2, r4, lsl fp │ │ │ │ + umullseq r5, r3, r4, pc @ │ │ │ │ vst2.8 {d20-d21}, [pc :128], r0 │ │ │ │ ldrbtmi r7, [r8], #-475 @ 0xfffffe25 │ │ │ │ @ instruction: 0xf7f8300c │ │ │ │ ldmdami lr, {r0, r2, r5, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf8e0f7f8 │ │ │ │ @ instruction: 0xf7ff9612 │ │ │ │ @@ -16042,22 +16042,22 @@ │ │ │ │ msrne R9_fiq, r0 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xfff2f7f7 │ │ │ │ @ instruction: 0xf04f480a │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf8acf7f8 │ │ │ │ svclt 0x0000e54c │ │ │ │ - addseq sp, r2, r2, ror sl │ │ │ │ - @ instruction: 0x00935ef2 │ │ │ │ - addseq sp, r2, r2, asr sl │ │ │ │ - @ instruction: 0x00935ed2 │ │ │ │ - addseq sp, r2, r0, lsr sl │ │ │ │ - @ instruction: 0x00935eb0 │ │ │ │ - addseq sp, r2, ip, lsl #20 │ │ │ │ - addseq r5, r3, sl, lsl #29 │ │ │ │ + addseq sp, r2, r6, ror sl │ │ │ │ + @ instruction: 0x00935ef6 │ │ │ │ + addseq sp, r2, r6, asr sl │ │ │ │ + @ instruction: 0x00935ed6 │ │ │ │ + addseq sp, r2, r4, lsr sl │ │ │ │ + @ instruction: 0x00935eb4 │ │ │ │ + addseq sp, r2, r0, lsl sl │ │ │ │ + addseq r5, r3, lr, lsl #29 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0038f8cc │ │ │ │ stmiami r4!, {r0, r2, r9, sl, lr}^ │ │ │ │ ldrmi r4, [pc], -r4, ror #21 │ │ │ │ adclt r4, ip, r8, ror r4 │ │ │ │ @@ -16115,15 +16115,15 @@ │ │ │ │ teqphi r1, r0 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xc01cf8d6 │ │ │ │ svceq 0x0000f1bc │ │ │ │ adcshi pc, r9, r0 │ │ │ │ bge a4cde8 │ │ │ │ bge 74b9e8 │ │ │ │ bge 70b9e8 │ │ │ │ - bge 9cb9e8 │ │ │ │ + bge 9cb9e8 │ │ │ │ bge 94b9e8 │ │ │ │ bge 8cb9e8 │ │ │ │ bge 80b9e8 │ │ │ │ @ instruction: 0xf1069209 │ │ │ │ @ instruction: 0xf8dd0e14 │ │ │ │ ldmdbvs r2!, {r2, r4, r5, r6, pc} │ │ │ │ ldmdbls r6, {r3, r9, ip, pc} │ │ │ │ @@ -16285,39 +16285,39 @@ │ │ │ │ ldmdami lr, {r0, r4, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f74478 │ │ │ │ ldr pc, [pc, fp, asr #29] │ │ │ │ svc 0x0080f7ee │ │ │ │ adceq r7, r0, r8, lsl #1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sp, r2, lr, ror r9 │ │ │ │ - @ instruction: 0x00935dfe │ │ │ │ + addseq sp, r2, r2, lsl #19 │ │ │ │ + addseq r5, r3, r2, lsl #28 │ │ │ │ adceq r7, r0, r4, lsr r0 │ │ │ │ - addseq sp, r2, r0, lsl #18 │ │ │ │ - addseq sp, r2, r4, lsl #16 │ │ │ │ - addseq r5, r3, r4, lsl #25 │ │ │ │ - addseq sp, r2, r2, lsr #15 │ │ │ │ - umullseq sp, r2, sl, r7 │ │ │ │ - addseq r5, r3, sl, lsl ip │ │ │ │ - addseq sp, r2, lr, ror r7 │ │ │ │ - @ instruction: 0x00935bfe │ │ │ │ - addseq sp, r2, r8, lsl #14 │ │ │ │ - addseq r5, r3, r6, lsl #23 │ │ │ │ - addseq sp, r2, r6, ror #13 │ │ │ │ - addseq r5, r3, r6, ror #22 │ │ │ │ - @ instruction: 0x0092d6b6 │ │ │ │ - addseq r5, r3, r6, lsr fp │ │ │ │ - umullseq sp, r2, ip, r6 │ │ │ │ - addseq r5, r3, sl, lsl fp │ │ │ │ - addseq sp, r2, r0, lsl #13 │ │ │ │ - @ instruction: 0x00935afe │ │ │ │ - addseq sp, r2, r6, ror #12 │ │ │ │ - addseq r5, r3, r4, ror #21 │ │ │ │ - addseq sp, r2, sl, asr #12 │ │ │ │ - addseq r5, r3, r8, asr #21 │ │ │ │ + addseq sp, r2, r4, lsl #18 │ │ │ │ + addseq sp, r2, r8, lsl #16 │ │ │ │ + addseq r5, r3, r8, lsl #25 │ │ │ │ + addseq sp, r2, r6, lsr #15 │ │ │ │ + umullseq sp, r2, lr, r7 │ │ │ │ + addseq r5, r3, lr, lsl ip │ │ │ │ + addseq sp, r2, r2, lsl #15 │ │ │ │ + addseq r5, r3, r2, lsl #24 │ │ │ │ + addseq sp, r2, ip, lsl #14 │ │ │ │ + addseq r5, r3, sl, lsl #23 │ │ │ │ + addseq sp, r2, sl, ror #13 │ │ │ │ + addseq r5, r3, sl, ror #22 │ │ │ │ + @ instruction: 0x0092d6ba │ │ │ │ + addseq r5, r3, sl, lsr fp │ │ │ │ + addseq sp, r2, r0, lsr #13 │ │ │ │ + addseq r5, r3, lr, lsl fp │ │ │ │ + addseq sp, r2, r4, lsl #13 │ │ │ │ + addseq r5, r3, r2, lsl #22 │ │ │ │ + addseq sp, r2, sl, ror #12 │ │ │ │ + addseq r5, r3, r8, ror #21 │ │ │ │ + addseq sp, r2, lr, asr #12 │ │ │ │ + addseq r5, r3, ip, asr #21 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb7e6c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi febab3ac │ │ │ │ blmi febd3704 │ │ │ │ ldrbtmi r4, [sl], #-1543 @ 0xfffff9f9 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -16489,53 +16489,53 @@ │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00ffffff │ │ │ │ ... │ │ │ │ andeq r0, r0, sl │ │ │ │ andeq r0, r0, r0 │ │ │ │ adceq r6, r0, sl, ror ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sp, r2, r6, asr r5 │ │ │ │ - addseq r0, r3, lr, asr #19 │ │ │ │ addseq sp, r2, sl, asr r5 │ │ │ │ + @ instruction: 0x009309d2 │ │ │ │ + addseq sp, r2, lr, asr r5 │ │ │ │ strdeq r0, [r0], -r9 │ │ │ │ - addseq sp, r2, r2, asr #10 │ │ │ │ - addseq r5, r3, r2, asr #19 │ │ │ │ + addseq sp, r2, r6, asr #10 │ │ │ │ + addseq r5, r3, r6, asr #19 │ │ │ │ strdeq r6, [r0], r8 @ │ │ │ │ - addseq sp, r2, lr, lsl #10 │ │ │ │ - addseq r5, r3, lr, lsl #19 │ │ │ │ + addseq sp, r2, r2, lsl r5 │ │ │ │ + umullseq r5, r3, r2, r9 │ │ │ │ @ instruction: 0xfffff0b1 │ │ │ │ @ instruction: 0xfffff01b │ │ │ │ - @ instruction: 0x0092d4d0 │ │ │ │ - addseq r5, r3, r0, asr r9 │ │ │ │ - @ instruction: 0x0092d4b6 │ │ │ │ - addseq r5, r3, r6, lsr r9 │ │ │ │ + @ instruction: 0x0092d4d4 │ │ │ │ + addseq r5, r3, r4, asr r9 │ │ │ │ + @ instruction: 0x0092d4ba │ │ │ │ + addseq r5, r3, sl, lsr r9 │ │ │ │ @ instruction: 0xffffeff5 │ │ │ │ @ instruction: 0xfffffab3 │ │ │ │ - addseq sp, r2, r8, ror r4 │ │ │ │ - @ instruction: 0x009358f8 │ │ │ │ - addseq sp, r2, lr, asr r4 │ │ │ │ - @ instruction: 0x009358de │ │ │ │ - @ instruction: 0x0092d4b0 │ │ │ │ - addseq sp, r2, lr, lsr r5 │ │ │ │ - addseq sp, r2, r0, lsl r4 │ │ │ │ - umullseq r5, r3, r0, r8 │ │ │ │ - umullseq sp, r2, ip, r5 │ │ │ │ - addseq sp, r2, r6, lsl #10 │ │ │ │ - addseq sp, r2, r6, asr #7 │ │ │ │ - addseq r5, r3, r6, asr #16 │ │ │ │ - addseq sp, r2, r8, lsr #7 │ │ │ │ - addseq r5, r3, r6, lsr #16 │ │ │ │ - addseq sp, r2, lr, asr r5 │ │ │ │ - addseq sp, r2, ip, asr #11 │ │ │ │ - addseq sp, r2, ip, ror #6 │ │ │ │ - addseq r5, r3, ip, ror #15 │ │ │ │ - addseq sp, r2, lr, lsr #11 │ │ │ │ - @ instruction: 0x0092d5fc │ │ │ │ - addseq sp, r2, ip, lsr #6 │ │ │ │ - addseq r5, r3, ip, lsr #15 │ │ │ │ + addseq sp, r2, ip, ror r4 │ │ │ │ + @ instruction: 0x009358fc │ │ │ │ + addseq sp, r2, r2, ror #8 │ │ │ │ + addseq r5, r3, r2, ror #17 │ │ │ │ + @ instruction: 0x0092d4b4 │ │ │ │ + addseq sp, r2, r2, asr #10 │ │ │ │ + addseq sp, r2, r4, lsl r4 │ │ │ │ + umullseq r5, r3, r4, r8 │ │ │ │ + addseq sp, r2, r0, lsr #11 │ │ │ │ + addseq sp, r2, sl, lsl #10 │ │ │ │ + addseq sp, r2, sl, asr #7 │ │ │ │ + addseq r5, r3, sl, asr #16 │ │ │ │ + addseq sp, r2, ip, lsr #7 │ │ │ │ + addseq r5, r3, sl, lsr #16 │ │ │ │ + addseq sp, r2, r2, ror #10 │ │ │ │ + @ instruction: 0x0092d5d0 │ │ │ │ + addseq sp, r2, r0, ror r3 │ │ │ │ + @ instruction: 0x009357f0 │ │ │ │ + @ instruction: 0x0092d5b2 │ │ │ │ + addseq sp, r2, r0, lsl #12 │ │ │ │ + addseq sp, r2, r0, lsr r3 │ │ │ │ + @ instruction: 0x009357b0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb7ea30 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mcr2 7, 2, pc, cr0, cr15, {7} @ │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -16544,16 +16544,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7f7300c │ │ │ │ stmdami r5, {r0, r2, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2l 7, cr15, [r0], {247} @ 0xf7 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addseq sp, r2, r2, lsr r2 │ │ │ │ - @ instruction: 0x009356b2 │ │ │ │ + addseq sp, r2, r6, lsr r2 │ │ │ │ + @ instruction: 0x009356b6 │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb7ea7c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 56b824 │ │ │ │ blmi 593a98 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ @@ -16574,15 +16574,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf7eebd10 │ │ │ │ svclt 0x0000ed3e │ │ │ │ adceq r6, r0, r2, asr #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0092d4b8 │ │ │ │ + @ instruction: 0x0092d4bc │ │ │ │ umlaleq r6, r0, r0, r8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e2da8 >::_M_default_append(unsigned int)@@Base+0x275b8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0010f8cc │ │ │ │ stmdbcs ip!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc}^ │ │ │ │ @@ -16751,21 +16751,21 @@ │ │ │ │ @ instruction: 0x46289a12 │ │ │ │ @ instruction: 0xf8539b1b │ │ │ │ bls 833c1c │ │ │ │ ldrsbtcc pc, [r0], r3 @ │ │ │ │ ldrdmi pc, [r0], #131 @ 0x83 @ │ │ │ │ @ instruction: 0xf8539b25 │ │ │ │ blge aabc34 │ │ │ │ - blls 9cc7a8 │ │ │ │ + blls 9cc7a8 │ │ │ │ vrhadd.u8 , q14, │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 9886c8 │ │ │ │ @ instruction: 0xf8534628 │ │ │ │ blge aabc4c │ │ │ │ - blls 9cc7c4 │ │ │ │ + blls 9cc7c4 │ │ │ │ ldmib sp, {r8, r9, ip, pc}^ │ │ │ │ @ instruction: 0xf1e92320 │ │ │ │ stmdacs r1, {r0, r3, r4, r5, r6, r8, r9, ip, sp, lr, pc} │ │ │ │ sbcshi pc, r4, #64 @ 0x40 │ │ │ │ vmovls.32 r9, d14[0] │ │ │ │ stmdals r2!, {r3, r5, r8, r9, sl, fp, ip, pc} │ │ │ │ strbeq lr, [r3], r6, lsl #22 │ │ │ │ @@ -17187,51 +17187,51 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f64478 │ │ │ │ @ instruction: 0xe7b6ffbf │ │ │ │ ... │ │ │ │ adceq r6, r0, r4, asr #16 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r6, r0, r0, lsr #16 │ │ │ │ - addseq sp, r2, r4, asr #7 │ │ │ │ - addseq r5, r3, r2, asr #10 │ │ │ │ - addseq sp, r2, r6, lsr #7 │ │ │ │ - addseq r5, r3, r4, lsr #10 │ │ │ │ - addseq sp, r2, ip, ror #6 │ │ │ │ - addseq r5, r3, sl, ror #9 │ │ │ │ - addseq sp, r2, ip, asr #6 │ │ │ │ - addseq r5, r3, sl, asr #9 │ │ │ │ - addseq sp, r2, ip, lsl #6 │ │ │ │ - @ instruction: 0x0099a1be │ │ │ │ - addseq ip, r2, r4, lsl #27 │ │ │ │ - addseq ip, r2, r2, lsl sp │ │ │ │ - umullseq r4, r3, r2, lr │ │ │ │ - addseq ip, r2, r4, ror ip │ │ │ │ - @ instruction: 0x00934df4 │ │ │ │ - addseq ip, r2, sl, asr ip │ │ │ │ - @ instruction: 0x00934dda │ │ │ │ - addseq ip, r2, ip, lsr ip │ │ │ │ - @ instruction: 0x00934dbc │ │ │ │ - addseq ip, r2, lr, lsl ip │ │ │ │ - umullseq r4, r3, lr, sp │ │ │ │ - addseq ip, r2, r0, lsl #24 │ │ │ │ - addseq r4, r3, r0, lsl #27 │ │ │ │ - addseq ip, r2, r2, ror #23 │ │ │ │ - addseq r4, r3, r2, ror #26 │ │ │ │ - addseq ip, r2, r2, asr #23 │ │ │ │ - addseq r4, r3, r0, asr #26 │ │ │ │ - addseq ip, r2, r0, lsr #23 │ │ │ │ - addseq r4, r3, lr, lsl sp │ │ │ │ - addseq ip, r2, r6, lsl #23 │ │ │ │ - addseq r4, r3, r4, lsl #26 │ │ │ │ - addseq ip, r2, sl, ror #22 │ │ │ │ - addseq r4, r3, r8, ror #25 │ │ │ │ - addseq ip, r2, lr, asr #22 │ │ │ │ - addseq r4, r3, ip, asr #25 │ │ │ │ - addseq ip, r2, r2, lsr fp │ │ │ │ - @ instruction: 0x00934cb0 │ │ │ │ + addseq sp, r2, r8, asr #7 │ │ │ │ + addseq r5, r3, r6, asr #10 │ │ │ │ + addseq sp, r2, sl, lsr #7 │ │ │ │ + addseq r5, r3, r8, lsr #10 │ │ │ │ + addseq sp, r2, r0, ror r3 │ │ │ │ + addseq r5, r3, lr, ror #9 │ │ │ │ + addseq sp, r2, r0, asr r3 │ │ │ │ + addseq r5, r3, lr, asr #9 │ │ │ │ + addseq sp, r2, r0, lsl r3 │ │ │ │ + addseq sl, r9, r2, asr #3 │ │ │ │ + addseq ip, r2, r8, lsl #27 │ │ │ │ + addseq ip, r2, r6, lsl sp │ │ │ │ + umullseq r4, r3, r6, lr │ │ │ │ + addseq ip, r2, r8, ror ip │ │ │ │ + @ instruction: 0x00934df8 │ │ │ │ + addseq ip, r2, lr, asr ip │ │ │ │ + @ instruction: 0x00934dde │ │ │ │ + addseq ip, r2, r0, asr #24 │ │ │ │ + addseq r4, r3, r0, asr #27 │ │ │ │ + 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│ │ cdp 7, 11, cr15, cr8, cr13, {7} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ adceq r5, r0, sl, lsr #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r2, sl, lsr #20 │ │ │ │ - addseq ip, r2, ip, asr #20 │ │ │ │ - addseq ip, r2, r2, ror #20 │ │ │ │ + addseq ip, r2, lr, lsr #20 │ │ │ │ + addseq ip, r2, r0, asr sl │ │ │ │ + addseq ip, r2, r6, ror #20 │ │ │ │ andeq r0, r0, fp, lsl r3 │ │ │ │ - @ instruction: 0x0092c9f4 │ │ │ │ - addseq r4, r3, r4, ror fp │ │ │ │ + @ instruction: 0x0092c9f8 │ │ │ │ + addseq r4, r3, r8, ror fp │ │ │ │ adceq r5, r0, sl, lsr #27 │ │ │ │ - addseq ip, r2, r0, asr #19 │ │ │ │ - addseq r4, r3, r0, asr #22 │ │ │ │ + addseq ip, r2, r4, asr #19 │ │ │ │ + addseq r4, r3, r4, asr #22 │ │ │ │ @ instruction: 0xfffff497 │ │ │ │ @ instruction: 0xfffff4f9 │ │ │ │ - addseq ip, r2, r2, lsl #19 │ │ │ │ - addseq r4, r3, r2, lsl #22 │ │ │ │ - addseq ip, r2, r8, ror #18 │ │ │ │ - addseq r4, r3, r8, ror #21 │ │ │ │ - @ instruction: 0x0092c9de │ │ │ │ - addseq ip, r2, ip, ror r9 │ │ │ │ - addseq ip, r2, ip, asr #19 │ │ │ │ - addseq ip, r2, r2, lsl #20 │ │ │ │ - @ instruction: 0x0092c8fa │ │ │ │ - addseq r4, r3, sl, ror sl │ │ │ │ - addseq ip, r2, r0, ror #17 │ │ │ │ - addseq r4, r3, r0, ror #20 │ │ │ │ - addseq ip, r2, ip, asr #19 │ │ │ │ - addseq ip, r2, r0, lsl sl │ │ │ │ - umullseq ip, r2, sl, r8 │ │ │ │ - addseq r4, r3, sl, lsl sl │ │ │ │ + addseq ip, r2, r6, lsl #19 │ │ │ │ + addseq r4, r3, r6, lsl #22 │ │ │ │ + addseq ip, r2, ip, ror #18 │ │ │ │ + addseq r4, r3, ip, ror #21 │ │ │ │ + addseq ip, r2, r2, ror #19 │ │ │ │ + addseq ip, r2, r0, lsl #19 │ │ │ │ + @ instruction: 0x0092c9d0 │ │ │ │ + addseq ip, r2, r6, lsl #20 │ │ │ │ + @ instruction: 0x0092c8fe │ │ │ │ + addseq r4, r3, lr, ror sl │ │ │ │ + addseq ip, r2, r4, ror #17 │ │ │ │ + addseq r4, r3, r4, ror #20 │ │ │ │ + @ instruction: 0x0092c9d0 │ │ │ │ + addseq ip, r2, r4, lsl sl │ │ │ │ + umullseq ip, r2, lr, r8 │ │ │ │ + addseq r4, r3, lr, lsl sl │ │ │ │ + @ instruction: 0x0092c9f6 │ │ │ │ + addseq ip, r2, r2, lsr sl │ │ │ │ + addseq ip, r2, r8, asr r8 │ │ │ │ + @ instruction: 0x009349d8 │ │ │ │ + addseq ip, r2, sl, lsr r8 │ │ │ │ + @ instruction: 0x009349b8 │ │ │ │ @ instruction: 0x0092c9f2 │ │ │ │ - addseq ip, r2, lr, lsr #20 │ │ │ │ - addseq ip, r2, r4, asr r8 │ │ │ │ - @ instruction: 0x009349d4 │ │ │ │ - addseq ip, r2, r6, lsr r8 │ │ │ │ - @ instruction: 0x009349b4 │ │ │ │ - addseq ip, r2, lr, ror #19 │ │ │ │ - addseq ip, r2, r4, asr sl │ │ │ │ - @ instruction: 0x0092c7f8 │ │ │ │ - addseq r4, r3, r8, ror r9 │ │ │ │ - addseq ip, r2, sl, lsr sl │ │ │ │ - addseq ip, r2, r8, lsl #21 │ │ │ │ - @ instruction: 0x0092c7b8 │ │ │ │ - addseq r4, r3, r8, lsr r9 │ │ │ │ + addseq ip, r2, r8, asr sl │ │ │ │ + @ instruction: 0x0092c7fc │ │ │ │ + addseq r4, r3, ip, ror r9 │ │ │ │ + addseq ip, r2, lr, lsr sl │ │ │ │ + addseq ip, r2, ip, lsl #21 │ │ │ │ + @ instruction: 0x0092c7bc │ │ │ │ + addseq r4, r3, ip, lsr r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb7f8a0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 1, pc, cr0, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -17467,31 +17467,31 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [ip], {246} @ 0xf6 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7f64478 │ │ │ │ blls a7cf0 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq ip, r2, r0, asr #13 │ │ │ │ - addseq r4, r3, r0, asr #16 │ │ │ │ + addseq ip, r2, r4, asr #13 │ │ │ │ + addseq r4, r3, r4, asr #16 │ │ │ │ @ instruction: 0x4614b5f0 │ │ │ │ teqge sl, #1048576 @ 0x100000 │ │ │ │ movwcs lr, #2515 @ 0x9d3 │ │ │ │ movwcs lr, #2497 @ 0x9c1 │ │ │ │ @ instruction: 0x2118f8d0 │ │ │ │ blpl d63d78 │ │ │ │ bcs 40798 │ │ │ │ @ instruction: 0xf8d2d061 │ │ │ │ @ instruction: 0xf1bee008 │ │ │ │ ldclle 15, cr0, [ip, #-0] │ │ │ │ cdp 3, 11, cr2, cr0, cr0, {0} │ │ │ │ ldmib r2, {r0, r2, r6, r8, r9, fp, lr}^ │ │ │ │ ldrmi r5, [pc], -r0, lsl #24 │ │ │ │ blvs 63d8c │ │ │ │ - blvc 9e3d60 │ │ │ │ + blvc 9e3d60 │ │ │ │ blvc ff1e41f4 │ │ │ │ blx 4642ec │ │ │ │ vldr s26, [r0, #288] @ 0x120 │ │ │ │ @ instruction: 0xeeb47b28 │ │ │ │ vsqrt.f64 d23, d6 │ │ │ │ stmdble r6, {r4, r9, fp, ip, sp, lr, pc}^ │ │ │ │ eorcs pc, r3, r5, asr r8 @ │ │ │ │ @@ -17559,15 +17559,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7edbd30 │ │ │ │ svclt 0x0000ed86 │ │ │ │ adceq r5, r0, sl, asr r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r2, r6, asr #16 │ │ │ │ + addseq ip, r2, sl, asr #16 │ │ │ │ adceq r5, r0, r0, lsr #18 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3e3d18 >::resize(unsigned int)@@Base+0xff134> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldrdls pc, [r0], #-141 @ 0xffffff73 @ │ │ │ │ @@ -17838,26 +17838,26 @@ │ │ │ │ svclt 0x0000eb5e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtle r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ strhteq r5, [r0], r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r2, r8, lsr #13 │ │ │ │ - addseq r4, r3, ip, lsr #10 │ │ │ │ + addseq ip, r2, ip, lsr #13 │ │ │ │ + addseq r4, r3, r0, lsr r5 │ │ │ │ adceq r5, r0, r2, ror #14 │ │ │ │ - addseq ip, r2, r6, lsl #12 │ │ │ │ - addseq ip, r2, r6, lsl #11 │ │ │ │ - addseq ip, r2, lr, lsr r5 │ │ │ │ - addseq ip, r2, r8, asr #10 │ │ │ │ - addseq r4, r3, sl, asr #7 │ │ │ │ - addseq ip, r2, r2, lsl #9 │ │ │ │ - addseq r4, r3, r6, lsl #6 │ │ │ │ - addseq ip, r2, sl, ror #8 │ │ │ │ - addseq r4, r3, lr, ror #5 │ │ │ │ + addseq ip, r2, sl, lsl #12 │ │ │ │ + addseq ip, r2, sl, lsl #11 │ │ │ │ + addseq ip, r2, r2, asr #10 │ │ │ │ + addseq ip, r2, ip, asr #10 │ │ │ │ + addseq r4, r3, lr, asr #7 │ │ │ │ + addseq ip, r2, r6, lsl #9 │ │ │ │ + addseq r4, r3, sl, lsl #6 │ │ │ │ + addseq ip, r2, lr, ror #8 │ │ │ │ + @ instruction: 0x009342f2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 4641a4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ strdlt r4, [pc], r0 │ │ │ │ @ instruction: 0x46904cf0 │ │ │ │ @@ -18097,24 +18097,24 @@ │ │ │ │ movwcs r9, #43523 @ 0xaa03 │ │ │ │ @ instruction: 0xe7906013 │ │ │ │ ... │ │ │ │ ldrlt r4, [r9, #-3109]! @ 0xfffff3db │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ adceq r5, r0, ip, asr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r2, r2, lsr #6 │ │ │ │ - @ instruction: 0x0092c1d0 │ │ │ │ - umullseq ip, r2, r8, r1 │ │ │ │ - addseq r4, r3, ip, lsl r0 │ │ │ │ + addseq ip, r2, r6, lsr #6 │ │ │ │ + @ instruction: 0x0092c1d4 │ │ │ │ + umullseq ip, r2, ip, r1 │ │ │ │ + addseq r4, r3, r0, lsr #32 │ │ │ │ adceq r5, r0, r2, asr r2 │ │ │ │ - ldrheq ip, [r2], r8 │ │ │ │ - addseq ip, r2, r2, lsl r0 │ │ │ │ - umullseq r3, r3, r6, lr @ │ │ │ │ - @ instruction: 0x0092bff8 │ │ │ │ - addseq r3, r3, ip, ror lr │ │ │ │ + ldrheq ip, [r2], ip @ │ │ │ │ + addseq ip, r2, r6, lsl r0 │ │ │ │ + umullseq r3, r3, sl, lr @ │ │ │ │ + @ instruction: 0x0092bffc │ │ │ │ + addseq r3, r3, r0, lsl #29 │ │ │ │ vtst.8 d20, d0, d15 │ │ │ │ ldrbtmi r2, [r8], #-431 @ 0xfffffe51 │ │ │ │ @ instruction: 0xf7f5300c │ │ │ │ ldmdami sp, {r0, r1, r4, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf86ef7f6 │ │ │ │ stmdbls sl, {r0, r1, r2, r4, r5, r6, r7, r9, sl, sp, lr, pc} │ │ │ │ @@ -18139,20 +18139,20 @@ │ │ │ │ @ instruction: 0xf7f5300c │ │ │ │ stmdami sl, {r0, r2, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f64478 │ │ │ │ @ instruction: 0xe6c8f83f │ │ │ │ ldm r4!, {r0, r2, r3, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0xe71e46d9 │ │ │ │ - addseq fp, r2, sl, lsl #31 │ │ │ │ - addseq r3, r3, lr, lsl #28 │ │ │ │ - addseq fp, r2, sl, asr #30 │ │ │ │ - addseq r3, r3, lr, asr #27 │ │ │ │ - addseq fp, r2, lr, lsr #30 │ │ │ │ - @ instruction: 0x00933db0 │ │ │ │ + addseq fp, r2, lr, lsl #31 │ │ │ │ + addseq r3, r3, r2, lsl lr │ │ │ │ + addseq fp, r2, lr, asr #30 │ │ │ │ + @ instruction: 0x00933dd2 │ │ │ │ + addseq fp, r2, r2, lsr pc │ │ │ │ + @ instruction: 0x00933db4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8038c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi a6d0d4 │ │ │ │ blmi a7aa14 │ │ │ │ ldrbtmi fp, [sl], #-135 @ 0xffffff79 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ @@ -18192,19 +18192,19 @@ │ │ │ │ stmdami sl, {r0, r2, r3, r4, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xffd8f7f5 │ │ │ │ @ instruction: 0xf7ede7d3 │ │ │ │ svclt 0x0000e88e │ │ │ │ strhteq r4, [r0], r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0092beb4 │ │ │ │ - addseq r3, r3, r8, lsr sp │ │ │ │ + @ instruction: 0x0092beb8 │ │ │ │ + addseq r3, r3, ip, lsr sp │ │ │ │ adceq r4, r0, lr, ror #30 │ │ │ │ - addseq fp, r2, lr, asr lr │ │ │ │ - addseq r3, r3, r2, ror #25 │ │ │ │ + addseq fp, r2, r2, ror #28 │ │ │ │ + addseq r3, r3, r6, ror #25 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8045c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi ded184 │ │ │ │ blmi dfaae4 │ │ │ │ ldrbtmi fp, [sl], #-137 @ 0xffffff77 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @@ -18259,20 +18259,20 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff54f7f5 │ │ │ │ @ instruction: 0xf7ede7c3 │ │ │ │ svclt 0x0000e80a │ │ │ │ adceq r4, r0, r2, ror #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r4, r0, r6, lsl #29 │ │ │ │ - addseq fp, r2, sl, lsl #27 │ │ │ │ - addseq r3, r3, lr, lsl #24 │ │ │ │ - addseq fp, r2, r0, ror sp │ │ │ │ - @ instruction: 0x00933bf4 │ │ │ │ - addseq fp, r2, r6, asr sp │ │ │ │ - @ instruction: 0x00933bda │ │ │ │ + addseq fp, r2, lr, lsl #27 │ │ │ │ + addseq r3, r3, r2, lsl ip │ │ │ │ + addseq fp, r2, r4, ror sp │ │ │ │ + @ instruction: 0x00933bf8 │ │ │ │ + addseq fp, r2, sl, asr sp │ │ │ │ + @ instruction: 0x00933bde │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8056c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi ffd2d2b4 │ │ │ │ blmi ffd55598 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -18513,69 +18513,69 @@ │ │ │ │ addmi r4, pc, r0 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffefffff │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ ldrdeq r4, [r0], r2 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r2, sl, asr #25 │ │ │ │ - addseq fp, r2, sl, ror #25 │ │ │ │ - addseq fp, r2, r4, lsl #26 │ │ │ │ + addseq fp, r2, lr, asr #25 │ │ │ │ + addseq fp, r2, lr, ror #25 │ │ │ │ + addseq fp, r2, r8, lsl #26 │ │ │ │ andeq r0, r0, r7, asr r4 │ │ │ │ - umullseq fp, r2, ip, ip │ │ │ │ - addseq r3, r3, r0, lsr #22 │ │ │ │ + addseq fp, r2, r0, lsr #25 │ │ │ │ + addseq r3, r3, r4, lsr #22 │ │ │ │ adceq r4, r0, r6, asr sp │ │ │ │ - addseq fp, r2, r8, ror #24 │ │ │ │ - addseq r3, r3, ip, ror #21 │ │ │ │ + addseq fp, r2, ip, ror #24 │ │ │ │ + @ instruction: 0x00933af0 │ │ │ │ @ instruction: 0xfffff3ab │ │ │ │ @ instruction: 0xfffffe11 │ │ │ │ - addseq fp, r2, sl, lsr #24 │ │ │ │ - addseq r3, r3, lr, lsr #21 │ │ │ │ - addseq fp, r2, r0, lsl ip │ │ │ │ - umullseq r3, r3, r4, sl @ │ │ │ │ + addseq fp, r2, lr, lsr #24 │ │ │ │ + @ instruction: 0x00933ab2 │ │ │ │ + addseq fp, r2, r4, lsl ip │ │ │ │ + umullseq r3, r3, r8, sl @ │ │ │ │ @ instruction: 0xfffff4f3 │ │ │ │ @ instruction: 0xfffffce9 │ │ │ │ - @ instruction: 0x0092bbd2 │ │ │ │ - addseq r3, r3, r6, asr sl │ │ │ │ - @ instruction: 0x0092bbb8 │ │ │ │ - addseq r3, r3, ip, lsr sl │ │ │ │ - addseq fp, r2, r2, ror #23 │ │ │ │ - addseq fp, r2, r8, lsl #24 │ │ │ │ - addseq fp, r2, r4, ror fp │ │ │ │ - @ instruction: 0x009339f8 │ │ │ │ - addseq fp, r2, lr, ror #23 │ │ │ │ - addseq fp, r2, r6, lsl ip │ │ │ │ - addseq fp, r2, lr, lsr #22 │ │ │ │ - @ instruction: 0x009339b2 │ │ │ │ - addseq fp, r2, r0, lsl fp │ │ │ │ - umullseq r3, r3, r2, r9 @ │ │ │ │ - addseq fp, r2, r0, ror #23 │ │ │ │ - addseq fp, r2, ip, lsl #24 │ │ │ │ - addseq fp, r2, r8, asr #21 │ │ │ │ - addseq r3, r3, ip, asr #18 │ │ │ │ + @ instruction: 0x0092bbd6 │ │ │ │ + addseq r3, r3, sl, asr sl │ │ │ │ + @ instruction: 0x0092bbbc │ │ │ │ + addseq r3, r3, r0, asr #20 │ │ │ │ addseq fp, r2, r6, ror #23 │ │ │ │ - addseq fp, r2, r0, lsr ip │ │ │ │ - addseq fp, r2, sl, lsl #21 │ │ │ │ - addseq r3, r3, lr, lsl #18 │ │ │ │ + addseq fp, r2, ip, lsl #24 │ │ │ │ + addseq fp, r2, r8, ror fp │ │ │ │ + @ instruction: 0x009339fc │ │ │ │ + @ instruction: 0x0092bbf2 │ │ │ │ addseq fp, r2, sl, lsl ip │ │ │ │ - addseq fp, r2, r0, ror #24 │ │ │ │ - addseq fp, r2, lr, asr #20 │ │ │ │ - @ instruction: 0x009338d2 │ │ │ │ - addseq fp, r2, r8, ror sl │ │ │ │ - addseq fp, r2, r8, asr #24 │ │ │ │ - addseq fp, r2, r8, lsl #20 │ │ │ │ - addseq r3, r3, ip, lsl #17 │ │ │ │ - addseq fp, r2, r2, ror #24 │ │ │ │ - addseq fp, r2, lr, lsl ip │ │ │ │ - addseq fp, r2, r0, asr #19 │ │ │ │ - addseq r3, r3, r4, asr #16 │ │ │ │ + addseq fp, r2, r2, lsr fp │ │ │ │ + @ instruction: 0x009339b6 │ │ │ │ + addseq fp, r2, r4, lsl fp │ │ │ │ + umullseq r3, r3, r6, r9 @ │ │ │ │ + addseq fp, r2, r4, ror #23 │ │ │ │ + addseq fp, r2, r0, lsl ip │ │ │ │ + addseq fp, r2, ip, asr #21 │ │ │ │ + addseq r3, r3, r0, asr r9 │ │ │ │ + addseq fp, r2, sl, ror #23 │ │ │ │ addseq fp, r2, r4, lsr ip │ │ │ │ - addseq fp, r2, sl, ror #24 │ │ │ │ - addseq fp, r2, sl, ror r9 │ │ │ │ - @ instruction: 0x009337fe │ │ │ │ + addseq fp, r2, lr, lsl #21 │ │ │ │ + addseq r3, r3, r2, lsl r9 │ │ │ │ + addseq fp, r2, lr, lsl ip │ │ │ │ + addseq fp, r2, r4, ror #24 │ │ │ │ + addseq fp, r2, r2, asr sl │ │ │ │ + @ instruction: 0x009338d6 │ │ │ │ + addseq fp, r2, ip, ror sl │ │ │ │ + addseq fp, r2, ip, asr #24 │ │ │ │ + addseq fp, r2, ip, lsl #20 │ │ │ │ + umullseq r3, r3, r0, r8 @ │ │ │ │ + addseq fp, r2, r6, ror #24 │ │ │ │ + addseq fp, r2, r2, lsr #24 │ │ │ │ + addseq fp, r2, r4, asr #19 │ │ │ │ + addseq r3, r3, r8, asr #16 │ │ │ │ + addseq fp, r2, r8, lsr ip │ │ │ │ + addseq fp, r2, lr, ror #24 │ │ │ │ + addseq fp, r2, lr, ror r9 │ │ │ │ + addseq r3, r3, r2, lsl #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb80a30 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldc2 7, cr15, [r4, #1020] @ 0x3fc │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -18585,16 +18585,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 7, cr15, [r4], {245} @ 0xf5 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7f54478 │ │ │ │ blls a8b60 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq fp, r2, ip, lsr #16 │ │ │ │ - @ instruction: 0x009336b0 │ │ │ │ + addseq fp, r2, r0, lsr r8 │ │ │ │ + @ instruction: 0x009336b4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 264d34 >::_M_default_append(unsigned int)@@Base+0xa9544> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ strmi fp, [r5], -r9, lsl #1 │ │ │ │ mrc 6, 5, r4, cr0, cr15, {0} │ │ │ │ @@ -18648,15 +18648,15 @@ │ │ │ │ vstrle s5, [fp] │ │ │ │ adc r1, r4, r9, lsl pc │ │ │ │ @ instruction: 0x2181f890 │ │ │ │ ldrsbtne pc, [r8], r0 @ │ │ │ │ andseq pc, ip, #2 │ │ │ │ bcs 53b38c │ │ │ │ sbchi pc, fp, r0 │ │ │ │ - blvc 9e4fac │ │ │ │ + blvc 9e4fac │ │ │ │ bllt 1225430 │ │ │ │ blvc a64fc4 │ │ │ │ blge 1225438 │ │ │ │ svceq 0x0000f1b9 │ │ │ │ @ instruction: 0x4654ddb4 │ │ │ │ @ instruction: 0xf1a32200 │ │ │ │ strtmi r0, [r8], -r4, lsl #24 │ │ │ │ @@ -18914,20 +18914,20 @@ │ │ │ │ @ instruction: 0xf7ece7bd │ │ │ │ svclt 0x0000eaec │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ adceq r4, r0, r8, lsl r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r4, r0, r6, asr r4 │ │ │ │ - addseq fp, r2, r4, ror #12 │ │ │ │ - addseq r3, r3, ip, ror #3 │ │ │ │ - addseq fp, r2, sl, asr #12 │ │ │ │ - @ instruction: 0x009331d2 │ │ │ │ - addseq fp, r2, r0, lsr r6 │ │ │ │ - addseq fp, r2, r4, asr #12 │ │ │ │ + addseq fp, r2, r8, ror #12 │ │ │ │ + @ instruction: 0x009331f0 │ │ │ │ + addseq fp, r2, lr, asr #12 │ │ │ │ + @ instruction: 0x009331d6 │ │ │ │ + addseq fp, r2, r4, lsr r6 │ │ │ │ + addseq fp, r2, r8, asr #12 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb8c9bc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r8, r8, asr #31 │ │ │ │ andcs r4, r0, #22272 @ 0x5700 │ │ │ │ ldrbtmi sl, [ip], #-2310 @ 0xfffff6fa │ │ │ │ @@ -19015,18 +19015,18 @@ │ │ │ │ svclt 0x0000ea24 │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffefffff │ │ │ │ adceq r4, r0, sl, lsl #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umlaleq r4, r0, r6, r2 │ │ │ │ - addseq fp, r2, r2, lsr #9 │ │ │ │ - addseq r3, r3, sl, lsr #32 │ │ │ │ - addseq fp, r2, r6, lsl #9 │ │ │ │ - addseq r3, r3, lr │ │ │ │ + addseq fp, r2, r6, lsr #9 │ │ │ │ + addseq r3, r3, lr, lsr #32 │ │ │ │ + addseq fp, r2, sl, lsl #9 │ │ │ │ + addseq r3, r3, r2, lsl r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb81140 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldrdgt pc, [ip, -pc] │ │ │ │ @ instruction: 0xf04f2400 │ │ │ │ ldrbtmi r3, [ip], #511 @ 0x1ff │ │ │ │ @@ -19093,30 +19093,30 @@ │ │ │ │ ldmdami r5, {r0, r2, r3, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf8c8f7f5 │ │ │ │ @ instruction: 0xf7ece7a5 │ │ │ │ svclt 0x0000e97e │ │ │ │ strdeq r4, [r0], sl @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r2, r8, ror r4 │ │ │ │ - umullseq fp, r2, r2, r4 │ │ │ │ - addseq fp, r2, ip, ror #7 │ │ │ │ - addseq r2, r3, r4, ror pc │ │ │ │ - @ instruction: 0x0092b3d6 │ │ │ │ - addseq r2, r3, lr, asr pc │ │ │ │ + addseq fp, r2, ip, ror r4 │ │ │ │ + umullseq fp, r2, r6, r4 │ │ │ │ + @ instruction: 0x0092b3f0 │ │ │ │ + addseq r2, r3, r8, ror pc │ │ │ │ + @ instruction: 0x0092b3da │ │ │ │ + addseq r2, r3, r2, ror #30 │ │ │ │ umlaleq r4, r0, r4, r1 │ │ │ │ @ instruction: 0xffffff61 │ │ │ │ - umullseq fp, r2, r2, r3 │ │ │ │ - addseq r2, r3, sl, lsl pc │ │ │ │ + umullseq fp, r2, r6, r3 │ │ │ │ + addseq r2, r3, lr, lsl pc │ │ │ │ @ instruction: 0xfffffda5 │ │ │ │ - addseq fp, r2, r6, ror #6 │ │ │ │ - addseq r2, r3, lr, ror #29 │ │ │ │ + addseq fp, r2, sl, ror #6 │ │ │ │ + @ instruction: 0x00932ef2 │ │ │ │ @ instruction: 0xfffffbed │ │ │ │ - addseq fp, r2, sl, lsr r3 │ │ │ │ - addseq r2, r3, r2, asr #29 │ │ │ │ + addseq fp, r2, lr, lsr r3 │ │ │ │ + addseq r2, r3, r6, asr #29 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb812a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldrsbtgt pc, [r4], #143 @ 0x8f @ │ │ │ │ @ instruction: 0xf04f2400 │ │ │ │ ldrbtmi r3, [ip], #511 @ 0x1ff │ │ │ │ @@ -19177,28 +19177,28 @@ │ │ │ │ @ instruction: 0xff64f7f4 │ │ │ │ @ instruction: 0x46214812 │ │ │ │ @ instruction: 0xf7f54478 │ │ │ │ @ instruction: 0xe7b0f81f │ │ │ │ ldm r4, {r2, r3, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ umlaleq r4, r0, r2, r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r2, r0, lsl r3 │ │ │ │ - addseq fp, r2, sl, lsr #6 │ │ │ │ - addseq fp, r2, r4, lsl #5 │ │ │ │ - addseq r2, r3, ip, lsl #28 │ │ │ │ + addseq fp, r2, r4, lsl r3 │ │ │ │ + addseq fp, r2, lr, lsr #6 │ │ │ │ + addseq fp, r2, r8, lsl #5 │ │ │ │ + addseq r2, r3, r0, lsl lr │ │ │ │ adceq r4, r0, r2, asr #32 │ │ │ │ @ instruction: 0xfffffe0f │ │ │ │ - addseq fp, r2, r0, asr #4 │ │ │ │ - addseq r2, r3, r8, asr #27 │ │ │ │ + addseq fp, r2, r4, asr #4 │ │ │ │ + addseq r2, r3, ip, asr #27 │ │ │ │ @ instruction: 0xfffffc53 │ │ │ │ - addseq fp, r2, r4, lsl r2 │ │ │ │ - umullseq r2, r3, ip, sp │ │ │ │ + addseq fp, r2, r8, lsl r2 │ │ │ │ + addseq r2, r3, r0, lsr #27 │ │ │ │ @ instruction: 0xfffffa9b │ │ │ │ - addseq fp, r2, r8, ror #3 │ │ │ │ - addseq r2, r3, r0, ror sp │ │ │ │ + addseq fp, r2, ip, ror #3 │ │ │ │ + addseq r2, r3, r4, ror sp │ │ │ │ andeq r0, r0, r0 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb813f8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r5, r0 │ │ │ │ @ instruction: 0xf1e9460c │ │ │ │ @@ -19241,17 +19241,17 @@ │ │ │ │ ldrbtmi r2, [r8], #-466 @ 0xfffffe2e │ │ │ │ @ instruction: 0xf7f4300c │ │ │ │ stmdami r6, {r0, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f44478 │ │ │ │ @ instruction: 0xf04fff9b │ │ │ │ ldclt 0, cr3, [r8, #-1020]! @ 0xfffffc04 │ │ │ │ - addseq fp, r2, r2, lsl #4 │ │ │ │ - umullseq fp, r2, sl, r1 │ │ │ │ - addseq r2, r3, r8, ror #24 │ │ │ │ + addseq fp, r2, r6, lsl #4 │ │ │ │ + umullseq fp, r2, lr, r1 │ │ │ │ + addseq r2, r3, ip, ror #24 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb814c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46080ff8 │ │ │ │ @ instruction: 0xf7b2f087 │ │ │ │ andcs r4, r0, #3145728 @ 0x300000 │ │ │ │ ldmdavs fp, {r0, sp}^ │ │ │ │ @@ -19292,19 +19292,19 @@ │ │ │ │ ldrtmi r4, [r1], -r9, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 7, 3, pc, cr10, cr4, {7} │ │ │ │ @ instruction: 0xf04f4807 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff34f7f4 │ │ │ │ svclt 0x0000e7ee │ │ │ │ - addseq fp, r2, lr, lsl r1 │ │ │ │ - addseq fp, r2, ip, ror #1 │ │ │ │ - @ instruction: 0x00932bba │ │ │ │ - addseq fp, r2, ip, asr #1 │ │ │ │ - umullseq r2, r3, sl, fp │ │ │ │ + addseq fp, r2, r2, lsr #2 │ │ │ │ + ldrsheq fp, [r2], r0 │ │ │ │ + @ instruction: 0x00932bbe │ │ │ │ + ldrsbeq fp, [r2], r0 │ │ │ │ + umullseq r2, r3, lr, fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ strmi fp, [pc], -fp, lsl #1 │ │ │ │ bge 23c8d8 >::_M_default_append(unsigned int)@@Base+0x810e8> │ │ │ │ blge 1f33ac >::_M_default_append(unsigned int)@@Base+0x37bbc> │ │ │ │ @@ -19381,22 +19381,22 @@ │ │ │ │ stmdami sp, {r0, r2, r3, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f44478 │ │ │ │ strb pc, [lr, r7, lsl #29]! @ │ │ │ │ svc 0x003cf7eb │ │ │ │ umlaleq r3, r0, lr, sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r2, sl, asr r0 │ │ │ │ - addseq r2, r3, sl, lsr #22 │ │ │ │ + addseq fp, r2, lr, asr r0 │ │ │ │ + addseq r2, r3, lr, lsr #22 │ │ │ │ adceq r3, r0, r0, ror #26 │ │ │ │ - addseq sl, r2, sl, ror #31 │ │ │ │ - addseq sl, r2, sl, lsr #31 │ │ │ │ - addseq r2, r3, r0, lsl #21 │ │ │ │ - addseq sl, r2, r2, ror pc │ │ │ │ - addseq r2, r3, r0, asr #20 │ │ │ │ + addseq sl, r2, lr, ror #31 │ │ │ │ + addseq sl, r2, lr, lsr #31 │ │ │ │ + addseq r2, r3, r4, lsl #21 │ │ │ │ + addseq sl, r2, r6, ror pc │ │ │ │ + addseq r2, r3, r4, asr #20 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r3, lr, asr #30 │ │ │ │ strmi r4, [lr], -r5, lsl #12 │ │ │ │ vbit , q15, q9 │ │ │ │ @@ -19433,15 +19433,15 @@ │ │ │ │ strhlt r6, [r8, #8]! │ │ │ │ @ instruction: 0xf1b86835 │ │ │ │ ldcle 15, cr0, [r1, #-0] │ │ │ │ ldrdcc lr, [r0, -r5] │ │ │ │ andeq pc, r4, r9, lsr #3 │ │ │ │ fstmiaxeq r8, {d30} @ Deprecated │ │ │ │ svccs 0x0004f850 │ │ │ │ - blvc 9e5bfc │ │ │ │ + blvc 9e5bfc │ │ │ │ blvc e5844 │ │ │ │ ldc 5, cr4, [r2, #396] @ 0x18c │ │ │ │ vstmia r1!, {d7-d26} │ │ │ │ mvnsle r7, r2, lsl #22 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ movwcc lr, #14789 @ 0x39c5 │ │ │ │ andlt r6, r3, fp, ror #2 │ │ │ │ @@ -19472,23 +19472,23 @@ │ │ │ │ bicvs pc, lr, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r2, #-976] @ 0xfffffc30 │ │ │ │ @ instruction: 0xf04f480b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [ip, #976] @ 0x3d0 │ │ │ │ svclt 0x0000e7d0 │ │ │ │ - @ instruction: 0x0092aef0 │ │ │ │ - addseq sl, r2, r8, asr lr │ │ │ │ - addseq r2, r3, r6, lsr #18 │ │ │ │ - addseq sl, r2, r4, lsr lr │ │ │ │ - addseq r2, r3, r2, lsl #18 │ │ │ │ - addseq sl, r2, r8, lsl lr │ │ │ │ - addseq r2, r3, r6, ror #17 │ │ │ │ - @ instruction: 0x0092adfc │ │ │ │ - addseq r2, r3, sl, asr #17 │ │ │ │ + @ instruction: 0x0092aef4 │ │ │ │ + addseq sl, r2, ip, asr lr │ │ │ │ + addseq r2, r3, sl, lsr #18 │ │ │ │ + addseq sl, r2, r8, lsr lr │ │ │ │ + addseq r2, r3, r6, lsl #18 │ │ │ │ + addseq sl, r2, ip, lsl lr │ │ │ │ + addseq r2, r3, sl, ror #17 │ │ │ │ + addseq sl, r2, r0, lsl #28 │ │ │ │ + addseq r2, r3, lr, asr #17 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb81878 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs fp, {r3, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ strmi fp, [ip], -r2, lsl #1 │ │ │ │ ldclvs 6, cr4, [fp], {5} │ │ │ │ strtmi fp, [r8], -r3, ror #18 │ │ │ │ @@ -19525,16 +19525,16 @@ │ │ │ │ stmdavs r2!, {r0, r1, r2, r4, r5, r6, r7, r8, ip, sp, lr, pc} │ │ │ │ mcrrcs 2, 4, pc, r6, cr0 @ │ │ │ │ @ instruction: 0xf1024633 │ │ │ │ ldclvs 1, cr0, [r2], {28} │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ @ instruction: 0xf7f100d2 │ │ │ │ @ instruction: 0xe7b4fe3f │ │ │ │ - addseq sl, r2, r8, ror sp │ │ │ │ - addseq sl, r2, sl, asr sp │ │ │ │ + addseq sl, r2, ip, ror sp │ │ │ │ + addseq sl, r2, lr, asr sp │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb81930 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi d6e698 │ │ │ │ blmi d96954 │ │ │ │ ldrbtmi r4, [sl], #-1549 @ 0xfffff9f3 │ │ │ │ strmi sl, [r6], -r4, lsl #18 │ │ │ │ @@ -19586,22 +19586,22 @@ │ │ │ │ stmdbls r3, {r0, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7f44478 │ │ │ │ stcls 12, cr15, [r3], {239} @ 0xef │ │ │ │ @ instruction: 0xf7ebe7b3 │ │ │ │ svclt 0x0000eda4 │ │ │ │ adceq r3, r0, lr, lsl #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0092acd4 │ │ │ │ - addseq r2, r3, r4, lsr #15 │ │ │ │ + @ instruction: 0x0092acd8 │ │ │ │ + addseq r2, r3, r8, lsr #15 │ │ │ │ ldrdeq r3, [r0], sl @ │ │ │ │ - addseq sl, r2, ip, asr #24 │ │ │ │ - addseq sl, r2, ip, asr ip │ │ │ │ - addseq r2, r3, ip, lsr #14 │ │ │ │ - addseq sl, r2, r0, asr #24 │ │ │ │ - addseq r2, r3, r0, lsl r7 │ │ │ │ + addseq sl, r2, r0, asr ip │ │ │ │ + addseq sl, r2, r0, ror #24 │ │ │ │ + addseq r2, r3, r0, lsr r7 │ │ │ │ + addseq sl, r2, r4, asr #24 │ │ │ │ + addseq r2, r3, r4, lsl r7 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @ instruction: 0xf8d1b083 │ │ │ │ strmi r6, [r5], -ip, lsr #2 │ │ │ │ @ instruction: 0x46984691 │ │ │ │ @@ -19876,15 +19876,15 @@ │ │ │ │ stmdaeq r4, {r3, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ strcs r9, [r0], -r4, lsl #30 │ │ │ │ @ instruction: 0xf8589002 │ │ │ │ movwcs r5, #3844 @ 0xf04 │ │ │ │ @ instruction: 0x46204652 │ │ │ │ strcc r4, [r1], -r9, lsr #12 │ │ │ │ blhi a662f0 │ │ │ │ - bleq 9e62f4 │ │ │ │ + bleq 9e62f4 │ │ │ │ @ instruction: 0xf7ff9700 │ │ │ │ movwcs pc, #3637 @ 0xe35 @ │ │ │ │ bleq 126676c │ │ │ │ ldrbmi r4, [r2], -r9, lsr #12 │ │ │ │ strls r4, [r0, -r0, lsr #12] │ │ │ │ ldc2 7, cr15, [lr, #1020]! @ 0x3fc │ │ │ │ adcsmi r9, r3, #2048 @ 0x800 │ │ │ │ @@ -20003,35 +20003,35 @@ │ │ │ │ blhi ff226950 │ │ │ │ blx 466a48 │ │ │ │ movwcs fp, #8108 @ 0x1fac │ │ │ │ strb r2, [r5, r0, lsl #6]! │ │ │ │ ... │ │ │ │ adceq r3, r0, r0, asr #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r2, r0, lsl r9 │ │ │ │ - addseq r2, r3, r0, ror #7 │ │ │ │ - @ instruction: 0x0092a8f8 │ │ │ │ - addseq r2, r3, r8, asr #7 │ │ │ │ + addseq sl, r2, r4, lsl r9 │ │ │ │ + addseq r2, r3, r4, ror #7 │ │ │ │ + @ instruction: 0x0092a8fc │ │ │ │ + addseq r2, r3, ip, asr #7 │ │ │ │ adceq r3, r0, ip, ror r5 │ │ │ │ - addseq sl, r2, ip, lsr r8 │ │ │ │ - addseq r2, r3, ip, lsl #6 │ │ │ │ - addseq sl, r2, r8, asr r7 │ │ │ │ - addseq r2, r3, r8, lsr #4 │ │ │ │ - addseq sl, r2, lr, lsr #14 │ │ │ │ - @ instruction: 0x009321fe │ │ │ │ - addseq sl, r2, r2, lsl r7 │ │ │ │ - addseq r2, r3, r8, ror #3 │ │ │ │ - addseq sl, r2, r2, ror #13 │ │ │ │ - @ instruction: 0x009321b2 │ │ │ │ - addseq sl, r2, r8, asr #13 │ │ │ │ - umullseq r2, r3, r8, r1 │ │ │ │ - addseq sl, r2, r2, asr r6 │ │ │ │ - addseq r2, r3, r2, lsr #2 │ │ │ │ - addseq sl, r2, r8, lsl r6 │ │ │ │ - addseq r2, r3, r8, ror #1 │ │ │ │ + addseq sl, r2, r0, asr #16 │ │ │ │ + addseq r2, r3, r0, lsl r3 │ │ │ │ + addseq sl, r2, ip, asr r7 │ │ │ │ + addseq r2, r3, ip, lsr #4 │ │ │ │ + addseq sl, r2, r2, lsr r7 │ │ │ │ + addseq r2, r3, r2, lsl #4 │ │ │ │ + addseq sl, r2, r6, lsl r7 │ │ │ │ + addseq r2, r3, ip, ror #3 │ │ │ │ + addseq sl, r2, r6, ror #13 │ │ │ │ + @ instruction: 0x009321b6 │ │ │ │ + addseq sl, r2, ip, asr #13 │ │ │ │ + umullseq r2, r3, ip, r1 │ │ │ │ + addseq sl, r2, r6, asr r6 │ │ │ │ + addseq r2, r3, r6, lsr #2 │ │ │ │ + addseq sl, r2, ip, lsl r6 │ │ │ │ + addseq r2, r3, ip, ror #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ strmi fp, [r8], pc, lsl #1 │ │ │ │ @ instruction: 0x461549bd │ │ │ │ bleq e6554 │ │ │ │ @@ -20221,29 +20221,29 @@ │ │ │ │ stmdbls r2, {r2, r4, fp, lr} │ │ │ │ @ instruction: 0xf7f34478 │ │ │ │ stcls 15, cr15, [r2], {247} @ 0xf7 │ │ │ │ @ instruction: 0xf7ebe6ab │ │ │ │ svclt 0x0000e8ac │ │ │ │ adceq r3, r0, ip, lsr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0092a4f4 │ │ │ │ - addseq r1, r3, r4, asr #31 │ │ │ │ + @ instruction: 0x0092a4f8 │ │ │ │ + addseq r1, r3, r8, asr #31 │ │ │ │ strdeq r3, [r0], sl @ │ │ │ │ - addseq sl, r2, r4, ror r3 │ │ │ │ - addseq r1, r3, r4, asr #28 │ │ │ │ - addseq sl, r2, r2, asr #6 │ │ │ │ - addseq r1, r3, r2, lsl lr │ │ │ │ - addseq sl, r2, lr, lsr #5 │ │ │ │ - addseq r1, r3, lr, ror sp │ │ │ │ - addseq sl, r2, ip, lsl #5 │ │ │ │ - addseq r1, r3, ip, asr sp │ │ │ │ - addseq sl, r2, lr, ror #4 │ │ │ │ - addseq r1, r3, lr, lsr sp │ │ │ │ - addseq sl, r2, r0, asr r2 │ │ │ │ - addseq r1, r3, r0, lsr #26 │ │ │ │ + addseq sl, r2, r8, ror r3 │ │ │ │ + addseq r1, r3, r8, asr #28 │ │ │ │ + addseq sl, r2, r6, asr #6 │ │ │ │ + addseq r1, r3, r6, lsl lr │ │ │ │ + @ instruction: 0x0092a2b2 │ │ │ │ + addseq r1, r3, r2, lsl #27 │ │ │ │ + umullseq sl, r2, r0, r2 │ │ │ │ + addseq r1, r3, r0, ror #26 │ │ │ │ + addseq sl, r2, r2, ror r2 │ │ │ │ + addseq r1, r3, r2, asr #26 │ │ │ │ + addseq sl, r2, r4, asr r2 │ │ │ │ + addseq r1, r3, r4, lsr #26 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb82448 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 8ef1d0 │ │ │ │ blmi 917464 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [lr], -r8, lsl #12 │ │ │ │ @@ -20277,15 +20277,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf7ebbd70 │ │ │ │ svclt 0x0000e83c │ │ │ │ strdeq r2, [r0], r6 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0092a1b0 │ │ │ │ + @ instruction: 0x0092a1b4 │ │ │ │ adceq r2, r0, ip, lsl #29 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb824f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460c0ff8 │ │ │ │ vzip.32 , q12 │ │ │ │ biccs r4, ip, #61440 @ 0xf000 │ │ │ │ @@ -20300,17 +20300,17 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 7, 4, pc, cr10, cr3, {7} │ │ │ │ @ instruction: 0xf04f4806 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff54f7f3 │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addseq sl, r2, sl, lsl #2 │ │ │ │ - addseq sl, r2, ip, lsl #2 │ │ │ │ - @ instruction: 0x00931bda │ │ │ │ + addseq sl, r2, lr, lsl #2 │ │ │ │ + addseq sl, r2, r0, lsl r1 │ │ │ │ + @ instruction: 0x00931bde │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb82554 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460c0ff0 │ │ │ │ @ instruction: 0xf1e84605 │ │ │ │ bmi 8e8298 │ │ │ │ vand q9, q0, q0 │ │ │ │ @@ -20342,17 +20342,17 @@ │ │ │ │ @ instruction: 0xf7f34478 │ │ │ │ @ instruction: 0xf04fff07 │ │ │ │ ldclt 0, cr3, [r8, #-1020]! @ 0xfffffc04 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ - addseq sl, r2, r6, lsr #1 │ │ │ │ - addseq sl, r2, r2, ror r0 │ │ │ │ - addseq r1, r3, r0, asr #22 │ │ │ │ + addseq sl, r2, sl, lsr #1 │ │ │ │ + addseq sl, r2, r6, ror r0 │ │ │ │ + addseq r1, r3, r4, asr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r3, lr, asr #16 │ │ │ │ strmi r4, [r7], -fp, lsl #13 │ │ │ │ ldrsbtge pc, [r8], -r6 @ │ │ │ │ @@ -20412,16 +20412,16 @@ │ │ │ │ msreq CPSR_, r6, lsl #2 │ │ │ │ ldrbtvs pc, [lr], #-577 @ 0xfffffdbf @ │ │ │ │ @ instruction: 0xf7f09400 │ │ │ │ movwcs pc, #3923 @ 0xf53 @ │ │ │ │ andcc pc, r8, fp, asr #17 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addseq r9, r2, lr, ror #31 │ │ │ │ - addseq r9, r2, r8, lsr #31 │ │ │ │ + @ instruction: 0x00929ff2 │ │ │ │ + addseq r9, r2, ip, lsr #31 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb82714 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff8 │ │ │ │ @ instruction: 0xf0864608 │ │ │ │ stmvs r3, {r0, r3, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ andcs fp, r1, fp, lsl #18 │ │ │ │ @@ -20615,30 +20615,30 @@ │ │ │ │ @ instruction: 0xf04f4815 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r0], #972 @ 0x3cc │ │ │ │ @ instruction: 0xf7eae76a │ │ │ │ svclt 0x0000ed96 │ │ │ │ strdeq r2, [r0], sl @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r9, r2, lr, asr #29 │ │ │ │ - addseq r4, r6, r8, lsl #24 │ │ │ │ - addseq r9, r2, r0, ror #26 │ │ │ │ - addseq r1, r3, r6, lsr r8 │ │ │ │ + @ instruction: 0x00929ed2 │ │ │ │ + addseq r4, r6, ip, lsl #24 │ │ │ │ + addseq r9, r2, r4, ror #26 │ │ │ │ + addseq r1, r3, sl, lsr r8 │ │ │ │ adceq r2, r0, r0, asr sl │ │ │ │ - @ instruction: 0x00929cd4 │ │ │ │ - addseq r9, r2, r4, lsl #25 │ │ │ │ - addseq r9, r2, r8, lsr #25 │ │ │ │ - addseq r9, r2, r8, ror ip │ │ │ │ - addseq r1, r3, r8, asr #14 │ │ │ │ - addseq r9, r2, ip, asr ip │ │ │ │ - addseq r1, r3, ip, lsr #14 │ │ │ │ - addseq r9, r2, r0, asr #24 │ │ │ │ - addseq r1, r3, r0, lsl r7 │ │ │ │ - addseq r9, r2, r4, lsr #24 │ │ │ │ - @ instruction: 0x009316f2 │ │ │ │ + @ instruction: 0x00929cd8 │ │ │ │ + addseq r9, r2, r8, lsl #25 │ │ │ │ + addseq r9, r2, ip, lsr #25 │ │ │ │ + addseq r9, r2, ip, ror ip │ │ │ │ + addseq r1, r3, ip, asr #14 │ │ │ │ + addseq r9, r2, r0, ror #24 │ │ │ │ + addseq r1, r3, r0, lsr r7 │ │ │ │ + addseq r9, r2, r4, asr #24 │ │ │ │ + addseq r1, r3, r4, lsl r7 │ │ │ │ + addseq r9, r2, r8, lsr #24 │ │ │ │ + @ instruction: 0x009316f6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ @ instruction: 0xf8df4691 │ │ │ │ ldrmi r2, [r8], r8, lsr #8 │ │ │ │ strtcc pc, [r4], #-2271 @ 0xfffff721 │ │ │ │ @@ -20905,21 +20905,21 @@ │ │ │ │ bl 1669c48 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svclt 0x00a99999 │ │ │ │ adceq r2, r0, r0, asr #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ adceq r2, r0, r0, lsl #17 │ │ │ │ - addseq r9, r2, r4, asr r9 │ │ │ │ - addseq r9, r2, r2, lsl r9 │ │ │ │ - addseq r1, r3, r2, ror #7 │ │ │ │ - @ instruction: 0x009298f6 │ │ │ │ - addseq r1, r3, lr, asr #7 │ │ │ │ - addseq r9, r2, r2, lsr #17 │ │ │ │ - addseq r1, r3, r2, ror r3 │ │ │ │ + addseq r9, r2, r8, asr r9 │ │ │ │ + addseq r9, r2, r6, lsl r9 │ │ │ │ + addseq r1, r3, r6, ror #7 │ │ │ │ + @ instruction: 0x009298fa │ │ │ │ + @ instruction: 0x009313d2 │ │ │ │ + addseq r9, r2, r6, lsr #17 │ │ │ │ + addseq r1, r3, r6, ror r3 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r4, fp, asr #20 │ │ │ │ strmi r4, [pc], -fp, asr #22 │ │ │ │ sxtab16mi r4, r0, sl, ror #8 │ │ │ │ @@ -20994,24 +20994,24 @@ │ │ │ │ vmin.s8 d20, d0, d25 │ │ │ │ ldrbtmi r6, [sl], #-901 @ 0xfffffc7b │ │ │ │ blx 869dd4 │ │ │ │ @ instruction: 0xf7eae7ce │ │ │ │ svclt 0x0000eaa0 │ │ │ │ adceq r2, r0, r0, ror #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r9, r2, r0, lsl #14 │ │ │ │ - addseq r9, r2, r6, asr #13 │ │ │ │ - umullseq r1, r3, r6, r1 │ │ │ │ - addseq r9, r2, ip, lsr #13 │ │ │ │ - addseq r1, r3, r2, lsl #3 │ │ │ │ + addseq r9, r2, r4, lsl #14 │ │ │ │ + addseq r9, r2, sl, asr #13 │ │ │ │ + umullseq r1, r3, sl, r1 │ │ │ │ + @ instruction: 0x009296b0 │ │ │ │ + addseq r1, r3, r6, lsl #3 │ │ │ │ umlaleq r2, r0, ip, r3 │ │ │ │ - addseq r9, r2, r2, ror #12 │ │ │ │ - addseq r1, r3, r2, lsr r1 │ │ │ │ - addseq r9, r2, r0, lsr #12 │ │ │ │ - addseq r9, r2, sl, lsl #12 │ │ │ │ + addseq r9, r2, r6, ror #12 │ │ │ │ + addseq r1, r3, r6, lsr r1 │ │ │ │ + addseq r9, r2, r4, lsr #12 │ │ │ │ + addseq r9, r2, lr, lsl #12 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8304c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdavs r3, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdavs pc, {r0, r2, r9, sl, lr} @ │ │ │ │ blpl 67954 │ │ │ │ ldc 0, cr11, [r1, #524] @ 0x20c │ │ │ │ @@ -21092,20 +21092,20 @@ │ │ │ │ mvnvc pc, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf866f7f3 │ │ │ │ strtmi r4, [r1], -r8, lsl #16 │ │ │ │ @ instruction: 0xf7f34478 │ │ │ │ strtmi pc, [r0], -r1, lsr #18 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addseq r9, r2, r8, ror #9 │ │ │ │ - @ instruction: 0x00930fb8 │ │ │ │ - @ instruction: 0x009294bc │ │ │ │ - addseq r0, r3, ip, lsl #31 │ │ │ │ - addseq r9, r2, r4, lsr #9 │ │ │ │ - addseq r0, r3, r4, ror pc │ │ │ │ + addseq r9, r2, ip, ror #9 │ │ │ │ + @ instruction: 0x00930fbc │ │ │ │ + addseq r9, r2, r0, asr #9 │ │ │ │ + umullseq r0, r3, r0, pc @ │ │ │ │ + addseq r9, r2, r8, lsr #9 │ │ │ │ + addseq r0, r3, r8, ror pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi e747c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r5], -r7, lsl #1 │ │ │ │ @ instruction: 0x461c4692 │ │ │ │ @@ -22035,15 +22035,15 @@ │ │ │ │ blvc 86848c │ │ │ │ stmdb sl, {r0, r3, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ ldrdcc pc, [r0], -r8 │ │ │ │ blpl e82b4 │ │ │ │ @ instruction: 0xf853911b │ │ │ │ @ instruction: 0x93243021 │ │ │ │ @ instruction: 0x9326681b │ │ │ │ - blvc 9e84c0 │ │ │ │ + blvc 9e84c0 │ │ │ │ blvs a684c4 │ │ │ │ blx 122893e │ │ │ │ blvs b684b4 │ │ │ │ blvs 11e8760 │ │ │ │ blvc 8684fc │ │ │ │ blvs ff1e894c │ │ │ │ blvs ff1a8960 │ │ │ │ @@ -22247,28 +22247,28 @@ │ │ │ │ @ instruction: 0xf7f24628 │ │ │ │ @ instruction: 0xf04ff81b │ │ │ │ @ instruction: 0xe77037ff │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ ldrdeq r1, [r0], r8 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r8, r2, r4, lsl #14 │ │ │ │ - addseq r8, r2, ip, lsr #13 │ │ │ │ - addseq r8, r2, lr, asr #7 │ │ │ │ - umullseq pc, r2, lr, lr @ │ │ │ │ - @ instruction: 0x009283b2 │ │ │ │ - addseq pc, r2, r2, lsl #29 │ │ │ │ + addseq r8, r2, r8, lsl #14 │ │ │ │ + @ instruction: 0x009286b0 │ │ │ │ + @ instruction: 0x009283d2 │ │ │ │ + addseq pc, r2, r2, lsr #29 │ │ │ │ + @ instruction: 0x009283b6 │ │ │ │ + addseq pc, r2, r6, lsl #29 │ │ │ │ strhteq r1, [r0], r6 │ │ │ │ - addseq r8, r2, r8, asr #6 │ │ │ │ - @ instruction: 0x009282f0 │ │ │ │ - addseq pc, r2, r0, asr #27 │ │ │ │ - addseq r8, r2, lr, asr #5 │ │ │ │ - umullseq pc, r2, lr, sp @ │ │ │ │ - @ instruction: 0x009282b2 │ │ │ │ - addseq pc, r2, r8, lsl #27 │ │ │ │ + addseq r8, r2, ip, asr #6 │ │ │ │ + @ instruction: 0x009282f4 │ │ │ │ + addseq pc, r2, r4, asr #27 │ │ │ │ + @ instruction: 0x009282d2 │ │ │ │ + addseq pc, r2, r2, lsr #27 │ │ │ │ + @ instruction: 0x009282b6 │ │ │ │ + addseq pc, r2, ip, lsl #27 │ │ │ │ vfma.f32 d20, d16, d1 │ │ │ │ ldcmi 1, cr2, [r1, #420] @ 0x1a4 │ │ │ │ @ instruction: 0xf104447c │ │ │ │ ldrbtmi r0, [sp], #-12 │ │ │ │ @ instruction: 0xff28f7f1 │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f14628 │ │ │ │ @@ -22406,20 +22406,20 @@ │ │ │ │ blcs 941c4 │ │ │ │ bicshi pc, r0, #0 │ │ │ │ blcs 540d4 │ │ │ │ svcge 0x0065f47f │ │ │ │ svclt 0x0000e768 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r8, r2, ip, lsr #4 │ │ │ │ - addseq pc, r2, r2, lsl #26 │ │ │ │ - addseq r8, r2, r8, lsl #4 │ │ │ │ - @ instruction: 0x0092fcde │ │ │ │ - addseq r8, r2, r4, ror #3 │ │ │ │ - @ instruction: 0x0092fcba │ │ │ │ + addseq r8, r2, r0, lsr r2 │ │ │ │ + addseq pc, r2, r6, lsl #26 │ │ │ │ + addseq r8, r2, ip, lsl #4 │ │ │ │ + addseq pc, r2, r2, ror #25 │ │ │ │ + addseq r8, r2, r8, ror #3 │ │ │ │ + @ instruction: 0x0092fcbe │ │ │ │ bls f540e0 │ │ │ │ movweq pc, #4227 @ 0x1083 @ │ │ │ │ svclt 0x000c2a00 │ │ │ │ @ instruction: 0xf0032300 │ │ │ │ blcs 2e074 │ │ │ │ svcge 0x0062f47f │ │ │ │ blcs 540f8 │ │ │ │ @@ -22621,15 +22621,15 @@ │ │ │ │ blcs 36388 │ │ │ │ ldrbhi pc, [r1, #-64]! @ 0xffffffc0 @ │ │ │ │ blls 787d54 │ │ │ │ tstlt r9, fp, lsl r8 │ │ │ │ stmdavs r9, {r2, r5, r8, fp, ip, pc} │ │ │ │ mulsle r5, r9, r2 │ │ │ │ blvc 69278 │ │ │ │ - blpl 9e8df0 │ │ │ │ + blpl 9e8df0 │ │ │ │ blvs 229090 >::_M_default_append(unsigned int)@@Base+0x6d8a0> │ │ │ │ blpl ff1e927c │ │ │ │ blx 469374 │ │ │ │ cdp 12, 3, cr13, cr11, cr8, {0} │ │ │ │ vldr d7, [r3, #284] @ 0x11c │ │ │ │ @ instruction: 0xeeb46b28 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ @@ -22803,15 +22803,15 @@ │ │ │ │ ldmib sl, {r0, r1, r4, r6, r7, r9, ip, sp, lr, pc}^ │ │ │ │ addsmi r2, r0, #134217728 @ 0x8000000 │ │ │ │ @ instruction: 0xf6bf4199 │ │ │ │ @ instruction: 0xf8daaa63 │ │ │ │ ldmib sp, {r2, r4, r5, r6, ip, sp}^ │ │ │ │ @ instruction: 0x46934237 │ │ │ │ @ instruction: 0xf0402b00 │ │ │ │ - blls 9ce688 │ │ │ │ + blls 9ce688 │ │ │ │ ldrdne pc, [ip, -r3]! │ │ │ │ ldrsbtcc pc, [r0], -r9 @ │ │ │ │ eorcs pc, r1, r3, asr r8 @ │ │ │ │ ldrdcc pc, [ip], -r9 @ │ │ │ │ blvc 690d8 │ │ │ │ eorcc pc, r1, r3, asr r8 @ │ │ │ │ blvs 1e90e0 >::_M_default_append(unsigned int)@@Base+0x2d8f0> │ │ │ │ @@ -22894,15 +22894,15 @@ │ │ │ │ bllt 18ebbc8 │ │ │ │ svcvs 0x005b9b25 │ │ │ │ blcs 528a8 │ │ │ │ stcge 4, cr15, [sl], #-508 @ 0xfffffe04 │ │ │ │ teqls r0, #2670592 @ 0x28c000 │ │ │ │ tstls lr, #57933824 @ 0x3740000 │ │ │ │ @ instruction: 0xf8cde4ee │ │ │ │ - blls a11e78 │ │ │ │ + blls a11e78 │ │ │ │ movwls r4, #9786 @ 0x263a │ │ │ │ blls 4bf490 │ │ │ │ movwmi lr, #2509 @ 0x9cd │ │ │ │ stmdbls r5!, {r0, r1, r4, r6, r9, sl, lr} │ │ │ │ andhi pc, ip, sp, asr #17 │ │ │ │ mrc2 7, 7, pc, cr6, cr12, {7} │ │ │ │ stmdacs r1, {r1, r9, sl, lr} │ │ │ │ @@ -23125,15 +23125,15 @@ │ │ │ │ eorls r4, r7, #164, 22 @ 0x29000 │ │ │ │ ldrbtmi r6, [fp], #-2098 @ 0xfffff7ce │ │ │ │ movwls r9, #2352 @ 0x930 │ │ │ │ cmnppl lr, #64, 4 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0x465a9230 │ │ │ │ movwcs r9, #17153 @ 0x4301 │ │ │ │ @ instruction: 0xf838f7ee │ │ │ │ - blls a14444 │ │ │ │ + blls a14444 │ │ │ │ eoreq pc, r3, r1, asr #16 │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ ldmvs r2!, {r1, r5, r6, r9, sl, pc}^ │ │ │ │ blvc 69a70 │ │ │ │ mrc 8, 5, r6, cr4, cr3, {3} │ │ │ │ stmdbls lr!, {r0, r1, r2, r6, r7, r8, r9, fp, sp, lr, pc} │ │ │ │ eorlt pc, r2, r3, asr #16 │ │ │ │ @@ -23205,15 +23205,15 @@ │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ ldmib r4, {r0, r2, r3, r4, r5, r8, pc}^ │ │ │ │ stmib r4, {r1, r8, r9, sp}^ │ │ │ │ ldmib fp, {r8, r9, sp}^ │ │ │ │ stmib fp, {r1, r8, r9, sp}^ │ │ │ │ ldr r2, [r6, #-768]! @ 0xfffffd00 │ │ │ │ vmax.s8 d4, d0, d24 │ │ │ │ - blls 9ebc20 │ │ │ │ + blls 9ebc20 │ │ │ │ ldrdmi pc, [r4], -r9 @ │ │ │ │ ldrdcs pc, [ip, -r3]! │ │ │ │ biceq lr, r2, #4, 22 @ 0x1000 │ │ │ │ eorsmi pc, r2, r4, asr r8 @ │ │ │ │ ldmdavs r8, {r2, r8, r9, fp, ip}^ │ │ │ │ ldrdcc pc, [r0], -sl │ │ │ │ tsteq r0, r1, ror #22 │ │ │ │ @@ -23271,27 +23271,27 @@ │ │ │ │ stmdacs r1, {r0, r2, r3, r4, r6, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ msrhi CPSR_fxc, r0, asr #32 │ │ │ │ rsbslt pc, r8, sp, asr #17 │ │ │ │ @ instruction: 0xf7ff9020 │ │ │ │ svclt 0x0000ba03 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r7, r2, r6, lsr ip │ │ │ │ - addseq r7, r2, ip, lsr #21 │ │ │ │ - addseq r7, r2, r0, asr sl │ │ │ │ - addseq pc, r2, lr, lsl r5 @ │ │ │ │ - addseq r7, r2, r4, lsl #15 │ │ │ │ - addseq pc, r2, sl, asr r2 @ │ │ │ │ - addseq r7, r2, r8, lsr r7 │ │ │ │ - addseq pc, r2, r6, lsl #4 │ │ │ │ - @ instruction: 0x009275be │ │ │ │ - addseq pc, r2, lr, lsl #1 │ │ │ │ - addseq r7, r2, r2, asr #10 │ │ │ │ - addseq r7, r2, r6, lsr #9 │ │ │ │ - addseq r7, r2, r2, asr #8 │ │ │ │ + addseq r7, r2, sl, lsr ip │ │ │ │ + @ instruction: 0x00927ab0 │ │ │ │ + addseq r7, r2, r4, asr sl │ │ │ │ + addseq pc, r2, r2, lsr #10 │ │ │ │ + addseq r7, r2, r8, lsl #15 │ │ │ │ + addseq pc, r2, lr, asr r2 @ │ │ │ │ + addseq r7, r2, ip, lsr r7 │ │ │ │ + addseq pc, r2, sl, lsl #4 │ │ │ │ + addseq r7, r2, r2, asr #11 │ │ │ │ + umullseq pc, r2, r2, r0 @ │ │ │ │ + addseq r7, r2, r6, asr #10 │ │ │ │ + addseq r7, r2, sl, lsr #9 │ │ │ │ + addseq r7, r2, r6, asr #8 │ │ │ │ teqne r7, #3620864 @ 0x374000 │ │ │ │ bleq 13e9cc8 │ │ │ │ blvc 7e9880 │ │ │ │ ldc 6, cr4, [r1, #160] @ 0xa0 │ │ │ │ vldr d1, [r3, #8] │ │ │ │ bls 938e20 │ │ │ │ blne 1229ae0 │ │ │ │ @@ -23779,15 +23779,15 @@ │ │ │ │ vmla.i8 q13, q0, │ │ │ │ ldrbtmi r7, [sl], #-806 @ 0xfffffcda │ │ │ │ mrrc2 7, 14, pc, r0, cr15 @ │ │ │ │ blls 66854c │ │ │ │ movwls r4, #22066 @ 0x5632 │ │ │ │ bleq 13ea478 │ │ │ │ @ instruction: 0x46289b10 │ │ │ │ - blls a135c8 │ │ │ │ + blls a135c8 │ │ │ │ blls 4d35c8 │ │ │ │ movwls r9, #3647 @ 0xe3f │ │ │ │ stmdbls r1, {r6, r8, r9, fp, ip, pc}^ │ │ │ │ @ instruction: 0xf8cd9304 │ │ │ │ blls 992a34 │ │ │ │ @ instruction: 0x912e9603 │ │ │ │ blx 15ea9dc │ │ │ │ @@ -23836,15 +23836,15 @@ │ │ │ │ mrc2 7, 7, pc, cr4, cr12, {7} │ │ │ │ stmdacs r1, {r1, r9, sl, lr} │ │ │ │ svcge 0x006ef43f │ │ │ │ stmibvs fp, {r1, r2, r4, r5, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ stmibvs sl, {r1, r3, r4, r5, r6, r8, r9, sl, fp, sp, pc}^ │ │ │ │ @ instruction: 0xf47f2a00 │ │ │ │ - blls a1a87c │ │ │ │ + blls a1a87c │ │ │ │ bleq 13ea568 │ │ │ │ cdp 3, 11, cr9, cr0, cr1, {0} │ │ │ │ blls 6357e0 │ │ │ │ movwls r4, #22056 @ 0x5628 │ │ │ │ movwls r9, #11024 @ 0x2b10 │ │ │ │ movwls r9, #2834 @ 0xb12 │ │ │ │ movwls r9, #19264 @ 0x4b40 │ │ │ │ @@ -24010,90 +24010,90 @@ │ │ │ │ vst2.16 {d20-d21}, [pc :64], r0 │ │ │ │ ldrbtmi r6, [r8], #-431 @ 0xfffffe51 │ │ │ │ @ instruction: 0xf7f0300c │ │ │ │ stmdami lr, {r0, r1, r3, r7, r8, fp, ip, sp, lr, pc}^ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7f04478 │ │ │ │ str pc, [r9, r5, asr #20] │ │ │ │ - @ instruction: 0x009271fa │ │ │ │ - addseq lr, r2, r8, asr #25 │ │ │ │ - addseq r7, r2, r6, asr #2 │ │ │ │ - addseq lr, r2, r4, lsl ip │ │ │ │ - ldrsheq r7, [r2], lr │ │ │ │ - @ instruction: 0x0092ebd4 │ │ │ │ - umullseq r7, r2, r8, r0 │ │ │ │ - addseq r7, r2, r8, lsl #1 │ │ │ │ - addseq lr, r2, lr, asr fp │ │ │ │ - addseq r7, r2, r4, asr r0 │ │ │ │ - addseq lr, r2, r0, lsr #22 │ │ │ │ - addseq r7, r2, r8, lsl r0 │ │ │ │ - addseq lr, r2, lr, ror #21 │ │ │ │ - @ instruction: 0x00926fde │ │ │ │ - addseq lr, r2, sl, lsr #21 │ │ │ │ - @ instruction: 0x00926fbc │ │ │ │ - addseq lr, r2, r8, lsl #21 │ │ │ │ - addseq r6, r2, sl, ror pc │ │ │ │ - addseq lr, r2, r6, asr #20 │ │ │ │ - umullseq r6, r2, ip, sp │ │ │ │ - @ instruction: 0x00926cfc │ │ │ │ - addseq r6, r2, r6, asr #24 │ │ │ │ - addseq lr, r2, r4, lsl r7 │ │ │ │ - addseq r6, r2, r6, lsr #24 │ │ │ │ - @ instruction: 0x0092e6f4 │ │ │ │ - @ instruction: 0x00926bd4 │ │ │ │ - addseq r6, r2, r0, asr #23 │ │ │ │ - addseq lr, r2, ip, lsl #13 │ │ │ │ - umullseq r6, r2, ip, fp │ │ │ │ - addseq lr, r2, sl, ror #12 │ │ │ │ - addseq r6, r2, r6, asr fp │ │ │ │ - addseq lr, r2, r4, lsr #12 │ │ │ │ - addseq r6, r2, r6, lsl #22 │ │ │ │ - @ instruction: 0x0092e5d4 │ │ │ │ - addseq r6, r2, r4, ror #21 │ │ │ │ - @ instruction: 0x0092e5b2 │ │ │ │ - addseq r6, r2, sl, ror #20 │ │ │ │ - addseq r6, r2, r4, asr #20 │ │ │ │ - addseq lr, r2, r4, lsl r5 │ │ │ │ - addseq r6, r2, r8, lsr #20 │ │ │ │ - @ instruction: 0x0092e4f8 │ │ │ │ - @ instruction: 0x009269f4 │ │ │ │ - addseq lr, r2, sl, asr #9 │ │ │ │ - @ instruction: 0x009269d0 │ │ │ │ - umullseq lr, r2, lr, r4 │ │ │ │ - addseq r6, r2, lr, lsl #18 │ │ │ │ - @ instruction: 0x0092e3dc │ │ │ │ - @ instruction: 0x009268f0 │ │ │ │ - addseq lr, r2, r0, asr #7 │ │ │ │ - @ instruction: 0x009268d2 │ │ │ │ - addseq lr, r2, r0, lsr #7 │ │ │ │ - @ instruction: 0x009268b8 │ │ │ │ - addseq lr, r2, r6, lsl #7 │ │ │ │ - umullseq r6, r2, sl, r8 │ │ │ │ - addseq lr, r2, r8, ror #6 │ │ │ │ - addseq r6, r2, lr, ror r8 │ │ │ │ - addseq lr, r2, ip, asr #6 │ │ │ │ - addseq r6, r2, r2, ror #16 │ │ │ │ - addseq lr, r2, r0, lsr r3 │ │ │ │ - addseq r6, r2, r2, lsr r8 │ │ │ │ - addseq lr, r2, r2, lsl #6 │ │ │ │ - addseq r6, r2, r6, lsl r8 │ │ │ │ - addseq lr, r2, r6, ror #5 │ │ │ │ - @ instruction: 0x009267f8 │ │ │ │ - addseq lr, r2, r6, asr #5 │ │ │ │ - @ instruction: 0x009267d8 │ │ │ │ - addseq lr, r2, r6, lsr #5 │ │ │ │ - @ instruction: 0x009267be │ │ │ │ - addseq lr, r2, ip, lsl #5 │ │ │ │ - addseq r6, r2, r4, ror r7 │ │ │ │ - addseq r6, r2, r6, lsr #14 │ │ │ │ - @ instruction: 0x0092e1f4 │ │ │ │ - addseq r6, r2, sl, lsl #14 │ │ │ │ - @ instruction: 0x0092e1d8 │ │ │ │ - addseq r6, r2, lr, ror #13 │ │ │ │ - @ instruction: 0x0092e1bc │ │ │ │ + @ instruction: 0x009271fe │ │ │ │ + addseq lr, r2, ip, asr #25 │ │ │ │ + addseq r7, r2, sl, asr #2 │ │ │ │ + addseq lr, r2, r8, lsl ip │ │ │ │ + addseq r7, r2, r2, lsl #2 │ │ │ │ + @ instruction: 0x0092ebd8 │ │ │ │ + umullseq r7, r2, ip, r0 │ │ │ │ + addseq r7, r2, ip, lsl #1 │ │ │ │ + addseq lr, r2, r2, ror #22 │ │ │ │ + addseq r7, r2, r8, asr r0 │ │ │ │ + addseq lr, r2, r4, lsr #22 │ │ │ │ + addseq r7, r2, ip, lsl r0 │ │ │ │ + @ instruction: 0x0092eaf2 │ │ │ │ + addseq r6, r2, r2, ror #31 │ │ │ │ + addseq lr, r2, lr, lsr #21 │ │ │ │ + addseq r6, r2, r0, asr #31 │ │ │ │ + addseq lr, r2, ip, lsl #21 │ │ │ │ + addseq r6, r2, lr, ror pc │ │ │ │ + addseq lr, r2, sl, asr #20 │ │ │ │ + addseq r6, r2, r0, lsr #27 │ │ │ │ + addseq r6, r2, r0, lsl #26 │ │ │ │ + addseq r6, r2, sl, asr #24 │ │ │ │ + addseq lr, r2, r8, lsl r7 │ │ │ │ + addseq r6, r2, sl, lsr #24 │ │ │ │ + @ instruction: 0x0092e6f8 │ │ │ │ + @ instruction: 0x00926bd8 │ │ │ │ + addseq r6, r2, r4, asr #23 │ │ │ │ + umullseq lr, r2, r0, r6 │ │ │ │ + addseq r6, r2, r0, lsr #23 │ │ │ │ + addseq lr, r2, lr, ror #12 │ │ │ │ + addseq r6, r2, sl, asr fp │ │ │ │ + addseq lr, r2, r8, lsr #12 │ │ │ │ + addseq r6, r2, sl, lsl #22 │ │ │ │ + @ instruction: 0x0092e5d8 │ │ │ │ + addseq r6, r2, r8, ror #21 │ │ │ │ + @ instruction: 0x0092e5b6 │ │ │ │ + addseq r6, r2, lr, ror #20 │ │ │ │ + addseq r6, r2, r8, asr #20 │ │ │ │ + addseq lr, r2, r8, lsl r5 │ │ │ │ + addseq r6, r2, ip, lsr #20 │ │ │ │ + @ instruction: 0x0092e4fc │ │ │ │ + @ instruction: 0x009269f8 │ │ │ │ + addseq lr, r2, lr, asr #9 │ │ │ │ + @ instruction: 0x009269d4 │ │ │ │ + addseq lr, r2, r2, lsr #9 │ │ │ │ + addseq r6, r2, r2, lsl r9 │ │ │ │ + addseq lr, r2, r0, ror #7 │ │ │ │ + @ instruction: 0x009268f4 │ │ │ │ + addseq lr, r2, r4, asr #7 │ │ │ │ + @ instruction: 0x009268d6 │ │ │ │ + addseq lr, r2, r4, lsr #7 │ │ │ │ + @ instruction: 0x009268bc │ │ │ │ + addseq lr, r2, sl, lsl #7 │ │ │ │ + umullseq r6, r2, lr, r8 │ │ │ │ + addseq lr, r2, ip, ror #6 │ │ │ │ + addseq r6, r2, r2, lsl #17 │ │ │ │ + addseq lr, r2, r0, asr r3 │ │ │ │ + addseq r6, r2, r6, ror #16 │ │ │ │ + addseq lr, r2, r4, lsr r3 │ │ │ │ + addseq r6, r2, r6, lsr r8 │ │ │ │ + addseq lr, r2, r6, lsl #6 │ │ │ │ + addseq r6, r2, sl, lsl r8 │ │ │ │ + addseq lr, r2, sl, ror #5 │ │ │ │ + @ instruction: 0x009267fc │ │ │ │ + addseq lr, r2, sl, asr #5 │ │ │ │ + @ instruction: 0x009267dc │ │ │ │ + addseq lr, r2, sl, lsr #5 │ │ │ │ + addseq r6, r2, r2, asr #15 │ │ │ │ + umullseq lr, r2, r0, r2 │ │ │ │ + addseq r6, r2, r8, ror r7 │ │ │ │ + addseq r6, r2, sl, lsr #14 │ │ │ │ + @ instruction: 0x0092e1f8 │ │ │ │ + addseq r6, r2, lr, lsl #14 │ │ │ │ + @ instruction: 0x0092e1dc │ │ │ │ + @ instruction: 0x009266f2 │ │ │ │ + addseq lr, r2, r0, asr #3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 26a348 >::_M_default_append(unsigned int)@@Base+0xaeb58> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0050f8cc │ │ │ │ @ instruction: 0x4616b09b │ │ │ │ ldrmi r4, [r9], r0, ror #21 │ │ │ │ @@ -24318,31 +24318,31 @@ │ │ │ │ ldr pc, [r7, r9, ror #31]! │ │ │ │ ldm lr, {r0, r1, r2, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svclt 0x00b99999 │ │ │ │ addseq pc, pc, r2, lsr #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r2, ip, lsr #10 │ │ │ │ - addseq r6, r2, r6, lsr r4 │ │ │ │ - addseq sp, r2, r6, lsl #30 │ │ │ │ - addseq r6, r2, r6, ror #7 │ │ │ │ - @ instruction: 0x0092deb6 │ │ │ │ - addseq r6, r2, r2, lsr #7 │ │ │ │ - addseq sp, r2, r2, ror lr │ │ │ │ - addseq r6, r2, r4, ror #5 │ │ │ │ - @ instruction: 0x0092ddb4 │ │ │ │ - umullseq r6, r2, r6, r2 │ │ │ │ + addseq r6, r2, r0, lsr r5 │ │ │ │ + addseq r6, r2, sl, lsr r4 │ │ │ │ + addseq sp, r2, sl, lsl #30 │ │ │ │ + addseq r6, r2, sl, ror #7 │ │ │ │ + @ instruction: 0x0092deba │ │ │ │ + addseq r6, r2, r6, lsr #7 │ │ │ │ + addseq sp, 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0xfffffd52 │ │ │ │ @ instruction: 0x009feebc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r2, r6, lsl r1 │ │ │ │ - @ instruction: 0x00925fb2 │ │ │ │ - addseq sp, r2, r0, lsl #21 │ │ │ │ + addseq r6, r2, sl, lsl r1 │ │ │ │ + @ instruction: 0x00925fb6 │ │ │ │ + addseq sp, r2, r4, lsl #21 │ │ │ │ eorslt pc, ip, sp, asr #17 │ │ │ │ adcvs r2, fp, r1, lsl #6 │ │ │ │ fldmiaxvs fp, {d25-d31} @ Deprecated │ │ │ │ stmdavs lr!, {r0, r1, r3, r5, r6, r8, ip, sp, pc}^ │ │ │ │ ldmdavs fp, {r0, r1, r4, r5, fp, sp, lr} │ │ │ │ ldmib r6, {r0, r1, r3, r6, r8, ip, sp, pc}^ │ │ │ │ strtmi sl, [r0], -r6, lsl #18 │ │ │ │ @@ -24734,41 +24734,41 @@ │ │ │ │ blx ff96d856 │ │ │ │ @ instruction: 0xf04f4820 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [lr], {239} @ 0xef │ │ │ │ svclt 0x0000e78a │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r5, r2, ip, lsl pc │ │ │ │ - addseq r5, r2, r0, ror #26 │ │ │ │ - addseq sp, r2, r0, lsr r8 │ │ │ │ - addseq r5, r2, r8, asr #26 │ │ │ │ - addseq sp, r2, r8, lsl r8 │ │ │ │ - addseq r5, r2, r0, lsr sp │ │ │ │ - addseq sp, r2, r0, lsl #16 │ │ │ │ - addseq r5, r2, r4, lsl sp │ │ │ │ - addseq sp, r2, sl, ror #15 │ │ │ │ + addseq r5, r2, r0, lsr #30 │ │ │ │ + addseq r5, r2, r4, ror #26 │ │ │ │ + addseq sp, r2, r4, lsr r8 │ │ │ │ + addseq r5, r2, ip, asr #26 │ │ │ │ + addseq sp, r2, ip, lsl r8 │ │ │ │ + addseq r5, r2, r4, lsr sp │ │ │ │ + addseq sp, r2, r4, lsl #16 │ │ │ │ + addseq r5, r2, r8, lsl sp │ │ │ │ + addseq sp, r2, lr, ror #15 │ │ │ │ @ instruction: 0x009fe9fc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00925cbc │ │ │ │ - addseq sp, r2, sl, lsl #15 │ │ │ │ - addseq r5, r2, r0, lsr #25 │ │ │ │ - addseq sp, r2, r0, ror r7 │ │ │ │ - addseq r5, r2, r8, lsl #25 │ │ │ │ - addseq sp, r2, r6, asr r7 │ │ │ │ - addseq r5, r2, sl, ror #24 │ │ │ │ - addseq sp, r2, r8, lsr r7 │ │ │ │ - @ instruction: 0x00925bf0 │ │ │ │ - @ instruction: 0x0092d6be │ │ │ │ - @ instruction: 0x00925bd6 │ │ │ │ - addseq sp, r2, r4, lsr #13 │ │ │ │ - @ instruction: 0x00925bba │ │ │ │ - addseq sp, r2, r8, lsl #13 │ │ │ │ - addseq r5, r2, r0, lsr #23 │ │ │ │ - addseq sp, r2, lr, ror #12 │ │ │ │ + addseq r5, r2, r0, asr #25 │ │ │ │ + addseq sp, r2, lr, lsl #15 │ │ │ │ + addseq r5, r2, r4, lsr #25 │ │ │ │ + addseq sp, r2, r4, ror r7 │ │ │ │ + addseq r5, r2, ip, lsl #25 │ │ │ │ + addseq sp, r2, sl, asr r7 │ │ │ │ + addseq r5, r2, lr, ror #24 │ │ │ │ + addseq sp, r2, ip, lsr r7 │ │ │ │ + @ instruction: 0x00925bf4 │ │ │ │ + addseq sp, r2, r2, asr #13 │ │ │ │ + @ instruction: 0x00925bda │ │ │ │ + addseq sp, r2, r8, lsr #13 │ │ │ │ + @ instruction: 0x00925bbe │ │ │ │ + addseq sp, r2, ip, lsl #13 │ │ │ │ + addseq r5, r2, r4, lsr #23 │ │ │ │ + addseq sp, r2, r2, ror r6 │ │ │ │ ldmdavs fp, {r0, r1, r3, r5, fp, sp, lr} │ │ │ │ @ instruction: 0xf8ca681a │ │ │ │ ldmib r3, {sp}^ │ │ │ │ stmib sl, {r1, r8, r9, sp}^ │ │ │ │ andcs r2, r0, #134217728 @ 0x8000000 │ │ │ │ stmib sl, {r8, r9, sp}^ │ │ │ │ stc 3, cr2, [sl, #64] @ 0x40 │ │ │ │ @@ -24980,15 +24980,15 @@ │ │ │ │ @ instruction: 0x46209913 │ │ │ │ stmiaeq r6, {r0, r1, r2, r3, r6, r9, fp, sp, lr, pc}^ │ │ │ │ svcpl 0x0004f853 │ │ │ │ ldrmi r4, [fp], sl, lsr #12 │ │ │ │ @ instruction: 0xf036f1f4 │ │ │ │ ldrdcc pc, [r0], -sl │ │ │ │ blhi 106b74c │ │ │ │ - blvs 9eb2e4 │ │ │ │ + blvs 9eb2e4 │ │ │ │ ldc 4, cr4, [r3, #268] @ 0x10c │ │ │ │ stmdavs r3!, {r8, r9, fp}^ │ │ │ │ movsvs pc, #12582912 @ 0xc00000 │ │ │ │ blvs 11eb560 │ │ │ │ blvc eb0f0 │ │ │ │ blvs ff22b778 │ │ │ │ blx 46b870 │ │ │ │ @@ -25571,94 +25571,94 @@ │ │ │ │ @ instruction: 0xf104fe19 │ │ │ │ vhadd.s8 d16, d1, d12 │ │ │ │ @ instruction: 0xf7ee5153 │ │ │ │ @ instruction: 0xf04ffd53 │ │ │ │ @ instruction: 0x462831ff │ │ │ │ cdp2 7, 0, cr15, cr14, cr14, {7} │ │ │ │ svclt 0x0000e631 │ │ │ │ - addseq r5, r2, lr, asr #20 │ │ │ │ - @ instruction: 0x009259dc │ │ │ │ - addseq r5, r2, r4, ror #19 │ │ │ │ - @ instruction: 0x0092d4b0 │ │ │ │ - addseq r5, r2, r4, asr #19 │ │ │ │ - umullseq sp, r2, r2, r4 │ │ │ │ - addseq r5, r2, r2, lsr #19 │ │ │ │ - addseq sp, r2, r8, ror r4 │ │ │ │ - addseq r5, r2, r2, ror #18 │ │ │ │ - addseq sp, r2, r0, lsr r4 │ │ │ │ - addseq r5, r2, r4, asr #18 │ │ │ │ - addseq sp, r2, r0, lsl r4 │ │ │ │ - addseq r5, r2, r4, lsr #18 │ │ │ │ - @ instruction: 0x0092d3f0 │ │ │ │ - addseq r5, r2, r6, lsl #18 │ │ │ │ - @ instruction: 0x0092d3d2 │ │ │ │ - addseq r5, r2, r4, lsr r7 │ │ │ │ - addseq sp, r2, r0, lsl #4 │ │ │ │ - addseq r5, r2, r4, lsl #14 │ │ │ │ - @ instruction: 0x0092d1d2 │ │ │ │ - addseq r5, r2, r6, ror #13 │ │ │ │ - @ instruction: 0x0092d1b2 │ │ │ │ - addseq r5, r2, r6, asr #13 │ │ │ │ - umullseq sp, r2, r2, r1 │ │ │ │ - addseq r5, r2, r8, lsr #13 │ │ │ │ - addseq sp, r2, r4, ror r1 │ │ │ │ - addseq r5, r2, r0, lsr r6 │ │ │ │ - umullseq r5, r2, sl, r5 │ │ │ │ - addseq r5, r2, r2, ror #10 │ │ │ │ - addseq r5, r2, ip, asr #9 │ │ │ │ - umullseq ip, r2, sl, pc @ │ │ │ │ - addseq r5, r2, r8, lsl #9 │ │ │ │ - addseq r5, r2, r6, asr r3 │ │ │ │ - addseq ip, r2, r4, lsr #28 │ │ │ │ - addseq r5, r2, sl, lsr r3 │ │ │ │ - addseq ip, r2, r8, lsl #28 │ │ │ │ - @ instruction: 0x009252fa │ │ │ │ - addseq ip, r2, r8, asr #27 │ │ │ │ - @ instruction: 0x009252ba │ │ │ │ - addseq ip, r2, r8, lsl #27 │ │ │ │ - addseq r5, r2, sl, asr r2 │ │ │ │ - addseq ip, r2, r8, lsr #26 │ │ │ │ - addseq r5, r2, sl, lsr r2 │ │ │ │ - addseq ip, r2, r6, lsl #26 │ │ │ │ - addseq r5, r2, ip, lsl r2 │ │ │ │ - addseq ip, r2, r8, ror #25 │ │ │ │ - @ instruction: 0x009251f6 │ │ │ │ - addseq ip, r2, r4, asr #25 │ │ │ │ - @ instruction: 0x009251d6 │ │ │ │ - addseq ip, r2, r2, lsr #25 │ │ │ │ - @ instruction: 0x009251b8 │ │ │ │ - addseq ip, r2, r4, lsl #25 │ │ │ │ - umullseq r5, r2, r8, r1 │ │ │ │ - addseq ip, r2, r6, ror #24 │ │ │ │ - addseq r5, r2, lr, ror r1 │ │ │ │ - addseq ip, r2, ip, asr #24 │ │ │ │ - addseq r5, r2, r2, ror #2 │ │ │ │ - addseq ip, r2, r0, lsr ip │ │ │ │ - addseq r5, r2, r6, asr #2 │ │ │ │ - addseq ip, r2, r4, lsl ip │ │ │ │ - addseq r5, r2, sl, lsr #2 │ │ │ │ - @ instruction: 0x0092cbf8 │ │ │ │ - addseq r5, r2, lr, ror r0 │ │ │ │ - addseq r5, r2, sl, asr r0 │ │ │ │ - addseq r5, r2, lr, lsr r0 │ │ │ │ - addseq r4, r2, r6, lsr #31 │ │ │ │ - addseq ip, r2, r4, ror sl │ │ │ │ - addseq r4, r2, r4, lsl #31 │ │ │ │ - addseq ip, r2, r4, asr sl │ │ │ │ - addseq r4, r2, ip, ror #30 │ │ │ │ - addseq ip, r2, ip, lsr sl │ │ │ │ - addseq r4, r2, lr, asr #30 │ │ │ │ - addseq ip, r2, lr, lsl sl │ │ │ │ - addseq r4, r2, r8, lsl pc │ │ │ │ - addseq ip, r2, r8, ror #19 │ │ │ │ - @ instruction: 0x00924efc │ │ │ │ - addseq ip, r2, sl, asr #19 │ │ │ │ - @ instruction: 0x00924eb8 │ │ │ │ - umullseq r4, r2, r8, lr │ │ │ │ - addseq ip, r2, lr, ror #18 │ │ │ │ + addseq r5, r2, r2, asr sl │ │ │ │ + addseq r5, r2, r0, ror #19 │ │ │ │ + addseq r5, r2, r8, ror #19 │ │ │ │ + @ instruction: 0x0092d4b4 │ │ │ │ + addseq r5, r2, r8, asr #19 │ │ │ │ + umullseq sp, r2, r6, r4 │ │ │ │ + addseq r5, r2, r6, lsr #19 │ │ │ │ + addseq sp, r2, ip, ror r4 │ │ │ │ + addseq r5, r2, r6, ror #18 │ │ │ │ + addseq sp, r2, r4, lsr r4 │ │ │ │ + addseq r5, r2, r8, asr #18 │ │ │ │ + addseq sp, r2, r4, lsl r4 │ │ │ │ + addseq r5, r2, r8, lsr #18 │ │ │ │ + @ instruction: 0x0092d3f4 │ │ │ │ + addseq r5, r2, sl, lsl #18 │ │ │ │ + @ instruction: 0x0092d3d6 │ │ │ │ + addseq r5, r2, r8, lsr r7 │ │ │ │ + addseq sp, r2, r4, lsl #4 │ │ │ │ + addseq r5, r2, r8, lsl #14 │ │ │ │ + @ instruction: 0x0092d1d6 │ │ │ │ + addseq r5, r2, sl, ror #13 │ │ │ │ + @ instruction: 0x0092d1b6 │ │ │ │ + addseq r5, r2, sl, asr #13 │ │ │ │ + umullseq sp, r2, r6, r1 │ │ │ │ + addseq r5, r2, ip, lsr #13 │ │ │ │ + addseq sp, r2, r8, ror r1 │ │ │ │ + addseq r5, r2, r4, lsr r6 │ │ │ │ + umullseq r5, r2, lr, r5 │ │ │ │ + addseq r5, r2, r6, ror #10 │ │ │ │ + @ instruction: 0x009254d0 │ │ │ │ + umullseq ip, r2, lr, pc @ │ │ │ │ + addseq r5, r2, ip, lsl #9 │ │ │ │ + addseq r5, r2, sl, asr r3 │ │ │ │ + addseq ip, r2, r8, lsr #28 │ │ │ │ + addseq r5, r2, lr, lsr r3 │ │ │ │ + addseq ip, r2, ip, lsl #28 │ │ │ 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sl, asr #30 │ │ │ │ - addseq r4, r2, r0, lsl #3 │ │ │ │ - addseq fp, r2, r0, asr ip │ │ │ │ - addseq r4, r2, r0, lsr #31 │ │ │ │ - addseq r4, r2, sl, lsr pc │ │ │ │ - addseq r4, r2, r4, ror #30 │ │ │ │ - addseq r4, r2, sl, lsr r1 │ │ │ │ - addseq fp, r2, sl, lsl #24 │ │ │ │ - addseq r4, r2, r8, asr #31 │ │ │ │ - addseq r4, r2, r8, lsl #31 │ │ │ │ - addseq r4, r2, r4, asr pc │ │ │ │ - ldrsheq r4, [r2], r2 │ │ │ │ - addseq fp, r2, r2, asr #23 │ │ │ │ - addseq r5, r2, r2 │ │ │ │ - addseq r4, r2, r8, ror pc │ │ │ │ - addseq r4, r2, sl, lsr #1 │ │ │ │ - addseq fp, r2, sl, ror fp │ │ │ │ - addseq r4, r2, sl, asr #31 │ │ │ │ - addseq r5, r2, r4, lsr r0 │ │ │ │ - addseq r4, r2, r2, rrx │ │ │ │ - addseq fp, r2, r2, lsr fp │ │ │ │ - addseq r5, r2, ip, lsl r0 │ │ │ │ - addseq r5, r2, sl, lsl #1 │ │ │ │ - addseq r4, r2, r2, lsr #32 │ │ │ │ - @ instruction: 0x0092baf2 │ │ │ │ + addseq r4, r2, r6, lsr sp │ │ │ │ + @ instruction: 0x00924cd4 │ │ │ │ + umullseq r4, r2, sl, r4 │ │ │ │ + addseq fp, r2, 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asr #31 │ │ │ │ + addseq r4, r2, ip, lsl #31 │ │ │ │ + addseq r4, r2, r8, asr pc │ │ │ │ + ldrsheq r4, [r2], r6 │ │ │ │ + addseq fp, r2, r6, asr #23 │ │ │ │ + addseq r5, r2, r6 │ │ │ │ + addseq r4, r2, ip, ror pc │ │ │ │ + addseq r4, r2, lr, lsr #1 │ │ │ │ + addseq fp, r2, lr, ror fp │ │ │ │ + addseq r4, r2, lr, asr #31 │ │ │ │ + addseq r5, r2, r8, lsr r0 │ │ │ │ + addseq r4, r2, r6, rrx │ │ │ │ + addseq fp, r2, r6, lsr fp │ │ │ │ + addseq r5, r2, r0, lsr #32 │ │ │ │ + addseq r5, r2, lr, lsl #1 │ │ │ │ + addseq r4, r2, r6, lsr #32 │ │ │ │ + @ instruction: 0x0092baf6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb88770 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf8c6f7ff │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -26586,16 +26586,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r4, #-948]! @ 0xfffffc4c │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7ed4478 │ │ │ │ blls b0e20 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq r3, r2, r0, lsr #29 │ │ │ │ - addseq fp, r2, r0, ror r9 │ │ │ │ + addseq r3, r2, r4, lsr #29 │ │ │ │ + addseq fp, r2, r4, ror r9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 26ca74 >::_M_default_append(unsigned int)@@Base+0xb1284> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ strmi fp, [r5], -r9, lsl #1 │ │ │ │ mrc 6, 5, r4, cr0, cr15, {0} │ │ │ │ @@ -26649,15 +26649,15 @@ │ │ │ │ vstrle s5, [r9] │ │ │ │ adc r1, r4, r9, lsl pc │ │ │ │ @ instruction: 0x2181f890 │ │ │ │ ldrsbtne pc, [r8], r0 @ │ │ │ │ andseq pc, ip, #2 │ │ │ │ bcs 5430cc │ │ │ │ sbchi pc, fp, r0 │ │ │ │ - blvc 9eccec │ │ │ │ + blvc 9eccec │ │ │ │ bllt 122d170 │ │ │ │ blvc a6cd04 │ │ │ │ blge 122d178 │ │ │ │ svceq 0x0000f1b9 │ │ │ │ @ instruction: 0x4654ddb2 │ │ │ │ @ instruction: 0xf1a32200 │ │ │ │ strtmi r0, [r8], -r4, lsl #24 │ │ │ │ @@ -26913,20 +26913,20 @@ │ │ │ │ ldr r3, [sp, r0]! │ │ │ │ mcrr 7, 14, pc, lr, cr4 @ │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ @ instruction: 0x009fc7d8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, pc, ip, lsl r7 @ │ │ │ │ - addseq r4, r2, sl, asr sl │ │ │ │ - @ instruction: 0x0092b4b2 │ │ │ │ - addseq r4, r2, r0, asr #20 │ │ │ │ - umullseq fp, r2, r8, r4 │ │ │ │ - addseq r4, r2, r6, lsr #20 │ │ │ │ - addseq r4, r2, sl, lsr sl │ │ │ │ + addseq r4, r2, lr, asr sl │ │ │ │ + @ instruction: 0x0092b4b6 │ │ │ │ + addseq r4, r2, r4, asr #20 │ │ │ │ + umullseq fp, r2, ip, r4 │ │ │ │ + addseq r4, r2, sl, lsr #20 │ │ │ │ + addseq r4, r2, lr, lsr sl │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb946f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r8, r8, asr #31 │ │ │ │ andcs r4, r0, #21760 @ 0x5500 │ │ │ │ ldrbtmi sl, [ip], #-2310 @ 0xfffff6fa │ │ │ │ @@ -27012,18 +27012,18 @@ │ │ │ │ bl fe2efbcc │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffefffff │ │ │ │ addseq ip, pc, r2, asr r6 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, pc, r4, ror #10 │ │ │ │ - addseq r4, r2, r0, lsr #17 │ │ │ │ - @ instruction: 0x0092b2f8 │ │ │ │ - addseq r4, r2, r4, lsl #17 │ │ │ │ - @ instruction: 0x0092b2dc │ │ │ │ + addseq r4, r2, r4, lsr #17 │ │ │ │ + @ instruction: 0x0092b2fc │ │ │ │ + addseq r4, r2, r8, lsl #17 │ │ │ │ + addseq fp, r2, r0, ror #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb88e70 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldrdgt pc, [r8, -pc] │ │ │ │ tstcs r0, r4, ror #8 │ │ │ │ @ instruction: 0xf04f44fc │ │ │ │ @@ -27089,30 +27089,30 @@ │ │ │ │ @ instruction: 0xf976f7ed │ │ │ │ @ instruction: 0x46214814 │ │ │ │ @ instruction: 0xf7ed4478 │ │ │ │ @ instruction: 0xe7a5fa31 │ │ │ │ b ff9efd14 │ │ │ │ addseq ip, pc, ip, asr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r2, sl, ror r8 │ │ │ │ - umullseq r4, r2, r4, r8 │ │ │ │ - addseq r4, r2, lr, ror #15 │ │ │ │ - addseq fp, r2, r6, asr #4 │ │ │ │ - @ instruction: 0x009247d8 │ │ │ │ - addseq fp, r2, r0, lsr r2 │ │ │ │ + addseq r4, r2, lr, ror r8 │ │ │ │ + umullseq r4, r2, r8, r8 │ │ │ │ + @ instruction: 0x009247f2 │ │ │ │ + addseq fp, r2, sl, asr #4 │ │ │ │ + @ instruction: 0x009247dc │ │ │ │ + addseq fp, r2, r4, lsr r2 │ │ │ │ addseq ip, pc, r6, ror #8 │ │ │ │ @ instruction: 0xffffff63 │ │ │ │ - umullseq r4, r2, r4, r7 │ │ │ │ - addseq fp, r2, ip, ror #3 │ │ │ │ + umullseq r4, r2, r8, r7 │ │ │ │ + @ instruction: 0x0092b1f0 │ │ │ │ @ instruction: 0xfffffdaf │ │ │ │ - addseq r4, r2, r8, ror #14 │ │ │ │ - addseq fp, r2, r0, asr #3 │ │ │ │ + addseq r4, r2, ip, ror #14 │ │ │ │ + addseq fp, r2, r4, asr #3 │ │ │ │ @ instruction: 0xfffffbff │ │ │ │ - addseq r4, r2, ip, lsr r7 │ │ │ │ - umullseq fp, r2, r4, r1 │ │ │ │ + addseq r4, r2, r0, asr #14 │ │ │ │ + umullseq fp, r2, r8, r1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb88fd4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldrsbtgt pc, [r4], #143 @ 0x8f @ │ │ │ │ tstcs r0, r4, ror #8 │ │ │ │ @ instruction: 0xf04f44fc │ │ │ │ @@ -27173,28 +27173,28 @@ │ │ │ │ ldmdami r3, {r0, r1, r2, r3, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf98af7ed │ │ │ │ @ instruction: 0xf7e4e7b0 │ │ │ │ svclt 0x0000ea40 │ │ │ │ addseq ip, pc, r8, ror #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r2, r6, lsl r7 │ │ │ │ - addseq r4, r2, r0, lsr r7 │ │ │ │ - addseq r4, r2, sl, lsl #13 │ │ │ │ - addseq fp, r2, r2, ror #1 │ │ │ │ + addseq r4, r2, sl, lsl r7 │ │ │ │ + addseq r4, r2, r4, lsr r7 │ │ │ │ + addseq r4, r2, lr, lsl #13 │ │ │ │ + addseq fp, r2, r6, ror #1 │ │ │ │ addseq ip, pc, r8, lsl r3 @ │ │ │ │ @ instruction: 0xfffffe15 │ │ │ │ - addseq r4, r2, r6, asr #12 │ │ │ │ - umullseq fp, r2, lr, r0 │ │ │ │ + addseq r4, r2, sl, asr #12 │ │ │ │ + addseq fp, r2, r2, lsr #1 │ │ │ │ @ instruction: 0xfffffc61 │ │ │ │ - addseq r4, r2, sl, lsl r6 │ │ │ │ - addseq fp, r2, r2, ror r0 │ │ │ │ + addseq r4, r2, lr, lsl r6 │ │ │ │ + addseq fp, r2, r6, ror r0 │ │ │ │ @ instruction: 0xfffffab1 │ │ │ │ - addseq r4, r2, lr, ror #11 │ │ │ │ - addseq fp, r2, r6, asr #32 │ │ │ │ + @ instruction: 0x009245f2 │ │ │ │ + addseq fp, r2, sl, asr #32 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feb8911c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46080ff8 │ │ │ │ @ instruction: 0xf186f080 │ │ │ │ andcs r4, r0, #3145728 @ 0x300000 │ │ │ │ sbcsvs r2, sl, r1 │ │ │ │ @@ -27221,20 +27221,20 @@ │ │ │ │ tstpeq r8, r4, lsl #2 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf7ea0092 │ │ │ │ andcs pc, r0, r9, lsl #20 │ │ │ │ movwcs r2, #256 @ 0x100 │ │ │ │ smlabteq r6, r4, r9, lr │ │ │ │ andcs r6, r1, r3, ror #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ - @ instruction: 0x009245dc │ │ │ │ + addseq r4, r2, r0, ror #11 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb891a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 9b5f30 │ │ │ │ - blmi 9de1c4 │ │ │ │ + blmi 9de1c4 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [lr], -r8, lsl #12 │ │ │ │ ldmpl r3, {r2, r5, sl, fp, lr}^ │ │ │ │ ldmdavs fp, {r2, r3, r4, r5, r6, sl, lr} │ │ │ │ @ instruction: 0xf04f9303 │ │ │ │ @ instruction: 0xf0800300 │ │ │ │ andls pc, r2, r3, lsr r1 @ │ │ │ │ @@ -27266,15 +27266,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldcllt 0, cr11, [r0, #-16]! │ │ │ │ stmib r4, {r2, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ umullseq ip, pc, r6, r1 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r2, ip, ror r5 │ │ │ │ + addseq r4, r2, r0, lsl #11 │ │ │ │ addseq ip, pc, lr, lsl r1 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 46d518 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 8, cr15, cr8, cr12, {6} │ │ │ │ @ instruction: 0xf8df4604 │ │ │ │ @@ -27481,15 +27481,15 @@ │ │ │ │ movwcs r8, #54156 @ 0xd38c │ │ │ │ eorvs r4, fp, r0, lsr #12 │ │ │ │ @ instruction: 0xf6c2f1de │ │ │ │ @ instruction: 0xf43f2800 │ │ │ │ qasxmi sl, r0, r1 │ │ │ │ @ instruction: 0xf0aef1d9 │ │ │ │ @ instruction: 0xf47f2800 │ │ │ │ - blls a1e05c │ │ │ │ + blls a1e05c │ │ │ │ @ instruction: 0xed9d9934 │ │ │ │ cmplt r3, lr, lsr fp │ │ │ │ blvc eeda30 │ │ │ │ blvc ff06de90 │ │ │ │ blx 46df88 │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ strtmi r0, [r0], -r7, asr #22 │ │ │ │ @@ -27558,34 +27558,34 @@ │ │ │ │ @ instruction: 0x4625931d │ │ │ │ ldrls r2, [ip, -r1, lsl #6] │ │ │ │ eors r9, r6, r9, lsl r3 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ ldrsbeq ip, [pc], r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00922af0 │ │ │ │ - addseq r4, r2, sl, lsr #9 │ │ │ │ - addseq sl, r2, ip, asr #28 │ │ │ │ + @ instruction: 0x00922af4 │ │ │ │ + addseq r4, r2, lr, lsr #9 │ │ │ │ + addseq sl, r2, r0, asr lr │ │ │ │ addseq ip, pc, lr, ror r0 @ │ │ │ │ - addseq r4, r2, sl, asr r4 │ │ │ │ - @ instruction: 0x0092adfe │ │ │ │ - @ instruction: 0x009243f8 │ │ │ │ - addseq r4, r2, lr, lsr #6 │ │ │ │ - addseq r2, r2, r4, asr #18 │ │ │ │ - addseq r4, r2, r2, lsl #6 │ │ │ │ - addseq sl, r2, r6, lsr #25 │ │ │ │ - addseq r4, r2, r8, ror #5 │ │ │ │ - addseq sl, r2, ip, lsl #25 │ │ │ │ - addseq r4, r2, lr, asr #5 │ │ │ │ - addseq sl, r2, r2, ror ip │ │ │ │ - addseq r4, r2, r4, asr r1 │ │ │ │ - @ instruction: 0x0092aaf8 │ │ │ │ - addseq r4, r2, r2, lsl #2 │ │ │ │ - addseq r4, r2, ip, asr #1 │ │ │ │ - addseq r4, r2, lr, asr #1 │ │ │ │ + addseq r4, r2, lr, asr r4 │ │ │ │ + addseq sl, r2, r2, lsl #28 │ │ │ │ + @ instruction: 0x009243fc │ │ │ │ + addseq r4, r2, r2, lsr r3 │ │ │ │ + addseq r2, r2, r8, asr #18 │ │ │ │ + addseq r4, r2, r6, lsl #6 │ │ │ │ + addseq sl, r2, sl, lsr #25 │ │ │ │ + addseq r4, r2, ip, ror #5 │ │ │ │ + umullseq sl, r2, r0, ip │ │ │ │ + @ instruction: 0x009242d2 │ │ │ │ + addseq sl, r2, r6, ror ip │ │ │ │ + addseq r4, r2, r8, asr r1 │ │ │ │ + @ instruction: 0x0092aafc │ │ │ │ + addseq r4, r2, r6, lsl #2 │ │ │ │ + ldrsbeq r4, [r2], r0 │ │ │ │ + ldrsbeq r4, [r2], r2 │ │ │ │ strbmi r1, [pc, #-3195] @ 318bd │ │ │ │ cmnphi sl, r0 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf858461f │ │ │ │ @ instruction: 0xf8966f04 │ │ │ │ @ instruction: 0xf0033181 │ │ │ │ bcs 532dbc │ │ │ │ @ instruction: 0xf896d1f2 │ │ │ │ @@ -27865,18 +27865,18 @@ │ │ │ │ blvc 106e458 │ │ │ │ mrc 2, 1, r4, cr10, cr14, {4} │ │ │ │ vmov.f64 d7, #7 @ 0x40380000 2.875 │ │ │ │ blle fee9d6c0 │ │ │ │ svclt 0x0000e69c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r3, r2, r8, lsl #29 │ │ │ │ - addseq r3, r2, lr, lsl sp │ │ │ │ - @ instruction: 0x00923cb0 │ │ │ │ - addseq sl, r2, r4, asr r6 │ │ │ │ + addseq r3, r2, ip, lsl #29 │ │ │ │ + addseq r3, r2, r2, lsr #26 │ │ │ │ + @ instruction: 0x00923cb4 │ │ │ │ + addseq sl, r2, r8, asr r6 │ │ │ │ tstls r2, #40, 12 @ 0x2800000 │ │ │ │ pldw [sl, #508] @ 0x1fc │ │ │ │ cdp 8, 3, cr6, cr8, cr10, {3} │ │ │ │ @ instruction: 0xf5020b40 │ │ │ │ ldc 2, cr6, [r2, #-704] @ 0xfffffd40 │ │ │ │ vmov.f64 d7, #18 @ 0x40900000 4.5 │ │ │ │ vcmp.f64 d7, d7 │ │ │ │ @@ -28312,81 +28312,81 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffe2f7eb │ │ │ │ ldrtmi r4, [r1], -r7, asr #16 │ │ │ │ @ instruction: 0xf7ec4478 │ │ │ │ strb pc, [r8, #-2205]! @ 0xfffff763 @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r3, r2, sl, lsr #21 │ │ │ │ - addseq sl, r2, ip, asr #8 │ │ │ │ - @ instruction: 0x00923ad6 │ │ │ │ - addseq r3, r2, r8, lsr #20 │ │ │ │ - addseq sl, r2, sl, asr #7 │ │ │ │ - @ instruction: 0x009239f6 │ │ │ │ - umullseq sl, r2, r8, r3 │ │ │ │ - @ instruction: 0x009239da │ │ │ │ - addseq sl, r2, ip, ror r3 │ │ │ │ - @ instruction: 0x009238f0 │ │ │ │ - umullseq r3, r2, r0, r8 │ │ │ │ - addseq sl, r2, r2, lsr r2 │ │ │ │ - addseq r3, r2, lr, asr r8 │ │ │ │ - addseq sl, r2, r2, lsl #4 │ │ │ │ - addseq r3, r2, ip, asr r8 │ │ │ │ - @ instruction: 0x009237fe │ │ │ │ - addseq sl, r2, r2, lsr #3 │ │ │ │ - addseq r3, r2, r4, ror #15 │ │ │ │ - addseq sl, r2, r6, lsl #3 │ │ │ │ - @ instruction: 0x009237b0 │ │ │ │ - addseq sl, r2, r2, asr r1 │ │ │ │ - addseq r3, r2, sl, ror r7 │ │ │ │ - addseq sl, r2, lr, lsl r1 │ │ │ │ - addseq r3, r2, sl, asr #14 │ │ │ │ - addseq sl, r2, lr, ror #1 │ │ │ │ - addseq r3, r2, r0, lsr r7 │ │ │ │ - ldrsbeq sl, [r2], r2 │ │ │ │ - addseq r3, r2, r0, lsl #14 │ │ │ │ - addseq sl, r2, r4, lsr #1 │ │ │ │ - addseq r3, r2, r8, ror #13 │ │ │ │ - addseq sl, r2, sl, lsl #1 │ │ │ │ - addseq r3, r2, ip, asr #13 │ │ │ │ - addseq sl, r2, lr, rrx │ │ │ │ - @ instruction: 0x009236b0 │ │ │ │ - addseq sl, r2, r4, asr r0 │ │ │ │ - addseq r3, r2, r0, lsl #13 │ │ │ │ - addseq sl, r2, r4, lsr #32 │ │ │ │ - addseq r3, r2, r4, ror #12 │ │ │ │ - addseq sl, r2, r8 │ │ │ │ - addseq r3, r2, sl, asr #12 │ │ │ │ - addseq r9, r2, lr, ror #31 │ │ │ │ - addseq r3, r2, r0, lsr r6 │ │ │ │ - @ instruction: 0x00929fd4 │ │ │ │ - addseq r3, r2, r6, lsl r6 │ │ │ │ - @ instruction: 0x00929fba │ │ │ │ - @ instruction: 0x009235fc │ │ │ │ - addseq r9, r2, r0, lsr #31 │ │ │ │ - addseq r3, r2, r2, ror #11 │ │ │ │ - addseq r9, r2, r6, lsl #31 │ │ │ │ - addseq r3, r2, r8, asr #11 │ │ │ │ - addseq r9, r2, ip, ror #30 │ │ │ │ - addseq r3, r2, lr, lsr #11 │ │ │ │ - addseq r9, r2, r2, asr pc │ │ │ │ - umullseq r3, r2, r4, r5 │ │ │ │ - addseq r9, r2, r8, lsr pc │ │ │ │ - addseq r3, r2, sl, ror r5 │ │ │ │ - addseq r9, r2, lr, lsl pc │ │ │ │ - addseq r3, r2, ip, asr #10 │ │ │ │ - @ instruction: 0x00929ef0 │ │ │ │ - addseq r3, r2, r0, lsr r5 │ │ │ │ - @ instruction: 0x00929ed4 │ │ │ │ - addseq r3, r2, ip, lsl #10 │ │ │ │ - @ instruction: 0x00929eb0 │ │ │ │ - @ instruction: 0x009234f2 │ │ │ │ - umullseq r9, r2, r6, lr │ │ │ │ - addseq r3, r2, r8, asr #9 │ │ │ │ - addseq r9, r2, ip, ror #28 │ │ │ │ + addseq r3, r2, lr, lsr #21 │ │ │ │ + addseq sl, r2, r0, asr r4 │ │ │ │ + @ instruction: 0x00923ada │ │ │ │ + addseq r3, r2, ip, lsr #20 │ │ │ │ + addseq sl, r2, lr, asr #7 │ │ │ │ + @ instruction: 0x009239fa │ │ │ │ + umullseq sl, r2, ip, r3 │ │ │ │ + @ instruction: 0x009239de │ │ │ │ + addseq sl, r2, r0, lsl #7 │ │ │ │ + @ instruction: 0x009238f4 │ │ │ │ + umullseq r3, r2, r4, r8 │ │ │ │ + addseq sl, r2, r6, lsr r2 │ │ │ │ + addseq r3, r2, r2, ror #16 │ │ │ │ + addseq sl, r2, r6, lsl #4 │ │ │ │ + addseq r3, r2, r0, ror #16 │ │ │ │ + addseq r3, r2, r2, lsl #16 │ │ │ │ + addseq sl, r2, r6, lsr #3 │ │ │ │ + addseq r3, r2, r8, ror #15 │ │ │ │ + addseq sl, r2, sl, lsl #3 │ │ │ │ + @ instruction: 0x009237b4 │ │ │ │ + addseq sl, r2, r6, asr r1 │ │ │ │ + addseq r3, r2, lr, ror r7 │ │ │ │ + addseq sl, r2, r2, lsr #2 │ │ │ │ + addseq r3, r2, lr, asr #14 │ │ │ │ + ldrsheq sl, [r2], r2 │ │ │ │ + addseq r3, r2, r4, lsr r7 │ │ │ │ + ldrsbeq sl, [r2], r6 │ │ │ │ + addseq r3, r2, r4, lsl #14 │ │ │ │ + addseq sl, r2, r8, lsr #1 │ │ │ │ + addseq r3, r2, ip, ror #13 │ │ │ │ + addseq sl, r2, lr, lsl #1 │ │ │ │ + @ instruction: 0x009236d0 │ │ │ │ + addseq sl, r2, r2, ror r0 │ │ │ │ + @ instruction: 0x009236b4 │ │ │ │ + addseq sl, r2, r8, asr r0 │ │ │ │ + addseq r3, r2, r4, lsl #13 │ │ │ │ + addseq sl, r2, r8, lsr #32 │ │ │ │ + addseq r3, r2, r8, ror #12 │ │ │ │ + addseq sl, r2, ip │ │ │ │ + addseq r3, r2, lr, asr #12 │ │ │ │ + @ instruction: 0x00929ff2 │ │ │ │ + addseq r3, r2, r4, lsr r6 │ │ │ │ + @ instruction: 0x00929fd8 │ │ │ │ + addseq r3, r2, sl, lsl r6 │ │ │ │ + @ instruction: 0x00929fbe │ │ │ │ + addseq r3, r2, r0, lsl #12 │ │ │ │ + addseq r9, r2, r4, lsr #31 │ │ │ │ + addseq r3, r2, r6, ror #11 │ │ │ │ + addseq r9, r2, sl, lsl #31 │ │ │ │ + addseq r3, r2, ip, asr #11 │ │ │ │ + addseq r9, r2, r0, ror pc │ │ │ │ + @ instruction: 0x009235b2 │ │ │ │ + addseq r9, r2, r6, asr pc │ │ │ │ + umullseq r3, r2, r8, r5 │ │ │ │ + addseq r9, r2, ip, lsr pc │ │ │ │ + addseq r3, r2, lr, ror r5 │ │ │ │ + addseq r9, r2, r2, lsr #30 │ │ │ │ + addseq r3, r2, r0, asr r5 │ │ │ │ + @ instruction: 0x00929ef4 │ │ │ │ + addseq r3, r2, r4, lsr r5 │ │ │ │ + @ instruction: 0x00929ed8 │ │ │ │ + addseq r3, r2, r0, lsl r5 │ │ │ │ + @ instruction: 0x00929eb4 │ │ │ │ + @ instruction: 0x009234f6 │ │ │ │ + umullseq r9, r2, sl, lr │ │ │ │ + addseq r3, r2, ip, asr #9 │ │ │ │ + addseq r9, r2, r0, ror lr │ │ │ │ strtmi sl, [r0], -ip, lsr #18 │ │ │ │ @ instruction: 0xf764f1cc │ │ │ │ stmdacs r1, {r1, r2, r9, sl, lr} │ │ │ │ bge 1b302cc │ │ │ │ vst2.8 {d20-d21}, [pc :256], r0 │ │ │ │ ldrbtmi r7, [r8], #-267 @ 0xfffffef5 │ │ │ │ @ instruction: 0xf7eb300c │ │ │ │ @@ -28432,26 +28432,26 @@ │ │ │ │ mvncc pc, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 14, cr15, cr14, cr11, {7} │ │ │ │ ldrtmi r4, [r1], -lr, lsl #16 │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ @ instruction: 0xf7feffa9 │ │ │ │ svclt 0x0000bf1a │ │ │ │ - addseq r3, r2, r6, lsl #7 │ │ │ │ - addseq r9, r2, sl, lsr #26 │ │ │ │ - addseq r3, r2, ip, ror #6 │ │ │ │ - addseq r9, r2, r0, lsl sp │ │ │ │ - addseq r3, r2, r4, asr #6 │ │ │ │ - addseq r9, r2, r8, ror #25 │ │ │ │ - addseq r3, r2, r6, lsr #6 │ │ │ │ - addseq r9, r2, r8, asr #25 │ │ │ │ - addseq r3, r2, sl, lsl #6 │ │ │ │ - addseq r9, r2, lr, lsr #25 │ │ │ │ - addseq r3, r2, r0, ror #5 │ │ │ │ - addseq r9, r2, r4, lsl #25 │ │ │ │ + addseq r3, r2, sl, lsl #7 │ │ │ │ + addseq r9, r2, lr, lsr #26 │ │ │ │ + addseq r3, r2, r0, ror r3 │ │ │ │ + addseq r9, r2, r4, lsl sp │ │ │ │ + addseq r3, r2, r8, asr #6 │ │ │ │ + addseq r9, r2, ip, ror #25 │ │ │ │ + addseq r3, r2, sl, lsr #6 │ │ │ │ + addseq r9, r2, ip, asr #25 │ │ │ │ + addseq r3, r2, lr, lsl #6 │ │ │ │ + @ instruction: 0x00929cb2 │ │ │ │ + addseq r3, r2, r4, ror #5 │ │ │ │ + addseq r9, r2, r8, lsl #25 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ umulllt r4, sp, r9, sl │ │ │ │ @ instruction: 0x46074b99 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -28604,49 +28604,49 @@ │ │ │ │ stmdami r8!, {r0, r1, r3, r4, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ cdp2 7, 5, cr15, cr6, cr11, {7} │ │ │ │ @ instruction: 0xf7e2e715 │ │ │ │ svclt 0x0000ef0c │ │ │ │ addseq sl, pc, r0, ror lr @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r3, r2, r8, asr #4 │ │ │ │ - addseq r0, r4, r2, asr #8 │ │ │ │ - umullseq r3, r2, lr, r2 │ │ │ │ + addseq r3, r2, ip, asr #4 │ │ │ │ + addseq r0, r4, r6, asr #8 │ │ │ │ + addseq r3, r2, r2, lsr #5 │ │ │ │ andeq r0, r0, pc, lsl #5 │ │ │ │ - addseq r3, r2, ip, lsl #4 │ │ │ │ - @ instruction: 0x00929bb0 │ │ │ │ + addseq r3, r2, r0, lsl r2 │ │ │ │ + @ instruction: 0x00929bb4 │ │ │ │ addseq sl, pc, r6, ror #27 │ │ │ │ - @ instruction: 0x009231d6 │ │ │ │ - addseq r9, r2, sl, ror fp │ │ │ │ + @ instruction: 0x009231da │ │ │ │ + addseq r9, r2, lr, ror fp │ │ │ │ @ instruction: 0xffffebfd │ │ │ │ @ instruction: 0xffffeb5f │ │ │ │ - umullseq r3, r2, r8, r1 │ │ │ │ - addseq r9, r2, ip, lsr fp │ │ │ │ - addseq r3, r2, lr, ror r1 │ │ │ │ - addseq r9, r2, r2, lsr #22 │ │ │ │ + umullseq r3, r2, ip, r1 │ │ │ │ + addseq r9, r2, r0, asr #22 │ │ │ │ + addseq r3, r2, r2, lsl #3 │ │ │ │ + addseq r9, r2, r6, lsr #22 │ │ │ │ @ instruction: 0xffffeb39 │ │ │ │ @ instruction: 0xffffec4b │ │ │ │ - addseq r3, r2, r0, asr #2 │ │ │ │ - addseq r9, r2, r4, ror #21 │ │ │ │ - addseq r3, r2, r6, lsr #2 │ │ │ │ - addseq r9, r2, sl, asr #21 │ │ │ │ - addseq r1, r2, r0, lsr #13 │ │ │ │ - @ instruction: 0x009231b2 │ │ │ │ - ldrsbeq r3, [r2], ip │ │ │ │ - addseq r9, r2, r0, lsl #21 │ │ │ │ - addseq r3, r2, lr, lsl #3 │ │ │ │ - addseq r3, r2, lr, lsl #4 │ │ │ │ - umullseq r3, r2, r6, r0 │ │ │ │ - addseq r9, r2, sl, lsr sl │ │ │ │ - addseq r3, r2, r8, ror r0 │ │ │ │ - addseq r9, r2, sl, lsl sl │ │ │ │ - @ instruction: 0x009231d4 │ │ │ │ - addseq r3, r2, r2, asr #4 │ │ │ │ - addseq r3, r2, sl, lsr r0 │ │ │ │ - @ instruction: 0x009299de │ │ │ │ + addseq r3, r2, r4, asr #2 │ │ │ │ + addseq r9, r2, r8, ror #21 │ │ │ │ + addseq r3, r2, sl, lsr #2 │ │ │ │ + addseq r9, r2, lr, asr #21 │ │ │ │ + addseq r1, r2, r4, lsr #13 │ │ │ │ + @ instruction: 0x009231b6 │ │ │ │ + addseq r3, r2, r0, ror #1 │ │ │ │ + addseq r9, r2, r4, lsl #21 │ │ │ │ + umullseq r3, r2, r2, r1 │ │ │ │ + addseq r3, r2, r2, lsl r2 │ │ │ │ + umullseq r3, r2, sl, r0 │ │ │ │ + addseq r9, r2, lr, lsr sl │ │ │ │ + addseq r3, r2, ip, ror r0 │ │ │ │ + addseq r9, r2, lr, lsl sl │ │ │ │ + @ instruction: 0x009231d8 │ │ │ │ + addseq r3, r2, r6, asr #4 │ │ │ │ + addseq r3, r2, lr, lsr r0 │ │ │ │ + addseq r9, r2, r2, ror #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb8a7d8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 3, pc, cr0, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -28656,16 +28656,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r0, #-940]! @ 0xfffffc54 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ blls b2db8 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq r2, r2, r4, ror #30 │ │ │ │ - addseq r9, r2, r8, lsl #18 │ │ │ │ + addseq r2, r2, r8, ror #30 │ │ │ │ + addseq r9, r2, ip, lsl #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ @ instruction: 0xb0934ad4 │ │ │ │ pkhtbmi r4, sl, r4, asr #23 │ │ │ │ @ instruction: 0x4604447a │ │ │ │ @@ -28878,38 +28878,38 @@ │ │ │ │ ldmdami sp, {r0, r1, r2, r4, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ smlaldx pc, r6, r1, ip @ │ │ │ │ addseq sl, pc, r8, lsl fp @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009faada │ │ │ │ - ldrsbeq r3, [r2], ip │ │ │ │ - addseq r3, r2, lr, lsl #1 │ │ │ │ - @ instruction: 0x00922ff6 │ │ │ │ - addseq r2, r2, r6, ror pc │ │ │ │ - addseq r9, r2, r4, lsl #14 │ │ │ │ - addseq r2, r2, r8, asr pc │ │ │ │ - addseq r9, r2, r8, ror #13 │ │ │ │ - addseq r2, r2, r0, asr #30 │ │ │ │ - @ instruction: 0x009296d0 │ │ │ │ - addseq r2, r2, ip, asr #29 │ │ │ │ - addseq r9, r2, ip, asr r6 │ │ │ │ - @ instruction: 0x00922eba │ │ │ │ - addseq r2, r2, sl, lsl #29 │ │ │ │ - addseq r9, r2, sl, lsl r6 │ │ │ │ - addseq r2, r2, r2, ror lr │ │ │ │ - addseq r9, r2, r2, lsl #12 │ │ │ │ - addseq r2, r2, sl, asr lr │ │ │ │ - addseq r9, r2, r8, ror #11 │ │ │ │ - addseq r2, r2, ip, lsr lr │ │ │ │ - addseq r9, r2, ip, asr #11 │ │ │ │ - addseq r2, r2, r4, lsr #28 │ │ │ │ - @ instruction: 0x009295b2 │ │ │ │ - addseq r2, r2, r6, lsl #28 │ │ │ │ - umullseq r9, r2, r4, r5 │ │ │ │ + addseq r3, r2, r0, ror #1 │ │ │ │ + umullseq r3, r2, r2, r0 │ │ │ │ + @ instruction: 0x00922ffa │ │ │ │ + addseq r2, r2, sl, ror pc │ │ │ │ + addseq r9, r2, r8, lsl #14 │ │ │ │ + addseq r2, r2, ip, asr pc │ │ │ │ + addseq r9, r2, ip, ror #13 │ │ │ │ + addseq r2, r2, r4, asr #30 │ │ │ │ + @ instruction: 0x009296d4 │ │ │ │ + @ instruction: 0x00922ed0 │ │ │ │ + addseq r9, r2, r0, ror #12 │ │ │ │ + @ instruction: 0x00922ebe │ │ │ │ + addseq r2, r2, lr, lsl #29 │ │ │ │ + addseq r9, r2, lr, lsl r6 │ │ │ │ + addseq r2, r2, r6, ror lr │ │ │ │ + addseq r9, r2, r6, lsl #12 │ │ │ │ + addseq r2, r2, lr, asr lr │ │ │ │ + addseq r9, r2, ip, ror #11 │ │ │ │ + addseq r2, r2, r0, asr #28 │ │ │ │ + @ instruction: 0x009295d0 │ │ │ │ + addseq r2, r2, r8, lsr #28 │ │ │ │ + @ instruction: 0x009295b6 │ │ │ │ + addseq r2, r2, sl, lsl #28 │ │ │ │ + umullseq r9, r2, r8, r5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8abf4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [sl], -r8, ror #31 │ │ │ │ ldrmi fp, [sp], -r3, lsl #1 │ │ │ │ strmi r2, [r4], -r1, lsl #6 │ │ │ │ @ instruction: 0xf1fb6013 │ │ │ │ @@ -28928,16 +28928,16 @@ │ │ │ │ stmdami r6, {r0, r1, r2, r5, r7, r8, ip, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 3f19f2 >::resize(unsigned int)@@Base+0x10ce0e> │ │ │ │ stmdbls r1, {r2, fp, lr} │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ blls b2974 │ │ │ │ svclt 0x0000e7dd │ │ │ │ - addseq r2, r2, r4, lsr sp │ │ │ │ - addseq r9, r2, r4, asr #9 │ │ │ │ + addseq r2, r2, r8, lsr sp │ │ │ │ + addseq r9, r2, r8, asr #9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8ac64 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [sl], -r8, ror #31 │ │ │ │ ldrmi fp, [sp], -r3, lsl #1 │ │ │ │ strmi r2, [r4], -r1, lsl #6 │ │ │ │ @ instruction: 0xf1fb6013 │ │ │ │ @@ -28956,16 +28956,16 @@ │ │ │ │ stmdami r6, {r0, r1, r3, r4, r5, r8, ip} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff5f1a60 │ │ │ │ stmdbls r1, {r2, fp, lr} │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ blls b2904 │ │ │ │ svclt 0x0000e7dd │ │ │ │ - addseq r2, r2, r4, asr #25 │ │ │ │ - addseq r9, r2, r4, asr r4 │ │ │ │ + addseq r2, r2, r8, asr #25 │ │ │ │ + addseq r9, r2, r8, asr r4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8acd4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi r4!, {r3, r5, r7, r8, r9, sl, fp}^ │ │ │ │ bmi 1945350 │ │ │ │ ldrbtmi fp, [r9], #-145 @ 0xffffff6f │ │ │ │ movwcs r4, #5663 @ 0x161f │ │ │ │ @@ -29065,26 +29065,26 @@ │ │ │ │ blx 71c0c │ │ │ │ @ instruction: 0x46214810 │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ @ instruction: 0xe748fabb │ │ │ │ addseq sl, pc, sl, ror #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, pc, sl, asr #12 │ │ │ │ - addseq r2, r2, lr, ror ip │ │ │ │ - addseq r2, r2, ip, lsr #24 │ │ │ │ - @ instruction: 0x009293bc │ │ │ │ - addseq r2, r2, r6, ror ip │ │ │ │ - addseq r2, r2, r0, ror #23 │ │ │ │ - addseq r9, r2, r0, ror r3 │ │ │ │ - addseq r2, r2, r4, asr #23 │ │ │ │ - addseq r9, r2, r4, asr r3 │ │ │ │ - addseq r2, r2, r8, lsr fp │ │ │ │ - addseq r9, r2, r8, asr #5 │ │ │ │ - addseq r2, r2, r8, lsl fp │ │ │ │ - addseq r9, r2, r8, lsr #5 │ │ │ │ + addseq r2, r2, r2, lsl #25 │ │ │ │ + addseq r2, r2, r0, lsr ip │ │ │ │ + addseq r9, r2, r0, asr #7 │ │ │ │ + addseq r2, r2, sl, ror ip │ │ │ │ + addseq r2, r2, r4, ror #23 │ │ │ │ + addseq r9, r2, r4, ror r3 │ │ │ │ + addseq r2, r2, r8, asr #23 │ │ │ │ + addseq r9, r2, r8, asr r3 │ │ │ │ + addseq r2, r2, ip, lsr fp │ │ │ │ + addseq r9, r2, ip, asr #5 │ │ │ │ + addseq r2, r2, ip, lsl fp │ │ │ │ + addseq r9, r2, ip, lsr #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8aeb0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ teqpgt ip, pc @ @ p-variant is OBSOLETE │ │ │ │ ldrbtcc pc, [pc], #79 @ 33cc0 @ │ │ │ │ ldrbtmi r2, [ip], #256 @ 0x100 │ │ │ │ @@ -29162,34 +29162,34 @@ │ │ │ │ @ instruction: 0xf7eb300c │ │ │ │ ldmdami r8, {r0, r2, r3, r4, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf9f8f7eb │ │ │ │ @ instruction: 0xf7e2e78f │ │ │ │ svclt 0x0000eaae │ │ │ │ addseq sl, pc, sl, lsl #9 │ │ │ │ - addseq r2, r2, ip, lsl fp │ │ │ │ + addseq r2, r2, r0, lsr #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r2, r2, lsr fp │ │ │ │ - addseq r2, r2, r0, ror sl │ │ │ │ - addseq r9, r2, r0, lsl #4 │ │ │ │ - addseq r2, r2, sl, asr sl │ │ │ │ - addseq r9, r2, sl, ror #3 │ │ │ │ + addseq r2, r2, r6, lsr fp │ │ │ │ + addseq r2, r2, r4, ror sl │ │ │ │ + addseq r9, r2, r4, lsl #4 │ │ │ │ + addseq r2, r2, lr, asr sl │ │ │ │ + addseq r9, r2, lr, ror #3 │ │ │ │ addseq sl, pc, r0, lsr #8 │ │ │ │ @ instruction: 0xffffff5d │ │ │ │ - addseq r2, r2, r6, lsl sl │ │ │ │ - addseq r9, r2, r6, lsr #3 │ │ │ │ + addseq r2, r2, sl, lsl sl │ │ │ │ + addseq r9, r2, sl, lsr #3 │ │ │ │ @ instruction: 0xfffffd55 │ │ │ │ @ instruction: 0xfffffcd3 │ │ │ │ - @ instruction: 0x009229d8 │ │ │ │ - addseq r9, r2, r8, ror #2 │ │ │ │ - @ instruction: 0x009229be │ │ │ │ - addseq r9, r2, lr, asr #2 │ │ │ │ + @ instruction: 0x009229dc │ │ │ │ + addseq r9, r2, ip, ror #2 │ │ │ │ + addseq r2, r2, r2, asr #19 │ │ │ │ + addseq r9, r2, r2, asr r1 │ │ │ │ @ instruction: 0xfffffc1d │ │ │ │ - umullseq r2, r2, r2, r9 @ │ │ │ │ - addseq r9, r2, r2, lsr #2 │ │ │ │ + umullseq r2, r2, r6, r9 @ │ │ │ │ + addseq r9, r2, r6, lsr #2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8b054 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldrdgt pc, [r4, -pc]! @ │ │ │ │ ldrbtcc pc, [pc], #79 @ 33e64 @ │ │ │ │ ldrbtmi r2, [ip], #256 @ 0x100 │ │ │ │ @@ -29261,32 +29261,32 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf876f7eb │ │ │ │ @ instruction: 0x46214815 │ │ │ │ @ instruction: 0xf7eb4478 │ │ │ │ @ instruction: 0xe79af931 │ │ │ │ stmib r6!, {r1, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq sl, pc, r6, ror #5 │ │ │ │ - addseq r2, r2, r8, ror r9 │ │ │ │ + addseq r2, r2, ip, ror r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r2, lr, lsl #19 │ │ │ │ - addseq r2, r2, ip, asr #17 │ │ │ │ - addseq r9, r2, ip, asr r0 │ │ │ │ + umullseq r2, r2, r2, r9 @ │ │ │ │ + @ instruction: 0x009228d0 │ │ │ │ + addseq r9, r2, r0, rrx │ │ │ │ umullseq sl, pc, r2, r2 @ │ │ │ │ @ instruction: 0xfffffdcf │ │ │ │ - addseq r2, r2, r8, lsl #17 │ │ │ │ - addseq r9, r2, r8, lsl r0 │ │ │ │ + addseq r2, r2, ip, lsl #17 │ │ │ │ + addseq r9, r2, ip, lsl r0 │ │ │ │ @ instruction: 0xfffffbc7 │ │ │ │ @ instruction: 0xfffffb45 │ │ │ │ - addseq r2, r2, sl, asr #16 │ │ │ │ - @ instruction: 0x00928fda │ │ │ │ - addseq r2, r2, r0, lsr r8 │ │ │ │ - addseq r8, r2, r0, asr #31 │ │ │ │ + addseq r2, r2, lr, asr #16 │ │ │ │ + @ instruction: 0x00928fde │ │ │ │ + addseq r2, r2, r4, lsr r8 │ │ │ │ + addseq r8, r2, r4, asr #31 │ │ │ │ @ instruction: 0xfffffa8f │ │ │ │ - addseq r2, r2, r4, lsl #16 │ │ │ │ - umullseq r8, r2, r4, pc @ │ │ │ │ + addseq r2, r2, r8, lsl #16 │ │ │ │ + umullseq r8, r2, r8, pc @ │ │ │ │ andeq r0, r0, r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 46f494 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ strmi fp, [r4], -fp, lsl #1 │ │ │ │ @@ -29539,15 +29539,15 @@ │ │ │ │ ldrmi r2, [r8], r0, lsl #12 │ │ │ │ svclt 0x0000e03a │ │ │ │ ... │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - blvc 9efa2c │ │ │ │ + blvc 9efa2c │ │ │ │ bleq a6fa30 │ │ │ │ bleq 106fccc │ │ │ │ cdp 8, 11, cr6, cr0, cr3, {3} │ │ │ │ @ instruction: 0xf5034b48 │ │ │ │ mrc 3, 5, r6, cr0, cr0, {5} │ │ │ │ vldr d0, [r3, #-768] @ 0xfffffd00 │ │ │ │ vmov.f64 d7, #66 @ 0x3e100000 0.1406250 │ │ │ │ @@ -29585,15 +29585,15 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [ip, #936]! @ 0x3a8 │ │ │ │ ldrbeq pc, [ip, #-2271] @ 0xfffff721 @ │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ cdp2 7, 10, cr15, cr6, cr10, {7} │ │ │ │ movweq pc, #32879 @ 0x806f @ │ │ │ │ stmdavs r3!, {r3, r5, r7, r9, sl, sp, lr, pc}^ │ │ │ │ - blvs 9efaf4 │ │ │ │ + blvs 9efaf4 │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ blvs 11eff6c │ │ │ │ blvc 6faf4 │ │ │ │ blvs ff22ff80 │ │ │ │ blx 470078 │ │ │ │ smlalbthi pc, r5, r0, r2 @ │ │ │ │ blvc ff32ff8c │ │ │ │ @@ -29760,15 +29760,15 @@ │ │ │ │ ldclge 6, cr15, [r5, #-1020] @ 0xfffffc04 │ │ │ │ cdp 5, 11, cr14, cr0, cr9, {2} │ │ │ │ strtmi r0, [r9], -r8, asr #22 │ │ │ │ vmax.s16 d4, d2, d16 │ │ │ │ stmdavs r3!, {r0, r1, r5, r7, r8, ip, sp, lr, pc}^ │ │ │ │ blvs a6fda8 │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ - blcc 9efdb0 │ │ │ │ + blcc 9efdb0 │ │ │ │ blvc 6fda8 │ │ │ │ blcc 1130024 │ │ │ │ blvs ff230238 │ │ │ │ blx 470330 │ │ │ │ mrcge 6, 5, APSR_nzcv, cr4, cr15, {7} │ │ │ │ bllt ff230244 │ │ │ │ blx 47033c │ │ │ │ @@ -29781,15 +29781,15 @@ │ │ │ │ blvs 1affc8 │ │ │ │ cdp 4, 11, cr14, cr0, cr15, {5} │ │ │ │ strtmi r0, [r9], -r8, asr #22 │ │ │ │ vmax.s16 d4, d2, d16 │ │ │ │ stmdavs r3!, {r0, r3, r4, r5, r6, r8, ip, sp, lr, pc}^ │ │ │ │ blpl a6fdfc │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ - blvs 9efe04 │ │ │ │ + blvs 9efe04 │ │ │ │ blvc 6fdfc │ │ │ │ blvs 11f0078 │ │ │ │ blpl ff23028c │ │ │ │ blx 470384 │ │ │ │ mcrge 6, 7, pc, cr7, cr15, {7} @ │ │ │ │ bllt ff230298 │ │ │ │ blx 470390 │ │ │ │ @@ -29922,20 +29922,20 @@ │ │ │ │ blcc 11f0488 │ │ │ │ mrc 7, 5, lr, cr4, cr12, {4} │ │ │ │ vsqrt.f64 d18, d5 │ │ │ │ svclt 0x00a8fa10 │ │ │ │ blpl 10f0498 │ │ │ │ svclt 0x0000e77c │ │ │ │ ... │ │ │ │ - addseq r2, r2, r4, lsr #7 │ │ │ │ - @ instruction: 0x009223b2 │ │ │ │ - addseq r2, r2, sl, ror #2 │ │ │ │ - addseq r8, r2, r6, asr #16 │ │ │ │ - addseq r2, r2, r0, asr r1 │ │ │ │ - addseq r8, r2, ip, lsr #16 │ │ │ │ + addseq r2, r2, r8, lsr #7 │ │ │ │ + @ instruction: 0x009223b6 │ │ │ │ + addseq r2, r2, lr, ror #2 │ │ │ │ + addseq r8, r2, sl, asr #16 │ │ │ │ + addseq r2, r2, r4, asr r1 │ │ │ │ + addseq r8, r2, r0, lsr r8 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1efebc >::_M_default_append(unsigned int)@@Base+0x346cc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0x46994a5c │ │ │ │ addlt r4, r9, ip, asr fp │ │ │ │ @@ -30028,18 +30028,18 @@ │ │ │ │ @ instruction: 0xf06fe7d4 │ │ │ │ strb r0, [r0, r3, lsl #16] │ │ │ │ bl ffaf2b00 │ │ │ │ ... │ │ │ │ addseq r9, pc, r4, lsr r7 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r9, pc, ip, lsr #12 │ │ │ │ - addseq r1, r2, r2, ror #25 │ │ │ │ - @ instruction: 0x009283be │ │ │ │ - addseq r1, r2, r6, asr #25 │ │ │ │ - addseq r8, r2, r2, lsr #7 │ │ │ │ + addseq r1, r2, r6, ror #25 │ │ │ │ + addseq r8, r2, r2, asr #7 │ │ │ │ + addseq r1, r2, sl, asr #25 │ │ │ │ + addseq r8, r2, r6, lsr #7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb8bda8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff8 │ │ │ │ @ instruction: 0xf07d4608 │ │ │ │ @ instruction: 0x4603f33f │ │ │ │ strtmi r2, [r0], -pc, lsr #4 │ │ │ │ @@ -30073,15 +30073,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7e1bd30 │ │ │ │ svclt 0x0000eb8c │ │ │ │ addseq r9, pc, lr, ror #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r2, r6, asr ip │ │ │ │ + addseq r1, r2, sl, asr ip │ │ │ │ addseq r9, pc, ip, lsr #10 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2f010c >::resize(unsigned int)@@Base+0xb528> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ bmi fe5c64b4 │ │ │ │ @@ -30091,15 +30091,15 @@ │ │ │ │ subslt pc, r0, #14614528 @ 0xdf0000 │ │ │ │ ldrbtne pc, [r7], r0, asr #4 @ │ │ │ │ @ instruction: 0xf8dd58d3 │ │ │ │ ldrbtmi r8, [fp], #144 @ 0x90 │ │ │ │ movwls r6, #63515 @ 0xf81b │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ @ instruction: 0x5325e9dd │ │ │ │ - blls a198a4 │ │ │ │ + blls a198a4 │ │ │ │ @ instruction: 0xf07d9306 │ │ │ │ strmi pc, [r2], pc, asr #5 │ │ │ │ @ instruction: 0xf1de4638 │ │ │ │ strtmi pc, [r1], -pc, lsr #14 │ │ │ │ movwcs r4, #19593 @ 0x4c89 │ │ │ │ strls r4, [r1], -sl, lsr #12 │ │ │ │ strls r4, [r0], #-1148 @ 0xfffffb84 │ │ │ │ @@ -30233,26 +30233,26 @@ │ │ │ │ @ instruction: 0xf7ea4478 │ │ │ │ bfi pc, r9, (invalid: 19:3) @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r9, pc, r4, ror #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r9, pc, lr, asr #9 │ │ │ │ - @ instruction: 0x00921bb8 │ │ │ │ + @ instruction: 0x00921bbc │ │ │ │ andeq r1, r0, r4, asr #24 │ │ │ │ - addseq r1, r2, r2, lsr sl │ │ │ │ - addseq r8, r2, lr, lsl #2 │ │ │ │ - addseq r1, r2, r8, asr #20 │ │ │ │ + addseq r1, r2, r6, lsr sl │ │ │ │ + addseq r8, r2, r2, lsl r1 │ │ │ │ + addseq r1, r2, ip, asr #20 │ │ │ │ addseq r9, pc, r0, lsl r3 @ │ │ │ │ - addseq r1, r2, r8, asr #19 │ │ │ │ - addseq r8, r2, r2, lsr #1 │ │ │ │ - addseq r1, r2, sl, lsr #19 │ │ │ │ - addseq r8, r2, r4, lsl #1 │ │ │ │ - addseq r1, r2, r6, lsl #19 │ │ │ │ - @ instruction: 0x009219d4 │ │ │ │ + addseq r1, r2, ip, asr #19 │ │ │ │ + addseq r8, r2, r6, lsr #1 │ │ │ │ + addseq r1, r2, lr, lsr #19 │ │ │ │ + addseq r8, r2, r8, lsl #1 │ │ │ │ + addseq r1, r2, sl, lsl #19 │ │ │ │ + @ instruction: 0x009219d8 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0x461f4a7a │ │ │ │ addslt r4, r2, sl, ror fp │ │ │ │ @ instruction: 0x4605447a │ │ │ │ @@ -30373,26 +30373,26 @@ │ │ │ │ @ instruction: 0xf7e1e77c │ │ │ │ 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r7, r2, r8, asr #28 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8c334 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ addlt r2, r8, r8, lsl #9 │ │ │ │ strcc pc, [r4], #2271 @ 0x8df │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ @@ -30680,76 +30680,76 @@ │ │ │ │ svccc 0x0050624d │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ addseq r9, pc, r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r2, r0, lsl #14 │ │ │ │ - addseq r1, r2, r8, ror sp │ │ │ │ - addseq r1, r2, r2, lsl #26 │ │ │ │ - addseq r1, r2, r0, ror r6 │ │ │ │ - addseq r7, r2, sl, asr #26 │ │ │ │ + addseq r1, r2, r4, lsl #14 │ │ │ │ + addseq r1, r2, ip, ror sp │ │ │ │ + addseq r1, r2, r6, lsl #26 │ │ │ │ + addseq r1, r2, r4, ror r6 │ │ │ │ + addseq r7, r2, lr, asr #26 │ │ │ │ addseq r8, pc, lr, ror pc @ │ │ │ │ - addseq r1, r2, r8, lsr r6 │ │ │ │ - addseq r7, r2, r4, lsl sp │ │ │ │ + addseq r1, r2, ip, lsr r6 │ │ │ │ + addseq r7, r2, r8, lsl sp │ │ │ │ @ instruction: 0x000004bb │ │ │ │ @ instruction: 0xfffff9ad │ │ │ │ - @ instruction: 0x009215fa │ │ │ │ - @ instruction: 0x00927cd6 │ │ │ │ - addseq r1, r2, r0, ror #11 │ │ │ │ - @ instruction: 0x00927cbc │ │ │ │ + @ instruction: 0x009215fe │ │ │ │ + @ instruction: 0x00927cda │ │ │ │ + addseq r1, r2, r4, ror #11 │ │ │ │ + addseq r7, r2, r0, asr #25 │ │ │ │ @ instruction: 0xfffff93f │ │ │ │ @ instruction: 0xfffff789 │ │ │ │ - addseq r1, r2, r2, lsr #11 │ │ │ │ - addseq r7, r2, lr, ror ip │ │ │ │ - addseq r1, r2, r8, lsl #11 │ │ │ │ - addseq r7, r2, r4, ror #24 │ │ │ │ + addseq r1, r2, r6, lsr #11 │ │ │ │ + addseq r7, r2, r2, lsl #25 │ │ │ │ + addseq r1, r2, ip, lsl #11 │ │ │ │ + addseq r7, r2, r8, ror #24 │ │ │ │ @ instruction: 0xfffffc3f │ │ │ │ - addseq r1, r2, ip, asr r5 │ │ │ │ - addseq r7, r2, r8, lsr ip │ │ │ │ - addseq r1, r2, r4, ror #13 │ │ │ │ - addseq r1, r2, r0, asr #13 │ │ │ │ - addseq r1, r2, lr, ror #11 │ │ │ │ - addseq r1, r2, sl, lsl r5 │ │ │ │ - @ instruction: 0x00927bf6 │ │ │ │ - @ instruction: 0x009214fc │ │ │ │ - @ instruction: 0x00927bd6 │ │ │ │ - addseq r1, r2, r4, lsl #13 │ │ │ │ - @ instruction: 0x009216da │ │ │ │ - addseq r1, r2, lr, lsr #9 │ │ │ │ - addseq r7, r2, sl, lsl #23 │ │ │ │ - addseq r1, r2, r2, asr #13 │ │ │ │ - addseq r1, r2, r8, lsl r7 │ │ │ │ - addseq r1, r2, r0, ror #8 │ │ │ │ - addseq r7, r2, ip, lsr fp │ │ │ │ - addseq r1, r2, r2, lsl #14 │ │ │ │ - addseq r1, r2, r4, asr r7 │ │ │ │ - addseq r1, r2, r4, lsl r4 │ │ │ │ - @ instruction: 0x00927af0 │ │ │ │ - addseq r1, r2, r2, ror #14 │ │ │ │ - addseq r1, r2, ip, lsr #14 │ │ │ │ - addseq r1, r2, lr, asr #7 │ │ │ │ - addseq r7, r2, sl, lsr #21 │ │ │ │ - addseq r1, r2, r8, ror r7 │ │ │ │ - addseq r1, r2, r4, lsr r7 │ │ │ │ - addseq r1, r2, r2, lsl #7 │ │ │ │ - addseq r7, r2, lr, asr sl │ │ │ │ - addseq r1, r2, r6, asr r7 │ │ │ │ - addseq r1, r2, sl, lsr #15 │ │ │ │ - addseq r1, r2, ip, lsr r3 │ │ │ │ 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r8, asr r7 │ │ │ │ + addseq r1, r2, r8, lsl r4 │ │ │ │ + @ instruction: 0x00927af4 │ │ │ │ + addseq r1, r2, r6, ror #14 │ │ │ │ + addseq r1, r2, r0, lsr r7 │ │ │ │ + @ instruction: 0x009213d2 │ │ │ │ + addseq r7, r2, lr, lsr #21 │ │ │ │ + addseq r1, r2, ip, ror r7 │ │ │ │ + addseq r1, r2, r8, lsr r7 │ │ │ │ + addseq r1, r2, r6, lsl #7 │ │ │ │ + addseq r7, r2, r2, ror #20 │ │ │ │ + addseq r1, r2, sl, asr r7 │ │ │ │ + addseq r1, r2, lr, lsr #15 │ │ │ │ + addseq r1, r2, r0, asr #6 │ │ │ │ + addseq r7, r2, ip, lsl sl │ │ │ │ + addseq r1, r2, ip, lsl #15 │ │ │ │ + @ instruction: 0x009217f4 │ │ │ │ + @ instruction: 0x009212fa │ │ │ │ + @ instruction: 0x009279d6 │ │ │ │ + @ instruction: 0x009217d4 │ │ │ │ + addseq r1, r2, r4, lsr #16 │ │ │ │ + @ instruction: 0x009212b2 │ │ │ │ + addseq r7, r2, lr, lsl #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb8c8cc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ stc2 7, cr15, [sl, #-1020]! @ 0xfffffc04 │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -30759,16 +30759,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r6], #932 @ 0x3a4 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7e94478 │ │ │ │ blls b4cc4 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq r1, r2, r8, lsr r1 │ │ │ │ - addseq r7, r2, r4, lsl r8 │ │ │ │ + addseq r1, r2, ip, lsr r1 │ │ │ │ + addseq r7, r2, r8, lsl r8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8c918 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r0 @ │ │ │ │ ldmdbmi lr, {r0, r1, r2, r3, r9, sl, lr} │ │ │ │ @ instruction: 0x461c4615 │ │ │ │ ldrbtmi r4, [r9], #-1542 @ 0xfffff9fa │ │ │ │ @@ -30796,17 +30796,17 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ stc2 7, cr15, [ip, #-932]! @ 0xfffffc5c │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #28]! │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - addseq r1, r2, lr, asr r7 │ │ │ │ - addseq r1, r2, lr, lsr #1 │ │ │ │ - addseq r7, r2, sl, lsl #15 │ │ │ │ + addseq r1, r2, r2, ror #14 │ │ │ │ + ldrheq r1, [r2], r2 │ │ │ │ + addseq r7, r2, lr, lsl #15 │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8c9b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi af96fc │ │ │ │ blmi b0703c │ │ │ │ ldrbtmi fp, [sl], #-135 @ 0xffffff79 │ │ │ │ @@ -30849,19 +30849,19 @@ │ │ │ │ stc2 7, cr15, [r4], {233} @ 0xe9 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7e94478 │ │ │ │ @ instruction: 0xe7cefcbf │ │ │ │ ldcl 7, cr15, [r4, #-896]! @ 0xfffffc80 │ │ │ │ addseq r8, pc, sl, lsl #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r2, r4, lsr #11 │ │ │ │ - addseq r7, r2, r0, lsl r7 │ │ │ │ + addseq r1, r2, r8, lsr #11 │ │ │ │ + addseq r7, r2, r4, lsl r7 │ │ │ │ addseq r8, pc, r6, asr #18 │ │ │ │ - addseq r1, r2, r4, asr #10 │ │ │ │ - @ instruction: 0x009276b0 │ │ │ │ + addseq r1, r2, r8, asr #10 │ │ │ │ + @ instruction: 0x009276b4 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrmi r4, [r8], sp, lsr #20 │ │ │ │ addlt r4, r8, sp, lsr #22 │ │ │ │ strcs r4, [r0, #-1146] @ 0xfffffb86 │ │ │ │ @@ -30906,19 +30906,19 @@ │ │ │ │ blx fe4f38e2 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7e94478 │ │ │ │ strb pc, [sp, sp, asr #24] @ │ │ │ │ stc 7, cr15, [r2, #-896] @ 0xfffffc80 │ │ │ │ @ instruction: 0x009f88b0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r2, r2, asr #9 │ │ │ │ - addseq r7, r2, lr, lsr #12 │ │ │ │ + addseq r1, r2, r6, asr #9 │ │ │ │ + addseq r7, r2, r2, lsr r6 │ │ │ │ addseq r8, pc, r4, ror #16 │ │ │ │ - addseq r1, r2, r0, ror #8 │ │ │ │ - addseq r7, r2, ip, asr #11 │ │ │ │ + addseq r1, r2, r4, ror #8 │ │ │ │ + @ instruction: 0x009275d0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb8cb70 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff8 │ │ │ │ @ instruction: 0xf07c4608 │ │ │ │ @ instruction: 0x4601f45b │ │ │ │ @ instruction: 0xf1ea4620 │ │ │ │ @@ -30940,16 +30940,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7e9300c │ │ │ │ stmdami r5, {r0, r1, r3, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 7, cr15, [r6], {233} @ 0xe9 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - @ instruction: 0x009213d2 │ │ │ │ - addseq r7, r2, lr, lsr r5 │ │ │ │ + @ instruction: 0x009213d6 │ │ │ │ + addseq r7, r2, r2, asr #10 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8cbec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 5f9974 │ │ │ │ blmi 621c0c │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -30971,15 +30971,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7e0bd30 │ │ │ │ svclt 0x0000ec82 │ │ │ │ addseq r8, pc, r2, asr r7 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umullseq r1, r2, r4, r3 │ │ │ │ + umullseq r1, r2, r8, r3 │ │ │ │ addseq r8, pc, r8, lsl r7 @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldrmi r4, [r9], r0, ror #20 │ │ │ │ addslt r4, r0, r0, ror #22 │ │ │ │ @@ -31075,21 +31075,21 @@ │ │ │ │ ldrb r3, [r1, -r0]! │ │ │ │ bleq f1260 │ │ │ │ @ instruction: 0xf7e0e7ce │ │ │ │ svclt 0x0000ebb4 │ │ │ │ ... │ │ │ │ @ instruction: 0x009f86d4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r2, r2, ror #5 │ │ │ │ - addseq r7, r2, lr, asr #8 │ │ │ │ + addseq r1, r2, r6, ror #5 │ │ │ │ + addseq r7, r2, r2, asr r4 │ │ │ │ addseq r8, pc, r4, lsl #13 │ │ │ │ - addseq r1, r2, r8, lsr r2 │ │ │ │ - addseq r1, r2, r4, ror #4 │ │ │ │ - @ instruction: 0x009211dc │ │ │ │ - addseq r7, r2, r8, asr #6 │ │ │ │ + addseq r1, r2, ip, lsr r2 │ │ │ │ + addseq r1, r2, r8, ror #4 │ │ │ │ + addseq r1, r2, r0, ror #3 │ │ │ │ + addseq r7, r2, ip, asr #6 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8ce20 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi fe2f9b68 │ │ │ │ blmi fe321e4c │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -31227,47 +31227,47 @@ │ │ │ │ stmdami r6!, {r0, r1, r2, r3, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf9caf7e9 │ │ │ │ @ instruction: 0xf7e0e72d │ │ │ │ svclt 0x0000ea80 │ │ │ │ addseq r8, pc, lr, lsl r5 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r2, sl, ror #2 │ │ │ │ - @ instruction: 0x009211bc │ │ │ │ - @ instruction: 0x009211d6 │ │ │ │ + addseq r1, r2, lr, ror #2 │ │ │ │ + addseq r1, r2, r0, asr #3 │ │ │ │ + @ instruction: 0x009211da │ │ │ │ andeq r0, r0, r7, asr r2 │ │ │ │ - ldrsheq r1, [r2], ip │ │ │ │ - addseq r7, r2, r8, ror #4 │ │ │ │ + addseq r1, r2, r0, lsl #2 │ │ │ │ + addseq r7, r2, ip, ror #4 │ │ │ │ umullseq r8, pc, lr, r4 @ │ │ │ │ - addseq r1, r2, r8, asr #1 │ │ │ │ - addseq r7, r2, r4, lsr r2 │ │ │ │ + addseq r1, r2, ip, asr #1 │ │ │ │ + addseq r7, r2, r8, lsr r2 │ │ │ │ @ instruction: 0xfffffcfb │ │ │ │ @ instruction: 0xfffffc91 │ │ │ │ - addseq r1, r2, sl, lsl #1 │ │ │ │ - @ instruction: 0x009271f6 │ │ │ │ - addseq r1, r2, r0, ror r0 │ │ │ │ - @ instruction: 0x009271dc │ │ │ │ + addseq r1, r2, lr, lsl #1 │ │ │ │ + @ instruction: 0x009271fa │ │ │ │ + addseq r1, r2, r4, ror r0 │ │ │ │ + addseq r7, r2, r0, ror #3 │ │ │ │ @ instruction: 0xfffffc27 │ │ │ │ @ instruction: 0xfffffb31 │ │ │ │ - addseq r1, r2, r2, lsr r0 │ │ │ │ - umullseq r7, r2, lr, r1 │ │ │ │ - addseq r1, r2, r8, lsl r0 │ │ │ │ - addseq r7, r2, r4, lsl #3 │ │ │ │ + addseq r1, r2, r6, lsr r0 │ │ │ │ + addseq r7, r2, r2, lsr #3 │ │ │ │ + addseq r1, r2, ip, lsl r0 │ │ │ │ + addseq r7, r2, r8, lsl #3 │ │ │ │ @ instruction: 0xfffffcc7 │ │ │ │ - addseq r0, r2, ip, ror #31 │ │ │ │ - addseq r7, r2, r8, asr r1 │ │ │ │ + @ instruction: 0x00920ff0 │ │ │ │ + addseq r7, r2, ip, asr r1 │ │ │ │ @ instruction: 0xfffff9e7 │ │ │ │ - addseq r0, r2, r0, asr #31 │ │ │ │ - addseq r7, r2, ip, lsr #2 │ │ │ │ - addseq r0, r2, r2, lsr #31 │ │ │ │ - addseq r7, r2, ip, lsl #2 │ │ │ │ - addseq r1, r2, lr, lsl r0 │ │ │ │ - addseq r1, r2, r6, lsr r0 │ │ │ │ - addseq r0, r2, sl, asr pc │ │ │ │ - addseq r7, r2, r6, asr #1 │ │ │ │ + addseq r0, r2, r4, asr #31 │ │ │ │ + addseq r7, r2, r0, lsr r1 │ │ │ │ + addseq r0, r2, r6, lsr #31 │ │ │ │ + addseq r7, r2, r0, lsl r1 │ │ │ │ + addseq r1, r2, r2, lsr #32 │ │ │ │ + addseq r1, r2, sl, lsr r0 │ │ │ │ + addseq r0, r2, lr, asr pc │ │ │ │ + addseq r7, r2, sl, asr #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb8d0e8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 4, pc, cr2, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -31276,16 +31276,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7e9300c │ │ │ │ stmdami r5, {r0, r3, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf964f7e9 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addseq r0, r2, lr, lsl #29 │ │ │ │ - @ instruction: 0x00926ffa │ │ │ │ + umullseq r0, r2, r2, lr │ │ │ │ + @ instruction: 0x00926ffe │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb98b60 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xb0850fb0 │ │ │ │ @ instruction: 0x46044615 │ │ │ │ @@ -31517,26 +31517,26 @@ │ │ │ │ ldr r9, [r5, -r1, lsl #24]! │ │ │ │ stmda r0, {r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addseq r8, pc, ip, lsl #1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r2, r2, lsr #27 │ │ │ │ - addseq r0, r2, sl, ror #26 │ │ │ │ - @ instruction: 0x00926dda │ │ │ │ + addseq r0, r2, r6, lsr #27 │ │ │ │ + addseq r0, r2, lr, ror #26 │ │ │ │ + @ instruction: 0x00926dde │ │ │ │ addseq r8, pc, r0, lsl r0 @ │ │ │ │ - addseq r0, r2, r8, lsr #25 │ │ │ │ - addseq r6, r2, r8, lsl sp │ │ │ │ - addseq r0, r2, r4, lsl ip │ │ │ │ - addseq r6, r2, r4, lsl #25 │ │ │ │ - @ instruction: 0x00920bf8 │ │ │ │ - addseq r6, r2, r8, ror #24 │ │ │ │ - @ instruction: 0x00920bda │ │ │ │ - addseq r6, r2, sl, asr #24 │ │ │ │ + addseq r0, r2, ip, lsr #25 │ │ │ │ + addseq r6, r2, ip, lsl sp │ │ │ │ + addseq r0, r2, r8, lsl ip │ │ │ │ + addseq r6, r2, r8, lsl #25 │ │ │ │ + @ instruction: 0x00920bfc │ │ │ │ + addseq r6, r2, ip, ror #24 │ │ │ │ + @ instruction: 0x00920bde │ │ │ │ + addseq r6, r2, lr, asr #24 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi f17d4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ cdpmi 0, 4, cr11, cr0, cr2, {4} │ │ │ │ cdp 6, 11, cr4, cr0, cr13, {0} │ │ │ │ @@ -31599,21 +31599,21 @@ │ │ │ │ stmdami fp, {r0, r1, r3, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf7e8300c │ │ │ │ stmdami r9, {r0, r5, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7e84478 │ │ │ │ @ instruction: 0xe7defedb │ │ │ │ - addseq r0, r2, r6, ror fp │ │ │ │ - @ instruction: 0x00920aba │ │ │ │ - addseq r6, r2, r8, lsr #22 │ │ │ │ - umullseq r0, r2, r4, sl │ │ │ │ - addseq r6, r2, r2, lsl #22 │ │ │ │ - addseq r0, r2, sl, ror sl │ │ │ │ - addseq r6, r2, r8, ror #21 │ │ │ │ + addseq r0, r2, sl, ror fp │ │ │ │ + @ instruction: 0x00920abe │ │ │ │ + addseq r6, r2, ip, lsr #22 │ │ │ │ + umullseq r0, r2, r8, sl │ │ │ │ + addseq r6, r2, r6, lsl #22 │ │ │ │ + addseq r0, r2, lr, ror sl │ │ │ │ + addseq r6, r2, ip, ror #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb99074 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460b0f98 │ │ │ │ ldrsbne pc, [ip], #129 @ 0x81 @ │ │ │ │ mrc 0, 5, fp, cr0, cr1, {4} │ │ │ │ @@ -31662,15 +31662,15 @@ │ │ │ │ blvs 231d24 >::_M_default_append(unsigned int)@@Base+0x76534> │ │ │ │ blvc 271b60 >::_M_default_append(unsigned int)@@Base+0xb6370> │ │ │ │ blpl 6f1b8c │ │ │ │ blvs 231d30 >::_M_default_append(unsigned int)@@Base+0x76540> │ │ │ │ blpl 2f1b6c >::resize(unsigned int)@@Base+0xcf88> │ │ │ │ blvc 3f1b70 >::resize(unsigned int)@@Base+0x10cf8c> │ │ │ │ blvs 1b1d38 │ │ │ │ - blpl 9f1ba0 │ │ │ │ + blpl 9f1ba0 │ │ │ │ bleq f1db0 │ │ │ │ bleq 1b1d4c │ │ │ │ blvs 8f1bac │ │ │ │ bleq 231d54 >::_M_default_append(unsigned int)@@Base+0x76564> │ │ │ │ blls 1072000 │ │ │ │ @ instruction: 0xf478f1e1 │ │ │ │ blvc 172010 │ │ │ │ @@ -31695,26 +31695,26 @@ │ │ │ │ @ instruction: 0xf7e0f457 │ │ │ │ mcrr 9, 8, lr, r1, cr8 │ │ │ │ stmdals r0, {r1, r2, r4, r8, r9, fp} │ │ │ │ blge 2b1e78 │ │ │ │ pli [r2, #-504] @ 0xfffffe08 │ │ │ │ ldmdb lr!, {r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ bleq 5f16b0 │ │ │ │ - blvc 9f1c24 │ │ │ │ + blvc 9f1c24 │ │ │ │ blvs 2b1e8c │ │ │ │ blpl 371c2c >::resize(unsigned int)@@Base+0x8d048> │ │ │ │ movwcs lr, #2525 @ 0x9dd │ │ │ │ blmi 2f1c34 >::resize(unsigned int)@@Base+0xd050> │ │ │ │ blls 1f1fec >::_M_default_append(unsigned int)@@Base+0x367fc> │ │ │ │ blcc 271c3c >::_M_default_append(unsigned int)@@Base+0xb644c> │ │ │ │ blcs 1f1c40 >::_M_default_append(unsigned int)@@Base+0x36450> │ │ │ │ blne 171c44 │ │ │ │ bleq f1c48 │ │ │ │ blvc 2b1e74 │ │ │ │ - blvc 9f1c10 │ │ │ │ + blvc 9f1c10 │ │ │ │ blvc 3f1c54 >::resize(unsigned int)@@Base+0x10d070> │ │ │ │ svclt 0x0000e746 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8d7f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @@ -31762,15 +31762,15 @@ │ │ │ │ @ instruction: 0xff28f7e5 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ smlawtcc r4, r4, r8, pc @ │ │ │ │ teqpcc r0, r4, asr #17 @ p-variant is OBSOLETE │ │ │ │ teqpcc ip, r4, asr #17 @ p-variant is OBSOLETE │ │ │ │ cmpcc r0, #196, 18 @ 0x310000 │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ - addseq r0, r2, r6, lsr #17 │ │ │ │ + addseq r0, r2, sl, lsr #17 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb8d8c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ @ instruction: 0xf5b0f07b │ │ │ │ blvc 531d54 │ │ │ │ @@ -31791,16 +31791,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2l 7, cr15, [r4, #-928]! @ 0xfffffc60 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, r0 │ │ │ │ andeq r0, r0, r1 │ │ │ │ - addseq r0, r2, sl, lsl #15 │ │ │ │ - @ instruction: 0x009267fa │ │ │ │ + addseq r0, r2, lr, lsl #15 │ │ │ │ + @ instruction: 0x009267fe │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb8d93c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 8ba6c4 │ │ │ │ blmi 8e2958 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ strmi r4, [sp], -r8, lsl #12 │ │ │ │ @@ -31833,18 +31833,18 @@ │ │ │ │ ldc2l 7, cr15, [r0, #916]! @ 0x394 │ │ │ │ strtmi r2, [r8], -r0, lsl #2 │ │ │ │ @ instruction: 0xf53af07b │ │ │ │ @ instruction: 0xf7dfe7e0 │ │ │ │ svclt 0x0000edc4 │ │ │ │ addseq r7, pc, r2, lsl #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r2, sl, lsl r7 │ │ │ │ - addseq r6, r2, sl, lsl #15 │ │ │ │ + addseq r0, r2, lr, lsl r7 │ │ │ │ + addseq r6, r2, lr, lsl #15 │ │ │ │ addseq r7, pc, r0, asr #19 │ │ │ │ - addseq r0, r2, r0, lsl #14 │ │ │ │ + addseq r0, r2, r4, lsl #14 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb993f8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ mrc 15, 5, r0, cr0, cr8, {6} │ │ │ │ vmov.f64 d7, d0 │ │ │ │ addlt r8, r7, r1, asr #22 │ │ │ │ @@ -32215,19 +32215,19 @@ │ │ │ │ blvc 232650 >::_M_default_append(unsigned int)@@Base+0x76e60> │ │ │ │ blvc 3f23f0 >::resize(unsigned int)@@Base+0x10d80c> │ │ │ │ svclt 0x0000e016 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00e99999 │ │ │ │ umullseq r7, pc, sl, r5 @ │ │ │ │ - @ instruction: 0x009202fa │ │ │ │ + @ instruction: 0x009202fe │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r2, r8, ror #3 │ │ │ │ + addseq r0, r2, ip, ror #3 │ │ │ │ addseq r7, pc, ip, lsr r4 @ │ │ │ │ - addseq r0, r2, sl, lsr r1 │ │ │ │ + addseq r0, r2, lr, lsr r1 │ │ │ │ blvc 728c4 │ │ │ │ blvc 3f2420 >::resize(unsigned int)@@Base+0x10d83c> │ │ │ │ @ instruction: 0xf1e54620 │ │ │ │ subls pc, r1, r3, lsl #14 │ │ │ │ @ instruction: 0xf1e54620 │ │ │ │ subls pc, r2, fp, lsr #14 │ │ │ │ @ instruction: 0xf1ee4620 │ │ │ │ @@ -32482,15 +32482,15 @@ │ │ │ │ svccc 0x00b99999 │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ strbtvs r6, [r6], -r6, ror #12 │ │ │ │ svccc 0x00e66666 │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00d33333 │ │ │ │ - umullseq pc, r1, r0, pc @ │ │ │ │ + umullseq pc, r1, r4, pc @ │ │ │ │ ldrdeq pc, [ip, -r1]! │ │ │ │ bcc fe472a24 │ │ │ │ blvc ffa32cec │ │ │ │ addeq lr, r0, #2048 @ 0x800 │ │ │ │ bvs 7285c │ │ │ │ blvs ff1f2cf8 │ │ │ │ blvc 232c34 >::_M_default_append(unsigned int)@@Base+0x77444> │ │ │ │ @@ -32531,15 +32531,15 @@ │ │ │ │ blcc 11b2d6c │ │ │ │ blmi ff132d7c │ │ │ │ blx 472e74 │ │ │ │ vldr d13, [r8, #220] @ 0xdc │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ ldmdavs fp!, {r8, r9, fp, sp, lr} │ │ │ │ blvs 1232b98 │ │ │ │ - blcs 9f2910 │ │ │ │ + blcs 9f2910 │ │ │ │ blvs ff232d98 │ │ │ │ blx 472e90 │ │ │ │ blmi ff1b2da0 │ │ │ │ mrc 15, 5, fp, cr0, cr8, {5} │ │ │ │ vldr d7, [r3, #280] @ 0x118 │ │ │ │ @ instruction: 0xeef16b28 │ │ │ │ mrc 10, 1, APSR_nzcv, cr6, cr0, {0} │ │ │ │ @@ -32767,33 +32767,33 @@ │ │ │ │ @ instruction: 0xf7de1b01 │ │ │ │ stc 14, cr14, [sp, #1008] @ 0x3f0 │ │ │ │ @ instruction: 0xf7ff0b0e │ │ │ │ svclt 0x0000bb9a │ │ │ │ ... │ │ │ │ strbtvs r6, [r6], -r6, ror #12 │ │ │ │ svccc 0x00e66666 │ │ │ │ - addseq pc, r1, r6, lsl #21 │ │ │ │ - @ instruction: 0x00925af6 │ │ │ │ - addseq pc, r1, r8, ror #20 │ │ │ │ - @ instruction: 0x00925ad8 │ │ │ │ - addseq pc, r1, lr, asr #20 │ │ │ │ - addseq pc, r1, r4, lsl sl @ │ │ │ │ - addseq pc, r1, r8, lsr #19 │ │ │ │ - addseq r5, r2, r6, lsl sl │ │ │ │ - addseq pc, r1, lr, lsl r9 @ │ │ │ │ - addseq r5, r2, lr, lsl #19 │ │ │ │ - addseq pc, r1, r6, lsl r9 @ │ │ │ │ - @ instruction: 0x0091f8ba │ │ │ │ - addseq r5, r2, sl, lsr #18 │ │ │ │ - umullseq pc, r1, lr, r8 @ │ │ │ │ - addseq r5, r2, lr, lsl #18 │ │ │ │ - addseq pc, r1, r2, lsl #17 │ │ │ │ - @ instruction: 0x009258f2 │ │ │ │ - addseq pc, r1, r4, ror #16 │ │ │ │ - @ instruction: 0x009258d2 │ │ │ │ + addseq pc, r1, sl, lsl #21 │ │ │ │ + @ instruction: 0x00925afa │ │ │ │ + addseq pc, r1, ip, ror #20 │ │ │ │ + @ instruction: 0x00925adc │ │ │ │ + addseq pc, r1, r2, asr sl @ │ │ │ │ + addseq pc, r1, r8, lsl sl @ │ │ │ │ + addseq pc, r1, ip, lsr #19 │ │ │ │ + addseq r5, r2, sl, lsl sl │ │ │ │ + addseq pc, r1, r2, lsr #18 │ │ │ │ + umullseq r5, r2, r2, r9 │ │ │ │ + addseq pc, r1, sl, lsl r9 @ │ │ │ │ + @ instruction: 0x0091f8be │ │ │ │ + addseq r5, r2, lr, lsr #18 │ │ │ │ + addseq pc, r1, r2, lsr #17 │ │ │ │ + addseq r5, r2, r2, lsl r9 │ │ │ │ + addseq pc, r1, r6, lsl #17 │ │ │ │ + @ instruction: 0x009258f6 │ │ │ │ + addseq pc, r1, r8, ror #16 │ │ │ │ + @ instruction: 0x009258d6 │ │ │ │ cdp 8, 11, cr6, cr7, cr3, {3} │ │ │ │ vldr d3, [r6, #-0] │ │ │ │ @ instruction: 0xf5035b02 │ │ │ │ stc 3, cr6, [sp, #712] @ 0x2c8 │ │ │ │ vstr d1, [sp, #112] @ 0x70 │ │ │ │ vmov.32 r7, d5[1] │ │ │ │ vstr d0, [sp, #268] @ 0x10c │ │ │ │ @@ -32851,15 +32851,15 @@ │ │ │ │ ldrbtmi r4, [r8], #-2284 @ 0xfffff714 │ │ │ │ @ instruction: 0xf7e7300c │ │ │ │ stmiami fp!, {r0, r1, r2, r4, r6, sl, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r9, [r8], #-2318 @ 0xfffff6f2 │ │ │ │ ldc2 7, cr15, [r2, #-924] @ 0xfffffc64 │ │ │ │ @ instruction: 0xf7ff9b0e │ │ │ │ @ instruction: 0xf8ddbaa5 │ │ │ │ - blls 9e7f28 │ │ │ │ + blls 9e7f28 │ │ │ │ svclt 0x00184594 │ │ │ │ vqsub.u8 d4, d17, d3 │ │ │ │ @ instruction: 0xf1bc819b │ │ │ │ ldc 15, cr0, [sp] │ │ │ │ @ instruction: 0xf04f7b34 │ │ │ │ teqls r8, #-67108861 @ 0xfc000003 │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {0} │ │ │ │ @@ -32894,15 +32894,15 @@ │ │ │ │ blcs 5e558 │ │ │ │ bichi pc, r5, r0, asr #32 │ │ │ │ @ instruction: 0x46206831 │ │ │ │ vsubl.u8 , d0, d14 │ │ │ │ bls e1e508 │ │ │ │ svclt 0x00084291 │ │ │ │ @ instruction: 0xf0004298 │ │ │ │ - blls 9d8074 │ │ │ │ + blls 9d8074 │ │ │ │ vqrdmulh.s d2, d0, d0 │ │ │ │ movwcs r8, #373 @ 0x175 │ │ │ │ ldc 3, cr9, [sp, #128] @ 0x80 │ │ │ │ vmov.u16 sl, d0[2] │ │ │ │ vstr d6, [sp, #288] @ 0x120 │ │ │ │ vmov.f64 d9, #4 @ 0x40200000 2.5 │ │ │ │ vldr d4, [sp, #288] @ 0x120 │ │ │ │ @@ -32970,15 +32970,15 @@ │ │ │ │ blcs 117344c │ │ │ │ blcc ff0f345c │ │ │ │ blx 473554 │ │ │ │ vldr d13, [r9, #216] @ 0xd8 │ │ │ │ vmov.f64 d6, #112 @ 0x3f800000 1.0 │ │ │ │ ldmdavs r3!, {r8, r9, fp, ip, lr} │ │ │ │ blpl 11f3274 │ │ │ │ - blne 9f2ff0 │ │ │ │ + blne 9f2ff0 │ │ │ │ blpl ff1f3478 │ │ │ │ blx 473570 │ │ │ │ blcc ff173480 │ │ │ │ mrc 15, 5, fp, cr0, cr8, {5} │ │ │ │ vldr d6, [r3, #276] @ 0x114 │ │ │ │ @ instruction: 0xeef15b28 │ │ │ │ mrc 10, 1, APSR_nzcv, cr5, cr0, {0} │ │ │ │ @@ -33078,18 +33078,18 @@ │ │ │ │ blcs 2387a8 >::_M_default_append(unsigned int)@@Base+0x7cfb8> │ │ │ │ eorshi pc, sl, r2 │ │ │ │ @ instruction: 0xf28b4638 │ │ │ │ ldmdavs r7!, {r0, r4, r5, r8, ip, sp, lr, pc} │ │ │ │ svclt 0x0000e782 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq pc, r1, r4, lsl #14 │ │ │ │ - addseq r5, r2, r2, ror r7 │ │ │ │ - addseq pc, r1, r6, ror #13 │ │ │ │ - addseq r5, r2, r6, asr r7 │ │ │ │ + addseq pc, r1, r8, lsl #14 │ │ │ │ + addseq r5, r2, r6, ror r7 │ │ │ │ + addseq pc, r1, sl, ror #13 │ │ │ │ + addseq r5, r2, sl, asr r7 │ │ │ │ andcs r6, r0, #3211264 @ 0x310000 │ │ │ │ vmax.s16 d4, d8, d16 │ │ │ │ andcs pc, r1, #352321536 @ 0x15000000 │ │ │ │ @ instruction: 0x46206831 │ │ │ │ bleq 8731ac │ │ │ │ vst1.8 {d15-d18}, [lr :64], r8 │ │ │ │ blvc 8731f4 │ │ │ │ @@ -33748,22 +33748,22 @@ │ │ │ │ andcc r2, r1, #35 @ 0x23 │ │ │ │ eorcs pc, r3, r7, asr #16 │ │ │ │ strhle r4, [pc, #80] @ 38610 │ │ │ │ stmdbeq r1, {r0, r3, r8, ip, sp, lr, pc} │ │ │ │ svclt 0x0000e7c3 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - @ instruction: 0x0091e9de │ │ │ │ - addseq r4, r2, lr, asr #20 │ │ │ │ - @ instruction: 0x0091e9b8 │ │ │ │ - addseq r4, r2, r6, lsr #20 │ │ │ │ - umullseq lr, r1, ip, r9 │ │ │ │ - addseq r4, r2, sl, lsl #20 │ │ │ │ - addseq r9, r2, r6, ror r1 │ │ │ │ - bls 9df3cc │ │ │ │ + addseq lr, r1, r2, ror #19 │ │ │ │ + addseq r4, r2, r2, asr sl │ │ │ │ + @ instruction: 0x0091e9bc │ │ │ │ + addseq r4, r2, sl, lsr #20 │ │ │ │ + addseq lr, r1, r0, lsr #19 │ │ │ │ + addseq r4, r2, lr, lsl #20 │ │ │ │ + addseq r9, r2, sl, ror r1 │ │ │ │ + bls 9df3cc │ │ │ │ svclt 0x00182b00 │ │ │ │ @ instruction: 0xdc022a00 │ │ │ │ @ instruction: 0xf0012b00 │ │ │ │ @ instruction: 0xf04f8032 │ │ │ │ teqls r8, #-67108861 @ 0xfc000003 │ │ │ │ blvc fe7f3c88 │ │ │ │ blls 12340d0 │ │ │ │ @@ -33921,23 +33921,23 @@ │ │ │ │ @ instruction: 0xf7e6300c │ │ │ │ stmdami lr, {r0, r1, r2, r4, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7e64478 │ │ │ │ @ instruction: 0xf7fefcb1 │ │ │ │ svclt 0x0000be3d │ │ │ │ ... │ │ │ │ - addseq lr, r1, lr, lsl #15 │ │ │ │ - @ instruction: 0x009247fe │ │ │ │ - addseq lr, r1, r2, ror r7 │ │ │ │ - addseq r4, r2, r2, ror #15 │ │ │ │ - addseq lr, r1, r0, asr #14 │ │ │ │ - addseq lr, r1, r2, ror r6 │ │ │ │ - addseq r4, r2, r0, ror #13 │ │ │ │ - addseq lr, r1, r6, lsr #12 │ │ │ │ - umullseq r4, r2, r4, r6 │ │ │ │ + umullseq lr, r1, r2, r7 │ │ │ │ + addseq r4, r2, r2, lsl #16 │ │ │ │ + addseq lr, r1, r6, ror r7 │ │ │ │ + addseq r4, r2, r6, ror #15 │ │ │ │ + addseq lr, r1, r4, asr #14 │ │ │ │ + addseq lr, r1, r6, ror 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0x0091e1f0 │ │ │ │ + addseq r4, r2, r0, ror #4 │ │ │ │ + @ instruction: 0x0091e1d6 │ │ │ │ + addseq r4, r2, r6, asr #4 │ │ │ │ + addseq lr, r1, sl, asr #2 │ │ │ │ + @ instruction: 0x009241ba │ │ │ │ + addseq lr, r1, r6, lsl r1 │ │ │ │ + addseq r4, r2, r6, lsl #3 │ │ │ │ + ldrsheq lr, [r1], sl │ │ │ │ + addseq r4, r2, sl, ror #2 │ │ │ │ + ldrsbeq lr, [r1], ip │ │ │ │ + addseq r4, r2, ip, asr #2 │ │ │ │ + ldrsbeq lr, [r1], lr @ │ │ │ │ + addseq lr, r1, r0, asr r0 │ │ │ │ + addseq r4, r2, r0, asr #1 │ │ │ │ movwcc r9, #6968 @ 0x1b38 │ │ │ │ ldc 0, cr13, [sp, #28] │ │ │ │ vmov.u16 r7, d4[2] │ │ │ │ vsqrt.f64 d23, d8 │ │ │ │ vpmin.u8 d15, d0, d0 │ │ │ │ ldmdbls ip, {r3, r4, r5, r6, r8, r9, pc} │ │ │ │ @ instruction: 0xf43f1c4b │ │ │ │ @@ -34672,19 +34672,19 @@ │ │ │ │ svclt 0x0000e03b │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ stmiahi r3!, {r0, r4, r5, r6, r7, fp, sp, lr}^ │ │ │ │ mcrcc 8, 7, pc, cr4, cr5, {5} @ │ │ │ │ andeq r0, r0, r0 │ │ │ │ submi r0, r9, r0 │ │ │ │ - addseq sp, r1, lr, lsl #30 │ │ │ │ - addseq r3, r2, ip, ror pc │ │ │ │ - addseq sp, r1, ip, lsr lr │ │ │ │ - addseq sp, r1, r0, ror #27 │ │ │ │ - addseq r3, r2, lr, asr #28 │ │ │ │ + addseq sp, r1, r2, lsl pc │ │ │ │ + addseq r3, r2, r0, lsl #31 │ │ │ │ + addseq sp, r1, r0, asr #28 │ │ │ │ + addseq sp, r1, r4, ror #27 │ │ │ │ + addseq r3, r2, r2, asr lr │ │ │ │ @ instruction: 0x83adf000 │ │ │ │ blvs 1874aa4 │ │ │ │ bleq 74f34 │ │ │ │ blvs 1674aec │ │ │ │ blpl 18f4ab0 │ │ │ │ blvc 17f4ab4 │ │ │ │ blne 1234d5c │ │ │ │ @@ -34889,20 +34889,20 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7e54478 │ │ │ │ @ instruction: 0xf7fdfd1d │ │ │ │ svclt 0x0000bea9 │ │ │ │ stmiahi r3!, {r0, r4, r5, r6, r7, fp, sp, lr}^ │ │ │ │ mcrcc 8, 7, pc, cr4, cr5, {5} @ │ │ │ │ ... │ │ │ │ - @ instruction: 0x0091d7dc │ │ │ │ - addseq r3, r2, sl, asr #16 │ │ │ │ - umullseq sp, r1, sl, r7 │ │ │ │ - addseq r3, r2, r8, lsl #16 │ │ │ │ - @ instruction: 0x0091d6fe │ │ │ │ - addseq r3, r2, ip, ror #14 │ │ │ │ + addseq sp, r1, r0, ror #15 │ │ │ │ + addseq r3, r2, lr, asr #16 │ │ │ │ + umullseq sp, r1, lr, r7 │ │ │ │ + addseq r3, r2, ip, lsl #16 │ │ │ │ + addseq sp, r1, r2, lsl #14 │ │ │ │ + addseq r3, r2, r0, ror r7 │ │ │ │ blpl 13b5298 │ │ │ │ blcc 133529c │ │ │ │ blcs 14352a0 │ │ │ │ blne 11f52a4 │ │ │ │ mrc 6, 5, r4, cr0, cr0, {1} │ │ │ │ vldr d4, [sp, #304] @ 0x130 │ │ │ │ vstr d0, [sp, #304] @ 0x130 │ │ │ │ @@ -35122,33 +35122,33 @@ │ │ │ │ @ instruction: 0xf7e54478 │ │ │ │ blls 3f8878 >::resize(unsigned int)@@Base+0x113c94> │ │ │ │ ldmlt lr, {r0, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ stmiahi r3!, {r0, r4, r5, r6, r7, fp, sp, lr}^ │ │ │ │ mcrcc 8, 7, pc, cr4, cr5, {5} @ │ │ │ │ ... │ │ │ │ - @ instruction: 0x0091d5f8 │ │ │ │ - addseq r3, r2, r6, ror #12 │ │ │ │ - addseq sp, r1, r0, lsr r5 │ │ │ │ - umullseq r3, r2, lr, r5 │ │ │ │ - umullseq sl, r1, r4, sl │ │ │ │ - addseq sp, r1, sl, lsl #9 │ │ │ │ - @ instruction: 0x009234fa │ │ │ │ - addseq sp, r1, sl, lsl r4 │ │ │ │ - addseq r3, r2, sl, lsl #9 │ │ │ │ - @ instruction: 0x0091d3d4 │ │ │ │ - addseq r3, r2, r2, asr #8 │ │ │ │ - @ instruction: 0x0091d3b4 │ │ │ │ - addseq r3, r2, r4, lsr #8 │ │ │ │ - umullseq sp, r1, r4, r3 │ │ │ │ - addseq r3, r2, r4, lsl #8 │ │ │ │ - addseq sp, r1, r8, ror r3 │ │ │ │ - addseq r3, r2, r6, ror #7 │ │ │ │ - addseq sp, r1, r8, asr r3 │ │ │ │ - addseq r3, r2, r8, asr #7 │ │ │ │ + @ instruction: 0x0091d5fc │ │ │ │ + addseq r3, r2, sl, ror #12 │ │ │ │ + addseq sp, r1, r4, lsr r5 │ │ │ │ + addseq r3, r2, r2, lsr #11 │ │ │ │ + umullseq sl, r1, r8, sl │ │ │ │ + addseq sp, r1, lr, lsl #9 │ │ │ │ + @ instruction: 0x009234fe │ │ │ │ + addseq sp, r1, lr, lsl r4 │ │ │ │ + addseq r3, r2, lr, lsl #9 │ │ │ │ + @ instruction: 0x0091d3d8 │ │ │ │ + addseq r3, r2, r6, asr #8 │ │ │ │ + @ instruction: 0x0091d3b8 │ │ │ │ + addseq r3, r2, r8, lsr #8 │ │ │ │ + umullseq sp, r1, r8, r3 │ │ │ │ + addseq r3, r2, r8, lsl #8 │ │ │ │ + addseq sp, r1, ip, ror r3 │ │ │ │ + addseq r3, r2, sl, ror #7 │ │ │ │ + addseq sp, r1, ip, asr r3 │ │ │ │ + addseq r3, r2, ip, asr #7 │ │ │ │ ldrsbtcc pc, [r0], r7 @ │ │ │ │ ldrdcs pc, [r0], #131 @ 0x83 @ │ │ │ │ @ instruction: 0xf6bd2a00 │ │ │ │ ldc 15, cr10, [pc, #276] @ 39cd4 │ │ │ │ @ instruction: 0xf7fd0b1b │ │ │ │ cdp 15, 11, cr11, cr0, cr3, {2} │ │ │ │ vmov.f64 d5, d13 │ │ │ │ @@ -35173,16 +35173,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 8f7bb0 │ │ │ │ @ instruction: 0xf04f4806 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ff777bbc │ │ │ │ stcllt 7, cr15, [r8], #-1012 @ 0xfffffc0c │ │ │ │ ... │ │ │ │ - addseq sp, r1, ip, ror r2 │ │ │ │ - addseq r3, r2, sl, ror #5 │ │ │ │ + addseq sp, r1, r0, lsl #5 │ │ │ │ + addseq r3, r2, lr, ror #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ @ instruction: 0x2648f8df │ │ │ │ @ instruction: 0x461eb09f │ │ │ │ @ instruction: 0xf8df4699 │ │ │ │ @@ -35585,50 +35585,50 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0x0091ccd6 │ │ │ │ - addseq r2, r2, r4, asr #26 │ │ │ │ - @ instruction: 0x0091ccba │ │ │ │ - addseq r2, r2, r8, lsr #26 │ │ │ │ - umullseq ip, r1, lr, ip │ │ │ │ - addseq r2, r2, ip, lsl #26 │ │ │ │ - addseq ip, r1, r2, lsl #25 │ │ │ │ - @ instruction: 0x00922cf0 │ │ │ │ - addseq ip, r1, r8, ror #24 │ │ │ │ - @ instruction: 0x00922cd6 │ │ │ │ - addseq ip, r1, r8, asr #24 │ │ │ │ - @ instruction: 0x00922cb6 │ │ │ │ - addseq ip, r1, ip, lsr #24 │ │ │ │ - umullseq r2, r2, sl, ip @ │ │ │ │ - addseq ip, r1, r0, lsl ip │ │ │ │ - addseq r2, r2, lr, ror ip │ │ │ │ + @ instruction: 0x0091d1b0 │ │ │ │ + addseq sp, r1, sl, lsl #2 │ │ │ │ + addseq r3, r2, r8, ror r1 │ │ │ │ + addseq sp, r1, ip, ror #1 │ │ │ │ + addseq r3, r2, sl, asr r1 │ │ │ │ + addseq sp, r1, r6, ror #1 │ │ │ │ + addseq sp, r1, r6, asr #32 │ │ │ │ + addseq ip, r1, r4, lsr #29 │ │ │ │ + addseq r2, r2, r2, lsl pc │ │ │ │ + addseq ip, r1, r4, lsl #29 │ │ │ │ + @ instruction: 0x00922ef2 │ │ │ │ + addseq ip, r1, r6, ror #28 │ │ │ │ + @ instruction: 0x00922ed4 │ │ │ │ + addseq ip, r1, ip, ror #27 │ │ │ │ + addseq r2, r2, ip, asr lr │ │ │ │ + @ instruction: 0x0091cdd4 │ │ │ │ + addseq r2, r2, r4, asr #28 │ │ │ │ + @ instruction: 0x0091cdd2 │ │ │ │ + @ instruction: 0x0091ccf2 │ │ │ │ + addseq r2, r2, r2, ror #26 │ │ │ │ + @ instruction: 0x0091ccda │ │ │ │ + addseq r2, r2, r8, asr #26 │ │ │ │ + @ instruction: 0x0091ccbe │ │ │ │ + addseq r2, r2, ip, lsr #26 │ │ │ │ + addseq ip, r1, r2, lsr #25 │ │ │ │ + addseq r2, r2, r0, lsl sp │ │ │ │ + addseq ip, r1, r6, lsl #25 │ │ │ │ + @ instruction: 0x00922cf4 │ │ │ │ + addseq ip, r1, ip, ror #24 │ │ │ │ + @ instruction: 0x00922cda │ │ │ │ + addseq ip, r1, ip, asr #24 │ │ │ │ + @ instruction: 0x00922cba │ │ │ │ + addseq ip, r1, r0, lsr ip │ │ │ │ + umullseq r2, r2, lr, ip @ │ │ │ │ + addseq ip, r1, r4, lsl ip │ │ │ │ + addseq r2, r2, r2, lsl #25 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl feb9cf48 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi ff5fe228 │ │ │ │ blmi ff626578 │ │ │ │ ldrbtmi r4, [sl], #-1543 @ 0xfffff9f9 │ │ │ │ @@ -35842,57 +35842,57 @@ │ │ │ │ @ instruction: 0xffefffff │ │ │ │ @ instruction: 0x47ae147b │ │ │ │ svccc 0x00847ae1 │ │ │ │ bl 74b354 │ │ │ │ svccc 0x001a36e2 │ │ │ │ @ instruction: 0x009f3dfe │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r1, r8, asr #22 │ │ │ │ - addseq ip, r1, r2, lsl fp │ │ │ │ - @ instruction: 0x0091abfe │ │ │ │ + addseq ip, r1, ip, asr #22 │ │ │ │ + addseq ip, r1, r6, lsl fp │ │ │ │ + addseq sl, r1, r2, lsl #24 │ │ │ │ andeq r0, r0, r5, lsl #30 │ │ │ │ - addseq ip, r1, sl, lsl #21 │ │ │ │ - @ instruction: 0x00922afa │ │ │ │ + addseq ip, r1, lr, lsl #21 │ │ │ │ + @ instruction: 0x00922afe │ │ │ │ addseq r3, pc, r0, lsr sp @ │ │ │ │ - addseq ip, r1, r2, asr sl │ │ │ │ - addseq r2, r2, r2, asr #21 │ │ │ │ + addseq ip, r1, r6, asr sl │ │ │ │ + addseq r2, r2, r6, asr #21 │ │ │ │ @ instruction: 0xffffc2d9 │ │ │ │ @ instruction: 0xffffc24f │ │ │ │ - addseq ip, r1, r4, lsl sl │ │ │ │ - addseq r2, r2, r4, lsl #21 │ │ │ │ - @ instruction: 0x0091c9fa │ │ │ │ - addseq r2, r2, sl, ror #20 │ │ │ │ + addseq ip, r1, r8, lsl sl │ │ │ │ + addseq r2, r2, r8, lsl #21 │ │ │ │ + @ instruction: 0x0091c9fe │ │ │ │ + addseq r2, r2, lr, ror #20 │ │ │ │ @ instruction: 0xffffc139 │ │ │ │ @ instruction: 0xfffff777 │ │ │ │ - @ instruction: 0x0091c9bc │ │ │ │ - addseq r2, r2, ip, lsr #20 │ │ │ │ - addseq ip, r1, r2, lsr #19 │ │ │ │ - addseq r2, r2, r2, lsl sl │ │ │ │ - @ instruction: 0x0091abba │ │ │ │ - addseq ip, r1, ip, lsl #20 │ │ │ │ - addseq ip, r1, r0, ror #18 │ │ │ │ - @ instruction: 0x009229d0 │ │ │ │ - addseq ip, r1, lr, ror #19 │ │ │ │ - addseq ip, r1, r0, lsr #20 │ │ │ │ - addseq ip, r1, ip, lsl r9 │ │ │ │ - addseq r2, r2, ip, lsl #19 │ │ │ │ - @ instruction: 0x0091c8fe │ │ │ │ - addseq r2, r2, ip, ror #18 │ │ │ │ - addseq sl, r1, r6, ror #22 │ │ │ │ - addseq ip, r1, ip, ror #19 │ │ │ │ - @ instruction: 0x0091c8b8 │ │ │ │ - addseq r2, r2, r8, lsr #18 │ │ │ │ - addseq sl, r1, sl, ror fp │ │ │ │ - addseq ip, r1, r4, asr #19 │ │ │ │ - addseq ip, r1, r0, ror r8 │ │ │ │ - addseq r2, r2, r0, ror #17 │ │ │ │ - addseq ip, r1, lr, lsr #19 │ │ │ │ + addseq ip, r1, r0, asr #19 │ │ │ │ + addseq r2, r2, r0, lsr sl │ │ │ │ + addseq ip, r1, r6, lsr #19 │ │ │ │ + addseq r2, r2, r6, lsl sl │ │ │ │ + @ instruction: 0x0091abbe │ │ │ │ + addseq ip, r1, r0, lsl sl │ │ │ │ + addseq ip, r1, r4, ror #18 │ │ │ │ + @ instruction: 0x009229d4 │ │ │ │ + @ instruction: 0x0091c9f2 │ │ │ │ + addseq ip, r1, r4, lsr #20 │ │ │ │ + addseq ip, r1, r0, lsr #18 │ │ │ │ + umullseq r2, r2, r0, r9 @ │ │ │ │ + addseq ip, r1, r2, lsl #18 │ │ │ │ + addseq r2, r2, r0, ror r9 │ │ │ │ + addseq sl, r1, sl, ror #22 │ │ │ │ @ instruction: 0x0091c9f0 │ │ │ │ - addseq ip, r1, ip, lsr #16 │ │ │ │ - umullseq r2, r2, ip, r8 @ │ │ │ │ + @ instruction: 0x0091c8bc │ │ │ │ + addseq r2, r2, ip, lsr #18 │ │ │ │ + addseq sl, r1, lr, ror fp │ │ │ │ + addseq ip, r1, r8, asr #19 │ │ │ │ + addseq ip, r1, r4, ror r8 │ │ │ │ + addseq r2, r2, r4, ror #17 │ │ │ │ + @ instruction: 0x0091c9b2 │ │ │ │ + @ instruction: 0x0091c9f4 │ │ │ │ + addseq ip, r1, r0, lsr r8 │ │ │ │ + addseq r2, r2, r0, lsr #17 │ │ │ │ @ instruction: 0xf1044ad8 │ │ │ │ ldmibmi r8, {r3, r5, r8, r9}^ │ │ │ │ ldrbtmi r9, [sl], #-0 │ │ │ │ blcs ff2b5de4 │ │ │ │ ldc 4, cr4, [pc, #484] @ 3a950 │ │ │ │ ldrtmi r1, [r8], -sl, asr #23 │ │ │ │ bleq ff2f5df0 │ │ │ │ @@ -36101,62 +36101,62 @@ │ │ │ │ stmiahi r3!, {r0, r4, r5, r6, r7, fp, sp, lr}^ │ │ │ │ mcrcc 8, 7, pc, cr4, cr5, {5} @ │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ ... │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00e33333 │ │ │ │ - @ instruction: 0x0091c8f6 │ │ │ │ - addseq ip, r1, r4, lsr r9 │ │ │ │ - addseq ip, r1, r8, lsl #14 │ │ │ │ - addseq r2, r2, r8, ror r7 │ │ │ │ - addseq ip, r1, r6, lsl r9 │ │ │ │ - addseq ip, r1, r4, asr #18 │ │ │ │ - addseq ip, r1, r0, asr #13 │ │ │ │ - addseq r2, r2, r0, lsr r7 │ │ │ │ - addseq ip, r1, lr, lsr #18 │ │ │ │ - addseq ip, r1, r8, asr r9 │ │ │ │ - addseq ip, r1, ip, ror r6 │ │ │ │ - addseq r2, r2, ip, ror #13 │ │ │ │ - addseq ip, r1, sl, lsr r9 │ │ │ │ - addseq ip, r1, r8, lsl #19 │ │ │ │ - addseq ip, r1, r8, lsr r6 │ │ │ │ - addseq r2, r2, r8, lsr #13 │ │ │ │ - addseq ip, r1, sl, ror #18 │ │ │ │ - @ instruction: 0x0091c9b8 │ │ │ │ - @ instruction: 0x0091c5f4 │ │ │ │ - addseq r2, r2, r4, ror #12 │ │ │ │ - umullseq ip, r1, lr, r9 │ │ │ │ - @ instruction: 0x0091c9f8 │ │ │ │ - @ instruction: 0x0091c5b0 │ │ │ │ - addseq r2, r2, r0, lsr #12 │ │ │ │ - @ instruction: 0x0091c9d6 │ │ │ │ - addseq ip, r1, r4, lsl sl │ │ │ │ - addseq ip, r1, ip, ror #10 │ │ │ │ - @ instruction: 0x009225dc │ │ │ │ - addseq ip, r1, r0, lsl #20 │ │ │ │ - addseq ip, r1, r4, lsr sl │ │ │ │ - addseq ip, r1, r2, lsr #10 │ │ │ │ - umullseq r2, r2, r2, r5 @ │ │ │ │ - addseq ip, r1, r4, asr sl │ │ │ │ + @ instruction: 0x0091c8fa │ │ │ │ + addseq ip, r1, r8, lsr r9 │ │ │ │ + addseq ip, r1, ip, lsl #14 │ │ │ │ + addseq r2, r2, ip, ror r7 │ │ │ │ + addseq ip, r1, sl, lsl r9 │ │ │ │ + addseq ip, r1, r8, asr #18 │ │ │ │ + addseq ip, r1, r4, asr #13 │ │ │ │ + addseq r2, r2, r4, lsr r7 │ │ │ │ + addseq ip, r1, r2, lsr r9 │ │ │ │ + addseq ip, r1, ip, asr r9 │ │ │ │ + addseq ip, r1, r0, lsl #13 │ │ │ │ + @ instruction: 0x009226f0 │ │ │ │ + addseq ip, r1, lr, lsr r9 │ │ │ │ + addseq ip, r1, ip, lsl #19 │ │ │ │ + addseq ip, r1, ip, lsr r6 │ │ │ │ + addseq r2, r2, ip, lsr #13 │ │ │ │ + addseq ip, r1, lr, ror #18 │ │ │ │ + @ instruction: 0x0091c9bc │ │ │ │ + @ instruction: 0x0091c5f8 │ │ │ │ + addseq r2, r2, r8, ror #12 │ │ │ │ + addseq ip, r1, r2, lsr #19 │ │ │ │ + @ instruction: 0x0091c9fc │ │ │ │ + @ instruction: 0x0091c5b4 │ │ │ │ + addseq r2, r2, r4, lsr #12 │ │ │ │ + @ instruction: 0x0091c9da │ │ │ │ + addseq ip, r1, r8, lsl sl │ │ │ │ + addseq ip, r1, r0, ror r5 │ │ │ │ + addseq r2, r2, r0, ror #11 │ │ │ │ addseq ip, r1, r4, lsl #20 │ │ │ │ - @ instruction: 0x0091c4da │ │ │ │ - addseq r2, r2, sl, asr #10 │ │ │ │ - addseq ip, r1, r6, lsr sl │ │ │ │ - umullseq ip, r1, r4, sl │ │ │ │ - addseq ip, r1, r0, lsr #9 │ │ │ │ - addseq r2, r2, r0, lsl r5 │ │ │ │ - addseq ip, r1, sl, asr #21 │ │ │ │ - addseq ip, r1, r8, ror sl │ │ │ │ - addseq ip, r1, ip, asr r4 │ │ │ │ - addseq r2, r2, ip, asr #9 │ │ │ │ - addseq ip, r1, r8, lsl #22 │ │ │ │ - addseq ip, r1, r0, lsr #21 │ │ │ │ - addseq ip, r1, sl, lsl r4 │ │ │ │ - addseq r2, r2, sl, lsl #9 │ │ │ │ + addseq ip, r1, r8, lsr sl │ │ │ │ + addseq ip, r1, r6, lsr #10 │ │ │ │ + umullseq r2, r2, r6, r5 @ │ │ │ │ + addseq ip, r1, r8, asr sl │ │ │ │ + addseq ip, r1, r8, lsl #20 │ │ │ │ + @ instruction: 0x0091c4de │ │ │ │ + addseq r2, r2, lr, asr #10 │ │ │ │ + addseq ip, r1, sl, lsr sl │ │ │ │ + umullseq ip, r1, r8, sl │ │ │ │ + addseq ip, r1, r4, lsr #9 │ │ │ │ + addseq r2, r2, r4, lsl r5 │ │ │ │ + addseq ip, r1, lr, asr #21 │ │ │ │ + addseq ip, r1, ip, ror sl │ │ │ │ + addseq ip, r1, r0, ror #8 │ │ │ │ + @ instruction: 0x009224d0 │ │ │ │ + addseq ip, r1, ip, lsl #22 │ │ │ │ + addseq ip, r1, r4, lsr #21 │ │ │ │ + addseq ip, r1, lr, lsl r4 │ │ │ │ + addseq r2, r2, lr, lsl #9 │ │ │ │ andmi pc, r0, #111 @ 0x6f │ │ │ │ strbne pc, [r8], #2271 @ 0x8df @ │ │ │ │ andvs lr, r2, #3358720 @ 0x334000 │ │ │ │ moveq pc, #4, 2 │ │ │ │ strbcs pc, [r0], #2271 @ 0x8df @ │ │ │ │ @ instruction: 0x46384479 │ │ │ │ strvs lr, [r4], -sp, asr #19 │ │ │ │ @@ -36456,86 +36456,86 @@ │ │ │ │ ldmiblt r4!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00a99999 │ │ │ │ - addseq ip, r1, r0, asr sl │ │ │ │ - @ instruction: 0x0091c9f0 │ │ │ │ - addseq ip, r1, r0, ror #5 │ │ │ │ - addseq r2, r2, lr, asr #6 │ │ │ │ - addseq ip, r1, r2, ror sl │ │ │ │ - addseq ip, r1, r8, lsl sl │ │ │ │ - umullseq ip, r1, r0, r2 │ │ │ │ - @ instruction: 0x009222fe │ │ │ │ - addseq r9, r1, r8, ror #30 │ │ │ │ - addseq ip, r1, ip, lsr #20 │ │ │ │ - addseq ip, r1, lr, lsr #4 │ │ │ │ - umullseq r2, r2, ip, r2 @ │ │ │ │ - @ instruction: 0x00919fd0 │ │ │ │ - addseq ip, r1, lr, lsl #20 │ │ │ │ - addseq ip, r1, lr, ror #3 │ │ │ │ - addseq r2, r2, lr, asr r2 │ │ │ │ - @ instruction: 0x0091c9f8 │ │ │ │ - addseq ip, r1, r6, lsr #20 │ │ │ │ - @ instruction: 0x0091c1b2 │ │ │ │ - addseq r2, r2, r2, lsr #4 │ │ │ │ - addseq ip, r1, sl, lsl sl │ │ │ │ - addseq ip, r1, r4, asr #20 │ │ │ │ - addseq ip, r1, ip, ror #2 │ │ │ │ - @ instruction: 0x009221dc │ │ │ │ - addseq ip, r1, r0, lsr #20 │ │ │ │ - addseq ip, r1, sl, asr #20 │ │ │ │ - addseq ip, r1, r6, lsr #2 │ │ │ │ - umullseq r2, r2, r6, r1 @ │ │ │ │ + addseq ip, r1, r4, asr sl │ │ │ │ + @ instruction: 0x0091c9f4 │ │ │ │ + addseq ip, r1, r4, ror #5 │ │ │ │ + addseq r2, r2, r2, asr r3 │ │ │ │ + addseq ip, r1, r6, ror sl │ │ │ │ + addseq ip, r1, ip, lsl sl │ │ │ │ + umullseq ip, r1, r4, r2 │ │ │ │ + addseq r2, r2, r2, lsl #6 │ │ │ │ + addseq r9, r1, ip, ror #30 │ │ │ │ addseq ip, r1, r0, lsr sl │ │ │ │ - umullseq ip, r1, r6, sl │ │ │ │ - addseq ip, r1, sl, ror #1 │ │ │ │ - addseq r2, r2, sl, asr r1 │ │ │ │ - addseq ip, r1, r4, lsl #21 │ │ │ │ - @ instruction: 0x0091cafa │ │ │ │ - addseq ip, r1, lr, lsr #1 │ │ │ │ - addseq r2, r2, lr, lsl r1 │ │ │ │ - addseq ip, r1, r4, ror #21 │ │ │ │ - addseq ip, r1, r6, lsr #22 │ │ │ │ - addseq ip, r1, r2, ror r0 │ │ │ │ - addseq r2, r2, r2, ror #1 │ │ │ │ - addseq ip, r1, ip, lsl fp │ │ │ │ - addseq ip, r1, r2, asr fp │ │ │ │ - addseq ip, r1, r6, lsr r0 │ │ │ │ - addseq r2, r2, r6, lsr #1 │ │ │ │ - addseq ip, r1, r4, asr #22 │ │ │ │ - addseq ip, r1, r6, asr #23 │ │ │ │ - @ instruction: 0x0091bffa │ │ │ │ - addseq r2, r2, sl, rrx │ │ │ │ - @ instruction: 0x0091cbb8 │ │ │ │ - @ instruction: 0x0091cbfe │ │ │ │ - @ instruction: 0x0091bfb4 │ │ │ │ - addseq r2, r2, r4, lsr #32 │ │ │ │ - @ instruction: 0x0091cbde │ │ │ │ - addseq ip, r1, r4, lsl ip │ │ │ │ - addseq fp, r1, r8, ror pc │ │ │ │ - addseq r1, r2, r8, ror #31 │ │ │ │ - @ instruction: 0x0091cbfe │ │ │ │ - addseq ip, r1, ip, asr ip │ │ │ │ - addseq fp, r1, ip, lsr pc │ │ │ │ - addseq r1, r2, ip, lsr #31 │ │ │ │ - addseq ip, r1, lr, asr #24 │ │ │ │ - @ instruction: 0x0091ccd0 │ │ │ │ - addseq fp, r1, r0, lsl #30 │ │ │ │ - addseq r1, r2, r0, ror pc │ │ │ │ - @ instruction: 0x0091ccbe │ │ │ │ - addseq ip, r1, sl, lsr #26 │ │ │ │ - @ instruction: 0x0091bebe │ │ │ │ - addseq r1, r2, lr, lsr #30 │ │ │ │ - addseq ip, r1, sl, lsr sp │ │ │ │ - addseq ip, r1, sl, lsl #26 │ │ │ │ - addseq fp, r1, r6, ror lr │ │ │ │ - addseq r1, r2, r6, ror #29 │ │ │ │ + addseq ip, r1, r2, lsr r2 │ │ │ │ + addseq r2, r2, r0, lsr #5 │ │ │ │ + @ instruction: 0x00919fd4 │ │ │ │ + addseq ip, r1, r2, lsl sl │ │ │ │ + @ instruction: 0x0091c1f2 │ │ │ │ + addseq r2, r2, r2, ror #4 │ │ │ │ + @ instruction: 0x0091c9fc │ │ │ │ + addseq ip, r1, sl, lsr #20 │ │ │ │ + @ instruction: 0x0091c1b6 │ │ │ │ + addseq r2, r2, r6, lsr #4 │ │ │ │ + addseq ip, r1, lr, lsl sl │ │ │ │ + addseq ip, r1, r8, asr #20 │ │ │ │ + addseq ip, r1, r0, ror r1 │ │ │ │ + addseq r2, r2, r0, ror #3 │ │ │ │ + addseq ip, r1, r4, lsr #20 │ │ │ │ + addseq ip, r1, lr, asr #20 │ │ │ │ + addseq ip, r1, sl, lsr #2 │ │ │ │ + umullseq r2, r2, sl, r1 @ │ │ │ │ + addseq ip, r1, r4, lsr sl │ │ │ │ + umullseq ip, r1, sl, sl │ │ │ │ + addseq ip, r1, lr, ror #1 │ │ │ │ + addseq r2, r2, lr, asr r1 │ │ │ │ + addseq ip, r1, r8, lsl #21 │ │ │ │ + @ instruction: 0x0091cafe │ │ │ │ + ldrheq ip, [r1], r2 │ │ │ │ + addseq r2, r2, r2, lsr #2 │ │ │ │ + addseq ip, r1, r8, ror #21 │ │ │ │ + addseq ip, r1, sl, lsr #22 │ │ │ │ + addseq ip, r1, r6, ror r0 │ │ │ │ + addseq r2, r2, r6, ror #1 │ │ │ │ + addseq ip, r1, r0, lsr #22 │ │ │ │ + addseq ip, r1, r6, asr fp │ │ │ │ + addseq ip, r1, sl, lsr r0 │ │ │ │ + addseq r2, r2, sl, lsr #1 │ │ │ │ + addseq ip, r1, r8, asr #22 │ │ │ │ + addseq ip, r1, sl, asr #23 │ │ │ │ + @ instruction: 0x0091bffe │ │ │ │ + addseq r2, r2, lr, rrx │ │ │ │ + @ instruction: 0x0091cbbc │ │ │ │ + addseq ip, r1, r2, lsl #24 │ │ │ │ + @ instruction: 0x0091bfb8 │ │ │ │ + addseq r2, r2, r8, lsr #32 │ │ │ │ + addseq ip, r1, r2, ror #23 │ │ │ │ + addseq ip, r1, r8, lsl ip │ │ │ │ + addseq fp, r1, ip, ror pc │ │ │ │ + addseq r1, r2, ip, ror #31 │ │ │ │ + addseq ip, r1, r2, lsl #24 │ │ │ │ + addseq ip, r1, r0, ror #24 │ │ │ │ + addseq fp, r1, r0, asr #30 │ │ │ │ + @ instruction: 0x00921fb0 │ │ │ │ + addseq ip, r1, r2, asr ip │ │ │ │ + @ instruction: 0x0091ccd4 │ │ │ │ + addseq fp, r1, r4, lsl #30 │ │ │ │ + addseq r1, r2, r4, ror pc │ │ │ │ + addseq ip, r1, r2, asr #25 │ │ │ │ + addseq ip, r1, lr, lsr #26 │ │ │ │ + addseq fp, r1, r2, asr #29 │ │ │ │ + addseq r1, r2, r2, lsr pc │ │ │ │ + addseq ip, r1, lr, lsr sp │ │ │ │ + addseq ip, r1, lr, lsl #26 │ │ │ │ + addseq fp, r1, sl, ror lr │ │ │ │ + addseq r1, r2, sl, ror #29 │ │ │ │ @ instruction: 0xf06f4a51 │ │ │ │ ldmdbmi r1, {r8, r9, lr}^ │ │ │ │ ldrbtmi r9, [sl], #-771 @ 0xfffffcfd │ │ │ │ andls r2, r0, sl, lsl #6 │ │ │ │ strcc lr, [r1], -sp, asr #19 │ │ │ │ @ instruction: 0xf1044479 │ │ │ │ @ instruction: 0x463803f0 │ │ │ │ @@ -36609,32 +36609,32 @@ │ │ │ │ ldmdami r8, {r0, r2, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xffa0f7e3 │ │ │ │ ldmlt sl!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ - @ instruction: 0x0091cbde │ │ │ │ - addseq ip, r1, r8, lsl ip │ │ │ │ - @ instruction: 0x0091bcf4 │ │ │ │ - addseq r1, r2, r4, ror #26 │ │ │ │ - @ instruction: 0x0091cbfe │ │ │ │ - addseq ip, r1, ip, lsr #24 │ │ │ │ - @ instruction: 0x0091bcb8 │ │ │ │ - addseq r1, r2, r8, lsr #26 │ │ │ │ - addseq ip, r1, r6, lsl ip │ │ │ │ - addseq ip, r1, r8, asr #24 │ │ │ │ - addseq fp, r1, ip, ror ip │ │ │ │ - addseq r1, r2, ip, ror #25 │ │ │ │ - addseq fp, r1, ip, ror #21 │ │ │ │ - addseq ip, r1, lr, lsr #24 │ │ │ │ - addseq fp, r1, r6, lsr ip │ │ │ │ - addseq r1, r2, r6, lsr #25 │ │ │ │ - addseq fp, r1, r2, lsl #24 │ │ │ │ - addseq r1, r2, r2, ror ip │ │ │ │ + addseq ip, r1, r2, ror #23 │ │ │ │ + addseq ip, r1, ip, lsl ip │ │ │ │ + @ instruction: 0x0091bcf8 │ │ │ │ + addseq r1, r2, r8, ror #26 │ │ │ │ + addseq ip, r1, r2, lsl #24 │ │ │ │ + addseq ip, r1, r0, lsr ip │ │ │ │ + @ instruction: 0x0091bcbc │ │ │ │ + addseq r1, r2, ip, lsr #26 │ │ │ │ + addseq ip, r1, sl, lsl ip │ │ │ │ + addseq ip, r1, ip, asr #24 │ │ │ │ + addseq fp, r1, r0, lsl #25 │ │ │ │ + @ instruction: 0x00921cf0 │ │ │ │ + @ instruction: 0x0091baf0 │ │ │ │ + addseq ip, r1, r2, lsr ip │ │ │ │ + addseq fp, r1, sl, lsr ip │ │ │ │ + addseq r1, r2, sl, lsr #25 │ │ │ │ + addseq fp, r1, r6, lsl #24 │ │ │ │ + addseq r1, r2, r6, ror ip │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb92504 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf812f7ff │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -36644,16 +36644,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 9, cr15, cr10, cr3, {7} │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7e34478 │ │ │ │ blls bb08c │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq fp, r1, ip, ror #22 │ │ │ │ - @ instruction: 0x00921bdc │ │ │ │ + addseq fp, r1, r0, ror fp │ │ │ │ + addseq r1, r2, r0, ror #23 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb92550 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r9], r0 @ │ │ │ │ ldmdbmi r8, {r0, r2, r3, r9, sl, lr} │ │ │ │ ldrbtmi r4, [r9], #-1540 @ 0xfffff9fc │ │ │ │ andcc lr, r6, #3358720 @ 0x334000 │ │ │ │ @@ -36675,17 +36675,17 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 5, cr15, cr12, cr3, {7} │ │ │ │ stmdbls r6, {r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7e34478 │ │ │ │ blls 1fb010 >::_M_default_append(unsigned int)@@Base+0x3f820> │ │ │ │ andlt r4, r9, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addseq r9, r1, r2, lsl #25 │ │ │ │ - @ instruction: 0x0091baf0 │ │ │ │ - addseq r1, r2, r0, ror #22 │ │ │ │ + addseq r9, r1, r6, lsl #25 │ │ │ │ + @ instruction: 0x0091baf4 │ │ │ │ + addseq r1, r2, r4, ror #22 │ │ │ │ andeq r0, r0, r0 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb925d8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @@ -36707,16 +36707,16 @@ │ │ │ │ ldrbtmi r0, [fp], #-276 @ 0xfffffeec │ │ │ │ @ instruction: 0xf7e10092 │ │ │ │ @ instruction: 0xf04ff863 │ │ │ │ strdcs r3, [r1], -pc @ │ │ │ │ movwcc lr, #31172 @ 0x79c4 │ │ │ │ movwcc lr, #39364 @ 0x99c4 │ │ │ │ ldclt 0, cr11, [r0, #-12]! │ │ │ │ - addseq ip, r1, r8, lsl #21 │ │ │ │ - addseq ip, r1, sl, ror #20 │ │ │ │ + addseq ip, r1, ip, lsl #21 │ │ │ │ + addseq ip, r1, lr, ror #20 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb9264c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 57f3f4 │ │ │ │ blmi 5a7668 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -36736,15 +36736,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf7dabd10 │ │ │ │ svclt 0x0000ef56 │ │ │ │ @ instruction: 0x009f2cf2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r1, r0, lsl sl │ │ │ │ + addseq ip, r1, r4, lsl sl │ │ │ │ addseq r2, pc, r0, asr #25 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 476978 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 12, cr15, cr0, cr12, {6} │ │ │ │ @ instruction: 0x4604b0b7 │ │ │ │ @@ -36923,17 +36923,17 @@ │ │ │ │ @ instruction: 0xf1a89b14 │ │ │ │ tstls r5, #4, 18 @ 0x10000 │ │ │ │ @ instruction: 0xf8cd469a │ │ │ │ blge a9b980 │ │ │ │ ldrdhi pc, [r0], #-141 @ 0xffffff73 @ │ │ │ │ blge a603dc │ │ │ │ subslt pc, r8, sp, asr #17 │ │ │ │ - blge a203e0 │ │ │ │ + blge a203e0 │ │ │ │ tstpl sp, sp, asr #19 │ │ │ │ - blge 9e03e4 │ │ │ │ + blge 9e03e4 │ │ │ │ blge 9a03e4 │ │ │ │ blge 9603e4 │ │ │ │ blge 9203e4 │ │ │ │ blge b603e4 │ │ │ │ blge ae0408 │ │ │ │ rsb r9, sl, r2, lsl r3 │ │ │ │ @ instruction: 0xf584f209 │ │ │ │ @@ -36980,15 +36980,15 @@ │ │ │ │ blvc b76edc │ │ │ │ eorge pc, r4, r3, asr #17 │ │ │ │ @ instruction: 0xeeb09b23 │ │ │ │ tstpls r4, #72704 @ p-variant is OBSOLETE @ 0x11c00 │ │ │ │ tstls r5, #36, 22 @ 0x9000 │ │ │ │ tstmi lr, #10240 @ 0x2800 │ │ │ │ blls 9afc94 │ │ │ │ - blls 9e7cf0 │ │ │ │ + blls 9e7cf0 │ │ │ │ @ instruction: 0xf0402b00 │ │ │ │ blls 5dc708 │ │ │ │ adcmi r3, fp, #8, 14 @ 0x200000 │ │ │ │ orrshi pc, sl, #0 │ │ │ │ @ instruction: 0xf85946aa │ │ │ │ @ instruction: 0xf8966f04 │ │ │ │ @ instruction: 0xf0033181 │ │ │ │ @@ -37104,15 +37104,15 @@ │ │ │ │ andls sp, sl, sp │ │ │ │ ldmdami fp!, {r0, r2, r5, r6, r7, r8, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ffff99f0 │ │ │ │ stmdbls sl, {r0, r3, r4, r5, fp, lr} │ │ │ │ @ instruction: 0xf7e34478 │ │ │ │ bls 2fa954 >::resize(unsigned int)@@Base+0x15d70> │ │ │ │ - blls 9f3ccc │ │ │ │ + blls 9f3ccc │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ blls 9675ac │ │ │ │ @ instruction: 0xf43f2b00 │ │ │ │ cdp 14, 11, cr10, cr4, cr8, {6} │ │ │ │ vsqrt.f64 d27, d12 │ │ │ │ vmov.i16 d15, #0 @ 0x0000 │ │ │ │ stmdavs r3!, {r4, r5, r7, pc}^ │ │ │ │ @@ -37145,28 +37145,28 @@ │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ vmov.f64 d10, #16 @ 0x40800000 4.0 │ │ │ │ ldrb sl, [lr, #-2890] @ 0xfffff4b6 │ │ │ │ ... │ │ │ │ addseq r2, pc, r2, ror ip @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, pc, r8, asr fp @ │ │ │ │ - addseq ip, r1, lr, ror r8 │ │ │ │ - addseq r1, r2, r8, asr #17 │ │ │ │ - addseq ip, r1, r2, lsr #16 │ │ │ │ - @ instruction: 0x0091c7fc │ │ │ │ - @ instruction: 0x0091c7ba │ │ │ │ - addseq ip, r1, sl, asr #15 │ │ │ │ - addseq r1, r2, r2, lsl r8 │ │ │ │ - addseq ip, r1, ip, ror #14 │ │ │ │ - addseq ip, r1, r4, ror r7 │ │ │ │ - addseq r1, r2, r0, asr #15 │ │ │ │ - addseq ip, r1, r2, lsl #11 │ │ │ │ - addseq r1, r2, lr, asr #11 │ │ │ │ - addseq ip, r1, r8, asr r4 │ │ │ │ - addseq r1, r2, r4, lsr #9 │ │ │ │ + addseq ip, r1, r2, lsl #17 │ │ │ │ + addseq r1, r2, ip, asr #17 │ │ │ │ + addseq ip, r1, r6, lsr #16 │ │ │ │ + addseq ip, r1, r0, lsl #16 │ │ │ │ + @ instruction: 0x0091c7be │ │ │ │ + addseq ip, r1, lr, asr #15 │ │ │ │ + addseq r1, r2, r6, lsl r8 │ │ │ │ + addseq ip, r1, r0, ror r7 │ │ │ │ + addseq ip, r1, r8, ror r7 │ │ │ │ + addseq r1, r2, r4, asr #15 │ │ │ │ + addseq ip, r1, r6, lsl #11 │ │ │ │ + @ instruction: 0x009215d2 │ │ │ │ + addseq ip, r1, ip, asr r4 │ │ │ │ + addseq r1, r2, r8, lsr #9 │ │ │ │ andcs r2, r4, #67108864 @ 0x4000000 │ │ │ │ strtmi r4, [r0], -r1, asr #12 │ │ │ │ pld [r2, #513] @ 0x201 │ │ │ │ blvc 6771d4 │ │ │ │ ldc 8, cr2, [sp, #4] │ │ │ │ @ instruction: 0xf43f6b1a │ │ │ │ andls sl, sl, r8, asr pc │ │ │ │ @@ -37254,15 +37254,15 @@ │ │ │ │ tstls r5, #4, 20 @ 0x4000 │ │ │ │ @ instruction: 0xf8cd461f │ │ │ │ blge a9be8c │ │ │ │ ldrdhi pc, [r0], #-141 @ 0xffffff73 @ │ │ │ │ blge a60908 │ │ │ │ tstls r0, #-2147483642 @ 0x80000006 │ │ │ │ ldrls sl, [r8, #-2855] @ 0xfffff4d9 │ │ │ │ - blge 9e090c │ │ │ │ + blge 9e090c │ │ │ │ blge 9a090c │ │ │ │ blge 96090c │ │ │ │ blge 92090c │ │ │ │ blge b6090c │ │ │ │ blge ae0930 │ │ │ │ adds r9, pc, r2, lsl r3 @ │ │ │ │ vmvn.i32 d4, #1879048192 @ 0x70000000 │ │ │ │ @@ -37361,22 +37361,22 @@ │ │ │ │ ldrbtmi r4, [r8], #-2061 @ 0xfffff7f3 │ │ │ │ @ instruction: 0xf7e3300c │ │ │ │ stmdami ip, {r0, r2, r3, r4, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2314 @ 0xfffff6f6 │ │ │ │ @ instruction: 0xf9b8f7e3 │ │ │ │ ldr r9, [r5], sl, lsl #20 │ │ │ │ ... │ │ │ │ - addseq ip, r1, r4, asr #6 │ │ │ │ - umullseq r1, r2, r0, r3 │ │ │ │ - addseq ip, r1, r8, lsr #6 │ │ │ │ - addseq r1, r2, r4, ror r3 │ │ │ │ - addseq ip, r1, ip, lsl #6 │ │ │ │ - addseq r1, r2, r8, asr r3 │ │ │ │ - addseq ip, r1, r6, asr r0 │ │ │ │ - addseq r1, r2, r2, lsr #1 │ │ │ │ + addseq ip, r1, r8, asr #6 │ │ │ │ + umullseq r1, r2, r4, r3 │ │ │ │ + addseq ip, r1, ip, lsr #6 │ │ │ │ + addseq r1, r2, r8, ror r3 │ │ │ │ + addseq ip, r1, r0, lsl r3 │ │ │ │ + addseq r1, r2, ip, asr r3 │ │ │ │ + addseq ip, r1, sl, asr r0 │ │ │ │ + addseq r1, r2, r6, lsr #1 │ │ │ │ stc 8, cr6, [sp, #396] @ 0x18c │ │ │ │ @ instruction: 0xf5037b16 │ │ │ │ ldc 3, cr6, [r3, #-704] @ 0xfffffd40 │ │ │ │ vadd.f64 d0, d9, d2 │ │ │ │ @ instruction: 0xf7da0b00 │ │ │ │ mrc 15, 1, lr, cr9, cr4, {2} │ │ │ │ vldr d0, [sp, #256] @ 0x100 │ │ │ │ @@ -37590,43 +37590,43 @@ │ │ │ │ @ instruction: 0xfff4f7e2 │ │ │ │ @ instruction: 0xf7ff462a │ │ │ │ @ instruction: 0xf7dab9f7 │ │ │ │ cdp 8, 11, cr14, cr0, cr8, {5} │ │ │ │ @ instruction: 0xf7ff8b4d │ │ │ │ svclt 0x0000b9dc │ │ │ │ ... │ │ │ │ - addseq fp, r1, sl, lsl #30 │ │ │ │ - addseq r0, r2, r6, asr pc │ │ │ │ - addseq fp, r1, r6, lsr lr │ │ │ │ - addseq r0, r2, r2, lsl #29 │ │ │ │ - @ instruction: 0x009183b0 │ │ │ │ - @ instruction: 0x0091bdbe │ │ │ │ - addseq r0, r2, sl, lsl #28 │ │ │ │ - addseq fp, r1, lr, ror sp │ │ │ │ - addseq r0, r2, sl, asr #27 │ │ │ │ - addseq fp, r1, r2, lsl #26 │ │ │ │ - addseq r0, r2, lr, asr #26 │ │ │ │ - addseq fp, r1, lr, asr #25 │ │ │ │ - addseq r0, r2, sl, lsl sp │ │ │ │ + addseq fp, r1, lr, lsl #30 │ │ │ │ + addseq r0, r2, sl, asr pc │ │ │ │ + addseq fp, r1, sl, lsr lr │ │ │ │ + addseq r0, r2, r6, lsl #29 │ │ │ │ + @ instruction: 0x009183b4 │ │ │ │ + addseq fp, r1, r2, asr #27 │ │ │ │ + addseq r0, r2, lr, lsl #28 │ │ │ │ + addseq fp, r1, r2, lsl #27 │ │ │ │ + addseq r0, r2, lr, asr #27 │ │ │ │ + addseq fp, r1, r6, lsl #26 │ │ │ │ + addseq r0, r2, r2, asr sp │ │ │ │ + @ instruction: 0x0091bcd2 │ │ │ │ + addseq r0, r2, lr, lsl sp │ │ │ │ ldrtmi r4, [r1], -lr, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff06f7e2 │ │ │ │ @ instruction: 0xf04f480c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xffc0f7e2 │ │ │ │ blt 13fa260 │ │ │ │ ldrsbtcc pc, [r0], r0 @ │ │ │ │ ldrdcs pc, [r0], #131 @ 0x83 @ │ │ │ │ @ instruction: 0xf6bf2a00 │ │ │ │ ldc 14, cr10, [pc, #828] @ 3c5b0 │ │ │ │ strb r0, [sp], r2, lsl #22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq fp, r1, r8, ror #24 │ │ │ │ - @ instruction: 0x00920cb2 │ │ │ │ + addseq fp, r1, ip, ror #24 │ │ │ │ + @ instruction: 0x00920cb6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb93494 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi fec401dc │ │ │ │ blmi fec684bc │ │ │ │ ldrbtmi r4, [sl], #-1543 @ 0xfffff9f9 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -37801,57 +37801,57 @@ │ │ │ │ ldmdami r0!, {r0, r1, r3, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ cdp2 7, 4, cr15, cr6, cr2, {7} │ │ │ │ @ instruction: 0xf7d9e6ea │ │ │ │ svclt 0x0000eefc │ │ │ │ addseq r1, pc, sl, lsr #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0091bbd2 │ │ │ │ - addseq fp, r1, r8, ror #23 │ │ │ │ - addseq fp, r1, r6, lsl #24 │ │ │ │ + @ instruction: 0x0091bbd6 │ │ │ │ + addseq fp, r1, ip, ror #23 │ │ │ │ + addseq fp, r1, sl, lsl #24 │ │ │ │ andeq r0, r0, r5, lsl #6 │ │ │ │ - umullseq fp, r1, sl, fp │ │ │ │ - addseq r0, r2, r6, ror #23 │ │ │ │ + umullseq fp, r1, lr, fp │ │ │ │ + addseq r0, r2, sl, ror #23 │ │ │ │ addseq r1, pc, ip, lsl lr @ │ │ │ │ - addseq fp, r1, r6, ror #22 │ │ │ │ - @ instruction: 0x00920bb2 │ │ │ │ + addseq fp, r1, sl, ror #22 │ │ │ │ + @ instruction: 0x00920bb6 │ │ │ │ @ instruction: 0xfffff0d9 │ │ │ │ @ instruction: 0xfffff04f │ │ │ │ - addseq fp, r1, r8, lsr #22 │ │ │ │ - addseq r0, r2, r4, ror fp │ │ │ │ - addseq fp, r1, lr, lsl #22 │ │ │ │ - addseq r0, r2, sl, asr fp │ │ │ │ + addseq fp, r1, ip, lsr #22 │ │ │ │ + addseq r0, r2, r8, ror fp │ │ │ │ + addseq fp, r1, r2, lsl fp │ │ │ │ + addseq r0, r2, lr, asr fp │ │ │ │ @ instruction: 0xfffff00d │ │ │ │ @ instruction: 0xfffff0e3 │ │ │ │ - @ instruction: 0x0091bad0 │ │ │ │ - addseq r0, r2, ip, lsl fp │ │ │ │ - @ instruction: 0x0091bab6 │ │ │ │ - addseq r0, r2, r2, lsl #22 │ │ │ │ - @ instruction: 0x0091baf6 │ │ │ │ - addseq fp, r1, ip, asr #22 │ │ │ │ - addseq fp, r1, lr, ror sl │ │ │ │ - addseq r0, r2, sl, asr #21 │ │ │ │ - addseq fp, r1, r4, asr #22 │ │ │ │ - umullseq fp, r1, lr, fp │ │ │ │ - addseq fp, r1, r4, asr #20 │ │ │ │ - umullseq r0, r2, r0, sl │ │ │ │ - addseq fp, r1, r6, lsr #20 │ │ │ │ - addseq r0, r2, r0, ror sl │ │ │ │ - addseq fp, r1, r2, ror fp │ │ │ │ - addseq fp, r1, r8, ror #23 │ │ │ │ - addseq fp, r1, ip, ror #19 │ │ │ │ - addseq r0, r2, r8, lsr sl │ │ │ │ - @ instruction: 0x0091bbd2 │ │ │ │ - @ instruction: 0x0091bbfc │ │ │ │ - addseq fp, r1, lr, lsr #19 │ │ │ │ - @ instruction: 0x009209fa │ │ │ │ - @ instruction: 0x0091bbf4 │ │ │ │ - addseq fp, r1, r6, lsr ip │ │ │ │ - addseq fp, r1, r2, ror r9 │ │ │ │ - @ instruction: 0x009209be │ │ │ │ + @ instruction: 0x0091bad4 │ │ │ │ + addseq r0, r2, r0, lsr #22 │ │ │ │ + @ instruction: 0x0091baba │ │ │ │ + addseq r0, r2, r6, lsl #22 │ │ │ │ + @ instruction: 0x0091bafa │ │ │ │ + addseq fp, r1, r0, asr fp │ │ │ │ + addseq fp, r1, r2, lsl #21 │ │ │ │ + addseq r0, r2, lr, asr #21 │ │ │ │ + addseq fp, r1, r8, asr #22 │ │ │ │ + addseq fp, r1, r2, lsr #23 │ │ │ │ + addseq fp, r1, r8, asr #20 │ │ │ │ + umullseq r0, r2, r4, sl │ │ │ │ + addseq fp, r1, sl, lsr #20 │ │ │ │ + addseq r0, r2, r4, ror sl │ │ │ │ + addseq fp, r1, r6, ror fp │ │ │ │ + addseq fp, r1, ip, ror #23 │ │ │ │ + @ instruction: 0x0091b9f0 │ │ │ │ + addseq r0, r2, ip, lsr sl │ │ │ │ + @ instruction: 0x0091bbd6 │ │ │ │ + addseq fp, r1, r0, lsl #24 │ │ │ │ + @ instruction: 0x0091b9b2 │ │ │ │ + @ instruction: 0x009209fe │ │ │ │ + @ instruction: 0x0091bbf8 │ │ │ │ + addseq fp, r1, sl, lsr ip │ │ │ │ + addseq fp, r1, r6, ror r9 │ │ │ │ + addseq r0, r2, r2, asr #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb93818 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 1, pc, cr4, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -37861,16 +37861,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r0, #-904] @ 0xfffffc78 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7e24478 │ │ │ │ blls bbd78 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq fp, r1, ip, ror r8 │ │ │ │ - addseq r0, r2, r8, asr #17 │ │ │ │ + addseq fp, r1, r0, lsl #17 │ │ │ │ + addseq r0, r2, ip, asr #17 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb93864 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ ldmdbmi r1, {r2, r3, r9, sl, lr} │ │ │ │ stmib sp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @ instruction: 0xf1c03200 │ │ │ │ @@ -37885,15 +37885,15 @@ │ │ │ │ bvs 10df04 │ │ │ │ blls 1946ec │ │ │ │ @ instruction: 0x461ab113 │ │ │ │ andsvs r6, r3, r3, asr #20 │ │ │ │ andlt r2, r2, r1 │ │ │ │ stmibvs r1, {r4, r8, sl, fp, ip, sp, pc} │ │ │ │ @ instruction: 0xe7ec6011 │ │ │ │ - addseq fp, r1, ip, lsl #17 │ │ │ │ + umullseq fp, r1, r0, r8 │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb938c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 73f66c │ │ │ │ stcmi 2, cr15, [ip, #-692] @ 0xfffffd4c │ │ │ │ @ instruction: 0x46044b1b │ │ │ │ @@ -37921,15 +37921,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ stcmi 2, cr15, [ip, #-52] @ 0xffffffcc │ │ │ │ @ instruction: 0xf7d9bd30 │ │ │ │ svclt 0x0000ee0c │ │ │ │ addseq r1, pc, r8, ror sl @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umullseq r2, r2, lr, lr @ │ │ │ │ + addseq r2, r2, r2, lsr #29 │ │ │ │ addseq r1, pc, lr, lsr #20 │ │ │ │ rsbsle r2, r5, r0, lsl #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r0], r3, lsl #1 │ │ │ │ @@ -38156,21 +38156,21 @@ │ │ │ │ ldclt 0, cr3, [r8, #-1020]! @ 0xfffffc04 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - addseq fp, r1, r2, asr #14 │ │ │ │ - addseq fp, r1, r2, ror #13 │ │ │ │ - addseq pc, r7, r0, lsr #11 │ │ │ │ + addseq fp, r1, r6, asr #14 │ │ │ │ + addseq fp, r1, r6, ror #13 │ │ │ │ + addseq pc, r7, r4, lsr #11 │ │ │ │ vmla.i8 d20, d0, d2 │ │ │ │ ldrbtmi r1, [r9], #-669 @ 0xfffffd63 │ │ │ │ ldclt 7, cr15, [r6], {220} @ 0xdc │ │ │ │ - addseq fp, r1, r2, lsl #13 │ │ │ │ + addseq fp, r1, r6, lsl #13 │ │ │ │ @ instruction: 0xf8d36983 │ │ │ │ ldrbmi r0, [r0, -r4, asr #7]! │ │ │ │ cdpvs 1, 4, cr11, cr3, cr0, {2} │ │ │ │ mcrvs 1, 0, fp, cr3, cr3, {1} │ │ │ │ cdpvs 1, 8, cr11, cr0, cr3, {1} │ │ │ │ svclt 0x00183800 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ @@ -38255,17 +38255,17 @@ │ │ │ │ stmdbmi r8, {r4, r5, r6, r8, r9, sl, lr} │ │ │ │ vmulvs.f32 s21, s0, s14 │ │ │ │ @ instruction: 0xf0bd4479 │ │ │ │ strb pc, [r7, r3, lsl #15]! @ │ │ │ │ bl 1afabe0 │ │ │ │ umullseq r1, pc, r2, r5 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0096d3b6 │ │ │ │ + @ instruction: 0x0096d3ba │ │ │ │ addseq r1, pc, r0, lsl #10 │ │ │ │ - addseq sp, r6, r8, lsl #7 │ │ │ │ + addseq sp, r6, ip, lsl #7 │ │ │ │ vst3.8 {d27-d29}, [pc], lr │ │ │ │ ldrlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bicseq pc, r4, #204, 16 @ 0xcc0000 │ │ │ │ @ instruction: 0xf6ad492e │ │ │ │ blmi bd0138 │ │ │ │ @ instruction: 0xf8dd4479 │ │ │ │ @@ -38311,15 +38311,15 @@ │ │ │ │ @ instruction: 0xf60dd105 │ │ │ │ pop {r2, r5, r8, sl, fp, lr} │ │ │ │ andlt r4, r3, r0, lsl r0 │ │ │ │ @ instruction: 0xf7d94770 │ │ │ │ svclt 0x0000eafc │ │ │ │ addseq r1, pc, r4, lsr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sp, r6, sl, asr #5 │ │ │ │ + addseq sp, r6, lr, asr #5 │ │ │ │ addseq r1, pc, r4, lsl r4 @ │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb93f74 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, asr #31 │ │ │ │ ldrmi r4, [r0], -r4, lsl #12 │ │ │ │ blmi fcf678 │ │ │ │ @@ -38382,19 +38382,19 @@ │ │ │ │ @ instruction: 0xe7e530ff │ │ │ │ stmdals r5, {r0, r5, r6, r9, sl, fp, sp, lr} │ │ │ │ @ instruction: 0xf6e6f0bd │ │ │ │ @ instruction: 0xf7d9e7d8 │ │ │ │ svclt 0x0000ea6e │ │ │ │ addseq r1, pc, r6, asr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r1, ip, asr #7 │ │ │ │ - addseq fp, r1, ip, asr r3 │ │ │ │ + @ instruction: 0x0091b3d0 │ │ │ │ + addseq fp, r1, r0, ror #6 │ │ │ │ addseq r1, pc, r4, lsl r3 @ │ │ │ │ - addseq fp, r1, r2, asr r3 │ │ │ │ - addseq pc, r7, r0, lsl r2 @ │ │ │ │ + addseq fp, r1, r6, asr r3 │ │ │ │ + addseq pc, r7, r4, lsl r2 @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 200e8e8 │ │ │ │ blmi 200e910 │ │ │ │ addlt r4, r8, sl, ror r4 │ │ │ │ @@ -38490,15 +38490,15 @@ │ │ │ │ @ instruction: 0xf7e2300c │ │ │ │ stmdami fp!, {r0, r1, r5, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf8def7e2 │ │ │ │ bmi ab503c │ │ │ │ ldrbtmi r4, [sl], #-1600 @ 0xfffff9c0 │ │ │ │ ldc2 7, cr15, [r8, #1020]! @ 0x3fc │ │ │ │ - bmi a06838 │ │ │ │ + bmi a06838 │ │ │ │ ldrbtmi r4, [sl], #-2844 @ 0xfffff4e4 │ │ │ │ ldmdavs sl, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ subsmi r9, sl, r7, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ ldrtmi sp, [r0], -fp, lsr #2 │ │ │ │ pop {r3, ip, sp, pc} │ │ │ │ bmi 89f010 │ │ │ │ @@ -38521,29 +38521,29 @@ │ │ │ │ ldmdami r4, {r0, r1, r2, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf8a2f7e2 │ │ │ │ @ instruction: 0xf7d9e7c9 │ │ │ │ svclt 0x0000e958 │ │ │ │ addseq r1, pc, r0, lsr #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r1, r2, ror r2 │ │ │ │ - addseq fp, r1, r8, ror r2 │ │ │ │ - @ instruction: 0x0091b1f0 │ │ │ │ - addseq pc, r1, sl, asr #30 │ │ │ │ - @ instruction: 0x0091b1bc │ │ │ │ - addseq pc, r1, r8, lsl pc @ │ │ │ │ - umullseq fp, r1, r2, r1 │ │ │ │ - addseq pc, r1, lr, ror #29 │ │ │ │ + addseq fp, r1, r6, ror r2 │ │ │ │ + addseq fp, r1, ip, ror r2 │ │ │ │ + @ instruction: 0x0091b1f4 │ │ │ │ + addseq pc, r1, lr, asr #30 │ │ │ │ + addseq fp, r1, r0, asr #3 │ │ │ │ + addseq pc, r1, ip, lsl pc @ │ │ │ │ umullseq fp, r1, r6, r1 │ │ │ │ + @ instruction: 0x0091fef2 │ │ │ │ + umullseq fp, r1, sl, r1 │ │ │ │ addseq r1, pc, r6, lsl r1 @ │ │ │ │ - addseq r7, r5, r8, asr #13 │ │ │ │ - addseq fp, r1, r4, lsr r1 │ │ │ │ - umullseq pc, r1, r0, lr @ │ │ │ │ - addseq fp, r1, sl, lsl r1 │ │ │ │ - addseq pc, r1, r6, ror lr @ │ │ │ │ + addseq r7, r5, ip, asr #13 │ │ │ │ + addseq fp, r1, r8, lsr r1 │ │ │ │ + umullseq pc, r1, r4, lr @ │ │ │ │ + addseq fp, r1, lr, lsl r1 │ │ │ │ + addseq pc, r1, sl, ror lr @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq ff27b428 │ │ │ │ bmi 178e94c │ │ │ │ blmi 178e978 │ │ │ │ @ instruction: 0xf2ad447a │ │ │ │ @@ -38636,30 +38636,30 @@ │ │ │ │ @ instruction: 0xf7e1300c │ │ │ │ ldmdami r4, {r0, r1, r2, r3, r4, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7e14478 │ │ │ │ @ instruction: 0xe7a6ffbb │ │ │ │ ldmda r0!, {r0, r3, r4, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq r1, pc, ip, asr #32 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq fp, r1, ip, lsl #1 │ │ │ │ umullseq fp, r1, r0, r0 │ │ │ │ - addseq lr, r6, lr, asr r6 │ │ │ │ - addseq fp, r1, r0, rrx │ │ │ │ - @ instruction: 0x0091affe │ │ │ │ - addseq pc, r1, r8, asr sp @ │ │ │ │ + umullseq fp, r1, r4, r0 │ │ │ │ + addseq lr, r6, r2, ror #12 │ │ │ │ + addseq fp, r1, r4, rrx │ │ │ │ + addseq fp, r1, r2 │ │ │ │ + addseq pc, r1, ip, asr sp @ │ │ │ │ addseq r0, pc, sl, lsl #31 │ │ │ │ - addseq r6, r4, lr, lsr #18 │ │ │ │ - addseq sl, r1, r8, ror #31 │ │ │ │ + addseq r6, r4, r2, lsr r9 │ │ │ │ addseq sl, r1, ip, ror #31 │ │ │ │ - addseq r7, r5, r0, lsl r5 │ │ │ │ - addseq sl, r1, sl, ror #30 │ │ │ │ - addseq sl, r1, r4, ror #30 │ │ │ │ - addseq pc, r1, r0, asr #25 │ │ │ │ - addseq sl, r1, sl, asr #30 │ │ │ │ - addseq lr, r7, r8, lsl #28 │ │ │ │ + @ instruction: 0x0091aff0 │ │ │ │ + addseq r7, r5, r4, lsl r5 │ │ │ │ + addseq sl, r1, lr, ror #30 │ │ │ │ + addseq sl, r1, r8, ror #30 │ │ │ │ + addseq pc, r1, r4, asr #25 │ │ │ │ + addseq sl, r1, lr, asr #30 │ │ │ │ + addseq lr, r7, ip, lsl #28 │ │ │ │ ldrlt fp, [r0], #-368 @ 0xfffffe90 │ │ │ │ cmplt r4, r4, asr #28 │ │ │ │ teqlt r4, r4, lsl #28 │ │ │ │ ldrdgt pc, [r8], #-128 @ 0xffffff80 @ │ │ │ │ svceq 0x0000f1bc │ │ │ │ ldclt 0, cr13, [r0], {1} │ │ │ │ andcs lr, r1, sl, lsl #14 │ │ │ │ @@ -38726,19 +38726,19 @@ │ │ │ │ stmdami sl, {r0, r2, r3, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7e14478 │ │ │ │ @ instruction: 0xf04fff09 │ │ │ │ @ instruction: 0xe7e530ff │ │ │ │ svc 0x00bcf7d8 │ │ │ │ addseq r0, pc, sl, asr lr @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r1, lr, asr lr │ │ │ │ - @ instruction: 0x0091adf0 │ │ │ │ + addseq sl, r1, r2, ror #28 │ │ │ │ + @ instruction: 0x0091adf4 │ │ │ │ addseq r0, pc, r8, lsr #27 │ │ │ │ - addseq sl, r1, r6, ror #27 │ │ │ │ - addseq lr, r7, r4, lsr #25 │ │ │ │ + addseq sl, r1, sl, ror #27 │ │ │ │ + addseq lr, r7, r8, lsr #25 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi 1b8ec60 │ │ │ │ addlt r4, r7, sp, ror #22 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -38847,26 +38847,26 @@ │ │ │ │ ldmdami r1, {r0, r1, r3, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7e14478 │ │ │ │ @ instruction: 0xe79ffe15 │ │ │ │ mcr 7, 6, pc, cr10, cr8, {6} @ │ │ │ │ addseq r0, pc, r0, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r1, r8, lsr #27 │ │ │ │ - addseq pc, r4, r0, ror r1 @ │ │ │ │ - addseq sl, r1, r4, asr #26 │ │ │ │ - addseq sl, r1, r0, asr #25 │ │ │ │ - addseq pc, r1, sl, lsl sl @ │ │ │ │ + addseq sl, r1, ip, lsr #27 │ │ │ │ + addseq pc, r4, r4, ror r1 @ │ │ │ │ + addseq sl, r1, r8, asr #26 │ │ │ │ + addseq sl, r1, r4, asr #25 │ │ │ │ + addseq pc, r1, lr, lsl sl @ │ │ │ │ addseq r0, pc, r8, asr #24 │ │ │ │ - addseq sl, r1, ip, ror #24 │ │ │ │ - addseq pc, r1, r8, asr #19 │ │ │ │ - addseq sl, r1, lr, lsl ip │ │ │ │ - addseq pc, r1, r8, ror r9 @ │ │ │ │ - addseq sl, r1, r2, lsl #24 │ │ │ │ - addseq pc, r1, ip, asr r9 @ │ │ │ │ + addseq sl, r1, r0, ror ip │ │ │ │ + addseq pc, r1, ip, asr #19 │ │ │ │ + addseq sl, r1, r2, lsr #24 │ │ │ │ + addseq pc, r1, ip, ror r9 @ │ │ │ │ + addseq sl, r1, r6, lsl #24 │ │ │ │ + addseq pc, r1, r0, ror #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi fe94f04c │ │ │ │ blmi fe94ee88 │ │ │ │ addlt r4, fp, sl, ror r4 │ │ │ │ @@ -39030,37 +39030,37 @@ │ │ │ │ bcc cf108 │ │ │ │ movweq pc, #355 @ 0x163 @ │ │ │ │ blx 7b88c │ │ │ │ @ instruction: 0xf7d8e787 │ │ │ │ svclt 0x0000ed5e │ │ │ │ addseq r0, pc, r0, asr #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r1, ip, lsr #23 │ │ │ │ - @ instruction: 0x0091abd6 │ │ │ │ - addseq sl, r1, r6, lsr #22 │ │ │ │ - addseq pc, r1, r0, lsl #17 │ │ │ │ - addseq sl, r1, r4, ror fp │ │ │ │ - addseq sl, r1, lr, ror fp │ │ │ │ - addseq sl, r1, r4, asr #21 │ │ │ │ - addseq sl, r1, r6, lsl fp │ │ │ │ - @ instruction: 0x0091aab4 │ │ │ │ - addseq sl, r1, sl, lsl #27 │ │ │ │ + @ instruction: 0x0091abb0 │ │ │ │ + @ instruction: 0x0091abda │ │ │ │ + addseq sl, r1, sl, lsr #22 │ │ │ │ + addseq pc, r1, r4, lsl #17 │ │ │ │ + addseq sl, r1, r8, ror fp │ │ │ │ + addseq sl, r1, r2, lsl #23 │ │ │ │ + addseq sl, r1, r8, asr #21 │ │ │ │ + addseq sl, r1, sl, lsl fp │ │ │ │ + @ instruction: 0x0091aab8 │ │ │ │ + addseq sl, r1, lr, lsl #27 │ │ │ │ addseq r0, pc, r6, lsr #19 │ │ │ │ - addseq sl, r1, r0, ror #19 │ │ │ │ - umullseq lr, r7, ip, r8 │ │ │ │ - addseq pc, r1, r6, lsr #14 │ │ │ │ - addseq sp, r6, sl, ror #31 │ │ │ │ - addseq r2, r5, r4, ror #5 │ │ │ │ - addseq sl, r1, r0, lsl sl │ │ │ │ - addseq sl, r1, lr, lsl #20 │ │ │ │ - addseq sl, r1, r2, asr r9 │ │ │ │ - addseq pc, r1, ip, lsr #13 │ │ │ │ - addseq sp, r6, r0, ror pc │ │ │ │ - addseq r2, r5, sl, ror #4 │ │ │ │ - @ instruction: 0x0091a9be │ │ │ │ + addseq sl, r1, r4, ror #19 │ │ │ │ + addseq lr, r7, r0, lsr #17 │ │ │ │ + addseq pc, r1, sl, lsr #14 │ │ │ │ + addseq sp, r6, lr, ror #31 │ │ │ │ + addseq r2, r5, r8, ror #5 │ │ │ │ + addseq sl, r1, r4, lsl sl │ │ │ │ + addseq sl, r1, r2, lsl sl │ │ │ │ + addseq sl, r1, r6, asr r9 │ │ │ │ + @ instruction: 0x0091f6b0 │ │ │ │ + addseq sp, r6, r4, ror pc │ │ │ │ + addseq r2, r5, lr, ror #4 │ │ │ │ + addseq sl, r1, r2, asr #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ beq 79fd8 │ │ │ │ svclt 0x00ccb085 │ │ │ │ andcs r2, r0, #268435456 @ 0x10000000 │ │ │ │ @@ -39145,23 +39145,23 @@ │ │ │ │ @ instruction: 0xf7e1300c │ │ │ │ stmdami sp, {r0, r2, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7e14478 │ │ │ │ @ instruction: 0xf04ffbbf │ │ │ │ strdlt r3, [r5], -pc @ │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addseq sl, r1, ip, ror #17 │ │ │ │ @ instruction: 0x0091a8f0 │ │ │ │ - @ instruction: 0x0091a8f6 │ │ │ │ - addseq sl, r1, ip, lsl #15 │ │ │ │ - addseq pc, r1, r6, ror #9 │ │ │ │ - addseq sl, r1, r4, lsr #16 │ │ │ │ - addseq sl, r1, r6, asr #16 │ │ │ │ - addseq sl, r1, r6, asr r7 │ │ │ │ - @ instruction: 0x0091f4b0 │ │ │ │ + @ instruction: 0x0091a8f4 │ │ │ │ + @ instruction: 0x0091a8fa │ │ │ │ + umullseq sl, r1, r0, r7 │ │ │ │ + addseq pc, r1, sl, ror #9 │ │ │ │ + addseq sl, r1, r8, lsr #16 │ │ │ │ + addseq sl, r1, sl, asr #16 │ │ │ │ + addseq sl, r1, sl, asr r7 │ │ │ │ + @ instruction: 0x0091f4b4 │ │ │ │ vst3.8 {d27-d29}, [pc], ip │ │ │ │ ldrlt r5, [r0, #-3200]! @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bicseq pc, r0, #204, 16 @ 0xcc0000 │ │ │ │ ldmdbmi r7!, {r0, r2, r3, r9, sl, lr} │ │ │ │ @ instruction: 0xf6ad4b37 │ │ │ │ ldrbtmi r4, [r9], #-3364 @ 0xfffff2dc │ │ │ │ @@ -39216,18 +39216,18 @@ │ │ │ │ bge 20ff94 >::_M_default_append(unsigned int)@@Base+0x547a4> │ │ │ │ ldrbtmi r6, [r9], #-3680 @ 0xfffff1a0 │ │ │ │ @ instruction: 0xf002f0bd │ │ │ │ @ instruction: 0xf7d8e7e7 │ │ │ │ svclt 0x0000ebea │ │ │ │ addseq r0, pc, r2, lsr #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r1, ip, lsr #15 │ │ │ │ - @ instruction: 0x0096c4b4 │ │ │ │ + @ instruction: 0x0091a7b0 │ │ │ │ + @ instruction: 0x0096c4b8 │ │ │ │ @ instruction: 0x009f05fe │ │ │ │ - addseq ip, r6, r6, lsl #9 │ │ │ │ + addseq ip, r6, sl, lsl #9 │ │ │ │ vst3.8 {d27-d29}, [pc], lr │ │ │ │ ldrlt r5, [r0, #-3200] @ 0xfffff380 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bicseq pc, r4, #204, 16 @ 0xcc0000 │ │ │ │ @ instruction: 0xf6ad4932 │ │ │ │ blmi cd1040 │ │ │ │ @ instruction: 0xf8dd4479 │ │ │ │ @@ -39277,40 +39277,40 @@ │ │ │ │ mrsle r0, SP_abt │ │ │ │ stcmi 6, cr15, [r4, #-52]! @ 0xffffffcc │ │ │ │ @ instruction: 0x4010e8bd │ │ │ │ ldrbmi fp, [r0, -r3]! │ │ │ │ bl 1bfbbd4 │ │ │ │ umullseq r0, pc, ip, r5 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r1, r6, lsr #13 │ │ │ │ - @ instruction: 0x0096c3b0 │ │ │ │ + addseq sl, r1, sl, lsr #13 │ │ │ │ + @ instruction: 0x0096c3b4 │ │ │ │ @ instruction: 0x009f04fa │ │ │ │ cdpvs 1, 4, cr11, cr2, cr8, {2} │ │ │ │ mcrvs 1, 0, fp, cr2, cr10, {1} │ │ │ │ cdpvs 1, 8, cr11, cr3, cr10, {1} │ │ │ │ bmi ea104 │ │ │ │ @ instruction: 0xf7fe447a │ │ │ │ ldrbmi fp, [r0, -r1, lsl #31]! │ │ │ │ - @ instruction: 0x0091a5f0 │ │ │ │ + @ instruction: 0x0091a5f4 │ │ │ │ @ instruction: 0xb1504694 │ │ │ │ cmplt r2, r2, asr #28 │ │ │ │ teqlt r2, r2, lsl #28 │ │ │ │ smlawblt r3, r3, lr, r6 │ │ │ │ strbtmi r4, [r3], -r2, lsl #20 │ │ │ │ @ instruction: 0xf7fe447a │ │ │ │ @ instruction: 0x4770bf71 │ │ │ │ - @ instruction: 0x0091a5dc │ │ │ │ + addseq sl, r1, r0, ror #11 │ │ │ │ @ instruction: 0xb1504694 │ │ │ │ cmplt r2, r2, asr #28 │ │ │ │ teqlt r2, r2, lsl #28 │ │ │ │ smlawblt r3, r3, lr, r6 │ │ │ │ strbtmi r4, [r3], -r2, lsl #20 │ │ │ │ @ instruction: 0xf7fe447a │ │ │ │ ldrbmi fp, [r0, -r1, ror #30]! │ │ │ │ - addseq sl, r1, r8, asr #11 │ │ │ │ + addseq sl, r1, ip, asr #11 │ │ │ │ ldrlt fp, [r0, #-464] @ 0xfffffe30 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f0f8cc │ │ │ │ addlt r6, r2, r4, asr #28 │ │ │ │ mcrvs 1, 0, fp, cr4, cr4, {3} │ │ │ │ @ instruction: 0xf8d0b164 │ │ │ │ @@ -39318,15 +39318,15 @@ │ │ │ │ andle r0, r7, r0, lsl #30 │ │ │ │ ldmne r3, {r2, r3, r4, r7, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf8cd4a04 │ │ │ │ ldrbtmi ip, [sl], #-0 │ │ │ │ @ instruction: 0xff44f7fe │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ svclt 0x00004770 │ │ │ │ - umullseq sl, r1, r6, r5 │ │ │ │ + umullseq sl, r1, sl, r5 │ │ │ │ mcrvs 1, 2, fp, cr3, cr8, {7} │ │ │ │ cdpvs 1, 0, cr11, cr3, cr11, {7} │ │ │ │ mcrvs 1, 4, fp, cr3, cr11, {6} │ │ │ │ ldrlt fp, [r0, #-459] @ 0xfffffe35 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f0f8cc │ │ │ │ @@ -39336,15 +39336,15 @@ │ │ │ │ blne 719160 │ │ │ │ bl 18d9264 │ │ │ │ bmi 140d68 │ │ │ │ @ instruction: 0x3c00e9cd │ │ │ │ @ instruction: 0xf7fe447a │ │ │ │ andlt pc, r2, pc, lsl pc @ │ │ │ │ @ instruction: 0x4770bd10 │ │ │ │ - addseq sl, r1, r8, asr r5 │ │ │ │ + addseq sl, r1, ip, asr r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ strmi r4, [r4], -r5, asr #29 │ │ │ │ addslt r4, r1, r5, asr #17 │ │ │ │ ldcls 4, cr4, [sl, #-504] @ 0xfffffe08 │ │ │ │ @@ -39541,32 +39541,32 @@ │ │ │ │ stc2 7, cr15, [lr, #1016] @ 0x3f8 │ │ │ │ stmdbcs r0, {r2, r8, fp, ip, pc} │ │ │ │ svcge 0x0046f43f │ │ │ │ @ instruction: 0xf7d8e7ec │ │ │ │ svclt 0x0000e960 │ │ │ │ addseq r0, pc, r8, asr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r1, ip, lsr r4 │ │ │ │ - addseq sl, r1, r8, asr #7 │ │ │ │ - addseq pc, r1, r2, lsr #2 │ │ │ │ + addseq sl, r1, r0, asr #8 │ │ │ │ + addseq sl, r1, ip, asr #7 │ │ │ │ + addseq pc, r1, r6, lsr #2 │ │ │ │ addseq r0, pc, r0, asr r3 @ │ │ │ │ - @ instruction: 0x0094e7d6 │ │ │ │ - umullseq sl, r1, r4, r3 │ │ │ │ - addseq sl, r1, sl, lsr r3 │ │ │ │ - addseq sl, r1, ip, lsl #5 │ │ │ │ - addseq r6, r5, sl, lsl #16 │ │ │ │ - addseq sl, r1, sl, ror r3 │ │ │ │ - addseq sl, r1, ip, asr #4 │ │ │ │ - addseq lr, r7, r8, lsl #2 │ │ │ │ - umullseq lr, r1, r0, pc @ │ │ │ │ - @ instruction: 0x0091a1f8 │ │ │ │ - addseq sl, r1, sl, asr #4 │ │ │ │ - addseq sl, r1, ip, ror #3 │ │ │ │ - @ instruction: 0x009566ba │ │ │ │ - umullseq r6, r5, lr, r6 │ │ │ │ + @ instruction: 0x0094e7da │ │ │ │ + umullseq sl, r1, r8, r3 │ │ │ │ + addseq sl, r1, lr, lsr r3 │ │ │ │ + umullseq sl, r1, r0, r2 │ │ │ │ + addseq r6, r5, lr, lsl #16 │ │ │ │ + addseq sl, r1, lr, ror r3 │ │ │ │ + addseq sl, r1, r0, asr r2 │ │ │ │ + addseq lr, r7, ip, lsl #2 │ │ │ │ + umullseq lr, r1, r4, pc @ │ │ │ │ + @ instruction: 0x0091a1fc │ │ │ │ + addseq sl, r1, lr, asr #4 │ │ │ │ + @ instruction: 0x0091a1f0 │ │ │ │ + @ instruction: 0x009566be │ │ │ │ + addseq r6, r5, r2, lsr #13 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb952ec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ suble r2, r0, r0, lsl #16 │ │ │ │ strmi r6, [r4], -r6, asr #28 │ │ │ │ eorsle r2, ip, r0, lsl #28 │ │ │ │ @@ -39642,21 +39642,21 @@ │ │ │ │ movwls r2, #9036 @ 0x234c │ │ │ │ @ instruction: 0xf7fe447a │ │ │ │ ldr pc, [r2, r1, asr #25] │ │ │ │ @ instruction: 0x3110e9d4 │ │ │ │ blcc 86b58 │ │ │ │ mvnscc pc, r1, asr #2 │ │ │ │ svclt 0x0000e7e1 │ │ │ │ - ldrheq sl, [r1], r8 │ │ │ │ + ldrheq sl, [r1], ip │ │ │ │ + addseq sl, r1, r8, asr #32 │ │ │ │ + addseq lr, r1, r2, lsr #27 │ │ │ │ addseq sl, r1, r4, asr #32 │ │ │ │ - umullseq lr, r1, lr, sp │ │ │ │ - addseq sl, r1, r0, asr #32 │ │ │ │ - ldrsheq sl, [r1], lr │ │ │ │ - addseq sl, r1, r8, asr #1 │ │ │ │ - addseq sl, r1, ip, lsr #1 │ │ │ │ + addseq sl, r1, r2, lsl #2 │ │ │ │ + addseq sl, r1, ip, asr #1 │ │ │ │ + ldrheq sl, [r1], r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ @ instruction: 0x4692b093 │ │ │ │ stmcs r0, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf8df461d │ │ │ │ @@ -40201,69 +40201,69 @@ │ │ │ │ @ instruction: 0xf7e0300c │ │ │ │ ldmdami fp!, {r0, r2, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ blx fe07ca62 │ │ │ │ svclt 0x0000e491 │ │ │ │ addseq pc, lr, r2, ror #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00919eda │ │ │ │ - @ instruction: 0x00919ff4 │ │ │ │ - addseq sl, r1, r2, lsl r0 │ │ │ │ - @ instruction: 0x00919db2 │ │ │ │ - addseq lr, r1, ip, lsl #22 │ │ │ │ + @ instruction: 0x00919ede │ │ │ │ + @ instruction: 0x00919ff8 │ │ │ │ + addseq sl, r1, r6, lsl r0 │ │ │ │ + @ instruction: 0x00919db6 │ │ │ │ + addseq lr, r1, r0, lsl fp │ │ │ │ addseq pc, lr, lr, lsr sp @ │ │ │ │ - addseq r9, r1, ip, asr #26 │ │ │ │ - addseq lr, r1, r6, lsr #21 │ │ │ │ - addseq r9, r1, sl, lsr #26 │ │ │ │ - addseq lr, r1, r4, lsl #21 │ │ │ │ - @ instruction: 0x00919cb4 │ │ │ │ - addseq r9, r1, r4, ror ip │ │ │ │ - addseq lr, r1, lr, asr #19 │ │ │ │ - addseq r9, r1, r6, asr ip │ │ │ │ - @ instruction: 0x0091e9b0 │ │ │ │ - @ instruction: 0x00919cb0 │ │ │ │ - umullseq r9, r1, sl, ip │ │ │ │ - addseq ip, r1, sl, lsl #13 │ │ │ │ - addseq r9, r1, r2, lsr #22 │ │ │ │ + addseq r9, r1, r0, asr sp │ │ │ │ + addseq lr, r1, sl, lsr #21 │ │ │ │ + addseq r9, r1, lr, lsr #26 │ │ │ │ + addseq lr, r1, r8, lsl #21 │ │ │ │ @ instruction: 0x00919cb8 │ │ │ │ - @ instruction: 0x00919afe │ │ │ │ - addseq r9, r1, r6, asr ip │ │ │ │ - @ instruction: 0x00919ad6 │ │ │ │ - addseq lr, r1, r0, lsr r8 │ │ │ │ - addseq r9, r1, ip, asr #20 │ │ │ │ - addseq lr, r1, r8, lsr #15 │ │ │ │ - addseq r9, r1, r4, lsr sl │ │ │ │ - addseq lr, r1, lr, lsl #15 │ │ │ │ - addseq r9, r1, r4, lsl sl │ │ │ │ - @ instruction: 0x0097d8d2 │ │ │ │ - @ instruction: 0x009199fc │ │ │ │ - @ instruction: 0x0097d8ba │ │ │ │ - addseq r9, r1, ip, asr #21 │ │ │ │ - @ instruction: 0x00919ab4 │ │ │ │ - addseq r9, r1, r4, asr fp │ │ │ │ - @ instruction: 0x009198d6 │ │ │ │ - addseq lr, r1, r2, lsr r6 │ │ │ │ - addseq r9, r1, ip, lsr #17 │ │ │ │ - addseq r9, r1, lr, lsr #21 │ │ │ │ - addseq r9, r1, r2, ror #15 │ │ │ │ - addseq lr, r1, ip, lsr r5 │ │ │ │ - @ instruction: 0x009197b6 │ │ │ │ - addseq lr, r1, r2, lsl r5 │ │ │ │ - umullseq r9, r1, lr, r7 │ │ │ │ - @ instruction: 0x0091e4f8 │ │ │ │ - addseq r9, r1, r2, lsl #15 │ │ │ │ - @ instruction: 0x0091e4de │ │ │ │ - addseq r9, r1, r8, ror #14 │ │ │ │ - addseq lr, r1, r2, asr #9 │ │ │ │ - addseq r9, r1, ip, asr #14 │ │ │ │ - addseq lr, r1, r6, lsr #9 │ │ │ │ - addseq r9, r1, r0, lsr #14 │ │ │ │ - addseq lr, r1, ip, ror r4 │ │ │ │ - @ instruction: 0x009196d6 │ │ │ │ - addseq lr, r1, r2, lsr r4 │ │ │ │ + addseq r9, r1, r8, ror ip │ │ │ │ + @ instruction: 0x0091e9d2 │ │ │ │ + addseq r9, r1, sl, asr ip │ │ │ │ + @ instruction: 0x0091e9b4 │ │ │ │ + @ instruction: 0x00919cb4 │ │ │ │ + umullseq r9, r1, lr, ip │ │ │ │ + addseq ip, r1, lr, lsl #13 │ │ │ │ + addseq r9, r1, r6, lsr #22 │ │ │ │ + @ instruction: 0x00919cbc │ │ │ │ + addseq r9, r1, r2, lsl #22 │ │ │ │ + addseq r9, r1, sl, asr ip │ │ │ │ + @ instruction: 0x00919ada │ │ │ │ + addseq lr, r1, r4, lsr r8 │ │ │ │ + addseq r9, r1, r0, asr sl │ │ │ │ + addseq lr, r1, ip, lsr #15 │ │ │ │ + addseq r9, r1, r8, lsr sl │ │ │ │ + umullseq lr, r1, r2, r7 │ │ │ │ + addseq r9, r1, r8, lsl sl │ │ │ │ + @ instruction: 0x0097d8d6 │ │ │ │ + addseq r9, r1, r0, lsl #20 │ │ │ │ + @ instruction: 0x0097d8be │ │ │ │ + @ instruction: 0x00919ad0 │ │ │ │ + @ instruction: 0x00919ab8 │ │ │ │ + addseq r9, r1, r8, asr fp │ │ │ │ + @ instruction: 0x009198da │ │ │ │ + addseq lr, r1, r6, lsr r6 │ │ │ │ + @ instruction: 0x009198b0 │ │ │ │ + @ instruction: 0x00919ab2 │ │ │ │ + addseq r9, r1, r6, ror #15 │ │ │ │ + addseq lr, r1, r0, asr #10 │ │ │ │ + @ instruction: 0x009197ba │ │ │ │ + addseq lr, r1, r6, lsl r5 │ │ │ │ + addseq r9, r1, r2, lsr #15 │ │ │ │ + @ instruction: 0x0091e4fc │ │ │ │ + addseq r9, r1, r6, lsl #15 │ │ │ │ + addseq lr, r1, r2, ror #9 │ │ │ │ + addseq r9, r1, ip, ror #14 │ │ │ │ + addseq lr, r1, r6, asr #9 │ │ │ │ + addseq r9, r1, r0, asr r7 │ │ │ │ + addseq lr, r1, sl, lsr #9 │ │ │ │ + addseq r9, r1, r4, lsr #14 │ │ │ │ + addseq lr, r1, r0, lsl #9 │ │ │ │ + @ instruction: 0x009196da │ │ │ │ + addseq lr, r1, r6, lsr r4 │ │ │ │ rsbsle r2, r1, r0, lsl #16 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ addlt r6, r2, r4, asr #28 │ │ │ │ rsble r2, r1, r0, lsl #24 │ │ │ │ @@ -40578,25 +40578,25 @@ │ │ │ │ @ instruction: 0xffd4f7df │ │ │ │ @ instruction: 0xf04f480f │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf88ef7e0 │ │ │ │ svclt 0x0000e7ed │ │ │ │ @ instruction: 0x009ef3bc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r9, r1, sl, asr r3 │ │ │ │ - ldrheq lr, [r1], r6 │ │ │ │ + addseq r9, r1, lr, asr r3 │ │ │ │ + ldrheq lr, [r1], sl │ │ │ │ addseq pc, lr, r8, ror #5 │ │ │ │ - @ instruction: 0x009192f6 │ │ │ │ - @ instruction: 0x009191da │ │ │ │ - @ instruction: 0x009191d2 │ │ │ │ - addseq sp, r1, lr, lsr #30 │ │ │ │ - addseq r9, r1, r6, lsl r1 │ │ │ │ - addseq sp, r1, r0, ror lr │ │ │ │ - ldrsheq r9, [r1], r4 │ │ │ │ - addseq sp, r1, lr, asr #28 │ │ │ │ + @ instruction: 0x009192fa │ │ │ │ + @ instruction: 0x009191de │ │ │ │ + @ instruction: 0x009191d6 │ │ │ │ + addseq sp, r1, r2, lsr pc │ │ │ │ + addseq r9, r1, sl, lsl r1 │ │ │ │ + addseq sp, r1, r4, ror lr │ │ │ │ + ldrsheq r9, [r1], r8 │ │ │ │ + addseq sp, r1, r2, asr lr │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb96304 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r6], -r0, asr #31 │ │ │ │ blmi 1451a4c │ │ │ │ ldrbtmi fp, [sl], #-139 @ 0xffffff75 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -40676,20 +40676,20 @@ │ │ │ │ ldmvs r8!, {r0, r2, r5, r6, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0xf1a2a905 │ │ │ │ str pc, [r2, r1, ror #14] │ │ │ │ stm r2, {r0, r1, r2, r4, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq pc, lr, sl, lsr r0 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009eeffa │ │ │ │ - @ instruction: 0x00918ffe │ │ │ │ - addseq sp, r1, sl, asr sp │ │ │ │ - addseq r8, r1, r4, ror #31 │ │ │ │ - addseq sp, r1, r0, asr #26 │ │ │ │ - umullseq r8, r1, sl, pc @ │ │ │ │ - @ instruction: 0x0091dcf4 │ │ │ │ + addseq r9, r1, r2 │ │ │ │ + addseq sp, r1, lr, asr sp │ │ │ │ + addseq r8, r1, r8, ror #31 │ │ │ │ + addseq sp, r1, r4, asr #26 │ │ │ │ + umullseq r8, r1, lr, pc @ │ │ │ │ + @ instruction: 0x0091dcf8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb96478 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [lr], -r8, ror #31 │ │ │ │ ldrdeq pc, [r8], r0 │ │ │ │ @ instruction: 0xf12a4617 │ │ │ │ strmi pc, [r4], -r9, lsl #6 │ │ │ │ @@ -40793,20 +40793,20 @@ │ │ │ │ mcr2 7, 7, pc, cr6, cr15, {6} @ │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ bfi r4, sl, #12, #5 │ │ │ │ svc 0x0098f7d6 │ │ │ │ addseq lr, lr, ip, ror #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq lr, lr, r8, lsr lr │ │ │ │ - addseq r8, r1, r8, asr lr │ │ │ │ - @ instruction: 0x0091dbb4 │ │ │ │ - addseq r9, r1, r0, rrx │ │ │ │ - addseq r9, r1, sl, asr #32 │ │ │ │ - addseq r8, r1, r4, lsr #27 │ │ │ │ - @ instruction: 0x0091dafe │ │ │ │ + addseq r8, r1, ip, asr lr │ │ │ │ + @ instruction: 0x0091dbb8 │ │ │ │ + addseq r9, r1, r4, rrx │ │ │ │ + addseq r9, r1, lr, asr #32 │ │ │ │ + addseq r8, r1, r8, lsr #27 │ │ │ │ + addseq sp, r1, r2, lsl #22 │ │ │ │ subsle r2, r0, r0, lsl #16 │ │ │ │ blcs 5ad58 │ │ │ │ cdpvs 0, 0, cr13, cr3, cr13, {2} │ │ │ │ suble r2, sl, r0, lsl #22 │ │ │ │ blcs 5ae64 │ │ │ │ blvs fe533578 │ │ │ │ biccc pc, r3, #201326595 @ 0xc000003 │ │ │ │ @@ -40897,26 +40897,26 @@ │ │ │ │ ldc2l 7, cr15, [r6, #-892] @ 0xfffffc84 │ │ │ │ ldrbtmi r4, [r8], #-2064 @ 0xfffff7f0 │ │ │ │ mrc2 7, 0, pc, cr2, cr15, {6} │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ svclt 0x0000e790 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - addseq r8, r1, lr, lsl #26 │ │ │ │ - addseq r8, r1, sl, ror #30 │ │ │ │ - @ instruction: 0x00918cd4 │ │ │ │ - addseq sp, r1, r0, lsr sl │ │ │ │ - addseq r8, r1, ip, lsr #25 │ │ │ │ - addseq sp, r1, r8, lsl #20 │ │ │ │ - addseq r8, r1, r2, lsr ip │ │ │ │ - addseq sp, r1, lr, lsl #19 │ │ │ │ - addseq r8, r1, r4, lsl ip │ │ │ │ - addseq sp, r1, r0, ror r9 │ │ │ │ - @ instruction: 0x00918bf8 │ │ │ │ - @ instruction: 0x0097cab6 │ │ │ │ + addseq r8, r1, r2, lsl sp │ │ │ │ + addseq r8, r1, lr, ror #30 │ │ │ │ + @ instruction: 0x00918cd8 │ │ │ │ + addseq sp, r1, r4, lsr sl │ │ │ │ + @ instruction: 0x00918cb0 │ │ │ │ + addseq sp, r1, ip, lsl #20 │ │ │ │ + addseq r8, r1, r6, lsr ip │ │ │ │ + umullseq sp, r1, r2, r9 │ │ │ │ + addseq r8, r1, r8, lsl ip │ │ │ │ + addseq sp, r1, r4, ror r9 │ │ │ │ + @ instruction: 0x00918bfc │ │ │ │ + @ instruction: 0x0097caba │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb96804 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46160fd8 │ │ │ │ ldrmi r4, [pc], -r3, asr #20 │ │ │ │ ldrbtmi r4, [sl], #-2883 @ 0xfffff4bd │ │ │ │ ldmpl r3, {r0, r2, r7, ip, sp, pc}^ │ │ │ │ @@ -40983,21 +40983,21 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r8, #-892]! @ 0xfffffc84 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf7d6e7cd │ │ │ │ svclt 0x0000ee1c │ │ │ │ addseq lr, lr, sl, lsr fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r8, r1, r6, lsr #27 │ │ │ │ - umullseq r8, r1, r6, sp │ │ │ │ + addseq r8, r1, sl, lsr #27 │ │ │ │ + umullseq r8, r1, sl, sp │ │ │ │ umullseq lr, lr, r6, sl @ │ │ │ │ - @ instruction: 0x00918ad0 │ │ │ │ - addseq sp, r1, ip, lsr #16 │ │ │ │ - addseq r8, r1, r8, lsr #21 │ │ │ │ - addseq sp, r1, r2, lsl #16 │ │ │ │ + @ instruction: 0x00918ad4 │ │ │ │ + addseq sp, r1, r0, lsr r8 │ │ │ │ + addseq r8, r1, ip, lsr #21 │ │ │ │ + addseq sp, r1, r6, lsl #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrmi fp, [sp], -r9, lsl #1 │ │ │ │ @ instruction: 0x9c124ba7 │ │ │ │ ldrmi r9, [r4], -r2, lsl #8 │ │ │ │ @@ -41165,31 +41165,31 @@ │ │ │ │ @ instruction: 0xf04f4816 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ffefd96a │ │ │ │ @ instruction: 0xf7d6e7b6 │ │ │ │ svclt 0x0000ecb0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq lr, lr, lr, ror #19 │ │ │ │ - addseq r8, r1, ip, ror ip │ │ │ │ - @ instruction: 0x009189f6 │ │ │ │ - addseq ip, r4, r0, lsl lr │ │ │ │ - umullseq ip, r4, r8, sp │ │ │ │ - addseq r8, r1, r6, ror #18 │ │ │ │ + addseq r8, r1, r0, lsl #25 │ │ │ │ + @ instruction: 0x009189fa │ │ │ │ + addseq ip, r4, r4, lsl lr │ │ │ │ + umullseq ip, r4, ip, sp │ │ │ │ + addseq r8, r1, sl, ror #18 │ │ │ │ addseq lr, lr, ip, lsr r8 │ │ │ │ - addseq r8, r1, r6, ror r8 │ │ │ │ - @ instruction: 0x0091d5d2 │ │ │ │ - addseq r8, r1, ip, asr r8 │ │ │ │ - @ instruction: 0x0091d5b6 │ │ │ │ - addseq r8, r1, ip, lsr #23 │ │ │ │ - addseq r8, r1, r4, lsl #16 │ │ │ │ - addseq sp, r1, lr, asr r5 │ │ │ │ - addseq r8, r1, r8, ror #15 │ │ │ │ - addseq sp, r1, r2, asr #10 │ │ │ │ - addseq r8, r1, ip, asr #15 │ │ │ │ - addseq sp, r1, r6, lsr #10 │ │ │ │ + addseq r8, r1, sl, ror r8 │ │ │ │ + @ instruction: 0x0091d5d6 │ │ │ │ + addseq r8, r1, r0, ror #16 │ │ │ │ + @ instruction: 0x0091d5ba │ │ │ │ + @ instruction: 0x00918bb0 │ │ │ │ + addseq r8, r1, r8, lsl #16 │ │ │ │ + addseq sp, r1, r2, ror #10 │ │ │ │ + addseq r8, r1, ip, ror #15 │ │ │ │ + addseq sp, r1, r6, asr #10 │ │ │ │ + @ instruction: 0x009187d0 │ │ │ │ + addseq sp, r1, sl, lsr #10 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ umulllt r4, r7, r3, sl │ │ │ │ ldrbtmi r4, [sl], #-2963 @ 0xfffff46d │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -41336,25 +41336,25 @@ │ │ │ │ mrscs r2, (UNDEF: 0) │ │ │ │ stmib r6, {r8, r9, sp}^ │ │ │ │ adcsvs r0, r3, r8, lsl #2 │ │ │ │ @ instruction: 0xf7d6e744 │ │ │ │ svclt 0x0000eb5a │ │ │ │ @ instruction: 0x009ee6f6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r8, r1, lr, lsr #13 │ │ │ │ - addseq sp, r1, sl, lsl #8 │ │ │ │ - umullseq r8, r1, r6, r6 │ │ │ │ - @ instruction: 0x0091d3f2 │ │ │ │ + @ instruction: 0x009186b2 │ │ │ │ + addseq sp, r1, lr, lsl #8 │ │ │ │ + umullseq r8, r1, sl, r6 │ │ │ │ + @ instruction: 0x0091d3f6 │ │ │ │ addseq lr, lr, r4, lsr #12 │ │ │ │ - addseq r8, r1, lr, lsr r6 │ │ │ │ - addseq r8, r1, r2, ror r5 │ │ │ │ - addseq sp, r1, lr, asr #5 │ │ │ │ + addseq r8, r1, r2, asr #12 │ │ │ │ + addseq r8, r1, r6, ror r5 │ │ │ │ + @ instruction: 0x0091d2d2 │ │ │ │ + addseq r8, r1, ip, lsr r5 │ │ │ │ addseq r8, r1, r8, lsr r5 │ │ │ │ - addseq r8, r1, r4, lsr r5 │ │ │ │ - umullseq sp, r1, r0, r2 │ │ │ │ + umullseq sp, r1, r4, r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r4, r3, lsl #19 │ │ │ │ bicmi pc, r4, #13828096 @ 0xd30000 │ │ │ │ suble r2, r4, r0, lsl #24 │ │ │ │ @@ -41496,20 +41496,20 @@ │ │ │ │ stmdami fp, {r0, r3, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xf964f7df │ │ │ │ str r9, [pc, -r3, lsl #22]! │ │ │ │ andeq pc, ip, r4, lsl #2 │ │ │ │ vext.8 d15, d6, d25, #1 │ │ │ │ str r9, [r9, -r3, lsl #22]! │ │ │ │ - addseq r8, r1, r8, ror #8 │ │ │ │ - addseq r8, r1, r6, asr #8 │ │ │ │ - addseq sp, r1, r2, lsr #3 │ │ │ │ + addseq r8, r1, ip, ror #8 │ │ │ │ + addseq r8, r1, sl, asr #8 │ │ │ │ + addseq sp, r1, r6, lsr #3 │ │ │ │ + addseq r8, r1, r6, lsr #5 │ │ │ │ addseq r8, r1, r2, lsr #5 │ │ │ │ - umullseq r8, r1, lr, r2 │ │ │ │ - @ instruction: 0x0091cffa │ │ │ │ + @ instruction: 0x0091cffe │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb97148 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmibvs r3, {r3, r4, r6, r7, r8, r9, sl, fp} │ │ │ │ strmi fp, [r5], -r6, lsl #1 │ │ │ │ bicmi pc, r4, #13828096 @ 0xd30000 │ │ │ │ @ instruction: 0xf6a6f1d3 │ │ │ │ @@ -41618,24 +41618,24 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf872f7df │ │ │ │ strb r9, [r7, r5, lsl #22] │ │ │ │ ldmdaeq r8, {r1, r2, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ bl c7e060 │ │ │ │ svclt 0x0000e76c │ │ │ │ ... │ │ │ │ - @ instruction: 0x009184d0 │ │ │ │ - umullseq r8, r1, r6, r4 │ │ │ │ - @ instruction: 0x009184f4 │ │ │ │ - umullseq r8, r1, ip, r1 │ │ │ │ - addseq r3, r4, sl, asr sl │ │ │ │ - addseq r8, r1, r0, lsl #7 │ │ │ │ - ldrsbeq r8, [r1], r8 @ │ │ │ │ - addseq ip, r1, r4, lsr lr │ │ │ │ - ldrheq r8, [r1], sl │ │ │ │ - addseq ip, r1, r6, lsl lr │ │ │ │ + @ instruction: 0x009184d4 │ │ │ │ + umullseq r8, r1, sl, r4 │ │ │ │ + @ instruction: 0x009184f8 │ │ │ │ + addseq r8, r1, r0, lsr #3 │ │ │ │ + addseq r3, r4, lr, asr sl │ │ │ │ + addseq r8, r1, r4, lsl #7 │ │ │ │ + ldrsbeq r8, [r1], ip │ │ │ │ + addseq ip, r1, r8, lsr lr │ │ │ │ + ldrheq r8, [r1], lr │ │ │ │ + addseq ip, r1, sl, lsl lr │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ movwls fp, #12421 @ 0x3085 │ │ │ │ @ instruction: 0xf0002900 │ │ │ │ mcrvs 0, 2, r8, cr12, cr14, {4} │ │ │ │ @@ -41741,21 +41741,21 @@ │ │ │ │ cmppcc r2, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2058 @ 0xfffff7f6 │ │ │ │ @ instruction: 0xf7de300c │ │ │ │ stmdami r9, {r0, r1, r2, r4, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ @ instruction: 0xff72f7de │ │ │ │ strb r9, [r9, r2, lsl #22] │ │ │ │ - addseq r7, r1, r2, ror #31 │ │ │ │ - addseq ip, r1, lr, lsr sp │ │ │ │ - umullseq r7, r1, lr, pc @ │ │ │ │ - @ instruction: 0x00917ed8 │ │ │ │ - addseq ip, r1, r4, lsr ip │ │ │ │ - @ instruction: 0x00917eba │ │ │ │ - addseq ip, r1, r6, lsl ip │ │ │ │ + addseq r7, r1, r6, ror #31 │ │ │ │ + addseq ip, r1, r2, asr #26 │ │ │ │ + addseq r7, r1, r2, lsr #31 │ │ │ │ + @ instruction: 0x00917edc │ │ │ │ + addseq ip, r1, r8, lsr ip │ │ │ │ + @ instruction: 0x00917ebe │ │ │ │ + addseq ip, r1, sl, lsl ip │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ movwls fp, #12420 @ 0x3084 │ │ │ │ eorsle r2, fp, r0, lsl #18 │ │ │ │ stccs 14, cr6, [r0], {76} @ 0x4c │ │ │ │ @@ -41883,19 +41883,19 @@ │ │ │ │ strbmi fp, [fp, #-3848] @ 0xfffff0f8 │ │ │ │ stmdbvs r0!, {r0, r1, r2, r3, r4, r8, r9, sl, fp, ip, sp, pc}^ │ │ │ │ eorne pc, r3, r0, asr r8 @ │ │ │ │ eorne pc, r9, r0, asr #16 │ │ │ │ bls 4fac34 │ │ │ │ andcc lr, ip, #196, 18 @ 0x310000 │ │ │ │ svclt 0x0000e73b │ │ │ │ - addseq r7, r1, lr, lsl #28 │ │ │ │ - addseq ip, r1, sl, ror #22 │ │ │ │ - addseq r7, r1, r8, ror #27 │ │ │ │ - addseq ip, r1, r4, asr #22 │ │ │ │ - addseq r7, r1, r0, lsr #27 │ │ │ │ + addseq r7, r1, r2, lsl lr │ │ │ │ + addseq ip, r1, lr, ror #22 │ │ │ │ + addseq r7, r1, ip, ror #27 │ │ │ │ + addseq ip, r1, r8, asr #22 │ │ │ │ + addseq r7, r1, r4, lsr #27 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1fba0c >::_M_default_append(unsigned int)@@Base+0x4021c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0038f8cc │ │ │ │ ldrmi fp, [r0], r3, lsr #1 │ │ │ │ strcs pc, [ip], #-2271 @ 0xfffff721 │ │ │ │ @@ -42156,29 +42156,29 @@ │ │ │ │ @ instruction: 0xf7de4478 │ │ │ │ @ instruction: 0xe617fc3d │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x009edbde │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009edbb0 │ │ │ │ - @ instruction: 0x00917bd4 │ │ │ │ - addseq ip, r1, r0, lsr r9 │ │ │ │ - umullseq r7, r1, sl, fp │ │ │ │ - @ instruction: 0x0091c8f6 │ │ │ │ - addseq r7, r1, r0, lsl #23 │ │ │ │ - @ instruction: 0x0091c8dc │ │ │ │ - addseq r7, r1, sl, lsr ip │ │ │ │ - addseq fp, r4, lr, lsr #26 │ │ │ │ - addseq r7, r1, r8, lsl #18 │ │ │ │ - umullseq r7, r1, r4, r8 │ │ │ │ - addseq ip, r1, lr, ror #11 │ │ │ │ - addseq r7, r1, lr, ror #16 │ │ │ │ - addseq ip, r1, sl, asr #11 │ │ │ │ - addseq r7, r1, r0, asr r8 │ │ │ │ - addseq ip, r1, ip, lsr #11 │ │ │ │ + @ instruction: 0x00917bd8 │ │ │ │ + addseq ip, r1, r4, lsr r9 │ │ │ │ + umullseq r7, r1, lr, fp │ │ │ │ + @ instruction: 0x0091c8fa │ │ │ │ + addseq r7, r1, r4, lsl #23 │ │ │ │ + addseq ip, r1, r0, ror #17 │ │ │ │ + addseq r7, r1, lr, lsr ip │ │ │ │ + addseq fp, r4, r2, lsr sp │ │ │ │ + addseq r7, r1, ip, lsl #18 │ │ │ │ + umullseq r7, r1, r8, r8 │ │ │ │ + @ instruction: 0x0091c5f2 │ │ │ │ + addseq r7, r1, r2, ror r8 │ │ │ │ + addseq ip, r1, lr, asr #11 │ │ │ │ + addseq r7, r1, r4, asr r8 │ │ │ │ + @ instruction: 0x0091c5b0 │ │ │ │ strmi r6, [r2, #2320] @ 0x910 │ │ │ │ andcs fp, r0, ip, lsr #31 │ │ │ │ ldr r2, [sp], r1 │ │ │ │ @ instruction: 0x1710f8df │ │ │ │ ldrbtmi r4, [r9], #-1600 @ 0xfffff9c0 │ │ │ │ @ instruction: 0xf95ef7fc │ │ │ │ ldrdcc pc, [r0], #-136 @ 0xffffff78 │ │ │ │ @@ -42626,41 +42626,41 @@ │ │ │ │ @ instruction: 0xf380fab0 │ │ │ │ b 140b8c4 │ │ │ │ svclt 0x00081353 │ │ │ │ ldmdbne fp, {r8, r9, sp} │ │ │ │ @ instruction: 0xf146461c │ │ │ │ ldr r0, [lr, r0, lsl #12] │ │ │ │ ... │ │ │ │ - addseq r7, r1, sl, lsl fp │ │ │ │ - @ instruction: 0x00917adc │ │ │ │ - addseq fp, r4, lr, asr #23 │ │ │ │ - addseq r7, r1, r6, lsr #15 │ │ │ │ - addseq r7, r1, r0, lsr r7 │ │ │ │ - addseq ip, r1, r8, lsl #9 │ │ │ │ - addseq r7, r1, r6, asr sl │ │ │ │ - addseq r7, r1, r2, ror r6 │ │ │ │ - addseq ip, r1, ip, asr #7 │ │ │ │ - @ instruction: 0x009175f8 │ │ │ │ - addseq ip, r1, r2, asr r3 │ │ │ │ - addseq r7, r1, lr, ror r5 │ │ │ │ - @ instruction: 0x0091c2d8 │ │ │ │ - addseq r7, r1, sl, asr #10 │ │ │ │ - addseq ip, r1, r4, lsr #5 │ │ │ │ - addseq r3, r5, ip, lsl #4 │ │ │ │ - @ instruction: 0x009174f0 │ │ │ │ - addseq r7, r1, lr, lsr #8 │ │ │ │ - addseq r7, r1, lr, lsr #5 │ │ │ │ - addseq ip, r1, r8 │ │ │ │ - @ instruction: 0x009175de │ │ │ │ - addseq r7, r1, r8, ror #4 │ │ │ │ - addseq fp, r1, r4, asr #31 │ │ │ │ - addseq r7, r1, ip, asr #4 │ │ │ │ - addseq fp, r1, r6, lsr #31 │ │ │ │ - addseq r7, r1, r2, asr #4 │ │ │ │ - addseq r8, r6, ip, lsr #3 │ │ │ │ + addseq r7, r1, lr, lsl fp │ │ │ │ + addseq r7, r1, r0, ror #21 │ │ │ │ + @ instruction: 0x0094bbd2 │ │ │ │ + addseq r7, r1, sl, lsr #15 │ │ │ │ + addseq r7, r1, r4, lsr r7 │ │ │ │ + addseq ip, r1, ip, lsl #9 │ │ │ │ + addseq r7, r1, sl, asr sl │ │ │ │ + addseq r7, r1, r6, ror r6 │ │ │ │ + @ instruction: 0x0091c3d0 │ │ │ │ + @ instruction: 0x009175fc │ │ │ │ + addseq ip, r1, r6, asr r3 │ │ │ │ + addseq r7, r1, r2, lsl #11 │ │ │ │ + @ instruction: 0x0091c2dc │ │ │ │ + addseq r7, r1, lr, asr #10 │ │ │ │ + addseq ip, r1, r8, lsr #5 │ │ │ │ + addseq r3, r5, r0, lsl r2 │ │ │ │ + @ instruction: 0x009174f4 │ │ │ │ + addseq r7, r1, r2, lsr r4 │ │ │ │ + @ instruction: 0x009172b2 │ │ │ │ + addseq ip, r1, ip │ │ │ │ + addseq r7, r1, r2, ror #11 │ │ │ │ + addseq r7, r1, ip, ror #4 │ │ │ │ + addseq fp, r1, r8, asr #31 │ │ │ │ + addseq r7, r1, r0, asr r2 │ │ │ │ + addseq fp, r1, sl, lsr #31 │ │ │ │ + addseq r7, r1, r6, asr #4 │ │ │ │ + @ instruction: 0x009681b0 │ │ │ │ stcls 14, cr9, [lr], {16} │ │ │ │ blcs 5bedc │ │ │ │ rscshi pc, lr, r0, asr #6 │ │ │ │ strbge pc, [r0, #-2271] @ 0xfffff721 @ │ │ │ │ stmdbeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ blhi 7cc3c │ │ │ │ ldrbtmi r9, [sl], #1552 @ 0x610 │ │ │ │ @@ -42993,49 +42993,49 @@ │ │ │ │ @ instruction: 0xf544f1a0 │ │ │ │ ldmdbge r4, {r5, r6, r7, fp, sp, lr} │ │ │ │ @ instruction: 0xf540f1a0 │ │ │ │ ldmdbge r2, {r5, r6, r7, fp, sp, lr} │ │ │ │ @ instruction: 0xf53cf1a0 │ │ │ │ svclt 0x0082f7fe │ │ │ │ stc 7, cr15, [r8, #-852] @ 0xfffffcac │ │ │ │ - addseq r7, r1, lr, ror r0 │ │ │ │ - addseq r6, r1, ip, ror #28 │ │ │ │ - addseq fp, r1, r6, asr #23 │ │ │ │ - addseq r6, r1, ip, ror lr │ │ │ │ - addseq r7, r1, r0, lsl #2 │ │ │ │ - addseq r6, r1, lr, ror #26 │ │ │ │ - addseq fp, r1, sl, asr #21 │ │ │ │ - addseq r7, r1, r0, lsr #1 │ │ │ │ - addseq r6, r1, r0, lsl #26 │ │ │ │ - addseq fp, r1, ip, asr sl │ │ │ │ - addseq r6, r1, r4, ror #25 │ │ │ │ - addseq fp, r1, lr, lsr sl │ │ │ │ - addseq r6, r1, r8, asr #25 │ │ │ │ - addseq fp, r1, r2, lsr #20 │ │ │ │ - addseq r6, r1, ip, lsr #25 │ │ │ │ - addseq fp, r1, r6, lsl #20 │ │ │ │ - addseq r6, r1, r4, lsr #26 │ │ │ │ - addseq r6, r1, r6, asr ip │ │ │ │ - @ instruction: 0x0091b9b2 │ │ │ │ - addseq r6, r1, sl, lsr ip │ │ │ │ - umullseq fp, r1, r4, r9 │ │ │ │ - addseq r6, r1, ip, lsl ip │ │ │ │ - addseq fp, r1, r6, ror r9 │ │ │ │ - addseq r6, r1, r0, lsl #24 │ │ │ │ - addseq fp, r1, sl, asr r9 │ │ │ │ - addseq r6, r1, r4, ror #23 │ │ │ │ - addseq fp, r1, lr, lsr r9 │ │ │ │ + addseq r7, r1, r2, lsl #1 │ │ │ │ + addseq r6, r1, r0, ror lr │ │ │ │ + addseq fp, r1, sl, asr #23 │ │ │ │ + addseq r6, r1, r0, lsl #29 │ │ │ │ + addseq r7, r1, r4, lsl #2 │ │ │ │ + addseq r6, r1, r2, ror sp │ │ │ │ + addseq fp, r1, lr, asr #21 │ │ │ │ + addseq r7, r1, r4, lsr #1 │ │ │ │ + addseq r6, r1, r4, lsl #26 │ │ │ │ + addseq fp, r1, r0, ror #20 │ │ │ │ + addseq r6, r1, r8, ror #25 │ │ │ │ + addseq fp, r1, r2, asr #20 │ │ │ │ + addseq r6, r1, ip, asr #25 │ │ │ │ + addseq fp, r1, r6, lsr #20 │ │ │ │ + @ instruction: 0x00916cb0 │ │ │ │ + addseq fp, r1, sl, lsl #20 │ │ │ │ + addseq r6, r1, r8, lsr #26 │ │ │ │ + addseq r6, r1, sl, asr ip │ │ │ │ + @ instruction: 0x0091b9b6 │ │ │ │ + addseq r6, r1, lr, lsr ip │ │ │ │ + umullseq fp, r1, r8, r9 │ │ │ │ + addseq r6, r1, r0, lsr #24 │ │ │ │ + addseq fp, r1, sl, ror r9 │ │ │ │ + addseq r6, r1, r4, lsl #24 │ │ │ │ + addseq fp, r1, lr, asr r9 │ │ │ │ + addseq r6, r1, r8, ror #23 │ │ │ │ + addseq fp, r1, r2, asr #18 │ │ │ │ addseq ip, lr, ip, ror #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r1, sl, lsr #23 │ │ │ │ - addseq fp, r1, r4, lsl #18 │ │ │ │ - addseq r6, r1, r6, ror fp │ │ │ │ - @ instruction: 0x0091b8d2 │ │ │ │ - addseq r6, r1, r4, asr #22 │ │ │ │ - addseq fp, r1, r0, lsr #17 │ │ │ │ + addseq r6, r1, lr, lsr #23 │ │ │ │ + addseq fp, r1, r8, lsl #18 │ │ │ │ + addseq r6, r1, sl, ror fp │ │ │ │ + @ instruction: 0x0091b8d6 │ │ │ │ + addseq r6, r1, r8, asr #22 │ │ │ │ + addseq fp, r1, r4, lsr #17 │ │ │ │ ldrlt fp, [r0], #-378 @ 0xfffffe86 │ │ │ │ cmplt ip, r4, asr lr │ │ │ │ teqlt ip, r4, lsl lr │ │ │ │ ldrdgt pc, [r8], #-130 @ 0xffffff7e @ │ │ │ │ svceq 0x0000f1bc │ │ │ │ ldclt 0, cr13, [r0], {2} │ │ │ │ svclt 0x0006f7fe │ │ │ │ @@ -43488,33 +43488,33 @@ │ │ │ │ @ instruction: 0xf04f4818 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9cef7dd │ │ │ │ svcls 0x0019e7d0 │ │ │ │ svclt 0x0000e614 │ │ │ │ addseq ip, lr, r4, ror #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r1, r4, asr r9 │ │ │ │ + addseq r6, r1, r8, asr r9 │ │ │ │ umullseq ip, lr, r0, r8 │ │ │ │ - addseq r6, r1, r6, asr #17 │ │ │ │ - addseq fp, r1, r0, lsr #12 │ │ │ │ - addseq r6, r1, r8, lsr #17 │ │ │ │ - addseq fp, r1, r2, lsl #12 │ │ │ │ - addseq r6, r1, sl, lsl #17 │ │ │ │ - addseq fp, r1, r4, ror #11 │ │ │ │ - addseq r6, r1, r8, ror r6 │ │ │ │ - addseq r6, r1, ip, lsr #9 │ │ │ │ - addseq fp, r1, r8, lsl #4 │ │ │ │ - addseq r6, r1, r2, lsl #9 │ │ │ │ - @ instruction: 0x0091b1de │ │ │ │ - @ instruction: 0x009163d0 │ │ │ │ - addseq fp, r1, sl, lsr #2 │ │ │ │ - addseq r6, r1, lr, lsr #7 │ │ │ │ - addseq fp, r1, sl, lsl #2 │ │ │ │ - addseq r6, r1, r4, ror r3 │ │ │ │ - addseq fp, r1, lr, asr #1 │ │ │ │ + addseq r6, r1, sl, asr #17 │ │ │ │ + addseq fp, r1, r4, lsr #12 │ │ │ │ + addseq r6, r1, ip, lsr #17 │ │ │ │ + addseq fp, r1, r6, lsl #12 │ │ │ │ + addseq r6, r1, lr, lsl #17 │ │ │ │ + addseq fp, r1, r8, ror #11 │ │ │ │ + addseq r6, r1, ip, ror r6 │ │ │ │ + @ instruction: 0x009164b0 │ │ │ │ + addseq fp, r1, ip, lsl #4 │ │ │ │ + addseq r6, r1, r6, lsl #9 │ │ │ │ + addseq fp, r1, r2, ror #3 │ │ │ │ + @ instruction: 0x009163d4 │ │ │ │ + addseq fp, r1, lr, lsr #2 │ │ │ │ + @ instruction: 0x009163b2 │ │ │ │ + addseq fp, r1, lr, lsl #2 │ │ │ │ + addseq r6, r1, r8, ror r3 │ │ │ │ + ldrsbeq fp, [r1], r2 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb990a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r0, ror #31 │ │ │ │ strmi r4, [r6], -r4, lsl #12 │ │ │ │ @ instruction: 0xf1c9460d │ │ │ │ ldmdblt r8, {r0, r2, r5, r8, r9, ip, sp, lr, pc} │ │ │ │ @@ -43577,20 +43577,20 @@ │ │ │ │ @ instruction: 0x31b5f640 │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf7dd300c │ │ │ │ stmdami r8, {r0, r1, r3, r4, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xf916f7dd │ │ │ │ str r9, [r2, r3, lsl #22] │ │ │ │ - addseq r6, r1, ip, ror r2 │ │ │ │ - @ instruction: 0x0091afd8 │ │ │ │ - addseq r6, r1, ip, asr #4 │ │ │ │ - addseq sl, r1, r8, lsr #31 │ │ │ │ - addseq r6, r1, r2, lsl #4 │ │ │ │ - addseq sl, r1, lr, asr pc │ │ │ │ + addseq r6, r1, r0, lsl #5 │ │ │ │ + @ instruction: 0x0091afdc │ │ │ │ + addseq r6, r1, r0, asr r2 │ │ │ │ + addseq sl, r1, ip, lsr #31 │ │ │ │ + addseq r6, r1, r6, lsl #4 │ │ │ │ + addseq sl, r1, r2, ror #30 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r5, lsl #19 │ │ │ │ bicpl pc, r4, #13959168 @ 0xd50000 │ │ │ │ @ instruction: 0xf0002d00 │ │ │ │ @@ -43776,33 +43776,33 @@ │ │ │ │ @ instruction: 0x46394817 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 6, pc, cr14, cr12, {6} @ │ │ │ │ @ instruction: 0xf04f4815 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff88f7dc │ │ │ │ svclt 0x0000e7a9 │ │ │ │ - addseq r6, r1, sl, ror r1 │ │ │ │ - addseq r6, r1, sl, lsr #1 │ │ │ │ - addseq r5, r1, lr, ror #31 │ │ │ │ - addseq sl, r1, sl, asr #26 │ │ │ │ - addseq r5, r1, r8, lsr #31 │ │ │ │ - umullseq r5, r1, r2, pc @ │ │ │ │ - addseq sl, r1, ip, ror #25 │ │ │ │ - addseq r5, r1, r2, ror pc │ │ │ │ - addseq sl, r1, ip, asr #25 │ │ │ │ - addseq r5, r1, r6, asr pc │ │ │ │ - @ instruction: 0x0091acb0 │ │ │ │ - addseq r5, r1, sl, lsr pc │ │ │ │ - umullseq sl, r1, r4, ip │ │ │ │ - addseq r5, r1, lr, lsl pc │ │ │ │ - addseq sl, r1, r8, ror ip │ │ │ │ - addseq r5, r1, r2, lsl #30 │ │ │ │ - addseq sl, r1, ip, asr ip │ │ │ │ - addseq r5, r1, r8, ror #29 │ │ │ │ - addseq sl, r1, r2, asr #24 │ │ │ │ + addseq r6, r1, lr, ror r1 │ │ │ │ + addseq r6, r1, lr, lsr #1 │ │ │ │ + @ instruction: 0x00915ff2 │ │ │ │ + addseq sl, r1, lr, asr #26 │ │ │ │ + addseq r5, r1, ip, lsr #31 │ │ │ │ + umullseq r5, r1, r6, pc @ │ │ │ │ + @ instruction: 0x0091acf0 │ │ │ │ + addseq r5, r1, r6, ror pc │ │ │ │ + @ instruction: 0x0091acd0 │ │ │ │ + addseq r5, r1, sl, asr pc │ │ │ │ + @ instruction: 0x0091acb4 │ │ │ │ + addseq r5, r1, lr, lsr pc │ │ │ │ + umullseq sl, r1, r8, ip │ │ │ │ + addseq r5, r1, r2, lsr #30 │ │ │ │ + addseq sl, r1, ip, ror ip │ │ │ │ + addseq r5, r1, r6, lsl #30 │ │ │ │ + addseq sl, r1, r0, ror #24 │ │ │ │ + addseq r5, r1, ip, ror #29 │ │ │ │ + addseq sl, r1, r6, asr #24 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r4, r3, lsl #19 │ │ │ │ bicmi pc, r4, #13828096 @ 0xd30000 │ │ │ │ suble r2, r5, r0, lsl #24 │ │ │ │ @@ -44065,45 +44065,45 @@ │ │ │ │ strtmi r4, [r9], -r3, lsr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 7, cr15, [ip], {220} @ 0xdc │ │ │ │ @ instruction: 0xf04f4821 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r6, #-880] @ 0xfffffc90 │ │ │ │ svclt 0x0000e764 │ │ │ │ - addseq r5, r1, sl, lsl lr │ │ │ │ - @ instruction: 0x00915df0 │ │ │ │ - addseq sl, r1, ip, asr #22 │ │ │ │ - addseq r5, r1, ip, asr #27 │ │ │ │ - addseq sl, r1, r8, lsr #22 │ │ │ │ - addseq r5, r1, r8, lsl #27 │ │ │ │ - addseq r5, r1, r0, lsl #24 │ │ │ │ - umullseq r5, r1, r8, fp │ │ │ │ - @ instruction: 0x0091a8f2 │ │ │ │ - addseq r5, r1, r8, ror fp │ │ │ │ - @ instruction: 0x0091a8d2 │ │ │ │ - addseq r5, r1, ip, asr fp │ │ │ │ - @ instruction: 0x0091a8b6 │ │ │ │ - addseq r5, r1, r0, asr #22 │ │ │ │ - umullseq sl, r1, sl, r8 │ │ │ │ - addseq r5, r1, r4, lsr #22 │ │ │ │ - addseq sl, r1, lr, ror r8 │ │ │ │ - addseq r5, r1, r8, lsl #22 │ │ │ │ - addseq sl, r1, r2, ror #16 │ │ │ │ - addseq r5, r1, ip, ror #21 │ │ │ │ - addseq sl, r1, r6, asr #16 │ │ │ │ - @ instruction: 0x00915ad0 │ │ │ │ - addseq sl, r1, sl, lsr #16 │ │ │ │ - @ instruction: 0x00915ab4 │ │ │ │ - addseq sl, r1, lr, lsl #16 │ │ │ │ - umullseq r5, r1, r8, sl │ │ │ │ - @ instruction: 0x0091a7f2 │ │ │ │ - addseq r5, r1, lr, ror sl │ │ │ │ - @ instruction: 0x0091a7d8 │ │ │ │ - addseq r5, r1, r4, ror #20 │ │ │ │ - @ instruction: 0x0091a7be │ │ │ │ + addseq r5, r1, lr, lsl lr │ │ │ │ + @ instruction: 0x00915df4 │ │ │ │ + addseq sl, r1, r0, asr fp │ │ │ │ + @ instruction: 0x00915dd0 │ │ │ │ + addseq sl, r1, ip, lsr #22 │ │ │ │ + addseq r5, r1, ip, lsl #27 │ │ │ │ + addseq r5, r1, r4, lsl #24 │ │ │ │ + umullseq r5, r1, ip, fp │ │ │ │ + @ instruction: 0x0091a8f6 │ │ │ │ + addseq r5, r1, ip, ror fp │ │ │ │ + @ instruction: 0x0091a8d6 │ │ │ │ + addseq r5, r1, r0, ror #22 │ │ │ │ + @ instruction: 0x0091a8ba │ │ │ │ + addseq r5, r1, r4, asr #22 │ │ │ │ + umullseq sl, r1, lr, r8 │ │ │ │ + addseq r5, r1, r8, lsr #22 │ │ │ │ + addseq sl, r1, r2, lsl #17 │ │ │ │ + addseq r5, r1, ip, lsl #22 │ │ │ │ + addseq sl, r1, r6, ror #16 │ │ │ │ + @ instruction: 0x00915af0 │ │ │ │ + addseq sl, r1, sl, asr #16 │ │ │ │ + @ instruction: 0x00915ad4 │ │ │ │ + addseq sl, r1, lr, lsr #16 │ │ │ │ + @ instruction: 0x00915ab8 │ │ │ │ + addseq sl, r1, r2, lsl r8 │ │ │ │ + umullseq r5, r1, ip, sl │ │ │ │ + @ instruction: 0x0091a7f6 │ │ │ │ + addseq r5, r1, r2, lsl #21 │ │ │ │ + @ instruction: 0x0091a7dc │ │ │ │ + addseq r5, r1, r8, ror #20 │ │ │ │ + addseq sl, r1, r2, asr #15 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi fea1403c │ │ │ │ addlt r4, lr, r7, lsr #23 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -44270,28 +44270,28 @@ │ │ │ │ ldmdami r3, {r0, r1, r2, r4, r5, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7dc4478 │ │ │ │ @ instruction: 0xe7eefbb1 │ │ │ │ stcl 7, cr15, [r6], #-844 @ 0xfffffcb4 │ │ │ │ addseq fp, lr, r0, ror #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x009158fc │ │ │ │ + addseq r5, r1, r0, lsl #18 │ │ │ │ umullseq fp, lr, sl, r8 │ │ │ │ - addseq r5, r1, ip, lsl #24 │ │ │ │ - addseq r5, r1, lr, ror #17 │ │ │ │ - @ instruction: 0x00915bbe │ │ │ │ - addseq r5, r1, r8, lsr r8 │ │ │ │ - umullseq sl, r1, r2, r5 │ │ │ │ - addseq r5, r1, r8, lsr r8 │ │ │ │ - addseq r8, r6, r2, asr #27 │ │ │ │ - ldrheq sp, [r4], ip │ │ │ │ - addseq r5, r1, sl, asr r7 │ │ │ │ - @ instruction: 0x0091a4b4 │ │ │ │ - addseq r5, r1, sl, lsr r7 │ │ │ │ - umullseq sl, r1, r4, r4 │ │ │ │ + addseq r5, r1, r0, lsl ip │ │ │ │ + @ instruction: 0x009158f2 │ │ │ │ + addseq r5, r1, r2, asr #23 │ │ │ │ + addseq r5, r1, ip, lsr r8 │ │ │ │ + umullseq sl, r1, r6, r5 │ │ │ │ + addseq r5, r1, ip, lsr r8 │ │ │ │ + addseq r8, r6, r6, asr #27 │ │ │ │ + addseq sp, r4, r0, asr #1 │ │ │ │ + addseq r5, r1, lr, asr r7 │ │ │ │ + @ instruction: 0x0091a4b8 │ │ │ │ + addseq r5, r1, lr, lsr r7 │ │ │ │ + umullseq sl, r1, r8, r4 │ │ │ │ eorsle r2, sl, r0, lsl #16 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ cmnlt ip, #68, 28 @ 0x440 │ │ │ │ cmplt ip, #4, 28 @ 0x40 │ │ │ │ @@ -44338,23 +44338,23 @@ │ │ │ │ @ instruction: 0x41b4f640 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1b00afc │ │ │ │ @ instruction: 0xf04f480b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 980b0a │ │ │ │ svclt 0x0000e7ee │ │ │ │ - addseq r5, r1, r4, asr #20 │ │ │ │ - addseq r8, r6, sl, asr #25 │ │ │ │ - addseq lr, r3, r6, lsr ip │ │ │ │ - addseq r1, r5, sl, ror #23 │ │ │ │ - addseq r5, r1, r0, asr #17 │ │ │ │ - addseq r5, r1, r0, asr #12 │ │ │ │ - umullseq sl, r1, sl, r3 │ │ │ │ - addseq r5, r1, r0, lsr #12 │ │ │ │ - addseq sl, r1, sl, ror r3 │ │ │ │ + addseq r5, r1, r8, asr #20 │ │ │ │ + addseq r8, r6, lr, asr #25 │ │ │ │ + addseq lr, r3, sl, lsr ip │ │ │ │ + addseq r1, r5, lr, ror #23 │ │ │ │ + addseq r5, r1, r4, asr #17 │ │ │ │ + addseq r5, r1, r4, asr #12 │ │ │ │ + umullseq sl, r1, lr, r3 │ │ │ │ + addseq r5, r1, r4, lsr #12 │ │ │ │ + addseq sl, r1, lr, ror r3 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi ff514430 │ │ │ │ blmi ff514448 │ │ │ │ addlt r4, r8, sl, ror r4 │ │ │ │ @@ -44555,57 +44555,57 @@ │ │ │ │ vadd.i8 d20, d0, d22 │ │ │ │ ldrbtmi r4, [r8], #-350 @ 0xfffffea2 │ │ │ │ @ instruction: 0xf7dc300c │ │ │ │ stmdami r4!, {r0, r1, r2, r4, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7dc4478 │ │ │ │ @ instruction: 0xe7a6f971 │ │ │ │ - b a00e50 │ │ │ │ + b a00e50 │ │ │ │ vadd.i8 d20, d0, d16 │ │ │ │ ldrbtmi r4, [r8], #-302 @ 0xfffffed2 │ │ │ │ @ instruction: 0xf7dc300c │ │ │ │ ldmdami lr, {r0, r1, r2, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7dc4478 │ │ │ │ ldr pc, [r6, r1, ror #18] │ │ │ │ addseq fp, lr, r4, ror r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r5, r1, sl, lsl #11 │ │ │ │ - addseq sl, r1, r6, ror #5 │ │ │ │ + addseq r5, r1, lr, lsl #11 │ │ │ │ + addseq sl, r1, sl, ror #5 │ │ │ │ addseq fp, lr, r8, lsl r5 │ │ │ │ - addseq r5, r1, r0, asr r5 │ │ │ │ - addseq sl, r1, ip, lsr #5 │ │ │ │ - @ instruction: 0x009154f4 │ │ │ │ - addseq sl, r1, r0, asr r2 │ │ │ │ - addseq r5, r1, r0, lsl #11 │ │ │ │ - @ instruction: 0x009157d6 │ │ │ │ - addseq r5, r1, r8, asr #8 │ │ │ │ - addseq r5, r1, ip, lsl r4 │ │ │ │ - addseq sl, r1, r8, ror r1 │ │ │ │ - addseq r5, r1, sl, asr #7 │ │ │ │ - addseq sl, r1, r6, lsr #2 │ │ │ │ - addseq r5, r1, r0, lsr #7 │ │ │ │ - ldrsheq sl, [r1], ip │ │ │ │ - addseq r5, r1, sl, ror #6 │ │ │ │ - addseq sl, r1, r4, asr #1 │ │ │ │ - addseq r5, r1, r0, lsl r3 │ │ │ │ - addseq sl, r1, ip, rrx │ │ │ │ - @ instruction: 0x009152d6 │ │ │ │ - addseq sl, r1, r0, lsr r0 │ │ │ │ - @ instruction: 0x009152ba │ │ │ │ - addseq sl, r1, r4, lsl r0 │ │ │ │ - umullseq r5, r1, sl, r2 │ │ │ │ - @ instruction: 0x00919ff4 │ │ │ │ + addseq r5, r1, r4, asr r5 │ │ │ │ + @ instruction: 0x0091a2b0 │ │ │ │ + @ instruction: 0x009154f8 │ │ │ │ + addseq sl, r1, r4, asr r2 │ │ │ │ + addseq r5, r1, r4, lsl #11 │ │ │ │ + @ instruction: 0x009157da │ │ │ │ + addseq r5, r1, ip, asr #8 │ │ │ │ + addseq r5, r1, r0, lsr #8 │ │ │ │ + addseq sl, r1, ip, ror r1 │ │ │ │ + addseq r5, r1, lr, asr #7 │ │ │ │ + addseq sl, r1, sl, lsr #2 │ │ │ │ + addseq r5, r1, r4, lsr #7 │ │ │ │ + addseq sl, r1, r0, lsl #2 │ │ │ │ + addseq r5, r1, lr, ror #6 │ │ │ │ + addseq sl, r1, r8, asr #1 │ │ │ │ + addseq r5, r1, r4, lsl r3 │ │ │ │ + addseq sl, r1, r0, ror r0 │ │ │ │ + @ instruction: 0x009152da │ │ │ │ + addseq sl, r1, r4, lsr r0 │ │ │ │ + @ instruction: 0x009152be │ │ │ │ + addseq sl, r1, r8, lsl r0 │ │ │ │ + umullseq r5, r1, lr, r2 │ │ │ │ + @ instruction: 0x00919ff8 │ │ │ │ cdpvs 1, 4, cr11, cr2, cr8, {2} │ │ │ │ mcrvs 1, 0, fp, cr2, cr10, {1} │ │ │ │ cdpvs 1, 8, cr11, cr3, cr10, {1} │ │ │ │ bmi ef40c │ │ │ │ @ instruction: 0xf7f9447a │ │ │ │ @ instruction: 0x4770bdfd │ │ │ │ - umullseq r5, r1, ip, r5 │ │ │ │ + addseq r5, r1, r0, lsr #11 │ │ │ │ mcrvs 1, 2, fp, cr1, cr8, {1} │ │ │ │ cdpvs 1, 0, cr11, cr1, cr9, {1} │ │ │ │ mcrvs 1, 4, fp, cr1, cr9, {0} │ │ │ │ stmib r0, {r0, r3, r8, ip, sp, pc}^ │ │ │ │ andcs r2, r1, r6, lsl r3 │ │ │ │ svclt 0x00004770 │ │ │ │ cdpvs 1, 4, cr11, cr3, cr0, {2} │ │ │ │ @@ -44792,25 +44792,25 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7db4478 │ │ │ │ @ instruction: 0xe6caff9f │ │ │ │ ldmda r4, {r0, r1, r4, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq fp, lr, ip, asr #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq fp, lr, lr, lsl #2 │ │ │ │ - addseq r5, r1, r6, lsr #2 │ │ │ │ - addseq r9, r1, r2, lsl #29 │ │ │ │ - umullseq r5, r1, r6, r3 │ │ │ │ - addseq r5, r1, r0, lsl #1 │ │ │ │ - addseq r5, r1, sl, ror r3 │ │ │ │ - addseq r4, r1, r6, ror pc │ │ │ │ - @ instruction: 0x00919cd2 │ │ │ │ - addseq r4, r1, ip, asr pc │ │ │ │ - @ instruction: 0x00919cb8 │ │ │ │ - addseq r4, r1, r6, lsl pc │ │ │ │ - addseq r9, r1, r0, ror ip │ │ │ │ + addseq r5, r1, sl, lsr #2 │ │ │ │ + addseq r9, r1, r6, lsl #29 │ │ │ │ + umullseq r5, r1, sl, r3 │ │ │ │ + addseq r5, r1, r4, lsl #1 │ │ │ │ + addseq r5, r1, lr, ror r3 │ │ │ │ + addseq r4, r1, sl, ror pc │ │ │ │ + @ instruction: 0x00919cd6 │ │ │ │ + addseq r4, r1, r0, ror #30 │ │ │ │ + @ instruction: 0x00919cbc │ │ │ │ + addseq r4, r1, sl, lsl pc │ │ │ │ + addseq r9, r1, r4, ror ip │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9a4e8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r0 @ │ │ │ │ strmi r4, [sp], -r7, lsl #12 │ │ │ │ @ instruction: 0x461c4616 │ │ │ │ pld [r0, r9 @ ] │ │ │ │ @@ -44894,19 +44894,19 @@ │ │ │ │ @ instruction: 0xf04f5185 │ │ │ │ ldrbtmi r3, [r8], #-1279 @ 0xfffffb01 │ │ │ │ @ instruction: 0xf7db300c │ │ │ │ stmdami r7, {r0, r4, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7db4478 │ │ │ │ str pc, [pc, fp, asr #29] │ │ │ │ - addseq r5, r1, r4, asr r2 │ │ │ │ - addseq r5, r1, r2, asr #4 │ │ │ │ - addseq r5, r1, r2, asr #4 │ │ │ │ - addseq r4, r1, lr, ror #26 │ │ │ │ - addseq r9, r1, r8, asr #21 │ │ │ │ + addseq r5, r1, r8, asr r2 │ │ │ │ + addseq r5, r1, r6, asr #4 │ │ │ │ + addseq r5, r1, r6, asr #4 │ │ │ │ + addseq r4, r1, r2, ror sp │ │ │ │ + addseq r9, r1, ip, asr #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, fp, r8, asr #21 │ │ │ │ strcs r4, [r0, #-3016] @ 0xfffff438 │ │ │ │ @ instruction: 0x4607447a │ │ │ │ @@ -45107,33 +45107,33 @@ │ │ │ │ ldmdami r8, {r0, r2, r3, r5, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7db4478 │ │ │ │ ldrb pc, [r1, r7, lsr #26] @ │ │ │ │ @ instruction: 0x009eacd4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009eacb4 │ │ │ │ - ldrheq r5, [r1], r4 │ │ │ │ - umullseq r4, r1, r8, ip │ │ │ │ - addseq r5, r1, r6, lsr #1 │ │ │ │ - addseq r4, r1, sl, asr ip │ │ │ │ - @ instruction: 0x009199b6 │ │ │ │ - addseq r4, r1, r0, asr #24 │ │ │ │ - umullseq r9, r1, ip, r9 │ │ │ │ - @ instruction: 0x00914bfa │ │ │ │ - addseq r4, r1, lr, lsr fp │ │ │ │ - addseq r4, r1, ip, asr #22 │ │ │ │ - addseq r9, r1, r8, lsr #17 │ │ │ │ - addseq r4, r1, r0, lsl #21 │ │ │ │ - @ instruction: 0x009197da │ │ │ │ - addseq r4, r1, ip, asr sl │ │ │ │ - @ instruction: 0x009197b6 │ │ │ │ - addseq r4, r1, r2, asr #20 │ │ │ │ - umullseq r9, r1, ip, r7 │ │ │ │ - addseq r4, r1, r6, lsr #20 │ │ │ │ - addseq r9, r1, r0, lsl #15 │ │ │ │ + ldrheq r5, [r1], r8 │ │ │ │ + umullseq r4, r1, ip, ip │ │ │ │ + addseq r5, r1, sl, lsr #1 │ │ │ │ + addseq r4, r1, lr, asr ip │ │ │ │ + @ instruction: 0x009199ba │ │ │ │ + addseq r4, r1, r4, asr #24 │ │ │ │ + addseq r9, r1, r0, lsr #19 │ │ │ │ + @ instruction: 0x00914bfe │ │ │ │ + addseq r4, r1, r2, asr #22 │ │ │ │ + addseq r4, r1, r0, asr fp │ │ │ │ + addseq r9, r1, ip, lsr #17 │ │ │ │ + addseq r4, r1, r4, lsl #21 │ │ │ │ + @ instruction: 0x009197de │ │ │ │ + addseq r4, r1, r0, ror #20 │ │ │ │ + @ instruction: 0x009197ba │ │ │ │ + addseq r4, r1, r6, asr #20 │ │ │ │ + addseq r9, r1, r0, lsr #15 │ │ │ │ + addseq r4, r1, sl, lsr #20 │ │ │ │ + addseq r9, r1, r4, lsl #15 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldrcs pc, [r8, #-2271]! @ 0xfffff721 │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ @ instruction: 0x46063538 │ │ │ │ @@ -45468,41 +45468,41 @@ │ │ │ │ @ instruction: 0xf7d2e7ee │ │ │ │ addmi lr, fp, #18432 @ 0x4800 │ │ │ │ stclge 7, cr15, [r5, #252]! @ 0xfc │ │ │ │ svclt 0x0000e642 │ │ │ │ addseq sl, lr, r4, asr #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, lr, sl, lsl r9 │ │ │ │ - umullseq r4, r1, ip, r9 │ │ │ │ - umullseq r7, r1, r6, r3 │ │ │ │ - addseq r4, r1, lr, lsr #16 │ │ │ │ - addseq r4, r1, r6, asr #19 │ │ │ │ - @ instruction: 0x009148f4 │ │ │ │ - addseq r4, r1, ip, ror r7 │ │ │ │ - @ instruction: 0x009194d8 │ │ │ │ - addseq r4, r1, r2, asr r7 │ │ │ │ - addseq r9, r1, lr, lsr #9 │ │ │ │ - addseq r4, r1, r8, lsr r7 │ │ │ │ - umullseq r9, r1, r4, r4 │ │ │ │ - addseq r4, r1, r8, lsl #16 │ │ │ │ - addseq r4, r1, lr, ror #15 │ │ │ │ - addseq r4, r1, r6, lsl #17 │ │ │ │ - addseq r4, r1, r4, lsl r6 │ │ │ │ - addseq r9, r1, r0, ror r3 │ │ │ │ - addseq r4, r1, lr, ror #13 │ │ │ │ - addseq r4, r1, lr, lsl #10 │ │ │ │ - addseq r4, r1, r0, lsl r7 │ │ │ │ - @ instruction: 0x009144f2 │ │ │ │ - addseq r4, r1, sl, asr #12 │ │ │ │ - addseq r4, r1, sl, asr #9 │ │ │ │ - addseq r9, r1, r6, lsr #4 │ │ │ │ - @ instruction: 0x009144b0 │ │ │ │ - addseq r9, r1, sl, lsl #4 │ │ │ │ - umullseq r4, r1, r0, r4 │ │ │ │ - addseq r9, r1, sl, ror #3 │ │ │ │ + addseq r4, r1, r0, lsr #19 │ │ │ │ + umullseq r7, r1, sl, r3 │ │ │ │ + addseq r4, r1, r2, lsr r8 │ │ │ │ + addseq r4, r1, sl, asr #19 │ │ │ │ + @ instruction: 0x009148f8 │ │ │ │ + addseq r4, r1, r0, lsl #15 │ │ │ │ + @ instruction: 0x009194dc │ │ │ │ + addseq r4, r1, r6, asr r7 │ │ │ │ + @ instruction: 0x009194b2 │ │ │ │ + addseq r4, r1, ip, lsr r7 │ │ │ │ + umullseq r9, r1, r8, r4 │ │ │ │ + addseq r4, r1, ip, lsl #16 │ │ │ │ + @ instruction: 0x009147f2 │ │ │ │ + addseq r4, r1, sl, lsl #17 │ │ │ │ + addseq r4, r1, r8, lsl r6 │ │ │ │ + addseq r9, r1, r4, ror r3 │ │ │ │ + @ instruction: 0x009146f2 │ │ │ │ + addseq r4, r1, r2, lsl r5 │ │ │ │ + addseq r4, r1, r4, lsl r7 │ │ │ │ + @ instruction: 0x009144f6 │ │ │ │ + addseq r4, r1, lr, asr #12 │ │ │ │ + addseq r4, r1, lr, asr #9 │ │ │ │ + addseq r9, r1, sl, lsr #4 │ │ │ │ + @ instruction: 0x009144b4 │ │ │ │ + addseq r9, r1, lr, lsl #4 │ │ │ │ + umullseq r4, r1, r4, r4 │ │ │ │ + addseq r9, r1, lr, ror #3 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feb9afb8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [sp], -r8, ror #31 │ │ │ │ ldrdeq pc, [r8], r0 │ │ │ │ @ instruction: 0x461f4616 │ │ │ │ @ instruction: 0xf568f125 │ │ │ │ @@ -45547,15 +45547,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7d2bd30 │ │ │ │ svclt 0x0000ea6e │ │ │ │ addseq sl, lr, sl, lsr #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r1, r2, lsr #15 │ │ │ │ + addseq r4, r1, r6, lsr #15 │ │ │ │ @ instruction: 0x009ea2f0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb9b090 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf0bb4608 │ │ │ │ stmiavs r2, {r0, r1, r2, r3, r5, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @@ -45566,15 +45566,15 @@ │ │ │ │ andcs lr, r2, #3194880 @ 0x30c000 │ │ │ │ andlt r2, r3, r1 │ │ │ │ stmdbmi r4, {r8, sl, fp, ip, sp, pc} │ │ │ │ adcscs pc, sl, #64, 4 │ │ │ │ ldrbtmi r9, [r9], #-1 │ │ │ │ blx e81e1c │ │ │ │ strb r9, [lr, r1, lsl #22]! │ │ │ │ - addseq r4, r1, r6, lsr #14 │ │ │ │ + addseq r4, r1, sl, lsr #14 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 17f390 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 14, cr15, cr0, cr12, {6} │ │ │ │ @ instruction: 0x4693b0bb │ │ │ │ strbcs pc, [r0, #-2271] @ 0xfffff721 @ │ │ │ │ @@ -45899,52 +45899,52 @@ │ │ │ │ mrc2 7, 1, pc, cr12, cr10, {6} │ │ │ │ @ instruction: 0xf04f482b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mrc2 7, 7, pc, cr6, cr10, {6} │ │ │ │ movwls lr, #38882 @ 0x97e2 │ │ │ │ @ instruction: 0xf8dd4b28 │ │ │ │ ldrbtmi fp, [fp], #-40 @ 0xffffffd8 │ │ │ │ - blmi a29088 │ │ │ │ + blmi a29088 │ │ │ │ blhi 23fa84 >::_M_default_append(unsigned int)@@Base+0x84294> │ │ │ │ @ instruction: 0xf8cd447b │ │ │ │ tstls ip, #128 @ 0x80 │ │ │ │ stmib sp, {r8, r9, sp}^ │ │ │ │ movwls fp, #43298 @ 0xa922 │ │ │ │ sub r4, fp, r3, lsr r6 │ │ │ │ ... │ │ │ │ addseq sl, lr, sl, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r1, r6, asr #13 │ │ │ │ - addseq r4, r1, r2, ror r6 │ │ │ │ - addseq r8, r1, r8, ror #30 │ │ │ │ - addseq r4, r1, r0, lsr r6 │ │ │ │ - addseq r4, r1, r8, lsl r6 │ │ │ │ - addseq r8, r1, lr, lsl #30 │ │ │ │ - @ instruction: 0x009145fc │ │ │ │ - @ instruction: 0x00918ef2 │ │ │ │ + addseq r4, r1, sl, asr #13 │ │ │ │ + addseq r4, r1, r6, ror r6 │ │ │ │ + addseq r8, r1, ip, ror #30 │ │ │ │ + addseq r4, r1, r4, lsr r6 │ │ │ │ + addseq r4, r1, ip, lsl r6 │ │ │ │ + addseq r8, r1, r2, lsl pc │ │ │ │ + addseq r4, r1, r0, lsl #12 │ │ │ │ + @ instruction: 0x00918ef6 │ │ │ │ addseq sl, lr, r4, lsr #2 │ │ │ │ - addseq r4, r1, r8, asr #9 │ │ │ │ - addseq r4, r1, r8, lsl #6 │ │ │ │ - addseq r8, r1, r0, lsl #24 │ │ │ │ - @ instruction: 0x009142f0 │ │ │ │ - addseq r8, r1, r8, ror #23 │ │ │ │ - @ instruction: 0x009142d6 │ │ │ │ - addseq r8, r1, lr, asr #23 │ │ │ │ - umullseq r4, r1, r8, r2 │ │ │ │ - umullseq r8, r1, r0, fp │ │ │ │ - addseq r4, r1, sl, ror r2 │ │ │ │ - addseq r8, r1, r0, ror fp │ │ │ │ - addseq r4, r1, r0, ror #4 │ │ │ │ - addseq r8, r1, r6, asr fp │ │ │ │ - addseq r4, r1, r2, asr #4 │ │ │ │ - addseq r8, r1, r8, lsr fp │ │ │ │ - addseq r4, r1, r8, lsr #4 │ │ │ │ - addseq r8, r1, lr, lsl fp │ │ │ │ - addseq r4, r1, sl, ror #3 │ │ │ │ - addseq r4, r1, r0, ror #3 │ │ │ │ + addseq r4, r1, ip, asr #9 │ │ │ │ + addseq r4, r1, ip, lsl #6 │ │ │ │ + addseq r8, r1, r4, lsl #24 │ │ │ │ + @ instruction: 0x009142f4 │ │ │ │ + addseq r8, r1, ip, ror #23 │ │ │ │ + @ instruction: 0x009142da │ │ │ │ + @ instruction: 0x00918bd2 │ │ │ │ + umullseq r4, r1, ip, r2 │ │ │ │ + umullseq r8, r1, r4, fp │ │ │ │ + addseq r4, r1, lr, ror r2 │ │ │ │ + addseq r8, r1, r4, ror fp │ │ │ │ + addseq r4, r1, r4, ror #4 │ │ │ │ + addseq r8, r1, sl, asr fp │ │ │ │ + addseq r4, r1, r6, asr #4 │ │ │ │ + addseq r8, r1, ip, lsr fp │ │ │ │ + addseq r4, r1, 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ror #13 │ │ │ │ - umullseq r3, r1, ip, r6 │ │ │ │ - addseq r3, r1, r4, lsl #12 │ │ │ │ - @ instruction: 0x00917efa │ │ │ │ - addseq r3, r1, r8, ror #11 │ │ │ │ - @ instruction: 0x00917ede │ │ │ │ - addseq r3, r1, ip, asr #11 │ │ │ │ - addseq r7, r1, r2, asr #29 │ │ │ │ - @ instruction: 0x009135b0 │ │ │ │ - addseq r7, r1, r6, lsr #29 │ │ │ │ - umullseq r3, r1, r4, r5 │ │ │ │ - addseq r7, r1, sl, lsl #29 │ │ │ │ - addseq r3, r1, r4, ror r5 │ │ │ │ - addseq r7, r1, sl, ror #28 │ │ │ │ - addseq r3, r1, r8, asr r5 │ │ │ │ - addseq r7, r1, lr, asr #28 │ │ │ │ - addseq r3, r1, ip, lsr r5 │ │ │ │ - addseq r7, r1, r2, lsr lr │ │ │ │ - addseq r3, r1, r0, lsr #10 │ │ │ │ - addseq r7, r1, r6, lsl lr │ │ │ │ - addseq r3, r1, r4, lsl #10 │ │ │ │ - @ instruction: 0x00917dfa │ │ │ │ - addseq r3, r1, r8, ror #9 │ │ │ │ - @ instruction: 0x00917dde │ │ │ │ - addseq r3, r1, ip, asr #9 │ │ │ │ - addseq r7, r1, r2, asr #27 │ │ │ │ - @ instruction: 0x009134b0 │ │ │ │ - addseq r7, r1, r6, lsr #27 │ │ │ │ - umullseq r3, r1, r4, r4 │ │ │ │ - addseq r7, r1, sl, lsl #27 │ │ │ │ - addseq r3, r1, r4, ror r4 │ │ │ │ - addseq r7, r1, ip, ror #26 │ │ │ │ - addseq r3, r1, ip, lsr r4 │ │ │ │ - addseq r7, r1, r4, lsr sp │ │ │ │ - addseq r3, r1, r2, lsr #8 │ │ │ │ - addseq r7, r1, r8, lsl sp │ │ │ │ - addseq r3, r1, r6, lsl #8 │ │ │ │ - @ instruction: 0x00917cfc │ │ │ │ - addseq r3, r1, r6, ror #7 │ │ │ │ - @ instruction: 0x00917cde │ │ │ │ - addseq r3, r1, ip, asr #7 │ │ │ │ - addseq r7, r1, r2, asr #25 │ │ │ │ - @ instruction: 0x009133b0 │ │ │ │ - addseq r7, r1, r6, lsr #25 │ │ │ │ - umullseq r3, r1, r4, r3 │ │ │ │ - addseq r7, r1, sl, lsl #25 │ │ │ │ + addseq r3, r1, r4, ror #23 │ │ │ │ + addseq r3, r1, sl, asr #21 │ │ │ │ + @ instruction: 0x009139f8 │ │ │ │ + @ instruction: 0x009139be │ │ │ │ + addseq r3, r1, ip, lsr r9 │ │ │ │ + addseq r3, r1, r2, lsr r9 │ │ │ │ + addseq r8, r1, r8, lsr #4 │ │ │ │ + addseq r3, r1, lr, asr #17 │ │ │ │ + addseq r3, r1, lr, asr #15 │ │ │ │ + umullseq r3, r1, r6, r7 │ │ │ │ + addseq r8, r1, sl, lsl #1 │ │ │ │ + addseq r3, r1, r6, ror r7 │ │ │ │ + addseq r8, r1, sl, rrx │ │ │ │ + addseq r3, r1, r6, asr r7 │ │ │ │ + addseq r8, r1, sl, asr #32 │ │ │ │ + addseq r3, r1, r8, lsr r7 │ │ │ │ + addseq r8, r1, lr, lsr #32 │ │ │ │ + @ instruction: 0x009136f0 │ │ │ │ + addseq r3, r1, r0, lsr #13 │ │ │ │ + addseq r3, r1, r8, lsl #12 │ │ │ │ + @ instruction: 0x00917efe │ │ │ │ + addseq r3, r1, ip, ror #11 │ │ │ │ + addseq r7, r1, r2, ror #29 │ │ │ │ + @ instruction: 0x009135d0 │ │ │ │ + addseq r7, r1, r6, asr #29 │ │ │ │ + @ instruction: 0x009135b4 │ │ │ │ + addseq r7, r1, sl, lsr #29 │ │ │ │ + umullseq r3, r1, r8, r5 │ │ │ │ + addseq r7, r1, lr, lsl #29 │ │ │ │ + addseq r3, r1, r8, ror r5 │ │ │ │ + addseq r7, r1, lr, ror #28 │ │ │ │ + addseq r3, r1, ip, asr r5 │ │ │ │ + addseq r7, r1, r2, asr lr │ │ │ │ + addseq r3, r1, r0, asr #10 │ │ │ │ + addseq r7, r1, r6, lsr lr │ │ │ │ + addseq r3, r1, r4, lsr #10 │ │ │ │ + addseq r7, r1, sl, lsl lr │ │ │ │ + addseq r3, r1, r8, lsl #10 │ │ │ │ + @ instruction: 0x00917dfe │ │ │ │ + addseq r3, r1, ip, ror #9 │ │ │ │ + addseq r7, r1, r2, ror #27 │ │ │ │ + @ instruction: 0x009134d0 │ │ │ │ + addseq r7, r1, r6, asr #27 │ │ │ │ + @ instruction: 0x009134b4 │ │ │ │ + addseq r7, r1, sl, lsr #27 │ │ │ │ + umullseq r3, r1, r8, r4 │ │ │ │ + addseq r7, r1, lr, lsl #27 │ │ │ │ + addseq r3, r1, r8, ror r4 │ │ │ │ + addseq r7, r1, r0, ror sp │ │ │ │ + addseq r3, r1, r0, asr #8 │ │ │ │ + addseq r7, r1, r8, lsr sp │ │ │ │ + addseq r3, r1, r6, lsr #8 │ │ │ │ + addseq r7, r1, ip, lsl sp │ │ │ │ + addseq r3, r1, sl, lsl #8 │ │ │ │ + addseq r7, r1, r0, lsl #26 │ │ │ │ + addseq r3, r1, sl, ror #7 │ │ │ │ + addseq r7, r1, r2, ror #25 │ │ │ │ + @ instruction: 0x009133d0 │ │ │ │ + addseq r7, r1, r6, asr #25 │ │ │ │ + @ instruction: 0x009133b4 │ │ │ │ + addseq r7, r1, sl, lsr #25 │ │ │ │ + umullseq r3, r1, r8, r3 │ │ │ │ + addseq r7, r1, lr, lsl #25 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9c590 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 1c092b8 │ │ │ │ blmi 1c315c0 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -47006,40 +47006,40 @@ │ │ │ │ ldmdami pc, {r0, r1, r2, r3, r7, r8, sl, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d94478 │ │ │ │ strb pc, [r4, -r9, asr #28]! @ │ │ │ │ mrc 7, 7, APSR_nzcv, cr14, cr0, {6} │ │ │ │ addseq r8, lr, lr, lsr #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r3, r1, r2, lsr r2 │ │ │ │ + addseq r3, r1, r6, lsr r2 │ │ │ │ @ instruction: 0xffffeb03 │ │ │ │ - addseq r3, r1, r8, asr #4 │ │ │ │ - addseq r3, r1, ip, ror r2 │ │ │ │ + addseq r3, r1, ip, asr #4 │ │ │ │ + addseq r3, r1, r0, lsl #5 │ │ │ │ andeq r0, r0, fp, asr #3 │ │ │ │ - addseq r3, r1, r0, lsl #4 │ │ │ │ - @ instruction: 0x00917af8 │ │ │ │ + addseq r3, r1, r4, lsl #4 │ │ │ │ + @ instruction: 0x00917afc │ │ │ │ addseq r8, lr, lr, lsr #26 │ │ │ │ - addseq r3, r1, ip, asr #3 │ │ │ │ - addseq r7, r1, r4, asr #21 │ │ │ │ + @ instruction: 0x009131d0 │ │ │ │ + addseq r7, r1, r8, asr #21 │ │ │ │ @ instruction: 0xffffea2f │ │ │ │ @ instruction: 0xffffe9a1 │ │ │ │ - addseq r3, r1, lr, lsl #3 │ │ │ │ - addseq r7, r1, r6, lsl #21 │ │ │ │ - addseq r3, r1, r4, ror r1 │ │ │ │ - addseq r7, r1, ip, ror #20 │ │ │ │ - @ instruction: 0x009131b8 │ │ │ │ - @ instruction: 0x009131dc │ │ │ │ - @ instruction: 0x009131f4 │ │ │ │ - addseq r3, r1, sl, asr #3 │ │ │ │ - addseq r3, r1, r6, lsl #2 │ │ │ │ - @ instruction: 0x009179fe │ │ │ │ - addseq r3, r1, ip, ror #1 │ │ │ │ - addseq r7, r1, r4, ror #19 │ │ │ │ - addseq r3, r1, lr, asr #1 │ │ │ │ - addseq r7, r1, r4, asr #19 │ │ │ │ + umullseq r3, r1, r2, r1 │ │ │ │ + addseq r7, r1, sl, lsl #21 │ │ │ │ + addseq r3, r1, r8, ror r1 │ │ │ │ + addseq r7, r1, r0, ror sl │ │ │ │ + @ instruction: 0x009131bc │ │ │ │ + addseq r3, r1, r0, ror #3 │ │ │ │ + @ instruction: 0x009131f8 │ │ │ │ + addseq r3, r1, lr, asr #3 │ │ │ │ + addseq r3, r1, sl, lsl #2 │ │ │ │ + addseq r7, r1, r2, lsl #20 │ │ │ │ + ldrsheq r3, [r1], r0 │ │ │ │ + addseq r7, r1, r8, ror #19 │ │ │ │ + ldrsbeq r3, [r1], r2 │ │ │ │ + addseq r7, r1, r8, asr #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb9c7cc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 6, pc, cr8, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -47049,16 +47049,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r6, #-868]! @ 0xfffffc9c │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7d94478 │ │ │ │ blls c4dc4 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq r3, r1, ip, lsl r0 │ │ │ │ - addseq r7, r1, r4, lsl r9 │ │ │ │ + addseq r3, r1, r0, lsr #32 │ │ │ │ + addseq r7, r1, r8, lsl r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9c818 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 6095a0 │ │ │ │ blmi 631838 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -47080,15 +47080,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7d0bd30 │ │ │ │ svclt 0x0000ee6c │ │ │ │ addseq r8, lr, r6, lsr #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrheq r3, [r1], sl │ │ │ │ + ldrheq r3, [r1], lr │ │ │ │ addseq r8, lr, ip, ror #21 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9c894 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r0, ror #31 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ vshr.s64 d15, d26, #20 │ │ │ │ @@ -47122,17 +47122,17 @@ │ │ │ │ mvnvc pc, pc, asr #8 │ │ │ │ strtmi r9, [r9], -r0, lsl #2 │ │ │ │ addseq r4, r2, fp, ror r4 │ │ │ │ mrc2 7, 1, pc, cr14, cr6, {6} │ │ │ │ stmib r5, {r8, r9, sp}^ │ │ │ │ stmib r5, {r8, r9, ip, sp}^ │ │ │ │ strb r3, [r8, r2, lsl #6]! │ │ │ │ - addseq r3, r1, r0, asr r0 │ │ │ │ - addseq r7, r1, ip, lsr #16 │ │ │ │ - addseq r2, r1, ip, ror #31 │ │ │ │ + addseq r3, r1, r4, asr r0 │ │ │ │ + addseq r7, r1, r0, lsr r8 │ │ │ │ + @ instruction: 0x00912ff0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @ instruction: 0xf8df4690 │ │ │ │ @ instruction: 0xf8df2b18 │ │ │ │ addslt r3, r9, r8, lsl fp │ │ │ │ @@ -47842,76 +47842,76 @@ │ │ │ │ stmdami r3, {r0, r1, r2, r8, r9, sl, fp, ip, sp, lr, pc}^ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d84478 │ │ │ │ ldrb pc, [r7], #-4033 @ 0xfffff03f @ │ │ │ │ ldmda r6!, {r4, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0x009e89f8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r1, sl, lsl #31 │ │ │ │ + addseq r2, r1, lr, lsl #31 │ │ │ │ addseq r8, lr, r4, ror r9 │ │ │ │ - addseq r2, r1, r6, lsl #30 │ │ │ │ - addseq r2, r1, r8, ror #28 │ │ │ │ - @ instruction: 0x00912cfa │ │ │ │ - addseq r2, r1, sl, lsr #24 │ │ │ │ - addseq r7, r1, r2, lsl #8 │ │ │ │ - addseq r2, r1, r8, lsl #24 │ │ │ │ - addseq r7, r1, r2, ror #7 │ │ │ │ - addseq r2, r1, ip, ror #23 │ │ │ │ - addseq r7, r1, r6, asr #7 │ │ │ │ - addseq r2, r1, sl, lsl #21 │ │ │ │ - addseq r7, r1, r4, ror #4 │ │ │ │ - @ instruction: 0x009129bc │ │ │ │ - umullseq r7, r1, r6, r1 │ │ │ │ - umullseq r2, r1, sl, r9 │ │ │ │ - addseq r7, r1, r2, ror r1 │ │ │ │ - addseq r2, r1, r6, ror r9 │ │ │ │ - addseq r7, r1, r8, asr r1 │ │ │ │ - addseq r2, r1, lr, asr #17 │ │ │ │ - addseq r7, r1, r8, lsr #1 │ │ │ │ - @ instruction: 0x009128b0 │ │ │ │ - addseq r7, r1, sl, lsl #1 │ │ │ │ - addseq r2, r1, r6, lsr #16 │ │ │ │ - addseq r7, r1, r2 │ │ │ │ - addseq r2, r1, ip, lsl #16 │ │ │ │ - addseq r6, r1, lr, ror #31 │ │ │ │ - addseq r2, r1, r4, asr #15 │ │ │ │ - addseq r6, r1, r6, lsr #31 │ │ │ │ - addseq r2, r1, r4, lsr #15 │ │ │ │ - addseq r6, r1, lr, ror pc │ │ │ │ - addseq r2, r1, sl, lsl #15 │ │ │ │ - addseq r6, r1, r4, ror #30 │ │ │ │ - addseq r2, r1, r0, ror r7 │ │ │ │ - addseq r6, r1, sl, asr #30 │ │ │ │ - addseq r2, r1, r6, asr r7 │ │ │ │ - addseq r6, r1, r0, lsr pc │ │ │ │ - addseq r2, r1, ip, lsr r7 │ │ │ │ - addseq r6, r1, r6, lsl pc │ │ │ │ - addseq r2, r1, r2, lsr #14 │ │ │ │ - @ instruction: 0x00916efc │ │ │ │ - addseq r2, r1, r8, lsl #14 │ │ │ │ - addseq r6, r1, r2, ror #29 │ │ │ │ - addseq r2, r1, r4, asr #13 │ │ │ │ - addseq r2, r1, sl, lsr #11 │ │ │ │ - addseq r6, r1, r4, lsl #27 │ │ │ │ - umullseq r2, r1, r0, r5 │ │ │ │ - addseq r6, r1, sl, ror #26 │ │ │ │ - addseq r2, r1, r6, ror r5 │ │ │ │ - addseq r6, r1, r0, asr sp │ │ │ │ - addseq r2, r1, ip, asr r5 │ │ │ │ - addseq r6, r1, r6, lsr sp │ │ │ │ - addseq r2, r1, r2, asr #10 │ │ │ │ - addseq r6, r1, ip, lsl sp │ │ │ │ - addseq r2, r1, r8, lsr #10 │ │ │ │ - addseq r6, r1, r2, lsl #26 │ │ │ │ - addseq r2, r1, lr, lsl #10 │ │ │ │ - addseq r6, r1, r8, ror #25 │ │ │ │ - @ instruction: 0x009124f4 │ │ │ │ - addseq r6, r1, lr, asr #25 │ │ │ │ - @ instruction: 0x009124da │ │ │ │ - @ instruction: 0x00916cb4 │ │ │ │ + addseq r2, r1, sl, lsl #30 │ │ │ │ + addseq r2, r1, ip, ror #28 │ │ │ │ + @ instruction: 0x00912cfe │ │ │ │ + addseq r2, r1, lr, lsr #24 │ │ │ │ + addseq r7, r1, r6, lsl #8 │ │ │ │ + addseq r2, r1, ip, lsl #24 │ │ │ │ + addseq r7, r1, r6, ror #7 │ │ │ │ + @ instruction: 0x00912bf0 │ │ │ │ + addseq r7, r1, sl, asr #7 │ │ │ │ + addseq r2, r1, lr, lsl #21 │ │ │ │ + addseq r7, r1, r8, ror #4 │ │ │ │ + addseq r2, r1, r0, asr #19 │ │ │ │ + umullseq r7, r1, sl, r1 │ │ │ │ + umullseq r2, r1, lr, r9 │ │ │ │ + addseq r7, r1, r6, ror r1 │ │ │ │ + addseq r2, r1, sl, ror r9 │ │ │ │ + addseq r7, r1, ip, asr r1 │ │ │ │ + @ instruction: 0x009128d2 │ │ │ │ + addseq r7, r1, ip, lsr #1 │ │ │ │ + @ instruction: 0x009128b4 │ │ │ │ + addseq r7, r1, lr, lsl #1 │ │ │ │ + addseq r2, r1, sl, lsr #16 │ │ │ │ + addseq r7, r1, r6 │ │ │ │ + addseq r2, r1, r0, lsl r8 │ │ │ │ + @ instruction: 0x00916ff2 │ │ │ │ + addseq r2, r1, r8, asr #15 │ │ │ │ + addseq r6, r1, sl, lsr #31 │ │ │ │ + addseq r2, r1, r8, lsr #15 │ │ │ │ + addseq r6, r1, r2, lsl #31 │ │ │ │ + addseq r2, r1, lr, lsl #15 │ │ │ │ + addseq r6, r1, r8, ror #30 │ │ │ │ + addseq r2, r1, r4, ror r7 │ │ │ │ + addseq r6, r1, lr, asr #30 │ │ │ │ + addseq r2, r1, sl, asr r7 │ │ │ │ + addseq r6, r1, r4, lsr pc │ │ │ │ + addseq r2, r1, r0, asr #14 │ │ │ │ + addseq r6, r1, sl, lsl pc │ │ │ │ + addseq r2, r1, r6, lsr #14 │ │ │ │ + addseq r6, r1, r0, lsl #30 │ │ │ │ + addseq r2, r1, ip, lsl #14 │ │ │ │ + addseq r6, r1, r6, ror #29 │ │ │ │ + addseq r2, r1, r8, asr #13 │ │ │ │ + addseq r2, r1, lr, lsr #11 │ │ │ │ + addseq r6, r1, r8, lsl #27 │ │ │ │ + umullseq r2, r1, r4, r5 │ │ │ │ + addseq r6, r1, lr, ror #26 │ │ │ │ + addseq r2, r1, sl, ror r5 │ │ │ │ + addseq r6, r1, r4, asr sp │ │ │ │ + addseq r2, r1, r0, ror #10 │ │ │ │ + addseq r6, r1, sl, lsr sp │ │ │ │ + addseq r2, r1, r6, asr #10 │ │ │ │ + addseq r6, r1, r0, lsr #26 │ │ │ │ + addseq r2, r1, ip, lsr #10 │ │ │ │ + addseq r6, r1, r6, lsl #26 │ │ │ │ + addseq r2, r1, r2, lsl r5 │ │ │ │ + addseq r6, r1, ip, ror #25 │ │ │ │ + @ instruction: 0x009124f8 │ │ │ │ + @ instruction: 0x00916cd2 │ │ │ │ + @ instruction: 0x009124de │ │ │ │ + @ instruction: 0x00916cb8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9d56c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 170a2b4 │ │ │ │ blmi 1732594 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -48001,36 +48001,36 @@ │ │ │ │ ldmdami fp, {r0, r3, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d84478 │ │ │ │ str pc, [ip, r3, lsl #29] │ │ │ │ svc 0x0038f7cf │ │ │ │ @ instruction: 0x009e7dd2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r1, r2, ror r3 │ │ │ │ + addseq r2, r1, r6, ror r3 │ │ │ │ @ instruction: 0xfffff38f │ │ │ │ - addseq r2, r1, r8, lsl #7 │ │ │ │ - addseq r2, r1, r0, asr #7 │ │ │ │ + addseq r2, r1, ip, lsl #7 │ │ │ │ + addseq r2, r1, r4, asr #7 │ │ │ │ andeq r0, r0, fp, ror #2 │ │ │ │ - addseq r2, r1, r0, asr #6 │ │ │ │ - addseq r6, r1, ip, lsl fp │ │ │ │ + addseq r2, r1, r4, asr #6 │ │ │ │ + addseq r6, r1, r0, lsr #22 │ │ │ │ addseq r7, lr, r2, asr sp │ │ │ │ - addseq r2, r1, lr, lsl #6 │ │ │ │ - addseq r6, r1, sl, ror #21 │ │ │ │ + addseq r2, r1, r2, lsl r3 │ │ │ │ + addseq r6, r1, lr, ror #21 │ │ │ │ @ instruction: 0xfffff259 │ │ │ │ @ instruction: 0xfffff1cb │ │ │ │ - @ instruction: 0x009122d0 │ │ │ │ - addseq r6, r1, ip, lsr #21 │ │ │ │ - @ instruction: 0x009122b6 │ │ │ │ - umullseq r6, r1, r2, sl │ │ │ │ - addseq r2, r1, r0, lsl #6 │ │ │ │ - addseq r2, r1, sl, lsl r3 │ │ │ │ - addseq r2, r1, ip, ror r2 │ │ │ │ - addseq r6, r1, r8, asr sl │ │ │ │ - addseq r2, r1, lr, asr r2 │ │ │ │ - addseq r6, r1, r8, lsr sl │ │ │ │ + @ instruction: 0x009122d4 │ │ │ │ + @ instruction: 0x00916ab0 │ │ │ │ + @ instruction: 0x009122ba │ │ │ │ + umullseq r6, r1, r6, sl │ │ │ │ + addseq r2, r1, r4, lsl #6 │ │ │ │ + addseq r2, r1, lr, lsl r3 │ │ │ │ + addseq r2, r1, r0, lsl #5 │ │ │ │ + addseq r6, r1, ip, asr sl │ │ │ │ + addseq r2, r1, r2, ror #4 │ │ │ │ + addseq r6, r1, ip, lsr sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb9d748 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xff08f7ff │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -48040,20 +48040,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [r8, #-864]! @ 0xfffffca0 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7d84478 │ │ │ │ blls c5e48 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - @ instruction: 0x009121bc │ │ │ │ - umullseq r6, r1, r8, r9 │ │ │ │ + addseq r2, r1, r0, asr #3 │ │ │ │ + umullseq r6, r1, ip, r9 │ │ │ │ vmla.i8 d20, d0, d2 │ │ │ │ ldrbtmi r2, [r9], #-539 @ 0xfffffde5 │ │ │ │ mrclt 7, 6, APSR_nzcv, cr0, cr2, {6} │ │ │ │ - addseq r2, r1, lr, lsr r2 │ │ │ │ + addseq r2, r1, r2, asr #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldrmi r4, [lr], -r0, lsr #19 │ │ │ │ addslt r4, r1, r0, lsr #23 │ │ │ │ @ instruction: 0x46074479 │ │ │ │ @@ -48213,27 +48213,27 @@ │ │ │ │ bls 1c5ba4 >::_M_default_append(unsigned int)@@Base+0xa3b4> │ │ │ │ @ instruction: 0x4602e7b5 │ │ │ │ andcs lr, r1, #46923776 @ 0x2cc0000 │ │ │ │ @ instruction: 0xf7cfe7b1 │ │ │ │ svclt 0x0000ed92 │ │ │ │ umullseq r7, lr, r8, fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r1, r2, lsl #3 │ │ │ │ - umullseq r6, r1, r2, r8 │ │ │ │ - addseq r2, r1, r6, ror r0 │ │ │ │ - addseq r6, r1, r6, lsl #15 │ │ │ │ + addseq r2, r1, r6, lsl #3 │ │ │ │ + umullseq r6, r1, r6, r8 │ │ │ │ + addseq r2, r1, sl, ror r0 │ │ │ │ + addseq r6, r1, sl, lsl #15 │ │ │ │ @ instruction: 0x009e79ba │ │ │ │ - addseq r2, r1, lr, lsr r0 │ │ │ │ - addseq r6, r1, lr, asr #14 │ │ │ │ - addseq r2, r1, r0, lsr #32 │ │ │ │ - addseq r6, r1, r0, lsr r7 │ │ │ │ - addseq r2, r1, r2 │ │ │ │ - addseq r6, r1, r2, lsl r7 │ │ │ │ - addseq r1, r1, r4, ror #31 │ │ │ │ - @ instruction: 0x009166f4 │ │ │ │ + addseq r2, r1, r2, asr #32 │ │ │ │ + addseq r6, r1, r2, asr r7 │ │ │ │ + addseq r2, r1, r4, lsr #32 │ │ │ │ + addseq r6, r1, r4, lsr r7 │ │ │ │ + addseq r2, r1, r6 │ │ │ │ + addseq r6, r1, r6, lsl r7 │ │ │ │ + addseq r1, r1, r8, ror #31 │ │ │ │ + @ instruction: 0x009166f8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb9da74 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf43cf06e │ │ │ │ @ instruction: 0xf1e86800 │ │ │ │ @ instruction: 0x4603f215 │ │ │ │ @@ -48244,16 +48244,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7d8300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r4, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2 7, cr15, [sl], {216} @ 0xd8 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addseq r1, r1, r6, asr pc │ │ │ │ - addseq r6, r1, r6, ror #12 │ │ │ │ + addseq r1, r1, sl, asr pc │ │ │ │ + addseq r6, r1, sl, ror #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r7, sl, ror sl │ │ │ │ @ instruction: 0x460e4b7a │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -48375,31 +48375,31 @@ │ │ │ │ ldmdami r6, {r0, r2, r3, r4, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d84478 │ │ │ │ @ instruction: 0xe794fb97 │ │ │ │ mcrr 7, 12, pc, ip, cr15 @ │ │ │ │ addseq r7, lr, r8, ror r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00911eb4 │ │ │ │ - addseq r1, r1, r8, lsl #28 │ │ │ │ + @ instruction: 0x00911eb8 │ │ │ │ + addseq r1, r1, ip, lsl #28 │ │ │ │ addseq r7, lr, sl, ror #14 │ │ │ │ - @ instruction: 0x00911df0 │ │ │ │ - addseq r6, r1, r0, lsl #10 │ │ │ │ - @ instruction: 0x00911dd6 │ │ │ │ - addseq r6, r1, r6, ror #9 │ │ │ │ - @ instruction: 0x00911dbc │ │ │ │ - addseq r6, r1, ip, asr #9 │ │ │ │ - addseq r1, r1, r2, lsr #27 │ │ │ │ - @ instruction: 0x009164b2 │ │ │ │ - addseq r1, r1, r8, lsl #27 │ │ │ │ - umullseq r6, r1, r8, r4 │ │ │ │ - addseq r1, r1, lr, ror #26 │ │ │ │ - addseq r6, r1, lr, ror r4 │ │ │ │ - addseq r1, r1, r2, asr sp │ │ │ │ - addseq r6, r1, r0, ror #8 │ │ │ │ + @ instruction: 0x00911df4 │ │ │ │ + addseq r6, r1, r4, lsl #10 │ │ │ │ + @ instruction: 0x00911dda │ │ │ │ + addseq r6, r1, sl, ror #9 │ │ │ │ + addseq r1, r1, r0, asr #27 │ │ │ │ + @ instruction: 0x009164d0 │ │ │ │ + addseq r1, r1, r6, lsr #27 │ │ │ │ + @ instruction: 0x009164b6 │ │ │ │ + addseq r1, r1, ip, lsl #27 │ │ │ │ + umullseq r6, r1, ip, r4 │ │ │ │ + addseq r1, r1, r2, ror sp │ │ │ │ + addseq r6, r1, r2, lsl #9 │ │ │ │ + addseq r1, r1, r6, asr sp │ │ │ │ + addseq r6, r1, r4, ror #8 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ ldrmi r4, [r0], pc, lsl #12 │ │ │ │ @ instruction: 0x46064699 │ │ │ │ vmla.i32 d31, d12, d14[1] │ │ │ │ @@ -48453,22 +48453,22 @@ │ │ │ │ bleq 821fc │ │ │ │ @ instruction: 0xf158f1e8 │ │ │ │ smlabteq r0, r8, r9, lr │ │ │ │ @ instruction: 0xf1e86828 │ │ │ │ stmib r9, {r0, r2, r3, r4, r8, ip, sp, lr, pc}^ │ │ │ │ strtmi r0, [r0], -r0, lsl #2 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - @ instruction: 0x00911cde │ │ │ │ - addseq r1, r1, r6, lsr #25 │ │ │ │ - @ instruction: 0x009163b6 │ │ │ │ - addseq r4, r6, r4, ror ip │ │ │ │ - addseq r1, r1, r6, lsr #25 │ │ │ │ - addseq r1, r1, r0, asr #24 │ │ │ │ - addseq r6, r1, r0, asr r3 │ │ │ │ - addseq sp, r4, lr, asr #22 │ │ │ │ + addseq r1, r1, r2, ror #25 │ │ │ │ + addseq r1, r1, sl, lsr #25 │ │ │ │ + @ instruction: 0x009163ba │ │ │ │ + addseq r4, r6, r8, ror ip │ │ │ │ + addseq r1, r1, sl, lsr #25 │ │ │ │ + addseq r1, r1, r4, asr #24 │ │ │ │ + addseq r6, r1, r4, asr r3 │ │ │ │ + addseq sp, r4, r2, asr fp │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9de20 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r2, r8, ror #31 │ │ │ │ strmi r4, [r4], -sp, lsl #12 │ │ │ │ vhadd.s32 , q2, q15 │ │ │ │ strtmi r4, [r0], -r6, lsl #12 │ │ │ │ @@ -48521,27 +48521,27 @@ │ │ │ │ vtst.8 d20, d0, d1 │ │ │ │ ldrbtmi r2, [r8], #-302 @ 0xfffffed2 │ │ │ │ @ instruction: 0xf7d8300c │ │ │ │ stmdami pc, {r0, r1, r4, r5, r7, r8, fp, ip, sp, lr, pc} @ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 1c04c64 │ │ │ │ svclt 0x0000e7b6 │ │ │ │ - addseq r1, r1, sl, lsr #24 │ │ │ │ - addseq r1, r1, r0, asr ip │ │ │ │ - addseq r1, r1, lr, lsl #23 │ │ │ │ - umullseq r6, r1, lr, r2 │ │ │ │ - addseq r1, r1, r0, asr #24 │ │ │ │ - addseq r1, r1, lr, asr fp │ │ │ │ - addseq r6, r1, lr, ror #4 │ │ │ │ - addseq r1, r1, r0, lsr ip │ │ │ │ - addseq r1, r1, lr, lsr #22 │ │ │ │ - addseq r6, r1, lr, lsr r2 │ │ │ │ - addseq r1, r1, ip, lsl ip │ │ │ │ - @ instruction: 0x00911afe │ │ │ │ - addseq r6, r1, lr, lsl #4 │ │ │ │ + addseq r1, r1, lr, lsr #24 │ │ │ │ + addseq r1, r1, r4, asr ip │ │ │ │ + umullseq r1, r1, r2, fp @ │ │ │ │ + addseq r6, r1, r2, lsr #5 │ │ │ │ + addseq r1, r1, r4, asr #24 │ │ │ │ + addseq r1, r1, r2, ror #22 │ │ │ │ + addseq r6, r1, r2, ror r2 │ │ │ │ + addseq r1, r1, r4, lsr ip │ │ │ │ + addseq r1, r1, r2, lsr fp │ │ │ │ + addseq r6, r1, r2, asr #4 │ │ │ │ + addseq r1, r1, r0, lsr #24 │ │ │ │ + addseq r1, r1, r2, lsl #22 │ │ │ │ + addseq r6, r1, r2, lsl r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9df44 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 94acac │ │ │ │ blmi 972f6c │ │ │ │ ldrbtmi r4, [sl], #-1544 @ 0xfffff9f8 │ │ │ │ vst1.8 {d20-d22}, [pc]! │ │ │ │ @@ -48576,17 +48576,17 @@ │ │ │ │ @ instruction: 0xf7d27204 │ │ │ │ @ instruction: 0x2100fab5 │ │ │ │ @ instruction: 0xf06e4628 │ │ │ │ @ instruction: 0xe7e7f193 │ │ │ │ b fef04d18 │ │ │ │ @ instruction: 0x009e73fa │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r1, r8, asr sl │ │ │ │ - addseq r1, r1, sl, asr sl │ │ │ │ - addseq r6, r1, sl, ror #2 │ │ │ │ + addseq r1, r1, ip, asr sl │ │ │ │ + addseq r1, r1, lr, asr sl │ │ │ │ + addseq r6, r1, lr, ror #2 │ │ │ │ addseq r7, lr, r0, lsr #7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9dffc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0xf0a99105 │ │ │ │ @@ -48608,16 +48608,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7d8300c │ │ │ │ stmdami r5, {r0, r1, r2, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf9c2f7d8 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ - addseq r1, r1, r6, lsr #19 │ │ │ │ - ldrheq r6, [r1], r6 @ │ │ │ │ + addseq r1, r1, sl, lsr #19 │ │ │ │ + ldrheq r6, [r1], sl │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9e074 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r0, ror #31 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0xf0a9460e │ │ │ │ @ instruction: 0x4604f3f5 │ │ │ │ @@ -48636,16 +48636,16 @@ │ │ │ │ rscle r2, ip, r1, lsl #16 │ │ │ │ cmncs pc, r5, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8ccf7d8 │ │ │ │ strtmi r4, [r1], -r3, lsl #16 │ │ │ │ @ instruction: 0xf7d84478 │ │ │ │ strb pc, [r0, r7, lsl #19]! @ │ │ │ │ - addseq r1, r1, r0, lsr r9 │ │ │ │ - addseq r6, r1, r0, asr #32 │ │ │ │ + addseq r1, r1, r4, lsr r9 │ │ │ │ + addseq r6, r1, r4, asr #32 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9e0e4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 5cae6c │ │ │ │ blmi 5f3104 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -48666,15 +48666,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ b 204e80 >::_M_default_append(unsigned int)@@Base+0x49690> │ │ │ │ addseq r7, lr, sl, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x009118bc │ │ │ │ + addseq r1, r1, r0, asr #17 │ │ │ │ addseq r7, lr, r2, lsr #4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feb9e15c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf70ef06e │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ @@ -48684,16 +48684,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7d8300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r5, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf92af7d8 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addseq r1, r1, r6, ror r8 │ │ │ │ - addseq r5, r1, r6, lsl #31 │ │ │ │ + addseq r1, r1, sl, ror r8 │ │ │ │ + addseq r5, r1, sl, lsl #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1e852dc │ │ │ │ stclmi 2, cr15, [r4, #-692]! @ 0xfffffd4c │ │ │ │ bcc 1585330 │ │ │ │ strmi r4, [r8], -r3, lsl #13 │ │ │ │ @@ -49355,117 +49355,117 @@ │ │ │ │ blx d85956 │ │ │ │ @ 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instruction: 0x009114bc │ │ │ │ - addseq r5, r1, sl, asr #23 │ │ │ │ - addseq r1, r1, sl, ror #8 │ │ │ │ + addseq r1, r1, r4, lsr #13 │ │ │ │ + addseq r1, r1, r8, asr #10 │ │ │ │ + addseq r5, r1, r6, asr ip │ │ │ │ + addseq r1, r1, lr, ror #12 │ │ │ │ + addseq r1, r1, r2, lsl #13 │ │ │ │ + umullseq r1, r1, r6, r6 @ │ │ │ │ + addseq r1, r1, r6, lsr #13 │ │ │ │ + @ instruction: 0x009114de │ │ │ │ + addseq r5, r1, ip, ror #23 │ │ │ │ + addseq r1, r1, r0, asr #9 │ │ │ │ + addseq r5, r1, lr, asr #23 │ │ │ │ + addseq r1, r1, lr, ror #8 │ │ │ │ + @ instruction: 0x009115f8 │ │ │ │ + addseq r1, r1, r8, ror #11 │ │ │ │ @ instruction: 0x009115f4 │ │ │ │ - addseq r1, r1, r4, ror #11 │ │ │ │ - @ instruction: 0x009115f0 │ │ │ │ - addseq r1, r1, lr, lsr #11 │ │ │ │ @ instruction: 0x009115b2 │ │ │ │ @ instruction: 0x009115b6 │ │ │ │ - addseq r1, r1, lr, ror #6 │ │ │ │ - addseq r5, r1, ip, ror sl │ │ │ │ - addseq r1, r1, r4, lsl r3 │ │ │ │ - addseq r1, r1, sl, asr r5 │ │ │ │ - addseq r1, r1, r2, lsl r3 │ │ │ │ - addseq r5, r1, r0, lsr #20 │ │ │ │ - addseq r1, r1, r8, lsr r5 │ │ │ │ - addseq r1, r1, lr, lsl r5 │ │ │ │ - addseq r1, r1, r8, ror r2 │ │ │ │ + @ instruction: 0x009115ba │ │ │ │ + addseq r1, r1, r2, ror r3 │ │ │ │ + addseq r5, r1, r0, lsl #21 │ │ │ │ + addseq r1, r1, r8, lsl r3 │ │ │ │ + addseq r1, r1, lr, asr r5 │ │ │ │ + addseq r1, r1, r6, lsl r3 │ │ │ │ + addseq r5, r1, r4, lsr #20 │ │ │ │ + addseq r1, r1, ip, lsr r5 │ │ │ │ + addseq r1, r1, r2, lsr #10 │ │ │ │ + addseq r1, r1, ip, ror r2 │ │ │ │ @ instruction: 0xfffff9e1 │ │ │ │ - addseq r1, r1, ip, lsl #11 │ │ │ │ - addseq r1, r1, r8, asr #10 │ │ │ │ - addseq r1, r1, sl, asr r2 │ │ │ │ - addseq r5, r1, r8, ror #18 │ │ │ │ - addseq r1, r1, lr, lsr r2 │ │ │ │ - addseq r5, r1, ip, asr #18 │ │ │ │ - @ instruction: 0x009111de │ │ │ │ - addseq r5, r1, ip, ror #17 │ │ │ │ - addseq r1, r1, r6, asr #8 │ │ │ │ + umullseq r1, r1, r0, r5 @ │ │ │ │ + addseq r1, r1, ip, asr #10 │ │ │ │ + addseq r1, r1, lr, asr r2 │ │ │ │ + addseq r5, r1, ip, ror #18 │ │ │ │ + addseq r1, r1, r2, asr #4 │ │ │ │ + addseq r5, r1, r0, asr r9 │ │ │ │ + addseq r1, r1, r2, ror #3 │ │ │ │ + @ instruction: 0x009158f0 │ │ │ │ + addseq r1, r1, sl, asr #8 │ │ │ │ @ instruction: 0xfffff88b │ │ │ │ @ instruction: 0xfffff807 │ │ │ │ - addseq r1, r1, ip, ror r1 │ │ │ │ - addseq r5, r1, sl, lsl #17 │ │ │ │ - addseq r1, r1, lr, asr r1 │ │ │ │ - addseq r5, r1, ip, ror #16 │ │ │ │ - addseq r1, r1, r0, asr #2 │ │ │ │ - addseq r5, r1, lr, asr #16 │ │ │ │ - addseq r1, r1, r4, lsr #2 │ │ │ │ - addseq r5, r1, r2, lsr r8 │ │ │ │ - addseq r1, r1, r6, lsl #2 │ │ │ │ - addseq r5, r1, r6, lsl r8 │ │ │ │ - addseq r1, r1, ip, ror #1 │ │ │ │ - @ instruction: 0x009157fc │ │ │ │ - ldrsbeq r1, [r1], r0 │ │ │ │ - @ instruction: 0x009157de │ │ │ │ - ldrheq r1, [r1], r4 │ │ │ │ - addseq r5, r1, r4, asr #15 │ │ │ │ + addseq r1, r1, r0, lsl #3 │ │ │ │ + addseq r5, r1, lr, lsl #17 │ │ │ │ + addseq r1, r1, r2, ror #2 │ │ │ │ + addseq r5, r1, r0, ror r8 │ │ │ │ + addseq r1, r1, r4, asr #2 │ │ │ │ + addseq r5, r1, r2, asr r8 │ │ │ │ + addseq r1, r1, r8, lsr #2 │ │ │ │ + addseq r5, r1, r6, lsr r8 │ │ │ │ + addseq r1, r1, sl, lsl #2 │ │ │ │ + addseq r5, r1, sl, lsl r8 │ │ │ │ + ldrsheq r1, [r1], r0 │ │ │ │ + addseq r5, r1, r0, lsl #16 │ │ │ │ + ldrsbeq r1, [r1], r4 │ │ │ │ + addseq r5, r1, r2, ror #15 │ │ │ │ + ldrheq r1, [r1], r8 │ │ │ │ + addseq r5, r1, r8, asr #15 │ │ │ │ @ instruction: 0xfffff69b │ │ │ │ - addseq r1, r1, sl, lsr #7 │ │ │ │ - addseq r1, r1, r4, ror r0 │ │ │ │ - addseq r5, r1, r4, lsl #15 │ │ │ │ - umullseq r1, r1, r2, r3 @ │ │ │ │ - addseq r1, r1, r8, asr #32 │ │ │ │ - addseq r5, r1, r8, asr r7 │ │ │ │ - addseq r1, r1, sl, ror r3 │ │ │ │ - addseq r1, r1, ip, lsl r0 │ │ │ │ - addseq r5, r1, ip, lsr #14 │ │ │ │ - addseq r0, r1, lr, ror #31 │ │ │ │ - @ instruction: 0x009156fe │ │ │ │ - @ instruction: 0x00910fd4 │ │ │ │ - addseq r5, r1, r4, ror #13 │ │ │ │ - addseq r1, r1, ip, lsl #6 │ │ │ │ - addseq r1, r1, lr, lsl #6 │ │ │ │ - addseq r1, r1, r6, lsl r3 │ │ │ │ - addseq sp, r7, r8, lsr r0 │ │ │ │ - addseq r1, r1, sl, ror #5 │ │ │ │ - addseq r0, r1, r6, lsr #30 │ │ │ │ - addseq r5, r1, lr, lsr r6 │ │ │ │ - @ instruction: 0x00910ef8 │ │ │ │ - addseq r5, r1, r8, lsl #12 │ │ │ │ - @ instruction: 0x00910eda │ │ │ │ - addseq r4, r7, ip, asr #14 │ │ │ │ - addseq r0, r1, r0, asr #29 │ │ │ │ - @ instruction: 0x009155d0 │ │ │ │ - addseq r0, r1, r6, lsr #29 │ │ │ │ - @ instruction: 0x009155b6 │ │ │ │ - addseq r0, r1, lr, lsl #29 │ │ │ │ - umullseq r5, r1, lr, r5 │ │ │ │ - addseq r0, r1, r0, ror lr │ │ │ │ - addseq r5, r1, lr, ror r5 │ │ │ │ - addseq r0, r1, r6, asr lr │ │ │ │ - addseq r5, r1, r6, ror #10 │ │ │ │ - addseq r0, r1, lr, lsr lr │ │ │ │ - addseq r5, r1, ip, asr #10 │ │ │ │ - addseq r0, r1, sl, lsl lr │ │ │ │ - addseq r5, r1, r8, lsr #10 │ │ │ │ - addseq r0, r1, r0, lsl #28 │ │ │ │ - addseq r5, r1, lr, lsl #10 │ │ │ │ + addseq r1, r1, lr, lsr #7 │ │ │ │ + addseq r1, r1, r8, ror r0 │ │ │ │ + addseq r5, r1, r8, lsl #15 │ │ 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r4, ror lr │ │ │ │ + addseq r5, r1, r2, lsl #11 │ │ │ │ + addseq r0, r1, sl, asr lr │ │ │ │ + addseq r5, r1, sl, ror #10 │ │ │ │ + addseq r0, r1, r2, asr #28 │ │ │ │ + addseq r5, r1, r0, asr r5 │ │ │ │ + addseq r0, r1, lr, lsl lr │ │ │ │ + addseq r5, r1, ip, lsr #10 │ │ │ │ + addseq r0, r1, r4, lsl #28 │ │ │ │ + addseq r5, r1, r2, lsl r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r7, r9, asr sp │ │ │ │ @ instruction: 0x46914c59 │ │ │ │ andcs r4, r0, #2097152000 @ 0x7d000000 │ │ │ │ @@ -49555,18 +49555,18 @@ │ │ │ │ @ instruction: 0xf7d74478 │ │ │ │ blls 1466a8 │ │ │ │ @ instruction: 0xf7cee767 │ │ │ │ svclt 0x0000eb18 │ │ │ │ addseq r6, lr, r8, lsl #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r6, lr, sl, asr r5 │ │ │ │ - addseq r0, r1, r6, lsl #22 │ │ │ │ - addseq r5, r1, r6, lsl r2 │ │ │ │ - addseq r0, r1, r8, ror #21 │ │ │ │ - @ instruction: 0x009151f8 │ │ │ │ + addseq r0, r1, sl, lsl #22 │ │ │ │ + addseq r5, r1, sl, lsl r2 │ │ │ │ + addseq r0, r1, ip, ror #21 │ │ │ │ + @ instruction: 0x009151fc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bichi pc, r0, #14614528 @ 0xdf0000 │ │ │ │ vhadd.s8 d27, d16, d13 │ │ │ │ ldrbtmi r3, [r8], #629 @ 0x275 │ │ │ │ @@ -49803,62 +49803,62 @@ │ │ │ │ @ instruction: 0xf7d6300c │ │ │ │ ldmdami r5!, {r0, r1, r4, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d74478 │ │ │ │ strb pc, [lr, sp, ror #16]! @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r0, r1, r6, ror sl │ │ │ │ + addseq r0, r1, sl, ror sl │ │ │ │ @ instruction: 0xffffe81f │ │ │ │ @ instruction: 0xfffff219 │ │ │ │ @ instruction: 0xffffefb5 │ │ │ │ @ instruction: 0xffffe7fb │ │ │ │ @ instruction: 0xfffffe17 │ │ │ │ @ instruction: 0xffffead3 │ │ │ │ @ instruction: 0xffffeb1f │ │ │ │ @ instruction: 0xffffed63 │ │ │ │ @ instruction: 0xffffee73 │ │ │ │ - @ instruction: 0x0096fafe │ │ │ │ - @ instruction: 0x00910dd2 │ │ │ │ - @ instruction: 0x009109dc │ │ │ │ - addseq r5, r1, ip, ror #1 │ │ │ │ - @ instruction: 0x009109bc │ │ │ │ - addseq r5, r1, ip, asr #1 │ │ │ │ - addseq r0, r1, r6, asr sp │ │ │ │ - addseq r0, r1, r6, lsr #26 │ │ │ │ - addseq r0, r1, r2, lsl r9 │ │ │ │ - addseq r5, r1, r2, lsr #32 │ │ │ │ - @ instruction: 0x009108f8 │ │ │ │ - addseq r5, r1, r8 │ │ │ │ - addseq r0, r1, r4, lsr #25 │ │ │ │ - addseq r0, r1, lr, ror #16 │ │ │ │ + addseq pc, r6, r2, lsl #22 │ │ │ │ + @ instruction: 0x00910dd6 │ │ │ │ + addseq r0, r1, r0, ror #19 │ │ │ │ + ldrsheq r5, [r1], r0 │ │ │ │ + addseq r0, r1, r0, asr #19 │ │ │ │ + ldrsbeq r5, [r1], r0 │ │ │ │ + addseq r0, r1, sl, asr sp │ │ │ │ + addseq r0, r1, sl, lsr #26 │ │ │ │ + addseq r0, r1, r6, lsl r9 │ │ │ │ + addseq r5, r1, r6, lsr #32 │ │ │ │ + @ instruction: 0x009108fc │ │ │ │ + addseq r5, r1, ip │ │ │ │ + addseq r0, r1, r8, lsr #25 │ │ │ │ + addseq r0, r1, r2, ror r8 │ │ │ │ @ instruction: 0xffffeb89 │ │ │ │ @ instruction: 0xffffec95 │ │ │ │ @ instruction: 0xffffedb5 │ │ │ │ @ instruction: 0xfffff00b │ │ │ │ @ instruction: 0xffffe5f5 │ │ │ │ @ instruction: 0xffffe5ff │ │ │ │ @ instruction: 0xfffffc09 │ │ │ │ @ instruction: 0xffffe8c5 │ │ │ │ @ instruction: 0xffffe911 │ │ │ │ - addseq r0, r1, r4, asr #24 │ │ │ │ - addseq r0, r1, sl, lsl r8 │ │ │ │ - addseq r4, r1, sl, lsr #30 │ │ │ │ - addseq r0, r1, r0, lsl #16 │ │ │ │ - addseq r4, r1, r0, lsl pc │ │ │ │ - @ instruction: 0x00910bdc │ │ │ │ - addseq r0, r1, r0, lsr #15 │ │ │ │ - @ instruction: 0x00914eb0 │ │ │ │ - addseq r0, r1, r2, ror fp │ │ │ │ - addseq r0, r1, r8, lsr r7 │ │ │ │ - addseq r4, r1, r8, asr #28 │ │ │ │ - addseq r0, r1, lr, lsl r7 │ │ │ │ - addseq r4, r1, ip, lsr #28 │ │ │ │ - @ instruction: 0x009106fe │ │ │ │ - addseq r4, r1, ip, lsl #28 │ │ │ │ + addseq r0, r1, r8, asr #24 │ │ │ │ + addseq r0, r1, lr, lsl r8 │ │ │ │ + addseq r4, r1, lr, lsr #30 │ │ │ │ + addseq r0, r1, r4, lsl #16 │ │ │ │ + addseq r4, r1, r4, lsl pc │ │ │ │ + addseq r0, r1, r0, ror #23 │ │ │ │ + addseq r0, r1, r4, lsr #15 │ │ │ │ + @ instruction: 0x00914eb4 │ │ │ │ + addseq r0, r1, r6, ror fp │ │ │ │ + addseq r0, r1, ip, lsr r7 │ │ │ │ + addseq r4, r1, ip, asr #28 │ │ │ │ + addseq r0, r1, r2, lsr #14 │ │ │ │ + addseq r4, r1, r0, lsr lr │ │ │ │ + addseq r0, r1, r2, lsl #14 │ │ │ │ + addseq r4, r1, r0, lsl lr │ │ │ │ vadd.i8 d20, d0, d25 │ │ │ │ ldrbtmi r3, [r8], #-386 @ 0xfffffe7e │ │ │ │ @ instruction: 0xf7d6300c │ │ │ │ stmdami r7!, {r0, r1, r2, r3, r4, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d64478 │ │ │ │ @ instruction: 0xe77afff9 │ │ │ │ @@ -49893,26 +49893,26 @@ │ │ │ │ vtst.8 d20, d0, d0 │ │ │ │ ldrbtmi r3, [r8], #-421 @ 0xfffffe5b │ │ │ │ @ instruction: 0xf7d6300c │ │ │ │ stmdami lr, {r0, r3, r4, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7d64478 │ │ │ │ @ instruction: 0xe734ffb3 │ │ │ │ - addseq r0, r1, r6, lsl r6 │ │ │ │ - addseq r4, r1, r4, lsr #26 │ │ │ │ - @ instruction: 0x009105fa │ │ │ │ - addseq r4, r1, r8, lsl #26 │ │ │ │ - @ instruction: 0x009105de │ │ │ │ - addseq r4, r1, ip, ror #25 │ │ │ │ - addseq r0, r1, r2, asr #11 │ │ │ │ - @ instruction: 0x00914cd0 │ │ │ │ - addseq r0, r1, r6, lsr #11 │ │ │ │ - @ instruction: 0x00914cb4 │ │ │ │ - addseq r0, r1, sl, lsl #11 │ │ │ │ - umullseq r4, r1, r8, ip │ │ │ │ + addseq r0, r1, sl, lsl r6 │ │ │ │ + addseq r4, r1, r8, lsr #26 │ │ │ │ + @ instruction: 0x009105fe │ │ │ │ + addseq r4, r1, ip, lsl #26 │ │ │ │ + addseq r0, r1, r2, ror #11 │ │ │ │ + @ instruction: 0x00914cf0 │ │ │ │ + addseq r0, r1, r6, asr #11 │ │ │ │ + @ instruction: 0x00914cd4 │ │ │ │ + addseq r0, r1, sl, lsr #11 │ │ │ │ + @ instruction: 0x00914cb8 │ │ │ │ + addseq r0, r1, lr, lsl #11 │ │ │ │ + umullseq r4, r1, ip, ip │ │ │ │ ldrbmi r4, [r0, -r8, lsl #12]! │ │ │ │ vmla.i8 d22, d8, d10 │ │ │ │ vmull.s8 q10, d14, d3 │ │ │ │ ldrblt r2, [r0, #3092]! @ 0xc14 │ │ │ │ cdpcs 6, 1, cr15, cr12, cr9, {2} │ │ │ │ cdpcc 2, 7, cr15, cr14, cr13, {6} │ │ │ │ ldmdavs r1, {r0, r1, r4, r6, r8, fp, sp, lr} │ │ │ │ @@ -50150,35 +50150,35 @@ │ │ │ │ @ instruction: 0xf7d64478 │ │ │ │ @ instruction: 0xe7eefdbb │ │ │ │ cdp 7, 7, cr15, cr0, cr13, {6} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ umullseq r5, lr, r8, sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r1, r4, asr r8 │ │ │ │ - addseq r0, r1, r6, asr #15 │ │ │ │ - umullseq r4, r1, r6, sl │ │ │ │ + addseq r0, r1, r8, asr r8 │ │ │ │ + addseq r0, r1, sl, asr #15 │ │ │ │ + umullseq r4, r1, sl, sl │ │ │ │ addseq r5, lr, ip, asr #25 │ │ │ │ - addseq r0, r1, ip, lsl #15 │ │ │ │ - addseq r4, r1, ip, asr sl │ │ │ │ - addseq r0, r1, r2, asr #14 │ │ │ │ - addseq r4, r1, r2, lsl sl │ │ │ │ - addseq r0, r1, r8, lsr #14 │ │ │ │ - @ instruction: 0x009149f8 │ │ │ │ - addseq r0, r1, ip, ror r6 │ │ │ │ - addseq r4, r1, ip, asr #18 │ │ │ │ - addseq r0, r1, r2, ror #12 │ │ │ │ - addseq r4, r1, r2, lsr r9 │ │ │ │ - addseq r0, r1, sl, lsr #12 │ │ │ │ - addseq r0, r1, r2, lsl r6 │ │ │ │ - addseq r4, r1, r2, ror #17 │ │ │ │ - @ instruction: 0x009105fa │ │ │ │ - addseq r4, r1, r8, asr #17 │ │ │ │ - @ instruction: 0x009105da │ │ │ │ - addseq r4, r1, r8, lsr #17 │ │ │ │ + umullseq r0, r1, r0, r7 │ │ │ │ + addseq r4, r1, r0, ror #20 │ │ │ │ + addseq r0, r1, r6, asr #14 │ │ │ │ + addseq r4, r1, r6, lsl sl │ │ │ │ + addseq r0, r1, ip, lsr #14 │ │ │ │ + @ instruction: 0x009149fc │ │ │ │ + addseq r0, r1, r0, lsl #13 │ │ │ │ + addseq r4, r1, r0, asr r9 │ │ │ │ + addseq r0, r1, r6, ror #12 │ │ │ │ + addseq r4, r1, r6, lsr r9 │ │ │ │ + addseq r0, r1, lr, lsr #12 │ │ │ │ + addseq r0, r1, r6, lsl r6 │ │ │ │ + addseq r4, r1, r6, ror #17 │ │ │ │ + @ instruction: 0x009105fe │ │ │ │ + addseq r4, r1, ip, asr #17 │ │ │ │ + @ instruction: 0x009105de │ │ │ │ + addseq r4, r1, ip, lsr #17 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb9f8e0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fe53 │ │ │ │ @@ -50189,16 +50189,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7d6300c │ │ │ │ stmdami r5, {r0, r3, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ stc2l 7, cr15, [r4, #-856]! @ 0xfffffca8 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addseq r0, r1, sl, lsr #10 │ │ │ │ - @ instruction: 0x009147fa │ │ │ │ + addseq r0, r1, lr, lsr #10 │ │ │ │ + @ instruction: 0x009147fe │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feb9f930 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ strmi pc, [r3], -fp, lsr #28 │ │ │ │ @@ -50209,16 +50209,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7d6300c │ │ │ │ stmdami r5, {r0, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2 7, cr15, [ip, #-856]! @ 0xfffffca8 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - @ instruction: 0x009104da │ │ │ │ - addseq r4, r1, sl, lsr #15 │ │ │ │ + @ instruction: 0x009104de │ │ │ │ + addseq r4, r1, lr, lsr #15 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 103c38 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fee86abc │ │ │ │ @ instruction: 0xf2ad4a97 │ │ │ │ blmi fe61bc04 │ │ │ │ @@ -50369,32 +50369,32 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2 7, cr15, [r2], {214} @ 0xd6 │ │ │ │ @ instruction: 0xf7cde73b │ │ │ │ svclt 0x0000ecb8 │ │ │ │ ... │ │ │ │ @ instruction: 0x009e59b4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r1, r8, asr r4 │ │ │ │ - addseq r0, r1, lr, ror #8 │ │ │ │ - addseq r0, r1, ip, ror #7 │ │ │ │ - @ instruction: 0x009146bc │ │ │ │ + addseq r0, r1, ip, asr r4 │ │ │ │ + addseq r0, r1, r2, ror r4 │ │ │ │ + @ instruction: 0x009103f0 │ │ │ │ + addseq r4, r1, r0, asr #13 │ │ │ │ @ instruction: 0x009e58f2 │ │ │ │ - addseq r0, r1, lr, lsr #7 │ │ │ │ - addseq r4, r1, lr, ror r6 │ │ │ │ - @ instruction: 0x00957fb4 │ │ │ │ - @ instruction: 0x009102d2 │ │ │ │ - addseq r4, r1, r2, lsr #11 │ │ │ │ - @ instruction: 0x009102b8 │ │ │ │ - addseq r4, r1, r8, lsl #11 │ │ │ │ - umullseq r0, r1, lr, r2 │ │ │ │ - addseq r4, r1, lr, ror #10 │ │ │ │ - addseq r0, r1, r4, lsl #5 │ │ │ │ - addseq r4, r1, r4, asr r5 │ │ │ │ - addseq r0, r1, r8, ror #4 │ │ │ │ - addseq r4, r1, r6, lsr r5 │ │ │ │ + @ instruction: 0x009103b2 │ │ │ │ + addseq r4, r1, r2, lsl #13 │ │ │ │ + @ instruction: 0x00957fb8 │ │ │ │ + @ instruction: 0x009102d6 │ │ │ │ + addseq r4, r1, r6, lsr #11 │ │ │ │ + @ instruction: 0x009102bc │ │ │ │ + addseq r4, r1, ip, lsl #11 │ │ │ │ + addseq r0, r1, r2, lsr #5 │ │ │ │ + addseq r4, r1, r2, ror r5 │ │ │ │ + addseq r0, r1, r8, lsl #5 │ │ │ │ + addseq r4, r1, r8, asr r5 │ │ │ │ + addseq r0, r1, ip, ror #4 │ │ │ │ + addseq r4, r1, sl, lsr r5 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ ldrmi r6, [r9], sp, lsl #18 │ │ │ │ ldrdhi pc, [r0], -sp @ │ │ │ │ strmi r2, [r6], -r0, lsl #6 │ │ │ │ @@ -50444,18 +50444,18 @@ │ │ │ │ stmdami r8, {r3, r4, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ bicmi pc, r2, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fea06a6c │ │ │ │ ldrbmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf7d64478 │ │ │ │ strb pc, [fp, r1, ror #22] @ │ │ │ │ - addseq r0, r1, lr, lsr r1 │ │ │ │ - addseq r4, r1, lr, lsl #8 │ │ │ │ - addseq r0, r1, r4, lsr #2 │ │ │ │ - @ instruction: 0x009143f4 │ │ │ │ + addseq r0, r1, r2, asr #2 │ │ │ │ + addseq r4, r1, r2, lsl r4 │ │ │ │ + addseq r0, r1, r8, lsr #2 │ │ │ │ + @ instruction: 0x009143f8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r7, fp, lsr #18 │ │ │ │ ldrbtmi r4, [r9], #-2859 @ 0xfffff4d5 │ │ │ │ ldrdls pc, [r8], #-141 @ 0xffffff73 │ │ │ │ @@ -50498,16 +50498,16 @@ │ │ │ │ mrsle r0, SP_abt │ │ │ │ andlt r4, r7, r0, lsr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ strb r2, [pc, r1, lsl #8]! │ │ │ │ bl fec86b24 │ │ │ │ addseq r5, lr, r6, lsl #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r1, r6, ror r0 │ │ │ │ - addseq r4, r1, r6, asr #6 │ │ │ │ + addseq r0, r1, sl, ror r0 │ │ │ │ + addseq r4, r1, sl, asr #6 │ │ │ │ addseq r5, lr, ip, ror r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, fp, lsr #18 │ │ │ │ ldrbtmi r4, [r9], #-2859 @ 0xfffff4d5 │ │ │ │ @@ -50552,16 +50552,16 @@ │ │ │ │ blx fe586c10 │ │ │ │ strb r9, [r2, r3, lsl #22]! │ │ │ │ strb r2, [r0, r1, lsl #6]! │ │ │ │ bl 1206bf8 │ │ │ │ addseq r5, lr, r2, lsr r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, lr, r6, asr #9 │ │ │ │ - addseq pc, r0, sl, lsl #31 │ │ │ │ - addseq r4, r1, sl, asr r2 │ │ │ │ + addseq pc, r0, lr, lsl #31 │ │ │ │ + addseq r4, r1, lr, asr r2 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feb9fee0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs ip, {r3, r6, r7, r8, r9, fp} │ │ │ │ bmi 1cda544 │ │ │ │ blmi 1cda524 │ │ │ │ stcmi 2, cr15, [r4, #-692]! @ 0xfffffd4c │ │ │ │ @@ -50675,27 +50675,27 @@ │ │ │ │ @ instruction: 0xf99ef7d6 │ │ │ │ ldr r9, [r7, -r5, lsl #22]! │ │ │ │ b 1506de0 │ │ │ │ ... │ │ │ │ addseq r5, lr, r8, asr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, lr, r0, lsr r4 │ │ │ │ - addseq pc, r0, lr, asr #29 │ │ │ │ - umullseq r4, r1, lr, r1 │ │ │ │ - addseq pc, r0, r2, lsr #29 │ │ │ │ - addseq r4, r1, r2, ror r1 │ │ │ │ - addseq pc, r0, r2, lsr #29 │ │ │ │ - addseq pc, r0, r8, lsr lr @ │ │ │ │ - addseq r4, r1, r8, lsl #2 │ │ │ │ - addseq pc, r0, sl, ror #27 │ │ │ │ - ldrheq r4, [r1], sl │ │ │ │ - @ instruction: 0x0090fdbc │ │ │ │ - addseq r4, r1, ip, lsl #1 │ │ │ │ - umullseq pc, r0, lr, sp @ │ │ │ │ - addseq r4, r1, lr, rrx │ │ │ │ + @ instruction: 0x0090fed2 │ │ │ │ + addseq r4, r1, r2, lsr #3 │ │ │ │ + addseq pc, r0, r6, lsr #29 │ │ │ │ + addseq r4, r1, r6, ror r1 │ │ │ │ + addseq pc, r0, r6, lsr #29 │ │ │ │ + addseq pc, r0, ip, lsr lr @ │ │ │ │ + addseq r4, r1, ip, lsl #2 │ │ │ │ + addseq pc, r0, lr, ror #27 │ │ │ │ + ldrheq r4, [r1], lr │ │ │ │ + addseq pc, r0, r0, asr #27 │ │ │ │ + umullseq r4, r1, r0, r0 │ │ │ │ + addseq pc, r0, r2, lsr #27 │ │ │ │ + addseq r4, r1, r2, ror r0 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ strcs fp, [r0], #-130 @ 0xffffff7e │ │ │ │ mcrls 14, 0, r1, cr8, cr15, {0} │ │ │ │ stcle 0, cr6, [r6, #-208]! @ 0xffffff30 │ │ │ │ @@ -50716,16 +50716,16 @@ │ │ │ │ stmdami r7, {r0, r1, r3, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf946f7d6 │ │ │ │ ldrmi r9, [r0], -r1, lsl #20 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ andcs r8, r1, #240, 2 @ 0x3c │ │ │ │ svclt 0x0000e7e7 │ │ │ │ - addseq pc, r0, lr, ror #25 │ │ │ │ - @ instruction: 0x00913fbe │ │ │ │ + @ instruction: 0x0090fcf2 │ │ │ │ + addseq r3, r1, r2, asr #31 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi r4, [pc], -lr, lsr #25 │ │ │ │ ldrmi fp, [r1], r5, lsl #1 │ │ │ │ @ instruction: 0x461d447c │ │ │ │ @@ -50897,37 +50897,37 @@ │ │ │ │ bicsvc pc, ip, pc, asr #8 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff1cf7d5 │ │ │ │ @ instruction: 0xf04f4819 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xffd6f7d5 │ │ │ │ svclt 0x0000e7ee │ │ │ │ - umullseq pc, r0, r4, ip @ │ │ │ │ - @ instruction: 0x0090fbf8 │ │ │ │ - addseq r3, r1, r8, asr #29 │ │ │ │ - umullseq pc, r0, r0, fp @ │ │ │ │ - addseq r3, r1, r0, ror #28 │ │ │ │ - addseq pc, r0, sl, asr #22 │ │ │ │ - addseq r3, r1, sl, lsl lr │ │ │ │ - addseq pc, r0, r0, lsr fp @ │ │ │ │ - addseq r3, r1, r0, lsl #28 │ │ │ │ - addseq pc, r0, r0, lsl fp @ │ │ │ │ - addseq r3, r1, r0, ror #27 │ │ │ │ - @ instruction: 0x0090faf6 │ │ │ │ - addseq r3, r1, r6, asr #27 │ │ │ │ - addseq pc, r0, sl, ror sl @ │ │ │ │ - addseq r3, r1, sl, asr #26 │ │ │ │ - addseq pc, r0, r2, ror #20 │ │ │ │ - addseq r3, r1, r2, lsr sp │ │ │ │ - addseq pc, r0, r8, asr #20 │ │ │ │ - addseq r3, r1, r8, lsl sp │ │ │ │ - addseq pc, r0, r0, lsr sl @ │ │ │ │ - @ instruction: 0x00913cfe │ │ │ │ - addseq pc, r0, r0, lsl sl @ │ │ │ │ - @ instruction: 0x00913cde │ │ │ │ + umullseq pc, r0, r8, ip @ │ │ │ │ + @ instruction: 0x0090fbfc │ │ │ │ + addseq r3, r1, ip, asr #29 │ │ │ │ + umullseq pc, r0, r4, fp @ │ │ │ │ + addseq r3, r1, r4, ror #28 │ │ │ │ + addseq pc, r0, lr, asr #22 │ │ │ │ + addseq r3, r1, lr, lsl lr │ │ │ │ + addseq pc, r0, r4, lsr fp @ │ │ │ │ + addseq r3, r1, r4, lsl #28 │ │ │ │ + addseq pc, r0, r4, lsl fp @ │ │ │ │ + addseq r3, r1, r4, ror #27 │ │ │ │ + @ instruction: 0x0090fafa │ │ │ │ + addseq r3, r1, sl, asr #27 │ │ │ │ + addseq pc, r0, lr, ror sl @ │ │ │ │ + addseq r3, r1, lr, asr #26 │ │ │ │ + addseq pc, r0, r6, ror #20 │ │ │ │ + addseq r3, r1, r6, lsr sp │ │ │ │ + addseq pc, r0, ip, asr #20 │ │ │ │ + addseq r3, r1, ip, lsl sp │ │ │ │ + addseq pc, r0, r4, lsr sl @ │ │ │ │ + addseq r3, r1, r2, lsl #26 │ │ │ │ + addseq pc, r0, r4, lsl sl @ │ │ │ │ + addseq r3, r1, r2, ror #25 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi edaafc │ │ │ │ blmi edad0c │ │ │ │ addlt r4, lr, sl, ror r4 │ │ │ │ @@ -50985,19 +50985,19 @@ │ │ │ │ stmdami sl, {r0, r4, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff2cf7d5 │ │ │ │ @ instruction: 0xf7cce7b8 │ │ │ │ svclt 0x0000efe2 │ │ │ │ addseq r4, lr, r0, lsr #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq pc, r0, r6, asr #18 │ │ │ │ - addseq r3, r1, r6, lsl ip │ │ │ │ + addseq pc, r0, sl, asr #18 │ │ │ │ + addseq r3, r1, sl, lsl ip │ │ │ │ addseq r4, lr, ip, asr #28 │ │ │ │ - @ instruction: 0x0090f8ba │ │ │ │ - addseq r3, r1, sl, lsl #23 │ │ │ │ + @ instruction: 0x0090f8be │ │ │ │ + addseq r3, r1, lr, lsl #23 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 10486c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [r6], -r2, lsl #1 │ │ │ │ stmdbls sl, {r4, r8, fp, sp, lr} │ │ │ │ @@ -51102,28 +51102,28 @@ │ │ │ │ ldrbtmi r0, [r8], #-1032 @ 0xfffffbf8 │ │ │ │ @ instruction: 0xf7d5300c │ │ │ │ bls c8b68 │ │ │ │ stmdbls sl, {r4, fp, lr} │ │ │ │ ldrbtmi r6, [r8], #-2194 @ 0xfffff76e │ │ │ │ mrc2 7, 1, pc, cr12, cr5, {6} │ │ │ │ svclt 0x0000e783 │ │ │ │ - @ instruction: 0x0090f7d0 │ │ │ │ - addseq r3, r1, r0, lsr #21 │ │ │ │ - @ instruction: 0x0090f7b8 │ │ │ │ - addseq r3, r1, r8, lsl #21 │ │ │ │ - addseq pc, r0, sl, asr r7 @ │ │ │ │ - addseq r3, r1, sl, lsr #20 │ │ │ │ - addseq pc, r0, r2, lsr r7 @ │ │ │ │ - addseq r3, r1, r2, lsl #20 │ │ │ │ - addseq pc, r0, r8, lsl r7 @ │ │ │ │ - addseq r3, r1, r8, ror #19 │ │ │ │ - @ instruction: 0x0090f6fe │ │ │ │ - addseq r3, r1, lr, asr #19 │ │ │ │ - @ instruction: 0x0090f6de │ │ │ │ - @ instruction: 0x0090f6fe │ │ │ │ + @ instruction: 0x0090f7d4 │ │ │ │ + addseq r3, r1, r4, lsr #21 │ │ │ │ + @ instruction: 0x0090f7bc │ │ │ │ + addseq r3, r1, ip, lsl #21 │ │ │ │ + addseq pc, r0, lr, asr r7 @ │ │ │ │ + addseq r3, r1, lr, lsr #20 │ │ │ │ + addseq pc, r0, r6, lsr r7 @ │ │ │ │ + addseq r3, r1, r6, lsl #20 │ │ │ │ + addseq pc, r0, ip, lsl r7 @ │ │ │ │ + addseq r3, r1, ip, ror #19 │ │ │ │ + addseq pc, r0, r2, lsl #14 │ │ │ │ + @ instruction: 0x009139d2 │ │ │ │ + addseq pc, r0, r2, ror #13 │ │ │ │ + addseq pc, r0, r2, lsl #14 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feba07ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r6, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ addlt r4, r3, sp, lsl r6 │ │ │ │ strtmi r2, [r9], -r1, lsl #6 │ │ │ │ ldmdavs r2!, {r0, r1, r2, r9, sl, lr}^ │ │ │ │ @@ -51159,22 +51159,22 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 7, cr15, [r2, #852] @ 0x354 │ │ │ │ bmi 343584 >::resize(unsigned int)@@Base+0x5e9a0> │ │ │ │ @ instruction: 0x46294638 │ │ │ │ @ instruction: 0xf1ca447a │ │ │ │ strtmi pc, [r0], -r7, lsr #8 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addseq pc, r0, r0, ror #12 │ │ │ │ - addseq r3, r1, r0, lsr r9 │ │ │ │ - addseq pc, r0, r8, asr #12 │ │ │ │ - addseq r3, r1, r8, lsl r9 │ │ │ │ - umullseq pc, r0, r6, r6 @ │ │ │ │ - addseq pc, r0, r6, lsl #12 │ │ │ │ - @ instruction: 0x009138d6 │ │ │ │ - @ instruction: 0x0090a8fc │ │ │ │ + addseq pc, r0, r4, ror #12 │ │ │ │ + addseq r3, r1, r4, lsr r9 │ │ │ │ + addseq pc, r0, ip, asr #12 │ │ │ │ + addseq r3, r1, ip, lsl r9 │ │ │ │ + umullseq pc, r0, sl, r6 @ │ │ │ │ + addseq pc, r0, sl, lsl #12 │ │ │ │ + @ instruction: 0x009138da │ │ │ │ + addseq sl, r0, r0, lsl #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 104b30 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1c879b4 │ │ │ │ stclmi 2, cr15, [r4, #-692]! @ 0xfffffd4c │ │ │ │ bmi fe05aedc │ │ │ │ @@ -51304,18 +51304,18 @@ │ │ │ │ ldrbtmi r9, [r8], #-2316 @ 0xfffff6f4 │ │ │ │ ldc2 7, cr15, [r0], #852 @ 0x354 │ │ │ │ ldr r9, [r4, -ip, lsl #22] │ │ │ │ ... │ │ │ │ @ instruction: 0x009e4aba │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umullseq r4, lr, sl, sl │ │ │ │ - addseq pc, r0, r8, lsr r5 @ │ │ │ │ - addseq r7, r5, lr, asr #2 │ │ │ │ - addseq pc, r0, r2, asr #7 │ │ │ │ - umullseq r3, r1, r2, r6 │ │ │ │ + addseq pc, r0, ip, lsr r5 @ │ │ │ │ + addseq r7, r5, r2, asr r1 │ │ │ │ + addseq pc, r0, r6, asr #7 │ │ │ │ + umullseq r3, r1, r6, r6 │ │ │ │ cdpmi 6, 15, cr4, cr12, cr8, {1} │ │ │ │ @ instruction: 0xf126f1ca │ │ │ │ ldmdbls r5, {r0, r2, r3, r8, r9, fp, ip, pc} │ │ │ │ mrrcne 4, 7, r4, sl, cr14 │ │ │ │ movwcs r9, #17920 @ 0x4600 │ │ │ │ strbvc pc, [r6, -r0, asr #12]! @ │ │ │ │ ldrmi r9, [r3], r1, lsl #14 │ │ │ │ @@ -51560,53 +51560,53 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9eef7d5 │ │ │ │ stmdbls ip, {r5, fp, lr} │ │ │ │ @ instruction: 0xf7d54478 │ │ │ │ blls 388734 >::resize(unsigned int)@@Base+0xa3b50> │ │ │ │ svclt 0x0000e50d │ │ │ │ ... │ │ │ │ - addseq pc, r0, r4, ror #6 │ │ │ │ - addseq pc, r0, r6, lsl #6 │ │ │ │ - addseq pc, r0, lr, lsl r2 @ │ │ │ │ - addseq pc, r0, r2, lsl #2 │ │ │ │ - ldrsheq pc, [r0], r2 @ │ │ │ │ - addseq r3, r1, r2, asr #7 │ │ │ │ - ldrsbeq pc, [r0], r4 @ │ │ │ │ - addseq r3, r1, r4, lsr #7 │ │ │ │ - ldrheq pc, [r0], sl @ │ │ │ │ - addseq r3, r1, r8, lsl #7 │ │ │ │ - umullseq pc, r0, ip, r0 @ │ │ │ │ - addseq r3, r1, sl, ror #6 │ │ │ │ - addseq pc, r0, lr, ror r0 @ │ │ │ │ - addseq r3, r1, lr, asr #6 │ │ │ │ - addseq pc, r0, r4, rrx │ │ │ │ - addseq r3, r1, r2, lsr r3 │ │ │ │ - addseq pc, r0, sl, asr #32 │ │ │ │ - addseq r3, r1, r8, lsl r3 │ │ │ │ - addseq pc, r0, ip, lsr #32 │ │ │ │ - @ instruction: 0x009132fc │ │ │ │ - addseq pc, r0, lr │ │ │ │ - @ instruction: 0x009132de │ │ │ │ - @ instruction: 0x0090eff0 │ │ │ │ - addseq r3, r1, r0, asr #5 │ │ │ │ - @ instruction: 0x0090efd2 │ │ │ │ - addseq r3, r1, r2, lsr #5 │ │ │ │ - @ instruction: 0x0090efb4 │ │ │ │ - addseq r3, r1, r4, lsl #5 │ │ │ │ + addseq pc, r0, r8, ror #6 │ │ │ │ + addseq pc, r0, sl, lsl #6 │ │ │ │ + addseq pc, r0, r2, lsr #4 │ │ │ │ + addseq pc, r0, r6, lsl #2 │ │ │ │ + ldrsheq pc, [r0], r6 @ │ │ │ │ + addseq r3, r1, r6, asr #7 │ │ │ │ + ldrsbeq pc, [r0], r8 @ │ │ │ │ + addseq r3, r1, r8, lsr #7 │ │ │ │ + ldrheq pc, [r0], lr @ │ │ │ │ + addseq r3, r1, ip, lsl #7 │ │ │ │ + addseq pc, r0, r0, lsr #1 │ │ │ │ + addseq r3, r1, lr, ror #6 │ │ │ │ + addseq pc, r0, r2, lsl #1 │ │ │ │ + addseq r3, r1, r2, asr r3 │ │ │ │ + addseq pc, r0, r8, rrx │ │ │ │ + addseq r3, r1, r6, lsr r3 │ │ │ │ + addseq pc, r0, lr, asr #32 │ │ │ │ + addseq r3, r1, ip, lsl r3 │ │ │ │ + addseq pc, r0, r0, lsr r0 @ │ │ │ │ + addseq r3, r1, r0, lsl #6 │ │ │ │ + addseq pc, r0, r2, lsl r0 @ │ │ │ │ + addseq r3, r1, r2, ror #5 │ │ │ │ + @ instruction: 0x0090eff4 │ │ │ │ + addseq r3, r1, r4, asr #5 │ │ │ │ + @ instruction: 0x0090efd6 │ │ │ │ + addseq r3, r1, r6, lsr #5 │ │ │ │ + @ instruction: 0x0090efb8 │ │ │ │ + addseq r3, r1, r8, lsl #5 │ │ │ │ vst4.8 {d25-d28}, [pc], ip │ │ │ │ stmdami r7, {r3, r4, r5, r6, r8, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9a2f7d5 │ │ │ │ stmdbls ip, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7d54478 │ │ │ │ blls 38869c >::resize(unsigned int)@@Base+0xa3ab8> │ │ │ │ @ instruction: 0xf7cce4c1 │ │ │ │ svclt 0x0000eb12 │ │ │ │ - addseq lr, r0, ip, lsl pc │ │ │ │ - addseq r3, r1, ip, ror #3 │ │ │ │ + addseq lr, r0, r0, lsr #30 │ │ │ │ + @ instruction: 0x009131f0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feba0f40 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldmdbvs r3, {r3, r4, r9, sl, lr} │ │ │ │ ldmdbvs sl, {r2, r8, fp, ip, pc}^ │ │ │ │ svclt 0x00a8428a │ │ │ │ @@ -51645,15 +51645,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ b fed87d18 │ │ │ │ @ instruction: 0x009e43b6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq lr, r0, r0, ror #28 │ │ │ │ + addseq lr, r0, r4, ror #28 │ │ │ │ addseq r4, lr, lr, ror r3 │ │ │ │ ldmdavs fp, {r0, r1, r6, fp, sp, lr} │ │ │ │ andle r2, r2, r9, lsl #22 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldmdbvs r3, {r4, r5, r6, r8, r9, sl, lr} │ │ │ │ stmdbcs r0, {r0, r3, r4, r8, fp, sp, lr} │ │ │ │ strlt sp, [r0, #-248] @ 0xffffff08 │ │ │ │ @@ -51668,16 +51668,16 @@ │ │ │ │ cmppcs r7, r1, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2053 @ 0xfffff7fb │ │ │ │ @ instruction: 0xf7d5300c │ │ │ │ stmdami r4, {r0, r4, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf9ccf7d5 │ │ │ │ strb r9, [sp, r1, lsl #22]! │ │ │ │ - @ instruction: 0x0090edfa │ │ │ │ - addseq r3, r1, sl, asr #1 │ │ │ │ + @ instruction: 0x0090edfe │ │ │ │ + addseq r3, r1, lr, asr #1 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldmdbvs r7, {r0, r1, r7, ip, sp, pc} │ │ │ │ pkhbtmi r4, r1, r8, lsl #13 │ │ │ │ ldmib sp, {r1, r6, r9, sl, lr}^ │ │ │ │ @@ -51709,18 +51709,18 @@ │ │ │ │ ldrbtmi r2, [r8], #-304 @ 0xfffffed0 │ │ │ │ @ instruction: 0xf7d5300c │ │ │ │ stmdami r7, {r0, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf97cf7d5 │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addseq lr, r0, sl, ror sp │ │ │ │ - addseq r3, r1, sl, asr #32 │ │ │ │ - addseq lr, r0, sl, asr sp │ │ │ │ - addseq r3, r1, sl, lsr #32 │ │ │ │ + addseq lr, r0, lr, ror sp │ │ │ │ + addseq r3, r1, lr, asr #32 │ │ │ │ + addseq lr, r0, lr, asr sp │ │ │ │ + addseq r3, r1, lr, lsr #32 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ strmi r6, [sp], -fp, lsl #18 │ │ │ │ @ instruction: 0x21014690 │ │ │ │ strmi r2, [r6], -r0, lsl #4 │ │ │ │ @@ -51764,22 +51764,22 @@ │ │ │ │ stmdami ip, {r1, r2, r6, r7, ip, lr, pc} │ │ │ │ orrsvs pc, sp, pc, asr #8 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf850f7d5 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7d54478 │ │ │ │ ldr pc, [r9, fp, lsl #18]! │ │ │ │ - addseq lr, r0, r2, lsl #26 │ │ │ │ - @ instruction: 0x00912fd2 │ │ │ │ - @ instruction: 0x0090ecd6 │ │ │ │ - addseq r2, r1, r6, lsr #31 │ │ │ │ - addseq lr, r0, r6, lsr #25 │ │ │ │ - addseq r2, r1, r6, ror pc │ │ │ │ - addseq lr, r0, r8, ror ip │ │ │ │ - addseq r2, r1, r8, asr #30 │ │ │ │ + addseq lr, r0, r6, lsl #26 │ │ │ │ + @ instruction: 0x00912fd6 │ │ │ │ + @ instruction: 0x0090ecda │ │ │ │ + addseq r2, r1, sl, lsr #31 │ │ │ │ + addseq lr, r0, sl, lsr #25 │ │ │ │ + addseq r2, r1, sl, ror pc │ │ │ │ + addseq lr, r0, ip, ror ip │ │ │ │ + addseq r2, r1, ip, asr #30 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feba11f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r3, {r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ strmi fp, [r5], -r3, lsl #1 │ │ │ │ ldmdavs fp, {r0, r1, r2, r3, r9, sl, lr} │ │ │ │ andle r2, r2, r9, lsl #22 │ │ │ │ @@ -51836,22 +51836,22 @@ │ │ │ │ stmdami ip, {r2, r8, ip, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffc2f7d4 │ │ │ │ stmdbls r1, {r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf7d54478 │ │ │ │ blls c82dc │ │ │ │ svclt 0x0000e796 │ │ │ │ - addseq lr, r0, sl, asr #23 │ │ │ │ - umullseq r2, r1, sl, lr │ │ │ │ - addseq lr, r0, ip, lsr #23 │ │ │ │ - addseq r2, r1, ip, ror lr │ │ │ │ - addseq lr, r0, sl, ror fp │ │ │ │ - addseq r2, r1, sl, asr #28 │ │ │ │ - addseq lr, r0, ip, asr fp │ │ │ │ - addseq r2, r1, ip, lsr #28 │ │ │ │ + addseq lr, r0, lr, asr #23 │ │ │ │ + umullseq r2, r1, lr, lr │ │ │ │ + @ instruction: 0x0090ebb0 │ │ │ │ + addseq r2, r1, r0, lsl #29 │ │ │ │ + addseq lr, r0, lr, ror fp │ │ │ │ + addseq r2, r1, lr, asr #28 │ │ │ │ + addseq lr, r0, r0, ror #22 │ │ │ │ + addseq r2, r1, r0, lsr lr │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feba1314 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbmi sl!, {r4, r6, r7, r8, r9, sl, fp} │ │ │ │ bmi ef633c │ │ │ │ ldrbtmi r4, [r9], #-1540 @ 0xfffff9fc │ │ │ │ ldrbtmi r4, [fp], #-2873 @ 0xfffff4c7 │ │ │ │ @@ -51993,19 +51993,19 @@ │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf7d4300c │ │ │ │ stmdami r8, {r0, r3, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xff44f7d4 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #-16]! │ │ │ │ - addseq lr, r0, r6, asr r9 │ │ │ │ - addseq r2, r1, r6, lsr #24 │ │ │ │ - addseq lr, r0, lr, lsl #18 │ │ │ │ - addseq lr, r0, sl, ror #17 │ │ │ │ - @ instruction: 0x00912bba │ │ │ │ + addseq lr, r0, sl, asr r9 │ │ │ │ + addseq r2, r1, sl, lsr #24 │ │ │ │ + addseq lr, r0, r2, lsl r9 │ │ │ │ + addseq lr, r0, lr, ror #17 │ │ │ │ + @ instruction: 0x00912bbe │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ stmdbeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x4680dd39 │ │ │ │ @ instruction: 0x26001f17 │ │ │ │ @@ -52034,18 +52034,18 @@ │ │ │ │ @ instruction: 0xf7d4300c │ │ │ │ stmdami r8, {r0, r3, r4, r5, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ mrc2 7, 7, pc, cr4, cr4, {6} │ │ │ │ pop {r5, r9, sl, lr} │ │ │ │ strcs r8, [r1], #-1016 @ 0xfffffc08 │ │ │ │ svclt 0x0000e7ea │ │ │ │ - addseq lr, r0, sl, ror #16 │ │ │ │ - addseq r2, r1, sl, lsr fp │ │ │ │ - addseq lr, r0, sl, asr #16 │ │ │ │ - addseq r2, r1, sl, lsl fp │ │ │ │ + addseq lr, r0, lr, ror #16 │ │ │ │ + addseq r2, r1, lr, lsr fp │ │ │ │ + addseq lr, r0, lr, asr #16 │ │ │ │ + addseq r2, r1, lr, lsl fp │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feba161c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi fe1ce304 │ │ │ │ stmdbvs sp, {r0, r2, r3, r7, ip, sp, pc} │ │ │ │ blmi fe19bc44 │ │ │ │ stmdbvs ip!, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -52178,30 +52178,30 @@ │ │ │ │ ldc2l 7, cr15, [sl, #848] @ 0x350 │ │ │ │ str r9, [sl, -r5, lsl #22] │ │ │ │ cdp 7, 8, cr15, cr14, cr11, {6} │ │ │ │ ... │ │ │ │ addseq r3, lr, r0, lsr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, lr, r2, lsl #26 │ │ │ │ - umullseq lr, r0, r8, r7 │ │ │ │ - addseq lr, r0, lr, ror #14 │ │ │ │ - addseq r2, r1, lr, lsr sl │ │ │ │ - addseq lr, r0, r2, asr #14 │ │ │ │ - addseq r2, r1, r2, lsl sl │ │ │ │ - addseq lr, r0, r0, ror #13 │ │ │ │ - @ instruction: 0x009129b0 │ │ │ │ - addseq lr, r0, r2, asr #13 │ │ │ │ - umullseq r2, r1, r2, r9 │ │ │ │ - addseq lr, r0, ip, ror #12 │ │ │ │ - addseq r2, r1, ip, lsr r9 │ │ │ │ - addseq lr, r0, r0, asr r6 │ │ │ │ - addseq r2, r1, lr, lsl r9 │ │ │ │ - addseq lr, r0, r0, lsl r6 │ │ │ │ - addseq lr, r0, r6, lsl r6 │ │ │ │ - addseq r2, r1, r6, ror #17 │ │ │ │ + umullseq lr, r0, ip, r7 │ │ │ │ + addseq lr, r0, r2, ror r7 │ │ │ │ + addseq r2, r1, r2, asr #20 │ │ │ │ + addseq lr, r0, r6, asr #14 │ │ │ │ + addseq r2, r1, r6, lsl sl │ │ │ │ + addseq lr, r0, r4, ror #13 │ │ │ │ + @ instruction: 0x009129b4 │ │ │ │ + addseq lr, r0, r6, asr #13 │ │ │ │ + umullseq r2, r1, r6, r9 │ │ │ │ + addseq lr, r0, r0, ror r6 │ │ │ │ + addseq r2, r1, r0, asr #18 │ │ │ │ + addseq lr, r0, r4, asr r6 │ │ │ │ + addseq r2, r1, r2, lsr #18 │ │ │ │ + addseq lr, r0, r4, lsl r6 │ │ │ │ + addseq lr, r0, sl, lsl r6 │ │ │ │ + addseq r2, r1, sl, ror #17 │ │ │ │ stmdavs r9, {r0, r6, fp, sp, lr} │ │ │ │ andle r2, r2, r9, lsl #18 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldrlt r4, [r0, #-1904] @ 0xfffff890 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f0f8cc │ │ │ │ @@ -52227,16 +52227,16 @@ │ │ │ │ ldc2l 7, cr15, [r6, #-848]! @ 0xfffffcb0 │ │ │ │ ldrb r9, [sp, r1, lsl #22] │ │ │ │ @ instruction: 0xf44f6dca │ │ │ │ vsubw.s8 q10, q8, d0 │ │ │ │ andsmi r0, r3, r0, lsl #7 │ │ │ │ svcmi 0x0080f5b3 │ │ │ │ @ instruction: 0xe7dad1d3 │ │ │ │ - addseq lr, r0, lr, asr #10 │ │ │ │ - addseq r2, r1, lr, lsl r8 │ │ │ │ + addseq lr, r0, r2, asr r5 │ │ │ │ + addseq r2, r1, r2, lsr #16 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 285bd4 >::_M_default_append(unsigned int)@@Base+0xca3e4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ beq 86df8 │ │ │ │ strmi sp, [r6], -sl, ror #26 │ │ │ │ @@ -52320,20 +52320,20 @@ │ │ │ │ ldrbtmi r4, [r8], #-382 @ 0xfffffe82 │ │ │ │ @ instruction: 0xf7d4300c │ │ │ │ stmdami sl, {r0, r3, r4, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2 7, cr15, [r4], #848 @ 0x350 │ │ │ │ svclt 0x0000e7d9 │ │ │ │ ... │ │ │ │ - addseq lr, r0, r4, lsl r4 │ │ │ │ - addseq r2, r1, r4, ror #13 │ │ │ │ - @ instruction: 0x0090e3fc │ │ │ │ - addseq r2, r1, ip, asr #13 │ │ │ │ - addseq lr, r0, sl, asr #7 │ │ │ │ - umullseq r2, r1, sl, r6 │ │ │ │ + addseq lr, r0, r8, lsl r4 │ │ │ │ + addseq r2, r1, r8, ror #13 │ │ │ │ + addseq lr, r0, r0, lsl #8 │ │ │ │ + @ instruction: 0x009126d0 │ │ │ │ + addseq lr, r0, lr, asr #7 │ │ │ │ + umullseq r2, r1, lr, r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 285d5c >::_M_default_append(unsigned int)@@Base+0xca56c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldrmi fp, [r1], r9, lsl #1 │ │ │ │ @ instruction: 0x461d4a93 │ │ │ │ @@ -52481,23 +52481,23 @@ │ │ │ │ andsvs r4, r3, r4, lsl #12 │ │ │ │ @ instruction: 0xf7cbe7c0 │ │ │ │ svclt 0x0000ec2e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r3, lr, lr, lsl #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq lr, r0, r6, ror #3 │ │ │ │ - @ instruction: 0x009124b6 │ │ │ │ - addseq lr, r0, lr, asr #3 │ │ │ │ - umullseq r2, r1, lr, r4 │ │ │ │ + addseq lr, r0, sl, ror #3 │ │ │ │ + @ instruction: 0x009124ba │ │ │ │ + @ instruction: 0x0090e1d2 │ │ │ │ + addseq r2, r1, r2, lsr #9 │ │ │ │ @ instruction: 0x009e36d4 │ │ │ │ - addseq lr, r0, r2, lsl #3 │ │ │ │ - addseq r2, r1, r2, asr r4 │ │ │ │ - addseq lr, r0, ip, asr r1 │ │ │ │ - addseq r2, r1, ip, lsr #8 │ │ │ │ + addseq lr, r0, r6, lsl #3 │ │ │ │ + addseq r2, r1, r6, asr r4 │ │ │ │ + addseq lr, r0, r0, ror #2 │ │ │ │ + addseq r2, r1, r0, lsr r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feba1d38 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ ldrmi r4, [r1], -ip, lsl #13 │ │ │ │ blls 29c3b0 >::_M_default_append(unsigned int)@@Base+0xe0bc0> │ │ │ │ @ instruction: 0xf8cd9301 │ │ │ │ @@ -52511,16 +52511,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1e88ac0 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7d44478 │ │ │ │ blls 149848 │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq lr, r0, r8, asr #1 │ │ │ │ - umullseq r2, r1, r8, r3 │ │ │ │ + addseq lr, r0, ip, asr #1 │ │ │ │ + umullseq r2, r1, ip, r3 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feba1d94 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r1], #-3080 @ 0xfffff3f8 │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ @@ -52533,16 +52533,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1388b18 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7d44478 │ │ │ │ blls 1497f0 │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addseq lr, r0, r0, ror r0 │ │ │ │ - addseq r2, r1, r0, asr #6 │ │ │ │ + addseq lr, r0, r4, ror r0 │ │ │ │ + addseq r2, r1, r4, asr #6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2860a4 >::_M_default_append(unsigned int)@@Base+0xca8b4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ smlabbcs r4, r5, r0, fp │ │ │ │ stceq 1, cr15, [r0], {179} @ 0xb3 │ │ │ │ @@ -52704,26 +52704,26 @@ │ │ │ │ @ instruction: 0xf7d4300c │ │ │ │ ldmdami r1, {r0, r1, r2, r4, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf9b2f7d4 │ │ │ │ svclt 0x0000e7a9 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq sp, r0, ip, lsr #29 │ │ │ │ - addseq r2, r1, ip, ror r1 │ │ │ │ - addseq sp, r0, r0, ror lr │ │ │ │ - addseq r2, r1, r0, asr #2 │ │ │ │ - addseq sp, r0, r8, asr lr │ │ │ │ - addseq r2, r1, r8, lsr #2 │ │ │ │ - addseq r2, r4, r4, lsl r5 │ │ │ │ - addseq sp, r0, r0, lsr #29 │ │ │ │ - addseq sp, r0, r6, ror lr │ │ │ │ - umullseq sp, r0, r4, lr │ │ │ │ - addseq sp, r0, r6, asr #27 │ │ │ │ - umullseq r2, r1, r6, r0 │ │ │ │ + @ instruction: 0x0090deb0 │ │ │ │ + addseq r2, r1, r0, lsl #3 │ │ │ │ + addseq sp, r0, r4, ror lr │ │ │ │ + addseq r2, r1, r4, asr #2 │ │ │ │ + addseq sp, r0, ip, asr lr │ │ │ │ + addseq r2, r1, ip, lsr #2 │ │ │ │ + addseq r2, r4, r8, lsl r5 │ │ │ │ + addseq sp, r0, r4, lsr #29 │ │ │ │ + addseq sp, r0, sl, ror lr │ │ │ │ + umullseq sp, r0, r8, lr │ │ │ │ + addseq sp, r0, sl, asr #27 │ │ │ │ + umullseq r2, r1, sl, r0 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ strmi fp, [r6], -r2, lsl #1 │ │ │ │ @ instruction: 0x461f4615 │ │ │ │ @ instruction: 0xf058f1c9 │ │ │ │ @@ -52753,16 +52753,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf952f7d4 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ movwcs r8, #4592 @ 0x11f0 │ │ │ │ andlt r4, r2, r8, lsl r6 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - addseq sp, r0, r6, lsl #26 │ │ │ │ - @ instruction: 0x00911fd6 │ │ │ │ + addseq sp, r0, sl, lsl #26 │ │ │ │ + @ instruction: 0x00911fda │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @ instruction: 0x4690461e │ │ │ │ movwcs lr, #35281 @ 0x89d1 │ │ │ │ strmi fp, [ip], -r4, lsl #1 │ │ │ │ @@ -52885,22 +52885,22 @@ │ │ │ │ ldrbtmi r4, [ip], #-3597 @ 0xfffff1f3 │ │ │ │ andeq pc, ip, r4, lsl #2 │ │ │ │ @ instruction: 0xf7d3447e │ │ │ │ strtmi pc, [r9], -r7, lsl #31 │ │ │ │ @ instruction: 0xf7d44630 │ │ │ │ vst2.16 {d31-d32}, [pc], r3 │ │ │ │ @ instruction: 0xe7e271bb │ │ │ │ - addseq sp, r0, r2, asr #24 │ │ │ │ - addseq r1, r1, r8, lsl pc │ │ │ │ - addseq sp, r0, r6, lsr #23 │ │ │ │ - addseq r1, r1, ip, ror lr │ │ │ │ - addseq sp, r0, r2, lsr #22 │ │ │ │ - @ instruction: 0x00911df8 │ │ │ │ - addseq sp, r0, sl, ror #21 │ │ │ │ - addseq r1, r1, r0, asr #27 │ │ │ │ + addseq sp, r0, r6, asr #24 │ │ │ │ + addseq r1, r1, ip, lsl pc │ │ │ │ + addseq sp, r0, sl, lsr #23 │ │ │ │ + addseq r1, r1, r0, lsl #29 │ │ │ │ + addseq sp, r0, r6, lsr #22 │ │ │ │ + @ instruction: 0x00911dfc │ │ │ │ + addseq sp, r0, lr, ror #21 │ │ │ │ + addseq r1, r1, r4, asr #27 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ blmi 1c89510 │ │ │ │ @ instruction: 0xf8df460e │ │ │ │ addslt r1, r9, r0, ror fp │ │ │ │ @@ -53006,26 +53006,26 @@ │ │ │ │ vmul.i8 q8, q8, q12 │ │ │ │ ldrbtmi r7, [r8], #-260 @ 0xfffffefc │ │ │ │ @ instruction: 0xf7d3300c │ │ │ │ @ instruction: 0xf8dffe95 │ │ │ │ strtmi r0, [r1], -ip, ror #19 │ │ │ │ @ instruction: 0xf7d34478 │ │ │ │ ldr pc, [lr, -pc, asr #30]! │ │ │ │ - blpl a069b4 │ │ │ │ + blpl a069b4 │ │ │ │ blvc 86e24 │ │ │ │ blpl ff246e20 │ │ │ │ blx 486f18 │ │ │ │ addhi pc, ip, r0, lsl #6 │ │ │ │ @ instruction: 0x305df896 │ │ │ │ @ instruction: 0xf53f07db │ │ │ │ ldmib r9, {r0, r1, r2, r3, r5, r8, r9, sl, fp, sp, pc}^ │ │ │ │ mrrcne 1, 0, r3, ip, cr8 │ │ │ │ bls 47f42c │ │ │ │ eorcs pc, r3, r2, asr r8 @ │ │ │ │ - blpl a069bc │ │ │ │ + blpl a069bc │ │ │ │ blpl ff246e48 │ │ │ │ blx 486f40 │ │ │ │ mcrrne 12, 2, sp, sl, cr6 │ │ │ │ ldrhi pc, [lr], #0 │ │ │ │ @ instruction: 0xf8529a10 │ │ │ │ ldc 0, cr2, [r2, #132] @ 0x84 │ │ │ │ @ instruction: 0xeeb45b26 │ │ │ │ @@ -53044,26 +53044,26 @@ │ │ │ │ strtmi r0, [r1], -ip, ror #18 │ │ │ │ @ instruction: 0xf7d34478 │ │ │ │ ldrbt pc, [sl], fp, lsl #30 @ │ │ │ │ @ instruction: 0xf0001c48 │ │ │ │ blls 46baf0 │ │ │ │ blvc 86eb0 │ │ │ │ eorcc pc, r1, r3, asr r8 @ │ │ │ │ - blpl a06a2c │ │ │ │ + blpl a06a2c │ │ │ │ blpl ff246eb4 │ │ │ │ blx 486fac │ │ │ │ @ instruction: 0xf04fbfc8 │ │ │ │ veor , q8, │ │ │ │ svccs 0x00008131 │ │ │ │ ldrbthi pc, [sl], #-832 @ 0xfffffcc0 @ │ │ │ │ @ instruction: 0x460b9a10 │ │ │ │ cdp 1, 11, cr2, cr6, cr0, {0} │ │ │ │ bcc 162004 │ │ │ │ svceq 0x0004f852 │ │ │ │ - blvc a06a4c │ │ │ │ + blvc a06a4c │ │ │ │ blvc ff1c6ee0 │ │ │ │ blx 486fd8 │ │ │ │ mrrcne 5, 0, sp, ip, cr4 │ │ │ │ addmi sp, fp, #1 │ │ │ │ @ instruction: 0x460bd1bd │ │ │ │ addmi r3, pc, #1073741824 @ 0x40000000 │ │ │ │ mrrcne 12, 14, sp, sl, cr14 │ │ │ │ @@ -53632,92 +53632,92 @@ │ │ │ │ @ instruction: 0x460bad3a │ │ │ │ bllt fe709cf4 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x009e2fb0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, lr, r2, lsl #31 │ │ │ │ - umullseq sp, r0, r8, r9 │ │ │ │ - addseq r1, r1, r6, ror #24 │ │ │ │ - addseq sp, r0, ip, ror r9 │ │ │ │ - addseq r1, r1, sl, asr #24 │ │ │ │ - addseq sp, r0, r2, lsl #18 │ │ │ │ - @ instruction: 0x00911bd0 │ │ │ │ - addseq sp, r0, sl, ror r8 │ │ │ │ - addseq r1, r1, r8, asr #22 │ │ │ │ - @ instruction: 0x0090d7d6 │ │ │ │ - addseq r1, r1, r4, lsr #21 │ │ │ │ - addseq sp, r0, r2, asr r7 │ │ │ │ - addseq r1, r1, r0, lsr #20 │ │ │ │ - addseq sp, r0, r6, lsr r7 │ │ │ │ - addseq r1, r1, r4, lsl #20 │ │ │ │ - @ instruction: 0x0090d6d8 │ │ │ │ - addseq r1, r1, r6, lsr #19 │ │ │ │ - addseq sp, r0, r6, ror r6 │ │ │ │ - addseq sp, r0, r0, asr #12 │ │ │ │ - addseq r1, r1, lr, lsl #18 │ │ │ │ - addseq sp, r0, r4, lsr #12 │ │ │ │ - @ instruction: 0x009118f2 │ │ │ │ - addseq sp, r0, r6, asr #10 │ │ │ │ - addseq r1, r1, r4, lsl r8 │ │ │ │ - addseq sp, r0, r6, ror #9 │ │ │ │ - @ instruction: 0x009117b4 │ │ │ │ - addseq sp, r0, sl, lsl #9 │ │ │ │ - addseq r1, r1, r8, asr r7 │ │ │ │ - addseq sp, r0, sl, ror #8 │ │ │ │ - addseq r1, r1, r8, lsr r7 │ │ │ │ - addseq sp, r0, ip, lsr #8 │ │ │ │ - addseq sp, r0, sl, lsl #8 │ │ │ │ - @ instruction: 0x009116d8 │ │ │ │ - addseq sp, r0, ip, lsr #7 │ │ │ │ - addseq r1, r1, sl, ror r6 │ │ │ │ - umullseq sp, r0, r0, r3 │ │ │ │ - addseq r1, r1, lr, asr r6 │ │ │ │ - addseq sp, r0, ip, asr r3 │ │ │ │ - addseq r1, r1, sl, lsr #12 │ │ │ │ - @ instruction: 0x0090d2f8 │ │ │ │ - addseq r1, r1, r6, asr #11 │ │ │ │ - @ instruction: 0x0090d2da │ │ │ │ - addseq r1, r1, r8, lsr #11 │ │ │ │ - umullseq sp, r0, sl, r2 │ │ │ │ - addseq r1, r1, r8, ror #10 │ │ │ │ - addseq sp, r0, ip, ror r2 │ │ │ │ - addseq r1, r1, sl, asr #10 │ │ │ │ - addseq sp, r0, lr, asr r2 │ │ │ │ - addseq r1, r1, lr, lsr #10 │ │ │ │ - addseq sp, r0, r4, lsl r2 │ │ │ │ - addseq r1, r1, r4, ror #9 │ │ │ │ - @ instruction: 0x0090d1f8 │ │ │ │ - addseq r1, r1, r8, asr #9 │ │ │ │ - @ instruction: 0x0090d1de │ │ │ │ - addseq r1, r1, lr, lsr #9 │ │ │ │ - @ instruction: 0x0090d1b6 │ │ │ │ - addseq r1, r1, r6, lsl #9 │ │ │ │ - umullseq sp, r0, r2, r1 │ │ │ │ - addseq r1, r1, r2, ror #8 │ │ │ │ - addseq sp, r0, r8, ror r1 │ │ │ │ - addseq r1, r1, r8, asr #8 │ │ │ │ - addseq sp, r0, ip, asr #2 │ │ │ │ - addseq r1, r1, ip, lsl r4 │ │ │ │ - addseq sp, r0, r2, lsr r1 │ │ │ │ - addseq r1, r1, r2, lsl #8 │ │ │ │ - addseq sp, r0, r4, lsl r1 │ │ │ │ - addseq r1, r1, r4, ror #7 │ │ │ │ - addseq sp, r0, r4, asr #32 │ │ │ │ - addseq r1, r1, r4, lsl r3 │ │ │ │ - addseq sp, r0, r8, lsr #32 │ │ │ │ - @ instruction: 0x009112f6 │ │ │ │ - addseq ip, r0, r8, ror #31 │ │ │ │ - @ instruction: 0x009112b8 │ │ │ │ - @ instruction: 0x0090cfba │ │ │ │ - addseq r1, r1, sl, lsl #5 │ │ │ │ - addseq ip, r0, sl, lsl #31 │ │ │ │ - addseq r1, r1, sl, asr r2 │ │ │ │ - addseq ip, r0, sl, asr pc │ │ │ │ - addseq r1, r1, r8, lsr #4 │ │ │ │ + umullseq sp, r0, ip, r9 │ │ │ │ + addseq r1, r1, sl, ror #24 │ │ │ │ + addseq sp, r0, r0, lsl #19 │ │ │ │ + addseq r1, r1, lr, asr #24 │ │ │ │ + addseq sp, r0, r6, lsl #18 │ │ │ │ + @ instruction: 0x00911bd4 │ │ │ │ + addseq sp, r0, lr, ror r8 │ │ │ │ + addseq r1, r1, ip, asr #22 │ │ │ │ + @ instruction: 0x0090d7da │ │ │ │ + addseq r1, r1, r8, lsr #21 │ │ │ │ + addseq sp, r0, r6, asr r7 │ │ │ │ + addseq r1, r1, r4, lsr #20 │ │ │ │ + addseq sp, r0, sl, lsr r7 │ │ │ │ + addseq r1, r1, r8, lsl #20 │ │ │ │ + @ instruction: 0x0090d6dc │ │ │ │ + addseq r1, r1, sl, lsr #19 │ │ │ │ + addseq sp, r0, sl, ror r6 │ │ │ │ + addseq sp, r0, r4, asr #12 │ │ │ │ + addseq r1, r1, r2, lsl r9 │ │ │ │ + addseq sp, r0, r8, lsr #12 │ │ │ │ + @ instruction: 0x009118f6 │ │ │ │ + addseq sp, r0, sl, asr #10 │ │ │ │ + addseq r1, r1, r8, lsl r8 │ │ │ │ + addseq sp, r0, sl, ror #9 │ │ │ │ + @ instruction: 0x009117b8 │ │ │ │ + addseq sp, r0, lr, lsl #9 │ │ │ │ + addseq r1, r1, ip, asr r7 │ │ │ │ + addseq sp, r0, lr, ror #8 │ │ │ │ + addseq r1, r1, ip, lsr r7 │ │ │ │ + addseq sp, r0, r0, lsr r4 │ │ │ │ + addseq sp, r0, lr, lsl #8 │ │ │ │ + @ instruction: 0x009116dc │ │ │ │ + @ instruction: 0x0090d3b0 │ │ │ │ + addseq r1, r1, lr, ror r6 │ │ │ │ + umullseq sp, r0, r4, r3 │ │ │ │ + addseq r1, r1, r2, ror #12 │ │ │ │ + addseq sp, r0, r0, ror #6 │ │ │ │ + addseq r1, r1, lr, lsr #12 │ │ │ │ + @ instruction: 0x0090d2fc │ │ │ │ + addseq r1, r1, sl, asr #11 │ │ │ │ + @ instruction: 0x0090d2de │ │ │ │ + addseq r1, r1, ip, lsr #11 │ │ │ │ + umullseq sp, r0, lr, r2 │ │ │ │ + addseq r1, r1, ip, ror #10 │ │ │ │ + addseq sp, r0, r0, lsl #5 │ │ │ │ + addseq r1, r1, lr, asr #10 │ │ │ │ + addseq sp, r0, r2, ror #4 │ │ │ │ + addseq r1, r1, r2, lsr r5 │ │ │ │ + addseq sp, r0, r8, lsl r2 │ │ │ │ + addseq r1, r1, r8, ror #9 │ │ │ │ + @ instruction: 0x0090d1fc │ │ │ │ + addseq r1, r1, ip, asr #9 │ │ │ │ + addseq sp, r0, r2, ror #3 │ │ │ │ + @ instruction: 0x009114b2 │ │ │ │ + @ instruction: 0x0090d1ba │ │ │ │ + addseq r1, r1, sl, lsl #9 │ │ │ │ + umullseq sp, r0, r6, r1 │ │ │ │ + addseq r1, r1, r6, ror #8 │ │ │ │ + addseq sp, r0, ip, ror r1 │ │ │ │ + addseq r1, r1, ip, asr #8 │ │ │ │ + addseq sp, r0, r0, asr r1 │ │ │ │ + addseq r1, r1, r0, lsr #8 │ │ │ │ + addseq sp, r0, r6, lsr r1 │ │ │ │ + addseq r1, r1, r6, lsl #8 │ │ │ │ + addseq sp, r0, r8, lsl r1 │ │ │ │ + addseq r1, r1, r8, ror #7 │ │ │ │ + addseq sp, r0, r8, asr #32 │ │ │ │ + addseq r1, r1, r8, lsl r3 │ │ │ │ + addseq sp, r0, ip, lsr #32 │ │ │ │ + @ instruction: 0x009112fa │ │ │ │ + addseq ip, r0, ip, ror #31 │ │ │ │ + @ instruction: 0x009112bc │ │ │ │ + @ instruction: 0x0090cfbe │ │ │ │ + addseq r1, r1, lr, lsl #5 │ │ │ │ + addseq ip, r0, lr, lsl #31 │ │ │ │ + addseq r1, r1, lr, asr r2 │ │ │ │ + addseq ip, r0, lr, asr pc │ │ │ │ + addseq r1, r1, ip, lsr #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrmi fp, [r5], -r9, lsl #1 │ │ │ │ strcs r4, [r0], #-2609 @ 0xfffff5cf │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ @@ -53767,16 +53767,16 @@ │ │ │ │ vldmiale r8!, {d18-d17} │ │ │ │ movwcs r9, #14851 @ 0x3a03 │ │ │ │ bleq c8058 │ │ │ │ bfi r6, r3, #0, #29 │ │ │ │ b 609e4c │ │ │ │ addseq r2, lr, r6, ror #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r0, r8, ror #26 │ │ │ │ - addseq r1, r1, r8, lsr r0 │ │ │ │ + addseq ip, r0, ip, ror #26 │ │ │ │ + addseq r1, r1, ip, lsr r0 │ │ │ │ addseq r2, lr, lr, ror #4 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r4, sp, lsl #18 │ │ │ │ @ instruction: 0x460f461e │ │ │ │ @@ -53872,24 +53872,24 @@ │ │ │ │ vadd.i8 d20, d0, d14 │ │ │ │ ldrbtmi r2, [r8], #-441 @ 0xfffffe47 │ │ │ │ @ instruction: 0xf7d2300c │ │ │ │ stmdami ip, {r0, r1, r2, r3, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf88af7d3 │ │ │ │ svclt 0x0000e775 │ │ │ │ - addseq ip, r0, sl, lsl ip │ │ │ │ - addseq r0, r1, sl, ror #29 │ │ │ │ - @ instruction: 0x0090cbfe │ │ │ │ - @ instruction: 0x00910ed4 │ │ │ │ - addseq ip, r0, r8, asr #23 │ │ │ │ - umullseq r0, r1, r8, lr │ │ │ │ - addseq ip, r0, r8, lsr #23 │ │ │ │ - addseq r0, r1, r8, ror lr │ │ │ │ - addseq ip, r0, r6, ror fp │ │ │ │ - addseq r0, r1, r6, asr #28 │ │ │ │ + addseq ip, r0, lr, lsl ip │ │ │ │ + addseq r0, r1, lr, ror #29 │ │ │ │ + addseq ip, r0, r2, lsl #24 │ │ │ │ + @ instruction: 0x00910ed8 │ │ │ │ + addseq ip, r0, ip, asr #23 │ │ │ │ + umullseq r0, r1, ip, lr │ │ │ │ + addseq ip, r0, ip, lsr #23 │ │ │ │ + addseq r0, r1, ip, ror lr │ │ │ │ + addseq ip, r0, sl, ror fp │ │ │ │ + addseq r0, r1, sl, asr #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1075b8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldcmi 6, cr4, [r5], #552 @ 0x228 │ │ │ │ @ instruction: 0x469949b5 │ │ │ │ @@ -54071,36 +54071,36 @@ │ │ │ │ ldmdami fp, {r0, r1, r2, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff02f7d2 │ │ │ │ @ instruction: 0xf7c9e772 │ │ │ │ svclt 0x0000efb8 │ │ │ │ addseq r2, lr, r8, lsr r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq ip, r0, r2, ror #21 │ │ │ │ - @ instruction: 0x0090c9f4 │ │ │ │ - @ instruction: 0x0090cad6 │ │ │ │ - umullseq ip, r0, r6, r9 │ │ │ │ - addseq r0, r1, r6, ror #24 │ │ │ │ - addseq ip, r0, lr, ror r9 │ │ │ │ - addseq r0, r1, lr, asr #24 │ │ │ │ + addseq ip, r0, r6, ror #21 │ │ │ │ + @ instruction: 0x0090c9f8 │ │ │ │ + @ instruction: 0x0090cada │ │ │ │ + umullseq ip, r0, sl, r9 │ │ │ │ + addseq r0, r1, sl, ror #24 │ │ │ │ + addseq ip, r0, r2, lsl #19 │ │ │ │ + addseq r0, r1, r2, asr ip │ │ │ │ addseq r1, lr, r4, lsl #29 │ │ │ │ - addseq ip, r0, r2, asr #18 │ │ │ │ - addseq r0, r1, r2, lsl ip │ │ │ │ - addseq ip, r0, r6, lsr #18 │ │ │ │ - @ instruction: 0x00910bfc │ │ │ │ - @ instruction: 0x0090c8f4 │ │ │ │ - addseq r0, r1, r4, asr #23 │ │ │ │ - @ instruction: 0x0090c8d8 │ │ │ │ - addseq r0, r1, r8, lsr #23 │ │ │ │ - @ instruction: 0x0090c8bc │ │ │ │ - addseq r0, r1, ip, lsl #23 │ │ │ │ - addseq ip, r0, r0, lsr #17 │ │ │ │ - addseq r0, r1, r6, ror fp │ │ │ │ - addseq ip, r0, r6, ror #16 │ │ │ │ - addseq r0, r1, r6, lsr fp │ │ │ │ + addseq ip, r0, r6, asr #18 │ │ │ │ + addseq r0, r1, r6, lsl ip │ │ │ │ + addseq ip, r0, sl, lsr #18 │ │ │ │ + addseq r0, r1, r0, lsl #24 │ │ │ │ + @ instruction: 0x0090c8f8 │ │ │ │ + addseq r0, r1, r8, asr #23 │ │ │ │ + @ instruction: 0x0090c8dc │ │ │ │ + addseq r0, r1, ip, lsr #23 │ │ │ │ + addseq ip, r0, r0, asr #17 │ │ │ │ + umullseq r0, r1, r0, fp │ │ │ │ + addseq ip, r0, r4, lsr #17 │ │ │ │ + addseq r0, r1, sl, ror fp │ │ │ │ + addseq ip, r0, sl, ror #16 │ │ │ │ + addseq r0, r1, sl, lsr fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 128a784 │ │ │ │ strmi r4, [sp], -fp, ror #25 │ │ │ │ vmul.f32 d4, d29, d11[1] │ │ │ │ ldrbtmi r4, [ip], #-3476 @ 0xfffff26c │ │ │ │ @@ -54335,22 +54335,22 @@ │ │ │ │ movwcc r6, #6163 @ 0x1813 │ │ │ │ @ instruction: 0xe6576013 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r1, lr, lr, ror #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, lr, r0, lsr #25 │ │ │ │ - @ instruction: 0x0090c6b2 │ │ │ │ - addseq r0, r1, r2, lsl #19 │ │ │ │ - addseq ip, r0, lr, ror r6 │ │ │ │ - addseq r0, r1, lr, asr #18 │ │ │ │ - addseq ip, r0, r8, ror r4 │ │ │ │ - addseq r0, r1, r8, asr #14 │ │ │ │ - addseq ip, r0, r6, asr r4 │ │ │ │ - addseq r0, r1, r6, lsr #14 │ │ │ │ + @ instruction: 0x0090c6b6 │ │ │ │ + addseq r0, r1, r6, lsl #19 │ │ │ │ + addseq ip, r0, r2, lsl #13 │ │ │ │ + addseq r0, r1, r2, asr r9 │ │ │ │ + addseq ip, r0, ip, ror r4 │ │ │ │ + addseq r0, r1, ip, asr #14 │ │ │ │ + addseq ip, r0, sl, asr r4 │ │ │ │ + addseq r0, r1, sl, lsr #14 │ │ │ │ vst2.32 {d20-d21}, [pc :256], lr │ │ │ │ ldrbtmi r6, [r8], #-305 @ 0xfffffecf │ │ │ │ @ instruction: 0xf7d2300c │ │ │ │ ldmmi ip!, {r0, r4, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2l 7, cr15, [ip], {210} @ 0xd2 │ │ │ │ blls 646104 │ │ │ │ @@ -54533,26 +54533,26 @@ │ │ │ │ @ instruction: 0xf7d2300c │ │ │ │ ldmdami r1, {r0, r1, r2, r5, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 190aa66 │ │ │ │ svclt 0x0000e4c4 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - @ instruction: 0x0090c3fa │ │ │ │ - addseq r0, r1, sl, asr #13 │ │ │ │ - addseq ip, r0, lr, asr #9 │ │ │ │ - addseq ip, r0, r6, lsl r3 │ │ │ │ - addseq r0, r1, r6, ror #11 │ │ │ │ - @ instruction: 0x0090c2b2 │ │ │ │ - addseq r0, r1, r2, lsl #11 │ │ │ │ - @ instruction: 0x0090c3ba │ │ │ │ - addseq ip, r0, r0, asr #2 │ │ │ │ - addseq r0, r1, r0, lsl r4 │ │ │ │ - addseq ip, r0, r6, lsr #2 │ │ │ │ - @ instruction: 0x009103f6 │ │ │ │ + @ instruction: 0x0090c3fe │ │ │ │ + addseq r0, r1, lr, asr #13 │ │ │ │ + @ instruction: 0x0090c4d2 │ │ │ │ + addseq ip, r0, sl, lsl r3 │ │ │ │ + addseq r0, r1, sl, ror #11 │ │ │ │ + @ instruction: 0x0090c2b6 │ │ │ │ + addseq r0, r1, r6, lsl #11 │ │ │ │ + @ instruction: 0x0090c3be │ │ │ │ + addseq ip, r0, r4, asr #2 │ │ │ │ + addseq r0, r1, r4, lsl r4 │ │ │ │ + addseq ip, r0, sl, lsr #2 │ │ │ │ + @ instruction: 0x009103fa │ │ │ │ vmov.32 r9, d6[1] │ │ │ │ ldmdavs fp, {r8, r9, fp, ip, sp, lr}^ │ │ │ │ blvs 8881b4 │ │ │ │ blvs ff24863c │ │ │ │ blx 488734 │ │ │ │ ldcge 7, cr15, [sl], {127} @ 0x7f │ │ │ │ strtle r1, [r8], #-3670 @ 0xfffff1aa │ │ │ │ @@ -55018,71 +55018,71 @@ │ │ │ │ mrc2 7, 6, pc, cr12, cr1, {6} │ │ │ │ @ instruction: 0xf04f483e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff96f7d1 │ │ │ │ svclt 0x0000e7ed │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq ip, r0, lr, asr #32 │ │ │ │ - addseq r0, r1, ip, lsl r3 │ │ │ │ - addseq ip, r0, r0, lsr r0 │ │ │ │ - @ instruction: 0x009102fe │ │ │ │ - addseq ip, r0, r2, lsl r0 │ │ │ │ - addseq r0, r1, r0, ror #5 │ │ │ │ - addseq fp, r0, r4, ror #31 │ │ │ │ - @ instruction: 0x009102b2 │ │ │ │ - @ instruction: 0x0090bfb0 │ │ │ │ - addseq r0, r1, lr, ror r2 │ │ │ │ - addseq fp, r0, lr, ror pc │ │ │ │ - addseq r0, r1, ip, asr #4 │ │ │ │ - addseq fp, r0, r6, asr #30 │ │ │ │ - addseq r0, r1, r4, lsl r2 │ │ │ │ - addseq fp, r0, r4, lsr #30 │ │ │ │ - @ instruction: 0x009101f2 │ │ │ │ - addseq fp, r0, r4, lsl #30 │ │ │ │ - @ instruction: 0x009101d2 │ │ │ │ - addseq fp, r0, r4, ror #29 │ │ │ │ - @ instruction: 0x009101b2 │ │ │ │ - addseq fp, r0, r0, lsr #29 │ │ │ │ - addseq r0, r1, lr, ror #2 │ │ │ │ - addseq fp, r0, lr, ror lr │ │ │ │ - addseq r0, r1, ip, asr #2 │ │ │ │ - addseq fp, r0, ip, asr lr │ │ │ │ - addseq r0, r1, sl, lsr #2 │ │ │ │ - addseq fp, r0, sl, lsr lr │ │ │ │ - addseq r0, r1, r8, lsl #2 │ │ │ │ - addseq fp, r0, r8, lsl lr │ │ │ │ - addseq r0, r1, r6, ror #1 │ │ │ │ - @ instruction: 0x0090bdf6 │ │ │ │ - addseq r0, r1, r4, asr #1 │ │ │ │ - addseq fp, r0, r8, ror sp │ │ │ │ - addseq fp, r0, r8, lsl #25 │ │ │ │ - addseq pc, r0, r8, asr pc @ │ │ │ │ - addseq fp, r0, r0, asr ip │ │ │ │ - addseq pc, r0, r0, lsr #30 │ │ │ │ - addseq fp, r0, r4, lsr ip │ │ │ │ - addseq pc, r0, r4, lsl #30 │ │ │ │ - addseq fp, r0, r4, ror #22 │ │ │ │ - addseq pc, r0, r4, lsr lr @ │ │ │ │ - addseq fp, r0, r2, asr #22 │ │ │ │ - addseq pc, r0, r2, lsl lr @ │ │ │ │ - addseq fp, r0, ip, lsl #22 │ │ │ │ - @ instruction: 0x0090fddc │ │ │ │ - umullseq fp, r0, ip, sl │ │ │ │ - addseq pc, r0, ip, ror #26 │ │ │ │ - addseq fp, r0, r4, ror sl │ │ │ │ - addseq pc, r0, r4, asr #26 │ │ │ │ - addseq fp, r0, lr, lsl #20 │ │ │ │ - @ instruction: 0x0090fcde │ │ │ │ - @ instruction: 0x0090b9d6 │ │ │ │ - addseq pc, r0, r4, lsr #25 │ │ │ │ - @ instruction: 0x0090b9b2 │ │ │ │ - addseq pc, r0, r0, lsl #25 │ │ │ │ - umullseq fp, r0, r0, r9 │ │ │ │ - addseq pc, r0, lr, asr ip @ │ │ │ │ + addseq ip, r0, r2, asr r0 │ │ │ │ + addseq r0, r1, r0, lsr #6 │ │ │ │ + addseq ip, r0, r4, lsr r0 │ │ │ │ + addseq r0, r1, r2, lsl #6 │ │ │ │ + addseq ip, r0, r6, lsl r0 │ │ │ │ + addseq r0, r1, r4, ror #5 │ │ │ │ + addseq fp, r0, r8, ror #31 │ │ │ │ + @ instruction: 0x009102b6 │ │ │ │ + @ instruction: 0x0090bfb4 │ │ │ │ + addseq r0, r1, r2, lsl #5 │ │ │ │ + addseq fp, r0, r2, lsl #31 │ │ │ │ + addseq r0, r1, r0, asr r2 │ │ │ │ + addseq fp, r0, sl, asr #30 │ │ │ │ + addseq r0, r1, r8, lsl r2 │ │ │ │ + addseq fp, r0, r8, lsr #30 │ │ │ │ + @ instruction: 0x009101f6 │ │ │ │ + addseq fp, r0, r8, lsl #30 │ │ │ │ + @ instruction: 0x009101d6 │ │ │ │ + addseq fp, r0, r8, ror #29 │ │ │ │ + @ instruction: 0x009101b6 │ │ │ │ + addseq fp, r0, r4, lsr #29 │ │ │ │ + addseq r0, r1, r2, ror r1 │ │ │ │ + addseq fp, r0, r2, lsl #29 │ │ │ │ + addseq r0, r1, r0, asr r1 │ │ │ │ + addseq fp, r0, r0, ror #28 │ │ │ │ + addseq r0, r1, lr, lsr #2 │ │ │ │ + addseq fp, r0, lr, lsr lr │ │ │ │ + addseq r0, r1, ip, lsl #2 │ │ │ │ + addseq fp, r0, ip, lsl lr │ │ │ │ + addseq r0, r1, sl, ror #1 │ │ │ │ + @ instruction: 0x0090bdfa │ │ │ │ + addseq r0, r1, r8, asr #1 │ │ │ │ + addseq fp, r0, ip, ror sp │ │ │ │ + addseq fp, r0, ip, lsl #25 │ │ │ │ + addseq pc, r0, ip, asr pc @ │ │ │ │ + addseq fp, r0, r4, asr ip │ │ │ │ + addseq pc, r0, r4, lsr #30 │ │ │ │ + addseq fp, r0, r8, lsr ip │ │ │ │ + addseq pc, r0, r8, lsl #30 │ │ │ │ + addseq fp, r0, r8, ror #22 │ │ │ │ + addseq pc, r0, r8, lsr lr @ │ │ │ │ + addseq fp, r0, r6, asr #22 │ │ │ │ + addseq pc, r0, r6, lsl lr @ │ │ │ │ + addseq fp, r0, r0, lsl fp │ │ │ │ + addseq pc, r0, r0, ror #27 │ │ │ │ + addseq fp, r0, r0, lsr #21 │ │ │ │ + addseq pc, r0, r0, ror sp @ │ │ │ │ + addseq fp, r0, r8, ror sl │ │ │ │ + addseq pc, r0, r8, asr #26 │ │ │ │ + addseq fp, r0, r2, lsl sl │ │ │ │ + addseq pc, r0, r2, ror #25 │ │ │ │ + @ instruction: 0x0090b9da │ │ │ │ + addseq pc, r0, r8, lsr #25 │ │ │ │ + @ instruction: 0x0090b9b6 │ │ │ │ + addseq pc, r0, r4, lsl #25 │ │ │ │ + umullseq fp, r0, r4, r9 │ │ │ │ + addseq pc, r0, r2, ror #24 │ │ │ │ ldcls 12, cr9, [r1, #-48] @ 0xffffffd0 │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ bls 82d608 │ │ │ │ bcs 63700 │ │ │ │ svcls 0x0014d168 │ │ │ │ svccc 0x0001e000 │ │ │ │ blle 818fc4 │ │ │ │ @@ -55182,26 +55182,26 @@ │ │ │ │ mvnmi pc, r0, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-1588 @ 0xfffff9cc │ │ │ │ @ instruction: 0xf7d1300c │ │ │ │ stmdami lr, {r0, r2, r3, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ mcr2 7, 2, pc, cr8, cr1, {6} @ │ │ │ │ svclt 0x00aaf7fe │ │ │ │ - addseq fp, r0, r2, asr #16 │ │ │ │ - addseq pc, r0, r2, lsl fp @ │ │ │ │ - addseq fp, r0, r6, ror #18 │ │ │ │ - @ instruction: 0x0090b7ba │ │ │ │ - addseq pc, r0, sl, lsl #21 │ │ │ │ - addseq fp, r0, r8, lsl #15 │ │ │ │ - addseq pc, r0, r8, asr sl @ │ │ │ │ - addseq fp, r0, r2, lsr r7 │ │ │ │ - addseq fp, r0, r0, lsl r7 │ │ │ │ - addseq pc, r0, r0, ror #19 │ │ │ │ - @ instruction: 0x0090b6f2 │ │ │ │ - addseq pc, r0, r2, asr #19 │ │ │ │ + addseq fp, r0, r6, asr #16 │ │ │ │ + addseq pc, r0, r6, lsl fp @ │ │ │ │ + addseq fp, r0, sl, ror #18 │ │ │ │ + @ instruction: 0x0090b7be │ │ │ │ + addseq pc, r0, lr, lsl #21 │ │ │ │ + addseq fp, r0, ip, lsl #15 │ │ │ │ + addseq pc, r0, ip, asr sl @ │ │ │ │ + addseq fp, r0, r6, lsr r7 │ │ │ │ + addseq fp, r0, r4, lsl r7 │ │ │ │ + addseq pc, r0, r4, ror #19 │ │ │ │ + @ instruction: 0x0090b6f6 │ │ │ │ + addseq pc, r0, r6, asr #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ strmi r4, [pc], -r1, ror #24 │ │ │ │ addlt r4, r7, r1, ror #18 │ │ │ │ @ instruction: 0x469b447c │ │ │ │ @@ -55298,20 +55298,20 @@ │ │ │ │ @ instruction: 0xf7c8e788 │ │ │ │ svclt 0x0000ee22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x009e0bb0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, lr, ip, lsr #22 │ │ │ │ - addseq fp, r0, ip, lsr #11 │ │ │ │ - addseq pc, r0, ip, ror r8 @ │ │ │ │ - addseq fp, r0, sl, asr r5 │ │ │ │ - addseq pc, r0, sl, lsr #16 │ │ │ │ - addseq fp, r0, ip, lsr r5 │ │ │ │ - addseq pc, r0, ip, lsl #16 │ │ │ │ + @ instruction: 0x0090b5b0 │ │ │ │ + addseq pc, r0, r0, lsl #17 │ │ │ │ + addseq fp, r0, lr, asr r5 │ │ │ │ + addseq pc, r0, lr, lsr #16 │ │ │ │ + addseq fp, r0, r0, asr #10 │ │ │ │ + addseq pc, r0, r0, lsl r8 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 188c00 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 8ba84 │ │ │ │ stclmi 2, cr15, [ip, #692] @ 0x2b4 │ │ │ │ @ instruction: 0xf8df4614 │ │ │ │ @@ -55657,21 +55657,21 @@ │ │ │ │ svcge 0x0056f53f │ │ │ │ bl f4514 │ │ │ │ ands r0, sl, r3, lsl #17 │ │ │ │ ... │ │ │ │ addseq r0, lr, ip, ror #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, lr, r0, lsr #19 │ │ │ │ - addseq fp, r0, r4, lsr #8 │ │ │ │ - umullseq fp, r0, r6, r2 │ │ │ │ - addseq fp, r0, r8, lsl #2 │ │ │ │ - @ instruction: 0x0090f3d8 │ │ │ │ - addseq r2, r5, r0, ror #25 │ │ │ │ - addseq sl, r0, lr, lsr #31 │ │ │ │ - addseq pc, r0, lr, ror r2 @ │ │ │ │ + addseq fp, r0, r8, lsr #8 │ │ │ │ + umullseq fp, r0, sl, r2 │ │ │ │ + addseq fp, r0, ip, lsl #2 │ │ │ │ + @ instruction: 0x0090f3dc │ │ │ │ + addseq r2, r5, r4, ror #25 │ │ │ │ + @ instruction: 0x0090afb2 │ │ │ │ + addseq pc, r0, r2, lsl #5 │ │ │ │ @ instruction: 0xf4ff3d01 │ │ │ │ @ instruction: 0xf858af35 │ │ │ │ tstcs r0, r4, lsl #26 │ │ │ │ vmin.s16 d20, d11, d16 │ │ │ │ stmdacs r1, {r0, r4, r7, r8, ip, sp, lr, pc} │ │ │ │ strdcs sp, [r0, -r4] │ │ │ │ vmin.s16 d20, d11, d16 │ │ │ │ @@ -55797,15 +55797,15 @@ │ │ │ │ ldmib sp, {r2, r4, r8, r9, fp, ip, pc}^ │ │ │ │ blcs 5f758 │ │ │ │ stclge 4, cr15, [r1, #-252] @ 0xffffff04 │ │ │ │ stmdbge r6!, {r0, r2, r4, fp, ip, pc} │ │ │ │ @ instruction: 0xf116f27c │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ ldmdavs fp!, {r1, r2, r3, r5, r6, sl, pc}^ │ │ │ │ - blpl a09570 │ │ │ │ + blpl a09570 │ │ │ │ movsvs pc, #12582912 @ 0xc00000 │ │ │ │ blvs 109350 │ │ │ │ blvs ff1c99d8 │ │ │ │ blx 489ad0 │ │ │ │ bicshi pc, r2, r0, asr #5 │ │ │ │ blpl ff1c99d4 │ │ │ │ @ instruction: 0xee399a14 │ │ │ │ @@ -55818,15 +55818,15 @@ │ │ │ │ blcs 4eb38 │ │ │ │ addshi pc, pc, #64 @ 0x40 │ │ │ │ @ instruction: 0xf53f1e56 │ │ │ │ mrc 13, 5, sl, cr4, cr6, {0} │ │ │ │ vsqrt.f64 d22, d5 │ │ │ │ ble 1ecc788 │ │ │ │ ands r9, r0, pc, lsl #26 │ │ │ │ - bleq 9c95cc │ │ │ │ + bleq 9c95cc │ │ │ │ bge 8b8bdc │ │ │ │ vmin.s8 d4, d1, d24 │ │ │ │ stmdacs r1, {r0, r1, r5, r6, ip, sp, lr, pc} │ │ │ │ ldrhi pc, [r9], #64 @ 0x40 │ │ │ │ andsls r6, r3, fp, lsr #16 │ │ │ │ eorvs r3, fp, r1, lsl #6 │ │ │ │ @ instruction: 0xf0c03e01 │ │ │ │ @@ -55857,20 +55857,20 @@ │ │ │ │ svclt 0x00144313 │ │ │ │ movwcs r2, #769 @ 0x301 │ │ │ │ andcc pc, r0, r9, asr #17 │ │ │ │ sbcle r2, r5, r0, lsl #18 │ │ │ │ movwcc r6, #6187 @ 0x182b │ │ │ │ strb r6, [r1, fp, lsr #32] │ │ │ │ ... │ │ │ │ - umullseq sl, r0, ip, lr │ │ │ │ - addseq pc, r0, ip, ror #2 │ │ │ │ - addseq sl, r0, r8, lsl #27 │ │ │ │ - addseq pc, r0, r8, asr r0 @ │ │ │ │ - addseq sl, r0, sl, ror #26 │ │ │ │ - addseq pc, r0, sl, lsr r0 @ │ │ │ │ + addseq sl, r0, r0, lsr #29 │ │ │ │ + addseq pc, r0, r0, ror r1 @ │ │ │ │ + addseq sl, r0, ip, lsl #27 │ │ │ │ + addseq pc, r0, ip, asr r0 @ │ │ │ │ + addseq sl, r0, lr, ror #26 │ │ │ │ + addseq pc, r0, lr, lsr r0 @ │ │ │ │ ldmdbls r5, {r2, r5, r8, r9, fp, sp, pc} │ │ │ │ stcge 3, cr9, [r5, #-0] │ │ │ │ blcs fe7c968c │ │ │ │ ldrtmi sl, [r8], -r1, lsr #22 │ │ │ │ blne 89b14 │ │ │ │ bleq 89af8 │ │ │ │ vrshl.s8 d9, d1, d1 │ │ │ │ @@ -56024,24 +56024,24 @@ │ │ │ │ mrc2 7, 7, pc, cr8, cr0, {6} │ │ │ │ stmdbls sp, {r0, r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7d04478 │ │ │ │ bls 3ce148 >::resize(unsigned int)@@Base+0xe9564> │ │ │ │ blt fe50c27c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq sl, r0, r6, ror fp │ │ │ │ - addseq lr, r0, r6, asr #28 │ │ │ │ - addseq sl, r0, lr, asr #20 │ │ │ │ - addseq lr, r0, lr, lsl sp │ │ │ │ - addseq sl, r0, r8, lsl #20 │ │ │ │ - @ instruction: 0x0090ecd8 │ │ │ │ - addseq sl, r0, r8, ror #19 │ │ │ │ - @ instruction: 0x0090ecb8 │ │ │ │ - addseq sl, r0, r8, asr #19 │ │ │ │ - umullseq lr, r0, r8, ip │ │ │ │ + addseq sl, r0, sl, ror fp │ │ │ │ + addseq lr, r0, sl, asr #28 │ │ │ │ + addseq sl, r0, r2, asr sl │ │ │ │ + addseq lr, r0, r2, lsr #26 │ │ │ │ + addseq sl, r0, ip, lsl #20 │ │ │ │ + @ instruction: 0x0090ecdc │ │ │ │ + addseq sl, r0, ip, ror #19 │ │ │ │ + @ instruction: 0x0090ecbc │ │ │ │ + addseq sl, r0, ip, asr #19 │ │ │ │ + umullseq lr, r0, ip, ip │ │ │ │ ldrmi r9, [r8, #2836] @ 0xb14 │ │ │ │ sbcshi pc, r1, r0, asr #32 │ │ │ │ blvs ff289d90 │ │ │ │ blx 489e88 │ │ │ │ addhi pc, r6, r0, asr #5 │ │ │ │ blvc ff289d8c │ │ │ │ bls 6b4f1c │ │ │ │ @@ -56077,15 +56077,15 @@ │ │ │ │ stmdacs r1, {r0, r1, r3, r5, r6, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ teqphi r8, r0, asr #32 @ p-variant is OBSOLETE │ │ │ │ ldc 8, cr6, [sp, #492] @ 0x1ec │ │ │ │ @ instruction: 0xf5037b28 │ │ │ │ ldc 3, cr6, [r3, #-704] @ 0xfffffd40 │ │ │ │ vmov.f64 d6, #66 @ 0x3e100000 0.1406250 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ - blle a0cba4 │ │ │ │ + blle a0cba4 │ │ │ │ adcsmi r9, r3, #25600 @ 0x6400 │ │ │ │ blls 8823e4 │ │ │ │ @ instruction: 0xf10dad22 │ │ │ │ ldrtmi r0, [r8], -r4, lsl #17 │ │ │ │ cdp 6, 11, cr4, cr7, cr2, {2} │ │ │ │ @ instruction: 0xf8530b00 │ │ │ │ strtmi r1, [fp], -r6, lsr #32 │ │ │ │ @@ -56217,24 +56217,24 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [r2, #-832]! @ 0xfffffcc0 │ │ │ │ stmdbls sp, {r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7d04478 │ │ │ │ bls 3cde3c >::resize(unsigned int)@@Base+0xe9258> │ │ │ │ stmdblt ip, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ - addseq sl, r0, sl, ror #15 │ │ │ │ - @ instruction: 0x0090eaba │ │ │ │ - addseq sl, r0, r0, lsr #14 │ │ │ │ - addseq lr, r0, lr, ror #19 │ │ │ │ - @ instruction: 0x0090a6fc │ │ │ │ - addseq lr, r0, ip, asr #19 │ │ │ │ - @ instruction: 0x0090a6dc │ │ │ │ - addseq lr, r0, ip, lsr #19 │ │ │ │ - @ instruction: 0x0090a6bc │ │ │ │ - addseq lr, r0, ip, lsl #19 │ │ │ │ + addseq sl, r0, lr, ror #15 │ │ │ │ + @ instruction: 0x0090eabe │ │ │ │ + addseq sl, r0, r4, lsr #14 │ │ │ │ + @ instruction: 0x0090e9f2 │ │ │ │ + addseq sl, r0, r0, lsl #14 │ │ │ │ + @ instruction: 0x0090e9d0 │ │ │ │ + addseq sl, r0, r0, ror #13 │ │ │ │ + @ instruction: 0x0090e9b0 │ │ │ │ + addseq sl, r0, r0, asr #13 │ │ │ │ + umullseq lr, r0, r0, r9 │ │ │ │ @ instruction: 0xf640900d │ │ │ │ stmiami lr, {r0, r1, r4, r8, ip}^ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [sl, #-832] @ 0xfffffcc0 │ │ │ │ stmdbls sp, {r2, r3, r6, r7, fp, lr} │ │ │ │ @ instruction: 0xf7d04478 │ │ │ │ bls 3cddec >::resize(unsigned int)@@Base+0xe9208> │ │ │ │ @@ -56434,56 +56434,56 @@ │ │ │ │ @ instruction: 0xf7d0300c │ │ │ │ stmdami pc!, {r0, r1, r2, r3, r4, r5, r7, r8, r9, fp, ip, sp, lr, pc} @ │ │ │ │ ldrbtmi r9, [r8], #-2317 @ 0xfffff6f3 │ │ │ │ ldc2l 7, cr15, [sl], #-832 @ 0xfffffcc0 │ │ │ │ @ instruction: 0xf7fe9a0d │ │ │ │ svclt 0x0000bf59 │ │ │ │ ... │ │ │ │ - addseq sl, r0, ip, ror #12 │ │ │ │ - addseq lr, r0, ip, lsr r9 │ │ │ │ - addseq sl, r0, ip, asr #12 │ │ │ │ - addseq lr, r0, ip, lsl r9 │ │ │ │ - @ instruction: 0x0090a5f8 │ │ │ │ - addseq lr, r0, r8, asr #17 │ │ │ │ - addseq sl, r0, sl, asr #11 │ │ │ │ - umullseq lr, r0, sl, r8 │ │ │ │ - addseq sl, r0, sl, lsr #11 │ │ │ │ - addseq lr, r0, sl, ror r8 │ │ │ │ - addseq sl, r0, r6, lsl #11 │ │ │ │ - addseq lr, r0, r6, asr r8 │ │ │ │ - addseq sl, r0, r6, ror #10 │ │ │ │ - addseq lr, r0, r6, lsr r8 │ │ │ │ - addseq sl, r0, r6, asr #10 │ │ │ │ - addseq lr, r0, r6, lsl r8 │ │ │ │ - @ instruction: 0x0090a4d6 │ │ │ │ - addseq lr, r0, r6, lsr #15 │ │ │ │ - @ instruction: 0x0090a4b6 │ │ │ │ - addseq lr, r0, r6, lsl #15 │ │ │ │ - umullseq sl, r0, r6, r4 │ │ │ │ - addseq lr, r0, r6, ror #14 │ │ │ │ - addseq sl, r0, r6, ror r4 │ │ │ │ - addseq lr, r0, r6, asr #14 │ │ │ │ - addseq sl, r0, r6, asr r4 │ │ │ │ - addseq lr, r0, r6, lsr #14 │ │ │ │ - addseq sl, r0, r6, lsr r4 │ │ │ │ - addseq lr, r0, r6, lsl #14 │ │ │ │ - addseq sl, r0, r6, lsl r4 │ │ │ │ - addseq lr, r0, r6, ror #13 │ │ │ │ - @ instruction: 0x0090a3f6 │ │ │ │ - addseq lr, r0, r6, asr #13 │ │ │ │ - @ instruction: 0x0090a3d6 │ │ │ │ - addseq lr, r0, r6, lsr #13 │ │ │ │ - @ instruction: 0x0090a3b6 │ │ │ │ - addseq lr, r0, r6, lsl #13 │ │ │ │ - umullseq sl, r0, r6, r3 │ │ │ │ - addseq lr, r0, r6, ror #12 │ │ │ │ - addseq sl, r0, r6, ror r3 │ │ │ │ - addseq lr, r0, r6, asr #12 │ │ │ │ - addseq sl, r0, r6, asr r3 │ │ │ │ - addseq lr, r0, r6, lsr #12 │ │ │ │ + addseq sl, r0, r0, ror r6 │ │ │ │ + addseq lr, r0, r0, asr #18 │ │ │ │ + addseq sl, r0, r0, asr r6 │ │ │ │ + addseq lr, r0, r0, lsr #18 │ │ │ │ + @ instruction: 0x0090a5fc │ │ │ │ + addseq lr, r0, ip, asr #17 │ │ │ │ + addseq sl, r0, lr, asr #11 │ │ │ │ + umullseq lr, r0, lr, r8 │ │ │ │ + addseq sl, r0, lr, lsr #11 │ │ │ │ + addseq lr, r0, lr, ror r8 │ │ │ │ + addseq sl, r0, sl, lsl #11 │ │ │ │ + addseq lr, r0, sl, asr r8 │ │ │ │ + addseq sl, r0, sl, ror #10 │ │ │ │ + addseq lr, r0, sl, lsr r8 │ │ │ │ + addseq sl, r0, sl, asr #10 │ │ │ │ + addseq lr, r0, sl, lsl r8 │ │ │ │ + @ instruction: 0x0090a4da │ │ │ │ + addseq lr, r0, sl, lsr #15 │ │ │ │ + @ instruction: 0x0090a4ba │ │ │ │ + addseq lr, r0, sl, lsl #15 │ │ │ │ + umullseq sl, r0, sl, r4 │ │ │ │ + addseq lr, r0, sl, ror #14 │ │ │ │ + addseq sl, r0, sl, ror r4 │ │ │ │ + addseq lr, r0, sl, asr #14 │ │ │ │ + addseq sl, r0, sl, asr r4 │ │ │ │ + addseq lr, r0, sl, lsr #14 │ │ │ │ + addseq sl, r0, sl, lsr r4 │ │ │ │ + addseq lr, r0, sl, lsl #14 │ │ │ │ + addseq sl, r0, sl, lsl r4 │ │ │ │ + addseq lr, r0, sl, ror #13 │ │ │ │ + @ instruction: 0x0090a3fa │ │ │ │ + addseq lr, r0, sl, asr #13 │ │ │ │ + @ instruction: 0x0090a3da │ │ │ │ + addseq lr, r0, sl, lsr #13 │ │ │ │ + @ instruction: 0x0090a3ba │ │ │ │ + addseq lr, r0, sl, lsl #13 │ │ │ │ + umullseq sl, r0, sl, r3 │ │ │ │ + addseq lr, r0, sl, ror #12 │ │ │ │ + addseq sl, r0, sl, ror r3 │ │ │ │ + addseq lr, r0, sl, asr #12 │ │ │ │ + addseq sl, r0, sl, asr r3 │ │ │ │ + addseq lr, r0, sl, lsr #12 │ │ │ │ @ instruction: 0xf640900d │ │ │ │ ldmdami r6, {r2, r8, ip} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 160c8f6 │ │ │ │ stmdbls sp, {r2, r4, fp, lr} │ │ │ │ @ instruction: 0xf7d04478 │ │ │ │ bls 3cda04 >::resize(unsigned int)@@Base+0xe8e20> │ │ │ │ @@ -56500,20 +56500,20 @@ │ │ │ │ stmdami sl, {r1, r2, r3, r4, r8, ip} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx e0c936 │ │ │ │ stmdbls sp, {r3, fp, lr} │ │ │ │ @ instruction: 0xf7d04478 │ │ │ │ bls 3cd9c4 >::resize(unsigned int)@@Base+0xe8de0> │ │ │ │ mrclt 7, 6, APSR_nzcv, cr0, cr14, {7} │ │ │ │ - addseq sl, r0, r4, lsl #5 │ │ │ │ - addseq lr, r0, r4, asr r5 │ │ │ │ - addseq sl, r0, r4, ror #4 │ │ │ │ - addseq lr, r0, r4, lsr r5 │ │ │ │ - addseq sl, r0, r4, asr #4 │ │ │ │ - addseq lr, r0, r4, lsl r5 │ │ │ │ + addseq sl, r0, r8, lsl #5 │ │ │ │ + addseq lr, r0, r8, asr r5 │ │ │ │ + addseq sl, r0, r8, ror #4 │ │ │ │ + addseq lr, r0, r8, lsr r5 │ │ │ │ + addseq sl, r0, r8, asr #4 │ │ │ │ + addseq lr, r0, r8, lsl r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0020f8cc │ │ │ │ strmi fp, [sp], -pc, lsr #1 │ │ │ │ andsls r4, r1, #136314880 @ 0x8200000 │ │ │ │ @ instruction: 0x2604f8df │ │ │ │ @@ -56899,18 +56899,18 @@ │ │ │ │ svclt 0x00008ff0 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ ... │ │ │ │ addseq pc, sp, lr, lsl #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq sl, r0, lr, ror r1 │ │ │ │ - addseq r9, r0, r8, lsr #26 │ │ │ │ - addseq r9, r0, sl, lsr ip │ │ │ │ - addseq sp, r0, sl, lsl #30 │ │ │ │ + addseq sl, r0, r2, lsl #3 │ │ │ │ + addseq r9, r0, ip, lsr #26 │ │ │ │ + addseq r9, r0, lr, lsr ip │ │ │ │ + addseq sp, r0, lr, lsl #30 │ │ │ │ addseq pc, sp, r0, asr #2 │ │ │ │ ldrdcs pc, [r0], -r9 │ │ │ │ blls 4609c4 │ │ │ │ @ instruction: 0xf7fd4650 │ │ │ │ stmdacs r1, {r0, r3, r6, fp, ip, sp, lr, pc} │ │ │ │ andshi pc, ip, #64 @ 0x40 │ │ │ │ @ instruction: 0x46599b10 │ │ │ │ @@ -57336,51 +57336,51 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 7, cr15, [lr], #828 @ 0x33c │ │ │ │ strtmi r4, [r1], -r9, lsr #16 │ │ │ │ @ instruction: 0xf7cf4478 │ │ │ │ strb pc, [r4, r9, ror #26]! @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r9, r0, sl, ror fp │ │ │ │ - addseq sp, r0, r8, asr #28 │ │ │ │ - @ instruction: 0x00909af2 │ │ │ │ - addseq sp, r0, r0, asr #27 │ │ │ │ - addseq r9, r0, sl, asr #21 │ │ │ │ - umullseq sp, r0, r8, sp │ │ │ │ - addseq r9, r0, sl, lsr #21 │ │ │ │ - addseq sp, r0, r8, ror sp │ │ │ │ - addseq r9, r0, r8, lsl sl │ │ │ │ - addseq sp, r0, r6, ror #25 │ │ │ │ - @ instruction: 0x009099f8 │ │ │ │ - addseq sp, r0, r6, asr #25 │ │ │ │ - addseq r9, r0, ip, asr r8 │ │ │ │ - addseq r9, r0, r2, lsr #19 │ │ │ │ - addseq r9, r0, r6, asr #16 │ │ │ │ - addseq sp, r0, r6, lsl fp │ │ │ │ - addseq r9, r0, r6, lsl #16 │ │ │ │ - @ instruction: 0x0090dad6 │ │ │ │ - addseq r9, r0, r0, lsr #15 │ │ │ │ - addseq sp, r0, r0, ror sl │ │ │ │ - addseq r9, r0, r4, lsl #15 │ │ │ │ - addseq sp, r0, r4, asr sl │ │ │ │ - addseq r9, r0, r8, ror #14 │ │ │ │ - addseq sp, r0, r6, lsr sl │ │ │ │ - addseq r9, r0, r2, lsr #14 │ │ │ │ - @ instruction: 0x0090d9f2 │ │ │ │ - addseq r9, r0, r6, lsl #14 │ │ │ │ - @ instruction: 0x0090d9d6 │ │ │ │ + addseq r9, r0, lr, ror fp │ │ │ │ + addseq sp, r0, ip, asr #28 │ │ │ │ + @ instruction: 0x00909af6 │ │ │ │ + addseq sp, r0, r4, asr #27 │ │ │ │ + addseq r9, r0, lr, asr #21 │ │ │ │ + umullseq sp, r0, ip, sp │ │ │ │ + addseq r9, r0, lr, lsr #21 │ │ │ │ + addseq sp, r0, ip, ror sp │ │ │ │ + addseq r9, r0, ip, lsl sl │ │ │ │ + addseq sp, r0, sl, ror #25 │ │ │ │ + @ instruction: 0x009099fc │ │ │ │ + addseq sp, r0, sl, asr #25 │ │ │ │ + addseq r9, r0, r0, ror #16 │ │ │ │ + addseq r9, r0, r6, lsr #19 │ │ │ │ + addseq r9, r0, sl, asr #16 │ │ │ │ + addseq sp, r0, sl, lsl fp │ │ │ │ + addseq r9, r0, sl, lsl #16 │ │ │ │ + @ instruction: 0x0090dada │ │ │ │ + addseq r9, r0, r4, lsr #15 │ │ │ │ + addseq sp, r0, r4, ror sl │ │ │ │ + addseq r9, r0, r8, lsl #15 │ │ │ │ + addseq sp, r0, r8, asr sl │ │ │ │ + addseq r9, r0, ip, ror #14 │ │ │ │ + addseq sp, r0, sl, lsr sl │ │ │ │ + addseq r9, r0, r6, lsr #14 │ │ │ │ + @ instruction: 0x0090d9f6 │ │ │ │ + addseq r9, r0, sl, lsl #14 │ │ │ │ + @ instruction: 0x0090d9da │ │ │ │ @ instruction: 0xffff8d01 │ │ │ │ @ instruction: 0xffffac57 │ │ │ │ @ instruction: 0xffff8ce1 │ │ │ │ - addseq r9, r0, r8, ror #10 │ │ │ │ - addseq sp, r0, r8, lsr r8 │ │ │ │ - addseq r9, r0, r0, asr r5 │ │ │ │ - addseq sp, r0, r0, lsr #16 │ │ │ │ - addseq r9, r0, r4, lsr r5 │ │ │ │ - addseq sp, r0, r4, lsl #16 │ │ │ │ + addseq r9, r0, ip, ror #10 │ │ │ │ + addseq sp, r0, ip, lsr r8 │ │ │ │ + addseq r9, r0, r4, asr r5 │ │ │ │ + addseq sp, r0, r4, lsr #16 │ │ │ │ + addseq r9, r0, r8, lsr r5 │ │ │ │ + addseq sp, r0, r8, lsl #16 │ │ │ │ @ instruction: 0xf640483c │ │ │ │ ldrbtmi r5, [r8], #-340 @ 0xfffffeac │ │ │ │ @ instruction: 0xf7cf300c │ │ │ │ ldmdami sl!, {r0, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2 7, cr15, [ip, #-828] @ 0xfffffcc4 │ │ │ │ strmi lr, [r4], -r7, lsl #15 │ │ │ │ @@ -57434,30 +57434,30 @@ │ │ │ │ @ instruction: 0xf6404814 │ │ │ │ ldrbtmi r6, [r8], #-387 @ 0xfffffe7d │ │ │ │ @ instruction: 0xf7cf300c │ │ │ │ ldmdami r2, {r0, r2, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2 7, cr15, [r0], #828 @ 0x33c │ │ │ │ svclt 0x0000e5a0 │ │ │ │ - addseq r9, r0, sl, ror r4 │ │ │ │ - addseq sp, r0, sl, asr #14 │ │ │ │ - addseq r9, r0, lr, asr r4 │ │ │ │ - addseq sp, r0, lr, lsr #14 │ │ │ │ - addseq r9, r0, r2, asr #8 │ │ │ │ - addseq sp, r0, r2, lsl r7 │ │ │ │ - addseq r9, r0, r6, lsr #8 │ │ │ │ - @ instruction: 0x0090d6f6 │ │ │ │ - addseq r9, r0, sl, lsl #8 │ │ │ │ - @ instruction: 0x0090d6da │ │ │ │ - @ instruction: 0x009093da │ │ │ │ - addseq sp, r0, sl, lsr #13 │ │ │ │ - @ instruction: 0x009093be │ │ │ │ - addseq sp, r0, lr, lsl #13 │ │ │ │ - addseq r9, r0, r2, lsr #7 │ │ │ │ - addseq sp, r0, r2, ror r6 │ │ │ │ + addseq r9, r0, lr, ror r4 │ │ │ │ + addseq sp, r0, lr, asr #14 │ │ │ │ + addseq r9, r0, r2, ror #8 │ │ │ │ + addseq sp, r0, r2, lsr r7 │ │ │ │ + addseq r9, r0, r6, asr #8 │ │ │ │ + addseq sp, r0, r6, lsl r7 │ │ │ │ + addseq r9, r0, sl, lsr #8 │ │ │ │ + @ instruction: 0x0090d6fa │ │ │ │ + addseq r9, r0, lr, lsl #8 │ │ │ │ + @ instruction: 0x0090d6de │ │ │ │ + @ instruction: 0x009093de │ │ │ │ + addseq sp, r0, lr, lsr #13 │ │ │ │ + addseq r9, r0, r2, asr #7 │ │ │ │ + umullseq sp, r0, r2, r6 │ │ │ │ + addseq r9, r0, r6, lsr #7 │ │ │ │ + addseq sp, r0, r6, ror r6 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r6], -r4, lsl #1 │ │ │ │ ldrmi r4, [pc], -r8, lsl #12 │ │ │ │ vshr.s32 , q15, #24 │ │ │ │ @@ -57586,33 +57586,33 @@ │ │ │ │ @ instruction: 0x4630fc59 │ │ │ │ @ instruction: 0xf002f1c4 │ │ │ │ eorscs pc, lr, #64, 4 │ │ │ │ andls r4, r0, #45088768 @ 0x2b00000 │ │ │ │ eorscs r4, r4, #59768832 @ 0x3900000 │ │ │ │ mcrr2 7, 12, pc, lr, cr12 @ │ │ │ │ svclt 0x0000e72a │ │ │ │ - addseq r9, r0, r2, lsl #6 │ │ │ │ - @ instruction: 0x0090d5d2 │ │ │ │ - addseq r9, r0, sl, ror #5 │ │ │ │ - @ instruction: 0x0090d5ba │ │ │ │ - addseq r9, r0, sl, ror r2 │ │ │ │ - addseq sp, r0, sl, asr #10 │ │ │ │ - addseq r9, r0, r4, lsl #4 │ │ │ │ - @ instruction: 0x0090d4d4 │ │ │ │ - addseq r9, r0, sl, ror #3 │ │ │ │ - @ instruction: 0x0090d4ba │ │ │ │ - @ instruction: 0x009091d0 │ │ │ │ - addseq sp, r0, r0, lsr #9 │ │ │ │ - @ instruction: 0x009091b8 │ │ │ │ - addseq sp, r0, r8, lsl #9 │ │ │ │ - umullseq r9, r0, lr, r1 │ │ │ │ - addseq sp, r0, lr, ror #8 │ │ │ │ - addseq r9, r0, r6, ror r1 │ │ │ │ - addseq sp, r0, r6, asr #8 │ │ │ │ - addseq r9, r0, r0, asr #2 │ │ │ │ + addseq r9, r0, r6, lsl #6 │ │ │ │ + @ instruction: 0x0090d5d6 │ │ │ │ + addseq r9, r0, lr, ror #5 │ │ │ │ + @ instruction: 0x0090d5be │ │ │ │ + addseq r9, r0, lr, ror r2 │ │ │ │ + addseq sp, r0, lr, asr #10 │ │ │ │ + addseq r9, r0, r8, lsl #4 │ │ │ │ + @ instruction: 0x0090d4d8 │ │ │ │ + addseq r9, r0, lr, ror #3 │ │ │ │ + @ instruction: 0x0090d4be │ │ │ │ + @ instruction: 0x009091d4 │ │ │ │ + addseq sp, r0, r4, lsr #9 │ │ │ │ + @ instruction: 0x009091bc │ │ │ │ + addseq sp, r0, ip, lsl #9 │ │ │ │ + addseq r9, r0, r2, lsr #3 │ │ │ │ + addseq sp, r0, r2, ror r4 │ │ │ │ + addseq r9, r0, sl, ror r1 │ │ │ │ + addseq sp, r0, sl, asr #8 │ │ │ │ + addseq r9, r0, r4, asr #2 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ usatgt pc, #20, pc, asr #17 @ │ │ │ │ @ instruction: 0xf8dfb08e │ │ │ │ strdcs r2, [r0, -r4] │ │ │ │ @@ -58058,122 +58058,122 @@ │ │ │ │ @ instruction: 0xff0af7ce │ │ │ │ @ instruction: 0x46214870 │ │ │ │ @ instruction: 0xf7ce4478 │ │ │ │ ldrt pc, [r1], #4037 @ 0xfc5 @ │ │ │ │ @ instruction: 0x009de5dc │ │ │ │ @ instruction: 0xffff87fb │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r1, r6, lsr #22 │ │ │ │ - addseq r9, r0, r2, lsl r2 │ │ │ │ - addseq r9, r0, r8, lsl #1 │ │ │ │ - addseq sp, r0, r6, asr r3 │ │ │ │ + addseq r1, r1, sl, lsr #22 │ │ │ │ + addseq r9, r0, r6, lsl r2 │ │ │ │ + addseq r9, r0, ip, lsl #1 │ │ │ │ + addseq sp, r0, sl, asr r3 │ │ │ │ addseq lr, sp, r8, lsl #11 │ │ │ │ - addseq r9, r0, r8, lsr #32 │ │ │ │ + addseq r9, r0, ip, lsr #32 │ │ │ │ @ instruction: 0xffffa247 │ │ │ │ @ instruction: 0xffffafc1 │ │ │ │ @ instruction: 0xffffaae7 │ │ │ │ @ instruction: 0xffffaf57 │ │ │ │ - addseq r9, r0, ip, lsl #3 │ │ │ │ - @ instruction: 0x00908fdc │ │ │ │ - addseq sp, r0, sl, lsr #5 │ │ │ │ + umullseq r9, r0, r0, r1 │ │ │ │ + addseq r8, r0, r0, ror #31 │ │ │ │ + addseq sp, r0, lr, lsr #5 │ │ │ │ andeq r0, r0, fp, ror #31 │ │ │ │ muleq r0, r9, r7 │ │ │ │ @ instruction: 0xffffa9f9 │ │ │ │ - umullseq r8, r0, r0, pc @ │ │ │ │ - addseq sp, r0, lr, asr r2 │ │ │ │ - addseq r8, r0, r2, ror pc │ │ │ │ - addseq sp, r0, r0, asr #4 │ │ │ │ + umullseq r8, r0, r4, pc @ │ │ │ │ + addseq sp, r0, r2, ror #4 │ │ │ │ + addseq r8, r0, r6, ror pc │ │ │ │ + addseq sp, r0, r4, asr #4 │ │ │ │ @ instruction: 0xffffa119 │ │ │ │ @ instruction: 0xfffffbf1 │ │ │ │ - addseq r8, r0, ip, lsr #30 │ │ │ │ - @ instruction: 0x0090d1fa │ │ │ │ - addseq r8, r0, ip, lsl #30 │ │ │ │ - addseq sp, r0, r2, ror #3 │ │ │ │ - @ instruction: 0x00908ed2 │ │ │ │ - addseq sp, r0, r0, lsr #3 │ │ │ │ + addseq r8, r0, r0, lsr pc │ │ │ │ + @ instruction: 0x0090d1fe │ │ │ │ + addseq r8, r0, r0, lsl pc │ │ │ │ + addseq sp, r0, r6, ror #3 │ │ │ │ + @ instruction: 0x00908ed6 │ │ │ │ + addseq sp, r0, r4, lsr #3 │ │ │ │ @ instruction: 0xffffb13d │ │ │ │ - addseq r8, r0, r0, lsr #29 │ │ │ │ - addseq sp, r0, lr, ror #2 │ │ │ │ + addseq r8, r0, r4, lsr #29 │ │ │ │ + addseq sp, r0, r2, ror r1 │ │ │ │ @ instruction: 0xffffa5c3 │ │ │ │ - addseq r8, r0, lr, ror #28 │ │ │ │ - addseq sp, r0, ip, lsr r1 │ │ │ │ + addseq r8, r0, r2, ror lr │ │ │ │ + addseq sp, r0, r0, asr #2 │ │ │ │ @ instruction: 0xffff9f9d │ │ │ │ - addseq r8, r0, ip, lsr lr │ │ │ │ - addseq sp, r0, sl, lsl #2 │ │ │ │ + addseq r8, r0, r0, asr #28 │ │ │ │ + addseq sp, r0, lr, lsl #2 │ │ │ │ @ instruction: 0xffff9f23 │ │ │ │ - addseq r8, r0, sl, lsl #28 │ │ │ │ - ldrsbeq sp, [r0], r8 │ │ │ │ + addseq r8, r0, lr, lsl #28 │ │ │ │ + ldrsbeq sp, [r0], ip │ │ │ │ @ instruction: 0xffff8519 │ │ │ │ - @ instruction: 0x00908dd8 │ │ │ │ - addseq sp, r0, r6, lsr #1 │ │ │ │ + @ instruction: 0x00908ddc │ │ │ │ + addseq sp, r0, sl, lsr #1 │ │ │ │ @ instruction: 0xffff97f7 │ │ │ │ - addseq r8, r0, r6, lsr #27 │ │ │ │ - addseq sp, r0, r4, ror r0 │ │ │ │ + addseq r8, r0, sl, lsr #27 │ │ │ │ + addseq sp, r0, r8, ror r0 │ │ │ │ @ instruction: 0xffff9045 │ │ │ │ - addseq r8, r0, r0, ror sp │ │ │ │ - addseq sp, r0, lr, lsr r0 │ │ │ │ + addseq r8, r0, r4, ror sp │ │ │ │ + addseq sp, r0, r2, asr #32 │ │ │ │ andeq r0, r0, r3, asr #16 │ │ │ │ - addseq r8, r0, lr, lsr sp │ │ │ │ - addseq sp, r0, ip │ │ │ │ + addseq r8, r0, r2, asr #26 │ │ │ │ + addseq sp, r0, r0, lsl r0 │ │ │ │ @ instruction: 0xffffeb03 │ │ │ │ - addseq r8, r0, r4, lsl #26 │ │ │ │ - @ instruction: 0x0090cfd2 │ │ │ │ + addseq r8, r0, r8, lsl #26 │ │ │ │ + @ instruction: 0x0090cfd6 │ │ │ │ @ instruction: 0xffff9659 │ │ │ │ - @ instruction: 0x00908cd6 │ │ │ │ - addseq ip, r0, r6, lsr #31 │ │ │ │ + @ instruction: 0x00908cda │ │ │ │ + addseq ip, r0, sl, lsr #31 │ │ │ │ @ instruction: 0xffffbecf │ │ │ │ - addseq r8, r0, r2, lsr #25 │ │ │ │ - addseq ip, r0, r2, ror pc │ │ │ │ + addseq r8, r0, r6, lsr #25 │ │ │ │ + addseq ip, r0, r6, ror pc │ │ │ │ @ instruction: 0xffff9401 │ │ │ │ - addseq r8, r0, r6, ror ip │ │ │ │ - addseq ip, r0, r6, asr #30 │ │ │ │ + addseq r8, r0, sl, ror ip │ │ │ │ + addseq ip, r0, sl, asr #30 │ │ │ │ @ instruction: 0xffff8b51 │ │ │ │ @ instruction: 0xffff8c21 │ │ │ │ - addseq r8, r0, r8, lsr ip │ │ │ │ - addseq ip, r0, r8, lsl #30 │ │ │ │ + addseq r8, r0, ip, lsr ip │ │ │ │ + addseq ip, r0, ip, lsl #30 │ │ │ │ @ instruction: 0xffff927f │ │ │ │ - addseq r8, r0, ip, lsl #24 │ │ │ │ - @ instruction: 0x0090cedc │ │ │ │ + addseq r8, r0, r0, lsl ip │ │ │ │ + addseq ip, r0, r0, ror #29 │ │ │ │ @ instruction: 0xffffaaef │ │ │ │ - addseq r8, r0, r0, ror #23 │ │ │ │ - @ instruction: 0x0090ceb0 │ │ │ │ + addseq r8, r0, r4, ror #23 │ │ │ │ + @ instruction: 0x0090ceb4 │ │ │ │ @ instruction: 0xffff86bb │ │ │ │ - @ instruction: 0x00908bb4 │ │ │ │ - addseq ip, r0, r4, lsl #29 │ │ │ │ + @ instruction: 0x00908bb8 │ │ │ │ + addseq ip, r0, r8, lsl #29 │ │ │ │ @ instruction: 0xffff863f │ │ │ │ - addseq r8, r0, r8, lsl #23 │ │ │ │ - addseq ip, r0, r8, asr lr │ │ │ │ - addseq r8, r0, r4, asr #26 │ │ │ │ - addseq r8, r0, r6, lsl #27 │ │ │ │ - addseq r8, r0, lr, asr #22 │ │ │ │ - addseq ip, r0, lr, lsl lr │ │ │ │ - addseq r8, r0, lr, ror #26 │ │ │ │ - @ instruction: 0x00908db8 │ │ │ │ - addseq r8, r0, r4, lsl fp │ │ │ │ - addseq ip, r0, r4, ror #27 │ │ │ │ - addseq r8, r0, r4, lsr #27 │ │ │ │ - addseq r8, r0, sl, ror #27 │ │ │ │ - @ instruction: 0x00908ada │ │ │ │ - addseq ip, r0, sl, lsr #27 │ │ │ │ - addseq r8, r0, lr, asr #27 │ │ │ │ - @ instruction: 0x00908dfc │ │ │ │ - addseq r8, r0, r0, lsr #21 │ │ │ │ - addseq ip, r0, r0, ror sp │ │ │ │ - addseq r8, r0, r0, ror #27 │ │ │ │ - addseq r8, r0, sl, lsl #28 │ │ │ │ - addseq r8, r0, r6, ror #20 │ │ │ │ - addseq ip, r0, r6, lsr sp │ │ │ │ - @ instruction: 0x00908df6 │ │ │ │ - addseq r8, r0, r4, lsr lr │ │ │ │ - addseq r8, r0, ip, lsr #20 │ │ │ │ - @ instruction: 0x0090ccfc │ │ │ │ - addseq r8, r0, r0, lsr #28 │ │ │ │ - addseq r8, r0, ip, lsr lr │ │ │ │ - addseq r8, r0, ip, ror #19 │ │ │ │ - @ instruction: 0x0090ccbc │ │ │ │ + addseq r8, r0, ip, lsl #23 │ │ │ │ + addseq ip, r0, ip, asr lr │ │ │ │ + addseq r8, r0, r8, asr #26 │ │ │ │ + addseq r8, r0, sl, lsl #27 │ │ │ │ + addseq r8, r0, r2, asr fp │ │ │ │ + addseq ip, r0, r2, lsr #28 │ │ │ │ + addseq r8, r0, r2, ror sp │ │ │ │ + @ instruction: 0x00908dbc │ │ │ │ + addseq r8, r0, r8, lsl fp │ │ │ │ + addseq ip, r0, r8, ror #27 │ │ │ │ + addseq r8, r0, r8, lsr #27 │ │ │ │ + addseq r8, r0, lr, ror #27 │ │ │ │ + @ instruction: 0x00908ade │ │ │ │ + addseq ip, r0, lr, lsr #27 │ │ │ │ + @ instruction: 0x00908dd2 │ │ │ │ + addseq r8, r0, r0, lsl #28 │ │ │ │ + addseq r8, r0, r4, lsr #21 │ │ │ │ + addseq ip, r0, r4, ror sp │ │ │ │ + addseq r8, r0, r4, ror #27 │ │ │ │ + addseq r8, r0, lr, lsl #28 │ │ │ │ + addseq r8, r0, sl, ror #20 │ │ │ │ + addseq ip, r0, sl, lsr sp │ │ │ │ + @ instruction: 0x00908dfa │ │ │ │ + addseq r8, r0, r8, lsr lr │ │ │ │ + addseq r8, r0, r0, lsr sl │ │ │ │ + addseq ip, r0, r0, lsl #26 │ │ │ │ + addseq r8, r0, r4, lsr #28 │ │ │ │ + addseq r8, r0, r0, asr #28 │ │ │ │ + @ instruction: 0x009089f0 │ │ │ │ + addseq ip, r0, r0, asr #25 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feba761c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -58184,16 +58184,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7ce300c │ │ │ │ stmdami r5, {r0, r1, r3, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ cdp2 7, 12, cr15, cr6, cr14, {6} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addseq r8, r0, lr, ror #15 │ │ │ │ - @ instruction: 0x0090cabe │ │ │ │ + @ instruction: 0x009087f2 │ │ │ │ + addseq ip, r0, r2, asr #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ bmi fe721ec0 │ │ │ │ blmi fe721cf0 │ │ │ │ addslt r4, r5, sl, ror r4 │ │ │ │ @@ -58348,28 +58348,28 @@ │ │ │ │ ldrbtmi r4, [r8], #-2067 @ 0xfffff7ed │ │ │ │ stc2 7, cr15, [r4, #824] @ 0x338 │ │ │ │ movweq pc, #41071 @ 0xa06f @ │ │ │ │ @ instruction: 0xf7c5e71d │ │ │ │ svclt 0x0000ee38 │ │ │ │ @ instruction: 0x009ddcd0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r1, r0, lsr #4 │ │ │ │ - addseq r8, r0, r2, lsr r7 │ │ │ │ - addseq r8, r0, r4, asr #23 │ │ │ │ + addseq r1, r1, r4, lsr #4 │ │ │ │ + addseq r8, r0, r6, lsr r7 │ │ │ │ + addseq r8, r0, r8, asr #23 │ │ │ │ addseq sp, sp, lr, lsr #24 │ │ │ │ - addseq r8, r0, sl, asr #13 │ │ │ │ - addseq r8, r0, ip, lsr fp │ │ │ │ - addseq r8, r0, r2, lsl #13 │ │ │ │ - addseq ip, r0, r2, asr r9 │ │ │ │ - addseq r8, r0, r6, lsr #12 │ │ │ │ - @ instruction: 0x0090c8f6 │ │ │ │ - addseq r8, r0, r4, lsl #11 │ │ │ │ - addseq ip, r0, r4, asr r8 │ │ │ │ - addseq r8, r0, r8, ror #10 │ │ │ │ - @ instruction: 0x009089ba │ │ │ │ + addseq r8, r0, lr, asr #13 │ │ │ │ + addseq r8, r0, r0, asr #22 │ │ │ │ + addseq r8, r0, r6, lsl #13 │ │ │ │ + addseq ip, r0, r6, asr r9 │ │ │ │ + addseq r8, r0, sl, lsr #12 │ │ │ │ + @ instruction: 0x0090c8fa │ │ │ │ + addseq r8, r0, r8, lsl #11 │ │ │ │ + addseq ip, r0, r8, asr r8 │ │ │ │ + addseq r8, r0, ip, ror #10 │ │ │ │ + @ instruction: 0x009089be │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0xf8df4692 │ │ │ │ addslt r2, r7, r8, lsl #9 │ │ │ │ @ instruction: 0xf8df469b │ │ │ │ @@ -58659,53 +58659,53 @@ │ │ │ │ @ instruction: 0xf7ce300c │ │ │ │ stmdami fp!, {r0, r1, r2, r4, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7ce4478 │ │ │ │ @ instruction: 0xe639fb13 │ │ │ │ bl ff28ead4 │ │ │ │ addseq sp, sp, sl, lsl #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r1, r4, lsl #30 │ │ │ │ - addseq r8, r0, r2, lsl r4 │ │ │ │ - addseq ip, r0, r2, ror #13 │ │ │ │ - @ instruction: 0x009083f8 │ │ │ │ - addseq ip, r0, r8, asr #13 │ │ │ │ - @ instruction: 0x009083de │ │ │ │ - addseq ip, r0, lr, lsr #13 │ │ │ │ + addseq r0, r1, r8, lsl #30 │ │ │ │ + addseq r8, r0, r6, lsl r4 │ │ │ │ + addseq ip, r0, r6, ror #13 │ │ │ │ + @ instruction: 0x009083fc │ │ │ │ + addseq ip, r0, ip, asr #13 │ │ │ │ + addseq r8, r0, r2, ror #7 │ │ │ │ + @ instruction: 0x0090c6b2 │ │ │ │ addseq sp, sp, r4, ror #17 │ │ │ │ - addseq r8, r0, r8, lsr #7 │ │ │ │ - addseq r8, r0, lr, ror #17 │ │ │ │ - umullseq r8, r0, r0, r3 │ │ │ │ - addseq r8, r0, r6, ror #16 │ │ │ │ - addseq r8, r0, r0, asr r3 │ │ │ │ - @ instruction: 0x009082d8 │ │ │ │ - addseq r8, r0, r0, asr r2 │ │ │ │ - addseq r8, r0, r2, asr #4 │ │ │ │ - @ instruction: 0x009086f4 │ │ │ │ - addseq r8, r0, r6, ror #3 │ │ │ │ - @ instruction: 0x0090c4b6 │ │ │ │ - addseq r8, r0, ip, asr #3 │ │ │ │ - @ instruction: 0x009086da │ │ │ │ - addseq r8, r0, r0, lsl #3 │ │ │ │ - addseq ip, r0, r0, asr r4 │ │ │ │ - addseq r8, r0, r8, asr r1 │ │ │ │ - addseq r8, r0, sl, asr #11 │ │ │ │ - addseq r8, r0, sl, lsr r1 │ │ │ │ - addseq ip, r0, sl, lsl #8 │ │ │ │ - addseq r8, r0, r0, lsr #2 │ │ │ │ - addseq ip, r0, lr, ror #7 │ │ │ │ - addseq r8, r0, r2, lsl #2 │ │ │ │ - @ instruction: 0x0090c3d0 │ │ │ │ - ldrsbeq r8, [r0], ip │ │ │ │ - addseq ip, r0, ip, lsr #7 │ │ │ │ - addseq r8, r0, r0, asr #1 │ │ │ │ - umullseq ip, r0, r0, r3 │ │ │ │ - addseq r8, r0, r6, lsr #1 │ │ │ │ - addseq ip, r0, r4, ror r3 │ │ │ │ - addseq r8, r0, r6, lsl #1 │ │ │ │ - @ instruction: 0x009084d8 │ │ │ │ + addseq r8, r0, ip, lsr #7 │ │ │ │ + @ instruction: 0x009088f2 │ │ │ │ + umullseq r8, r0, r4, r3 │ │ │ │ + addseq r8, r0, sl, ror #16 │ │ │ │ + addseq r8, r0, r4, asr r3 │ │ │ │ + @ instruction: 0x009082dc │ │ │ │ + addseq r8, r0, r4, asr r2 │ │ │ │ + addseq r8, r0, r6, asr #4 │ │ │ │ + @ instruction: 0x009086f8 │ │ │ │ + addseq r8, r0, sl, ror #3 │ │ │ │ + @ instruction: 0x0090c4ba │ │ │ │ + @ instruction: 0x009081d0 │ │ │ │ + @ instruction: 0x009086de │ │ │ │ + addseq r8, r0, r4, lsl #3 │ │ │ │ + addseq ip, r0, r4, asr r4 │ │ │ │ + addseq r8, r0, ip, asr r1 │ │ │ │ + addseq r8, r0, lr, asr #11 │ │ │ │ + addseq r8, r0, lr, lsr r1 │ │ │ │ + addseq ip, r0, lr, lsl #8 │ │ │ │ + addseq r8, r0, r4, lsr #2 │ │ │ │ + @ instruction: 0x0090c3f2 │ │ │ │ + addseq r8, r0, r6, lsl #2 │ │ │ │ + @ instruction: 0x0090c3d4 │ │ │ │ + addseq r8, r0, r0, ror #1 │ │ │ │ + @ instruction: 0x0090c3b0 │ │ │ │ + addseq r8, r0, r4, asr #1 │ │ │ │ + umullseq ip, r0, r4, r3 │ │ │ │ + addseq r8, r0, sl, lsr #1 │ │ │ │ + addseq ip, r0, r8, ror r3 │ │ │ │ + addseq r8, r0, sl, lsl #1 │ │ │ │ + @ instruction: 0x009084dc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ @ instruction: 0x469ab095 │ │ │ │ @ instruction: 0x46074b70 │ │ │ │ ldmdbmi r0!, {r0, r1, r2, r3, r8, ip, pc}^ │ │ │ │ @@ -58779,15 +58779,15 @@ │ │ │ │ bcs 775c8 │ │ │ │ movwls sp, #4154 @ 0x103a │ │ │ │ blls b22678 │ │ │ │ blls af59c8 │ │ │ │ blls ab59c8 │ │ │ │ blls a759c8 │ │ │ │ blls a359c8 │ │ │ │ - blls 9f59c8 │ │ │ │ + blls 9f59c8 │ │ │ │ blls 9b59c8 │ │ │ │ blls 9759c8 │ │ │ │ blls 9359c8 │ │ │ │ blls 8f59c8 │ │ │ │ ldmib sp, {r1, r8, r9, ip, pc}^ │ │ │ │ @ instruction: 0xf8cd210e │ │ │ │ blls 4fcdc8 │ │ │ │ @@ -58818,25 +58818,25 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9d8f7ce │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ str r9, [sp, ip, lsl #6] │ │ │ │ b fe30ed50 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sp, sp, sl, asr #9 │ │ │ │ - addseq r7, r0, r2, lsr pc │ │ │ │ - addseq r7, r0, lr, ror #29 │ │ │ │ - @ instruction: 0x0090c1be │ │ │ │ + addseq r7, r0, r6, lsr pc │ │ │ │ + @ instruction: 0x00907ef2 │ │ │ │ + addseq ip, r0, r2, asr #3 │ │ │ │ @ instruction: 0x009dd3f4 │ │ │ │ - @ instruction: 0x00907eba │ │ │ │ - addseq ip, r0, sl, lsl #3 │ │ │ │ - addseq r7, r0, r8, lsr lr │ │ │ │ - addseq r7, r0, lr, lsr lr │ │ │ │ - addseq ip, r0, lr, lsl #2 │ │ │ │ - addseq r7, r0, r4, lsl lr │ │ │ │ - addseq ip, r0, r2, ror #1 │ │ │ │ + @ instruction: 0x00907ebe │ │ │ │ + addseq ip, r0, lr, lsl #3 │ │ │ │ + addseq r7, r0, ip, lsr lr │ │ │ │ + addseq r7, r0, r2, asr #28 │ │ │ │ + addseq ip, r0, r2, lsl r1 │ │ │ │ + addseq r7, r0, r8, lsl lr │ │ │ │ + addseq ip, r0, r6, ror #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feba8078 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, lr, r0, asr #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3088 @ 0xfffff3f0 │ │ │ │ stmib sp, {r0, r4, sl, fp, ip, pc}^ │ │ │ │ @@ -58856,16 +58856,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8ccf7ce │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7ce4478 │ │ │ │ blls 3cf4f0 >::resize(unsigned int)@@Base+0xea90c> │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addseq r7, r0, r0, ror sp │ │ │ │ - addseq ip, r0, r0, asr #32 │ │ │ │ + addseq r7, r0, r4, ror sp │ │ │ │ + addseq ip, r0, r4, asr #32 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ @ instruction: 0xf893690b │ │ │ │ @@ -59206,28 +59206,28 @@ │ │ │ │ @ instruction: 0xf7cd4478 │ │ │ │ blls 190f84 │ │ │ │ svclt 0x0000e635 │ │ │ │ ... │ │ │ │ ldrheq sp, [sp], ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umullseq sp, sp, sl, r0 @ │ │ │ │ - addseq r7, r0, ip, lsr #30 │ │ │ │ - addseq fp, r0, r8, lsl #25 │ │ │ │ - addseq r7, r0, r6, asr #29 │ │ │ │ - @ instruction: 0x00907eb0 │ │ │ │ - addseq r7, r0, lr, lsr #28 │ │ │ │ - addseq fp, r0, sl, lsl #23 │ │ │ │ - @ instruction: 0x00907df2 │ │ │ │ - addseq fp, r0, lr, asr #22 │ │ │ │ - @ instruction: 0x00907dba │ │ │ │ - addseq fp, r0, r6, lsl fp │ │ │ │ - umullseq r7, r0, lr, sp │ │ │ │ - @ instruction: 0x0090bafa │ │ │ │ - addseq r7, r0, r8, ror sp │ │ │ │ - @ instruction: 0x0090bad4 │ │ │ │ + addseq r7, r0, r0, lsr pc │ │ │ │ + addseq fp, r0, ip, lsl #25 │ │ │ │ + addseq r7, r0, sl, asr #29 │ │ │ │ + @ instruction: 0x00907eb4 │ │ │ │ + addseq r7, r0, r2, lsr lr │ │ │ │ + addseq fp, r0, lr, lsl #23 │ │ │ │ + @ instruction: 0x00907df6 │ │ │ │ + addseq fp, r0, r2, asr fp │ │ │ │ + @ instruction: 0x00907dbe │ │ │ │ + addseq fp, r0, sl, lsl fp │ │ │ │ + addseq r7, r0, r2, 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r0, r4, lsl #29 │ │ │ │ + @ instruction: 0x009644de │ │ │ │ @ instruction: 0xfffff5a5 │ │ │ │ - umullseq r6, r0, sl, sp │ │ │ │ - @ instruction: 0x0090aaf6 │ │ │ │ + umullseq r6, r0, lr, sp │ │ │ │ + @ instruction: 0x0090aafa │ │ │ │ addseq fp, sp, ip, lsr #26 │ │ │ │ - addseq r6, r0, r6, ror #26 │ │ │ │ - addseq sl, r0, r2, asr #21 │ │ │ │ + addseq r6, r0, sl, ror #26 │ │ │ │ + addseq sl, r0, r6, asr #21 │ │ │ │ @ instruction: 0xfffff1d5 │ │ │ │ strdeq r0, [r0], -r1 │ │ │ │ - addseq r6, r0, r6, lsr #26 │ │ │ │ - addseq sl, r0, r2, lsl #21 │ │ │ │ - addseq r6, r0, ip, lsl #26 │ │ │ │ - addseq sl, r0, r8, ror #20 │ │ │ │ + addseq r6, r0, sl, lsr #26 │ │ │ │ + addseq sl, r0, r6, lsl #21 │ │ │ │ + addseq r6, r0, r0, lsl sp │ │ │ │ + addseq sl, r0, ip, ror #20 │ │ │ │ @ instruction: 0xfffff107 │ │ │ │ @ instruction: 0xffffeb6d │ │ │ │ - addseq r6, r0, lr, asr #25 │ │ │ │ - addseq sl, r0, sl, lsr #20 │ │ │ │ - @ instruction: 0x00906cb4 │ │ │ │ - addseq sl, r0, r0, lsl sl │ │ │ │ + @ instruction: 0x00906cd2 │ │ │ │ + addseq sl, r0, lr, lsr #20 │ │ │ │ + @ instruction: 0x00906cb8 │ │ │ │ + addseq sl, r0, r4, lsl sl │ │ │ │ @ instruction: 0xfffff7fb │ │ │ │ - addseq r6, r0, r8, lsl #25 │ │ │ │ - addseq sl, r0, r4, ror #19 │ │ │ │ + addseq r6, r0, ip, lsl #25 │ │ │ │ + addseq sl, r0, r8, ror #19 │ │ │ │ @ instruction: 0xfffff2e5 │ │ │ │ - addseq r6, r0, r6, asr ip │ │ │ │ - @ instruction: 0x0090a9b2 │ │ │ │ - addseq r6, r0, r8, lsr ip │ │ │ │ - umullseq sl, r0, r2, r9 │ │ │ │ - addseq r6, r0, r0, lsl sp │ │ │ │ - addseq r6, r0, r6, asr #26 │ │ │ │ - @ instruction: 0x00906bfa │ │ │ │ - addseq sl, r0, r6, asr r9 │ │ │ │ + addseq r6, r0, sl, asr ip │ │ │ │ + @ instruction: 0x0090a9b6 │ │ │ │ + addseq r6, r0, ip, lsr ip │ │ │ │ + umullseq sl, r0, r6, r9 │ │ │ │ + addseq r6, r0, r4, lsl sp │ │ │ │ + addseq r6, r0, sl, asr #26 │ │ │ │ + @ instruction: 0x00906bfe │ │ │ │ + addseq sl, r0, sl, asr r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feba9868 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r3, r4, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -60377,16 +60377,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7cc300c │ │ │ │ stmdami r5, {r0, r2, r5, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 7, cr15, [r0, #816]! @ 0x330 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addseq r6, r0, r6, lsl fp │ │ │ │ - addseq sl, r0, r2, ror r8 │ │ │ │ + addseq r6, r0, sl, lsl fp │ │ │ │ + addseq sl, r0, r6, ror r8 │ │ │ │ andcs r9, r4, #5120 @ 0x1400 │ │ │ │ andsvs r2, sl, r1 │ │ │ │ svclt 0x00004770 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feba98c8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @@ -60413,16 +60413,16 @@ │ │ │ │ mvnscs r4, r6, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [ip], {204} @ 0xcc │ │ │ │ strtmi r4, [r1], -r4, lsl #16 │ │ │ │ @ instruction: 0xf7cc4478 │ │ │ │ @ instruction: 0x4620fd57 │ │ │ │ ldcllt 0, cr11, [r0, #-16]! │ │ │ │ - @ instruction: 0x00906bd4 │ │ │ │ - addseq sl, r0, r0, ror #15 │ │ │ │ + @ instruction: 0x00906bd8 │ │ │ │ + addseq sl, r0, r4, ror #15 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feba9948 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r0, ror #31 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0xf07b460c │ │ │ │ stmdavs r2, {r0, r1, r3, r4, r5, r7, r8, r9, ip, sp, lr, pc} │ │ │ │ @@ -60445,16 +60445,16 @@ │ │ │ │ ldrbtmi r1, [r8], #-259 @ 0xfffffefd │ │ │ │ @ instruction: 0xf7cc300c │ │ │ │ stmdami r5, {r0, r2, r3, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2 7, cr15, [r8, #-816] @ 0xfffffcd0 │ │ │ │ andlt r4, r5, r0, lsr #12 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addseq r6, r0, r6, asr fp │ │ │ │ - addseq sl, r0, r2, ror #14 │ │ │ │ + addseq r6, r0, sl, asr fp │ │ │ │ + addseq sl, r0, r6, ror #14 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feba99c8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 496790 │ │ │ │ blmi 4be9e0 │ │ │ │ ldrbtmi r4, [sl], #-1544 @ 0xfffff9f8 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -60470,15 +60470,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r3, r1 │ │ │ │ @ instruction: 0xf7c3bd00 │ │ │ │ svclt 0x0000eda0 │ │ │ │ addseq fp, sp, r6, ror r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r0, r6, lsr #22 │ │ │ │ + addseq r6, r0, sl, lsr #22 │ │ │ │ addseq fp, sp, r4, asr r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl feba9a2c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46080ff8 │ │ │ │ @ instruction: 0xf07b2100 │ │ │ │ andcs pc, r1, fp, lsl r5 @ │ │ │ │ @@ -60572,16 +60572,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 18908d2 │ │ │ │ strtmi r4, [r9], -r5, lsl #16 │ │ │ │ @ instruction: 0xf7cc4478 │ │ │ │ @ instruction: 0x4628fc1b │ │ │ │ ldc 0, cr11, [sp], #12 │ │ │ │ @ instruction: 0xbdf08b02 │ │ │ │ - addseq r6, r0, ip, asr r9 │ │ │ │ - addseq sl, r0, r8, ror #10 │ │ │ │ + addseq r6, r0, r0, ror #18 │ │ │ │ + addseq sl, r0, ip, ror #10 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, ip, r4, asr #25 │ │ │ │ strmi r4, [r6], -r4, asr #23 │ │ │ │ stmibmi r4, {r2, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -60777,61 +60777,61 @@ │ │ │ │ @ instruction: 0xf7cc300c │ │ │ │ ldmdami r3!, {r0, r1, r2, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx fe110c0c │ │ │ │ svclt 0x0000e6cf │ │ │ │ addseq fp, sp, r8, ror r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r0, r6, lsr r9 │ │ │ │ + addseq r6, r0, sl, lsr r9 │ │ │ │ @ instruction: 0xfffffcb1 │ │ │ │ @ instruction: 0xfffffca1 │ │ │ │ @ instruction: 0xfffffd0d │ │ │ │ @ instruction: 0xfffffe33 │ │ │ │ - addseq r6, r0, r2, lsr r9 │ │ │ │ - addseq r6, r0, r8, ror #17 │ │ │ │ + addseq r6, r0, r6, lsr r9 │ │ │ │ + addseq r6, r0, ip, ror #17 │ │ │ │ @ instruction: 0xfffffde3 │ │ │ │ - addseq r6, r0, r8, lsl #17 │ │ │ │ - umullseq sl, r0, r4, r4 │ │ │ │ + addseq r6, r0, ip, lsl #17 │ │ │ │ + umullseq sl, r0, r8, r4 │ │ │ │ addseq fp, sp, sl, asr #13 │ │ │ │ - addseq r6, r0, r2, asr r8 │ │ │ │ - addseq sl, r0, lr, asr r4 │ │ │ │ + addseq r6, r0, r6, asr r8 │ │ │ │ + addseq sl, r0, r2, ror #8 │ │ │ │ @ instruction: 0xfffffd65 │ │ │ │ ldrdeq r0, [r0], -r1 │ │ │ │ - addseq r6, r0, r2, lsl r8 │ │ │ │ - addseq sl, r0, lr, lsl r4 │ │ │ │ - @ instruction: 0x009067f8 │ │ │ │ - addseq sl, r0, r4, lsl #8 │ │ │ │ + addseq r6, r0, r6, lsl r8 │ │ │ │ + addseq sl, r0, r2, lsr #8 │ │ │ │ + @ instruction: 0x009067fc │ │ │ │ + addseq sl, r0, r8, lsl #8 │ │ │ │ @ instruction: 0xfffffca7 │ │ │ │ @ instruction: 0xfffffb95 │ │ │ │ - @ instruction: 0x009067ba │ │ │ │ - addseq sl, r0, r6, asr #7 │ │ │ │ - addseq r6, r0, r0, lsr #15 │ │ │ │ - addseq sl, r0, ip, lsr #7 │ │ │ │ - addseq r6, r0, ip, ror r8 │ │ │ │ - addseq r6, r0, r4, lsl #16 │ │ │ │ - addseq r6, r0, r6, asr r7 │ │ │ │ - addseq sl, r0, r2, ror #6 │ │ │ │ - addseq r6, r0, r6, asr r8 │ │ │ │ - @ instruction: 0x009068bc │ │ │ │ - addseq r6, r0, r8, lsl r7 │ │ │ │ - addseq sl, r0, r4, lsr #6 │ │ │ │ - @ instruction: 0x009066fa │ │ │ │ - addseq sl, r0, r4, lsl #6 │ │ │ │ + @ instruction: 0x009067be │ │ │ │ + addseq sl, r0, sl, asr #7 │ │ │ │ + addseq r6, r0, r4, lsr #15 │ │ │ │ + @ instruction: 0x0090a3b0 │ │ │ │ addseq r6, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x009068f4 │ │ │ │ - @ instruction: 0x009066b4 │ │ │ │ - addseq sl, r0, r0, asr #5 │ │ │ │ - @ instruction: 0x009068d0 │ │ │ │ - addseq r6, r0, r6, asr #18 │ │ │ │ - addseq r6, r0, ip, ror #12 │ │ │ │ - addseq sl, r0, r8, ror r2 │ │ │ │ - addseq r6, r0, r2, lsr r9 │ │ │ │ - addseq r6, r0, ip, ror #18 │ │ │ │ - addseq r6, r0, sl, lsr #12 │ │ │ │ - addseq sl, r0, r6, lsr r2 │ │ │ │ + addseq r6, r0, r8, lsl #16 │ │ │ │ + addseq r6, r0, sl, asr r7 │ │ │ │ + addseq sl, r0, r6, ror #6 │ │ │ │ + addseq r6, r0, sl, asr r8 │ │ │ │ + addseq r6, r0, r0, asr #17 │ │ │ │ + addseq r6, r0, ip, lsl r7 │ │ │ │ + addseq sl, r0, r8, lsr #6 │ │ │ │ + @ instruction: 0x009066fe │ │ │ │ + addseq sl, r0, r8, lsl #6 │ │ │ │ + addseq r6, r0, r4, lsl #17 │ │ │ │ + @ instruction: 0x009068f8 │ │ │ │ + @ instruction: 0x009066b8 │ │ │ │ + addseq sl, r0, r4, asr #5 │ │ │ │ + @ instruction: 0x009068d4 │ │ │ │ + addseq r6, r0, sl, asr #18 │ │ │ │ + addseq r6, r0, r0, ror r6 │ │ │ │ + addseq sl, r0, ip, ror r2 │ │ │ │ + addseq r6, r0, r6, lsr r9 │ │ │ │ + addseq r6, r0, r0, ror r9 │ │ │ │ + addseq r6, r0, lr, lsr #12 │ │ │ │ + addseq sl, r0, sl, lsr r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feba9fac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -60842,16 +60842,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf944f7cc │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7cc4478 │ │ │ │ blls d15e0 │ │ │ │ andlt r4, r2, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addseq r6, r0, r4, lsr #10 │ │ │ │ - addseq sl, r0, r0, lsr r1 │ │ │ │ + addseq r6, r0, r8, lsr #10 │ │ │ │ + addseq sl, r0, r4, lsr r1 │ │ │ │ andcs r6, r1, r2, lsl r9 │ │ │ │ ldmdbvs r2, {r8, fp, ip, pc} │ │ │ │ andvs r6, r8, sl, lsl r0 │ │ │ │ svclt 0x00004770 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 10e2c4 │ │ │ │ @@ -61053,33 +61053,33 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf85ef7cc │ │ │ │ @ instruction: 0x8014f8dd │ │ │ │ svclt 0x0000e69d │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq fp, sp, ip, lsl r3 │ │ │ │ - addseq r6, r0, r4, ror #15 │ │ │ │ - addseq sl, r0, ip, lsr #1 │ │ │ │ + addseq r6, r0, r8, ror #15 │ │ │ │ + ldrheq sl, [r0], r0 │ │ │ │ addseq fp, sp, r2, ror #5 │ │ │ │ - addseq r6, r0, r6, asr #15 │ │ │ │ - addseq r6, r0, lr, lsl #12 │ │ │ │ - @ instruction: 0x00909ed6 │ │ │ │ - addseq r6, r0, r0, lsl r6 │ │ │ │ - addseq r6, r0, r2, asr #11 │ │ │ │ - addseq r9, r0, sl, lsl #29 │ │ │ │ - addseq r6, r0, r6, lsr #11 │ │ │ │ - addseq r9, r0, lr, ror #28 │ │ │ │ - addseq r6, r0, r6, lsl #11 │ │ │ │ - addseq r9, r0, lr, asr #28 │ │ │ │ - addseq r6, r0, r6, ror #10 │ │ │ │ - addseq r9, r0, lr, lsr #28 │ │ │ │ - addseq r6, r0, r6, asr #10 │ │ │ │ - addseq r9, r0, lr, lsl #28 │ │ │ │ - addseq r6, r0, r6, lsr #10 │ │ │ │ - addseq r9, r0, lr, ror #27 │ │ │ │ + addseq r6, r0, sl, asr #15 │ │ │ │ + addseq r6, r0, r2, lsl r6 │ │ │ │ + @ instruction: 0x00909eda │ │ │ │ + addseq r6, r0, r4, lsl r6 │ │ │ │ + addseq r6, r0, r6, asr #11 │ │ │ │ + addseq r9, r0, lr, lsl #29 │ │ │ │ + addseq r6, r0, sl, lsr #11 │ │ │ │ + addseq r9, r0, r2, ror lr │ │ │ │ + addseq r6, r0, sl, lsl #11 │ │ │ │ + addseq r9, r0, r2, asr lr │ │ │ │ + addseq r6, r0, sl, ror #10 │ │ │ │ + addseq r9, r0, r2, lsr lr │ │ │ │ + addseq r6, r0, sl, asr #10 │ │ │ │ + addseq r9, r0, r2, lsl lr │ │ │ │ + addseq r6, r0, sl, lsr #10 │ │ │ │ + @ instruction: 0x00909df2 │ │ │ │ @ instruction: 0xf6409005 │ │ │ │ ldmdami r5, {r1, r2, r3, r8} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff64f7cb │ │ │ │ stmdbls r5, {r0, r1, r4, fp, lr} │ │ │ │ @ instruction: 0xf7cc4478 │ │ │ │ @ instruction: 0xf8ddf81f │ │ │ │ @@ -61095,20 +61095,20 @@ │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ stmdami r9, {r0, r1, r2, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7cc4478 │ │ │ │ strb pc, [pc, r1, lsl #16]! @ │ │ │ │ ldm r6!, {r0, r1, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ - addseq r6, r0, r8, lsr #9 │ │ │ │ - addseq r9, r0, r0, ror sp │ │ │ │ - addseq r6, r0, ip, lsl #9 │ │ │ │ - addseq r9, r0, r2, asr sp │ │ │ │ - addseq r6, r0, lr, ror #8 │ │ │ │ - addseq r9, r0, r4, lsr sp │ │ │ │ + addseq r6, r0, ip, lsr #9 │ │ │ │ + addseq r9, r0, r4, ror sp │ │ │ │ + umullseq r6, r0, r0, r4 │ │ │ │ + addseq r9, r0, r6, asr sp │ │ │ │ + addseq r6, r0, r2, ror r4 │ │ │ │ + addseq r9, r0, r8, lsr sp │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febaa404 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fdf7 │ │ │ │ @@ -61119,16 +61119,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ stmdami r5, {r0, r1, r2, r4, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xffd2f7cb │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addseq r6, r0, lr, lsl #8 │ │ │ │ - @ instruction: 0x00909cd6 │ │ │ │ + addseq r6, r0, r2, lsl r4 │ │ │ │ + @ instruction: 0x00909cda │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febaa454 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ strmi pc, [r3], -pc, asr #27 │ │ │ │ @@ -61139,16 +61139,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xffaaf7cb │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - @ instruction: 0x009063be │ │ │ │ - addseq r9, r0, r6, lsl #25 │ │ │ │ + addseq r6, r0, r2, asr #7 │ │ │ │ + addseq r9, r0, sl, lsl #25 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febaa4a4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [fp], -r8, ror #31 │ │ │ │ addlt r6, r3, r9, lsl #16 │ │ │ │ @ instruction: 0xf8514605 │ │ │ │ ldmdavs ip, {r1, r5, ip}^ │ │ │ │ @@ -61178,15 +61178,15 @@ │ │ │ │ blvc 124eddc │ │ │ │ blvs ff24edec │ │ │ │ blx 48eee4 │ │ │ │ andcs fp, r1, ip, asr #30 │ │ │ │ andlt r2, r3, r0 │ │ │ │ @ instruction: 0xf1bcbd30 │ │ │ │ eorsle r0, sl, r4, lsl pc │ │ │ │ - bleq a0e978 │ │ │ │ + bleq a0e978 │ │ │ │ blvs ff08edf8 │ │ │ │ blpl 8ee18 │ │ │ │ mrc 8, 5, r6, cr4, cr11, {4} │ │ │ │ bl 12e258 │ │ │ │ ldc 3, cr0, [r3, #776] @ 0x308 │ │ │ │ vmov.f64 d23, #16 @ 0x40800000 4.0 │ │ │ │ mrc 10, 1, APSR_nzcv, cr0, cr0, {0} │ │ │ │ @@ -61228,15 +61228,15 @@ │ │ │ │ ldmdavs ip, {r1, r5, ip}^ │ │ │ │ @ instruction: 0xc181f891 │ │ │ │ eor pc, r2, r4, asr r8 @ │ │ │ │ ldceq 0, cr15, [ip], {12} │ │ │ │ svceq 0x0000f1be │ │ │ │ @ instruction: 0xf1bcd131 │ │ │ │ rsbsle r0, r5, r4, lsl pc │ │ │ │ - bleq a0ea40 │ │ │ │ + bleq a0ea40 │ │ │ │ blvs ff08eec0 │ │ │ │ blpl 8eee0 │ │ │ │ mrc 8, 5, r6, cr4, cr11, {4} │ │ │ │ bl 12e320 │ │ │ │ ldc 3, cr0, [r3, #776] @ 0x308 │ │ │ │ vmov.f64 d23, #16 @ 0x40800000 4.0 │ │ │ │ mrc 10, 1, APSR_nzcv, cr0, cr0, {0} │ │ │ │ @@ -61325,16 +61325,16 @@ │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ stmdami r6, {r0, r2, r3, r4, r5, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ cdp2 7, 3, cr15, cr8, cr11, {6} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ svclt 0x000087f0 │ │ │ │ - ldrsbeq r6, [r0], sl │ │ │ │ - addseq r9, r0, r2, lsr #19 │ │ │ │ + ldrsbeq r6, [r0], lr │ │ │ │ + addseq r9, r0, r6, lsr #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8df4615 │ │ │ │ ldrmi r2, [sl], r0, lsl #11 │ │ │ │ ldrbcc pc, [ip, #-2271]! @ 0xfffff721 @ │ │ │ │ @@ -61416,15 +61416,15 @@ │ │ │ │ vadd.f64 d4, d7, d18 │ │ │ │ vmov.f64 d7, d4 │ │ │ │ vcmpe.f64 d7, d7 │ │ │ │ vsqrt.f64 d23, d5 │ │ │ │ vpmin.s8 d15, d0, d0 │ │ │ │ stmdacs r0, {r2, r3, r7, pc} │ │ │ │ sbcshi pc, ip, r0, asr #32 │ │ │ │ - blpl a0ed38 │ │ │ │ + blpl a0ed38 │ │ │ │ blvc ff20f1b0 │ │ │ │ blmi ff1cf1b4 │ │ │ │ blpl 120efcc │ │ │ │ blmi ff14f1cc │ │ │ │ blx 48f2c4 │ │ │ │ cmpphi pc, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ blmi ff24f1d8 │ │ │ │ @@ -61618,15 +61618,15 @@ │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ ldmdami r5, {r0, r1, r4, r5, r8, r9, fp, ip, sp, lr, pc}^ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7cb4478 │ │ │ │ strb pc, [r1, sp, ror #23]! @ │ │ │ │ @ instruction: 0x46414852 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ - blx a11942 │ │ │ │ + blx a11942 │ │ │ │ @ instruction: 0xf04f4850 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ff89194e │ │ │ │ stmdami lr, {r2, r4, r6, r7, r8, r9, sl, sp, lr, pc}^ │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ stmdami ip, {r0, r3, r4, r8, r9, fp, ip, sp, lr, pc}^ │ │ │ │ @@ -61686,47 +61686,47 @@ │ │ │ │ @ instruction: 0xf04f4826 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 1a91a3e │ │ │ │ ssatmi lr, #18, ip, asr #14 │ │ │ │ svclt 0x0000e614 │ │ │ │ addseq sl, sp, ip, lsr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r6, r0, lr, lsr #1 │ │ │ │ + ldrheq r6, [r0], r2 │ │ │ │ addseq sl, sp, r2, asr #22 │ │ │ │ - addseq r5, r0, lr, lsl #30 │ │ │ │ - umullseq r5, r0, r4, lr │ │ │ │ - addseq r5, r0, ip, lsr #28 │ │ │ │ - addseq r5, r0, r0, lsr sp │ │ │ │ - @ instruction: 0x009095f8 │ │ │ │ - addseq r5, r0, r0, lsl #25 │ │ │ │ - addseq r9, r0, r6, asr #10 │ │ │ │ - addseq r5, r0, r0, ror #24 │ │ │ │ - addseq r9, r0, r6, lsr #10 │ │ │ │ - addseq r5, r0, r6, asr #24 │ │ │ │ - addseq r9, r0, ip, lsl #10 │ │ │ │ - addseq r5, r0, ip, lsr #24 │ │ │ │ - @ instruction: 0x009094f2 │ │ │ │ - addseq r5, r0, r2, lsl ip │ │ │ │ - @ instruction: 0x009094d8 │ │ │ │ - @ instruction: 0x00905bf8 │ │ │ │ - @ instruction: 0x009094be │ │ │ │ - @ instruction: 0x00905bde │ │ │ │ - addseq r9, r0, r4, lsr #9 │ │ │ │ - addseq r5, r0, r4, asr #23 │ │ │ │ - addseq r9, r0, sl, lsl #9 │ │ │ │ - addseq r5, r0, sl, lsr #23 │ │ │ │ - addseq r9, r0, r0, ror r4 │ │ │ │ - addseq r5, r0, ip, lsl #23 │ │ │ │ - addseq r9, r0, r2, asr r4 │ │ │ │ - addseq r5, r0, r0, ror fp │ │ │ │ - addseq r9, r0, r6, lsr r4 │ │ │ │ - addseq r5, r0, r6, asr fp │ │ │ │ - addseq r9, r0, ip, lsl r4 │ │ │ │ - addseq r5, r0, ip, lsr fp │ │ │ │ - addseq r9, r0, r2, lsl #8 │ │ │ │ + addseq r5, r0, r2, lsl pc │ │ │ │ + umullseq r5, r0, r8, lr │ │ │ │ + addseq r5, r0, r0, lsr lr │ │ │ │ + addseq r5, r0, r4, lsr sp │ │ │ │ + @ instruction: 0x009095fc │ │ │ │ + addseq r5, r0, r4, lsl #25 │ │ │ │ + addseq r9, r0, sl, asr #10 │ │ │ │ + addseq r5, r0, r4, ror #24 │ │ │ │ + addseq r9, r0, sl, lsr #10 │ │ │ │ + addseq r5, r0, sl, asr #24 │ │ │ │ + addseq r9, r0, r0, lsl r5 │ │ │ │ + addseq r5, r0, r0, lsr ip │ │ │ │ + @ instruction: 0x009094f6 │ │ │ │ + addseq r5, r0, r6, lsl ip │ │ │ │ + @ instruction: 0x009094dc │ │ │ │ + @ instruction: 0x00905bfc │ │ │ │ + addseq r9, r0, r2, asr #9 │ │ │ │ + addseq r5, r0, r2, ror #23 │ │ │ │ + addseq r9, r0, r8, lsr #9 │ │ │ │ + addseq r5, r0, r8, asr #23 │ │ │ │ + addseq r9, r0, lr, lsl #9 │ │ │ │ + addseq r5, r0, lr, lsr #23 │ │ │ │ + addseq r9, r0, r4, ror r4 │ │ │ │ + umullseq r5, r0, r0, fp │ │ │ │ + addseq r9, r0, r6, asr r4 │ │ │ │ + addseq r5, r0, r4, ror fp │ │ │ │ + addseq r9, r0, sl, lsr r4 │ │ │ │ + addseq r5, r0, sl, asr fp │ │ │ │ + addseq r9, r0, r0, lsr #8 │ │ │ │ + addseq r5, r0, r0, asr #22 │ │ │ │ + addseq r9, r0, r6, lsl #8 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi e2540c │ │ │ │ blmi e25620 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -61781,19 +61781,19 @@ │ │ │ │ @ instruction: 0xf9eef7cb │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7cb4478 │ │ │ │ ldr pc, [r7, r9, lsr #21]! │ │ │ │ bl 1811b9c │ │ │ │ umullseq sl, sp, r0, r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r5, r0, sl, asr #20 │ │ │ │ - addseq r9, r0, r2, lsl r3 │ │ │ │ + addseq r5, r0, lr, asr #20 │ │ │ │ + addseq r9, r0, r6, lsl r3 │ │ │ │ addseq sl, sp, r8, asr #10 │ │ │ │ - @ instruction: 0x009059bc │ │ │ │ - addseq r9, r0, r4, lsl #5 │ │ │ │ + addseq r5, r0, r0, asr #19 │ │ │ │ + addseq r9, r0, r8, lsl #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl febaaeb8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r1, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdbvs sl, {r1, fp, ip, pc} │ │ │ │ svclt 0x00c84282 │ │ │ │ stcle 3, cr2, [r3, #-0] │ │ │ │ @@ -61829,15 +61829,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7c2bd30 │ │ │ │ svclt 0x0000eb00 │ │ │ │ addseq sl, sp, lr, asr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r5, r0, sl, lsr r9 │ │ │ │ + addseq r5, r0, lr, lsr r9 │ │ │ │ addseq sl, sp, r4, lsl r4 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febaaf6c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [sp], -r8, ror #31 │ │ │ │ strmi fp, [r6], -r2, lsl #1 │ │ │ │ @ instruction: 0xf6bcf1bf │ │ │ │ @@ -61864,15 +61864,15 @@ │ │ │ │ @ instruction: 0xf1bf4630 │ │ │ │ vmin.s8 d31, d16, d1 │ │ │ │ @ instruction: 0x46232691 │ │ │ │ strtmi r2, [r9], -r4, lsr #4 │ │ │ │ @ instruction: 0xf7c89600 │ │ │ │ ldrdcs pc, [r1], -sp │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ - @ instruction: 0x009058d8 │ │ │ │ + @ instruction: 0x009058dc │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r4, r5, lsl r9 │ │ │ │ ldmib sp, {r1, r3, r5, r8, fp, sp, lr}^ │ │ │ │ bcs 76238 │ │ │ │ @@ -61910,18 +61910,18 @@ │ │ │ │ ldrbtmi r2, [r8], #-411 @ 0xfffffe65 │ │ │ │ @ instruction: 0xf7cb300c │ │ │ │ stmdami r7, {r0, r3, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1617 @ 0xfffff9af │ │ │ │ @ instruction: 0xf9a4f7cb │ │ │ │ andlt r4, r4, r0, asr r6 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ - @ instruction: 0x009057de │ │ │ │ - addseq r9, r0, r6, lsr #1 │ │ │ │ - @ instruction: 0x009057b2 │ │ │ │ - addseq r9, r0, sl, ror r0 │ │ │ │ + addseq r5, r0, r2, ror #15 │ │ │ │ + addseq r9, r0, sl, lsr #1 │ │ │ │ + @ instruction: 0x009057b6 │ │ │ │ + addseq r9, r0, lr, ror r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febab0b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 597e60 │ │ │ │ blmi 5c00d4 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -61941,15 +61941,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ b 811e1c │ │ │ │ addseq sl, sp, r6, lsl #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r5, r0, r4, ror r7 │ │ │ │ + addseq r5, r0, r8, ror r7 │ │ │ │ addseq sl, sp, r2, asr r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febab12c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r9, r0 │ │ │ │ addlt r6, r2, r3, lsl sl │ │ │ │ @ instruction: 0xf4134604 │ │ │ │ @@ -61975,18 +61975,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf868f7cb │ │ │ │ stmdbls r1, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7cb4478 │ │ │ │ bls d2428 │ │ │ │ andlt r4, r2, r0, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - @ instruction: 0x009056d2 │ │ │ │ - umullseq r8, r0, sl, pc @ │ │ │ │ - @ instruction: 0x009056b0 │ │ │ │ - addseq r8, r0, r8, ror pc │ │ │ │ + @ instruction: 0x009056d6 │ │ │ │ + umullseq r8, r0, lr, pc @ │ │ │ │ + @ instruction: 0x009056b4 │ │ │ │ + addseq r8, r0, ip, ror pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 10f474 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8df4615 │ │ │ │ ldrmi r2, [fp], r0, asr #10 │ │ │ │ @@ -62323,35 +62323,35 @@ │ │ │ │ ldmdami sl, {r0, r1, r4, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7ca4478 │ │ │ │ str pc, [sp, sp, ror #28]! │ │ │ │ svc 0x0022f7c1 │ │ │ │ addseq sl, sp, r8, ror r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r5, r0, r6, ror r6 │ │ │ │ + addseq r5, r0, sl, ror r6 │ │ │ │ addseq sl, sp, ip, asr #2 │ │ │ │ addseq sl, sp, r8, lsl #2 │ │ │ │ andeq r1, r0, r4, asr #24 │ │ │ │ - addseq r5, r0, r6, asr #6 │ │ │ │ - addseq r5, r0, r6, lsr r2 │ │ │ │ - @ instruction: 0x00908afe │ │ │ │ - addseq r5, r0, r8, ror #3 │ │ │ │ - addseq r8, r0, lr, lsr #21 │ │ │ │ - addseq r5, r0, sl, asr #3 │ │ │ │ - umullseq r8, r0, r0, sl │ │ │ │ - @ instruction: 0x009051b0 │ │ │ │ - addseq r8, r0, r6, ror sl │ │ │ │ - umullseq r5, r0, r4, r1 │ │ │ │ - addseq r8, r0, sl, asr sl │ │ │ │ - addseq r5, r0, sl, ror r1 │ │ │ │ - addseq r8, r0, r0, asr #20 │ │ │ │ - addseq r5, r0, r0, ror #2 │ │ │ │ - addseq r8, r0, r6, lsr #20 │ │ │ │ - addseq r5, r0, r6, asr #2 │ │ │ │ - addseq r8, r0, ip, lsl #20 │ │ │ │ + addseq r5, r0, sl, asr #6 │ │ │ │ + addseq r5, r0, sl, lsr r2 │ │ │ │ + addseq r8, r0, r2, lsl #22 │ │ │ │ + addseq r5, r0, ip, ror #3 │ │ │ │ + @ instruction: 0x00908ab2 │ │ │ │ + addseq r5, r0, lr, asr #3 │ │ │ │ + umullseq r8, r0, r4, sl │ │ │ │ + @ instruction: 0x009051b4 │ │ │ │ + addseq r8, r0, sl, ror sl │ │ │ │ + umullseq r5, r0, r8, r1 │ │ │ │ + addseq r8, r0, lr, asr sl │ │ │ │ + addseq r5, r0, lr, ror r1 │ │ │ │ + addseq r8, r0, r4, asr #20 │ │ │ │ + addseq r5, r0, r4, ror #2 │ │ │ │ + addseq r8, r0, sl, lsr #20 │ │ │ │ + addseq r5, r0, sl, asr #2 │ │ │ │ + addseq r8, r0, r0, lsl sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febab770 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ tstls r1, r4, lsl #12 │ │ │ │ @ instruction: 0xf742f1e9 │ │ │ │ @ instruction: 0xf9919901 │ │ │ │ @@ -62390,18 +62390,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-2056 @ 0xfffff7f8 │ │ │ │ @ instruction: 0xf7ca300c │ │ │ │ stmdami r7, {r0, r3, r5, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2l 7, cr15, [r4, #808]! @ 0x328 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addseq r5, r0, ip, lsl #1 │ │ │ │ - addseq r8, r0, r4, asr r9 │ │ │ │ - addseq r5, r0, r2, lsr r0 │ │ │ │ - @ instruction: 0x009088fa │ │ │ │ + umullseq r5, r0, r0, r0 │ │ │ │ + addseq r8, r0, r8, asr r9 │ │ │ │ + addseq r5, r0, r6, lsr r0 │ │ │ │ + @ instruction: 0x009088fe │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi fe7e5e9c │ │ │ │ blmi fe7e5ec4 │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -62558,29 +62558,29 @@ │ │ │ │ blls 193b1c │ │ │ │ @ instruction: 0xf7c1e78d │ │ │ │ svclt 0x0000ed52 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r9, sp, r4, lsl #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r0, sl, lsl #29 │ │ │ │ - addseq r8, r0, r2, asr r7 │ │ │ │ + addseq r4, r0, lr, lsl #29 │ │ │ │ + addseq r8, r0, r6, asr r7 │ │ │ │ addseq r9, sp, r2, lsl #19 │ │ │ │ - addseq r4, r0, sl, lsr lr │ │ │ │ - addseq r8, r0, r2, lsl #14 │ │ │ │ - addseq r4, r0, ip, lsl lr │ │ │ │ - addseq r8, r0, r4, ror #13 │ │ │ │ - @ instruction: 0x00904dfe │ │ │ │ - addseq r8, r0, r6, asr #13 │ │ │ │ - addseq r4, r0, r0, ror #27 │ │ │ │ - addseq r8, r0, r8, lsr #13 │ │ │ │ - addseq r4, r0, r2, asr #27 │ │ │ │ - addseq r8, r0, sl, lsl #13 │ │ │ │ - addseq r4, r0, r4, lsr #27 │ │ │ │ - addseq r8, r0, ip, ror #12 │ │ │ │ + addseq r4, r0, lr, lsr lr │ │ │ │ + addseq r8, r0, r6, lsl #14 │ │ │ │ + addseq r4, r0, r0, lsr #28 │ │ │ │ + addseq r8, r0, r8, ror #13 │ │ │ │ + addseq r4, r0, r2, lsl #28 │ │ │ │ + addseq r8, r0, sl, asr #13 │ │ │ │ + addseq r4, r0, r4, ror #27 │ │ │ │ + addseq r8, r0, ip, lsr #13 │ │ │ │ + addseq r4, r0, r6, asr #27 │ │ │ │ + addseq r8, r0, lr, lsl #13 │ │ │ │ + addseq r4, r0, r8, lsr #27 │ │ │ │ + addseq r8, r0, r0, ror r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi 926164 │ │ │ │ addlt r4, r5, r9, lsl r6 │ │ │ │ @ instruction: 0x461e447a │ │ │ │ @@ -62613,20 +62613,20 @@ │ │ │ │ vsra.s64 d15, d31, #56 │ │ │ │ bmi 30e8f0 >::resize(unsigned int)@@Base+0x29d0c> │ │ │ │ @ instruction: 0x46314638 │ │ │ │ @ instruction: 0xf1bf447a │ │ │ │ andcs pc, r1, r1, lsl #5 │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addseq r4, r0, r0, ror sp │ │ │ │ - addseq r4, r0, ip, asr #26 │ │ │ │ - addseq r4, r0, r6, asr #26 │ │ │ │ - addseq r4, r0, r0, ror #26 │ │ │ │ - addseq r6, r0, ip, lsl #8 │ │ │ │ - @ instruction: 0x008ff5b0 │ │ │ │ + addseq r4, r0, r4, ror sp │ │ │ │ + addseq r4, r0, r0, asr sp │ │ │ │ + addseq r4, r0, sl, asr #26 │ │ │ │ + addseq r4, r0, r4, ror #26 │ │ │ │ + addseq r6, r0, r0, lsl r4 │ │ │ │ + @ instruction: 0x008ff5b4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 10fe78 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ @ instruction: 0xb09f4af7 │ │ │ │ ldrbtmi r4, [sl], #-3063 @ 0xfffff409 │ │ │ │ @@ -62874,33 +62874,33 @@ │ │ │ │ @ instruction: 0xf962f7ca │ │ │ │ @ instruction: 0x46414817 │ │ │ │ @ instruction: 0xf7ca4478 │ │ │ │ @ instruction: 0xe6defa1d │ │ │ │ b ff512cb0 │ │ │ │ addseq r9, sp, sl, ror r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r4, r0, r4, lsr #25 │ │ │ │ - umullseq r4, r0, lr, ip │ │ │ │ + addseq r4, r0, r8, lsr #25 │ │ │ │ + addseq r4, r0, r2, lsr #25 │ │ │ │ addseq r9, sp, r2, ror #11 │ │ │ │ - addseq r4, r0, lr, lsr #19 │ │ │ │ - addseq r8, r0, r6, ror r2 │ │ │ │ - addseq r4, r0, r4, lsl #19 │ │ │ │ - addseq r8, r0, ip, asr #4 │ │ │ │ - addseq r4, r0, r0, lsr r9 │ │ │ │ - @ instruction: 0x009081f8 │ │ │ │ - addseq r4, r0, r4, lsl r9 │ │ │ │ - @ instruction: 0x009081dc │ │ │ │ - @ instruction: 0x009048f8 │ │ │ │ - addseq r8, r0, r0, asr #3 │ │ │ │ - @ instruction: 0x009048dc │ │ │ │ - addseq r8, r0, r4, lsr #3 │ │ │ │ - addseq r4, r0, r0, asr #17 │ │ │ │ - addseq r8, r0, r8, lsl #3 │ │ │ │ - addseq r4, r0, r4, lsr #17 │ │ │ │ - addseq r8, r0, ip, ror #2 │ │ │ │ + @ instruction: 0x009049b2 │ │ │ │ + addseq r8, r0, sl, ror r2 │ │ │ │ + addseq r4, r0, r8, lsl #19 │ │ │ │ + addseq r8, r0, r0, asr r2 │ │ │ │ + addseq r4, r0, r4, lsr r9 │ │ │ │ + @ instruction: 0x009081fc │ │ │ │ + addseq r4, r0, r8, lsl r9 │ │ │ │ + addseq r8, r0, r0, ror #3 │ │ │ │ + @ instruction: 0x009048fc │ │ │ │ + addseq r8, r0, r4, asr #3 │ │ │ │ + addseq r4, r0, r0, ror #17 │ │ │ │ + addseq r8, r0, r8, lsr #3 │ │ │ │ + addseq r4, r0, r4, asr #17 │ │ │ │ + addseq r8, r0, ip, lsl #3 │ │ │ │ + addseq r4, r0, r8, lsr #17 │ │ │ │ + addseq r8, r0, r0, ror r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1902c0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ @ instruction: 0xf8d1b083 │ │ │ │ stmdavs fp, {r4, sp, pc} │ │ │ │ @@ -63108,20 +63108,20 @@ │ │ │ │ msrne (UNDEF: 106), r0 │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf7c9300c │ │ │ │ stmdami r8, {r0, r3, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ @ instruction: 0xf844f7ca │ │ │ │ strb r9, [ip, r2, lsl #22]! │ │ │ │ - addseq r4, r0, sl, ror r6 │ │ │ │ - addseq r0, r4, r6, lsl #3 │ │ │ │ - addseq r4, r0, r8, ror r6 │ │ │ │ - addseq r5, r0, r0, lsr #25 │ │ │ │ - @ instruction: 0x009044f2 │ │ │ │ - @ instruction: 0x00907dba │ │ │ │ + addseq r4, r0, lr, ror r6 │ │ │ │ + addseq r0, r4, sl, lsl #3 │ │ │ │ + addseq r4, r0, ip, ror r6 │ │ │ │ + addseq r5, r0, r4, lsr #25 │ │ │ │ + @ instruction: 0x009044f6 │ │ │ │ + @ instruction: 0x00907dbe │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febac37c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ ldrmi r4, [r6], ip, lsl #13 │ │ │ │ @ instruction: 0xf8539909 │ │ │ │ blls 2dd214 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x445c> │ │ │ │ @@ -63152,18 +63152,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-2056 @ 0xfffff7f8 │ │ │ │ @ instruction: 0xf7c9300c │ │ │ │ stmdami r7, {r0, r1, r4, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xffeef7c9 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-24] @ 0xffffffe8 │ │ │ │ - addseq r4, r0, r8, ror #8 │ │ │ │ - addseq r7, r0, r0, lsr sp │ │ │ │ - addseq r4, r0, r6, asr #8 │ │ │ │ - addseq r7, r0, lr, lsl #26 │ │ │ │ + addseq r4, r0, ip, ror #8 │ │ │ │ + addseq r7, r0, r4, lsr sp │ │ │ │ + addseq r4, r0, sl, asr #8 │ │ │ │ + addseq r7, r0, r2, lsl sp │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febac424 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46150fd0 │ │ │ │ strmi fp, [r7], -r7, lsl #1 │ │ │ │ @ instruction: 0xf0784608 │ │ │ │ strmi pc, [r6], -sp, asr #12 │ │ │ │ @@ -63205,18 +63205,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 12, cr15, cr10, cr9, {6} │ │ │ │ stmdbls r5, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7c94478 │ │ │ │ blls 1d50ec >::_M_default_append(unsigned int)@@Base+0x198fc> │ │ │ │ andlt r4, r7, r8, lsl r6 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - @ instruction: 0x009043b8 │ │ │ │ - addseq r7, r0, r0, lsl #25 │ │ │ │ - addseq r4, r0, r4, ror r3 │ │ │ │ - addseq r7, r0, ip, lsr ip │ │ │ │ + @ instruction: 0x009043bc │ │ │ │ + addseq r7, r0, r4, lsl #25 │ │ │ │ + addseq r4, r0, r8, ror r3 │ │ │ │ + addseq r7, r0, r0, asr #24 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febac4f8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ ldrmi r4, [r6], ip, lsl #13 │ │ │ │ @ instruction: 0xf8539909 │ │ │ │ blls 2dd390 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x45d8> │ │ │ │ @@ -63246,18 +63246,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-2056 @ 0xfffff7f8 │ │ │ │ @ instruction: 0xf7c9300c │ │ │ │ stmdami r7, {r0, r1, r2, r4, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xff32f7c9 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-24] @ 0xffffffe8 │ │ │ │ - addseq r4, r0, lr, ror #5 │ │ │ │ - @ instruction: 0x00907bb6 │ │ │ │ - addseq r4, r0, lr, asr #5 │ │ │ │ - umullseq r7, r0, r6, fp │ │ │ │ + @ instruction: 0x009042f2 │ │ │ │ + @ instruction: 0x00907bba │ │ │ │ + @ instruction: 0x009042d2 │ │ │ │ + umullseq r7, r0, sl, fp │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febac59c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8910fd0 │ │ │ │ addlt r4, r7, lr, asr r0 │ │ │ │ strle r0, [ip], #-1636 @ 0xfffff99c │ │ │ │ @ instruction: 0xf44f6dcd │ │ │ │ @@ -63366,22 +63366,22 @@ │ │ │ │ mvncs pc, r0, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2059 @ 0xfffff7f5 │ │ │ │ @ instruction: 0xf7c9300c │ │ │ │ stmdami sl, {r0, r2, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ cdp2 7, 4, cr15, cr0, cr9, {6} │ │ │ │ str r9, [sp, -r5, lsl #22]! │ │ │ │ - umullseq r4, r0, r6, r1 │ │ │ │ - addseq r7, r0, lr, asr sl │ │ │ │ - addseq r4, r0, r6, lsr #2 │ │ │ │ - addseq r7, r0, lr, ror #19 │ │ │ │ - addseq r4, r0, r8, lsl #2 │ │ │ │ - @ instruction: 0x009079d0 │ │ │ │ - addseq r4, r0, sl, ror #1 │ │ │ │ - @ instruction: 0x009079b2 │ │ │ │ + umullseq r4, r0, sl, r1 │ │ │ │ + addseq r7, r0, r2, ror #20 │ │ │ │ + addseq r4, r0, sl, lsr #2 │ │ │ │ + @ instruction: 0x009079f2 │ │ │ │ + addseq r4, r0, ip, lsl #2 │ │ │ │ + @ instruction: 0x009079d4 │ │ │ │ + addseq r4, r0, lr, ror #1 │ │ │ │ + @ instruction: 0x009079b6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ pkhbtmi fp, r8, r3, lsl #1 │ │ │ │ ldrbne pc, [r8, #2271]! @ 0x8df @ │ │ │ │ @ instruction: 0x4606461c │ │ │ │ @@ -63765,50 +63765,50 @@ │ │ │ │ @ instruction: 0xf47f1c59 │ │ │ │ ldr sl, [r6, #3469]! @ 0xd8d │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ addseq r8, sp, sl, lsr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r8, sp, lr, lsl #21 │ │ │ │ - addseq r3, r0, sl, lsr #29 │ │ │ │ - addseq r7, r0, r0, ror r7 │ │ │ │ - addseq r3, r0, lr, lsl #29 │ │ │ │ - addseq r7, r0, r6, asr r7 │ │ │ │ - addseq r3, r0, r6, ror #27 │ │ │ │ - addseq r7, r0, lr, lsr #13 │ │ │ │ - @ instruction: 0x00903dbc │ │ │ │ - addseq r7, r0, r4, lsl #13 │ │ │ │ - umullseq r3, r0, r0, sp │ │ │ │ - addseq r7, r0, r8, asr r6 │ │ │ │ - addseq r3, r0, r6, ror #26 │ │ │ │ - addseq r7, r0, lr, lsr #12 │ │ │ │ - @ instruction: 0x00903cb4 │ │ │ │ - addseq r7, r0, ip, ror r5 │ │ │ │ - addseq r3, r0, r6, ror ip │ │ │ │ - addseq r7, r0, lr, lsr r5 │ │ │ │ - addseq r3, r0, r0, lsr #24 │ │ │ │ - addseq r7, r0, r8, ror #9 │ │ │ │ - addseq r3, r0, r8, ror #23 │ │ │ │ - @ instruction: 0x009074b0 │ │ │ │ - @ instruction: 0x00903bb8 │ │ │ │ - addseq r7, r0, r0, lsl #9 │ │ │ │ - addseq r3, r0, lr, lsl #23 │ │ │ │ - addseq r7, r0, r6, asr r4 │ │ │ │ - addseq r3, r0, ip, ror #22 │ │ │ │ - addseq r7, r0, r4, lsr r4 │ │ │ │ - addseq r3, r0, r2, asr fp │ │ │ │ - addseq r7, r0, sl, lsl r4 │ │ │ │ - addseq r3, r0, r8, lsr fp │ │ │ │ - addseq r7, r0, r0, lsl #8 │ │ │ │ - addseq r3, r0, lr, lsl fp │ │ │ │ - addseq r7, r0, r6, ror #7 │ │ │ │ - @ instruction: 0x00903af2 │ │ │ │ - @ instruction: 0x009073ba │ │ │ │ - @ instruction: 0x00903ad6 │ │ │ │ - umullseq r7, r0, lr, r3 │ │ │ │ + addseq r3, r0, lr, lsr #29 │ │ │ │ + addseq r7, r0, r4, ror r7 │ │ │ │ + umullseq r3, r0, r2, lr │ │ │ │ + addseq r7, r0, sl, asr r7 │ │ │ │ + addseq r3, r0, sl, ror #27 │ │ │ │ + @ instruction: 0x009076b2 │ │ │ │ + addseq r3, r0, r0, asr #27 │ │ │ │ + addseq r7, r0, r8, lsl #13 │ │ │ │ + umullseq r3, r0, r4, sp │ │ │ │ + addseq r7, r0, ip, asr r6 │ │ │ │ + addseq r3, r0, sl, ror #26 │ │ │ │ + addseq r7, r0, r2, lsr r6 │ │ │ │ + @ instruction: 0x00903cb8 │ │ │ │ + addseq r7, r0, r0, lsl #11 │ │ │ │ + addseq r3, r0, sl, ror ip │ │ │ │ + addseq r7, r0, r2, asr #10 │ │ │ │ + addseq r3, r0, r4, lsr #24 │ │ │ │ + addseq r7, r0, ip, ror #9 │ │ │ │ + addseq r3, r0, ip, ror #23 │ │ │ │ + @ instruction: 0x009074b4 │ │ │ │ + @ instruction: 0x00903bbc │ │ │ │ + addseq r7, r0, r4, lsl #9 │ │ │ │ + umullseq r3, r0, r2, fp │ │ │ │ + addseq r7, r0, sl, asr r4 │ │ │ │ + addseq r3, r0, r0, ror fp │ │ │ │ + addseq r7, r0, r8, lsr r4 │ │ │ │ + addseq r3, r0, r6, asr fp │ │ │ │ + addseq r7, r0, lr, lsl r4 │ │ │ │ + addseq r3, r0, ip, lsr fp │ │ │ │ + addseq r7, r0, r4, lsl #8 │ │ │ │ + addseq r3, r0, r2, lsr #22 │ │ │ │ + addseq r7, r0, sl, ror #7 │ │ │ │ + @ instruction: 0x00903af6 │ │ │ │ + @ instruction: 0x009073be │ │ │ │ + @ instruction: 0x00903ada │ │ │ │ + addseq r7, r0, r2, lsr #7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldrmi fp, [r6], -sp, lsl #1 │ │ │ │ blls 6a8514 │ │ │ │ movwls r4, #21626 @ 0x547a │ │ │ │ @@ -63860,16 +63860,16 @@ │ │ │ │ strb r6, [r6, sl]! │ │ │ │ andcs r9, r3, #81920 @ 0x14000 │ │ │ │ andvs r2, sl, r1, lsl #6 │ │ │ │ @ instruction: 0xf7c0e7e1 │ │ │ │ svclt 0x0000eb20 │ │ │ │ addseq r8, sp, r4, lsl #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r3, r0, sl, ror r9 │ │ │ │ - addseq r7, r0, r2, asr #4 │ │ │ │ + addseq r3, r0, lr, ror r9 │ │ │ │ + addseq r7, r0, r6, asr #4 │ │ │ │ addseq r8, sp, r6, ror r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1111e8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ @ instruction: 0x460d4cf1 │ │ │ │ @@ -63981,15 +63981,15 @@ │ │ │ │ @ instruction: 0xf00042ab │ │ │ │ @ instruction: 0x464b80f2 │ │ │ │ svcmi 0x0004f853 │ │ │ │ @ instruction: 0xf8944699 │ │ │ │ @ instruction: 0xf0033181 │ │ │ │ blcs 556b6c │ │ │ │ sbchi pc, fp, r0 │ │ │ │ - blvc a11554 │ │ │ │ + blvc a11554 │ │ │ │ blhi 12519c8 │ │ │ │ blvs a9155c │ │ │ │ @ instruction: 0xf852465a │ │ │ │ ldrmi r3, [r3], r4, lsl #30 │ │ │ │ @ instruction: 0xf43f2b00 │ │ │ │ blcs c1cac │ │ │ │ cdp 1, 11, cr13, cr0, cr6, {4} │ │ │ │ @@ -64113,20 +64113,20 @@ │ │ │ │ blx 491cbc │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ str r6, [ip, r7, asr #22] │ │ │ │ stmdb r6!, {r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq r8, sp, r8, lsl #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009d81be │ │ │ │ - addseq r3, r0, r4, lsl #13 │ │ │ │ - addseq r6, r0, ip, asr #30 │ │ │ │ - addseq r3, r0, r6, ror #12 │ │ │ │ - addseq r6, r0, lr, lsr #30 │ │ │ │ - addseq r3, r0, r0, ror #11 │ │ │ │ - @ instruction: 0x00906eb0 │ │ │ │ + addseq r3, r0, r8, lsl #13 │ │ │ │ + addseq r6, r0, r0, asr pc │ │ │ │ + addseq r3, r0, sl, ror #12 │ │ │ │ + addseq r6, r0, r2, lsr pc │ │ │ │ + addseq r3, r0, r4, ror #11 │ │ │ │ + @ instruction: 0x00906eb4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ mrrcmi 0, 9, fp, r6, cr1 │ │ │ │ movwcs r4, #17951 @ 0x461f │ │ │ │ andls r4, r5, ip, ror r4 │ │ │ │ @@ -64172,15 +64172,15 @@ │ │ │ │ sbcsle r2, ip, r0, lsl #22 │ │ │ │ blcs 7ce1c │ │ │ │ blls 24a950 >::_M_default_append(unsigned int)@@Base+0x8f160> │ │ │ │ bicle r2, ip, r0, lsl #22 │ │ │ │ ldrb r6, [r0, r3, lsr #16] │ │ │ │ stmdbls r9, {r0, r1, r9, sl, lr} │ │ │ │ andvs r2, sl, sl, lsl #4 │ │ │ │ - bmi 9e869c │ │ │ │ + bmi 9e869c │ │ │ │ stmpl sl, {r0, r3, r4, r5, r6, sl, lr} │ │ │ │ bls 43024c >::resize(unsigned int)@@Base+0x14b668> │ │ │ │ @ instruction: 0xf04f4051 │ │ │ │ tstle fp, r0, lsl #4 │ │ │ │ andslt r4, r1, r8, lsl r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ strmi r9, [r3], -r7, lsl #18 │ │ │ │ @@ -64213,18 +64213,18 @@ │ │ │ │ stmdami r9, {r0, r2, r3, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xffa8f7c8 │ │ │ │ ldr r9, [r3, r5, lsl #22]! │ │ │ │ addseq r8, sp, ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, sp, ip, asr #30 │ │ │ │ - addseq r3, r0, sl, lsl #8 │ │ │ │ - @ instruction: 0x00906cd2 │ │ │ │ - @ instruction: 0x009033ba │ │ │ │ - addseq r6, r0, r2, lsl #25 │ │ │ │ + addseq r3, r0, lr, lsl #8 │ │ │ │ + @ instruction: 0x00906cd6 │ │ │ │ + @ instruction: 0x009033be │ │ │ │ + addseq r6, r0, r6, lsl #25 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl febad4b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ ldrmi r4, [r1], -ip, lsl #13 │ │ │ │ blls 2a7b30 │ │ │ │ @ instruction: 0xf8cd9301 │ │ │ │ @@ -64238,16 +64238,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 11, cr15, cr8, cr8, {6} │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7c84478 │ │ │ │ blls 1560c8 │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addseq r3, r0, r0, asr r3 │ │ │ │ - addseq r6, r0, r8, lsl ip │ │ │ │ + addseq r3, r0, r4, asr r3 │ │ │ │ + addseq r6, r0, ip, lsl ip │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febad514 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r1], #-3080 @ 0xfffff3f8 │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ @@ -64260,16 +64260,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 8, cr15, cr12, cr8, {6} │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7c84478 │ │ │ │ blls 156070 │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - @ instruction: 0x009032f8 │ │ │ │ - addseq r6, r0, r0, asr #23 │ │ │ │ + @ instruction: 0x009032fc │ │ │ │ + addseq r6, r0, r4, asr #23 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ mrrcmi 0, 8, fp, r3, cr15 │ │ │ │ movwcs r4, #17950 @ 0x461e │ │ │ │ andls r4, r5, ip, ror r4 │ │ │ │ @@ -64312,15 +64312,15 @@ │ │ │ │ bicsle r2, pc, r0, lsl #22 │ │ │ │ blcs 7d030 │ │ │ │ stmdavs r3!, {r1, r4, r6, r7, r8, ip, lr, pc} │ │ │ │ @ instruction: 0xf8dde7d9 │ │ │ │ @ instruction: 0x4603e018 │ │ │ │ stmdbls r7, {r0, r4, r5, r8, r9, ip, sp, pc} │ │ │ │ andvs r2, sl, r7, lsl #4 │ │ │ │ - bmi 9e88cc │ │ │ │ + bmi 9e88cc │ │ │ │ stmpl sl, {r0, r3, r4, r5, r6, sl, lr} │ │ │ │ bls 3b047c >::resize(unsigned int)@@Base+0xcb898> │ │ │ │ @ instruction: 0xf04f4051 │ │ │ │ teqle lr, r0, lsl #4 │ │ │ │ andlt r4, pc, r8, lsl r6 @ │ │ │ │ svchi 0x00f0e8bd │ │ │ │ stmdbls r7, {r0, r1, r9, sl, lr} │ │ │ │ @@ -64353,18 +64353,18 @@ │ │ │ │ @ instruction: 0xf7c84478 │ │ │ │ blls 1d5f08 >::_M_default_append(unsigned int)@@Base+0x1a718> │ │ │ │ @ instruction: 0xf7bfe7b6 │ │ │ │ svclt 0x0000ef48 │ │ │ │ @ instruction: 0x009d7dd0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, sp, ip, lsl sp │ │ │ │ - @ instruction: 0x009031de │ │ │ │ - addseq r6, r0, r6, lsr #21 │ │ │ │ - umullseq r3, r0, r0, r1 │ │ │ │ - addseq r6, r0, r8, asr sl │ │ │ │ + addseq r3, r0, r2, ror #3 │ │ │ │ + addseq r6, r0, sl, lsr #21 │ │ │ │ + umullseq r3, r0, r4, r1 │ │ │ │ + addseq r6, r0, ip, asr sl │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrmi r6, [lr], -ip, lsl #18 │ │ │ │ @ instruction: 0x460f4691 │ │ │ │ strmi fp, [r0], r3, lsl #1 │ │ │ │ @@ -64458,26 +64458,26 @@ │ │ │ │ vtst.8 d20, d0, d0 │ │ │ │ ldrbtmi r3, [r8], #-303 @ 0xfffffed1 │ │ │ │ @ instruction: 0xf7c8300c │ │ │ │ stmdami lr, {r0, r2, r3, r4, r5, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ ldc2 7, cr15, [r8, #800]! @ 0x320 │ │ │ │ svclt 0x0000e788 │ │ │ │ - umullseq r3, r0, r6, r0 │ │ │ │ - addseq r6, r0, lr, asr r9 │ │ │ │ - addseq r3, r0, ip, ror r0 │ │ │ │ - addseq r6, r0, r4, asr #18 │ │ │ │ - addseq r3, r0, lr, asr r0 │ │ │ │ - addseq r6, r0, r6, lsr #18 │ │ │ │ - addseq r3, r0, r6, asr #32 │ │ │ │ - addseq r6, r0, lr, lsl #18 │ │ │ │ - addseq r3, r0, lr │ │ │ │ - @ instruction: 0x009068d6 │ │ │ │ - @ instruction: 0x00902fda │ │ │ │ - addseq r6, r0, r2, lsr #17 │ │ │ │ + umullseq r3, r0, sl, r0 │ │ │ │ + addseq r6, r0, r2, ror #18 │ │ │ │ + addseq r3, r0, r0, lsl #1 │ │ │ │ + addseq r6, r0, r8, asr #18 │ │ │ │ + addseq r3, r0, r2, rrx │ │ │ │ + addseq r6, r0, sl, lsr #18 │ │ │ │ + addseq r3, r0, sl, asr #32 │ │ │ │ + addseq r6, r0, r2, lsl r9 │ │ │ │ + addseq r3, r0, r2, lsl r0 │ │ │ │ + @ instruction: 0x009068da │ │ │ │ + @ instruction: 0x00902fde │ │ │ │ + addseq r6, r0, r6, lsr #17 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 111b64 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strcs r6, [r0], #-2318 @ 0xfffff6f2 │ │ │ │ ldmdbvs r5!, {r2, r3, r4, sp, lr} │ │ │ │ @@ -64639,18 +64639,18 @@ │ │ │ │ vmov.f64 d6, #2 @ 0x40100000 2.250 │ │ │ │ strb r7, [r4, -r5, asr #23]! │ │ │ │ @ instruction: 0xf8cb2301 │ │ │ │ strcs r3, [r1, #-0] │ │ │ │ blhi 111c34 │ │ │ │ pop {r3, r5, r9, sl, lr} │ │ │ │ svclt 0x00008ff8 │ │ │ │ - @ instruction: 0x00902df4 │ │ │ │ - @ instruction: 0x009066bc │ │ │ │ - addseq r2, r0, r0, lsl #27 │ │ │ │ - addseq r6, r0, r8, asr #12 │ │ │ │ + @ instruction: 0x00902df8 │ │ │ │ + addseq r6, r0, r0, asr #13 │ │ │ │ + addseq r2, r0, r4, lsl #27 │ │ │ │ + addseq r6, r0, ip, asr #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ strmi pc, [ip, #2271] @ 0x8df │ │ │ │ @ instruction: 0xf8df468b │ │ │ │ addslt r1, r1, ip, lsl #11 │ │ │ │ @@ -65005,42 +65005,42 @@ │ │ │ │ stmdami r1!, {r0, r2, r3, r4, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7c84478 │ │ │ │ @ instruction: 0xe7e1f977 │ │ │ │ b b94df4 │ │ │ │ @ instruction: 0x009d77d8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r0, sl, lsl fp │ │ │ │ - addseq r6, r0, r2, ror #7 │ │ │ │ + addseq r2, r0, lr, lsl fp │ │ │ │ + addseq r6, r0, r6, ror #7 │ │ │ │ addseq r7, sp, r8, lsl r6 │ │ │ │ - addseq r2, r0, r0, lsr #20 │ │ │ │ - addseq r6, r0, r8, ror #5 │ │ │ │ - addseq r2, r0, r8, lsl #20 │ │ │ │ - @ instruction: 0x009062d0 │ │ │ │ - addseq r2, r0, r4, asr r9 │ │ │ │ - addseq r6, r0, ip, lsl r2 │ │ │ │ - addseq r2, r0, r4, lsl #18 │ │ │ │ - addseq r2, r0, r8, asr #16 │ │ │ │ - addseq r6, r0, r0, lsl r1 │ │ │ │ - addseq r2, r0, r0, lsr r8 │ │ │ │ - ldrsheq r6, [r0], r8 │ │ │ │ - addseq r2, r0, r4, lsl r8 │ │ │ │ - ldrsbeq r6, [r0], ip │ │ │ │ - @ instruction: 0x009027f8 │ │ │ │ - addseq r6, r0, r0, asr #1 │ │ │ │ - @ instruction: 0x009027de │ │ │ │ - addseq r6, r0, r6, lsr #1 │ │ │ │ - addseq r2, r0, ip, lsr #15 │ │ │ │ - addseq r6, r0, r4, ror r0 │ │ │ │ - umullseq r2, r0, r4, r7 │ │ │ │ - addseq r6, r0, sl, asr r0 │ │ │ │ - addseq r2, r0, r4, ror r7 │ │ │ │ - addseq r6, r0, sl, lsr r0 │ │ │ │ - addseq r2, r0, sl, asr r7 │ │ │ │ - addseq r6, r0, r0, lsr #32 │ │ │ │ + addseq r2, r0, r4, lsr #20 │ │ │ │ + addseq r6, r0, ip, ror #5 │ │ │ │ + addseq r2, r0, ip, lsl #20 │ │ │ │ + @ instruction: 0x009062d4 │ │ │ │ + addseq r2, r0, r8, asr r9 │ │ │ │ + addseq r6, r0, r0, lsr #4 │ │ │ │ + addseq r2, r0, r8, lsl #18 │ │ │ │ + addseq r2, r0, ip, asr #16 │ │ │ │ + addseq r6, r0, r4, lsl r1 │ │ │ │ + addseq r2, r0, r4, lsr r8 │ │ │ │ + ldrsheq r6, [r0], ip │ │ │ │ + addseq r2, r0, r8, lsl r8 │ │ │ │ + addseq r6, r0, r0, ror #1 │ │ │ │ + @ instruction: 0x009027fc │ │ │ │ + addseq r6, r0, r4, asr #1 │ │ │ │ + addseq r2, r0, r2, ror #15 │ │ │ │ + addseq r6, r0, sl, lsr #1 │ │ │ │ + @ instruction: 0x009027b0 │ │ │ │ + addseq r6, r0, r8, ror r0 │ │ │ │ + umullseq r2, r0, r8, r7 │ │ │ │ + addseq r6, r0, lr, asr r0 │ │ │ │ + addseq r2, r0, r8, ror r7 │ │ │ │ + addseq r6, r0, lr, lsr r0 │ │ │ │ + addseq r2, r0, lr, asr r7 │ │ │ │ + addseq r6, r0, r4, lsr #32 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ bmi 10687d8 │ │ │ │ blmi 1068800 │ │ │ │ addlt r4, r5, sl, ror r4 │ │ │ │ @@ -65105,20 +65105,20 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf8b2f7c8 │ │ │ │ ldr r9, [lr, r1, lsl #22]! │ │ │ │ stmdb r6!, {r0, r1, r2, r3, r4, r5, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq r7, sp, r4, asr #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, sp, sl, asr #2 │ │ │ │ - addseq r2, r0, sl, lsl #12 │ │ │ │ - @ instruction: 0x00905ed2 │ │ │ │ - addseq r2, r0, ip, ror #11 │ │ │ │ - @ instruction: 0x00905eb4 │ │ │ │ - addseq r2, r0, lr, asr #11 │ │ │ │ - umullseq r5, r0, r6, lr │ │ │ │ + addseq r2, r0, lr, lsl #12 │ │ │ │ + @ instruction: 0x00905ed6 │ │ │ │ + @ instruction: 0x009025f0 │ │ │ │ + @ instruction: 0x00905eb8 │ │ │ │ + @ instruction: 0x009025d2 │ │ │ │ + umullseq r5, r0, sl, lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0050f8cc │ │ │ │ @ instruction: 0x4770f8df │ │ │ │ @ instruction: 0xf8df4605 │ │ │ │ adclt r0, r3, r0, ror r7 │ │ │ │ @@ -65594,53 +65594,53 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r0], #796 @ 0x31c │ │ │ │ rscscc pc, pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf7bee5c3 │ │ │ │ svclt 0x0000ed94 │ │ │ │ addseq r7, sp, r8, lsl #1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r2, r0, lr, asr #9 │ │ │ │ - umullseq r5, r0, r4, sp │ │ │ │ + @ instruction: 0x009024d2 │ │ │ │ + umullseq r5, r0, r8, sp │ │ │ │ addseq r6, sp, r6, asr #31 │ │ │ │ - @ instruction: 0x009023fe │ │ │ │ - addseq r5, r0, r4, asr #25 │ │ │ │ - @ instruction: 0x009023d6 │ │ │ │ - addseq r2, r0, r0, lsr #5 │ │ │ │ - addseq r5, r0, r6, ror #22 │ │ │ │ - addseq r2, r0, r0, lsl #5 │ │ │ │ - addseq r5, r0, r6, asr #22 │ │ │ │ - @ instruction: 0x009021fc │ │ │ │ - addseq r5, r0, r2, asr #21 │ │ │ │ - @ instruction: 0x009021f0 │ │ │ │ - addseq r2, r0, sl, ror r0 │ │ │ │ - addseq r5, r0, r2, asr #18 │ │ │ │ - addseq r2, r0, lr, asr r0 │ │ │ │ - addseq r5, r0, r6, lsr #18 │ │ │ │ - addseq r2, r0, r0, lsl r0 │ │ │ │ - @ instruction: 0x009058d8 │ │ │ │ - addseq r1, r0, r8, ror #30 │ │ │ │ - addseq r5, r0, r0, lsr r8 │ │ │ │ - addseq r1, r0, r0, lsr #30 │ │ │ │ - addseq r5, r0, r8, ror #15 │ │ │ │ - addseq r1, r0, r2, lsl #30 │ │ │ │ - addseq r5, r0, sl, asr #15 │ │ │ │ - addseq r1, r0, r4, ror #29 │ │ │ │ - addseq r5, r0, ip, lsr #15 │ │ │ │ - @ instruction: 0x00901eba │ │ │ │ - addseq r5, r0, r2, lsl #15 │ │ │ │ - umullseq r1, r0, lr, lr │ │ │ │ - addseq r5, r0, r6, ror #14 │ │ │ │ - addseq r1, r0, r0, lsl #29 │ │ │ │ - addseq r5, r0, r8, asr #14 │ │ │ │ - addseq r1, r0, r2, ror #28 │ │ │ │ - addseq r5, r0, sl, lsr #14 │ │ │ │ - addseq r1, r0, r6, asr #28 │ │ │ │ - addseq r5, r0, lr, lsl #14 │ │ │ │ - addseq r1, r0, ip, lsr #28 │ │ │ │ - @ instruction: 0x009056f2 │ │ │ │ + addseq r2, r0, r2, lsl #8 │ │ │ │ + addseq r5, r0, r8, asr #25 │ │ │ │ + @ instruction: 0x009023da │ │ │ │ + addseq r2, r0, r4, lsr #5 │ │ │ │ + addseq r5, r0, sl, ror #22 │ │ │ │ + addseq r2, r0, r4, lsl #5 │ │ │ │ + addseq r5, r0, sl, asr #22 │ │ │ │ + addseq r2, r0, r0, lsl #4 │ │ │ │ + addseq r5, r0, r6, asr #21 │ │ │ │ + @ instruction: 0x009021f4 │ │ │ │ + addseq r2, r0, lr, ror r0 │ │ │ │ + addseq r5, r0, r6, asr #18 │ │ │ │ + addseq r2, r0, r2, rrx │ │ │ │ + addseq r5, r0, sl, lsr #18 │ │ │ │ + addseq r2, r0, r4, lsl r0 │ │ │ │ + @ instruction: 0x009058dc │ │ │ │ + addseq r1, r0, ip, ror #30 │ │ │ │ + addseq r5, r0, r4, lsr r8 │ │ │ │ + addseq r1, r0, r4, lsr #30 │ │ │ │ + addseq r5, r0, ip, ror #15 │ │ │ │ + addseq r1, r0, r6, lsl #30 │ │ │ │ + addseq r5, r0, lr, asr #15 │ │ │ │ + addseq r1, r0, r8, ror #29 │ │ │ │ + @ instruction: 0x009057b0 │ │ │ │ + @ instruction: 0x00901ebe │ │ │ │ + addseq r5, r0, r6, lsl #15 │ │ │ │ + addseq r1, r0, r2, lsr #29 │ │ │ │ + addseq r5, r0, sl, ror #14 │ │ │ │ + addseq r1, r0, r4, lsl #29 │ │ │ │ + addseq r5, r0, ip, asr #14 │ │ │ │ + addseq r1, r0, r6, ror #28 │ │ │ │ + addseq r5, r0, lr, lsr #14 │ │ │ │ + addseq r1, r0, sl, asr #28 │ │ │ │ + addseq r5, r0, r2, lsl r7 │ │ │ │ + addseq r1, r0, r0, lsr lr │ │ │ │ + @ instruction: 0x009056f6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febaead8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46150fd0 │ │ │ │ strmi fp, [r7], -r7, lsl #1 │ │ │ │ @ instruction: 0xf0764608 │ │ │ │ @ instruction: 0x4606f2f3 │ │ │ │ @@ -65700,22 +65700,22 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 13958e6 │ │ │ │ stmdbls r5, {r0, r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf7c74478 │ │ │ │ blls 1d69f0 >::_M_default_append(unsigned int)@@Base+0x1b200> │ │ │ │ andlt r4, r7, r8, lsl r6 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - addseq r1, r0, ip, lsl #26 │ │ │ │ - @ instruction: 0x009055d4 │ │ │ │ - @ instruction: 0x00901cbe │ │ │ │ - addseq r5, r0, r6, lsl #11 │ │ │ │ - umullseq r1, r0, r4, ip │ │ │ │ - addseq r5, r0, ip, asr r5 │ │ │ │ - addseq r1, r0, r8, ror ip │ │ │ │ - addseq r5, r0, r0, asr #10 │ │ │ │ + addseq r1, r0, r0, lsl sp │ │ │ │ + @ instruction: 0x009055d8 │ │ │ │ + addseq r1, r0, r2, asr #25 │ │ │ │ + addseq r5, r0, sl, lsl #11 │ │ │ │ + umullseq r1, r0, r8, ip │ │ │ │ + addseq r5, r0, r0, ror #10 │ │ │ │ + addseq r1, r0, ip, ror ip │ │ │ │ + addseq r5, r0, r4, asr #10 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi ffac3c54 │ │ │ │ strcs r4, [r0], -r9, ror #19 │ │ │ │ svcmi 0x00e9447a │ │ │ │ @@ -65947,71 +65947,71 @@ │ │ │ │ ldrb pc, [fp], -r1, lsr #20 @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00d99999 │ │ │ │ @ instruction: 0xffffc50d │ │ │ │ addseq r6, sp, r0, lsr r7 │ │ │ │ - addseq r1, r0, ip, ror #25 │ │ │ │ + @ instruction: 0x00901cf0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00901cb6 │ │ │ │ - @ instruction: 0x00901bf2 │ │ │ │ - @ instruction: 0x009054ba │ │ │ │ + @ instruction: 0x00901cba │ │ │ │ + @ instruction: 0x00901bf6 │ │ │ │ + @ instruction: 0x009054be │ │ │ │ @ instruction: 0x009d66f0 │ │ │ │ - @ instruction: 0x00901bd8 │ │ │ │ - addseq r1, r0, r2, lsl #25 │ │ │ │ - @ instruction: 0x00901cbc │ │ │ │ - addseq r1, r0, r4, ror fp │ │ │ │ - addseq r5, r0, ip, lsr r4 │ │ │ │ + @ instruction: 0x00901bdc │ │ │ │ + addseq r1, r0, r6, lsl #25 │ │ │ │ + addseq r1, r0, r0, asr #25 │ │ │ │ + addseq r1, r0, r8, ror fp │ │ │ │ + addseq r5, r0, r0, asr #8 │ │ │ │ andeq r1, r0, r5, asr r1 │ │ │ │ - umullseq r1, r0, sl, ip │ │ │ │ + umullseq r1, r0, lr, ip │ │ │ │ @ instruction: 0xffffc3a9 │ │ │ │ - addseq r1, r0, r2, lsr #22 │ │ │ │ - addseq r5, r0, sl, ror #7 │ │ │ │ - addseq r1, r0, r8, lsl #22 │ │ │ │ - @ instruction: 0x009053d0 │ │ │ │ + addseq r1, r0, r6, lsr #22 │ │ │ │ + addseq r5, r0, lr, ror #7 │ │ │ │ + addseq r1, r0, ip, lsl #22 │ │ │ │ + @ instruction: 0x009053d4 │ │ │ │ @ instruction: 0xffffc281 │ │ │ │ @ instruction: 0xffffd4a1 │ │ │ │ @ instruction: 0xffffe7e7 │ │ │ │ @ instruction: 0xffffe783 │ │ │ │ - addseq r1, r0, r6, lsr ip │ │ │ │ + addseq r1, r0, sl, lsr ip │ │ │ │ @ instruction: 0xfffffd2d │ │ │ │ - addseq r1, r0, r6, lsl #21 │ │ │ │ - addseq r5, r0, lr, asr #6 │ │ │ │ - addseq r1, r0, ip, ror #20 │ │ │ │ - addseq r5, r0, r4, lsr r3 │ │ │ │ - addseq r1, r0, r2, asr sl │ │ │ │ - addseq r5, r0, r8, lsl r3 │ │ │ │ + addseq r1, r0, sl, lsl #21 │ │ │ │ + addseq r5, r0, r2, asr r3 │ │ │ │ + addseq r1, r0, r0, ror sl │ │ │ │ + addseq r5, r0, r8, lsr r3 │ │ │ │ + addseq r1, r0, r6, asr sl │ │ │ │ + addseq r5, r0, ip, lsl r3 │ │ │ │ andeq r1, r0, r1, ror r0 │ │ │ │ muleq r0, pc, r4 @ │ │ │ │ - addseq r1, r0, ip, lsl sl │ │ │ │ - addseq r5, r0, r4, ror #5 │ │ │ │ + addseq r1, r0, r0, lsr #20 │ │ │ │ + addseq r5, r0, r8, ror #5 │ │ │ │ @ instruction: 0xffffd5e3 │ │ │ │ - @ instruction: 0x009019f0 │ │ │ │ - @ instruction: 0x009052b8 │ │ │ │ - @ instruction: 0x009019d4 │ │ │ │ - addseq r5, r0, r2, lsr #5 │ │ │ │ + @ instruction: 0x009019f4 │ │ │ │ + @ instruction: 0x009052bc │ │ │ │ + @ instruction: 0x009019d8 │ │ │ │ + addseq r5, r0, r6, lsr #5 │ │ │ │ @ instruction: 0xffffc0c9 │ │ │ │ - addseq r1, r0, lr, lsl #19 │ │ │ │ - addseq r5, r0, r6, asr r2 │ │ │ │ + umullseq r1, r0, r2, r9 │ │ │ │ + addseq r5, r0, sl, asr r2 │ │ │ │ @ instruction: 0xfffff2a9 │ │ │ │ - addseq r1, r0, r2, ror #18 │ │ │ │ - addseq r5, r0, sl, lsr #4 │ │ │ │ + addseq r1, r0, r6, ror #18 │ │ │ │ + addseq r5, r0, lr, lsr #4 │ │ │ │ @ instruction: 0xffffc93d │ │ │ │ - addseq r1, r0, r6, lsr r9 │ │ │ │ - @ instruction: 0x009051fe │ │ │ │ + addseq r1, r0, sl, lsr r9 │ │ │ │ + addseq r5, r0, r2, lsl #4 │ │ │ │ @ instruction: 0xffffbfc9 │ │ │ │ - addseq r1, r0, sl, lsl #18 │ │ │ │ - @ instruction: 0x009051d2 │ │ │ │ + addseq r1, r0, lr, lsl #18 │ │ │ │ + @ instruction: 0x009051d6 │ │ │ │ @ instruction: 0xffffbf61 │ │ │ │ - @ instruction: 0x009018da │ │ │ │ - addseq r5, r0, r2, lsr #3 │ │ │ │ + @ instruction: 0x009018de │ │ │ │ + addseq r5, r0, r6, lsr #3 │ │ │ │ @ instruction: 0xffffb079 │ │ │ │ - addseq r1, r0, ip, lsr #17 │ │ │ │ - addseq r5, r0, r4, ror r1 │ │ │ │ + @ instruction: 0x009018b0 │ │ │ │ + addseq r5, r0, r8, ror r1 │ │ │ │ strtmi r4, [r8], -r7, ror #20 │ │ │ │ ldrbtmi r9, [sl], #-2317 @ 0xfffff6f3 │ │ │ │ @ instruction: 0xf7a4f1a7 │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ stmdami r4!, {r2, r3, ip, lr, pc}^ │ │ │ │ mvnsmi pc, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @@ -66109,40 +66109,40 @@ │ │ │ │ ldrbtmi r4, [r8], #-509 @ 0xfffffe03 │ │ │ │ @ instruction: 0xf7c7300c │ │ │ │ ldmdami sp, {r0, r1, r2, r4, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf8d2f7c7 │ │ │ │ svclt 0x0000e50c │ │ │ │ andeq r0, r0, pc, ror r3 │ │ │ │ - addseq r1, r0, r0, lsl #15 │ │ │ │ - addseq r5, r0, r8, asr #32 │ │ │ │ + addseq r1, r0, r4, lsl #15 │ │ │ │ + addseq r5, r0, ip, asr #32 │ │ │ │ @ instruction: 0xfffff1cd │ │ │ │ - addseq r1, r0, ip, asr #14 │ │ │ │ - addseq r5, r0, r4, lsl r0 │ │ │ │ + addseq r1, r0, r0, asr r7 │ │ │ │ + addseq r5, r0, r8, lsl r0 │ │ │ │ @ instruction: 0xffffc9f7 │ │ │ │ - addseq r1, r0, r0, lsr #14 │ │ │ │ - addseq r4, r0, r8, ror #31 │ │ │ │ + addseq r1, r0, r4, lsr #14 │ │ │ │ + addseq r4, r0, ip, ror #31 │ │ │ │ @ instruction: 0xffffdcf5 │ │ │ │ - addseq r1, r0, ip, ror #13 │ │ │ │ - @ instruction: 0x00904fb4 │ │ │ │ + @ instruction: 0x009016f0 │ │ │ │ + @ instruction: 0x00904fb8 │ │ │ │ @ instruction: 0xffffb58b │ │ │ │ - addseq r1, r0, r0, asr #13 │ │ │ │ - addseq r4, r0, r8, lsl #31 │ │ │ │ + addseq r1, r0, r4, asr #13 │ │ │ │ + addseq r4, r0, ip, lsl #31 │ │ │ │ @ instruction: 0xffffbc0f │ │ │ │ - umullseq r1, r0, r4, r6 │ │ │ │ - addseq r4, r0, ip, asr pc │ │ │ │ + umullseq r1, r0, r8, r6 │ │ │ │ + addseq r4, r0, r0, ror #30 │ │ │ │ @ instruction: 0xffffe2ef │ │ │ │ - addseq r1, r0, r8, ror #12 │ │ │ │ - addseq r4, r0, r0, lsr pc │ │ │ │ + addseq r1, r0, ip, ror #12 │ │ │ │ + addseq r4, r0, r4, lsr pc │ │ │ │ @ instruction: 0xffffb25f │ │ │ │ - addseq r1, r0, ip, lsr r6 │ │ │ │ - addseq r4, r0, r4, lsl #30 │ │ │ │ + addseq r1, r0, r0, asr #12 │ │ │ │ + addseq r4, r0, r8, lsl #30 │ │ │ │ @ instruction: 0xffffb1e3 │ │ │ │ - addseq r1, r0, lr, lsl #12 │ │ │ │ - @ instruction: 0x00904ed6 │ │ │ │ + addseq r1, r0, r2, lsl r6 │ │ │ │ + @ instruction: 0x00904eda │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febaf2b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r2, r3, r4, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -66153,16 +66153,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7c6300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r4, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf87af7c7 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addseq r1, r0, lr, asr r5 │ │ │ │ - addseq r4, r0, r6, lsr #28 │ │ │ │ + addseq r1, r0, r2, ror #10 │ │ │ │ + addseq r4, r0, sl, lsr #28 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi f69b58 │ │ │ │ blmi f69b74 │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -66222,22 +66222,22 @@ │ │ │ │ @ instruction: 0xf7c6300c │ │ │ │ stmdami ip, {r0, r1, r2, r4, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7c64478 │ │ │ │ @ instruction: 0xe7c9fff3 │ │ │ │ stmia r8!, {r1, r2, r3, r4, r5, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq r6, sp, r8, lsr r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r0, ip, ror #11 │ │ │ │ - @ instruction: 0x009d5fb8 │ │ │ │ - addseq r1, r0, r6, lsl #9 │ │ │ │ - addseq r4, r0, lr, asr #26 │ │ │ │ - addseq r1, r0, ip, ror #8 │ │ │ │ - addseq r4, r0, r4, lsr sp │ │ │ │ - addseq r1, r0, lr, asr #8 │ │ │ │ @ instruction: 0x009015f0 │ │ │ │ + @ instruction: 0x009d5fb8 │ │ │ │ + addseq r1, r0, sl, lsl #9 │ │ │ │ + addseq r4, r0, r2, asr sp │ │ │ │ + addseq r1, r0, r0, ror r4 │ │ │ │ + addseq r4, r0, r8, lsr sp │ │ │ │ + addseq r1, r0, r2, asr r4 │ │ │ │ + @ instruction: 0x009015f4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ strtpl pc, [r4], #-2271 @ 0xfffff721 │ │ │ │ @ instruction: 0x4604b097 │ │ │ │ strteq pc, [r0], #-2271 @ 0xfffff721 │ │ │ │ @@ -66502,44 +66502,44 @@ │ │ │ │ @ instruction: 0xf04f4823 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r4, #792] @ 0x318 │ │ │ │ @ instruction: 0xf7bde7b7 │ │ │ │ svclt 0x0000ee7a │ │ │ │ addseq r5, sp, r8, lsl #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r1, r0, r2, lsl r4 │ │ │ │ - addseq r1, r0, ip, asr #7 │ │ │ │ - addseq r1, r0, r8, lsl r5 │ │ │ │ - addseq r1, r0, r8, lsl #6 │ │ │ │ + addseq r1, r0, r6, lsl r4 │ │ │ │ + @ instruction: 0x009013d0 │ │ │ │ + addseq r1, r0, ip, lsl r5 │ │ │ │ + addseq r1, r0, ip, lsl #6 │ │ │ │ addseq r5, sp, r4, asr #27 │ │ │ │ - addseq r1, r0, sl, ror #8 │ │ │ │ - addseq r1, r0, r8, ror r2 │ │ │ │ - addseq r4, r0, r0, asr #22 │ │ │ │ - addseq r1, r0, r6, lsr r2 │ │ │ │ - addseq r1, r0, r8, lsr r1 │ │ │ │ - addseq r4, r0, r0, lsl #20 │ │ │ │ - addseq r1, r0, r2, lsl #2 │ │ │ │ - addseq r4, r0, sl, asr #19 │ │ │ │ - ldrsbeq r1, [r0], r0 │ │ │ │ - umullseq r4, r0, r8, r9 │ │ │ │ - @ instruction: 0x009012f2 │ │ │ │ - umullseq r1, r0, lr, r0 │ │ │ │ - addseq r4, r0, r6, ror #18 │ │ │ │ - addseq r1, r0, r2, lsl #1 │ │ │ │ - addseq r4, r0, r8, asr #18 │ │ │ │ - addseq r1, r0, r2, rrx │ │ │ │ - addseq r4, r0, r8, lsr #18 │ │ │ │ - addseq r1, r0, r6, asr #32 │ │ │ │ - addseq r4, r0, ip, lsl #18 │ │ │ │ - addseq r1, r0, sl, lsr #32 │ │ │ │ - @ instruction: 0x009048f0 │ │ │ │ - addseq r1, r0, lr │ │ │ │ - @ instruction: 0x009048d4 │ │ │ │ - @ instruction: 0x00900ff4 │ │ │ │ - @ instruction: 0x009048ba │ │ │ │ + addseq r1, r0, lr, ror #8 │ │ │ │ + addseq r1, r0, ip, ror r2 │ │ │ │ + addseq r4, r0, r4, asr #22 │ │ │ │ + addseq r1, r0, sl, lsr r2 │ │ │ │ + addseq r1, r0, ip, lsr r1 │ │ │ │ + addseq r4, r0, r4, lsl #20 │ │ │ │ + addseq r1, r0, r6, lsl #2 │ │ │ │ + addseq r4, r0, lr, asr #19 │ │ │ │ + ldrsbeq r1, [r0], r4 │ │ │ │ + umullseq r4, r0, ip, r9 │ │ │ │ + @ instruction: 0x009012f6 │ │ │ │ + addseq r1, r0, r2, lsr #1 │ │ │ │ + addseq r4, r0, sl, ror #18 │ │ │ │ + addseq r1, r0, r6, lsl #1 │ │ │ │ + addseq r4, r0, ip, asr #18 │ │ │ │ + addseq r1, r0, r6, rrx │ │ │ │ + addseq r4, r0, ip, lsr #18 │ │ │ │ + addseq r1, r0, sl, asr #32 │ │ │ │ + addseq r4, r0, r0, lsl r9 │ │ │ │ + addseq r1, r0, lr, lsr #32 │ │ │ │ + @ instruction: 0x009048f4 │ │ │ │ + addseq r1, r0, r2, lsl r0 │ │ │ │ + @ instruction: 0x009048d8 │ │ │ │ + @ instruction: 0x00900ff8 │ │ │ │ + @ instruction: 0x009048be │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1c96a20 │ │ │ │ stclmi 2, cr15, [ip, #-692]! @ 0xfffffd4c │ │ │ │ strvc pc, [r4, #-2271] @ 0xfffff721 │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ @@ -66859,30 +66859,30 @@ │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ @ instruction: 0xf7c6300c │ │ │ │ ldmdami r3, {r0, r1, r3, r4, r5, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7c64478 │ │ │ │ @ instruction: 0xe7c0faf5 │ │ │ │ bl feb16af0 │ │ │ │ - addseq r0, r0, r0, ror #30 │ │ │ │ + addseq r0, r0, r4, ror #30 │ │ │ │ addseq r5, sp, lr, lsr sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r0, sl, lsl #28 │ │ │ │ + addseq r0, r0, lr, lsl #28 │ │ │ │ addseq r5, sp, r4, asr #17 │ │ │ │ - addseq r0, r0, sl, lsl #30 │ │ │ │ - addseq r0, r0, r0, asr #24 │ │ │ │ - addseq r4, r0, r8, lsl #10 │ │ │ │ - @ instruction: 0x00900ad2 │ │ │ │ - umullseq r4, r0, r8, r3 │ │ │ │ - @ instruction: 0x00900ab4 │ │ │ │ - addseq r4, r0, sl, ror r3 │ │ │ │ - addseq r0, r0, lr, ror #20 │ │ │ │ - addseq r4, r0, r6, lsr r3 │ │ │ │ - addseq r0, r0, r6, asr sl │ │ │ │ - addseq r4, r0, ip, lsl r3 │ │ │ │ + addseq r0, r0, lr, lsl #30 │ │ │ │ + addseq r0, r0, r4, asr #24 │ │ │ │ + addseq r4, r0, ip, lsl #10 │ │ │ │ + @ instruction: 0x00900ad6 │ │ │ │ + umullseq r4, r0, ip, r3 │ │ │ │ + @ instruction: 0x00900ab8 │ │ │ │ + addseq r4, r0, lr, ror r3 │ │ │ │ + addseq r0, r0, r2, ror sl │ │ │ │ + addseq r4, r0, sl, lsr r3 │ │ │ │ + addseq r0, r0, sl, asr sl │ │ │ │ + addseq r4, r0, r0, lsr #6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ ldrsbthi pc, [r4], -sp @ │ │ │ │ @ instruction: 0x4c12e9dd │ │ │ │ str lr, [r9, #-2525] @ 0xfffff623 │ │ │ │ @ instruction: 0x670be9dd │ │ │ │ bls 4533c8 │ │ │ │ andcs fp, r1, r4, lsr #2 │ │ │ │ @@ -66992,23 +66992,23 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9f2f7c6 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf7bde797 │ │ │ │ svclt 0x0000eaa6 │ │ │ │ @ instruction: 0x009d54b8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r0, sl, lsl #19 │ │ │ │ - addseq r0, r0, r2, lsr r9 │ │ │ │ + addseq r0, r0, lr, lsl #19 │ │ │ │ + addseq r0, r0, r6, lsr r9 │ │ │ │ addseq r5, sp, r6, lsl r4 │ │ │ │ - umullseq r0, r0, r0, r8 @ │ │ │ │ - addseq r4, r0, r8, asr r1 │ │ │ │ - addseq r0, r0, r2, ror r8 │ │ │ │ - addseq r4, r0, sl, lsr r1 │ │ │ │ - addseq r0, r0, r0, asr r8 │ │ │ │ - addseq r4, r0, r6, lsl r1 │ │ │ │ + umullseq r0, r0, r4, r8 @ │ │ │ │ + addseq r4, r0, ip, asr r1 │ │ │ │ + addseq r0, r0, r6, ror r8 │ │ │ │ + addseq r4, r0, lr, lsr r1 │ │ │ │ + addseq r0, r0, r4, asr r8 │ │ │ │ + addseq r4, r0, sl, lsl r1 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi fea890 │ │ │ │ blmi fea8ac │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -67033,15 +67033,15 @@ │ │ │ │ stcls 6, cr4, [lr], {73} @ 0x49 │ │ │ │ strls r4, [r0], #-1584 @ 0xfffff9d0 │ │ │ │ stmib sp, {sl, sp}^ │ │ │ │ stmib sp, {r0, r3, sl, lr}^ │ │ │ │ strls r4, [r6], #-1031 @ 0xfffffbf9 │ │ │ │ @ instruction: 0xf002f1a7 │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ - bmi 9cd350 │ │ │ │ + bmi 9cd350 │ │ │ │ ldrbtmi r4, [sl], #-2850 @ 0xfffff4de │ │ │ │ ldmdavs sl, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ subsmi r9, sl, pc, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ @ instruction: 0x4620d137 │ │ │ │ pop {r4, ip, sp, pc} │ │ │ │ ldmdami pc, {r4, r5, r6, r7, r8, r9, sl, pc} @ │ │ │ │ @@ -67070,24 +67070,24 @@ │ │ │ │ @ instruction: 0xf898f7c6 │ │ │ │ ldrbtmi r4, [r8], #-2062 @ 0xfffff7f2 │ │ │ │ @ instruction: 0xf954f7c6 │ │ │ │ @ instruction: 0xf7bde7d7 │ │ │ │ svclt 0x0000ea0a │ │ │ │ addseq r5, sp, r0, lsl #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x009008b4 │ │ │ │ + @ instruction: 0x009008b8 │ │ │ │ umullseq r5, sp, r2, r2 │ │ │ │ - addseq r0, r0, r0, ror #14 │ │ │ │ - addseq r4, r0, r8, lsr #32 │ │ │ │ - addseq r0, r0, r8, asr #14 │ │ │ │ - addseq r4, r0, r0, lsl r0 │ │ │ │ - addseq r0, r0, lr, lsr #14 │ │ │ │ - @ instruction: 0x00903ff6 │ │ │ │ - addseq r0, r0, r0, lsl r7 │ │ │ │ - @ instruction: 0x009008b2 │ │ │ │ + addseq r0, r0, r4, ror #14 │ │ │ │ + addseq r4, r0, ip, lsr #32 │ │ │ │ + addseq r0, r0, ip, asr #14 │ │ │ │ + addseq r4, r0, r4, lsl r0 │ │ │ │ + addseq r0, r0, r2, lsr r7 │ │ │ │ + @ instruction: 0x00903ffa │ │ │ │ + addseq r0, r0, r4, lsl r7 │ │ │ │ + @ instruction: 0x009008b6 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi f6a9cc │ │ │ │ blmi f6a9e8 │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -67147,22 +67147,22 @@ │ │ │ │ @ instruction: 0xf7c5300c │ │ │ │ stmdami ip, {r0, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7c64478 │ │ │ │ @ instruction: 0xe7c9f8b9 │ │ │ │ stmdb lr!, {r0, r2, r3, r4, r5, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq r5, sp, r4, asr #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r0, r8, ror r7 │ │ │ │ - addseq r5, sp, r4, asr #2 │ │ │ │ - addseq r0, r0, r2, lsl r6 │ │ │ │ - @ instruction: 0x00903eda │ │ │ │ - @ instruction: 0x009005f8 │ │ │ │ - addseq r3, r0, r0, asr #29 │ │ │ │ - @ instruction: 0x009005da │ │ │ │ addseq r0, r0, ip, ror r7 │ │ │ │ + addseq r5, sp, r4, asr #2 │ │ │ │ + addseq r0, r0, r6, lsl r6 │ │ │ │ + @ instruction: 0x00903ede │ │ │ │ + @ instruction: 0x009005fc │ │ │ │ + addseq r3, r0, r4, asr #29 │ │ │ │ + @ instruction: 0x009005de │ │ │ │ + addseq r0, r0, r0, lsl #15 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi feaaf8 │ │ │ │ blmi feab14 │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -67187,15 +67187,15 @@ │ │ │ │ stcls 6, cr4, [lr], {73} @ 0x49 │ │ │ │ strls r4, [r0], #-1584 @ 0xfffff9d0 │ │ │ │ stmib sp, {sl, sp}^ │ │ │ │ stmib sp, {r0, r3, sl, lr}^ │ │ │ │ strls r4, [r6], #-1031 @ 0xfffffbf9 │ │ │ │ @ instruction: 0xf6cef1a6 │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ - bmi 9cd5b8 │ │ │ │ + bmi 9cd5b8 │ │ │ │ ldrbtmi r4, [sl], #-2850 @ 0xfffff4de │ │ │ │ ldmdavs sl, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ subsmi r9, sl, pc, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ @ instruction: 0x4620d137 │ │ │ │ pop {r4, ip, sp, pc} │ │ │ │ ldmdami pc, {r4, r5, r6, r7, r8, r9, sl, pc} @ │ │ │ │ @@ -67224,24 +67224,24 @@ │ │ │ │ @ instruction: 0xff64f7c5 │ │ │ │ ldrbtmi r4, [r8], #-2062 @ 0xfffff7f2 │ │ │ │ @ instruction: 0xf820f7c6 │ │ │ │ @ instruction: 0xf7bde7d7 │ │ │ │ svclt 0x0000e8d6 │ │ │ │ umullseq r5, sp, r8, r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r0, ip, asr #12 │ │ │ │ + addseq r0, r0, r0, asr r6 │ │ │ │ addseq r5, sp, sl, lsr #32 │ │ │ │ - @ instruction: 0x009004f8 │ │ │ │ - addseq r3, r0, r0, asr #27 │ │ │ │ - addseq r0, r0, r0, ror #9 │ │ │ │ - addseq r3, r0, r8, lsr #27 │ │ │ │ - addseq r0, r0, r6, asr #9 │ │ │ │ - addseq r3, r0, lr, lsl #27 │ │ │ │ - addseq r0, r0, r8, lsr #9 │ │ │ │ - addseq r0, r0, sl, asr #12 │ │ │ │ + @ instruction: 0x009004fc │ │ │ │ + addseq r3, r0, r4, asr #27 │ │ │ │ + addseq r0, r0, r4, ror #9 │ │ │ │ + addseq r3, r0, ip, lsr #27 │ │ │ │ + addseq r0, r0, sl, asr #9 │ │ │ │ + umullseq r3, r0, r2, sp │ │ │ │ + addseq r0, r0, ip, lsr #9 │ │ │ │ + addseq r0, r0, lr, asr #12 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldmvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ @@ -67498,23 +67498,23 @@ │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ ldc2l 7, cr15, [lr, #788]! @ 0x314 │ │ │ │ svclt 0x0000e66e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r4, sp, r0, ror #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addseq r0, r0, r6, lsl #12 │ │ │ │ - addseq r3, r0, lr, asr #24 │ │ │ │ + addseq r0, r0, sl, lsl #12 │ │ │ │ + addseq r3, r0, r2, asr ip │ │ │ │ addseq r4, sp, r4, lsl #29 │ │ │ │ - addseq r0, r0, r6, ror #11 │ │ │ │ - addseq r0, r0, r2, lsl r4 │ │ │ │ - addseq r0, r0, r6, asr r3 │ │ │ │ - umullseq r3, r0, lr, r9 │ │ │ │ - addseq r0, r0, r6, ror #5 │ │ │ │ - addseq r3, r0, lr, lsr #18 │ │ │ │ + addseq r0, r0, sl, ror #11 │ │ │ │ + addseq r0, r0, r6, lsl r4 │ │ │ │ + addseq r0, r0, sl, asr r3 │ │ │ │ + addseq r3, r0, r2, lsr #19 │ │ │ │ + addseq r0, r0, sl, ror #5 │ │ │ │ + addseq r3, r0, r2, lsr r9 │ │ │ │ @ instruction: 0xf5029b0b │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ ldmdavs sl, {r8, r9, fp, ip, sp, lr} │ │ │ │ blpl 894c78 │ │ │ │ blmi 914c7c │ │ │ │ blcc 11d50fc │ │ │ │ blcc ff25510c │ │ │ │ @@ -67709,44 +67709,44 @@ │ │ │ │ stmdami r4!, {r0, r3, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7c54478 │ │ │ │ @ instruction: 0xe759fc53 │ │ │ │ stc 7, cr15, [r8, #-752] @ 0xfffffd10 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addseq r0, r0, lr, lsl #4 │ │ │ │ - addseq r3, r0, r6, asr r8 │ │ │ │ - addseq r0, r0, r6, asr #3 │ │ │ │ - addseq r3, r0, lr, lsl #16 │ │ │ │ - addseq r0, r0, r8, lsr #2 │ │ │ │ - addseq r3, r0, r0, ror r7 │ │ │ │ - ldrsbeq r0, [r0], ip │ │ │ │ - addseq r3, r0, r2, lsr #14 │ │ │ │ - ldrheq r0, [r0], sl │ │ │ │ - addseq r3, r0, r2, lsl #14 │ │ │ │ - umullseq r0, r0, ip, r0 @ │ │ │ │ - addseq r3, r0, r4, ror #13 │ │ │ │ - addseq r0, r0, ip, ror r0 │ │ │ │ - addseq r3, r0, r4, asr #13 │ │ │ │ - addseq r0, r0, lr, asr r0 │ │ │ │ - addseq r3, r0, r6, lsr #13 │ │ │ │ - addseq r0, r0, r0, asr #32 │ │ │ │ - addseq r3, r0, r8, lsl #13 │ │ │ │ - addseq r0, r0, r2, lsr #32 │ │ │ │ - addseq r3, r0, sl, ror #12 │ │ │ │ - addseq r0, r0, r4 │ │ │ │ - addseq r3, r0, ip, asr #12 │ │ │ │ - addeq pc, pc, r6, ror #31 │ │ │ │ - addseq r3, r0, lr, lsr #12 │ │ │ │ - addeq pc, pc, r8, asr #31 │ │ │ │ - addseq r3, r0, r0, lsl r6 │ │ │ │ - addeq pc, pc, ip, lsr #31 │ │ │ │ - @ instruction: 0x009035f4 │ │ │ │ - umulleq pc, pc, r2, pc @ │ │ │ │ - @ instruction: 0x009035d8 │ │ │ │ + addseq r0, r0, r2, lsl r2 │ │ │ │ + addseq r3, r0, sl, asr r8 │ │ │ │ + addseq r0, r0, sl, asr #3 │ │ │ │ + addseq r3, r0, r2, lsl r8 │ │ │ │ + addseq r0, r0, ip, lsr #2 │ │ │ │ + addseq r3, r0, r4, ror r7 │ │ │ │ + addseq r0, r0, r0, ror #1 │ │ │ │ + addseq r3, r0, r6, lsr #14 │ │ │ │ + ldrheq r0, [r0], lr │ │ │ │ + addseq r3, r0, r6, lsl #14 │ │ │ │ + addseq r0, r0, r0, lsr #1 │ │ │ │ + addseq r3, r0, r8, ror #13 │ │ │ │ + addseq r0, r0, r0, lsl #1 │ │ │ │ + addseq r3, r0, r8, asr #13 │ │ │ │ + addseq r0, r0, r2, rrx │ │ │ │ + addseq r3, r0, sl, lsr #13 │ │ │ │ + addseq r0, r0, r4, asr #32 │ │ │ │ + addseq r3, r0, ip, lsl #13 │ │ │ │ + addseq r0, r0, r6, lsr #32 │ │ │ │ + addseq r3, r0, lr, ror #12 │ │ │ │ + addseq r0, r0, r8 │ │ │ │ + addseq r3, r0, r0, asr r6 │ │ │ │ + addeq pc, pc, sl, ror #31 │ │ │ │ + addseq r3, r0, r2, lsr r6 │ │ │ │ + addeq pc, pc, ip, asr #31 │ │ │ │ + addseq r3, r0, r4, lsl r6 │ │ │ │ + @ instruction: 0x008fffb0 │ │ │ │ + @ instruction: 0x009035f8 │ │ │ │ + umulleq pc, pc, r6, pc @ │ │ │ │ + @ instruction: 0x009035dc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 194e84 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ strne pc, [r8], #-2271 @ 0xfffff721 │ │ │ │ @ instruction: 0xf8df461d │ │ │ │ @@ -68004,33 +68004,33 @@ │ │ │ │ @ instruction: 0xf7c54478 │ │ │ │ @ instruction: 0xf04ffa07 │ │ │ │ @ instruction: 0xe62f3aff │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r4, sp, r8, ror #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq pc, pc, r2, lr @ │ │ │ │ - @ instruction: 0x009034da │ │ │ │ + umulleq pc, pc, r6, lr @ │ │ │ │ + @ instruction: 0x009034de │ │ │ │ addseq r4, sp, r0, lsl r7 │ │ │ │ - addeq pc, pc, r2, ror lr @ │ │ │ │ - addeq pc, pc, r0, lsr ip @ │ │ │ │ - addseq r3, r0, r8, ror r2 │ │ │ │ - addeq pc, pc, lr, ror #23 │ │ │ │ - addseq r3, r0, r6, lsr r2 │ │ │ │ - addeq pc, pc, r4, lsr #23 │ │ │ │ - addseq r3, r0, ip, ror #3 │ │ │ │ - addeq pc, pc, r2, lsr #23 │ │ │ │ - addeq pc, pc, r4, asr fp @ │ │ │ │ - umullseq r3, r0, ip, r1 │ │ │ │ - addeq pc, pc, r4, lsr fp @ │ │ │ │ - addseq r3, r0, ip, ror r1 │ │ │ │ - addeq pc, pc, r2, lsl fp @ │ │ │ │ - addseq r3, r0, sl, asr r1 │ │ │ │ - strdeq pc, [pc], sl │ │ │ │ - addseq r3, r0, r0, asr #2 │ │ │ │ + addeq pc, pc, r6, ror lr @ │ │ │ │ + addeq pc, pc, r4, lsr ip @ │ │ │ │ + addseq r3, r0, ip, ror r2 │ │ │ │ + strdeq pc, [pc], r2 │ │ │ │ + addseq r3, r0, sl, lsr r2 │ │ │ │ + addeq pc, pc, r8, lsr #23 │ │ │ │ + @ instruction: 0x009031f0 │ │ │ │ + addeq pc, pc, r6, lsr #23 │ │ │ │ + addeq pc, pc, r8, asr fp @ │ │ │ │ + addseq r3, r0, r0, lsr #3 │ │ │ │ + addeq pc, pc, r8, lsr fp @ │ │ │ │ + addseq r3, r0, r0, lsl #3 │ │ │ │ + addeq pc, pc, r6, lsl fp @ │ │ │ │ + addseq r3, r0, lr, asr r1 │ │ │ │ + strdeq pc, [pc], lr │ │ │ │ + addseq r3, r0, r4, asr #2 │ │ │ │ @ instruction: 0xf6409004 │ │ │ │ stmdami sp!, {r0, r2, r6, r7, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf90cf7c5 │ │ │ │ stmdbls r4, {r0, r1, r3, r5, fp, lr} │ │ │ │ @ instruction: 0xf7c54478 │ │ │ │ @ instruction: 0xf8ddf9c7 │ │ │ │ @@ -68070,26 +68070,26 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8c0f7c5 │ │ │ │ @ instruction: 0xf04f480f │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf97af7c5 │ │ │ │ @ instruction: 0xf7bce771 │ │ │ │ svclt 0x0000ea30 │ │ │ │ - addeq pc, pc, r8, ror sl @ │ │ │ │ - addseq r3, r0, r0, asr #1 │ │ │ │ - addeq pc, pc, r8, asr sl @ │ │ │ │ - addseq r3, r0, r0, lsr #1 │ │ │ │ - addeq pc, pc, r8, lsr sl @ │ │ │ │ - addseq r3, r0, r0, lsl #1 │ │ │ │ - addeq pc, pc, r6, lsl sl @ │ │ │ │ - addseq r3, r0, lr, asr r0 │ │ │ │ - strdeq pc, [pc], r8 │ │ │ │ - addseq r3, r0, r0, asr #32 │ │ │ │ - addeq pc, pc, r0, ror #19 │ │ │ │ - addseq r3, r0, r6, lsr #32 │ │ │ │ + addeq pc, pc, ip, ror sl @ │ │ │ │ + addseq r3, r0, r4, asr #1 │ │ │ │ + addeq pc, pc, ip, asr sl @ │ │ │ │ + addseq r3, r0, r4, lsr #1 │ │ │ │ + addeq pc, pc, ip, lsr sl @ │ │ │ │ + addseq r3, r0, r4, lsl #1 │ │ │ │ + addeq pc, pc, sl, lsl sl @ │ │ │ │ + addseq r3, r0, r2, rrx │ │ │ │ + strdeq pc, [pc], ip │ │ │ │ + addseq r3, r0, r4, asr #32 │ │ │ │ + addeq pc, pc, r4, ror #19 │ │ │ │ + addseq r3, r0, sl, lsr #32 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb112c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r0, lsr #31 │ │ │ │ ldc 8, cr6, [r1, #264] @ 0x108 │ │ │ │ addslt r6, r5, r6, lsr #22 │ │ │ │ adcsvs pc, r2, #8388608 @ 0x800000 │ │ │ │ @@ -68209,26 +68209,26 @@ │ │ │ │ @ instruction: 0xf86cf7c5 │ │ │ │ strb r9, [sl, -ip, lsl #22]! │ │ │ │ stmdb r0!, {r2, r3, r4, r5, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r4, sp, r4, lsl #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq pc, [pc], r2 │ │ │ │ - addseq r2, r0, sl, lsr pc │ │ │ │ + strdeq pc, [pc], r6 │ │ │ │ + addseq r2, r0, lr, lsr pc │ │ │ │ addseq r4, sp, r6, ror #2 │ │ │ │ - addseq fp, r4, r4, ror r6 │ │ │ │ - addeq pc, pc, r6, lsr #16 │ │ │ │ - addseq r2, r0, lr, ror #28 │ │ │ │ - addeq pc, pc, sl, lsl #16 │ │ │ │ - addseq r2, r0, r2, asr lr │ │ │ │ - addeq pc, pc, ip, ror #15 │ │ │ │ - addseq r2, r0, r4, lsr lr │ │ │ │ - addeq pc, pc, r2, asr #15 │ │ │ │ - addseq r2, r0, sl, lsl #28 │ │ │ │ + addseq fp, r4, r8, ror r6 │ │ │ │ + addeq pc, pc, sl, lsr #16 │ │ │ │ + addseq r2, r0, r2, ror lr │ │ │ │ + addeq pc, pc, lr, lsl #16 │ │ │ │ + addseq r2, r0, r6, asr lr │ │ │ │ + strdeq pc, [pc], r0 │ │ │ │ + addseq r2, r0, r8, lsr lr │ │ │ │ + addeq pc, pc, r6, asr #15 │ │ │ │ + addseq r2, r0, lr, lsl #28 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb135c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ ldrmi r4, [r7], -sp, lsl #12 │ │ │ │ @ instruction: 0x4606461c │ │ │ │ vst2.8 {d31[5],d32[5]}, [r2 :16], r9 │ │ │ │ @@ -68275,21 +68275,21 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 5a214 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff22f7c4 │ │ │ │ @ instruction: 0xf04f4809 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xffdcf7c4 │ │ │ │ svclt 0x0000e7d1 │ │ │ │ - addeq pc, pc, r2, ror #14 │ │ │ │ - addeq pc, pc, r0, ror #13 │ │ │ │ - addseq r2, r0, r8, lsr #26 │ │ │ │ - addeq pc, pc, r4, asr #13 │ │ │ │ - addseq r2, r0, ip, lsl #26 │ │ │ │ - addeq pc, pc, r4, lsr #13 │ │ │ │ - addseq r2, r0, sl, ror #25 │ │ │ │ + addeq pc, pc, r6, ror #14 │ │ │ │ + addeq pc, pc, r4, ror #13 │ │ │ │ + addseq r2, r0, ip, lsr #26 │ │ │ │ + addeq pc, pc, r8, asr #13 │ │ │ │ + addseq r2, r0, r0, lsl sp │ │ │ │ + addeq pc, pc, r8, lsr #13 │ │ │ │ + addseq r2, r0, lr, ror #25 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 115708 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe49858c │ │ │ │ stclmi 2, cr15, [r4, #-692] @ 0xfffffd4c │ │ │ │ bmi ff9ebca8 │ │ │ │ @@ -68520,40 +68520,40 @@ │ │ │ │ ldc2 7, cr15, [ip, #-784]! @ 0xfffffcf0 │ │ │ │ @ instruction: 0xf04f481e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2l 7, cr15, [r6, #784]! @ 0x310 │ │ │ │ @ instruction: 0xf7bbe7ae │ │ │ │ svclt 0x0000eeac │ │ │ │ addseq r3, sp, r0, ror #29 │ │ │ │ - addeq pc, pc, r6, ror #12 │ │ │ │ + addeq pc, pc, sl, ror #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, pc, r6, lsl #10 │ │ │ │ - addeq pc, pc, ip, lsl r4 @ │ │ │ │ - addseq r2, r0, r4, ror #20 │ │ │ │ + addeq pc, pc, sl, lsl #10 │ │ │ │ + addeq pc, pc, r0, lsr #8 │ │ │ │ + addseq r2, r0, r8, ror #20 │ │ │ │ umullseq r3, sp, sl, ip │ │ │ │ - addeq pc, pc, ip, asr #7 │ │ │ │ - addseq r2, r0, r4, lsl sl │ │ │ │ - @ instruction: 0x008ff3b0 │ │ │ │ - @ instruction: 0x009029f8 │ │ │ │ - umulleq pc, pc, r6, r3 @ │ │ │ │ - @ instruction: 0x009029de │ │ │ │ - addeq pc, pc, r8, ror r3 @ │ │ │ │ - @ instruction: 0x009029be │ │ │ │ - addeq pc, pc, sl, asr r3 @ │ │ │ │ - addseq r2, r0, r0, lsr #19 │ │ │ │ - addeq pc, pc, r0, asr #6 │ │ │ │ - addseq r2, r0, r6, lsl #19 │ │ │ │ - addeq pc, pc, r6, lsr #6 │ │ │ │ - addseq r2, r0, ip, ror #18 │ │ │ │ - addeq pc, pc, ip, lsl #6 │ │ │ │ - addseq r2, r0, r2, asr r9 │ │ │ │ - strdeq pc, [pc], r2 │ │ │ │ - addseq r2, r0, r8, lsr r9 │ │ │ │ - ldrdeq pc, [pc], r8 │ │ │ │ - addseq r2, r0, lr, lsl r9 │ │ │ │ + ldrdeq pc, [pc], r0 │ │ │ │ + addseq r2, r0, r8, lsl sl │ │ │ │ + @ instruction: 0x008ff3b4 │ │ │ │ + @ instruction: 0x009029fc │ │ │ │ + umulleq pc, pc, sl, r3 @ │ │ │ │ + addseq r2, r0, r2, ror #19 │ │ │ │ + addeq pc, pc, ip, ror r3 @ │ │ │ │ + addseq r2, r0, r2, asr #19 │ │ │ │ + addeq pc, pc, lr, asr r3 @ │ │ │ │ + addseq r2, r0, r4, lsr #19 │ │ │ │ + addeq pc, pc, r4, asr #6 │ │ │ │ + addseq r2, r0, sl, lsl #19 │ │ │ │ + addeq pc, pc, sl, lsr #6 │ │ │ │ + addseq r2, r0, r0, ror r9 │ │ │ │ + addeq pc, pc, r0, lsl r3 @ │ │ │ │ + addseq r2, r0, r6, asr r9 │ │ │ │ + strdeq pc, [pc], r6 │ │ │ │ + addseq r2, r0, ip, lsr r9 │ │ │ │ + ldrdeq pc, [pc], ip │ │ │ │ + addseq r2, r0, r2, lsr #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ @ instruction: 0x8010f8d2 │ │ │ │ addlt r4, r3, pc, lsl r6 │ │ │ │ @ instruction: 0xf8d84606 │ │ │ │ @@ -68620,24 +68620,24 @@ │ │ │ │ ldrbtmi r6, [r8], #-311 @ 0xfffffec9 │ │ │ │ @ instruction: 0xf7c4300c │ │ │ │ stmdami sp, {r0, r4, r5, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ stc2 7, cr15, [ip, #-784]! @ 0xfffffcf0 │ │ │ │ andlt r4, r3, r8, lsr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq pc, pc, r8, ror #4 │ │ │ │ - addseq sl, r6, sl, lsr r0 │ │ │ │ - addeq pc, pc, r0, ror r2 @ │ │ │ │ - @ instruction: 0x009006d0 │ │ │ │ - ldrdeq pc, [pc], ip │ │ │ │ - addseq r0, r0, r8, ror #17 │ │ │ │ - addeq pc, pc, r2, ror #2 │ │ │ │ - addseq r2, r0, sl, lsr #15 │ │ │ │ - addeq pc, pc, r2, asr #2 │ │ │ │ - addseq r2, r0, sl, lsl #15 │ │ │ │ + addeq pc, pc, ip, ror #4 │ │ │ │ + addseq sl, r6, lr, lsr r0 │ │ │ │ + addeq pc, pc, r4, ror r2 @ │ │ │ │ + @ instruction: 0x009006d4 │ │ │ │ + addeq pc, pc, r0, ror #3 │ │ │ │ + addseq r0, r0, ip, ror #17 │ │ │ │ + addeq pc, pc, r6, ror #2 │ │ │ │ + addseq r2, r0, lr, lsr #15 │ │ │ │ + addeq pc, pc, r6, asr #2 │ │ │ │ + addseq r2, r0, lr, lsl #15 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febb19c0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 61e768 │ │ │ │ blmi 6469dc │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -68659,15 +68659,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf7bbbd10 │ │ │ │ svclt 0x0000ed98 │ │ │ │ addseq r3, sp, lr, ror r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, pc, r0, ror #1 │ │ │ │ + addeq pc, pc, r4, ror #1 │ │ │ │ addseq r3, sp, r4, asr #18 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ pkhbtmi r4, r0, r9, lsl #13 │ │ │ │ ldrmi r4, [r7], -r8, lsl #12 │ │ │ │ @@ -68704,18 +68704,18 @@ │ │ │ │ teqpne sl, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff2987e2 │ │ │ │ strtmi r4, [r9], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7c44478 │ │ │ │ strtmi pc, [r8], -r3, lsl #25 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ - addeq pc, pc, lr │ │ │ │ - addseq r2, r0, r6, asr r6 │ │ │ │ - strdeq lr, [pc], r0 │ │ │ │ - addseq r2, r0, r8, lsr r6 │ │ │ │ + addeq pc, pc, r2, lsl r0 @ │ │ │ │ + addseq r2, r0, sl, asr r6 │ │ │ │ + strdeq lr, [pc], r4 │ │ │ │ + addseq r2, r0, ip, lsr r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r1, lsl r9 │ │ │ │ @ instruction: 0xf8dd688a │ │ │ │ bcs 869fc │ │ │ │ @@ -68786,20 +68786,20 @@ │ │ │ │ stmdami fp, {r0, r3, r5, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ blx ff99892a │ │ │ │ ldrmi r9, [r8], -r2, lsl #22 │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ movwcs r8, #8176 @ 0x1ff0 │ │ │ │ svclt 0x0000e7d0 │ │ │ │ - addeq lr, pc, r4, lsl #30 │ │ │ │ - addseq r2, r0, ip, asr #10 │ │ │ │ - ldrdeq lr, [pc], r6 │ │ │ │ - addseq r2, r0, lr, lsl r5 │ │ │ │ - @ instruction: 0x008feeb2 │ │ │ │ - @ instruction: 0x009024fa │ │ │ │ + addeq lr, pc, r8, lsl #30 │ │ │ │ + addseq r2, r0, r0, asr r5 │ │ │ │ + ldrdeq lr, [pc], sl │ │ │ │ + addseq r2, r0, r2, lsr #10 │ │ │ │ + @ instruction: 0x008feeb6 │ │ │ │ + @ instruction: 0x009024fe │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ blcs 86c68 │ │ │ │ movwls r9, #16142 @ 0x3f0e │ │ │ │ strmi sp, [r5], -pc, lsr #26 │ │ │ │ @@ -68860,15 +68860,15 @@ │ │ │ │ biccs pc, r7, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe498a50 │ │ │ │ ldrtmi r4, [r1], -r9, lsr #16 │ │ │ │ @ instruction: 0xf7c44478 │ │ │ │ ldrtmi pc, [r0], -fp, asr #22 @ │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ - bmi 9feb14 │ │ │ │ + bmi 9feb14 │ │ │ │ strtmi r2, [r8], -r0, lsl #2 │ │ │ │ @ instruction: 0xf1b9447a │ │ │ │ stmiavs r3!, {r0, r2, r3, r4, r7, r8, ip, sp, lr, pc} │ │ │ │ vldrle d2, [ip, #-0] │ │ │ │ ldrdls pc, [r8], pc @ │ │ │ │ stmdaeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ bvs 192bf54 │ │ │ │ @@ -68895,21 +68895,21 @@ │ │ │ │ @ instruction: 0x464af097 │ │ │ │ ldrbmi r2, [r3], -r0, lsl #2 │ │ │ │ stc 6, cr4, [sp, #160] @ 0xa0 │ │ │ │ @ instruction: 0xf1b90b00 │ │ │ │ stmiavs r3!, {r0, r1, r5, r6, r8, ip, sp, lr, pc} │ │ │ │ blle ff2ec238 │ │ │ │ svclt 0x0000e7e1 │ │ │ │ - addeq lr, pc, r0, lsr #27 │ │ │ │ - addseq r2, r0, r8, ror #7 │ │ │ │ - addeq lr, pc, r0, lsl #27 │ │ │ │ - addseq r2, r0, r8, asr #7 │ │ │ │ - addeq lr, pc, r4, ror #22 │ │ │ │ - addeq lr, pc, ip, lsr #27 │ │ │ │ - addseq r9, r3, r8, ror fp │ │ │ │ + addeq lr, pc, r4, lsr #27 │ │ │ │ + addseq r2, r0, ip, ror #7 │ │ │ │ + addeq lr, pc, r4, lsl #27 │ │ │ │ + addseq r2, r0, ip, asr #7 │ │ │ │ + addeq lr, pc, r8, ror #22 │ │ │ │ + @ instruction: 0x008fedb0 │ │ │ │ + addseq r9, r3, ip, ror fp │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb1e00 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r0, ror #31 │ │ │ │ ldrmi r4, [r0], -r5, lsl #12 │ │ │ │ ldmdavs sl, {r0, r1, r9, ip, pc} │ │ │ │ ldrmi r9, [r4], -r2, lsl #6 │ │ │ │ @@ -69067,22 +69067,22 @@ │ │ │ │ stmdbvs r3!, {r0, r1, r2, r3, r5, r6, r7, r9, sl, sp, lr, pc} │ │ │ │ @ instruction: 0x61233b01 │ │ │ │ ldmdavs sl, {r1, r3, r5, r6, r7, r9, sl, sp, lr, pc}^ │ │ │ │ @ instruction: 0xf47f4290 │ │ │ │ strbeq sl, [sl], -r7, ror #29 │ │ │ │ svcge 0x004cf57f │ │ │ │ svclt 0x0000e6e2 │ │ │ │ - addeq lr, pc, r8, asr #23 │ │ │ │ - addseq r2, r0, r0, lsl r2 │ │ │ │ - addeq lr, pc, r6, lsl fp @ │ │ │ │ - addseq r2, r0, lr, asr r1 │ │ │ │ - umulleq lr, pc, lr, sl @ │ │ │ │ - addseq r2, r0, r6, ror #1 │ │ │ │ - addeq lr, pc, ip, asr sl @ │ │ │ │ - addseq r2, r0, r4, lsr #1 │ │ │ │ + addeq lr, pc, ip, asr #23 │ │ │ │ + addseq r2, r0, r4, lsl r2 │ │ │ │ + addeq lr, pc, sl, lsl fp @ │ │ │ │ + addseq r2, r0, r2, ror #2 │ │ │ │ + addeq lr, pc, r2, lsr #21 │ │ │ │ + addseq r2, r0, sl, ror #1 │ │ │ │ + addeq lr, pc, r0, ror #20 │ │ │ │ + addseq r2, r0, r8, lsr #1 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb20b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ ldc 8, cr6, [r2, #268] @ 0x10c │ │ │ │ addlt r4, r3, r0, lsr #22 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ @@ -69117,18 +69117,18 @@ │ │ │ │ orrne pc, r1, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf88ef7c4 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7c44478 │ │ │ │ strtmi pc, [r0], -r9, asr #18 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addeq lr, pc, lr, lsr #19 │ │ │ │ - @ instruction: 0x00901ff6 │ │ │ │ - addeq lr, pc, ip, ror r9 @ │ │ │ │ - addseq r1, r0, r4, asr #31 │ │ │ │ + @ instruction: 0x008fe9b2 │ │ │ │ + @ instruction: 0x00901ffa │ │ │ │ + addeq lr, pc, r0, lsl #19 │ │ │ │ + addseq r1, r0, r8, asr #31 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb216c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ ldc 8, cr6, [r2, #268] @ 0x10c │ │ │ │ addlt r4, r3, r0, lsr #22 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ @@ -69163,18 +69163,18 @@ │ │ │ │ @ instruction: 0x71b6f44f │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf832f7c4 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7c44478 │ │ │ │ strtmi pc, [r0], -sp, ror #17 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - strdeq lr, [pc], r6 │ │ │ │ - addseq r1, r0, lr, lsr pc │ │ │ │ - addeq lr, pc, r4, asr #17 │ │ │ │ - addseq r1, r0, ip, lsl #30 │ │ │ │ + strdeq lr, [pc], sl │ │ │ │ + addseq r1, r0, r2, asr #30 │ │ │ │ + addeq lr, pc, r8, asr #17 │ │ │ │ + addseq r1, r0, r0, lsl pc │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb2224 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r0 @ │ │ │ │ strmi r4, [r5], -pc, lsl #12 │ │ │ │ stmdbls pc, {r1, r2, r4, r9, sl, lr} @ │ │ │ │ ldmibvs r9, {r0, r3, r6, r7, r8, ip, sp, pc} │ │ │ │ @@ -69268,24 +69268,24 @@ │ │ │ │ bicsne pc, sp, r0, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2061 @ 0xfffff7f3 │ │ │ │ @ instruction: 0xf7c3300c │ │ │ │ stmdami ip, {r0, r1, r2, r3, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf81af7c4 │ │ │ │ strb r9, [pc, -r5, lsl #24]! │ │ │ │ - addeq lr, pc, sl, lsr r8 @ │ │ │ │ - addseq r1, r0, r2, lsl #29 │ │ │ │ - addeq lr, pc, sl, lsl #15 │ │ │ │ - @ instruction: 0x00901dd2 │ │ │ │ - addeq lr, pc, r0, ror r7 @ │ │ │ │ - @ instruction: 0x00901db8 │ │ │ │ - addeq lr, pc, r2, asr r7 @ │ │ │ │ - umullseq r1, r0, sl, sp │ │ │ │ - addeq lr, pc, lr, lsl r7 @ │ │ │ │ - addseq r1, r0, r6, ror #26 │ │ │ │ + addeq lr, pc, lr, lsr r8 @ │ │ │ │ + addseq r1, r0, r6, lsl #29 │ │ │ │ + addeq lr, pc, lr, lsl #15 │ │ │ │ + @ instruction: 0x00901dd6 │ │ │ │ + addeq lr, pc, r4, ror r7 @ │ │ │ │ + @ instruction: 0x00901dbc │ │ │ │ + addeq lr, pc, r6, asr r7 @ │ │ │ │ + umullseq r1, r0, lr, sp │ │ │ │ + addeq lr, pc, r2, lsr #14 │ │ │ │ + addseq r1, r0, sl, ror #26 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [ip], -r4, lsl #1 │ │ │ │ ldrmi r4, [r1], -r6, lsl #12 │ │ │ │ ldrmi r4, [sl], r5, ror #26 │ │ │ │ @@ -69386,27 +69386,27 @@ │ │ │ │ @ instruction: 0x46414811 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 7, cr15, cr4, cr3, {6} │ │ │ │ @ instruction: 0xf04f480f │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff2ef7c3 │ │ │ │ svclt 0x0000e7a8 │ │ │ │ - ldrdeq lr, [pc], ip │ │ │ │ - strdeq lr, [pc], r4 │ │ │ │ - addseq r1, r0, sl, lsr ip │ │ │ │ - ldrdeq lr, [pc], r2 │ │ │ │ - addseq r1, r0, r8, lsl ip │ │ │ │ - @ instruction: 0x008fe5b8 │ │ │ │ - @ instruction: 0x00901bfe │ │ │ │ - addeq lr, pc, ip, ror r5 @ │ │ │ │ - addseq r1, r0, r2, asr #23 │ │ │ │ - addeq lr, pc, r2, ror #10 │ │ │ │ - addseq r1, r0, r8, lsr #23 │ │ │ │ - addeq lr, pc, r8, asr #10 │ │ │ │ - addseq r1, r0, lr, lsl #23 │ │ │ │ + addeq lr, pc, r0, ror #13 │ │ │ │ + strdeq lr, [pc], r8 │ │ │ │ + addseq r1, r0, lr, lsr ip │ │ │ │ + ldrdeq lr, [pc], r6 │ │ │ │ + addseq r1, r0, ip, lsl ip │ │ │ │ + @ instruction: 0x008fe5bc │ │ │ │ + addseq r1, r0, r2, lsl #24 │ │ │ │ + addeq lr, pc, r0, lsl #11 │ │ │ │ + addseq r1, r0, r6, asr #23 │ │ │ │ + addeq lr, pc, r6, ror #10 │ │ │ │ + addseq r1, r0, ip, lsr #23 │ │ │ │ + addeq lr, pc, ip, asr #10 │ │ │ │ + umullseq r1, r0, r2, fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 11687c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe499700 │ │ │ │ stclmi 2, cr15, [r4, #-692] @ 0xfffffd4c │ │ │ │ stmibmi r5!, {r3, r7, r9, sl, lr}^ │ │ │ │ @@ -69637,35 +69637,35 @@ │ │ │ │ @ instruction: 0xf7bae6c2 │ │ │ │ svclt 0x0000edfa │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r2, sp, r8, ror #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, sp, r8, ror #24 │ │ │ │ - addeq lr, pc, ip, lsl #7 │ │ │ │ - addeq lr, pc, lr, ror #7 │ │ │ │ - addeq lr, pc, r0, ror #7 │ │ │ │ - ldrdeq lr, [pc], r2 │ │ │ │ - addseq r1, r0, sl, lsl r9 │ │ │ │ - addeq lr, pc, r8, lsr #5 │ │ │ │ - @ instruction: 0x009018f0 │ │ │ │ - addeq lr, pc, lr, lsl #5 │ │ │ │ - @ instruction: 0x009018d6 │ │ │ │ - addeq lr, pc, r2, ror #4 │ │ │ │ - addseq r1, r0, sl, lsr #17 │ │ │ │ - addeq lr, pc, r8, lsr r2 @ │ │ │ │ - addseq r1, r0, lr, ror r8 │ │ │ │ - addeq lr, pc, r8, lsl #4 │ │ │ │ - addseq r1, r0, r0, asr r8 │ │ │ │ - addeq lr, pc, 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│ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe699b0c │ │ │ │ stmibmi r5, {r0, r1, r2, r3, r9, sl, lr}^ │ │ │ │ bmi ff1ad22c │ │ │ │ @ instruction: 0xf2ad4479 │ │ │ │ @@ -69862,33 +69862,33 @@ │ │ │ │ blx 20199f2 │ │ │ │ @ instruction: 0xf7bae6d8 │ │ │ │ svclt 0x0000ec34 │ │ │ │ ... │ │ │ │ addseq r2, sp, r8, ror #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009d28b0 │ │ │ │ - addeq lr, pc, r2, asr r0 @ │ │ │ │ - addeq sp, pc, r4, asr #30 │ │ │ │ - addseq r1, r0, ip, lsl #11 │ │ │ │ - addeq sp, pc, sl, lsl pc @ │ │ │ │ - addseq r1, r0, r2, ror #10 │ │ │ │ - addeq sp, pc, r0, lsl #30 │ │ │ │ - addseq r1, r0, r8, asr #10 │ │ │ │ - ldrdeq sp, [pc], r4 │ │ │ │ - addseq r1, r0, ip, lsl r5 │ │ │ │ - addeq sp, pc, sl, lsr #29 │ │ │ │ - @ instruction: 0x009014f0 │ │ │ │ - addeq sp, pc, sl, ror lr @ │ │ │ │ - addseq r1, r0, r2, asr #9 │ │ │ │ - addeq sp, pc, lr, lsr lr @ │ │ │ │ - addseq r1, r0, r6, lsl #9 │ │ │ │ - addeq sp, pc, r8, lsl lr @ │ │ │ │ - addseq r1, r0, r0, ror #8 │ │ │ │ - addeq sp, pc, r6, ror #27 │ │ │ │ - addseq r1, r0, lr, lsr #8 │ │ │ │ + addeq lr, pc, r6, asr r0 @ │ │ │ │ + addeq sp, pc, r8, asr #30 │ │ │ │ + umullseq r1, r0, r0, r5 │ │ │ │ + addeq sp, pc, lr, lsl pc @ │ │ │ │ + addseq r1, r0, r6, ror #10 │ │ │ │ + addeq sp, pc, r4, lsl #30 │ │ │ │ + addseq r1, r0, ip, asr #10 │ │ │ │ + ldrdeq sp, [pc], r8 │ │ │ │ + addseq r1, r0, r0, lsr #10 │ │ │ │ + addeq sp, pc, lr, lsr #29 │ │ │ │ + @ instruction: 0x009014f4 │ │ │ │ + addeq sp, pc, lr, ror lr @ │ │ │ │ + addseq r1, r0, r6, asr #9 │ │ │ │ + addeq sp, pc, r2, asr #28 │ │ │ │ + addseq r1, r0, sl, lsl #9 │ │ │ │ + addeq sp, pc, ip, lsl lr @ │ │ │ │ + addseq r1, r0, r4, ror #8 │ │ │ │ + addeq sp, pc, sl, ror #27 │ │ │ │ + addseq r1, r0, r2, lsr r4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r5, r1, ror #26 │ │ │ │ ldrbtmi r4, [sp], #-3169 @ 0xfffff39f │ │ │ │ stmdavs r4!, {r2, r3, r5, r8, fp, ip, lr} │ │ │ │ @@ -69985,20 +69985,20 @@ │ │ │ │ @ instruction: 0xf7bae768 │ │ │ │ svclt 0x0000eb3e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r2, sp, sl, ror #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, sp, r4, lsr #11 │ │ │ │ - addeq sp, pc, r0, ror #25 │ │ │ │ - addseq r1, r0, r8, lsr #6 │ │ │ │ - addeq sp, pc, sl, lsl ip @ │ │ │ │ - addseq r1, r0, r2, ror #4 │ │ │ │ - strdeq sp, [pc], ip │ │ │ │ - addseq r1, r0, r4, asr #4 │ │ │ │ + addeq sp, pc, r4, ror #25 │ │ │ │ + addseq r1, r0, ip, lsr #6 │ │ │ │ + addeq sp, pc, lr, lsl ip @ │ │ │ │ + addseq r1, r0, r6, ror #4 │ │ │ │ + addeq sp, pc, r0, lsl #24 │ │ │ │ + addseq r1, r0, r8, asr #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1171c8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrmi r4, [fp], r2, ror #25 │ │ │ │ addlt r4, r7, r2, ror #23 │ │ │ │ @@ -70016,23 +70016,23 @@ │ │ │ │ svceq 0x0000f1ba │ │ │ │ ldmdbvs r7, {r0, r1, r2, r3, r4, r5, r6, r8, sl, fp, ip, lr, pc}^ │ │ │ │ ldmibvs r6, {r8, sl, sp} │ │ │ │ blhi 97838 │ │ │ │ andlt pc, r4, sp, asr #17 │ │ │ │ cdpcc 15, 0, cr3, cr4, cr4, {0} │ │ │ │ mlas r2, r3, r6, r4 │ │ │ │ - blvs a173b8 │ │ │ │ + blvs a173b8 │ │ │ │ blvs ff257844 │ │ │ │ blx 49793c │ │ │ │ cdp 12, 11, cr13, cr1, cr8, {0} │ │ │ │ vldr d7, [r2, #284] @ 0x11c │ │ │ │ @ instruction: 0xeeb46b28 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ ldrle pc, [fp, #-2576] @ 0xfffff5f0 │ │ │ │ - blvc a173d4 │ │ │ │ + blvc a173d4 │ │ │ │ blvc ff297864 │ │ │ │ blx 49795c │ │ │ │ ldc 5, cr13, [r1, #80] @ 0x50 │ │ │ │ @ instruction: 0xeeb47b28 │ │ │ │ vsqrt.f64 d23, d8 │ │ │ │ @ instruction: 0xf100fa10 │ │ │ │ @ instruction: 0x464080ff │ │ │ │ @@ -70054,15 +70054,15 @@ │ │ │ │ @ instruction: 0xd1bf7b02 │ │ │ │ blvs a97434 │ │ │ │ blvs ff2178b4 │ │ │ │ blvs ff2578c8 │ │ │ │ blx 4979c0 │ │ │ │ stmdavs r1!, {r0, r1, r5, fp, ip, lr, pc}^ │ │ │ │ blvs 12578c8 │ │ │ │ - blpl a1744c │ │ │ │ + blpl a1744c │ │ │ │ blpl ff2178dc │ │ │ │ blx 4979d4 │ │ │ │ ldc 4, cr13, [r1, #24] │ │ │ │ @ instruction: 0xeeb46b28 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ vldrle s30, [r2, #-64] @ 0xffffffc0 │ │ │ │ bge 146a34 │ │ │ │ @@ -70096,15 +70096,15 @@ │ │ │ │ vstrcc d8, [r4, #-0] │ │ │ │ and r9, r7, r1, lsl #4 │ │ │ │ ldrdcc pc, [r0], -r9 │ │ │ │ @ instruction: 0xf8c93301 │ │ │ │ strcc r3, [r1], #-0 │ │ │ │ eorsle r4, r2, r6, lsr #5 │ │ │ │ svccc 0x0004f855 │ │ │ │ - blvc a174fc │ │ │ │ + blvc a174fc │ │ │ │ blvc ff297984 │ │ │ │ blx 497a7c │ │ │ │ @ instruction: 0xf8d8dcf3 │ │ │ │ @ instruction: 0xf8573004 │ │ │ │ @ instruction: 0xf5031024 │ │ │ │ ldc 3, cr6, [r3, #-712] @ 0xfffffd38 │ │ │ │ vldr d7, [r1, #8] │ │ │ │ @@ -70226,32 +70226,32 @@ │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ svcge 0x0040f43f │ │ │ │ @ instruction: 0xf7bae773 │ │ │ │ svclt 0x0000e956 │ │ │ │ addseq r2, sp, r8, lsr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, sp, ip, ror #5 │ │ │ │ - addeq sp, pc, r2, lsl #19 │ │ │ │ - addseq r0, r0, sl, asr #31 │ │ │ │ - addeq sp, pc, r4, asr r9 @ │ │ │ │ - umullseq r0, r0, ip, pc @ │ │ │ │ - addeq sp, pc, r6, lsr #18 │ │ │ │ - addseq r0, r0, lr, ror #30 │ │ │ │ - strdeq sp, [pc], sl │ │ │ │ - addseq r0, r0, r2, asr #30 │ │ │ │ - ldrdeq sp, [pc], ip │ │ │ │ - addseq r0, r0, r4, lsr #30 │ │ │ │ - @ instruction: 0x008fd8be │ │ │ │ - addseq r0, r0, r6, lsl #30 │ │ │ │ - umulleq sp, pc, r2, r8 @ │ │ │ │ - @ instruction: 0x00900eda │ │ │ │ - addeq sp, pc, r0, ror r8 @ │ │ │ │ - @ instruction: 0x00900eb8 │ │ │ │ - addeq sp, pc, r4, asr #16 │ │ │ │ - addseq r0, r0, ip, lsl #29 │ │ │ │ + addeq sp, pc, r6, lsl #19 │ │ │ │ + addseq r0, r0, lr, asr #31 │ │ │ │ + addeq sp, pc, r8, asr r9 @ │ │ │ │ + addseq r0, r0, r0, lsr #31 │ │ │ │ + addeq sp, pc, sl, lsr #18 │ │ │ │ + addseq r0, r0, r2, ror pc │ │ │ │ + strdeq sp, [pc], lr │ │ │ │ + addseq r0, r0, r6, asr #30 │ │ │ │ + addeq sp, pc, r0, ror #17 │ │ │ │ + addseq r0, r0, r8, lsr #30 │ │ │ │ + addeq sp, pc, r2, asr #17 │ │ │ │ + addseq r0, r0, sl, lsl #30 │ │ │ │ + umulleq sp, pc, r6, r8 @ │ │ │ │ + @ instruction: 0x00900ede │ │ │ │ + addeq sp, pc, r4, ror r8 @ │ │ │ │ + @ instruction: 0x00900ebc │ │ │ │ + addeq sp, pc, r8, asr #16 │ │ │ │ + umullseq r0, r0, r0, lr @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r8, sl, lsr #24 │ │ │ │ @ instruction: 0x1e1e492a │ │ │ │ svcls 0x0013447c │ │ │ │ @@ -70293,16 +70293,16 @@ │ │ │ │ @ instruction: 0xddeb2a00 │ │ │ │ eorsvs r2, sl, sl, lsl #4 │ │ │ │ strmi lr, [fp], -r8, ror #15 │ │ │ │ @ instruction: 0xf7bae7e6 │ │ │ │ svclt 0x0000e8ce │ │ │ │ addseq r2, sp, r8, lsr r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, pc, ip, asr #14 │ │ │ │ - umullseq r0, r0, r4, sp @ │ │ │ │ + addeq sp, pc, r0, asr r7 @ │ │ │ │ + umullseq r0, r0, r8, sp @ │ │ │ │ addseq r1, sp, r8, asr #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe29a50c │ │ │ │ ldclmi 2, cr15, [r4, #-692] @ 0xfffffd4c │ │ │ │ @ instruction: 0xf8df690f │ │ │ │ @@ -70509,15 +70509,15 @@ │ │ │ │ andcc lr, fp, #3620864 @ 0x374000 │ │ │ │ svcls 0x00093a04 │ │ │ │ cdp 0, 11, cr2, cr6, cr0, {0} │ │ │ │ ldrmi r4, [pc], #-2816 @ 5c514 │ │ │ │ @ instruction: 0xf8d1e030 │ │ │ │ stmdavs r1!, {lr, pc}^ │ │ │ │ cdpvs 5, 10, cr15, cr14, cr1, {0} │ │ │ │ - blvc a17b94 │ │ │ │ + blvc a17b94 │ │ │ │ blvs 97ba0 │ │ │ │ blpl 1257ff0 │ │ │ │ blpl ff218000 │ │ │ │ blx 4980f8 │ │ │ │ @ instruction: 0xf501da1d │ │ │ │ mrc 1, 5, r6, cr0, cr0, {5} │ │ │ │ vldr d5, [r1, #-796] @ 0xfffffce4 │ │ │ │ @@ -70633,33 +70633,33 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r2], #776 @ 0x308 │ │ │ │ @ instruction: 0xf04f4816 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [ip, #-776]! @ 0xfffffcf8 │ │ │ │ @ instruction: 0xf7b9e7ef │ │ │ │ svclt 0x0000ee22 │ │ │ │ - addeq sp, pc, sl, ror #13 │ │ │ │ + addeq sp, pc, lr, ror #13 │ │ │ │ addseq r1, sp, r2, asr pc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, pc, lr, lsr #11 │ │ │ │ - umulleq sp, pc, r4, r4 @ │ │ │ │ - @ instruction: 0x00900adc │ │ │ │ - addeq sp, pc, r2, lsr #6 │ │ │ │ + @ instruction: 0x008fd5b2 │ │ │ │ + umulleq sp, pc, r8, r4 @ │ │ │ │ + addseq r0, r0, r0, ror #21 │ │ │ │ + addeq sp, pc, r6, lsr #6 │ │ │ │ addseq r1, sp, r2, ror fp │ │ │ │ - addeq sp, pc, r8, ror r3 @ │ │ │ │ - addeq sp, pc, r2, lsr r2 @ │ │ │ │ - addseq r0, r0, sl, ror r8 │ │ │ │ - addeq sp, pc, r8, lsl r2 @ │ │ │ │ - addseq r0, r0, r0, ror #16 │ │ │ │ - strdeq sp, [pc], lr │ │ │ │ - addseq r0, r0, r6, asr #16 │ │ │ │ - addeq sp, pc, r2, ror #3 │ │ │ │ - addseq r0, r0, r8, lsr #16 │ │ │ │ - addeq sp, pc, r4, asr #3 │ │ │ │ - addseq r0, r0, sl, lsl #16 │ │ │ │ + addeq sp, pc, ip, ror r3 @ │ │ │ │ + addeq sp, pc, r6, lsr r2 @ │ │ │ │ + addseq r0, r0, lr, ror r8 │ │ │ │ + addeq sp, pc, ip, lsl r2 @ │ │ │ │ + addseq r0, r0, r4, ror #16 │ │ │ │ + addeq sp, pc, r2, lsl #4 │ │ │ │ + addseq r0, r0, sl, asr #16 │ │ │ │ + addeq sp, pc, r6, ror #3 │ │ │ │ + addseq r0, r0, ip, lsr #16 │ │ │ │ + addeq sp, pc, r8, asr #3 │ │ │ │ + addseq r0, r0, lr, lsl #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strbpl pc, [r8, #-2271] @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8dfb089 │ │ │ │ strmi r4, [r1], r8, asr #10 │ │ │ │ @@ -70998,30 +70998,30 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx fe69abb8 │ │ │ │ @ instruction: 0xf7b9e59e │ │ │ │ svclt 0x0000eb4e │ │ │ │ @ instruction: 0x009d19d4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, sp, r4, asr r9 │ │ │ │ - strdeq ip, [pc], sl │ │ │ │ - addseq r0, r0, r2, asr #8 │ │ │ │ - addeq ip, pc, lr, lsr #26 │ │ │ │ - addseq r0, r0, r6, ror r3 │ │ │ │ - addeq ip, pc, lr, lsr #25 │ │ │ │ - @ instruction: 0x009002f6 │ │ │ │ - umulleq ip, pc, r2, ip @ │ │ │ │ - @ instruction: 0x009002da │ │ │ │ - addeq ip, pc, r6, ror ip @ │ │ │ │ - @ instruction: 0x009002be │ │ │ │ - addeq ip, pc, sl, asr ip @ │ │ │ │ - addseq r0, r0, r2, lsr #5 │ │ │ │ - addeq ip, pc, r6, lsr ip @ │ │ │ │ - addseq r0, r0, lr, ror r2 │ │ │ │ - addeq ip, pc, sl, lsl ip @ │ │ │ │ - addseq r0, r0, r2, ror #4 │ │ │ │ + strdeq ip, [pc], lr │ │ │ │ + addseq r0, r0, r6, asr #8 │ │ │ │ + addeq ip, pc, r2, lsr sp @ │ │ │ │ + addseq r0, r0, sl, ror r3 │ │ │ │ + @ instruction: 0x008fccb2 │ │ │ │ + @ instruction: 0x009002fa │ │ │ │ + umulleq ip, pc, r6, ip @ │ │ │ │ + @ instruction: 0x009002de │ │ │ │ + addeq ip, pc, sl, ror ip @ │ │ │ │ + addseq r0, r0, r2, asr #5 │ │ │ │ + addeq ip, pc, lr, asr ip @ │ │ │ │ + addseq r0, r0, r6, lsr #5 │ │ │ │ + addeq ip, pc, sl, lsr ip @ │ │ │ │ + addseq r0, r0, r2, lsl #5 │ │ │ │ + addeq ip, pc, lr, lsl ip @ │ │ │ │ + addseq r0, r0, r6, ror #4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb3f0c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ cdpmi 15, 2, cr0, cr15, cr8, {6} │ │ │ │ stcmi 0, cr11, [pc], #-548 @ 5caf4 │ │ │ │ ldrbtmi r2, [lr], #-256 @ 0xffffff00 │ │ │ │ ldmdbpl r4!, {r0, r1, r2, r3, r8, sl, fp, ip, pc} │ │ │ │ @@ -71068,16 +71068,16 @@ │ │ │ │ ldr pc, [r7, pc, lsl #20]! │ │ │ │ eorvs r2, fp, r7, lsl #6 │ │ │ │ @ instruction: 0xf7b9e7b4 │ │ │ │ svclt 0x0000eac2 │ │ │ │ addseq r1, sp, r2, lsr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, sp, r4, lsl r4 │ │ │ │ - addeq ip, pc, lr, lsl fp @ │ │ │ │ - addseq r0, r0, ip, ror #2 │ │ │ │ + addeq ip, pc, r2, lsr #22 │ │ │ │ + addseq r0, r0, r0, ror r1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl febb3fec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r9], r8 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ cdpeq 1, 1, cr15, cr8, cr13, {0} │ │ │ │ @ instruction: 0x461a4611 │ │ │ │ @@ -71107,16 +71107,16 @@ │ │ │ │ @ instruction: 0xf7c24478 │ │ │ │ blls 1db560 >::_M_default_append(unsigned int)@@Base+0x1fd70> │ │ │ │ @ instruction: 0xf7b9e7e3 │ │ │ │ svclt 0x0000ea74 │ │ │ │ addseq r1, sp, sl, lsr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, sp, sl, lsl r3 │ │ │ │ - addeq ip, pc, r8, ror #20 │ │ │ │ - ldrheq r0, [r0], r0 @ │ │ │ │ + addeq ip, pc, ip, ror #20 │ │ │ │ + ldrheq r0, [r0], r4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 118340 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ pkhbtmi fp, r8, r1, lsl #1 │ │ │ │ @ instruction: 0x469949ba │ │ │ │ @@ -71197,15 +71197,15 @@ │ │ │ │ blmi 1098a88 │ │ │ │ blcc 1b98648 │ │ │ │ vstmdble r9!, {d2-d1} │ │ │ │ strcs r4, [r0], #-1595 @ 0xfffff9c5 │ │ │ │ blvs 98ab0 │ │ │ │ andsle r4, lr, r5, lsr #5 │ │ │ │ eorcs pc, r4, r9, asr r8 @ │ │ │ │ - blvc a1862c │ │ │ │ + blvc a1862c │ │ │ │ blvc ff218ab8 │ │ │ │ blx 498bb0 │ │ │ │ ldmdavs r2!, {r0, r2, r4, r8, sl, ip, lr, pc}^ │ │ │ │ adcsvs pc, r2, #8388608 @ 0x800000 │ │ │ │ blvc 118440 │ │ │ │ ldc 8, cr6, [r2, #104] @ 0x68 │ │ │ │ @ instruction: 0xeeb45b26 │ │ │ │ @@ -71264,21 +71264,21 @@ │ │ │ │ blcs 77cd4 │ │ │ │ ldr sp, [r2, -r6, lsl #24] │ │ │ │ @ instruction: 0xf1089b1a │ │ │ │ strbmi r0, [r3, #-2049] @ 0xfffff7ff │ │ │ │ svcge 0x000df43f │ │ │ │ rscsle r4, r7, r5, asr #10 │ │ │ │ eorcc pc, r8, r9, asr r8 @ │ │ │ │ - blvc a1873c │ │ │ │ + blvc a1873c │ │ │ │ blvc ff218bc4 │ │ │ │ blx 498cbc │ │ │ │ ldmdavs r3!, {r1, r2, r3, r5, r6, r7, r8, sl, ip, lr, pc}^ │ │ │ │ eorne pc, r8, r7, asr r8 @ │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ - blpl a1874c │ │ │ │ + blpl a1874c │ │ │ │ blvc 118558 │ │ │ │ blpl ff258be0 │ │ │ │ blx 498cd8 │ │ │ │ cdp 12, 11, cr13, cr1, cr0, {7} │ │ │ │ vldr d7, [r1, #284] @ 0x11c │ │ │ │ @ instruction: 0xeeb45b28 │ │ │ │ vsqrt.f64 d21, d7 │ │ │ │ @@ -71303,29 +71303,29 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf836f7c2 │ │ │ │ @ instruction: 0xf7b9e6c3 │ │ │ │ svclt 0x0000e8ec │ │ │ │ ... │ │ │ │ addseq r1, sp, ip, lsr #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, pc, ip, asr #19 │ │ │ │ - addseq r0, r0, r4, lsl r0 │ │ │ │ + ldrdeq ip, [pc], r0 │ │ │ │ + addseq r0, r0, r8, lsl r0 │ │ │ │ addseq r1, sp, sl, asr #4 │ │ │ │ - addeq ip, pc, r8, asr r9 @ │ │ │ │ - addeq pc, pc, r0, lsr #31 │ │ │ │ - addeq ip, pc, lr, lsr r9 @ │ │ │ │ - addeq pc, pc, r6, lsl #31 │ │ │ │ - addeq ip, pc, lr, lsl #18 │ │ │ │ - addeq pc, pc, r6, asr pc @ │ │ │ │ - addeq ip, pc, r8, ror r8 @ │ │ │ │ - addeq pc, pc, r0, asr #29 │ │ │ │ - addeq ip, pc, r2, ror r7 @ │ │ │ │ - @ instruction: 0x008ffdba │ │ │ │ - addeq ip, pc, r6, asr r7 @ │ │ │ │ - umulleq pc, pc, lr, sp @ │ │ │ │ + addeq ip, pc, ip, asr r9 @ │ │ │ │ + addeq pc, pc, r4, lsr #31 │ │ │ │ + addeq ip, pc, r2, asr #18 │ │ │ │ + addeq pc, pc, sl, lsl #31 │ │ │ │ + addeq ip, pc, r2, lsl r9 @ │ │ │ │ + addeq pc, pc, sl, asr pc @ │ │ │ │ + addeq ip, pc, ip, ror r8 @ │ │ │ │ + addeq pc, pc, r4, asr #29 │ │ │ │ + addeq ip, pc, r6, ror r7 @ │ │ │ │ + @ instruction: 0x008ffdbe │ │ │ │ + addeq ip, pc, sl, asr r7 @ │ │ │ │ + addeq pc, pc, r2, lsr #27 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [pc], -r5, lsl #1 │ │ │ │ ldrbtcc pc, [pc], pc, asr #32 @ │ │ │ │ @ instruction: 0x46114699 │ │ │ │ @@ -71363,19 +71363,19 @@ │ │ │ │ @ instruction: 0x462922d3 │ │ │ │ ldrbtmi r9, [fp], #-512 @ 0xfffffe00 │ │ │ │ @ instruction: 0xf7bf2210 │ │ │ │ movwcs pc, #2199 @ 0x897 @ │ │ │ │ eorvs r4, fp, r0, lsr #12 │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ svclt 0x000083f0 │ │ │ │ - @ instruction: 0x008fc6b4 │ │ │ │ - strdeq pc, [pc], ip │ │ │ │ - addeq ip, pc, sl, ror r6 @ │ │ │ │ - addeq pc, pc, r2, asr #25 │ │ │ │ - addeq ip, pc, r2, ror r6 @ │ │ │ │ + @ instruction: 0x008fc6b8 │ │ │ │ + addeq pc, pc, r0, lsl #26 │ │ │ │ + addeq ip, pc, lr, ror r6 @ │ │ │ │ + addeq pc, pc, r6, asr #25 │ │ │ │ + addeq ip, pc, r6, ror r6 @ │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @ instruction: 0x405df892 │ │ │ │ addlt r4, r4, sp, lsl r6 │ │ │ │ @ instruction: 0xf0144606 │ │ │ │ @@ -71490,23 +71490,23 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [lr, #772]! @ 0x304 │ │ │ │ stmdbls r3, {r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7c14478 │ │ │ │ blls 15cf54 │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - addeq ip, pc, r8, lsl #12 │ │ │ │ - strdeq ip, [pc], r4 │ │ │ │ - addeq ip, pc, sl, lsr r5 @ │ │ │ │ - @ instruction: 0x008fc4b6 │ │ │ │ - strdeq pc, [pc], lr │ │ │ │ - addeq ip, pc, r0, lsl #9 │ │ │ │ - addeq pc, pc, r8, asr #21 │ │ │ │ - addeq ip, pc, ip, asr r4 @ │ │ │ │ - addeq pc, pc, r4, lsr #21 │ │ │ │ + addeq ip, pc, ip, lsl #12 │ │ │ │ + strdeq ip, [pc], r8 │ │ │ │ + addeq ip, pc, lr, lsr r5 @ │ │ │ │ + @ instruction: 0x008fc4ba │ │ │ │ + addeq pc, pc, r2, lsl #22 │ │ │ │ + addeq ip, pc, r4, lsl #9 │ │ │ │ + addeq pc, pc, ip, asr #21 │ │ │ │ + addeq ip, pc, r0, ror #8 │ │ │ │ + addeq pc, pc, r8, lsr #21 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrmi fp, [r6], -r3, lsl #1 │ │ │ │ bvs fe52ef18 │ │ │ │ @ instruction: 0x46076a52 │ │ │ │ @@ -71574,18 +71574,18 @@ │ │ │ │ ldrbtmi r2, [r8], #-481 @ 0xfffffe1f │ │ │ │ @ instruction: 0xf7c1300c │ │ │ │ stmdami r7, {r0, r2, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ cdp2 7, 1, cr15, cr0, cr1, {6} │ │ │ │ andlt r4, r3, r8, lsr #12 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addeq ip, pc, r6, ror #7 │ │ │ │ - addeq pc, pc, lr, lsr #20 │ │ │ │ - addeq ip, pc, sl, lsl #6 │ │ │ │ - addeq pc, pc, r2, asr r9 @ │ │ │ │ + addeq ip, pc, sl, ror #7 │ │ │ │ + addeq pc, pc, r2, lsr sl @ │ │ │ │ + addeq ip, pc, lr, lsl #6 │ │ │ │ + addeq pc, pc, r6, asr r9 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 298a98 >::_M_default_append(unsigned int)@@Base+0xdd2a8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0028f8cc │ │ │ │ ldrdlt r4, [r5], r5 @ │ │ │ │ @ instruction: 0x46174dd5 │ │ │ │ @@ -71677,15 +71677,15 @@ │ │ │ │ blvc 818dc0 │ │ │ │ blvc ff259210 │ │ │ │ blvs ff259224 │ │ │ │ blx 49931c │ │ │ │ rscshi pc, sl, r0, asr #5 │ │ │ │ tstls sp, sl, lsl #12 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ - blhi a18db0 │ │ │ │ + blhi a18db0 │ │ │ │ bllt a98db4 │ │ │ │ blvc 118bbc │ │ │ │ blhi ff259244 │ │ │ │ blx 49933c │ │ │ │ cdp 12, 11, cr13, cr1, cr6, {0} │ │ │ │ vcmp.f64 d6, d7 │ │ │ │ vsqrt.f64 d27, d6 │ │ │ │ @@ -71705,15 +71705,15 @@ │ │ │ │ vcmpe.f64 d8, d8 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ stmdale r7, {r4, r9, fp, ip, sp, lr, pc} │ │ │ │ bllt ff359288 │ │ │ │ bllt ff25929c │ │ │ │ blx 499394 │ │ │ │ addshi pc, r9, r0, asr #4 │ │ │ │ - blvs a18e34 │ │ │ │ + blvs a18e34 │ │ │ │ blvc 992b4 │ │ │ │ blvs ff2592b0 │ │ │ │ blx 4993a8 │ │ │ │ svcge 0x005ff77f │ │ │ │ @ instruction: 0x46289b11 │ │ │ │ ldrdcs lr, [pc, -sp] │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @@ -72056,52 +72056,52 @@ │ │ │ │ ldrbtmi r4, [r8], #-2090 @ 0xfffff7d6 │ │ │ │ @ instruction: 0xf7c1300c │ │ │ │ stmdami r9!, {r0, r1, r2, r3, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2319 @ 0xfffff6f1 │ │ │ │ blx 131bc50 │ │ │ │ ldrb r9, [lr], -pc, lsl #22 │ │ │ │ b 1bc34 │ │ │ │ - @ instruction: 0x008fbebe │ │ │ │ - addeq pc, pc, r6, lsl #10 │ │ │ │ - addeq fp, pc, r2, lsr #29 │ │ │ │ - addeq pc, pc, sl, ror #9 │ │ │ │ - addeq fp, pc, r4, lsl #29 │ │ │ │ - addeq pc, pc, ip, asr #9 │ │ │ │ - addeq fp, pc, sl, lsr lr @ │ │ │ │ - addeq pc, pc, r2, lsl #9 │ │ │ │ - addeq fp, pc, r6, lsl lr @ │ │ │ │ - addeq pc, pc, lr, asr r4 @ │ │ │ │ - strdeq fp, [pc], r8 │ │ │ │ - addeq pc, pc, r0, asr #8 │ │ │ │ - ldrdeq fp, [pc], r2 │ │ │ │ - addeq pc, pc, sl, lsl r4 @ │ │ │ │ - @ instruction: 0x008fbdb4 │ │ │ │ - strdeq pc, [pc], ip │ │ │ │ - umulleq fp, pc, r6, sp @ │ │ │ │ + addeq fp, pc, r2, asr #29 │ │ │ │ + addeq pc, pc, sl, lsl #10 │ │ │ │ + addeq fp, pc, r6, lsr #29 │ │ │ │ + addeq pc, pc, lr, ror #9 │ │ │ │ + addeq fp, pc, r8, lsl #29 │ │ │ │ + ldrdeq pc, [pc], r0 │ │ │ │ + addeq fp, pc, lr, lsr lr @ │ │ │ │ + addeq pc, pc, r6, lsl #9 │ │ │ │ + addeq fp, pc, sl, lsl lr @ │ │ │ │ + addeq pc, pc, r2, ror #8 │ │ │ │ + strdeq fp, [pc], ip │ │ │ │ + addeq pc, pc, r4, asr #8 │ │ │ │ + ldrdeq fp, [pc], r6 │ │ │ │ + addeq pc, pc, lr, lsl r4 @ │ │ │ │ + @ instruction: 0x008fbdb8 │ │ │ │ + addeq pc, pc, r0, lsl #8 │ │ │ │ + umulleq fp, pc, sl, sp @ │ │ │ │ + addeq pc, pc, r2, ror #7 │ │ │ │ + addeq fp, pc, ip, ror sp @ │ │ │ │ + addeq pc, pc, r4, asr #7 │ │ │ │ + addeq fp, pc, r6, ror sp @ │ │ │ │ + umulleq fp, pc, r6, ip @ │ │ │ │ ldrdeq pc, [pc], lr │ │ │ │ - addeq fp, pc, r8, ror sp @ │ │ │ │ - addeq pc, pc, r0, asr #7 │ │ │ │ - addeq fp, pc, r2, ror sp @ │ │ │ │ - umulleq fp, pc, r2, ip @ │ │ │ │ - ldrdeq pc, [pc], sl │ │ │ │ - addeq fp, pc, r4, ror ip @ │ │ │ │ - @ instruction: 0x008ff2bc │ │ │ │ - addeq fp, pc, r6, asr ip @ │ │ │ │ - umulleq pc, pc, lr, r2 @ │ │ │ │ - addeq fp, pc, r8, lsr ip @ │ │ │ │ - addeq pc, pc, r0, lsl #5 │ │ │ │ - addeq fp, pc, r2, lsl #24 │ │ │ │ - addeq pc, pc, sl, asr #4 │ │ │ │ + addeq fp, pc, r8, ror ip @ │ │ │ │ + addeq pc, pc, r0, asr #5 │ │ │ │ + addeq fp, pc, sl, asr ip @ │ │ │ │ + addeq pc, pc, r2, lsr #5 │ │ │ │ + addeq fp, pc, ip, lsr ip @ │ │ │ │ + addeq pc, pc, r4, lsl #5 │ │ │ │ + addeq fp, pc, r6, lsl #24 │ │ │ │ + addeq pc, pc, lr, asr #4 │ │ │ │ + addeq fp, pc, r8, ror #23 │ │ │ │ + addeq pc, pc, r0, lsr r2 @ │ │ │ │ addeq fp, pc, r4, ror #23 │ │ │ │ - addeq pc, pc, ip, lsr #4 │ │ │ │ - addeq fp, pc, r0, ror #23 │ │ │ │ - addeq fp, pc, r0, lsr #23 │ │ │ │ - addeq pc, pc, r6, ror #3 │ │ │ │ - addeq fp, pc, lr, ror fp @ │ │ │ │ - addeq pc, pc, r6, asr #3 │ │ │ │ + addeq fp, pc, r4, lsr #23 │ │ │ │ + addeq pc, pc, sl, ror #3 │ │ │ │ + addeq fp, pc, r2, lsl #23 │ │ │ │ + addeq pc, pc, sl, asr #3 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r8, pc, lsr #28 │ │ │ │ tstcs r0, pc, lsr #24 │ │ │ │ ldcls 4, cr4, [r0, #-504] @ 0xfffffe08 │ │ │ │ @@ -72149,16 +72149,16 @@ │ │ │ │ @ instruction: 0xf998f7c1 │ │ │ │ movwcs lr, #30646 @ 0x77b6 │ │ │ │ ldr r6, [r3, fp, lsr #32]! │ │ │ │ b 131bd9c │ │ │ │ addseq r0, sp, r8, asr #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, sp, r8, lsr #6 │ │ │ │ - addeq fp, pc, r0, lsr sl @ │ │ │ │ - addeq pc, pc, lr, ror r0 @ │ │ │ │ + addeq fp, pc, r4, lsr sl @ │ │ │ │ + addeq pc, pc, r2, lsl #1 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, ip, r2, asr #24 │ │ │ │ strmi r4, [r5], -pc, lsl #12 │ │ │ │ @ instruction: 0x4691447c │ │ │ │ @@ -72222,22 +72222,22 @@ │ │ │ │ orrsvs pc, sp, r0, asr #12 │ │ │ │ streq pc, [sl, #-111] @ 0xffffff91 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf840f7c1 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7c14478 │ │ │ │ @ instruction: 0xe7ccf8fb │ │ │ │ - @ instruction: 0x008fbab4 │ │ │ │ + @ instruction: 0x008fbab8 │ │ │ │ + addeq fp, pc, ip, asr #19 │ │ │ │ + addeq fp, pc, r8, lsr #18 │ │ │ │ + addeq lr, pc, r0, ror pc @ │ │ │ │ + addeq fp, pc, r4, lsl #18 │ │ │ │ + addeq lr, pc, sl, asr #30 │ │ │ │ + addeq fp, pc, r4, ror #17 │ │ │ │ addeq fp, pc, r8, asr #19 │ │ │ │ - addeq fp, pc, r4, lsr #18 │ │ │ │ - addeq lr, pc, ip, ror #30 │ │ │ │ - addeq fp, pc, r0, lsl #18 │ │ │ │ - addeq lr, pc, r6, asr #30 │ │ │ │ - addeq fp, pc, r0, ror #17 │ │ │ │ - addeq fp, pc, r4, asr #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1194cc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ @ instruction: 0x4615b091 │ │ │ │ smlattcs r1, ip, ip, r4 │ │ │ │ @@ -72245,15 +72245,15 @@ │ │ │ │ bls 802864 │ │ │ │ bls 842834 │ │ │ │ bls 88283c │ │ │ │ bls 8c2844 │ │ │ │ bls 90284c │ │ │ │ bls 982854 │ │ │ │ bls 9c285c │ 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pc, r6, ip @ │ │ │ │ - addeq fp, pc, r4, lsr r6 @ │ │ │ │ - addeq fp, pc, r8, ror #15 │ │ │ │ - addeq fp, pc, r2, lsl r6 @ │ │ │ │ - addeq fp, pc, sl, lsl r7 @ │ │ │ │ - strdeq fp, [pc], r0 │ │ │ │ - ldrdeq fp, [pc], r8 │ │ │ │ - addeq fp, pc, lr, asr #11 │ │ │ │ - addeq fp, pc, r6, lsl #11 │ │ │ │ - addeq fp, pc, lr, lsr #11 │ │ │ │ - strdeq lr, [pc], r6 │ │ │ │ - umulleq fp, pc, r4, r5 @ │ │ │ │ - ldrdeq lr, [pc], ip │ │ │ │ - addeq fp, pc, sl, ror r5 @ │ │ │ │ - strdeq fp, [pc], sl │ │ │ │ - addeq fp, pc, sl, asr r5 @ │ │ │ │ - umulleq fp, pc, sl, r6 @ │ │ │ │ - addeq fp, pc, sl, lsr r5 @ │ │ │ │ - addeq lr, pc, r2, lsl #23 │ │ │ │ - strdeq fp, [pc], r8 │ │ │ │ - addeq fp, pc, r0, lsl r7 @ │ │ │ │ + addeq fp, pc, ip, ror #13 │ │ │ │ + addeq lr, pc, r4, lsr sp @ │ │ │ │ + @ instruction: 0x008fb6ba │ │ │ │ + addeq lr, pc, r2, lsl #26 │ │ │ │ + addeq fp, pc, ip, ror #12 │ │ │ │ + @ instruction: 0x008fecb4 │ │ │ │ + addeq fp, pc, r2, asr r6 @ │ │ │ │ + umulleq lr, pc, sl, ip @ │ │ │ │ + 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{r0, r1, r2, r3, r4, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ andls sp, lr, r6, lsr #1 │ │ │ │ @@ -73579,28 +73579,28 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7bf4478 │ │ │ │ strb pc, [r2, r7, ror #28]! @ │ │ │ │ svc 0x001cf7b6 │ │ │ │ addseq lr, ip, r8, lsl #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq lr, ip, r4, asr lr │ │ │ │ - @ instruction: 0x008fa5b6 │ │ │ │ - addeq sl, pc, lr, lsl r5 @ │ │ │ │ - addeq sl, pc, lr, asr #8 │ │ │ │ - umulleq sp, pc, r6, sl @ │ │ │ │ - addeq sl, pc, sl, lsr #8 │ │ │ │ - addeq sp, pc, r2, ror sl @ │ │ │ │ - addeq sl, pc, ip, lsl #8 │ │ │ │ - addeq sp, pc, r4, asr sl @ │ │ │ │ - strdeq sl, [pc], r2 │ │ │ │ - addeq sp, pc, r8, lsr sl @ │ │ │ │ - ldrdeq sl, [pc], r4 │ │ │ │ - addeq sp, pc, sl, lsl sl @ │ │ │ │ - @ instruction: 0x008fa3ba │ │ │ │ - addeq sp, pc, r0, lsl #20 │ │ │ │ + @ instruction: 0x008fa5ba │ │ │ │ + addeq sl, pc, r2, lsr #10 │ │ │ │ + addeq sl, pc, r2, asr r4 @ │ │ │ │ + umulleq sp, pc, sl, sl @ │ │ │ │ + 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a9aca8 │ │ │ │ blmi ff1db12c │ │ │ │ blx 49b224 │ │ │ │ @@ -73723,15 +73723,15 @@ │ │ │ │ cdp 12, 11, cr13, cr1, cr1, {7} │ │ │ │ vcmp.f64 d7, d7 │ │ │ │ vsqrt.f64 d16, d7 │ │ │ │ strble pc, [r3, #2576]! @ 0xa10 @ │ │ │ │ @ instruction: 0xf8539b17 │ │ │ │ @ instruction: 0xf10b302b │ │ │ │ ldrbmi r0, [r8, #2817] @ 0xb01 │ │ │ │ - blvs a1adb4 │ │ │ │ + blvs a1adb4 │ │ │ │ blvc 21b16c >::_M_default_append(unsigned int)@@Base+0x5f97c> │ │ │ │ blhi 25b050 >::_M_default_append(unsigned int)@@Base+0x9f860> │ │ │ │ @ instruction: 0xeeb0dada │ │ │ │ @ instruction: 0xf108bbc8 │ │ │ │ vldr s0, [pc, #4] @ 5f780 │ │ │ │ ldrmi sl, [sl, #2930]! @ 0xb72 │ │ │ │ orrshi pc, r4, r0, lsl #5 │ │ │ │ @@ -73846,15 +73846,15 @@ │ │ │ │ svclt 0x0008465e │ │ │ │ stmdbeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ bic sp, ip, r1, lsl r0 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq lr, ip, sl, asr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, pc, sl, lsl r3 @ │ │ │ │ + addeq sl, pc, lr, lsl r3 @ │ │ │ │ stmdbeq r1, {r0, r3, r8, ip, sp, lr, pc} │ │ │ │ vmls.f d20, d16, d0[2] │ │ │ │ blls 63fd74 │ │ │ │ bls 6b11e8 │ │ │ │ eorne pc, r9, r3, asr r8 @ │ │ │ │ @ instruction: 0xf7faab1c │ │ │ │ stmdacs r1, {r0, r3, r4, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ @@ -74117,33 +74117,33 @@ │ │ │ │ vmov.f64 d1, d8 │ │ │ │ strtmi r0, [r0], -r9, asr #22 │ │ │ │ @ instruction: 0xf19ca91a │ │ │ │ strmi pc, [r0], r5, ror #15 │ │ │ │ eorsle r2, r0, r1, lsl #16 │ │ │ │ svclt 0x0000e08a │ │ │ │ ... │ │ │ │ - addeq r9, pc, r8, lsr pc @ │ │ │ │ - addeq sp, pc, lr, ror r5 @ │ │ │ │ - addeq r9, pc, r8, lsl #30 │ │ │ │ + addeq r9, pc, ip, lsr pc @ │ │ │ │ + addeq sp, pc, r2, lsl #11 │ │ │ │ + addeq r9, pc, ip, lsl #30 │ │ │ │ addseq lr, ip, sl, asr r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, pc, r6, lsl #29 │ │ │ │ - addeq sp, pc, lr, asr #9 │ │ │ │ - addeq r9, pc, r6, lsr lr @ │ │ │ │ - addeq sp, pc, lr, ror r4 @ │ │ │ │ - ldrdeq sl, [pc], r4 │ │ │ │ - addeq r9, pc, lr, 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umulleq r9, pc, r8, sl @ │ │ │ │ + addeq r9, pc, r2, lsr #30 │ │ │ │ + addeq r9, pc, sl, ror #20 │ │ │ │ + strheq sp, [pc], r2 │ │ │ │ + addeq r9, pc, ip, asr #20 │ │ │ │ + umulleq sp, pc, r4, r0 @ │ │ │ │ + addeq r9, pc, r6, lsl sl @ │ │ │ │ + addeq sp, pc, lr, asr r0 @ │ │ │ │ + addeq r9, pc, r6, ror #19 │ │ │ │ + addeq sp, pc, lr, lsr #32 │ │ │ │ + @ instruction: 0x008f99ba │ │ │ │ + addeq sp, pc, r2 │ │ │ │ + addeq r9, pc, r0, lsr #19 │ │ │ │ + addeq ip, pc, r6, ror #31 │ │ │ │ + addeq r9, pc, r6, asr r9 @ │ │ │ │ + umulleq ip, pc, ip, pc @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 29b494 >::_M_default_append(unsigned int)@@Base+0xdfca4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ @ instruction: 0x460fb09f │ │ │ │ andls r4, r6, lr, lsl r6 │ │ │ │ @@ -74333,27 +74333,27 @@ │ │ │ │ @ instruction: 0xf00045a1 │ │ │ │ @ instruction: 0xf855808d │ │ │ │ @ instruction: 0xf8561f04 │ │ │ │ ldc 15, cr2, [r1, #16] │ │ │ │ @ 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│ │ bls 2b214c │ │ │ │ andcs r9, r0, #268435456 @ 0x10000000 │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ @@ -74731,16 +74731,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [lr], {190} @ 0xbe │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7be4478 │ │ │ │ blls 15fc94 │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - umulleq r9, pc, ip, r1 @ │ │ │ │ - addeq ip, pc, r4, ror #15 │ │ │ │ + addeq r9, pc, r0, lsr #3 │ │ │ │ + addeq ip, pc, r8, ror #15 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl febb7948 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ bls 2721a4 >::_M_default_append(unsigned int)@@Base+0xb69b4> │ │ │ │ andcs r9, r0, #268435456 @ 0x10000000 │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ @@ -74753,16 +74753,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [r2], #-760 @ 0xfffffd08 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7be4478 │ │ │ │ blls 15fc3c │ │ │ │ andlt r4, r5, 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0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ stmiavs r8, {r0, r2, r9, sl, lr}^ │ │ │ │ @@ -74812,16 +74812,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fff9e762 │ │ │ │ stmdbls r2, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7be4478 │ │ │ │ blls 11fb50 │ │ │ │ andlt r4, r7, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addeq r9, pc, r8, asr r0 @ │ │ │ │ - addeq ip, pc, r0, lsr #13 │ │ │ │ + addeq r9, pc, ip, asr r0 @ │ │ │ │ + addeq ip, pc, r4, lsr #13 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb7a8c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r0, ror #31 │ │ │ │ stmiavs r8, {r0, r2, r9, sl, lr}^ │ │ │ │ andls r4, r3, #28, 12 @ 0x1c00000 │ │ │ │ @ instruction: 0xf06d9102 │ │ │ │ @@ -74837,16 +74837,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff31e7c6 │ │ │ │ stmdbls r2, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7be4478 │ │ │ │ blls 11faec │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - strdeq r8, [pc], r4 │ │ │ │ - addeq ip, pc, ip, lsr r6 @ │ │ │ │ + strdeq r8, [pc], r8 @ │ │ │ │ + addeq ip, pc, r0, asr #12 │ │ │ │ ldmvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ bvs 167ad20 │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ bvs ff67ad30 │ │ │ │ @@ -75018,26 +75018,26 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 189ea98 │ │ │ │ strtmi r4, [r9], -pc, lsl #16 │ │ │ │ @ instruction: 0xf7be4478 │ │ │ │ @ instruction: 0x4628fb1b │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addeq r9, pc, r0, asr #7 │ │ │ │ - @ instruction: 0x008f93be │ │ │ │ - addeq r9, pc, r6, ror #5 │ │ │ │ - addeq ip, pc, lr, lsl r4 @ │ │ │ │ - addeq r9, pc, lr, asr #5 │ │ │ │ - addeq ip, pc, r6, lsl #8 │ │ │ │ - addeq r9, pc, lr, lsr #5 │ │ │ │ - addeq ip, pc, r6, ror #7 │ │ │ │ - umulleq r9, pc, ip, r2 @ │ │ │ │ - addeq r9, pc, r8, lsl #5 │ │ │ │ - addeq r9, pc, r0, lsr r2 @ │ │ │ │ - addeq ip, pc, r8, ror #6 │ │ │ │ + addeq r9, pc, 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instruction: 0x008f91be │ │ │ │ + strdeq ip, [pc], r6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febb7e38 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 624bc0 │ │ │ │ blmi 64ce58 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -75078,15 +75078,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7b5bd30 │ │ │ │ svclt 0x0000eb5c │ │ │ │ addseq sp, ip, r6, lsl #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, pc, lr, ror r1 @ │ │ │ │ + addeq r9, pc, r2, lsl #3 │ │ │ │ addseq sp, ip, ip, asr #9 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 11c16c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi ff172520 │ │ │ │ @@ -75283,43 +75283,43 @@ │ │ │ │ @ instruction: 0xf7b5e6f0 │ │ │ │ svclt 0x0000e9c8 │ │ │ │ andeq r0, r0, r0 │ │ │ │ cdpcc 0, 11, cr0, cr0, cr0, {0} │ │ │ │ ... │ │ │ │ addseq sp, ip, r4, lsl #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, pc, r0, lsr r1 @ │ │ │ │ - addeq r9, pc, sl, lsl #2 │ │ │ │ - strdeq r9, [pc], r0 │ │ │ │ - addeq r9, pc, r4, asr r0 @ │ │ │ │ - addeq ip, pc, ip, lsl #3 │ │ │ │ - addeq r9, pc, sl, lsr r0 @ │ │ │ │ - addeq ip, pc, r2, ror r1 @ │ │ │ │ + addeq r9, pc, r4, lsr r1 @ │ │ │ │ + addeq r9, pc, lr, lsl #2 │ │ │ │ + strdeq r9, [pc], r4 │ │ │ │ + addeq r9, pc, r8, asr r0 @ │ │ │ │ + umulleq ip, pc, r0, r1 @ │ │ │ │ + addeq r9, pc, lr, lsr r0 @ │ │ │ │ + addeq ip, pc, r6, ror r1 @ │ │ │ │ addseq sp, ip, r8, lsr #7 │ │ │ │ - ldrdeq r8, [pc], r8 @ │ │ │ │ - addeq ip, pc, r0, lsl r1 @ │ │ │ │ - @ instruction: 0x008f8fbe │ │ │ │ - strdeq ip, [pc], r6 │ │ │ │ - addeq r8, pc, r0, lsr #31 │ │ │ │ - addeq r8, pc, r0, asr #31 │ │ │ │ + ldrdeq r8, [pc], ip │ │ │ │ + addeq ip, pc, r4, lsl r1 @ │ │ │ │ + addeq r8, pc, r2, asr #31 │ │ │ │ + strdeq ip, [pc], sl │ │ │ │ + addeq r8, pc, r4, lsr #31 │ │ │ │ + addeq r8, pc, r4, asr #31 │ │ │ │ + umulleq r8, pc, r4, pc @ │ │ │ │ umulleq r8, pc, r0, pc @ │ │ │ │ - addeq r8, pc, ip, lsl #31 │ │ │ │ - strdeq r8, [pc], sl │ │ │ │ - addeq ip, pc, r2, lsr r0 @ │ │ │ │ - addeq r8, pc, r0, ror #29 │ │ │ │ - addeq ip, pc, r8, lsl r0 @ │ │ │ │ - addeq r8, pc, r0, asr pc @ │ │ │ │ - @ instruction: 0x008f8eb2 │ │ │ │ - addeq fp, pc, sl, ror #31 │ │ │ │ - umulleq r8, pc, r8, lr @ │ │ │ │ - ldrdeq fp, [pc], r0 │ │ │ │ - addeq r8, pc, lr, ror lr @ │ │ │ │ - @ instruction: 0x008fbfb6 │ │ │ │ - addeq r8, pc, lr, lsl lr @ │ │ │ │ - addeq fp, pc, r6, asr pc @ │ │ │ │ + strdeq r8, [pc], lr │ │ │ │ + addeq ip, pc, r6, lsr r0 @ │ │ │ │ + addeq r8, pc, r4, ror #29 │ │ │ │ + addeq ip, pc, ip, lsl r0 @ │ │ │ │ + addeq r8, pc, r4, asr pc @ │ │ │ │ + @ instruction: 0x008f8eb6 │ │ │ │ + addeq fp, pc, lr, ror #31 │ │ │ │ + umulleq r8, pc, ip, lr @ │ │ │ │ + ldrdeq fp, [pc], r4 │ │ │ │ + addeq r8, pc, r2, lsl #29 │ │ │ │ + @ instruction: 0x008fbfba │ │ │ │ + addeq r8, pc, r2, lsr #28 │ │ │ │ + addeq fp, pc, sl, asr pc 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0xfffff827 │ │ │ │ - @ instruction: 0x00948ed6 │ │ │ │ - addeq r8, pc, r8, lsr #25 │ │ │ │ - addeq r8, pc, r4, ror #23 │ │ │ │ - addeq fp, pc, ip, lsl sp @ │ │ │ │ + @ instruction: 0x00948eda │ │ │ │ + addeq r8, pc, ip, lsr #25 │ │ │ │ + addeq r8, pc, r8, ror #23 │ │ │ │ + addeq fp, pc, r0, lsr #26 │ │ │ │ addseq ip, ip, r2, asr pc │ │ │ │ - addeq r8, pc, ip, lsl #23 │ │ │ │ - addeq fp, pc, r4, asr #25 │ │ │ │ - strdeq r8, [pc], r6 │ │ │ │ - addeq r8, pc, r6, asr #22 │ │ │ │ - addeq fp, pc, lr, ror ip @ │ │ │ │ - addeq r8, pc, ip, lsr #22 │ │ │ │ - addeq fp, pc, r2, ror #24 │ │ │ │ - addeq r8, pc, lr, lsl #22 │ │ │ │ - addeq fp, pc, r4, asr #24 │ │ │ │ - strdeq r8, [pc], r4 │ │ │ │ - addeq fp, pc, sl, lsr #24 │ │ │ │ + umulleq r8, pc, r0, fp @ │ │ │ │ + addeq fp, pc, r8, asr #25 │ │ │ │ + strdeq r8, [pc], sl │ │ │ │ + addeq r8, pc, sl, asr #22 │ │ │ │ + addeq fp, pc, r2, lsl #25 │ │ │ │ + addeq r8, pc, r0, lsr fp @ │ │ │ │ + addeq fp, pc, r6, ror #24 │ │ │ │ + addeq r8, pc, r2, lsl fp @ │ │ │ │ + addeq fp, pc, r8, asr #24 │ │ │ │ + strdeq r8, [pc], r8 @ │ │ │ │ + addeq fp, pc, lr, lsr #24 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ pkhbtmi fp, r8, r8, lsl #1 │ │ │ │ @ instruction: 0x461649b2 │ │ │ │ andcs sl, r1, #22528 @ 0x5800 │ │ │ │ @@ -75690,49 +75690,49 @@ │ │ │ │ ldrb pc, [r1], r1, ror #27 @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addseq ip, ip, r0, ror #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, ip, r4, lsl #27 │ │ │ │ - addeq r8, pc, ip, ror sl @ │ │ │ │ - @ instruction: 0x008f89be │ │ │ │ - strdeq fp, [pc], r6 │ │ │ │ + addeq r8, pc, r0, lsl #21 │ │ │ │ + addeq r8, pc, r2, asr #19 │ │ │ │ + strdeq fp, [pc], sl │ │ │ │ + addeq r8, pc, r6, lsr #19 │ │ │ │ + ldrdeq fp, [pc], lr │ │ │ │ + addeq r8, pc, ip, lsl #19 │ │ │ │ + addeq fp, pc, r4, asr #21 │ │ │ │ + addeq r8, pc, r2, ror r9 @ │ │ │ │ + addeq fp, pc, sl, lsr #21 │ │ │ │ + addeq r8, pc, r6, lsl sl @ │ │ │ │ + addeq r8, pc, r6, lsl sl @ │ │ │ │ + addeq r8, pc, r0, lsr r9 @ │ │ │ │ + addeq fp, pc, r8, ror #20 │ │ │ │ + addeq r8, pc, r6, lsl r9 @ │ │ │ │ + addeq fp, pc, lr, asr #20 │ │ │ │ + ldrdeq r8, [pc], lr │ │ │ │ + addeq r8, pc, r8, ror #17 │ │ │ │ + addeq fp, pc, r0, lsr #20 │ │ │ │ + @ instruction: 0x008f89ba │ │ │ │ + @ instruction: 0x008f88bc │ │ │ │ + strdeq fp, [pc], r4 │ │ │ │ addeq r8, pc, r2, lsr #19 │ │ │ │ - ldrdeq fp, [pc], sl │ │ │ │ - addeq r8, pc, r8, lsl #19 │ │ │ │ - addeq fp, pc, r0, asr #21 │ │ │ │ - addeq r8, pc, lr, ror #18 │ │ │ │ - addeq fp, pc, r6, lsr #21 │ │ │ │ - addeq r8, pc, r2, lsl sl @ │ │ │ │ - addeq r8, pc, r2, lsl sl @ │ │ │ │ + umulleq r8, pc, r0, r8 @ │ │ │ │ + addeq fp, pc, r8, asr #19 │ │ │ │ + addeq r8, pc, r6, ror #16 │ │ │ │ + umulleq fp, pc, lr, r9 @ │ │ │ │ + addeq r8, pc, r0, ror #18 │ │ │ │ + addeq r8, pc, r8, lsr r8 @ │ │ │ │ + addeq fp, pc, r0, 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@ instruction: 0xf708f1af │ │ │ │ blls 5bf070 │ │ │ │ stmdage r5!, {r0, r9, sl, lr} │ │ │ │ @ instruction: 0xf105441a │ │ │ │ stmdacs r1, {r0, r2, r3, r4, r5, r8, r9, ip, sp, lr, pc} │ │ │ │ movwhi pc, #61504 @ 0xf040 @ │ │ │ │ - blge a0b934 │ │ │ │ + blge a0b934 │ │ │ │ @ instruction: 0x46389918 │ │ │ │ ldrdgt pc, [r0], -r7 │ │ │ │ ldmib sp, {r1, r8, r9, ip, pc}^ │ │ │ │ @ instruction: 0xf8503224 │ │ │ │ andls r7, lr, r4, lsl #30 │ │ │ │ bl fea49d64 │ │ │ │ strls r0, [r1, -ip, lsl #14] │ │ │ │ addeq lr, ip, r0, lsl #22 │ │ │ │ strtmi r9, [r0], -r0 │ │ │ │ @ instruction: 0xf97ef7ff │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ - blls a048c8 │ │ │ │ + blls a048c8 │ │ │ │ stmdavs r7!, {r0, r1, r3, r8, r9, ip, sp, pc}^ │ │ │ │ @ instruction: 0xb094f8dd │ │ │ │ @ instruction: 0xf1c74638 │ │ │ │ stmdacs r1, {r0, r2, r3, r4, r6, r7, r8, r9, ip, sp, lr, pc} │ │ │ │ strmi sp, [r7], -lr, rrx │ │ │ │ vst2.32 {d20-d21}, [pc :64], lr │ │ │ │ ldrbtmi r7, [r8], #-424 @ 0xfffffe58 │ │ │ │ @@ -78308,61 +78308,61 @@ │ │ │ │ ldrbtmi r6, [r8], #-349 @ 0xfffffea3 │ │ │ │ @ instruction: 0xf7bb300c │ │ │ │ ldmdami r3!, {r0, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ @ instruction: 0xf95cf7bb │ │ │ │ svclt 0x0000e503 │ │ │ │ ... │ │ │ │ - addeq r6, pc, sl, ror #11 │ │ │ │ - umulleq r6, pc, r4, r5 @ │ │ │ │ - addeq r6, pc, sl, lsr #9 │ │ │ │ - addeq r9, pc, r0, ror #11 │ │ │ │ - addeq r6, pc, lr, lsl #9 │ │ │ │ - addeq r9, pc, r4, asr #11 │ │ │ │ - addeq r6, pc, lr, ror #8 │ │ │ │ - addeq r9, pc, r4, lsr #11 │ │ │ │ - addeq r6, pc, r0, asr r4 @ │ │ │ │ - addeq r9, pc, r6, lsl #11 │ │ │ │ - addeq r6, pc, r2, lsr r4 @ │ │ │ │ - addeq r9, pc, r8, ror #10 │ │ │ │ - addeq r6, pc, r4, lsl r4 @ │ │ │ │ - addeq r9, pc, sl, asr #10 │ │ │ │ - addeq r6, pc, r4, ror #7 │ │ │ │ - addeq r9, pc, sl, lsl r5 @ │ │ │ │ - addeq r6, pc, r6, asr #7 │ │ │ │ - strdeq r9, [pc], ip │ │ │ │ - addeq r6, pc, r4, lsr #6 │ │ │ │ - addeq r9, pc, sl, asr r4 @ │ │ │ │ - strdeq r6, [pc], r4 │ │ │ │ - addeq r9, pc, sl, lsr #8 │ │ │ │ - addeq r6, pc, ip, ror #5 │ │ │ │ - addeq r6, pc, lr, ror r2 @ │ │ │ │ - @ instruction: 0x008f93b4 │ │ │ │ - addeq r6, pc, lr, asr r2 @ │ │ │ │ - umulleq r9, pc, r2, r3 @ │ │ │ │ - addeq r6, pc, sl, lsr r2 @ │ │ │ │ - addeq r9, pc, lr, ror #6 │ │ │ │ - addeq r6, pc, ip, lsl r2 @ │ │ │ │ - addeq r9, pc, r2, asr r3 @ │ │ │ │ - addeq r6, pc, r2, lsl #4 │ │ │ │ - addeq r9, pc, r8, lsr r3 @ │ │ │ │ - addeq r6, pc, lr, asr #3 │ │ │ │ - addeq r6, pc, r2, lsl #1 │ │ │ │ - @ instruction: 0x008f91ba │ │ │ │ - addeq r6, pc, sl, rrx │ │ │ │ - addeq r9, pc, r2, lsr #3 │ │ │ │ - addeq r6, pc, r6, asr r1 @ │ │ │ │ - addeq r5, pc, r2, asr #31 │ │ │ │ - strdeq r9, [pc], sl │ │ │ │ - umulleq r5, pc, r2, pc @ │ │ │ │ - addeq r9, pc, sl, asr #1 │ │ │ │ - addeq r5, pc, lr, asr #29 │ │ │ │ - addeq r9, pc, r6 │ │ │ │ - @ instruction: 0x008f5eb2 │ │ │ │ - addeq r8, pc, sl, ror #31 │ │ │ │ + addeq r6, pc, lr, ror #11 │ │ │ │ + umulleq r6, pc, r8, r5 @ │ │ │ │ + addeq r6, pc, lr, lsr #9 │ │ │ │ + addeq r9, pc, r4, ror #11 │ │ │ │ + umulleq r6, pc, r2, r4 @ │ │ │ │ + addeq r9, pc, r8, asr #11 │ │ │ │ + addeq r6, pc, r2, ror r4 @ │ │ │ │ + addeq r9, pc, r8, lsr #11 │ │ │ │ + addeq r6, pc, r4, asr r4 @ │ │ │ │ + addeq r9, pc, sl, lsl #11 │ │ │ │ + addeq r6, pc, r6, lsr r4 @ │ │ │ │ + addeq r9, pc, ip, ror #10 │ │ │ │ + addeq r6, pc, r8, lsl r4 @ │ │ │ │ + addeq r9, pc, lr, asr #10 │ │ │ │ + addeq r6, pc, r8, ror #7 │ │ │ │ + addeq r9, pc, lr, lsl r5 @ │ │ │ │ + addeq r6, pc, sl, asr #7 │ │ │ │ + addeq r9, pc, r0, lsl #10 │ │ │ │ + addeq r6, pc, r8, lsr #6 │ │ │ │ + addeq r9, pc, lr, asr r4 @ │ │ │ │ + strdeq r6, [pc], r8 │ │ │ │ + addeq r9, pc, lr, lsr #8 │ │ │ │ + strdeq r6, [pc], r0 │ │ │ │ + addeq r6, pc, r2, lsl #5 │ │ │ │ + @ instruction: 0x008f93b8 │ │ │ │ + addeq r6, pc, r2, ror #4 │ │ │ │ + umulleq r9, pc, r6, r3 @ │ │ │ │ + addeq r6, pc, lr, lsr r2 @ │ │ │ │ + addeq r9, pc, r2, ror r3 @ │ │ │ │ + addeq r6, pc, r0, lsr #4 │ │ │ │ + addeq r9, pc, r6, asr r3 @ │ │ │ │ + addeq r6, pc, r6, lsl #4 │ │ │ │ + addeq r9, pc, ip, lsr r3 @ │ │ │ │ + ldrdeq r6, [pc], r2 │ │ │ │ + addeq r6, pc, r6, lsl #1 │ │ │ │ + @ instruction: 0x008f91be │ │ │ │ + addeq r6, pc, lr, rrx │ │ │ │ + addeq r9, pc, r6, lsr #3 │ │ │ │ + addeq r6, pc, sl, asr r1 @ │ │ │ │ + addeq r5, pc, r6, asr #31 │ │ │ │ + strdeq r9, [pc], lr │ │ │ │ + umulleq r5, pc, r6, pc @ │ │ │ │ + addeq r9, pc, lr, asr #1 │ │ │ │ + ldrdeq r5, [pc], r2 │ │ │ │ + addeq r9, pc, sl │ │ │ │ + @ instruction: 0x008f5eb6 │ │ │ │ + addeq r8, pc, lr, ror #31 │ │ │ │ stc 6, cr4, [sp, #352] @ 0x160 │ │ │ │ @ instruction: 0xf1ba6b0c │ │ │ │ ldc 2, cr15, [sp, #356] @ 0x164 │ │ │ │ stmdacs r1, {r2, r3, r8, r9, fp, sp, lr} │ │ │ │ blge 961100 │ │ │ │ ldmmi sl, {r0, r1, r2, r9, sl, lr}^ │ │ │ │ mvnsmi pc, r0, asr #4 │ │ │ │ @@ -78579,48 +78579,48 @@ │ │ │ │ ldrtmi r4, [r9], -r6, lsr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 4, pc, cr0, cr10, {5} @ │ │ │ │ @ instruction: 0xf04f4824 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff3af7ba │ │ │ │ svclt 0x0000e7ee │ │ │ │ - @ instruction: 0x008f5dbc │ │ │ │ - strdeq r8, [pc], r4 │ │ │ │ - addeq r5, pc, r4, lsl #27 │ │ │ │ - @ instruction: 0x008f8ebc │ │ │ │ - addeq r5, pc, sl, asr #26 │ │ │ │ - addeq r8, pc, r2, lsl #29 │ │ │ │ - addeq r5, pc, r4, lsr #24 │ │ │ │ - addeq r8, pc, sl, asr sp @ │ │ │ │ - addeq r5, pc, r4, lsl #24 │ │ │ │ - addeq r8, pc, sl, lsr sp @ │ │ │ │ - addeq r5, pc, r6, ror #23 │ │ │ │ - addeq r8, pc, lr, lsl sp @ │ │ │ │ - addeq r5, pc, r6, asr #23 │ │ │ │ - strdeq r8, [pc], lr │ │ │ │ - addeq r5, pc, ip, lsl #23 │ │ │ │ - addeq r8, pc, r4, asr #25 │ │ │ │ - addeq r5, pc, r0, ror #22 │ │ │ │ - umulleq r8, pc, r8, ip @ │ │ │ │ - addeq r5, pc, r4, asr #22 │ │ │ │ - addeq r8, pc, ip, ror ip @ │ │ │ │ - addeq r5, pc, ip, lsr #22 │ │ │ │ - addeq r8, pc, r4, ror #24 │ │ │ │ - addeq r5, pc, ip, lsl #22 │ │ │ │ - strdeq r5, [pc], r2 │ │ │ │ - addeq r5, pc, r6, ror #21 │ │ │ │ - addeq r8, pc, lr, lsl ip @ │ │ │ │ - addeq r5, pc, r8, asr #21 │ │ │ │ - addeq r8, pc, r0, lsl #24 │ │ │ │ - addeq r5, pc, sl, lsr #21 │ │ │ │ - addeq r8, pc, r2, ror #23 │ │ │ │ - umulleq r5, pc, r0, sl @ │ │ │ │ - addeq r8, pc, r6, asr #23 │ │ │ │ - addeq r5, pc, r0, ror sl @ │ │ │ │ - addeq r8, pc, r6, lsr #23 │ │ │ │ + addeq r5, pc, r0, asr #27 │ │ │ │ + strdeq r8, [pc], r8 @ │ │ │ │ + addeq r5, pc, r8, lsl #27 │ │ │ │ + addeq r8, pc, r0, asr #29 │ │ │ │ + addeq r5, pc, lr, asr #26 │ │ │ │ + addeq r8, pc, r6, lsl #29 │ │ │ │ + addeq r5, pc, r8, lsr #24 │ │ │ │ + addeq r8, pc, lr, asr sp @ │ │ │ │ + addeq r5, pc, r8, lsl #24 │ │ │ │ + addeq r8, pc, lr, lsr sp @ │ │ │ │ + addeq r5, pc, sl, ror #23 │ │ │ │ + addeq r8, pc, r2, lsr #26 │ │ │ │ + addeq r5, pc, sl, asr #23 │ │ │ │ + addeq r8, pc, r2, lsl #26 │ │ │ │ + umulleq r5, pc, r0, fp @ │ │ │ │ + addeq r8, pc, r8, asr #25 │ │ │ │ + addeq r5, pc, r4, ror #22 │ │ │ │ + umulleq r8, pc, ip, ip @ │ │ │ │ + addeq r5, pc, r8, asr #22 │ │ │ │ + addeq r8, pc, r0, lsl #25 │ │ │ │ + addeq r5, pc, r0, lsr fp @ │ │ │ │ + addeq r8, pc, r8, ror #24 │ │ │ │ + addeq r5, pc, r0, lsl fp @ │ │ │ │ + strdeq r5, [pc], r6 │ │ │ │ + addeq r5, pc, sl, ror #21 │ │ │ │ + addeq r8, pc, r2, lsr #24 │ │ │ │ + addeq r5, pc, ip, asr #21 │ │ │ │ + addeq r8, pc, r4, lsl #24 │ │ │ │ + addeq r5, pc, lr, lsr #21 │ │ │ │ + addeq r8, pc, r6, ror #23 │ │ │ │ + umulleq r5, pc, r4, sl @ │ │ │ │ + addeq r8, pc, sl, asr #23 │ │ │ │ + addeq r5, pc, r4, ror sl @ │ │ │ │ + addeq r8, pc, sl, lsr #23 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrcs pc, [r8], #2271 @ 0x8df │ │ │ │ @ instruction: 0xf8dfb08c │ │ │ │ @ instruction: 0x46073498 │ │ │ │ @@ -78913,77 +78913,77 @@ │ │ │ │ rsbmi r0, r9, r0 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ andeq r0, r0, r0 │ │ │ │ smlawbmi lr, r0, r4, r8 │ │ │ │ addseq r9, ip, r8, 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│ @ instruction: 0xffffc47d │ │ │ │ andeq r0, r0, sp, lsr r4 │ │ │ │ - addeq r5, pc, lr, asr #16 │ │ │ │ - addeq r8, pc, r6, lsl #19 │ │ │ │ - addeq r5, pc, r4, lsr r8 @ │ │ │ │ - addeq r8, pc, ip, ror #18 │ │ │ │ + addeq r5, pc, r2, asr r8 @ │ │ │ │ + addeq r8, pc, sl, lsl #19 │ │ │ │ + addeq r5, pc, r8, lsr r8 @ │ │ │ │ + addeq r8, pc, r0, ror r9 @ │ │ │ │ @ instruction: 0xffffc633 │ │ │ │ - addeq r5, pc, r8, lsl #16 │ │ │ │ - addeq r8, pc, r0, asr #18 │ │ │ │ - addeq r5, pc, lr, lsr #20 │ │ │ │ - umulleq r5, pc, r0, sl @ │ │ │ │ - addeq r5, pc, r6, asr #15 │ │ │ │ - strdeq r8, [pc], lr │ │ │ │ - addeq r5, pc, r8, lsr #15 │ │ │ │ - ldrdeq r8, [pc], lr │ │ │ │ - addeq r5, pc, r8, asr sl @ │ │ │ │ - @ instruction: 0x008f5ab6 │ │ │ │ - addeq r5, pc, r2, ror #14 │ │ │ │ - umulleq r8, pc, sl, r8 @ │ │ │ │ - umulleq r5, pc, r2, sl @ │ │ │ │ - addeq r5, pc, r0, lsl #18 │ │ │ │ - addeq r5, pc, sl, lsl r7 @ │ │ │ │ - addeq r8, pc, r2, asr r8 @ │ │ │ │ - @ instruction: 0x008f5abc │ │ │ │ - addeq r5, pc, lr, lsl fp @ │ │ │ │ - ldrdeq r5, [pc], r6 │ │ │ │ - addeq r8, pc, lr, lsl #16 │ │ │ │ - addeq r5, pc, r4, lsr fp @ │ │ │ │ - addeq r5, pc, r2, ror #21 │ │ │ │ - addeq r5, pc, lr, ror r6 @ │ │ │ │ - @ instruction: 0x008f87b6 │ │ │ │ - addeq r5, pc, r8, lsl fp @ │ │ │ │ - addeq r5, pc, r2, asr fp @ │ │ │ │ - addeq r5, pc, r6, lsr r6 @ │ │ │ │ - addeq r8, pc, lr, ror #14 │ │ │ │ - addeq r5, pc, ip, lsr fp @ │ │ │ │ - addeq r5, pc, r6, ror fp @ │ │ │ │ - strdeq r5, [pc], r2 │ │ │ │ - addeq r8, pc, sl, lsr #14 │ │ │ │ - addeq r5, pc, ip, asr fp @ │ │ │ │ - umulleq r5, pc, sl, fp @ │ │ │ │ - addeq r5, pc, lr, lsr #11 │ │ │ │ - addeq r8, pc, r6, ror #13 │ │ │ │ - addeq r5, pc, lr, ror fp @ │ │ │ │ - ldrdeq r5, [pc], ip │ │ │ │ - addeq r5, pc, r8, ror #10 │ │ │ │ - addeq r8, pc, r0, lsr #13 │ │ │ │ + addeq r5, pc, ip, lsl #16 │ │ │ │ + addeq r8, pc, r4, asr #18 │ │ │ │ + addeq r5, pc, r2, lsr sl @ │ │ │ │ + umulleq r5, pc, r4, sl @ │ │ │ │ + addeq r5, pc, sl, asr #15 │ │ │ │ + addeq r8, pc, r2, lsl #18 │ │ │ │ + addeq r5, pc, ip, lsr #15 │ │ │ │ + addeq r8, pc, r2, ror #17 │ │ │ │ + addeq r5, pc, ip, asr sl @ │ │ │ │ + @ instruction: 0x008f5aba │ │ │ │ + addeq r5, pc, r6, ror #14 │ │ │ │ + umulleq r8, pc, lr, r8 @ │ │ │ │ + umulleq r5, pc, r6, sl @ │ │ │ │ + addeq r5, pc, r4, lsl #18 │ │ │ │ + addeq r5, pc, lr, lsl r7 @ │ │ │ │ + addeq r8, pc, r6, asr r8 @ │ │ │ │ + addeq r5, pc, r0, asr #21 │ │ │ │ + addeq r5, pc, r2, lsr #22 │ │ │ │ + ldrdeq r5, [pc], sl │ │ │ │ + addeq r8, pc, r2, lsl r8 @ │ │ │ │ + addeq r5, pc, r8, lsr fp @ │ │ │ │ + addeq r5, pc, r6, ror #21 │ │ │ │ + addeq r5, pc, r2, lsl #13 │ │ │ │ + @ instruction: 0x008f87ba │ │ │ │ + addeq r5, pc, ip, lsl fp @ │ │ │ │ + addeq r5, pc, r6, asr fp @ │ │ │ │ + addeq r5, pc, sl, lsr r6 @ │ │ │ │ + addeq r8, pc, r2, ror r7 @ │ │ │ │ + addeq r5, pc, r0, asr #22 │ │ │ │ + addeq r5, pc, sl, ror fp @ │ │ │ │ + strdeq r5, [pc], r6 │ │ │ │ + addeq r8, pc, lr, lsr #14 │ │ │ │ + addeq r5, pc, r0, ror #22 │ │ │ │ + umulleq r5, pc, lr, fp @ │ │ │ │ + @ instruction: 0x008f55b2 │ │ │ │ + addeq r8, pc, sl, ror #13 │ │ │ │ + addeq r5, pc, r2, lsl #23 │ │ │ │ + addeq r5, pc, r0, ror #23 │ │ │ │ + addeq r5, pc, ip, ror #10 │ │ │ │ + addeq r8, pc, r4, lsr #13 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febbbbb0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r2, r3, r4, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -78994,16 +78994,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7ba300c │ │ │ │ stmdami r5, {r0, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fffa28d2 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - strdeq r5, [pc], r2 │ │ │ │ - addeq r8, pc, sl, lsr #10 │ │ │ │ + strdeq r5, [pc], r6 │ │ │ │ + addeq r8, pc, lr, lsr #10 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ addlt r4, lr, r9, asr ip │ │ │ │ ldrmi r4, [r0], r9, lsl #13 │ │ │ │ @ instruction: 0x469a447c │ │ │ │ @@ -79090,23 +79090,23 @@ │ │ │ │ strtmi r4, [r1], -sp, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe0a2a48 │ │ │ │ @ instruction: 0xf04f480b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx f22a56 │ │ │ │ svclt 0x0000e7ef │ │ │ │ - addeq r5, pc, r4, lsr sl @ │ │ │ │ - addeq r5, pc, r0, ror r9 @ │ │ │ │ - addeq r8, pc, ip, lsl #8 │ │ │ │ - addeq r5, pc, ip, asr #18 │ │ │ │ - addeq r8, pc, r8, ror #7 │ │ │ │ - addeq r5, pc, sl, lsr #18 │ │ │ │ - addeq r8, pc, r4, asr #7 │ │ │ │ - addeq r5, pc, ip, lsl #18 │ │ │ │ - addeq r8, pc, r6, lsr #7 │ │ │ │ + addeq r5, pc, r8, lsr sl @ │ │ │ │ + addeq r5, pc, r4, ror r9 @ │ │ │ │ + addeq r8, pc, r0, lsl r4 @ │ │ │ │ + addeq r5, pc, r0, asr r9 @ │ │ │ │ + addeq r8, pc, ip, ror #7 │ │ │ │ + addeq r5, pc, lr, lsr #18 │ │ │ │ + addeq r8, pc, r8, asr #7 │ │ │ │ + addeq r5, pc, r0, lsl r9 @ │ │ │ │ + addeq r8, pc, sl, lsr #7 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ bmi 8763f8 │ │ │ │ @ instruction: 0x461e4619 │ │ │ │ @ instruction: 0x4607447a │ │ │ │ @@ -79136,19 +79136,19 @@ │ │ │ │ ldrbtmi r7, [r8], #-508 @ 0xfffffe04 │ │ │ │ @ instruction: 0xf7ba300c │ │ │ │ stmdami r8, {r0, r2, r5, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff8a2b08 │ │ │ │ pop {r5, r9, sl, lr} │ │ │ │ svclt 0x000083f8 │ │ │ │ - ldrdeq r5, [pc], r8 │ │ │ │ - addeq r6, pc, r6, asr #3 │ │ │ │ - addeq pc, lr, r4, asr #6 │ │ │ │ - addeq r5, pc, r6, asr r8 @ │ │ │ │ - strdeq r8, [pc], r2 │ │ │ │ + ldrdeq r5, [pc], ip │ │ │ │ + addeq r6, pc, sl, asr #3 │ │ │ │ + addeq pc, lr, r8, asr #6 │ │ │ │ + addeq r5, pc, sl, asr r8 @ │ │ │ │ + strdeq r8, [pc], r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ smlabbcs r3, r3, r0, fp │ │ │ │ @ instruction: 0x9c222b00 │ │ │ │ eorvs r9, r1, r1, lsl #6 │ │ │ │ @@ -79226,22 +79226,22 @@ │ │ │ │ vst2.8 {d20-d21}, [pc], ip │ │ │ │ ldrbtmi r7, [r8], #-483 @ 0xfffffe1d │ │ │ │ @ instruction: 0xf7ba300c │ │ │ │ stmdami sl, {r0, r1, r2, r3, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx b22c74 │ │ │ │ svclt 0x0000e7d7 │ │ │ │ - addeq r5, pc, r4, ror r7 @ │ │ │ │ - addeq r8, pc, r0, lsl r2 @ │ │ │ │ - addeq r5, pc, r8, lsr r7 @ │ │ │ │ - ldrdeq r8, [pc], r4 │ │ │ │ - addeq r5, pc, r6, lsl r7 @ │ │ │ │ - @ instruction: 0x008f81b2 │ │ │ │ - addeq r5, pc, sl, ror #13 │ │ │ │ - addeq r8, pc, r6, lsl #3 │ │ │ │ + addeq r5, pc, r8, ror r7 @ │ │ │ │ + addeq r8, pc, r4, lsl r2 @ │ │ │ │ + addeq r5, pc, ip, lsr r7 @ │ │ │ │ + ldrdeq r8, [pc], r8 @ │ │ │ │ + addeq r5, pc, sl, lsl r7 @ │ │ │ │ + @ instruction: 0x008f81b6 │ │ │ │ + addeq r5, pc, lr, ror #13 │ │ │ │ + addeq r8, pc, sl, lsl #3 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbbfb8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [lr], -r0, ror #31 │ │ │ │ addlt r6, r3, fp, lsl r8 │ │ │ │ ldmvs sl, {r0, r1, r2, r9, sl, lr} │ │ │ │ vstmdble r9!, {s4-s3} │ │ │ │ @@ -79276,17 +79276,17 @@ │ │ │ │ @ instruction: 0xf1ae4638 │ │ │ │ @ instruction: 0x4623f659 │ │ │ │ ldrtmi r2, [r1], -ip, lsl #4 │ │ │ │ strls r2, [r0, #-1025] @ 0xfffffbff │ │ │ │ blx fea22d2c │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - addeq r5, pc, r2, ror r6 @ │ │ │ │ - addeq r8, pc, r4, lsl r1 @ │ │ │ │ - addeq r5, pc, sl, lsl r6 @ │ │ │ │ + addeq r5, pc, r6, ror r6 @ │ │ │ │ + addeq r8, pc, r8, lsl r1 @ │ │ │ │ + addeq r5, pc, lr, lsl r6 @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r6, r2, r6, lsl r9 │ │ │ │ ldmib sp, {r1, r4, r5, r7, fp, sp, lr}^ │ │ │ │ bcs 8b6a8 │ │ │ │ @@ -79306,16 +79306,16 @@ │ │ │ │ @ instruction: 0xf7ba300c │ │ │ │ stmdami r6, {r0, r1, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf98ef7ba │ │ │ │ andlt r4, r2, r0, lsr #12 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ ldrb r2, [r9, r1, lsl #8]! │ │ │ │ - @ instruction: 0x008f55b2 │ │ │ │ - addeq r8, pc, lr, asr #32 │ │ │ │ + @ instruction: 0x008f55b6 │ │ │ │ + addeq r8, pc, r2, asr r0 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ addlt r4, sp, r1, asr ip │ │ │ │ pkhtbmi r4, r0, r1, asr #18 │ │ │ │ blcs 760e4 │ │ │ │ @@ -79396,18 +79396,18 @@ │ │ │ │ bmi 2c9820 │ │ │ │ @ instruction: 0xf1ae447a │ │ │ │ @ instruction: 0xe7b0f739 │ │ │ │ ldrb r2, [r3, r1, lsl #6] │ │ │ │ ldmib r0, {r0, r4, r5, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq r9, ip, ip, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008f54bc │ │ │ │ - addeq r7, pc, r0, ror #30 │ │ │ │ + addeq r5, pc, r0, asr #9 │ │ │ │ + addeq r7, pc, r4, ror #30 │ │ │ │ addseq r9, ip, r4, ror r1 │ │ │ │ - addeq r5, pc, r4, ror r4 @ │ │ │ │ + addeq r5, pc, r8, ror r4 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ bcs 91268 │ │ │ │ ldclle 2, cr9, [r9, #-4] │ │ │ │ strmi pc, [r0, pc, asr #8] │ │ │ │ @@ -79469,20 +79469,20 @@ │ │ │ │ ldrbtmi r2, [r8], #-464 @ 0xfffffe30 │ │ │ │ @ instruction: 0xf7b9300c │ │ │ │ stmdami r9, {r0, r1, r3, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ @ instruction: 0xf846f7ba │ │ │ │ andlt r4, r3, r8, asr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq r5, pc, lr, ror r3 @ │ │ │ │ - addeq r7, pc, sl, lsl lr @ │ │ │ │ - addeq r5, pc, sl, lsr r3 @ │ │ │ │ - ldrdeq r7, [pc], r6 │ │ │ │ - addeq r5, pc, r2, lsr #6 │ │ │ │ - @ instruction: 0x008f7dbe │ │ │ │ + addeq r5, pc, r2, lsl #7 │ │ │ │ + addeq r7, pc, lr, lsl lr @ │ │ │ │ + addeq r5, pc, lr, lsr r3 @ │ │ │ │ + ldrdeq r7, [pc], sl │ │ │ │ + addeq r5, pc, r6, lsr #6 │ │ │ │ + addeq r7, pc, r2, asr #27 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl febbc37c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf04f4611 │ │ │ │ ldrmi r0, [sl], -r4, lsl #28 │ │ │ │ @ instruction: 0xc018f8dd │ │ │ │ @@ -79496,16 +79496,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7b9300c │ │ │ │ stmdami r5, {r0, r2, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf810f7ba │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - @ instruction: 0x008f52b6 │ │ │ │ - addeq r7, pc, r2, asr sp @ │ │ │ │ + @ instruction: 0x008f52ba │ │ │ │ + addeq r7, pc, r6, asr sp @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl febbc3d8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf04f4611 │ │ │ │ ldrmi r0, [sl], -r4, lsl #28 │ │ │ │ @ instruction: 0xc01cf8dd │ │ │ │ @@ -79519,16 +79519,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7b9300c │ │ │ │ stmdami r5, {r0, r1, r2, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xffe2f7b9 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addeq r5, pc, sl, asr r2 @ │ │ │ │ - strdeq r7, [pc], r6 │ │ │ │ + addeq r5, pc, lr, asr r2 @ │ │ │ │ + strdeq r7, [pc], sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl febbc434 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf04f4619 │ │ │ │ @ instruction: 0xf8dd0e04 │ │ │ │ bls 1952b8 │ │ │ │ @@ -79542,16 +79542,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7b9300c │ │ │ │ stmdami r5, {r0, r3, r4, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xffb4f7b9 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - strdeq r5, [pc], lr │ │ │ │ - umulleq r7, pc, sl, ip @ │ │ │ │ + addeq r5, pc, r2, lsl #4 │ │ │ │ + umulleq r7, pc, lr, ip @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbc490 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, sp, r0, asr #31 │ │ │ │ ldmdbmi r8!, {r0, r1, r2, r4, r5, r6, sl, fp, lr}^ │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ bmi 1e36494 │ │ │ │ @@ -79674,41 +79674,41 @@ │ │ │ │ svclt 0x0000ef6e │ │ │ │ @ instruction: 0xfffffbc1 │ │ │ │ @ instruction: 0xfffffc2d │ │ │ │ @ instruction: 0xfffffefb │ │ │ │ umullseq r8, ip, r6, lr │ │ │ │ @ instruction: 0xfffffe9d │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r5, pc, sl, lsl r2 @ │ │ │ │ - addeq r5, pc, r4, lsr r2 @ │ │ │ │ - addeq r5, pc, r2, ror #2 │ │ │ │ - strdeq r7, [pc], lr │ │ │ │ + addeq r5, pc, lr, lsl r2 @ │ │ │ │ + addeq r5, pc, r8, lsr r2 @ │ │ │ │ + addeq r5, pc, r6, ror #2 │ │ │ │ + addeq r7, pc, r2, lsl #24 │ │ │ │ addseq r8, ip, r4, lsr lr │ │ │ │ strdeq r0, [r0], -r5 │ │ │ │ @ instruction: 0x000001bf │ │ │ │ - addeq r5, pc, r8, lsl r1 @ │ │ │ │ - @ instruction: 0x008f7bb4 │ │ │ │ + addeq r5, pc, ip, lsl r1 @ │ │ │ │ + @ instruction: 0x008f7bb8 │ │ │ │ @ instruction: 0xfffffa47 │ │ │ │ andeq r0, r0, r5, asr #7 │ │ │ │ - ldrdeq r5, [pc], sl │ │ │ │ - addeq r7, pc, r6, ror fp @ │ │ │ │ - addeq r5, pc, r0, asr #1 │ │ │ │ - addeq r7, pc, ip, asr fp @ │ │ │ │ + ldrdeq r5, [pc], lr │ │ │ │ + addeq r7, pc, sl, ror fp @ │ │ │ │ + addeq r5, pc, r4, asr #1 │ │ │ │ + addeq r7, pc, r0, ror #22 │ │ │ │ @ instruction: 0xfffff875 │ │ │ │ @ instruction: 0xfffff7b9 │ │ │ │ - addeq r5, pc, sl, ror r0 @ │ │ │ │ - addeq r7, pc, r6, lsl fp @ │ │ │ │ - addeq r5, pc, r0, rrx │ │ │ │ - strdeq r7, [pc], ip │ │ │ │ + addeq r5, pc, lr, ror r0 @ │ │ │ │ + addeq r7, pc, sl, lsl fp @ │ │ │ │ + addeq r5, pc, r4, rrx │ │ │ │ + addeq r7, pc, r0, lsl #22 │ │ │ │ @ instruction: 0xfffff5d7 │ │ │ │ - addeq r5, pc, r4, lsr r0 @ │ │ │ │ - ldrdeq r7, [pc], r0 │ │ │ │ + addeq r5, pc, r8, lsr r0 @ │ │ │ │ + ldrdeq r7, [pc], r4 │ │ │ │ @ instruction: 0xfffffddf │ │ │ │ - addeq r5, pc, r6 │ │ │ │ - addeq r7, pc, r2, lsr #21 │ │ │ │ + addeq r5, pc, sl │ │ │ │ + addeq r7, pc, r6, lsr #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febbc704 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r3, r4, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -79719,16 +79719,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7b9300c │ │ │ │ stmdami r5, {r0, r1, r2, r4, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ mrc2 7, 2, pc, cr2, cr9, {5} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq r4, pc, sl, lsr pc @ │ │ │ │ - ldrdeq r7, [pc], r6 │ │ │ │ + addeq r4, pc, lr, lsr pc @ │ │ │ │ + ldrdeq r7, [pc], sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ strmi fp, [fp], pc, lsl #1 │ │ │ │ strmi r4, [r6], -r7, ror #18 │ │ │ │ ldrbtmi r4, [r9], #-1567 @ 0xfffff9e1 │ │ │ │ @@ -79830,30 +79830,30 @@ │ │ │ │ @ instruction: 0x46214814 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r8], #740 @ 0x2e4 │ │ │ │ @ instruction: 0xf04f4812 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2l 7, cr15, [r2, #-740]! @ 0xfffffd1c │ │ │ │ svclt 0x0000e7ef │ │ │ │ - @ instruction: 0x008f4fb6 │ │ │ │ - addeq r4, pc, sl, asr #29 │ │ │ │ - addeq r4, pc, r8, lsr lr @ │ │ │ │ - ldrdeq r7, [pc], r4 │ │ │ │ - addeq r4, pc, r0, lsr #28 │ │ │ │ - @ instruction: 0x008f78bc │ │ │ │ - addeq r4, pc, r0, lsl #28 │ │ │ │ - umulleq r7, pc, ip, r8 @ │ │ │ │ - addeq r4, pc, lr, asr #27 │ │ │ │ - addeq r7, pc, sl, ror #16 │ │ │ │ - @ instruction: 0x008f4db0 │ │ │ │ - addeq r4, pc, sl, ror #28 │ │ │ │ - umulleq r4, pc, sl, sp @ │ │ │ │ - addeq r7, pc, r4, lsr r8 @ │ │ │ │ - addeq r4, pc, ip, ror sp @ │ │ │ │ - addeq r7, pc, r6, lsl r8 @ │ │ │ │ + @ instruction: 0x008f4fba │ │ │ │ + addeq r4, pc, lr, asr #29 │ │ │ │ + addeq r4, pc, ip, lsr lr @ │ │ │ │ + ldrdeq r7, [pc], r8 │ │ │ │ + addeq r4, pc, r4, lsr #28 │ │ │ │ + addeq r7, pc, r0, asr #17 │ │ │ │ + addeq r4, pc, r4, lsl #28 │ │ │ │ + addeq r7, pc, r0, lsr #17 │ │ │ │ + ldrdeq r4, [pc], r2 │ │ │ │ + addeq r7, pc, lr, ror #16 │ │ │ │ + @ instruction: 0x008f4db4 │ │ │ │ + addeq r4, pc, lr, ror #28 │ │ │ │ + umulleq r4, pc, lr, sp @ │ │ │ │ + addeq r7, pc, r8, lsr r8 @ │ │ │ │ + addeq r4, pc, r0, lsl #27 │ │ │ │ + addeq r7, pc, sl, lsl r8 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ ldrbmi pc, [r8], #-2271 @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8dfb093 │ │ │ │ @ instruction: 0x46061458 │ │ │ │ @@ -79907,15 +79907,15 @@ │ │ │ │ ldmne sl!, {r0, r3, r5, r9, sl, lr}^ │ │ │ │ andge pc, r0, sp, asr #17 │ │ │ │ strbcs pc, [fp, #-576]! @ 0xfffffdc0 @ │ │ │ │ @ instruction: 0xf7b89501 │ │ │ │ mulls pc, r9, fp @ │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ movwcs r8, #377 @ 0x179 │ │ │ │ - blls 9faf44 │ │ │ │ + blls 9faf44 │ │ │ │ movwls r4, #34352 @ 0x8630 │ │ │ │ movwls r9, #31525 @ 0x7b25 │ │ │ │ movwls r9, #27428 @ 0x6b24 │ │ │ │ movwls r9, #23331 @ 0x5b23 │ │ │ │ movwls r9, #19234 @ 0x4b22 │ │ │ │ stmdbls lr, {r0, r5, r8, r9, fp, ip, pc} │ │ │ │ blls 88a460 │ │ │ │ @@ -80131,45 +80131,45 @@ │ │ │ │ stmdami r4!, {r0, r1, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b94478 │ │ │ │ ssat pc, #6, sp, lsl #22 @ │ │ │ │ bl ff523a6c │ │ │ │ @ instruction: 0x009c89f0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r4, [pc], sl │ │ │ │ - addeq r4, pc, ip, ror sp @ │ │ │ │ - addeq r4, pc, r2, asr ip @ │ │ │ │ - addeq r4, pc, ip, asr #24 │ │ │ │ - addeq r4, pc, sl, asr sp @ │ │ │ │ - addeq r4, pc, lr, ror fp @ │ │ │ │ - addeq r4, pc, r4, lsl #23 │ │ │ │ - addeq r7, pc, lr, lsl r6 @ │ │ │ │ - addeq r4, pc, sl, lsr fp @ │ │ │ │ - ldrdeq r7, [pc], r4 │ │ │ │ - addeq r4, pc, r4, ror #21 │ │ │ │ - addseq r8, ip, r8, asr #15 │ │ │ │ - addseq ip, r5, sl, lsl #8 │ │ │ │ + ldrdeq r4, [pc], lr │ │ │ │ + addeq r4, pc, r0, lsl #27 │ │ │ │ + addeq r4, pc, r6, asr ip @ │ │ │ │ + addeq r4, pc, r0, asr ip @ │ │ │ │ + addeq r4, pc, lr, asr sp @ │ │ │ │ + addeq r4, pc, r2, lsl #23 │ │ │ │ addeq r4, pc, r8, lsl #23 │ │ │ │ - addeq r4, pc, r2, asr sl @ │ │ │ │ + addeq r7, pc, r2, lsr #12 │ │ │ │ + addeq r4, pc, lr, lsr fp @ │ │ │ │ + ldrdeq r7, [pc], r8 │ │ │ │ + addeq r4, pc, r8, ror #21 │ │ │ │ + addseq r8, ip, r8, asr #15 │ │ │ │ + addseq ip, r5, lr, lsl #8 │ │ │ │ + addeq r4, pc, ip, lsl #23 │ │ │ │ + addeq r4, pc, r6, asr sl @ │ │ │ │ + ldrdeq r4, [pc], sl │ │ │ │ + addeq r7, pc, r6, ror r4 @ │ │ │ │ + addeq r4, pc, r0, asr #19 │ │ │ │ + addeq r7, pc, ip, asr r4 @ │ │ │ │ + addeq r4, pc, r8, asr r9 @ │ │ │ │ + strdeq r7, [pc], r4 │ │ │ │ + addeq r4, pc, r0, asr #18 │ │ │ │ + ldrdeq r7, [pc], sl │ │ │ │ + addeq r4, pc, r2, lsr #18 │ │ │ │ + @ instruction: 0x008f73be │ │ │ │ + addeq r4, pc, sl, lsl #18 │ │ │ │ + addeq r7, pc, r4, lsr #7 │ │ │ │ + strdeq r4, [pc], r0 │ │ │ │ + addeq r7, pc, sl, lsl #7 │ │ │ │ ldrdeq r4, [pc], r6 │ │ │ │ - addeq r7, pc, r2, ror r4 @ │ │ │ │ - @ instruction: 0x008f49bc │ │ │ │ - addeq r7, pc, r8, asr r4 @ │ │ │ │ - addeq r4, pc, r4, asr r9 @ │ │ │ │ - strdeq r7, [pc], r0 │ │ │ │ - addeq r4, pc, ip, lsr r9 @ │ │ │ │ - ldrdeq r7, [pc], r6 │ │ │ │ - addeq r4, pc, lr, lsl r9 @ │ │ │ │ - @ instruction: 0x008f73ba │ │ │ │ - addeq r4, pc, r6, lsl #18 │ │ │ │ - addeq r7, pc, r0, lsr #7 │ │ │ │ - addeq r4, pc, ip, ror #17 │ │ │ │ - addeq r7, pc, r6, lsl #7 │ │ │ │ - ldrdeq r4, [pc], r2 │ │ │ │ - addeq r7, pc, ip, ror #6 │ │ │ │ + addeq r7, pc, r0, ror r3 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ umullslt r4, r9, r5, sp │ │ │ │ @ instruction: 0x469b4c95 │ │ │ │ movwcs r4, #5245 @ 0x147d │ │ │ │ @@ -80319,51 +80319,51 @@ │ │ │ │ @ instruction: 0xf7b94478 │ │ │ │ @ instruction: 0xf04ff9a9 │ │ │ │ @ instruction: 0xe6f133ff │ │ │ │ b 17a3d58 │ │ │ │ addseq r8, ip, r4, lsl #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009c84d0 │ │ │ │ - umulleq r4, pc, lr, r7 @ │ │ │ │ - addeq r4, pc, r2, lsr #13 │ │ │ │ - addeq r7, pc, lr, lsr r1 @ │ │ │ │ - addeq r4, pc, r4, lsl #13 │ │ │ │ - addeq r7, pc, r0, lsr #2 │ │ │ │ - addeq r4, pc, r0, asr #12 │ │ │ │ - addeq r4, pc, r2, lsr #12 │ │ │ │ - strheq r7, [pc], lr │ │ │ │ - addeq r4, pc, r4, lsl #12 │ │ │ │ - addeq r7, pc, r0, lsr #1 │ │ │ │ - addeq r4, pc, sl, ror #11 │ │ │ │ - addeq r7, pc, r4, lsl #1 │ │ │ │ + addeq r4, pc, r2, lsr #15 │ │ │ │ + addeq r4, pc, r6, lsr #13 │ │ │ │ + addeq r7, pc, r2, asr #2 │ │ │ │ + addeq r4, pc, r8, lsl #13 │ │ │ │ + addeq r7, pc, r4, lsr #2 │ │ │ │ + addeq r4, pc, r4, asr #12 │ │ │ │ + addeq r4, pc, r6, lsr #12 │ │ │ │ + addeq r7, pc, r2, asr #1 │ │ │ │ + addeq r4, pc, r8, lsl #12 │ │ │ │ + addeq r7, pc, r4, lsr #1 │ │ │ │ + addeq r4, pc, lr, ror #11 │ │ │ │ + addeq r7, pc, r8, lsl #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febbd0dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r8 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ stmib sp, {r1, r3, sl, fp, ip, pc}^ │ │ │ │ @ instruction: 0xf8cdcc04 │ │ │ │ @ instruction: 0xf04fc00c │ │ │ │ strls r0, [r0], #-3073 @ 0xfffff3ff │ │ │ │ @ instruction: 0xcc01e9cd │ │ │ │ - blx a23efe │ │ │ │ + blx a23efe │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-32] @ 0xffffffe0 │ │ │ │ vhadd.s8 d25, d0, d7 │ │ │ │ stmdami r7, {r1, r5, r6, r8, ip, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8a2f7b9 │ │ │ │ stmdbls r7, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7b94478 │ │ │ │ blls 26449c >::_M_default_append(unsigned int)@@Base+0xa8cac> │ │ │ │ andlt r4, r8, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r4, pc, r0, asr r5 @ │ │ │ │ - addeq r6, pc, ip, ror #31 │ │ │ │ + addeq r4, pc, r4, asr r5 @ │ │ │ │ + strdeq r6, [pc], r0 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbd140 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs sp, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi fp, [r7], -r3, lsl #1 │ │ │ │ strtmi r2, [r9], -r4, lsl #4 │ │ │ │ stmiavs fp!, {r1, r2, r9, sl, lr} │ │ │ │ @@ -80408,22 +80408,22 @@ │ │ │ │ sbcsle r2, r0, r1, lsl #16 │ │ │ │ @ instruction: 0x21a8480b │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf832f7b9 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7b94478 │ │ │ │ ldr pc, [r8, sp, ror #17]! │ │ │ │ - strdeq r4, [pc], ip │ │ │ │ - umulleq r6, pc, r8, pc @ │ │ │ │ - addeq r4, pc, r4, ror #9 │ │ │ │ - addeq r6, pc, r0, lsl #31 │ │ │ │ - umulleq r4, pc, r6, r4 @ │ │ │ │ - addeq r6, pc, r2, lsr pc @ │ │ │ │ - addeq r4, pc, r0, ror r4 @ │ │ │ │ - addeq r6, pc, ip, lsl #30 │ │ │ │ + addeq r4, pc, r0, lsl #10 │ │ │ │ + umulleq r6, pc, ip, pc @ │ │ │ │ + addeq r4, pc, r8, ror #9 │ │ │ │ + addeq r6, pc, r4, lsl #31 │ │ │ │ + umulleq r4, pc, sl, r4 @ │ │ │ │ + addeq r6, pc, r6, lsr pc @ │ │ │ │ + addeq r4, pc, r4, ror r4 @ │ │ │ │ + addeq r6, pc, r0, lsl pc @ │ │ │ │ andeq r0, r0, r0 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ ldrdcs pc, [ip, -r0]! │ │ │ │ ldrdcc pc, [ip, -r1]! │ │ │ │ blle 136aa4 │ │ │ │ andcs fp, r1, ip, asr #31 │ │ │ │ ldrbmi r2, [r0, -r0]! │ │ │ │ @@ -80600,51 +80600,51 @@ │ │ │ │ stmdami sl!, {r0, r3, r4, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xff74f7b8 │ │ │ │ ldrbt r9, [r5], r1, lsl #24 │ │ │ │ stmda r8!, {r4, r5, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq r8, ip, r8, ror #1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, pc, r8, ror #9 │ │ │ │ - addeq r4, pc, ip, asr #11 │ │ │ │ - addeq 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lsr #10 │ │ │ │ - strdeq r4, [pc], sl │ │ │ │ - @ instruction: 0x008f44b8 │ │ │ │ - addeq r4, pc, r4, lsl #9 │ │ │ │ - addeq r4, pc, sl, ror #5 │ │ │ │ - addeq r6, pc, lr, ror ip @ │ │ │ │ - addeq r4, pc, lr, asr #5 │ │ │ │ - addeq r6, pc, r2, ror #24 │ │ │ │ - @ instruction: 0x008f42b2 │ │ │ │ - addeq r6, pc, r6, asr #24 │ │ │ │ - addeq r4, pc, r0, lsr #8 │ │ │ │ - addeq r4, pc, r6, lsl #5 │ │ │ │ - addeq r6, pc, sl, lsl ip @ │ │ │ │ + addeq r4, pc, r2, ror #8 │ │ │ │ + strdeq r6, [pc], r6 @ │ │ │ │ + @ instruction: 0x0092e5f8 │ │ │ │ + addeq r4, pc, r4, asr #11 │ │ │ │ + addeq r4, pc, r2, lsl r4 @ │ │ │ │ + addeq r6, pc, r6, lsr #27 │ │ │ │ + addeq r4, pc, r8, lsl r4 @ │ │ │ │ + ldrdeq r4, [pc], r2 │ │ │ │ + addeq r4, pc, r4, lsr r4 @ │ │ │ │ + @ instruction: 0x008f43ba │ │ │ │ + addeq r6, pc, lr, asr #26 │ │ │ │ + addeq r4, pc, r4, ror #7 │ │ │ │ + addeq r4, pc, lr, lsl #7 │ │ │ │ + addeq r6, pc, r2, lsr #26 │ │ │ │ + addseq lr, r2, r4, lsl r5 │ │ │ │ + addeq r4, pc, r8, lsl #10 │ │ │ │ + addeq r4, pc, sl, lsr r3 @ │ │ │ │ + addeq r4, pc, ip, lsr #10 │ │ │ │ + strdeq r4, [pc], lr │ │ │ │ + @ instruction: 0x008f44bc │ │ │ │ + addeq r4, pc, r8, lsl #9 │ │ │ │ + addeq r4, pc, lr, ror #5 │ │ │ │ + addeq r6, pc, r2, lsl #25 │ │ │ │ + ldrdeq r4, [pc], r2 │ │ │ │ + addeq r6, pc, r6, ror #24 │ │ │ │ + @ instruction: 0x008f42b6 │ │ │ │ + addeq r6, pc, sl, asr #24 │ │ │ │ + addeq r4, pc, r4, lsr #8 │ │ │ │ + addeq r4, pc, sl, lsl #5 │ │ │ │ + addeq r6, pc, lr, lsl ip @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbd5a4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r0, ror #31 │ │ │ │ andls r4, r3, #5242880 @ 0x500000 │ │ │ │ @ instruction: 0xf47af1ad │ │ │ │ strmi r4, [r4], -sl, lsl #18 │ │ │ │ @@ -80654,15 +80654,15 @@ │ │ │ │ stmdbls r3, {r2, r7, r9, sl, lr} │ │ │ │ movwcs r4, #26144 @ 0x6620 │ │ │ │ ldrdcs pc, [ip], -ip │ │ │ │ ldrbne r9, [r3, r0, lsl #6] │ │ │ │ vhadd.u16 d15, d20, d9 │ │ │ │ andlt r2, r5, r1 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addeq r4, pc, lr, lsl r4 @ │ │ │ │ + addeq r4, pc, r2, lsr #8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1218a4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ ldmdbmi r6!, {r1, r2, r3, r9, sl, lr}^ │ │ │ │ addlt r4, r5, r6, ror fp │ │ │ │ @@ -80742,15 +80742,15 @@ │ │ │ │ @ instruction: 0xf7b84478 │ │ │ │ sub pc, lr, fp, asr lr @ │ │ │ │ adceq r0, r4, pc, ror #1 │ │ │ │ ldrbmi r1, [r7], #-2501 @ 0xfffff63b │ │ │ │ ldrdge pc, [ip], #-134 @ 0xffffff7a │ │ │ │ blhi a2014 │ │ │ │ andhi pc, r4, sl, asr r8 @ │ │ │ │ - blvc a21ba4 │ │ │ │ + blvc a21ba4 │ │ │ │ blvc ff0a201c │ │ │ │ blx 4a2110 │ │ │ │ cdp 4, 3, cr13, cr7, cr1, {1} │ │ │ │ mrrc 11, 0, r7, r1, cr8 │ │ │ │ @ instruction: 0xf7af0b17 │ │ │ │ ldc 14, cr14, [r8, #744] @ 0x2e8 │ │ │ │ stmdb r7!, {r3, r5, r8, r9, fp, ip, sp, lr}^ │ │ │ │ @@ -80781,23 +80781,23 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b84478 │ │ │ │ @ instruction: 0xf04ffe0b │ │ │ │ @ instruction: 0xe78239ff │ │ │ │ cdp 7, 11, cr15, cr14, cr15, {5} │ │ │ │ addseq r7, ip, ip, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, pc, r6, asr r3 @ │ │ │ │ - addeq r4, pc, lr, lsr #1 │ │ │ │ - addeq r6, pc, r2, asr #20 │ │ │ │ + addeq r4, pc, sl, asr r3 @ │ │ │ │ + strheq r4, [pc], r2 │ │ │ │ + addeq r6, pc, r6, asr #20 │ │ │ │ addseq r7, ip, r2, ror ip │ │ │ │ - addeq r4, pc, sl, ror r2 @ │ │ │ │ - addeq r4, pc, r6, asr r0 @ │ │ │ │ - addeq r6, pc, r8, ror #19 │ │ │ │ - @ instruction: 0x008f3fb6 │ │ │ │ - addeq r6, pc, r8, asr #18 │ │ │ │ + addeq r4, pc, lr, ror r2 @ │ │ │ │ + addeq r4, pc, sl, asr r0 @ │ │ │ │ + addeq r6, pc, ip, ror #19 │ │ │ │ + @ instruction: 0x008f3fba │ │ │ │ + addeq r6, pc, ip, asr #18 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, fp, sl, ror sl │ │ │ │ @ instruction: 0x46074b7a │ │ │ │ @ instruction: 0x4608447a │ │ │ │ @@ -80919,27 +80919,27 @@ │ │ │ │ ldc2l 7, cr15, [sl], #736 @ 0x2e0 │ │ │ │ @ instruction: 0xf7afe720 │ │ │ │ svclt 0x0000edb0 │ │ │ │ ... │ │ │ │ addseq r7, ip, r4, lsr fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, ip, r8, lsl fp │ │ │ │ - addeq r3, pc, r4, lsr #29 │ │ │ │ - addeq r6, pc, r8, lsr r8 @ │ │ │ │ - umulleq r4, pc, r0, r0 @ │ │ │ │ - addeq r3, pc, r6, lsl lr @ │ │ │ │ - addeq r6, pc, sl, lsr #15 │ │ │ │ - strdeq r3, [pc], r8 │ │ │ │ - addeq r6, pc, ip, lsl #15 │ │ │ │ + addeq r3, pc, r8, lsr #29 │ │ │ │ + addeq r6, pc, ip, lsr r8 @ │ │ │ │ + umulleq r4, pc, r4, r0 @ │ │ │ │ + addeq r3, pc, sl, lsl lr @ │ │ │ │ + addeq r6, pc, lr, lsr #15 │ │ │ │ + strdeq r3, [pc], ip │ │ │ │ + umulleq r6, pc, r0, r7 @ │ │ │ │ muleq r0, r3, r0 │ │ │ │ - @ instruction: 0x008f3db8 │ │ │ │ - addeq r6, pc, ip, asr #14 │ │ │ │ + @ instruction: 0x008f3dbc │ │ │ │ + addeq r6, pc, r0, asr r7 @ │ │ │ │ andeq r0, r0, pc, lsr r5 │ │ │ │ - umulleq r3, pc, r4, sp @ │ │ │ │ - addeq r6, pc, r6, lsr #14 │ │ │ │ + umulleq r3, pc, r8, sp @ │ │ │ │ + addeq r6, pc, sl, lsr #14 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2a1cfc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ ldmibmi r4!, {r3, r7, r9, sl, lr}^ │ │ │ │ @ instruction: 0xb0994bf4 │ │ │ │ @@ -80990,15 +80990,15 @@ │ │ │ │ blle 2a514c │ │ │ │ blvs 921f60 │ │ │ │ blvc a23f0 │ │ │ │ blvs ff2623e8 │ │ │ │ blx 4a24e0 │ │ │ │ stmdals pc, {r0, r1, r3, r6, r8, fp, ip, lr, pc} @ │ │ │ │ strbmi r4, [r1], -r2, lsr #12 │ │ │ │ - blhi a21f78 │ │ │ │ + blhi a21f78 │ │ │ │ bllt aa1f7c │ │ │ │ @ instruction: 0xf1e0f1bd │ │ │ │ blpl ff0a23f4 │ │ │ │ blvc a2414 │ │ │ │ blvs ff2a23fc │ │ │ │ blmi 12a2200 │ │ │ │ blpl ff262414 │ │ │ │ @@ -81183,25 +81183,25 @@ │ │ │ │ @ instruction: 0x4622f777 │ │ │ │ vmul.i8 d26, d0, d5 │ │ │ │ @ instruction: 0xf7b72382 │ │ │ │ @ instruction: 0xe7bcfb19 │ │ │ │ ... │ │ │ │ @ instruction: 0x009c78f4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, pc, r2, lsl pc @ │ │ │ │ - addeq r3, pc, r6, lsr #25 │ │ │ │ - addeq r3, pc, r2, ror #20 │ │ │ │ - strdeq r6, [pc], r6 @ │ │ │ │ - addeq r3, pc, lr, ror #24 │ │ │ │ - addeq r3, pc, r8, ror #19 │ │ │ │ - addeq r6, pc, ip, ror r3 @ │ │ │ │ + addeq r3, pc, r6, lsl pc @ │ │ │ │ + addeq r3, pc, sl, lsr #25 │ │ │ │ + addeq r3, pc, r6, ror #20 │ │ │ │ + strdeq r6, [pc], sl │ │ │ │ + addeq r3, pc, r2, ror ip @ │ │ │ │ + addeq r3, pc, ip, ror #19 │ │ │ │ + addeq r6, pc, r0, lsl #7 │ │ │ │ @ instruction: 0x009c75b2 │ │ │ │ - addeq r3, pc, r0, lsr #19 │ │ │ │ - addeq r6, pc, r4, lsr r3 @ │ │ │ │ - umulleq r3, pc, r2, fp @ │ │ │ │ + addeq r3, pc, r4, lsr #19 │ │ │ │ + addeq r6, pc, r8, lsr r3 @ │ │ │ │ + umulleq r3, pc, r6, fp @ │ │ │ │ vadd.i8 d20, d0, d18 │ │ │ │ ldrbtmi r2, [r8], #-374 @ 0xfffffe8a │ │ │ │ @ instruction: 0xf7b8300c │ │ │ │ stmdami r0!, {r0, r2, r3, r4, r5, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ blx feea4b50 │ │ │ │ @ instruction: 0x4605e791 │ │ │ │ @@ -81229,24 +81229,24 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf7b8300c │ │ │ │ stmdami sp, {r0, r1, r2, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b84478 │ │ │ │ strb pc, [r2, r1, lsl #21]! @ │ │ │ │ bl e24ba0 │ │ │ │ - addeq r3, pc, lr, lsl #18 │ │ │ │ - addeq r6, pc, r2, lsr #5 │ │ │ │ - strdeq r3, [pc], r2 │ │ │ │ - addeq r6, pc, r6, lsl #5 │ │ │ │ - ldrdeq r3, [pc], sl │ │ │ │ - addeq r6, pc, ip, ror #4 │ │ │ │ - @ instruction: 0x008f38bc │ │ │ │ - addeq r6, pc, lr, asr #4 │ │ │ │ - addeq r3, pc, r2, lsr #17 │ │ │ │ - addeq r6, pc, r4, lsr r2 @ │ │ │ │ + addeq r3, pc, r2, lsl r9 @ │ │ │ │ + addeq r6, pc, r6, lsr #5 │ │ │ │ + strdeq r3, [pc], r6 │ │ │ │ + addeq r6, pc, sl, lsl #5 │ │ │ │ + ldrdeq r3, [pc], lr │ │ │ │ + addeq r6, pc, r0, ror r2 @ │ │ │ │ + addeq r3, pc, r0, asr #17 │ │ │ │ + addeq r6, pc, r2, asr r2 @ │ │ │ │ + addeq r3, pc, r6, lsr #17 │ │ │ │ + addeq r6, pc, r8, lsr r2 @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1221cc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ stmdbmi r2!, {r0, r3, r7, r9, sl, lr}^ │ │ │ │ addslt r4, r1, r2, ror #22 │ │ │ │ @@ -81345,28 +81345,28 @@ │ │ │ │ @ instruction: 0xf04f4813 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf99ef7b8 │ │ │ │ @ instruction: 0xf7afe7ad │ │ │ │ svclt 0x0000ea54 │ │ │ │ addseq r7, ip, r4, lsr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, pc, r0, lsr sl @ │ │ │ │ - addeq r3, pc, r6, asr #15 │ │ │ │ - addeq r6, pc, sl, asr r1 @ │ │ │ │ - addeq r3, pc, r0, asr #19 │ │ │ │ - addeq r3, pc, ip, ror r7 @ │ │ │ │ - addeq r6, pc, r0, lsl r1 @ │ │ │ │ + addeq r3, pc, r4, lsr sl @ │ │ │ │ + addeq r3, pc, sl, asr #15 │ │ │ │ + addeq r6, pc, lr, asr r1 @ │ │ │ │ + addeq r3, pc, r4, asr #19 │ │ │ │ + addeq r3, pc, r0, lsl #15 │ │ │ │ + addeq r6, pc, r4, lsl r1 @ │ │ │ │ addseq r7, ip, r6, asr #6 │ │ │ │ - addeq r3, pc, r8, lsr #14 │ │ │ │ - strheq r6, [pc], ip │ │ │ │ - addeq r3, pc, lr, lsl #14 │ │ │ │ - addeq r6, pc, r2, lsr #1 │ │ │ │ - strdeq r3, [pc], ip │ │ │ │ - ldrdeq r3, [pc], ip │ │ │ │ - addeq r6, pc, lr, rrx │ │ │ │ + addeq r3, pc, ip, lsr #14 │ │ │ │ + addeq r6, pc, r0, asr #1 │ │ │ │ + addeq r3, pc, r2, lsl r7 @ │ │ │ │ + addeq r6, pc, r6, lsr #1 │ │ │ │ + addeq r3, pc, r0, lsl #18 │ │ │ │ + addeq r3, pc, r0, ror #13 │ │ │ │ + addeq r6, pc, r2, ror r0 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strmi fp, [r0], r5, lsl #1 │ │ │ │ strcs r4, [r0, #-1544] @ 0xfffff9f8 │ │ │ │ @ instruction: 0xf7e4f066 │ │ │ │ @@ -81456,24 +81456,24 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 67058 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf800f7b8 │ │ │ │ @ instruction: 0xf04f480c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf8baf7b8 │ │ │ │ svclt 0x0000e75a │ │ │ │ - addeq r3, pc, r2, lsr #16 │ │ │ │ - addeq r3, pc, sl, ror #16 │ │ │ │ - addeq r3, pc, r6, ror r5 @ │ │ │ │ - addeq r5, pc, sl, lsl #30 │ │ │ │ - addeq r3, pc, sl, asr #10 │ │ │ │ - ldrdeq r5, [pc], lr │ │ │ │ - addeq r3, pc, r0, lsr r5 @ │ │ │ │ - addeq r5, pc, r4, asr #29 │ │ │ │ - addeq r3, pc, r4, lsl r5 @ │ │ │ │ - addeq r5, pc, r6, lsr #29 │ │ │ │ + addeq r3, pc, r6, lsr #16 │ │ │ │ + addeq r3, pc, lr, ror #16 │ │ │ │ + addeq r3, pc, sl, ror r5 @ │ │ │ │ + addeq r5, pc, lr, lsl #30 │ │ │ │ + addeq r3, pc, lr, asr #10 │ │ │ │ + addeq r5, pc, r2, ror #29 │ │ │ │ + addeq r3, pc, r4, lsr r5 @ │ │ │ │ + addeq r5, pc, r8, asr #29 │ │ │ │ + addeq r3, pc, r8, lsl r5 @ │ │ │ │ + addeq r5, pc, sl, lsr #29 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbe2a0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 6ab028 │ │ │ │ blmi 6d32c0 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -81497,15 +81497,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7afbd30 │ │ │ │ svclt 0x0000e924 │ │ │ │ umullseq r7, ip, lr, r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, pc, r2, lsr #13 │ │ │ │ + addeq r3, pc, r6, lsr #13 │ │ │ │ addseq r7, ip, ip, asr r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r7], -r3, lsl #1 │ │ │ │ @ instruction: 0xf0664608 │ │ │ │ @@ -81597,24 +81597,24 @@ │ │ │ │ stmdami lr, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ tstpvs pc, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 7, pc, cr4, cr7, {5} @ │ │ │ │ strtmi r4, [r1], -fp, lsl #16 │ │ │ │ @ instruction: 0xf7b74478 │ │ │ │ @ instruction: 0xe765ff9f │ │ │ │ - addeq r3, pc, lr, lsl #8 │ │ │ │ - addeq r5, pc, r2, lsr #27 │ │ │ │ - addeq r3, pc, r0, ror #11 │ │ │ │ - addeq r3, pc, ip, lsr #12 │ │ │ │ - addeq r3, pc, r4, asr r3 @ │ │ │ │ - addeq r5, pc, r8, ror #25 │ │ │ │ - addeq r3, pc, r6, lsr r5 @ │ │ │ │ - addeq r3, pc, ip, lsl #10 │ │ │ │ - ldrdeq r3, [pc], ip │ │ │ │ - addeq r5, pc, r0, ror ip @ │ │ │ │ + addeq r3, pc, r2, lsl r4 @ │ │ │ │ + addeq r5, pc, r6, lsr #27 │ │ │ │ + addeq r3, pc, r4, ror #11 │ │ │ │ + addeq r3, pc, r0, lsr r6 @ │ │ │ │ + addeq r3, pc, r8, asr r3 @ │ │ │ │ + addeq r5, pc, ip, ror #25 │ │ │ │ + addeq r3, pc, sl, lsr r5 @ │ │ │ │ + addeq r3, pc, r0, lsl r5 @ │ │ │ │ + addeq r3, pc, r0, ror #5 │ │ │ │ + addeq r5, pc, r4, ror ip @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ addslt r4, r9, pc, asr #23 │ │ │ │ strmi r4, [fp], pc, asr #21 │ │ │ │ sxtab16mi r4, r0, fp, ror #8 │ │ │ │ @@ -81821,63 +81821,63 @@ │ │ │ │ @ instruction: 0xf7b74478 │ │ │ │ strb pc, [ip], r9, ror #27 @ │ │ │ │ cdp 7, 9, cr15, cr14, cr14, {5} │ │ │ │ ... │ │ │ │ addseq r6, ip, r8, ror #28 │ │ │ │ addseq r6, ip, r0, ror #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, pc, r8, ror r4 @ │ │ │ │ + addeq r3, pc, ip, ror r4 @ │ │ │ │ andeq r1, r0, pc, lsl #8 │ │ │ │ @ instruction: 0xffffecd7 │ │ │ │ andeq r1, r0, sp, asr r3 │ │ │ │ - umulleq r3, pc, r8, r4 @ │ │ │ │ - addeq r3, pc, sl, ror r4 @ │ │ │ │ + umulleq r3, pc, ip, r4 @ │ │ │ │ + addeq r3, pc, lr, ror r4 @ │ │ │ │ andeq r1, r0, r9, ror #9 │ │ │ │ andeq r0, r0, r7, lsl #16 │ │ │ │ - ldrdeq r3, [pc], r4 │ │ │ │ - addeq r5, pc, r8, ror #22 │ │ │ │ + ldrdeq r3, [pc], r8 │ │ │ │ + addeq r5, pc, ip, ror #22 │ │ │ │ umullseq r6, ip, lr, sp │ │ │ │ - umulleq r3, pc, lr, r1 @ │ │ │ │ - addeq r5, pc, r2, lsr fp @ │ │ │ │ + addeq r3, pc, r2, lsr #3 │ │ │ │ + addeq r5, pc, r6, lsr fp @ │ │ │ │ @ instruction: 0xfffffd31 │ │ │ │ andeq r0, r0, r7, asr #14 │ │ │ │ - addeq r3, pc, r0, ror #2 │ │ │ │ - strdeq r5, [pc], r4 │ │ │ │ - addeq r3, pc, r6, asr #2 │ │ │ │ - ldrdeq r5, [pc], sl │ │ │ │ - addeq r3, pc, r6, lsr #2 │ │ │ │ - addeq r5, pc, r0, asr #21 │ │ │ │ + addeq r3, pc, r4, ror #2 │ │ │ │ + strdeq r5, [pc], r8 │ │ │ │ + addeq r3, pc, sl, asr #2 │ │ │ │ + ldrdeq r5, [pc], lr │ │ │ │ + addeq r3, pc, sl, lsr #2 │ │ │ │ + addeq r5, pc, r4, asr #21 │ │ │ │ @ instruction: 0xfffffc1b │ │ │ │ @ instruction: 0xfffffa5d │ │ │ │ - addeq r3, pc, lr, asr #1 │ │ │ │ - addeq r5, pc, r2, ror #20 │ │ │ │ - strheq r3, [pc], r4 │ │ │ │ - addeq r5, pc, r8, asr #20 │ │ │ │ + ldrdeq r3, [pc], r2 │ │ │ │ + addeq r5, pc, r6, ror #20 │ │ │ │ + strheq r3, [pc], r8 │ │ │ │ + addeq r5, pc, ip, asr #20 │ │ │ │ @ instruction: 0xfffff12b │ │ │ │ - addeq r3, pc, r8, lsl #1 │ │ │ │ - addeq r5, pc, ip, lsl sl @ │ │ │ │ + addeq r3, pc, ip, lsl #1 │ │ │ │ + addeq r5, pc, r0, lsr #20 │ │ │ │ andeq r1, r0, r7, asr #2 │ │ │ │ - addeq r3, pc, ip, asr r0 @ │ │ │ │ - strdeq r5, [pc], r0 │ │ │ │ - addeq r3, pc, lr, ror #5 │ │ │ │ - addeq r3, pc, r0, asr #3 │ │ │ │ - addeq r3, pc, r2, lsr #32 │ │ │ │ - @ instruction: 0x008f59b6 │ │ │ │ - ldrdeq r3, [pc], sl │ │ │ │ - addeq r3, pc, r6, lsl #6 │ │ │ │ - addeq r2, pc, r4, ror #31 │ │ │ │ - addeq r5, pc, r8, ror r9 @ │ │ │ │ - addeq r3, pc, lr, ror #5 │ │ │ │ - addeq r3, pc, r0, lsl r3 @ │ │ │ │ - addeq r2, pc, sl, lsr #31 │ │ │ │ - addeq r5, pc, lr, lsr r9 @ │ │ │ │ - strdeq r3, [pc], ip │ │ │ │ - addeq r3, pc, sl, lsl r3 @ │ │ │ │ - addeq r2, pc, r0, ror pc @ │ │ │ │ - addeq r5, pc, r4, lsl #18 │ │ │ │ + addeq r3, pc, r0, rrx │ │ │ │ + strdeq r5, [pc], r4 │ │ │ │ + strdeq r3, [pc], r2 │ │ │ │ + addeq r3, pc, r4, asr #3 │ │ │ │ + addeq r3, pc, r6, lsr #32 │ │ │ │ + @ instruction: 0x008f59ba │ │ │ │ + ldrdeq r3, [pc], lr │ │ │ │ + addeq r3, pc, sl, lsl #6 │ │ │ │ + addeq r2, pc, r8, ror #31 │ │ │ │ + addeq r5, pc, ip, ror r9 @ │ │ │ │ + strdeq r3, [pc], r2 │ │ │ │ + addeq r3, pc, r4, lsl r3 @ │ │ │ │ + addeq r2, pc, lr, lsr #31 │ │ │ │ + addeq r5, pc, r2, asr #18 │ │ │ │ + addeq r3, pc, r0, lsl #6 │ │ │ │ + addeq r3, pc, lr, lsl r3 @ │ │ │ │ + addeq r2, pc, r4, ror pc @ │ │ │ │ + addeq r5, pc, r8, lsl #18 │ │ │ │ @ instruction: 0xf1044ae1 │ │ │ │ stmibmi r1!, {r3, r5, r8, r9}^ │ │ │ │ ldrbtcc pc, [pc], #79 @ 676f8 @ │ │ │ │ strpl lr, [r8, #-2509] @ 0xfffff633 │ │ │ │ strls r4, [r0, #-1146] @ 0xfffffb86 │ │ │ │ @ instruction: 0xf04f4479 │ │ │ │ @ instruction: 0x464035ff │ │ │ │ @@ -82096,66 +82096,66 @@ │ │ │ │ ldmdami r8!, {r4, r5, r7, r9, sl, fp, sp, pc} │ │ │ │ mvnne pc, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fffa5944 │ │ │ │ @ instruction: 0x46314835 │ │ │ │ @ instruction: 0xf7b74478 │ │ │ │ @ instruction: 0xe688fbb7 │ │ │ │ - addeq r3, pc, r4, lsr #4 │ │ │ │ - addeq r3, pc, ip, ror #4 │ │ │ │ - addeq r3, pc, r2, asr r2 @ │ │ │ │ + addeq r3, pc, r8, lsr #4 │ │ │ │ + addeq r3, pc, r0, ror r2 @ │ │ │ │ + addeq r3, pc, r6, asr r2 @ │ │ │ │ andeq r1, r0, fp, ror #28 │ │ │ │ - addeq r3, pc, r0, asr #4 │ │ │ │ - strdeq r2, [pc], r8 │ │ │ │ - addeq r5, pc, ip, lsl #15 │ │ │ │ - addeq r2, pc, r0, ror #27 │ │ │ │ - addeq r5, pc, r4, ror r7 @ │ │ │ │ - addeq r2, pc, r6, asr #27 │ │ │ │ - addeq r5, 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strdlt r0, [r2], r0 @ │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ vst4.16 {d15-d18}, [r0 :128], r5 │ │ │ │ ldmdblt r3!, {r0, r1, r8, r9, fp, sp, lr} │ │ │ │ @@ -82913,17 +82913,17 @@ │ │ │ │ stmdami r7, {r0, r1, r2, r3, r4, r8, ip, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [sl], {182} @ 0xb6 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7b64478 │ │ │ │ blls e7c8c │ │ │ │ svclt 0x0000e7d0 │ │ │ │ - addeq r2, pc, r4, lsr #9 │ │ │ │ - addeq r1, pc, r8, asr #28 │ │ │ │ - ldrdeq r4, [pc], ip │ │ │ │ + addeq r2, pc, r8, lsr #9 │ │ │ │ + addeq r1, pc, ip, asr #28 │ │ │ │ + addeq r4, pc, r0, ror #15 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbf950 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi dac6d8 │ │ │ │ blmi dd496c │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ stcls 6, cr4, [fp, #-32] @ 0xffffffe0 │ │ │ │ @@ -82976,20 +82976,20 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2l 7, cr15, [lr], {182} @ 0xb6 │ │ │ │ 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cr15, [lr, #-692] @ 0xfffffd4c │ │ │ │ addseq r5, ip, r6, ror #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009c58ba │ │ │ │ - addeq r1, pc, ip, lsr #25 │ │ │ │ - addeq r4, pc, r0, asr #12 │ │ │ │ - addeq r1, pc, r0, ror ip @ │ │ │ │ - addeq r4, pc, r4, lsl #12 │ │ │ │ - addeq r1, pc, r2, asr ip @ │ │ │ │ - addeq r4, pc, r6, ror #11 │ │ │ │ + @ instruction: 0x008f1cb0 │ │ │ │ + addeq r4, pc, r4, asr #12 │ │ │ │ + addeq r1, pc, r4, ror ip @ │ │ │ │ + addeq r4, pc, r8, lsl #12 │ │ │ │ + addeq r1, pc, r6, asr ip @ │ │ │ │ + addeq r4, pc, sl, ror #11 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febbfb60 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbmi r4, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi fp, [r5], -r4, lsl #1 │ │ │ │ ldrbtmi r4, [r9], #-1542 @ 0xfffff9fa │ │ │ │ vsra.s64 d15, d7, #44 │ │ │ │ @@ -83072,16 +83072,16 @@ │ │ │ │ andls lr, r3, sl, lsr ip │ │ │ │ @ instruction: 0xf1ab4630 │ │ │ │ bls 164fac │ │ │ │ strls r4, [r0], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf08717d3 │ │ │ │ andcs pc, r1, r7, lsr #32 │ │ │ │ ldcllt 0, cr11, [r0, #-16]! │ │ │ │ - addeq r1, pc, sl, ror #28 │ │ │ │ - umulleq r2, pc, r2, r2 @ │ │ │ │ + addeq r1, pc, lr, ror #28 │ │ │ │ + umulleq r2, pc, r6, r2 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 123e80 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0048f8cc │ │ │ │ @ instruction: 0xf8df4616 │ │ │ │ ldrmi r2, [r9], ip, lsr #15 │ │ │ │ @@ -83572,68 +83572,68 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b64478 │ │ │ │ @ instruction: 0xe7d5f835 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r5, ip, ip, ror #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, pc, r0, lsl #4 │ │ │ │ + addeq r2, pc, r4, lsl #4 │ │ │ │ addseq r5, ip, r0, lsl r7 │ │ │ │ - addeq r1, pc, sl, lsl #22 │ │ │ │ - umulleq r4, pc, ip, r4 @ │ │ │ │ - addeq r1, pc, sl, asr sp @ │ │ │ │ - addeq r2, pc, r6, asr #4 │ │ │ │ - addeq r1, pc, lr, ror sl @ │ │ │ │ - addeq r4, pc, r0, lsl r4 @ │ │ │ │ - addeq r2, pc, lr, lsr #2 │ │ │ │ - addeq r1, pc, ip, asr #20 │ │ │ │ - umulleq r2, pc, r8, r2 @ │ │ │ │ - addeq r2, pc, r4, lsl #3 │ │ │ │ - addeq r1, pc, r6, lsr #24 │ │ │ │ - addeq r2, pc, ip, lsl #1 │ │ │ │ - addeq r1, pc, sl, lsl #23 │ │ │ │ - umulleq r2, pc, lr, r0 @ │ │ │ │ - addeq r1, pc, r2, asr fp @ │ │ │ │ - addseq fp, r4, r4, lsl #27 │ │ │ │ - addeq r1, pc, r0, ror #16 │ │ │ │ - strdeq r4, [pc], r2 │ │ │ │ - addeq r1, pc, lr, lsr sl @ │ │ │ │ + addeq r1, pc, lr, lsl #22 │ │ │ │ + addeq r4, pc, r0, lsr #9 │ │ │ │ + addeq r1, pc, lr, asr sp @ │ │ │ │ + addeq r2, pc, sl, asr #4 │ │ │ │ + addeq r1, pc, r2, lsl #21 │ │ │ │ + addeq r4, pc, r4, lsl r4 @ │ │ │ │ + addeq r2, pc, r2, lsr r1 @ │ │ │ │ + addeq r1, pc, r0, asr sl @ │ │ │ │ + umulleq r2, pc, ip, r2 @ │ │ │ │ + addeq r2, pc, r8, lsl #3 │ │ │ │ + addeq r1, pc, sl, lsr #24 │ │ │ │ + umulleq r2, pc, r0, r0 @ │ │ │ │ + addeq r1, pc, lr, lsl #23 │ │ │ │ + addeq r2, pc, r2, lsr #1 │ │ │ │ + addeq r1, pc, r6, asr fp @ │ │ │ │ + addseq fp, r4, r8, lsl #27 │ │ │ │ + addeq r1, pc, r4, ror #16 │ │ │ │ + strdeq r4, [pc], r6 │ │ │ │ + addeq r1, pc, r2, asr #20 │ │ │ │ @ instruction: 0xffffd2cf │ │ │ │ - ldrdeq r1, [pc], r4 │ │ │ │ - addeq r1, pc, lr, ror #31 │ │ │ │ - addeq r1, pc, r0, ror #31 │ │ │ │ - @ instruction: 0x008f1fbc │ │ │ │ - umulleq r1, pc, r8, r9 @ │ │ │ │ - addeq r1, pc, ip, lsr pc @ │ │ │ │ - addeq r1, pc, r6, lsl #30 │ │ │ │ - @ instruction: 0x008f58bc │ │ │ │ - addeq r1, pc, ip, asr #15 │ │ │ │ - @ instruction: 0x008f1db6 │ │ │ │ - addeq r1, pc, sl, asr r7 @ │ │ │ │ - addeq r1, pc, sl, lsr r5 @ │ │ │ │ - addeq r3, pc, lr, asr #29 │ │ │ │ - addeq r1, pc, r8, lsl r5 @ │ │ │ │ - addeq r3, pc, ip, lsr #29 │ │ │ │ + ldrdeq r1, [pc], r8 │ │ │ │ strdeq r1, [pc], r2 │ │ │ │ - addeq r3, pc, r4, lsl #29 │ │ │ │ - ldrdeq r1, [pc], r2 │ │ │ │ - addeq r3, pc, r4, ror #28 │ │ │ │ - @ instruction: 0x008f14b0 │ │ │ │ - addeq r3, pc, r2, asr #28 │ │ │ │ - umulleq r1, pc, r4, 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│ + addeq r1, pc, r2, lsr #3 │ │ │ │ + addeq r1, pc, r6, lsl r3 @ │ │ │ │ + addeq r1, pc, ip, ror r1 @ │ │ │ │ + addeq r3, pc, r0, lsl fp @ │ │ │ │ + addeq r1, pc, r2, ror #2 │ │ │ │ + strdeq r3, [pc], r6 │ │ │ │ + addseq r4, ip, r8, lsr #26 │ │ │ │ + @ instruction: 0x008f19b0 │ │ │ │ + addeq r1, pc, r2, lsr #2 │ │ │ │ + @ instruction: 0x008f3ab6 │ │ │ │ + addeq r1, pc, r8, lsl #2 │ │ │ │ + umulleq r3, pc, ip, sl @ │ │ │ │ + addeq r1, pc, lr, ror #1 │ │ │ │ + addeq r3, pc, r2, lsl #21 │ │ │ │ + ldrdeq r1, [pc], r4 │ │ │ │ + addeq r3, pc, r8, ror #20 │ │ │ │ + strdeq r1, [pc], ip │ │ │ │ + umulleq r1, pc, r8, r0 @ │ │ │ │ + addeq r3, pc, ip, lsr #20 │ │ │ │ + addeq r1, pc, sl, rrx │ │ │ │ + addeq r1, pc, sl, rrx │ │ │ │ + strdeq r3, [pc], lr │ │ │ │ + addeq r1, pc, r0, asr r0 @ │ │ │ │ + addeq r3, pc, r4, ror #19 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8df4605 │ │ │ │ ldrmi r0, [r4], -r4, ror #15 │ │ │ │ @ instruction: 0xf8df4616 │ │ │ │ @@ -84245,15 +84245,15 @@ │ │ │ │ ldmmi r3!, {r0, r2, r4, r5, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx ffca7ad4 │ │ │ │ str r9, [sl, #-3075] @ 0xfffff3fd │ │ │ │ @ instruction: 0xf6409003 │ │ │ │ stmiami pc!, {r1, r8} @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ - blx a27ae8 │ │ │ │ + blx a27ae8 │ │ │ │ stmdbls r3, {r0, r2, r3, r5, r7, fp, lr} │ │ │ │ @ instruction: 0xf7b54478 │ │ │ │ @ instruction: 0x9c03fae1 │ │ │ │ strdls lr, [r3], -fp │ │ │ │ tstpeq fp, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2217 @ 0xfffff757 │ │ │ │ @ instruction: 0xf7b5300c │ │ │ │ @@ -84353,108 +84353,108 @@ │ │ │ │ @ instruction: 0xf7b5300c │ │ │ │ stmdami r2!, {r0, r1, r3, r4, r6, r8, fp, ip, sp, lr, pc}^ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b54478 │ │ │ │ @ instruction: 0xe7eefa15 │ │ │ │ addseq r4, ip, lr, ror #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ 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pc, r8, lsr pc @ │ │ │ │ - addeq r0, pc, sl, lsr #29 │ │ │ │ - addeq r1, pc, r0, ror #12 │ │ │ │ - addeq r0, pc, r6, lsl #28 │ │ │ │ - addeq r0, pc, r6, asr lr @ │ │ │ │ - addeq r1, pc, r0, asr #12 │ │ │ │ + ldrsbeq fp, [r2], ip │ │ │ │ + addeq r1, pc, r6, lsr #1 │ │ │ │ + addeq r0, pc, sl, lsl #30 │ │ │ │ + umulleq r3, pc, ip, r8 @ │ │ │ │ + ldrdeq r1, [pc], r8 │ │ │ │ + ldrdeq r1, [pc], r6 │ │ │ │ + addeq r0, pc, ip, lsr #29 │ │ │ │ + addeq r3, pc, lr, lsr r8 @ │ │ │ │ + addeq r0, pc, lr, lsl #29 │ │ │ │ + addeq r3, pc, r0, lsr #16 │ │ │ │ + addeq r1, pc, ip, asr r7 @ │ │ │ │ + addeq r0, pc, r8, asr #28 │ │ │ │ + addeq r0, pc, lr, lsr #30 │ │ │ │ + addeq r0, pc, r6, ror pc @ │ │ │ │ + addeq r0, pc, r4, lsl #28 │ │ │ │ + addeq r0, pc, r4, lsl #28 │ │ │ │ + umulleq r3, pc, r6, r7 @ │ │ │ │ + addeq r0, pc, r0, asr #27 │ │ │ │ + addeq r3, pc, r2, asr r7 @ │ │ │ │ + addeq r1, pc, lr, asr r7 @ │ │ │ │ + addeq r1, pc, r0, asr r7 @ │ │ │ │ + addeq r1, pc, sl, lsr r7 @ │ │ │ │ + addeq r1, pc, r2, lsr #14 │ │ │ │ + addeq r0, pc, ip, lsr pc @ │ │ │ │ + addeq r0, pc, lr, lsr #29 │ │ │ │ + addeq r1, pc, r4, ror #12 │ │ │ │ + addeq r0, pc, sl, lsl #28 │ │ │ │ + addeq r0, pc, sl, asr lr @ │ │ │ │ + addeq r1, pc, r4, asr #12 │ │ │ │ + @ instruction: 0x008f15b6 │ │ │ │ @ instruction: 0x008f15b2 │ │ │ │ - addeq r1, pc, lr, lsr #11 │ │ │ │ - addseq sl, r2, sl, lsl sp │ │ │ │ - addeq r0, pc, lr, asr #22 │ │ │ │ - addeq r0, pc, lr, lsr sp @ │ │ │ │ - ldrdeq r0, [pc], sl │ │ │ │ - @ instruction: 0x00942db2 │ │ │ │ - umulleq r0, pc, r2, ip @ │ │ │ │ - strdeq r0, [pc], r6 │ │ │ │ - addeq r3, pc, sl, lsl #9 │ │ │ │ - ldrdeq r0, [pc], sl │ │ │ │ - addeq r3, pc, lr, ror #8 │ │ │ │ - addeq r0, pc, r0, ror #21 │ │ │ │ - umulleq r0, pc, sl, sl @ │ │ │ │ - strdeq r0, [pc], ip │ │ │ │ - strdeq r1, [pc], r4 │ │ │ │ - addeq r0, pc, r0, ror sl @ │ │ │ │ - addeq r3, pc, r4, lsl #8 │ │ │ │ + addseq sl, r2, lr, lsl sp │ │ │ │ + addeq r0, pc, r2, asr fp @ │ │ │ │ + addeq r0, pc, r2, asr #26 │ │ │ │ ldrdeq r0, [pc], lr │ │ │ │ - addeq r0, pc, r2, asr #20 │ │ │ │ - ldrdeq r3, [pc], r6 │ │ │ │ - addeq r0, pc, r4, lsr #20 │ │ │ │ - @ instruction: 0x008f33b8 │ │ │ │ - addeq r0, pc, ip, asr #20 │ │ │ │ - strdeq r0, [pc], r6 │ │ │ │ - addeq r3, pc, sl, lsl #7 │ │ │ │ - ldrdeq r0, [pc], r8 │ │ │ │ - addeq r3, pc, ip, ror #6 │ │ │ │ - @ instruction: 0x008f09ba │ │ │ │ - addeq r3, pc, lr, asr #6 │ │ │ │ - umulleq r0, pc, ip, r9 @ │ │ │ │ - addeq r3, pc, r0, lsr r3 @ │ │ │ │ - addeq r0, pc, lr, ror r9 @ │ │ │ │ - addeq r3, pc, r2, lsl r3 @ │ │ │ │ - addeq r0, pc, r0, ror #18 │ │ │ │ - strdeq r3, [pc], r4 │ │ │ │ - addeq r0, pc, r2, asr #18 │ │ │ │ - ldrdeq r3, [pc], r6 │ │ │ │ - addeq r0, pc, r4, lsr #18 │ │ │ │ - @ instruction: 0x008f32b8 │ │ │ │ - addeq r1, pc, r8, lsr r3 @ │ │ │ │ - addeq r1, pc, ip, asr #5 │ │ │ │ - ldrdeq r0, [pc], ip │ │ │ │ - addeq r3, pc, r0, ror r2 @ │ │ │ │ - @ instruction: 0x008f12bc │ │ │ │ - @ instruction: 0x008f08b0 │ │ │ │ - addeq r3, pc, r4, asr #4 │ │ │ │ - umulleq r0, pc, r4, r8 @ │ │ │ │ - addeq r3, pc, r8, lsr #4 │ │ │ │ - addeq r0, pc, ip, ror #16 │ │ │ │ - addeq r3, pc, r0, lsl #4 │ │ │ │ + @ instruction: 0x00942db6 │ │ │ │ + umulleq r0, pc, r6, ip @ │ │ │ │ + strdeq r0, [pc], sl │ │ │ │ + addeq r3, pc, lr, lsl #9 │ │ │ │ + ldrdeq r0, [pc], lr │ │ │ │ + addeq r3, pc, r2, ror r4 @ │ │ │ │ + addeq r0, pc, r4, ror #21 │ │ │ │ + umulleq r0, pc, lr, sl @ │ │ │ │ + addeq r0, pc, r0, lsl #22 │ │ │ │ + strdeq r1, [pc], r8 │ │ │ │ + addeq r0, pc, r4, ror sl @ │ │ │ │ + addeq r3, pc, r8, lsl #8 │ │ │ │ + addeq r0, pc, r2, ror #23 │ │ │ │ + addeq r0, pc, r6, asr #20 │ │ │ │ + ldrdeq r3, [pc], sl │ │ │ │ + addeq r0, pc, r8, lsr #20 │ │ │ │ + @ instruction: 0x008f33bc │ │ │ │ + addeq r0, pc, r0, asr sl @ │ │ │ │ + strdeq r0, [pc], sl │ │ │ │ + addeq r3, pc, lr, lsl #7 │ │ │ │ ldrdeq r0, [pc], ip │ │ │ │ - addeq r0, pc, r0, asr #16 │ │ │ │ - ldrdeq r3, [pc], r4 │ │ │ │ - addeq r0, pc, r0, lsr #16 │ │ │ │ - @ instruction: 0x008f31b4 │ │ │ │ - addeq r0, pc, r4, lsl #16 │ │ │ │ - umulleq r3, pc, r8, r1 @ │ │ │ │ - addeq r0, pc, sl, ror #15 │ │ │ │ - addeq r3, pc, ip, ror r1 @ │ │ │ │ - addeq r0, pc, sl, asr #15 │ │ │ │ - addeq r3, pc, ip, asr r1 @ │ │ │ │ + addeq r3, pc, r0, ror r3 @ │ │ │ │ + @ instruction: 0x008f09be │ │ │ │ + addeq r3, pc, r2, asr r3 @ │ │ │ │ + addeq r0, pc, r0, lsr #19 │ │ │ │ + addeq r3, pc, r4, lsr r3 @ │ │ │ │ + addeq r0, pc, r2, lsl #19 │ │ │ │ + addeq r3, pc, r6, lsl r3 @ │ │ │ │ + addeq r0, pc, r4, ror #18 │ │ │ │ + strdeq r3, [pc], r8 │ │ │ │ + addeq r0, pc, r6, asr #18 │ │ │ │ + ldrdeq r3, [pc], sl │ │ │ │ + addeq r0, pc, r8, lsr #18 │ │ │ │ + @ instruction: 0x008f32bc │ │ │ │ + addeq r1, pc, ip, lsr r3 @ │ │ │ │ + ldrdeq r1, [pc], r0 │ │ │ │ + addeq r0, pc, r0, ror #17 │ │ │ │ + addeq r3, pc, r4, ror r2 @ │ │ │ │ + addeq r1, pc, r0, asr #5 │ │ │ │ + @ instruction: 0x008f08b4 │ │ │ │ + addeq r3, pc, r8, asr #4 │ │ │ │ + umulleq r0, pc, r8, r8 @ │ │ │ │ + addeq r3, pc, ip, lsr #4 │ │ │ │ + addeq r0, pc, r0, ror r8 @ │ │ │ │ + addeq r3, pc, r4, lsl #4 │ │ │ │ + addeq r0, pc, r0, ror #19 │ │ │ │ + addeq r0, pc, r4, asr #16 │ │ │ │ + ldrdeq r3, [pc], r8 │ │ │ │ + addeq r0, pc, r4, lsr #16 │ │ │ │ + @ instruction: 0x008f31b8 │ │ │ │ + addeq r0, pc, r8, lsl #16 │ │ │ │ + umulleq r3, pc, ip, r1 @ │ │ │ │ + addeq r0, pc, lr, ror #15 │ │ │ │ + addeq r3, pc, r0, lsl #3 │ │ │ │ + addeq r0, pc, lr, asr #15 │ │ │ │ + addeq r3, pc, r0, ror #2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl febc1140 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460d0ff0 │ │ │ │ ldrbtmi r4, [r9], #-2314 @ 0xfffff6f6 │ │ │ │ @ instruction: 0xf7a6f195 │ │ │ │ @ instruction: 0xf7bef063 │ │ │ │ @@ -84462,15 +84462,15 @@ │ │ │ │ strtmi r2, [r0], -r0, lsl #6 │ │ │ │ @ instruction: 0xf7ad602b │ │ │ │ ldrdlt lr, [r8, -ip] │ │ │ │ eorvs r2, fp, r1, lsl #6 │ │ │ │ @ instruction: 0xf7ad4620 │ │ │ │ @ instruction: 0x17c1e952 │ │ │ │ svclt 0x0000bd38 │ │ │ │ - addeq r0, pc, lr, lsl #17 │ │ │ │ + umulleq r0, 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@ │ │ │ │ - addeq r1, pc, r6, asr #30 │ │ │ │ + addeq r0, pc, r2, asr #1 │ │ │ │ + addeq r1, pc, r2, ror pc @ │ │ │ │ + umulleq r0, pc, sl, r0 @ │ │ │ │ + addeq r1, pc, sl, asr #30 │ │ │ │ strmi r6, [ip], r3, lsl #16 │ │ │ │ eorne pc, r2, r3, asr r8 @ │ │ │ │ eoreq pc, ip, r3, asr r8 @ │ │ │ │ adcslt pc, ip, #76, 4 @ 0xc0000004 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl febc2210 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @@ -85566,15 +85566,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf7abbd30 │ │ │ │ svclt 0x0000e954 │ │ │ │ ldrsheq r3, [ip], r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008effb6 │ │ │ │ + @ instruction: 0x008effba │ │ │ │ ldrheq r3, [ip], ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r5, lsl r9 │ │ │ │ ldmib sp, {r0, r3, r5, r7, r8, sl, fp, sp, lr}^ │ │ │ │ @@ -85630,20 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[sl, #-716]! @ 0xfffffd34 │ │ │ │ @ instruction: 0xf04f4818 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2l 7, cr15, [r4, #716]! @ 0x2cc │ │ │ │ svclt 0x0000e77f │ │ │ │ - addeq pc, lr, r4, lsr #26 │ │ │ │ - addeq pc, lr, sl, asr ip @ │ │ │ │ - addeq pc, lr, sl, ror #22 │ │ │ │ - addeq r1, pc, r8, lsl sl @ │ │ │ │ - addeq pc, lr, r4, asr #22 │ │ │ │ - strdeq r1, [pc], r4 │ │ │ │ - addeq pc, lr, r6, lsr #22 │ │ │ │ - ldrdeq r1, [pc], r4 │ │ │ │ - addeq pc, lr, r8, lsl #22 │ │ │ │ - @ instruction: 0x008f19b6 │ │ │ │ - addeq pc, lr, lr, ror #21 │ │ │ │ - umulleq r1, pc, ip, r9 @ │ │ │ │ - ldrdeq pc, [lr], r4 │ │ │ │ - addeq r1, pc, r2, lsl #19 │ │ │ │ - @ instruction: 0x008efaba │ │ │ │ - addeq r1, pc, r8, ror #18 │ │ │ │ - addeq pc, lr, r0, lsr #21 │ │ │ │ - addeq r1, pc, lr, asr #18 │ │ │ │ - addeq pc, lr, r6, lsl #21 │ │ │ │ - addeq r1, pc, r4, lsr r9 @ │ │ │ │ - addeq pc, lr, ip, ror #20 │ │ │ │ - addeq r1, pc, sl, lsl r9 @ │ │ │ │ + addeq pc, lr, r8, lsr #26 │ │ │ │ + addeq pc, lr, lr, asr ip @ │ │ │ │ + addeq pc, lr, lr, ror #22 │ │ │ │ + addeq r1, pc, ip, lsl sl @ │ │ │ │ + addeq pc, lr, r8, asr #22 │ │ │ │ + strdeq r1, [pc], r8 │ │ │ │ + addeq pc, lr, sl, lsr #22 │ │ │ │ + ldrdeq r1, [pc], r8 │ │ │ │ + addeq pc, lr, ip, lsl #22 │ │ │ │ + @ instruction: 0x008f19ba │ │ │ │ + strdeq pc, [lr], r2 │ │ │ │ + addeq r1, pc, r0, lsr #19 │ │ │ │ + ldrdeq pc, [lr], r8 │ │ │ │ + addeq r1, pc, r6, lsl #19 │ │ │ │ + @ instruction: 0x008efabe │ │ │ │ + addeq r1, pc, ip, ror #18 │ │ │ │ + addeq pc, lr, r4, lsr #21 │ │ │ │ + addeq r1, pc, r2, asr r9 @ │ │ │ │ + addeq pc, lr, sl, lsl #21 │ │ │ │ + addeq r1, pc, r8, lsr r9 @ │ │ │ │ + addeq pc, lr, r0, ror sl @ │ │ │ │ + addeq r1, pc, lr, lsl r9 @ │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febc285c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [lr], -r0, ror #31 │ │ │ │ strmi fp, [r7], -r3, lsl #1 │ │ │ │ vrhadd.s8 d31, d20, d24 │ │ │ │ tstpeq pc, #64, 12 @ p-variant is OBSOLETE @ 0x4000000 │ │ │ │ @@ -85998,21 +85998,21 @@ │ │ │ │ andcs r6, r0, r3, lsr r8 │ │ │ │ @ instruction: 0xf8932100 │ │ │ │ stmib r3, {r3, r7, sp}^ │ │ │ │ @ instruction: 0x4620011c │ │ │ │ andeq pc, r4, #34 @ 0x22 │ │ │ │ addcs pc, r8, r3, lsl #17 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - @ instruction: 0x008ef9b4 │ │ │ │ - umulleq pc, lr, r8, r9 @ │ │ │ │ - addeq r1, pc, r8, asr #16 │ │ │ │ - addeq pc, lr, sl, asr #18 │ │ │ │ - addeq pc, lr, lr, lsr #18 │ │ │ │ - ldrdeq r1, [pc], lr │ │ │ │ - addeq pc, lr, r4, ror #17 │ │ │ │ + @ instruction: 0x008ef9b8 │ │ │ │ + umulleq pc, lr, ip, r9 @ │ │ │ │ + addeq r1, pc, ip, asr #16 │ │ │ │ + addeq pc, lr, lr, asr #18 │ │ │ │ + addeq pc, lr, r2, lsr r9 @ │ │ │ │ + addeq r1, pc, r2, ror #15 │ │ │ │ + addeq pc, lr, r8, ror #17 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrmi r4, [r6], r4, lsl #13 │ │ │ │ strmi fp, [sl], r2, lsl #1 │ │ │ │ ldmib ip, {r0, r3, r4, r7, r9, sl, lr}^ │ │ │ │ @@ -86209,18 +86209,18 @@ │ │ │ │ stmdaeq r1, {r3, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xd1b845c2 │ │ │ │ strcs lr, [r1], #-2021 @ 0xfffff81b │ │ │ │ @ instruction: 0xf7aae7e3 │ │ │ │ svclt 0x0000ec4e │ │ │ │ addseq r2, ip, r6, asr #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, lr, r0, lsl #12 │ │ │ │ - @ instruction: 0x008f14b0 │ │ │ │ - addeq pc, lr, r8, ror #11 │ │ │ │ - umulleq r1, pc, r8, r4 @ │ │ │ │ + addeq pc, lr, r4, lsl #12 │ │ │ │ + @ instruction: 0x008f14b4 │ │ │ │ + addeq pc, lr, ip, ror #11 │ │ │ │ + umulleq r1, pc, ip, r4 @ │ │ │ │ addseq r2, ip, lr, asr #13 │ │ │ │ blcs 99298 │ │ │ │ stcle 13, cr9, [r1, #-20]! @ 0xffffffec │ │ │ │ strmi r6, [r6], -r7, lsl #17 │ │ │ │ vstmiaeq r3, {d14} │ │ │ │ @ instruction: 0xf8572000 │ │ │ │ and lr, ip, r1, lsr #32 │ │ │ │ @@ -86400,27 +86400,27 @@ │ │ │ │ @ instruction: 0xf7b3300c │ │ │ │ ldmdami r1, {r0, r2, r3, r4, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 6a9c7c │ │ │ │ @ instruction: 0xf8d8e705 │ │ │ │ @ instruction: 0xf8d66000 │ │ │ │ @ instruction: 0xe6cc9058 │ │ │ │ - @ instruction: 0x008ef4bc │ │ │ │ - addeq r1, pc, ip, ror #6 │ │ │ │ - addeq pc, lr, r4, lsr #9 │ │ │ │ - addeq r1, pc, r4, asr r3 @ │ │ │ │ - addeq pc, lr, ip, lsl #9 │ │ │ │ - addeq r1, pc, ip, lsr r3 @ │ │ │ │ - addeq pc, lr, r8, lsr r4 @ │ │ │ │ - addeq pc, lr, r6, lsr #8 │ │ │ │ - umulleq pc, lr, lr, r3 @ │ │ │ │ - addeq pc, lr, r6, asr #6 │ │ │ │ - addeq r1, pc, r0, lsl #4 │ │ │ │ - @ instruction: 0x008ef2b2 │ │ │ │ - addeq r1, pc, r2, ror #2 │ │ │ │ + addeq pc, lr, r0, asr #9 │ │ │ │ + addeq r1, pc, r0, ror r3 @ │ │ │ │ + addeq pc, lr, r8, lsr #9 │ │ │ │ + addeq r1, pc, r8, asr r3 @ │ │ │ │ + umulleq pc, lr, r0, r4 @ │ │ │ │ + addeq r1, pc, r0, asr #6 │ │ │ │ + addeq pc, lr, ip, lsr r4 @ │ │ │ │ + addeq pc, lr, sl, lsr #8 │ │ │ │ + addeq pc, lr, r2, lsr #7 │ │ │ │ + addeq pc, lr, sl, asr #6 │ │ │ │ + addeq r1, pc, r4, lsl #4 │ │ │ │ + @ instruction: 0x008ef2b6 │ │ │ │ + addeq r1, pc, r6, ror #2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi 173d65c │ │ │ │ blmi 173d86c │ │ │ │ addlt r4, lr, sl, ror r4 │ │ │ │ @@ -86511,21 +86511,21 @@ │ │ │ │ stmdami ip, {r0, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf93cf7b3 │ │ │ │ @ instruction: 0xf7aae783 │ │ │ │ svclt 0x0000e9f2 │ │ │ │ addseq r2, ip, r4, asr #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq pc, [lr], r0 │ │ │ │ - addeq r1, pc, r0, lsr #1 │ │ │ │ + strdeq pc, [lr], r4 │ │ │ │ + addeq r1, pc, r4, lsr #1 │ │ │ │ @ instruction: 0x009c22d6 │ │ │ │ - addeq pc, lr, sl, lsr #2 │ │ │ │ - addeq r0, pc, r0, ror #31 │ │ │ │ - strdeq pc, [lr], sl │ │ │ │ - addeq r0, pc, sl, lsr #31 │ │ │ │ + addeq pc, lr, lr, lsr #2 │ │ │ │ + addeq r0, pc, r4, ror #31 │ │ │ │ + strdeq pc, [lr], lr │ │ │ │ + addeq r0, pc, lr, lsr #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ bmi e66e8 │ │ │ │ strmi fp, [fp], r3, lsl #1 │ │ │ │ @ instruction: 0x461e4615 │ │ │ │ @@ -86672,15 +86672,15 @@ │ │ │ │ @ instruction: 0xf1938b20 │ │ │ │ @ instruction: 0xf061f65b │ │ │ │ ldmdavs r3!, {r0, r1, r4, r5, r6, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0xf5036d85 │ │ │ │ ldc 3, cr6, [r3, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ - ble 9eaa40 │ │ │ │ + ble 9eaa40 │ │ │ │ bpl fe4a7a1c │ │ │ │ blvs ffa27ce8 │ │ │ │ blhi ff227cdc │ │ │ │ blx 4a7dd4 │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ rsbmi r6, sp, #72, 22 @ 0x12000 │ │ │ │ blvc ff227cec │ │ │ │ @@ -86762,19 +86762,19 @@ │ │ │ │ blhi 12e7c2c │ │ │ │ blvc ff2a7f44 │ │ │ │ bpl fe4a7bb0 │ │ │ │ strcs lr, [r1, #-1914] @ 0xfffff886 │ │ │ │ andlt r4, r5, r8, lsr #12 │ │ │ │ blhi 1a7654 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - ldrdeq lr, [lr], lr @ │ │ │ │ - addeq lr, lr, ip, ror #26 │ │ │ │ - addeq r0, pc, ip, lsl ip @ │ │ │ │ - addeq lr, lr, r4, lsr sp │ │ │ │ - addeq r0, pc, r4, ror #23 │ │ │ │ + addeq lr, lr, r2, ror #29 │ │ │ │ + addeq lr, lr, r0, ror sp │ │ │ │ + addeq r0, pc, r0, lsr #24 │ │ │ │ + addeq lr, lr, r8, lsr sp │ │ │ │ + addeq r0, pc, r8, ror #23 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ ldrmi r2, [pc], -r0, lsl #10 │ │ │ │ strmi r4, [r8], -r0, lsl #13 │ │ │ │ @ instruction: 0xf0614616 │ │ │ │ @@ -86791,16 +86791,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 2, pc, cr14, cr2, {5} @ │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf7b24478 │ │ │ │ strtmi pc, [r0], -r9, lsl #30 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ ldrb r2, [sl, r1, lsl #8]! │ │ │ │ - umulleq lr, lr, r4, ip @ │ │ │ │ - addeq r0, pc, r4, asr #22 │ │ │ │ + umulleq lr, lr, r8, ip @ │ │ │ │ + addeq r0, pc, r8, asr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1a78a0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 12aa724 │ │ │ │ stcmi 2, cr15, [r4, #692] @ 0x2b4 │ │ │ │ @ instruction: 0xf8df4616 │ │ │ │ @@ -87192,54 +87192,54 @@ │ │ │ │ blx c2a8ce │ │ │ │ @ instruction: 0xf04f482c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ffaaa8da │ │ │ │ svclt 0x0000e7e2 │ │ │ │ addseq r1, ip, r6, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, lr, ip, lsl ip │ │ │ │ - strdeq lr, [lr], r4 │ │ │ │ - umulleq lr, lr, lr, fp @ │ │ │ │ - addeq lr, lr, r8, lsl sl │ │ │ │ - addeq r0, pc, r6, asr #17 │ │ │ │ - strdeq lr, [lr], sl │ │ │ │ - addeq r0, pc, sl, lsr #17 │ │ │ │ + addeq lr, lr, r0, lsr #24 │ │ │ │ + strdeq lr, [lr], r8 │ │ │ │ + addeq lr, lr, r2, lsr #23 │ │ │ │ + addeq lr, lr, ip, lsl sl │ │ │ │ + addeq r0, pc, sl, asr #17 │ │ │ │ + strdeq lr, [lr], lr @ │ │ │ │ + addeq r0, pc, lr, lsr #17 │ │ │ │ addseq r1, ip, r0, ror #21 │ │ │ │ - addeq lr, lr, r8, asr #19 │ │ │ │ - addeq lr, lr, r0, lsl r9 │ │ │ │ - addeq r0, pc, r0, asr #15 │ │ │ │ - addeq lr, lr, r2, ror #16 │ │ │ │ - addeq r0, pc, r2, lsl r7 @ │ │ │ │ - addeq lr, lr, r8, asr #16 │ │ │ │ - strdeq r0, [pc], r8 │ │ │ │ - addeq lr, lr, lr, lsr #16 │ │ │ │ - ldrdeq r0, [pc], lr │ │ │ │ - addeq lr, lr, r4, lsl r8 │ │ │ │ - addeq r0, pc, r2, asr #13 │ │ │ │ - @ instruction: 0x008ee7b4 │ │ │ │ - addeq lr, lr, r8, lsr #15 │ │ │ │ - addeq r0, pc, r8, asr r6 @ │ │ │ │ - addeq lr, lr, lr, lsl #15 │ │ │ │ - addeq r0, pc, lr, lsr r6 @ │ │ │ │ - addeq lr, lr, r8, asr #14 │ │ │ │ - strdeq r0, [pc], r8 │ │ │ │ - addeq lr, lr, lr, lsr #14 │ │ │ │ - ldrdeq r0, [pc], lr │ │ │ │ - addeq lr, lr, r4, lsl r7 │ │ │ │ - addeq r0, pc, r4, asr #11 │ │ │ │ - addeq lr, lr, ip, asr #13 │ │ │ │ - ldrdeq lr, [lr], r6 │ │ │ │ - addeq r0, pc, r4, lsl #11 │ │ │ │ - umulleq lr, lr, r4, r6 @ │ │ │ │ - addeq lr, lr, ip, lsl #13 │ │ │ │ - addeq r0, pc, sl, lsr r5 @ │ │ │ │ - addeq lr, lr, lr, ror #12 │ │ │ │ - addeq r0, pc, ip, lsl r5 @ │ │ │ │ - addeq lr, lr, r4, asr r6 │ │ │ │ - addeq r0, pc, r2, lsl #10 │ │ │ │ + addeq lr, lr, ip, asr #19 │ │ │ │ + addeq lr, lr, r4, lsl r9 │ │ │ │ + addeq r0, pc, r4, asr #15 │ │ │ │ + addeq lr, lr, r6, ror #16 │ │ │ │ + addeq r0, pc, r6, lsl r7 @ │ │ │ │ + addeq lr, lr, ip, asr #16 │ │ │ │ + strdeq r0, [pc], ip │ │ │ │ + addeq lr, lr, r2, lsr r8 │ │ │ │ + addeq r0, pc, r2, ror #13 │ │ │ │ + addeq lr, lr, r8, lsl r8 │ │ │ │ + addeq r0, pc, r6, asr #13 │ │ │ │ + @ instruction: 0x008ee7b8 │ │ │ │ + addeq lr, lr, ip, lsr #15 │ │ │ │ + addeq r0, pc, ip, asr r6 @ │ │ │ │ + umulleq lr, lr, r2, r7 @ │ │ │ │ + addeq r0, pc, r2, asr #12 │ │ │ │ + addeq lr, lr, ip, asr #14 │ │ │ │ + strdeq r0, [pc], ip │ │ │ │ + addeq lr, lr, r2, lsr r7 │ │ │ │ + addeq r0, pc, r2, ror #11 │ │ │ │ + addeq lr, lr, r8, lsl r7 │ │ │ │ + addeq r0, pc, r8, asr #11 │ │ │ │ + ldrdeq lr, [lr], r0 │ │ │ │ + ldrdeq lr, [lr], sl │ │ │ │ + addeq r0, pc, r8, lsl #11 │ │ │ │ + umulleq lr, lr, r8, r6 @ │ │ │ │ + umulleq lr, lr, r0, r6 @ │ │ │ │ + addeq r0, pc, lr, lsr r5 @ │ │ │ │ + addeq lr, lr, r2, ror r6 │ │ │ │ + addeq r0, pc, r0, lsr #10 │ │ │ │ + addeq lr, lr, r8, asr r6 │ │ │ │ + addeq r0, pc, r6, lsl #10 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 227f7c >::_M_default_append(unsigned int)@@Base+0x6c78c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1caae00 │ │ │ │ ldclmi 2, cr15, [r4, #-692] @ 0xfffffd4c │ │ │ │ strmi r4, [lr], -sl, asr #25 │ │ │ │ @@ -87299,15 +87299,15 @@ │ │ │ │ @ instruction: 0xf176f193 │ │ │ │ @ instruction: 0xf18ef061 │ │ │ │ ldrdcs pc, [r4], -r9 │ │ │ │ @ instruction: 0xf5026d83 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d25, d7 │ │ │ │ - ble 9eb40c │ │ │ │ + ble 9eb40c │ │ │ │ bcc fe4a83e8 │ │ │ │ blvs ffa286b4 │ │ │ │ blls ff2286a8 │ │ │ │ blx 4a87a0 │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ subsmi r6, fp, #74752 @ 0x12400 │ │ │ │ blvc ff2286b8 │ │ │ │ @@ -87443,22 +87443,22 @@ │ │ │ │ stmdbls r2, {r0, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7b24478 │ │ │ │ blls 12b5cc │ │ │ │ @ instruction: 0xf7a9e7bf │ │ │ │ svclt 0x0000eaaa │ │ │ │ addseq r1, ip, r2, ror r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, lr, r2, ror #10 │ │ │ │ - addeq lr, lr, r8, asr r5 │ │ │ │ - addeq lr, lr, r0, lsr #7 │ │ │ │ + addeq lr, lr, r6, ror #10 │ │ │ │ + addeq lr, lr, ip, asr r5 │ │ │ │ + addeq lr, lr, r4, lsr #7 │ │ │ │ addseq r1, ip, lr, asr #7 │ │ │ │ - addeq lr, lr, sl, lsl #5 │ │ │ │ - addeq r0, pc, sl, lsr r1 @ │ │ │ │ - addeq lr, lr, ip, ror #4 │ │ │ │ - addeq r0, pc, ip, lsl r1 @ │ │ │ │ + addeq lr, lr, lr, lsl #5 │ │ │ │ + addeq r0, pc, lr, lsr r1 @ │ │ │ │ + addeq lr, lr, r0, ror r2 │ │ │ │ + addeq r0, pc, r0, lsr #2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1282e8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0x4614b095 │ │ │ │ strcs pc, [r0], #2271 @ 0x8df │ │ │ │ @@ -87468,16 +87468,16 @@ │ │ │ │ @ instruction: 0xf8df447a │ │ │ │ ldrbtmi r3, [lr], #-1144 @ 0xfffffb88 │ │ │ │ stcls 1, cr9, [r1, #-32]! @ 0xffffffe0 │ │ │ │ ldrdhi pc, [ip], sp │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @ instruction: 0xf04f9313 │ │ │ │ blls 86da6c │ │ │ │ - blls 9d1a94 │ │ │ │ - blls a11aa4 │ │ │ │ + blls 9d1a94 │ │ │ │ + blls a11aa4 │ │ │ │ @ instruction: 0xf1a6930d │ │ │ │ andcs pc, r4, #68157440 @ 0x4100000 │ │ │ │ @ instruction: 0x46214633 │ │ │ │ andls pc, r0, sp, asr #17 │ │ │ │ @ instruction: 0xf85ef7b0 │ │ │ │ stmdacs r0, {r0, r1, r2, r3, ip, pc} │ │ │ │ mvnhi pc, r0 │ │ │ │ @@ -87746,31 +87746,31 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b14478 │ │ │ │ bfi pc, r7, (invalid: 31:21) @ │ │ │ │ stmda ip, {r0, r3, r5, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x009c12fc │ │ │ │ - ldrdeq lr, [lr], sl │ │ │ │ + ldrdeq lr, [lr], lr @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, lr, sl, ror r1 │ │ │ │ - addeq sp, lr, r2, asr #30 │ │ │ │ - strdeq pc, [lr], r2 │ │ │ │ - ldrdeq sp, [lr], lr │ │ │ │ + addeq lr, lr, lr, ror r1 │ │ │ │ + addeq sp, lr, r6, asr #30 │ │ │ │ + strdeq pc, [lr], r6 │ │ │ │ + addeq sp, lr, r2, ror #29 │ │ │ │ @ instruction: 0x009c0fb2 │ │ │ │ - addeq sp, lr, r4, asr #29 │ │ │ │ - strdeq sp, [lr], r4 │ │ │ │ - addeq sp, lr, r4, lsl #28 │ │ │ │ - @ instruction: 0x008efcb2 │ │ │ │ - addeq sp, lr, r6, ror #27 │ │ │ │ - umulleq pc, lr, r4, ip @ │ │ │ │ - addeq sp, lr, ip, asr #27 │ │ │ │ - addeq pc, lr, sl, ror ip @ │ │ │ │ - @ instruction: 0x008eddb2 │ │ │ │ - addeq pc, lr, r0, ror #24 │ │ │ │ + addeq sp, lr, r8, asr #29 │ │ │ │ + strdeq sp, [lr], r8 │ │ │ │ + addeq sp, lr, r8, lsl #28 │ │ │ │ + @ instruction: 0x008efcb6 │ │ │ │ + addeq sp, lr, sl, ror #27 │ │ │ │ + umulleq pc, lr, r8, ip @ │ │ │ │ + ldrdeq sp, [lr], r0 │ │ │ │ + addeq pc, lr, lr, ror ip @ │ │ │ │ + @ instruction: 0x008eddb6 │ │ │ │ + addeq pc, lr, r4, ror #24 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, pc, r0, asr #24 │ │ │ │ @ instruction: 0x1e1f4940 │ │ │ │ mrcls 4, 0, r4, cr13, cr12, {3} │ │ │ │ @@ -87834,16 +87834,16 @@ │ │ │ │ ldrbmi sp, [r8], -r6, lsl #2 │ │ │ │ pop {r0, r1, r2, r3, ip, sp, pc} │ │ │ │ @ instruction: 0xf04f8ff0 │ │ │ │ strb r0, [lr, r1, lsl #22]! │ │ │ │ svc 0x0098f7a8 │ │ │ │ addseq r0, ip, r8, lsr #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, lr, lr, ror ip │ │ │ │ - addeq pc, lr, r4, lsr fp @ │ │ │ │ + addeq sp, lr, r2, lsl #25 │ │ │ │ + addeq pc, lr, r8, lsr fp @ │ │ │ │ addseq r0, ip, lr, asr #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1a88f4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0038f8cc │ │ │ │ @ instruction: 0xf8dfb0a5 │ │ │ │ @@ -88007,15 +88007,15 @@ │ │ │ │ @ instruction: 0xf060f3ed │ │ │ │ stcvs 4, cr15, [r1, #20] │ │ │ │ ldrdeq pc, [r4], -r8 │ │ │ │ @ instruction: 0xf5009a0b │ │ │ │ ldc 0, cr6, [r0, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ - ble 9ebf20 │ │ │ │ + ble 9ebf20 │ │ │ │ bne fe4a8efc │ │ │ │ blvs ffa291c8 │ │ │ │ blhi ff2291bc │ │ │ │ blx 4a92b4 │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ submi r6, r9, #72, 22 @ 0x12000 │ │ │ │ blvc ff2291cc │ │ │ │ @@ -88040,15 +88040,15 @@ │ │ │ │ vsra.u64 d15, d2, #22 │ │ │ │ vmla.i , q1, d0[4] │ │ │ │ ldrdne pc, [r4], -r8 │ │ │ │ @ instruction: 0xf5016d82 │ │ │ │ ldc 1, cr6, [r1, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ - ble 9ebfa4 │ │ │ │ + ble 9ebfa4 │ │ │ │ bcs fe4a8f80 │ │ │ │ blvs ffa2924c │ │ │ │ blhi ff229240 │ │ │ │ blx 4a9338 │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ subsmi r6, r2, #72, 22 @ 0x12000 │ │ │ │ blvc ff229250 │ │ │ │ @@ -88168,15 +88168,15 @@ │ │ │ │ ldrdcs pc, [r0], -fp │ │ │ │ stmibeq r4, {r0, r1, r2, r3, r6, r9, fp, sp, lr, pc} │ │ │ │ @ instruction: 0xf852981e │ │ │ │ ldrtmi r6, [r1], -r4, lsr #32 │ │ │ │ vshr.u64 , , #54 │ │ │ │ mvnle r2, r0, lsl #16 │ │ │ │ strbmi r9, [r0], -sp, lsl #18 │ │ │ │ - blhi a28fbc │ │ │ │ + blhi a28fbc │ │ │ │ vsra.s64 d15, d2, #38 │ │ │ │ vext.8 , q1, q8, #0 │ │ │ │ ldrdcs pc, [r4], -r8 │ │ │ │ @ instruction: 0xf5026d87 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ @@ -88308,15 +88308,15 @@ │ │ │ │ @ instruction: 0xf7b14478 │ │ │ │ @ instruction: 0xe7d6fb33 │ │ │ │ @ instruction: 0x4631483f │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1baba4c │ │ │ │ @ instruction: 0xf04f483d │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ - blx a2ba5a │ │ │ │ + blx a2ba5a │ │ │ │ ldmdami fp!, {r0, r3, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf7b1300c │ │ │ │ ldmdami r9!, {r0, r1, r2, r3, r4, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7b14478 │ │ │ │ @ instruction: 0xe7bcfb19 │ │ │ │ @@ -88348,43 +88348,43 @@ │ │ │ │ svclt 0x0000eb9e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ @ instruction: 0x009c0cfa │ │ │ │ addseq r0, ip, ip, ror #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, lr, r2, ror #22 │ │ │ │ - addeq pc, lr, r8, lsl sl @ │ │ │ │ + addeq sp, lr, r6, ror #22 │ │ │ │ + addeq pc, lr, ip, lsl sl @ │ │ │ │ addseq r0, ip, lr, lsr #24 │ │ │ │ ldrdeq r1, [r0], -r4 │ │ │ │ andeq r0, r0, r0, asr lr │ │ │ │ andeq r1, r0, r4, lsr r5 │ │ │ │ - umulleq sp, lr, r6, sl │ │ │ │ - addeq sp, lr, ip, lsl #21 │ │ │ │ - addeq sp, lr, ip, asr #21 │ │ │ │ - addeq sp, lr, r4, asr #21 │ │ │ │ - addeq sp, lr, lr, ror #19 │ │ │ │ - addeq sp, lr, sl, lsr r5 │ │ │ │ - addeq pc, lr, r8, ror #7 │ │ │ │ - addeq sp, lr, ip, lsl r5 │ │ │ │ - addeq pc, lr, sl, asr #7 │ │ │ │ - addeq sp, lr, r2, lsl #10 │ │ │ │ - @ instruction: 0x008ef3b2 │ │ │ │ - addeq sp, lr, sl, ror #9 │ │ │ │ - umulleq pc, lr, r8, r3 @ │ │ │ │ + umulleq sp, lr, sl, sl │ │ │ │ + umulleq sp, lr, r0, sl │ │ │ │ ldrdeq sp, [lr], r0 │ │ │ │ - addeq pc, lr, lr, ror r3 @ │ │ │ │ - @ instruction: 0x008ed4b6 │ │ │ │ - addeq pc, lr, r4, ror #6 │ │ │ │ - umulleq sp, lr, r6, r4 │ │ │ │ - addeq pc, lr, r6, asr #6 │ │ │ │ - addeq sp, lr, r8, ror r4 │ │ │ │ - addeq pc, lr, r8, lsr #6 │ │ │ │ - addeq sp, lr, sl, asr r4 │ │ │ │ - addeq pc, lr, sl, lsl #6 │ │ │ │ + addeq sp, lr, r8, asr #21 │ │ │ │ + strdeq sp, [lr], r2 │ │ │ │ + addeq sp, lr, lr, lsr r5 │ │ │ │ + addeq pc, lr, ip, ror #7 │ │ │ │ + addeq sp, lr, r0, lsr #10 │ │ │ │ + addeq pc, lr, lr, asr #7 │ │ │ │ + addeq sp, lr, r6, lsl #10 │ │ │ │ + @ instruction: 0x008ef3b6 │ │ │ │ + addeq sp, lr, lr, ror #9 │ │ │ │ + umulleq pc, lr, ip, r3 @ │ │ │ │ + ldrdeq sp, [lr], r4 │ │ │ │ + addeq pc, lr, r2, lsl #7 │ │ │ │ + @ instruction: 0x008ed4ba │ │ │ │ + addeq pc, lr, r8, ror #6 │ │ │ │ + umulleq sp, lr, sl, r4 │ │ │ │ + addeq pc, lr, sl, asr #6 │ │ │ │ + addeq sp, lr, ip, ror r4 │ │ │ │ + addeq pc, lr, ip, lsr #6 │ │ │ │ + addeq sp, lr, lr, asr r4 │ │ │ │ + addeq pc, lr, lr, lsl #6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febc4eac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ @ instruction: 0xb12c9c0c │ │ │ │ movwcs r9, #6669 @ 0x1a0d │ │ │ │ @ instruction: 0x46186013 │ │ │ │ @@ -88405,16 +88405,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9b0f7b1 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7b14478 │ │ │ │ blls 16c6b8 │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - addeq sp, lr, r8, asr r3 │ │ │ │ - addeq pc, lr, r8, lsl #4 │ │ │ │ + addeq sp, lr, ip, asr r3 │ │ │ │ + addeq pc, lr, ip, lsl #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1291dc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe6ac060 │ │ │ │ @ instruction: 0xf8df4692 │ │ │ │ @ instruction: 0x469824b0 │ │ │ │ @@ -88565,15 +88565,15 @@ │ │ │ │ andmi pc, r0, #111 @ 0x6f │ │ │ │ @ instruction: 0xf85b9206 │ │ │ │ ldrtmi r3, [r0], -r4, lsl #26 │ │ │ │ @ instruction: 0xf8516821 │ │ │ │ bvs 8c2018 │ │ │ │ eorcc pc, r3, r1, asr r8 @ │ │ │ │ movwls r9, #18695 @ 0x4907 │ │ │ │ - blhi a295ec │ │ │ │ + blhi a295ec │ │ │ │ @ instruction: 0xf780f191 │ │ │ │ pldw [r8, pc, asr r0] │ │ │ │ stcvs 8, cr6, [r0, #452] @ 0x1c4 │ │ │ │ @ instruction: 0x61aef501 │ │ │ │ vldr d9, [r1, #16] │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ @@ -88715,37 +88715,37 @@ │ │ │ │ @ instruction: 0xf04f481c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf802f7b1 │ │ │ │ @ instruction: 0xf7a8e6ab │ │ │ │ svclt 0x0000e8b8 │ │ │ │ addseq r0, ip, r0, lsl r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008ed2b6 │ │ │ │ - addeq sp, lr, ip, asr #5 │ │ │ │ - addeq sp, lr, r2, lsr #5 │ │ │ │ - addeq sp, lr, ip, lsr #2 │ │ │ │ - ldrdeq lr, [lr], ip │ │ │ │ + @ instruction: 0x008ed2ba │ │ │ │ + ldrdeq sp, [lr], r0 │ │ │ │ + addeq sp, lr, r6, lsr #5 │ │ │ │ + addeq sp, lr, r0, lsr r1 │ │ │ │ + addeq lr, lr, r0, ror #31 │ │ │ │ addseq r0, ip, r2, lsl r2 │ │ │ │ - addeq sp, lr, sl, lsl #2 │ │ │ │ - ldrdeq sp, [lr], r6 │ │ │ │ - @ instruction: 0x008ecfb4 │ │ │ │ - addeq lr, lr, r4, ror #28 │ │ │ │ - addeq ip, lr, r6, ror #30 │ │ │ │ - addeq lr, lr, r6, lsl lr │ │ │ │ - addeq ip, lr, ip, asr #30 │ │ │ │ - strdeq lr, [lr], ip │ │ │ │ - addeq ip, lr, r2, lsr pc │ │ │ │ - addeq lr, lr, r2, ror #27 │ │ │ │ - addeq ip, lr, r8, lsl pc │ │ │ │ - addeq lr, lr, r8, asr #27 │ │ │ │ - addeq ip, lr, r4, asr #29 │ │ │ │ - addeq lr, lr, r4, ror sp │ │ │ │ - addeq ip, lr, r8, ror lr │ │ │ │ - addeq ip, lr, r8, lsl #29 │ │ │ │ - addeq lr, lr, r6, lsr sp │ │ │ │ + addeq sp, lr, lr, lsl #2 │ │ │ │ + ldrdeq sp, [lr], sl │ │ │ │ + @ instruction: 0x008ecfb8 │ │ │ │ + addeq lr, lr, r8, ror #28 │ │ │ │ + addeq ip, lr, sl, ror #30 │ │ │ │ + addeq lr, lr, sl, lsl lr │ │ │ │ + addeq ip, lr, r0, asr pc │ │ │ │ + addeq lr, lr, r0, lsl #28 │ │ │ │ + addeq ip, lr, r6, lsr pc │ │ │ │ + addeq lr, lr, r6, ror #27 │ │ │ │ + addeq ip, lr, ip, lsl pc │ │ │ │ + addeq lr, lr, ip, asr #27 │ │ │ │ + addeq ip, lr, r8, asr #29 │ │ │ │ + addeq lr, lr, r8, ror sp │ │ │ │ + addeq ip, lr, ip, ror lr │ │ │ │ + addeq ip, lr, ip, lsl #29 │ │ │ │ + addeq lr, lr, sl, lsr sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 129708 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @ instruction: 0xf8d1b097 │ │ │ │ @ instruction: 0xf8df8010 │ │ │ │ @@ -89045,29 +89045,29 @@ │ │ │ │ @ instruction: 0xf04f4814 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [lr, #-704]! @ 0xfffffd40 │ │ │ │ svclt 0x0000e7d3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009bfede │ │ │ │ @ instruction: 0x009bfebe │ │ │ │ - addeq ip, lr, r6, ror sp │ │ │ │ - addeq ip, lr, r8, lsl sp │ │ │ │ - addeq ip, lr, r8, ror #21 │ │ │ │ - strdeq ip, [lr], lr │ │ │ │ - addeq lr, lr, lr, lsr #17 │ │ │ │ - addeq ip, lr, r2, ror #19 │ │ │ │ - umulleq lr, lr, r2, r8 @ │ │ │ │ - @ instruction: 0x008ec9b6 │ │ │ │ - addeq lr, lr, r4, ror #16 │ │ │ │ - umulleq ip, lr, r4, r9 │ │ │ │ - addeq lr, lr, r2, asr #16 │ │ │ │ - addeq ip, lr, sl, ror r9 │ │ │ │ - addeq lr, lr, r8, lsr #16 │ │ │ │ - addeq ip, lr, r0, ror #18 │ │ │ │ - addeq lr, lr, lr, lsl #16 │ │ │ │ + addeq ip, lr, sl, ror sp │ │ │ │ + addeq ip, lr, ip, lsl sp │ │ │ │ + addeq ip, lr, ip, ror #21 │ │ │ │ + addeq ip, lr, r2, lsl #20 │ │ │ │ + @ instruction: 0x008ee8b2 │ │ │ │ + addeq ip, lr, r6, ror #19 │ │ │ │ + umulleq lr, lr, r6, r8 @ │ │ │ │ + @ instruction: 0x008ec9ba │ │ │ │ + addeq lr, lr, r8, ror #16 │ │ │ │ + umulleq ip, lr, r8, r9 │ │ │ │ + addeq lr, lr, r6, asr #16 │ │ │ │ + addeq ip, lr, lr, ror r9 │ │ │ │ + addeq lr, lr, ip, lsr #16 │ │ │ │ + addeq ip, lr, r4, ror #18 │ │ │ │ + addeq lr, lr, r2, lsl r8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r0], r3, lsl #1 │ │ │ │ ldrmi r4, [fp], r8, lsl #12 │ │ │ │ @ instruction: 0x27004691 │ │ │ │ @@ -89198,32 +89198,32 @@ │ │ │ │ ldmdami r6, {r4, r5, r6, r7, r8, ip} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1fac82a │ │ │ │ stmdbls r1, {r2, r4, fp, lr} │ │ │ │ @ instruction: 0xf7b04478 │ │ │ │ blls eda50 │ │ │ │ svclt 0x0000e7a7 │ │ │ │ - addeq ip, lr, r2, asr r8 │ │ │ │ - addeq lr, lr, r2, lsl #14 │ │ │ │ - strdeq ip, [lr], ip @ │ │ │ │ - addeq lr, lr, ip, lsr #13 │ │ │ │ - ldrdeq ip, [lr], lr │ │ │ │ - addeq lr, lr, lr, lsl #13 │ │ │ │ - addeq ip, lr, r2, asr #15 │ │ │ │ - addeq lr, lr, r2, ror r6 │ │ │ │ - umulleq ip, lr, lr, r7 │ │ │ │ - addeq lr, lr, lr, asr #12 │ │ │ │ - addeq ip, lr, r2, lsl #15 │ │ │ │ - addeq lr, lr, r2, lsr r6 │ │ │ │ - addeq ip, lr, r4, asr r7 │ │ │ │ - addeq lr, lr, r4, lsl #12 │ │ │ │ - addeq ip, lr, lr, lsl #14 │ │ │ │ - @ instruction: 0x008ee5be │ │ │ │ - strdeq ip, [lr], r0 │ │ │ │ - addeq lr, lr, r0, lsr #11 │ │ │ │ + addeq ip, lr, r6, asr r8 │ │ │ │ + addeq lr, lr, r6, lsl #14 │ │ │ │ + addeq ip, lr, r0, lsl #16 │ │ │ │ + @ instruction: 0x008ee6b0 │ │ │ │ + addeq ip, lr, r2, ror #15 │ │ │ │ + umulleq lr, lr, r2, r6 @ │ │ │ │ + addeq ip, lr, r6, asr #15 │ │ │ │ + addeq lr, lr, r6, ror r6 │ │ │ │ + addeq ip, lr, r2, lsr #15 │ │ │ │ + addeq lr, lr, r2, asr r6 │ │ │ │ + addeq ip, lr, r6, lsl #15 │ │ │ │ + addeq lr, lr, r6, lsr r6 │ │ │ │ + addeq ip, lr, r8, asr r7 │ │ │ │ + addeq lr, lr, r8, lsl #12 │ │ │ │ + addeq ip, lr, r2, lsl r7 │ │ │ │ + addeq lr, lr, r2, asr #11 │ │ │ │ + strdeq ip, [lr], r4 │ │ │ │ + addeq lr, lr, r4, lsr #11 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrmi r4, [r9], fp, lsl #13 │ │ │ │ andsvs r2, r1, r0, lsl #2 │ │ │ │ @ instruction: 0x46066019 │ │ │ │ @@ -89313,26 +89313,26 @@ │ │ │ │ ldmdami r0, {r0, r1, r2, r4, r5, r7, ip, lr, pc} │ │ │ │ mvnne pc, r2, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe5ac9f8 │ │ │ │ ldrtmi r4, [r9], -sp, lsl #16 │ │ │ │ @ instruction: 0xf7b04478 │ │ │ │ ldr pc, [lr, pc, asr #22]! │ │ │ │ - ldrdeq ip, [lr], r0 │ │ │ │ - addeq lr, lr, r0, lsl #9 │ │ │ │ - addeq ip, lr, r0, lsr #11 │ │ │ │ - addeq lr, lr, r0, asr r4 │ │ │ │ - addeq ip, lr, r8, lsl #11 │ │ │ │ - addeq lr, lr, r8, lsr r4 │ │ │ │ - addeq ip, lr, lr, ror #10 │ │ │ │ - addeq lr, lr, lr, lsl r4 │ │ │ │ - addeq ip, lr, r6, asr #10 │ │ │ │ - strdeq lr, [lr], r6 │ │ │ │ - addeq ip, lr, r0, lsr #10 │ │ │ │ - ldrdeq lr, [lr], r0 │ │ │ │ + ldrdeq ip, [lr], r4 │ │ │ │ + addeq lr, lr, r4, lsl #9 │ │ │ │ + addeq ip, lr, r4, lsr #11 │ │ │ │ + addeq lr, lr, r4, asr r4 │ │ │ │ + addeq ip, lr, ip, lsl #11 │ │ │ │ + addeq lr, lr, ip, lsr r4 │ │ │ │ + addeq ip, lr, r2, ror r5 │ │ │ │ + addeq lr, lr, r2, lsr #8 │ │ │ │ + addeq ip, lr, sl, asr #10 │ │ │ │ + strdeq lr, [lr], sl │ │ │ │ + addeq ip, lr, r4, lsr #10 │ │ │ │ + ldrdeq lr, [lr], r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r3, lr, lsl #18 │ │ │ │ ldrmi r2, [sl], r0, lsl #8 │ │ │ │ @ instruction: 0x4607601c │ │ │ │ @@ -89459,26 +89459,26 @@ │ │ │ │ mvnne pc, r2, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2063 @ 0xfffff7f1 │ │ │ │ @ instruction: 0xf7b0300c │ │ │ │ stmdami lr, {r0, r4, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx bacc48 │ │ │ │ ldr r9, [r6, r1, lsl #22]! │ │ │ │ - addeq ip, lr, r6, lsl #8 │ │ │ │ - @ instruction: 0x008ee2b6 │ │ │ │ - addeq ip, lr, sl, ror #6 │ │ │ │ - addeq lr, lr, sl, lsl r2 │ │ │ │ - addeq ip, lr, lr, asr #6 │ │ │ │ - strdeq lr, [lr], lr @ │ │ │ │ - addeq ip, lr, r0, lsr r3 │ │ │ │ - addeq lr, lr, r0, ror #3 │ │ │ │ - addeq ip, lr, r2, lsl #6 │ │ │ │ - @ instruction: 0x008ee1b2 │ │ │ │ - ldrdeq ip, [lr], sl │ │ │ │ - addeq lr, lr, sl, lsl #3 │ │ │ │ + addeq ip, lr, sl, lsl #8 │ │ │ │ + @ instruction: 0x008ee2ba │ │ │ │ + addeq ip, lr, lr, ror #6 │ │ │ │ + addeq lr, lr, lr, lsl r2 │ │ │ │ + addeq ip, lr, r2, asr r3 │ │ │ │ + addeq lr, lr, r2, lsl #4 │ │ │ │ + addeq ip, lr, r4, lsr r3 │ │ │ │ + addeq lr, lr, r4, ror #3 │ │ │ │ + addeq ip, lr, r6, lsl #6 │ │ │ │ + @ instruction: 0x008ee1b6 │ │ │ │ + ldrdeq ip, [lr], lr │ │ │ │ + addeq lr, lr, lr, lsl #3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ @ instruction: 0x461db091 │ │ │ │ andls r4, r9, #150528 @ 0x24c00 │ │ │ │ ldmib sp, {r0, r1, r4, r7, r9, fp, lr}^ │ │ │ │ @@ -89627,24 +89627,24 @@ │ │ │ │ ldrtmi fp, [r4], -r8, asr #31 │ │ │ │ svcge 0x007df73f │ │ │ │ @ instruction: 0xf7a7e6eb │ │ │ │ svclt 0x0000e99a │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, fp, r2, ror r3 @ │ │ │ │ addseq pc, fp, r2, asr r3 @ │ │ │ │ - addeq ip, lr, r4, lsr #3 │ │ │ │ - addeq lr, lr, sl, asr r0 │ │ │ │ - addeq ip, lr, ip, asr r1 │ │ │ │ - addeq lr, lr, ip │ │ │ │ - addeq ip, lr, ip, lsr #1 │ │ │ │ - addeq sp, lr, r2, ror #30 │ │ │ │ - addeq ip, lr, sl, lsl #1 │ │ │ │ - addeq sp, lr, sl, lsr pc │ │ │ │ - addeq ip, lr, r6, asr r0 │ │ │ │ - addeq sp, lr, r6, lsl #30 │ │ │ │ + addeq ip, lr, r8, lsr #3 │ │ │ │ + addeq lr, lr, lr, asr r0 │ │ │ │ + addeq ip, lr, r0, ror #2 │ │ │ │ + addeq lr, lr, r0, lsl r0 │ │ │ │ + strheq ip, [lr], r0 │ │ │ │ + addeq sp, lr, r6, ror #30 │ │ │ │ + addeq ip, lr, lr, lsl #1 │ │ │ │ + addeq sp, lr, lr, lsr pc │ │ │ │ + addeq ip, lr, sl, asr r0 │ │ │ │ + addeq sp, lr, sl, lsl #30 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febc625c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ @ instruction: 0x461a4694 │ │ │ │ blls 2d6094 │ │ │ │ stcls 4, cr9, [fp], {2} │ │ │ │ @@ -89659,16 +89659,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7af300c │ │ │ │ stmdami r5, {r0, r1, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf89ef7b0 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-24] @ 0xffffffe8 │ │ │ │ - @ instruction: 0x008ebfbe │ │ │ │ - addeq sp, lr, lr, ror #28 │ │ │ │ + addeq fp, lr, r2, asr #31 │ │ │ │ + addeq sp, lr, r2, ror lr │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febc62bc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3080 @ 0xfffff3f8 │ │ │ │ strls r9, [r2], #-3081 @ 0xfffff3f7 │ │ │ │ @@ -89683,16 +89683,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffb4f7af │ │ │ │ stmdbls r5, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7b04478 │ │ │ │ blls 1ed2c0 >::_M_default_append(unsigned int)@@Base+0x31ad0> │ │ │ │ andlt r4, r6, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq fp, lr, r0, ror #30 │ │ │ │ - addeq sp, lr, r0, lsl lr │ │ │ │ + addeq fp, lr, r4, ror #30 │ │ │ │ + addeq sp, lr, r4, lsl lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 12a5d4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1aad458 │ │ │ │ ldmibmi lr!, {r3, r7, r9, sl, lr} │ │ │ │ blmi ff000b98 │ │ │ │ @@ -89883,28 +89883,28 @@ │ │ │ │ str pc, [sp, -r7, ror #29]! │ │ │ │ svc 0x009cf7a6 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, r1 │ │ │ │ andeq r0, r0, r0 │ │ │ │ addseq pc, fp, ip, lsl r0 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, lr, r2, lsr pc │ │ │ │ - addeq fp, lr, r2, lsr #29 │ │ │ │ + addeq fp, lr, r6, lsr pc │ │ │ │ + addeq fp, lr, r6, lsr #29 │ │ │ │ @ instruction: 0x009beed8 │ │ │ │ - addeq fp, lr, r6, lsl #29 │ │ │ │ - addeq fp, lr, ip, lsr sp │ │ │ │ - addeq sp, lr, ip, ror #23 │ │ │ │ - addeq fp, lr, r2, ror #25 │ │ │ │ - umulleq sp, lr, r2, fp │ │ │ │ - addeq fp, lr, r4, lsl #25 │ │ │ │ - addeq sp, lr, r4, lsr fp │ │ │ │ - addeq fp, lr, sl, ror #24 │ │ │ │ - addeq sp, lr, sl, lsl fp │ │ │ │ - addeq fp, lr, r0, asr ip │ │ │ │ - addeq sp, lr, r0, lsl #22 │ │ │ │ + addeq fp, lr, sl, lsl #29 │ │ │ │ + addeq fp, lr, r0, asr #26 │ │ │ │ + strdeq sp, [lr], r0 │ │ │ │ + addeq fp, lr, r6, ror #25 │ │ │ │ + umulleq sp, lr, r6, fp │ │ │ │ + addeq fp, lr, r8, lsl #25 │ │ │ │ + addeq sp, lr, r8, lsr fp │ │ │ │ + addeq fp, lr, lr, ror #24 │ │ │ │ + addeq sp, lr, lr, lsl fp │ │ │ │ + addeq fp, lr, r4, asr ip │ │ │ │ + addeq sp, lr, r4, lsl #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1aa924 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0x460db093 │ │ │ │ @ instruction: 0x4634f8df │ │ │ │ @@ -90162,15 +90162,15 @@ │ │ │ │ blhi 12ab130 │ │ │ │ vorn d15, d30, d20 │ │ │ │ bleq ff0ab338 │ │ │ │ blpl ab358 │ │ │ │ bleq ff1eb350 │ │ │ │ blx 4ab448 │ │ │ │ addshi pc, lr, r0, lsl #4 │ │ │ │ - blvc a2aedc │ │ │ │ + blvc a2aedc │ │ │ │ blvs ff26b350 │ │ │ │ blpl ff22b364 │ │ │ │ blx 4ab45c │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ @ instruction: 0xee887b45 │ │ │ │ @ instruction: 0xf8d86b07 │ │ │ │ @ instruction: 0xf5022004 │ │ │ │ @@ -90303,29 +90303,29 @@ │ │ │ │ @ instruction: 0xf04f4814 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx fe72d96a │ │ │ │ @ instruction: 0xf7a6e7d5 │ │ │ │ svclt 0x0000ec50 │ │ │ │ addseq lr, fp, sl, asr #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, lr, sl, ror fp │ │ │ │ - addeq fp, lr, ip, lsr #22 │ │ │ │ - umulleq fp, lr, r8, r8 │ │ │ │ + addeq fp, lr, lr, ror fp │ │ │ │ + addeq fp, lr, r0, lsr fp │ │ │ │ + umulleq fp, lr, ip, r8 │ │ │ │ addseq lr, fp, ip, ror #18 │ │ │ │ - addeq fp, lr, r2, ror r8 │ │ │ │ - addeq fp, lr, r6, lsr r6 │ │ │ │ - addeq sp, lr, r6, ror #9 │ │ │ │ - addeq fp, lr, sl, lsl #12 │ │ │ │ - @ instruction: 0x008ed4b8 │ │ │ │ - addeq fp, lr, ip, ror #11 │ │ │ │ - umulleq sp, lr, sl, r4 │ │ │ │ - ldrdeq fp, [lr], r2 │ │ │ │ - addeq sp, lr, r0, lsl #9 │ │ │ │ - @ instruction: 0x008eb5b8 │ │ │ │ - addeq sp, lr, r6, ror #8 │ │ │ │ + addeq fp, lr, r6, ror r8 │ │ │ │ + addeq fp, lr, sl, lsr r6 │ │ │ │ + addeq sp, lr, sl, ror #9 │ │ │ │ + addeq fp, lr, lr, lsl #12 │ │ │ │ + @ instruction: 0x008ed4bc │ │ │ │ + strdeq fp, [lr], r0 │ │ │ │ + umulleq sp, lr, lr, r4 │ │ │ │ + ldrdeq fp, [lr], r6 │ │ │ │ + addeq sp, lr, r4, lsl #9 │ │ │ │ + @ instruction: 0x008eb5bc │ │ │ │ + addeq sp, lr, sl, ror #8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 12afb8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ pkhbtmi fp, r8, r9, lsl #1 │ │ │ │ vst1.8 {d20-d22}, [pc], r4 │ │ │ │ @@ -91145,53 +91145,53 @@ │ │ │ │ blls 25bd90 >::_M_default_append(unsigned int)@@Base+0xa05a0> │ │ │ │ blls ab8144 │ │ │ │ svclt 0x00a8429d │ │ │ │ strb r4, [r9, #-1565]! @ 0xfffff9e3 │ │ │ │ strb r4, [r7, #-1605]! @ 0xfffff9bb │ │ │ │ addseq lr, fp, sl, lsr #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq fp, [lr], sl │ │ │ │ - addeq fp, lr, r6, ror #9 │ │ │ │ - ldrdeq fp, [lr], r2 │ │ │ │ - addeq fp, lr, r6, asr #9 │ │ │ │ - strdeq fp, [lr], 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│ │ │ - addeq ip, lr, ip, asr #16 │ │ │ │ - addeq sl, lr, r0, lsl #18 │ │ │ │ - @ instruction: 0x008ec7b0 │ │ │ │ - addeq sl, lr, r4, ror #17 │ │ │ │ - umulleq ip, lr, r4, r7 │ │ │ │ - addeq sl, lr, r0, lsr #17 │ │ │ │ - addeq ip, lr, lr, asr #14 │ │ │ │ + addeq sl, lr, r0, lsr #26 │ │ │ │ + addeq sl, lr, r2, lsl sp │ │ │ │ + addeq sl, lr, sl, lsl #26 │ │ │ │ + addeq sl, lr, r8, asr #22 │ │ │ │ + strdeq sl, [lr], r4 │ │ │ │ + addeq ip, lr, r4, lsr #17 │ │ │ │ + addeq sl, lr, r2, lsr #19 │ │ │ │ + addeq ip, lr, r0, asr r8 │ │ │ │ + addeq sl, lr, r4, lsl #18 │ │ │ │ + @ instruction: 0x008ec7b4 │ │ │ │ + addeq sl, lr, r8, ror #17 │ │ │ │ + umulleq ip, lr, r8, r7 │ │ │ │ + addeq sl, lr, r4, lsr #17 │ │ │ │ + addeq ip, lr, r2, asr r7 │ │ │ │ ldrtmi r4, [r1], -r8, lsl #16 │ │ │ │ ldmibcc pc!, {r0, r1, r2, r3, r6, ip, sp, lr, pc}^ @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 2e71e │ │ │ │ @ instruction: 0xf04f4805 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [r8], #696 @ 0x2b8 │ │ │ │ @ instruction: 0xf7a5e541 │ │ │ │ svclt 0x0000ed6e │ │ │ │ - strdeq sl, [lr], r4 │ │ │ │ - addeq ip, lr, r2, lsr #13 │ │ │ │ + strdeq sl, [lr], r8 │ │ │ │ + addeq ip, lr, r6, lsr #13 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febc7a88 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xb08d0fb8 │ │ │ │ @ instruction: 0x4605461f │ │ │ │ ldrmi r4, [r6], -ip, lsl #12 │ │ │ │ vaddw.s32 , q8, d14 │ │ │ │ @@ -91281,26 +91281,26 @@ │ │ │ │ ldmdami r0, {r0, r3, r4, r6, r8, ip, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx e2e8ae │ │ │ │ stmdbls fp, {r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7ae4478 │ │ │ │ blls 36f9c4 >::resize(unsigned int)@@Base+0x8ade0> │ │ │ │ svclt 0x0000e74e │ │ │ │ - addeq sl, lr, r2, lsr #14 │ │ │ │ - ldrdeq ip, [lr], r2 │ │ │ │ - addeq sl, lr, r4, lsl #14 │ │ │ │ - @ instruction: 0x008ec5b4 │ │ │ │ - @ instruction: 0x008ea6be │ │ │ │ - addeq ip, lr, lr, ror #10 │ │ │ │ - addeq sl, lr, r0, lsr #13 │ │ │ │ - addeq ip, lr, r0, asr r5 │ │ │ │ - addeq sl, lr, r2, lsl #13 │ │ │ │ - addeq ip, lr, r2, lsr r5 │ │ │ │ - addeq sl, lr, r4, ror #12 │ │ │ │ - addeq ip, lr, r4, lsl r5 │ │ │ │ + addeq sl, lr, r6, lsr #14 │ │ │ │ + ldrdeq ip, [lr], r6 │ │ │ │ + addeq sl, lr, r8, lsl #14 │ │ │ │ + @ instruction: 0x008ec5b8 │ │ │ │ + addeq sl, lr, r2, asr #13 │ │ │ │ + addeq ip, lr, r2, ror r5 │ │ │ │ + addeq sl, lr, r4, lsr #13 │ │ │ │ + addeq ip, lr, r4, asr r5 │ │ │ │ + addeq sl, lr, r6, lsl #13 │ │ │ │ + addeq ip, lr, r6, lsr r5 │ │ │ │ + addeq sl, lr, r8, ror #12 │ │ │ │ + addeq ip, lr, r8, lsl r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 22bef4 >::_M_default_append(unsigned int)@@Base+0x70704> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0020f8cc │ │ │ │ ldrmi fp, [r6], -r9, lsr #1 │ │ │ │ @ instruction: 0x469a4abb │ │ │ │ @@ -91386,15 +91386,15 @@ │ │ │ │ blvc 12c19c │ │ │ │ andvc pc, r9, lr, asr #16 │ │ │ │ ldmibcc pc!, {r0, r1, r2, r3, r6, ip, sp, lr, pc}^ @ │ │ │ │ @ instruction: 0xf04f9f3a │ │ │ │ tstvs sl, r1, lsl #28 │ │ │ │ strcs pc, [r7, -r2, lsl #23] │ │ │ │ andeq lr, ip, #18432 @ 0x4800 │ │ │ │ - bls a153e0 │ │ │ │ + bls a153e0 │ │ │ │ strbvc lr, [ip, r7, asr #22]! │ │ │ │ @ instruction: 0xf8d8615a │ │ │ │ stmib r3, {sp}^ │ │ │ │ bls 3ba3d4 >::resize(unsigned int)@@Base+0xd57f0> │ │ │ │ smlabteq r8, r3, r9, lr │ │ │ │ strcs lr, [sl, -r3, asr #19] │ │ │ │ stmdbgt ip, {r0, r1, r6, r7, r8, fp, sp, lr, pc} │ │ │ │ @@ -91404,15 +91404,15 @@ │ │ │ │ @ instruction: 0xf1083401 │ │ │ │ adcmi r0, r3, #4, 16 @ 0x40000 │ │ │ │ andshi pc, fp, #0 │ │ │ │ ldrbmi r9, [r8], -sl, lsl #22 │ │ │ │ svcvc 0x0004f85a │ │ │ │ @ instruction: 0xf853990b │ │ │ │ movwls r6, #44804 @ 0xaf04 │ │ │ │ - blhi a2c250 │ │ │ │ + blhi a2c250 │ │ │ │ @ instruction: 0xf152f18f │ │ │ │ @ instruction: 0xf16af05d │ │ │ │ ldrdcs pc, [r4], -fp │ │ │ │ @ instruction: 0xf5026d83 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d23, d8 │ │ │ │ @@ -91489,17 +91489,17 @@ │ │ │ │ blls ac804 │ │ │ │ svclt 0x0000e011 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0x009bd6f8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, lr, lr, asr #11 │ │ │ │ - addeq sl, lr, ip, ror #10 │ │ │ │ - addeq sl, lr, lr, asr r3 │ │ │ │ + ldrdeq sl, [lr], r2 │ │ │ │ + addeq sl, lr, r0, ror r5 │ │ │ │ + addeq sl, lr, r2, ror #6 │ │ │ │ @ instruction: 0xf85546b9 │ │ │ │ strtmi r3, [r1], -r4, lsl #30 │ │ │ │ ldc 6, cr4, [r3, #352] @ 0x160 │ │ │ │ @ instruction: 0xf18f8b28 │ │ │ │ @ instruction: 0xf05df09d │ │ │ │ @ instruction: 0xf8dbf0b5 │ │ │ │ stcvs 0, cr2, [r3, #16] │ │ │ │ @@ -91621,15 +91621,15 @@ │ │ │ │ ldrdcc pc, [r0], -sl │ │ │ │ stmdage r5!, {r1, r2, r5, r8, fp, sp, pc} │ │ │ │ @ instruction: 0xf404fb03 │ │ │ │ strtmi r9, [r3], #-2825 @ 0xfffff4f7 │ │ │ │ @ instruction: 0xf1439309 │ │ │ │ ldcl 3, cr15, [sp, #916] @ 0x394 │ │ │ │ vmla.f32 s14, s12, s30 │ │ │ │ - bls a07998 │ │ │ │ + bls a07998 │ │ │ │ @ instruction: 0x17e09914 │ │ │ │ blvc ffa6ca40 │ │ │ │ blpl ffa2ca44 │ │ │ │ bne fe317be4 │ │ │ │ @ instruction: 0xf04f9226 │ │ │ │ bls 9c0b6c │ │ │ │ blvc 26c850 >::_M_default_append(unsigned int)@@Base+0xb1060> │ │ │ │ @@ -91644,15 +91644,15 @@ │ │ │ │ blvc ffa6ca78 │ │ │ │ movweq lr, #6924 @ 0x1b0c │ │ │ │ blvc 26c878 >::_M_default_append(unsigned int)@@Base+0xb1088> │ │ │ │ blvc 12c5b0 │ │ │ │ andvc pc, r1, ip, asr #16 │ │ │ │ svcls 0x003a4621 │ │ │ │ blx ff24941a │ │ │ │ - bls 9f4fbc │ │ │ │ + bls 9f4fbc │ │ │ │ andcs r6, r1, #-2147483626 @ 0x80000016 │ │ │ │ ldrdvc pc, [r0], -sl │ │ │ │ stmdavc r6, {r0, r1, r6, r7, r8, fp, sp, lr, pc} │ │ │ │ stmib r3, {r0, r2, r3, r8, r9, sl, fp, ip, pc}^ │ │ │ │ stmib r3, {r3, r9, sl, ip, sp, lr}^ │ │ │ │ stmib r3, {r1, r3, ip}^ │ │ │ │ ldrbvs r4, [sl], #-3596 @ 0xfffff1f4 │ │ │ │ @@ -91721,15 +91721,15 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ andeq r0, r0, r0 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - umulleq sl, lr, r0, r2 │ │ │ │ + umulleq sl, lr, r4, r2 │ │ │ │ @ instruction: 0xffff90f7 │ │ │ │ blvc 12c744 │ │ │ │ blvs 12c74c │ │ │ │ blvs ff26cbc8 │ │ │ │ blx 4accc0 │ │ │ │ stmiavs r1!, {sl, ip, lr, pc} │ │ │ │ strmi r6, [ip], -sp, asr #17 │ │ │ │ @@ -91779,15 +91779,15 @@ │ │ │ │ stmdbls r6!, {r5, r9, sl, lr} │ │ │ │ movwcs lr, #10695 @ 0x29c7 │ │ │ │ @ instruction: 0xf666f141 │ │ │ │ ldrbmi r9, [r8], -r6, lsr #18 │ │ │ │ @ instruction: 0xf662f141 │ │ │ │ @ instruction: 0xf7fa4658 │ │ │ │ bls 3efe88 >::resize(unsigned int)@@Base+0x10b2a4> │ │ │ │ - blls 9d7644 │ │ │ │ + blls 9d7644 │ │ │ │ @ instruction: 0xf841981e │ │ │ │ mrrcne 0, 2, r3, r3, cr2 @ │ │ │ │ blls 795e10 │ │ │ │ bl 14b1e0 │ │ │ │ stmiavs r0, {r3, r9}^ │ │ │ │ ldmib r0, {r2, r4, r6, r8, fp, sp, lr}^ │ │ │ │ blx fe2c9216 │ │ │ │ @@ -92299,15 +92299,15 @@ │ │ │ │ blne ff83884c │ │ │ │ movweq lr, #39843 @ 0x9ba3 │ │ │ │ movweq lr, #43939 @ 0xaba3 │ │ │ │ bcc fe4ad1fc │ │ │ │ movweq lr, #31302 @ 0x7a46 │ │ │ │ bleq ffa6d4c8 │ │ │ │ svcmi 0x0000f5b3 │ │ │ │ - blge a266a4 │ │ │ │ + blge a266a4 │ │ │ │ movwls r9, #2057 @ 0x809 │ │ │ │ blge 9ba1fc │ │ │ │ vst2.8 {d15[6],d16[6]}, [r8 :16], r9 │ │ │ │ @ instruction: 0xf43f2801 │ │ │ │ strmi sl, [r7], -r9, ror #30 │ │ │ │ @ instruction: 0xf64148de │ │ │ │ ldrbtmi r2, [r8], #-282 @ 0xfffffee6 │ │ │ │ @@ -92329,15 +92329,15 @@ │ │ │ │ @ instruction: 0xf64fe750 │ │ │ │ vrsra.s64 , q14, #64 │ │ │ │ b 132658 │ │ │ │ @ instruction: 0xf0430386 │ │ │ │ b 1532664 │ │ │ │ sbcle r4, r6, r7, asr #6 │ │ │ │ stmdals r9, {r1, r2, r5, r9, fp, sp, pc} │ │ │ │ - bge 9d6270 │ │ │ │ + bge 9d6270 │ │ │ │ andcs r9, r1, #268435456 @ 0x10000000 │ │ │ │ bls 616270 │ │ │ │ vbsl , q8, q5 │ │ │ │ @ instruction: 0xf43f2801 │ │ │ │ strmi sl, [r7], -sp, lsr #30 │ │ │ │ @ instruction: 0xf64148c4 │ │ │ │ ldrbtmi r2, [r8], #-277 @ 0xfffffeeb │ │ │ │ @@ -92347,15 +92347,15 @@ │ │ │ │ blx fea2f94a │ │ │ │ @ instruction: 0xf64fe7c2 │ │ │ │ vrsra.s64 , q14, #64 │ │ │ │ b 1326a4 │ │ │ │ @ instruction: 0xf0430387 │ │ │ │ b 15326b0 │ │ │ │ @ instruction: 0xf43f4346 │ │ │ │ - bge a1d6d4 │ │ │ │ + bge a1d6d4 │ │ │ │ andls r9, r2, #589824 @ 0x90000 │ │ │ │ andls sl, r1, #151552 @ 0x25000 │ │ │ │ andls r2, r0, #268435456 @ 0x10000000 │ │ │ │ @ instruction: 0xf1da9a16 │ │ │ │ stmdacs r1, {r0, r8, ip, sp, lr, pc} │ │ │ │ svcge 0x0006f43f │ │ │ │ ldmmi r3!, {r0, r1, r2, r9, sl, lr} │ │ │ │ @@ -92513,61 +92513,61 @@ │ │ │ │ ldmdami r3!, {r0, r1, r2, r9, sl, lr} │ │ │ │ teqpcs r2, r1, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf994f7ad │ │ │ │ @ instruction: 0x46394830 │ │ │ │ @ instruction: 0xf7ad4478 │ │ │ │ strbt pc, [fp], -pc, asr #20 @ │ │ │ │ - addeq r9, lr, r2, lsl #28 │ │ │ │ - addeq r9, lr, sl, asr #27 │ │ │ │ - addeq fp, lr, r2, lsl #25 │ │ │ │ + addeq r9, lr, r6, lsl #28 │ │ │ │ + addeq r9, lr, lr, asr #27 │ │ │ │ + addeq fp, lr, r6, lsl #25 │ │ │ │ umullseq ip, fp, r0, lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, lr, r4, asr sp │ │ │ │ - addeq fp, lr, r2, lsl #24 │ │ │ │ - addeq r9, lr, lr, ror #25 │ │ │ │ - addeq r9, lr, sl, lsr fp │ │ │ │ - addeq fp, lr, r8, ror #19 │ │ │ │ - addeq r9, lr, r8, lsl fp │ │ │ │ - addeq fp, lr, r6, asr #19 │ │ │ │ - addeq r9, lr, sl, lsl #22 │ │ │ │ - addeq r9, lr, sl, asr #18 │ │ │ │ - addeq r9, lr, r2, asr #18 │ │ │ │ - addeq r9, lr, r6, asr #12 │ │ │ │ - strdeq fp, [lr], r6 │ │ │ │ - addeq r9, lr, ip, lsr #12 │ │ │ │ - ldrdeq fp, [lr], ip │ │ │ │ - addeq r9, lr, lr, asr #11 │ │ │ │ - addeq fp, lr, lr, ror r4 │ │ │ │ - addeq r9, lr, r0, lsl #11 │ │ │ │ - addeq fp, lr, r0, lsr r4 │ │ │ │ + addeq r9, lr, r8, asr sp │ │ │ │ + addeq fp, lr, r6, lsl #24 │ │ │ │ + strdeq r9, [lr], r2 │ │ │ │ + addeq r9, lr, lr, lsr fp │ │ │ │ + addeq fp, lr, ip, ror #19 │ │ │ │ + addeq r9, lr, ip, lsl fp │ │ │ │ + addeq fp, lr, sl, asr #19 │ │ │ │ + addeq r9, lr, lr, lsl #22 │ │ │ │ + addeq r9, lr, lr, asr #18 │ │ │ │ + addeq r9, lr, r6, asr #18 │ │ │ │ + addeq r9, lr, sl, asr #12 │ │ │ │ + strdeq fp, [lr], sl │ │ │ │ + addeq r9, lr, r0, lsr r6 │ │ │ │ + addeq fp, lr, r0, ror #9 │ │ │ │ + ldrdeq r9, [lr], r2 │ │ │ │ + addeq fp, lr, r2, lsl #9 │ │ │ │ + addeq r9, lr, r4, lsl #11 │ │ │ │ + addeq fp, lr, r4, lsr r4 │ │ │ │ @ instruction: 0xffff8631 │ │ │ │ - umulleq r9, lr, sl, r4 │ │ │ │ - addeq fp, lr, sl, asr #6 │ │ │ │ - addeq r9, lr, r0, lsl #9 │ │ │ │ - addeq fp, lr, lr, lsr #6 │ │ │ │ - addeq r9, lr, ip, asr r4 │ │ │ │ - addeq fp, lr, ip, lsl #6 │ │ │ │ - addeq r9, lr, r2, asr #8 │ │ │ │ - strdeq fp, [lr], r0 │ │ │ │ - addeq r9, lr, r0, lsr #8 │ │ │ │ - addeq fp, lr, lr, asr #5 │ │ │ │ + umulleq r9, lr, lr, r4 │ │ │ │ + addeq fp, lr, lr, asr #6 │ │ │ │ + addeq r9, lr, r4, lsl #9 │ │ │ │ + addeq fp, lr, r2, lsr r3 │ │ │ │ + addeq r9, lr, r0, ror #8 │ │ │ │ + addeq fp, lr, r0, lsl r3 │ │ │ │ + addeq r9, lr, r6, asr #8 │ │ │ │ + strdeq fp, [lr], r4 │ │ │ │ + addeq r9, lr, r4, lsr #8 │ │ │ │ + ldrdeq fp, [lr], r2 │ │ │ │ @ instruction: 0xffff84d1 │ │ │ │ - strdeq r9, [lr], r4 │ │ │ │ - addeq fp, lr, r4, lsr #5 │ │ │ │ - ldrdeq r9, [lr], r8 │ │ │ │ - addeq fp, lr, r6, lsl #5 │ │ │ │ - @ instruction: 0x008e93b0 │ │ │ │ - addeq fp, lr, r0, ror #4 │ │ │ │ - addeq r9, lr, r8, asr r3 │ │ │ │ - addeq fp, lr, r8, lsl #4 │ │ │ │ - addeq r9, lr, ip, lsr r3 │ │ │ │ - addeq fp, lr, ip, ror #3 │ │ │ │ - addeq r9, lr, r0, lsr #6 │ │ │ │ - ldrdeq fp, [lr], r0 │ │ │ │ + strdeq r9, [lr], r8 │ │ │ │ + addeq fp, lr, r8, lsr #5 │ │ │ │ + ldrdeq r9, [lr], ip │ │ │ │ + addeq fp, lr, sl, lsl #5 │ │ │ │ + @ instruction: 0x008e93b4 │ │ │ │ + addeq fp, lr, r4, ror #4 │ │ │ │ + addeq r9, lr, ip, asr r3 │ │ │ │ + addeq fp, lr, ip, lsl #4 │ │ │ │ + addeq r9, lr, r0, asr #6 │ │ │ │ + strdeq fp, [lr], r0 │ │ │ │ + addeq r9, lr, r4, lsr #6 │ │ │ │ + ldrdeq fp, [lr], r4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febc9008 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r6], -r0, asr #31 │ │ │ │ ldrmi r4, [pc], -ip, lsl #21 │ │ │ │ ldrbtmi r4, [sl], #-2956 @ 0xfffff474 │ │ │ │ ldc 0, cr11, [pc, #556] @ 72048 │ │ │ │ @@ -92706,21 +92706,21 @@ │ │ │ │ vnmla.f64 d7, d23, d7 │ │ │ │ subsmi r3, fp, #144, 20 @ 0x90000 │ │ │ │ @ instruction: 0xf7a4e7b5 │ │ │ │ svclt 0x0000e98c │ │ │ │ ... │ │ │ │ addseq ip, fp, r6, lsr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, lr, r0, lsr #4 │ │ │ │ - addeq r9, lr, sl, lsr #3 │ │ │ │ - addeq r9, lr, r2, asr #2 │ │ │ │ + addeq r9, lr, r4, lsr #4 │ │ │ │ + addeq r9, lr, lr, lsr #3 │ │ │ │ + addeq r9, lr, r6, asr #2 │ │ │ │ addseq ip, fp, r4, lsr #3 │ │ │ │ - addeq r9, lr, ip, lsl #1 │ │ │ │ - addeq sl, lr, ip, lsr pc │ │ │ │ - umulleq r9, lr, r8, r0 │ │ │ │ + umulleq r9, lr, r0, r0 │ │ │ │ + addeq sl, lr, r0, asr #30 │ │ │ │ + umulleq r9, lr, ip, r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febc9270 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46140fd8 │ │ │ │ blmi d44944 │ │ │ │ ldrbtmi fp, [sl], #-135 @ 0xffffff79 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -92771,16 +92771,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf852f7ad │ │ │ │ strb r9, [r0, r1, lsl #22] │ │ │ │ stmdb r6, {r2, r5, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq ip, fp, lr, asr #1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, fp, r6, lsl #1 │ │ │ │ - addeq r8, lr, r6, lsr #30 │ │ │ │ - ldrdeq sl, [lr], r6 │ │ │ │ + addeq r8, lr, sl, lsr #30 │ │ │ │ + ldrdeq sl, [lr], sl @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1ad618 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0030f8cc │ │ │ │ ldrmi fp, [r8], r7, lsr #1 │ │ │ │ bcc cb04f0 │ │ │ │ @@ -92875,15 +92875,15 @@ │ │ │ │ @ instruction: 0xf5e2f18d │ │ │ │ @ instruction: 0xf5faf05b │ │ │ │ @ instruction: 0xf8da6d81 │ │ │ │ @ instruction: 0xf5000004 │ │ │ │ ldc 0, cr6, [r0, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ - ble 9f0b34 │ │ │ │ + ble 9f0b34 │ │ │ │ bne fe4adb10 │ │ │ │ blvs ffa2dddc │ │ │ │ blhi ff22ddd0 │ │ │ │ blx 4adec8 │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ submi r6, r9, #72, 22 @ 0x12000 │ │ │ │ blvc ff22dde0 │ │ │ │ @@ -93433,51 +93433,51 @@ │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf7ac300c │ │ │ │ stmdami r8!, {r0, r2, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7ac4478 │ │ │ │ @ instruction: 0xe790fb1f │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, lr, sl, lsr #29 │ │ │ │ + addeq r8, lr, lr, lsr #29 │ │ │ │ addseq fp, fp, r4, asr #31 │ │ │ │ - addeq r8, lr, r2, asr #27 │ │ │ │ - strdeq r8, [lr], r4 │ │ │ │ - addeq r8, lr, r6, lsr fp │ │ │ │ + addeq r8, lr, r6, asr #27 │ │ │ │ + strdeq r8, [lr], r8 @ │ │ │ │ + addeq r8, lr, sl, lsr fp │ │ │ │ @ instruction: 0x009bbbbe │ │ │ │ - addeq r8, lr, lr, asr r9 │ │ │ │ - @ instruction: 0x008e86b8 │ │ │ │ - addeq sl, lr, r8, ror #10 │ │ │ │ - umulleq r8, lr, ip, r6 │ │ │ │ - addeq sl, lr, ip, asr #10 │ │ │ │ - addeq r8, lr, r0, lsr r6 │ │ │ │ - addeq sl, lr, r0, ror #9 │ │ │ │ - addeq r8, lr, r2, lsl r6 │ │ │ │ - addeq sl, lr, r2, asr #9 │ │ │ │ - strdeq r8, [lr], r4 │ │ │ │ - addeq sl, lr, r4, lsr #9 │ │ │ │ - @ instruction: 0x008e85b8 │ │ │ │ - addeq sl, lr, r8, ror #8 │ │ │ │ - umulleq r8, lr, lr, r5 │ │ │ │ - addeq sl, lr, ip, asr #8 │ │ │ │ - addeq r8, lr, r0, lsl #11 │ │ │ │ - addeq sl, lr, lr, lsr #8 │ │ │ │ - addeq r8, lr, r6, ror #10 │ │ │ │ - addeq sl, lr, r4, lsl r4 │ │ │ │ - addeq r8, lr, ip, asr #10 │ │ │ │ - strdeq sl, [lr], sl @ │ │ │ │ - addeq r8, lr, r2, lsr r5 │ │ │ │ - addeq sl, lr, r0, ror #7 │ │ │ │ - addeq r8, lr, r8, lsl r5 │ │ │ │ - addeq sl, lr, r6, asr #7 │ │ │ │ - strdeq r8, [lr], lr │ │ │ │ - addeq sl, lr, ip, lsr #7 │ │ │ │ - ldrdeq r8, [lr], ip │ │ │ │ - addeq sl, lr, ip, lsl #7 │ │ │ │ - addeq r8, lr, r2, asr #9 │ │ │ │ - addeq sl, lr, r0, ror r3 │ │ │ │ + addeq r8, lr, r2, ror #18 │ │ │ │ + @ instruction: 0x008e86bc │ │ │ │ + addeq sl, lr, ip, ror #10 │ │ │ │ + addeq r8, lr, r0, lsr #13 │ │ │ │ + addeq sl, lr, r0, asr r5 │ │ │ │ + addeq r8, lr, r4, lsr r6 │ │ │ │ + addeq sl, lr, r4, ror #9 │ │ │ │ + addeq r8, lr, r6, lsl r6 │ │ │ │ + addeq sl, lr, r6, asr #9 │ │ │ │ + strdeq r8, [lr], r8 @ │ │ │ │ + addeq sl, lr, r8, lsr #9 │ │ │ │ + @ instruction: 0x008e85bc │ │ │ │ + addeq sl, lr, ip, ror #8 │ │ │ │ + addeq r8, lr, r2, lsr #11 │ │ │ │ + addeq sl, lr, r0, asr r4 │ │ │ │ + addeq r8, lr, r4, lsl #11 │ │ │ │ + addeq sl, lr, r2, lsr r4 │ │ │ │ + addeq r8, lr, sl, ror #10 │ │ │ │ + addeq sl, lr, r8, lsl r4 │ │ │ │ + addeq r8, lr, r0, asr r5 │ │ │ │ + strdeq sl, [lr], lr │ │ │ │ + addeq r8, lr, r6, lsr r5 │ │ │ │ + addeq sl, lr, r4, ror #7 │ │ │ │ + addeq r8, lr, ip, lsl r5 │ │ │ │ + addeq sl, lr, sl, asr #7 │ │ │ │ + addeq r8, lr, r2, lsl #10 │ │ │ │ + @ instruction: 0x008ea3b0 │ │ │ │ + addeq r8, lr, r0, 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ff22eb30 │ │ │ │ @@ -94189,52 +94189,52 @@ │ │ │ │ ldrtmi r4, [r1], -sl, lsr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [ip], #-684 @ 0xfffffd54 │ │ │ │ @ instruction: 0xf04f4828 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [r6, #-684]! @ 0xfffffd54 │ │ │ │ svclt 0x0000e790 │ │ │ │ - addeq r8, lr, r6, ror #5 │ │ │ │ + addeq r8, lr, sl, ror #5 │ │ │ │ @ instruction: 0x009bb3f0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r8, [lr], r8 @ │ │ │ │ - addeq r8, lr, r6, lsr #2 │ │ │ │ - addeq r7, lr, lr, ror #30 │ │ │ │ + strdeq r8, [lr], ip │ │ │ │ + addeq r8, lr, sl, lsr #2 │ │ │ │ + addeq r7, lr, r2, ror pc │ │ │ │ @ instruction: 0x009baff6 │ │ │ │ - addeq r7, lr, r4, lsl #27 │ │ │ │ - addeq r7, lr, r6, ror #21 │ │ │ │ - umulleq r9, lr, r6, r9 │ │ │ │ - addeq r7, lr, sl, asr #21 │ │ │ │ - addeq r9, lr, sl, ror r9 │ │ │ │ - addeq r7, lr, lr, asr sl │ │ │ │ - addeq r9, lr, lr, lsl #18 │ │ │ │ - addeq r7, lr, r0, asr #20 │ │ │ │ - strdeq r9, [lr], r0 │ │ │ │ - addeq r7, lr, r2, lsr #20 │ │ │ │ - ldrdeq r9, [lr], r2 │ │ │ │ - addeq r7, lr, r6, ror #19 │ │ │ │ - umulleq r9, lr, r6, r8 │ │ │ │ - addeq r7, lr, ip, asr #19 │ │ │ │ - addeq r9, lr, sl, ror r8 │ │ │ │ - addeq r7, lr, lr, lsr #19 │ │ │ │ - addeq r9, lr, ip, asr r8 │ │ │ │ - umulleq r7, lr, r4, r9 │ │ │ │ - addeq r9, lr, r2, asr #16 │ │ │ │ - addeq r7, lr, sl, ror r9 │ │ │ │ - addeq r9, lr, r8, lsr #16 │ │ │ │ - addeq r7, lr, r0, ror #18 │ │ │ │ - addeq r9, lr, lr, lsl #16 │ │ │ │ - addeq r7, lr, r6, asr #18 │ │ │ │ + addeq r7, lr, r8, lsl #27 │ │ │ │ + addeq r7, lr, sl, ror #21 │ │ │ │ + umulleq r9, lr, sl, r9 │ │ │ │ + addeq r7, lr, lr, asr #21 │ │ │ │ + addeq r9, lr, lr, ror r9 │ │ │ │ + addeq r7, lr, r2, ror #20 │ │ │ │ + addeq r9, lr, r2, lsl r9 │ │ │ │ + addeq r7, lr, r4, asr #20 │ │ │ │ strdeq r9, [lr], r4 │ │ │ │ - addeq r7, lr, ip, lsr #18 │ │ │ │ - ldrdeq r9, [lr], sl │ │ │ │ - addeq r7, lr, sl, lsl #18 │ │ │ │ - @ instruction: 0x008e97ba │ │ │ │ - strdeq r7, [lr], r0 │ │ │ │ - umulleq r9, lr, lr, r7 │ │ │ │ + addeq r7, lr, r6, lsr #20 │ │ │ │ + ldrdeq r9, [lr], r6 │ │ │ │ + addeq r7, lr, sl, ror #19 │ │ │ │ + umulleq r9, lr, sl, r8 │ │ │ │ + ldrdeq r7, [lr], r0 │ │ │ │ + addeq r9, lr, lr, ror r8 │ │ │ │ + @ instruction: 0x008e79b2 │ │ │ │ + addeq r9, lr, r0, ror #16 │ │ │ │ + umulleq r7, lr, r8, r9 │ │ │ │ + addeq r9, lr, r6, asr #16 │ │ │ │ + addeq r7, lr, lr, ror r9 │ │ │ │ + addeq r9, lr, ip, lsr #16 │ │ │ │ + addeq r7, lr, r4, ror #18 │ │ │ │ + addeq r9, lr, r2, lsl r8 │ │ │ │ + addeq r7, lr, sl, asr #18 │ │ │ │ + strdeq r9, [lr], r8 │ │ │ │ + addeq r7, lr, r0, lsr r9 │ │ │ │ + ldrdeq r9, [lr], lr │ │ │ │ + addeq r7, lr, lr, lsl #18 │ │ │ │ + @ instruction: 0x008e97be │ │ │ │ + strdeq r7, [lr], r4 │ │ │ │ + addeq r9, lr, r2, lsr #15 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 12ecd0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ ldrmi fp, [r2], r5, lsr #1 │ │ │ │ @ instruction: 0x2728f8df │ │ │ │ @@ -94694,49 +94694,49 @@ │ │ │ │ stmdami r8!, {r0, r1, r2, r3, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7ab4478 │ │ │ │ str pc, [r1, r9, asr #18]! │ │ │ │ ldmib lr!, {r1, r5, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq sl, fp, r8, lsl r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, lr, lr, ror #15 │ │ │ │ - addeq r7, lr, r0, lsr #14 │ │ │ │ - addeq r7, lr, r8, lsl r7 │ │ │ │ - addeq r7, lr, r0, lsl r7 │ │ │ │ - addeq r7, lr, sl, lsl #13 │ │ │ │ - addeq r7, lr, lr, asr #7 │ │ │ │ + strdeq r7, [lr], r2 │ │ │ │ + addeq r7, lr, r4, lsr #14 │ │ │ │ + addeq r7, lr, ip, lsl r7 │ │ │ │ + addeq r7, lr, r4, lsl r7 │ │ │ │ + addeq r7, lr, lr, lsl #13 │ │ │ │ + ldrdeq r7, [lr], r2 │ │ │ │ addseq sl, fp, sl, asr r4 │ │ │ │ - addeq r7, lr, sl, ror #5 │ │ │ │ - umulleq r9, lr, sl, r1 │ │ │ │ - addeq r7, lr, r2, ror #4 │ │ │ │ - addeq r9, lr, r2, lsl r1 │ │ │ │ - addeq r7, lr, r4, asr #4 │ │ │ │ - strdeq r9, [lr], r4 │ │ │ │ - addeq r7, lr, r6, lsr #4 │ │ │ │ - ldrdeq r9, [lr], r6 │ │ │ │ - addeq r7, lr, r8, lsl #4 │ │ │ │ - strheq r9, [lr], r8 │ │ │ │ - addeq r7, lr, sl, ror #3 │ │ │ │ - umulleq r9, lr, sl, r0 │ │ │ │ - ldrdeq r7, [lr], r0 │ │ │ │ - addeq r9, lr, lr, ror r0 │ │ │ │ - @ instruction: 0x008e71b2 │ │ │ │ - addeq r9, lr, r0, rrx │ │ │ │ - umulleq r7, lr, r8, r1 │ │ │ │ - addeq r9, lr, r6, asr #32 │ │ │ │ - addeq r7, lr, lr, ror r1 │ │ │ │ - addeq r9, lr, ip, lsr #32 │ │ │ │ - addeq r7, lr, r4, ror #2 │ │ │ │ - addeq r9, lr, r2, lsl r0 │ │ │ │ - addeq r7, lr, sl, asr #2 │ │ │ │ - strdeq r8, [lr], r8 @ │ │ │ │ - addeq r7, lr, r0, lsr r1 │ │ │ │ - ldrdeq r8, [lr], lr │ │ │ │ - addeq r7, lr, r6, lsl r1 │ │ │ │ - addeq r8, lr, r4, asr #31 │ │ │ │ + addeq r7, lr, lr, ror #5 │ │ │ │ + umulleq r9, lr, lr, r1 │ │ │ │ + addeq r7, lr, r6, ror #4 │ │ │ │ + addeq r9, lr, r6, lsl r1 │ │ │ │ + addeq r7, lr, r8, asr #4 │ │ │ │ + strdeq r9, [lr], r8 │ │ │ │ + addeq r7, lr, sl, lsr #4 │ │ │ │ + ldrdeq r9, [lr], sl │ │ │ │ + addeq r7, lr, ip, lsl #4 │ │ │ │ + strheq r9, [lr], ip │ │ │ │ + addeq r7, lr, lr, ror #3 │ │ │ │ + umulleq r9, lr, lr, r0 │ │ │ │ + ldrdeq r7, [lr], r4 │ │ │ │ + addeq r9, lr, r2, lsl #1 │ │ │ │ + @ instruction: 0x008e71b6 │ │ │ │ + addeq r9, lr, r4, rrx │ │ │ │ + umulleq r7, lr, ip, r1 │ │ │ │ + addeq r9, lr, sl, asr #32 │ │ │ │ + addeq r7, lr, r2, lsl #3 │ │ │ │ + addeq r9, lr, r0, lsr r0 │ │ │ │ + addeq r7, lr, r8, ror #2 │ │ │ │ + addeq r9, lr, r6, lsl r0 │ │ │ │ + addeq r7, lr, lr, asr #2 │ │ │ │ + strdeq r8, [lr], ip │ │ │ │ + addeq r7, lr, r4, lsr r1 │ │ │ │ + addeq r8, lr, r2, ror #31 │ │ │ │ + addeq r7, lr, sl, lsl r1 │ │ │ │ + addeq r8, lr, r8, asr #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 12f4a8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 18b232c │ │ │ │ ldclmi 2, cr15, [r4, #-692]! @ 0xfffffd4c │ │ │ │ @ instruction: 0x46984617 │ │ │ │ @@ -95008,30 +95008,30 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ cdp2 7, 13, cr15, cr8, cr10, {5} │ │ │ │ @ instruction: 0xf7a1e5fd │ │ │ │ svclt 0x0000ef8e │ │ │ │ addseq sl, fp, r0, asr #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, fp, r6, lsl r1 │ │ │ │ - addeq r7, lr, r6 │ │ │ │ - addeq r6, lr, r8, lsl #31 │ │ │ │ - strdeq r6, [lr], r2 │ │ │ │ - addeq r6, lr, r2, asr #28 │ │ │ │ + addeq r7, lr, sl │ │ │ │ + addeq r6, lr, ip, lsl #31 │ │ │ │ + strdeq r6, [lr], r6 @ │ │ │ │ + addeq r6, lr, r6, asr #28 │ │ │ │ @ instruction: 0xffff5f69 │ │ │ │ @ instruction: 0xffff5f25 │ │ │ │ @ instruction: 0xffff5f17 │ │ │ │ @ instruction: 0xffff5ef5 │ │ │ │ @ instruction: 0xffff788f │ │ │ │ - addeq r6, lr, sl, lsr #28 │ │ │ │ - addeq r6, lr, r6, lsl #27 │ │ │ │ - addeq r6, lr, r6, lsr sp │ │ │ │ - addeq r6, lr, sl, ror ip │ │ │ │ - addeq r8, lr, sl, lsr #22 │ │ │ │ - addeq r6, lr, r4, lsr ip │ │ │ │ - addeq r8, lr, r2, ror #21 │ │ │ │ + addeq r6, lr, lr, lsr #28 │ │ │ │ + addeq r6, lr, sl, lsl #27 │ │ │ │ + addeq r6, lr, sl, lsr sp │ │ │ │ + addeq r6, lr, lr, ror ip │ │ │ │ + addeq r8, lr, lr, lsr #22 │ │ │ │ + addeq r6, lr, r8, lsr ip │ │ │ │ + addeq r8, lr, r6, ror #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1af944 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ @ instruction: 0xf8dfb099 │ │ │ │ strmi r6, [r8], ip, lsr #25 │ │ │ │ @@ -95041,15 +95041,15 @@ │ │ │ │ strcc pc, [lr, -r0, asr #12] │ │ │ │ ldccs 8, cr15, [r8], {223} @ 0xdf │ │ │ │ ldccc 8, cr15, [r8], {223} @ 0xdf │ │ │ │ tstls r4, sl, ror r4 │ │ │ │ blpl a6ec34 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @ instruction: 0xf04f9317 │ │ │ │ - blls 9f50cc │ │ │ │ + blls 9f50cc │ │ │ │ blls b19108 │ │ │ │ blls b990e8 │ │ │ │ blls c190e4 │ │ │ │ @ instruction: 0xf19f930b │ │ │ │ andcs pc, r4, #1006632960 @ 0x3c000000 │ │ │ │ @ instruction: 0x46414633 │ │ │ │ @ instruction: 0xf7a89700 │ │ │ │ @@ -95841,43 +95841,43 @@ │ │ │ │ ldrtmi r4, [r1], -r2, lsr #16 │ │ │ │ @ instruction: 0xf7aa4478 │ │ │ │ str pc, [r2], #2133 @ 0x855 │ │ │ │ adclt pc, r0, sp, asr #17 │ │ │ │ ldmib sp, {r0, r1, r2, r3, r4, r9, sl, lr}^ │ │ │ │ strtmi r9, [r3], r8, lsl #10 │ │ │ │ svclt 0x0000e04e │ │ │ │ - addeq r6, lr, ip, lsl #23 │ │ │ │ + umulleq r6, lr, r0, fp │ │ │ │ umullseq r9, fp, r4, ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, lr, r4, lsl #22 │ │ │ │ - strdeq r6, [lr], ip │ │ │ │ - strdeq r6, [lr], r4 │ │ │ │ - addeq r6, lr, sl, lsr #20 │ │ │ │ - addeq r6, lr, r8, lsl #19 │ │ │ │ - strdeq r6, [lr], lr │ │ │ │ - addeq r6, lr, r0, ror r7 │ │ │ │ - addeq r8, lr, lr, lsl r6 │ │ │ │ - addeq r6, lr, r6, lsr #12 │ │ │ │ - ldrdeq r8, [lr], r4 │ │ │ │ + addeq r6, lr, r8, lsl #22 │ │ │ │ + addeq r6, lr, r0, lsl #22 │ │ │ │ + strdeq r6, [lr], r8 │ │ │ │ + addeq r6, lr, lr, lsr #20 │ │ │ │ + addeq r6, lr, ip, lsl #19 │ │ │ │ + addeq r6, lr, r2, lsl #18 │ │ │ │ + addeq r6, lr, r4, ror r7 │ │ │ │ + addeq r8, lr, r2, lsr #12 │ │ │ │ + addeq r6, lr, sl, lsr #12 │ │ │ │ + ldrdeq r8, [lr], r8 @ │ │ │ │ addseq r9, fp, r6, lsl #14 │ │ │ │ - umulleq r6, lr, r2, r5 │ │ │ │ - addeq r8, lr, r0, asr #8 │ │ │ │ - addeq r6, lr, r4, lsl #10 │ │ │ │ - strdeq r6, [lr], ip │ │ │ │ - strdeq r6, [lr], r4 │ │ │ │ - addeq r6, lr, ip, lsl #6 │ │ │ │ - addeq r6, lr, sl, ror #4 │ │ │ │ - strdeq r6, [lr], r4 │ │ │ │ - addeq r6, lr, ip, lsl #2 │ │ │ │ - @ instruction: 0x008e7fbc │ │ │ │ - addeq r6, lr, r4, lsr #1 │ │ │ │ - addeq r7, lr, r4, asr pc │ │ │ │ - addeq r5, lr, r8, asr #30 │ │ │ │ - addeq r5, lr, ip, lsr #30 │ │ │ │ - ldrdeq r7, [lr], ip │ │ │ │ + umulleq r6, lr, r6, r5 │ │ │ │ + addeq r8, lr, r4, asr #8 │ │ │ │ + addeq r6, lr, r8, lsl #10 │ │ │ │ + addeq r6, lr, r0, lsl #10 │ │ │ │ + strdeq r6, [lr], r8 │ │ │ │ + addeq r6, lr, r0, lsl r3 │ │ │ │ + addeq r6, lr, lr, ror #4 │ │ │ │ + strdeq r6, [lr], r8 │ │ │ │ + addeq r6, lr, r0, lsl r1 │ │ │ │ + addeq r7, lr, r0, asr #31 │ │ │ │ + addeq r6, lr, r8, lsr #1 │ │ │ │ + addeq r7, lr, r8, asr pc │ │ │ │ + addeq r5, lr, ip, asr #30 │ │ │ │ + addeq r5, lr, r0, lsr pc │ │ │ │ + addeq r7, lr, r0, ror #27 │ │ │ │ ldrbmi r9, [r1], -r9, lsr #22 │ │ │ │ @ instruction: 0x46584632 │ │ │ │ vmov.32 d0[0], r1 │ │ │ │ @ instruction: 0xeeb83a10 │ │ │ │ @ instruction: 0xf1890bc0 │ │ │ │ stmdacs r1, {r0, r1, r2, r4, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ blls 1a9860 │ │ │ │ @@ -95937,20 +95937,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 13, cr15, cr6, cr9, {5} │ │ │ │ @ instruction: 0xf04f4809 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xff90f7a9 │ │ │ │ @ instruction: 0xf7a1e7de │ │ │ │ svclt 0x0000e846 │ │ │ │ - addeq r5, lr, r4, ror #27 │ │ │ │ - umulleq r7, lr, r2, ip │ │ │ │ - addeq r5, lr, r4, asr #27 │ │ │ │ - addeq r7, lr, r2, ror ip │ │ │ │ - addeq r5, lr, r4, lsr #27 │ │ │ │ - addeq r7, lr, r2, asr ip │ │ │ │ + addeq r5, lr, r8, ror #27 │ │ │ │ + umulleq r7, lr, r6, ip │ │ │ │ + addeq r5, lr, r8, asr #27 │ │ │ │ + addeq r7, lr, r6, ror ip │ │ │ │ + addeq r5, lr, r8, lsr #27 │ │ │ │ + addeq r7, lr, r6, asr ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1b07a0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0018f8cc │ │ │ │ bcs a15ac │ │ │ │ smlawbls r6, r1, r6, r4 │ │ │ │ @@ -95974,15 +95974,15 @@ │ │ │ │ @ instruction: 0xf5acf18a │ │ │ │ @ instruction: 0xf5c4f058 │ │ │ │ ldrdne pc, [r4], -r8 │ │ │ │ @ instruction: 0xf5016d84 │ │ │ │ ldc 1, cr6, [r1, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ - ble 9f3ba0 │ │ │ │ + ble 9f3ba0 │ │ │ │ bmi fe4b0b7c │ │ │ │ blvs ffa30e48 │ │ │ │ blhi ff230e3c │ │ │ │ blx 4b0f34 │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ rsbmi r6, r4, #72, 22 @ 0x12000 │ │ │ │ blvc ff230e4c │ │ │ │ @@ -96004,15 +96004,15 @@ │ │ │ │ @ instruction: 0xf570f18a │ │ │ │ @ instruction: 0xf588f058 │ │ │ │ @ instruction: 0xf8d86d81 │ │ │ │ @ instruction: 0xf5000004 │ │ │ │ ldc 0, cr6, [r0, #696] @ 0x2b8 │ │ │ │ vmov.f64 d7, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d24, d7 │ │ │ │ - ble 9f3c18 │ │ │ │ + ble 9f3c18 │ │ │ │ bne fe4b0bf4 │ │ │ │ blvs ffa30ec0 │ │ │ │ blhi ff230eb4 │ │ │ │ blx 4b0fac │ │ │ │ mrc 12, 5, sp, cr1, cr12, {0} │ │ │ │ submi r6, r9, #72, 22 @ 0x12000 │ │ │ │ blvc ff230ec4 │ │ │ │ @@ -96461,15 +96461,15 @@ │ │ │ │ ldmdals r5, {r2, r4, r5, r6, r7, ip, lr, pc} │ │ │ │ mrscs r2, R9_usr │ │ │ │ @ instruction: 0xf1d0f189 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 1355f20 │ │ │ │ blls f9a714 │ │ │ │ blls f5a6fc │ │ │ │ - blls a1a6fc │ │ │ │ + blls a1a6fc │ │ │ │ strls r9, [r2, #-5] │ │ │ │ andls pc, ip, sp, asr #17 │ │ │ │ vldmiavs fp, {s19-s40} │ │ │ │ movwcs r9, #775 @ 0x307 │ │ │ │ movwls r9, #26920 @ 0x6928 │ │ │ │ ldmdals r5, {r2, r8, r9, ip, pc} │ │ │ │ vldr d9, [pc, #232] @ 75c00 │ │ │ │ @@ -96527,15 +96527,15 @@ │ │ │ │ andcs r9, r0, #22528 @ 0x5800 │ │ │ │ ldmibpl r9, {r0, r2, r4, fp, ip, pc} │ │ │ │ @ instruction: 0xf1d8f189 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 1355e50 │ │ │ │ bhi fe4b1418 │ │ │ │ cdp 3, 11, cr9, cr7, cr8, {0} │ │ │ │ - blls 9f8804 │ │ │ │ + blls 9f8804 │ │ │ │ blvc ffa716e8 │ │ │ │ stmdbls r8!, {r1, r2, r4, r9, fp, ip, pc} │ │ │ │ movwls r6, #31963 @ 0x7cdb │ │ │ │ stmib sp, {r8, r9, sp}^ │ │ │ │ cdp 3, 3, cr3, cr7, cr5, {0} │ │ │ │ ldmdals r5, {r8, r9, fp} │ │ │ │ stmib sp, {r0, r1, r4, r7, r8, fp, ip, lr}^ │ │ │ │ @@ -96616,36 +96616,36 @@ │ │ │ │ @ instruction: 0xf7a9300c │ │ │ │ ldmdami sl, {r0, r3, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 11b3bfc │ │ │ │ svclt 0x0000e698 │ │ │ │ ldrlt r4, [r9, #-3109]! @ 0xfffff3db │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ - addeq r5, lr, ip, asr sp │ │ │ │ - umulleq r5, lr, r0, fp │ │ │ │ - addeq r5, lr, r4, lsl #23 │ │ │ │ - addeq r5, lr, ip, ror fp │ │ │ │ - addeq r5, lr, r8, ror #9 │ │ │ │ - umulleq r7, lr, r8, r3 │ │ │ │ - ldrdeq r5, [lr], r0 │ │ │ │ - addeq r7, lr, r0, lsl #7 │ │ │ │ - addeq r5, lr, r0, lsl r4 │ │ │ │ - addeq r7, lr, r0, asr #5 │ │ │ │ - umulleq r5, lr, r6, r3 │ │ │ │ - addeq r7, lr, r6, asr #4 │ │ │ │ - addeq r5, lr, sl, ror r3 │ │ │ │ - addeq r7, lr, sl, lsr #4 │ │ │ │ - addeq r5, lr, lr, asr r3 │ │ │ │ - addeq r7, lr, lr, lsl #4 │ │ │ │ - addeq r5, lr, r2, asr #6 │ │ │ │ - strdeq r7, [lr], r2 │ │ │ │ - addeq r5, lr, r6, lsr #6 │ │ │ │ - ldrdeq r7, [lr], r6 │ │ │ │ - addeq r5, lr, sl, lsl #6 │ │ │ │ - @ instruction: 0x008e71ba │ │ │ │ + addeq r5, lr, r0, ror #26 │ │ │ │ + umulleq r5, lr, r4, fp │ │ │ │ + addeq r5, lr, r8, lsl #23 │ │ │ │ + addeq r5, lr, r0, lsl #23 │ │ │ │ + addeq r5, lr, ip, ror #9 │ │ │ │ + umulleq r7, lr, ip, r3 │ │ │ │ + ldrdeq r5, [lr], r4 │ │ │ │ + addeq r7, lr, r4, lsl #7 │ │ │ │ + addeq r5, lr, r4, lsl r4 │ │ │ │ + addeq r7, lr, r4, asr #5 │ │ │ │ + umulleq r5, lr, sl, r3 │ │ │ │ + addeq r7, lr, sl, asr #4 │ │ │ │ + addeq r5, lr, lr, ror r3 │ │ │ │ + addeq r7, lr, lr, lsr #4 │ │ │ │ + addeq r5, lr, r2, ror #6 │ │ │ │ + addeq r7, lr, r2, lsl r2 │ │ │ │ + addeq r5, lr, r6, asr #6 │ │ │ │ + strdeq r7, [lr], r6 │ │ │ │ + addeq r5, lr, sl, lsr #6 │ │ │ │ + ldrdeq r7, [lr], sl │ │ │ │ + addeq r5, lr, lr, lsl #6 │ │ │ │ + @ instruction: 0x008e71be │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 13127c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0020f8cc │ │ │ │ mcrrls 0, 10, fp, sl, cr13 │ │ │ │ stccs 8, cr6, [r0], {36} @ 0x24 │ │ │ │ @@ -97215,15 +97215,15 @@ │ │ │ │ blls 9afda8 │ │ │ │ bleq b2188 │ │ │ │ strbmi r9, [r0], -r4, lsl #6 │ │ │ │ vmov.32 r9, d8[1] │ │ │ │ stmib sp, {r8, r9, fp}^ │ │ │ │ blls f232c4 │ │ │ │ blls edb2c4 │ │ │ │ - blls 9db2c4 │ │ │ │ + blls 9db2c4 │ │ │ │ bls 61d7ec │ │ │ │ strls r6, [r8], #-3291 @ 0xfffff325 │ │ │ │ movwls r9, #31787 @ 0x7c2b │ │ │ │ strmi lr, [r5], #-2509 @ 0xfffff633 │ │ │ │ ldmdbls r0, {r3, r4, r5, r8, r9, fp, ip, pc} │ │ │ │ mrc2 7, 6, pc, cr4, cr13, {7} │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ @@ -97241,15 +97241,15 @@ │ │ │ │ andle r2, ip, r1, lsl #16 │ │ │ │ vtst.8 d20, d1, d18 │ │ │ │ ldrbtmi r4, [r8], #-388 @ 0xfffffe7c │ │ │ │ @ instruction: 0xf7a8300c │ │ │ │ ldmdami r0!, {r0, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 7, cr15, [ip, #-672] @ 0xfffffd60 │ │ │ │ - blls 9efd34 │ │ │ │ + blls 9efd34 │ │ │ │ bpl fe4b1f4c │ │ │ │ andcs r9, r0, #5 │ │ │ │ mrc 12, 5, r9, cr8, cr6, {0} │ │ │ │ fldmiaxvs fp, {d23-d137} @ Deprecated │ │ │ │ bleq b221c │ │ │ │ strbmi r9, [r0], -r7, lsl #6 │ │ │ │ movwls r9, #35657 @ 0x8b49 │ │ │ │ @@ -97268,36 +97268,36 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [r0], #-672 @ 0xfffffd60 │ │ │ │ @ instruction: 0x46214819 │ │ │ │ @ instruction: 0xf7a84478 │ │ │ │ ldrb pc, [r1, #-3371] @ 0xfffff2d5 @ │ │ │ │ ldrlt r4, [r9, #-3109]! @ 0xfffff3db │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ - addeq r5, lr, r4, ror r2 │ │ │ │ - addeq r5, lr, sl, lsr #1 │ │ │ │ - addeq r5, lr, r2, lsr #1 │ │ │ │ - umulleq r5, lr, sl, r0 │ │ │ │ - addeq r4, lr, lr, lsl #21 │ │ │ │ - addeq r6, lr, lr, lsr r9 │ │ │ │ - addeq r4, lr, lr, asr #20 │ │ │ │ - strdeq r6, [lr], lr │ │ │ │ - addeq r4, lr, r6, lsr sl │ │ │ │ - addeq r6, lr, r6, ror #17 │ │ │ │ - addeq r4, lr, ip, lsl sl │ │ │ │ - addeq r6, lr, ip, asr #17 │ │ │ │ - addeq r4, lr, r2, lsl #20 │ │ │ │ - @ instruction: 0x008e68b2 │ │ │ │ - addeq r4, lr, r6, asr #19 │ │ │ │ - addeq r6, lr, r6, ror r8 │ │ │ │ - addeq r4, lr, r8, ror #18 │ │ │ │ - addeq r6, lr, r8, lsl r8 │ │ │ │ - addeq r4, lr, sl, lsr r9 │ │ │ │ - addeq r6, lr, sl, ror #15 │ │ │ │ - ldrdeq r4, [lr], r8 │ │ │ │ - addeq r6, lr, r8, lsl #15 │ │ │ │ + addeq r5, lr, r8, ror r2 │ │ │ │ + addeq r5, lr, lr, lsr #1 │ │ │ │ + addeq r5, lr, r6, lsr #1 │ │ │ │ + umulleq r5, lr, lr, r0 │ │ │ │ + umulleq r4, lr, r2, sl │ │ │ │ + addeq r6, lr, r2, asr #18 │ │ │ │ + addeq r4, lr, r2, asr sl │ │ │ │ + addeq r6, lr, r2, lsl #18 │ │ │ │ + addeq r4, lr, sl, lsr sl │ │ │ │ + addeq r6, lr, sl, ror #17 │ │ │ │ + addeq r4, lr, r0, lsr #20 │ │ │ │ + ldrdeq r6, [lr], r0 │ │ │ │ + addeq r4, lr, r6, lsl #20 │ │ │ │ + @ instruction: 0x008e68b6 │ │ │ │ + addeq r4, lr, sl, asr #19 │ │ │ │ + addeq r6, lr, sl, ror r8 │ │ │ │ + addeq r4, lr, ip, ror #18 │ │ │ │ + addeq r6, lr, ip, lsl r8 │ │ │ │ + addeq r4, lr, lr, lsr r9 │ │ │ │ + addeq r6, lr, lr, ror #15 │ │ │ │ + ldrdeq r4, [lr], ip │ │ │ │ + addeq r6, lr, ip, lsl #15 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 131cac │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 13, cr15, cr8, cr12, {6} │ │ │ │ stclpl 8, cr15, [r4], #-892 @ 0xfffffc84 │ │ │ │ @ instruction: 0xf8dfb0bf │ │ │ │ @@ -98092,36 +98092,36 @@ │ │ │ │ ldmdami fp, {r0, r1, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2327 @ 0xfffff6e9 │ │ │ │ cdp2 7, 11, cr15, cr14, cr7, {5} │ │ │ │ svclt 0x0000e4b8 │ │ │ │ addseq r7, fp, r0, asr #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009b78f6 │ │ │ │ - addeq r4, lr, lr, lsr #15 │ │ │ │ - addeq r4, lr, ip, ror #14 │ │ │ │ - strdeq r4, [lr], r4 @ │ │ │ │ - @ instruction: 0x008e44b0 │ │ │ │ - addeq r6, lr, lr, asr r3 │ │ │ │ - addeq r4, lr, sl, lsr #9 │ │ │ │ - addeq r4, lr, lr, asr #4 │ │ │ │ - strdeq r6, [lr], sl │ │ │ │ - addeq r4, lr, r0, lsr r2 │ │ │ │ - ldrdeq r6, [lr], ip │ │ │ │ - addeq r4, lr, ip, lsl #4 │ │ │ │ - strheq r6, [lr], r8 │ │ │ │ - addeq r4, lr, lr, ror #3 │ │ │ │ - umulleq r6, lr, sl, r0 │ │ │ │ - addeq r4, lr, r0, lsl #3 │ │ │ │ - addeq r4, lr, sl, rrx │ │ │ │ - addeq r4, lr, r2, lsr r0 │ │ │ │ - ldrdeq r3, [lr], sl │ │ │ │ - addeq r3, lr, sl, lsl ip │ │ │ │ - addeq r5, lr, sl, asr #21 │ │ │ │ - strdeq r3, [lr], lr │ │ │ │ - addeq r5, lr, lr, lsr #21 │ │ │ │ + @ instruction: 0x008e47b2 │ │ │ │ + addeq r4, lr, r0, ror r7 │ │ │ │ + strdeq r4, [lr], r8 │ │ │ │ + @ instruction: 0x008e44b4 │ │ │ │ + addeq r6, lr, r2, ror #6 │ │ │ │ + addeq r4, lr, lr, lsr #9 │ │ │ │ + addeq r4, lr, r2, asr r2 │ │ │ │ + strdeq r6, [lr], lr │ │ │ │ + addeq r4, lr, r4, lsr r2 │ │ │ │ + addeq r6, lr, r0, ror #1 │ │ │ │ + addeq r4, lr, r0, lsl r2 │ │ │ │ + strheq r6, [lr], ip │ │ │ │ + strdeq r4, [lr], r2 │ │ │ │ + umulleq r6, lr, lr, r0 │ │ │ │ + addeq r4, lr, r4, lsl #3 │ │ │ │ + addeq r4, lr, lr, rrx │ │ │ │ + addeq r4, lr, r6, lsr r0 │ │ │ │ + ldrdeq r3, [lr], lr │ │ │ │ + addeq r3, lr, lr, lsl ip │ │ │ │ + addeq r5, lr, lr, asr #21 │ │ │ │ + addeq r3, lr, r2, lsl #24 │ │ │ │ + @ instruction: 0x008e5ab2 │ │ │ │ ldmdavs fp, {r3, r4, r8, r9, fp, ip, pc} │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ stmdbls r0!, {r0, r7, sl, fp, sp, pc} │ │ │ │ blcs 91908 │ │ │ │ blls 6ab6b4 │ │ │ │ movwls r4, #42560 @ 0xa640 │ │ │ │ movwls r9, #39705 @ 0x9b19 │ │ │ │ @@ -98921,52 +98921,52 @@ │ │ │ │ vadd.i8 d20, d1, d26 │ │ │ │ ldrbtmi r0, [r8], #-371 @ 0xfffffe8d │ │ │ │ @ instruction: 0xf7a6300c │ │ │ │ stmdami r8!, {r0, r1, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf83ef7a7 │ │ │ │ @ instruction: 0xe6959617 │ │ │ │ - addeq r3, lr, r4, ror #21 │ │ │ │ - umulleq r5, lr, r2, r9 │ │ │ │ - addeq r3, lr, r6, asr #21 │ │ │ │ - addeq r5, lr, r4, ror r9 │ │ │ │ - addeq r3, lr, sl, lsr #21 │ │ │ │ - addeq r5, lr, r6, asr r9 │ │ │ │ - addeq r3, lr, r2, lsl #21 │ │ │ │ - ldrdeq r3, [lr], r2 │ │ │ │ - strdeq r3, [lr], r6 │ │ │ │ - addeq r3, lr, r8, ror #16 │ │ │ │ - addeq r3, lr, r2, lsr r7 │ │ │ │ - addeq r3, lr, ip, lsl #13 │ │ │ │ - addeq r3, lr, sl, lsl #12 │ │ │ │ - addeq r3, lr, r0, ror #9 │ │ │ │ - addeq r3, lr, ip, lsr #8 │ │ │ │ - addeq r3, lr, lr, lsr #7 │ │ │ │ - addeq r3, lr, sl, asr #4 │ │ │ │ - strdeq r5, [lr], sl │ │ │ │ - addeq r3, lr, r0, lsr r2 │ │ │ │ - addeq r5, lr, r0, ror #1 │ │ │ │ - addeq r3, lr, r8, lsl r2 │ │ │ │ - addeq r5, lr, r8, asr #1 │ │ │ │ - ldrdeq r3, [lr], r0 │ │ │ │ - addeq r5, lr, r0, lsl #1 │ │ │ │ - @ instruction: 0x008e31b6 │ │ │ │ - addeq r5, lr, r6, rrx │ │ │ │ - addeq r3, lr, r0, lsl r1 │ │ │ │ - addeq r4, lr, r0, asr #31 │ │ │ │ - addeq r2, lr, r0, asr #31 │ │ │ │ - addeq r4, lr, r0, ror lr │ │ │ │ - addeq r2, lr, r8, lsr #31 │ │ │ │ - addeq r4, lr, r8, asr lr │ │ │ │ - addeq r2, lr, r8, ror pc │ │ │ │ - addeq r4, lr, r8, lsr #28 │ │ │ │ - addeq r2, lr, ip, lsr pc │ │ │ │ - addeq r4, lr, ip, ror #27 │ │ │ │ - strdeq r2, [lr], lr │ │ │ │ - addeq r4, lr, lr, lsr #27 │ │ │ │ + addeq r3, lr, r8, ror #21 │ │ │ │ + umulleq r5, lr, r6, r9 │ │ │ │ + addeq r3, lr, sl, asr #21 │ │ │ │ + addeq r5, lr, r8, ror r9 │ │ │ │ + addeq r3, lr, lr, lsr #21 │ │ │ │ + addeq r5, lr, sl, asr r9 │ │ │ │ + addeq r3, lr, r6, lsl #21 │ │ │ │ + ldrdeq r3, [lr], r6 │ │ │ │ + strdeq r3, [lr], sl │ │ │ │ + addeq r3, lr, ip, ror #16 │ │ │ │ + addeq r3, lr, r6, lsr r7 │ │ │ │ + umulleq r3, lr, r0, r6 │ │ │ │ + addeq r3, lr, lr, lsl #12 │ │ │ │ + addeq r3, lr, r4, ror #9 │ │ │ │ + addeq r3, lr, r0, lsr r4 │ │ │ │ + @ instruction: 0x008e33b2 │ │ │ │ + addeq r3, lr, lr, asr #4 │ │ │ │ + strdeq r5, [lr], lr │ │ │ │ + addeq r3, lr, r4, lsr r2 │ │ │ │ + addeq r5, lr, r4, ror #1 │ │ │ │ + addeq r3, lr, ip, lsl r2 │ │ │ │ + addeq r5, lr, ip, asr #1 │ │ │ │ + ldrdeq r3, [lr], r4 │ │ │ │ + addeq r5, lr, r4, lsl #1 │ │ │ │ + @ instruction: 0x008e31ba │ │ │ │ + addeq r5, lr, sl, rrx │ │ │ │ + addeq r3, lr, r4, lsl r1 │ │ │ │ + addeq r4, lr, r4, asr #31 │ │ │ │ + addeq r2, lr, r4, asr #31 │ │ │ │ + addeq r4, lr, r4, ror lr │ │ │ │ + addeq r2, lr, ip, lsr #31 │ │ │ │ + addeq r4, lr, ip, asr lr │ │ │ │ + addeq r2, lr, ip, ror pc │ │ │ │ + addeq r4, lr, ip, lsr #28 │ │ │ │ + addeq r2, lr, r0, asr #30 │ │ │ │ + strdeq r4, [lr], r0 │ │ │ │ + addeq r2, lr, r2, lsl #30 │ │ │ │ + @ instruction: 0x008e4db2 │ │ │ │ strbmi r9, [r0], -pc, asr #22 │ │ │ │ blls 141ce18 │ │ │ │ blls 79ce18 │ │ │ │ blls 69ce10 │ │ │ │ blls 8dce5c │ │ │ │ blls 91ce5c │ │ │ │ blls 13dce5c │ │ │ │ @@ -99395,65 +99395,65 @@ │ │ │ │ vtst.8 d20, d1, d23 │ │ │ │ ldrbtmi r5, [r8], #-343 @ 0xfffffea9 │ │ │ │ @ instruction: 0xf7a6300c │ │ │ │ ldmdami r5!, {r0, r1, r2, r3, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2 7, cr15, [sl], {166} @ 0xa6 │ │ │ │ svclt 0x0000e534 │ │ │ │ - addeq r2, lr, ip, lsr #26 │ │ │ │ - ldrdeq r4, [lr], sl │ │ │ │ - addeq r2, lr, r2, ror #25 │ │ │ │ - strdeq r2, [lr], ip │ │ │ │ - addeq r4, lr, sl, lsr #21 │ │ │ │ - addeq r2, lr, lr, asr #23 │ │ │ │ - addeq r4, lr, ip, ror sl │ │ │ │ - addeq r2, lr, r8, asr fp │ │ │ │ - addeq r4, lr, r8, lsl #20 │ │ │ │ - addeq r2, lr, lr, lsl fp │ │ │ │ - addeq r4, lr, lr, asr #19 │ │ │ │ - ldrdeq r2, [lr], sl │ │ │ │ - addeq r4, lr, sl, lsl #19 │ │ │ │ - addeq r2, lr, r2, asr #21 │ │ │ │ - addeq r4, lr, r0, ror r9 │ │ │ │ - addeq r2, lr, r0, lsr #21 │ │ │ │ - addeq r4, lr, lr, asr #18 │ │ │ │ - addeq r2, lr, r6, lsl #21 │ │ │ │ - addeq r4, lr, r4, lsr r9 │ │ │ │ - addeq r2, lr, ip, ror #20 │ │ │ │ - addeq r4, lr, sl, lsl r9 │ │ │ │ - addeq r2, lr, r2, lsr sl │ │ │ │ - addeq r4, lr, r2, ror #17 │ │ │ │ - addeq r2, lr, r6, lsl sl │ │ │ │ - addeq r4, lr, r6, asr #17 │ │ │ │ - strdeq r2, [lr], lr │ │ │ │ - addeq r4, lr, ip, lsr #17 │ │ │ │ - addeq r2, lr, r4, ror #19 │ │ │ │ - umulleq r4, lr, r2, r8 │ │ │ │ - addeq r2, lr, sl, asr #19 │ │ │ │ - addeq r4, lr, r8, ror r8 │ │ │ │ - @ instruction: 0x008e29b0 │ │ │ │ - addeq r4, lr, lr, asr r8 │ │ │ │ - umulleq r2, lr, r6, r9 │ │ │ │ - addeq r4, lr, r4, asr #16 │ │ │ │ - addeq r2, lr, ip, ror r9 │ │ │ │ - addeq r4, lr, sl, lsr #16 │ │ │ │ - addeq r2, lr, r2, ror #18 │ │ │ │ - addeq r4, lr, r0, lsl r8 │ │ │ │ - addeq r2, lr, r8, asr #18 │ │ │ │ - strdeq r4, [lr], r6 │ │ │ │ - @ instruction: 0x008e28b6 │ │ │ │ - addeq r4, lr, r6, ror #14 │ │ │ │ - umulleq r2, lr, sl, r8 │ │ │ │ - addeq r4, lr, r8, asr #14 │ │ │ │ - addeq r2, lr, r8, lsr r8 │ │ │ │ - addeq r4, lr, r8, ror #13 │ │ │ │ - @ instruction: 0x008e27b0 │ │ │ │ - addeq r4, lr, r0, ror #12 │ │ │ │ - umulleq r2, lr, r6, r7 │ │ │ │ - addeq r4, lr, r6, asr #12 │ │ │ │ + addeq r2, lr, r0, lsr sp │ │ │ │ + ldrdeq r4, [lr], lr │ │ │ │ + addeq r2, lr, r6, ror #25 │ │ │ │ + addeq r2, lr, r0, lsl #24 │ │ │ │ + addeq r4, lr, lr, lsr #21 │ │ │ │ + ldrdeq r2, [lr], r2 @ │ │ │ │ + addeq r4, lr, r0, lsl #21 │ │ │ │ + addeq r2, lr, ip, asr fp │ │ │ │ + addeq r4, lr, ip, lsl #20 │ │ │ │ + addeq r2, lr, r2, lsr #22 │ │ │ │ + ldrdeq r4, [lr], r2 │ │ │ │ + ldrdeq r2, [lr], lr │ │ │ │ + addeq r4, lr, lr, lsl #19 │ │ │ │ + addeq r2, lr, r6, asr #21 │ │ │ │ + addeq r4, lr, r4, ror r9 │ │ │ │ + addeq r2, lr, r4, lsr #21 │ │ │ │ + addeq r4, lr, r2, asr r9 │ │ │ │ + addeq r2, lr, sl, lsl #21 │ │ │ │ + addeq r4, lr, r8, lsr r9 │ │ │ │ + addeq r2, lr, r0, ror sl │ │ │ │ + addeq r4, lr, lr, lsl r9 │ │ │ │ + addeq r2, lr, r6, lsr sl │ │ │ │ + addeq r4, lr, r6, ror #17 │ │ │ │ + addeq r2, lr, sl, lsl sl │ │ │ │ + addeq r4, lr, sl, asr #17 │ │ │ │ + addeq r2, lr, r2, lsl #20 │ │ │ │ + @ instruction: 0x008e48b0 │ │ │ │ + addeq r2, lr, r8, ror #19 │ │ │ │ + umulleq r4, lr, r6, r8 │ │ │ │ + addeq r2, lr, lr, asr #19 │ │ │ │ + addeq r4, lr, ip, ror r8 │ │ │ │ + @ instruction: 0x008e29b4 │ │ │ │ + addeq r4, lr, r2, ror #16 │ │ │ │ + umulleq r2, lr, sl, r9 │ │ │ │ + addeq r4, lr, r8, asr #16 │ │ │ │ + addeq r2, lr, r0, lsl #19 │ │ │ │ + addeq r4, lr, lr, lsr #16 │ │ │ │ + addeq r2, lr, r6, ror #18 │ │ │ │ + addeq r4, lr, r4, lsl r8 │ │ │ │ + addeq r2, lr, ip, asr #18 │ │ │ │ + strdeq r4, [lr], sl │ │ │ │ + @ instruction: 0x008e28ba │ │ │ │ + addeq r4, lr, sl, ror #14 │ │ │ │ + umulleq r2, lr, lr, r8 │ │ │ │ + addeq r4, lr, ip, asr #14 │ │ │ │ + addeq r2, lr, ip, lsr r8 │ │ │ │ + addeq r4, lr, ip, ror #13 │ │ │ │ + @ instruction: 0x008e27b4 │ │ │ │ + addeq r4, lr, r4, ror #12 │ │ │ │ + umulleq r2, lr, sl, r7 │ │ │ │ + addeq r4, lr, sl, asr #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 133e5c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0xf8df4615 │ │ │ │ @ instruction: 0x4698241c │ │ │ │ @@ -99718,32 +99718,32 @@ │ │ │ │ vcvtr.s32.f64 s15, d7 │ │ │ │ vnmla.f64 d7, d23, d7 │ │ │ │ @ instruction: 0xe7681a90 │ │ │ │ b ff0b6c44 │ │ │ │ umullseq r5, fp, r0, r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, fp, sl, ror #13 │ │ │ │ - addeq r2, lr, r6, asr #11 │ │ │ │ - addeq r2, lr, r2, asr #13 │ │ │ │ - addeq r2, lr, lr, lsr #11 │ │ │ │ - addeq r4, lr, lr, asr r4 │ │ │ │ - addeq r2, lr, r6, ror r5 │ │ │ │ - addeq r2, lr, r0, ror #8 │ │ │ │ - addeq r4, lr, r0, lsl r3 │ │ │ │ - addeq r2, lr, r2, asr r4 │ │ │ │ - addeq r2, lr, r8, asr #6 │ │ │ │ - strdeq r4, [lr], r8 │ │ │ │ - addeq r2, lr, lr, lsr #6 │ │ │ │ - ldrdeq r4, [lr], lr │ │ │ │ - addeq r2, lr, r4, lsl r3 │ │ │ │ - addeq r4, lr, r4, asr #3 │ │ │ │ - addeq r2, lr, lr, ror #5 │ │ │ │ - umulleq r4, lr, lr, r1 │ │ │ │ - @ instruction: 0x008e22b4 │ │ │ │ - addeq r4, lr, r4, ror #2 │ │ │ │ + addeq r2, lr, sl, asr #11 │ │ │ │ + addeq r2, lr, r6, asr #13 │ │ │ │ + @ instruction: 0x008e25b2 │ │ │ │ + addeq r4, lr, r2, ror #8 │ │ │ │ + addeq r2, lr, sl, ror r5 │ │ │ │ + addeq r2, lr, r4, ror #8 │ │ │ │ + addeq r4, lr, r4, lsl r3 │ │ │ │ + addeq r2, lr, r6, asr r4 │ │ │ │ + addeq r2, lr, ip, asr #6 │ │ │ │ + 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cr12, {0} │ │ │ │ subsmi r6, fp, #72, 22 @ 0x12000 │ │ │ │ blvc ff2349e4 │ │ │ │ @@ -100389,60 +100389,60 @@ │ │ │ │ @ instruction: 0xe74ffcd1 │ │ │ │ stc 7, cr15, [r6, #624] @ 0x270 │ │ │ │ @ instruction: 0xf04f469b │ │ │ │ @ instruction: 0xf7ff34ff │ │ │ │ svclt 0x0000bbbc │ │ │ │ addseq r5, fp, r2, lsl #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r2, [lr], r2 @ │ │ │ │ - addeq r2, lr, r2, asr #3 │ │ │ │ - addeq r2, lr, sl, lsr #3 │ │ │ │ - addeq r2, lr, lr, lsr r0 │ │ │ │ - addeq r2, lr, r0, lsr r0 │ │ │ │ - addeq r1, lr, lr, ror #29 │ │ │ │ - addeq r1, lr, r8, asr sp │ │ │ │ - addeq r3, lr, r6, lsl #24 │ │ │ │ - addeq r1, lr, r8, lsr #26 │ │ │ │ - ldrdeq r3, [lr], r6 │ │ │ │ + ldrdeq r2, [lr], r6 │ │ │ │ + addeq r2, lr, r6, asr #3 │ │ │ │ + addeq r2, lr, lr, lsr #3 │ │ │ │ + addeq r2, lr, r2, asr #32 │ │ │ │ + addeq r2, lr, r4, lsr r0 │ │ │ │ + strdeq r1, [lr], r2 │ │ │ │ + addeq r1, lr, ip, asr sp │ │ │ │ + addeq r3, lr, sl, lsl #24 │ │ │ │ + addeq r1, lr, ip, lsr #26 │ │ │ │ + ldrdeq r3, [lr], sl │ │ │ │ addseq r4, fp, r8, lsl #28 │ │ │ │ - addeq r1, lr, r0, ror #25 │ │ │ │ - addeq r3, lr, lr, lsl #23 │ │ │ │ - addeq r1, lr, sl, lsr #25 │ │ │ │ - addeq r3, lr, r8, asr fp │ │ │ │ - addeq r1, lr, ip, ror #24 │ │ │ │ - addeq r3, lr, sl, lsl fp │ │ │ │ - addeq r1, lr, lr, asr #24 │ │ │ │ - strdeq r3, [lr], ip │ │ │ │ - addeq r1, lr, lr, lsr ip │ │ │ │ - addeq r1, lr, r2, lsr ip │ │ │ │ - addeq r1, lr, r8, lsl #20 │ │ │ │ - ldrdeq r1, [lr], r4 │ │ │ │ - addeq r1, lr, r8, lsr #19 │ │ │ │ - umulleq r1, lr, lr, r9 │ │ │ │ - addeq r3, lr, lr, asr #16 │ │ │ │ - addeq r1, lr, r4, lsl #19 │ │ │ │ - addeq r3, lr, r2, lsr r8 │ │ │ │ - addeq r1, lr, ip, asr #18 │ │ │ │ - strdeq r3, [lr], ip │ │ │ │ - addeq r1, lr, r4, lsr r9 │ │ │ │ - addeq r3, lr, r2, ror #15 │ │ │ │ - addeq r1, lr, r4, lsl r9 │ │ │ │ - addeq r3, lr, r4, asr #15 │ │ │ │ - addeq r1, lr, r0, ror #17 │ │ │ │ - addeq r3, lr, lr, lsl #15 │ │ │ │ - umulleq r1, lr, r4, r8 │ │ │ │ - umulleq r1, lr, lr, r8 │ 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addeq r1, lr, r2, ror r5 │ │ │ │ + addeq r1, lr, r6, ror r5 │ │ │ │ + strdeq r1, [lr], r4 │ │ │ │ + addeq r1, lr, r6, lsl #5 │ │ │ │ + addeq r1, lr, r4, ror #3 │ │ │ │ + umulleq r3, lr, r4, r0 │ │ │ │ + @ instruction: 0x008e11b6 │ │ │ │ + addeq r3, lr, r6, rrx │ │ │ │ + addeq r1, lr, r0, lsr r1 │ │ │ │ + addeq r2, lr, r0, ror #31 │ │ │ │ + addeq r1, lr, r8, lsl r1 │ │ │ │ + addeq r2, lr, r8, asr #31 │ │ │ │ strdeq r1, [lr], r0 │ │ │ │ - addeq r1, lr, r2, lsl #5 │ │ │ │ - addeq r1, lr, r0, ror #3 │ │ │ │ - umulleq r3, lr, r0, r0 │ │ │ │ - @ instruction: 0x008e11b2 │ │ │ │ - addeq r3, lr, r2, rrx │ │ │ │ - addeq r1, lr, ip, lsr #2 │ │ │ │ - ldrdeq r2, [lr], ip │ │ │ │ - addeq r1, lr, r4, lsl r1 │ │ │ │ - addeq r2, lr, r4, asr #31 │ │ │ │ - addeq r1, lr, ip, ror #1 │ │ │ │ - umulleq r2, lr, ip, pc @ │ │ │ │ - addeq r1, lr, sl, asr r0 │ │ │ │ - addeq r2, lr, sl, lsl #30 │ │ │ │ - addeq r1, lr, r0, asr #32 │ │ │ │ - strdeq r2, [lr], r0 │ │ │ │ - addeq r1, lr, r6, lsr #32 │ │ │ │ - ldrdeq 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0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi 1f0b9c0 │ │ │ │ addlt r4, fp, sl, ror fp │ │ │ │ @ instruction: 0x4605447a │ │ │ │ @@ -101093,23 +101093,23 @@ │ │ │ │ movwcs r3, #4096 @ 0x1000 │ │ │ │ bvs ff37418c │ │ │ │ adcle r2, r5, r0, lsl #22 │ │ │ │ @ instruction: 0xf79ce7a3 │ │ │ │ svclt 0x0000e802 │ │ │ │ addseq r3, fp, r0, ror #31 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, lr, ip, asr lr │ │ │ │ - addeq r2, lr, ip, lsl #26 │ │ │ │ - strdeq r0, [lr], ip │ │ │ │ - addeq r2, lr, ip, lsr #25 │ │ │ │ + addeq r0, lr, r0, ror #28 │ │ │ │ + addeq r2, lr, r0, lsl sp │ │ │ │ + addeq r0, lr, r0, lsl #28 │ │ │ │ + @ instruction: 0x008e2cb0 │ │ │ │ addseq r3, fp, r0, ror #29 │ │ │ │ - addeq r0, lr, r2, lsl #27 │ │ │ │ - addeq r2, lr, r2, lsr ip │ │ │ │ - addeq r0, lr, r8, lsr sp │ │ │ │ - addeq r2, lr, r8, ror #23 │ │ │ │ + addeq r0, lr, r6, lsl #27 │ │ │ │ + addeq r2, lr, r6, lsr ip │ │ │ │ + addeq r0, lr, ip, lsr sp │ │ │ │ + addeq r2, lr, ip, ror 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│ │ + addeq r1, lr, r2, lsl r1 │ │ │ │ + addeq pc, sp, r6, asr #4 │ │ │ │ + strdeq r1, [lr], r6 │ │ │ │ + addeq pc, sp, ip, lsr #4 │ │ │ │ + ldrdeq r1, [lr], ip │ │ │ │ + addeq pc, sp, r2, lsl r2 @ │ │ │ │ + addeq pc, sp, sl, lsl #24 │ │ │ │ + addeq r1, lr, r8, lsr #1 │ │ │ │ + ldrdeq pc, [sp], sl │ │ │ │ + addeq pc, sp, sl, lsl #24 │ │ │ │ + addeq r1, lr, r0, ror r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 18ba228 │ │ │ │ ldclmi 2, cr15, [ip, #-692]! @ 0xfffffd4c │ │ │ │ strne pc, [r4], #-2271 @ 0xfffff721 │ │ │ │ ldcge 6, cr4, [r7], {5} │ │ │ │ @@ -103122,34 +103122,34 @@ │ │ │ │ @ instruction: 0xf7a24178 │ │ │ │ ldmdami r8, {r0, r2, r4, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ tstpeq r7, pc, rrx @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf7a24478 │ │ │ │ ldr pc, [pc, pc, ror #30] │ │ │ │ addseq r2, fp, r8, asr #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, sp, r6, ror #1 │ │ │ │ - addeq pc, sp, r4, lsr r0 @ │ │ │ │ - addeq r0, lr, r4, ror #29 │ │ │ │ + addeq pc, sp, sl, ror #1 │ │ │ │ + addeq pc, sp, r8, lsr r0 @ │ │ │ │ + addeq r0, lr, r8, ror #29 │ │ │ │ addseq r2, fp, sl, lsl r1 │ │ │ │ + umulleq lr, sp, r6, pc @ │ │ │ │ umulleq lr, sp, r2, pc @ │ │ │ │ - addeq lr, sp, lr, lsl #31 │ │ │ │ - addeq lr, sp, r8, lsr lr │ │ │ │ - addeq pc, sp, sl, ror #16 │ │ │ │ - addeq r0, lr, lr, asr #25 │ │ │ │ - strdeq lr, [sp], r8 │ │ │ │ - addeq r0, lr, r8, lsr #25 │ │ │ │ - ldrdeq lr, [sp], r2 │ │ │ │ - addeq r0, lr, r0, lsl #25 │ │ │ │ - @ instruction: 0x008dedb4 │ │ │ │ - addeq r0, lr, r2, ror #24 │ │ │ │ - umulleq lr, sp, sl, sp │ │ │ │ - addeq r0, lr, r8, asr #24 │ │ │ │ - addeq lr, sp, sl, ror sp │ │ │ │ - addeq pc, sp, r4, ror r7 @ │ │ │ │ - addeq r0, lr, r0, lsl ip │ │ │ │ + addeq lr, sp, ip, lsr lr │ │ │ │ + addeq pc, sp, lr, ror #16 │ │ │ │ + ldrdeq r0, [lr], r2 │ │ │ │ + strdeq lr, [sp], ip │ │ │ │ + addeq r0, lr, ip, lsr #25 │ │ │ │ + ldrdeq lr, [sp], r6 │ │ │ │ + addeq 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addeq lr, sp, lr, lsl fp │ │ │ │ + addeq r0, lr, lr, asr #19 │ │ │ │ + addeq lr, sp, r2, lsl #22 │ │ │ │ + strdeq pc, [sp], ip │ │ │ │ + umulleq r0, lr, r8, r9 │ │ │ │ + ldrdeq lr, [sp], r0 │ │ │ │ + addeq r0, lr, lr, ror r9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1b7aa8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 16ba92c │ │ │ │ ldclmi 2, cr15, [r4, #-692]! @ 0xfffffd4c │ │ │ │ blhi 10b80c4 │ │ │ │ @@ -103615,61 +103615,61 @@ │ │ │ │ blls 65cccc │ │ │ │ strcs r6, [r0, #-28] @ 0xffffffe4 │ │ │ │ svclt 0x0000e071 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r1, fp, r4, lsr fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq lr, [sp], r4 │ │ │ │ - addeq r0, lr, r2, lsr #17 │ │ │ │ - @ instruction: 0x009b1ad4 │ │ │ │ - ldrdeq lr, [sp], ip │ │ │ │ - addeq lr, sp, r0, ror r9 │ │ │ │ - addeq pc, sp, r2, ror #7 │ │ │ │ - addeq lr, sp, ip, lsl #18 │ │ │ │ - @ instruction: 0x008e07bc │ │ │ │ - strdeq lr, [sp], r2 │ │ │ │ - addeq r0, lr, r2, lsr #15 │ │ │ │ - addeq pc, sp, lr, asr #6 │ │ │ │ - umulleq lr, sp, sl, r8 │ │ │ │ strdeq lr, [sp], r8 │ │ │ │ - addeq r0, lr, r8, lsr #13 │ │ │ │ - ldrdeq lr, [sp], ip │ │ │ │ - addeq r0, lr, ip, lsl #13 │ │ │ │ - addeq lr, sp, r2, asr #15 │ │ │ │ - addeq r0, lr, r2, ror r6 │ │ │ │ - addeq lr, sp, r6, lsr #15 │ │ │ │ - addeq r0, lr, ip, asr r6 │ │ │ │ - addeq lr, sp, r6, ror #14 │ │ │ │ - addeq r0, lr, r6, lsl r6 │ │ │ │ - addeq ip, sp, r8, lsr r2 │ │ │ │ - addeq lr, sp, sl, lsr r7 │ │ │ │ - addeq r0, lr, sl, ror #11 │ │ │ │ - addeq ip, sp, r4, ror #3 │ │ │ │ - addeq lr, sp, lr, lsl #14 │ │ │ │ - @ instruction: 0x008e05be │ │ │ │ - strdeq sp, [sp], r6 │ │ │ │ - ldrdeq lr, [sp], ip │ │ │ │ - addeq r0, lr, ip, lsl #11 │ │ │ │ - addeq sp, sp, r8, ror r4 │ │ │ │ - addeq lr, sp, lr, lsr #13 │ │ │ │ - addeq r0, lr, lr, asr r5 │ │ │ │ - umulleq lr, sp, r4, r6 │ │ │ │ - addeq pc, sp, lr, lsl #1 │ │ │ │ - addeq r0, lr, sl, lsr #10 │ │ │ │ - addeq lr, sp, r6, asr r6 │ │ │ │ - addeq r0, lr, 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│ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf7a2300c │ │ │ │ stmdami r5, {r0, r2, r3, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2313 @ 0xfffff6f7 │ │ │ │ @ instruction: 0xf908f7a2 │ │ │ │ ldrmi r9, [r8], -r9, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-40] @ 0xffffffd8 │ │ │ │ - umulleq lr, sp, r2, r0 │ │ │ │ - addeq pc, sp, r2, asr #30 │ │ │ │ + umulleq lr, sp, r6, r0 │ │ │ │ + addeq pc, sp, r6, asr #30 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febd41e8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ ldmdavs r3, {r0, r2, r9, fp, ip, pc} │ │ │ │ svclt 0x00182b01 │ │ │ │ @ instruction: 0xdd062901 │ │ │ │ @@ -104004,18 +104004,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffcef7a1 │ │ │ │ stmdbls fp, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7a24478 │ │ │ │ blls 37b2f4 >::resize(unsigned int)@@Base+0x96710> │ │ │ │ movwcs lr, #6097 @ 0x17d1 │ │ │ │ @ instruction: 0x47704618 │ │ │ │ - addeq sp, sp, lr, ror #31 │ │ │ │ - umulleq pc, sp, lr, lr @ │ │ │ │ - umulleq sp, sp, r4, pc @ │ │ │ │ - addeq pc, sp, r4, asr #28 │ │ │ │ + strdeq sp, [sp], r2 │ │ │ │ + addeq pc, sp, r2, lsr #29 │ │ │ │ + umulleq sp, sp, r8, pc @ │ │ │ │ + addeq pc, sp, r8, asr #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ pkhbtmi fp, r3, r3, lsl #1 │ │ │ │ movwcs lr, #59853 @ 0xe9cd │ │ │ │ blmi c8f9c0 │ │ │ │ @@ -104064,20 +104064,20 @@ │ │ │ │ @ instruction: 0xf7a1300c │ │ │ │ stmdami sl, {r0, r1, r2, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7a24478 │ │ │ │ bfi pc, r3, #16, #7 @ │ │ │ │ stmia r8, {r0, r3, r4, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq r1, fp, r8, asr #32 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, sp, lr, ror #30 │ │ │ │ + addeq sp, sp, r2, ror pc │ │ │ │ @ instruction: 0x009b0fde │ │ │ │ - addeq sp, sp, r4, asr #29 │ │ │ │ - addeq pc, sp, r4, ror sp @ │ │ │ │ - addeq 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addeq pc, sp, lr, ror #19 │ │ │ │ - addeq sp, sp, r4, lsr #22 │ │ │ │ - ldrdeq pc, [sp], r4 │ │ │ │ - addeq sp, sp, sl, lsl #22 │ │ │ │ - @ instruction: 0x008df9ba │ │ │ │ + @ instruction: 0x008dddbe │ │ │ │ + @ instruction: 0x008ddeba │ │ │ │ + addeq sp, sp, r6, lsr #27 │ │ │ │ + addeq pc, sp, r6, asr ip @ │ │ │ │ + addeq sp, sp, r8, ror #26 │ │ │ │ + addeq sp, sp, lr, asr ip │ │ │ │ + addeq sp, sp, ip, asr fp │ │ │ │ + addeq pc, sp, ip, lsl #20 │ │ │ │ + addeq sp, sp, r2, asr #22 │ │ │ │ + strdeq pc, [sp], r2 │ │ │ │ + addeq sp, sp, r8, lsr #22 │ │ │ │ + ldrdeq pc, [sp], r8 │ │ │ │ + addeq sp, sp, lr, lsl #22 │ │ │ │ + @ instruction: 0x008df9be │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ ldreq pc, [r0, ip, asr #17]! │ │ │ │ stmmi ip, {r1, r2, r9, sl, lr} │ │ │ │ strmi r4, [sp], -ip, lsl #23 │ │ │ │ bmi fe38e7bc │ │ │ │ @@ -104465,34 +104465,34 @@ │ │ │ │ stmdbge r9, {r0, r3, r4, fp, lr} │ │ │ │ @ instruction: 0xf7a14478 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sp, ip, lsl #11 │ │ │ │ + addeq sp, sp, lr, lsl #13 │ │ │ │ + @ instruction: 0x008ddfb4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 138ebc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldrmi fp, [r6], -pc, lsl #1 │ │ │ │ andls r4, r3, #4, 12 @ 0x400000 │ │ │ │ @@ -104896,29 +104896,29 @@ │ │ │ │ @ instruction: 0xf04f4814 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf994f7a1 │ │ │ │ @ instruction: 0xf798e7ef │ │ │ │ svclt 0x0000ea4a │ │ │ │ addseq r0, fp, sl, lsr #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq sp, [sp], lr │ │ │ │ - addeq pc, sp, ip, lsr #9 │ │ │ │ + addeq sp, sp, r2, lsl #12 │ │ │ │ + @ instruction: 0x008df4b0 │ │ │ │ @ instruction: 0x009b06de │ │ │ │ - umulleq sp, sp, r6, r5 @ │ │ │ │ - addeq sp, sp, r2, lsl r5 │ │ │ │ - addeq sp, sp, r0, ror r3 │ │ │ │ - addeq sp, sp, r8, lsr #5 │ │ │ │ - addeq pc, sp, r8, asr r1 @ │ │ │ │ - addeq sp, sp, lr, lsr r2 │ │ │ │ - addeq pc, sp, lr, ror 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instruction: 0xf798e753 │ │ │ │ svclt 0x0000e898 │ │ │ │ addseq r0, fp, lr, lsr #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, sp, r2, ror #1 │ │ │ │ - umulleq lr, sp, r2, pc @ │ │ │ │ - addeq sp, sp, sl, asr #1 │ │ │ │ - addeq lr, sp, sl, ror pc │ │ │ │ + addeq sp, sp, r6, ror #1 │ │ │ │ + umulleq lr, sp, r6, pc @ │ │ │ │ + addeq sp, sp, lr, asr #1 │ │ │ │ + addeq lr, sp, lr, ror pc │ │ │ │ @ instruction: 0x009b01b0 │ │ │ │ - addeq sp, sp, r4, lsr #20 │ │ │ │ - @ instruction: 0x008dceb2 │ │ │ │ - addeq lr, sp, r2, ror #26 │ │ │ │ - addeq ip, sp, ip, ror #28 │ │ │ │ - addeq lr, sp, ip, lsl sp │ │ │ │ - addeq ip, sp, r2, asr lr │ │ │ │ - addeq lr, sp, r2, lsl #26 │ │ │ │ + addeq sp, sp, r8, lsr #20 │ │ │ │ + @ instruction: 0x008dceb6 │ │ │ │ + addeq lr, sp, r6, ror #26 │ │ │ │ + addeq ip, sp, r0, ror lr │ │ │ │ + addeq lr, sp, r0, lsr #26 │ │ │ │ + addeq ip, sp, r6, asr lr │ │ │ │ + addeq lr, sp, r6, lsl #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1b971c >::_M_deallocate()@@Base+0x6e0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0000f8cc │ │ │ │ @ instruction: 0x4691b0b3 │ │ │ │ blcs 18bc5f4 │ │ │ │ @@ -105863,52 +105863,52 @@ │ │ │ │ andsls r4, r3, #2046820352 @ 0x7a000000 │ │ │ │ ldrls r4, [r7, #-2602] @ 0xfffff5d6 │ │ │ │ ldcls 4, cr4, [r2, #-488] @ 0xfffffe18 │ │ │ │ subs r9, r7, r4, lsl r2 │ │ │ │ addseq pc, sl, ip, asr #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, sl, r0, lsr lr @ │ │ │ │ - addeq ip, sp, r8, asr #22 │ │ │ │ - addeq ip, sp, r0, lsl fp │ │ │ │ - @ instruction: 0x008de9be │ │ │ │ - strdeq ip, [sp], r2 │ │ │ │ - addeq lr, sp, r0, lsr #19 │ │ │ │ - @ instruction: 0x008dcab4 │ │ │ │ - addeq lr, sp, r2, ror #18 │ │ │ │ - umulleq ip, sp, r8, sl │ │ │ │ - addeq lr, sp, r6, asr #18 │ │ │ │ - addeq ip, sp, lr, asr sl │ │ │ │ - addeq lr, sp, ip, lsl #18 │ │ │ │ - addeq ip, sp, r2, asr #20 │ │ │ │ - strdeq lr, [sp], r0 │ │ │ │ - addeq ip, sp, r2, lsr #20 │ │ │ │ - ldrdeq lr, [sp], r0 │ │ │ │ - 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│ │ │ │ + addeq ip, sp, r6, asr #20 │ │ │ │ + strdeq lr, [sp], r4 │ │ │ │ + addeq ip, sp, r6, lsr #20 │ │ │ │ + ldrdeq lr, [sp], r4 │ │ │ │ + addeq ip, sp, r8, lsl #20 │ │ │ │ + @ instruction: 0x008de8b6 │ │ │ │ + addeq ip, sp, lr, lsr #19 │ │ │ │ + addeq ip, sp, r2, ror #18 │ │ │ │ + @ instruction: 0x008dc7b0 │ │ │ │ + addeq ip, sp, r8, lsr #15 │ │ │ │ + addeq ip, sp, ip, ror #15 │ │ │ │ + addeq ip, sp, lr, asr #13 │ │ │ │ + ldrdeq ip, [sp], lr │ │ │ │ + addeq ip, sp, r4, lsl r4 │ │ │ │ + addeq lr, sp, r4, asr #5 │ │ │ │ + strdeq ip, [sp], ip @ │ │ │ │ + addeq lr, sp, ip, lsr #5 │ │ │ │ + addeq ip, sp, r4, ror #7 │ │ │ │ + umulleq lr, sp, r4, r2 │ │ │ │ + addeq ip, sp, r8, asr #7 │ │ │ │ + addeq lr, sp, r8, ror r2 │ │ │ │ + addeq ip, sp, lr, ror #6 │ │ │ │ + addeq ip, sp, r2, asr #5 │ │ │ │ + addeq ip, sp, r4, asr #5 │ │ │ │ @ instruction: 0x008dc2be │ │ │ │ - addeq ip, sp, r0, asr #5 │ │ │ │ - @ instruction: 0x008dc2ba │ │ │ │ - @ instruction: 0x008dc2b4 │ │ │ │ - addeq ip, sp, ip, lsr #5 │ │ │ │ + @ instruction: 0x008dc2b8 │ │ │ │ + @ instruction: 0x008dc2b0 │ │ │ │ stmdbeq r1, {r0, r3, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf43f45b1 │ │ │ │ svcvs 0x00abaa46 │ │ │ │ eoreq pc, r9, r1, asr r8 @ │ │ │ │ beq fe2f97cc │ │ │ │ smlalsle r4, r3, r8, r2 │ │ │ │ ldrbmi r6, [r8], -fp, lsr #16 │ │ │ │ @@ -106334,17 +106334,17 @@ │ │ │ │ andsls r6, lr, #3571712 @ 0x368000 │ │ │ │ andsls r6, pc, #616 @ 0x268 │ │ │ │ @ instruction: 0xf8d36fda │ │ │ │ @ instruction: 0x93213080 │ │ │ │ @ instruction: 0xf8c82300 │ │ │ │ @ instruction: 0x93293000 │ │ │ │ movwcs r6, #4147 @ 0x1033 │ │ │ │ - blls a241e4 │ │ │ │ + blls a241e4 │ │ │ │ blls a641a8 │ │ │ │ - blls 9e41b8 │ │ │ │ + blls 9e41b8 │ │ │ │ blls 6241c0 │ │ │ │ blcs a3dd4 │ │ │ │ orrshi pc, r3, r0, asr #32 │ │ │ │ ldrbmi r9, [r8], -ip, lsl #18 │ │ │ │ @ instruction: 0xf53ef19e │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ cmnphi sp, r0, asr #32 @ p-variant is OBSOLETE │ │ │ │ @@ -106695,82 +106695,82 @@ │ │ │ │ blx ff33d948 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addeq sp, sp, r6, ror #13 │ │ │ │ + addeq fp, sp, r6, lsl #16 │ │ │ │ + @ instruction: 0x008dd6b6 │ │ │ │ + addeq fp, sp, sl, ror #15 │ │ │ │ + umulleq sp, sp, sl, r6 @ │ │ │ │ + strdeq fp, [sp], sl │ │ │ │ + addeq fp, sp, r6, asr #12 │ │ │ │ + strdeq sp, [sp], r6 │ │ │ │ + addeq fp, sp, r8, lsr #12 │ │ │ │ ldrdeq sp, [sp], r6 │ │ │ │ - @ instruction: 0x008dbcbe │ │ │ │ - addeq sp, sp, ip, ror #22 │ │ │ │ - umulleq ip, sp, r6, r7 │ │ │ │ - addeq fp, sp, r6, lsl #25 │ │ │ │ - addeq sp, sp, r4, lsr fp │ │ │ │ - addeq fp, sp, sl, ror #24 │ │ │ │ - addeq sp, sp, r8, lsl fp │ │ │ │ - addeq fp, sp, r4, lsl #24 │ │ │ │ - addeq sl, sp, sl, asr #18 │ │ │ │ - addeq sl, sp, r6, lsr #18 │ │ │ │ - @ instruction: 0x008dbab0 │ │ │ │ - addeq ip, sp, r4, lsr #11 │ │ │ │ - addeq fp, sp, r2, lsl #21 │ │ │ │ - addeq sp, sp, r0, lsr r9 │ │ │ │ - addeq fp, sp, r0, asr sl │ │ │ │ - strdeq sp, [sp], ip │ │ │ │ - addeq fp, sp, ip, lsr #20 │ │ │ │ - ldrdeq sp, [sp], r8 │ │ │ │ - addeq fp, sp, ip, lsl #20 │ │ │ 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lsr r3 │ │ │ │ - addeq sp, sp, lr, ror #3 │ │ │ │ - addeq fp, sp, sl, lsr #2 │ │ │ │ - addeq fp, sp, lr, lsl #6 │ │ │ │ - @ instruction: 0x008dd1be │ │ │ │ - addeq fp, sp, r0, asr #29 │ │ │ │ - ldrdeq fp, [sp], sl │ │ │ │ - addeq sp, sp, sl, lsl #3 │ │ │ │ + addeq fp, sp, r6, asr r4 │ │ │ │ + addeq fp, sp, ip, ror sp │ │ │ │ + addeq fp, sp, r6, lsr r4 │ │ │ │ + addeq sp, sp, r6, ror #5 │ │ │ │ + addeq fp, sp, r6, lsl r4 │ │ │ │ + addeq sp, sp, r6, asr #5 │ │ │ │ + addeq fp, sp, lr, ror pc │ │ │ │ + ldrdeq fp, [sp], r6 │ │ │ │ + addeq sp, sp, r6, lsl #5 │ │ │ │ + addeq fp, sp, r0, ror #30 │ │ │ │ + addeq fp, sp, r4, lsr #7 │ │ │ │ + addeq sp, sp, r4, asr r2 │ │ │ │ + ldrdeq r8, [sp], r4 │ │ │ │ + addeq fp, sp, r4, ror r3 │ │ │ │ + addeq sp, sp, r4, lsr #4 │ │ │ │ + addeq fp, sp, lr, lsl #30 │ │ │ │ + addeq fp, sp, r2, asr #6 │ │ │ │ + strdeq sp, [sp], r2 │ │ │ │ + addeq fp, sp, lr, lsr #2 │ │ │ │ + addeq fp, sp, r2, lsl r3 │ │ │ │ + addeq sp, sp, r2, asr #3 │ │ │ │ + addeq fp, sp, r4, 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>::resize(unsigned int)@@Base+0xdb5b0> │ │ │ │ @ instruction: 0xf796e77f │ │ │ │ svclt 0x0000e88e │ │ │ │ addseq lr, sl, sl, lsr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, sp, r2, lsl #2 │ │ │ │ - @ instruction: 0x008dcfb2 │ │ │ │ - addeq fp, sp, r6, ror #1 │ │ │ │ - umulleq ip, sp, r6, pc @ │ │ │ │ + addeq fp, sp, r6, lsl #2 │ │ │ │ + @ instruction: 0x008dcfb6 │ │ │ │ + addeq fp, sp, sl, ror #1 │ │ │ │ + umulleq ip, sp, sl, pc @ │ │ │ │ addseq lr, sl, sl, asr #3 │ │ │ │ - umulleq fp, sp, lr, r0 │ │ │ │ - addeq ip, sp, lr, asr #30 │ │ │ │ - addeq fp, sp, r2, asr r0 │ │ │ │ - addeq ip, sp, r2, lsl #30 │ │ │ │ - addeq sl, sp, r0, asr pc │ │ │ │ - addeq ip, sp, r0, lsl #28 │ │ │ │ - addeq sl, sp, r2, lsr pc │ │ │ │ - addeq ip, sp, r2, ror #27 │ │ │ │ - addeq sl, sp, r6, lsl pc │ │ │ │ - addeq ip, sp, r6, asr #27 │ │ │ │ - @ instruction: 0x008daeb8 │ │ │ │ - addeq ip, sp, r8, ror #26 │ │ │ │ - addeq sl, sp, r4, ror lr │ │ │ │ - addeq ip, sp, r4, lsr #26 │ │ │ │ - addeq sl, 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lsl #19 │ │ │ │ @@ -107810,47 +107810,47 @@ │ │ │ │ blvs 176787c │ │ │ │ @ instruction: 0xf43f2b00 │ │ │ │ @ instruction: 0x4650ad9c │ │ │ │ vmla.f d15, d28, d3[3] │ │ │ │ svclt 0x0000e608 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sp, sl, sl, lsl #29 │ │ │ │ - addeq sl, sp, r4, asr #23 │ │ │ │ - addeq ip, sp, r2, ror sl │ │ │ │ - addeq sl, sp, r8, lsr #23 │ │ │ │ - addeq ip, sp, r6, asr sl │ │ │ │ + addeq sl, sp, r8, asr #23 │ │ │ │ + addeq ip, sp, r6, ror sl │ │ │ │ + addeq sl, sp, ip, lsr #23 │ │ │ │ + addeq ip, sp, sl, asr sl │ │ │ │ addseq sp, sl, r8, lsl #25 │ │ │ │ - addeq sl, sp, lr, lsl fp │ │ │ │ - addeq sl, sp, sl, ror #19 │ │ │ │ - addeq sl, sp, r8, ror r9 │ │ │ │ - addeq ip, sp, r6, lsr #16 │ │ │ │ - addeq sl, sp, r8, asr r9 │ │ │ │ - addeq ip, sp, r6, lsl #16 │ │ │ │ - addeq sl, sp, r8, lsr r9 │ │ │ │ - addeq ip, sp, r6, ror #15 │ │ │ │ - addeq sl, sp, r8, lsl r9 │ │ │ │ - addeq ip, sp, r6, asr #15 │ │ │ │ - addeq sl, sp, r6, lsr #17 │ │ │ │ - addeq ip, sp, r4, asr r7 │ │ │ │ - addeq sl, sp, r8, lsr #16 │ │ │ │ - ldrdeq ip, [sp], r6 │ │ │ │ - addeq sl, sp, sl, lsr #15 │ │ │ │ - addeq sl, sp, sl, lsl #15 │ │ │ │ - addeq ip, sp, sl, lsr r6 │ │ │ │ - addeq sl, sp, r2, ror r7 │ │ │ │ - addeq ip, sp, r2, lsr #12 │ │ │ │ - addeq sl, sp, sl, asr r7 │ │ │ │ - addeq ip, sp, sl, lsl #12 │ │ │ │ - addeq sl, sp, r8, lsl r7 │ │ │ │ + addeq sl, sp, r2, lsr #22 │ │ │ │ + addeq sl, sp, lr, ror #19 │ │ │ │ + addeq sl, sp, ip, ror r9 │ │ │ │ + addeq ip, sp, sl, lsr #16 │ │ │ │ + addeq sl, sp, ip, asr r9 │ │ │ │ + addeq ip, sp, sl, lsl #16 │ │ │ │ + addeq sl, sp, ip, lsr r9 │ │ │ │ + addeq ip, sp, sl, ror #15 │ │ │ │ + addeq sl, sp, ip, lsl r9 │ │ │ │ + addeq ip, sp, sl, asr #15 │ │ │ │ + addeq sl, sp, sl, lsr #17 │ │ │ │ + addeq ip, sp, r8, asr r7 │ │ │ │ + addeq sl, sp, ip, lsr #16 │ │ │ │ + ldrdeq ip, [sp], sl │ │ │ │ + addeq sl, sp, lr, lsr #15 │ │ │ │ + addeq sl, sp, lr, lsl #15 │ │ │ │ + addeq ip, sp, lr, lsr r6 │ │ │ │ + addeq sl, sp, r6, ror r7 │ │ │ │ + addeq ip, sp, r6, lsr #12 │ │ │ │ + addeq sl, sp, lr, asr r7 │ │ │ │ + addeq ip, sp, lr, lsl #12 │ │ │ │ + addeq sl, sp, ip, lsl r7 │ │ │ │ @ instruction: 0xfffea6d5 │ │ │ │ - addeq sl, sp, sl, lsl #14 │ │ │ │ - addeq sl, sp, ip, lsr #9 │ │ │ │ - addeq ip, sp, ip, asr r3 │ │ │ │ - umulleq sl, sp, r4, r4 │ │ │ │ - addeq ip, sp, r4, asr #6 │ │ │ │ + addeq sl, sp, lr, lsl #14 │ │ │ │ + @ instruction: 0x008da4b0 │ │ │ │ + addeq ip, sp, r0, ror #6 │ │ │ │ + umulleq sl, sp, r8, r4 │ │ │ │ + addeq ip, sp, r8, asr #6 │ │ │ │ ldrbeq r9, [ip, -r9, asr #22] │ │ │ │ ldcge 5, cr15, [lr, #508]! @ 0x1fc │ │ │ │ @ instruction: 0xf19d4650 │ │ │ │ stmdacs r0, {r0, r1, r2, r4, r5, r9, sl, ip, sp, lr, pc} │ │ │ │ ldcge 4, cr15, [r8, #508]! @ 0x1fc │ │ │ │ @ instruction: 0xf1bd4650 │ │ │ │ strmi pc, [r6], -r1, lsr #32 │ │ │ │ @@ -107972,15 +107972,15 @@ │ │ │ │ tstls r8, #940 @ 0x3ac │ │ │ │ ldrdcc pc, [r0], r5 │ │ │ │ @ instruction: 0x93249e10 │ │ │ │ strtls lr, [r9], #-2509 @ 0xfffff633 │ │ │ │ and r9, r9, fp, lsr #2 │ │ │ │ ldmdbpl fp, {r0, r1, r3, r5, r7, fp, sp, lr} │ │ │ │ @ instruction: 0xf0402b00 │ │ │ │ - blls 9e20b4 │ │ │ │ + blls 9e20b4 │ │ │ │ adcsmi r3, fp, #262144 @ 0x40000 │ │ │ │ strbthi pc, [r4], #0 @ │ │ │ │ adcseq r6, ip, fp, lsr #16 │ │ │ │ eorcc pc, r7, r3, asr r8 @ │ │ │ │ ldc 3, cr9, [r3, #232] @ 0xe8 │ │ │ │ vldr d6, [r3, #152] @ 0x98 │ │ │ │ vadd.f64 d7, d7, d24 │ │ │ │ @@ -108153,15 +108153,15 @@ │ │ │ │ strbmi r8, [r1], -sl, lsl #8 │ │ │ │ @ instruction: 0xf860f798 │ │ │ │ ldclle 14, cr2, [sl, #-0] │ │ │ │ @ instruction: 0xf04f9b10 │ │ │ │ blcc 1835a4 │ │ │ │ @ instruction: 0xf8df9318 │ │ │ │ ldrbtmi r3, [fp], #-2136 @ 0xfffff7a8 │ │ │ │ - blls 9e5e40 │ │ │ │ + blls 9e5e40 │ │ │ │ tstls r3, #4, 22 @ 0x1000 │ │ │ │ blcc 1a7e50 │ │ │ │ eor r9, r4, r0, lsl r3 │ │ │ │ @ instruction: 0xf6424641 │ │ │ │ @ instruction: 0xf798772a │ │ │ │ ldrbmi pc, [r0], -r9, asr #16 @ │ │ │ │ pldw [r8], #402 @ 0x192 │ │ │ │ @@ -108199,15 +108199,15 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xffc8f79d │ │ │ │ @ instruction: 0xf8dde3b6 │ │ │ │ @ instruction: 0xf1bb90e4 │ │ │ │ blls f84e5c │ │ │ │ andcc pc, r4, r9, asr #17 │ │ │ │ @ instruction: 0xf8c99b25 │ │ │ │ - blls a0d288 │ │ │ │ + blls a0d288 │ │ │ │ strcc lr, [r3, #-2505] @ 0xfffff637 │ │ │ │ @ instruction: 0xf8c99b28 │ │ │ │ blls acd2c4 │ │ │ │ strcc lr, [r6], #-2505 @ 0xfffff637 │ │ │ │ strvs lr, [r8], -r9, asr #19 │ │ │ │ blls 7787a4 │ │ │ │ @ instruction: 0x260046dc │ │ │ │ @@ -108672,44 +108672,44 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 163f82a │ │ │ │ @ instruction: 0xf04f4821 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [r0], {157} @ 0x9d │ │ │ │ ldrbcc pc, [pc, pc, asr #32]! @ │ │ │ │ svclt 0x0088f7fe │ │ │ │ - addeq sl, sp, r4, lsl r3 │ │ │ │ - @ instruction: 0x008da2b8 │ │ │ │ - strdeq sl, [sp], ip │ │ │ │ - strdeq sl, [sp], r0 │ │ │ │ - addeq sl, sp, lr, asr r0 │ │ │ │ - addeq fp, sp, sl, lsl #30 │ │ │ │ - addeq sl, sp, ip, lsr r0 │ │ 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│ │ + addeq sl, sp, r0, asr #32 │ │ │ │ + addeq fp, sp, lr, ror #29 │ │ │ │ + addeq sl, sp, r2, lsr #32 │ │ │ │ + addeq fp, sp, lr, asr #29 │ │ │ │ + addeq sl, sp, r0 │ │ │ │ + addeq fp, sp, lr, lsr #29 │ │ │ │ + addeq r9, sp, r0, ror #31 │ │ │ │ + addeq fp, sp, lr, lsl #29 │ │ │ │ + addeq r9, sp, sl, lsl #29 │ │ │ │ + addeq r9, sp, sl, lsl lr │ │ │ │ + addeq fp, sp, r6, asr #25 │ │ │ │ + addeq r9, sp, r0, ror #25 │ │ │ │ + umulleq fp, sp, r6, fp │ │ │ │ + addeq r9, sp, r0, lsr ip │ │ │ │ + addeq r9, sp, r8, lsr #24 │ │ │ │ + strdeq r9, [sp], r4 │ │ │ │ + addeq r9, sp, ip, ror #23 │ │ │ │ + addeq r9, sp, r4, asr #14 │ │ │ │ + strdeq r9, [sp], r2 │ │ │ │ + addeq fp, sp, r8, lsr #11 │ │ │ │ + addeq r9, sp, r4, asr #13 │ │ │ │ + addeq fp, sp, r4, ror r5 │ │ │ │ + addeq r9, sp, r8, lsr #13 │ │ │ │ + addeq fp, sp, r6, asr r5 │ │ │ │ beq 5bfdc0 │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf79d300c │ │ │ │ @ instruction: 0xf8dffb09 │ │ │ │ @ instruction: 0xf04f0a0c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ff13f8d2 │ │ │ │ @@ -109348,84 +109348,84 @@ │ │ │ │ stmdami sl, {r2, r6, r7, r8, r9, sl, sp, lr, pc}^ │ │ │ │ @ instruction: 0x61b3f642 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 0, pc, cr10, cr12, {4} @ │ │ │ │ ldrtmi r4, [r9], -r7, asr #16 │ │ │ │ @ instruction: 0xf79c4478 │ │ │ │ strb pc, [r2], #3781 @ 0xec5 @ │ │ │ │ - addeq r9, sp, sl, lsl #12 │ │ │ │ - @ instruction: 0x008db4b6 │ │ │ │ - addeq r9, sp, ip, ror #11 │ │ │ │ - umulleq fp, sp, r8, r4 │ │ │ │ - addeq r9, sp, lr, asr #11 │ │ │ │ - addeq fp, sp, sl, ror r4 │ │ │ │ - @ instruction: 0x008d95b0 │ │ │ │ - addeq fp, sp, ip, asr r4 │ │ │ │ - umulleq r9, sp, r2, r5 │ │ │ │ - addeq fp, sp, lr, lsr r4 │ │ │ │ - addeq r9, sp, r4, ror r5 │ │ │ │ - addeq fp, sp, r0, lsr #8 │ │ │ │ - addeq r9, sp, r4, asr r5 │ │ │ │ - addeq fp, sp, r2, lsl #8 │ │ │ │ - ldrdeq r9, [sp], lr │ │ │ │ - umulleq r9, sp, lr, r4 │ │ │ │ - addeq r9, sp, r4, ror #7 │ │ │ │ - addeq r9, sp, r4, asr #5 │ │ │ │ - addeq r9, sp, ip, lsl #5 │ │ │ │ - addeq fp, sp, r8, lsr r1 │ │ │ │ - addeq r9, sp, sl, ror #4 │ │ │ │ - addeq fp, sp, r8, lsl r1 │ │ │ │ - addeq r9, sp, sl, asr #4 │ │ │ │ - strdeq fp, [sp], r8 │ │ │ │ - addeq r8, sp, r8, lsr pc │ │ │ │ - addeq sl, sp, r8, ror #27 │ │ │ │ - addeq r8, sp, r0, lsr #30 │ │ │ │ - ldrdeq sl, [sp], r0 │ │ │ │ - addeq r8, sp, r8, lsl #30 │ │ │ │ - @ instruction: 0x008dadb8 │ │ │ │ - ldrdeq r8, [sp], ip │ │ │ │ - addeq sl, sp, ip, lsl #27 │ │ │ │ - @ instruction: 0x008d8eb2 │ │ │ │ - addeq sl, sp, r2, ror #26 │ │ │ │ - addeq r8, sp, r6, lsl #29 │ │ │ │ - addeq sl, sp, r6, lsr sp │ │ │ │ - addeq r8, sp, sl, lsr #28 │ │ │ │ - ldrdeq sl, [sp], r8 │ │ │ │ - addeq r8, sp, ip, lsl #28 │ │ │ │ - @ instruction: 0x008dacbc │ │ │ │ - strdeq r8, [sp], r4 │ │ │ │ - addeq sl, sp, r4, lsr #25 │ │ │ │ - addeq r8, sp, r8, asr #27 │ │ │ │ - addeq sl, sp, r8, ror ip │ │ │ │ - addeq r8, sp, r2, lsr #27 │ │ │ │ - addeq sl, sp, r2, asr ip │ │ │ │ - addeq r8, sp, r6, lsl #27 │ │ │ │ - addeq sl, sp, r4, lsr ip │ │ │ │ - addeq r8, sp, r4, ror #26 │ │ │ │ - addeq sl, sp, r2, lsl ip │ │ │ │ - addeq r8, sp, sl, asr #26 │ │ │ │ - strdeq sl, [sp], r8 │ │ │ │ - addeq r8, sp, r0, lsr sp │ │ │ │ - ldrdeq sl, [sp], lr │ │ │ │ - addeq r8, sp, r2, ror #25 │ │ │ │ - umulleq sl, sp, r0, fp │ │ │ │ - @ instruction: 0x008d8cb6 │ │ │ │ - addeq sl, sp, r6, ror #22 │ │ │ │ - umulleq r8, sp, ip, ip │ │ │ │ - addeq sl, sp, sl, asr #22 │ │ │ │ - addeq r8, sp, sl, ror ip │ │ │ │ - addeq sl, sp, r8, lsr #22 │ │ │ │ - addeq r8, sp, lr, asr ip │ │ │ │ - addeq sl, sp, ip, lsl #22 │ │ │ │ - addeq r8, sp, r2, asr #24 │ │ │ │ - strdeq sl, [sp], r0 │ │ │ │ - addeq r8, sp, r8, lsr #24 │ │ │ │ - ldrdeq sl, [sp], r6 │ │ │ │ - addeq r8, sp, ip, lsl #24 │ │ │ │ - @ instruction: 0x008daabc │ │ │ │ + addeq r9, sp, lr, lsl #12 │ │ │ │ + @ instruction: 0x008db4ba │ │ │ │ + strdeq r9, [sp], r0 │ │ │ │ + umulleq fp, sp, ip, r4 │ │ │ │ + ldrdeq r9, [sp], r2 │ │ │ │ + addeq fp, sp, lr, ror r4 │ │ │ │ + @ instruction: 0x008d95b4 │ │ │ │ + addeq fp, sp, r0, ror #8 │ │ │ │ + umulleq r9, sp, r6, r5 │ │ │ │ + addeq fp, sp, r2, asr #8 │ │ │ │ + addeq r9, sp, r8, ror r5 │ │ │ │ + addeq fp, sp, r4, lsr #8 │ │ │ │ + addeq r9, sp, r8, asr r5 │ │ │ │ + addeq fp, sp, r6, lsl #8 │ │ │ │ + addeq r9, sp, r2, ror #9 │ │ │ │ + addeq r9, sp, r2, lsr #9 │ │ │ │ + addeq r9, sp, r8, ror #7 │ │ │ │ + addeq r9, sp, r8, asr #5 │ │ │ │ + umulleq r9, sp, r0, r2 │ │ │ │ + addeq fp, sp, ip, lsr r1 │ │ │ │ + addeq r9, sp, lr, ror #4 │ │ │ │ + addeq fp, sp, ip, lsl r1 │ │ │ │ + addeq r9, sp, lr, asr #4 │ │ │ │ + strdeq fp, [sp], ip │ │ │ │ + addeq r8, sp, ip, lsr pc │ │ │ │ + addeq sl, sp, ip, ror #27 │ │ │ │ + addeq r8, sp, r4, lsr #30 │ │ │ │ + ldrdeq sl, [sp], r4 │ │ │ │ + addeq r8, sp, ip, lsl #30 │ │ │ │ + @ instruction: 0x008dadbc │ │ │ │ + addeq r8, sp, r0, ror #29 │ │ │ │ + umulleq sl, sp, r0, sp │ │ │ │ + @ instruction: 0x008d8eb6 │ │ │ │ + addeq sl, sp, r6, ror #26 │ │ │ │ + addeq r8, sp, sl, lsl #29 │ │ │ │ + addeq sl, sp, sl, lsr sp │ │ │ │ + addeq r8, sp, lr, lsr #28 │ │ │ │ + ldrdeq sl, [sp], ip │ │ │ │ + addeq r8, sp, r0, lsl lr │ │ │ │ + addeq sl, sp, r0, asr #25 │ │ │ │ + strdeq r8, [sp], r8 @ │ │ │ │ + addeq sl, sp, r8, lsr #25 │ │ │ │ + addeq r8, sp, ip, asr #27 │ │ │ │ + addeq sl, sp, ip, ror ip │ │ │ │ + addeq r8, sp, r6, lsr #27 │ │ │ │ + addeq sl, sp, r6, asr ip │ │ │ │ + addeq r8, sp, sl, lsl #27 │ │ │ │ + addeq sl, sp, r8, lsr ip │ │ │ │ + addeq r8, sp, r8, ror #26 │ │ │ │ + addeq sl, sp, r6, lsl ip │ │ │ │ + addeq r8, sp, lr, asr #26 │ │ │ │ + strdeq sl, [sp], ip │ │ │ │ + addeq r8, sp, r4, lsr sp │ │ │ │ + addeq sl, sp, r2, ror #23 │ │ │ │ + addeq r8, sp, r6, ror #25 │ │ │ │ + umulleq sl, sp, r4, fp │ │ │ │ + @ instruction: 0x008d8cba │ │ │ │ + addeq sl, sp, sl, ror #22 │ │ │ │ + addeq r8, sp, r0, lsr #25 │ │ │ │ + addeq sl, sp, lr, asr #22 │ │ │ │ + addeq r8, sp, lr, ror ip │ │ │ │ + addeq sl, sp, ip, lsr #22 │ │ │ │ + addeq r8, sp, r2, ror #24 │ │ │ │ + addeq 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addeq sl, sp, sl, lsr r2 │ │ │ │ + addeq r8, sp, r0, asr #30 │ │ │ │ + addeq sl, sp, r0, lsl #4 │ │ │ │ + addeq r8, sp, r2, lsr #30 │ │ │ │ + addeq sl, sp, r2, ror #3 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrmi fp, [r5], -r4, lsl #1 │ │ │ │ ldrmi r4, [lr], -r5, lsr #20 │ │ │ │ tstcs r0, r5, lsr #22 │ │ │ │ @@ -109967,16 +109967,16 @@ │ │ │ │ bls 1235b0 │ │ │ │ @ instruction: 0xddea2a00 │ │ │ │ @ instruction: 0xf8c8220a │ │ │ │ strb r2, [sl, r0]! │ │ │ │ b feac0c4c │ │ │ │ @ instruction: 0x009ab3dc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, sp, ip, lsl #29 │ │ │ │ - addeq sl, sp, ip, asr #2 │ │ │ │ + umulleq r8, sp, r0, lr │ │ │ │ + addeq sl, sp, r0, asr r1 │ │ │ │ addseq fp, sl, r6, ror r3 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ bmi bd4678 │ │ │ │ @ instruction: 0x461e4619 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0x214000 │ │ │ │ bls a55bd8 │ │ │ │ bls 968b18 │ │ │ │ andcc lr, r2, #3358720 @ 0x334000 │ │ │ │ movwls r9, #2848 @ 0xb20 │ │ │ │ ldmdbls r0, {r1, r2, r5, r8, r9, fp, ip, pc} │ │ │ │ - blls 9e8f24 │ │ │ │ + blls 9e8f24 │ │ │ │ movwls r4, #21577 @ 0x5449 │ │ │ │ movwls r9, #6945 @ 0x1b21 │ │ │ │ bls 4ccf1c │ │ │ │ @ instruction: 0xf8cd9304 │ │ │ │ blls 8643b0 │ │ │ │ @ instruction: 0xf66af17b │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ @@ -111484,58 +111484,58 @@ │ │ │ │ ldc2l 7, cr15, [ip, #-616] @ 0xfffffd98 │ │ │ │ @ instruction: 0xf04f4823 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mrc2 7, 0, pc, cr6, cr10, {4} │ │ │ │ svclt 0x0000e750 │ │ │ │ addseq sl, sl, r4, lsr #32 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, sp, lr, lsr fp │ │ │ │ - addeq r6, sp, lr, lsr #7 │ │ │ │ - @ instruction: 0x008d7ab6 │ │ │ │ - addeq r7, sp, lr, lsr #21 │ │ │ │ - addeq r6, sp, r6, lsl #7 │ │ │ │ - addeq r7, sp, ip, asr #19 │ │ │ │ - addeq r7, sp, r0, lsr #19 │ │ │ │ - addeq r7, sp, r0, lsr #17 │ │ │ │ - addeq r8, sp, r0, ror #22 │ │ │ │ - umulleq r7, sp, lr, r8 │ │ │ │ + addeq r7, sp, r2, asr #22 │ │ │ │ + @ instruction: 0x008d63b2 │ │ │ │ + @ instruction: 0x008d7aba │ │ │ │ + @ instruction: 0x008d7ab2 │ │ │ │ + addeq r6, sp, sl, lsl #7 │ │ │ │ + ldrdeq r7, [sp], r0 │ │ │ │ + addeq r7, sp, r4, lsr #19 │ │ │ │ + addeq r7, sp, r4, lsr #17 │ │ │ │ + addeq r8, sp, r4, ror #22 │ │ │ │ + addeq r7, sp, r2, lsr #17 │ │ │ │ addseq r9, sl, r2, asr sp │ │ │ │ - strdeq r7, [sp], ip │ │ │ │ - @ instruction: 0x008d8aba │ │ │ │ - addseq sp, r3, sl, asr #18 │ │ │ │ - addeq r6, sp, r8, asr #1 │ │ │ │ - umulleq r7, sp, sl, r7 │ │ │ │ - addeq r8, sp, sl, asr sl │ │ │ │ - addeq r7, sp, lr, asr #14 │ │ │ │ - addeq r8, sp, lr, lsl #20 │ │ │ │ - addeq r7, sp, r2, lsr r7 │ │ │ │ - strdeq r8, [sp], r0 │ │ │ │ - addeq r7, sp, r6, lsl r7 │ │ │ │ - ldrdeq r8, [sp], r6 │ │ │ │ - strdeq r7, [sp], r2 │ │ │ │ - @ instruction: 0x008d89b0 │ │ │ │ - ldrdeq r7, [sp], r8 │ │ │ │ - umulleq r8, sp, r6, r9 │ │ │ │ - @ instruction: 0x008d76be │ │ │ │ - addeq r8, sp, ip, ror r9 │ │ │ │ - addeq r7, sp, r0, lsr #13 │ │ │ │ - addeq r8, sp, lr, asr r9 │ │ │ │ + addeq r7, sp, r0, lsl #16 │ │ │ │ + @ instruction: 0x008d8abe │ │ │ │ + addseq sp, r3, lr, asr #18 │ │ │ │ + addeq r6, sp, ip, asr #1 │ │ │ │ + umulleq r7, sp, lr, r7 │ │ │ │ + addeq r8, sp, lr, asr sl │ │ │ │ + addeq r7, sp, r2, asr r7 │ │ │ │ + addeq r8, sp, r2, lsl sl │ │ │ │ + addeq r7, sp, r6, lsr r7 │ │ │ │ + strdeq r8, [sp], r4 │ │ │ │ + addeq r7, sp, sl, lsl r7 │ │ │ │ + ldrdeq r8, [sp], sl │ │ │ │ + strdeq r7, [sp], r6 │ │ │ │ + @ instruction: 0x008d89b4 │ │ │ │ + ldrdeq r7, [sp], ip │ │ │ │ + umulleq r8, sp, sl, r9 │ │ │ │ + addeq r7, sp, r2, asr #13 │ │ │ │ + addeq r8, sp, r0, lsl #19 │ │ │ │ + addeq r7, sp, r4, lsr #13 │ │ │ │ + addeq r8, sp, r2, ror #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0xb09b4ddf │ │ │ │ @ instruction: 0x469a4cdf │ │ │ │ movwcs r4, #5245 @ 0x147d │ │ │ │ stmdblt r6!, {r0, r2, r3, r4, r6, r7, r8, fp, sp, lr, pc} │ │ │ │ stmdbpl ip!, {r0, r1, r2, r9, sl, lr} │ │ │ │ stmdavs r4!, {r0, r1, r4, r5, r8, sl, fp, ip, pc} │ │ │ │ @ instruction: 0xf04f9419 │ │ │ │ stmib sp, {sl}^ │ │ │ │ - bls 9ccabc │ │ │ │ + bls 9ccabc │ │ │ │ strtmi pc, [r5], #-576 @ 0xfffffdc0 │ │ │ │ andsls r6, r5, #43 @ 0x2b │ │ │ │ tstls r2, #311296 @ 0x4c000 │ │ │ │ ldrdhi pc, [ip], -r3 │ │ │ │ vrhadd.s d15, d28, d15 │ │ │ │ andcs r4, r4, #216064 @ 0x34c00 │ │ │ │ strls r4, [r0], #-1601 @ 0xfffff9bf │ │ │ │ @@ -111745,31 +111745,31 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [r0], {154} @ 0x9a │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf791e6ed │ │ │ │ svclt 0x0000ecc4 │ │ │ │ @ instruction: 0x009a9af8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, sp, r8, ror #11 │ │ │ │ - @ instruction: 0x008d74b2 │ │ │ │ - addeq r8, sp, r2, ror r7 │ │ │ │ + addeq r7, sp, ip, ror #11 │ │ │ │ + @ instruction: 0x008d74b6 │ │ │ │ + addeq r8, sp, r6, ror r7 │ │ │ │ addseq r9, sl, r6, lsr #19 │ │ │ │ - ldrdeq r7, [sp], r2 │ │ │ │ - umulleq r8, sp, r2, r6 │ │ │ │ - addeq r7, sp, r2, ror #7 │ │ │ │ - addeq r7, sp, r6, asr r3 │ │ │ │ - addeq r8, sp, r6, lsl r6 │ │ │ │ - addeq r7, sp, ip, lsr #6 │ │ │ │ - addeq r8, sp, ip, ror #11 │ │ │ │ - addeq r7, sp, r4, ror #5 │ │ │ │ - addeq r8, sp, r4, lsr #11 │ │ │ │ - addeq r7, sp, lr, lsr #5 │ │ │ │ - addeq r8, sp, lr, ror #10 │ │ │ │ - umulleq r7, sp, r4, r2 │ │ │ │ - addeq r8, sp, r2, asr r5 │ │ │ │ + ldrdeq r7, [sp], r6 │ │ │ │ + umulleq r8, sp, r6, r6 │ │ │ │ + addeq r7, sp, r6, ror #7 │ │ │ │ + addeq r7, sp, sl, asr r3 │ │ │ │ + addeq r8, sp, sl, lsl r6 │ │ │ │ + addeq r7, sp, r0, lsr r3 │ │ │ │ + strdeq r8, [sp], r0 │ │ │ │ + addeq r7, sp, r8, ror #5 │ │ │ │ + addeq r8, sp, r8, lsr #11 │ │ │ │ + @ instruction: 0x008d72b2 │ │ │ │ + addeq r8, sp, r2, ror r5 │ │ │ │ + umulleq r7, sp, r8, r2 │ │ │ │ + addeq r8, sp, r6, asr r5 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ pkhbtmi fp, r8, r1, lsl #1 │ │ │ │ @ instruction: 0x4691493b │ │ │ │ @ instruction: 0x46064a3b │ │ │ │ @@ -111829,24 +111829,24 @@ │ │ │ │ @ instruction: 0xf79a300c │ │ │ │ stmdami lr, {r0, r3, r5, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf79a4478 │ │ │ │ ldrb pc, [r7, r5, ror #22] @ │ │ │ │ ldc 7, cr15, [sl], {145} @ 0x91 │ │ │ │ addseq r9, sl, r8, lsl r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r7, [sp], r0 │ │ │ │ + strdeq r7, [sp], r4 │ │ │ │ @ instruction: 0x009a96b4 │ │ │ │ - addeq r7, sp, sl, lsl #3 │ │ │ │ - addeq r8, sp, sl, asr #8 │ │ │ │ - addeq r7, sp, r2, ror r1 │ │ │ │ - addeq r8, sp, r2, lsr r4 │ │ │ │ - addeq r7, sp, r8, asr r1 │ │ │ │ - addeq r8, sp, r8, lsl r4 │ │ │ │ - addeq r7, sp, sl, lsr r1 │ │ │ │ - addeq r7, sp, r8, asr #5 │ │ │ │ + addeq r7, sp, lr, lsl #3 │ │ │ │ + addeq r8, sp, lr, asr #8 │ │ │ │ + addeq r7, sp, r6, ror r1 │ │ │ │ + addeq r8, sp, r6, lsr r4 │ │ │ │ + addeq r7, sp, ip, asr r1 │ │ │ │ + addeq r8, sp, ip, lsl r4 │ │ │ │ + addeq r7, sp, lr, lsr r1 │ │ │ │ + addeq r7, sp, ip, asr #5 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febdbd54 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs sp, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi fp, [r7], -r3, lsl #1 │ │ │ │ strtmi r2, [r9], -r4, lsl #4 │ │ │ │ stmiavs fp!, {r1, r2, r9, sl, lr}^ │ │ │ │ @@ -111892,22 +111892,22 @@ │ │ │ │ stmdami ip, {r4, r6, r7, ip, lr, pc} │ │ │ │ ldrbtmi r2, [r8], #-477 @ 0xfffffe23 │ │ │ │ @ instruction: 0xf79a300c │ │ │ │ stmdami sl, {r0, r1, r2, r5, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff942a84 │ │ │ │ svclt 0x0000e7b8 │ │ │ │ - addeq r7, sp, r2, asr #1 │ │ │ │ - addeq r8, sp, r2, lsl #7 │ │ │ │ - addeq r7, sp, sl, lsr #1 │ │ │ │ - addeq r8, sp, sl, ror #6 │ │ │ │ - addeq r7, sp, ip, asr r0 │ │ │ │ - addeq r8, sp, ip, lsl r3 │ │ │ │ - addeq r7, sp, r6, lsr r0 │ │ │ │ - strdeq r8, [sp], r6 │ │ │ │ + addeq r7, sp, r6, asr #1 │ │ │ │ + addeq r8, sp, r6, lsl #7 │ │ │ │ + addeq r7, sp, lr, lsr #1 │ │ │ │ + addeq r8, sp, lr, ror #6 │ │ │ │ + addeq r7, sp, r0, rrx │ │ │ │ + addeq r8, sp, r0, lsr #6 │ │ │ │ + addeq r7, sp, sl, lsr r0 │ │ │ │ + strdeq r8, [sp], sl │ │ │ │ andeq r0, r0, r0 │ │ │ │ andcs r6, r1, r2, lsl r9 │ │ │ │ @ instruction: 0xf8d29900 │ │ │ │ andsvs r2, sl, r4, ror #1 │ │ │ │ ldrbmi r6, [r0, -r8]! │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -112370,21 +112370,21 @@ │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00f19999 │ │ │ │ andeq r0, r0, r0 │ │ │ │ stccc 0, cr0, [r0] │ │ │ │ addseq r9, sl, r6, lsr #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, sp, r4, asr #26 │ │ │ │ - addeq r7, sp, r0, asr #28 │ │ │ │ + addeq r6, sp, r8, asr #26 │ │ │ │ + addeq r7, sp, r4, asr #28 │ │ │ │ addseq r9, sl, lr, asr r0 │ │ │ │ - addeq r6, sp, r8, asr #25 │ │ │ │ - addeq r7, sp, r4, asr #27 │ │ │ │ - ldrdeq r6, [sp], lr │ │ │ │ - ldrdeq r7, [sp], sl │ │ │ │ + addeq r6, sp, ip, asr #25 │ │ │ │ + addeq r7, sp, r8, asr #27 │ │ │ │ + addeq r6, sp, r2, ror #21 │ │ │ │ + ldrdeq r7, [sp], lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrmi fp, [r5], -r9, lsl #1 │ │ │ │ @ instruction: 0x461f4a31 │ │ │ │ @ instruction: 0x46064b31 │ │ │ │ @@ -112434,16 +112434,16 @@ │ │ │ │ andcs r9, r5, #81920 @ 0x14000 │ │ │ │ strb r6, [fp, sl]! │ │ │ │ movwcs r9, #18949 @ 0x4a05 │ │ │ │ @ instruction: 0xe7e66013 │ │ │ │ svc 0x005ef790 │ │ │ │ addseq r8, sl, r8, ror sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, sp, r2, asr #19 │ │ │ │ - @ instruction: 0x008d7abe │ │ │ │ + addeq r6, sp, r6, asr #19 │ │ │ │ + addeq r7, sp, r2, asr #21 │ │ │ │ addseq r8, sl, r8, ror #25 │ │ │ │ mvnsmi lr, sp, lsr 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│ @ instruction: 0xf797300c │ │ │ │ stmdami r5, {r0, r1, r2, r4, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xff12f797 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #28]! │ │ │ │ - addeq r4, sp, sl, asr sl │ │ │ │ - addeq r5, sp, r6, asr fp │ │ │ │ + addeq r4, sp, lr, asr sl │ │ │ │ + addeq r5, sp, sl, asr fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldrmi fp, [r6], -sp, lsl #1 │ │ │ │ strmi r4, [r0], r6, ror #20 │ │ │ │ blls 658c18 │ │ │ │ @@ -114540,22 +114540,22 @@ │ │ │ │ bls 23329c >::_M_default_append(unsigned int)@@Base+0x77aac> │ │ │ │ andsvs r2, r3, r8, lsl #6 │ │ │ │ @ instruction: 0xf78ee746 │ │ │ │ svclt 0x0000eeec │ │ │ │ addseq r6, sl, r4, ror #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r6, sl, r4, asr #26 │ │ │ │ - addeq r4, sp, r0, asr r9 │ │ │ │ - addeq r5, sp, ip, asr #20 │ │ │ │ - addeq r4, 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0xf7964478 │ │ │ │ strt pc, [r9], #-3687 @ 0xfffff199 │ │ │ │ svc 0x001cf78d │ │ │ │ addseq r6, sl, r0, lsl r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009a63dc │ │ │ │ - strdeq r4, [sp], ip │ │ │ │ - addseq r5, r0, r8, asr #10 │ │ │ │ - strdeq r4, [sp], ip │ │ │ │ - addseq r1, r2, r4, lsl #30 │ │ │ │ - addseq r3, r2, sl, lsr r4 │ │ │ │ - addeq ip, ip, ip │ │ │ │ - addeq r3, sp, r0, ror #30 │ │ │ │ - addeq r0, sp, r0, ror #4 │ │ │ │ + addeq r4, sp, r0, lsl #2 │ │ │ │ + addseq r5, r0, ip, asr #10 │ │ │ │ + addeq r4, sp, r0, lsl #2 │ │ │ │ + addseq r1, r2, r8, lsl #30 │ │ │ │ + addseq r3, r2, lr, lsr r4 │ │ │ │ + addeq ip, ip, r0, lsl r0 │ │ │ │ + addeq r3, sp, r4, ror #30 │ │ │ │ + addeq r0, sp, r4, ror #4 │ │ │ │ + addeq r3, sp, r0, asr #29 │ │ │ │ @ instruction: 0x008d3ebc │ │ │ │ - @ instruction: 0x008d3eb8 │ │ │ │ - addeq r3, sp, r6, asr #27 │ │ │ │ - addeq r4, sp, r0, asr #29 │ │ │ │ - addeq r3, sp, r6, lsr #27 │ │ │ │ - addeq r4, sp, r0, lsr #29 │ │ │ │ - addeq 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r0, asr #28 │ │ │ │ + addseq r1, r2, r8, asr ip │ │ │ │ + addeq r3, sp, r0, asr #28 │ │ │ │ + addseq r5, r0, ip, ror r2 │ │ │ │ + addeq r0, sp, r0, lsr r0 │ │ │ │ + addeq r3, sp, r6, lsr #25 │ │ │ │ + umulleq r3, sp, lr, ip │ │ │ │ + addeq r3, sp, r0, asr ip │ │ │ │ + addeq r3, sp, r0, lsr #24 │ │ │ │ + addeq r3, sp, r2, asr #24 │ │ │ │ + addseq ip, r0, ip, lsr r4 │ │ │ │ + addeq r3, sp, r8, lsl ip │ │ │ │ + addseq ip, r0, r6, ror #7 │ │ │ │ + addeq r3, sp, lr, lsr #22 │ │ │ │ + strdeq r3, [sp], r6 │ │ │ │ + addeq r3, sp, r2, lsr sl │ │ │ │ + addeq r4, sp, lr, lsr #22 │ │ │ │ + addeq r3, sp, ip, lsr #22 │ │ │ │ + @ instruction: 0x0090c2fa │ │ │ │ + @ instruction: 0x008d3ab4 │ │ │ │ + addseq ip, r0, lr, lsr #5 │ │ │ │ + addeq r3, sp, r6, lsr #20 │ │ │ │ + addeq r3, sp, r0, ror #18 │ │ │ │ + addeq r4, sp, ip, asr sl │ │ │ │ + ldrdeq r3, [sp], ip │ │ │ │ ldrdeq r3, [sp], r8 │ │ │ │ - ldrdeq r3, [sp], r4 │ │ │ │ - addeq r3, sp, r6, asr #19 │ │ │ │ - addeq r3, sp, r4, lsl #18 │ │ │ │ - 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addeq r2, sp, ip, lsl lr │ │ │ │ + addeq r3, sp, r8, lsl pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r6], -r9, lsl #1 │ │ │ │ pkhbtmi r4, sl, r8, lsl #12 │ │ │ │ stmib sp, {r0, sl, sp}^ │ │ │ │ @@ -116657,45 +116657,45 @@ │ │ │ │ strtmi r4, [r1], -r3, lsr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r4], #596 @ 0x254 │ │ │ │ @ instruction: 0xf04f4821 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [lr, #596] @ 0x254 │ │ │ │ svclt 0x0000e6e8 │ │ │ │ - addeq r2, sp, r4, asr #24 │ │ │ │ - addeq r2, sp, lr, lsl fp │ │ │ │ - addeq r3, sp, sl, lsl ip │ │ │ │ - addeq r2, sp, r0, ror fp │ │ │ │ - addeq r2, sp, r2, asr #20 │ │ │ │ - addeq r3, sp, lr, lsr fp │ │ │ │ - addeq r2, sp, sl, lsr #20 │ │ │ │ - addeq r3, sp, r6, lsr #22 │ │ │ │ - addeq r2, sp, sl, lsl #20 │ │ │ │ - addeq r3, sp, r6, lsl #22 │ │ │ │ - addeq r2, sp, sl, ror #19 │ │ │ │ - addeq r3, sp, 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lr, lsl #20 │ │ │ │ + addeq r3, sp, sl, lsl #22 │ │ │ │ + addeq r2, sp, lr, ror #19 │ │ │ │ + addeq r3, sp, sl, ror #21 │ │ │ │ + addeq r2, sp, r6, lsr sl │ │ │ │ + addeq r2, sp, r4, lsr #19 │ │ │ │ + umulleq r3, sp, lr, sl │ │ │ │ + @ instruction: 0x008d28bc │ │ │ │ + @ instruction: 0x008d39b8 │ │ │ │ + addeq r2, sp, r0, ror r8 │ │ │ │ + addeq r3, sp, ip, ror #18 │ │ │ │ + addeq r2, sp, r4, asr r8 │ │ │ │ + addeq r3, sp, r0, asr r9 │ │ │ │ + addeq r2, sp, sl, lsr r8 │ │ │ │ + addeq r3, sp, r6, lsr r9 │ │ │ │ + addeq r2, sp, ip, asr #15 │ │ │ │ + addeq r3, sp, r6, asr #17 │ │ │ │ + @ instruction: 0x008d27b2 │ │ │ │ + addeq r3, sp, ip, lsr #17 │ │ │ │ + umulleq r2, sp, r2, r7 │ │ │ │ + addeq r3, sp, ip, lsl #17 │ │ │ │ + addeq r2, sp, r8, ror r7 │ │ │ │ + addeq r3, sp, r2, ror r8 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi fe6daf90 │ │ │ │ umulllt r4, r9, r9, fp │ │ │ │ stmdbvs sp, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -116849,23 +116849,23 @@ │ │ │ │ ldrbtmi r0, [fp], #-390 @ 0xfffffe7a │ │ │ │ stc2 7, cr15, [r4, #-584] @ 0xfffffdb8 │ │ │ │ @ instruction: 0xf78ce6f0 │ │ │ │ svclt 0x0000ecdc │ │ │ │ addseq r4, sl, r0, lsl sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r4, sl, ip, ror r9 │ │ │ │ - addeq r2, sp, r6, lsr r5 │ │ │ │ - addeq r3, sp, r8, lsr r6 │ │ │ │ - strdeq r2, [sp], r4 │ │ │ │ - strdeq r3, [sp], r0 │ │ │ │ - ldrdeq r2, [sp], r8 │ │ │ │ - ldrdeq r3, [sp], r4 │ │ │ │ - @ instruction: 0x008d24be │ │ │ │ - @ instruction: 0x008d35ba │ │ │ │ - addeq r2, sp, lr, ror #9 │ │ │ │ + addeq r2, sp, sl, lsr r5 │ │ │ │ + addeq r3, sp, ip, lsr r6 │ │ │ │ + strdeq r2, [sp], r8 │ │ │ │ + strdeq r3, [sp], r4 │ │ │ │ + ldrdeq r2, [sp], ip │ │ │ │ + ldrdeq r3, [sp], r8 │ │ │ │ + addeq r2, sp, r2, asr #9 │ │ │ │ + @ instruction: 0x008d35be │ │ │ │ + strdeq r2, [sp], r2 @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ cdpne 0, 1, cr11, cr15, cr3, {4} │ │ │ │ movwcs sp, #7172 @ 0x1c04 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ @@ -116904,16 +116904,16 @@ │ │ │ │ blls 108958 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ smlalcc pc, lr, r5, r8 @ │ │ │ │ tstpeq r0, #35 @ p-variant is OBSOLETE @ 0x23 │ │ │ │ rsccc pc, lr, r5, lsl #17 │ │ │ │ svclt 0x0000e7b9 │ │ │ │ - addeq r2, sp, r4, asr #7 │ │ │ │ - addeq r3, sp, r8, asr #9 │ │ │ │ + addeq r2, sp, r8, asr #7 │ │ │ │ + addeq r3, sp, ip, asr #9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r6, r7, pc, lsl #18 │ │ │ │ @ instruction: 0xf8d74606 │ │ │ │ stccc 0, cr4, [r1], {228} @ 0xe4 │ │ │ │ @@ -116964,18 +116964,18 @@ │ │ │ │ orrseq pc, ip, r7, lsl #2 │ │ │ │ ldrbcs pc, [pc], #-576 @ 89b60 @ │ │ │ │ ldrbtmi r9, [fp], #-1024 @ 0xfffffc00 │ │ │ │ @ instruction: 0xf7920092 │ │ │ │ @ instruction: 0x4658fc19 │ │ │ │ pop {r0, r1, r2, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addeq r2, sp, r8, asr #7 │ │ │ │ - addeq r2, sp, r2, lsl r3 │ │ │ │ - addeq r3, sp, r4, lsl r4 │ │ │ │ - addeq r2, sp, sl, lsl r3 │ │ │ │ + addeq r2, sp, ip, asr #7 │ │ │ │ + addeq r2, sp, r6, lsl r3 │ │ │ │ + addeq r3, sp, r8, lsl r4 │ │ │ │ + addeq r2, sp, lr, lsl r3 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febe0d8c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r0, ror #31 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ movwls r4, #5653 @ 0x1615 │ │ │ │ @ instruction: 0xf198f044 │ │ │ │ @@ -116996,16 +116996,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf795300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r4, r5, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fff47a40 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addeq r2, sp, sl, lsr #4 │ │ │ │ - addeq r3, sp, r6, lsr #6 │ │ │ │ + addeq r2, sp, lr, lsr #4 │ │ │ │ + addeq r3, sp, sl, lsr #6 │ │ │ │ @ instruction: 0x305ef892 │ │ │ │ strle r0, [r2], #-1819 @ 0xfffff8e5 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldrlt r4, [r0, #-1904] @ 0xfffff890 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f0f8cc │ │ │ │ @@ -117025,16 +117025,16 @@ │ │ │ │ blx 2c7aa4 │ │ │ │ stmdbls r0, {r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7954478 │ │ │ │ blls c8768 │ │ │ │ movwcs lr, #4096 @ 0x1000 │ │ │ │ andlt r4, r2, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - @ instruction: 0x008d21bc │ │ │ │ - @ instruction: 0x008d32b8 │ │ │ │ + addeq r2, sp, r0, asr #3 │ │ │ │ + @ instruction: 0x008d32bc │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febe0e78 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [lr], -r0, ror #31 │ │ │ │ addlt r6, r3, fp, lsl r8 │ │ │ │ @ instruction: 0xf8d34607 │ │ │ │ @ instruction: 0xb16c409c │ │ │ │ @@ -117157,25 +117157,25 @@ │ │ │ │ stmdami pc, {r0, r1, r3, r4, r6, r8, r9, sl, sp, lr, pc} @ │ │ │ │ cmppvc r2, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8faf795 │ │ │ │ strtmi r4, [r1], -ip, lsl #16 │ │ │ │ @ instruction: 0xf7954478 │ │ │ │ @ instruction: 0xe74ef9b5 │ │ │ │ - addeq r2, sp, r0, lsl #2 │ │ │ │ - strdeq r3, [sp], ip │ │ │ │ - addeq r2, sp, r8, ror #1 │ │ │ │ - addeq r3, sp, r4, ror #3 │ │ │ │ - addeq r2, sp, sl, asr #1 │ │ │ │ - addeq r3, sp, r6, asr #3 │ │ │ │ - addeq r2, sp, r0, lsr #2 │ │ │ │ - @ instruction: 0x008d1fba │ │ │ │ - strheq r3, [sp], r6 │ │ │ │ - addeq r1, sp, r0, lsr #31 │ │ │ │ - umulleq r3, sp, ip, r0 │ │ │ │ + addeq r2, sp, r4, lsl #2 │ │ │ │ + addeq r3, sp, r0, lsl #4 │ │ │ │ + addeq r2, sp, ip, ror #1 │ │ │ │ + addeq r3, sp, r8, ror #3 │ │ │ │ + addeq r2, sp, lr, asr #1 │ │ │ │ + addeq r3, sp, sl, asr #3 │ │ │ │ + addeq r2, sp, r4, lsr #2 │ │ │ │ + @ instruction: 0x008d1fbe │ │ │ │ + strheq r3, [sp], sl │ │ │ │ + addeq r1, sp, r4, lsr #31 │ │ │ │ + addeq r3, sp, r0, lsr #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [r6], -fp, lsl #1 │ │ │ │ strmi r4, [r1], r3, ror #20 │ │ │ │ strmi r4, [ip], -r3, ror #22 │ │ │ │ @@ -117276,22 +117276,22 @@ │ │ │ │ svcge 0x004ef43f │ │ │ │ movwcs r9, #35332 @ 0x8a04 │ │ │ │ smlald r6, r9, r3, r0 │ │ │ │ stmib r4, {r2, r3, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq r4, sl, ip, lsl #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r4, sl, r0, ror r2 │ │ │ │ - addeq r1, sp, r2, lsl #29 │ │ │ │ - addeq r2, sp, lr, ror pc │ │ │ │ - addeq r1, sp, sl, ror #28 │ │ │ │ - addeq r2, sp, r6, ror #30 │ │ │ │ - addeq r1, sp, sl, lsr #28 │ │ │ │ - addeq r2, sp, r6, lsr #30 │ │ │ │ - strdeq r1, [sp], r4 │ │ │ │ - strdeq r2, [sp], r0 │ │ │ │ + addeq r1, sp, r6, lsl #29 │ │ │ │ + addeq r2, sp, r2, lsl #31 │ │ │ │ + addeq r1, sp, lr, ror #28 │ │ │ │ + addeq r2, sp, sl, ror #30 │ │ │ │ + addeq r1, sp, lr, lsr #28 │ │ │ │ + addeq r2, sp, sl, lsr #30 │ │ │ │ + strdeq r1, [sp], r8 │ │ │ │ + strdeq r2, [sp], r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrdls pc, [r8, #-143]! @ 0xffffff71 │ │ │ │ @ instruction: 0xf8d1b085 │ │ │ │ @ instruction: 0x460e8010 │ │ │ │ @@ -117379,23 +117379,23 @@ │ │ │ │ blcc 86314 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff40f794 │ │ │ │ @ instruction: 0xf04f480b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xfffaf794 │ │ │ │ svclt 0x0000e7b0 │ │ │ │ - addeq r1, sp, ip, ror #27 │ │ │ │ - addeq r1, sp, ip, lsl #25 │ │ │ │ - addeq r2, sp, r8, lsl #27 │ │ │ │ - addeq r1, sp, r4, ror ip │ │ │ │ - addeq r2, sp, r0, ror sp │ │ │ │ - addeq r1, sp, sl, asr #24 │ │ │ │ - addeq r2, sp, r4, asr #26 │ │ │ │ - addeq r1, sp, ip, lsr #24 │ │ │ │ - addeq r2, sp, r6, lsr #26 │ │ │ │ + strdeq r1, [sp], r0 │ │ │ │ + umulleq r1, sp, r0, ip │ │ │ │ + addeq r2, sp, ip, lsl #27 │ │ │ │ + addeq r1, sp, r8, ror ip │ │ │ │ + addeq r2, sp, r4, ror sp │ │ │ │ + addeq r1, sp, lr, asr #24 │ │ │ │ + addeq r2, sp, r8, asr #26 │ │ │ │ + addeq r1, sp, r0, lsr ip │ │ │ │ + addeq r2, sp, sl, lsr #26 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ pkhbtmi r4, r0, pc, lsl #12 @ │ │ │ │ ldrmi r4, [r6], -r8, lsl #12 │ │ │ │ pli [r0, -r3, asr #32] │ │ │ │ @@ -117413,16 +117413,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 7, 7, pc, cr14, cr4, {4} │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf7944478 │ │ │ │ @ instruction: 0x4620ffb9 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ ldrb r2, [sl, r1, lsl #8]! │ │ │ │ - addeq r1, sp, r8, lsr #23 │ │ │ │ - addeq r2, sp, r4, lsr #25 │ │ │ │ + addeq r1, sp, ip, lsr #23 │ │ │ │ + addeq r2, sp, r8, lsr #25 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 145740 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldmmi ip!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc}^ │ │ │ │ stmdbeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @@ -117998,75 +117998,75 @@ │ │ │ │ @ instruction: 0xf7944478 │ │ │ │ ldrt pc, [r6], #2861 @ 0xb2d @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addseq r3, sl, sl, lsr #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, sp, r0, lsl #22 │ │ │ │ - strdeq r2, [sp], sl │ │ │ │ - addeq r1, sp, r4, ror #21 │ │ │ │ - ldrdeq r2, [sp], lr │ │ │ │ + addeq r1, sp, r4, lsl #22 │ │ │ │ + strdeq r2, [sp], lr │ │ │ │ + addeq r1, sp, r8, ror #21 │ │ │ │ + addeq r2, sp, r2, ror #23 │ │ │ │ addseq r3, sl, r0, lsl lr │ │ │ │ - addeq r1, sp, ip, lsl #21 │ │ │ │ - addeq r2, sp, r6, lsl #23 │ │ │ │ - addeq r1, sp, r2, lsl #20 │ │ │ │ - strdeq r2, [sp], ip │ │ │ │ - addeq r1, sp, sl, asr r9 │ │ │ │ - addeq r2, sp, r4, asr sl │ │ │ │ - addeq r1, sp, lr, lsr r9 │ │ │ │ - addeq r2, sp, r8, lsr sl │ │ │ │ - addeq r1, sp, r0, lsr #18 │ │ │ │ - addeq r1, sp, r0, ror sl │ │ │ │ - addeq r1, sp, ip, asr #16 │ │ │ │ - addeq r2, sp, r6, asr #18 │ │ │ │ - addeq r1, sp, r0, lsr r7 │ │ │ │ - addeq r2, sp, sl, lsr #16 │ │ │ │ - addeq r1, sp, r0, lsl r7 │ │ │ │ - addeq r2, sp, sl, lsl #16 │ │ │ │ - addeq r1, sp, sl, lsr #13 │ │ │ │ - addeq r2, sp, r4, lsr #15 │ │ │ │ - addeq r1, sp, r0, ror r6 │ │ │ │ - addeq r2, sp, sl, ror #14 │ │ │ │ - addeq r1, sp, r0, lsr #12 │ │ │ │ - addeq r2, sp, sl, lsl r7 │ │ │ │ - ldrdeq r1, [sp], r6 │ │ │ │ - ldrdeq r2, [sp], r2 @ │ │ │ │ - addeq r1, sp, r2, asr r5 │ │ │ │ - addeq r2, sp, lr, asr #12 │ │ │ │ - ldrdeq r1, [sp], r6 │ │ │ │ - ldrdeq r2, [sp], r2 @ │ │ │ │ - @ instruction: 0x008d14ba │ │ │ │ - @ instruction: 0x008d25b6 │ │ │ │ - umulleq r1, sp, lr, r4 │ │ │ │ - umulleq r2, sp, sl, r5 │ │ │ │ - addeq r1, sp, sl, lsl #8 │ │ │ │ - addeq r2, sp, r6, lsl #10 │ │ │ │ - @ instruction: 0x008d13be │ │ │ │ - @ instruction: 0x008d24ba │ │ │ │ - addeq r1, sp, r2, lsr #7 │ │ │ │ - umulleq r2, sp, lr, r4 │ │ │ │ - addeq r1, sp, r6, lsl #7 │ │ │ │ - addeq r2, sp, r2, lsl #9 │ │ │ │ - addeq r1, sp, sl, ror #6 │ │ │ │ - addeq r2, sp, r6, ror #8 │ │ │ │ - addeq r1, sp, lr, asr #6 │ │ │ │ - addeq r2, sp, sl, asr #8 │ │ │ │ - addeq r1, sp, r2, lsr r3 │ │ │ │ - addeq r2, sp, lr, lsr #8 │ │ │ │ - addeq r1, sp, r6, lsl r3 │ │ │ │ - addeq r2, sp, r2, lsl r4 │ │ │ │ - addeq r1, sp, r8, ror #5 │ │ │ │ - addeq r2, sp, r4, ror #7 │ │ │ │ - addeq r1, sp, sl, asr #5 │ │ │ │ - addeq r2, sp, r4, asr #7 │ │ │ │ - addeq r1, sp, ip, lsr #5 │ │ │ │ - addeq r2, sp, r8, lsr #7 │ │ │ │ - addeq r1, sp, lr, lsl #5 │ │ │ │ - addeq r1, sp, r4, lsl r4 │ │ │ │ + umulleq r1, sp, r0, sl │ │ │ │ + addeq r2, sp, sl, lsl #23 │ │ │ │ + addeq r1, sp, r6, lsl #20 │ │ │ │ + addeq r2, sp, r0, lsl #22 │ │ │ │ + addeq r1, sp, lr, asr r9 │ │ │ │ + addeq r2, sp, r8, asr sl │ │ │ │ + addeq r1, sp, r2, asr #18 │ │ │ │ + addeq r2, sp, ip, lsr sl │ │ │ │ + addeq r1, sp, r4, lsr #18 │ │ │ │ + addeq r1, sp, r4, ror sl │ │ │ │ + addeq r1, sp, r0, asr r8 │ │ │ │ + addeq r2, sp, sl, asr #18 │ │ │ │ + addeq r1, sp, r4, lsr r7 │ │ │ │ + addeq r2, sp, lr, lsr #16 │ │ │ │ + addeq r1, sp, r4, lsl r7 │ │ │ │ + addeq r2, sp, lr, lsl #16 │ │ │ │ + addeq r1, sp, lr, lsr #13 │ │ │ │ + addeq r2, sp, r8, lsr #15 │ │ │ │ + addeq r1, sp, r4, ror r6 │ │ │ │ + addeq r2, sp, lr, ror #14 │ │ │ │ + addeq r1, sp, r4, lsr #12 │ │ │ │ + addeq r2, sp, lr, lsl r7 │ │ │ │ + ldrdeq r1, [sp], sl │ │ │ │ + ldrdeq r2, [sp], r6 │ │ │ │ + addeq r1, sp, r6, asr r5 │ │ │ │ + addeq r2, sp, r2, asr r6 │ │ │ │ + ldrdeq r1, [sp], sl │ │ │ │ + ldrdeq r2, [sp], r6 │ │ │ │ + @ instruction: 0x008d14be │ │ │ │ + @ instruction: 0x008d25ba │ │ │ │ + addeq r1, sp, r2, lsr #9 │ │ │ │ + umulleq r2, sp, lr, r5 │ │ │ │ + addeq r1, sp, lr, lsl #8 │ │ │ │ + addeq r2, sp, sl, lsl #10 │ │ │ │ + addeq r1, sp, r2, asr #7 │ │ │ │ + @ instruction: 0x008d24be │ │ │ │ + addeq r1, sp, r6, lsr #7 │ │ │ │ + addeq r2, sp, r2, lsr #9 │ │ │ │ + addeq r1, sp, sl, lsl #7 │ │ │ │ + addeq r2, sp, r6, lsl #9 │ │ │ │ + addeq r1, sp, lr, ror #6 │ │ │ │ + addeq r2, sp, sl, ror #8 │ │ │ │ + addeq r1, sp, r2, asr r3 │ │ │ │ + addeq r2, sp, lr, asr #8 │ │ │ │ + addeq r1, sp, r6, lsr r3 │ │ │ │ + addeq r2, sp, r2, lsr r4 │ │ │ │ + addeq r1, sp, sl, lsl r3 │ │ │ │ + addeq r2, sp, r6, lsl r4 │ │ │ │ + addeq r1, sp, ip, ror #5 │ │ │ │ + addeq r2, sp, r8, ror #7 │ │ │ │ + addeq r1, sp, lr, asr #5 │ │ │ │ + addeq r2, sp, r8, asr #7 │ │ │ │ + @ instruction: 0x008d12b0 │ │ │ │ + addeq r2, sp, ip, lsr #7 │ │ │ │ + umulleq r1, sp, r2, r2 │ │ │ │ + addeq r1, sp, r8, lsl r4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 146150 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ bmi febdc500 │ │ │ │ blmi febdc710 │ │ │ │ @@ -118240,18 +118240,18 @@ │ │ │ │ b 148d78 │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addseq r3, sl, r0, lsr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, sl, r4, lsl #8 │ │ │ │ - ldrdeq r0, [sp], r0 @ │ │ │ │ - addeq r2, sp, ip, asr #1 │ │ │ │ - @ instruction: 0x008d0fb6 │ │ │ │ - strheq r2, [sp], r2 @ │ │ │ │ + ldrdeq r0, [sp], r4 │ │ │ │ + ldrdeq r2, [sp], r0 │ │ │ │ + @ instruction: 0x008d0fba │ │ │ │ + strheq r2, [sp], r6 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 146438 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r6, r8, sp, lsl r8 │ │ │ │ @ instruction: 0xb124692c │ │ │ │ @@ -118571,18 +118571,18 @@ │ │ │ │ strtmi r2, [r1], -r4, lsl #22 │ │ │ │ blcc 246af4 >::_M_default_append(unsigned int)@@Base+0x8b304> │ │ │ │ @ instruction: 0xf7fd4640 │ │ │ │ ldr pc, [r0, -r5, lsr #17]! │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - strdeq r0, [sp], lr │ │ │ │ - umulleq r0, sp, ip, sp │ │ │ │ - addeq r0, sp, r6, asr #21 │ │ │ │ - addeq r1, sp, r2, asr #23 │ │ │ │ + addeq r0, sp, r2, lsl #24 │ │ │ │ + addeq r0, sp, r0, lsr #27 │ │ │ │ + addeq r0, sp, sl, asr #21 │ │ │ │ + addeq r1, sp, r6, asr #23 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 246964 >::_M_default_append(unsigned int)@@Base+0x8b174> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ @ instruction: 0xf8d1460c │ │ │ │ ldc 0, cr1, [pc, #912] @ 8b850 │ │ │ │ @@ -119180,24 +119180,24 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ addseq r2, sl, r4, ror #16 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, sl, r2, asr #16 │ │ │ │ - @ instruction: 0x008d03b8 │ │ │ │ - @ instruction: 0x008d14b4 │ │ │ │ - addeq r0, sp, r6, lsl #7 │ │ │ │ - addeq r1, sp, r2, lsl #9 │ │ │ │ - addeq r0, sp, ip, ror #6 │ │ │ │ - addeq r1, sp, r8, ror #8 │ │ │ │ - addeq r0, sp, sl, lsl r3 │ │ │ │ - addeq r1, sp, r6, lsl r4 │ │ │ │ - addeq r0, sp, r0, lsr r0 │ │ │ │ - addeq r1, sp, ip, lsr #2 │ │ │ │ + @ instruction: 0x008d03bc │ │ │ │ + @ instruction: 0x008d14b8 │ │ │ │ + addeq r0, sp, sl, lsl #7 │ │ │ │ + addeq r1, sp, r6, lsl #9 │ │ │ │ + addeq r0, sp, r0, ror r3 │ │ │ │ + addeq r1, sp, ip, ror #8 │ │ │ │ + addeq r0, sp, lr, lsl r3 │ │ │ │ + addeq r1, sp, sl, lsl r4 │ │ │ │ + addeq r0, sp, r4, lsr r0 │ │ │ │ + addeq r1, sp, r0, lsr r1 │ │ │ │ ldrdcc pc, [r8], r5 @ │ │ │ │ bleq ff0874cc │ │ │ │ @ instruction: 0xf8d53b01 │ │ │ │ ldmdbge lr!, {r2, r3, r5, r7, sp} │ │ │ │ ldmdbge sl!, {r0, r1, r8, ip, pc} │ │ │ │ ldmdbge r8!, {r0, r2, r8, ip, pc} │ │ │ │ tstcs r0, r4, lsl #2 │ │ │ │ @@ -119384,24 +119384,24 @@ │ │ │ │ blx 4c7cfc │ │ │ │ @ instruction: 0xf8d8ddd5 │ │ │ │ stc 0, cr2, [r8, #576] @ 0x240 │ │ │ │ @ instruction: 0xf8520b1c │ │ │ │ @ instruction: 0xf8c83024 │ │ │ │ @ instruction: 0xe7cc3078 │ │ │ │ ... │ │ │ │ - addeq pc, ip, r8, lsr #30 │ │ │ │ - addeq r1, sp, r4, lsr #32 │ │ │ │ - addeq pc, ip, r0, lsl pc @ │ │ │ │ - addeq r1, sp, ip │ │ │ │ - strdeq pc, [ip], r8 │ │ │ │ - strdeq r0, [sp], r4 │ │ │ │ - addeq pc, ip, lr, ror #28 │ │ │ │ - addeq r0, sp, sl, ror #30 │ │ │ │ - addeq pc, ip, r8, asr #27 │ │ │ │ - addeq r0, sp, r4, asr #29 │ │ │ │ + addeq pc, ip, ip, lsr #30 │ │ │ │ + addeq r1, sp, r8, lsr #32 │ │ │ │ + addeq pc, ip, r4, lsl pc @ │ │ │ │ + addeq r1, sp, r0, lsl r0 │ │ │ │ + strdeq pc, [ip], ip │ │ │ │ + strdeq r0, [sp], r8 │ │ │ │ + addeq pc, ip, r2, ror lr @ │ │ │ │ + addeq r0, sp, lr, ror #30 │ │ │ │ + addeq pc, ip, ip, asr #27 │ │ │ │ + addeq r0, sp, r8, asr #29 │ │ │ │ andcs r9, fp, #25600 @ 0x6400 │ │ │ │ strtlt lr, [r5], -sp, asr #19 │ │ │ │ @ instruction: 0xf8cd468b │ │ │ │ strbmi sl, [r6], -ip, asr #32 │ │ │ │ movwls r4, #59050 @ 0xe6aa │ │ │ │ movwcs r9, #1831 @ 0x727 │ │ │ │ adcls pc, r0, sp, asr #17 │ │ │ │ @@ -120131,18 +120131,18 @@ │ │ │ │ @ instruction: 0xf0790b1e │ │ │ │ @ instruction: 0xf079f2cd │ │ │ │ @ instruction: 0xf8d5f2d9 │ │ │ │ ldc 0, cr3, [sp, #672] @ 0x2a0 │ │ │ │ strt r0, [ip], #2846 @ 0xb1e │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq pc, ip, r0, ror #5 │ │ │ │ - ldrdeq r0, [sp], sl │ │ │ │ - addeq pc, ip, r6, lsr #5 │ │ │ │ - addeq r0, sp, r2, lsr #7 │ │ │ │ + addeq pc, ip, r4, ror #5 │ │ │ │ + ldrdeq r0, [sp], lr │ │ │ │ + addeq pc, ip, sl, lsr #5 │ │ │ │ + addeq r0, sp, r6, lsr #7 │ │ │ │ bcs b35f4 │ │ │ │ ldclge 4, cr15, [sp, #508]! @ 0x1fc │ │ │ │ blvs 848354 │ │ │ │ blvc 648358 │ │ │ │ vshr.s32 , , #2 │ │ │ │ mrc 14, 5, r9, cr0, cr3, {0} │ │ │ │ vmov.f64 d1, d9 │ │ │ │ @@ -120604,20 +120604,20 @@ │ │ │ │ rsccc pc, lr, r1, lsl #17 │ │ │ │ mrclt 7, 1, APSR_nzcv, cr10, cr14, {7} │ │ │ │ vmull.s8 q9, d0, d0 │ │ │ │ @ instruction: 0xf8d18452 │ │ │ │ @ instruction: 0xf7fe2090 │ │ │ │ svclt 0x0000be3e │ │ │ │ ... │ │ │ │ - addeq lr, ip, r8, ror ip │ │ │ │ - addeq pc, ip, r2, ror sp @ │ │ │ │ - addeq lr, ip, lr, asr fp │ │ │ │ - addeq pc, ip, sl, asr ip @ │ │ │ │ - strdeq lr, [ip], r6 │ │ │ │ - strdeq pc, [ip], r2 │ │ │ │ + addeq lr, ip, ip, ror ip │ │ │ │ + addeq pc, ip, r6, ror sp @ │ │ │ │ + addeq lr, ip, r2, ror #22 │ │ │ │ + addeq pc, ip, lr, asr ip @ │ │ │ │ + strdeq lr, [ip], sl │ │ │ │ + strdeq pc, [ip], r6 │ │ │ │ blvs 848abc │ │ │ │ blvc 648ac0 │ │ │ │ @ instruction: 0xf6fcf078 │ │ │ │ mrc 14, 5, r9, cr0, cr3, {0} │ │ │ │ vmov.f64 d1, d9 │ │ │ │ vldr d2, [sp, #292] @ 0x124 │ │ │ │ stmdage r4, {r2, r3, r4, r5, r8, r9, fp, ip, sp}^ │ │ │ │ @@ -120872,16 +120872,16 @@ │ │ │ │ strtmi r4, [r9], -r7, lsl #16 │ │ │ │ @ instruction: 0xf7914478 │ │ │ │ @ instruction: 0xf7fefcab │ │ │ │ svclt 0x0000bb30 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq lr, ip, ip, lsl #11 │ │ │ │ - addeq pc, ip, r8, lsl #13 │ │ │ │ + umulleq lr, ip, r0, r5 │ │ │ │ + addeq pc, ip, ip, lsl #13 │ │ │ │ blvs 8c8edc │ │ │ │ blvc 848ee0 │ │ │ │ @ instruction: 0xf4faf078 │ │ │ │ mrc 14, 5, r9, cr0, cr3, {0} │ │ │ │ vmov.f64 d1, d10 │ │ │ │ vldr d2, [sp, #296] @ 0x128 │ │ │ │ stmdage r4, {r1, r2, r3, r4, r5, r8, r9, fp, ip, sp}^ │ │ │ │ @@ -121305,24 +121305,24 @@ │ │ │ │ @ instruction: 0xf791300c │ │ │ │ stmdami pc, {r0, r1, r3, r7, fp, ip, sp, lr, pc} @ │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf946f791 │ │ │ │ svclt 0x00cbf7fd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq lr, ip, ip, lsr #2 │ │ │ │ - addeq pc, ip, r8, lsr #4 │ │ │ │ - addeq lr, ip, r6, ror #1 │ │ │ │ - addeq pc, ip, r2, ror #3 │ │ │ │ - addeq lr, ip, sl │ │ │ │ - addeq pc, ip, r6, lsl #2 │ │ │ │ - addeq sp, ip, r0, ror #29 │ │ │ │ - ldrdeq lr, [ip], ip │ │ │ │ - addeq sp, ip, r2, asr #29 │ │ │ │ - @ instruction: 0x008cefbe │ │ │ │ + addeq lr, ip, r0, lsr r1 │ │ │ │ + addeq pc, ip, ip, lsr #4 │ │ │ │ + addeq lr, ip, sl, ror #1 │ │ │ │ + addeq pc, ip, r6, ror #3 │ │ │ │ + addeq lr, ip, lr │ │ │ │ + addeq pc, ip, sl, lsl #2 │ │ │ │ + addeq sp, ip, r4, ror #29 │ │ │ │ + addeq lr, ip, r0, ror #31 │ │ │ │ + addeq sp, ip, r6, asr #29 │ │ │ │ + addeq lr, ip, r2, asr #31 │ │ │ │ blmi ff0c9a64 │ │ │ │ blx 4c9b58 │ │ │ │ subhi pc, r6, #192, 4 │ │ │ │ stc 8, cr9, [sp, #76] @ 0x4c │ │ │ │ @ instruction: 0xf1854b20 │ │ │ │ blge f8b658 │ │ │ │ @ instruction: 0x4619931e │ │ │ │ @@ -121637,24 +121637,24 @@ │ │ │ │ strtmi r4, [r9], -pc, lsl #16 │ │ │ │ @ instruction: 0xf7904478 │ │ │ │ @ instruction: 0xf7fdfeaf │ │ │ │ svclt 0x0000bd34 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq sp, ip, r0, asr ip │ │ │ │ - addeq lr, ip, ip, asr #26 │ │ │ │ - addeq sp, ip, r0, lsr #24 │ │ │ │ - addeq lr, ip, ip, lsl sp │ │ │ │ - addeq sp, ip, lr, lsr #23 │ │ │ │ - addeq lr, ip, sl, lsr #25 │ │ │ │ - addeq sp, ip, r0, lsr sl │ │ │ │ - addeq lr, ip, ip, lsr #22 │ │ │ │ - umulleq sp, ip, r4, r9 │ │ │ │ - umulleq lr, ip, r0, sl │ │ │ │ + addeq sp, ip, r4, asr ip │ │ │ │ + addeq lr, ip, r0, asr sp │ │ │ │ + addeq sp, ip, r4, lsr #24 │ │ │ │ + addeq lr, ip, r0, lsr #26 │ │ │ │ + @ instruction: 0x008cdbb2 │ │ │ │ + addeq lr, ip, lr, lsr #25 │ │ │ │ + addeq sp, ip, r4, lsr sl │ │ │ │ + addeq lr, ip, r0, lsr fp │ │ │ │ + umulleq sp, ip, r8, r9 │ │ │ │ + umulleq lr, ip, r4, sl │ │ │ │ stc 8, cr9, [sp, #76] @ 0x4c │ │ │ │ @ instruction: 0xf1854b20 │ │ │ │ blge f8b134 │ │ │ │ @ instruction: 0x4619931e │ │ │ │ pli [r8, r2, asr r1] │ │ │ │ blmi 8c9b48 │ │ │ │ cmple r9, r1, lsl #16 │ │ │ │ @@ -122111,42 +122111,42 @@ │ │ │ │ tstcs lr, #3555328 @ 0x364000 │ │ │ │ pli [r6, #346] @ 0x15a │ │ │ │ blvs 8ca260 │ │ │ │ blvc 64a264 │ │ │ │ bllt fe54cbf0 │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq sp, ip, lr, lsl #17 │ │ │ │ - addeq lr, ip, r8, lsl #19 │ │ │ │ - addeq sp, ip, ip, asr #11 │ │ │ │ - addeq lr, ip, r8, asr #13 │ │ │ │ - addeq sp, ip, ip, lsl #11 │ │ │ │ - addeq lr, ip, r8, lsl #13 │ │ │ │ - addeq sp, ip, ip, lsr #10 │ │ │ │ - addeq lr, ip, r8, lsr #12 │ │ │ │ - strdeq sp, [ip], ip │ │ │ │ - strdeq lr, [ip], r8 │ │ │ │ - addeq sp, ip, r0, asr #9 │ │ │ │ - @ instruction: 0x008ce5bc │ │ │ │ - addeq sp, ip, r2, lsr #9 │ │ │ │ - umulleq lr, ip, lr, r5 │ │ │ │ - addeq sp, ip, r0, ror #8 │ │ │ │ - addeq lr, ip, ip, asr r5 │ │ │ │ - addeq sp, ip, r2, asr #8 │ │ │ │ - addeq lr, ip, lr, lsr r5 │ │ │ │ - addeq sp, ip, sl, asr r3 │ │ │ │ - addeq lr, ip, r6, asr r4 │ │ │ │ - addeq sp, ip, r4, lsl r3 │ │ │ │ - addeq lr, ip, r0, lsl r4 │ │ │ │ - strdeq sp, [ip], r6 │ │ │ │ - strdeq lr, [ip], r2 │ │ │ │ - ldrdeq sp, [ip], r8 │ │ │ │ - ldrdeq lr, [ip], r4 │ │ │ │ - addeq sp, ip, r6, lsl #5 │ │ │ │ - addeq lr, ip, r2, lsl #7 │ │ │ │ + umulleq sp, ip, r2, r8 │ │ │ │ + addeq lr, ip, ip, lsl #19 │ │ │ │ + ldrdeq sp, [ip], r0 │ │ │ │ + addeq lr, ip, ip, asr #13 │ │ │ │ + umulleq sp, ip, r0, r5 │ │ │ │ + addeq lr, ip, ip, lsl #13 │ │ │ │ + addeq sp, ip, r0, lsr r5 │ │ │ │ + addeq lr, ip, ip, lsr #12 │ │ │ │ + addeq sp, ip, r0, lsl #10 │ │ │ │ + strdeq lr, [ip], ip │ │ │ │ + addeq sp, ip, r4, asr #9 │ │ │ │ + addeq lr, ip, r0, asr #11 │ │ │ │ + addeq sp, ip, r6, lsr #9 │ │ │ │ + addeq lr, ip, r2, lsr #11 │ │ │ │ + addeq sp, ip, r4, ror #8 │ │ │ │ + addeq lr, ip, r0, ror #10 │ │ │ │ + addeq sp, ip, r6, asr #8 │ │ │ │ + addeq lr, ip, r2, asr #10 │ │ │ │ + addeq sp, ip, lr, asr r3 │ │ │ │ + addeq lr, ip, sl, asr r4 │ │ │ │ + addeq sp, ip, r8, lsl r3 │ │ │ │ + addeq lr, ip, r4, lsl r4 │ │ │ │ + strdeq sp, [ip], sl │ │ │ │ + strdeq lr, [ip], r6 │ │ │ │ + ldrdeq sp, [ip], ip │ │ │ │ + ldrdeq lr, [ip], r8 │ │ │ │ + addeq sp, ip, sl, lsl #5 │ │ │ │ + addeq lr, ip, r6, lsl #7 │ │ │ │ andls r9, r0, #966656 @ 0xec000 │ │ │ │ stc 6, cr4, [sp, #32] │ │ │ │ ldmib r9, {r5, r8, r9, fp, sp, lr}^ │ │ │ │ stc 3, cr2, [sp, #120] @ 0x78 │ │ │ │ @ instruction: 0xf15a7b16 │ │ │ │ ldc 4, cr15, [sp, #548] @ 0x224 │ │ │ │ vldr d7, [sp, #88] @ 0x58 │ │ │ │ @@ -122263,24 +122263,24 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9ccf790 │ │ │ │ @ instruction: 0xf787e742 │ │ │ │ svclt 0x0000ea82 │ │ │ │ umullseq pc, r9, r2, r4 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r9, r8, ror r4 @ │ │ │ │ - addeq sp, ip, ip, ror r1 │ │ │ │ - strdeq sp, [ip], r0 │ │ │ │ - addeq sp, ip, r6, asr #32 │ │ │ │ - addeq lr, ip, r2, asr #2 │ │ │ │ - addeq sp, ip, r6 │ │ │ │ - addeq lr, ip, r2, lsl #2 │ │ │ │ - addeq ip, ip, ip, ror #31 │ │ │ │ - addeq lr, ip, r8, ror #1 │ │ │ │ - ldrdeq ip, [ip], r0 │ │ │ │ - addeq lr, ip, sl, asr #1 │ │ │ │ + addeq sp, ip, r0, lsl #3 │ │ │ │ + strdeq sp, [ip], r4 │ │ │ │ + addeq sp, ip, sl, asr #32 │ │ │ │ + addeq lr, ip, r6, asr #2 │ │ │ │ + addeq sp, ip, sl │ │ │ │ + addeq lr, ip, r6, lsl #2 │ │ │ │ + strdeq ip, [ip], r0 │ │ │ │ + addeq lr, ip, ip, ror #1 │ │ │ │ + ldrdeq ip, [ip], r4 │ │ │ │ + addeq lr, ip, lr, asr #1 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ @ instruction: 0xf8df2838 │ │ │ │ @ instruction: 0xf04f1838 │ │ │ │ @@ -122806,132 +122806,132 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [lr], {143} @ 0x8f │ │ │ │ @ instruction: 0x46214879 │ │ │ │ @ instruction: 0xf78f4478 │ │ │ │ str pc, [pc], #-3465 @ 8f6d0 │ │ │ │ @ instruction: 0xffffc0d3 │ │ │ │ addseq pc, r9, r0, lsr #5 │ │ │ │ - strdeq r9, [ip], r2 │ │ │ │ + strdeq r9, [ip], r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, ip, r2, lsl r1 │ │ │ │ - addeq ip, ip, r8, lsr #30 │ │ │ │ - addeq lr, ip, r2, lsr #32 │ │ │ │ + addeq sp, ip, r6, lsl r1 │ │ │ │ + addeq ip, ip, ip, lsr #30 │ │ │ │ + addeq lr, ip, r6, lsr #32 │ │ │ │ addseq pc, r9, r4, asr r2 @ │ │ │ │ - addeq ip, ip, r6, asr pc │ │ │ │ - umulleq ip, ip, r2, lr @ │ │ │ │ - addeq sp, ip, ip, lsl #31 │ │ │ │ - addeq ip, ip, r6, ror lr │ │ │ │ - addeq sp, ip, r0, ror pc │ │ │ │ - addeq ip, ip, r0, lsr lr │ │ │ │ - addeq sp, ip, sl, lsr #30 │ │ │ │ - addeq ip, ip, r2, lsl lr │ │ │ │ - addeq sp, ip, ip, lsl #30 │ │ │ │ + addeq ip, ip, sl, asr pc │ │ │ │ + umulleq ip, ip, r6, lr @ │ │ │ │ + umulleq sp, ip, r0, pc @ │ │ │ │ + addeq ip, ip, sl, ror lr │ │ │ │ + addeq sp, ip, r4, ror pc │ │ │ │ + addeq ip, ip, r4, lsr lr │ │ │ │ + addeq sp, ip, lr, lsr #30 │ │ │ │ + addeq ip, ip, r6, lsl lr │ │ │ │ + addeq sp, ip, r0, lsl pc │ │ │ │ @ instruction: 0xffff80ef │ │ │ │ @ instruction: 0xffff8ce9 │ │ │ │ @ instruction: 0xffff6379 │ │ │ │ @ instruction: 0xffff8315 │ │ │ │ - addeq ip, ip, r6, lsr #31 │ │ │ │ - umulleq ip, ip, r0, sp @ │ │ │ │ - addeq sp, ip, sl, lsl #29 │ │ │ │ + addeq ip, ip, sl, lsr #31 │ │ │ │ + umulleq ip, ip, r4, sp @ │ │ │ │ + addeq sp, ip, lr, lsl #29 │ │ │ │ andeq r1, r0, r5, ror #16 │ │ │ │ andeq r0, r0, pc, lsl #16 │ │ │ │ - addeq ip, ip, r2, asr sp │ │ │ │ - addeq sp, ip, ip, asr #28 │ │ │ │ + addeq ip, ip, r6, asr sp │ │ │ │ + addeq sp, ip, r0, asr lr │ │ │ │ @ instruction: 0xffffab29 │ │ │ │ @ instruction: 0xffffab89 │ │ │ │ - addeq ip, ip, ip, lsl #26 │ │ │ │ - addeq sp, ip, r6, lsl #28 │ │ │ │ - addeq ip, ip, lr, ror #25 │ │ │ │ - addeq sp, ip, r8, ror #27 │ │ │ │ - ldrdeq ip, [ip], r0 │ │ │ │ - addeq sp, ip, sl, asr #27 │ │ │ │ - addeq ip, ip, lr, lsr #25 │ │ │ │ - addeq sp, ip, r6, lsr #27 │ │ │ │ + addeq ip, ip, r0, lsl sp │ │ │ │ + addeq sp, ip, sl, lsl #28 │ │ │ │ + strdeq ip, [ip], r2 │ │ │ │ + addeq sp, ip, ip, ror #27 │ │ │ │ + ldrdeq ip, [ip], r4 │ │ │ │ + addeq sp, ip, lr, asr #27 │ │ │ │ + @ instruction: 0x008cccb2 │ │ │ │ + addeq sp, ip, sl, lsr #27 │ │ │ │ @ instruction: 0xffffa853 │ │ │ │ - addeq ip, ip, sl, ror ip │ │ │ │ - addeq sp, ip, r4, ror sp │ │ │ │ + addeq ip, ip, lr, ror ip │ │ │ │ + addeq sp, ip, r8, ror sp │ │ │ │ @ instruction: 0xffffa9d9 │ │ │ │ - addeq ip, ip, r8, asr #24 │ │ │ │ - addeq sp, ip, r2, asr #26 │ │ │ │ + addeq ip, ip, ip, asr #24 │ │ │ │ + addeq sp, ip, r6, asr #26 │ │ │ │ @ instruction: 0xffffb0a3 │ │ │ │ - addeq ip, ip, r6, lsl ip │ │ │ │ - addeq sp, ip, r0, lsl sp │ │ │ │ + addeq ip, ip, sl, lsl ip │ │ │ │ + addeq sp, ip, r4, lsl sp │ │ │ │ @ instruction: 0xffff886d │ │ │ │ - addeq ip, ip, r4, ror #23 │ │ │ │ - ldrdeq sp, [ip], lr │ │ │ │ + addeq ip, ip, r8, ror #23 │ │ │ │ + addeq sp, ip, r2, ror #25 │ │ │ │ @ instruction: 0xffff770f │ │ │ │ - @ instruction: 0x008ccbb2 │ │ │ │ - addeq sp, ip, ip, lsr #25 │ │ │ │ + @ instruction: 0x008ccbb6 │ │ │ │ + @ instruction: 0x008cdcb0 │ │ │ │ @ instruction: 0xffff76a1 │ │ │ │ - addeq ip, ip, r0, lsl #23 │ │ │ │ - addeq sp, ip, sl, ror ip │ │ │ │ + addeq ip, ip, r4, lsl #23 │ │ │ │ + addeq sp, ip, lr, ror ip │ │ │ │ @ instruction: 0xffff599b │ │ │ │ - addeq ip, ip, sl, asr #22 │ │ │ │ - addeq sp, ip, r4, asr #24 │ │ │ │ + addeq ip, ip, lr, asr #22 │ │ │ │ + addeq sp, ip, r8, asr #24 │ │ │ │ @ instruction: 0xffffaf39 │ │ │ │ - addeq ip, ip, r8, lsl fp │ │ │ │ - addeq sp, ip, r2, lsl ip │ │ │ │ + addeq ip, ip, ip, lsl fp │ │ │ │ + addeq sp, ip, r6, lsl ip │ │ │ │ @ instruction: 0xffff672f │ │ │ │ - addeq ip, ip, r6, ror #21 │ │ │ │ - addeq sp, ip, r0, ror #23 │ │ │ │ + addeq ip, ip, sl, ror #21 │ │ │ │ + addeq sp, ip, r4, ror #23 │ │ │ │ andeq r0, r0, sp, lsr sl │ │ │ │ - @ instruction: 0x008ccab4 │ │ │ │ - addeq sp, ip, lr, lsr #23 │ │ │ │ + @ instruction: 0x008ccab8 │ │ │ │ + @ instruction: 0x008cdbb2 │ │ │ │ @ instruction: 0xffff745f │ │ │ │ - addeq ip, ip, r2, lsl #21 │ │ │ │ - addeq sp, ip, ip, ror fp │ │ │ │ + addeq ip, ip, r6, lsl #21 │ │ │ │ + addeq sp, ip, r0, lsl #23 │ │ │ │ @ instruction: 0xffffc523 │ │ │ │ - addeq ip, ip, r8, asr #20 │ │ │ │ - addeq sp, ip, r2, asr #22 │ │ │ │ + addeq ip, ip, ip, asr #20 │ │ │ │ + addeq sp, ip, r6, asr #22 │ │ │ │ @ instruction: 0xffff7fe5 │ │ │ │ @ instruction: 0xffffaab7 │ │ │ │ - addeq ip, ip, r2, lsl #20 │ │ │ │ - strdeq sp, [ip], lr │ │ │ │ + addeq ip, ip, r6, lsl #20 │ │ │ │ + addeq sp, ip, r2, lsl #22 │ │ │ │ @ instruction: 0xffffb871 │ │ │ │ - ldrdeq ip, [ip], r6 │ │ │ │ - ldrdeq sp, [ip], r2 │ │ │ │ - @ instruction: 0xffff7ea5 │ │ │ │ - addeq ip, ip, sl, lsr #19 │ │ │ │ - addeq sp, ip, r6, lsr #21 │ │ │ │ - addeq ip, ip, r6, lsr #24 │ │ │ │ - @ instruction: 0x008ccbba │ │ │ │ - addeq ip, ip, r0, ror #18 │ │ │ │ - addeq sp, ip, ip, asr sl │ │ │ │ - addeq ip, ip, lr, lsl #24 │ │ │ │ - addeq ip, ip, sl, asr #24 │ │ │ │ - addeq ip, ip, r6, lsl r9 │ │ │ │ - addeq sp, ip, r2, lsl sl │ │ │ │ - addeq ip, ip, r8, lsr #24 │ │ │ │ - addeq ip, ip, r2, ror ip │ │ │ │ - ldrdeq ip, [ip], r2 │ │ │ │ - addeq sp, ip, lr, asr #19 │ │ │ │ - addeq ip, ip, r0, ror #24 │ │ │ │ - umulleq ip, ip, r2, ip @ │ │ │ │ - umulleq ip, ip, r2, r8 @ │ │ │ │ - addeq sp, ip, lr, lsl #19 │ │ │ │ - addeq ip, ip, ip, ror ip │ │ │ │ - addeq ip, ip, r2, asr #25 │ │ │ │ - addeq ip, ip, r2, asr r8 │ │ │ │ - addeq sp, ip, lr, asr #18 │ │ │ │ - addeq ip, ip, r2, ror #25 │ │ │ │ - addeq ip, ip, r2, lsr #25 │ │ │ │ - addeq ip, ip, r4, lsl r8 │ │ │ │ - addeq sp, ip, r0, lsl r9 │ │ │ │ - addeq ip, ip, ip, asr #25 │ │ │ │ - addeq ip, ip, lr, lsl #26 │ │ │ │ ldrdeq ip, [ip], sl │ │ │ │ ldrdeq sp, [ip], r6 │ │ │ │ - strdeq ip, [ip], sl │ │ │ │ - addeq ip, ip, r8, asr #26 │ │ │ │ - addeq ip, ip, r0, lsr #15 │ │ │ │ - umulleq sp, ip, ip, r8 │ │ │ │ - addeq ip, ip, sl, lsr #26 │ │ │ │ - addeq ip, ip, r8, ror sp │ │ │ │ - addeq ip, ip, r8, asr #14 │ │ │ │ - addeq sp, ip, r4, asr #16 │ │ │ │ + @ instruction: 0xffff7ea5 │ │ │ │ + addeq ip, ip, lr, lsr #19 │ │ │ │ + addeq sp, ip, sl, lsr #21 │ │ │ │ + addeq ip, ip, sl, lsr #24 │ │ │ │ + @ instruction: 0x008ccbbe │ │ │ │ + addeq ip, ip, r4, ror #18 │ │ │ │ + addeq sp, ip, r0, ror #20 │ │ │ │ + addeq ip, ip, r2, lsl ip │ │ │ │ + addeq ip, ip, lr, asr #24 │ │ │ │ + addeq ip, ip, sl, lsl r9 │ │ │ │ + addeq sp, ip, r6, lsl sl │ │ │ │ + addeq ip, ip, ip, lsr #24 │ │ │ │ + addeq ip, ip, r6, ror ip │ │ │ │ + ldrdeq ip, [ip], r6 │ │ │ │ + ldrdeq sp, [ip], r2 │ │ │ │ + addeq ip, ip, r4, ror #24 │ │ │ │ + umulleq ip, ip, r6, ip @ │ │ │ │ + umulleq ip, ip, r6, r8 @ │ │ │ │ + umulleq sp, ip, r2, r9 │ │ │ │ + addeq ip, ip, r0, lsl #25 │ │ │ │ + addeq ip, ip, r6, asr #25 │ │ │ │ + addeq ip, ip, r6, asr r8 │ │ │ │ + addeq sp, ip, r2, asr r9 │ │ │ │ + addeq ip, ip, r6, ror #25 │ │ │ │ + addeq ip, ip, r6, lsr #25 │ │ │ │ + addeq ip, ip, r8, lsl r8 │ │ │ │ + addeq sp, ip, r4, lsl r9 │ │ │ │ + ldrdeq ip, [ip], r0 │ │ │ │ + addeq ip, ip, r2, lsl sp │ │ │ │ + ldrdeq ip, [ip], lr │ │ │ │ + ldrdeq sp, [ip], sl │ │ │ │ + strdeq ip, [ip], lr │ │ │ │ + addeq ip, ip, ip, asr #26 │ │ │ │ + addeq ip, ip, r4, lsr #15 │ │ │ │ + addeq sp, ip, r0, lsr #17 │ │ │ │ + addeq ip, ip, lr, lsr #26 │ │ │ │ + addeq ip, ip, ip, ror sp │ │ │ │ + addeq ip, ip, ip, asr #14 │ │ │ │ + addeq sp, ip, r8, asr #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febe6ab8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r2, r3, r4, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -122942,16 +122942,16 @@ │ │ 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│ ldrbmi r0, [r0, -r4, ror #1]! │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ @ instruction: 0x47700090 │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ @ instruction: 0x47700098 │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ @@ -124549,16 +124549,16 @@ │ │ │ │ @ instruction: 0xfff0f78d │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-20] @ 0xffffffec │ │ │ │ strbtmi r2, [r1], -r1, lsl #6 │ │ │ │ ldc2 7, cr15, [r8, #972] @ 0x3cc │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ stclt 0, cr11, [r0, #-20] @ 0xffffffec │ │ │ │ - addeq sl, ip, r6, lsl ip │ │ │ │ - addeq fp, ip, r2, lsl sp │ │ │ │ + addeq sl, ip, sl, lsl ip │ │ │ │ + addeq fp, ip, r6, lsl sp │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febe8428 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldcmi 15, cr0, [r7, #-800]! @ 0xfffffce0 │ │ │ │ ldcmi 0, cr11, [r7], #-548 @ 0xfffffddc │ │ │ │ stmdbpl ip!, {r0, r2, r3, r4, r5, r6, sl, lr} │ │ │ │ stmdavs r4!, {r0, r2, r3, r8, fp, sp, lr} │ │ │ │ @@ -124613,16 +124613,16 @@ │ │ │ │ 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{d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febe8708 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldcmi 15, cr0, [r7], #-864 @ 0xfffffca0 │ │ │ │ blmi e7d72c │ │ │ │ ldrbtmi r4, [ip], #-1557 @ 0xfffff9eb │ │ │ │ @@ -124794,22 +124794,22 @@ │ │ │ │ @ instruction: 0xf78d300c │ │ │ │ stmdami ip, {r0, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf78d4478 │ │ │ │ @ instruction: 0xe7adfdfb │ │ │ │ addseq ip, r9, r6, lsr ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, ip, sl, lsr #5 │ │ │ │ - addeq fp, ip, sl, asr #19 │ │ │ │ + addeq fp, ip, lr, lsr #5 │ │ │ │ + addeq fp, ip, lr, asr #19 │ │ │ │ addseq ip, r9, r0, lsl #24 │ │ │ │ - addeq fp, ip, r6, asr r2 │ │ │ │ - addeq fp, ip, r6, ror r9 │ │ │ │ - addeq fp, ip, r8, lsl r2 │ │ │ │ - addeq fp, ip, sl, lsl #4 │ │ │ │ - addeq fp, ip, r8, lsr #18 │ │ │ │ + addeq fp, ip, sl, asr r2 │ │ │ │ + addeq fp, ip, sl, ror r9 │ │ │ │ + addeq fp, ip, ip, lsl r2 │ │ │ │ + addeq fp, ip, lr, lsl #4 │ │ │ │ + addeq fp, ip, ip, lsr #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 14cad4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0xb0994ab4 │ │ │ │ @ instruction: 0x26004bb4 │ │ │ │ @@ -124992,23 +124992,23 @@ │ │ │ │ svclt 0x0000e043 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00e99999 │ │ │ │ addseq ip, r9, ip, lsl fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, r9, r2, lsl #22 │ │ │ │ addseq ip, r9, lr, ror #21 │ │ │ │ - ldrdeq lr, [lr], lr @ │ │ │ │ - addeq fp, ip, ip, lsr #1 │ │ │ │ - addeq fp, ip, ip, asr #15 │ │ │ │ - addeq fp, ip, r4, ror r0 │ │ │ │ - addeq r6, ip, r2, lsr ip │ │ │ │ - addeq fp, ip, r6, rrx │ │ │ │ - umulleq sl, ip, r0, pc @ │ │ │ │ - addeq sl, ip, r4, lsr #30 │ │ │ │ - addeq fp, ip, r4, asr #12 │ │ │ │ + addeq lr, lr, r2, ror #25 │ │ │ │ + strheq fp, [ip], r0 │ │ │ │ + ldrdeq fp, [ip], r0 │ │ │ │ + addeq fp, ip, r8, ror r0 │ │ │ │ + addeq r6, ip, r6, lsr ip │ │ │ │ + addeq fp, ip, sl, rrx │ │ │ │ + umulleq sl, ip, r4, pc @ │ │ │ │ + addeq sl, ip, r8, lsr #30 │ │ │ │ + addeq fp, ip, r8, asr #12 │ │ │ │ blvc ff24d404 │ │ │ │ blx 4cd4fc │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ @ instruction: 0xee826b47 │ │ │ │ vmov.f64 d1, #70 @ 0x3e300000 0.1718750 │ │ │ │ vsqrt.f64 d17, d4 │ │ │ │ ldrle pc, [r3], #-2576 @ 0xfffff5f0 │ │ │ │ @@ -125684,84 +125684,84 @@ │ │ │ │ cmnpcs r1, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 4, cr15, cr10, cr12, {4} │ │ │ │ ldrtmi r4, [r1], -r8, asr #16 │ │ │ │ @ instruction: 0xf78c4478 │ │ │ │ @ instruction: 0xf7ffff05 │ │ │ │ svclt 0x0000b940 │ │ │ │ - addeq sl, ip, r6, ror #26 │ │ │ │ - addeq sl, ip, r0, lsr #25 │ │ │ │ - @ instruction: 0x008cb3be │ │ │ │ - addeq sl, ip, r4, ror ip │ │ │ │ - umulleq fp, ip, r2, r3 │ │ │ │ - addeq sl, ip, r8, asr ip │ │ │ │ - addeq fp, ip, r4, ror r3 │ │ │ │ - addeq sl, ip, r6, lsr ip │ │ │ │ - addeq fp, ip, r4, asr r3 │ │ │ │ - addeq sl, ip, r8, lsl #24 │ │ │ │ - addeq fp, ip, r6, lsr #6 │ │ │ │ - addeq sl, ip, r4, asr #23 │ │ │ │ - addeq sl, ip, lr, lsr #22 │ │ │ │ - addeq fp, ip, ip, asr #4 │ │ │ │ - addeq sl, ip, lr, lsl #22 │ │ │ │ - addeq fp, ip, sl, lsr #4 │ │ │ │ - addeq sl, ip, r8, asr #20 │ │ │ │ - addeq fp, ip, r6, ror #2 │ │ │ │ - addeq sl, ip, ip, lsr #20 │ │ │ │ - addeq fp, ip, r8, asr #2 │ │ │ │ - addeq sl, ip, lr, lsl #20 │ │ │ │ - addeq fp, ip, ip, lsr #2 │ │ │ │ - @ instruction: 0x008ca9bc │ │ │ │ - ldrdeq fp, [ip], r8 │ │ │ │ + addeq sl, ip, sl, ror #26 │ │ │ │ + addeq sl, ip, r4, lsr #25 │ │ │ │ + addeq fp, ip, r2, asr #7 │ │ │ │ + addeq sl, ip, r8, ror ip │ │ │ │ + umulleq fp, ip, r6, r3 │ │ │ │ + addeq sl, ip, ip, asr ip │ │ │ │ + addeq fp, ip, r8, ror r3 │ │ │ │ + addeq sl, ip, sl, lsr ip │ │ │ │ + addeq fp, ip, r8, asr r3 │ │ │ │ + addeq sl, ip, ip, lsl #24 │ │ │ │ + addeq fp, ip, sl, lsr #6 │ │ │ │ + addeq sl, ip, r8, asr #23 │ │ │ │ + addeq sl, ip, r2, lsr fp │ │ │ │ + addeq fp, ip, r0, asr r2 │ │ │ │ + addeq sl, ip, r2, lsl fp │ │ │ │ + addeq fp, ip, lr, lsr #4 │ │ │ │ + addeq sl, ip, ip, asr #20 │ │ │ │ + addeq fp, ip, sl, ror #2 │ │ │ │ + addeq sl, ip, r0, lsr sl │ │ │ │ + addeq fp, ip, ip, asr #2 │ │ │ │ + addeq sl, ip, r2, lsl sl │ │ │ │ + addeq fp, ip, r0, lsr r1 │ │ │ │ + addeq sl, ip, r0, asr #19 │ │ │ │ + ldrdeq fp, [ip], ip │ │ │ │ andeq r0, r0, r8, ror #23 │ │ │ │ - addeq sl, ip, r6, lsr #18 │ │ │ │ - addeq fp, ip, r4, asr #32 │ │ │ │ - strdeq sl, [ip], ip │ │ │ │ - addeq sl, ip, r4, ror r7 │ │ │ │ - umulleq sl, ip, r4, lr │ │ │ │ - addeq sl, ip, r8, lsl #14 │ │ │ │ - addeq sl, ip, lr, lsl #28 │ │ │ │ - @ instruction: 0x008ca6ba │ │ │ │ - ldrdeq sl, [ip], sl @ │ │ │ │ - umulleq sl, ip, lr, r6 │ │ │ │ - @ instruction: 0x008cadbe │ │ │ │ - addeq sl, ip, r2, lsl #13 │ │ │ │ - addeq sl, ip, r2, lsr #27 │ │ │ │ - addeq sl, ip, r6, ror #12 │ │ │ │ - addeq sl, ip, r6, lsl #27 │ │ │ │ - addeq sl, ip, r0, lsr r6 │ │ │ │ - addeq sl, ip, r0, asr sp │ │ │ │ - addeq sl, ip, r4, lsl r6 │ │ │ │ - addeq sl, ip, r4, lsr sp │ │ │ │ - strdeq sl, [ip], r8 │ │ │ │ - addeq sl, ip, r8, lsl sp │ │ │ │ - ldrdeq sl, [ip], ip │ │ │ │ - strdeq sl, [ip], ip │ │ │ │ - addeq sl, ip, r0, asr #11 │ │ │ │ - addeq sl, ip, r0, ror #25 │ │ │ │ - addeq sl, ip, r4, lsr #11 │ │ │ │ - addeq sl, ip, r4, asr #25 │ │ │ │ - addeq sl, ip, r2, lsl #10 │ │ │ │ - addeq sl, ip, r2, lsr #24 │ │ │ │ - ldrdeq sl, [ip], ip │ │ │ │ + addeq sl, ip, sl, lsr #18 │ │ │ │ + addeq fp, ip, r8, asr #32 │ │ │ │ + addeq sl, ip, r0, lsl #16 │ │ │ │ + addeq sl, ip, r8, ror r7 │ │ │ │ + umulleq sl, ip, r8, lr │ │ │ │ + addeq sl, ip, ip, lsl #14 │ │ │ │ + addeq sl, ip, r2, lsl lr │ │ │ │ + @ instruction: 0x008ca6be │ │ │ │ + ldrdeq sl, [ip], lr │ │ │ │ + addeq sl, ip, r2, lsr #13 │ │ │ │ + addeq sl, ip, r2, asr #27 │ │ │ │ + addeq sl, ip, r6, lsl #13 │ │ │ │ + addeq sl, ip, r6, lsr #27 │ │ │ │ + addeq sl, ip, sl, ror #12 │ │ │ │ + addeq sl, ip, sl, lsl #27 │ │ │ │ + addeq sl, ip, r4, lsr r6 │ │ │ │ + addeq sl, ip, r4, asr sp │ │ │ │ + addeq sl, ip, r8, lsl r6 │ │ │ │ + addeq sl, ip, r8, lsr sp │ │ │ │ strdeq sl, [ip], ip │ │ │ │ - addeq sl, ip, r0, asr #9 │ │ │ │ - addeq sl, ip, r0, ror #23 │ │ │ │ - addeq sl, ip, r4, lsr #9 │ │ │ │ - addeq sl, ip, r4, asr #23 │ │ │ │ - addeq sl, ip, r8, lsl #9 │ │ │ │ - addeq sl, ip, r8, lsr #23 │ │ │ │ - addeq sl, ip, lr, ror #8 │ │ │ │ - addeq sl, ip, lr, lsl #23 │ │ │ │ - addeq sl, ip, r4, asr r4 │ │ │ │ - addeq sl, ip, r4, ror fp │ │ │ │ - addeq sl, ip, r8, lsr r4 │ │ │ │ - addeq sl, ip, r8, asr fp │ │ │ │ - addeq sl, ip, ip, lsl r4 │ │ │ │ - addeq sl, ip, ip, lsr fp │ │ │ │ + addeq sl, ip, ip, lsl sp │ │ │ │ + addeq sl, ip, r0, ror #11 │ │ │ │ + addeq sl, ip, r0, lsl #26 │ │ │ │ + addeq sl, ip, r4, asr #11 │ │ │ │ + addeq sl, ip, r4, ror #25 │ │ │ │ + addeq sl, ip, r8, lsr #11 │ │ │ │ + addeq sl, ip, r8, asr #25 │ │ │ │ + addeq sl, ip, r6, lsl #10 │ │ │ │ + addeq sl, ip, r6, lsr #24 │ │ │ │ + addeq sl, ip, r0, ror #9 │ │ │ │ + addeq sl, ip, r0, lsl #24 │ │ │ │ + addeq sl, ip, r4, asr #9 │ │ │ │ + addeq sl, ip, r4, ror #23 │ │ │ │ + addeq sl, ip, r8, lsr #9 │ │ │ │ + addeq sl, ip, r8, asr #23 │ │ │ │ + addeq sl, ip, ip, lsl #9 │ │ │ │ + addeq sl, ip, ip, lsr #23 │ │ │ │ + addeq sl, ip, r2, ror r4 │ │ │ │ + umulleq sl, ip, r2, fp │ │ │ │ + addeq sl, ip, r8, asr r4 │ │ │ │ + addeq sl, ip, r8, ror fp │ │ │ │ + addeq sl, ip, ip, lsr r4 │ │ │ │ + addeq sl, ip, ip, asr fp │ │ │ │ + addeq sl, ip, r0, lsr #8 │ │ │ │ + addeq sl, ip, r0, asr #22 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [r6], -r2, lsl #1 │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @ instruction: 0xf6acf03b │ │ │ │ @@ -125833,19 +125833,19 @@ │ │ │ │ blmi 32cca0 >::resize(unsigned int)@@Base+0x480bc> │ │ │ │ teqpcc sl, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ strtmi r9, [r1], -r0, lsl #2 │ │ │ │ addseq r4, r2, fp, ror r4 │ │ │ │ cdp2 7, 11, cr15, cr10, cr9, {4} │ │ │ │ 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│ │ │ │ + addeq sl, ip, lr, asr #2 │ │ │ │ @ instruction: 0xffffed59 │ │ │ │ @ instruction: 0xffffeceb │ │ │ │ @ instruction: 0xffffece1 │ │ │ │ - strdeq sl, [ip], r2 │ │ │ │ - addeq sl, ip, r2, lsl r8 │ │ │ │ - addeq sl, ip, r2, asr #1 │ │ │ │ - addeq sl, ip, r0, ror #15 │ │ │ │ - addeq sl, ip, r2, lsr #1 │ │ │ │ - addeq sl, ip, r0, asr #15 │ │ │ │ + strdeq sl, [ip], r6 │ │ │ │ + addeq sl, ip, r6, lsl r8 │ │ │ │ + addeq sl, ip, r6, asr #1 │ │ │ │ + addeq sl, ip, r4, ror #15 │ │ │ │ + addeq sl, ip, r6, lsr #1 │ │ │ │ + addeq sl, ip, r4, asr #15 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febe9984 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi ffb1666c │ │ │ │ blmi ffb3e9c4 │ │ │ │ ldrbtmi r4, [sl], #-1543 @ 0xfffff9f9 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -126155,69 +126155,69 @@ │ │ │ │ cdpcc 14, 1, cr2, cr1, cr11, {0} │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ @ instruction: 0x0099b9ba │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, ip, sl, lsl r0 │ │ │ │ + addeq sl, ip, lr, lsl r0 │ │ │ │ @ instruction: 0xffffee53 │ │ │ │ @ instruction: 0xffffecad │ │ │ │ @ instruction: 0xffffec91 │ │ │ │ @ instruction: 0xffffec93 │ │ │ │ - strheq sl, [ip], r2 │ │ │ │ - addeq sl, ip, sl, lsl #2 │ │ │ │ + strheq sl, [ip], r6 │ │ │ │ + addeq sl, ip, lr, lsl #2 │ │ │ │ andeq r0, r0, r3, lsl #8 │ │ │ │ - @ instruction: 0x008c9fba │ │ │ │ - ldrdeq sl, [ip], sl @ │ │ │ │ + @ instruction: 0x008c9fbe │ │ │ │ + ldrdeq sl, [ip], lr │ │ │ │ addseq fp, r9, r0, lsl r9 │ │ │ │ - addeq r9, ip, r6, lsl #31 │ │ │ │ - addeq sl, ip, r6, lsr #13 │ │ │ │ + addeq r9, ip, sl, lsl #31 │ │ │ │ + addeq sl, ip, sl, lsr #13 │ │ │ │ @ instruction: 0xffffebf1 │ │ │ │ @ instruction: 0xfffffdbb │ │ │ │ - addeq r9, ip, r8, asr #30 │ │ │ │ - addeq sl, ip, r8, ror #12 │ │ │ │ - addeq r9, ip, lr, lsr #30 │ │ │ │ - addeq sl, ip, lr, asr #12 │ │ │ │ + addeq r9, ip, ip, asr #30 │ │ │ │ + addeq sl, ip, ip, ror #12 │ │ │ │ + addeq r9, ip, r2, lsr pc │ │ │ │ + addeq sl, ip, r2, asr r6 │ │ │ │ @ instruction: 0xfffffc25 │ │ │ │ @ instruction: 0xffffeba3 │ │ │ │ - strdeq r9, [ip], r0 │ │ │ │ - addeq sl, ip, r0, lsl r6 │ │ │ │ - ldrdeq r9, [ip], r6 │ │ │ │ - strdeq sl, [ip], r6 │ │ │ │ - addeq r9, ip, r2, ror #31 │ │ │ │ - addeq sl, ip, r4, lsr r0 │ │ │ │ - umulleq r9, ip, ip, lr │ │ │ │ - @ instruction: 0x008ca5bc │ │ │ │ - addeq sl, ip, r4, lsr #32 │ │ │ │ - addeq sl, ip, sl, rrx │ │ │ │ - addeq r9, ip, r2, ror #28 │ │ │ │ - addeq sl, ip, r2, lsl #11 │ │ │ │ - addeq r9, ip, r4, asr #28 │ │ │ │ - addeq sl, ip, r2, ror #10 │ │ │ │ + strdeq r9, [ip], r4 │ │ │ │ + addeq sl, ip, r4, lsl r6 │ │ │ │ + ldrdeq r9, [ip], sl │ │ │ │ + strdeq sl, [ip], sl @ │ │ │ │ + addeq r9, ip, r6, ror #31 │ │ │ │ addeq sl, ip, r8, lsr r0 │ │ │ │ + addeq r9, ip, r0, lsr #29 │ │ │ │ + addeq sl, ip, r0, asr #11 │ │ │ │ + addeq sl, ip, r8, lsr #32 │ │ │ │ + addeq sl, ip, lr, rrx │ │ │ │ + addeq r9, ip, r6, ror #28 │ │ │ │ + addeq sl, ip, r6, lsl #11 │ │ │ │ + addeq r9, ip, r8, asr #28 │ │ │ │ + addeq sl, ip, r6, ror #10 │ │ │ │ + addeq sl, ip, ip, lsr r0 │ │ │ │ + addeq sl, ip, r2, lsl #1 │ │ │ │ + addeq r9, ip, r2, lsl #28 │ │ │ │ + addeq sl, ip, r2, lsr #10 │ │ │ │ + addeq sl, ip, sl, asr r0 │ │ │ │ + addeq sl, ip, r2, lsr #1 │ │ │ │ + @ instruction: 0x008c9dba │ │ │ │ + ldrdeq sl, [ip], sl @ │ │ │ │ + addeq sl, ip, r2, asr #1 │ │ │ │ addeq sl, ip, lr, ror r0 │ │ │ │ - strdeq r9, [ip], lr │ │ │ │ - addeq sl, ip, lr, lsl r5 │ │ │ │ - addeq sl, ip, r6, asr r0 │ │ │ │ - umulleq sl, ip, lr, r0 │ │ │ │ - @ instruction: 0x008c9db6 │ │ │ │ - ldrdeq sl, [ip], r6 │ │ │ │ - strheq sl, [ip], lr │ │ │ │ - addeq sl, ip, sl, ror r0 │ │ │ │ - addeq r9, ip, r0, ror sp │ │ │ │ - umulleq sl, ip, r0, r4 │ │ │ │ - umulleq sl, ip, lr, r0 │ │ │ │ - addeq sl, ip, ip, lsr #1 │ │ │ │ - addeq r9, ip, ip, lsr #26 │ │ │ │ - addeq sl, ip, ip, asr #8 │ │ │ │ - addeq sl, ip, ip, lsl #1 │ │ │ │ - addeq sl, ip, lr, asr #1 │ │ │ │ - addeq r9, ip, r2, ror #25 │ │ │ │ - addeq sl, ip, r2, lsl #8 │ │ │ │ + addeq r9, ip, r4, ror sp │ │ │ │ + umulleq sl, ip, r4, r4 │ │ │ │ + addeq sl, ip, r2, lsr #1 │ │ │ │ + strheq sl, [ip], r0 │ │ │ │ + addeq r9, ip, r0, lsr sp │ │ │ │ + addeq sl, ip, r0, asr r4 │ │ │ │ + umulleq sl, ip, r0, r0 │ │ │ │ + ldrdeq sl, [ip], r2 │ │ │ │ + addeq r9, ip, r6, ror #25 │ │ │ │ + addeq sl, ip, r6, lsl #8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febe9e20 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r2, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -126228,16 +126228,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf78c300c │ │ │ │ stmdami r5, {r0, r3, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx ff1d0a88 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - umulleq r9, ip, sl, fp │ │ │ │ - @ instruction: 0x008ca2ba │ │ │ │ + umulleq r9, ip, lr, fp │ │ │ │ + @ instruction: 0x008ca2be │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febe9e74 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0xf126f03b │ │ │ │ @@ -126247,15 +126247,15 @@ │ │ │ │ ldrbtmi r2, [fp], #-499 @ 0xfffffe0d │ │ │ │ strtmi r9, [r1], -r0, lsl #2 │ │ │ │ @ instruction: 0xf7890092 │ │ │ │ movwcs pc, #3113 @ 0xc29 @ │ │ │ │ stmib r4, {r0, sp}^ │ │ │ │ andlt r3, r3, r1, lsl #6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addeq r9, ip, sl, lsr pc │ │ │ │ + addeq r9, ip, lr, lsr pc │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r6, r5, asr sl │ │ │ │ @ instruction: 0x46054b55 │ │ │ │ @ instruction: 0x4608447a │ │ │ │ @@ -126341,19 +126341,19 @@ │ │ │ │ @ instruction: 0xf78c4478 │ │ │ │ @ instruction: 0xf04ff9e9 │ │ │ │ @ instruction: 0xe76533ff │ │ │ │ b fe7d0c24 │ │ │ │ addseq fp, r9, r4, lsl #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq fp, r9, r8, ror #8 │ │ │ │ - umulleq r9, ip, ip, lr │ │ │ │ - addeq r9, ip, r8, lsl #28 │ │ │ │ - addeq sl, ip, r0, lsr #2 │ │ │ │ - addeq r9, ip, lr, ror #27 │ │ │ │ - addeq sl, ip, r4, lsl #2 │ │ │ │ + addeq r9, ip, r0, lsr #29 │ │ │ │ + addeq r9, ip, ip, lsl #28 │ │ │ │ + addeq sl, ip, r4, lsr #2 │ │ │ │ + strdeq r9, [ip], r2 │ │ │ │ + addeq sl, ip, r8, lsl #2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febea040 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 616dc8 │ │ │ │ blmi 63f060 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -126374,15 +126374,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ b 16d0cac │ │ │ │ @ instruction: 0x0099b2fe │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, ip, ip, asr sp │ │ │ │ + addeq r9, ip, r0, ror #26 │ │ │ │ addseq fp, r9, r6, asr #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 24e370 >::_M_default_append(unsigned int)@@Base+0x92b80> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ stmiami r6!, {r0, r1, r2, r9, sl, lr}^ │ │ │ │ @@ -126615,20 +126615,20 @@ │ │ │ │ strb r7, [r4, sl, asr #22] │ │ │ │ stmdavs fp!, {r1, r3, r9, fp, lr} │ │ │ │ @ instruction: 0xe7d3447a │ │ │ │ ldmda r8!, {r0, r1, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq fp, r9, r0, lsl #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ ldrsheq fp, [r9], ip │ │ │ │ - @ instruction: 0x008c9bbe │ │ │ │ - addeq r9, ip, r0, asr #22 │ │ │ │ - addeq r9, ip, sl, lsl #22 │ │ │ │ - addeq r9, ip, r2, lsr #28 │ │ │ │ - addeq r9, ip, r2, lsl #20 │ │ │ │ - addeq r9, ip, r4, lsl #20 │ │ │ │ + addeq r9, ip, r2, asr #23 │ │ │ │ + addeq r9, ip, r4, asr #22 │ │ │ │ + addeq r9, ip, lr, lsl #22 │ │ │ │ + addeq r9, ip, r6, lsr #28 │ │ │ │ + addeq r9, ip, r6, lsl #20 │ │ │ │ + addeq r9, ip, r8, lsl #20 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl febf5ea8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stcls 15, cr0, [fp], {216} @ 0xd8 │ │ │ │ bls 3dbeac >::resize(unsigned int)@@Base+0xf72c8> │ │ │ │ tstlt ip, r3, lsl r0 │ │ │ │ @@ -126777,24 +126777,24 @@ │ │ │ │ stc2l 7, cr15, [r2, #556] @ 0x22c │ │ │ │ strtmi r4, [r1], -lr, lsl #16 │ │ │ │ @ instruction: 0xf78b4478 │ │ │ │ @ instruction: 0xe7aefe7d │ │ │ │ svc 0x0032f782 │ │ │ │ addseq sl, r9, ip, ror #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008c98b0 │ │ │ │ - @ instruction: 0x008c97b4 │ │ │ │ - addeq r9, ip, ip, asr #21 │ │ │ │ + @ instruction: 0x008c98b4 │ │ │ │ + @ instruction: 0x008c97b8 │ │ │ │ + ldrdeq r9, [ip], r0 │ │ │ │ addseq sl, r9, r2, lsl #26 │ │ │ │ - addeq r9, ip, sl, ror #14 │ │ │ │ - addeq r9, ip, r2, lsl #21 │ │ │ │ - addeq r9, ip, r0, asr #14 │ │ │ │ - addeq r9, ip, r8, asr sl │ │ │ │ - addeq r9, ip, r4, lsl r7 │ │ │ │ - addeq r9, ip, ip, lsr #20 │ │ │ │ + addeq r9, ip, lr, ror #14 │ │ │ │ + addeq r9, ip, r6, lsl #21 │ │ │ │ + addeq r9, ip, r4, asr #14 │ │ │ │ + addeq r9, ip, ip, asr sl │ │ │ │ + addeq r9, ip, r8, lsl r7 │ │ │ │ + addeq r9, ip, r0, lsr sl │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1ce9dc >::_M_default_append(unsigned int)@@Base+0x131ec> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldmibmi r1, {r0, r3, r7, r9, sl, lr}^ │ │ │ │ bmi ff4ff750 │ │ │ │ @@ -127005,17 +127005,17 @@ │ │ │ │ vaddw.s16 , q12, d4 │ │ │ │ blhi 10cf330 │ │ │ │ @ instruction: 0xf782e7cf │ │ │ │ svclt 0x0000ed6e │ │ │ │ addseq sl, r9, r4, lsl ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, r9, r8, asr #20 │ │ │ │ - @ instruction: 0x008c93b4 │ │ │ │ - addeq r9, ip, ip, asr #13 │ │ │ │ - addeq r9, ip, r2, ror #8 │ │ │ │ + @ instruction: 0x008c93b8 │ │ │ │ + ldrdeq r9, [ip], r0 │ │ │ │ + addeq r9, ip, r6, ror #8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1ced50 >::_M_default_append(unsigned int)@@Base+0x13560> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ stmdami sp!, {r0, r2, r9, sl, lr}^ │ │ │ │ ldrmi fp, [r0], r9, lsl #1 │ │ │ │ @@ -127126,16 +127126,16 @@ │ │ │ │ andcs pc, r0, r9, asr #17 │ │ │ │ andcs lr, r8, #220, 14 @ 0x3700000 │ │ │ │ @ instruction: 0xf782e7fa │ │ │ │ svclt 0x0000ec7c │ │ │ │ umullseq sl, r9, lr, r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, r9, ip, lsr r7 │ │ │ │ - @ instruction: 0x008c91b4 │ │ │ │ - addeq r9, ip, ip, asr #9 │ │ │ │ + @ instruction: 0x008c91b8 │ │ │ │ + ldrdeq r9, [ip], r0 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febeac78 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi fe657960 │ │ │ │ blmi fe67fcb8 │ │ │ │ ldrbtmi r2, [sl], #-1280 @ 0xfffffb00 │ │ │ │ strls r4, [sl, #-1543] @ 0xfffff9f9 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0xfffff2d9 │ │ │ │ @ instruction: 0xfffff13f │ │ │ │ - addeq r9, ip, r8, rrx │ │ │ │ - addeq r9, ip, r0, lsl #7 │ │ │ │ - addeq r9, ip, lr, asr #32 │ │ │ │ - addeq r9, ip, r6, ror #6 │ │ │ │ + addeq r9, ip, ip, rrx │ │ │ │ + addeq r9, ip, r4, lsl #7 │ │ │ │ + addeq r9, ip, r2, asr r0 │ │ │ │ + addeq r9, ip, sl, ror #6 │ │ │ │ @ instruction: 0xfffff0b5 │ │ │ │ @ instruction: 0xfffffcc7 │ │ │ │ - addeq r9, ip, r0, lsl r0 │ │ │ │ - addeq r9, ip, r8, lsr #6 │ │ │ │ - strdeq r8, [ip], r6 │ │ │ │ - addeq r9, ip, lr, lsl #6 │ │ │ │ - umulleq r9, ip, sl, r1 │ │ │ │ - ldrdeq r9, [ip], r0 │ │ │ │ - @ instruction: 0x008c8fbc │ │ │ │ + addeq r9, ip, r4, lsl r0 │ │ │ │ + addeq r9, ip, ip, lsr #6 │ │ │ │ + strdeq r8, [ip], sl │ │ │ │ + addeq r9, ip, r2, lsl r3 │ │ │ │ + umulleq r9, ip, lr, r1 │ │ │ │ ldrdeq r9, [ip], r4 │ │ │ │ - @ instruction: 0x008c91b8 │ │ │ │ - ldrdeq r9, [ip], r2 │ │ │ │ - addeq r8, ip, r2, lsl #31 │ │ │ │ - umulleq r9, ip, sl, r2 │ │ │ │ - addeq r8, ip, r4, ror #30 │ │ │ │ - addeq r9, ip, sl, ror r2 │ │ │ │ - umulleq r9, ip, r8, r1 │ │ │ │ - ldrdeq r9, [ip], lr │ │ │ │ - addeq r8, ip, r6, lsr #30 │ │ │ │ - addeq r9, ip, lr, lsr r2 │ │ │ │ + addeq r8, ip, r0, asr #31 │ │ │ │ + ldrdeq r9, [ip], r8 │ │ │ │ + @ instruction: 0x008c91bc │ │ │ │ + ldrdeq r9, [ip], r6 │ │ │ │ + addeq r8, ip, r6, lsl #31 │ │ │ │ + umulleq r9, ip, lr, r2 │ │ │ │ + addeq r8, ip, r8, ror #30 │ │ │ │ + addeq r9, ip, lr, ror r2 │ │ │ │ + umulleq r9, ip, ip, r1 │ │ │ │ + addeq r9, ip, r2, ror #3 │ │ │ │ + addeq r8, ip, sl, lsr #30 │ │ │ │ + addeq r9, ip, r2, asr #4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febeaf88 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0xf03a4614 │ │ │ │ stmdbvs r3, {r0, r1, r3, r4, r7, ip, sp, lr, pc} │ │ │ │ @@ -127345,16 +127345,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf950f78b │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf78b4478 │ │ │ │ blls 1125f8 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - addeq r8, ip, r0, lsr lr │ │ │ │ - addeq r9, ip, r8, asr #2 │ │ │ │ + addeq r8, ip, r4, lsr lr │ │ │ │ + addeq r9, ip, ip, asr #2 │ │ │ │ cmpvs r8, r1 │ │ │ │ svclt 0x00004770 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febeafec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ ldmib r3, {r2, r9, sl, lr}^ │ │ │ │ @@ -127418,16 +127418,16 @@ │ │ │ │ vsqrt.f64 d21, d7 │ │ │ │ ldrtle pc, [r9], #2576 @ 0xa10 @ │ │ │ │ blpl ff24f9b8 │ │ │ │ blx 4cfab0 │ │ │ │ bvs b895c0 │ │ │ │ eorvs r3, fp, #67108864 @ 0x4000000 │ │ │ │ svclt 0x0000e7b0 │ │ │ │ - addeq r9, ip, r4, lsl r0 │ │ │ │ - addeq r9, ip, sl, lsr #32 │ │ │ │ + addeq r9, ip, r8, lsl r0 │ │ │ │ + addeq r9, ip, lr, lsr #32 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febeb108 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 5d7eb0 │ │ │ │ blmi 600124 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -127447,15 +127447,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ ldmib r6!, {r1, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq sl, r9, r6, lsr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, ip, r8, lsr #31 │ │ │ │ + addeq r8, ip, ip, lsr #31 │ │ │ │ addseq sl, r9, r2, lsl #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 24f434 >::_M_default_append(unsigned int)@@Base+0x93c44> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ bmi ffb259cc │ │ │ │ @@ -127690,40 +127690,40 @@ │ │ │ │ strbmi r4, [r9], -r0, lsr #16 │ │ │ │ @ instruction: 0xf78a4478 │ │ │ │ @ instruction: 0xe6c4ff5d │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x0099a1bc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r8, [ip], r2 │ │ │ │ - addeq r8, ip, r8, lsl #28 │ │ │ │ - addeq r8, ip, r0, ror #28 │ │ │ │ + strdeq r8, [ip], r6 │ │ │ │ + addeq r8, ip, ip, lsl #28 │ │ │ │ + addeq r8, ip, r4, ror #28 │ │ │ │ umullseq sl, r9, r6, r0 │ │ │ │ + ldrdeq r8, [ip], r2 │ │ │ │ + addeq r8, ip, sl, lsr #28 │ │ │ │ + addeq r8, ip, r6, ror sp │ │ │ │ addeq r8, ip, lr, asr #27 │ │ │ │ - addeq r8, ip, r6, lsr #28 │ │ │ │ - addeq r8, ip, r2, ror sp │ │ │ │ - addeq r8, ip, sl, asr #27 │ │ │ │ - addeq r8, ip, r8, asr sp │ │ │ │ - @ instruction: 0x008c8db0 │ │ │ │ - addeq r8, ip, lr, lsl #26 │ │ │ │ - addeq r8, ip, r6, ror #26 │ │ │ │ - strdeq r8, [ip], r4 │ │ │ │ - addeq r8, ip, ip, asr #26 │ │ │ │ - addeq r8, ip, r2, asr #25 │ │ │ │ - addeq r8, ip, sl, lsl sp │ │ │ │ - addeq r8, ip, r2, lsl ip │ │ │ │ - addeq r8, ip, sl, ror #24 │ │ │ │ - strdeq r8, [ip], sl │ │ │ │ - addeq r8, ip, r0, asr ip │ │ │ │ - ldrdeq r8, [ip], ip │ │ │ │ - addeq r8, ip, r2, lsr ip │ │ │ │ - addeq r8, ip, lr, lsr #23 │ │ │ │ - addeq r8, ip, r6, lsl #24 │ │ │ │ - umulleq r8, ip, r4, fp │ │ │ │ - addeq r8, ip, ip, ror #23 │ │ │ │ + addeq r8, ip, ip, asr sp │ │ │ │ + @ instruction: 0x008c8db4 │ │ │ │ + addeq r8, ip, r2, lsl sp │ │ │ │ + addeq r8, ip, sl, ror #26 │ │ │ │ + strdeq r8, [ip], r8 @ │ │ │ │ + addeq r8, ip, r0, asr sp │ │ │ │ + addeq r8, ip, r6, asr #25 │ │ │ │ + addeq r8, ip, lr, lsl sp │ │ │ │ + addeq r8, ip, r6, lsl ip │ │ │ │ + addeq r8, ip, lr, ror #24 │ │ │ │ + strdeq r8, [ip], lr │ │ │ │ + addeq r8, ip, r4, asr ip │ │ │ │ + addeq r8, ip, r0, ror #23 │ │ │ │ + addeq r8, ip, r6, lsr ip │ │ │ │ + @ instruction: 0x008c8bb2 │ │ │ │ + addeq r8, ip, sl, lsl #24 │ │ │ │ + umulleq r8, ip, r8, fp │ │ │ │ + strdeq r8, [ip], r0 │ │ │ │ ldrbmi r9, [r9], -r0 │ │ │ │ movwcs lr, #55773 @ 0xd9dd │ │ │ │ cdp 6, 11, cr4, cr7, cr0, {1} │ │ │ │ @ instruction: 0xf1f30b00 │ │ │ │ strmi pc, [r1], r1, lsr #8 │ │ │ │ andle r2, ip, r1, lsl #16 │ │ │ │ vst2. {d20-d21}, [pc], r1 │ │ │ │ @@ -127915,37 +127915,37 @@ │ │ │ │ @ instruction: 0xf78a300c │ │ │ │ ldmdami ip, {r0, r1, r3, r4, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ ldc2 7, cr15, [r6, #552] @ 0x228 │ │ │ │ svclt 0x0000e4fd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r8, ip, r6, ror #21 │ │ │ │ - addeq r8, ip, lr, lsr fp │ │ │ │ - addeq r8, ip, ip, lsr #21 │ │ │ │ - addeq r8, ip, r4, lsl #22 │ │ │ │ - addeq r8, ip, r4, ror sl │ │ │ │ - addeq r8, ip, ip, asr #21 │ │ │ │ - addeq r8, ip, r8, lsr #20 │ │ │ │ - addeq r8, ip, r0, lsl #21 │ │ │ │ - addeq r8, ip, r6, asr #19 │ │ │ │ - addeq r8, ip, lr, asr #18 │ │ │ │ - addeq r8, ip, r6, lsr #19 │ │ │ │ - addeq r8, ip, r2, lsr r9 │ │ │ │ - addeq r8, ip, sl, lsl #19 │ │ │ │ - strdeq r8, [ip], r6 │ │ │ │ - addeq r8, ip, lr, asr #18 │ │ │ │ - addeq r8, ip, r2, asr #17 │ │ │ │ - addeq r8, ip, sl, lsl r9 │ │ │ │ - addeq r8, ip, r2, lsl #17 │ │ │ │ - ldrdeq r8, [ip], sl │ │ │ │ - addeq r8, ip, r0, asr #16 │ │ │ │ - umulleq r8, ip, r8, r8 │ │ │ │ - addeq r8, ip, r6, lsl #16 │ │ │ │ - addeq r8, ip, lr, asr r8 │ │ │ │ + addeq r8, ip, sl, ror #21 │ │ │ │ + addeq r8, ip, r2, asr #22 │ │ │ │ + @ instruction: 0x008c8ab0 │ │ │ │ + addeq r8, ip, r8, lsl #22 │ │ │ │ + addeq r8, ip, r8, ror sl │ │ │ │ + ldrdeq r8, [ip], r0 │ │ │ │ + addeq r8, ip, ip, lsr #20 │ │ │ │ + addeq r8, ip, r4, lsl #21 │ │ │ │ + addeq r8, ip, sl, asr #19 │ │ │ │ + addeq r8, ip, r2, asr r9 │ │ │ │ + addeq r8, ip, sl, lsr #19 │ │ │ │ + addeq r8, ip, r6, lsr r9 │ │ │ │ + addeq r8, ip, lr, lsl #19 │ │ │ │ + strdeq r8, [ip], sl │ │ │ │ + addeq r8, ip, r2, asr r9 │ │ │ │ + addeq r8, ip, r6, asr #17 │ │ │ │ + addeq r8, ip, lr, lsl r9 │ │ │ │ + addeq r8, ip, r6, lsl #17 │ │ │ │ + ldrdeq r8, [ip], lr │ │ │ │ + addeq r8, ip, r4, asr #16 │ │ │ │ + umulleq r8, ip, ip, r8 │ │ │ │ + addeq r8, ip, sl, lsl #16 │ │ │ │ + addeq r8, ip, r2, ror #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febeb928 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fc1d │ │ │ │ @@ -127956,16 +127956,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf78a300c │ │ │ │ stmdami r5, {r0, r2, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ stc2l 7, cr15, [r0, #-552] @ 0xfffffdd8 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq r8, ip, sl, asr r7 │ │ │ │ - @ instruction: 0x008c87b2 │ │ │ │ + addeq r8, ip, lr, asr r7 │ │ │ │ + @ instruction: 0x008c87b6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febeb978 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fbf5 │ │ │ │ @@ -127976,16 +127976,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf78a300c │ │ │ │ stmdami r5, {r0, r2, r3, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2 7, cr15, [r8, #-552] @ 0xfffffdd8 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq r8, ip, sl, lsl #14 │ │ │ │ - addeq r8, ip, r2, ror #14 │ │ │ │ + addeq r8, ip, lr, lsl #14 │ │ │ │ + addeq r8, ip, r6, ror #14 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [r4], -r2, lsl #1 │ │ │ │ ldrsbtge pc, [r0], -r1 @ │ │ │ │ ldmdavc r1, {r0, r4, r6, r7, r8, fp, sp, lr, pc} │ │ │ │ @@ -128035,18 +128035,18 @@ │ │ │ │ @ instruction: 0xf78a300c │ │ │ │ stmdami r8, {r0, r3, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 7, cr15, [r4], #552 @ 0x228 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ svclt 0x000087f0 │ │ │ │ - addeq r8, ip, r0, asr r6 │ │ │ │ - addeq r8, ip, r8, lsr #13 │ │ │ │ - addeq r8, ip, r2, lsr #12 │ │ │ │ - addeq r8, ip, sl, ror r6 │ │ │ │ + addeq r8, ip, r4, asr r6 │ │ │ │ + addeq r8, ip, ip, lsr #13 │ │ │ │ + addeq r8, ip, r6, lsr #12 │ │ │ │ + addeq r8, ip, lr, ror r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 24fd74 >::_M_default_append(unsigned int)@@Base+0x94584> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0050f8cc │ │ │ │ ldrbpl pc, [r8, #-2271] @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8df4614 │ │ │ │ @@ -128388,16 +128388,16 @@ │ │ │ │ blvc 2d06b4 │ │ │ │ tstcs r0, r4, lsl sl │ │ │ │ stc 0, cr6, [r3, #68] @ 0x44 │ │ │ │ ldr r7, [r8], -r0, lsl #22 │ │ │ │ ... │ │ │ │ addseq r9, r9, r8, ror r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, ip, r4, asr #11 │ │ │ │ - addeq r8, ip, lr, asr #3 │ │ │ │ + addeq r8, ip, r8, asr #11 │ │ │ │ + ldrdeq r8, [ip], r2 │ │ │ │ andcs r4, r0, #8, 12 @ 0x800000 │ │ │ │ @ instruction: 0xf6cb2300 │ │ │ │ stmib sp, {r4, r5, r6, r7, r8, r9, ip, sp, lr}^ │ │ │ │ stmib sp, {r1, r2, r4, r8, r9, sp}^ │ │ │ │ @ instruction: 0xf0392318 │ │ │ │ strmi pc, [r0], r3, asr #32 │ │ │ │ @ instruction: 0xf17e4658 │ │ │ │ @@ -128736,79 +128736,79 @@ │ │ │ │ cdp2 7, 6, cr15, cr14, cr9, {4} │ │ │ │ stmdami r5, {r2, r6, r8, fp, lr}^ │ │ │ │ ldrbtmi r4, [r9], #-1587 @ 0xfffff9cd │ │ │ │ subvs pc, r2, #64, 4 │ │ │ │ @ instruction: 0xf7894478 │ │ │ │ str pc, [r8, #3877] @ 0xf25 │ │ │ │ svc 0x00daf780 │ │ │ │ - addeq r8, ip, r2, lsl r0 │ │ │ │ - addeq r8, ip, r8, rrx │ │ │ │ - strdeq r7, [ip], r6 │ │ │ │ - addeq r8, ip, ip, asr #32 │ │ │ │ - ldrdeq r7, [ip], r8 │ │ │ │ - addeq r8, ip, lr, lsr #32 │ │ │ │ + addeq r8, ip, r6, lsl r0 │ │ │ │ + addeq r8, ip, ip, rrx │ │ │ │ + strdeq r7, [ip], sl │ │ │ │ + addeq r8, ip, r0, asr r0 │ │ │ │ + ldrdeq r7, [ip], ip │ │ │ │ + addeq r8, ip, r2, lsr r0 │ │ │ │ addseq r9, r9, r0, ror #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r7, ip, r6, pc @ │ │ │ │ - addeq r7, ip, ip, ror #31 │ │ │ │ - addeq r7, ip, sl, lsr #31 │ │ │ │ - addeq r7, ip, sl, ror #29 │ │ │ │ - addeq r7, ip, r0, asr #30 │ │ │ │ - addeq r7, ip, r8, lsr #29 │ │ │ │ - addeq r7, ip, r0, lsl #30 │ │ │ │ - addeq r7, ip, sl, lsr #29 │ │ │ │ + umulleq r7, ip, sl, pc @ │ │ │ │ + strdeq r7, [ip], r0 │ │ │ │ + addeq r7, ip, lr, lsr #31 │ │ │ │ + addeq r7, ip, lr, ror #29 │ │ │ │ + addeq r7, ip, r4, asr #30 │ │ │ │ + addeq r7, ip, ip, lsr #29 │ │ │ │ + addeq r7, ip, r4, lsl #30 │ │ │ │ + addeq r7, ip, lr, lsr #29 │ │ │ │ + addeq r7, ip, r2, asr #28 │ │ │ │ + umulleq r7, ip, sl, lr │ │ │ │ + addeq r7, ip, r6, lsr #28 │ │ │ │ + addeq r7, ip, lr, ror lr │ │ │ │ addeq r7, ip, lr, lsr lr │ │ │ │ - umulleq r7, ip, r6, lr │ │ │ │ - addeq r7, ip, r2, lsr #28 │ │ │ │ - addeq r7, ip, sl, ror lr │ │ │ │ - addeq r7, ip, sl, lsr lr │ │ │ │ - ldrdeq r7, [ip], r8 │ │ │ │ - addeq r7, ip, r0, lsr lr │ │ │ │ - @ instruction: 0x008c7dba │ │ │ │ - addeq r7, ip, r2, lsl lr │ │ │ │ - addeq r7, ip, r0, lsr #27 │ │ │ │ - strdeq r7, [ip], r8 │ │ │ │ - addeq r7, ip, r4, lsl #27 │ │ │ │ ldrdeq r7, [ip], ip │ │ │ │ - addeq r7, ip, ip, ror #26 │ │ │ │ - addeq r7, ip, r2, asr #27 │ │ │ │ - addeq r7, ip, r8, asr #26 │ │ │ │ - addeq r7, ip, r0, lsr #27 │ │ │ │ - addeq r7, ip, sl, lsl #26 │ │ │ │ - addeq r7, ip, r2, ror #26 │ │ │ │ - strdeq r7, [ip], r2 │ │ │ │ - addeq r7, ip, r8, asr #26 │ │ │ │ - addeq r7, ip, r2, ror #24 │ │ │ │ - addeq r7, ip, ip, lsl #25 │ │ │ │ - addeq r7, ip, sl, lsr #25 │ │ │ │ - addeq r7, ip, r2, asr #24 │ │ │ │ - umulleq r7, ip, r8, ip │ │ │ │ - addeq r7, ip, r8, lsr #24 │ │ │ │ - addeq r7, ip, lr, ror ip │ │ │ │ - addeq r7, ip, lr, lsl #24 │ │ │ │ - addeq r7, ip, r4, ror #24 │ │ │ │ - strdeq r7, [ip], r4 │ │ │ │ - addeq r7, ip, sl, asr #24 │ │ │ │ - ldrdeq r7, [ip], sl │ │ │ │ - addeq r7, ip, r0, lsr ip │ │ │ │ - addeq r7, ip, r0, asr #23 │ │ │ │ - addeq r7, ip, r6, lsl ip │ │ │ │ - addeq r7, ip, r6, lsr #23 │ │ │ │ + addeq r7, ip, r4, lsr lr │ │ │ │ + @ instruction: 0x008c7dbe │ │ │ │ + addeq r7, ip, r6, lsl lr │ │ │ │ + addeq r7, ip, r4, lsr #27 │ │ │ │ strdeq r7, [ip], ip │ │ │ │ - addeq r7, ip, ip, lsl #23 │ │ │ │ - addeq r7, ip, r2, ror #23 │ │ │ │ - addeq r7, ip, r0, ror fp │ │ │ │ + addeq r7, ip, r8, lsl #27 │ │ │ │ + addeq r7, ip, r0, ror #27 │ │ │ │ + addeq r7, ip, r0, ror sp │ │ │ │ + addeq r7, ip, r6, asr #27 │ │ │ │ + addeq r7, ip, ip, asr #26 │ │ │ │ + addeq r7, ip, r4, lsr #27 │ │ │ │ + addeq r7, ip, lr, lsl #26 │ │ │ │ + addeq r7, ip, r6, ror #26 │ │ │ │ + strdeq r7, [ip], r6 │ │ │ │ + addeq r7, ip, ip, asr #26 │ │ │ │ + addeq r7, ip, r6, ror #24 │ │ │ │ + umulleq r7, ip, r0, ip │ │ │ │ + addeq r7, ip, lr, lsr #25 │ │ │ │ + addeq r7, ip, r6, asr #24 │ │ │ │ + umulleq r7, ip, ip, ip │ │ │ │ + addeq r7, ip, ip, lsr #24 │ │ │ │ + addeq r7, ip, r2, lsl #25 │ │ │ │ + addeq r7, ip, r2, lsl ip │ │ │ │ + addeq r7, ip, r8, ror #24 │ │ │ │ + strdeq r7, [ip], r8 │ │ │ │ + addeq r7, ip, lr, asr #24 │ │ │ │ + ldrdeq r7, [ip], lr │ │ │ │ + addeq r7, ip, r4, lsr ip │ │ │ │ + addeq r7, ip, r4, asr #23 │ │ │ │ + addeq r7, ip, sl, lsl ip │ │ │ │ + addeq r7, ip, sl, lsr #23 │ │ │ │ + addeq r7, ip, r0, lsl #24 │ │ │ │ + umulleq r7, ip, r0, fp │ │ │ │ + addeq r7, ip, r6, ror #23 │ │ │ │ + addeq r7, ip, r4, ror fp │ │ │ │ + umulleq r7, ip, lr, fp │ │ │ │ + @ instruction: 0x008c7bbc │ │ │ │ + addeq r7, ip, r2, asr fp │ │ │ │ + addeq r7, ip, ip, ror fp │ │ │ │ umulleq r7, ip, sl, fp │ │ │ │ - @ instruction: 0x008c7bb8 │ │ │ │ - addeq r7, ip, lr, asr #22 │ │ │ │ + addeq r7, ip, r0, lsr fp │ │ │ │ + addeq r7, ip, sl, asr fp │ │ │ │ addeq r7, ip, r8, ror fp │ │ │ │ - umulleq r7, ip, r6, fp │ │ │ │ - addeq r7, ip, ip, lsr #22 │ │ │ │ - addeq r7, ip, r6, asr fp │ │ │ │ - addeq r7, ip, r4, ror fp │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi 1526d0c │ │ │ │ blmi 1526f18 │ │ │ │ addlt r4, r7, sl, ror r4 │ │ │ │ @@ -128890,23 +128890,23 @@ │ │ │ │ @ instruction: 0xf780e7ee │ │ │ │ svclt 0x0000eeb2 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ umullseq r8, r9, r4, ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, ip, sl, lsl sl │ │ │ │ - addeq r7, ip, r8, lsl #19 │ │ │ │ + addeq r7, ip, lr, lsl sl │ │ │ │ + addeq r7, ip, ip, lsl #19 │ │ │ │ @ instruction: 0x00998bd0 │ │ │ │ - addeq r7, ip, lr, lsl #18 │ │ │ │ - addeq r7, ip, r6, ror #18 │ │ │ │ - strdeq r7, [ip], r4 │ │ │ │ - addeq r7, ip, sl, asr #18 │ │ │ │ - ldrdeq r7, [ip], r4 │ │ │ │ - addeq r7, ip, sl, lsr #18 │ │ │ │ + addeq r7, ip, r2, lsl r9 │ │ │ │ + addeq r7, ip, sl, ror #18 │ │ │ │ + strdeq r7, [ip], r8 │ │ │ │ + addeq r7, ip, lr, asr #18 │ │ │ │ + ldrdeq r7, [ip], r8 │ │ │ │ + addeq r7, ip, lr, lsr #18 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi 1ba6e90 │ │ │ │ blmi 1ba70a4 │ │ │ │ addlt r4, r6, sl, ror r4 │ │ │ │ @@ -129013,25 +129013,25 @@ │ │ │ │ @ instruction: 0xf7894478 │ │ │ │ strb pc, [r1, r3, lsl #26]! @ │ │ │ │ ldc 7, cr15, [r8, #512]! @ 0x200 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r8, r9, ip, lsl #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r7, ip, r2, r8 │ │ │ │ - addeq r7, ip, r2, asr #15 │ │ │ │ + umulleq r7, ip, r6, r8 │ │ │ │ + addeq r7, ip, r6, asr #15 │ │ │ │ @ instruction: 0x009989f8 │ │ │ │ - addeq r7, ip, r6, lsr r7 │ │ │ │ - addeq r7, ip, lr, lsl #15 │ │ │ │ - addeq r7, ip, ip, lsl r7 │ │ │ │ - addeq r7, ip, r2, ror r7 │ │ │ │ - strdeq r7, [ip], ip │ │ │ │ - addeq r7, ip, r2, asr r7 │ │ │ │ - addeq r7, ip, r2, ror #13 │ │ │ │ - addeq r7, ip, r8, lsr r7 │ │ │ │ + addeq r7, ip, sl, lsr r7 │ │ │ │ + umulleq r7, ip, r2, r7 │ │ │ │ + addeq r7, ip, r0, lsr #14 │ │ │ │ + addeq r7, ip, r6, ror r7 │ │ │ │ + addeq r7, ip, r0, lsl #14 │ │ │ │ + addeq r7, ip, r6, asr r7 │ │ │ │ + addeq r7, ip, r6, ror #13 │ │ │ │ + addeq r7, ip, ip, lsr r7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 150ce0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ bmi 1be7090 │ │ │ │ blmi 1be72a0 │ │ │ │ @@ -129140,25 +129140,25 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2 7, cr15, [r2], {137} @ 0x89 │ │ │ │ @ instruction: 0xf780e7e2 │ │ │ │ svclt 0x0000ecb8 │ │ │ │ ... │ │ │ │ addseq r8, r9, r0, lsl r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r7, ip, r6, r6 │ │ │ │ - addeq r7, ip, r0, asr #11 │ │ │ │ + umulleq r7, ip, sl, r6 │ │ │ │ + addeq r7, ip, r4, asr #11 │ │ │ │ @ instruction: 0x009987f6 │ │ │ │ - addeq r7, ip, r0, lsr r5 │ │ │ │ - addeq r7, ip, r8, lsl #11 │ │ │ │ - addeq r7, ip, r8, lsl r5 │ │ │ │ - addeq r7, ip, lr, ror #10 │ │ │ │ - strdeq r7, [ip], sl │ │ │ │ - addeq r7, ip, r0, asr r5 │ │ │ │ - addeq r7, ip, r0, ror #9 │ │ │ │ - addeq r7, ip, r6, lsr r5 │ │ │ │ + addeq r7, ip, r4, lsr r5 │ │ │ │ + addeq r7, ip, ip, lsl #11 │ │ │ │ + addeq r7, ip, ip, lsl r5 │ │ │ │ + addeq r7, ip, r2, ror r5 │ │ │ │ + strdeq r7, [ip], lr │ │ │ │ + addeq r7, ip, r4, asr r5 │ │ │ │ + addeq r7, ip, r4, ror #9 │ │ │ │ + addeq r7, ip, sl, lsr r5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febecc28 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r4], -r8, asr #31 │ │ │ │ blmi be82e4 │ │ │ │ ldrbtmi fp, [sl], #-140 @ 0xffffff74 │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -129202,16 +129202,16 @@ │ │ │ │ strb r9, [r0, r2, lsl #22] │ │ │ │ ldc 7, cr15, [ip], #-512 @ 0xfffffe00 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r8, r9, r6, lsl r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009986f2 │ │ │ │ - addeq r7, ip, r2, lsl #8 │ │ │ │ - addeq r7, ip, r6, asr r4 │ │ │ │ + addeq r7, ip, r6, lsl #8 │ │ │ │ + addeq r7, ip, sl, asr r4 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 150fb8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ ldmmi pc!, {r0, r2, r9, sl, lr} @ │ │ │ │ pkhbtmi fp, r8, r2, lsl #1 │ │ │ │ @@ -129403,28 +129403,28 @@ │ │ │ │ @ instruction: 0xf780e7ef │ │ │ │ svclt 0x0000eaaa │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r8, r9, r6, lsr r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009985dc │ │ │ │ - addeq r7, ip, r8, lsr #5 │ │ │ │ - addeq r7, ip, r2, lsr #4 │ │ │ │ - addeq r7, ip, sl, ror r2 │ │ │ │ - addeq r7, ip, ip, ror #3 │ │ │ │ - addeq r7, ip, r4, asr #4 │ │ │ │ - ldrdeq r7, [ip], r2 │ │ │ │ - addeq r7, ip, sl, lsr #4 │ │ │ │ - addeq r7, ip, r2, lsr #3 │ │ │ │ - strdeq r7, [ip], ip │ │ │ │ - addeq r7, ip, r4, asr r1 │ │ │ │ - addeq r7, ip, r2, ror #1 │ │ │ │ - addeq r7, ip, r8, lsr r1 │ │ │ │ - addeq r7, ip, r4, asr #1 │ │ │ │ - addeq r7, ip, sl, lsl r1 │ │ │ │ + addeq r7, ip, ip, lsr #5 │ │ │ │ + addeq r7, ip, r6, lsr #4 │ │ │ │ + addeq r7, ip, lr, ror r2 │ │ │ │ + strdeq r7, [ip], r0 │ │ │ │ + addeq r7, ip, r8, asr #4 │ │ │ │ + ldrdeq r7, [ip], r6 │ │ │ │ + addeq r7, ip, lr, lsr #4 │ │ │ │ + addeq r7, ip, r6, lsr #3 │ │ │ │ + addeq r7, ip, r0, lsl #2 │ │ │ │ + addeq r7, ip, r8, asr r1 │ │ │ │ + addeq r7, ip, r6, ror #1 │ │ │ │ + addeq r7, ip, ip, lsr r1 │ │ │ │ + addeq r7, ip, r8, asr #1 │ │ │ │ + addeq r7, ip, lr, lsl r1 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ smlabbcs r3, r3, r0, fp │ │ │ │ strvc lr, [ip], #-2525 @ 0xfffff623 │ │ │ │ eorvs r9, r1, sl, lsl #22 │ │ │ │ @@ -129504,24 +129504,24 @@ │ │ │ │ @ instruction: 0xf789300c │ │ │ │ stmdami lr, {r0, r2, r5, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf920f789 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x000083f0 │ │ │ │ - addeq r6, ip, ip, asr #31 │ │ │ │ - addeq r7, ip, r4, lsr #32 │ │ │ │ - addeq r6, ip, r6, lsl #31 │ │ │ │ - ldrdeq r6, [ip], lr │ │ │ │ - addeq r6, ip, r8, ror #30 │ │ │ │ - addeq r6, ip, r0, asr #31 │ │ │ │ - addeq r6, ip, r8, lsr pc │ │ │ │ - umulleq r6, ip, r0, pc @ │ │ │ │ - addeq r6, ip, sl, lsl pc │ │ │ │ - addeq r6, ip, r2, ror pc │ │ │ │ + ldrdeq r6, [ip], r0 │ │ │ │ + addeq r7, ip, r8, lsr #32 │ │ │ │ + addeq r6, ip, sl, lsl #31 │ │ │ │ + addeq r6, ip, r2, ror #31 │ │ │ │ + addeq r6, ip, ip, ror #30 │ │ │ │ + addeq r6, ip, r4, asr #31 │ │ │ │ + addeq r6, ip, ip, lsr pc │ │ │ │ + umulleq r6, ip, r4, pc @ │ │ │ │ + addeq r6, ip, lr, lsl pc │ │ │ │ + addeq r6, ip, r6, ror pc │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febed1dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r6, {r3, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ addlt r4, r2, sp, lsl r6 │ │ │ │ ldmdavs r2!, {r2, r9, sl, lr} │ │ │ │ @ instruction: 0x3181f892 │ │ │ │ @@ -129539,17 +129539,17 @@ │ │ │ │ @ instruction: 0xf17d447a │ │ │ │ ldmvs r3!, {r0, r1, r3, r4, r5, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ strtmi r4, [r0], -r6, lsl #20 │ │ │ │ ldmvs fp, {r0, r3, r5, r9, sl, lr} │ │ │ │ @ instruction: 0xf17d447a │ │ │ │ andcs pc, r1, r3, lsr r7 @ │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ - addeq r6, ip, r2, lsr #30 │ │ │ │ - addeq r6, ip, ip, lsl pc │ │ │ │ - addeq r6, ip, ip, lsl pc │ │ │ │ + addeq r6, ip, r6, lsr #30 │ │ │ │ + addeq r6, ip, r0, lsr #30 │ │ │ │ + addeq r6, ip, r0, lsr #30 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1d1504 >::_M_default_append(unsigned int)@@Base+0x15d14> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldmdbvs r4, {r0, r2, r7, ip, sp, pc} │ │ │ │ @ instruction: 0x46054698 │ │ │ │ @@ -129703,26 +129703,26 @@ │ │ │ │ ldmdami r0, {r4, r5, r7, r8, ip, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 13, cr15, cr4, cr8, {4} │ │ │ │ stmdbls r2, {r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7884478 │ │ │ │ blls 156100 │ │ │ │ svclt 0x0000e75a │ │ │ │ - addeq r6, ip, r6, asr sp │ │ │ │ - addeq r6, ip, lr, lsr #27 │ │ │ │ - addeq r6, ip, r8, lsl sp │ │ │ │ - addeq r6, ip, r0, ror sp │ │ │ │ - strdeq r6, [ip], r0 │ │ │ │ - addeq r6, ip, r8, asr #26 │ │ │ │ - addeq r6, ip, r8, asr #24 │ │ │ │ - addeq r6, ip, r0, lsr #25 │ │ │ │ - addeq r6, ip, r6, lsl ip │ │ │ │ - addeq r6, ip, lr, ror #24 │ │ │ │ - strdeq r6, [ip], r8 │ │ │ │ - addeq r6, ip, r0, asr ip │ │ │ │ + addeq r6, ip, sl, asr sp │ │ │ │ + @ instruction: 0x008c6db2 │ │ │ │ + addeq r6, ip, ip, lsl sp │ │ │ │ + addeq r6, ip, r4, ror sp │ │ │ │ + strdeq r6, [ip], r4 │ │ │ │ + addeq r6, ip, ip, asr #26 │ │ │ │ + addeq r6, ip, ip, asr #24 │ │ │ │ + addeq r6, ip, r4, lsr #25 │ │ │ │ + addeq r6, ip, sl, lsl ip │ │ │ │ + addeq r6, ip, r2, ror ip │ │ │ │ + strdeq r6, [ip], ip │ │ │ │ + addeq r6, ip, r4, asr ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1517b8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ bmi feca7b64 │ │ │ │ @ instruction: 0x4699b09f │ │ │ │ @@ -129899,35 +129899,35 @@ │ │ │ │ ldmdami sl, {r0, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2317 @ 0xfffff6f3 │ │ │ │ cdp2 7, 0, cr15, cr12, cr8, {4} │ │ │ │ strb r9, [r7, -sp, lsl #22]! │ │ │ │ mcr 7, 6, pc, cr0, cr15, {3} @ │ │ │ │ addseq r7, r9, r6, lsr lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, ip, lr, lsr #20 │ │ │ │ - addeq r6, ip, r6, lsl #21 │ │ │ │ + addeq r6, ip, r2, lsr sl │ │ │ │ + addeq r6, ip, sl, lsl #21 │ │ │ │ addseq r7, r9, ip, lsr #25 │ │ │ │ - addeq r6, ip, r2, ror #19 │ │ │ │ - addeq r6, ip, sl, lsr sl │ │ │ │ - addeq r6, ip, r4, asr #19 │ │ │ │ - addeq r6, ip, ip, lsl sl │ │ │ │ - addeq r6, ip, r6, lsr #19 │ │ │ │ - strdeq r6, [ip], lr │ │ │ │ - addeq r6, ip, r8, lsl #19 │ │ │ │ - addeq r6, ip, r0, ror #19 │ │ │ │ - addeq r6, ip, sl, ror #18 │ │ │ │ - addeq r6, ip, r2, asr #19 │ │ │ │ - addeq r6, ip, ip, asr #18 │ │ │ │ - addeq r6, ip, r4, lsr #19 │ │ │ │ - addeq r6, ip, lr, lsr #18 │ │ │ │ - addeq r6, ip, r6, lsl #19 │ │ │ │ - addeq r6, ip, r0, lsl r9 │ │ │ │ - addeq r6, ip, r8, ror #18 │ │ │ │ - strdeq r6, [ip], r2 │ │ │ │ - addeq r6, ip, sl, asr #18 │ │ │ │ + addeq r6, ip, r6, ror #19 │ │ │ │ + addeq r6, ip, lr, lsr sl │ │ │ │ + addeq r6, ip, r8, asr #19 │ │ │ │ + addeq r6, ip, r0, lsr #20 │ │ │ │ + addeq r6, ip, sl, lsr #19 │ │ │ │ + addeq r6, ip, r2, lsl #20 │ │ │ │ + addeq r6, ip, ip, lsl #19 │ │ │ │ + addeq r6, ip, r4, ror #19 │ │ │ │ + addeq r6, ip, lr, ror #18 │ │ │ │ + addeq r6, ip, r6, asr #19 │ │ │ │ + addeq r6, ip, r0, asr r9 │ │ │ │ + addeq r6, ip, r8, lsr #19 │ │ │ │ + addeq r6, ip, r2, lsr r9 │ │ │ │ + addeq r6, ip, sl, lsl #19 │ │ │ │ + addeq r6, ip, r4, lsl r9 │ │ │ │ + addeq r6, ip, ip, ror #18 │ │ │ │ + strdeq r6, [ip], r6 @ │ │ │ │ + addeq r6, ip, lr, asr #18 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbmi lr!, {r0, r3, r7, r9, sl, lr} │ │ │ │ blmi 10280a4 │ │ │ │ addlt r4, r5, r9, ror r4 │ │ │ │ @@ -129990,20 +129990,20 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2l 7, cr15, [r8, #-544] @ 0xfffffde0 │ │ │ │ strb r9, [r4, r1, lsl #22] │ │ │ │ mcr 7, 0, pc, cr12, cr15, {3} @ │ │ │ │ addseq r7, r9, r8, lsl #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, 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0xf8cc0c0c │ │ │ │ @ instruction: 0x461c0fd0 │ │ │ │ ldmib r2, {r1, r2, r3, r9, sl, lr}^ │ │ │ │ addlt r3, r6, r8, lsl #4 │ │ │ │ @@ -130251,30 +130251,30 @@ │ │ │ │ ldmdami r4, {r0, r1, r3, r4, r5, r8, ip, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe3d4968 │ │ │ │ stmdbls r5, {r1, r4, fp, lr} │ │ │ │ @ instruction: 0xf7884478 │ │ │ │ blls 215870 >::_M_default_append(unsigned int)@@Base+0x5a080> │ │ │ │ svclt 0x0000e717 │ │ │ │ - addeq r6, ip, r6, lsr r5 │ │ │ │ - addeq r6, ip, ip, ror #12 │ │ │ │ - addeq r6, ip, r8, ror #10 │ │ │ │ - addeq r6, ip, lr, asr #10 │ │ │ │ - addeq r6, ip, r2, asr #8 │ │ │ │ - umulleq r6, ip, sl, r4 │ │ │ │ - addeq r6, ip, r4, lsr #8 │ │ │ │ - addeq r6, ip, ip, ror r4 │ │ │ │ - addeq lr, fp, sl, lsl r6 │ │ │ │ - addeq r6, ip, lr, lsl r5 │ │ │ │ - addeq r6, ip, lr, asr #7 │ │ │ │ - addeq r6, ip, r6, lsr #8 │ │ │ │ - umulleq r6, ip, r4, r3 │ │ │ │ - addeq r6, ip, ip, ror #7 │ │ │ │ - addeq r6, ip, r8, ror #6 │ │ │ │ - addeq r6, ip, r0, asr #7 │ │ │ │ + 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addeq r3, ip, sl, lsr #30 │ │ │ │ - addeq r4, ip, ip, lsl #4 │ │ │ │ - addeq r3, ip, sl, lsl #30 │ │ │ │ - @ instruction: 0x008c41b4 │ │ │ │ - addeq r3, ip, ip, ror #29 │ │ │ │ - addeq r3, ip, r4, asr #30 │ │ │ │ + addeq r4, ip, r8, ror r1 │ │ │ │ + addeq r4, ip, r6, ror #1 │ │ │ │ + addeq r4, ip, lr, lsr r1 │ │ │ │ + addeq r4, ip, ip, asr #1 │ │ │ │ + addeq r4, ip, r4, lsr #2 │ │ │ │ + strdeq r0, [ip], ip │ │ │ │ + addeq r4, ip, r6 │ │ │ │ + addeq r4, ip, lr, asr r0 │ │ │ │ + addeq r3, ip, ip, ror #31 │ │ │ │ + addeq r4, ip, r4, asr #32 │ │ │ │ + addeq r3, ip, ip, lsr #31 │ │ │ │ + addeq r4, ip, r4 │ │ │ │ + addeq r3, ip, ip, ror #30 │ │ │ │ + addeq r3, ip, r4, asr #31 │ │ │ │ + addeq r3, ip, lr, lsr #30 │ │ │ │ + addeq r4, ip, r0, lsl r2 │ │ │ │ + addeq r3, ip, lr, lsl #30 │ │ │ │ + @ instruction: 0x008c41b8 │ │ │ │ + strdeq r3, [ip], r0 │ │ │ │ + addeq r3, ip, r8, asr #30 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2d44fc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 10d7380 │ │ │ │ @ instruction: 0xf2ad4d92 │ │ │ │ ldcmi 13, cr4, [r2], {124} @ 0x7c │ │ │ │ @@ -132762,18 +132762,18 @@ │ │ │ │ ldrsbeq pc, [r4], #-137 @ 0xffffff77 @ │ │ │ │ stmdacs r0, {r0, r3, r4, r8, fp, ip, pc} │ │ │ │ @ instruction: 0xe78ed094 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ ldrsheq r5, [r9], r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r4, ip, ip, r1 │ │ │ │ - addeq r4, ip, r8, asr #2 │ │ │ │ - umulleq r3, ip, lr, ip │ │ │ │ - strdeq r3, [ip], r6 │ │ │ │ + addeq r4, ip, r0, lsr #3 │ │ │ │ + addeq r4, ip, ip, asr #2 │ │ │ │ + addeq r3, ip, r2, lsr #25 │ │ │ │ + strdeq r3, [ip], sl │ │ │ │ addseq r4, r9, ip, lsr #30 │ │ │ │ @ instruction: 0x46309918 │ │ │ │ @ instruction: 0xf188f183 │ │ │ │ stmdacs r1, {r7, r9, sl, lr} │ │ │ │ tstphi r0, r0, asr #32 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0x46309918 │ │ │ │ @ instruction: 0xf784f1b6 │ │ │ │ @@ -133069,46 +133069,46 @@ │ │ │ │ tstpeq r4, r2, asr #4 @ p-variant is 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r2, ror r8 │ │ │ │ + addeq r3, ip, sl, asr #17 │ │ │ │ + addeq r3, ip, sl, lsl #16 │ │ │ │ + addeq r3, ip, r2, ror #16 │ │ │ │ + strdeq r3, [ip], r0 │ │ │ │ + addeq r3, ip, r8, asr #16 │ │ │ │ + ldrdeq r3, [ip], r6 │ │ │ │ + addeq r3, ip, lr, lsr #16 │ │ │ │ + @ instruction: 0x008c37bc │ │ │ │ + @ instruction: 0x008c3bb0 │ │ │ │ + addeq r3, ip, r4, asr r7 │ │ │ │ + addeq r3, ip, ip, lsr #15 │ │ │ │ @ instruction: 0xf6414883 │ │ │ │ ldrbtmi r7, [r8], #-491 @ 0xfffffe15 │ │ │ │ @ instruction: 0xf785300c │ │ │ │ stmmi r1, {r0, r1, r2, r3, r5, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ stc2l 7, cr15, [sl], #532 @ 0x214 │ │ │ │ ldmdami pc!, {r1, r2, r8, sl, sp, lr, pc}^ @ │ │ │ │ @@ -133232,38 +133232,38 @@ │ │ │ │ ldrbtmi r4, [r8], #-1696 @ 0xfffff960 │ │ │ │ @ instruction: 0xf785300c │ │ │ │ ldmdami ip, {r0, r3, r4, r5, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ffdd780e │ │ │ │ svclt 0x0000e410 │ │ │ │ ... │ │ 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asr #16 │ │ │ │ - addeq r2, ip, sl, asr #15 │ │ │ │ - addeq r2, ip, r2, lsr #16 │ │ │ │ + addeq r2, ip, r8, asr sl │ │ │ │ + @ instruction: 0x008c2ab0 │ │ │ │ + addeq r2, ip, lr, lsr sl │ │ │ │ + umulleq r2, ip, r6, sl │ │ │ │ + addeq r2, ip, ip, lsl #19 │ │ │ │ + addeq r2, ip, r4, ror #19 │ │ │ │ + addeq r2, ip, sl, lsl #19 │ │ │ │ + strdeq r2, [ip], r8 │ │ │ │ + addeq r2, ip, sl, asr r9 │ │ │ │ + umulleq r2, ip, r2, r8 │ │ │ │ + addeq r2, ip, sl, ror #17 │ │ │ │ + addeq r2, ip, ip, lsr #16 │ │ │ │ + addeq r2, ip, r4, lsl #17 │ │ │ │ + addeq r2, ip, r6, asr #16 │ │ │ │ + addeq r2, ip, lr, asr #15 │ │ │ │ + addeq r2, ip, r6, lsr #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febf1960 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff0 │ │ │ │ strmi fp, [r8], -r2, lsl #1 │ │ │ │ vshr.u32 d15, d19, #16 │ │ │ │ stmdavs r0!, {r0, r1, r9, sl, lr}^ │ │ │ │ @@ -134132,15 +134132,15 @@ │ │ │ │ @ instruction: 0xf124f176 │ │ │ │ @ instruction: 0xf8c39b01 │ │ │ │ @ instruction: 0xe7f20118 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00e33333 │ │ │ │ - ldrdeq lr, [fp], lr @ │ │ │ │ + addeq lr, fp, r2, ror #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2d5ce0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ addlt r4, fp, pc, ror ip │ │ │ │ ldmdbmi pc!, {r1, r2, r3, r9, sl, lr}^ @ │ │ │ │ @@ -134268,20 +134268,20 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffefffff │ │ │ │ ... │ │ │ │ addseq r3, r9, r0, lsl r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, r9, r2, lsl r8 │ │ │ │ - ldrdeq r2, [ip], lr │ │ │ │ - addeq r2, ip, r6, lsr r5 │ │ │ │ - addeq r2, ip, r0, asr #9 │ │ │ │ - addeq r2, ip, r8, lsl r5 │ │ │ │ - addeq r2, ip, r2, lsr #9 │ │ │ │ - strdeq r2, [ip], sl │ │ │ │ + addeq r2, ip, r2, ror #9 │ │ │ │ + addeq r2, ip, sl, lsr r5 │ │ │ │ + addeq r2, ip, r4, asr #9 │ │ │ │ + addeq r2, ip, ip, lsl r5 │ │ │ │ + addeq r2, ip, r6, lsr #9 │ │ │ │ + strdeq r2, [ip], lr │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febf1c60 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r4], -r8, asr #31 │ │ │ │ blmi aed30c │ │ │ │ ldrbtmi fp, [sl], #-140 @ 0xffffff74 │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -134321,16 +134321,16 @@ │ │ │ │ blx 1d5890e │ │ │ │ strb r9, [r6, r2, lsl #22] │ │ │ │ stc 7, cr15, [r6], #-492 @ 0xfffffe14 │ │ │ │ ... │ │ │ │ @ instruction: 0x009936de │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009936ba │ │ │ │ - ldrdeq r2, [ip], r6 │ │ │ │ - addeq r2, ip, sl, lsr #8 │ │ │ │ + ldrdeq r2, [ip], sl │ │ │ │ + addeq r2, ip, lr, lsr #8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febf1d28 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [lr], -r0, ror #31 │ │ │ │ addlt r4, r3, r6, asr #18 │ │ │ │ ldrbtmi r4, [r9], #-1543 @ 0xfffff9f9 │ │ │ │ @ instruction: 0xf1b0f165 │ │ │ │ @@ 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ip, r2, lsr #15 │ │ │ │ + strdeq r2, [ip], sl │ │ │ │ + addeq r2, ip, sl, asr #15 │ │ │ │ addeq r2, ip, ip, lsl #9 │ │ │ │ - addeq r2, ip, r0, lsr #15 │ │ │ │ - addeq r2, ip, sl, ror #5 │ │ │ │ - addeq r2, ip, r2, asr #6 │ │ │ │ - addeq r2, ip, lr, lsl #15 │ │ │ │ - @ instruction: 0x008c22b2 │ │ │ │ - addeq r2, ip, sl, lsl #6 │ │ │ │ - umulleq r2, ip, r0, r2 │ │ │ │ + addeq r2, ip, r6, lsr #15 │ │ │ │ + umulleq r2, ip, r0, r4 │ │ │ │ + addeq r2, ip, r4, lsr #15 │ │ │ │ addeq r2, ip, lr, ror #5 │ │ │ │ - addeq r2, ip, r0, asr #7 │ │ │ │ + addeq r2, ip, r6, asr #6 │ │ │ │ + umulleq r2, ip, r2, r7 │ │ │ │ + @ instruction: 0x008c22b6 │ │ │ │ + addeq r2, ip, lr, lsl #6 │ │ │ │ + umulleq r2, ip, r4, r2 │ │ │ │ + strdeq r2, [ip], r2 @ │ │ │ │ + addeq r2, ip, r4, asr #7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 156144 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ @ instruction: 0x4699b093 │ │ │ │ strmi r4, [r4], -pc, asr #23 │ │ │ │ @@ -134627,26 +134627,26 @@ │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf90af784 │ │ │ │ svclt 0x0000e6fd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, r9, r6, lsr #9 │ │ │ │ - @ instruction: 0x008c26bc │ │ │ │ - strdeq r2, [ip], r0 │ │ │ │ - addeq r2, ip, r8, asr #2 │ │ │ │ + addeq r2, ip, r0, asr #13 │ │ │ │ + strdeq r2, [ip], r4 │ │ │ │ + addeq r2, ip, ip, asr #2 │ │ │ │ addseq r3, r9, lr, ror r3 │ │ │ │ - addeq r2, ip, r8, lsr #1 │ │ │ │ - addeq r2, ip, r0, lsl #2 │ │ │ │ - addeq r1, ip, r8, lsr #31 │ │ │ │ - addeq r2, ip, r0 │ │ │ │ - addeq r1, ip, lr, ror #30 │ │ │ │ - addeq r1, ip, r6, asr #31 │ │ │ │ - addeq r1, ip, lr, ror #29 │ │ │ │ - addeq r1, ip, r6, asr #30 │ │ │ │ + addeq r2, ip, ip, lsr #1 │ │ │ │ + addeq r2, ip, r4, lsl #2 │ │ │ │ + addeq r1, ip, ip, lsr #31 │ │ │ │ + addeq r2, ip, r4 │ │ │ │ + addeq r1, ip, r2, ror pc │ │ │ │ + addeq r1, ip, sl, asr #31 │ │ │ │ + strdeq r1, [ip], r2 │ │ │ │ + addeq r1, ip, sl, asr #30 │ │ │ │ @ instruction: 0xf8d79d06 │ │ │ │ cmnlt fp, #68, 2 │ │ │ │ ldrdcc pc, [r4, -r7]! │ │ │ │ vqrdmulh.s d18, d0, d0 │ │ │ │ ldc 0, cr8, [pc, #956] @ 9b3e4 │ │ │ │ @ instruction: 0x26008bbd │ │ │ │ ldmdaeq r8!, {r0, r2, r3, r8, ip, sp, lr, pc} │ │ │ │ @@ -134836,28 +134836,28 @@ │ │ │ │ ldrbtmi r9, [r8], #-2308 @ 0xfffff6fc │ │ │ │ @ instruction: 0xff66f783 │ │ │ │ ldrb r9, [r8, #-3332] @ 0xfffff2fc │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ - addeq r1, ip, r8, lsl lr │ │ │ │ - addeq r1, ip, r0, lsl #26 │ │ │ │ - @ instruction: 0x008c1cb8 │ │ │ │ - addeq r1, ip, r0, lsl sp │ │ │ │ - addeq r2, ip, r8, lsr r2 │ │ │ │ - umulleq r2, ip, lr, sl │ │ │ │ - addeq r1, ip, lr, lsl #24 │ │ │ │ - addeq r1, ip, r6, ror #24 │ │ │ │ - addeq r1, ip, r2, ror #23 │ │ │ │ - addeq r1, ip, sl, lsr ip │ │ │ │ - addeq r1, ip, r4, asr #23 │ │ │ │ - addeq r1, ip, ip, lsl ip │ │ │ │ - addeq r1, ip, r6, lsr #23 │ │ │ │ - strdeq r1, [ip], lr │ │ │ │ + addeq r1, ip, ip, lsl lr │ │ │ │ + addeq r1, ip, r4, lsl #26 │ │ │ │ + @ instruction: 0x008c1cbc │ │ │ │ + addeq r1, ip, r4, lsl sp │ │ │ │ + addeq r2, ip, ip, lsr r2 │ │ │ │ + addeq r2, ip, r2, lsr #21 │ │ │ │ + addeq r1, ip, r2, lsl ip │ │ │ │ + addeq r1, ip, sl, ror #24 │ │ │ │ + addeq r1, ip, r6, ror #23 │ │ │ │ + addeq r1, ip, lr, lsr ip │ │ │ │ + addeq r1, ip, r8, asr #23 │ │ │ │ + addeq r1, ip, r0, lsr #24 │ │ │ │ + addeq r1, ip, sl, lsr #23 │ │ │ │ + addeq r1, ip, r2, lsl #24 │ │ │ │ vhadd.s8 d25, d1, d4 │ │ │ │ stmdami sl!, {r0, r5, r8, sp, lr}^ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 7, cr15, cr6, cr3, {4} │ │ │ │ stmdbls r4, {r3, r5, r6, fp, lr} │ │ │ │ @ instruction: 0xf7834478 │ │ │ │ stcls 15, cr15, [r4, #-196] @ 0xffffff3c │ │ │ │ @@ -134958,36 +134958,36 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7834478 │ │ │ │ strbt pc, [r2], #-3695 @ 0xfffff191 @ │ │ │ │ svceq 0x0000f1b9 │ │ │ │ ldclge 7, cr15, [r2, #252]! @ 0xfc │ │ │ │ @ instruction: 0xf77ae657 │ │ │ │ svclt 0x0000ef20 │ │ │ │ - addeq r1, ip, ip, lsr fp │ │ │ │ - umulleq r1, ip, r4, fp │ │ │ │ - addeq r1, ip, lr, lsl fp │ │ │ │ - addeq r1, ip, r6, ror fp │ │ │ │ - addeq r1, ip, r0, lsl #22 │ │ │ │ - addeq r1, ip, r8, asr fp │ │ │ │ - addeq r1, ip, r2, ror #21 │ │ │ │ - addeq r1, ip, sl, lsr fp │ │ │ │ - addeq r1, ip, r4, asr #21 │ │ │ │ - addeq r1, ip, ip, lsl fp │ │ │ │ - umulleq pc, fp, r2, r7 @ │ │ │ │ + addeq r1, ip, r0, asr #22 │ │ │ │ + umulleq r1, ip, r8, fp │ │ │ │ + addeq r1, ip, r2, lsr #22 │ │ │ │ + addeq r1, ip, sl, ror fp │ │ │ │ + addeq r1, ip, r4, lsl #22 │ │ │ │ + addeq r1, ip, ip, asr fp │ │ │ │ + addeq r1, ip, r6, ror #21 │ │ │ │ + addeq r1, ip, lr, lsr fp │ │ │ │ + addeq r1, ip, r8, asr #21 │ │ │ │ + addeq r1, ip, r0, lsr #22 │ │ │ │ + umulleq pc, fp, r6, r7 @ │ │ │ │ + ldrdeq r1, [ip], r6 │ │ │ │ + addeq r1, ip, r0, ror sl │ │ │ │ + addeq r1, ip, r8, asr #21 │ │ │ │ + addeq r1, ip, sl, asr #20 │ │ │ │ + addeq r1, ip, r2, lsr #21 │ │ │ │ + addeq r1, ip, ip, lsl #20 │ │ │ │ + addeq r1, ip, r4, ror #20 │ │ │ │ + ldrdeq r1, [ip], r8 │ │ │ │ ldrdeq r1, [ip], r2 │ │ │ │ - addeq r1, ip, ip, ror #20 │ │ │ │ - addeq r1, ip, r4, asr #21 │ │ │ │ - addeq r1, ip, r6, asr #20 │ │ │ │ - umulleq r1, ip, lr, sl │ │ │ │ - addeq r1, ip, r8, lsl #20 │ │ │ │ - addeq r1, ip, r0, ror #20 │ │ │ │ - ldrdeq r1, [ip], r4 │ │ │ │ - addeq r1, ip, lr, asr #29 │ │ │ │ - @ instruction: 0x008c19ba │ │ │ │ - addeq r1, ip, r0, lsl sl │ │ │ │ + @ instruction: 0x008c19be │ │ │ │ + addeq r1, ip, r4, lsl sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2d6a2c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0010f8cc │ │ │ │ ldclmi 0, cr11, [sl], #684 @ 0x2ac │ │ │ │ pkhbtmi r4, r2, lr, lsl #12 │ │ │ │ @@ -135166,15 +135166,15 @@ │ │ │ │ @ instruction: 0xf8984857 │ │ │ │ ldrbtmi r1, [r8], #-316 @ 0xfffffec4 │ │ │ │ stc2l 7, cr15, [lr], {131} @ 0x83 │ │ │ │ vmov.32 r9, d7[1] │ │ │ │ bls 48a44c │ │ │ │ eorls r2, r3, #1073741824 @ 0x40000000 │ │ │ │ ldmdals r5, {r1, r2, r4, r9, fp, ip, pc} │ │ │ │ - blls 9d6e8c │ │ │ │ + blls 9d6e8c │ │ │ │ blls a56e90 │ │ │ │ blvc d6ea8 │ │ │ │ eorne pc, r3, r0, asr #16 │ │ │ │ mrc 8, 1, r9, cr7, cr7, {0} │ │ │ │ stmdavs r3, {r3, r8, r9, fp, ip, sp, lr} │ │ │ │ andvs r4, r3, fp, lsl #8 │ │ │ │ blvc d6e7c │ │ │ │ @@ -135237,27 +135237,27 @@ │ │ │ │ blx fe1d9766 │ │ │ │ @ instruction: 0x46414812 │ │ │ │ @ instruction: 0xf7834478 │ │ │ │ @ instruction: 0xe643fc3f │ │ │ │ ... │ │ │ │ addseq r2, r9, r4, asr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, ip, lr, asr #17 │ │ │ │ - addeq r1, ip, r6, lsr #18 │ │ │ │ + ldrdeq r1, [ip], r2 │ │ │ │ + addeq r1, ip, sl, lsr #18 │ │ │ │ addseq r2, r9, ip, asr fp │ │ │ │ - addeq r1, ip, r6, asr #17 │ │ │ │ - addeq r1, ip, r2, lsr r8 │ │ │ │ - addeq r1, ip, sl, lsl #17 │ │ │ │ - addeq r1, ip, r8, lsl r8 │ │ │ │ - addeq r1, ip, r0, ror r8 │ │ │ │ - addeq r1, ip, r8, ror r6 │ │ │ │ - addeq r1, ip, lr, asr ip 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ldrdeq r7, [lr], r8 │ │ │ │ + addeq r1, ip, sl, asr #3 │ │ │ │ + addeq r1, ip, r0, asr #2 │ │ │ │ + umulleq r1, ip, r8, r1 │ │ │ │ + addeq r1, ip, sl, lsr #2 │ │ │ │ + addeq r1, ip, ip, asr #1 │ │ │ │ + addeq r1, ip, r4, lsr #2 │ │ │ │ + umulleq r1, ip, sl, r0 │ │ │ │ + strdeq r1, [ip], r2 │ │ │ │ + addeq r1, ip, r8, rrx │ │ │ │ + addeq r1, ip, r0, asr #1 │ │ │ │ + addeq r1, ip, sl, lsr r0 │ │ │ │ + umulleq r1, ip, r2, r0 │ │ │ │ + addeq r1, ip, sl, lsl r0 │ │ │ │ + addeq r1, ip, r2, ror r0 │ │ │ │ + strdeq r0, [ip], ip │ │ │ │ + addeq r1, ip, r2, asr r0 │ │ │ │ + addeq r1, ip, lr, lsr r3 │ │ │ │ + addeq r0, ip, r4, lsl #31 │ │ │ │ + ldrdeq r0, [ip], ip │ │ │ │ + addeq r0, ip, r4, ror #30 │ │ │ │ + @ instruction: 0x008c0fbc │ │ │ │ + addeq r0, ip, r6, asr #30 │ │ │ │ + umulleq r0, ip, r2, pc @ │ │ │ │ + addeq r0, ip, r2, lsr #30 │ │ │ │ + addeq r0, ip, ip, asr #30 │ │ │ │ + addeq r0, ip, sl, ror #30 │ │ │ │ + strdeq r0, [ip], sl │ │ │ │ + addeq r0, ip, r2, asr pc │ │ │ │ + ldrdeq r0, [ip], sl │ │ │ │ + addeq r0, ip, r2, lsr pc │ │ │ │ + @ instruction: 0x008c0ebc │ │ │ │ + addeq r0, ip, r0, lsl pc │ │ │ │ + umulleq r0, ip, r8, lr │ │ │ │ + strdeq r0, [ip], r0 @ │ │ │ │ + addeq r0, ip, r8, ror lr │ │ │ │ + ldrdeq r0, [ip], r0 @ │ │ │ │ + addeq r0, ip, r8, asr lr │ │ │ │ + @ instruction: 0x008c0eb0 │ │ │ │ + addeq r0, ip, r8, lsr lr │ │ │ │ + umulleq r0, ip, r0, lr │ │ │ │ + addeq r0, ip, r8, lsl lr │ │ │ │ + addeq r0, ip, r0, ror lr │ │ │ │ strdeq r0, [ip], r8 │ │ │ │ - addeq r1, ip, lr, asr #32 │ │ │ │ - addeq r1, ip, sl, lsr r3 │ │ │ │ - addeq r0, ip, r0, lsl #31 │ │ │ │ - ldrdeq r0, [ip], r8 │ │ │ │ - addeq r0, ip, r0, ror #30 │ │ │ │ - @ instruction: 0x008c0fb8 │ │ │ │ - addeq r0, ip, r2, asr #30 │ │ │ │ - addeq r0, ip, lr, lsl #31 │ │ │ │ - addeq r0, ip, lr, lsl pc │ │ │ │ - addeq r0, ip, r8, asr #30 │ │ │ │ - addeq r0, ip, r6, ror #30 │ │ │ │ - strdeq r0, [ip], r6 │ │ │ │ - addeq r0, ip, lr, asr #30 │ │ │ │ - ldrdeq r0, [ip], r6 │ │ │ │ - addeq r0, ip, lr, lsr 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{6} │ │ │ │ @ instruction: 0x469ab0b3 │ │ │ │ ldrcc pc, [r0, #2271]! @ 0x8df │ │ │ │ @@ -136165,17 +136165,17 @@ │ │ │ │ vmov.f64 d9, d11 │ │ │ │ ldrbt sp, [r3], fp, asr #22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, r9, r4, lsl #30 │ │ │ │ addseq r1, r9, r0, lsl #29 │ │ │ │ - addeq r7, lr, r0, lsl #16 │ │ │ │ - addeq r0, ip, ip, ror #20 │ │ │ │ - addeq r0, ip, r4, ror sp │ │ │ │ + addeq r7, lr, r4, lsl #16 │ │ │ │ + addeq r0, ip, r0, ror sl │ │ │ │ + addeq r0, ip, r8, ror sp │ │ │ │ blvc d82e4 │ │ │ │ blgt 10d82d0 │ │ │ │ blvc 457e44 │ │ │ │ strtmi lr, [r3], -r1, asr #13 │ │ │ │ ldrmi r4, [r9], ip, asr #12 │ │ │ │ ldmdals r2, {r0, r2, r3, r5, r6, r9, sl, sp, lr, pc} │ │ │ │ ldrls r2, [sp, -r0, lsl #14] │ │ │ │ @@ -136349,25 +136349,25 @@ │ │ │ │ stmdaeq r4, {r0, r2, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ ldrls r4, [r5, #-1598] @ 0xfffff9c2 │ │ │ │ subge pc, r0, sp, asr #17 │ │ │ │ svclt 0x0000e04f │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ ... │ │ │ │ - addeq r0, ip, r2, asr r6 │ │ │ │ - addeq r0, ip, sl, lsr #13 │ │ │ │ - addeq r0, ip, r6, lsr r6 │ │ │ │ - addeq r0, ip, lr, lsl #13 │ │ │ │ - addeq r0, ip, r2, asr #12 │ │ │ │ - addeq r0, ip, ip, asr r5 │ │ │ │ + addeq r0, ip, r6, asr r6 │ │ │ │ + addeq r0, ip, lr, lsr #13 │ │ │ │ + addeq r0, ip, sl, lsr r6 │ │ │ │ + umulleq r0, ip, r2, r6 │ │ │ │ + addeq r0, ip, r6, asr #12 │ │ │ │ + addeq r0, ip, r0, ror #10 │ │ │ │ + addeq r0, ip, sl, asr #9 │ │ │ │ + addeq r0, ip, r2, lsr #10 │ │ │ │ + addeq r0, ip, lr, lsr #9 │ │ │ │ + addeq r0, ip, r6, lsl #10 │ │ │ │ addeq r0, ip, r6, asr #9 │ │ │ │ - addeq r0, ip, lr, lsl r5 │ │ │ │ - addeq r0, ip, sl, lsr #9 │ │ │ │ - addeq r0, ip, r2, lsl #10 │ │ │ │ - addeq r0, ip, r2, asr #9 │ │ │ │ @ instruction: 0xf8432201 │ │ │ │ stmdavs fp!, {r0, r3, sp} │ │ │ │ @ instruction: 0x0181f893 │ │ │ │ @ instruction: 0x2180f893 │ │ │ │ tstpeq ip, r0 @ p-variant is OBSOLETE │ │ │ │ vpmin.s8 d18, d0, d31 │ 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strdeq pc, [fp], r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1d88f0 >::_M_default_append(unsigned int)@@Base+0x1d100> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0050f8cc │ │ │ │ @ instruction: 0x4606b09f │ │ │ │ strbeq pc, [r8], #2271 @ 0x8df @ │ │ │ │ @@ -137259,34 +137259,34 @@ │ │ │ │ blx fecdb706 │ │ │ │ @ instruction: 0x46394819 │ │ │ │ @ instruction: 0xf7814478 │ │ │ │ ldrb pc, [sp], -fp, ror #24 @ │ │ │ │ ... │ │ │ │ @ instruction: 0x00990cfa │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, fp, sl, lsl #18 │ │ │ │ - addeq pc, fp, r2, ror #18 │ │ │ │ - strdeq pc, [fp], r2 │ │ │ │ - addeq pc, fp, sl, asr #18 │ │ │ │ + addeq pc, fp, lr, lsl #18 │ │ │ │ + addeq pc, fp, r6, ror #18 │ │ │ │ + strdeq pc, [fp], r6 │ │ │ │ + addeq pc, fp, lr, asr #18 │ │ │ │ addseq r0, r9, r0, lsl #23 │ │ │ │ - addeq pc, fp, sl, lsr r8 @ │ │ │ │ - umulleq pc, fp, r2, r8 @ │ │ │ │ - addeq pc, fp, r4, asr #15 │ │ │ │ - addeq pc, fp, ip, lsl r8 @ │ │ │ │ - addeq pc, fp, ip, lsr #15 │ │ │ │ - addeq pc, fp, r4, lsl #16 │ │ │ │ - addeq pc, fp, ip, lsr #14 │ │ │ │ - addeq pc, fp, r4, lsl #15 │ │ │ │ - addeq pc, fp, r4, lsr #14 │ │ │ │ - strdeq pc, [fp], sl │ │ │ │ - addeq pc, fp, r2, asr r6 @ │ │ │ │ - addeq pc, fp, r0, ror #11 │ │ │ │ - addeq pc, fp, r8, lsr r6 @ │ │ │ │ - @ instruction: 0x008bf5b0 │ │ │ │ - addeq pc, fp, r8, lsl #12 │ │ │ │ + addeq pc, fp, lr, lsr r8 @ │ │ │ │ + umulleq pc, fp, r6, r8 @ │ │ │ │ + addeq pc, fp, r8, asr #15 │ │ │ │ + addeq pc, fp, r0, lsr #16 │ │ │ │ + @ instruction: 0x008bf7b0 │ │ │ │ + addeq pc, fp, r8, lsl #16 │ │ │ │ + addeq pc, fp, r0, lsr r7 @ │ │ │ │ + addeq pc, fp, r8, lsl #15 │ │ │ │ + addeq pc, fp, r8, lsr #14 │ │ │ │ + strdeq pc, [fp], lr │ │ │ │ + addeq pc, fp, r6, asr r6 @ │ │ │ │ + addeq pc, fp, r4, ror #11 │ │ │ │ + addeq pc, fp, ip, lsr r6 @ │ │ │ │ + @ instruction: 0x008bf5b4 │ │ │ │ + addeq pc, fp, ip, lsl #12 │ │ │ │ stcls 6, cr4, [lr], {70} @ 0x46 │ │ │ │ ldrdhi pc, [r4], #-141 @ 0xffffff73 │ │ │ │ stmdbls sp, {r2, r3, r7, r9, sl, lr} │ │ │ │ strbmi r4, [sl], -r3, lsr #12 │ │ │ │ @ instruction: 0xf8cd4630 │ │ │ │ @ instruction: 0xf7f7c000 │ │ │ │ @ instruction: 0x4607fe51 │ │ │ │ @@ -137407,31 +137407,31 @@ │ │ │ │ @ instruction: 0xf781300c │ │ │ │ ldmdami r5, {r0, r2, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7814478 │ │ │ │ strb pc, [r8, #2879] @ 0xb3f @ │ │ │ │ streq pc, [r5, -pc, rrx] │ │ │ │ svclt 0x0000e5c5 │ │ │ │ - addeq pc, fp, r6, lsl r5 @ │ │ │ │ - addeq pc, fp, lr, ror #10 │ │ │ │ - addeq pc, fp, ip, ror #9 │ │ │ │ - addeq pc, fp, r4, asr #10 │ │ │ │ - @ instruction: 0x008bf4bc │ │ │ │ - addeq pc, fp, r4, lsl r5 @ │ │ │ │ - umulleq pc, fp, r2, r4 @ │ │ │ │ - addeq pc, fp, sl, ror #9 │ │ │ │ + addeq pc, fp, sl, lsl r5 @ │ │ │ │ + addeq pc, fp, r2, ror r5 @ │ │ │ │ + strdeq pc, [fp], r0 │ │ │ │ + addeq pc, fp, r8, asr #10 │ │ │ │ + addeq pc, fp, r0, asr #9 │ │ │ │ + addeq pc, fp, r8, lsl r5 @ │ │ │ │ + umulleq pc, fp, r6, r4 @ │ │ │ │ + addeq pc, fp, lr, ror #9 │ │ │ │ + strdeq pc, [fp], ip │ │ │ │ + addeq pc, fp, r4, asr r4 @ │ │ │ │ + addeq pc, fp, r2, ror #7 │ │ │ │ + addeq pc, fp, sl, lsr r4 @ │ │ │ │ strdeq pc, [fp], r8 │ │ │ │ - addeq pc, fp, r0, asr r4 @ │ │ │ │ - ldrdeq pc, [fp], lr │ │ │ │ - addeq pc, fp, r6, lsr r4 @ │ │ │ │ - strdeq pc, [fp], r4 │ │ │ │ - addeq pc, fp, sl, ror r3 @ │ │ │ │ - ldrdeq pc, [fp], r2 │ │ │ │ - addeq pc, fp, sl, asr r3 @ │ │ │ │ - @ instruction: 0x008bf3b0 │ │ │ │ + addeq pc, fp, lr, ror r3 @ │ │ │ │ + ldrdeq pc, [fp], r6 │ │ │ │ + addeq pc, fp, lr, asr r3 @ │ │ │ │ + @ instruction: 0x008bf3b4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl febf4db8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ teqlt r4, ip, lsl #24 │ │ │ │ movwcs r9, #6413 @ 0x190d │ │ │ │ andvs r2, sl, r4, lsl #4 │ │ │ │ @@ -137455,16 +137455,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf781300c │ │ │ │ stmdami r5, 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[r1], r8 │ │ │ │ @@ -137743,22 +137743,22 @@ │ │ │ │ ldrbmi r4, [r9], -lr, lsl #16 │ │ │ │ @ instruction: 0xf7814478 │ │ │ │ ldr pc, [sp, r3, lsr #17] │ │ │ │ ... │ │ │ │ addseq r0, r9, r4, lsl #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, r9, ip, lsr #4 │ │ │ │ - addeq lr, fp, r2, ror #29 │ │ │ │ - addeq lr, fp, sl, lsr pc │ │ │ │ - addeq lr, fp, sl, asr #29 │ │ │ │ - addeq lr, fp, r2, lsr #30 │ │ │ │ - addeq lr, fp, r0, lsr #29 │ │ │ │ - strdeq lr, [fp], r8 │ │ │ │ - addeq lr, fp, r0, lsr #28 │ │ │ │ - addeq lr, fp, r8, ror lr │ │ │ │ + addeq lr, fp, r6, ror #29 │ │ │ │ + addeq lr, fp, lr, lsr pc │ │ │ │ + addeq lr, fp, lr, asr #29 │ │ │ │ + addeq lr, fp, r6, lsr #30 │ │ │ │ + addeq lr, fp, r4, lsr #29 │ │ │ │ + strdeq lr, [fp], ip │ │ │ │ + addeq lr, fp, r4, lsr #28 │ │ │ │ + addeq lr, fp, ip, ror lr │ │ │ │ @ instruction: 0xf8df4683 │ │ │ │ @ instruction: 0xf64006b0 │ │ │ │ ldrbtmi r6, [r8], #-261 @ 0xfffffefb │ │ │ │ @ instruction: 0xf780300c │ │ │ │ @ instruction: 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│ │ │ - addeq lr, fp, r4, lsr #18 │ │ │ │ - addeq lr, fp, ip, ror r9 │ │ │ │ - addeq lr, fp, sl, asr #17 │ │ │ │ - addeq lr, fp, r2, lsr #18 │ │ │ │ - addeq lr, fp, r0, lsr #17 │ │ │ │ - strdeq lr, [fp], r8 │ │ │ │ - addeq lr, fp, r6, ror r8 │ │ │ │ + ldrdeq lr, [fp], r2 │ │ │ │ + addeq lr, fp, r8, lsr #28 │ │ │ │ + umulleq lr, fp, ip, ip │ │ │ │ + strdeq lr, [fp], r2 │ │ │ │ + addeq lr, fp, r2, ror ip │ │ │ │ + addeq lr, fp, r8, asr #25 │ │ │ │ + addeq lr, fp, r0, asr fp │ │ │ │ + addeq lr, fp, r6, lsr #23 │ │ │ │ + addeq lr, fp, r0, asr #21 │ │ │ │ + addeq lr, fp, r8, lsl fp │ │ │ │ + addeq lr, fp, ip, lsl #21 │ │ │ │ + addeq lr, fp, r4, ror #21 │ │ │ │ + ldrdeq lr, [fp], lr @ │ │ │ │ + addeq lr, fp, r6, lsr sl │ │ │ │ + addeq lr, fp, r2, asr #19 │ │ │ │ + addeq lr, fp, sl, lsl sl │ │ │ │ + addeq lr, fp, ip, ror #18 │ │ │ │ + addeq lr, fp, r4, asr #19 │ │ │ │ + addeq lr, fp, r8, lsr #18 │ │ │ │ + addeq lr, fp, r0, lsl #19 │ │ │ │ addeq lr, fp, lr, asr #17 │ │ │ │ - addeq lr, fp, lr, asr r8 │ │ │ │ - @ instruction: 0x008be8b6 │ │ │ │ - addeq lr, fp, r4, lsr #16 │ │ │ │ - addeq lr, fp, ip, ror r8 │ │ │ │ - addeq lr, fp, r4, lsr #15 │ │ │ │ + addeq lr, fp, r6, lsr #18 │ │ │ │ + addeq lr, fp, r4, lsr #17 │ │ │ │ strdeq lr, [fp], ip │ │ │ │ - addeq lr, fp, r0, asr #14 │ │ │ │ - umulleq lr, fp, r8, r7 │ │ │ │ + addeq lr, fp, sl, ror r8 │ │ │ │ + ldrdeq lr, [fp], r2 │ │ │ │ + addeq lr, fp, r2, ror #16 │ │ │ │ + @ instruction: 0x008be8ba │ │ │ │ + addeq lr, fp, r8, lsr #16 │ │ │ │ + addeq lr, fp, r0, lsl #17 │ │ │ │ + addeq lr, fp, r8, lsr #15 │ │ │ │ + addeq lr, fp, r0, lsl #16 │ │ │ │ + addeq lr, fp, r4, asr #14 │ │ │ │ + umulleq lr, fp, ip, r7 │ │ │ │ ldrtmi r9, [r0], -sp, lsl #22 │ │ │ │ bvc 118f48 │ │ │ │ rscsvs pc, r0, #1325400064 @ 0x4f000000 │ │ │ │ ldmdavs fp, {r0, r1, r2, r3, r4, r8, fp, ip, pc} │ │ │ │ movwcs r9, #768 @ 0x300 │ │ │ │ @ instruction: 0xf4faf16c │ │ │ │ suble r2, r6, r1, lsl #16 │ │ │ │ @@ -138374,44 +138374,44 @@ │ │ │ │ @ instruction: 0xf6404822 │ │ │ │ ldrbtmi r6, [r8], #-468 @ 0xfffffe2c │ │ │ │ @ instruction: 0xf780300c │ │ │ │ stmdami r0!, {r0, r1, r2, r3, r5, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ blx feb5c88e │ │ │ │ blt fe9dca8c │ │ │ │ - addeq lr, fp, r8, ror r6 │ │ │ │ - ldrdeq lr, [fp], r0 │ │ │ │ - addeq lr, fp, sl, asr r6 │ │ │ │ - @ instruction: 0x008be6b2 │ │ │ │ - addeq lr, fp, r6, lsr #12 │ │ │ │ - addeq lr, fp, lr, ror r6 │ │ │ │ - addeq lr, fp, r8, lsl #12 │ │ │ │ - addeq lr, fp, r0, ror #12 │ │ │ │ - ldrdeq lr, [fp], r8 │ │ │ │ - addeq lr, fp, r0, lsr r6 │ │ │ │ - addeq lr, fp, r8, lsr #11 │ │ │ │ - addeq lr, fp, r0, lsl #12 │ │ │ │ - addeq lr, fp, sl, lsl #11 │ │ │ │ - addeq lr, fp, r2, ror #11 │ │ │ │ - addeq lr, fp, lr, ror #10 │ │ │ │ - addeq lr, fp, r6, asr #11 │ │ │ │ - addeq lr, fp, r2, asr r5 │ │ │ │ - addeq lr, fp, sl, lsr #11 │ │ │ │ - addeq lr, fp, r4, lsr #10 │ │ │ │ - addeq lr, fp, ip, ror r5 │ │ │ │ - addeq lr, fp, r8, ror #9 │ │ │ │ - addeq lr, fp, r0, asr #10 │ │ │ │ - @ instruction: 0x008be4be │ │ │ │ - addeq lr, fp, r6, lsl r5 │ │ │ │ - umulleq lr, fp, r4, r4 │ │ │ │ + addeq lr, fp, ip, ror r6 │ │ │ │ + ldrdeq lr, [fp], r4 │ │ │ │ + addeq lr, fp, lr, asr r6 │ │ │ │ + @ instruction: 0x008be6b6 │ │ │ │ + addeq lr, fp, sl, lsr #12 │ │ │ │ + addeq lr, fp, r2, lsl #13 │ │ │ │ + addeq lr, fp, ip, lsl #12 │ │ │ │ + addeq lr, fp, r4, ror #12 │ │ │ │ + ldrdeq lr, [fp], ip │ │ │ │ + addeq lr, fp, r4, lsr r6 │ │ │ │ + addeq lr, fp, ip, lsr #11 │ │ │ │ + addeq lr, fp, r4, lsl #12 │ │ │ │ + addeq lr, fp, lr, lsl #11 │ │ │ │ + addeq lr, fp, r6, ror #11 │ │ │ │ + addeq lr, fp, r2, ror r5 │ │ │ │ + addeq lr, fp, sl, asr #11 │ │ │ │ + addeq lr, fp, r6, asr r5 │ │ │ │ + addeq lr, fp, lr, lsr #11 │ │ │ │ + addeq lr, fp, r8, lsr #10 │ │ │ │ + addeq lr, fp, r0, lsl #11 │ │ │ │ addeq lr, fp, ip, ror #9 │ │ │ │ - addeq lr, fp, ip, asr #8 │ │ │ │ - addeq lr, fp, r4, lsr #9 │ │ │ │ - addeq lr, fp, lr, lsr #8 │ │ │ │ - addeq lr, fp, r6, lsl #9 │ │ │ │ + addeq lr, fp, r4, asr #10 │ │ │ │ + addeq lr, fp, r2, asr #9 │ │ │ │ + addeq lr, fp, sl, lsl r5 │ │ │ │ + umulleq lr, fp, r8, r4 │ │ │ │ + strdeq lr, [fp], r0 │ │ │ │ + addeq lr, fp, r0, asr r4 │ │ │ │ + addeq lr, fp, r8, lsr #9 │ │ │ │ + addeq lr, fp, r2, lsr r4 │ │ │ │ + addeq lr, fp, sl, lsl #9 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ strdlt r4, [lr], sl │ │ │ │ @ instruction: 0x46074bfa │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -138660,72 +138660,72 @@ │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00e33333 │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ addseq pc, r8, ip, lsr #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, fp, r6, lsr #7 │ │ │ │ + addeq lr, fp, sl, lsr #7 │ │ │ │ @ instruction: 0xffff5291 │ │ │ │ - addeq lr, fp, r2, ror r9 │ │ │ │ - addeq lr, fp, r6, lsr #19 │ │ │ │ + addeq lr, fp, r6, ror r9 │ │ │ │ + addeq lr, fp, sl, lsr #19 │ │ │ │ @ instruction: 0xffff5267 │ │ │ │ - ldrdeq lr, [fp], ip │ │ │ │ - umulleq lr, fp, r4, r9 │ │ │ │ - addeq lr, fp, r6, lsl r3 │ │ │ │ - addeq lr, fp, lr, ror #6 │ │ │ │ + addeq lr, fp, r0, ror #19 │ │ │ │ + umulleq lr, fp, r8, r9 │ │ │ │ + addeq lr, fp, sl, lsl r3 │ │ │ │ + addeq lr, fp, r2, ror r3 │ │ │ │ addseq pc, r8, r4, lsr #11 │ │ │ │ - addeq lr, fp, r0, ror #5 │ │ │ │ - addeq lr, fp, r8, lsr r3 │ │ │ │ + addeq lr, fp, r4, ror #5 │ │ │ │ + addeq lr, fp, ip, lsr r3 │ │ │ │ @ instruction: 0xffff7d51 │ │ │ │ - ldrdeq lr, [fp], r2 │ │ │ │ - addeq lr, fp, sl, ror r9 │ │ │ │ + ldrdeq lr, [fp], r6 │ │ │ │ + addeq lr, fp, lr, ror r9 │ │ │ │ @ instruction: 0xffff73a5 │ │ │ │ andeq r3, r0, r5, ror pc │ │ │ │ - addeq lr, fp, r6, lsr #18 │ │ │ │ + addeq lr, fp, sl, lsr #18 │ │ │ │ @ instruction: 0xffffef83 │ │ │ │ - addeq lr, fp, r8, ror r5 │ │ │ │ + addeq lr, fp, ip, ror r5 │ │ │ │ @ instruction: 0xffffeff5 │ │ │ │ - addeq lr, fp, lr, asr #3 │ │ │ │ - addeq lr, fp, r6, lsr #4 │ │ │ │ - @ instruction: 0x008be1b4 │ │ │ │ - addeq lr, fp, ip, lsl #4 │ │ │ │ + ldrdeq lr, [fp], r2 │ │ │ │ + addeq lr, fp, sl, lsr #4 │ │ │ │ + @ instruction: 0x008be1b8 │ │ │ │ + addeq lr, fp, r0, lsl r2 │ │ │ │ andeq r2, r0, r1, ror #4 │ │ │ │ strdeq r1, [r0], -fp │ │ │ │ @ instruction: 0xffffb665 │ │ │ │ - addeq lr, fp, r2, ror r1 │ │ │ │ - addeq lr, fp, sl, asr #3 │ │ │ │ - addeq lr, fp, r8, asr r1 │ │ │ │ - @ instruction: 0x008be1b0 │ │ │ │ + addeq lr, fp, r6, ror r1 │ │ │ │ + addeq lr, fp, lr, asr #3 │ │ │ │ + addeq lr, fp, ip, asr r1 │ │ │ │ + @ instruction: 0x008be1b4 │ │ │ │ @ instruction: 0xffffbceb │ │ │ │ - addeq lr, fp, ip, lsr #2 │ │ │ │ - addeq lr, fp, r4, lsl #3 │ │ │ │ + addeq lr, fp, r0, lsr r1 │ │ │ │ + addeq lr, fp, r8, lsl #3 │ │ │ │ @ instruction: 0xffff6c87 │ │ │ │ - addeq lr, fp, r0, lsl #2 │ │ │ │ - addeq lr, fp, r8, asr r1 │ │ │ │ - addeq lr, fp, r6, ror #1 │ │ │ │ - addeq lr, fp, ip, lsr r1 │ │ │ │ + addeq lr, fp, r4, lsl #2 │ │ │ │ + addeq lr, fp, ip, asr r1 │ │ │ │ + addeq lr, fp, sl, ror #1 │ │ │ │ + addeq lr, fp, r0, asr #2 │ │ │ │ @ instruction: 0xffffba3b │ │ │ │ - strheq lr, [fp], r4 │ │ │ │ - addeq lr, fp, ip, lsl #2 │ │ │ │ + strheq lr, [fp], r8 │ │ │ │ + addeq lr, fp, r0, lsl r1 │ │ │ │ @ instruction: 0xffff79f7 │ │ │ │ - addeq lr, fp, r8, lsl #1 │ │ │ │ - addeq lr, fp, r0, ror #1 │ │ │ │ + addeq lr, fp, ip, lsl #1 │ │ │ │ + addeq lr, fp, r4, ror #1 │ │ │ │ @ instruction: 0xffff9713 │ │ │ │ - addeq lr, fp, ip, asr r0 │ │ │ │ - strheq lr, [fp], r4 │ │ │ │ + addeq lr, fp, r0, rrx │ │ │ │ + strheq lr, [fp], r8 │ │ │ │ @ instruction: 0xffff78f3 │ │ │ │ - addeq lr, fp, r0, lsr r0 │ │ │ │ - addeq lr, fp, r8, lsl #1 │ │ │ │ + addeq lr, fp, r4, lsr r0 │ │ │ │ + addeq lr, fp, ip, lsl #1 │ │ │ │ @ instruction: 0xffffb377 │ │ │ │ - addeq lr, fp, r0 │ │ │ │ - addeq lr, fp, r8, asr r0 │ │ │ │ + addeq lr, fp, r4 │ │ │ │ + addeq lr, fp, ip, asr r0 │ │ │ │ @ instruction: 0xffffb403 │ │ │ │ - ldrdeq sp, [fp], r2 │ │ │ │ - addeq lr, fp, sl, lsr #32 │ │ │ │ + ldrdeq sp, [fp], r6 │ │ │ │ + addeq lr, fp, lr, lsr #32 │ │ │ │ ldmdacs ip!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ stmdbls ip, {r3, r4, r5, r9, sl, lr} │ │ │ │ @ instruction: 0xf160447a │ │ │ │ strmi pc, [r4], -r7, lsl #11 │ │ │ │ andle r2, lr, r1, lsl #16 │ │ │ │ stmdaeq ip!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ teqpvs r3, r1, asr #12 @ p-variant is OBSOLETE │ │ │ │ @@ -139245,136 +139245,136 @@ │ │ │ │ andeq r0, r0, r0 │ │ │ │ bicmi ip, sp, r5, ror #26 │ │ │ │ ... │ │ │ │ sbcmi r8, r3, r0, lsl #16 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ @ instruction: 0xffffb759 │ │ │ │ - umulleq sp, fp, r8, lr │ │ │ │ - addeq sp, fp, lr, ror #29 │ │ │ │ + umulleq sp, fp, ip, lr │ │ │ │ + strdeq sp, [fp], r2 │ │ │ │ @ instruction: 0xffff75fb │ │ │ │ - addeq sp, fp, r6, ror #28 │ │ │ │ - @ instruction: 0x008bdebc │ │ │ │ + addeq sp, fp, sl, ror #28 │ │ │ │ + addeq sp, fp, r0, asr #29 │ │ │ │ @ instruction: 0xffffbc21 │ │ │ │ - addeq sp, fp, r4, lsr lr │ │ │ │ - addeq sp, fp, sl, lsl #29 │ │ │ │ + addeq sp, fp, r8, lsr lr │ │ │ │ + addeq sp, fp, lr, lsl #29 │ │ │ │ @ instruction: 0xffff7263 │ │ │ │ - addeq sp, fp, r2, lsl #28 │ │ │ │ - addeq sp, fp, r8, asr lr │ │ │ │ + addeq sp, fp, r6, lsl #28 │ │ │ │ + addeq sp, fp, ip, asr lr │ │ │ │ andeq r2, r0, r9, asr #5 │ │ │ │ - ldrdeq sp, [fp], r0 │ │ │ │ - addeq sp, fp, r6, lsr #28 │ │ │ │ + ldrdeq sp, [fp], r4 │ │ │ │ + addeq sp, fp, sl, lsr #28 │ │ │ │ @ instruction: 0xffffec2d │ │ │ │ - umulleq sp, fp, r6, sp │ │ │ │ - addeq sp, fp, ip, ror #27 │ │ │ │ + umulleq sp, fp, sl, sp │ │ │ │ + strdeq sp, [fp], r0 │ │ │ │ @ instruction: 0xffff6ea1 │ │ │ │ - addeq sp, fp, r4, ror #26 │ │ │ │ - @ instruction: 0x008bddba │ │ │ │ + addeq sp, fp, r8, ror #26 │ │ │ │ + @ instruction: 0x008bddbe │ │ │ │ @ instruction: 0xffff85c5 │ │ │ │ - addeq sp, fp, sl, lsr #26 │ │ │ │ - addeq sp, fp, r0, lsl #27 │ │ │ │ + addeq sp, fp, lr, lsr #26 │ │ │ │ + addeq sp, fp, r4, lsl #27 │ │ │ │ @ instruction: 0xffff6cb1 │ │ │ │ - strdeq sp, [fp], r8 │ │ │ │ - addeq sp, fp, lr, asr #26 │ │ │ │ + strdeq sp, [fp], ip │ │ │ │ + addeq sp, fp, r2, asr sp │ │ │ │ @ instruction: 0xffffe1e9 │ │ │ │ @ instruction: 0xffffe169 │ │ │ │ - @ instruction: 0x008bdcb8 │ │ │ │ - addeq sp, fp, lr, lsl #26 │ │ │ │ + @ instruction: 0x008bdcbc │ │ │ │ + addeq sp, fp, r2, lsl sp │ │ │ │ @ instruction: 0xffff9aa7 │ │ │ │ - addeq sp, fp, r6, lsl #25 │ │ │ │ - ldrdeq sp, [fp], ip │ │ │ │ + addeq sp, fp, sl, lsl #25 │ │ │ │ + addeq sp, fp, r0, ror #25 │ │ │ │ @ instruction: 0xffffe96d │ │ │ │ - addeq sp, fp, r4, asr ip │ │ │ │ - addeq sp, fp, sl, lsr #25 │ │ │ │ + addeq sp, fp, r8, asr ip │ │ │ │ + addeq sp, fp, lr, lsr #25 │ │ │ │ @ instruction: 0xffff54fb │ │ │ │ - addeq sp, fp, r2, lsr #24 │ │ │ │ - addeq sp, fp, r8, ror ip │ │ │ │ + addeq sp, fp, r6, lsr #24 │ │ │ │ + addeq sp, fp, ip, ror ip │ │ │ │ @ instruction: 0xffff5479 │ │ │ │ - strdeq sp, [fp], r0 │ │ │ │ - addeq sp, fp, r6, asr #24 │ │ │ │ - addeq lr, fp, r4, lsl #20 │ │ │ │ - addeq sp, fp, lr, lsr pc │ │ │ │ + strdeq sp, [fp], r4 │ │ │ │ + addeq sp, fp, sl, asr #24 │ │ │ │ + addeq lr, fp, r8, lsl #20 │ │ │ │ + addeq sp, fp, r2, asr #30 │ │ │ │ @ instruction: 0xffffa771 │ │ │ │ - ldrdeq sp, [fp], r4 │ │ │ │ + ldrdeq sp, [fp], r8 │ │ │ │ @ instruction: 0xffff9629 │ │ │ │ - addeq lr, fp, r4, asr #5 │ │ │ │ - strdeq lr, [fp], lr @ │ │ │ │ - addeq sp, fp, r6, asr fp │ │ │ │ - addeq sp, fp, ip, lsr #23 │ │ │ │ - addeq sp, fp, r8, lsr fp │ │ │ │ - addeq sp, fp, lr, lsl #23 │ │ │ │ + addeq lr, fp, r8, asr #5 │ │ │ │ + addeq lr, fp, r2, lsl #6 │ │ │ │ + addeq sp, fp, sl, asr fp │ │ │ │ + @ instruction: 0x008bdbb0 │ │ │ │ + addeq sp, fp, ip, lsr fp │ │ │ │ + umulleq sp, fp, r2, fp │ │ │ │ @ instruction: 0xffff4b6f │ │ │ │ - addeq sp, fp, r6, lsl #22 │ │ │ │ - addeq sp, fp, ip, asr fp │ │ │ │ - addeq sp, fp, r6, ror #21 │ │ │ │ - addeq sp, fp, sl, lsr fp │ │ │ │ - addeq lr, fp, r4, asr r2 │ │ │ │ - addeq lr, fp, r2, lsl #5 │ │ │ │ - addeq sp, fp, r0, lsr #21 │ │ │ │ - strdeq sp, [fp], r6 │ │ │ │ - addeq lr, fp, r8, ror #4 │ │ │ │ - umulleq lr, fp, r6, r2 │ │ │ │ - addeq sp, fp, ip, asr sl │ │ │ │ - @ instruction: 0x008bdab2 │ │ │ │ - addeq lr, fp, r8, ror r2 │ │ │ │ + addeq sp, fp, sl, lsl #22 │ │ │ │ + addeq sp, fp, r0, ror #22 │ │ │ │ + addeq sp, fp, sl, ror #21 │ │ │ │ + addeq sp, fp, lr, lsr fp │ │ │ │ + addeq lr, fp, r8, asr r2 │ │ │ │ + addeq lr, fp, r6, lsl #5 │ │ │ │ + addeq sp, fp, r4, lsr #21 │ │ │ │ + strdeq sp, [fp], sl │ │ │ │ + addeq lr, fp, ip, ror #4 │ │ │ │ + umulleq lr, fp, sl, r2 │ │ │ │ + addeq sp, fp, r0, ror #20 │ │ │ │ + @ instruction: 0x008bdab6 │ │ │ │ + addeq lr, fp, ip, ror r2 │ │ │ │ + @ instruction: 0x008be2b6 │ │ │ │ + addeq sp, fp, ip, lsl sl │ │ │ │ + addeq sp, fp, r2, ror sl │ │ │ │ + umulleq lr, fp, sl, r2 │ │ │ │ + ldrdeq lr, [fp], r4 │ │ │ │ + addeq sp, fp, lr, asr #19 │ │ │ │ + addeq sp, fp, r4, lsr #20 │ │ │ │ @ instruction: 0x008be2b2 │ │ │ │ - addeq sp, fp, r8, lsl sl │ │ │ │ - addeq sp, fp, lr, ror #20 │ │ │ │ - umulleq lr, fp, r6, r2 │ │ │ │ - ldrdeq lr, [fp], r0 │ │ │ │ - addeq sp, fp, sl, asr #19 │ │ │ │ - addeq sp, fp, r0, lsr #20 │ │ │ │ - addeq lr, fp, lr, lsr #5 │ │ │ │ + strdeq lr, [fp], r8 │ │ │ │ + addeq sp, fp, sl, lsl #19 │ │ │ │ + addeq sp, fp, r0, ror #19 │ │ │ │ + ldrdeq lr, [fp], lr @ │ │ │ │ + addeq lr, fp, r8, lsl r3 │ │ │ │ + addeq sp, fp, r6, asr #18 │ │ │ │ + umulleq sp, fp, ip, r9 │ │ │ │ + addeq lr, fp, r0, lsl #6 │ │ │ │ + addeq lr, fp, r6, asr #6 │ │ │ │ + addeq sp, fp, r6, lsl #18 │ │ │ │ + addeq sp, fp, lr, asr r9 │ │ │ │ + addeq lr, fp, r6, lsr r3 │ │ │ │ + addeq lr, fp, r4, ror r3 │ │ │ │ + @ instruction: 0x008bd8bc │ │ │ │ + addeq sp, fp, r4, lsl r9 │ │ │ │ + addeq lr, fp, lr, asr r3 │ │ │ │ + addeq lr, fp, ip, lsl #7 │ │ │ │ + addeq sp, fp, r0, lsl #17 │ │ │ │ + ldrdeq sp, [fp], r8 │ │ │ │ + addeq lr, fp, sl, ror r3 │ │ │ │ + @ instruction: 0x008be3bc │ │ │ │ + addeq sp, fp, r4, asr #16 │ │ │ │ + umulleq sp, fp, ip, r8 │ │ │ │ strdeq lr, [fp], r4 │ │ │ │ - addeq sp, fp, r6, lsl #19 │ │ │ │ - ldrdeq sp, [fp], ip │ │ │ │ - ldrdeq lr, [fp], sl │ │ │ │ - addeq lr, fp, r4, lsl r3 │ │ │ │ - addeq sp, fp, r2, asr #18 │ │ │ │ - umulleq sp, fp, r8, r9 │ │ │ │ - strdeq lr, [fp], ip │ │ │ │ - addeq lr, fp, r2, asr #6 │ │ │ │ - addeq sp, fp, r2, lsl #18 │ │ │ │ - addeq sp, fp, sl, asr r9 │ │ │ │ - addeq lr, fp, r2, lsr r3 │ │ │ │ - addeq lr, fp, r0, ror r3 │ │ │ │ - @ instruction: 0x008bd8b8 │ │ │ │ - addeq sp, fp, r0, lsl r9 │ │ │ │ - addeq lr, fp, sl, asr r3 │ │ │ │ - addeq lr, fp, r8, lsl #7 │ │ │ │ - addeq sp, fp, ip, ror r8 │ │ │ │ + umulleq lr, fp, lr, r3 │ │ │ │ + strdeq sp, [fp], lr │ │ │ │ + addeq sp, fp, r6, asr r8 │ │ │ │ + ldrdeq lr, [fp], ip │ │ │ │ + addeq lr, fp, lr, lsl #8 │ │ │ │ + addeq sp, fp, r2, asr #15 │ │ │ │ + addeq sp, fp, sl, lsl r8 │ │ │ │ + addeq lr, fp, lr, ror #7 │ │ │ │ + addeq lr, fp, r4, ror #8 │ │ │ │ + addeq sp, fp, ip, ror r7 │ │ │ │ ldrdeq sp, [fp], r4 │ │ │ │ - addeq lr, fp, r6, ror r3 │ │ │ │ - @ instruction: 0x008be3b8 │ │ │ │ - addeq sp, fp, r0, asr #16 │ │ │ │ - umulleq sp, fp, r8, r8 │ │ │ │ - strdeq lr, [fp], r0 │ │ │ │ - umulleq lr, fp, sl, r3 │ │ │ │ - strdeq sp, [fp], sl │ │ │ │ - addeq sp, fp, r2, asr r8 │ │ │ │ - ldrdeq lr, [fp], r8 │ │ │ │ - addeq lr, fp, sl, lsl #8 │ │ │ │ - @ instruction: 0x008bd7be │ │ │ │ - addeq sp, fp, r6, lsl r8 │ │ │ │ - addeq lr, fp, sl, ror #7 │ │ │ │ - addeq lr, fp, r0, ror #8 │ │ │ │ - addeq sp, fp, r8, ror r7 │ │ │ │ - ldrdeq sp, [fp], r0 │ │ │ │ - addeq lr, fp, ip, asr #8 │ │ │ │ - addeq ip, fp, r2, asr sl │ │ │ │ - addeq sp, fp, r2, lsr r7 │ │ │ │ - addeq sp, fp, sl, lsl #15 │ │ │ │ - addeq lr, fp, r8, lsr #8 │ │ │ │ - addeq ip, fp, sl, ror #20 │ │ │ │ - addeq sp, fp, sl, ror #13 │ │ │ │ - addeq sp, fp, r2, asr #14 │ │ │ │ - addeq lr, fp, ip, lsl #8 │ │ │ │ - addeq lr, fp, r2, ror #8 │ │ │ │ - addeq sp, fp, ip, lsr #13 │ │ │ │ - addeq sp, fp, r4, lsl #14 │ │ │ │ + addeq lr, fp, r0, asr r4 │ │ │ │ + addeq ip, fp, r6, asr sl │ │ │ │ + addeq sp, fp, r6, lsr r7 │ │ │ │ + addeq sp, fp, lr, lsl #15 │ │ │ │ + addeq lr, fp, ip, lsr #8 │ │ │ │ + addeq ip, fp, lr, ror #20 │ │ │ │ + addeq sp, fp, lr, ror #13 │ │ │ │ + addeq sp, fp, r6, asr #14 │ │ │ │ + addeq lr, fp, r0, lsl r4 │ │ │ │ + addeq lr, fp, r6, ror #8 │ │ │ │ + @ instruction: 0x008bd6b0 │ │ │ │ + addeq sp, fp, r8, lsl #14 │ │ │ │ @ instruction: 0xf1054afa │ │ │ │ ldmibmi sl!, {r4, r6, r7, r8, r9}^ │ │ │ │ streq lr, [r0], -sp, asr #19 │ │ │ │ ldrbtmi r4, [r9], #-1146 @ 0xfffffb86 │ │ │ │ stmib sp, {r3, r4, r5, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf1796602 │ │ │ │ strmi pc, [r4], -r7, asr #6 │ │ │ │ @@ -139617,79 +139617,79 @@ │ │ │ │ strtmi r4, [r1], -r7, asr #16 │ │ │ │ @ instruction: 0xf77f4478 │ │ │ │ @ instruction: 0xf7fef9f5 │ │ │ │ svclt 0x0000bed5 │ │ │ │ ... │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ - addeq lr, fp, r0, asr #4 │ │ │ │ - addeq lr, fp, sl, lsl #5 │ │ │ │ - addeq sp, fp, r2, ror #8 │ │ │ │ - @ instruction: 0x008bd4ba │ │ │ │ - addeq lr, fp, r2, ror r2 │ │ │ │ - addeq lr, fp, r4, lsr #5 │ │ │ │ - addeq sp, fp, r2, lsr #8 │ │ │ │ - addeq sp, fp, sl, ror r4 │ │ │ │ - umulleq lr, fp, r4, r2 │ │ │ │ - ldrdeq lr, [fp], r2 │ │ │ │ - addeq sp, fp, r6, ror #7 │ │ │ │ - addeq sp, fp, lr, lsr r4 │ │ │ │ - @ instruction: 0x008be2bc │ │ │ │ - addeq lr, fp, r2, lsl #6 │ │ │ │ - addeq sp, fp, sl, lsr #7 │ │ │ │ - addeq sp, fp, r2, lsl #8 │ │ │ │ - addeq lr, fp, ip, ror #5 │ │ │ │ - addeq lr, fp, r6, lsl r3 │ │ │ │ - addeq sp, fp, lr, ror #6 │ │ │ │ - addeq sp, fp, r6, asr #7 │ │ │ │ - addeq lr, fp, r4, lsl #6 │ │ │ │ - addeq lr, fp, r6, asr r3 │ │ │ │ - addeq sp, fp, r2, lsr r3 │ │ │ │ - addeq sp, fp, sl, lsl #7 │ │ │ │ - addeq lr, fp, r0, asr #6 │ │ │ │ - addeq lr, fp, r6, lsl #7 │ │ │ │ - strdeq sp, [fp], r6 │ │ │ │ - addeq sp, fp, lr, asr #6 │ │ │ │ - addeq lr, fp, r2, ror r3 │ │ │ │ - addeq lr, fp, r8, asr #7 │ │ │ │ - @ instruction: 0x008bd2b0 │ │ │ │ - addeq sp, fp, r8, lsl #6 │ │ │ │ - addeq lr, fp, lr, lsr #7 │ │ │ │ - ldrdeq lr, [fp], ip │ │ │ │ - addeq sp, fp, r4, ror r2 │ │ │ │ - addeq sp, fp, ip, asr #5 │ │ │ │ - addeq lr, fp, r6, asr #7 │ │ │ │ - addeq lr, fp, r4, lsl #8 │ │ │ │ - addeq sp, fp, r8, lsr r2 │ │ │ │ - umulleq sp, fp, r0, r2 │ │ │ │ - strdeq lr, [fp], r2 │ │ │ │ - addeq lr, fp, r4, lsr #8 │ │ │ │ - strdeq sp, [fp], ip │ │ │ │ - addeq sp, fp, r4, asr r2 │ │ │ │ - addeq lr, fp, ip, lsl #8 │ │ │ │ - addeq lr, fp, r2, asr #8 │ │ │ │ - @ instruction: 0x008bd1bc │ │ │ │ - addeq sp, fp, r4, lsl r2 │ │ │ │ - addeq lr, fp, r2, lsr r4 │ │ │ │ - addeq lr, fp, r0, lsl #9 │ │ │ │ - addeq sp, fp, r0, lsl #3 │ │ │ │ - ldrdeq sp, [fp], r8 │ │ │ │ + addeq lr, fp, r4, asr #4 │ │ │ │ + addeq lr, fp, lr, lsl #5 │ │ │ │ + addeq sp, fp, r6, ror #8 │ │ │ │ + @ instruction: 0x008bd4be │ │ │ │ + addeq lr, fp, r6, ror r2 │ │ │ │ + addeq lr, fp, r8, lsr #5 │ │ │ │ + addeq sp, fp, r6, lsr #8 │ │ │ │ + addeq sp, fp, lr, ror r4 │ │ │ │ + umulleq lr, fp, r8, r2 │ │ │ │ + ldrdeq lr, [fp], r6 │ │ │ │ + addeq sp, fp, sl, ror #7 │ │ │ │ + addeq sp, fp, r2, asr #8 │ │ │ │ + addeq lr, fp, r0, asr #5 │ │ │ │ + addeq lr, fp, r6, lsl #6 │ │ │ │ + addeq sp, fp, lr, lsr #7 │ │ │ │ + addeq sp, fp, r6, lsl #8 │ │ │ │ + strdeq lr, [fp], r0 │ │ │ │ + addeq lr, fp, sl, lsl r3 │ │ │ │ + addeq sp, fp, r2, ror r3 │ │ │ │ + addeq sp, fp, sl, asr #7 │ │ │ │ + addeq lr, fp, r8, lsl #6 │ │ │ │ + addeq lr, fp, sl, asr r3 │ │ │ │ + addeq sp, fp, r6, lsr r3 │ │ │ │ + addeq sp, fp, lr, lsl #7 │ │ │ │ + addeq lr, fp, r4, asr #6 │ │ │ │ + addeq lr, fp, sl, lsl #7 │ │ │ │ + strdeq sp, [fp], sl │ │ │ │ + addeq sp, fp, r2, asr r3 │ │ │ │ + addeq lr, fp, r6, ror r3 │ │ │ │ + addeq lr, fp, ip, asr #7 │ │ │ │ + @ instruction: 0x008bd2b4 │ │ │ │ + addeq sp, fp, ip, lsl #6 │ │ │ │ + @ instruction: 0x008be3b2 │ │ │ │ + addeq lr, fp, r0, ror #7 │ │ │ │ + addeq sp, fp, r8, ror r2 │ │ │ │ + ldrdeq sp, [fp], r0 │ │ │ │ + addeq lr, fp, sl, asr #7 │ │ │ │ + addeq lr, fp, r8, lsl #8 │ │ │ │ + addeq sp, fp, ip, lsr r2 │ │ │ │ + umulleq sp, fp, r4, r2 │ │ │ │ + strdeq lr, [fp], r6 │ │ │ │ + addeq lr, fp, r8, lsr #8 │ │ │ │ + addeq sp, fp, r0, lsl #4 │ │ │ │ + addeq sp, fp, r8, asr r2 │ │ │ │ + addeq lr, fp, r0, lsl r4 │ │ │ │ + addeq lr, fp, r6, asr #8 │ │ │ │ + addeq sp, fp, r0, asr #3 │ │ │ │ + addeq sp, fp, r8, lsl r2 │ │ │ │ + addeq lr, fp, r6, lsr r4 │ │ │ │ + addeq lr, fp, r4, lsl #9 │ │ │ │ + addeq sp, fp, r4, lsl #3 │ │ │ │ + ldrdeq sp, [fp], ip │ │ │ │ @ instruction: 0xffffadd9 │ │ │ │ - addeq lr, fp, r8, ror #8 │ │ │ │ - addeq sp, fp, lr, asr #11 │ │ │ │ - addeq sp, fp, lr, lsr r1 │ │ │ │ - umulleq sp, fp, r6, r1 │ │ │ │ - addeq lr, fp, r0, asr r4 │ │ │ │ - @ instruction: 0x008bd5be │ │ │ │ - addeq sp, fp, r2, lsl #2 │ │ │ │ - addeq sp, fp, sl, asr r1 │ │ │ │ - addeq lr, fp, r2, ror #8 │ │ │ │ - addeq sp, fp, r4, lsr #11 │ │ │ │ - addeq sp, fp, r4, asr #1 │ │ │ │ - addeq sp, fp, ip, lsl r1 │ │ │ │ + addeq lr, fp, ip, ror #8 │ │ │ │ + ldrdeq sp, [fp], r2 │ │ │ │ + addeq sp, fp, r2, asr #2 │ │ │ │ + umulleq sp, fp, sl, r1 │ │ │ │ + addeq lr, fp, r4, asr r4 │ │ │ │ + addeq sp, fp, r2, asr #11 │ │ │ │ + addeq sp, fp, r6, lsl #2 │ │ │ │ + addeq sp, fp, lr, asr r1 │ │ │ │ + addeq lr, fp, r6, ror #8 │ │ │ │ + addeq sp, fp, r8, lsr #11 │ │ │ │ + addeq sp, fp, r8, asr #1 │ │ │ │ + addeq sp, fp, r0, lsr #2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febf7118 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7feb082 │ │ │ │ stmdacs r1, {r0, r4, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -139700,16 +139700,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf77f300c │ │ │ │ stmdami r5, {r0, r2, r3, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf948f77f │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq ip, 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0x1f8 │ │ │ │ svclt 0x0000e588 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq ip, fp, sl, lsr #22 │ │ │ │ - addeq ip, fp, r2, lsl #23 │ │ │ │ - addeq ip, fp, r4, lsl #22 │ │ │ │ - addeq ip, fp, ip, asr fp │ │ │ │ - addeq ip, fp, r2, asr #30 │ │ │ │ - addeq ip, fp, r2, lsl #19 │ │ │ │ - ldrdeq ip, [fp], sl │ │ │ │ - @ instruction: 0x008bcdbc │ │ │ │ - addeq ip, fp, r4, lsl r9 │ │ │ │ - addeq ip, fp, ip, ror #18 │ │ │ │ - addeq ip, fp, ip, asr #17 │ │ │ │ - addeq ip, fp, r4, lsr #18 │ │ │ │ - umulleq ip, fp, r4, r8 │ │ │ │ - addeq ip, fp, ip, ror #17 │ │ │ │ - addeq ip, fp, sl, ror r8 │ │ │ │ - ldrdeq ip, [fp], r2 │ │ │ │ - addeq ip, fp, r0, ror #16 │ │ │ │ - @ instruction: 0x008bc8b8 │ │ │ │ - addeq ip, fp, r6, asr #16 │ │ │ │ - umulleq ip, fp, lr, r8 │ │ │ │ + addeq ip, fp, lr, lsr #22 │ │ │ │ + addeq ip, fp, r6, lsl #23 │ │ │ │ + addeq ip, fp, r8, lsl #22 │ │ │ │ + addeq ip, fp, r0, ror #22 │ │ │ │ + addeq ip, fp, r6, asr #30 │ │ │ │ + addeq ip, fp, r6, lsl #19 │ │ │ │ + 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│ - ldrdeq ip, [fp], sl │ │ │ │ - addeq ip, fp, r8, ror #14 │ │ │ │ - addeq ip, fp, r0, asr #15 │ │ │ │ - addeq ip, fp, lr, asr #14 │ │ │ │ - addeq ip, fp, r6, lsr #15 │ │ │ │ - addeq ip, fp, ip, ror #13 │ │ │ │ - addeq ip, fp, r4, asr #14 │ │ │ │ - addeq ip, fp, r2, lsl #14 │ │ │ │ - addeq ip, fp, sl, lsr #13 │ │ │ │ - addeq ip, fp, r2, lsl #14 │ │ │ │ - umulleq ip, fp, r0, r6 │ │ │ │ - addeq ip, fp, r8, ror #13 │ │ │ │ - addeq ip, fp, r6, ror r6 │ │ │ │ - addeq ip, fp, lr, asr #13 │ │ │ │ - addeq ip, fp, r6, asr r6 │ │ │ │ + addeq ip, fp, r6, lsl #15 │ │ │ │ + ldrdeq ip, [fp], lr │ │ │ │ + addeq ip, fp, ip, ror #14 │ │ │ │ + addeq ip, fp, r4, asr #15 │ │ │ │ + addeq ip, fp, r2, asr r7 │ │ │ │ + addeq ip, fp, sl, lsr #15 │ │ │ │ + strdeq ip, [fp], r0 │ │ │ │ + addeq ip, fp, r8, asr #14 │ │ │ │ + addeq ip, fp, r6, lsl #14 │ │ │ │ addeq ip, fp, lr, lsr #13 │ │ │ │ - addeq ip, fp, ip, lsr r6 │ │ │ │ - addeq ip, fp, ip, asr r9 │ │ │ │ - ldrdeq ip, [fp], r0 │ │ │ │ - addeq ip, fp, r8, lsr #12 │ │ │ │ - @ instruction: 0x008bc5b6 │ │ │ │ - addeq ip, fp, lr, lsl #12 │ │ │ │ - umulleq ip, fp, r8, r5 │ │ │ │ - addeq r9, fp, ip, lsl #1 │ │ │ │ - addeq ip, fp, lr, ror r5 │ │ │ │ - addeq ip, fp, r2, lsl #18 │ │ │ │ - addeq ip, fp, lr, lsr r5 │ │ │ │ - umulleq ip, fp, r6, r5 │ │ │ │ - ldrdeq ip, [fp], r8 │ │ │ │ - addeq ip, fp, r0, lsr r5 │ │ │ │ + addeq ip, fp, r6, lsl #14 │ │ │ │ + umulleq ip, fp, r4, r6 │ │ │ │ + addeq ip, fp, ip, ror #13 │ │ │ │ + addeq ip, fp, sl, ror r6 │ │ │ │ + ldrdeq ip, [fp], r2 │ │ │ │ + addeq ip, fp, sl, asr r6 │ │ │ │ + @ instruction: 0x008bc6b2 │ │ │ │ + addeq ip, fp, r0, asr #12 │ │ │ │ + addeq ip, fp, r0, ror #18 │ │ │ │ + ldrdeq ip, [fp], r4 │ │ │ │ + addeq ip, fp, ip, lsr #12 │ │ │ │ + @ instruction: 0x008bc5ba │ │ │ │ + addeq ip, fp, r2, lsl r6 │ │ │ │ + umulleq ip, fp, ip, r5 │ │ │ │ + umulleq r9, fp, r0, r0 │ │ │ │ + addeq ip, fp, r2, lsl #11 │ │ │ │ + addeq ip, fp, r6, lsl #18 │ │ │ │ + addeq ip, fp, r2, asr #10 │ │ │ │ + umulleq ip, fp, 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│ │ │ │ - ldrdeq ip, [fp], r2 │ │ │ │ + ldrdeq ip, [fp], r6 │ │ │ │ addseq sp, r8, ip, ror #11 │ │ │ │ - addeq ip, fp, sl, lsr r2 │ │ │ │ - umulleq ip, fp, r2, r2 │ │ │ │ - addeq ip, fp, r8, ror #3 │ │ │ │ - addeq ip, fp, r0, asr #4 │ │ │ │ + addeq ip, fp, lr, lsr r2 │ │ │ │ + umulleq ip, fp, r6, r2 │ │ │ │ + addeq ip, fp, ip, ror #3 │ │ │ │ + addeq ip, fp, r4, asr #4 │ │ │ │ addseq sp, r8, r6, ror r4 │ │ │ │ - @ instruction: 0x008bc1b2 │ │ │ │ - addeq ip, fp, sl, lsl #4 │ │ │ │ - addeq ip, fp, ip, ror #2 │ │ │ │ - addeq ip, fp, r4, asr #3 │ │ │ │ - addeq ip, fp, lr, lsr r1 │ │ │ │ - umulleq ip, fp, r6, r1 │ │ │ │ - addeq ip, fp, ip, lsl #2 │ │ │ │ - addeq ip, fp, r4, ror #2 │ │ │ │ - umulleq ip, fp, ip, r0 │ │ │ │ - strdeq ip, [fp], r4 │ │ │ │ - addeq ip, fp, r6, asr r0 │ │ │ │ - addeq ip, fp, lr, lsr #1 │ │ │ │ - addeq ip, fp, ip, lsr r0 │ │ │ │ - umulleq ip, fp, r4, r0 │ │ │ │ - addeq ip, fp, lr, lsl r0 │ │ │ │ - addeq sp, fp, lr, ror #7 │ │ │ │ - addeq ip, fp, r0 │ │ │ │ - addeq ip, fp, r4, lsl #7 │ │ │ │ - addeq fp, fp, r4, asr #31 │ │ │ │ - addeq ip, fp, ip, lsl r0 │ │ │ │ + @ instruction: 0x008bc1b6 │ │ │ │ + addeq ip, fp, lr, lsl #4 │ │ │ │ + addeq ip, fp, r0, ror r1 │ │ │ │ + addeq ip, fp, r8, asr #3 │ │ │ │ + addeq ip, fp, r2, asr #2 │ │ │ │ + umulleq ip, fp, sl, r1 │ │ │ │ + addeq ip, fp, r0, lsl r1 │ │ │ │ + addeq ip, fp, r8, ror #2 │ │ │ │ + addeq ip, fp, r0, lsr #1 │ │ │ │ + strdeq ip, [fp], r8 │ │ │ │ + addeq ip, fp, sl, asr r0 │ │ │ │ + strheq ip, [fp], r2 │ │ │ │ + addeq ip, fp, r0, asr #32 │ │ │ │ + umulleq ip, fp, r8, r0 │ │ │ │ + addeq ip, fp, r2, lsr #32 │ │ │ │ + strdeq sp, [fp], r2 │ │ │ │ + addeq ip, fp, r4 │ │ │ │ + addeq ip, fp, r8, lsl #7 │ │ │ │ + addeq fp, fp, r8, asr #31 │ │ │ │ + addeq ip, fp, r0, lsr #32 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ addslt r4, sp, r7, ror #27 │ │ │ │ ldrmi r4, [sl], r7, ror #25 │ │ │ │ movwcs r4, #1149 @ 0x47d │ │ │ │ @@ -140964,39 +140964,39 @@ │ │ │ │ @ instruction: 0x4641481f │ │ │ │ @ instruction: 0xf77d4478 │ │ │ │ str pc, [r2, -r5, ror #30]! │ │ │ │ ldmda sl, {r0, r2, r4, r5, r6, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ addseq sp, r8, r0, asr #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq ip, [fp], lr │ │ │ │ - addeq sp, fp, lr, asr r2 │ │ │ │ - addeq fp, fp, r0, ror #27 │ │ │ │ - addeq fp, fp, r8, lsr lr │ │ │ │ - addeq sp, fp, r6, lsl #4 │ │ │ │ - addeq fp, fp, lr, ror sp │ │ │ │ - ldrdeq fp, [fp], r6 │ │ │ │ - addeq sp, fp, r8, asr r1 │ │ │ │ + addeq ip, fp, r2, lsl #26 │ │ │ │ + addeq sp, fp, r2, ror #4 │ │ │ │ + addeq fp, fp, r4, ror #27 │ │ │ │ + addeq fp, fp, ip, lsr lr │ │ │ │ + addeq sp, fp, sl, lsl #4 │ │ │ │ + addeq fp, fp, r2, lsl #27 │ │ │ │ + ldrdeq fp, [fp], sl │ │ │ │ + addeq sp, fp, ip, asr r1 │ │ │ │ addseq ip, r8, sl, ror #31 │ │ │ │ - addeq fp, fp, r6, lsr #26 │ │ │ │ - addeq fp, fp, lr, ror sp │ │ │ │ - addeq fp, fp, r8, ror #25 │ │ │ │ - addeq fp, fp, r0, asr #26 │ │ │ │ - addeq fp, fp, ip, lsr ip │ │ │ │ - umulleq fp, fp, r4, ip @ │ │ │ │ - addeq fp, fp, r2, lsr #24 │ │ │ │ - addeq fp, fp, sl, ror ip │ │ │ │ - addeq fp, fp, r8, lsl #24 │ │ │ │ - addeq fp, fp, r0, ror #24 │ │ │ │ - addeq fp, fp, lr, ror #23 │ │ │ │ - addeq fp, fp, r6, asr #24 │ │ │ │ - ldrdeq fp, [fp], r4 │ │ │ │ - addeq fp, fp, ip, lsr #24 │ │ │ │ - addeq fp, fp, r4, lsr #23 │ │ │ │ - strdeq fp, [fp], ip │ │ │ │ + addeq fp, fp, sl, lsr #26 │ │ │ │ + addeq fp, fp, r2, lsl #27 │ │ │ │ + addeq fp, fp, ip, ror #25 │ │ │ │ + addeq fp, fp, r4, asr #26 │ │ │ │ + addeq fp, fp, r0, asr #24 │ │ │ │ + umulleq fp, fp, r8, ip @ │ │ │ │ + addeq fp, fp, r6, lsr #24 │ │ │ │ + addeq fp, fp, lr, ror ip │ │ │ │ + addeq fp, fp, ip, lsl #24 │ │ │ │ + addeq fp, fp, r4, ror #24 │ │ │ │ + strdeq fp, [fp], r2 │ │ │ │ + addeq fp, fp, sl, asr #24 │ │ │ │ + ldrdeq fp, [fp], r8 │ │ │ │ + addeq fp, fp, r0, lsr ip │ │ │ │ + addeq fp, fp, r8, lsr #23 │ │ │ │ + addeq fp, fp, r0, lsl #24 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ orreq pc, r8, #204, 16 @ 0xcc0000 │ │ │ │ bmi feff2dec │ │ │ │ ldclmi 6, cr15, [r4, #-692] @ 0xfffffd4c │ │ │ │ blmi fefb2e10 │ │ │ │ @@ -141185,33 +141185,33 @@ │ │ │ │ @ instruction: 0xf8cd447b │ │ │ │ @ instruction: 0xf1729000 │ │ │ │ movwcs pc, #1079 @ 0x437 @ │ │ │ │ smlaldx r6, r5, r3, r0 │ │ │ │ mrc 7, 2, APSR_nzcv, cr12, cr4, {3} │ │ │ │ addseq ip, r8, r0, lsr #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, fp, lr, ror #30 │ │ │ │ - strdeq fp, [fp], sl │ │ │ │ - addeq sp, fp, r4, lsr r0 │ │ │ │ - @ instruction: 0x008bb9b2 │ │ │ │ - addeq fp, fp, sl, lsl #20 │ │ │ │ - addeq ip, fp, ip, lsr #29 │ │ │ │ + addeq ip, fp, r2, ror pc │ │ │ │ + strdeq fp, [fp], lr │ │ │ │ + addeq sp, fp, r8, lsr r0 │ │ │ │ + @ instruction: 0x008bb9b6 │ │ │ │ + addeq fp, fp, lr, lsl #20 │ │ │ │ + @ instruction: 0x008bceb0 │ │ │ │ addseq ip, r8, r6, lsr #24 │ │ │ │ + addeq ip, fp, lr, lsl lr │ │ │ │ + addeq fp, fp, r6, asr #18 │ │ │ │ + umulleq fp, fp, lr, r9 @ │ │ │ │ + addeq ip, fp, sl, asr #14 │ │ │ │ + umulleq ip, fp, r4, lr │ │ │ │ + umulleq ip, fp, ip, lr │ │ │ │ + addeq ip, fp, r8, asr #28 │ │ │ │ addeq ip, fp, sl, lsl lr │ │ │ │ - addeq fp, fp, r2, asr #18 │ │ │ │ - umulleq fp, fp, sl, r9 @ │ │ │ │ - addeq ip, fp, r6, asr #14 │ │ │ │ - umulleq ip, fp, r0, lr │ │ │ │ - umulleq ip, fp, r8, lr │ │ │ │ - addeq ip, fp, r4, asr #28 │ │ │ │ - addeq ip, fp, r6, lsl lr │ │ │ │ - addseq r8, r0, ip, ror #19 │ │ │ │ - addeq ip, fp, r0, lsr lr │ │ │ │ - umulleq ip, fp, r6, sp │ │ │ │ - addeq ip, fp, r4, ror #28 │ │ │ │ + @ instruction: 0x009089f0 │ │ │ │ + addeq ip, fp, r4, lsr lr │ │ │ │ + umulleq ip, fp, sl, sp │ │ │ │ + addeq ip, fp, r8, ror #28 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febf88f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, ip, r8, asr #31 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3086 @ 0xfffff3f2 │ │ │ │ strls r9, [r1], #-3087 @ 0xfffff3f1 │ │ │ │ @@ -141249,16 +141249,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [sl], #-500 @ 0xfffffe0c │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf77d4478 │ │ │ │ blls 420c2c >::resize(unsigned int)@@Base+0x13c048> │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq fp, fp, r4, lsr #14 │ │ │ │ - addeq fp, fp, ip, ror r7 │ │ │ │ + addeq fp, fp, r8, lsr #14 │ │ │ │ + addeq fp, fp, r0, lsl #15 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 25cc68 >::_M_default_append(unsigned int)@@Base+0xa1478> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 10dfaec │ │ │ │ stcmi 2, cr15, [r4, #692] @ 0x2b4 │ │ │ │ strtmi pc, [r8], #2271 @ 0x8df │ │ │ │ @@ -141555,42 +141555,42 @@ │ │ │ │ mvnne pc, r2, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1dfa4c >::_M_default_append(unsigned int)@@Base+0x2425c> │ │ │ │ @ instruction: 0x4631481f │ │ │ │ @ instruction: 0xf77d4478 │ │ │ │ @ instruction: 0xe69dfabf │ │ │ │ ... │ │ │ │ - addeq fp, fp, r6, ror #20 │ │ │ │ + addeq fp, fp, sl, ror #20 │ │ │ │ addseq ip, r8, r8, ror r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq fp, fp, ip, r8 @ │ │ │ │ - addeq fp, fp, r4, asr #19 │ │ │ │ - addeq fp, fp, sl, lsl r5 │ │ │ │ - addeq fp, fp, r2, ror r5 │ │ │ │ + addeq fp, fp, r0, lsr #17 │ │ │ │ + addeq fp, fp, r8, asr #19 │ │ │ │ + addeq fp, fp, lr, lsl r5 │ │ │ │ + addeq fp, fp, r6, ror r5 │ │ │ │ addseq ip, r8, r8, lsr #15 │ │ │ │ - addeq fp, fp, ip, asr #9 │ │ │ │ - addeq fp, fp, r4, lsr #10 │ │ │ │ - addeq fp, fp, r6, lsl #9 │ │ │ │ - addeq ip, fp, r8, lsr fp │ │ │ │ - addeq fp, fp, r2, lsr r4 │ │ │ │ + ldrdeq fp, [fp], r0 │ │ │ │ + addeq fp, fp, r8, lsr #10 │ │ │ │ addeq fp, fp, sl, lsl #9 │ │ │ │ - addeq fp, fp, r8, lsl r4 │ │ │ │ - addeq fp, fp, r0, ror r4 │ │ │ │ - umulleq fp, fp, r8, r3 @ │ │ │ │ - strdeq fp, [fp], r0 │ │ │ │ - addeq fp, fp, r8, asr r3 │ │ │ │ - @ instruction: 0x008bb3b0 │ │ │ │ - ldrdeq fp, [fp], ip │ │ │ │ - addeq fp, fp, r4, lsr r3 │ │ │ │ - @ instruction: 0x008bb2bc │ │ │ │ - addeq fp, fp, r4, lsl r3 │ │ │ │ - addeq fp, fp, r2, ror r2 │ │ │ │ - addeq fp, fp, sl, asr #5 │ │ │ │ - addeq fp, fp, r8, asr r2 │ │ │ │ - @ instruction: 0x008bb2b0 │ │ │ │ + addeq ip, fp, ip, lsr fp │ │ │ │ + addeq fp, fp, r6, lsr r4 │ │ │ │ + addeq fp, fp, lr, lsl #9 │ │ │ │ + addeq fp, fp, ip, lsl r4 │ │ │ │ + addeq fp, fp, r4, ror r4 │ │ │ │ + umulleq fp, fp, ip, r3 @ │ │ │ │ + strdeq fp, [fp], r4 │ │ │ │ + addeq fp, fp, ip, asr r3 │ │ │ │ + @ instruction: 0x008bb3b4 │ │ │ │ + addeq fp, fp, r0, ror #5 │ │ │ │ + addeq fp, fp, r8, lsr r3 │ │ │ │ + addeq fp, fp, r0, asr #5 │ │ │ │ + addeq fp, fp, r8, lsl r3 │ │ │ │ + addeq fp, fp, r6, ror r2 │ │ │ │ + addeq fp, fp, lr, asr #5 │ │ │ │ + addeq fp, fp, ip, asr r2 │ │ │ │ + @ instruction: 0x008bb2b4 │ │ │ │ vadd.i8 q10, q1, │ │ │ │ ldrbtmi r1, [r8], #-461 @ 0xfffffe33 │ │ │ │ @ instruction: 0xf77d300c │ │ │ │ stmdami sp!, {r0, r1, r3, r4, r5, r7, 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0xfffff3f2 │ │ │ │ strls r9, [r2], #-3087 @ 0xfffff3f1 │ │ │ │ @@ -141815,20 +141815,20 @@ │ │ │ │ strtmi r4, [r1], -fp, lsl #16 │ │ │ │ @ instruction: 0xf77d4478 │ │ │ │ @ instruction: 0xe7adf8bb │ │ │ │ ldmdb r0!, {r2, r4, r5, r6, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0x0098c1fe │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, r8, r0, lsl #3 │ │ │ │ - umulleq sl, fp, r6, lr │ │ │ │ - addeq sl, fp, lr, ror #29 │ │ │ │ - addeq sl, fp, ip, ror lr │ │ │ │ - ldrdeq sl, [fp], r4 │ │ │ │ - addeq sl, fp, r0, asr lr │ │ │ │ - addeq sl, fp, r8, lsr #29 │ │ │ │ + umulleq sl, fp, sl, lr │ │ │ │ + strdeq sl, [fp], r2 │ │ │ │ + addeq sl, fp, r0, lsl #29 │ │ │ │ + ldrdeq sl, [fp], r8 │ │ │ │ + addeq sl, fp, r4, asr lr │ │ │ │ + addeq sl, fp, ip, lsr #29 │ │ │ │ ldmvs r8, {r0, r1, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ addlt r6, r2, r3, asr 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{79} @ 0x4f │ │ │ │ @@ -142120,16 +142120,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf77c300c │ │ │ │ stmdami r5, {r0, r3, r4, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ mrc2 7, 2, pc, cr4, cr12, {3} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addeq sl, fp, r2, lsl #19 │ │ │ │ - ldrdeq sl, [fp], sl @ │ │ │ │ + addeq sl, fp, r6, lsl #19 │ │ │ │ + ldrdeq sl, [fp], lr │ │ │ │ @ instruction: 0x305ef891 │ │ │ │ strle r0, [r6], #-1819 @ 0xfffff8e5 │ │ │ │ @ instruction: 0xf893690b │ │ │ │ strbeq r1, [r9, r8, lsr #32] │ │ │ │ andcs sp, r1, r3, lsl #8 │ │ │ │ andcs r4, r0, r0, ror r7 │ │ │ │ ldrlt r4, [r0, #-1904] @ 0xfffff890 │ │ │ │ @@ -142547,24 +142547,24 @@ │ │ │ │ @ instruction: 0xf77c4478 │ │ │ │ str pc, [r5], -r3, lsl #22 │ │ │ │ ldrtmi r9, [r9], -r0, lsl #20 │ │ │ │ @ instruction: 0xf1814628 │ │ │ │ cdp 0, 8, cr15, cr9, cr5, {4} │ │ │ │ strb r9, [r1], r0, lsl #22 │ │ │ │ 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[r8], #-282 @ 0xfffffee6 │ │ │ │ @ instruction: 0xf77c300c │ │ │ │ stmiami sp!, {r0, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf9dcf77c │ │ │ │ - blls 9dcc90 │ │ │ │ + blls 9dcc90 │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ @ instruction: 0x4605af57 │ │ │ │ mrc 7, 5, lr, cr0, cr3, {4} │ │ │ │ strb r1, [sp, r0, asr #22] │ │ │ │ @ instruction: 0x3118f8d0 │ │ │ │ @ instruction: 0xf43f2b00 │ │ │ │ uadd16mi sl, r2, r8 │ │ │ │ @@ -142816,15 +142816,15 @@ │ │ │ │ @ instruction: 0xf744f170 │ │ │ │ cmplt r2, pc, lsl #20 │ │ │ │ ldrdne pc, [r0], -fp │ │ │ │ @ instruction: 0x4620ab12 │ │ │ │ blx ff4e101c │ │ │ │ stmdacs r1, {r0, r2, r9, sl, lr} │ │ │ │ svcge 0x0072f43f │ │ │ │ - blls 9dcbf4 │ │ │ │ + blls 9dcbf4 │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ @ instruction: 0xe694af74 │ │ │ │ blne 10deaf8 │ │ │ │ strbmi lr, [r9], -pc, lsr #15 │ │ │ │ @ instruction: 0xf7f14620 │ │ │ │ @ instruction: 0x4605fbbf │ │ │ │ @ instruction: 0xf43f2801 │ │ │ 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fp, r8, lsl #4 │ │ │ │ blvs e1380 │ │ │ │ blvc e1388 │ │ │ │ blvs ff2a1818 │ │ │ │ blx 4e1910 │ │ │ │ stcle 4, cr13, [ip], {15} │ │ │ │ blvs 161394 │ │ │ │ blvc 16139c │ │ │ │ @@ -145999,42 +145999,42 @@ │ │ │ │ stmdami r1!, {r0, r2, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf800f779 │ │ │ │ svclt 0x0000e606 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009883b2 │ │ │ │ addseq r8, r8, r8, asr r3 │ │ │ │ - strdeq r8, [fp], r6 │ │ │ │ - ldrdeq r7, [fp], sl │ │ │ │ - addeq r8, fp, ip, asr #17 │ │ │ │ - strheq r7, [fp], r0 │ │ │ │ - addeq r8, fp, r2, lsl #17 │ │ │ │ - addeq r7, fp, r6, rrx │ │ │ │ - addeq r8, fp, r6, lsr r8 │ │ │ │ - umulleq r8, fp, lr, r7 │ │ │ │ - addeq r6, fp, r0, lsl #31 │ │ │ │ - strdeq r8, [fp], lr │ │ │ │ - addeq r6, fp, r0, ror #29 │ │ │ │ - addeq r8, fp, r4, ror #13 │ │ │ │ - addeq r6, fp, r6, asr #29 │ │ │ │ - addeq r8, fp, sl, lsl #13 │ │ │ │ - addeq r8, fp, r6, lsr r6 │ │ │ │ - addeq r6, fp, r0, lsr #28 │ │ │ │ - addeq r8, fp, r2, lsl #12 │ │ │ │ - addeq r6, fp, r4, ror #27 │ │ │ │ - addeq r8, fp, r6, ror #11 │ │ │ │ - addeq r6, fp, r8, asr #27 │ │ │ │ - addeq r8, fp, sl, asr #11 │ │ │ │ - addeq r6, fp, ip, lsr #27 │ │ │ │ - addeq r8, fp, ip, lsr #11 │ │ │ │ - umulleq r6, fp, r0, sp │ │ │ │ - umulleq r8, fp, r0, r5 │ │ │ │ - addeq r6, fp, r2, ror sp │ │ │ │ - addeq r8, fp, lr, asr #10 │ │ │ │ - addeq r6, fp, r2, lsr sp │ │ │ │ + strdeq r8, [fp], sl │ │ │ │ + ldrdeq r7, [fp], lr │ │ │ │ + ldrdeq r8, [fp], r0 │ │ │ │ + strheq r7, [fp], r4 │ │ │ │ + addeq r8, fp, r6, lsl #17 │ │ │ │ + addeq r7, fp, sl, rrx │ │ │ │ + addeq r8, fp, sl, lsr r8 │ │ │ │ + addeq r8, fp, r2, lsr #15 │ │ │ │ + addeq r6, fp, r4, lsl #31 │ │ │ │ + addeq r8, fp, r2, lsl #14 │ │ │ │ + addeq r6, fp, r4, ror #29 │ │ │ │ + addeq r8, fp, r8, ror #13 │ │ │ │ + addeq r6, fp, sl, asr #29 │ │ │ │ + addeq r8, fp, lr, lsl #13 │ │ │ │ + addeq r8, fp, sl, lsr r6 │ │ │ │ + addeq r6, fp, r4, lsr #28 │ │ │ │ + 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addeq r8, fp, sl, lsl r2 │ │ │ │ addeq r8, fp, lr, lsl r2 │ │ │ │ - addeq r6, fp, r0, lsl #20 │ │ │ │ + addeq r8, fp, r2, lsr #4 │ │ │ │ + addeq r6, fp, r4, lsl #20 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1619e4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ @ instruction: 0x4615b09d │ │ │ │ ldrmi r4, [r9], -fp, lsl #13 │ │ │ │ @@ -147009,52 +147009,52 @@ │ │ │ │ ldrtmi r4, [r9], -fp, lsr #16 │ │ │ │ @ instruction: 0xf7784478 │ │ │ │ @ instruction: 0xf7fff81d │ │ │ │ svclt 0x0000ba4e │ │ │ │ @ instruction: 0x00987bfe │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x00987afe │ │ │ │ - addeq r8, fp, r2, lsr r0 │ │ │ │ - addeq r7, fp, ip, lsl pc │ │ │ │ - addeq r7, fp, r8, asr #28 │ │ │ │ - addeq r7, fp, sl, ror ip │ │ │ │ - addeq r6, fp, ip, asr r4 │ │ │ │ - addeq r7, fp, lr, asr sl │ │ │ │ - ldrdeq r7, [fp], r4 │ │ │ │ - strheq r6, [fp], r8 │ │ │ │ - @ instruction: 0x008b78b8 │ │ │ │ - umulleq r6, fp, ip, r0 │ │ │ │ - umulleq r7, fp, ip, r8 │ │ │ │ - addeq r6, fp, r0, lsl #1 │ │ │ │ - addeq r7, fp, r8, lsr #16 │ │ │ │ - addeq r6, fp, ip │ │ │ │ - addeq r7, fp, ip, lsl #16 │ │ │ │ - addeq r5, fp, lr, ror #31 │ │ │ │ - strdeq r7, [fp], r2 │ │ │ │ - ldrdeq r5, [fp], r4 │ │ │ │ - @ instruction: 0x008b77be │ │ │ │ - addeq r5, fp, r2, lsr #31 │ │ │ │ - addeq r7, fp, r0, lsr #15 │ │ │ │ - addeq r5, fp, r4, lsl #31 │ │ │ │ - addeq r7, fp, r4, ror #14 │ │ │ │ - addeq r5, fp, r8, asr #30 │ │ │ │ - addeq r7, fp, r6, asr #14 │ │ │ │ - addeq r5, fp, sl, lsr #30 │ │ │ │ - addeq r7, fp, r8, lsr #14 │ │ │ │ - addeq r5, fp, ip, lsl #30 │ │ │ │ - addeq r7, fp, r6, asr r6 │ │ │ │ - addeq r5, fp, r8, lsr lr │ │ │ │ - addeq r7, fp, r8, lsr r6 │ │ │ │ - addeq r5, fp, ip, lsl lr │ │ │ │ - addeq r7, fp, sl, lsl r6 │ │ │ │ - strdeq r5, [fp], lr │ │ │ │ - addeq r7, fp, r6, lsr #11 │ │ │ │ - addeq r5, fp, sl, lsl #27 │ │ │ │ - addeq r7, fp, r8, lsl #11 │ │ │ │ - addeq r5, fp, ip, ror #26 │ │ │ │ + addeq r8, fp, r6, lsr r0 │ │ │ │ + addeq r7, fp, r0, lsr #30 │ │ │ │ + addeq r7, fp, ip, asr #28 │ │ │ │ + addeq r7, fp, lr, ror ip │ │ │ │ + addeq r6, fp, r0, ror #8 │ │ │ │ + addeq r7, fp, r2, ror #20 │ │ │ │ + ldrdeq r7, [fp], r8 │ │ │ │ + strheq r6, [fp], ip │ │ │ │ + @ instruction: 0x008b78bc │ │ │ │ + addeq r6, fp, r0, lsr #1 │ │ │ │ + addeq r7, fp, r0, lsr #17 │ │ │ │ + addeq r6, fp, r4, lsl #1 │ │ │ │ + addeq r7, fp, ip, lsr #16 │ │ │ │ + addeq r6, fp, r0, lsl r0 │ │ │ │ + addeq r7, fp, r0, lsl r8 │ │ │ │ + strdeq r5, [fp], r2 │ │ │ │ + strdeq r7, [fp], r6 │ │ │ │ + ldrdeq r5, [fp], r8 │ │ │ │ + addeq r7, fp, r2, asr #15 │ │ │ │ + addeq r5, fp, r6, lsr #31 │ │ │ │ + addeq r7, fp, r4, lsr #15 │ │ │ │ + addeq r5, fp, r8, lsl #31 │ │ │ │ + addeq r7, fp, r8, ror #14 │ │ │ │ + addeq r5, fp, ip, asr #30 │ │ │ │ + addeq r7, fp, sl, asr #14 │ │ │ │ + addeq r5, fp, lr, lsr #30 │ │ │ │ + addeq r7, fp, ip, lsr #14 │ │ │ │ + addeq r5, fp, r0, lsl pc │ │ │ │ + addeq r7, fp, sl, asr r6 │ │ │ │ + addeq r5, fp, ip, lsr lr │ │ │ │ + addeq r7, fp, ip, lsr r6 │ │ │ │ + addeq r5, fp, r0, lsr #28 │ │ │ │ + addeq r7, fp, lr, lsl r6 │ │ │ │ + addeq r5, fp, r2, lsl #28 │ │ │ │ + addeq r7, fp, sl, lsr #11 │ │ │ │ + addeq r5, fp, lr, lsl #27 │ │ │ │ + addeq r7, fp, ip, lsl #11 │ │ │ │ + addeq r5, fp, r0, ror sp │ │ │ │ strtmi r4, [r9], -lr, asr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff02f777 │ │ │ │ @ instruction: 0xf04f484c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xffbcf777 │ │ │ │ @ instruction: 0x4607e65c │ │ │ │ @@ -147126,36 +147126,36 @@ │ │ │ │ @ instruction: 0x51aaf641 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 7, 3, pc, cr2, cr7, {3} │ │ │ │ @ instruction: 0x46394818 │ │ │ │ @ instruction: 0xf7774478 │ │ │ │ @ instruction: 0xf7ffff2d │ │ │ │ svclt 0x0000b95e │ │ │ │ - addeq r7, fp, r8, asr #9 │ │ │ │ - addeq r5, fp, sl, lsr #25 │ │ │ │ - addeq r7, fp, sl, lsr #9 │ │ │ │ - addeq r5, fp, lr, lsl #25 │ │ │ │ - addeq r7, fp, ip, lsl #9 │ │ │ │ - addeq r5, fp, r0, ror ip │ │ │ │ - addeq r7, fp, r2, ror r4 │ │ │ │ - addeq r5, fp, r4, asr ip │ │ │ │ - addeq r7, fp, r8, asr r4 │ │ │ │ - addeq r5, fp, sl, lsr ip │ │ │ │ - addeq r7, fp, lr, lsr r4 │ │ │ │ - addeq r5, fp, r0, lsr #24 │ │ │ │ - addeq r7, fp, r4, lsr #8 │ │ │ │ - addeq r5, fp, r6, lsl #24 │ │ │ │ - addeq r7, fp, sl, lsl #8 │ │ │ │ - addeq r5, fp, ip, ror #23 │ │ │ │ - addeq r7, fp, r0, ror #7 │ │ │ │ - addeq r5, fp, r4, asr #23 │ │ │ │ - addeq r7, fp, r4, asr #7 │ │ │ │ - addeq r5, fp, r8, lsr #23 │ │ │ │ - addeq r7, fp, r8, lsr #7 │ │ │ │ - addeq r5, fp, ip, lsl #23 │ │ │ │ + addeq r7, fp, ip, asr #9 │ │ │ │ + addeq r5, fp, lr, lsr #25 │ │ │ │ + addeq r7, fp, lr, lsr #9 │ │ │ │ + umulleq r5, fp, r2, ip │ │ │ │ + umulleq r7, fp, r0, r4 │ │ │ │ + addeq r5, fp, r4, ror ip │ │ │ │ + addeq r7, fp, r6, ror r4 │ │ │ │ + addeq r5, fp, r8, asr ip │ │ │ │ + addeq r7, fp, ip, asr r4 │ │ │ │ + addeq r5, fp, lr, lsr ip │ │ │ │ + addeq r7, fp, r2, asr #8 │ │ │ │ + addeq r5, fp, r4, lsr #24 │ │ │ │ + addeq r7, fp, r8, lsr #8 │ │ │ │ + addeq r5, fp, sl, lsl #24 │ │ │ │ + addeq r7, fp, lr, lsl #8 │ │ │ │ + strdeq r5, [fp], r0 │ │ │ │ + addeq r7, fp, r4, ror #7 │ │ │ │ + addeq r5, fp, r8, asr #23 │ │ │ │ + addeq r7, fp, r8, asr #7 │ │ │ │ + addeq r5, fp, ip, lsr #23 │ │ │ │ + addeq r7, fp, ip, lsr #7 │ │ │ │ + umulleq r5, fp, r0, fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 1478c50 │ │ │ │ addlt r4, r7, pc, asr #22 │ │ │ │ strcs r4, [r0, #-1146] @ 0xfffffb86 │ │ │ │ @@ -147235,18 +147235,18 @@ │ │ │ │ stcle 0, cr3, [pc] @ a7528 │ │ │ │ @ instruction: 0xf8cb2303 │ │ │ │ str r3, [fp, r0]! │ │ │ │ svc 0x000ef76e │ │ │ │ addseq r6, r8, r0, asr sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x00986cbe │ │ │ │ - addeq r7, fp, r0, lsr r2 │ │ │ │ - addeq r5, fp, r4, lsl sl │ │ │ │ - addeq r7, fp, r6, lsl r2 │ │ │ │ - strdeq r5, [fp], sl │ │ │ │ + addeq r7, fp, r4, lsr r2 │ │ │ │ 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│ │ │ - addeq r6, fp, r6, lsl #30 │ │ │ │ - addeq r6, fp, r0, ror #29 │ │ │ │ - ldrdeq r6, [fp], r6 @ │ │ │ │ - @ instruction: 0x008b56b8 │ │ │ │ - @ instruction: 0x008b6ebc │ │ │ │ - umulleq r5, fp, lr, r6 │ │ │ │ + addeq r6, fp, sl, lsl #30 │ │ │ │ + addeq r6, fp, r4, ror #29 │ │ │ │ + ldrdeq r6, [fp], sl │ │ │ │ + @ instruction: 0x008b56bc │ │ │ │ + addeq r6, fp, r0, asr #29 │ │ │ │ + addeq r5, fp, r2, lsr #13 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2e2d7c >::_M_realloc_append(int const&)@@Base+0x2e18> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ stmdbeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ strmi sp, [r5], -sl, ror #26 │ │ │ │ @@ -147547,20 +147547,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx b657ea │ │ │ │ strtmi r4, [r1], -sl, lsl #16 │ │ │ │ @ instruction: 0xf7774478 │ │ │ │ strb pc, [r1, r5, ror #23]! @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r6, fp, r2, asr sp │ │ │ │ - addeq r5, fp, r6, lsr r5 │ │ │ │ - addeq r6, fp, sl, lsr sp │ │ │ │ - addeq r5, fp, lr, lsl r5 │ │ │ │ - addeq r6, fp, r8, lsl sp │ │ │ │ - strdeq r5, [fp], ip │ │ │ │ + addeq r6, fp, r6, asr sp │ │ │ │ + addeq r5, fp, sl, lsr r5 │ │ │ │ + addeq r6, fp, lr, lsr sp │ │ │ │ + addeq r5, fp, r2, lsr #10 │ │ │ │ + addeq r6, fp, ip, lsl sp │ │ │ │ + addeq r5, fp, r0, lsl #10 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 262efc >::_M_default_append(unsigned int)@@Base+0xa770c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strcs r6, [r0], #-2319 @ 0xfffff6f1 │ │ │ │ ldmdbvs ip!, {r2, r3, r4, sp, lr}^ │ │ │ │ @@ -147664,18 +147664,18 @@ │ │ │ │ vcvt.f32.f64 s14, d7 │ │ │ │ vmov.f64 d6, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ svclt 0x00b8fa10 │ │ │ │ blvs 12a36b0 │ │ │ │ svclt 0x0000e791 │ │ │ │ ... │ │ │ │ - addeq r6, fp, r0, lsl #23 │ │ │ │ - addeq r5, fp, r4, ror #6 │ │ │ │ - addeq r6, fp, sl, asr fp │ │ │ │ - addeq r5, fp, lr, lsr r3 │ │ │ │ + addeq r6, fp, r4, lsl #23 │ │ │ │ + addeq r5, fp, r8, ror #6 │ │ │ │ + addeq r6, fp, lr, asr fp │ │ │ │ + addeq r5, fp, r2, asr #6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi r4, [r7], -pc, ror #24 │ │ │ │ addlt r4, r9, pc, ror #16 │ │ │ │ mrcls 4, 0, r4, cr2, cr12, {3} │ │ │ │ @@ -147787,22 +147787,22 @@ │ │ │ │ svcge 0x0076f6ff │ │ │ │ orrsle r2, r8, r0, lsl #20 │ │ │ │ @ instruction: 0xf76ee79a │ │ │ │ svclt 0x0000eabc │ │ │ │ addseq r6, r8, r8, lsr #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r6, r8, r8, lsr r4 │ │ │ │ - addeq r6, fp, sl, ror #19 │ │ │ │ - addeq r5, fp, lr, asr #3 │ │ │ │ - addeq r6, fp, r4, lsr #19 │ │ │ │ - addeq r5, fp, r8, lsl #3 │ │ │ │ - addeq r6, fp, r8, lsl #19 │ │ │ │ - addeq r5, fp, ip, ror #2 │ │ │ │ - addeq r6, fp, sl, ror #18 │ │ │ │ - addeq r5, fp, lr, asr #2 │ │ │ │ + addeq r6, fp, lr, ror #19 │ │ │ │ + ldrdeq r5, [fp], r2 │ │ │ │ + addeq r6, fp, r8, lsr #19 │ │ │ │ + addeq r5, fp, ip, lsl #3 │ │ │ │ + addeq r6, fp, ip, lsl #19 │ │ │ │ + addeq r5, fp, r0, ror r1 │ │ │ │ + addeq r6, fp, lr, ror #18 │ │ │ │ + addeq r5, fp, r2, asr r1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febff010 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ @ instruction: 0x461a4694 │ │ │ │ blls 30ee4c >::resize(unsigned int)@@Base+0x2a268> │ │ │ │ smlabtcc r0, sp, r9, lr │ │ │ │ @@ -147816,16 +147816,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf777300c │ │ │ │ stmdami r5, {r0, r1, r3, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf9c6f777 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-24] @ 0xffffffe8 │ │ │ │ - ldrdeq r6, [fp], sl │ │ │ │ - strheq r5, [fp], lr │ │ │ │ + ldrdeq r6, [fp], lr │ │ │ │ + addeq r5, fp, r2, asr #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl febff06c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3080 @ 0xfffff3f8 │ │ │ │ strls r9, [r2], #-3082 @ 0xfffff3f6 │ │ │ │ @@ -147839,16 +147839,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8def777 │ │ │ │ stmdbls r5, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7774478 │ │ │ │ blls 226514 >::_M_default_append(unsigned int)@@Base+0x6ad24> │ │ │ │ andlt r4, r6, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r6, fp, r0, lsl #17 │ │ │ │ - addeq r5, fp, r4, rrx │ │ │ │ + addeq r6, fp, r4, lsl #17 │ │ │ │ + addeq r5, fp, r8, rrx │ │ │ │ mrc 5, 5, fp, cr6, cr0, {7} │ │ │ │ ldmib r0, {r8, r9, fp, ip, sp, lr}^ │ │ │ │ @ instruction: 0xf8544500 │ │ │ │ bl 1f7f54 >::_M_default_append(unsigned int)@@Base+0x3c764> │ │ │ │ @ instruction: 0xf8d606c1 │ │ │ │ ldc 0, cr14, [r4, #16] │ │ │ │ @ instruction: 0xf8556b26 │ │ │ │ @@ -148166,39 +148166,39 @@ │ │ │ │ ldmdami lr, {r0, r1, r4, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7764478 │ │ │ │ str pc, [r7, sp, lsl #30] │ │ │ │ svc 0x00c2f76d │ │ │ │ addseq r6, r8, r8, ror #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, fp, lr, lsl #15 │ │ │ │ - addeq r6, fp, r2, lsl #13 │ │ │ │ - addeq r6, fp, r2, lsr r6 │ │ │ │ - addeq r6, fp, r6, ror #10 │ │ │ │ - addeq r4, fp, sl, asr #26 │ │ │ │ + umulleq r6, fp, r2, r7 │ │ │ │ + addeq r6, fp, r6, lsl #13 │ │ │ │ + addeq r6, fp, r6, lsr r6 │ │ │ │ + addeq r6, fp, sl, ror #10 │ │ │ │ + addeq r4, fp, lr, asr #26 │ │ │ │ addseq r5, r8, r0, lsl #31 │ │ │ │ - umulleq r6, fp, lr, r4 │ │ │ │ - addeq r6, fp, r8, asr r4 │ │ │ │ - addeq r4, fp, sl, lsr ip │ │ │ │ - addeq r6, fp, r6, lsr #8 │ │ │ │ - addeq r4, fp, sl, lsl #24 │ │ │ │ - addeq r6, fp, lr, lsl #8 │ │ │ │ - strdeq r4, [fp], r0 │ │ │ │ - addeq r6, fp, lr, ror #7 │ │ │ │ - ldrdeq r4, [fp], r0 │ │ │ │ - ldrdeq r6, [fp], r2 │ │ │ │ - @ instruction: 0x008b4bb4 │ │ │ │ - @ instruction: 0x008b63b8 │ │ │ │ - umulleq r4, fp, sl, fp │ │ │ │ - umulleq r6, fp, lr, r3 │ │ │ │ - addeq r4, fp, r0, lsl #23 │ │ │ │ - addeq r6, fp, r4, lsl #7 │ │ │ │ - addeq r4, fp, r6, ror #22 │ │ │ │ - addeq r6, fp, sl, ror #6 │ │ │ │ - addeq r4, fp, ip, asr #22 │ │ │ │ + addeq r6, fp, r2, lsr #9 │ │ │ │ + addeq r6, fp, ip, asr r4 │ │ │ │ + addeq r4, fp, lr, lsr ip │ │ │ │ + addeq r6, fp, sl, lsr #8 │ │ │ │ + addeq r4, fp, lr, lsl #24 │ │ │ │ + addeq r6, fp, r2, lsl r4 │ │ │ │ + strdeq r4, [fp], r4 @ │ │ │ │ + strdeq r6, [fp], r2 │ │ │ │ + ldrdeq r4, [fp], r4 @ │ │ │ │ + ldrdeq r6, [fp], r6 @ │ │ │ │ + @ instruction: 0x008b4bb8 │ │ │ │ + @ instruction: 0x008b63bc │ │ │ │ + umulleq r4, fp, lr, fp │ │ │ │ + addeq r6, fp, r2, lsr #7 │ │ │ │ + addeq r4, fp, r4, lsl #23 │ │ │ │ + addeq r6, fp, r8, lsl #7 │ │ │ │ + addeq r4, fp, sl, ror #22 │ │ │ │ + addeq r6, fp, lr, ror #6 │ │ │ │ + addeq r4, fp, r0, asr fp │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi 39ca4 │ │ │ │ strdlt r4, [r7], lr │ │ │ │ stmdbvs sp, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -148452,26 +148452,26 @@ │ │ │ │ @ instruction: 0xf8850280 │ │ │ │ @ instruction: 0xe7322050 │ │ │ │ strt r2, [ip], r0, lsl #4 │ │ │ │ str r2, [lr, -r0, lsl #6]! │ │ │ │ stc 7, cr15, [r6, #436] @ 0x1b4 │ │ │ │ @ instruction: 0x00985cfc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, fp, lr, ror #2 │ │ │ │ - addeq r4, fp, r2, asr r9 │ │ │ │ + addeq r6, fp, r2, ror r1 │ │ │ │ + addeq r4, fp, r6, asr r9 │ │ │ │ addseq r5, r8, r8, lsl #23 │ │ │ │ - addeq r6, fp, r6, lsr r1 │ │ │ │ - addeq r4, fp, r0, lsr #18 │ │ │ │ - ldrdeq r6, [fp], sl │ │ │ │ - @ instruction: 0x008b48be │ │ │ │ - addeq r6, fp, ip, rrx │ │ │ │ - addeq r4, fp, r0, asr r8 │ │ │ │ - addeq r6, fp, r4, lsr #32 │ │ │ │ - addeq r5, fp, r8, lsr #31 │ │ │ │ - addeq r4, fp, ip, lsl #15 │ │ │ │ + addeq r6, fp, sl, lsr r1 │ │ │ │ + addeq r4, fp, r4, lsr #18 │ │ │ │ + ldrdeq r6, [fp], lr │ │ │ │ + addeq r4, fp, r2, asr #17 │ │ │ │ + addeq r6, fp, r0, ror r0 │ │ │ │ + addeq r4, fp, r4, asr r8 │ │ │ │ + addeq r6, fp, r8, lsr #32 │ │ │ │ + addeq r5, fp, ip, lsr #31 │ │ │ │ + umulleq r4, fp, r0, r7 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ cdpne 0, 1, cr11, cr15, cr3, {4} │ │ │ │ movwcs sp, #7172 @ 0x1c04 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ @@ -148509,16 +148509,16 @@ │ │ │ │ blls 127aac │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ @ instruction: 0x3051f895 │ │ │ │ movweq pc, #16419 @ 0x4023 @ │ │ │ │ subscc pc, r1, r5, lsl #17 │ │ │ │ svclt 0x0000e7bb │ │ │ │ - addeq r5, fp, r0, lsr lr │ │ │ │ - addeq r4, fp, ip, lsl r6 │ │ │ │ + addeq r5, fp, r4, lsr lr │ │ │ │ + addeq r4, fp, r0, lsr #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ umulllt r4, r5, r8, r6 │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ vext.8 d15, d14, d21, #0 │ │ │ │ @@ -148604,15 +148604,15 @@ │ │ │ │ @ instruction: 0xf8d8fc85 │ │ │ │ stmdavs r9!, {ip, lr} │ │ │ │ suble r2, ip, r0, lsl #18 │ │ │ │ blcs c324c │ │ │ │ strcs sp, [r0, #-3372] @ 0xfffff2d4 │ │ │ │ @ instruction: 0xf8d8e005 │ │ │ │ ldmibvs sl, {ip, sp}^ │ │ │ │ - ble 9f9504 │ │ │ │ + ble 9f9504 │ │ │ │ bl 102b18 │ │ │ │ ldrtmi r0, [r8], -r5, lsl #3 │ │ │ │ pld [r6, -r9 @ ] │ │ │ │ strmi r3, [r4], -r1, lsl #10 │ │ │ │ rscsle r2, r0, r1, lsl #16 │ │ │ │ vtst.8 d20, d0, d23 │ │ │ │ ldrbtmi r3, [r8], #-309 @ 0xfffffecb │ │ │ │ @@ -148660,30 +148660,30 @@ │ │ │ │ ldmdami r4, {r2, r4, r5, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ tstpcc lr, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1ce6958 │ │ │ │ @ instruction: 0x46214811 │ │ │ │ @ instruction: 0xf7764478 │ │ │ │ str pc, [r7, fp, lsr #22]! │ │ │ │ - addeq r5, fp, sl, asr sp │ │ │ │ - addeq r5, fp, lr, lsl sp │ │ │ │ - addeq r4, fp, r8, lsl #10 │ │ │ │ - addeq r5, fp, r0, asr #25 │ │ │ │ - umulleq r5, fp, sl, ip │ │ │ │ - addeq r5, fp, r4, ror ip │ │ │ │ - addeq r5, fp, r2, asr ip │ │ │ │ - addeq r4, fp, r6, lsr r4 │ │ │ │ - addeq r5, fp, sl, lsr ip │ │ │ │ - addeq r4, fp, lr, lsl r4 │ │ │ │ - strdeq r5, [fp], r8 │ │ │ │ - @ instruction: 0x008b5bba │ │ │ │ + addeq r5, fp, lr, asr sp │ │ │ │ + addeq r5, fp, r2, lsr #26 │ │ │ │ + addeq r4, fp, ip, lsl #10 │ │ │ │ + addeq r5, fp, r4, asr #25 │ │ │ │ + umulleq r5, fp, lr, ip │ │ │ │ + addeq r5, fp, r8, ror ip │ │ │ │ + addeq r5, fp, r6, asr ip │ │ │ │ + addeq r4, fp, sl, lsr r4 │ │ │ │ + addeq r5, fp, lr, lsr ip │ │ │ │ + addeq r4, fp, r2, lsr #8 │ │ │ │ + strdeq r5, [fp], ip │ │ │ │ @ instruction: 0x008b5bbe │ │ │ │ - addeq r4, fp, r2, lsr #7 │ │ │ │ - addeq r5, fp, r4, lsr #23 │ │ │ │ - addeq r4, fp, r8, lsl #7 │ │ │ │ + addeq r5, fp, r2, asr #23 │ │ │ │ + addeq r4, fp, r6, lsr #7 │ │ │ │ + addeq r5, fp, r8, lsr #23 │ │ │ │ + addeq r4, fp, ip, lsl #7 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 16408c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrdlt r6, [r4], r4 │ │ │ │ ldclle 12, cr2, [r1, #-0] │ │ │ │ @@ -148741,19 +148741,19 @@ │ │ │ │ ldc 0, cr11, [sp], #16 │ │ │ │ pop {r1, r8, r9, fp, pc} │ │ │ │ @ instruction: 0x460687f0 │ │ │ │ andlt r4, r4, r0, lsr r6 │ │ │ │ blhi 163fbc │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ ldrb r2, [sp, r1, lsl #12] │ │ │ │ - addeq r5, fp, sl, lsl #22 │ │ │ │ - @ instruction: 0x008b5abc │ │ │ │ - addeq r4, fp, r6, lsr #5 │ │ │ │ - addeq r5, fp, ip, ror sl │ │ │ │ - addeq r4, fp, r0, ror #4 │ │ │ │ + addeq r5, fp, lr, lsl #22 │ │ │ │ + addeq r5, fp, r0, asr #21 │ │ │ │ + addeq r4, fp, sl, lsr #5 │ │ │ │ + addeq r5, fp, r0, lsl #21 │ │ │ │ + addeq r4, fp, r4, ror #4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi 123a550 │ │ │ │ blmi 123a75c │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -148823,21 +148823,21 @@ │ │ │ │ @ instruction: 0xf930f776 │ │ │ │ strtmi r4, [r1], -fp, lsl #16 │ │ │ │ @ instruction: 0xf7764478 │ │ │ │ str pc, [r0, fp, ror #19]! │ │ │ │ b fe8e6bc4 │ │ │ │ addseq r5, r8, r0, asr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r5, fp, r0, ror #19 │ │ │ │ - addeq r4, fp, r4, asr #3 │ │ │ │ + addeq r5, fp, r4, ror #19 │ │ │ │ + addeq r4, fp, r8, asr #3 │ │ │ │ @ instruction: 0x009853fa │ │ │ │ - addeq r5, fp, r4, asr r9 │ │ │ │ - addeq r4, fp, r8, lsr r1 │ │ │ │ - addeq r5, fp, r4, lsr #18 │ │ │ │ - addeq r4, fp, r8, lsl #2 │ │ │ │ + addeq r5, fp, r8, asr r9 │ │ │ │ + addeq r4, fp, ip, lsr r1 │ │ │ │ + addeq r5, fp, r8, lsr #18 │ │ │ │ + addeq r4, fp, ip, lsl #2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [r6], -fp, lsl #1 │ │ │ │ @ instruction: 0x46984a70 │ │ │ │ ldrbtmi r4, [sl], #-2928 @ 0xfffff490 │ │ │ │ @@ -148950,24 +148950,24 @@ │ │ │ │ @ instruction: 0xf76de7c8 │ │ │ │ svclt 0x0000e9aa │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x009852fe │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009852d0 │ │ │ │ - addeq r5, fp, r4, lsl r8 │ │ │ │ - addeq r5, fp, r2, lsr #15 │ │ │ │ - addeq r3, fp, r6, lsl #31 │ │ │ │ - addeq r5, fp, sl, lsl #15 │ │ │ │ - addeq r3, fp, lr, ror #30 │ │ │ │ - addeq r5, fp, ip, asr #14 │ │ │ │ - addeq r5, fp, r4, asr r7 │ │ │ │ - addeq r3, fp, r8, lsr pc │ │ │ │ - addeq r5, fp, r8, lsr r7 │ │ │ │ - addeq r3, fp, sl, lsl pc │ │ │ │ + addeq r5, fp, r8, lsl r8 │ │ │ │ + addeq r5, fp, r6, lsr #15 │ │ │ │ + addeq r3, fp, sl, lsl #31 │ │ │ │ + addeq r5, fp, lr, lsl #15 │ │ │ │ + addeq r3, fp, r2, ror pc │ │ │ │ + addeq r5, fp, r0, asr r7 │ │ │ │ + addeq r5, fp, r8, asr r7 │ │ │ │ + addeq r3, fp, ip, lsr pc │ │ │ │ + addeq r5, fp, ip, lsr r7 │ │ │ │ + addeq r3, fp, lr, lsl pc │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ strmi r6, [r9], fp, lsl #16 │ │ │ │ ldmvs ip, {r1, r2, r9, sl, lr} │ │ │ │ strtle r3, [r6], #-3073 @ 0xfffff3ff │ │ │ │ @@ -149015,16 +149015,16 @@ │ │ │ │ @ instruction: 0xf8a4f775 │ │ │ │ @ instruction: 0xf16a4630 │ │ │ │ @ instruction: 0x4622f4f9 │ │ │ │ @ instruction: 0xf6404649 │ │ │ │ pop {r0, r4, r8, r9} │ │ │ │ @ instruction: 0xf77547f0 │ │ │ │ svclt 0x0000b899 │ │ │ │ - addeq r5, fp, r2, lsr #13 │ │ │ │ - addeq r5, fp, sl, asr #12 │ │ │ │ + addeq r5, fp, r6, lsr #13 │ │ │ │ + addeq r5, fp, lr, asr #12 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r9, sp, ror #18 │ │ │ │ ldrbtmi r4, [r9], #-2925 @ 0xfffff493 │ │ │ │ ldmdavs fp, {r0, r1, r3, r6, r7, fp, ip, lr} │ │ │ │ @@ -149133,24 +149133,24 @@ │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf76de772 │ │ │ │ svclt 0x0000e838 │ │ │ │ ... │ │ │ │ addseq r5, r8, r2, lsl r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x00984ff8 │ │ │ │ - addeq r5, fp, ip, ror #10 │ │ │ │ - addeq r3, fp, r0, asr sp │ │ │ │ - addeq r5, fp, r0, asr r5 │ │ │ │ - addeq r3, fp, r4, lsr sp │ │ │ │ - strdeq r5, [fp], r2 │ │ │ │ - addeq r5, fp, ip, lsl #9 │ │ │ │ - addeq r3, fp, r0, ror ip │ │ │ │ - addeq r5, fp, ip, asr #8 │ │ │ │ - addeq r5, fp, r8, asr r4 │ │ │ │ - addeq r3, fp, sl, lsr ip │ │ │ │ + addeq r5, fp, r0, ror r5 │ │ │ │ + addeq r3, fp, r4, asr sp │ │ │ │ + addeq r5, fp, r4, asr r5 │ │ │ │ + addeq r3, fp, r8, lsr sp │ │ │ │ + strdeq r5, [fp], r6 │ │ │ │ + umulleq r5, fp, r0, r4 │ │ │ │ + addeq r3, fp, r4, ror ip │ │ │ │ + addeq r5, fp, r0, asr r4 │ │ │ │ + addeq r5, fp, ip, asr r4 │ │ │ │ + addeq r3, fp, lr, lsr ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strcs fp, [r0, -r5, lsl #1] │ │ │ │ beq e5a04 │ │ │ │ ldrsbtlt pc, [r8], -sp @ │ │ │ │ @@ -149256,28 +149256,28 @@ │ │ │ │ ldmdami r2, {r0, r3, r5, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ msrvc SPSR_, pc, asr #8 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r4, #468] @ 0x1d4 │ │ │ │ strtmi r4, [r1], -pc, lsl #16 │ │ │ │ @ instruction: 0xf7754478 │ │ │ │ @ instruction: 0xe79cfe7f │ │ │ │ - umulleq r5, fp, r4, r3 │ │ │ │ - addeq r3, fp, r8, ror fp │ │ │ │ - addeq r5, fp, ip, ror r3 │ │ │ │ - addeq r3, fp, r0, ror #22 │ │ │ │ - addeq r5, fp, r0, lsl r3 │ │ │ │ - strdeq r3, [fp], r4 │ │ │ │ - strdeq r5, [fp], r8 │ │ │ │ - ldrdeq r3, [fp], ip │ │ │ │ - addeq r5, fp, sl, lsl #5 │ │ │ │ - addeq r3, fp, lr, ror #20 │ │ │ │ - addeq r5, fp, r6, ror #4 │ │ │ │ - addeq r3, fp, sl, asr #20 │ │ │ │ - addeq r5, fp, ip, asr #4 │ │ │ │ - addeq r3, fp, r0, lsr sl │ │ │ │ + umulleq r5, fp, r8, r3 │ │ │ │ + addeq r3, fp, ip, ror fp │ │ │ │ + addeq r5, fp, r0, lsl #7 │ │ │ │ + addeq r3, fp, r4, ror #22 │ │ │ │ + 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│ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00ffffff │ │ │ │ - umulleq r4, fp, lr, ip │ │ │ │ + addeq r4, fp, r2, lsr #25 │ │ │ │ addseq r4, r8, r0, asr #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r4, [fp], sl │ │ │ │ - addeq r3, fp, r4, ror #7 │ │ │ │ - addeq r4, fp, r2, lsr #21 │ │ │ │ - addeq r3, fp, ip, lsl #5 │ │ │ │ - addeq r4, fp, r2, lsl #21 │ │ │ │ - addeq r3, fp, r4, ror #4 │ │ │ │ - addeq r4, fp, r8, ror #20 │ │ │ │ - addeq r3, fp, sl, asr #4 │ │ │ │ + strdeq r4, [fp], lr │ │ │ │ + addeq r3, fp, r8, ror #7 │ │ │ │ + addeq r4, fp, r6, lsr #21 │ │ │ │ + umulleq r3, fp, r0, r2 │ │ │ │ + addeq r4, fp, r6, lsl #21 │ │ │ │ + addeq r3, fp, r8, ror #4 │ │ │ │ + addeq r4, fp, ip, ror #20 │ │ │ │ + addeq r3, fp, lr, asr #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 165200 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq ce8084 │ │ │ │ ldrbpl pc, [ip], #-2271 @ 0xfffff721 @ │ │ │ │ stcmi 2, cr15, [r4, #692]! @ 0x2b4 │ │ │ │ @@ -150076,23 +150076,23 @@ │ │ │ │ mrcge 7, 4, APSR_nzcv, cr3, cr15, {1} │ │ │ │ stmdaeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ strb r4, [sl], r1, asr #13 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r4, r8, sl, ror #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r4, fp, r0, r9 │ │ │ │ - umulleq r4, fp, r4, r7 │ │ │ │ - umulleq r4, fp, lr, r6 │ │ │ │ - addeq r2, fp, r2, lsl #29 │ │ │ │ - ldrdeq r4, [fp], sl │ │ │ │ - addeq r4, fp, r8, lsr #12 │ │ │ │ - addeq r2, fp, ip, lsl #28 │ │ │ │ - addeq r4, fp, r4, ror #11 │ │ │ │ - addeq r4, fp, r8, ror r5 │ │ │ │ + umulleq r4, fp, r4, r9 │ │ │ │ + umulleq r4, fp, r8, r7 │ │ │ │ + addeq r4, fp, r2, lsr #13 │ │ │ │ + addeq r2, fp, r6, lsl #29 │ │ │ │ + ldrdeq r4, [fp], lr │ │ │ │ + addeq r4, fp, ip, lsr #12 │ │ │ │ + addeq r2, fp, r0, lsl lr │ │ │ │ + addeq r4, fp, r8, ror #11 │ │ │ │ + addeq r4, fp, ip, ror r5 │ │ │ │ @ instruction: 0x46384cfb │ │ │ │ vst2.8 {d15[3],d16[3]}, [sl], r9 │ │ │ │ ldrbtmi sl, [ip], #-2337 @ 0xfffff6df │ │ │ │ cmppmi r7, #268435460 @ p-variant is OBSOLETE @ 0x10000004 │ │ │ │ @ instruction: 0xf7744622 │ │ │ │ ldrtmi pc, [r8], -fp, lsr #16 @ │ │ │ │ vst2.8 {d15[3],d16[3]}, [r0], r9 │ │ │ │ @@ -150337,54 +150337,54 @@ │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ @ instruction: 0xf774300c │ │ │ │ stmdami fp!, {r0, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7744478 │ │ │ │ str pc, [r2, fp, lsl #28] │ │ │ │ cdp 7, 12, cr15, cr0, cr11, {3} │ │ │ │ - addeq r4, fp, r6, lsl r5 │ │ │ │ + addeq r4, fp, sl, lsl r5 │ │ │ │ addseq r3, r8, sl, lsl #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, fp, r4, ror r4 │ │ │ │ - addeq r2, fp, r8, asr ip │ │ │ │ - addeq r4, fp, r6, asr r4 │ │ │ │ - addeq r2, fp, sl, lsr ip │ │ │ │ + addeq r4, fp, r8, ror r4 │ │ │ │ + addeq r2, fp, ip, asr ip │ │ │ │ + addeq r4, fp, sl, asr r4 │ │ │ │ + addeq r2, fp, lr, lsr ip │ │ │ │ + addeq r4, fp, ip, lsr r4 │ │ │ │ + addeq r2, fp, r0, lsr #24 │ │ │ │ + ldrdeq r4, [fp], ip │ │ │ │ + addeq r2, fp, r0, asr #23 │ │ │ │ addeq r4, fp, r8, lsr r4 │ │ │ │ - addeq r2, fp, ip, lsl ip │ │ │ │ - ldrdeq r4, [fp], r8 │ │ │ │ - @ instruction: 0x008b2bbc │ │ │ │ - addeq r4, fp, r4, lsr r4 │ │ │ │ - addeq r4, fp, ip, ror r3 │ │ │ │ - addeq r2, fp, r0, ror #22 │ │ │ │ - addeq r4, fp, r0, lsr #6 │ │ │ │ - addeq r2, fp, r4, lsl #22 │ │ │ │ - addeq r4, fp, lr, lsr #5 │ │ │ │ - umulleq r2, fp, r2, sl │ │ │ │ - umulleq r4, fp, r2, r2 │ │ │ │ - addeq r2, fp, r6, ror sl │ │ │ │ - addeq r4, fp, r6, ror r2 │ │ │ │ - addeq r2, fp, r0, ror #20 │ │ │ │ - addeq r4, fp, ip, lsr r2 │ │ │ │ - addeq r2, fp, lr, lsl sl │ │ │ │ - addeq r4, fp, r0, lsr #4 │ │ │ │ - addeq r2, fp, r2, lsl #20 │ │ │ │ - addeq r4, fp, r6, lsl #4 │ │ │ │ - addeq r2, fp, r8, ror #19 │ │ │ │ - addeq r4, fp, sl, ror #3 │ │ │ │ - addeq r2, fp, lr, asr #19 │ │ │ │ - addeq r4, fp, lr, asr #3 │ │ │ │ - @ instruction: 0x008b29b2 │ │ │ │ - @ instruction: 0x008b41b4 │ │ │ │ - umulleq r2, fp, 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1e8c50 >::_M_default_append(unsigned int)@@Base+0x2d460> │ │ │ │ strbeq lr, [r1, #2830] @ 0xb0e │ │ │ │ blvs e6164 │ │ │ │ blvc ff2665d4 │ │ │ │ @@ -151328,18 +151328,18 @@ │ │ │ │ @ instruction: 0xf8dd18f3 │ │ │ │ @ instruction: 0x4604a054 │ │ │ │ @ instruction: 0xf8cd9314 │ │ │ │ ands r9, r2, r0, asr #32 │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00ffffff │ │ │ │ - umulleq r3, fp, r8, fp │ │ │ │ - addeq r3, fp, r2, asr #18 │ │ │ │ + umulleq r3, fp, ip, fp │ │ │ │ + addeq r3, fp, r6, asr #18 │ │ │ │ @ instruction: 0xffffabeb │ │ │ │ - addeq r3, fp, r4, lsr #11 │ │ │ │ + addeq r3, fp, r8, lsr #11 │ │ │ │ addsmi r3, r1, #1073741824 @ 0x40000000 │ │ │ │ @ instruction: 0xf85eda3b │ │ │ │ blcc fa180 │ │ │ │ ldmle r7!, {r0, r8, r9, fp, sp}^ │ │ │ │ ldrdcc pc, [r0], -fp │ │ │ │ @ instruction: 0xf8539a20 │ │ │ │ blls 847604 │ │ │ │ @@ -152144,51 +152144,51 @@ │ │ │ │ @ instruction: 0xf04f482a │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xffeef772 │ │ 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[r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r2, #456] @ 0x1c8 │ │ │ │ @ instruction: 0x2600e43e │ │ │ │ ldclt 7, cr15, [ip], {254} @ 0xfe │ │ │ │ ... │ │ │ │ - addeq r2, fp, r2, lsl r5 │ │ │ │ - addeq r2, fp, ip, lsr #8 │ │ │ │ - addeq r0, fp, r0, lsl ip │ │ │ │ - addeq r2, fp, r2, lsl r4 │ │ │ │ - strdeq r0, [fp], r4 │ │ │ │ - addeq r2, fp, r0, asr r2 │ │ │ │ - addeq r2, fp, sl, lsl #2 │ │ │ │ - addeq r0, fp, lr, ror #17 │ │ │ │ - strdeq r2, [fp], r0 │ │ │ │ - ldrdeq r0, [fp], r2 │ │ │ │ - ldrdeq r2, [fp], r4 │ │ │ │ - @ instruction: 0x008b08b6 │ │ │ │ + addeq r2, fp, r6, lsl r5 │ │ │ │ + addeq r2, fp, r0, lsr r4 │ │ │ │ + addeq r0, fp, r4, lsl ip │ │ │ │ + addeq r2, fp, r6, lsl r4 │ │ │ │ + strdeq r0, [fp], r8 │ │ │ │ + addeq r2, fp, r4, asr r2 │ │ │ │ + addeq r2, fp, lr, lsl #2 │ │ │ │ + strdeq r0, [fp], r2 │ │ │ │ + strdeq r2, [fp], r4 │ │ │ │ + ldrdeq r0, [fp], r6 │ │ │ │ + ldrdeq r2, [fp], r8 │ │ │ │ + @ instruction: 0x008b08ba │ │ │ │ ldrbteq pc, [r8], #-2271 @ 0xfffff721 @ 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movwcc lr, #47556 @ 0xb9c4 │ │ │ │ movwcc lr, #55748 @ 0xd9c4 │ │ │ │ movwcc lr, #63940 @ 0xf9c4 │ │ │ │ pop {r2, ip, sp, pc} │ │ │ │ svclt 0x000081f0 │ │ │ │ - strdeq r0, [fp], sl │ │ │ │ - ldrdeq pc, [sl], lr │ │ │ │ - @ instruction: 0x008b0fb6 │ │ │ │ + strdeq r0, [fp], lr │ │ │ │ + addeq pc, sl, r2, ror #15 │ │ │ │ + @ instruction: 0x008b0fba │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 14ebb80 │ │ │ │ stcmi 2, cr15, [ip, #692] @ 0x2b4 │ │ │ │ blmi ff9ebbd4 │ │ │ │ ldrbtmi r4, [ip], #-1549 @ 0xfffff9f3 │ │ │ │ @@ -154331,57 +154331,57 @@ │ │ │ │ movweq pc, #8227 @ 0x2023 @ │ │ │ │ subscc pc, r1, fp, lsl #17 │ │ │ │ adcmi r9, fp, #21504 @ 0x5400 │ │ │ │ str sp, [sp, #437] @ 0x1b5 │ │ │ │ svc 0x008af767 │ │ │ │ @ instruction: 0x009808f2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, fp, sl, lsr #27 │ │ │ │ - addeq pc, sl, ip, lsl #11 │ │ │ │ - addeq r0, fp, lr, lsl #27 │ │ │ │ - addeq pc, sl, r0, ror r5 @ │ │ │ │ + addeq r0, fp, lr, lsr #27 │ │ │ │ + umulleq pc, sl, r0, r5 @ │ │ │ │ + umulleq r0, fp, r2, sp │ │ │ │ + addeq pc, sl, r4, ror r5 @ │ │ │ │ addseq r0, r8, r2, lsr #15 │ │ │ │ - addeq r0, fp, sl, lsl #25 │ │ │ │ - addeq r0, fp, r2, asr #24 │ │ │ │ - addeq pc, sl, r4, lsr #8 │ │ │ │ - addeq r0, fp, r4, lsr #24 │ │ │ │ - addeq pc, sl, r6, lsl #8 │ │ │ │ - addeq r0, fp, sl, ror #23 │ │ │ │ - addeq pc, sl, ip, asr #7 │ │ │ │ - addeq r0, fp, r4, lsl #19 │ │ │ │ - addeq r0, fp, sl, ror r7 │ │ │ │ - addeq r0, fp, r4, ror #14 │ │ │ │ - addeq r0, fp, r8, lsr #14 │ │ │ │ - addeq r0, fp, ip, lsl #14 │ │ │ │ - addeq lr, sl, lr, ror #29 │ │ │ │ - @ instruction: 0x008b08bc │ │ │ │ - addeq r0, fp, r0, lsr #13 │ │ │ │ - addeq lr, sl, r2, lsl #29 │ │ │ │ - addeq r0, fp, r0, ror #11 │ │ │ │ - addeq lr, sl, r2, asr #27 │ │ │ │ - umulleq r0, fp, r0, r7 │ │ │ │ - addeq r0, fp, r4, asr r5 │ │ │ │ - addeq lr, sl, r8, lsr sp │ │ │ │ - umulleq r0, fp, r8, r4 │ │ │ │ - addeq lr, sl, sl, ror ip │ │ │ │ - addeq r0, fp, lr, asr #8 │ │ │ │ - addeq r0, fp, r8, asr r4 │ │ │ │ - addeq lr, sl, ip, lsr ip │ │ │ │ - addeq r0, fp, sl, lsr r4 │ │ │ │ - addeq lr, sl, lr, lsl ip │ │ │ │ - addeq r0, fp, ip, lsl r4 │ │ │ │ - addeq lr, sl, r0, lsl #24 │ │ │ │ - strdeq r0, [fp], r6 │ │ │ │ - ldrdeq lr, [sl], sl │ │ │ │ - ldrdeq r0, [fp], r8 │ │ │ │ - @ instruction: 0x008aebbc │ │ │ │ - @ instruction: 0x008b03ba │ │ │ │ - umulleq lr, sl, lr, fp │ │ │ │ - umulleq r0, fp, ip, r3 │ │ │ │ - addeq lr, sl, lr, ror fp │ │ │ │ + addeq r0, fp, lr, lsl #25 │ │ │ │ + addeq r0, fp, r6, asr #24 │ │ │ │ + addeq pc, sl, r8, lsr #8 │ │ │ │ + addeq r0, fp, r8, lsr #24 │ │ │ │ + addeq pc, sl, sl, lsl #8 │ │ │ │ + addeq r0, fp, lr, ror #23 │ │ │ │ + ldrdeq pc, [sl], r0 │ │ │ │ + addeq r0, fp, r8, lsl #19 │ │ │ │ + addeq r0, fp, lr, ror r7 │ │ │ │ + addeq r0, fp, r8, ror #14 │ │ │ │ + addeq r0, fp, ip, lsr #14 │ │ │ │ + addeq r0, fp, r0, lsl r7 │ │ │ │ + strdeq lr, [sl], r2 │ │ │ │ + addeq r0, fp, r0, asr #17 │ │ │ │ + addeq r0, fp, r4, lsr #13 │ │ │ │ + addeq lr, sl, r6, lsl #29 │ │ │ │ + addeq r0, fp, r4, ror #11 │ │ │ │ + addeq lr, sl, r6, asr #27 │ │ │ │ + umulleq r0, fp, r4, r7 │ │ │ │ + addeq r0, fp, r8, asr r5 │ │ │ │ + addeq lr, sl, ip, lsr sp │ │ │ │ + umulleq r0, fp, ip, r4 │ │ │ │ + addeq lr, sl, lr, ror ip │ │ │ │ + addeq r0, fp, r2, asr r4 │ │ │ │ + addeq r0, fp, ip, asr r4 │ │ │ │ + addeq lr, sl, r0, asr #24 │ │ │ │ + addeq r0, fp, lr, lsr r4 │ │ │ │ + addeq lr, sl, r2, lsr #24 │ │ │ │ + addeq r0, fp, r0, lsr #8 │ │ │ │ + addeq lr, sl, r4, lsl #24 │ │ │ │ + strdeq r0, [fp], sl │ │ │ │ + ldrdeq lr, [sl], lr @ │ │ │ │ + ldrdeq r0, [fp], ip │ │ │ │ + addeq lr, sl, r0, asr #23 │ │ │ │ + @ instruction: 0x008b03be │ │ │ │ + addeq lr, sl, r2, lsr #23 │ │ │ │ + addeq r0, fp, r0, lsr #7 │ │ │ │ + addeq lr, sl, r2, lsl #23 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ beq ff4ec830 │ │ │ │ stcpl 2, cr15, [ip, #-692] @ 0xfffffd4c │ │ │ │ strmi r4, [r6], -ip, lsl #12 │ │ │ │ @ instruction: 0xf8df9218 │ │ │ │ @@ -155078,25 +155078,25 @@ │ │ │ │ @ instruction: 0x46284631 │ │ │ │ @ instruction: 0xf902f770 │ │ │ │ @ instruction: 0xf7ff9616 │ │ │ │ svclt 0x0000badc │ │ │ │ addseq pc, r7, r8, lsr ip @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r7, sl, lsr #23 │ │ │ │ - addeq r0, fp, sl, lsl r0 │ │ │ │ - strdeq lr, [sl], ip │ │ │ │ - addeq pc, sl, r4, ror #23 │ │ │ │ - @ instruction: 0x008afbb6 │ │ │ │ - umulleq lr, sl, r8, r3 │ │ │ │ - addeq pc, sl, ip, asr fp @ │ │ │ │ - addeq pc, sl, sl, ror sl @ │ │ │ │ - addeq pc, sl, r0, ror #24 │ │ │ │ - addeq pc, sl, sl, ror #20 │ │ │ │ - addeq pc, sl, r8, ror #14 │ │ │ │ - addeq sp, sl, r2, asr pc │ │ │ │ + addeq r0, fp, lr, lsl r0 │ │ │ │ + addeq lr, sl, r0, lsl #16 │ │ │ │ + addeq pc, sl, r8, ror #23 │ │ │ │ + @ instruction: 0x008afbba │ │ │ │ + umulleq lr, sl, ip, r3 │ │ │ │ + addeq pc, sl, r0, ror #22 │ │ │ │ + addeq pc, sl, lr, ror sl @ │ │ │ │ + addeq pc, sl, r4, ror #24 │ │ │ │ + addeq pc, sl, lr, ror #20 │ │ │ │ + addeq pc, sl, ip, ror #14 │ │ │ │ + addeq sp, sl, r6, asr pc │ │ │ │ ldmdbvs r9, {r0, r2, r3, r4, r8, r9, fp, ip, pc} │ │ │ │ @ instruction: 0xf891911b │ │ │ │ stmibvs ip, {r4, r6, sp}^ │ │ │ │ orrne pc, r0, #134217731 @ 0x8000003 │ │ │ │ svcvc 0x007af5b4 │ │ │ │ strcs fp, [r0], #-4052 @ 0xfffff02c │ │ │ │ @ instruction: 0xf0832401 │ │ │ │ @@ -155891,36 +155891,36 @@ │ │ │ │ tstls pc, #0, 6 │ │ │ │ tstls r5, #134217728 @ 0x8000000 │ │ │ │ mrclt 7, 2, APSR_nzcv, cr15, cr14, {7} │ │ │ │ @ instruction: 0xf43e2c00 │ │ │ │ @ instruction: 0xf04fae62 │ │ │ │ @ instruction: 0xf7fe0800 │ │ │ │ svclt 0x0000bef2 │ │ │ │ - addeq pc, sl, r0, lsr #13 │ │ │ │ - addeq pc, sl, r6, lsl r6 @ │ │ │ │ - ldrdeq pc, [sl], r0 │ │ │ │ - addeq pc, sl, r6, asr r5 @ │ │ │ │ - addeq pc, sl, r0, lsl r5 @ │ │ │ │ - addeq pc, sl, r0, lsr #8 │ │ │ │ - addeq lr, sl, r4, ror #31 │ │ │ │ - addeq sp, sl, r4, asr #15 │ │ │ │ - addeq lr, sl, r6, asr #31 │ │ │ │ - addeq sp, sl, r6, lsr #15 │ │ │ │ - addeq lr, sl, r2, lsr #31 │ │ │ │ - addeq sp, sl, r4, lsl #15 │ │ │ │ - addeq lr, sl, r6, asr #30 │ │ │ │ - addeq lr, sl, r4, lsr #26 │ │ │ │ - addeq sp, sl, r6, lsl #10 │ │ │ │ - addeq lr, sl, r4, lsr ip │ │ │ │ - addeq lr, sl, ip, lsl #24 │ │ │ │ - addeq sp, sl, lr, ror #7 │ │ │ │ - strdeq lr, [sl], r2 │ │ │ │ - ldrdeq sp, [sl], r4 │ │ │ │ - addeq lr, sl, r2, lsl #22 │ │ │ │ - addeq lr, sl, r6, asr #21 │ │ │ │ + addeq pc, sl, r4, lsr #13 │ │ │ │ + addeq pc, sl, sl, lsl r6 @ │ │ │ │ + ldrdeq pc, [sl], r4 │ │ │ │ + addeq pc, sl, sl, asr r5 @ │ │ │ │ + addeq pc, sl, r4, lsl r5 @ │ │ │ │ + addeq pc, sl, r4, lsr #8 │ │ │ │ + addeq lr, sl, r8, ror #31 │ │ │ │ + addeq sp, sl, r8, asr #15 │ │ │ │ + addeq lr, sl, sl, asr #31 │ │ │ │ + addeq sp, sl, sl, lsr #15 │ │ │ │ + addeq lr, sl, r6, lsr #31 │ │ │ │ + addeq sp, sl, r8, lsl #15 │ │ │ │ + addeq lr, sl, sl, asr #30 │ │ │ │ + addeq lr, sl, r8, lsr #26 │ │ │ │ + addeq sp, sl, sl, lsl #10 │ │ │ │ + addeq lr, sl, r8, lsr ip │ │ │ │ + addeq lr, sl, r0, lsl ip │ │ │ │ + strdeq sp, [sl], r2 │ │ │ │ + strdeq lr, [sl], r6 │ │ │ │ + ldrdeq sp, [sl], r8 │ │ │ │ + addeq lr, sl, r6, lsl #22 │ │ │ │ + addeq lr, sl, sl, asr #21 │ │ │ │ @ instruction: 0x0664f8df │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf76f300c │ │ │ │ @ instruction: 0xf8dff9ab │ │ │ │ @ instruction: 0xf04f065c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 19edad4 │ │ │ │ @@ -156152,15 +156152,15 @@ │ │ │ │ bl 1156154 │ │ │ │ andls r0, pc, #805306368 @ 0x30000000 │ │ │ │ ldmdavs r2, {r0, r2, r5, r9, fp, ip, pc} │ │ │ │ eorne pc, r5, r0, asr #16 │ │ │ │ eorsvs pc, r5, r2, asr #16 │ │ │ │ sbceq lr, r5, #2048 @ 0x800 │ │ │ │ stclne 0, cr6, [fp], #-332 @ 0xfffffeb4 │ │ │ │ - blls 9d4d40 │ │ │ │ + blls 9d4d40 │ │ │ │ @ instruction: 0xf8539a1b │ │ │ │ cmplt fp, r2, lsr #32 │ │ │ │ ldrdeq lr, [fp, -sp]! │ │ │ │ @ instruction: 0xf8509d1f │ │ │ │ strcs r2, [r0], -r3, lsr #32 │ │ │ │ eorvs pc, r2, r5, asr #16 │ │ │ │ eorcc pc, r3, r1, asr r8 @ │ │ │ │ @@ -156322,49 +156322,49 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 8, cr15, cr10, cr14, {3} │ │ │ │ strtmi r4, [r9], -r7, lsr #16 │ │ │ │ @ instruction: 0xf76e4478 │ │ │ │ @ instruction: 0xf7feff45 │ │ │ │ svclt 0x0000b920 │ │ │ │ ... │ │ │ │ - addeq lr, sl, sl, lsl sl │ │ │ │ - strdeq sp, [sl], sl │ │ │ │ - strdeq lr, [sl], r4 │ │ │ │ - ldrdeq sp, [sl], r4 │ │ │ │ - addeq lr, sl, sl, asr #19 │ │ │ │ - addeq sp, sl, sl, lsr #3 │ │ │ │ - addeq lr, sl, r4, lsr #19 │ │ │ │ - addeq sp, sl, r4, lsl #3 │ │ │ │ - addeq lr, sl, r4, lsl #19 │ │ │ │ - addeq sp, sl, r6, ror #2 │ │ │ │ - addeq lr, sl, r8, ror #18 │ │ │ │ - addeq sp, sl, r8, asr #2 │ │ │ │ - addeq lr, sl, r8, asr #18 │ │ │ │ - addeq sp, sl, r8, lsr #2 │ │ │ │ - addeq lr, sl, r4, lsl #18 │ │ │ │ - addeq lr, sl, ip, lsr r8 │ │ │ │ - addeq lr, sl, r6, lsl #16 │ │ │ │ - addeq lr, sl, r2, asr r5 │ │ │ │ - addeq ip, sl, r6, lsr sp │ │ │ │ - addeq lr, sl, sl, lsl r5 │ │ │ │ - strdeq ip, [sl], lr │ │ │ │ - strdeq lr, [sl], sl │ │ │ │ - ldrdeq ip, [sl], lr │ │ │ │ - ldrdeq lr, [sl], sl │ │ │ │ - @ instruction: 0x008accbe │ │ │ │ - @ instruction: 0x008ae4ba │ │ │ │ - umulleq ip, sl, lr, ip │ │ │ │ - umulleq lr, sl, lr, r4 │ │ │ │ - addeq ip, sl, r0, lsl #25 │ │ │ │ - addeq lr, sl, r2, ror r4 │ │ │ │ - addeq ip, sl, r4, asr ip │ │ │ │ - addeq lr, sl, r6, asr r4 │ │ │ │ - addeq ip, sl, r8, lsr ip │ │ │ │ - ldrdeq lr, [sl], r8 │ │ │ │ - @ instruction: 0x008acbbc │ │ │ │ + addeq lr, sl, lr, lsl sl │ │ │ │ + strdeq sp, [sl], lr │ │ │ │ + strdeq lr, [sl], r8 │ │ │ │ + ldrdeq sp, [sl], r8 │ │ │ │ + addeq lr, sl, lr, asr #19 │ │ │ │ + addeq sp, sl, lr, lsr #3 │ │ │ │ + addeq lr, sl, r8, lsr #19 │ │ │ │ + addeq sp, sl, r8, lsl #3 │ │ │ │ + addeq lr, sl, r8, lsl #19 │ │ │ │ + addeq sp, sl, sl, ror #2 │ │ │ │ + addeq lr, sl, ip, ror #18 │ │ │ │ + addeq sp, sl, ip, asr #2 │ │ │ │ + addeq lr, sl, ip, asr #18 │ │ │ │ + addeq sp, sl, ip, lsr #2 │ │ │ │ + addeq lr, sl, r8, lsl #18 │ │ │ │ + addeq lr, sl, r0, asr #16 │ │ │ │ + addeq lr, sl, sl, lsl #16 │ │ │ │ + addeq lr, sl, r6, asr r5 │ │ │ │ + addeq ip, sl, sl, lsr sp │ │ │ │ + addeq lr, sl, lr, lsl r5 │ │ │ │ + addeq ip, sl, r2, lsl #26 │ │ │ │ + strdeq lr, [sl], lr @ │ │ │ │ + addeq ip, sl, r2, ror #25 │ │ │ │ + ldrdeq lr, [sl], lr @ │ │ │ │ + addeq ip, sl, r2, asr #25 │ │ │ │ + @ instruction: 0x008ae4be │ │ │ │ + addeq ip, sl, r2, lsr #25 │ │ │ │ + addeq lr, sl, r2, lsr #9 │ │ │ │ + addeq ip, sl, r4, lsl #25 │ │ │ │ + addeq lr, sl, r6, ror r4 │ │ │ │ + addeq ip, sl, r8, asr ip │ │ │ │ + addeq lr, sl, sl, asr r4 │ │ │ │ + addeq ip, sl, ip, lsr ip │ │ │ │ + ldrdeq lr, [sl], ip │ │ │ │ + addeq ip, sl, r0, asr #23 │ │ │ │ @ instruction: 0xf1639817 │ │ │ │ blls 42d204 >::resize(unsigned int)@@Base+0x148620> │ │ │ │ ldmdavs fp, {r2, r9, sp} │ │ │ │ @ instruction: 0xf6421ae3 │ │ │ │ mrrcne 4, 9, r1, r9, cr13 │ │ │ │ ldrbcc pc, [r8, #2271]! @ 0x8df @ │ │ │ │ ldrbtmi r9, [fp], #-1024 @ 0xfffffc00 │ │ │ │ @@ -156745,74 +156745,74 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf76e4478 │ │ │ │ @ instruction: 0xf7fefbf9 │ │ │ │ bls 4e04e8 │ │ │ │ movwcc r6, #6163 @ 0x1813 │ │ │ │ @ instruction: 0xf7fd6013 │ │ │ │ svclt 0x0000bdce │ │ │ │ - strdeq lr, [sl], r6 │ │ │ │ - addeq lr, sl, r6, ror #8 │ │ │ │ - addeq lr, sl, lr, ror #3 │ │ │ │ - ldrdeq ip, [sl], r0 │ │ │ │ - @ instruction: 0x008ae1be │ │ │ │ - addeq ip, sl, r0, lsr #19 │ │ │ │ - umulleq lr, sl, sl, r1 │ │ │ │ - addeq ip, sl, ip, ror r9 │ │ │ │ - addeq lr, sl, sl, asr r1 │ │ │ │ - addeq lr, sl, lr, lsr r1 │ │ │ │ - addeq ip, sl, r0, lsr #18 │ │ │ │ - addeq lr, sl, sl, lsl r1 │ │ │ │ - strdeq ip, [sl], ip @ │ │ │ │ - strdeq lr, [sl], ip │ │ │ │ - ldrdeq ip, [sl], ip @ │ │ │ │ - addeq lr, sl, ip, asr #1 │ │ │ │ - @ instruction: 0x008ac8b0 │ │ │ │ - strheq lr, [sl], r2 │ │ │ │ - umulleq ip, sl, r4, r8 │ │ │ │ - umulleq lr, sl, r6, r0 │ │ │ │ - addeq ip, sl, r8, ror r8 │ │ │ │ - addeq lr, sl, sl, ror r0 │ │ │ │ - addeq ip, sl, ip, asr r8 │ │ │ │ - addeq lr, sl, lr, asr r0 │ │ │ │ - addeq ip, sl, r2, asr #16 │ │ │ │ - addeq lr, sl, r4, asr #32 │ │ │ │ - addeq ip, sl, r6, lsr #16 │ │ │ │ - addeq lr, sl, r8, lsr #32 │ │ │ │ - addeq ip, sl, sl, lsl #16 │ │ │ │ - addeq lr, sl, ip │ │ │ │ - addeq ip, sl, lr, ror #15 │ │ │ │ - strdeq sp, [sl], r0 │ │ │ │ - ldrdeq ip, [sl], r2 │ │ │ │ - @ instruction: 0x008adfb8 │ │ │ │ - umulleq ip, sl, ip, r7 │ │ │ │ - umulleq sp, sl, lr, pc @ │ │ │ │ - addeq ip, sl, r0, lsl #15 │ │ │ │ - addeq sp, sl, r8, asr #30 │ │ │ │ - addeq ip, sl, ip, lsr #14 │ │ │ │ - addeq sp, sl, ip, lsr #30 │ │ │ │ - addeq ip, sl, lr, lsl #14 │ │ │ │ - addeq sp, sl, r0, lsl pc │ │ │ │ + strdeq lr, [sl], sl │ │ │ │ + addeq lr, sl, sl, ror #8 │ │ │ │ + strdeq lr, [sl], r2 │ │ │ │ + ldrdeq ip, [sl], r4 │ │ │ │ + addeq lr, sl, r2, asr #3 │ │ │ │ + addeq ip, sl, r4, lsr #19 │ │ │ │ + umulleq lr, sl, lr, r1 │ │ │ │ + addeq ip, sl, r0, lsl #19 │ │ │ │ + addeq lr, sl, lr, asr r1 │ │ │ │ + addeq lr, sl, r2, asr #2 │ │ │ │ + addeq ip, sl, r4, lsr #18 │ │ │ │ + addeq lr, sl, lr, lsl r1 │ │ │ │ + addeq ip, sl, r0, lsl #18 │ │ │ │ + addeq lr, sl, r0, lsl #2 │ │ │ │ + addeq ip, sl, r0, ror #17 │ │ │ │ + ldrdeq lr, [sl], r0 │ │ │ │ + @ instruction: 0x008ac8b4 │ │ │ │ + strheq lr, [sl], r6 │ │ │ │ + umulleq ip, sl, r8, r8 │ │ │ │ + umulleq lr, sl, sl, r0 │ │ │ │ + addeq ip, sl, ip, ror r8 │ │ │ │ + addeq lr, sl, lr, ror r0 │ │ │ │ + addeq ip, sl, r0, ror #16 │ │ │ │ + addeq lr, sl, r2, rrx │ │ │ │ + addeq ip, sl, r6, asr #16 │ │ │ │ + addeq lr, sl, r8, asr #32 │ │ │ │ + addeq ip, sl, sl, lsr #16 │ │ │ │ + addeq lr, sl, ip, lsr #32 │ │ │ │ + addeq ip, sl, lr, lsl #16 │ │ │ │ + addeq lr, sl, r0, lsl r0 │ │ │ │ strdeq ip, [sl], r2 │ │ │ │ strdeq sp, [sl], r4 │ │ │ │ ldrdeq ip, [sl], r6 │ │ │ │ - addeq sp, sl, r2, lsr #29 │ │ │ │ - addeq sp, sl, lr, ror #27 │ │ │ │ - ldrdeq ip, [sl], r2 │ │ │ │ - ldrdeq sp, [sl], r2 │ │ │ │ - @ instruction: 0x008ac5b4 │ │ │ │ - @ instruction: 0x008addb6 │ │ │ │ - umulleq ip, sl, r8, r5 │ │ │ │ - umulleq sp, sl, sl, sp │ │ │ │ - addeq ip, sl, ip, ror r5 │ │ │ │ - addeq sp, sl, lr, ror sp │ │ │ │ - addeq ip, sl, r0, ror #10 │ │ │ │ - addeq sp, sl, lr, asr sp │ │ │ │ - addeq ip, sl, r0, asr #10 │ │ │ │ - addeq sp, sl, r2, asr #26 │ │ │ │ - addeq ip, sl, r4, lsr #10 │ │ │ │ + @ instruction: 0x008adfbc │ │ │ │ + addeq ip, sl, r0, lsr #15 │ │ │ │ + addeq sp, sl, r2, lsr #31 │ │ │ │ + addeq ip, sl, r4, lsl #15 │ │ │ │ + addeq sp, sl, ip, asr #30 │ │ │ │ + addeq ip, sl, r0, lsr r7 │ │ │ │ + addeq sp, sl, r0, lsr pc │ │ │ │ + addeq ip, sl, r2, lsl r7 │ │ │ │ + addeq sp, sl, r4, lsl pc │ │ │ │ + strdeq ip, [sl], r6 │ │ │ │ + strdeq sp, [sl], r8 │ │ │ │ + ldrdeq ip, [sl], sl │ │ │ │ + addeq sp, sl, r6, lsr #29 │ │ │ │ + strdeq sp, [sl], r2 │ │ │ │ + ldrdeq ip, [sl], r6 │ │ │ │ + ldrdeq sp, [sl], r6 │ │ │ │ + @ instruction: 0x008ac5b8 │ │ │ │ + @ instruction: 0x008addba │ │ │ │ + umulleq ip, sl, ip, r5 │ │ │ │ + umulleq sp, sl, lr, sp │ │ │ │ + addeq ip, sl, r0, lsl #11 │ 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│ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1edebc >::_M_default_append(unsigned int)@@Base+0x326cc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ umlallt r4, r3, r4, sp │ │ │ │ @ instruction: 0x46174c94 │ │ │ │ @@ -158948,15 +158948,15 @@ │ │ │ │ movweq pc, #4099 @ 0x1003 @ │ │ │ │ @ instruction: 0xf0002b00 │ │ │ │ @ instruction: 0x46c88452 │ │ │ │ @ instruction: 0x46584613 │ │ │ │ and r4, r6, r9, lsr r6 │ │ │ │ addseq fp, r7, r4, lsr r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq fp, sl, r0, ip │ │ │ │ + umulleq fp, sl, r4, ip │ │ │ │ bl 1998e8 │ │ │ │ @ instruction: 0xf10803c8 │ │ │ │ ldmib r3, {r0, r1, r2, r3, r4, r5, r6, r7, fp, ip, sp}^ │ │ │ │ @ instruction: 0xf1002300 │ │ │ │ stmdacs r2, {r0, r2, r3, r5, r6, r9, ip, sp, lr, pc} │ │ │ │ movweq pc, #369 @ 0x171 @ │ │ │ │ movwcs fp, #8108 @ 0x1fac │ │ │ │ @@ -159251,17 +159251,17 @@ │ │ │ │ biceq lr, fp, #3072 @ 0xc00 │ │ │ │ blvc 16e560 │ │ │ │ blvc ff0eebe8 │ │ │ │ blx 4eece0 │ │ │ │ bichi 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│ │ │ │ - addeq fp, sl, r4, lsr r2 │ │ │ │ - addeq r9, sl, r6, lsl sl │ │ │ │ - addeq fp, sl, r2, ror #2 │ │ │ │ - addeq r9, sl, r4, asr #18 │ │ │ │ + addeq fp, sl, r6, asr r2 │ │ │ │ + addeq r9, sl, r8, lsr sl │ │ │ │ + addeq fp, sl, r8, lsr r2 │ │ │ │ + addeq r9, sl, sl, lsl sl │ │ │ │ + addeq fp, sl, r6, ror #2 │ │ │ │ + addeq r9, sl, r8, asr #18 │ │ │ │ movwcs r9, #2582 @ 0xa16 │ │ │ │ strb r6, [r8, #-19]! @ 0xffffffed │ │ │ │ bl 2d97b4 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x9fc> │ │ │ │ bls 3b49a0 >::resize(unsigned int)@@Base+0xcfdbc> │ │ │ │ mrrcne 8, 1, r6, r9, cr3 │ │ │ │ @ instruction: 0xf8546011 │ │ │ │ @ instruction: 0xf8401d04 │ │ │ │ @@ -159745,21 +159745,21 @@ │ │ │ │ @ instruction: 0xf8de2100 │ │ │ │ @ instruction: 0xf8dd2000 │ │ │ │ @ instruction: 0xf10ac070 │ │ │ │ strdls r3, [r6, -pc] │ │ │ │ blls 36d6f4 >::resize(unsigned int)@@Base+0x88b10> │ │ │ │ str r9, [sp, r6, lsl #6] │ │ │ │ ... │ │ │ │ - addeq sl, sl, r4, ror pc │ │ │ │ - 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eorls r9, r0, #28, 18 @ 0x70000 │ │ │ │ stmda r8!, {r1, r5, r6, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ldrdcc pc, [r4], -sl │ │ │ │ bleq 66f960 │ │ │ │ @@ -160889,22 +160889,22 @@ │ │ │ │ @ instruction: 0xf04f1e93 │ │ │ │ @ instruction: 0xf04f34ff │ │ │ │ @ instruction: 0xf04f35ff │ │ │ │ @ instruction: 0x468a3bff │ │ │ │ ands r9, r9, r3, lsr #6 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq sl, sl, r6, lsl #10 │ │ │ │ - addeq sl, sl, ip, ror #6 │ │ │ │ - addeq sl, sl, ip, asr #2 │ │ │ │ - addeq r9, sl, r8, asr #31 │ │ │ │ - umulleq r9, sl, sl, pc @ │ │ │ │ - addeq r8, sl, lr, ror r7 │ │ │ │ - addeq r9, sl, ip, ror pc │ │ │ │ - addeq r8, sl, r0, ror #14 │ │ │ │ + addeq sl, sl, sl, lsl #10 │ │ │ │ + addeq sl, sl, r0, ror r3 │ │ │ │ + addeq sl, sl, r0, asr r1 │ │ │ │ + addeq r9, sl, ip, asr #31 │ │ │ │ + umulleq r9, sl, lr, pc @ │ │ │ │ + addeq r8, sl, r2, lsl #15 │ │ │ │ + addeq r9, sl, r0, lsl #31 │ │ │ │ + addeq r8, sl, r4, ror #14 │ │ │ │ strbmi r3, [lr, #-3585] @ 0xfffff1ff │ │ │ │ cmpphi r6, #0 @ p-variant is OBSOLETE │ │ │ │ stccs 8, cr15, [r8, #-348] @ 0xfffffea4 │ │ │ │ svccc 0x00fff1b5 │ │ │ │ @ instruction: 0xf1b4bf08 │ │ │ │ ldmdavs fp!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp}^ │ │ │ │ strtmi sp, [r0], -r5 │ │ │ │ @@ -161307,33 +161307,33 @@ │ │ │ │ @ instruction: 0xf06f9320 │ │ │ │ tstls r0, #0, 6 │ │ │ │ @ instruction: 0xf7fe9b20 │ │ │ │ svclt 0x0000bd1c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ - addeq r9, sl, sl, lsl #23 │ │ │ │ - addeq r9, sl, sl, lsl #21 │ │ │ │ - addeq r9, sl, lr, asr #20 │ │ │ │ - addeq r8, sl, r0, lsr r2 │ │ │ │ - addeq r9, sl, ip, ror r7 │ │ │ │ - addeq r7, sl, r0, ror #30 │ │ │ │ - addeq r9, sl, r4, ror #14 │ │ │ │ - addeq r7, sl, r8, asr #30 │ │ │ │ - addeq r9, sl, ip, lsr r7 │ │ │ │ - addeq r7, sl, r0, lsr #30 │ │ │ │ + addeq r9, sl, lr, lsl #23 │ │ │ │ + addeq r9, sl, lr, lsl #21 │ │ │ │ + addeq r9, sl, r2, asr sl │ │ │ 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addeq r7, sl, ip, ror fp │ │ │ │ + addeq r9, sl, lr, ror r3 │ │ │ │ + addeq r7, sl, r0, ror #22 │ │ │ │ + strdeq r9, [sl], r6 │ │ │ │ + ldrdeq r7, [sl], r8 │ │ │ │ + addeq r9, sl, r8, asr #5 │ │ │ │ + addeq r7, sl, sl, lsr #21 │ │ │ │ + addeq r9, sl, ip, lsr #5 │ │ │ │ + addeq r7, sl, lr, lsl #21 │ │ │ │ + addeq r9, sl, ip, ror #3 │ │ │ │ + ldrdeq r7, [sl], r0 │ │ │ │ + ldrdeq r9, [sl], r0 │ │ │ │ + @ instruction: 0x008a79b4 │ │ │ │ + umulleq r9, sl, r4, r1 │ │ │ │ + addeq r7, sl, r8, ror r9 │ │ │ │ + addeq r9, sl, r8, asr r1 │ │ │ │ + addeq r7, sl, ip, lsr r9 │ │ │ │ + addeq r9, sl, lr, lsr #32 │ │ │ │ + addeq r7, sl, r2, lsl r8 │ │ │ │ + addeq r8, sl, ip, ror lr │ │ │ │ + addeq r7, sl, r0, ror #12 │ │ │ │ @ instruction: 0xf8df4683 │ │ │ │ @ instruction: 0xf64208a4 │ │ │ │ ldrbtmi r6, [r8], #-311 @ 0xfffffec9 │ │ │ │ @ instruction: 0xf769300c │ │ │ │ @ instruction: 0xf8dffb99 │ │ │ │ @ instruction: 0x46590898 │ │ │ │ @ instruction: 0xf7694478 │ │ │ │ @@ -162355,66 +162355,66 @@ │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ @ instruction: 0xf768300c │ │ │ │ ldmdami r8!, {r0, r3, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7694478 │ │ │ │ smlald pc, r7, r3, r8 @ │ │ │ │ ... │ │ │ │ - strdeq r8, [sl], r6 │ │ │ │ - ldrdeq r7, [sl], r8 │ │ │ │ - ldrdeq r8, [sl], r6 │ │ │ │ - @ instruction: 0x008a75b8 │ │ │ │ - @ instruction: 0x008a8db6 │ │ │ │ - umulleq r7, sl, r8, r5 │ │ │ │ - addeq r8, sl, r2, ror #25 │ │ │ │ - addeq r7, sl, r4, asr #9 │ │ │ │ - addeq r8, sl, r6, asr #25 │ │ │ │ - addeq r7, sl, r8, lsr #9 │ │ │ │ - umulleq r8, sl, r6, ip │ │ │ │ - addeq r7, sl, r8, ror r4 │ │ │ │ - addeq r8, sl, ip, asr ip │ │ │ │ - addeq r7, sl, lr, lsr r4 │ │ │ │ - addeq r8, sl, ip, lsr #24 │ │ │ │ - addeq r7, sl, lr, lsl #8 │ │ │ │ - addeq r8, sl, r6, asr #22 │ │ │ │ - addeq r7, sl, r8, lsr #6 │ │ │ │ - addeq r8, sl, r6, lsl #22 │ │ │ │ - addeq r7, sl, r8, ror #5 │ │ │ │ - addeq r8, sl, r6, lsl #18 │ │ │ │ - addeq r7, sl, sl, ror #1 │ │ │ │ - addeq r8, sl, r8, ror #17 │ │ │ │ - addeq r7, sl, ip, asr #1 │ │ │ │ - ldrdeq r8, [sl], r0 │ │ │ │ - strheq r7, [sl], r4 │ │ │ │ - @ instruction: 0x008a88b2 │ │ │ │ - umulleq r7, sl, r6, r0 │ │ │ │ - addeq r8, sl, r4, ror #16 │ │ │ │ - addeq r7, sl, r6, asr #32 │ │ │ │ - strdeq r8, [sl], r6 │ │ │ │ - ldrdeq r6, [sl], sl │ │ │ │ + strdeq r8, [sl], sl │ │ │ │ + ldrdeq r7, [sl], ip │ │ │ │ ldrdeq r8, [sl], sl │ │ │ │ - @ instruction: 0x008a6fbe │ │ │ │ - @ instruction: 0x008a87bc │ │ │ │ - addeq r6, sl, r0, lsr #31 │ │ │ │ - umulleq r8, sl, lr, r7 │ │ │ │ - addeq r6, sl, r2, lsl #31 │ │ │ │ - addeq r8, sl, r0, lsl #15 │ │ │ │ - addeq r6, sl, r4, ror #30 │ │ │ │ - addeq r8, sl, lr, lsl r7 │ │ │ │ - addeq r6, sl, r2, lsl #30 │ │ │ │ - addeq r8, sl, r0, lsl #14 │ │ │ │ - addeq r6, sl, r4, ror #29 │ │ │ │ - addeq r8, sl, r4, ror #13 │ │ │ │ - addeq r6, sl, r6, asr #29 │ │ │ │ - addeq r8, sl, r4, asr #13 │ │ │ │ - addeq r6, sl, r6, lsr #29 │ │ │ │ - addeq r8, sl, r8, lsr #13 │ │ │ │ - addeq r6, sl, sl, lsl #29 │ │ │ │ - addeq r8, sl, r6, ror r5 │ │ │ │ - addeq r6, sl, r8, asr sp │ │ │ │ + @ instruction: 0x008a75bc │ │ │ │ + @ instruction: 0x008a8dba │ │ │ │ + umulleq r7, sl, ip, r5 │ │ │ │ + addeq r8, sl, r6, ror #25 │ │ │ │ + addeq r7, sl, r8, asr #9 │ │ │ │ + addeq r8, sl, sl, asr #25 │ │ │ │ + addeq r7, sl, ip, lsr #9 │ │ │ │ + umulleq r8, sl, sl, ip │ │ │ │ + addeq r7, sl, ip, ror r4 │ │ │ │ + addeq r8, sl, r0, ror #24 │ │ │ │ + addeq r7, sl, r2, asr #8 │ │ │ │ + addeq r8, sl, r0, lsr ip │ │ │ │ + addeq r7, sl, r2, lsl r4 │ │ │ │ + addeq r8, sl, sl, asr #22 │ │ │ │ + addeq r7, sl, ip, lsr #6 │ │ │ │ + addeq r8, sl, sl, lsl #22 │ │ │ │ + addeq r7, sl, ip, ror #5 │ │ │ │ + addeq r8, sl, sl, lsl #18 │ │ │ │ + addeq r7, sl, lr, ror #1 │ │ │ │ + addeq r8, sl, ip, ror #17 │ │ │ │ + ldrdeq r7, [sl], r0 │ │ │ │ + ldrdeq r8, [sl], r4 │ │ │ │ + strheq r7, [sl], r8 │ │ │ │ + @ instruction: 0x008a88b6 │ │ │ │ + umulleq r7, sl, sl, r0 │ │ │ │ + addeq r8, sl, r8, ror #16 │ │ │ │ + addeq r7, sl, sl, asr #32 │ │ │ │ + strdeq r8, [sl], sl │ │ │ │ + ldrdeq r6, [sl], lr │ │ │ │ + ldrdeq r8, [sl], lr │ │ │ │ + addeq r6, sl, r2, asr #31 │ │ │ │ + addeq r8, sl, r0, asr #15 │ │ │ │ + addeq r6, sl, r4, lsr #31 │ │ │ │ + addeq r8, sl, r2, lsr #15 │ │ │ │ + addeq r6, sl, r6, lsl #31 │ │ │ │ + addeq r8, sl, r4, lsl #15 │ │ │ │ + addeq r6, sl, r8, ror #30 │ │ │ │ + addeq r8, sl, r2, lsr #14 │ │ │ │ + addeq r6, sl, r6, lsl #30 │ │ │ │ + addeq r8, sl, r4, lsl #14 │ │ │ │ + addeq r6, sl, r8, ror #29 │ │ │ │ + addeq r8, sl, r8, ror #13 │ │ │ │ + addeq r6, sl, sl, asr #29 │ │ │ │ + addeq r8, sl, r8, asr #13 │ │ │ │ + addeq r6, sl, sl, lsr #29 │ │ │ │ + addeq r8, sl, ip, lsr #13 │ │ │ │ + addeq r6, sl, lr, lsl #29 │ │ │ │ + addeq r8, sl, sl, ror r5 │ │ │ │ + addeq r6, sl, ip, asr sp │ │ │ │ ldrsbthi pc, [r8], sp @ │ │ │ │ @ instruction: 0x9629463d │ │ │ │ andcs sl, r0, #58368 @ 0xe400 │ │ │ │ svcge 0x00449301 │ │ │ │ @ instruction: 0x462b993f │ │ │ │ andls r4, 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│ │ │ - addeq r6, sl, r0, asr #11 │ │ │ │ - addeq r4, sl, r2, lsr #27 │ │ │ │ - addeq r6, sl, r2, lsr #11 │ │ │ │ - addeq r4, sl, r6, lsl #27 │ │ │ │ - addeq r6, sl, r4, lsl #11 │ │ │ │ - addeq r4, sl, r6, ror #26 │ │ │ │ - addeq r6, sl, r6, ror #10 │ │ │ │ - addeq r4, sl, r8, asr #26 │ │ │ │ - addeq r6, sl, r6, asr #10 │ │ │ │ - addeq r4, sl, r8, lsr #26 │ │ │ │ - addeq r6, sl, r4, lsr #10 │ │ │ │ - addeq r4, sl, r6, lsl #26 │ │ │ │ - addeq r6, sl, sl, lsl #10 │ │ │ │ - addeq r4, sl, ip, ror #25 │ │ │ │ - strdeq r6, [sl], r0 │ │ │ │ - ldrdeq r4, [sl], r2 │ │ │ │ - ldrdeq r6, [sl], r6 @ │ │ │ │ - @ instruction: 0x008a4cb8 │ │ │ │ - @ instruction: 0x008a64bc │ │ │ │ - umulleq r4, sl, lr, ip │ │ │ │ - addeq r6, sl, r2, lsr #9 │ │ │ │ - addeq r4, sl, r4, lsl #25 │ │ │ │ + addeq r6, sl, r2, lsr #20 │ │ │ │ + addeq r6, sl, ip, asr #18 │ │ │ │ + addeq r5, sl, ip, lsr #2 │ │ │ │ + addeq r6, sl, lr, lsr #18 │ │ │ │ + addeq r5, sl, lr, lsl #2 │ │ │ │ + addeq r6, sl, r6, ror #17 │ │ │ │ + addeq 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│ │ │ + addeq r6, sl, sl, ror #10 │ │ │ │ + addeq r4, sl, ip, asr #26 │ │ │ │ + addeq r6, sl, sl, asr #10 │ │ │ │ + addeq r4, sl, ip, lsr #26 │ │ │ │ + addeq r6, sl, r8, lsr #10 │ │ │ │ + addeq r4, sl, sl, lsl #26 │ │ │ │ + addeq r6, sl, lr, lsl #10 │ │ │ │ + strdeq r4, [sl], r0 │ │ │ │ + strdeq r6, [sl], r4 │ │ │ │ + ldrdeq r4, [sl], r6 │ │ │ │ + ldrdeq r6, [sl], sl │ │ │ │ + @ instruction: 0x008a4cbc │ │ │ │ + addeq r6, sl, r0, asr #9 │ │ │ │ + addeq r4, sl, r2, lsr #25 │ │ │ │ + addeq r6, sl, r6, lsr #9 │ │ │ │ + addeq r4, sl, r8, lsl #25 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ ldmibmi ip!, {r0, r3, r7, r9, sl, lr} │ │ │ │ @ instruction: 0xb0974bbc │ │ │ │ @ instruction: 0x46054479 │ │ │ │ @@ -164702,24 +164702,24 @@ │ │ │ │ ldrb r4, [r0, r4, lsl #12]! │ │ │ │ mrc 7, 3, APSR_nzcv, cr8, cr13, {2} │ │ │ │ strcs fp, [r1], #-4044 @ 0xfffff034 │ │ │ │ ldrt r2, [fp], r0, lsl #8 │ │ │ │ @ instruction: 0x00975dd0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, r7, r8, lsr #26 │ │ │ │ - addeq r6, sl, r4, lsl r2 │ │ │ │ - strdeq r4, [sl], r8 │ │ │ │ - strdeq r6, [sl], ip │ │ │ │ - addeq r4, sl, r0, ror #19 │ │ │ │ - addeq r6, sl, lr, asr #3 │ │ │ │ - @ instruction: 0x008a49b2 │ │ │ │ - strdeq r6, [sl], r0 │ │ │ │ - ldrdeq r4, [sl], r4 @ │ │ │ │ - ldrdeq r6, [sl], r8 │ │ │ │ - @ instruction: 0x008a48bc │ │ │ │ + addeq r6, sl, r8, lsl r2 │ │ │ │ + strdeq r4, [sl], ip │ │ │ │ + addeq r6, sl, r0, lsl #4 │ │ │ │ + addeq r4, sl, r4, ror #19 │ │ │ │ + ldrdeq r6, [sl], r2 │ │ │ │ + @ instruction: 0x008a49b6 │ │ │ │ + strdeq r6, [sl], r4 │ │ │ │ + ldrdeq r4, [sl], r8 │ │ │ │ + ldrdeq r6, [sl], ip │ │ │ │ + addeq r4, sl, r0, asr #17 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 173b5c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ ldmmi fp!, {r0, r2, r9, sl, lr}^ │ │ │ │ @ instruction: 0x460cb097 │ │ │ │ @@ -164972,24 +164972,24 @@ │ │ │ │ vcmp.f64 d7, d7 │ │ │ │ vsqrt.f64 d23, d6 │ │ │ │ ldmle sl, {r4, r9, fp, ip, sp, lr, pc}^ │ │ │ │ svclt 0x0000e70d │ │ │ │ umullseq r5, r7, r2, sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009759da │ │ │ │ - addeq r5, sl, r6, ror #29 │ │ │ │ - addeq r4, sl, sl, asr #13 │ │ │ │ - addeq r5, sl, lr, asr #29 │ │ │ │ - @ instruction: 0x008a46b2 │ │ │ │ - addeq r5, sl, sl, lsr #28 │ │ │ │ - addeq r4, sl, lr, lsl #12 │ │ │ │ - addeq r5, sl, r0, lsl sp │ │ │ │ - strdeq r4, [sl], r4 @ │ │ │ │ - strdeq r5, [sl], r8 │ │ │ │ - ldrdeq r4, [sl], ip │ │ │ │ + addeq r5, sl, sl, ror #29 │ │ │ │ + addeq r4, sl, lr, asr #13 │ │ │ │ + ldrdeq r5, [sl], r2 │ │ │ │ + @ instruction: 0x008a46b6 │ │ │ │ + addeq r5, sl, lr, lsr #28 │ │ │ │ + addeq r4, sl, r2, lsl r6 │ │ │ │ + addeq r5, sl, r4, lsl sp │ │ │ │ + strdeq r4, [sl], r8 │ │ │ │ + strdeq r5, [sl], ip │ │ │ │ + addeq r4, sl, r0, ror #9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ @ instruction: 0xf04fb085 │ │ │ │ stcls 12, cr0, [lr], {-0} │ │ │ │ svcls 0x000f9d14 │ │ │ │ @@ -165020,16 +165020,16 @@ │ │ │ │ @ instruction: 0xf766300c │ │ │ │ stmdami r6, {r0, r2, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ blx 10f68fa │ │ │ │ ldrmi r9, [r0], -r2, lsl #20 │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addeq r5, sl, lr, asr #23 │ │ │ │ - @ instruction: 0x008a43b2 │ │ │ │ + ldrdeq r5, [sl], r2 │ │ │ │ + @ instruction: 0x008a43b6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3f4034 >::resize(unsigned int)@@Base+0x10f450> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0018f8cc │ │ │ │ strmi fp, [r1], r5, lsr #1 │ │ │ │ blgt 10f4650 │ │ │ │ @@ -165265,18 +165265,18 @@ │ │ │ │ svclt 0x0000e659 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, r0 │ │ │ │ rscsmi r6, r8, r0, lsl #20 │ │ │ │ addseq r5, r7, lr, lsr #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, r7, sl, ror #10 │ │ │ │ - strdeq r5, [sl], r4 │ │ │ │ - addeq r1, sl, r4, asr pc │ │ │ │ - addeq r5, sl, sl, lsl #16 │ │ │ │ - strdeq r5, [sl], sl │ │ │ │ + strdeq r5, [sl], r8 │ │ │ │ + addeq r1, sl, r8, asr pc │ │ │ │ + addeq r5, sl, lr, lsl #16 │ │ │ │ + strdeq r5, [sl], lr │ │ │ │ ldrdcc pc, [ip, -fp]! │ │ │ │ @ instruction: 0xf6ff2b00 │ │ │ │ strbmi sl, [r8], -lr, asr #29 │ │ │ │ ldrbmi r9, [sl], -r9, lsl #18 │ │ │ │ @ instruction: 0xf6c6f16a │ │ │ │ blvc ff0f4a28 │ │ │ │ ldrdeq pc, [r4], -r9 │ │ │ │ @@ -165662,36 +165662,36 @@ │ │ │ │ @ instruction: 0x4629481a │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [sl, #-404]! @ 0xfffffe6c │ │ │ │ @ instruction: 0xf04f4818 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ cdp2 7, 3, cr15, cr4, cr5, {3} │ │ │ │ svclt 0x0000e7ab │ │ │ │ - strdeq r5, [sl], r8 │ │ │ │ - addeq r5, sl, lr, lsr #7 │ │ │ │ - ldrdeq r5, [sl], ip │ │ │ │ - addeq r3, sl, r0, asr #21 │ │ │ │ - addeq r5, sl, r6, lsr #5 │ │ │ │ - addeq r3, sl, sl, lsl #21 │ │ │ │ - addeq r5, sl, r8, ror r2 │ │ │ │ - addeq r3, sl, ip, asr sl │ │ │ │ - addeq r5, sl, lr, asr r2 │ │ │ │ - addeq r3, sl, r0, asr #20 │ │ │ │ - addeq r5, sl, lr, lsr r2 │ │ │ │ - addeq r3, sl, r0, lsr #20 │ │ │ │ - addeq r5, sl, r4, lsr #4 │ │ │ │ - addeq r3, sl, r6, lsl #20 │ │ │ │ - addeq r5, sl, r4, lsl #4 │ │ │ │ - addeq r3, sl, r8, ror #19 │ │ │ │ - addeq r5, sl, ip, ror #3 │ │ │ │ - addeq r3, sl, lr, asr #19 │ │ │ │ - ldrdeq r5, [sl], r2 │ │ │ │ - @ instruction: 0x008a39b4 │ │ │ │ - @ instruction: 0x008a51b8 │ │ │ │ - umulleq r3, sl, sl, r9 │ │ │ │ + strdeq r5, [sl], ip │ │ │ │ + @ instruction: 0x008a53b2 │ │ │ │ + addeq r5, sl, r0, ror #5 │ │ │ │ + addeq r3, sl, r4, asr #21 │ │ │ │ + addeq r5, sl, sl, lsr #5 │ │ │ │ + addeq r3, sl, lr, lsl #21 │ │ │ │ + addeq r5, sl, ip, ror r2 │ │ │ │ + addeq r3, sl, r0, ror #20 │ │ │ │ + addeq r5, sl, r2, ror #4 │ │ │ │ + addeq r3, sl, r4, asr #20 │ │ │ │ + addeq r5, sl, r2, asr #4 │ │ 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sl, ip, asr #5 │ │ │ │ + addeq r1, sl, r4, ror r5 │ │ │ │ + ldrdeq r5, [sl], r0 │ │ │ │ @ instruction: 0xfffec4c7 │ │ │ │ @ instruction: 0xfffeb6a3 │ │ │ │ @ instruction: 0xfffee23d │ │ │ │ @ instruction: 0xfffee7dd │ │ │ │ - ldrdeq r5, [sl], ip │ │ │ │ - addeq r5, sl, ip, ror r0 │ │ │ │ - addeq r3, sl, lr, asr r8 │ │ │ │ + addeq r5, sl, r0, ror #5 │ │ │ │ + addeq r5, sl, r0, lsl #1 │ │ │ │ + addeq r3, sl, r2, ror #16 │ │ │ │ umullseq r4, r7, r0, sl │ │ │ │ andeq r1, r0, r9, lsl r7 │ │ │ │ andeq r0, r0, r3, ror sp │ │ │ │ @ instruction: 0xfffefa2b │ │ │ │ - addeq r5, sl, r2, lsl r0 │ │ │ │ - strdeq r3, [sl], r4 │ │ │ │ - strdeq r4, [sl], r4 @ │ │ │ │ - ldrdeq r3, [sl], r6 │ │ │ │ - ldrdeq r4, [sl], r6 │ │ │ │ - @ instruction: 0x008a37b8 │ │ │ │ + addeq r5, sl, r6, lsl r0 │ │ │ │ + strdeq r3, [sl], r8 │ │ │ │ + strdeq r4, [sl], r8 │ │ │ │ + ldrdeq r3, [sl], sl │ │ │ │ + ldrdeq r4, [sl], sl │ │ │ │ + @ instruction: 0x008a37bc │ │ │ │ @ instruction: 0xfffec361 │ │ │ │ @ instruction: 0xfffef1bd │ │ │ │ - umulleq r4, sl, r0, pc @ │ │ │ │ - addeq r3, sl, r2, ror r7 │ │ │ │ - addeq r4, sl, r2, ror pc │ │ │ │ - addeq r3, sl, r4, asr r7 │ │ │ │ + umulleq r4, sl, r4, pc @ │ │ │ │ + addeq r3, sl, r6, ror r7 │ │ │ │ + addeq r4, sl, r6, ror pc │ │ │ │ + addeq r3, sl, r8, asr r7 │ │ │ │ @ instruction: 0xfffef0b1 │ │ │ │ - addeq r4, sl, r0, asr #30 │ │ │ │ - addeq r3, sl, r2, lsr #14 │ │ │ │ + addeq r4, sl, r4, asr #30 │ │ │ │ + addeq r3, sl, r6, lsr #14 │ │ │ │ @ instruction: 0xfffec143 │ │ │ │ - addeq r4, sl, lr, lsl #30 │ │ │ │ - strdeq r3, [sl], r0 │ │ │ │ + addeq r4, sl, r2, lsl pc │ │ │ │ + strdeq r3, [sl], r4 │ │ │ │ @ instruction: 0xffff3ead │ │ │ │ - ldrdeq r4, [sl], ip │ │ │ │ - @ instruction: 0x008a36be │ │ │ │ - @ instruction: 0x008a4eba │ │ │ │ - umulleq r3, sl, sl, r6 │ │ │ │ - umulleq r4, sl, r6, lr │ │ │ │ - addeq r5, sl, r2, lsr #1 │ │ │ │ + addeq r4, sl, r0, ror #29 │ │ │ │ + addeq r3, sl, r2, asr #13 │ │ │ │ + @ instruction: 0x008a4ebe │ │ │ │ + umulleq r3, sl, lr, r6 │ │ │ │ + umulleq r4, sl, sl, lr │ │ │ │ + addeq r5, sl, r6, lsr #1 │ │ │ │ @ instruction: 0xfffef58f │ │ │ │ - addeq r4, sl, r6, ror #28 │ │ │ │ - addeq r3, sl, r8, asr #12 │ │ │ │ + addeq r4, sl, sl, ror #28 │ │ │ │ + addeq r3, sl, ip, asr #12 │ │ │ │ @ instruction: 0xfffec149 │ │ │ │ - addeq r4, sl, r4, lsr lr │ │ │ │ - addeq r3, sl, r6, lsl r6 │ │ │ │ + addeq r4, sl, r8, lsr lr │ │ │ │ + addeq r3, sl, sl, lsl r6 │ │ │ │ @ instruction: 0xfffec07b │ │ │ │ - addeq r4, sl, r2, lsl #28 │ │ │ │ - addeq r3, sl, r4, ror #11 │ │ │ │ + addeq r4, sl, r6, lsl #28 │ │ │ │ + addeq r3, sl, r8, ror #11 │ │ │ │ @ instruction: 0xfffebfc9 │ │ │ │ - addeq r4, sl, ip, asr #27 │ │ │ │ - addeq r3, sl, lr, lsr #11 │ │ │ │ + ldrdeq r4, [sl], r0 │ │ │ │ + @ instruction: 0x008a35b2 │ │ │ │ @ instruction: 0xfffea93b │ │ │ │ - umulleq r4, sl, sl, sp │ │ │ │ - addeq r3, sl, ip, ror r5 │ │ │ │ + umulleq r4, sl, lr, sp │ │ │ │ + addeq r3, sl, r0, lsl #11 │ │ │ │ @ instruction: 0xfffecb09 │ │ │ │ - addeq r4, sl, r8, ror #26 │ │ │ │ - addeq r3, sl, sl, asr #10 │ │ │ │ + addeq r4, sl, ip, ror #26 │ │ │ │ + addeq r3, sl, lr, asr #10 │ │ │ │ @ instruction: 0xfffebcdb │ │ │ │ - addeq r4, sl, r6, lsr sp │ │ │ │ - addeq r3, sl, r8, lsl r5 │ │ │ │ + addeq r4, sl, sl, lsr sp │ │ │ │ + addeq r3, sl, ip, lsl r5 │ │ │ │ @ instruction: 0xfffef919 │ │ │ │ - addeq r4, sl, r4, lsl #26 │ │ │ │ - addeq r3, sl, r6, ror #9 │ │ │ │ + addeq r4, sl, r8, lsl #26 │ │ │ │ + addeq r3, sl, sl, ror #9 │ │ │ │ andeq r0, r0, pc, ror #31 │ │ │ │ - ldrdeq r4, [sl], r2 │ │ │ │ - @ instruction: 0x008a34b4 │ │ │ │ + ldrdeq r4, [sl], r6 │ │ │ │ + @ instruction: 0x008a34b8 │ │ │ │ @ instruction: 0xffff9e97 │ │ │ │ - umulleq r4, sl, r8, ip │ │ │ │ - addeq r3, sl, sl, ror r4 │ │ │ │ + umulleq r4, sl, ip, ip │ │ │ │ + addeq r3, sl, lr, ror r4 │ │ │ │ @ instruction: 0xfffeb673 │ │ │ │ - addeq r4, sl, r6, ror #24 │ │ │ │ - addeq r3, sl, r8, asr #8 │ │ │ │ + addeq r4, sl, sl, ror #24 │ │ │ │ + addeq r3, sl, ip, asr #8 │ │ │ │ @ instruction: 0xfffed90b │ │ │ │ - addeq r4, sl, ip, lsr #24 │ │ │ │ - addeq r3, sl, lr, lsl #8 │ │ │ │ + addeq r4, sl, r0, lsr ip │ │ │ │ + addeq r3, sl, r2, lsl r4 │ │ │ │ @ instruction: 0xfffeb2df │ │ │ │ - strdeq r4, [sl], sl │ │ │ │ - ldrdeq r3, [sl], ip │ │ │ │ + strdeq r4, [sl], lr │ │ │ │ + addeq r3, sl, r0, ror #7 │ │ │ │ @ instruction: 0xffffe815 │ │ │ │ @ instruction: 0xffffeb49 │ │ │ │ - @ instruction: 0x008a4bb4 │ │ │ │ - umulleq r3, sl, r6, r3 │ │ │ │ + @ instruction: 0x008a4bb8 │ │ │ │ + umulleq r3, sl, sl, r3 │ │ │ │ @ instruction: 0xfffef15b │ │ │ │ - addeq r4, sl, r2, lsl #23 │ │ │ │ - addeq r3, sl, r4, ror #6 │ │ │ │ + addeq r4, sl, r6, lsl #23 │ │ │ │ + addeq r3, sl, r8, ror #6 │ │ │ │ @ instruction: 0xfffee24d │ │ │ │ - addeq r4, sl, r0, asr fp │ │ │ │ - addeq r3, sl, r2, lsr r3 │ │ │ │ + addeq r4, sl, r4, asr fp │ │ │ │ + addeq r3, sl, r6, lsr r3 │ │ │ │ @ instruction: 0xfffeaea7 │ │ │ │ - addeq r4, sl, lr, lsl fp │ │ │ │ - addeq r3, sl, r0, lsl #6 │ │ │ │ + addeq r4, sl, r2, lsr #22 │ │ │ │ + addeq r3, sl, r4, lsl #6 │ │ │ │ @ instruction: 0xfffeae25 │ │ │ │ - addeq r4, sl, ip, ror #21 │ │ │ │ - addeq r3, sl, lr, asr #5 │ │ │ │ - addeq r4, sl, ip, lsl #1 │ │ │ │ - addeq r0, sl, r2, lsr pc │ │ │ │ + strdeq r4, [sl], r0 │ │ │ │ + ldrdeq r3, [sl], r2 │ │ │ │ + umulleq r4, sl, r0, r0 │ │ │ │ + addeq r0, sl, r6, lsr pc │ │ │ │ andeq r0, r0, r1, lsr sl │ │ │ │ - addeq r4, sl, r2, lsl #27 │ │ │ │ - addeq r4, sl, r0, lsl sp │ │ │ │ - addeq r4, sl, r8, ror #20 │ │ │ │ - addeq r3, sl, sl, asr #4 │ │ │ │ - addeq r4, sl, sl, asr #20 │ │ │ │ - addeq r3, sl, ip, lsr #4 │ │ │ │ - addeq r4, sl, r6, lsr sp │ │ │ │ - addeq r4, sl, r0, asr #27 │ │ │ │ - strdeq r4, [sl], lr │ │ │ │ - addeq r3, sl, r0, ror #3 │ │ │ │ - addeq r4, sl, r6, lsr #27 │ │ │ │ - strdeq r4, [sl], ip │ │ │ │ - @ instruction: 0x008a49b2 │ │ │ │ - umulleq r3, sl, r4, r1 │ │ │ │ - addeq r2, sl, ip, lsr r3 │ │ │ │ - ldrdeq r4, [sl], r4 @ │ │ │ │ - addeq r4, sl, r2, ror #18 │ │ │ │ - addeq r3, sl, r4, asr #2 │ │ │ │ - addeq r4, sl, lr, lsr #27 │ │ │ │ - addeq r2, sl, sl, asr #6 │ │ │ │ - addeq r4, sl, r6, lsl r9 │ │ │ │ - strdeq r3, [sl], sl │ │ │ │ - umulleq r4, sl, r0, sp │ │ │ │ - addeq r2, sl, lr, ror r3 │ │ │ │ - ldrdeq r4, [sl], r2 │ │ │ │ - strheq r3, [sl], r6 │ │ │ │ - addeq r4, sl, r0, ror sp │ │ │ │ - umulleq r2, sl, sl, r3 │ │ │ │ - addeq r4, sl, lr, lsl #17 │ │ │ │ - addeq r3, sl, r2, ror r0 │ │ │ │ - addeq r4, sl, r6, asr sp │ │ │ │ - addeq r4, sl, r0, lsr #27 │ │ │ │ - addeq r4, sl, r4, asr r8 │ │ │ │ - addeq r3, sl, r8, lsr r0 │ │ │ │ - addeq r4, sl, sl, lsl #27 │ │ │ │ + addeq r4, sl, r6, lsl #27 │ │ │ │ + addeq r4, sl, r4, lsl sp │ │ │ │ + addeq r4, sl, ip, ror #20 │ │ │ │ + addeq r3, sl, lr, asr #4 │ │ │ │ + addeq r4, sl, lr, asr #20 │ │ │ │ + addeq r3, sl, r0, lsr r2 │ │ │ │ + addeq r4, sl, sl, lsr sp │ │ │ │ + addeq r4, sl, r4, asr #27 │ │ │ │ + addeq r4, sl, r2, lsl #20 │ │ │ │ + addeq r3, sl, r4, ror #3 │ │ │ │ + addeq r4, sl, sl, lsr #27 │ │ │ │ + addeq r4, sl, r0, lsl #28 │ │ │ │ + @ instruction: 0x008a49b6 │ │ │ │ + umulleq r3, sl, r8, r1 │ │ │ │ + addeq r2, sl, r0, asr #6 │ │ │ │ + ldrdeq r4, [sl], r8 │ │ │ │ + addeq r4, sl, r6, ror #18 │ │ │ │ + addeq r3, sl, r8, asr #2 │ │ │ │ + @ instruction: 0x008a4db2 │ │ │ │ + addeq r2, sl, lr, asr #6 │ │ │ │ + addeq r4, sl, sl, lsl r9 │ │ │ │ + strdeq r3, [sl], lr │ │ │ │ + umulleq r4, sl, r4, sp │ │ │ │ + addeq r2, sl, r2, lsl #7 │ │ │ │ + ldrdeq r4, [sl], r6 │ │ │ │ + strheq r3, [sl], sl │ │ │ │ + addeq r4, sl, r4, ror sp │ │ │ │ + umulleq r2, sl, lr, r3 │ │ │ │ + umulleq r4, sl, r2, r8 │ │ │ │ + addeq r3, sl, r6, ror r0 │ │ │ │ + addeq r4, sl, sl, asr sp │ │ │ │ + addeq r4, sl, r4, lsr #27 │ │ │ │ + addeq r4, sl, r8, asr r8 │ │ │ │ + addeq r3, sl, ip, lsr r0 │ │ │ │ + addeq r4, sl, lr, lsl #27 │ │ │ │ + @ instruction: 0x008a4db8 │ │ │ │ + addeq r4, sl, ip, lsl r8 │ │ │ │ + addeq r3, sl, r0 │ │ │ │ + addeq r4, sl, sl, lsr #27 │ │ │ │ + addeq r4, sl, r8, ror #27 │ │ │ │ + addeq r4, sl, r0, ror #15 │ │ │ │ + addeq r2, sl, r4, asr #31 │ │ │ │ + addeq r4, sl, lr, asr #27 │ │ │ │ + addeq lr, r9, r6, lsr #29 │ │ │ │ + addeq r4, sl, r0, lsr #15 │ │ │ │ + addeq r2, sl, r4, lsl #31 │ │ │ │ + ldrdeq lr, [r9], r2 │ │ │ │ @ instruction: 0x008a4db4 │ │ │ │ - addeq r4, sl, r8, lsl r8 │ │ │ │ - strdeq r2, [sl], ip │ │ │ │ - addeq r4, sl, r6, lsr #27 │ │ │ │ - addeq r4, sl, r4, ror #27 │ │ │ │ - ldrdeq r4, [sl], ip │ │ │ │ - addeq r2, sl, r0, asr #31 │ │ │ │ - addeq r4, sl, sl, asr #27 │ │ │ │ - addeq lr, r9, r2, lsr #29 │ │ │ │ - umulleq r4, sl, ip, r7 │ │ │ │ - addeq r2, sl, r0, lsl #31 │ │ │ │ - addeq lr, r9, lr, asr #29 │ │ │ │ - @ instruction: 0x008a4db0 │ │ │ │ - addeq r4, sl, r0, ror #14 │ │ │ │ - addeq r2, sl, r4, asr #30 │ │ │ │ - umulleq r4, sl, lr, sp │ │ │ │ - addeq r4, sl, r8, asr #27 │ │ │ │ - addeq r4, sl, r2, lsr #14 │ │ │ │ - addeq r2, sl, r6, lsl #30 │ │ │ │ + addeq r4, sl, r4, ror #14 │ │ │ │ + addeq r2, sl, r8, asr #30 │ │ │ │ + addeq r4, sl, r2, lsr #27 │ │ │ │ + addeq r4, sl, ip, asr #27 │ │ │ │ + addeq r4, sl, r6, lsr #14 │ │ │ │ + addeq r2, sl, sl, lsl #30 │ │ │ │ @ instruction: 0xf1054a5c │ │ │ │ ldmdbmi ip, {r2, r3, r7, r8, r9}^ │ │ │ │ streq lr, [r0], -sp, asr #19 │ │ │ │ ldrbtmi r4, [r9], #-1146 @ 0xfffffb86 │ │ │ │ stmib sp, {r3, r4, r5, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf15e6602 │ │ │ │ @ instruction: 0x4604f715 │ │ │ │ @@ -166588,38 +166588,38 @@ │ │ │ │ vtst.8 d20, d3, d12 │ │ │ │ ldrbtmi r5, [r8], #-400 @ 0xfffffe70 │ │ │ │ @ instruction: 0xf764300c │ │ │ │ ldmdami sl, {r0, r1, r3, r4, r5, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ cdp2 7, 15, cr15, cr6, cr4, {3} │ │ │ │ ldmdblt lr, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ - addeq r4, sl, ip, lsr fp │ │ │ │ - addeq r4, sl, sl, ror #22 │ │ │ │ - addeq r4, sl, r2, ror r4 │ │ │ │ - addeq r2, sl, r6, asr ip │ │ │ │ - addeq r4, sl, r0, asr fp │ │ │ │ - addeq r4, sl, sl, ror #23 │ │ │ │ - addeq r4, sl, r6, lsr r4 │ │ │ │ - addeq r2, sl, sl, lsl ip │ │ │ │ - ldrdeq r4, [sl], r8 │ │ │ │ - addeq r4, sl, r2, ror ip │ │ │ │ - strdeq r4, [sl], sl │ │ │ │ - ldrdeq r2, [sl], lr │ │ │ │ - addeq r4, sl, r0, ror #24 │ │ │ │ - @ instruction: 0x008a4cb2 │ │ │ │ - @ instruction: 0x008a43be │ │ │ │ - addeq r2, sl, r2, lsr #23 │ │ │ │ - addeq r4, sl, r2, lsr #25 │ │ │ │ - addeq r4, sl, ip, lsr sp │ │ │ │ - addeq r4, sl, r8, ror r3 │ │ │ │ - addeq r2, sl, ip, asr fp │ │ │ │ - addeq r4, sl, r0, lsr #26 │ │ │ │ - addeq r4, sl, r2, ror sp │ │ │ │ - addeq r4, sl, sl, lsr r3 │ │ │ │ - addeq r2, sl, lr, lsl fp │ │ │ │ + addeq r4, sl, r0, asr #22 │ │ │ │ + addeq r4, sl, lr, ror #22 │ │ │ │ + addeq r4, sl, r6, ror r4 │ │ │ │ + addeq r2, sl, sl, asr ip │ │ │ │ + addeq r4, sl, r4, asr fp │ │ │ │ + addeq r4, sl, lr, ror #23 │ │ │ │ + addeq r4, sl, sl, lsr r4 │ │ │ │ + addeq r2, sl, lr, lsl ip │ │ │ │ + ldrdeq r4, [sl], ip │ │ │ │ + addeq r4, sl, r6, ror ip │ │ │ │ + strdeq r4, [sl], lr │ │ │ │ + addeq r2, sl, r2, ror #23 │ │ │ │ + addeq r4, sl, r4, ror #24 │ │ │ │ + @ instruction: 0x008a4cb6 │ │ │ │ + addeq r4, sl, r2, asr #7 │ │ │ │ + addeq r2, sl, r6, lsr #23 │ │ │ │ + addeq r4, sl, r6, lsr #25 │ │ │ │ + addeq r4, sl, r0, asr #26 │ │ │ │ + addeq r4, sl, ip, ror r3 │ │ │ │ + addeq r2, sl, r0, ror #22 │ │ │ │ + addeq r4, sl, r4, lsr #26 │ │ │ │ + addeq r4, sl, r6, ror sp │ │ │ │ + addeq r4, sl, lr, lsr r3 │ │ │ │ + addeq r2, sl, r2, lsr #22 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec11660 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r4, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -166630,16 +166630,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf764300c │ │ │ │ stmdami r5, {r0, r3, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ cdp2 7, 10, cr15, cr4, cr4, {3} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - umulleq r4, sl, r6, r2 │ │ │ │ - addeq r2, sl, sl, ror sl │ │ │ │ + umulleq r4, sl, sl, r2 │ │ │ │ + addeq r2, sl, lr, ror sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ bmi 1b4bf04 │ │ │ │ blmi 1b4bd38 │ │ │ │ addslt r4, r1, sl, ror r4 │ │ │ │ @@ -166745,26 +166745,26 @@ │ │ │ │ @ instruction: 0xf764300c │ │ │ │ ldmdami r0, {r0, r2, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7644478 │ │ │ │ ldrb pc, [sl, -r1, asr #27]! @ │ │ │ │ mrc 7, 3, APSR_nzcv, cr6, cr11, {2} │ │ │ │ addseq r3, r7, ip, lsl #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, sl, ip, asr #13 │ │ │ │ - ldrdeq r4, [sl], lr │ │ │ │ - addeq r4, sl, ip, lsr ip │ │ │ │ + ldrdeq r0, [sl], r0 @ │ │ │ │ + addeq r4, sl, r2, ror #3 │ │ │ │ + addeq r4, sl, r0, asr #24 │ │ │ │ @ instruction: 0x00973bf2 │ │ │ │ - addeq r4, sl, lr, ror r1 │ │ │ │ - addeq r2, sl, r2, ror #18 │ │ │ │ - addeq r4, sl, r6, lsr #2 │ │ │ │ - addeq r2, sl, sl, lsl #18 │ │ │ │ - addeq r4, sl, ip, ror #1 │ │ │ │ - ldrdeq r2, [sl], r0 │ │ │ │ - addeq r4, sl, lr, asr #1 │ │ │ │ - addeq r4, sl, r8, lsl #22 │ │ │ │ + addeq r4, sl, r2, lsl #3 │ │ │ │ + addeq r2, sl, r6, ror #18 │ │ │ │ + addeq r4, sl, sl, lsr #2 │ │ │ │ + addeq r2, sl, lr, lsl #18 │ │ │ │ + strdeq r4, [sl], r0 │ │ │ │ + ldrdeq r2, [sl], r4 │ │ │ │ + ldrdeq r4, [sl], r2 │ │ │ │ + addeq r4, sl, ip, lsl #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0038f8cc │ │ │ │ ldrmi r4, [r1], pc, asr #25 │ │ │ │ adclt r4, r9, pc, asr #21 │ │ │ │ mrcls 4, 1, r4, cr2, cr12, {3} │ │ │ │ @@ -166972,26 +166972,26 @@ │ │ │ │ @ instruction: 0xf04f4811 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ffff877a │ │ │ │ svclt 0x0000e7ef │ │ │ │ umullseq r3, r7, r8, sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, r7, lr, ror #20 │ │ │ │ - addeq r3, sl, sl, ror #30 │ │ │ │ - addeq r3, sl, r2, ror #27 │ │ │ │ - addeq r2, sl, r6, asr #11 │ │ │ │ - addeq r3, sl, sl, asr #27 │ │ │ │ - addeq r2, sl, lr, lsr #11 │ │ │ │ - umulleq r3, sl, r0, sp │ │ │ │ - addeq r3, sl, r4, lsl #27 │ │ │ │ - addeq r2, sl, r8, ror #10 │ │ │ │ - addeq r3, sl, r6, ror #26 │ │ │ │ - addeq r2, sl, r8, asr #10 │ │ │ │ - addeq r3, sl, r8, asr #26 │ │ │ │ - addeq r2, sl, sl, lsr #10 │ │ │ │ + addeq r3, sl, lr, ror #30 │ │ │ │ + addeq r3, sl, r6, ror #27 │ │ │ │ + addeq r2, sl, sl, asr #11 │ │ │ │ + addeq r3, sl, lr, asr #27 │ │ │ │ + @ instruction: 0x008a25b2 │ │ │ │ + umulleq r3, sl, r4, sp │ │ │ │ + addeq r3, sl, r8, lsl #27 │ │ │ │ + addeq r2, sl, ip, ror #10 │ │ │ │ + addeq r3, sl, sl, ror #26 │ │ │ │ + addeq r2, sl, ip, asr #10 │ │ │ │ + addeq r3, sl, ip, asr #26 │ │ │ │ + addeq r2, sl, lr, lsr #10 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 175ee8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ @ instruction: 0xb09d4dd1 │ │ │ │ @ instruction: 0x46934cd1 │ │ │ │ @@ -167201,42 +167201,42 @@ │ │ │ │ @ instruction: 0xf75be794 │ │ │ │ svclt 0x0000eaee │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, r1 │ │ │ │ andeq r0, r0, r0 │ │ │ │ addseq r3, r7, r8, lsl #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r3, sl, lr, ip │ │ │ │ - strdeq r4, [sl], r8 │ │ │ │ - addeq r3, sl, lr, asr #24 │ │ │ │ - addeq r3, sl, lr, lsl #23 │ │ │ │ - addeq r2, sl, r2, ror r3 │ │ │ │ - addeq r3, sl, ip, asr #23 │ │ │ │ - addeq r3, sl, r2, ror #22 │ │ │ │ - addeq r4, sl, sl, lsl r6 │ │ │ │ - addeq r3, sl, r6, lsr #22 │ │ │ │ + addeq r3, sl, r2, lsr #25 │ │ │ │ + strdeq r4, [sl], ip │ │ │ │ + addeq r3, sl, r2, asr ip │ │ │ │ + umulleq r3, sl, r2, fp │ │ │ │ + addeq r2, sl, r6, ror r3 │ │ │ │ + ldrdeq r3, [sl], r0 │ │ │ │ + addeq r3, sl, r6, ror #22 │ │ │ │ + addeq r4, sl, lr, lsl r6 │ │ │ │ + addeq r3, sl, sl, lsr #22 │ │ │ │ addseq r3, r7, lr, asr #10 │ │ │ │ - strdeq r3, [sl], r8 │ │ │ │ - ldrdeq r2, [sl], ip │ │ │ │ + strdeq r3, [sl], ip │ │ │ │ + addeq r2, sl, r0, ror #5 │ │ │ │ + addeq r3, sl, r2, ror #21 │ │ │ │ + addeq r4, sl, sl, ror r5 │ │ │ │ + @ instruction: 0x008a3ab0 │ │ │ │ + umulleq r2, sl, r4, r2 │ │ │ │ + umulleq r3, sl, r8, sl │ │ │ │ + addeq r2, sl, sl, ror r2 │ │ │ │ + addeq r3, sl, sl, ror sl │ │ │ │ + addeq r2, sl, ip, asr r2 │ │ │ │ + addeq r3, sl, lr, asr sl │ │ │ │ + addeq r4, sl, r4, ror #9 │ │ │ │ + strdeq r3, [sl], r6 │ │ │ │ + ldrdeq r2, [sl], sl │ │ │ │ ldrdeq r3, [sl], lr │ │ │ │ - addeq r4, sl, r6, ror r5 │ │ │ │ - addeq r3, sl, ip, lsr #21 │ │ │ │ - umulleq r2, sl, r0, r2 │ │ │ │ - umulleq r3, sl, r4, sl │ │ │ │ - addeq r2, sl, r6, ror r2 │ │ │ │ - addeq r3, sl, r6, ror sl │ │ │ │ - addeq r2, sl, r8, asr r2 │ │ │ │ - addeq r3, sl, sl, asr sl │ │ │ │ - addeq r4, sl, r0, ror #9 │ │ │ │ - strdeq r3, [sl], r2 │ │ │ │ - ldrdeq r2, [sl], r6 │ │ │ │ - ldrdeq r3, [sl], sl │ │ │ │ - @ instruction: 0x008a21bc │ │ │ │ - addeq r3, sl, r0, asr #19 │ │ │ │ - addeq r2, sl, r2, lsr #3 │ │ │ │ + addeq r2, sl, r0, asr #3 │ │ │ │ + addeq r3, sl, r4, asr #19 │ │ │ │ + addeq r2, sl, r6, lsr #3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ pkhbtmi fp, r1, sp, lsl #1 │ │ │ │ andscc lr, r3, #3358720 @ 0x334000 │ │ │ │ blmi feb0d8b8 │ │ │ │ @@ -167406,29 +167406,29 @@ │ │ │ │ @ instruction: 0xf04f4814 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf898f764 │ │ │ │ @ instruction: 0xf75be776 │ │ │ │ svclt 0x0000e94e │ │ │ │ addseq r3, r7, r4, lsr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, sl, r0, lsr #17 │ │ │ │ - addeq r3, sl, ip, lsr r8 │ │ │ │ - addeq r3, sl, r4, lsr #16 │ │ │ │ - addeq r3, sl, lr, lsl #15 │ │ │ │ - addeq r1, sl, r2, ror pc │ │ │ │ + addeq r3, sl, r4, lsr #17 │ │ │ │ + addeq r3, sl, r0, asr #16 │ │ │ │ + addeq r3, sl, r8, lsr #16 │ │ │ │ + umulleq r3, sl, r2, r7 │ │ │ │ + addeq r1, sl, r6, ror pc │ │ │ │ addseq r3, r7, r8, lsr #3 │ │ │ │ - addeq r3, sl, r6, lsr r7 │ │ │ │ - addeq r3, sl, r6, ror #13 │ │ │ │ - addeq r1, sl, sl, asr #29 │ │ │ │ - addeq r3, sl, r2, asr #13 │ │ │ │ - addeq r1, sl, r6, lsr #29 │ │ │ │ - umulleq r3, sl, lr, r6 │ │ │ │ - addeq r1, sl, r0, lsl #29 │ │ │ │ - addeq r3, sl, r0, lsl #13 │ │ │ │ - addeq r1, sl, r2, ror #28 │ │ │ │ + addeq r3, sl, sl, lsr r7 │ │ │ │ + addeq r3, sl, sl, ror #13 │ │ │ │ + addeq r1, sl, lr, asr #29 │ │ │ │ + addeq r3, sl, r6, asr #13 │ │ │ │ + addeq r1, sl, sl, lsr #29 │ │ │ │ + addeq r3, sl, r2, lsr #13 │ │ │ │ + addeq r1, sl, r4, lsl #29 │ │ │ │ + addeq r3, sl, r4, lsl #13 │ │ │ │ + addeq r1, sl, r6, ror #28 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec12304 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xb0900fb8 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ blvc 5f6788 │ │ │ │ strls r9, [r0], #-3090 @ 0xfffff3ee │ │ │ │ @@ -167450,16 +167450,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff82f763 │ │ │ │ stmdbls pc, {r0, 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│ @ instruction: 0xf7624478 │ │ │ │ blls 1bbd20 >::_M_default_append(unsigned int)@@Base+0x530> │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - ldrdeq r2, [sl], r2 @ │ │ │ │ - umulleq r0, sl, r2, r8 │ │ │ │ - @ instruction: 0x008a2bb0 │ │ │ │ - addeq r0, sl, r0, ror r8 │ │ │ │ + ldrdeq r2, [sl], r6 │ │ │ │ + umulleq r0, sl, r6, r8 │ │ │ │ + @ instruction: 0x008a2bb4 │ │ │ │ + addeq r0, sl, r4, ror r8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi 1ece110 │ │ │ │ blmi 1ece140 │ │ │ │ addlt r4, sp, sl, ror r4 │ │ │ │ @@ -168894,15 +168894,15 @@ │ │ │ │ mvncs pc, #70254592 @ 0x4300000 │ │ │ │ @ instruction: 0xf761462a │ │ │ │ @ instruction: 0x4620fd1f │ │ │ │ @ instruction: 0xf174f157 │ │ │ │ stmdbge r5, {r1, r3, r5, r9, sl, lr} │ │ │ │ mvncs pc, #70254592 @ 0x4300000 │ │ │ │ ldc2 7, cr15, [r6, #-388] @ 0xfffffe7c │ │ │ │ - blmi 9cf0c0 │ │ │ │ + blmi 9cf0c0 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ blls 396894 >::resize(unsigned int)@@Base+0xb1cb0> │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ teqle sl, r0, lsl #6 │ │ │ │ andlt r4, sp, r0, lsr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ @ instruction: 0xf6434821 │ │ │ │ @@ -168932,25 +168932,25 @@ │ │ │ │ @ instruction: 0xf04f4810 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 7, cr15, [ip], {98} @ 0x62 │ │ │ │ @ instruction: 0xf759e7ef │ │ │ │ svclt 0x0000ed52 │ │ │ │ addseq r1, r7, r8, ror sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, sl, r2, ror fp │ │ │ │ - addeq r2, sl, sl, asr sl │ │ │ │ + addeq r2, sl, r6, ror fp │ │ │ │ + addeq r2, sl, lr, asr sl │ │ │ │ addseq r1, r7, r8, lsr #18 │ │ │ │ - strdeq r2, [sl], lr │ │ │ │ - @ instruction: 0x008a06be │ │ │ │ - addeq r2, sl, r4, ror #19 │ │ │ │ - addeq r0, sl, r4, lsr #13 │ │ │ │ - addeq r2, sl, sl, asr #19 │ │ │ │ - addeq r0, sl, r8, lsl #13 │ │ │ │ - addeq r2, sl, ip, lsr #19 │ │ │ │ - addeq r0, sl, sl, ror #12 │ │ │ │ + addeq r2, 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[pc :64], r0 │ │ │ │ bl fec13b3c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603feb7 │ │ │ │ @@ -168981,16 +168981,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf762300c │ │ │ │ stmdami r5, {r0, r1, r3, r4, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2 7, cr15, [r6], #-392 @ 0xfffffe78 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - ldrdeq r2, [sl], lr │ │ │ │ - umulleq r0, sl, lr, r5 │ │ │ │ + addeq r2, sl, r2, ror #17 │ │ │ │ + addeq r0, sl, r2, lsr #11 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 177e44 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi r4, [sp], -r1, lsl #13 │ │ │ │ bcs ce1f8 │ │ │ │ @@ -169331,20 +169331,20 @@ │ │ │ │ ldrbt r9, [r9], -r0, lsl #22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ mcrls 6, 7, r5, cr7, cr6, {0} │ │ │ │ ldclcc 3, cr0, [r2], {175} @ 0xaf │ │ │ │ ... │ │ │ │ - umulleq r2, sl, r8, r4 │ │ │ │ - addeq r0, sl, r8, asr r1 │ │ │ │ - strdeq r2, [sl], lr │ │ │ │ - strheq r0, [sl], lr │ │ │ │ - addeq r2, sl, r6, ror r3 │ │ │ │ - addeq r0, sl, r6, lsr r0 │ │ │ │ + umulleq r2, sl, ip, r4 │ │ │ │ + addeq r0, sl, ip, asr r1 │ │ │ │ + addeq r2, sl, r2, lsl #8 │ │ │ │ + addeq r0, sl, r2, asr #1 │ │ │ │ + addeq r2, sl, sl, ror r3 │ │ │ │ + addeq r0, sl, sl, lsr r0 │ │ │ │ blpl ff2389d8 │ │ │ │ blvs ff2389ec │ │ │ │ blx 4f8ae4 │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ @ instruction: 0xee845b46 │ │ │ │ vmov.f64 d5, #69 @ 0x3e280000 0.1640625 │ │ │ │ vsqrt.f64 d21, d2 │ │ │ │ @@ -169609,32 +169609,32 @@ │ │ │ │ ldmdami r7, {r0, r1, r4, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2304 @ 0xfffff700 │ │ │ │ @ instruction: 0xff4ef761 │ │ │ │ strb r9, [r5], #-2816 @ 0xfffff500 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ mcrls 6, 7, r5, cr7, cr6, {0} │ │ │ │ ldclcc 3, cr0, [r2], {175} @ 0xaf │ │ │ │ - ldrdeq r2, [sl], ip │ │ │ │ - umulleq pc, r9, ip, pc @ │ │ │ │ - addeq r2, sl, r4, lsr #5 │ │ │ │ - addeq pc, r9, r4, ror #30 │ │ │ │ - addeq r2, sl, r2, asr r0 │ │ │ │ - addeq pc, r9, r2, lsl sp @ │ │ │ │ - addeq r2, sl, r4, lsl r0 │ │ │ │ - ldrdeq pc, [r9], r4 │ │ │ │ - ldrdeq r1, [sl], sl │ │ │ │ - umulleq pc, r9, sl, ip @ │ │ │ │ - umulleq r1, sl, sl, pc @ │ │ │ │ - addeq pc, r9, sl, asr ip @ │ │ │ │ - addeq r1, sl, r0, ror #30 │ │ │ │ - addeq pc, r9, r0, lsr #24 │ │ │ │ - addeq r1, sl, ip, lsr #30 │ │ │ │ - addeq pc, r9, ip, ror #23 │ │ │ │ - addeq r1, sl, lr, lsl #30 │ │ │ │ - addeq pc, r9, lr, asr #23 │ │ │ │ + addeq r2, sl, r0, ror #5 │ │ │ │ + addeq pc, r9, r0, lsr #31 │ │ │ │ + addeq r2, sl, r8, lsr #5 │ │ │ │ + addeq pc, r9, r8, ror #30 │ │ │ │ + addeq r2, sl, r6, asr r0 │ │ │ │ + addeq pc, r9, r6, lsl sp @ │ │ │ │ + addeq r2, sl, r8, lsl r0 │ │ │ │ + ldrdeq pc, [r9], r8 │ │ │ │ + ldrdeq r1, [sl], lr │ │ │ │ + umulleq pc, r9, lr, ip @ │ │ │ │ + umulleq r1, sl, lr, pc @ │ │ │ │ + addeq pc, r9, lr, asr ip @ │ │ │ │ + addeq r1, sl, r4, ror #30 │ │ │ │ + addeq pc, r9, r4, lsr #24 │ │ │ │ + addeq r1, sl, r0, lsr pc │ │ │ │ + strdeq pc, [r9], r0 │ │ │ │ + addeq r1, sl, r2, lsl pc │ │ │ │ + ldrdeq pc, [r9], r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrmi fp, [r5], -r6, lsl #1 │ │ │ │ ldrmi r4, [lr], -sp, lsr #20 │ │ │ │ strmi r4, [r7], -sp, lsr #22 │ │ │ │ @@ -169680,16 +169680,16 @@ │ │ │ │ @ instruction: 0xf8ca2205 │ │ │ │ strb r2, [r7, r0]! │ │ │ │ @ instruction: 0xf8ca2304 │ │ │ │ ldrb r3, [r4, r0]! │ │ │ │ svc 0x0074f758 │ │ │ │ umullseq r0, r7, r4, sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, sl, r8, lsr #28 │ │ │ │ - addeq pc, r9, r8, ror #21 │ │ │ │ + addeq r1, sl, ip, lsr #28 │ │ │ │ + addeq pc, r9, ip, ror #21 │ │ │ │ addseq r0, r7, ip, lsl sp │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 17893c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ cdp 8, 11, cr6, cr1, cr2, {2} │ │ │ │ @@ -169874,26 +169874,26 @@ │ │ │ │ ldmdami r0, {r0, r5, r7, r8, ip, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [ip], #-388 @ 0xfffffe7c │ │ │ │ stmdbls r3, {r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7614478 │ │ │ │ blls 1bcc50 >::_M_default_append(unsigned int)@@Base+0x1460> │ │ │ │ svclt 0x0000e711 │ │ │ │ - @ instruction: 0x008a1cbe │ │ │ │ - addeq pc, r9, lr, ror r9 @ │ │ │ │ - addeq r1, sl, sl, lsl #24 │ │ │ │ - addeq pc, r9, sl, asr #17 │ │ │ │ - addeq r1, sl, sl, ror #22 │ │ │ │ - addeq pc, r9, sl, lsr #16 │ │ │ │ - addeq r1, sl, r6, lsr #22 │ │ │ │ - addeq pc, r9, r6, ror #15 │ │ │ │ - strdeq r1, [sl], lr │ │ │ │ - @ instruction: 0x0089f7be │ │ │ │ - addeq r1, sl, r0, ror #21 │ │ │ │ - addeq pc, r9, r0, lsr #15 │ │ │ │ + addeq r1, sl, r2, asr #25 │ │ │ │ + addeq pc, r9, r2, lsl #19 │ │ │ │ + addeq r1, sl, lr, lsl #24 │ │ │ │ + addeq pc, r9, lr, asr #17 │ │ │ │ + addeq r1, sl, lr, ror #22 │ │ │ │ + addeq pc, r9, lr, lsr #16 │ │ │ │ + addeq r1, sl, sl, lsr #22 │ │ │ │ + addeq pc, r9, sl, ror #15 │ │ │ │ + addeq r1, sl, r2, lsl #22 │ │ │ │ + addeq pc, r9, r2, asr #15 │ │ │ │ + addeq r1, sl, r4, ror #21 │ │ │ │ + addeq pc, r9, r4, lsr #15 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 178c68 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r3, asr #16 │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ @@ -170086,26 +170086,26 @@ │ │ │ │ stmdbls r3, {r0, r4, fp, lr} │ │ │ │ @ instruction: 0xf7614478 │ │ │ │ blls 1bc90c >::_M_default_append(unsigned int)@@Base+0x111c> │ │ │ │ cdp 7, 11, cr14, cr5, cr10, {0} │ │ │ │ vsqrt.f64 d24, d0 │ │ │ │ @ instruction: 0xf6bffa10 │ │ │ │ strb sl, [pc, -r7, lsr #30]! │ │ │ │ - addeq r1, sl, r8, lsl #19 │ │ │ │ - addeq pc, r9, r8, asr #12 │ │ │ │ - ldrdeq r1, [sl], lr │ │ │ │ - umulleq pc, r9, lr, r5 @ │ │ │ │ - addeq r1, sl, r6, ror #16 │ │ │ │ - addeq pc, r9, r6, lsr #10 │ │ │ │ - ldrdeq r1, [sl], r8 │ │ │ │ - umulleq pc, r9, r8, r4 @ │ │ │ │ - @ instruction: 0x008a17ba │ │ │ │ - addeq pc, r9, sl, ror r4 @ │ │ │ │ - umulleq r1, sl, ip, r7 │ │ │ │ - addeq pc, r9, ip, asr r4 @ │ │ │ │ + addeq r1, sl, ip, lsl #19 │ │ │ │ + addeq pc, r9, ip, asr #12 │ │ │ │ + addeq r1, sl, r2, ror #17 │ │ │ │ + addeq pc, r9, r2, lsr #11 │ │ │ │ + addeq r1, sl, sl, ror #16 │ │ │ │ + addeq pc, r9, sl, lsr #10 │ │ │ │ + ldrdeq r1, [sl], ip │ │ │ │ + umulleq pc, r9, ip, r4 @ │ │ │ │ + @ instruction: 0x008a17be │ │ │ │ + addeq pc, r9, lr, ror r4 @ │ │ │ │ + addeq r1, sl, r0, lsr #15 │ │ │ │ + addeq pc, r9, r0, ror #8 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2f8fb8 >::resize(unsigned int)@@Base+0x143d4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldrmi r4, [pc], -r5, lsl #12 │ │ │ │ stclmi 6, cr4, [r0], {145} @ 0x91 │ │ │ │ @@ -170200,15 +170200,15 @@ │ │ │ │ blhi f9284 │ │ │ │ blls 179288 │ │ │ │ blvc af928c │ │ │ │ eorscs lr, sl, #3194880 @ 0x30c000 │ │ │ │ rscscs pc, r0, r3, asr #17 │ │ │ │ rscscs pc, ip, r3, asr #17 │ │ │ │ ldrdcs pc, [r0, -r3] │ │ │ │ - blvc 9f92a0 │ │ │ │ + blvc 9f92a0 │ │ │ │ rsbsmi pc, r7, #2 │ │ │ │ blvc a792a8 │ │ │ │ @ instruction: 0xf8c3430a │ │ │ │ @ instruction: 0xf1522100 │ │ │ │ stmdacs r0, {r0, r1, r2, r5, r6, r7, r8, r9, ip, sp, lr, pc} │ │ │ │ cmnphi sl, r0, asr #32 @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf8d26832 │ │ │ │ @@ -170296,16 +170296,16 @@ │ │ │ │ adcmi r3, r3, #248 @ 0xf8 │ │ │ │ tst r7, r9, lsl ip │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addseq r0, r7, r2, lsr r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, sl, lr, asr #13 │ │ │ │ - addeq r1, sl, r6, ror #10 │ │ │ │ + ldrdeq r1, [sl], r2 │ │ │ │ + addeq r1, sl, sl, ror #10 │ │ │ │ addseq r0, r7, ip, lsl #8 │ │ │ │ addsmi r3, ip, #16777216 @ 0x1000000 │ │ │ │ stmdavs r9!, {r0, r1, r2, r3, r5, r9, fp, ip, lr, pc}^ │ │ │ │ ldc 7, cr3, [r8], #16 │ │ │ │ @ instruction: 0xf501ab02 │ │ │ │ mrc 1, 5, r6, cr0, cr0, {5} │ │ │ │ vldr d6, [r1, #-808] @ 0xfffffcd8 │ │ │ │ @@ -170463,32 +170463,32 @@ │ │ │ │ @ instruction: 0xf04f4818 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf89cf761 │ │ │ │ @ instruction: 0xf758e7c7 │ │ │ │ svclt 0x0000e952 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - @ instruction: 0x008a13b4 │ │ │ │ - addeq r1, sl, r6, asr r3 │ │ │ │ - umulleq sp, r9, lr, lr │ │ │ │ - ldrdeq sp, [r9], r4 │ │ │ │ - addeq r1, sl, r0, lsl #5 │ │ │ │ - addeq lr, r9, r0, asr #30 │ │ │ │ - addeq r1, sl, r6, ror #4 │ │ │ │ - addeq lr, r9, r6, lsr #30 │ │ │ │ - addeq r1, sl, sl, lsl r2 │ │ │ │ - ldrdeq lr, [r9], r8 │ │ │ │ - strdeq r1, [sl], sl │ │ │ │ - @ instruction: 0x0089eeb8 │ │ │ │ - addeq r1, sl, r0, ror #3 │ │ │ │ - umulleq lr, r9, lr, lr │ │ │ │ - addeq r1, sl, r6, asr #3 │ │ │ │ - addeq lr, r9, r4, lsl #29 │ │ │ │ - addeq r1, sl, ip, lsr #3 │ │ │ │ - addeq lr, r9, sl, ror #28 │ │ │ │ + @ instruction: 0x008a13b8 │ │ │ │ + addeq r1, sl, sl, asr r3 │ │ │ │ + addeq sp, r9, r2, lsr #29 │ │ │ │ + ldrdeq sp, [r9], r8 │ │ │ │ + addeq r1, sl, r4, lsl #5 │ │ │ │ + addeq lr, r9, r4, asr #30 │ │ │ │ + addeq r1, sl, sl, ror #4 │ │ │ │ + addeq lr, r9, sl, lsr #30 │ │ │ │ + addeq r1, sl, lr, lsl r2 │ │ │ │ + ldrdeq lr, [r9], ip │ │ │ │ + strdeq r1, [sl], lr │ │ │ │ + @ instruction: 0x0089eebc │ │ │ │ + addeq r1, sl, r4, ror #3 │ │ │ │ + addeq lr, r9, r2, lsr #29 │ │ │ │ + addeq r1, sl, sl, asr #3 │ │ │ │ + addeq lr, r9, r8, lsl #29 │ │ │ │ + @ instruction: 0x008a11b0 │ │ │ │ + addeq lr, r9, lr, ror #28 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi f4f96c │ │ │ │ blmi f4fb7c │ │ │ │ addlt r4, lr, sl, ror r4 │ │ │ │ @@ -170546,19 +170546,19 @@ │ │ │ │ stmdami sl, {r0, r3, r4, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xfff4f760 │ │ │ │ @ instruction: 0xf758e7b7 │ │ │ │ svclt 0x0000e8aa │ │ │ │ addseq r0, r7, r0, lsr r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, sl, r8, ror #1 │ │ │ │ - addeq lr, r9, r8, lsr #27 │ │ │ │ + addeq r1, sl, ip, ror #1 │ │ │ │ + addeq lr, r9, ip, lsr #27 │ │ │ │ @ instruction: 0x0096ffde │ │ │ │ - addeq r1, sl, sl, asr r0 │ │ │ │ - addeq lr, r9, sl, lsl sp │ │ │ │ + addeq r1, sl, lr, asr r0 │ │ │ │ + addeq lr, r9, lr, lsl sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2f96dc >::resize(unsigned int)@@Base+0x14af8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0xa010f8d1 │ │ │ │ stmdavs r5, {r3, r4, r7, r9, sl, lr}^ │ │ │ │ @@ -170660,15 +170660,15 @@ │ │ │ │ vstr d5, [sp, #16] │ │ │ │ @ instruction: 0xf7586b02 │ │ │ │ ldc 12, cr14, [sp, #824] @ 0x338 │ │ │ │ vldr d6, [sp, #8] │ │ │ │ vadd.f64 d5, d6, d4 │ │ │ │ vcmp.f64 d0, d0 │ │ │ │ vsqrt.f64 d25, d0 │ │ │ │ - ble 9fcc14 │ │ │ │ + ble 9fcc14 │ │ │ │ ldrvs pc, [r2, #1285]! @ 0x505 │ │ │ │ blpl 179a10 │ │ │ │ bleq 179834 │ │ │ │ bleq f9cbc │ │ │ │ ldc 7, cr15, [r8], #352 @ 0x160 │ │ │ │ blpl 179a60 │ │ │ │ blhi 10f9eb0 │ │ │ │ @@ -170700,18 +170700,18 @@ │ │ │ │ stmdami r8, {r1, r2, r3, r4, r5, r8, r9, sl, sp, lr, pc} │ │ │ │ mvncs pc, r2, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [lr, #384]! @ 0x180 │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf7604478 │ │ │ │ @ instruction: 0xe731feb9 │ │ │ │ - strdeq r0, [sl], lr │ │ │ │ - @ instruction: 0x0089eabe │ │ │ │ - addeq r0, sl, r4, ror #27 │ │ │ │ - addeq lr, r9, r4, lsr #21 │ │ │ │ + addeq r0, sl, r2, lsl #28 │ │ │ │ + addeq lr, r9, r2, asr #21 │ │ │ │ + addeq r0, sl, r8, ror #27 │ │ │ │ + addeq lr, r9, r8, lsr #21 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec15688 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r4, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdavs r3, {r0, r3, r4, r9, sl, lr}^ │ │ │ │ strmi fp, [r5], -r4, lsl #1 │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ @@ -170790,22 +170790,22 @@ │ │ │ │ ldrbtmi r4, [sl], #-1576 @ 0xfffff9d8 │ │ │ │ vld4.16 {d31,d33,d35,d37}, [sl :64], r5 │ │ │ │ bmi 3b859c >::resize(unsigned int)@@Base+0xd39b8> │ │ │ │ stc 6, cr4, [sp, #160] @ 0xa0 │ │ │ │ ldrbtmi r6, [sl], #-2816 @ 0xfffff500 │ │ │ │ vld4.16 {d31,d33,d35,d37}, [r2 :64], r5 │ │ │ │ svclt 0x0000e7ed │ │ │ │ - addeq r9, r9, r8, asr #26 │ │ │ │ - addeq r0, sl, ip, ror sp │ │ │ │ - strdeq r0, [sl], r6 │ │ │ │ - @ instruction: 0x0089e9bc │ │ │ │ - addeq r0, sl, r0, ror #25 │ │ │ │ - ldrdeq r0, [sl], r8 │ │ │ │ - strdeq sp, [r9], r6 │ │ │ │ - addeq r0, sl, r2, asr #25 │ │ │ │ + addeq r9, r9, ip, asr #26 │ │ │ │ + addeq r0, sl, r0, lsl #27 │ │ │ │ + strdeq r0, [sl], sl │ │ │ │ + addeq lr, r9, r0, asr #19 │ │ │ │ + addeq r0, sl, r4, ror #25 │ │ │ │ + ldrdeq r0, [sl], ip │ │ │ │ + strdeq sp, [r9], sl │ │ │ │ + addeq r0, sl, r6, asr #25 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fec15800 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r1, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ @ instruction: 0xf8d19802 │ │ │ │ addmi r2, r2, #248 @ 0xf8 │ │ │ │ movwcs fp, #4040 @ 0xfc8 │ │ │ │ @@ -170862,16 +170862,16 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, SP_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ mrc 7, 1, APSR_nzcv, cr0, cr7, {2} │ │ │ │ addseq pc, r6, r0, lsl #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, sl, sl, ror #23 │ │ │ │ - @ instruction: 0x008a0bbe │ │ │ │ + addeq r0, sl, lr, ror #23 │ │ │ │ + addeq r0, sl, r2, asr #23 │ │ │ │ addseq pc, r6, r8, ror sl @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r5, r2, asr #24 │ │ │ │ strmi r4, [r0], r2, asr #18 │ │ │ │ @@ -170939,22 +170939,22 @@ │ │ │ │ strtmi r4, [r1], -sp, lsl #16 │ │ │ │ @ instruction: 0xf7604478 │ │ │ │ str pc, [sl, r3, ror #25]! │ │ │ │ ldc 7, cr15, [r8, #348] @ 0x15c │ │ │ │ addseq pc, r6, r0, lsr sl @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0096f9d6 │ │ │ │ - addeq r0, sl, ip, lsr #21 │ │ │ │ - addeq lr, r9, ip, ror #14 │ │ │ │ - umulleq r0, sl, r2, sl │ │ │ │ - addeq lr, r9, r2, asr r7 │ │ │ │ - @ instruction: 0x008a0abc │ │ │ │ - addeq r5, sp, r4, lsr #30 │ │ │ │ - addeq r0, sl, r8, lsr sl │ │ │ │ - strdeq lr, [r9], r8 │ │ │ │ + @ instruction: 0x008a0ab0 │ │ │ │ + addeq lr, r9, r0, ror r7 │ │ │ │ + umulleq r0, sl, r6, sl │ │ │ │ + addeq lr, r9, r6, asr r7 │ │ │ │ + addeq r0, sl, r0, asr #21 │ │ │ │ + addeq r5, sp, r8, lsr #30 │ │ │ │ + addeq r0, sl, ip, lsr sl │ │ │ │ + strdeq lr, [r9], ip │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r4, r4, lsl r9 │ │ │ │ ldrsbtcs pc, [r8], #132 @ 0x84 @ │ │ │ │ stmdbhi ip, {r0, r2, r3, r4, r6, r7, r8, fp, sp, lr, pc} │ │ │ │ @@ -171068,22 +171068,22 @@ │ │ │ │ cmnpne r5, r4, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2059 @ 0xfffff7f5 │ │ │ │ @ instruction: 0xf760300c │ │ │ │ stmdami sl, {r0, r1, r2, r3, r4, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx ff77c7ae │ │ │ │ ldr r9, [lr, -r3, lsl #22]! │ │ │ │ - addeq r0, sl, r4, lsr #18 │ │ │ │ - addeq lr, r9, r4, ror #11 │ │ │ │ - addeq r0, sl, r0, lsl #17 │ │ │ │ - addeq lr, r9, r0, asr #10 │ │ │ │ - addeq r0, sl, r4, asr #16 │ │ │ │ - addeq lr, r9, r4, lsl #10 │ │ │ │ - addeq r0, sl, r6, lsr #16 │ │ │ │ - addeq lr, r9, r6, ror #9 │ │ │ │ + addeq r0, sl, r8, lsr #18 │ │ │ │ + addeq lr, r9, r8, ror #11 │ │ │ │ + addeq r0, sl, r4, lsl #17 │ │ │ │ + addeq lr, r9, r4, asr #10 │ │ │ │ + addeq r0, sl, r8, asr #16 │ │ │ │ + addeq lr, r9, r8, lsl #10 │ │ │ │ + addeq r0, sl, sl, lsr #16 │ │ │ │ + addeq lr, r9, sl, ror #9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec15c58 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ blcs d0474 │ │ │ │ stmdavs r3, {r0, r1, r4, r8, sl, fp, ip, lr, pc}^ │ │ │ │ @ instruction: 0xf282fab2 │ │ │ │ @@ -171368,21 +171368,21 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf98af760 │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ @ instruction: 0xf757e79e │ │ │ │ svclt 0x0000ea3e │ │ │ │ addseq pc, r6, r6, lsr r4 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, sl, ip, lsl #10 │ │ │ │ + addeq r0, sl, r0, lsl r5 │ │ │ │ @ instruction: 0xffffce7f │ │ │ │ - addeq r0, sl, sl, asr #9 │ │ │ │ + addeq r0, sl, lr, asr #9 │ │ │ │ addseq pc, r6, r8, lsr r3 @ │ │ │ │ @ instruction: 0xffffd377 │ │ │ │ - addeq r0, sl, r8, lsl #7 │ │ │ │ - addeq lr, r9, r6, asr #32 │ │ │ │ + addeq r0, sl, ip, lsl #7 │ │ │ │ + addeq lr, r9, sl, asr #32 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [ip], -r5, lsl #1 │ │ │ │ ldrmi r4, [r1], -r7, lsl #12 │ │ │ │ @ instruction: 0xf1544e3a │ │ │ │ @@ -171440,21 +171440,21 @@ │ │ │ │ stmdami fp, {r0, r2, r3, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf760300c │ │ │ │ stmdami r9, {r0, r1, r2, r4, r5, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7604478 │ │ │ │ @ instruction: 0xe7e0f8f1 │ │ │ │ - addeq r0, sl, sl, lsr r3 │ │ │ │ - umulleq r0, sl, r2, r2 │ │ │ │ - addeq sp, r9, r0, asr pc │ │ │ │ - addeq r0, sl, r0, ror r2 │ │ │ │ - addeq sp, r9, lr, lsr #30 │ │ │ │ - addeq r0, sl, r6, asr r2 │ │ │ │ - addeq sp, r9, r4, lsl pc │ │ │ │ + addeq r0, sl, lr, lsr r3 │ │ │ │ + umulleq r0, sl, r6, r2 │ │ │ │ + addeq sp, r9, r4, asr pc │ │ │ │ + addeq r0, sl, r4, ror r2 │ │ │ │ + addeq sp, r9, r2, lsr pc │ │ │ │ + addeq r0, sl, sl, asr r2 │ │ │ │ + addeq sp, r9, r8, lsl pc │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fec21c30 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ cdp 15, 11, cr0, cr0, cr0, {7} │ │ │ │ addlt r8, r3, r0, asr #22 │ │ │ │ strmi r4, [sp], -r4, lsl #12 │ │ │ │ @@ -171512,20 +171512,20 @@ │ │ │ │ msreq LR_usr, r2 │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf75f300c │ │ │ │ stmdami r8, {r0, r1, r2, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf862f760 │ │ │ │ str r9, [lr, r1, lsl #22]! │ │ │ │ - addeq r0, sl, r2, lsr #3 │ │ │ │ - addeq sp, r9, r2, ror #28 │ │ │ │ - addeq r0, sl, ip, ror #2 │ │ │ │ - addeq sp, r9, ip, lsr #28 │ │ │ │ - addeq r0, sl, r6, lsr r1 │ │ │ │ - strdeq sp, [r9], r6 │ │ │ │ + addeq r0, sl, r6, lsr #3 │ │ │ │ + addeq sp, r9, r6, ror #28 │ │ │ │ + addeq r0, sl, r0, ror r1 │ │ │ │ + addeq sp, r9, r0, lsr lr │ │ │ │ + addeq r0, sl, sl, lsr r1 │ │ │ │ + strdeq sp, [r9], sl │ │ │ │ @ instruction: 0xf8d1b5f0 │ │ │ │ stccs 0, cr5, [r0, #-992] @ 0xfffffc20 │ │ │ │ strmi sp, [ip], -r0, ror #26 │ │ │ │ stmdavs r1, {r0, r1, r2, r3, r4, r9, sl, lr}^ │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0xf8d44616 │ │ │ │ @ instruction: 0xf50130a8 │ │ │ │ @@ -171648,22 +171648,22 @@ │ │ │ │ @ instruction: 0xf75f300c │ │ │ │ stmdami ip, {r0, r1, r3, r4, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf75f4478 │ │ │ │ @ instruction: 0xe7c9ff57 │ │ │ │ stmda ip, {r0, r1, r2, r4, r6, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq lr, r6, r2, lsl #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r9, r2, lsl #21 │ │ │ │ + addeq lr, r9, r6, lsl #21 │ │ │ │ addseq lr, r6, r0, lsl #29 │ │ │ │ - addeq pc, r9, r6, asr pc @ │ │ │ │ - addeq sp, r9, r6, lsl ip │ │ │ │ - addeq pc, r9, ip, lsr pc @ │ │ │ │ - strdeq sp, [r9], ip │ │ │ │ - addeq pc, r9, lr, lsl pc @ │ │ │ │ - addeq sp, r9, r8, lsl #2 │ │ │ │ + addeq pc, r9, sl, asr pc @ │ │ │ │ + addeq sp, r9, sl, lsl ip │ │ │ │ + addeq pc, r9, r0, asr #30 │ │ │ │ + addeq sp, r9, r0, lsl #24 │ │ │ │ + addeq pc, r9, r2, lsr #30 │ │ │ │ + addeq sp, r9, ip, lsl #2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 17a820 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldrbpl pc, [ip], #-2271 @ 0xfffff721 @ │ │ │ │ strmi fp, [r4], -pc, lsl #1 │ │ │ │ @@ -171943,34 +171943,34 @@ │ │ │ │ vbit , q5, q2 │ │ │ │ @ instruction: 0xf756e60c │ │ │ │ svclt 0x0000edc4 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addseq lr, r6, ip, asr #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r9, r4, lsl #22 │ │ │ │ - addeq sp, ip, r0, asr pc │ │ │ │ - addeq ip, r9, r4, lsl #22 │ │ │ │ - addeq pc, r9, r8, lsr #30 │ │ │ │ - addeq pc, r9, r4, lsr #28 │ │ │ │ - @ instruction: 0x008ea7be │ │ │ │ - addeq r8, r9, lr, asr #25 │ │ │ │ - addeq ip, r9, r8, lsl r9 │ │ │ │ - addeq pc, r9, lr, asr #25 │ │ │ │ + addeq ip, r9, r8, lsl #22 │ │ │ │ + addeq sp, ip, r4, asr pc │ │ │ │ + addeq ip, r9, r8, lsl #22 │ │ │ │ + addeq pc, r9, ip, lsr #30 │ │ │ │ + addeq pc, r9, r8, lsr #28 │ │ │ │ + addeq sl, lr, r2, asr #15 │ │ │ │ + ldrdeq r8, [r9], r2 │ │ │ │ + addeq ip, r9, ip, lsl r9 │ │ │ │ + ldrdeq pc, [r9], r2 │ │ │ │ addseq lr, r6, r4, asr #21 │ │ │ │ - umulleq pc, r9, r2, fp @ │ │ │ │ - addeq sp, r9, sl, asr r8 │ │ │ │ - addeq pc, r9, r4, ror fp @ │ │ │ │ - addeq pc, r9, r6, lsl #23 │ │ │ │ - @ instruction: 0x0089c7b4 │ │ │ │ - addeq pc, r9, r8, asr #22 │ │ │ │ - strdeq pc, [r9], r6 │ │ │ │ - @ instruction: 0x0089d7b6 │ │ │ │ - addeq pc, r9, r0, lsr #22 │ │ │ │ - addeq pc, r9, r2, asr fp @ │ │ │ │ + umulleq pc, r9, r6, fp @ │ │ │ │ + addeq sp, r9, lr, asr r8 │ │ │ │ + addeq pc, r9, r8, ror fp @ │ │ │ │ + addeq pc, r9, sl, lsl #23 │ │ │ │ + @ instruction: 0x0089c7b8 │ │ │ │ + addeq pc, r9, ip, asr #22 │ │ │ │ + strdeq pc, [r9], sl │ │ │ │ + @ instruction: 0x0089d7ba │ │ │ │ + addeq pc, r9, r4, lsr #22 │ │ │ │ + addeq pc, r9, r6, asr fp @ │ │ │ │ stmdavs r9, {r0, r6, fp, sp, lr} │ │ │ │ andle r2, r2, r9, lsl #18 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldrblt r4, [r0, #-1904]! @ 0xfffff890 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @@ -172030,20 +172030,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe87d6a2 │ │ │ │ stmdbls r5, {r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf75f4478 │ │ │ │ blls 23ea94 >::_M_default_append(unsigned int)@@Base+0x832a4> │ │ │ │ svclt 0x0000e7ba │ │ │ │ ... │ │ │ │ - addeq pc, r9, ip, lsr #19 │ │ │ │ - addeq sp, r9, ip, ror #12 │ │ │ │ - umulleq pc, r9, r0, r9 @ │ │ │ │ - addeq sp, r9, r0, asr r6 │ │ │ │ - addeq pc, r9, r4, lsr #18 │ │ │ │ - addeq sp, r9, r4, ror #11 │ │ │ │ + @ instruction: 0x0089f9b0 │ │ │ │ + addeq sp, r9, r0, ror r6 │ │ │ │ + umulleq pc, r9, r4, r9 @ │ │ │ │ + addeq sp, r9, r4, asr r6 │ │ │ │ + addeq pc, r9, r8, lsr #18 │ │ │ │ + addeq sp, r9, r8, ror #11 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1fae14 >::_M_default_append(unsigned int)@@Base+0x3f624> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0x4691b093 │ │ │ │ ldrtcs pc, [ip], #2271 @ 0x8df @ │ │ │ │ @@ -172351,37 +172351,37 @@ │ │ │ │ @ instruction: 0xf756e5d5 │ │ │ │ svclt 0x0000ea94 │ │ │ │ @ instruction: 0x0096e7d6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xffffc76f │ │ │ │ andeq r2, r0, pc, lsr r0 │ │ │ │ @ instruction: 0xffffc75b │ │ │ │ - addeq pc, r9, r2, lsl #17 │ │ │ │ - addeq sp, r9, r0, asr #10 │ │ │ │ + addeq pc, r9, r6, lsl #17 │ │ │ │ + addeq sp, r9, r4, asr #10 │ │ │ │ addseq lr, r6, r2, ror r7 │ │ │ │ - addeq pc, r9, lr, asr #16 │ │ │ │ - addeq pc, r9, r4, lsr r6 @ │ │ │ │ - strdeq sp, [r9], r4 │ │ │ │ - strdeq pc, [r9], ip │ │ │ │ - @ instruction: 0x0089d2bc │ │ │ │ - addeq pc, r9, r2, ror #11 │ │ │ │ - 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umulleq ip, r9, r8, sp │ │ │ │ - strheq pc, [r9], ip @ │ │ │ │ - addeq ip, r9, ip, ror sp │ │ │ │ - addeq pc, r9, sl, rrx │ │ │ │ - addeq ip, r9, sl, lsr #26 │ │ │ │ - addeq pc, r9, ip, asr #32 │ │ │ │ - addeq ip, r9, ip, lsl #26 │ │ │ │ - addeq pc, r9, r0, lsr #32 │ │ │ │ - addeq ip, r9, r0, ror #25 │ │ │ │ - strdeq lr, [r9], r4 │ │ │ │ - @ instruction: 0x0089ccb4 │ │ │ │ + umulleq pc, r9, r8, r1 @ │ │ │ │ + addeq ip, r9, r8, asr lr │ │ │ │ + addeq pc, r9, sl, ror r1 @ │ │ │ │ + addeq ip, r9, sl, lsr lr │ │ │ │ + ldrdeq pc, [r9], ip │ │ │ │ + umulleq ip, r9, ip, sp │ │ │ │ + addeq pc, r9, r0, asr #1 │ │ │ │ + addeq ip, r9, r0, lsl #27 │ │ │ │ + addeq pc, r9, lr, rrx │ │ │ │ + addeq ip, r9, lr, lsr #26 │ │ │ │ + addeq pc, r9, r0, asr r0 @ │ │ │ │ + addeq ip, r9, r0, lsl sp │ │ │ │ + addeq pc, r9, r4, lsr #32 │ │ │ │ + addeq ip, r9, r4, ror #25 │ │ │ │ + strdeq lr, [r9], r8 │ │ │ │ + @ instruction: 0x0089ccb8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ blcs ff0fbd80 │ │ │ │ blhi 1fb764 >::_M_default_append(unsigned int)@@Base+0x3ff74> │ │ │ │ blcs ec4c8 │ │ │ │ bcs f4400 │ │ │ │ mrc 1, 7, sp, cr1, cr15, {3} │ │ │ │ vpmin.u8 d31, d0, d0 │ │ │ │ @@ -173281,18 +173281,18 @@ │ │ │ │ @ instruction: 0xf899e6a3 │ │ │ │ ldreq r3, [fp, r1, lsl #3] │ │ │ │ mrcge 4, 5, APSR_nzcv, cr0, cr15, {1} │ │ │ │ svclt 0x0000e74a │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - @ instruction: 0x0089e8b8 │ │ │ │ - addeq fp, r9, sl, lsl r6 │ │ │ │ - addeq lr, r9, ip, ror #14 │ │ │ │ - addeq ip, r9, ip, lsr #8 │ │ │ │ + @ instruction: 0x0089e8bc │ │ │ │ + addeq fp, r9, lr, lsl r6 │ │ │ │ + addeq lr, r9, r0, ror r7 │ │ │ │ + addeq ip, r9, r0, lsr r4 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec17ee4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x461e0fd8 │ │ │ │ @ instruction: 0x3100f891 │ │ │ │ cdp 6, 11, cr4, cr0, cr12, {0} │ │ │ │ addlt r6, r6, r0, asr #22 │ │ │ │ @@ -173648,33 +173648,33 @@ │ │ │ │ @ instruction: 0xf04f21e3 │ │ │ │ ldrbtmi r3, [r8], #-1535 @ 0xfffffa01 │ │ │ │ @ instruction: 0xf75d300c │ │ │ │ ldmdami r5, {r0, r4, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf75d4478 │ │ │ │ strb pc, [sp, fp, lsr #31] @ │ │ │ │ - addeq lr, r9, r0, ror r3 │ │ │ │ - strdeq lr, [r9], r4 │ │ │ │ - @ instruction: 0x0089beb4 │ │ │ │ - addeq lr, r9, sl, lsr #3 │ │ │ │ - addeq fp, r9, sl, ror #28 │ │ │ │ - addeq lr, r9, lr, ror r1 │ │ │ │ - addeq fp, r9, lr, lsr lr │ │ │ │ - addeq lr, r9, r6, asr #2 │ │ │ │ - addeq fp, r9, r6, lsl #28 │ │ │ │ - addeq lr, r9, r6, lsl #2 │ │ │ │ - addeq fp, r9, r4, asr #27 │ │ │ │ - addeq lr, r9, r8, asr #32 │ │ │ │ - addeq fp, r9, r8, lsl #26 │ │ │ │ - addeq lr, r9, ip, lsr #32 │ │ │ │ - addeq fp, r9, ip, ror #25 │ │ │ │ - addeq lr, r9, r2, lsl r0 │ │ │ │ - ldrdeq fp, [r9], r2 │ │ │ │ - addeq sp, r9, sl, asr #31 │ │ │ │ - addeq fp, r9, r8, lsl #25 │ │ │ │ + addeq lr, r9, r4, ror r3 │ │ │ │ + strdeq lr, [r9], r8 │ │ │ │ + @ instruction: 0x0089beb8 │ │ │ │ + addeq lr, r9, lr, lsr #3 │ │ │ │ + addeq fp, r9, lr, ror #28 │ │ │ │ + addeq lr, r9, r2, lsl #3 │ │ │ │ + addeq fp, r9, r2, asr #28 │ │ │ │ + addeq lr, r9, sl, asr #2 │ │ │ │ + addeq fp, r9, sl, lsl #28 │ │ │ │ + addeq lr, r9, sl, lsl #2 │ │ │ │ + addeq fp, r9, r8, asr #27 │ │ │ │ + addeq lr, r9, ip, asr #32 │ │ │ │ + addeq fp, r9, ip, lsl #26 │ │ │ │ + addeq lr, r9, r0, lsr r0 │ │ │ │ + strdeq fp, [r9], r0 │ │ │ │ + addeq lr, r9, r6, lsl r0 │ │ │ │ + ldrdeq fp, [r9], r6 │ │ │ │ + addeq sp, r9, lr, asr #31 │ │ │ │ + addeq fp, r9, ip, lsl #25 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strmi fp, [r2], r6, lsl #1 │ │ │ │ @ instruction: 0x461e4615 │ │ │ │ @ instruction: 0xf64af152 │ │ │ │ @@ -173739,20 +173739,20 @@ │ │ │ │ mcr2 7, 2, pc, cr0, cr13, {2} @ │ │ │ │ stmdbls r5, {r0, r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf75d4478 │ │ │ │ blls 240fd8 >::_M_default_append(unsigned int)@@Base+0x857e8> │ │ │ │ svclt 0x0000e7de │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq sp, r9, r8, lsr #29 │ │ │ │ - addeq fp, r9, r8, ror #22 │ │ │ │ - addeq sp, r9, ip, lsl #29 │ │ │ │ - addeq fp, r9, ip, asr #22 │ │ │ │ - addeq sp, r9, r8, ror #28 │ │ │ │ - addeq fp, r9, r8, lsr #22 │ │ │ │ + addeq sp, r9, ip, lsr #29 │ │ │ │ + addeq fp, r9, ip, ror #22 │ │ │ │ + umulleq sp, r9, r0, lr │ │ │ │ + addeq fp, r9, r0, asr fp │ │ │ │ + addeq sp, r9, ip, ror #28 │ │ │ │ + addeq fp, r9, ip, lsr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r6, r7, pc, lsl #18 │ │ │ │ @ instruction: 0xf8d74606 │ │ │ │ stccc 0, cr4, [r1], {248} @ 0xf8 │ │ │ │ @@ -173804,18 +173804,18 @@ │ │ │ │ lslseq pc, r7, #2 @ │ │ │ │ strbcc pc, [pc], #-576 @ c14ec @ │ │ │ │ ldrbtmi r9, [fp], #-1024 @ 0xfffffc00 │ │ │ │ @ instruction: 0xf75a0092 │ │ │ │ usaxmi pc, r8, r3 @ │ │ │ │ pop {r0, r1, r2, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addeq sp, r9, r0, lsr #28 │ │ │ │ - addeq sp, r9, r2, asr #27 │ │ │ │ - addeq fp, r9, r8, lsl #21 │ │ │ │ - addeq sp, r9, lr, ror #26 │ │ │ │ + addeq sp, r9, r4, lsr #28 │ │ │ │ + addeq sp, r9, r6, asr #27 │ │ │ │ + addeq fp, r9, ip, lsl #21 │ │ │ │ + addeq sp, r9, r2, ror sp │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec18718 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r0, ror #31 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ movwls r4, #5653 @ 0x1615 │ │ │ │ pli [r2, #12] │ │ │ │ @@ -173836,16 +173836,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf75d300c │ │ │ │ stmdami r5, {r0, r3, r4, r5, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ mrc2 7, 1, pc, cr4, cr13, {2} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - ldrdeq sp, [r9], sl │ │ │ │ - umulleq fp, r9, sl, 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r9, r0, lsl r8 │ │ │ │ + addeq sp, r9, r2, lsr #24 │ │ │ │ + addeq fp, r9, r2, ror #17 │ │ │ │ + addeq sp, r9, sl, lsl #24 │ │ │ │ + addeq fp, r9, sl, asr #17 │ │ │ │ + addeq sp, r9, ip, ror #23 │ │ │ │ + addeq fp, r9, ip, lsr #17 │ │ │ │ + addeq sp, r9, r6, ror #23 │ │ │ │ + addeq sp, r9, lr, ror #22 │ │ │ │ + addeq fp, r9, lr, lsr #16 │ │ │ │ + addeq sp, r9, r4, asr fp │ │ │ │ + addeq fp, r9, r4, lsl r8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec18938 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r3], -r8, ror #31 │ │ │ │ @ instruction: 0x205ef892 │ │ │ │ strmi fp, [r4], -r3, lsl #1 │ │ │ │ @ instruction: 0x0712691d │ │ │ │ @@ -173983,18 +173983,18 @@ │ │ │ │ orrspl pc, r3, r3, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-2055 @ 0xfffff7f9 │ │ │ │ @ instruction: 0xf75d300c │ │ │ │ stmdami r6, {r0, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 7, cr15, [ip, #-372] @ 0xfffffe8c │ │ │ │ strb r9, [r5, r1, lsl #22] │ │ │ │ - @ instruction: 0x0089dabc │ │ │ │ - addeq fp, r9, ip, ror r7 │ │ │ │ - addeq sp, r9, sl, lsl #21 │ │ │ │ - addeq fp, r9, sl, asr #14 │ │ │ │ + addeq sp, r9, r0, asr #21 │ │ │ │ + addeq fp, r9, r0, lsl #15 │ │ │ │ + addeq sp, r9, lr, lsl #21 │ │ │ │ + addeq fp, r9, lr, asr #14 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrdls pc, [r4, #-143]! @ 0xffffff71 │ │ │ │ @ instruction: 0xf8d1b085 │ │ │ │ @ instruction: 0x460e8010 │ │ │ │ @@ -174081,23 +174081,23 @@ │ │ │ │ @ instruction: 0xf04f4621 │ │ │ │ ldrbtmi r3, [r8], #-3071 @ 0xfffff401 │ │ │ │ @ instruction: 0xf75d300c │ │ │ │ stmdami fp, {r0, r2, r3, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf75d4478 │ │ │ │ ldr pc, [r2, r7, asr #24]! │ │ │ │ - addeq sp, r9, r4, ror #20 │ │ │ │ - addeq sp, r9, r2, ror #18 │ │ │ │ - addeq fp, r9, r2, lsr #12 │ │ │ │ - addeq sp, r9, sl, asr #18 │ │ │ │ - addeq fp, r9, sl, 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instruction: 0x61a4f243 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf952f75c │ │ │ │ @ instruction: 0xf04f481d │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 400b38 >::resize(unsigned int)@@Base+0x11bf54> │ │ │ │ svclt 0x0000e7dd │ │ │ │ - addeq ip, r9, r8, ror sl │ │ │ │ - addeq sl, r9, r6, lsr r7 │ │ │ │ - addeq ip, r9, r6, ror r9 │ │ │ │ - addeq ip, r9, r8, ror #15 │ │ │ │ - addeq sl, r9, r8, lsr #9 │ │ │ │ - addeq ip, r9, lr, lsr #15 │ │ │ │ - addeq sl, r9, lr, ror #8 │ │ │ │ - addeq ip, r9, lr, ror #14 │ │ │ │ - addeq sl, r9, lr, lsr #8 │ │ │ │ - addeq ip, r9, r8, asr r6 │ │ │ │ - addeq sl, r9, r8, lsl r3 │ │ │ │ - addeq ip, r9, r8, ror r5 │ │ │ │ - addeq sl, r9, r8, lsr r2 │ │ │ │ - addeq ip, r9, r4, asr #10 │ │ │ │ - addeq sl, r9, r4, lsl #4 │ │ │ │ - addeq ip, r9, r4, lsr #10 │ │ │ │ - addeq sl, r9, r4, ror #3 │ │ │ │ - addeq ip, r9, r6, lsl #10 │ │ │ │ - addeq sl, r9, r6, asr #3 │ │ │ │ - addeq ip, r9, sl, ror #9 │ │ │ │ - addeq sl, r9, sl, lsr #3 │ │ │ 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instruction: 0x00899bb0 │ │ │ │ - addeq r7, r9, r0, ror r8 │ │ │ │ - addeq r9, r9, lr, lsl #23 │ │ │ │ + addeq r9, r9, r8, lsl sp │ │ │ │ + ldrdeq r7, [r9], r8 │ │ │ │ + addeq r9, r9, r8, lsr #25 │ │ │ │ + addeq r7, r9, lr, ror #18 │ │ │ │ + addeq r9, r9, r8, ror #23 │ │ │ │ + addeq r7, r9, r8, lsr #17 │ │ │ │ + addeq r9, r9, lr, asr #23 │ │ │ │ + addeq r7, r9, lr, lsl #17 │ │ │ │ + @ instruction: 0x00899bb4 │ │ │ │ + addeq r7, r9, r4, ror r8 │ │ │ │ + umulleq r9, r9, r2, fp @ │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 180bec │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r6, r2, ip, lsl #18 │ │ │ │ @ instruction: 0x3102f894 │ │ │ │ @@ -178124,22 +178124,22 @@ │ │ │ │ @ instruction: 0xf04f118b │ │ │ │ ldrbtmi r3, [r8], #-2303 @ 0xfffff701 │ │ │ │ @ instruction: 0xf759300c │ │ │ │ stmdami sl, {r0, r1, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7594478 │ │ │ │ @ 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instruction: 0x00896fb0 │ │ │ │ + @ instruction: 0x008992be │ │ │ │ + addeq r6, r9, lr, ror pc │ │ │ │ + addeq r9, r9, r0, lsr #5 │ │ │ │ + addeq r6, r9, r0, ror #30 │ │ │ │ + addeq r9, r9, r2, lsl #5 │ │ │ │ + addeq r6, r9, r2, asr #30 │ │ │ │ + addeq r9, r9, r4, asr r2 │ │ │ │ + addeq r6, r9, r4, lsl pc │ │ │ │ + addeq r9, r9, r4, lsr #4 │ │ │ │ + addeq r6, r9, r4, ror #29 │ │ │ │ + strdeq r9, [r9], r4 │ │ │ │ + @ instruction: 0x00896eb4 │ │ │ │ + addeq r9, r9, r6, asr #3 │ │ │ │ + addeq r6, r9, r6, lsl #29 │ │ │ │ + umulleq r9, r9, r4, r1 @ │ │ │ │ + addeq r6, r9, r4, asr lr │ │ │ │ + addeq r9, r9, r6, ror r1 │ │ │ │ + addeq r6, r9, r6, lsr lr │ │ │ │ + addeq r9, r9, r8, asr r1 │ │ │ │ + addeq r6, r9, r8, lsl lr │ │ │ │ + addeq r9, r9, ip, lsr r1 │ │ │ │ + addeq r5, r9, r6, lsl #29 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r6, sp, lsl #18 │ │ │ │ ldrmi r4, [r7], -r6, lsl #12 │ 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cr15, [lr, #-316]! @ 0xfffffec4 │ │ │ │ addseq r7, r6, ip, lsl fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, r6, r4, asr #21 │ │ │ │ - addeq r8, r9, r0, ror fp │ │ │ │ - addeq r6, r9, r0, lsr r8 │ │ │ │ - addeq r8, r9, r6, asr fp │ │ │ │ - addeq r6, r9, r6, lsl r8 │ │ │ │ - addeq r8, r9, sl, lsr fp │ │ │ │ - strdeq r6, [r9], sl │ │ │ │ - umulleq r8, r9, lr, sl │ │ │ │ - addeq r6, r9, lr, asr r7 │ │ │ │ - addeq r8, r9, r2, lsr #20 │ │ │ │ - addeq r6, r9, r2, ror #13 │ │ │ │ - addeq r8, r9, r2, lsl #19 │ │ │ │ - addeq r6, r9, r2, asr #12 │ │ │ │ - addeq r8, r9, r6, ror #18 │ │ │ │ - addeq r6, r9, r6, lsr #12 │ │ │ │ + addeq r8, r9, r4, ror fp │ │ │ │ + addeq r6, r9, r4, lsr r8 │ │ │ │ + addeq r8, r9, sl, asr fp │ │ │ │ + addeq r6, r9, sl, lsl r8 │ │ │ │ + addeq r8, r9, lr, lsr fp │ │ │ │ + strdeq r6, [r9], lr │ │ │ │ + addeq r8, r9, r2, lsr #21 │ │ │ │ + addeq r6, r9, r2, ror #14 │ │ │ │ + addeq r8, r9, r6, lsr #20 │ │ │ │ + addeq r6, r9, r6, ror #13 │ │ │ │ + addeq r8, r9, r6, lsl #19 │ │ │ │ + addeq r6, r9, r6, asr #12 │ │ │ │ + addeq r8, r9, sl, ror #18 │ │ │ │ + addeq r6, r9, sl, lsr #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi 13181a0 │ │ │ │ addlt r4, fp, r9, asr #22 │ │ │ │ @ instruction: 0x4606447a │ │ │ │ @@ -179263,16 +179263,16 @@ │ │ │ │ svclt 0x00c24291 │ │ │ │ stmdbls r5, {r3, r9, sp} │ │ │ │ strb r6, [r9, sl] │ │ │ │ ldcl 7, cr15, [r0], #-316 @ 0xfffffec4 │ │ │ │ @ instruction: 0x009677fc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, r6, r8, asr #14 │ │ │ │ - strdeq r8, [r9], ip │ │ │ │ - @ instruction: 0x008964bc │ │ │ │ + addeq r8, r9, r0, lsl #16 │ │ │ │ + addeq r6, r9, r0, asr #9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 181f44 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldrmi fp, [r5], -sp, lsl #1 │ │ │ │ strmi r4, [r6], -r0, ror #20 │ │ │ │ @@ -179315,15 +179315,15 @@ │ │ │ │ bls 209734 >::_M_default_append(unsigned int)@@Base+0x4df44> │ │ │ │ movwcs r2, #13312 @ 0x3400 │ │ │ │ svclt 0x00c842a7 │ │ │ │ stmib sp, {r5, r7, r8, sl, lr}^ │ │ │ │ andsvs r4, r3, r9, lsl #8 │ │ │ │ @ instruction: 0x4633dd38 │ │ │ │ ldrbmi r3, [lr], -r4, lsl #26 │ │ │ │ - beq a02f84 │ │ │ │ + beq a02f84 │ │ │ │ @ instruction: 0xf8cd469b │ │ │ │ blge 36eb88 >::resize(unsigned int)@@Base+0x89fa4> │ │ │ │ strbmi r9, [sl], -r2, lsl #6 │ │ │ │ ldrbmi r2, [r8], -r0, lsl #6 │ │ │ │ ldrsbne pc, [r4], #-137 @ 0xffffff77 @ │ │ │ │ smlabtvs r0, sp, r9, lr │ │ │ │ svcne 0x0004f855 │ │ │ │ @@ -179371,16 +179371,16 @@ │ │ │ │ stclle 2, cr4, [r1, #580] @ 0x244 │ │ │ │ andcs r9, r8, #81920 @ 0x14000 │ │ │ │ ldr r6, [sp, sl]! │ │ │ │ bl fe70495c │ │ │ │ addseq r7, r6, r2, lsr #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009675b0 │ │ │ │ - addeq r8, r9, ip, asr #12 │ │ │ │ - addeq r6, r9, ip, lsl #6 │ │ │ │ + addeq r8, r9, r0, asr r6 │ │ │ │ + addeq r6, r9, r0, lsl r3 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec1de3c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ cdpne 15, 1, cr0, cr13, cr0, {7} │ │ │ │ svclt 0x00c2b083 │ │ │ │ svcne 0x00174606 │ │ │ │ stcle 4, cr2, [r7], {-0} │ │ │ │ @@ -179412,18 +179412,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9d2f758 │ │ │ │ stmdbls r1, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7584478 │ │ │ │ bls 1456fc │ │ │ │ andlt r4, r3, r0, lsl r6 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - @ instruction: 0x008985b6 │ │ │ │ - addeq r6, r9, r6, ror r2 │ │ │ │ - addeq r8, r9, ip, lsl #11 │ │ │ │ - addeq r6, r9, ip, asr #4 │ │ │ │ + @ instruction: 0x008985ba │ │ │ │ + addeq r6, r9, sl, ror r2 │ │ │ │ + umulleq r8, r9, r0, r5 │ │ │ │ + addeq r6, r9, r0, asr r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ mcrrmi 6, 8, r4, r6, cr10 │ │ │ │ ldrmi r4, [r3], r6, asr #18 │ │ │ │ addlt r4, r5, ip, ror r4 │ │ │ │ @@ -179494,18 +179494,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf9eef758 │ │ │ │ @ instruction: 0xf74fe7d3 │ │ │ │ svclt 0x0000eaa4 │ │ │ │ addseq r7, r6, r4, asr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umullseq r7, r6, sl, r3 │ │ │ │ - addeq r8, r9, r0, ror r4 │ │ │ │ - addeq r6, r9, r0, lsr r1 │ │ │ │ - addeq r8, r9, lr, asr #8 │ │ │ │ - addeq r6, r9, lr, lsl #2 │ │ │ │ + addeq r8, r9, r4, ror r4 │ │ │ │ + addeq r6, r9, r4, lsr r1 │ │ │ │ + addeq r8, r9, r2, asr r4 │ │ │ │ + addeq r6, r9, r2, lsl r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ strcs fp, [r0, #-135] @ 0xffffff79 │ │ │ │ @ instruction: 0xf8dd2b00 │ │ │ │ movwls r8, #20544 @ 0x5040 │ │ │ │ @@ -179610,26 +179610,26 @@ │ │ │ │ @ instruction: 0xf6414810 │ │ │ │ ldrbtmi r5, [r8], #-267 @ 0xfffffef5 │ │ │ │ @ instruction: 0xf758300c │ │ │ │ stmdami lr, {r0, r1, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ @ instruction: 0xf8fef758 │ │ │ │ svclt 0x0000e7be │ │ │ │ - addeq r8, r9, r2, lsl #7 │ │ │ │ - addeq r6, r9, r2, asr #32 │ │ │ │ - addeq r8, r9, sl, ror #6 │ │ │ │ - addeq r6, r9, sl, lsr #32 │ │ │ │ - addeq r8, r9, lr, ror #5 │ │ │ │ - addeq r5, r9, lr, lsr #31 │ │ │ │ - ldrdeq r8, [r9], r6 │ │ │ │ - umulleq r5, r9, r6, pc @ │ │ │ │ - addeq r8, r9, r8, lsl #5 │ │ │ │ - addeq r5, r9, r8, asr #30 │ │ │ │ - addeq r8, r9, lr, ror #4 │ │ │ │ - addeq r5, r9, lr, lsr #30 │ │ │ │ + addeq r8, r9, r6, lsl #7 │ │ │ │ + addeq r6, r9, r6, asr #32 │ │ │ │ + addeq r8, r9, lr, ror #6 │ │ │ │ + addeq r6, r9, lr, lsr #32 │ │ │ │ + strdeq r8, [r9], r2 │ │ │ │ + @ instruction: 0x00895fb2 │ │ │ │ + ldrdeq r8, [r9], sl │ │ │ │ + umulleq r5, r9, sl, pc @ │ │ │ │ + addeq r8, r9, ip, lsl #5 │ │ │ │ + addeq r5, r9, ip, asr #30 │ │ │ │ + addeq r8, r9, r2, ror r2 │ │ │ │ + addeq r5, r9, r2, lsr pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 5024d8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ @ instruction: 0x4691b097 │ │ │ │ strmi r4, [fp], r2, lsr #20 │ │ │ │ @@ -179664,15 +179664,15 @@ │ │ │ │ @ instruction: 0xf04f46a0 │ │ │ │ ldrtmi r0, [r6], r1, lsl #20 │ │ │ │ svclt 0x0000e0da │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r7, r6, r2, lsl r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, r9, r4, lsl #4 │ │ │ │ + addeq r8, r9, r8, lsl #4 │ │ │ │ @ instruction: 0xf00029c0 │ │ │ │ ldc 2, cr8, [sp, #744] @ 0x2e8 │ │ │ │ @ instruction: 0xf5027b10 │ │ │ │ mrc 1, 1, r6, cr7, cr0, {5} │ │ │ │ vldr d5, [r1, #-4] │ │ │ │ vmov.f64 d6, #18 @ 0x40900000 4.5 │ │ │ │ vsub.f64 d4, d5, d6 │ │ │ │ @@ -180268,29 +180268,29 @@ │ │ │ │ @ instruction: 0xf757300c │ │ │ │ ldmdami r4, {r0, r1, r2, r3, r4, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ blx ff78578a │ │ │ │ svclt 0x0000e5f6 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r7, r9, r6, asr #24 │ │ │ │ + addeq r7, r9, sl, asr #24 │ │ │ │ addseq r6, r6, r8, lsr #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, r9, r4, ror sl │ │ │ │ - addeq r5, r9, r4, lsr r7 │ │ │ │ - @ instruction: 0x008979be │ │ │ │ - addeq r5, r9, lr, ror r6 │ │ │ │ - addeq r7, r9, r2, ror r9 │ │ │ │ - addeq r5, r9, r2, lsr r6 │ │ │ │ - addeq r7, r9, r8, ror r8 │ │ │ │ - addeq r5, r9, r8, lsr r5 │ │ │ │ - addeq r7, r9, r2, asr #16 │ │ │ │ - addeq r5, r9, r2, lsl #10 │ │ │ │ - addeq r7, r9, r6, lsr #16 │ │ │ │ - addeq r5, r9, r6, ror #9 │ │ │ │ + addeq r7, r9, r8, ror sl │ │ │ │ + addeq r5, r9, r8, lsr r7 │ │ │ │ + addeq r7, r9, r2, asr #19 │ │ │ │ + addeq r5, r9, r2, lsl #13 │ │ │ │ + addeq r7, r9, r6, ror r9 │ │ │ │ + addeq r5, r9, r6, lsr r6 │ │ │ │ + addeq r7, r9, ip, ror r8 │ │ │ │ + addeq r5, r9, ip, lsr r5 │ │ │ │ + addeq r7, r9, r6, asr #16 │ │ │ │ + addeq r5, r9, r6, lsl #10 │ │ │ │ + addeq r7, r9, sl, lsr #16 │ │ │ │ + addeq r5, r9, sl, ror #9 │ │ │ │ stmdami ip!, {r1, r2, r9, sl, lr} │ │ │ │ @ instruction: 0x31acf242 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ffc057e4 │ │ │ │ ldrtmi r4, [r1], -r9, lsr #16 │ │ │ │ @ instruction: 0xf7574478 │ │ │ │ strb pc, [r3, #2983] @ 0xba7 @ │ │ │ │ @@ -180328,26 +180328,26 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fea05874 │ │ │ │ @ instruction: 0xf04f480f │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 1885882 │ │ │ │ @ instruction: 0xf74ee57a │ │ │ │ svclt 0x0000ec14 │ │ │ │ - addeq r7, r9, r0, asr #15 │ │ │ │ - addeq r5, r9, r0, lsl #9 │ │ │ │ - addeq r7, r9, r0, lsr #15 │ │ │ │ - addeq r5, r9, r0, ror #8 │ │ │ │ - addeq r7, r9, r4, lsl #15 │ │ │ │ - addeq r5, r9, r4, asr #8 │ │ │ │ - addeq r7, r9, r8, ror #14 │ │ │ │ - addeq r5, r9, r8, lsr #8 │ │ │ │ - addeq r7, r9, ip, asr #14 │ │ │ │ - addeq r5, r9, ip, lsl #8 │ │ │ │ - addeq r7, r9, r0, lsr r7 │ │ │ │ - addeq r5, r9, lr, ror #7 │ │ │ │ + addeq r7, r9, r4, asr #15 │ │ │ │ + addeq r5, r9, r4, lsl #9 │ │ │ │ + addeq r7, r9, r4, lsr #15 │ │ │ │ + addeq r5, r9, r4, ror #8 │ │ │ │ + addeq r7, r9, r8, lsl #15 │ │ │ │ + addeq r5, r9, r8, asr #8 │ │ │ │ + addeq r7, r9, ip, ror #14 │ │ │ │ + addeq r5, r9, ip, lsr #8 │ │ │ │ + addeq r7, r9, r0, asr r7 │ │ │ │ + addeq r5, r9, r0, lsl r4 │ │ │ │ + addeq r7, r9, r4, lsr r7 │ │ │ │ + strdeq r5, [r9], r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 50301c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ @ instruction: 0xeeb0690e │ │ │ │ @ instruction: 0xf8d09b40 │ │ │ │ @@ -180542,18 +180542,18 @@ │ │ │ │ @ instruction: 0x4628f9bb │ │ │ │ ldc 0, cr11, [sp], #16 │ │ │ │ pop {r4, r8, r9, fp, pc} │ │ │ │ svclt 0x000087f0 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - umulleq r7, r9, sl, r8 │ │ │ │ - addeq r7, r9, r6, ror #12 │ │ │ │ - addeq r7, r9, r8, ror #7 │ │ │ │ - addeq r5, r9, r8, lsr #1 │ │ │ │ + umulleq r7, r9, lr, r8 │ │ │ │ + addeq r7, r9, sl, ror #12 │ │ │ │ + addeq r7, r9, ip, ror #7 │ │ │ │ + addeq r5, r9, ip, lsr #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 183354 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r6, r9, ip, lsl #18 │ │ │ │ @ instruction: 0x3101f994 │ │ │ │ @@ -180845,16 +180845,16 @@ │ │ │ │ blvc 283938 >::_M_default_append(unsigned int)@@Base+0xc8148> │ │ │ │ @ instruction: 0xf894e5c7 │ │ │ │ ldreq r3, [pc], r0, lsl #2 │ │ │ │ mrc 5, 5, sp, cr0, cr7, {2} │ │ │ │ vldr d6, [r4, #284] @ 0x11c │ │ │ │ ldrb r5, [sl, #2822] @ 0xb06 │ │ │ │ ... │ │ │ │ - umulleq r7, r9, sl, r0 │ │ │ │ - addeq r4, r9, sl, asr sp │ │ │ │ + umulleq r7, r9, lr, r0 │ │ │ │ + addeq r4, r9, lr, asr sp │ │ │ │ @ instruction: 0x61aef503 │ │ │ │ blcc 12c3e18 │ │ │ │ blcs 10399c │ │ │ │ blcc ff183e2c │ │ │ │ blx 503f24 │ │ │ │ mcrge 6, 4, pc, cr9, cr15, {5} @ │ │ │ │ blpl ff183e38 │ │ │ │ @@ -180913,18 +180913,18 @@ │ │ │ │ mrcge 4, 5, APSR_nzcv, cr1, cr15, {3} │ │ │ │ ldrdcc pc, [r4], -sl │ │ │ │ ldr r9, [lr], -r0, lsl #20 │ │ │ │ ldrdcs pc, [ip], r4 @ │ │ │ │ bls 2c1ba0 │ │ │ │ andsvs r2, r3, r1, lsl #6 │ │ │ │ svclt 0x0000e539 │ │ │ │ - addeq r6, r9, r4, ror lr │ │ │ │ - addeq r4, r9, r4, lsr fp │ │ │ │ - addeq r6, r9, r6, lsr lr │ │ │ │ - strdeq r4, [r9], r6 │ │ │ │ + addeq r6, r9, r8, ror lr │ │ │ │ + addeq r4, r9, r8, lsr fp │ │ │ │ + addeq r6, r9, sl, lsr lr │ │ │ │ + strdeq r4, [r9], sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 503924 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 13, cr15, cr8, cr12, {6} │ │ │ │ @ instruction: 0x460c4dd6 │ │ │ │ ldrsbtlt r4, [r1], r6 │ │ │ │ @@ -181138,19 +181138,19 @@ │ │ │ │ strb r9, [pc, lr, lsl #20] │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ addseq r5, r6, ip, asr #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r9, r6, ror #25 │ │ │ │ + addeq r6, r9, sl, ror #25 │ │ │ │ @ instruction: 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│ │ │ │ - addeq r2, r9, r4, ror sp │ │ │ │ - addeq r0, r9, r4, lsr sl │ │ │ │ - addeq r2, r9, ip, asr sp │ │ │ │ - addeq r0, r9, ip, lsl sl │ │ │ │ - addeq r2, r9, r2, asr #26 │ │ │ │ - addeq r0, r9, r2, lsl #20 │ │ │ │ - addeq r2, r9, sl, lsr #26 │ │ │ │ - addeq r0, r9, sl, ror #19 │ │ │ │ - addeq r2, r9, r0, lsl sp │ │ │ │ - ldrdeq r0, [r9], r0 @ │ │ │ │ - @ instruction: 0x00892cbe │ │ │ │ - addeq r0, r9, lr, ror r9 │ │ │ │ - addeq r2, r9, r2, lsr #25 │ │ │ │ - addeq r0, r9, r2, ror #18 │ │ │ │ - addeq r2, r9, r6, ror ip │ │ │ │ - addeq r0, r9, r6, lsr r9 │ │ │ │ - addeq r2, r9, ip, asr ip │ │ │ │ - addeq r0, r9, ip, lsl r9 │ │ │ │ + addeq r2, r9, lr, asr #27 │ │ │ │ + addeq r0, r9, lr, lsl #21 │ │ │ │ + @ instruction: 0x00892db6 │ │ │ │ + addeq r0, r9, r6, ror sl │ │ │ │ + addeq r2, r9, r8, ror sp │ │ │ │ + addeq r0, r9, r8, lsr sl │ │ │ │ + addeq r2, r9, r0, ror #26 │ │ │ │ + addeq r0, r9, r0, lsr #20 │ │ │ │ + addeq r2, r9, r6, asr #26 │ │ │ │ + addeq r0, r9, r6, lsl #20 │ │ │ │ + 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addeq r2, r9, r6, asr #15 │ │ │ │ - addeq r0, r9, r6, lsl #9 │ │ │ │ + addeq r2, r9, r4, ror #15 │ │ │ │ + addeq r0, r9, r4, lsr #9 │ │ │ │ + addeq r2, r9, sl, asr #15 │ │ │ │ + addeq r0, r9, sl, lsl #9 │ │ │ │ @ instruction: 0xf0402b00 │ │ │ │ @ instruction: 0xf8da8274 │ │ │ │ @ instruction: 0xf8d55010 │ │ │ │ @ instruction: 0xf85770a8 │ │ │ │ @ instruction: 0xf8966024 │ │ │ │ @ instruction: 0xf0033181 │ │ │ │ blcs 5cd74c │ │ │ │ @@ -185434,15 +185434,15 @@ │ │ │ │ @ instruction: 0xeeb0ab26 │ │ │ │ vldr d11, [lr, #296] @ 0x128 │ │ │ │ stmib sp, {r8, r9, fp, ip, sp, lr}^ │ │ │ │ ldrtmi r2, [r2], -r1, lsl #2 │ │ │ │ @ instruction: 0x0c03e9cd │ │ │ │ cdp 6, 11, cr4, cr0, cr9, {1} │ │ │ │ movwls r0, #2887 @ 0xb47 │ │ │ │ - blge 9f2b38 │ │ │ │ + blge 9f2b38 │ │ │ │ blvc 388158 >::resize(unsigned int)@@Base+0xa3574> │ │ │ │ blx fe58ab00 │ │ │ │ blvc 3881a0 >::resize(unsigned int)@@Base+0xa35bc> │ │ │ │ vldr d9, [r6, #136] @ 0x88 │ │ │ │ @ instruction: 0xeeb51b26 │ │ │ │ vldr d7, [r6, #768] @ 0x300 │ │ │ │ @ instruction: 0xeef12b28 │ │ │ │ @@ -185459,15 +185459,15 @@ │ │ │ │ rscshi pc, r2, r0 │ │ │ │ blge ff108640 │ │ │ │ blx 508734 │ │ │ │ strthi pc, [sl], r0, asr #5 │ │ │ │ blpl 1388638 │ │ │ │ adcsvs pc, r0, #12582912 @ 0xc00000 │ │ │ │ blmi 10865c │ │ │ │ - bleq a081f8 │ │ │ │ + bleq a081f8 │ │ │ │ blpl 120845c │ │ │ │ blcc 187fd4 │ │ │ │ blge 11c8654 │ │ │ │ blpl ff388664 │ │ │ │ bl 1388658 │ │ │ │ blx 508760 │ │ │ │ cdp 4, 8, cr13, cr0, cr11, {0} │ │ │ │ @@ -186137,15 +186137,15 @@ │ │ │ │ vsqrt.f64 d19, d5 │ │ │ │ vmov.i16 d31, #0 @ 0x0000 │ │ │ │ @ instruction: 0xf8d58211 │ │ │ │ stmdbcs r0, {r3, r4, r5, r6, r7, ip} │ │ │ │ ldrhi pc, [sp, #832]! @ 0x340 │ │ │ │ ldrdeq pc, [r8], r5 @ │ │ │ │ ldrsbt pc, [r0], -sp @ │ │ │ │ - blmi 9c8c9c │ │ │ │ + blmi 9c8c9c │ │ │ │ vstmiaeq r1, {d14-d13} │ │ │ │ and r2, r8, r0, lsl #2 │ │ │ │ blcc b08c88 │ │ │ │ mcr 6, 0, r4, cr5, cr1, {3} │ │ │ │ movwcc r4, #35587 @ 0x8b03 │ │ │ │ @ instruction: 0xf0004584 │ │ │ │ @ instruction: 0xf8508186 │ │ │ │ @@ -186174,20 +186174,20 @@ │ │ │ │ @ instruction: 0xf04ffda5 │ │ │ │ @ instruction: 0xf7ff36ff │ │ │ │ svclt 0x0000b80d │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ ... │ │ │ │ - addeq r2, r9, r2, lsr r0 │ │ │ │ - strdeq pc, [r8], r0 │ │ │ │ - addeq r2, r9, r2, lsl r0 │ │ │ │ - ldrdeq pc, [r8], r0 │ │ │ │ - @ instruction: 0x00891bbe │ │ │ │ - addeq pc, r8, ip, ror r8 @ │ │ │ │ + addeq r2, r9, r6, lsr r0 │ │ │ │ + strdeq pc, [r8], r4 │ │ │ │ + addeq r2, r9, r6, lsl r0 │ │ │ │ + ldrdeq pc, [r8], r4 │ │ │ │ + addeq r1, r9, r2, asr #23 │ │ │ │ + addeq pc, r8, r0, lsl #17 │ │ │ │ blcc ff1091a0 │ │ │ │ blx 509298 │ │ │ │ ldmdbge r2, {r0, r1, r2, r3, r4, r5, r6, r8, sl, ip, sp, lr, pc}^ │ │ │ │ bleq 1890f8 │ │ │ │ stmib sp, {r0, r2, r3, r8, r9, fp, ip, pc}^ │ │ │ │ cdp 3, 11, cr11, cr0, cr1, {0} │ │ │ │ stmdals r6, {r2, r6, r8, r9, fp, ip} │ │ │ │ @@ -186267,23 +186267,23 @@ │ │ │ │ stmialt r3, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ andcs sl, r0, #35840 @ 0x8c00 │ │ │ │ strbmi r9, [r9], -r4, lsl #6 │ │ │ │ ldrtmi sl, [r8], -r2, lsr #22 │ │ │ │ blge 93242c │ │ │ │ blge 8f242c │ │ │ │ blge a7242c │ │ │ │ - blge 9f242c │ │ │ │ + blge 9f242c │ │ │ │ blx fe88b802 │ │ │ │ vldr d9, [r9, #24] │ │ │ │ vldr d6, [r3, #8] │ │ │ │ vmov.f64 d4, #64 @ 0x3e000000 0.125 │ │ │ │ vsqrt.f64 d22, d4 │ │ │ │ ble bcc084 │ │ │ │ bllt 13b44d0 │ │ │ │ - blvc a08ec0 │ │ │ │ + blvc a08ec0 │ │ │ │ blvs 12c9128 │ │ │ │ blvc 108eb8 │ │ │ │ blpl 12c931c │ │ │ │ blmi ff24932c │ │ │ │ blx 509424 │ │ │ │ blls 9c3c78 │ │ │ │ @ instruction: 0xed9db91b │ │ │ │ @@ -186519,24 +186519,24 @@ │ │ │ │ ldc 12, cr13, [r2, #940] @ 0x3ac │ │ │ │ ldrbtmi r3, [r0], -r8, lsr #22 │ │ │ │ blpl 1c9418 >::_M_default_append(unsigned int)@@Base+0xdc28> │ │ │ │ svclt 0x0000e7ea │ │ │ │ ... │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq r1, r9, r2, ror #21 │ │ │ │ - umulleq pc, r8, lr, r7 @ │ │ │ │ - umulleq r1, r9, r0, r9 │ │ │ │ - addeq pc, r8, r0, asr r6 @ │ │ │ │ - addeq r1, r9, r8, ror #18 │ │ │ │ - addeq pc, r8, r8, lsr #12 │ │ │ │ - addeq r1, r9, r4, asr #15 │ │ │ │ - addeq pc, r8, r4, lsl #9 │ │ │ │ - addeq r1, r9, sl, lsr #15 │ │ │ │ - addeq pc, r8, sl, ror #8 │ │ │ │ + addeq r1, r9, r6, ror #21 │ │ │ │ + addeq pc, r8, r2, lsr #15 │ │ │ │ + umulleq r1, r9, r4, r9 │ │ │ │ + addeq pc, r8, r4, asr r6 @ │ │ │ │ + addeq r1, r9, ip, ror #18 │ │ │ │ + addeq pc, r8, ip, lsr #12 │ │ │ │ + addeq r1, r9, r8, asr #15 │ │ │ │ + addeq pc, r8, r8, lsl #9 │ │ │ │ + addeq r1, r9, lr, lsr #15 │ │ │ │ + addeq pc, r8, lr, ror #8 │ │ │ │ ldc 8, cr2, [pc] @ cdc48 │ │ │ │ svclt 0x00084bd7 │ │ │ │ blpl 1209710 │ │ │ │ blmi 1249718 │ │ │ │ blvs ff209728 │ │ │ │ blx 509820 │ │ │ │ ldmdage r6!, {r0, r1, r2, r3, r4, r5, r6, r9, sl, ip, sp, lr, pc}^ │ │ │ │ @@ -186748,16 +186748,16 @@ │ │ │ │ smlatbcs r1, ip, pc, fp @ │ │ │ │ @ instruction: 0xf7fe2100 │ │ │ │ svclt 0x0000bf74 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - umulleq r1, r9, r0, r4 │ │ │ │ - addeq pc, r8, r0, asr r1 @ │ │ │ │ + umulleq r1, r9, r4, r4 │ │ │ │ + addeq pc, r8, r4, asr r1 @ │ │ │ │ blle ff1c9a90 │ │ │ │ blx 509b88 │ │ │ │ mrc 15, 5, fp, cr0, cr8, {5} │ │ │ │ @ instruction: 0xf7fe3b4d │ │ │ │ andls fp, r6, r1, ror #30 │ │ │ │ msrcc R12_usr, r1 │ │ │ │ ldrbtmi r4, [r8], #-2185 @ 0xfffff777 │ │ │ │ @@ -186893,26 +186893,26 @@ │ │ │ │ blge ff249cb0 │ │ │ │ blx 509da8 │ │ │ │ mrc 15, 5, fp, cr0, cr4, {5} │ │ │ │ vmov.f64 d6, d5 │ │ │ │ strbt r6, [fp], -sl, asr #22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r1, r9, sl, ror #4 │ │ │ │ - addeq lr, r8, sl, lsr #30 │ │ │ │ - addeq r1, r9, ip, lsr r2 │ │ │ │ - strdeq lr, [r8], ip │ │ │ │ - addeq r1, r9, ip, lsl #4 │ │ │ │ - addeq lr, r8, ip, asr #29 │ │ │ │ - addeq r1, r9, sl, ror r1 │ │ │ │ - addeq lr, r8, sl, lsr lr │ │ │ │ - addeq r1, r9, ip, asr r1 │ │ │ │ - addeq lr, r8, ip, lsl lr │ │ │ │ - strdeq r1, [r9], r0 │ │ │ │ - @ instruction: 0x0088edb0 │ │ │ │ + addeq r1, r9, lr, ror #4 │ │ │ │ + addeq lr, r8, lr, lsr #30 │ │ │ │ + addeq r1, r9, r0, asr #4 │ │ │ │ + addeq lr, r8, r0, lsl #30 │ │ │ │ + addeq r1, r9, r0, lsl r2 │ │ │ │ + ldrdeq lr, [r8], r0 │ │ │ │ + addeq r1, r9, lr, ror r1 │ │ │ │ + addeq lr, r8, lr, lsr lr │ │ │ │ + addeq r1, r9, r0, ror #2 │ │ │ │ + addeq lr, r8, r0, lsr #28 │ │ │ │ + strdeq r1, [r9], r4 │ │ │ │ + @ instruction: 0x0088edb4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2096ec >::_M_default_append(unsigned int)@@Base+0x4defc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0008f8cc │ │ │ │ blmi fee0c5c0 │ │ │ │ strmi r4, [r9], lr, lsl #12 │ │ │ │ @@ -187549,15 +187549,15 @@ │ │ │ │ blvs 98a270 │ │ │ │ blvc 10a704 │ │ │ │ blvs ff2ca6fc │ │ │ │ blx 50a7f4 │ │ │ │ svcge 0x0003f67f │ │ │ │ @ instruction: 0xf892e6f7 │ │ │ │ ldreq r3, [fp, r1, lsl #3] │ │ │ │ - blge 9cbd3c │ │ │ │ + blge 9cbd3c │ │ │ │ ldmdami r6!, {r0, r1, r2, r3, r4, r5, r6, r8, sl, sp, lr, pc}^ │ │ │ │ orrscs pc, sp, r2, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 30c990 >::resize(unsigned int)@@Base+0x27dac> │ │ │ │ @ instruction: 0x46394873 │ │ │ │ @ instruction: 0xf7504478 │ │ │ │ @ instruction: 0xf7fffac3 │ │ │ │ @@ -187663,26 +187663,26 @@ │ │ │ │ ldmdami r1, {r0, r1, r3, r4, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf9f6f750 │ │ │ │ blt 12ccdf4 │ │ │ │ addseq pc, r5, r0, lsl #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0095febe │ │ │ │ - @ instruction: 0x00890dbe │ │ │ │ - addeq r0, r9, r2, lsl sp │ │ │ │ - @ instruction: 0x008908b4 │ │ │ │ - addeq r0, r9, sl, lsr #15 │ │ │ │ - addeq lr, r8, r8, ror #8 │ │ │ │ - addeq r0, r9, r6, lsr #13 │ │ │ │ - strdeq r0, [r9], r8 │ │ │ │ - @ instruction: 0x0088e2b8 │ │ │ │ - addeq r0, r9, sl, asr #9 │ │ │ │ - addeq lr, r8, sl, lsl #3 │ │ │ │ - addeq r0, r9, lr, asr r4 │ │ │ │ - addeq lr, r8, lr, lsl r1 │ │ │ │ + addeq r0, r9, r2, asr #27 │ │ │ │ + addeq r0, r9, r6, lsl sp │ │ │ │ + @ instruction: 0x008908b8 │ │ │ │ + addeq r0, r9, lr, lsr #15 │ │ │ │ + addeq lr, r8, ip, ror #8 │ │ │ │ + addeq r0, r9, sl, lsr #13 │ │ │ │ + strdeq r0, [r9], ip │ │ │ │ + @ instruction: 0x0088e2bc │ │ │ │ + addeq r0, r9, lr, asr #9 │ │ │ │ + addeq lr, r8, lr, lsl #3 │ │ │ │ + addeq r0, r9, r2, ror #8 │ │ │ │ + addeq lr, r8, r2, lsr #2 │ │ │ │ bcs f5660 │ │ │ │ mrcge 4, 3, APSR_nzcv, cr4, cr15, {3} │ │ │ │ @ instruction: 0x0111e9dd │ │ │ │ @ instruction: 0xf0c64642 │ │ │ │ blls 20c4e4 >::_M_default_append(unsigned int)@@Base+0x50cf4> │ │ │ │ pkhbt r6, r1, fp, lsl #16 │ │ │ │ cdp 8, 11, cr6, cr15, cr11, {3} │ │ │ │ @@ -188525,48 +188525,48 @@ │ │ │ │ ldrbtmi r4, [r8], #-2086 @ 0xfffff7da │ │ │ │ @ instruction: 0xf74f300c │ │ │ │ stmdami r5!, {r0, r1, r3, r4, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2308 @ 0xfffff6fc │ │ │ │ blx e8d8b2 │ │ │ │ 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│ │ svcvc 0x00efffff │ │ │ │ andeq r0, r0, r0 │ │ │ │ smlawbmi lr, r0, r4, r8 │ │ │ │ @ instruction: 0xffff58d1 │ │ │ │ - ldrdeq sp, [r8], r8 │ │ │ │ - umulleq fp, r8, r6, r9 │ │ │ │ + ldrdeq sp, [r8], ip │ │ │ │ + umulleq fp, r8, sl, r9 │ │ │ │ andeq r3, r0, r7, ror #8 │ │ │ │ - addeq sp, r8, r6, lsr #25 │ │ │ │ - addeq fp, r8, r4, ror #18 │ │ │ │ + addeq sp, r8, sl, lsr #25 │ │ │ │ + addeq fp, r8, r8, ror #18 │ │ │ │ andeq r7, r0, fp, ror #5 │ │ │ │ - addeq sp, r8, ip, ror #24 │ │ │ │ - addeq fp, r8, sl, lsr #18 │ │ │ │ + addeq sp, r8, r0, ror ip │ │ │ │ + addeq fp, r8, lr, lsr #18 │ │ │ │ @ instruction: 0xfffece8b │ │ │ │ - addeq sp, r8, sl, lsr ip │ │ │ │ - strdeq fp, [r8], r8 │ │ │ │ + addeq sp, r8, lr, lsr ip │ │ │ │ + strdeq fp, [r8], ip │ │ │ │ andeq r2, r0, r3, asr ip │ │ │ │ - addeq sp, r8, r0, lsl #24 │ │ │ │ - @ instruction: 0x0088b8be │ │ │ │ + addeq sp, r8, r4, lsl #24 │ │ │ │ + addeq fp, r8, r2, asr #17 │ │ │ │ @ instruction: 0xffff34bf │ │ │ │ - addeq sp, r8, lr, asr #23 │ │ │ │ - addeq fp, r8, ip, lsl #17 │ │ │ │ + ldrdeq sp, [r8], r2 │ │ │ │ + umulleq fp, r8, r0, r8 │ │ │ │ @ instruction: 0xffff529b │ │ │ │ @ instruction: 0xffff53e1 │ │ │ │ - addeq sp, r8, r8, lsl #23 │ │ │ │ - addeq fp, r8, r6, asr #16 │ │ │ │ + addeq sp, r8, ip, lsl #23 │ │ │ │ + addeq fp, r8, sl, asr #16 │ │ │ │ @ instruction: 0xfffeca2b │ │ │ │ - addeq sp, r8, r6, asr fp │ │ │ │ - addeq fp, r8, r4, lsl r8 │ │ │ │ + addeq sp, r8, sl, asr fp │ │ │ │ + addeq fp, r8, r8, lsl r8 │ │ │ │ @ instruction: 0xffff4e55 │ │ │ │ - addeq sp, r8, r4, lsr #22 │ │ │ │ - addeq fp, r8, r2, ror #15 │ │ │ │ + addeq sp, r8, r8, lsr #22 │ │ │ │ + addeq fp, r8, r6, ror #15 │ │ │ │ @ instruction: 0xfffeb1f7 │ │ │ │ - strdeq sp, [r8], r2 │ │ │ │ - @ instruction: 0x0088b7b0 │ │ │ │ + strdeq sp, [r8], r6 │ │ │ │ + @ instruction: 0x0088b7b4 │ │ │ │ @ instruction: 0xfffeb175 │ │ │ │ - addeq sp, r8, r0, asr #21 │ │ │ │ - addeq fp, r8, lr, ror r7 │ │ │ │ - ldrdeq sp, [r8], r4 │ │ │ │ - addeq ip, r8, r8, lsr #10 │ │ │ │ - andeq r6, r0, sp, asr #7 │ │ │ │ - umulleq sp, r8, r0, sp │ │ │ │ - addeq sl, r8, r2, asr r8 │ │ │ │ - addeq sp, r8, r8, lsr sl │ │ │ │ - strdeq fp, [r8], r6 │ │ │ │ - addeq sp, r8, sl, lsl sl │ │ │ │ - ldrdeq fp, [r8], r8 │ │ │ │ - addeq sl, r8, sl, lsl #17 │ │ │ │ - addeq sp, r8, ip, asr #26 │ │ │ │ - addeq sp, r8, lr, asr #19 │ │ │ │ - addeq fp, r8, ip, lsl #13 │ │ │ │ - addeq sl, r8, r2, lsr #17 │ │ │ │ - addeq sp, r8, r8, lsr #26 │ │ │ │ - addeq sp, r8, r8, lsl #19 │ │ │ │ - addeq fp, r8, r6, asr #12 │ │ │ │ - ldrdeq sl, [r8], r6 │ │ │ │ - addeq sp, r8, r2, lsl #26 │ │ │ │ - addeq sp, r8, r0, asr #18 │ │ │ │ - strdeq fp, [r8], lr │ │ │ │ - addeq sl, r8, r8, ror #17 │ │ │ │ + addeq sp, r8, r4, asr #21 │ │ │ │ + addeq fp, r8, r2, lsl #15 │ │ │ │ ldrdeq sp, [r8], r8 │ │ │ │ - strdeq sp, [r8], r6 │ │ │ │ - @ instruction: 0x0088b5b4 │ │ │ │ - umulleq r7, r8, sl, r4 │ │ │ │ - @ instruction: 0x0088dcb8 │ │ │ │ - @ instruction: 0x0088d8b2 │ │ │ │ - addeq fp, r8, r0, ror r5 │ │ │ │ - @ instruction: 0x008874ba │ │ │ │ - umulleq sp, r8, r8, ip │ │ │ │ - addeq sp, r8, lr, ror #16 │ │ │ │ - addeq fp, r8, ip, lsr #10 │ │ │ │ - addeq sp, r8, r6, ror ip │ │ │ │ - addeq sp, r8, r6, lsr #25 │ │ │ │ - addeq sp, r8, lr, lsl r8 │ │ │ │ + addeq ip, r8, ip, lsr #10 │ │ │ │ + andeq r6, r0, sp, asr #7 │ │ │ │ + umulleq sp, r8, r4, sp │ │ │ │ + addeq sl, r8, r6, asr r8 │ │ │ │ + addeq sp, r8, ip, lsr sl │ │ │ │ + strdeq fp, [r8], sl │ │ │ │ + addeq sp, r8, lr, lsl sl │ │ │ │ ldrdeq fp, [r8], ip │ │ │ │ - addeq sp, r8, r0, lsl #25 │ │ │ │ - ldrdeq sp, [r8], r6 │ │ │ │ - ldrdeq sp, [r8], r0 │ │ │ │ - addeq fp, r8, lr, lsl #9 │ │ │ │ - @ instruction: 0x0088dcb6 │ │ │ │ - addeq sp, r8, r4, lsr #26 │ │ │ │ - addeq sp, r8, r2, lsl #15 │ │ │ │ - addeq fp, r8, r0, asr #8 │ │ │ │ - addeq sp, r8, sl, lsl #26 │ │ │ │ - addeq sp, r8, r4, ror #26 │ │ │ │ - addeq sp, r8, r2, lsr r7 │ │ │ │ - strdeq fp, [r8], r2 │ │ │ │ - addeq sp, r8, r6, asr #26 │ │ │ │ + addeq sl, r8, lr, lsl #17 │ │ │ │ + addeq sp, r8, r0, asr sp │ │ │ │ + ldrdeq sp, [r8], r2 │ │ │ │ + umulleq fp, r8, r0, r6 │ │ │ │ + addeq sl, r8, r6, lsr #17 │ │ │ │ + addeq sp, r8, ip, lsr #26 │ │ │ │ + addeq sp, r8, ip, lsl #19 │ │ │ │ + addeq fp, r8, sl, asr #12 │ │ │ │ + ldrdeq sl, [r8], sl @ │ │ │ │ + addeq sp, r8, r6, lsl #26 │ │ │ │ + addeq sp, r8, r4, asr #18 │ │ │ │ + addeq fp, r8, r2, lsl #12 │ │ │ │ + addeq sl, r8, ip, ror #17 │ │ │ │ ldrdeq sp, [r8], ip │ │ │ │ - addeq sp, r8, ip, ror #13 │ │ │ │ - addeq fp, r8, ip, lsr #7 │ │ │ │ - addeq sp, r8, r8, asr #27 │ │ │ │ - addeq sp, r8, r6, lsr lr │ │ │ │ - @ instruction: 0x0088d6b0 │ │ │ │ - addeq fp, r8, r0, ror r3 │ │ │ │ - addeq sp, r8, lr, lsl lr │ │ │ │ - addeq sp, r8, r4, asr lr │ │ │ │ - addeq sp, r8, r4, ror r6 │ │ │ │ - addeq fp, r8, r4, lsr r3 │ │ │ │ - addeq sp, r8, r2, asr #28 │ │ │ │ - addeq sp, r8, r0, ror lr │ │ │ │ - addeq sp, r8, r8, lsr r6 │ │ │ │ - strdeq fp, [r8], r8 │ │ │ │ - addeq sp, r8, r2, asr r1 │ │ │ │ - addeq sp, r8, ip, asr lr │ │ │ │ - strdeq sp, [r8], ip │ │ │ │ - @ instruction: 0x0088b2bc │ │ │ │ + strdeq sp, [r8], sl │ │ │ │ + @ instruction: 0x0088b5b8 │ │ │ │ + umulleq r7, r8, lr, r4 │ │ │ │ + @ instruction: 0x0088dcbc │ │ │ │ + @ instruction: 0x0088d8b6 │ │ │ │ + addeq fp, r8, r4, ror r5 │ │ │ │ + @ instruction: 0x008874be │ │ │ │ + umulleq sp, r8, ip, ip │ │ │ │ + addeq sp, r8, r2, ror r8 │ │ │ │ + addeq fp, r8, r0, lsr r5 │ │ │ │ + addeq sp, r8, sl, ror ip │ │ │ │ + addeq sp, r8, sl, lsr #25 │ │ │ │ + addeq sp, r8, r2, lsr #16 │ │ │ │ + addeq fp, r8, r0, ror #9 │ │ │ │ + addeq sp, r8, r4, lsl #25 │ │ │ │ + ldrdeq sp, [r8], sl │ │ │ │ + ldrdeq sp, [r8], r4 │ │ │ │ + umulleq fp, r8, r2, r4 │ │ │ │ + @ instruction: 0x0088dcba │ │ │ │ + addeq sp, r8, r8, lsr #26 │ │ │ │ + addeq sp, r8, r6, lsl #15 │ │ │ │ + addeq fp, r8, r4, asr #8 │ │ │ │ + addeq sp, r8, lr, lsl #26 │ │ │ │ + addeq sp, r8, r8, ror #26 │ │ │ │ + addeq sp, r8, r6, lsr r7 │ │ │ │ + strdeq fp, [r8], r6 │ │ │ │ + addeq sp, r8, sl, asr #26 │ │ │ │ + addeq sp, r8, r0, ror #27 │ │ │ │ + strdeq sp, [r8], r0 │ │ │ │ + @ instruction: 0x0088b3b0 │ │ │ │ + addeq sp, r8, ip, asr #27 │ │ │ │ + addeq sp, r8, sl, lsr lr │ │ │ │ + @ instruction: 0x0088d6b4 │ │ │ │ + addeq fp, r8, r4, ror r3 │ │ │ │ + addeq sp, r8, r2, lsr #28 │ │ │ │ + addeq sp, r8, r8, asr lr │ │ │ │ + addeq sp, r8, r8, ror r6 │ │ │ │ + addeq fp, r8, r8, lsr r3 │ │ │ │ addeq sp, r8, r6, asr #28 │ │ │ │ - addeq sp, r8, r4, lsl #29 │ │ │ │ - addeq sp, r8, r0, asr #11 │ │ │ │ - addeq fp, r8, r0, lsl #5 │ │ │ │ - addeq sp, r8, r2, ror lr │ │ │ │ - addeq sp, r8, r0, ror #29 │ │ │ │ - addeq sp, r8, r4, lsl #11 │ │ │ │ - addeq fp, r8, r4, asr #4 │ │ │ │ - umulleq sl, r8, lr, r5 │ │ │ │ - addeq sp, r8, ip, asr #29 │ │ │ │ - addeq sp, r8, r8, asr #10 │ │ │ │ - addeq fp, r8, r8, lsl #4 │ │ │ │ - addeq sp, r8, lr, lsr #29 │ │ │ │ - addeq sp, r8, ip, lsr pc │ │ │ │ - addeq sp, r8, ip, lsl #10 │ │ │ │ - addeq fp, r8, ip, asr #3 │ │ │ │ - addeq sp, r8, r2, lsr #30 │ │ │ │ - strheq sp, [r8], sl │ │ │ │ - addeq sp, r8, sl, asr #9 │ │ │ │ - addeq fp, r8, sl, lsl #3 │ │ │ │ + addeq sp, r8, r4, ror lr │ │ │ │ + addeq sp, r8, ip, lsr r6 │ │ │ │ + strdeq fp, [r8], ip │ │ │ │ + addeq sp, r8, r6, asr r1 │ │ │ │ + addeq sp, r8, r0, ror #28 │ │ │ │ + addeq sp, r8, r0, lsl #12 │ │ │ │ + addeq fp, r8, r0, asr #5 │ │ │ │ + addeq sp, r8, sl, asr #28 │ │ │ │ + addeq sp, r8, r8, lsl #29 │ │ │ │ + addeq sp, r8, r4, asr #11 │ │ │ │ + addeq fp, r8, r4, lsl #5 │ │ │ │ + addeq sp, r8, r6, ror lr │ │ │ │ + addeq sp, r8, r4, ror #29 │ │ │ │ + addeq sp, r8, r8, lsl #11 │ │ │ │ + addeq fp, r8, r8, asr #4 │ │ │ │ + addeq sl, r8, r2, lsr #11 │ │ │ │ + ldrdeq sp, [r8], r0 │ │ │ │ + addeq sp, r8, ip, asr #10 │ │ │ │ + addeq fp, r8, ip, lsl #4 │ │ │ │ + @ instruction: 0x0088deb2 │ │ │ │ + addeq sp, r8, r0, asr #30 │ │ │ │ + addeq sp, r8, r0, lsl r5 │ │ │ │ + ldrdeq fp, [r8], r0 │ │ │ │ + addeq sp, r8, r6, lsr #30 │ │ │ │ + strheq sp, [r8], lr │ │ │ │ + addeq sp, r8, lr, asr #9 │ │ │ │ + addeq fp, r8, lr, lsl #3 │ │ │ │ bmi feaf8bc8 │ │ │ │ cmncc r8, #168, 18 @ 0x2a0000 │ │ │ │ andeq lr, r0, sp, asr #19 │ │ │ │ ldrbtmi r4, [r9], #-1146 @ 0xfffffb86 │ │ │ │ stmib sp, {r6, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf1475502 │ │ │ │ strmi pc, [r4], -fp, lsl #1 │ │ │ │ @@ -191003,54 +191003,54 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ andeq r0, r0, r0 │ │ │ │ addmi r4, pc, r0 │ │ │ │ ldmvc r5!, {r6, sl, fp, pc} │ │ │ │ ldrmi sl, [r5], #-3869 @ 0xfffff0e3 │ │ │ │ - addeq ip, r8, ip, lsr pc │ │ │ │ - strdeq sp, [r8], lr │ │ │ │ - addeq sp, r8, r2, lsl #5 │ │ │ │ - addeq sl, r8, r2, asr #30 │ │ │ │ - addeq sp, r8, r8, ror #25 │ │ │ │ - addeq sp, r8, r2, asr #26 │ │ │ │ - addeq sp, r8, r6, asr #4 │ │ │ │ - addeq sl, r8, r6, lsl #30 │ │ │ │ - addeq sp, r8, r4, lsr sp │ │ │ │ - @ instruction: 0x0088ddbe │ │ │ │ - addeq sp, r8, sl, lsl #4 │ │ │ │ - addeq sl, r8, sl, asr #29 │ │ │ │ - addeq sp, r8, ip, lsr #27 │ │ │ │ - addeq sp, r8, r6, lsl #28 │ │ │ │ - addeq sp, r8, lr, asr #3 │ │ │ │ - addeq sl, r8, lr, lsl #29 │ │ │ │ - strdeq sp, [r8], r0 │ │ │ │ - addeq sp, r8, r6, lsl lr │ │ │ │ - addeq sp, r8, sl, lsl #3 │ │ │ │ - addeq sl, r8, sl, asr #28 │ │ │ │ - addeq sp, r8, r0, lsl #28 │ │ │ │ - addeq sp, r8, ip, lsr #28 │ │ │ │ - addeq sp, r8, r2, asr #2 │ │ │ │ - addeq sl, r8, r2, lsl #28 │ │ │ │ - addeq sp, r8, r0, lsl lr │ │ │ │ - addeq sp, r8, sl, ror #28 │ │ │ │ - addeq sp, r8, r6, lsl #2 │ │ │ │ - addeq sl, r8, r6, asr #27 │ │ │ │ - addeq sp, r8, r2, asr lr │ │ │ │ - addeq sp, r8, r4, lsr #29 │ │ │ │ - addeq sp, r8, r0, asr #1 │ │ │ │ - addeq sl, r8, r0, lsl #27 │ │ │ │ - addeq sp, r8, r8, lsl #29 │ │ │ │ - ldrdeq sp, [r8], r6 │ │ │ │ - addeq sp, r8, sl, ror r0 │ │ │ │ - addeq sl, r8, sl, lsr sp │ │ │ │ - @ instruction: 0x0088debc │ │ │ │ - ldrdeq sp, [r8], r4 │ │ │ │ - addeq sp, r8, r8, lsr r0 │ │ │ │ - strdeq sl, [r8], r8 │ │ │ │ + addeq ip, r8, r0, asr #30 │ │ │ │ + addeq sp, r8, r2, lsl #26 │ │ │ │ + addeq sp, r8, r6, lsl #5 │ │ │ │ + addeq sl, r8, r6, asr #30 │ │ │ │ + addeq sp, r8, ip, ror #25 │ │ │ │ + addeq sp, r8, r6, asr #26 │ │ │ │ + addeq sp, r8, sl, asr #4 │ │ │ │ + addeq sl, r8, sl, lsl #30 │ │ │ │ + addeq sp, r8, r8, lsr sp │ │ │ │ + addeq sp, r8, r2, asr #27 │ │ │ │ + addeq sp, r8, lr, lsl #4 │ │ │ │ + addeq sl, r8, lr, asr #29 │ │ │ │ + @ instruction: 0x0088ddb0 │ │ │ │ + addeq sp, r8, sl, lsl #28 │ │ │ │ + ldrdeq sp, [r8], r2 │ │ │ │ + umulleq sl, r8, r2, lr │ │ │ │ + strdeq sp, [r8], r4 │ │ │ │ + addeq sp, r8, sl, lsl lr │ │ │ │ + addeq sp, r8, lr, lsl #3 │ │ │ │ + addeq sl, r8, lr, asr #28 │ │ │ │ + addeq sp, r8, r4, lsl #28 │ │ │ │ + addeq sp, r8, r0, lsr lr │ │ │ │ + addeq sp, r8, r6, asr #2 │ │ │ │ + addeq sl, r8, r6, lsl #28 │ │ │ │ + addeq sp, r8, r4, lsl lr │ │ │ │ + addeq sp, r8, lr, ror #28 │ │ │ │ + addeq sp, r8, sl, lsl #2 │ │ │ │ + addeq sl, r8, sl, asr #27 │ │ │ │ + addeq sp, r8, r6, asr lr │ │ │ │ + addeq sp, r8, r8, lsr #29 │ │ │ │ + addeq sp, r8, r4, asr #1 │ │ │ │ + addeq sl, r8, r4, lsl #27 │ │ │ │ + addeq sp, r8, ip, lsl #29 │ │ │ │ + ldrdeq sp, [r8], sl │ │ │ │ + addeq sp, r8, lr, ror r0 │ │ │ │ + addeq sl, r8, lr, lsr sp │ │ │ │ + addeq sp, r8, r0, asr #29 │ │ │ │ + ldrdeq sp, [r8], r8 │ │ │ │ + addeq sp, r8, ip, lsr r0 │ │ │ │ + strdeq sl, [r8], ip │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec294e4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7feb082 │ │ │ │ stmdacs r1, {r0, r1, r3, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -191061,16 +191061,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf74c300c │ │ │ │ stmdami r5, {r0, r1, r2, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xff62f74c │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq ip, r8, r6, lsr pc │ │ │ │ - strdeq sl, [r8], r6 │ │ │ │ + addeq ip, r8, sl, lsr pc │ │ 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#26 │ │ │ │ - addeq r9, r8, lr, lsl #30 │ │ │ │ + addeq ip, r8, r4, lsr #29 │ │ │ │ + addeq sp, r8, r2, ror #25 │ │ │ │ + addeq sp, r8, lr, ror #25 │ │ │ │ + strdeq ip, [r8], r2 │ │ │ │ + @ instruction: 0x0088aab2 │ │ │ │ + umulleq ip, r8, lr, sp │ │ │ │ + addeq sl, r8, r4, ror #20 │ │ │ │ + addeq ip, r8, lr, asr #26 │ │ │ │ + addeq sl, r8, r4, lsl sl │ │ │ │ + addeq ip, r8, r8, lsr #26 │ │ │ │ + addeq r9, r8, r2, lsl pc │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 20da30 >::_M_default_append(unsigned int)@@Base+0x52240> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ pkhbtmi fp, r9, r9, lsl #1 │ │ │ │ ldrne pc, [r4], #-2271 @ 0xfffff721 │ │ │ │ @@ -191478,43 +191478,43 @@ │ │ │ │ @ instruction: 0xf74c300c │ │ │ │ stmdami r1!, {r0, r1, r2, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf74c4478 │ │ │ │ ldrt pc, [sp], -r3, lsr #24 @ │ │ │ │ ldcl 7, cr15, [r8], {67} @ 0x43 │ │ │ │ @ instruction: 0x0095bbb4 │ │ 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#20 │ │ │ │ + addeq sl, r8, r6, lsl #27 │ │ │ │ + addeq r8, r8, r4, asr #20 │ │ │ │ addseq r9, r5, r2, ror ip │ │ │ │ - addeq sl, r8, lr, lsr sp │ │ │ │ + addeq sl, r8, r2, asr #26 │ │ │ │ + addeq r8, r8, r0, lsl #20 │ │ │ │ + ldrdeq sl, [r8], r4 │ │ │ │ + umulleq r8, r8, r2, r9 @ │ │ │ │ + @ instruction: 0x0088acb4 │ │ │ │ + addeq r8, r8, r2, ror r9 │ │ │ │ + addeq sl, r8, r8, lsl ip │ │ │ │ + ldrdeq r8, [r8], r8 @ │ │ │ │ + addeq sl, r8, ip, ror #21 │ │ │ │ + addeq r8, r8, ip, lsr #15 │ │ │ │ + @ instruction: 0x0088aab8 │ │ │ │ + addeq r8, r8, r8, ror r7 │ │ │ │ + addeq sl, r8, lr, ror sl │ │ │ │ + addeq r8, r8, lr, lsr r7 │ │ │ │ + addeq sl, r8, ip, lsr sl │ │ │ │ strdeq r8, [r8], ip │ │ │ │ - ldrdeq sl, [r8], r0 │ │ │ │ - addeq r8, r8, lr, lsl #19 │ │ │ │ - @ instruction: 0x0088acb0 │ │ │ │ - addeq r8, r8, lr, ror #18 │ │ │ │ - addeq sl, r8, r4, lsl ip │ │ │ │ - ldrdeq r8, [r8], r4 │ │ │ │ - addeq sl, r8, r8, ror #21 │ │ │ │ - addeq r8, r8, r8, lsr #15 │ │ │ │ - @ instruction: 0x0088aab4 │ │ │ │ - addeq r8, r8, r4, ror r7 │ │ │ │ - addeq sl, r8, sl, ror sl │ │ │ │ - addeq r8, r8, sl, lsr r7 │ │ │ │ - addeq sl, r8, r8, lsr sl │ │ │ │ - strdeq r8, [r8], r8 @ │ │ │ │ - addeq sl, r8, lr, lsl #20 │ │ │ │ - addeq r8, r8, lr, asr #13 │ │ │ │ - addeq sl, r8, lr, ror #18 │ │ │ │ - addeq r8, r8, lr, lsr #12 │ │ │ │ - addeq sl, r8, r8, ror #17 │ │ │ │ - addeq r8, r8, r8, lsr #11 │ │ │ │ + addeq sl, r8, r2, lsl sl │ │ │ │ + ldrdeq r8, [r8], r2 │ │ │ │ + addeq sl, r8, r2, ror r9 │ │ │ │ + addeq r8, r8, r2, lsr r6 │ │ │ │ + addeq sl, r8, ip, ror #17 │ │ │ │ + addeq r8, r8, ip, lsr #11 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ strbtpl pc, [r0], #2271 @ 0x8df @ │ │ │ │ @ instruction: 0xf8dfb09d │ │ │ │ ldrmi r1, [sl], r0, ror #9 │ │ │ │ @@ -193860,49 +193860,49 @@ │ │ │ │ @ instruction: 0xf04f4828 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf980f74a │ │ │ │ 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sl, r8, r8, ror #7 │ │ │ │ - addeq r8, r8, r8, lsr #1 │ │ │ │ - addeq sl, r8, lr, asr #7 │ │ │ │ - addeq r8, r8, ip, lsl #1 │ │ │ │ - @ instruction: 0x0088a3b0 │ │ │ │ - addeq r8, r8, lr, rrx │ │ │ │ - umulleq sl, r8, r0, r3 │ │ │ │ - addeq r8, r8, lr, asr #32 │ │ │ │ - addeq sl, r8, r4, ror r3 │ │ │ │ - addeq r8, r8, r2, lsr r0 │ │ │ │ + addeq sl, r8, sl, asr #15 │ │ │ │ + addeq r8, r8, r8, lsl #9 │ │ │ │ + addeq r7, r8, ip, ror #20 │ │ │ │ + strdeq sl, [r8], r6 │ │ │ │ + addeq r7, r8, r6, asr #19 │ │ │ │ + addeq sl, r8, r8, asr #13 │ │ │ │ + addeq sl, r8, ip, lsl #12 │ │ │ │ + addeq sl, r8, r2, asr #11 │ │ │ │ + @ instruction: 0x008878be │ │ │ │ + umulleq sl, r8, sl, r5 │ │ │ │ + addeq r7, r8, sl, asr #17 │ │ │ │ + addeq sl, r8, r0, ror r5 │ │ │ │ + addeq r7, r8, r2, lsl #18 │ │ │ │ + addeq sl, r8, r2, ror #9 │ │ │ │ + addeq fp, r8, r6, lsl #8 │ │ │ │ + @ instruction: 0x0088a4b4 │ │ │ │ + addeq r7, r8, ip, lsl #17 │ │ │ │ + addeq sl, r8, r4, ror #8 │ │ │ │ + addeq r7, r8, ip, ror #16 │ │ │ │ + addeq sl, r8, sl, asr #8 │ │ │ │ + addeq r8, r8, sl, lsl #2 │ │ │ │ + addeq sl, r8, r0, lsr r4 │ │ │ │ + umulleq r7, r8, ip, r7 │ │ │ │ + addeq sl, r8, r4, lsl r4 │ │ │ │ + ldrdeq r8, [r8], r4 │ │ │ │ + addeq sl, r8, ip, ror #7 │ │ │ │ + addeq r8, r8, ip, lsr #1 │ │ │ │ + ldrdeq sl, [r8], r2 │ │ │ │ + umulleq r8, r8, r0, r0 @ │ │ │ │ + @ instruction: 0x0088a3b4 │ │ │ │ + addeq r8, r8, r2, ror r0 │ │ │ │ + umulleq sl, r8, r4, r3 │ │ │ │ + addeq r8, r8, r2, asr r0 │ │ │ │ + addeq sl, r8, r8, ror r3 │ │ │ │ + addeq r8, r8, r6, lsr r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 41043c >::resize(unsigned int)@@Base+0x12b858> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0020f8cc │ │ │ │ ldcmi 0, cr11, [lr], #652 @ 0x28c │ │ │ │ ldrmi r4, [r5], -pc, lsl #12 │ │ │ │ @@ -194093,16 +194093,16 @@ │ │ │ │ uadd16mi fp, fp, r8 │ │ │ │ @ instruction: 0xe6c29311 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x009591b4 │ │ │ │ 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cr12, {6} │ │ │ │ @ instruction: 0x4617b0b7 │ │ │ │ @ instruction: 0x460d4af1 │ │ │ │ @@ -194500,15 +194500,15 @@ │ │ │ │ stmdacs r0, {r0, r4, r5, ip, pc} │ │ │ │ bichi pc, ip, r1 │ │ │ │ vmax.s8 q10, , q0 │ │ │ │ @ instruction: 0xf13e4619 │ │ │ │ @ instruction: 0xf8daf107 │ │ │ │ @ instruction: 0x462310f8 │ │ │ │ strls r2, [r0], -r4, lsl #4 │ │ │ │ - blx a1361a │ │ │ │ + blx a1361a │ │ │ │ stmdacs r0, {r1, r4, r5, ip, pc} │ │ │ │ @ instruction: 0x81aff001 │ │ │ │ @ instruction: 0xf13e980b │ │ │ │ @ instruction: 0xf8daf0f9 │ │ │ │ @ instruction: 0x462310f8 │ │ │ │ vhsub.s8 d18, d3, d4 │ │ │ │ strls r4, [r0], #-1050 @ 0xfffffbe6 │ │ │ │ @@ -194686,15 +194686,15 @@ │ │ │ │ mrc 2, 1, r9, cr13, cr4, {0} │ │ │ │ strcc r7, [r1, -r7, asr #22] │ │ │ │ svclt 0x0000e086 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r8, r5, r4, lsr #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008899b8 │ │ │ │ + @ instruction: 0x008899bc │ │ │ │ @ instruction: 0x3102f895 │ │ │ │ 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│ │ @ instruction: 0xf0402801 │ │ │ │ ldrls r8, [lr], #-320 @ 0xfffffec0 │ │ │ │ blls 4d0a08 │ │ │ │ cmnle r9, r0, lsl #22 │ │ │ │ adcvs pc, lr, #8388608 @ 0x800000 │ │ │ │ @@ -195818,65 +195818,65 @@ │ │ │ │ vtst.8 d20, d3, d23 │ │ │ │ ldrbtmi r5, [r8], #-441 @ 0xfffffe47 │ │ │ │ @ instruction: 0xf748300c │ │ │ │ ldmdami r5!, {r0, r1, r2, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ blx 994abc │ │ │ │ svclt 0x0066f7fe │ │ │ │ - strdeq r9, [r8], r8 │ │ │ │ - addeq r2, r8, ip, lsr #24 │ │ │ │ - addeq r8, r8, r6, ror #30 │ │ │ │ - addeq r8, r8, r2, lsl lr │ │ │ │ - ldrdeq r6, [r8], r0 │ │ │ │ - addeq r8, r8, r2, ror #21 │ │ │ │ - addeq r9, r8, r6, lsr #20 │ │ │ │ - @ instruction: 0x00888ab8 │ │ │ │ strdeq r9, [r8], ip │ │ │ │ - ldrdeq r8, [r8], r0 │ │ │ │ - addeq r6, r8, lr, lsl #13 │ │ │ │ - addeq r8, r8, r8, asr r9 │ │ │ │ - addeq r6, r8, r6, lsl r6 │ │ │ │ - addeq r8, r8, ip, lsr r8 │ │ │ │ - strdeq r6, [r8], sl │ │ │ │ - addeq r8, r8, r2, asr #13 │ │ │ │ - addeq r6, r8, r2, lsl #7 │ │ │ │ - addeq r8, r8, r4, lsr #13 │ │ │ │ - addeq r6, r8, r4, ror #6 │ │ │ │ - addeq r8, r8, r6, lsl #13 │ │ │ │ - addeq r6, r8, r6, asr #6 │ │ │ │ - addeq r8, r8, r8, ror #12 │ │ │ │ - addeq r9, r8, r8, lsr #11 │ │ │ │ - addeq r8, r8, r8, lsr #12 │ │ │ │ - addeq r6, r8, r6, ror #5 │ │ │ │ - addeq r8, r8, lr, lsl #12 │ │ │ │ - addeq r6, r8, ip, asr #5 │ │ │ │ - strdeq r8, [r8], r4 │ │ │ │ - @ instruction: 0x008862b2 │ │ │ │ - ldrdeq r8, [r8], sl │ │ │ │ - umulleq r6, r8, r8, r2 │ │ │ │ - addeq r8, r8, r0, asr #11 │ │ │ │ - addeq r6, r8, lr, ror r2 │ │ │ │ - addeq r8, r8, r6, lsr #11 │ │ │ │ - addeq r6, r8, r4, ror #4 │ │ │ │ - addeq r8, r8, r8, lsl #11 │ │ │ │ - addeq r6, r8, r8, asr #4 │ │ │ │ - addeq r8, r8, sl, ror #10 │ │ │ │ - addeq r6, r8, sl, lsr #4 │ │ │ │ - addeq r8, r8, ip, asr #10 │ │ │ │ - addeq r6, r8, ip, lsl #4 │ │ │ │ - addeq r8, r8, lr, lsr #10 │ │ │ │ - addeq r6, r8, lr, ror #3 │ │ │ │ - addeq r8, r8, r0, lsl r5 │ │ │ │ - ldrdeq r6, [r8], r0 │ │ │ │ - strdeq r8, [r8], r2 │ │ │ │ - @ instruction: 0x008861b2 │ │ │ │ + addeq r2, r8, r0, lsr ip │ │ │ │ + addeq r8, r8, sl, ror #30 │ │ │ │ + addeq r8, r8, r6, lsl lr │ │ │ │ + ldrdeq r6, [r8], r4 │ │ │ │ + addeq r8, r8, r6, ror #21 │ │ │ │ + addeq r9, r8, sl, lsr #20 │ │ │ │ + @ instruction: 0x00888abc │ │ │ │ + addeq r9, r8, r0, lsl #20 │ │ │ │ ldrdeq r8, [r8], r4 │ │ │ │ - umulleq r6, r8, r4, r1 │ │ │ │ - @ instruction: 0x008884b6 │ │ │ │ - addeq r6, r8, r6, ror r1 │ │ │ │ + umulleq r6, r8, r2, r6 │ │ │ │ + addeq r8, r8, ip, asr r9 │ │ │ │ + addeq r6, r8, sl, lsl r6 │ │ │ │ + addeq r8, r8, r0, asr #16 │ │ │ │ + strdeq r6, [r8], lr │ │ │ │ + addeq r8, r8, r6, asr #13 │ │ │ │ + addeq r6, r8, r6, lsl #7 │ │ │ │ + addeq r8, r8, r8, lsr #13 │ │ │ │ + addeq r6, r8, r8, ror #6 │ │ │ │ + addeq r8, r8, sl, lsl #13 │ │ │ │ + addeq r6, r8, sl, asr #6 │ │ │ │ + addeq r8, r8, ip, ror #12 │ │ │ │ + addeq r9, r8, ip, lsr #11 │ │ │ │ + addeq r8, r8, ip, lsr #12 │ │ │ │ + addeq r6, r8, sl, ror #5 │ │ │ │ + addeq r8, r8, r2, lsl r6 │ │ │ │ + ldrdeq r6, [r8], r0 │ │ │ │ + strdeq r8, [r8], r8 @ │ │ │ │ + @ instruction: 0x008862b6 │ │ │ │ + ldrdeq r8, [r8], lr │ │ │ │ + umulleq r6, r8, ip, r2 │ │ │ │ + addeq r8, r8, r4, asr #11 │ │ │ │ + addeq r6, r8, r2, lsl #5 │ │ │ │ + addeq r8, r8, sl, lsr #11 │ │ │ │ + addeq r6, r8, r8, ror #4 │ │ │ │ + addeq r8, r8, ip, lsl #11 │ │ │ │ + addeq r6, r8, ip, asr #4 │ │ │ │ + addeq r8, r8, lr, ror #10 │ │ │ │ + addeq r6, r8, lr, lsr #4 │ │ │ │ + addeq r8, r8, r0, asr r5 │ │ │ │ + addeq r6, r8, r0, lsl r2 │ │ │ │ + addeq r8, r8, r2, lsr r5 │ │ │ │ + strdeq r6, [r8], r2 │ │ │ │ + addeq r8, r8, r4, lsl r5 │ │ │ │ + ldrdeq r6, [r8], r4 │ │ │ │ + strdeq r8, [r8], r6 │ │ │ │ + @ instruction: 0x008861b6 │ │ │ │ + ldrdeq r8, [r8], r8 @ │ │ │ │ + umulleq r6, r8, r8, r1 │ │ │ │ + @ instruction: 0x008884ba │ │ │ │ + addeq r6, r8, sl, ror r1 │ │ │ │ ldmdami lr, {r0, r1, r2, r9, sl, lr} │ │ │ │ bicspl pc, r7, r3, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8f2f748 │ │ │ │ @ instruction: 0x4639481b │ │ │ │ @ instruction: 0xf7484478 │ │ │ │ @ instruction: 0xf7fef9ad │ │ │ │ @@ -195900,22 +195900,22 @@ │ │ │ │ vadd.i8 d20, d3, d12 │ │ │ │ ldrbtmi r6, [r8], #-268 @ 0xfffffef4 │ │ │ │ @ instruction: 0xf748300c │ │ │ │ stmdami sl, {r0, r1, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ @ instruction: 0xf97ef748 │ │ │ │ mcrlt 7, 6, pc, cr2, cr14, {7} @ │ │ │ │ - addeq r8, r8, ip, asr #7 │ │ │ │ - addeq r6, r8, ip, lsl #1 │ │ │ │ - addeq r8, r8, lr, lsr #7 │ │ │ │ - addeq r6, r8, lr, rrx │ │ │ │ - addeq r8, r8, ip, lsl #7 │ │ │ │ - addeq r6, r8, ip, asr #32 │ │ │ │ - addeq r8, r8, lr, ror #6 │ │ │ │ - addeq r6, r8, lr, lsr #32 │ │ │ │ + ldrdeq r8, [r8], r0 │ │ │ │ + umulleq r6, r8, r0, r0 │ │ │ │ + @ instruction: 0x008883b2 │ │ │ │ + addeq r6, r8, r2, ror r0 │ │ │ │ + umulleq r8, r8, r0, r3 @ │ │ │ │ + addeq r6, r8, r0, asr r0 │ │ │ │ + addeq r8, r8, r2, ror r3 │ │ │ │ + addeq r6, r8, r2, lsr r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec2e110 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, lr, r0, asr #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3088 @ 0xfffff3f0 │ │ │ │ stmib sp, {r0, r4, sl, fp, ip, pc}^ │ │ │ │ @@ -195935,16 +195935,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf880f748 │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7484478 │ │ │ │ blls 455458 │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r8, r8, r8, ror #5 │ │ │ │ - addeq r5, r8, r8, lsr #31 │ │ │ │ + addeq r8, r8, ip, ror #5 │ │ │ │ + addeq r5, r8, ip, lsr #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 21243c >::_M_default_append(unsigned int)@@Base+0x56c4c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ stmdavs r3, {r0, r1, r3, r4, r7, r9, sl, lr}^ │ │ │ │ blvs 1152858 │ │ │ │ @@ -195957,15 +195957,15 @@ │ │ │ │ stmdavs sp!, {r0, r1, r2, r6, r7, r8, r9, fp, sp, lr} │ │ │ │ @ instruction: 0xf04f9515 │ │ │ │ @ instruction: 0xf8dd0500 │ │ │ │ ldmib sp, {r4, r6, r7, ip, pc}^ │ │ │ │ movwls r6, #50983 @ 0xc727 │ │ │ │ blx 512b8c │ │ │ │ vrhadd.u8 d9, d0, d13 │ │ │ │ - blls 9f725c │ │ │ │ + blls 9f725c │ │ │ │ andcs r4, r1, #22020096 @ 0x1500000 │ │ │ │ andcs pc, r0, r9, asr #17 │ │ │ │ rsbsle r2, r3, r0, lsl #22 │ │ │ │ blhi 1112aa0 │ │ │ │ blls 1152aa4 │ │ │ │ @ instruction: 0xf13c4604 │ │ │ │ strbmi pc, [r1], -r9, lsl #11 @ │ │ │ │ @@ -195976,34 +195976,34 @@ │ │ │ │ andhi pc, r0, sp, asr #17 │ │ │ │ @ instruction: 0xffacf746 │ │ │ │ stmdacs r0, {r1, r2, r3, ip, pc} │ │ │ │ mvnshi pc, r0 │ │ │ │ strtmi r9, [r0], -ip, lsl #22 │ │ │ │ @ instruction: 0xf0002b00 │ │ │ │ @ instruction: 0xf13c80db │ │ │ │ - bls a145e0 │ │ │ │ + bls a145e0 │ │ │ │ andhi pc, r0, sp, asr #17 │ │ │ │ stmdbls ip, {r3, r8, r9, sp} │ │ │ │ ldmdavs r2, {r2, r6, r9, ip, sp, lr, pc}^ │ │ │ │ andhi pc, r4, sp, asr #17 │ │ │ │ @ instruction: 0xff96f746 │ │ │ │ andls r4, pc, r2, lsl #12 │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ @ instruction: 0xf8dd81f7 │ │ │ │ ldc 0, cr12, [pc, #224] @ d7120 │ │ │ │ - blls 9f5ef8 │ │ │ │ + blls 9f5ef8 │ │ │ │ @ instruction: 0xf8dc4660 │ │ │ │ stc 0, cr14, [sp] │ │ │ │ @ instruction: 0xf89e7b12 │ │ │ │ @ instruction: 0xf0111181 │ │ │ │ cmnle r2, ip, lsl r1 │ │ │ │ vqrdmulh.s d18, d0, d0 │ │ │ │ @ instruction: 0xf04f81c3 │ │ │ │ ldrmi r0, [r1], -r0, lsl #16 │ │ │ │ - blls a0f080 │ │ │ │ + blls a0f080 │ │ │ │ stmdaeq r1, {r3, r8, ip, sp, lr, pc} │ │ │ │ ldclle 5, cr4, [r3, #-268]! @ 0xfffffef4 │ │ │ │ ldrdeq lr, [lr, -sp] │ │ │ │ biceq lr, r8, r1, lsl #22 │ │ │ │ addeq lr, r8, r0, lsl #22 │ │ │ │ @ instruction: 0xf1ebaa12 │ │ │ │ stmdacs r1, {r0, r1, r3, r4, r5, r8, r9, ip, sp, lr, pc} │ │ │ │ @@ -196050,18 +196050,18 @@ │ │ │ │ @ instruction: 0xf89110f0 │ │ │ │ @ instruction: 0xf0111181 │ │ │ │ addsle r0, r3, ip, lsl pc │ │ │ │ movwls r4, #1537 @ 0x601 │ │ │ │ stmdaeq r8, {r0, r2, r3, r8, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0x4628ab10 │ │ │ │ @ instruction: 0xf8cd9302 │ │ │ │ - blge 9f7154 │ │ │ │ + blge 9f7154 │ │ │ │ @ instruction: 0xf7b0f16b │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ - blls 9f7514 │ │ │ │ + blls 9f7514 │ │ │ │ addsmi r9, sl, #16, 20 @ 0x10000 │ │ │ │ rscshi pc, fp, r0, lsl #6 │ │ │ │ @ instruction: 0xf04f2b00 │ │ │ │ svclt 0x00c40201 │ │ │ │ stmdaeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ andsls r4, r1, #178257920 @ 0xaa00000 │ │ │ │ blls 48e744 │ │ │ │ @@ -196162,25 +196162,25 @@ │ │ │ │ ldmdami r1, {r0, r2, r3, r4, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2316 @ 0xfffff6f4 │ │ │ │ @ instruction: 0xff78f747 │ │ │ │ ldrb r9, [r6], ip, lsl #22 │ │ │ │ ... │ │ │ │ addseq r7, r5, ip, lsr #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, r8, r4, ror #4 │ │ │ │ - @ instruction: 0x008881b2 │ │ │ │ - addeq r5, r8, r2, ror lr │ │ │ │ + addeq r8, r8, r8, ror #4 │ │ │ │ + @ instruction: 0x008881b6 │ │ │ │ + addeq r5, r8, r6, ror lr │ │ │ │ addseq r7, r5, r6, lsr #1 │ │ │ │ - addeq r8, r8, r2, asr #2 │ │ │ │ - addeq r5, r8, r2, lsl #28 │ │ │ │ - strheq r8, [r8], r0 │ │ │ │ - addeq r8, r8, r2 │ │ │ │ - addeq r5, r8, r2, asr #25 │ │ │ │ - addeq r7, r8, r2, ror #30 │ │ │ │ - addeq r5, r8, r2, lsr #24 │ │ │ │ + addeq r8, r8, r6, asr #2 │ │ │ │ + addeq r5, r8, r6, lsl #28 │ │ │ │ + strheq r8, [r8], r4 │ │ │ │ + addeq r8, r8, r6 │ │ │ │ + addeq r5, r8, r6, asr #25 │ │ │ │ + addeq r7, r8, r6, ror #30 │ │ │ │ + addeq r5, r8, r6, lsr #24 │ │ │ │ vhadd.s8 d25, d4, d12 │ │ │ │ ldmdami fp, {r1, r5, r6, r8, sp, lr}^ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 9, cr15, cr0, cr7, {2} │ │ │ │ stmdbls ip, {r0, r3, r4, r6, fp, lr} │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ blls 417078 >::resize(unsigned int)@@Base+0x132494> │ │ │ │ @@ -196204,15 +196204,15 @@ │ │ │ │ rsble r2, r5, r0, lsl #16 │ │ │ │ stmib sp, {r4, r8, r9, fp, sp, pc}^ │ │ │ │ blls 4f7fa0 │ │ │ │ movwls r4, #1538 @ 0x602 │ │ │ │ stmdbls lr, {r3, r5, r9, sl, lr} │ │ │ │ @ instruction: 0xf16bab24 │ │ │ │ stmdacs r1, {r0, r1, r2, r3, r4, r5, r6, r9, sl, ip, sp, lr, pc} │ │ │ │ - blls a0b824 │ │ │ │ + blls a0b824 │ │ │ │ @ instruction: 0xf8dde6d2 │ │ │ │ ldc 0, cr12, [pc, #224] @ d7498 │ │ │ │ @ instruction: 0x46607b39 │ │ │ │ ldrd pc, [r0], -ip │ │ │ │ blvc 5929f8 │ │ │ │ @ instruction: 0x1181f89e │ │ │ │ tstpeq ip, r1, lsl r0 @ p-variant is OBSOLETE │ │ │ │ @@ -196265,29 +196265,29 @@ │ │ │ │ @ instruction: 0xf747300c │ │ │ │ ldmdami r4, {r0, r1, r3, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ strb pc, [r4, r5, lsr #29] @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r7, r8, r8, lsl #30 │ │ │ │ - addeq r5, r8, r8, asr #23 │ │ │ │ - addeq r7, r8, r0, lsl #30 │ │ │ │ - addeq r7, r8, lr, asr #28 │ │ │ │ - addeq r5, r8, lr, lsl #22 │ │ │ │ - addeq r7, r8, r2, lsr lr │ │ │ │ - strdeq r5, [r8], r0 │ │ │ │ - addeq r7, r8, r4, lsl lr │ │ │ │ - ldrdeq r5, [r8], r2 │ │ │ │ - strdeq r7, [r8], r6 │ │ │ │ - @ instruction: 0x00885ab4 │ │ │ │ - ldrdeq r7, [r8], sl │ │ │ │ - umulleq r5, r8, r8, sl │ │ │ │ - @ instruction: 0x00887dbe │ │ │ │ - addeq r5, r8, ip, ror sl │ │ │ │ + addeq r7, r8, ip, lsl #30 │ │ │ │ + addeq r5, r8, ip, asr #23 │ │ │ │ + addeq r7, r8, r4, lsl #30 │ │ │ │ + addeq r7, r8, r2, asr lr │ │ │ │ + addeq r5, r8, r2, lsl fp │ │ │ │ + addeq r7, r8, r6, lsr lr │ │ │ │ + strdeq r5, [r8], r4 │ │ │ │ + addeq r7, r8, r8, lsl lr │ │ │ │ + ldrdeq r5, [r8], r6 │ │ │ │ + strdeq r7, [r8], sl │ │ │ │ + @ instruction: 0x00885ab8 │ │ │ │ + ldrdeq r7, [r8], lr │ │ │ │ + umulleq r5, r8, ip, sl │ │ │ │ + addeq r7, r8, r2, asr #27 │ │ │ │ + addeq r5, r8, r0, lsl #21 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec2e6e8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addslt r0, r2, r8, lsr #31 │ │ │ │ blls 6a8f6c │ │ │ │ @ instruction: 0xc010f8d3 │ │ │ │ strmi lr, [sl, #-2524]! @ 0xfffff624 │ │ │ │ @@ -196300,15 +196300,15 @@ │ │ │ │ @ instruction: 0x960a9e1f │ │ │ │ @ instruction: 0x96099e1e │ │ │ │ @ instruction: 0x96089e1d │ │ │ │ stmib sp, {r2, r3, r4, r9, sl, fp, ip, pc}^ │ │ │ │ strls r3, [r7], -r0, lsl #8 │ │ │ │ vnmlsls.f64 d9, d11, d21 │ │ │ │ tstls r0, #6291456 @ 0x600000 │ │ │ │ - blls 9fed9c │ │ │ │ + blls 9fed9c │ │ │ │ movwls r9, #62981 @ 0xf605 │ │ │ │ blls 9beda0 │ │ │ │ strls r9, [r4], -r2, lsr #24 │ │ │ │ ldrmi r9, [r3], -lr, lsl #6 │ │ │ │ @ instruction: 0x46729e18 │ │ │ │ strpl lr, [r2], -sp, asr #19 │ │ │ │ @ instruction: 0xf7ff940d │ │ │ │ @@ -196321,16 +196321,16 @@ │ │ │ │ ldc2l 7, cr15, [sl, #-284]! @ 0xfffffee4 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ @ instruction: 0x4620fe35 │ │ │ │ ldcllt 0, cr11, [r0, #-72]! @ 0xffffffb8 │ │ │ │ ldmvs r2, {r0, r1, r2, r4, r9, fp, ip, pc} │ │ │ │ svclt 0x0000e7c0 │ │ │ │ - ldrdeq r7, [r8], ip │ │ │ │ - umulleq r5, r8, ip, r9 │ │ │ │ + addeq r7, r8, r0, ror #25 │ │ │ │ + addeq r5, r8, r0, lsr #19 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 212a4c >::_M_default_append(unsigned int)@@Base+0x5725c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ strbmi pc, [r4, #-2271] @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8dfb08e │ │ │ │ @@ -196669,50 +196669,50 @@ │ │ │ │ ldrbtmi r1, [r8], #-212 @ 0xffffff2c │ │ │ │ blx fe1157fe │ │ │ │ @ instruction: 0xf73ee782 │ │ │ │ svclt 0x0000ec36 │ │ │ │ umullseq r6, r5, lr, fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r6, r5, r4, asr fp │ │ │ │ - addeq r7, r8, r8, lsl ip │ │ │ │ - ldrdeq r5, [r8], r6 │ │ │ │ - strdeq r7, [r8], ip │ │ │ │ - addeq r7, r8, ip, asr #21 │ │ │ │ - addeq r5, r8, ip, lsl #15 │ │ │ │ - @ instruction: 0x00887ab2 │ │ │ │ - addeq r5, r8, r2, ror r7 │ │ │ │ - addeq r7, r8, r2, lsr sl │ │ │ │ - strdeq r5, [r8], r0 │ │ │ │ + addeq r7, r8, ip, lsl ip │ │ │ │ + ldrdeq r5, [r8], sl │ │ │ │ + addeq r7, r8, r0, lsl #24 │ │ │ │ + ldrdeq r7, [r8], r0 │ │ │ │ + umulleq r5, r8, r0, r7 │ │ │ │ + @ instruction: 0x00887ab6 │ │ │ │ + addeq r5, r8, r6, ror r7 │ │ │ │ + addeq r7, r8, r6, lsr sl │ │ │ │ + strdeq r5, [r8], r4 │ │ │ │ + ldrdeq r7, [r8], r4 │ │ │ │ + umulleq r5, r8, r4, r6 │ │ │ │ + addeq r7, r8, lr, asr r9 │ │ │ │ + addeq r5, r8, lr, lsl r6 │ │ │ │ + addeq r7, r8, r6, asr #18 │ │ │ │ + addeq r5, r8, r4, lsl #12 │ │ │ │ + addeq r7, r8, r8, lsl r9 │ │ │ │ + ldrdeq r5, [r8], r8 │ │ │ │ + addeq r7, r8, r2, lsl r9 │ │ │ │ ldrdeq r7, [r8], r0 │ │ │ │ - umulleq r5, r8, r0, r6 │ │ │ │ - addeq r7, r8, sl, asr r9 │ │ │ │ - addeq r5, r8, sl, lsl r6 │ │ │ │ - addeq r7, r8, r2, asr #18 │ │ │ │ - addeq r5, r8, r0, lsl #12 │ │ │ │ - addeq r7, r8, r4, lsl r9 │ │ │ │ - ldrdeq r5, [r8], r4 │ │ │ │ - addeq r7, r8, lr, lsl #18 │ │ │ │ - addeq r7, r8, ip, asr #17 │ │ │ │ - addeq r5, r8, sl, lsl #11 │ │ │ │ + addeq r5, r8, lr, lsl #11 │ │ │ │ + @ instruction: 0x008878b6 │ │ │ │ + addeq r5, r8, r4, ror r5 │ │ │ │ @ instruction: 0x008878b2 │ │ │ │ - addeq r5, r8, r0, ror r5 │ │ │ │ - addeq r7, r8, lr, lsr #17 │ │ │ │ - addeq r7, r8, lr, ror #16 │ │ │ │ - addeq r8, r8, sl, asr #15 │ │ │ │ - addeq r7, r8, r4, ror #16 │ │ │ │ - addeq r7, r8, r4, lsr #16 │ │ │ │ - addeq r8, r8, r8, lsr #16 │ │ │ │ - addeq r7, r8, r2, lsl #16 │ │ │ │ - addeq r4, r8, lr, lsl #20 │ │ │ │ - strdeq r7, [r8], ip │ │ │ │ - @ instruction: 0x008877bc │ │ │ │ - addeq r8, r8, r8, lsl r7 │ │ │ │ - @ instruction: 0x008877b6 │ │ │ │ - addeq r7, r8, r6, ror r7 │ │ │ │ - addeq r8, r8, sl, ror r7 │ │ │ │ + addeq r7, r8, r2, ror r8 │ │ │ │ + addeq r8, r8, lr, asr #15 │ │ │ │ + addeq r7, r8, r8, ror #16 │ │ │ │ + addeq r7, r8, r8, lsr #16 │ │ │ │ + addeq r8, r8, ip, lsr #16 │ │ │ │ + addeq r7, r8, r6, lsl #16 │ │ │ │ + addeq r4, r8, r2, lsl sl │ │ │ │ + addeq r7, r8, r0, lsl #16 │ │ │ │ + addeq r7, r8, r0, asr #15 │ │ │ │ + addeq r8, r8, ip, lsl r7 │ │ │ │ + @ instruction: 0x008877ba │ │ │ │ + addeq r7, r8, sl, ror r7 │ │ │ │ + addeq r8, r8, lr, ror r7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 213044 >::_M_default_append(unsigned int)@@Base+0x57854> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, fp, r5, lsl #12 │ │ │ │ strmi r4, [lr], -r8, lsl #12 │ │ │ │ @@ -196828,20 +196828,20 @@ │ │ │ │ @ instruction: 0xf04f415c │ │ │ │ ldrbtmi r3, [r8], #-2047 @ 0xfffff801 │ │ │ │ @ instruction: 0xf747300c │ │ │ │ stmdami r8, {r0, r1, r2, r3, r4, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ @ instruction: 0xe720fa39 │ │ │ │ - addeq r7, r8, r2, ror r5 │ │ │ │ - addeq r5, r8, r2, lsr r2 │ │ │ │ - addeq r7, r8, sl, lsr #10 │ │ │ │ - addeq r5, r8, sl, ror #3 │ │ │ │ - addeq r7, r8, r6, ror #9 │ │ │ │ - addeq r5, r8, r4, lsr #3 │ │ │ │ + addeq r7, r8, r6, ror r5 │ │ │ │ + addeq r5, r8, r6, lsr r2 │ │ │ │ + addeq r7, r8, lr, lsr #10 │ │ │ │ + addeq r5, r8, lr, ror #3 │ │ │ │ + addeq r7, r8, sl, ror #9 │ │ │ │ + addeq r5, r8, r8, lsr #3 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 213248 >::_M_default_append(unsigned int)@@Base+0x57a58> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r3, r3, asr #16 │ │ │ │ blcs 131e10 │ │ │ │ @@ -196934,22 +196934,22 @@ │ │ │ │ cmnpvc r1, r4, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2059 @ 0xfffff7f5 │ │ │ │ @ instruction: 0xf747300c │ │ │ │ stmdami sl, {r0, r1, r3, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf966f747 │ │ │ │ str r9, [fp, r1, lsl #22] │ │ │ │ - addeq r7, r8, r6, asr #7 │ │ │ │ - addeq r5, r8, r6, lsl #1 │ │ │ │ - addeq r7, r8, lr, lsl #7 │ │ │ │ - addeq r4, r8, r8, lsr #17 │ │ │ │ - addeq r7, r8, ip, asr r3 │ │ │ │ - addeq r5, r8, ip, lsl r0 │ │ │ │ - addeq r7, r8, lr, lsr r3 │ │ │ │ - strdeq r4, [r8], lr │ │ │ │ + addeq r7, r8, sl, asr #7 │ │ │ │ + addeq r5, r8, sl, lsl #1 │ │ │ │ + umulleq r7, r8, r2, r3 │ │ │ │ + addeq r4, r8, ip, lsr #17 │ │ │ │ + addeq r7, r8, r0, ror #6 │ │ │ │ + addeq r5, r8, r0, lsr #32 │ │ │ │ + addeq r7, r8, r2, asr #6 │ │ │ │ + addeq r5, r8, r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec2f140 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ vldr , [pc, #448] @ d8108 │ │ │ │ addlt r0, r3, pc, lsl #22 │ │ │ │ @ instruction: 0xff1cf7ff │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ @@ -196962,16 +196962,16 @@ │ │ │ │ stmdbls r1, {r3, fp, lr} │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ blls 15644c │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - ldrdeq r7, [r8], ip │ │ │ │ - umulleq r4, r8, ip, pc @ │ │ │ │ + addeq r7, r8, r0, ror #5 │ │ │ │ + addeq r4, r8, r0, lsr #31 │ │ │ │ @ instruction: 0xed93690b │ │ │ │ ldrbmi r0, [r0, -r0, lsl #22]! │ │ │ │ @ instruction: 0xed93690b │ │ │ │ ldrbmi r0, [r0, -r2, lsl #22]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec2f1ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @@ -196985,16 +196985,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf846f747 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ blls 1563e4 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addeq r7, r8, r4, ror r2 │ │ │ │ - addeq r4, r8, r4, lsr pc │ │ │ │ + addeq r7, r8, r8, ror r2 │ │ │ │ + addeq r4, r8, r8, lsr pc │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec2f1f8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ blx ff595f9a │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -197004,16 +197004,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf820f747 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ blls 156398 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addeq r7, r8, r8, lsr #4 │ │ │ │ - addeq r4, r8, r8, ror #29 │ │ │ │ + addeq r7, r8, ip, lsr #4 │ │ │ │ + addeq r4, r8, ip, ror #29 │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ @ instruction: 0x477000f8 │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ ldrbmi r0, [r0, -r8, lsr #1]! │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ ldrbmi r0, [r0, -ip, lsr #1]! │ │ │ │ @ instruction: 0xf8d3690b │ │ │ │ @@ -197106,18 +197106,18 @@ │ │ │ │ orrseq pc, lr, r4, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff4ef746 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7474478 │ │ │ │ strtmi pc, [r0], -r9, lsl #16 │ │ │ │ ldcllt 0, cr11, [r0, #-16]! │ │ │ │ - addeq r7, r8, r0, asr #1 │ │ │ │ - addeq r4, r8, r0, lsl #27 │ │ │ │ - addeq r7, r8, r4, lsl #1 │ │ │ │ - addeq r4, r8, r4, asr #26 │ │ │ │ + addeq r7, r8, r4, asr #1 │ │ │ │ + addeq r4, r8, r4, lsl #27 │ │ │ │ + addeq r7, r8, r8, lsl #1 │ │ │ │ + addeq r4, r8, r8, asr #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2136a4 >::_M_default_append(unsigned int)@@Base+0x57eb4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 15, cr15, cr8, cr12, {6} │ │ │ │ stmibmi r2!, {r2, r3, r9, sl, lr}^ │ │ │ │ bmi ff969a54 │ │ │ │ @@ -197292,18 +197292,18 @@ │ │ │ │ blls 617f20 │ │ │ │ stmdbcs r0, {r1, r2, r3, r4, r5, r7, r9, sl, sp, lr, pc} │ │ │ │ svcge 0x0070f43f │ │ │ │ bleq 2d3d88 │ │ │ │ @ instruction: 0x932a902c │ │ │ │ blcc b13aec │ │ │ │ blvc a93af0 │ │ │ │ - blvs a13af4 │ │ │ │ + blvs a13af4 │ │ │ │ mcrr 7, 3, pc, sl, cr14 @ │ │ │ │ blvc a93b3c │ │ │ │ - blvs a13b40 │ │ │ │ + blvs a13b40 │ │ │ │ cdp 8, 3, cr9, cr7, cr12, {1} │ │ │ │ blls b5b1d4 │ │ │ │ blcc b13b4c │ │ │ │ blvs ff113fac │ │ │ │ blx 5140a4 │ │ │ │ smlatbcs r1, ip, pc, fp @ │ │ │ │ ldrb r2, [r1, -r0, lsl #2] │ │ │ │ @@ -197344,16 +197344,16 @@ │ │ │ │ svclt 0x00acfa10 │ │ │ │ tstcs r0, r1, lsl #2 │ │ │ │ svclt 0x0000e7d5 │ │ │ │ ... │ │ │ │ addseq r5, r5, ip, asr #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, r5, r4, lsr #30 │ │ │ │ - @ instruction: 0x00886db0 │ │ │ │ - addeq r4, r8, r0, ror sl │ │ │ │ + @ instruction: 0x00886db4 │ │ │ │ + addeq r4, r8, r4, ror sl │ │ │ │ @ instruction: 0xeeb79a22 │ │ │ │ andcc r5, r1, #0, 22 │ │ │ │ cdp 2, 3, cr9, cr7, cr2, {1} │ │ │ │ vmov.f64 d4, d5 │ │ │ │ vcmpe.f64 d4, d4 │ │ │ │ vsqrt.f64 d22, d4 │ │ │ │ blle 1316df4 │ │ │ │ @@ -197443,17 +197443,17 @@ │ │ │ │ addhi pc, sp, r0, lsl #4 │ │ │ │ blpl 253fa4 >::_M_default_append(unsigned int)@@Base+0x987b4> │ │ │ │ eorcc lr, ip, sp, asr #19 │ │ │ │ blcc b93d44 │ │ │ │ blvc b13d48 │ │ │ │ blvs a93d4c │ │ │ │ bleq 293ff0 >::_M_default_append(unsigned int)@@Base+0xd8800> │ │ │ │ - blpl a13d54 │ │ │ │ + blpl a13d54 │ │ │ │ bl 79641c │ │ │ │ - blpl a13d9c │ │ │ │ + blpl a13d9c │ │ │ │ blvs a93da0 │ │ │ │ ldrdcc lr, [ip], -sp @ │ │ │ │ blpl 1114008 │ │ │ │ blvc b13dac │ │ │ │ blcc b93db0 │ │ │ │ blpl ff294210 │ │ │ │ blx 514308 │ │ │ │ @@ -197479,18 +197479,18 @@ │ │ │ │ andcc r9, r1, #110592 @ 0x1b000 │ │ │ │ @ instruction: 0xe602921b │ │ │ │ rscsle r2, r3, r0, lsl #18 │ │ │ │ bleq 2d4078 │ │ │ │ @ instruction: 0x932a902c │ │ │ │ blcc b13ddc │ │ │ │ blvc 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instruction: 0x008846be │ │ │ │ + addeq r6, r8, sl, ror ip │ │ │ │ + addeq r4, r8, sl, lsr r9 │ │ │ │ + addeq r6, r8, r0, lsr ip │ │ │ │ + strdeq r4, [r8], r0 │ │ │ │ + addeq r6, r8, r6, ror #20 │ │ │ │ + @ instruction: 0x008879b0 │ │ │ │ + addeq r6, r8, ip, lsl sl │ │ │ │ + addeq r7, r8, lr, asr #21 │ │ │ │ + addeq r6, r8, r2, lsl #20 │ │ │ │ + addeq r4, r8, r2, asr #13 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 513d6c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 7, cr15, cr8, cr12, {6} │ │ │ │ ldrmi fp, [r3], r9, asr #1 │ │ │ │ pkhbtmi r4, r2, r9, lsl #13 │ │ │ │ @@ -197711,15 +197711,15 @@ │ │ │ │ ldcls 6, cr4, [r6], {217} @ 0xd9 │ │ │ │ strtmi r4, [r8], r6, ror #12 │ │ │ │ svclt 0x0000e078 │ │ │ │ stmiahi r3!, {r0, r4, r5, r6, r7, fp, sp, lr}^ │ │ │ │ mcrcc 8, 7, pc, cr4, cr5, {5} @ │ │ │ │ addseq r5, r5, sl, ror r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r8, r4, lsr #15 │ │ │ │ + addeq r6, r8, r8, lsr #15 │ │ │ │ @ instruction: 0x1018f8da │ │ │ │ ldrdeq pc, [r4], -sl │ │ │ │ @ instruction: 0xf0fcf19e │ │ │ │ cmnle r8, r0, lsl #16 │ │ │ │ @ instruction: 0xf8519944 │ │ │ │ bcs e0c0c │ │ │ │ blls 74ccdc │ │ │ │ @@ -198101,21 +198101,21 @@ │ │ │ │ strbhi pc, [r5], r1, asr #32 @ │ │ │ │ sublt r4, r9, r8, asr #12 │ │ │ │ blhi 514448 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, r0 │ │ │ │ smlawbmi lr, r0, r4, r8 │ │ │ │ - addeq r6, r8, r6, lsl r6 │ │ │ │ - addeq r6, r8, r2, asr #9 │ │ │ │ - addeq r4, r8, r2, lsl #3 │ │ │ │ - umulleq r6, r8, r6, r4 │ │ │ │ - addeq r4, r8, r6, asr r1 │ │ │ │ - addeq r6, r8, r6, ror r1 │ │ │ │ - addeq r3, r8, r6, lsr lr │ │ │ │ + addeq r6, r8, sl, lsl r6 │ │ │ │ + addeq r6, r8, r6, asr #9 │ │ │ │ + addeq r4, r8, r6, lsl #3 │ │ │ │ + umulleq r6, r8, sl, r4 │ │ │ │ + addeq r4, r8, sl, asr r1 │ │ │ │ + addeq r6, r8, sl, ror r1 │ │ │ │ + addeq r3, r8, sl, lsr lr │ │ │ │ addseq r5, r5, r2, lsl r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xf8db6931 │ │ │ │ @ instruction: 0xf5033004 │ │ │ │ ldc 3, cr6, [r1, #704] @ 0x2c0 │ │ │ │ vldr d10, [r1] │ │ │ │ vldr d7, [r3, #-8] │ │ │ │ @@ -198380,26 +198380,26 @@ │ │ │ │ @ instruction: 0xf745300c │ │ │ │ ldmdami r1, {r0, r1, r3, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ cdp2 7, 1, cr15, cr6, cr5, {2} │ │ │ │ svclt 0x0000e5bf │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r5, r8, ip, lsl lr │ │ │ │ - ldrdeq r3, [r8], ip │ │ │ │ - addeq r5, r8, lr, ror #26 │ │ │ │ - addeq r3, r8, lr, lsr #20 │ │ │ │ - addeq r5, r8, r6, lsr sp │ │ │ │ - strdeq r3, [r8], r6 │ │ │ │ - addeq r5, r8, sl, lsl sp │ │ │ │ - ldrdeq r3, [r8], sl │ │ │ │ - strdeq r5, [r8], lr │ │ │ │ - @ instruction: 0x008839be │ │ │ │ - umulleq r5, r8, lr, ip │ │ │ │ - addeq r3, r8, lr, asr r9 │ │ │ │ + addeq r5, r8, r0, lsr #28 │ │ │ │ + addeq r3, r8, r0, ror #21 │ │ │ │ + addeq r5, r8, r2, ror sp │ │ │ │ + addeq r3, r8, r2, lsr sl │ │ │ │ + addeq r5, r8, sl, lsr sp │ │ │ │ + strdeq r3, [r8], sl │ │ │ │ + addeq r5, r8, lr, lsl sp │ │ │ │ + ldrdeq r3, [r8], lr │ │ │ │ + addeq r5, r8, r2, lsl #26 │ │ │ │ + addeq r3, r8, r2, asr #19 │ │ │ │ + addeq r5, r8, r2, lsr #25 │ │ │ │ + addeq r3, r8, r2, ror #18 │ │ │ │ blvs 114c48 │ │ │ │ blmi 1150d8 │ │ │ │ blvc 194c50 │ │ │ │ @ instruction: 0x46d04637 │ │ │ │ cdp 6, 11, cr4, cr0, cr14, {1} │ │ │ │ strbmi r5, [sl], r6, asr #23 │ │ │ │ blvs 12d4ee8 │ │ │ │ @@ -198780,15 +198780,15 @@ │ │ │ │ vqrdmulh.s d2, d0, d2 │ │ │ │ ldrtmi r8, [r9], -r9, lsl #3 │ │ │ │ @ instruction: 0xf1764658 │ │ │ │ pkhbtmi pc, r2, fp, lsl #5 @ │ │ │ │ vldr d11, [r7, #800] @ 0x320 │ │ │ │ @ instruction: 0xf8d57b20 │ │ │ │ blls a61eb4 │ │ │ │ - blvc a1523c │ │ │ │ + blvc a1523c │ │ │ │ blvc c15280 │ │ │ │ ldc 8, cr1, [r7, #844] @ 0x34c │ │ │ │ vldr d11, [r7] │ │ │ │ @ instruction: 0xeeb4cb22 │ │ │ │ vldr d7, [r3, #824] @ 0x338 │ │ │ │ vmov.f64 d26, #16 @ 0x40800000 4.0 │ │ │ │ ble 1358464 │ │ │ │ @@ -199226,37 +199226,37 @@ │ │ │ │ msrne (UNDEF: 39), r4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 11, cr15, cr10, cr4, {2} │ │ │ │ @ instruction: 0x46494819 │ │ │ │ @ instruction: 0xf7444478 │ │ │ │ @ instruction: 0xf7feff75 │ │ │ │ svclt 0x0000bf1e │ │ │ │ - addeq r5, r8, r2, asr #23 │ │ │ │ - addeq r3, r8, r0, lsl #17 │ │ │ │ - addeq r5, r8, r0, lsr #20 │ │ │ │ - ldrdeq r3, [r8], lr │ │ │ │ - addeq r5, r8, r4, lsl #20 │ │ │ │ - addeq r3, r8, r2, asr #13 │ │ │ │ - addeq r5, r8, r4, ror #19 │ │ │ │ - addeq r3, r8, r2, lsr #13 │ │ │ │ - addeq r5, r8, sl, lsl #16 │ │ │ │ - addeq r3, r8, r8, asr #9 │ │ │ │ - addeq r5, r8, r2, lsl #15 │ │ │ │ - addeq r3, r8, r0, asr #8 │ │ │ │ - addeq r5, r8, sl, asr #14 │ │ │ │ - addeq r3, r8, r8, lsl #8 │ │ │ │ - addeq r5, r8, r0, asr #10 │ │ │ │ - strdeq r5, [r8], r0 │ │ │ │ - @ instruction: 0x00882fb0 │ │ │ │ - ldrdeq r5, [r8], r8 │ │ │ │ - umulleq r2, r8, r8, pc @ │ │ │ │ - addeq r4, r8, sl, lsl #31 │ │ │ │ - addeq r2, r8, sl, asr #24 │ │ │ │ - addeq r4, r8, ip, asr pc │ │ │ │ - addeq r2, r8, ip, lsl ip │ │ │ │ + addeq r5, r8, r6, asr #23 │ │ │ │ + addeq r3, r8, r4, lsl #17 │ │ │ │ + addeq r5, r8, r4, lsr #20 │ │ │ │ + addeq r3, r8, r2, ror #13 │ │ │ │ + addeq r5, r8, r8, lsl #20 │ │ │ │ + addeq r3, r8, r6, asr #13 │ │ │ │ + addeq r5, r8, r8, ror #19 │ │ │ │ + addeq r3, r8, r6, lsr #13 │ │ │ │ + addeq r5, r8, lr, lsl #16 │ │ │ │ + addeq r3, r8, ip, asr #9 │ │ │ │ + addeq r5, r8, r6, lsl #15 │ │ │ │ + addeq r3, r8, r4, asr #8 │ │ │ │ + addeq r5, r8, lr, asr #14 │ │ │ │ + addeq r3, r8, ip, lsl #8 │ │ │ │ + addeq r5, r8, r4, asr #10 │ │ │ │ + strdeq r5, [r8], r4 │ │ │ │ + @ instruction: 0x00882fb4 │ │ │ │ + ldrdeq r5, [r8], ip │ │ │ │ + umulleq r2, r8, ip, pc @ │ │ │ │ + addeq r4, r8, lr, lsl #31 │ │ │ │ + addeq r2, r8, lr, asr #24 │ │ │ │ + addeq r4, r8, r0, ror #30 │ │ │ │ + addeq r2, r8, r0, lsr #24 │ │ │ │ @ instruction: 0xf8df4681 │ │ │ │ @ instruction: 0xf6420c78 │ │ │ │ ldrbtmi r3, [r8], #-407 @ 0xfffffe69 │ │ │ │ @ instruction: 0xf744300c │ │ │ │ @ instruction: 0xf8dffe7b │ │ │ │ strbmi r0, [r9], -ip, ror #24 │ │ │ │ @ instruction: 0xf7444478 │ │ │ │ @@ -199385,15 +199385,15 @@ │ │ │ │ @ instruction: 0x81adf200 │ │ │ │ blne 1296028 │ │ │ │ blcs 125602c │ │ │ │ blcs ff1d603c │ │ │ │ blx 516134 │ │ │ │ smlawbhi sp, r0, r2, pc @ │ │ │ │ movsvs pc, #8388608 @ 0x800000 │ │ │ │ - blcs a15bf0 │ │ │ │ + blcs a15bf0 │ │ │ │ bllt 1959cc │ │ │ │ blcs 1195e58 │ │ │ │ blpl 13d604c │ │ │ │ blcs ff25605c │ │ │ │ blx 516154 │ │ │ │ tstphi sp, r0, asr #5 @ p-variant is OBSOLETE │ │ │ │ blne ff1d6068 │ │ │ │ @@ -199461,15 +199461,15 @@ │ │ │ │ blvc 1296150 │ │ │ │ blvc ff1d6164 │ │ │ │ blx 51625c │ │ │ │ ldrbthi pc, [r3], -r0, asr #5 @ │ │ │ │ blvc 1296164 │ │ │ │ blcc ff196164 │ │ │ │ blpl 116184 │ │ │ │ - blvs a15d20 │ │ │ │ + blvs a15d20 │ │ │ │ blcc ff256180 │ │ │ │ blcs 1295f7c │ │ │ │ blvs ff296178 │ │ │ │ blx 516280 │ │ │ │ ldrbhi pc, [r8], -r0, asr #4 @ │ │ │ │ blcc ff296194 │ │ │ │ blx 51628c │ │ │ │ @@ -200047,53 +200047,53 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf852f744 │ │ │ │ strbmi r4, [r9], -fp, lsr #16 │ │ │ │ @ instruction: 0xf7444478 │ │ │ │ @ instruction: 0xf7fef90d │ │ │ │ svclt 0x0000b8b6 │ │ │ │ ... │ │ │ │ - ldrdeq r4, [r8], lr │ │ │ │ - umulleq r2, r8, ip, fp │ │ │ │ - addeq r4, r8, ip, lsl #29 │ │ │ │ - addeq r2, r8, sl, asr #22 │ │ │ │ - addeq r4, r8, ip, asr r9 │ │ │ │ - addeq r2, r8, sl, lsl r6 │ │ │ │ - addeq r4, r8, sl, lsr r9 │ │ │ │ - strdeq r2, [r8], r8 │ │ │ │ - addeq r4, r8, r8, lsl r9 │ │ │ │ - ldrdeq r2, [r8], r6 │ │ │ │ - strdeq r4, [r8], r6 │ │ │ │ - @ instruction: 0x008825b4 │ │ │ │ - addeq r4, r8, r6, asr r8 │ │ │ │ - addeq r2, r8, r4, lsl r5 │ │ │ │ - addeq r4, r8, r4, lsr r8 │ │ │ │ - strdeq r2, [r8], r2 @ │ │ │ │ - addeq r4, r8, lr, asr #15 │ │ │ │ - addeq r2, r8, ip, lsl #9 │ │ │ │ - addeq r4, r8, r8, lsl #14 │ │ │ │ - addeq r2, r8, r6, asr #7 │ │ │ │ - umulleq r4, r8, ip, r6 │ │ │ │ - addeq r2, r8, sl, asr r3 │ │ │ │ - addeq r4, r8, sl, ror #12 │ │ │ │ - addeq r2, r8, r8, lsr #6 │ │ │ │ - addeq r4, r8, r8, ror #11 │ │ │ │ - addeq r2, r8, r8, lsr #5 │ │ │ │ - addeq r4, r8, ip, asr #11 │ │ │ │ - addeq r2, r8, ip, lsl #5 │ │ │ │ - addeq r4, r8, r0, ror #6 │ │ │ │ - addeq r2, r8, r0, lsr #32 │ │ │ │ - addeq r4, r8, r2, lsr r3 │ │ │ │ - strdeq r1, [r8], r0 │ │ │ │ - addeq r4, r8, r2, lsl #6 │ │ │ │ - addeq r1, r8, r0, asr #31 │ │ │ │ - addeq r4, r8, r4, ror #5 │ │ │ │ - addeq r1, r8, r4, lsr #31 │ │ │ │ + addeq r4, r8, r2, ror #29 │ │ │ │ + addeq r2, r8, r0, lsr #23 │ │ │ │ + umulleq r4, r8, r0, lr │ │ │ │ + addeq r2, r8, lr, asr #22 │ │ │ │ + addeq r4, r8, r0, ror #18 │ │ │ │ + addeq r2, r8, lr, lsl r6 │ │ │ │ + addeq r4, r8, lr, lsr r9 │ │ │ │ + strdeq r2, [r8], ip │ │ │ │ + addeq r4, r8, ip, lsl r9 │ │ │ │ + ldrdeq r2, [r8], sl │ │ │ │ + strdeq r4, [r8], sl │ │ │ │ + @ instruction: 0x008825b8 │ │ │ │ + addeq r4, r8, sl, asr r8 │ │ │ │ + addeq r2, r8, r8, lsl r5 │ │ │ │ + addeq r4, r8, r8, lsr r8 │ │ │ │ + strdeq r2, [r8], r6 │ │ │ │ ldrdeq r4, [r8], r2 │ │ │ │ - addeq r4, r8, ip, lsl #5 │ │ │ │ - addeq r1, r8, ip, asr #30 │ │ │ │ + umulleq r2, r8, r0, r4 │ │ │ │ + addeq r4, r8, ip, lsl #14 │ │ │ │ + addeq r2, r8, sl, asr #7 │ │ │ │ + addeq r4, r8, r0, lsr #13 │ │ │ │ + addeq r2, r8, lr, asr r3 │ │ │ │ + addeq r4, r8, lr, ror #12 │ │ │ │ + addeq r2, r8, ip, lsr #6 │ │ │ │ + addeq r4, r8, ip, ror #11 │ │ │ │ + addeq r2, r8, ip, lsr #5 │ │ │ │ + ldrdeq r4, [r8], r0 │ │ │ │ + umulleq r2, r8, r0, r2 │ │ │ │ + addeq r4, r8, r4, ror #6 │ │ │ │ + addeq r2, r8, r4, lsr #32 │ │ │ │ + addeq r4, r8, r6, lsr r3 │ │ │ │ + strdeq r1, [r8], r4 │ │ │ │ + addeq r4, r8, r6, lsl #6 │ │ │ │ + addeq r1, r8, r4, asr #31 │ │ │ │ + addeq r4, r8, r8, ror #5 │ │ │ │ + addeq r1, r8, r8, lsr #31 │ │ │ │ + ldrdeq r4, [r8], r6 │ │ │ │ + umulleq r4, r8, r0, r2 │ │ │ │ + addeq r1, r8, r0, asr pc │ │ │ │ blvc 11966e8 │ │ │ │ mrc 6, 1, r4, cr12, cr8, {2} │ │ │ │ @ instruction: 0xee877b47 │ │ │ │ @ instruction: 0xf1430b0d │ │ │ │ stmdacs r1, {r0, r2, r4, r9, ip, sp, lr, pc} │ │ │ │ ldclge 4, cr15, [r7], {63} @ 0x3f │ │ │ │ @ instruction: 0xf8df4681 │ │ │ │ @@ -200352,33 +200352,33 @@ │ │ │ │ ldrbtmi r0, [r8], #-380 @ 0xfffffe84 │ │ │ │ @ instruction: 0xf743300c │ │ │ │ ldmdami r7, {r0, r2, r3, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ cdp2 7, 10, cr15, cr8, cr3, {2} │ │ │ │ ldmiblt r0, {r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ ... │ │ │ │ - addeq r4, r8, lr, lsr #3 │ │ │ │ - addeq r1, r8, ip, ror #28 │ │ │ │ - addeq r4, r8, r8, asr r1 │ │ │ │ - addeq r1, r8, r8, lsl lr │ │ │ │ - addeq r4, r8, sl, lsr r1 │ │ │ │ - strdeq r1, [r8], sl │ │ │ │ - addeq r4, r8, r0, lsr #2 │ │ │ │ - ldrdeq r1, [r8], lr │ │ │ │ - addeq r4, r8, r2, lsl #2 │ │ │ │ - addeq r1, r8, r2, asr #27 │ │ │ │ - addeq r4, r8, r6, ror #1 │ │ │ │ - addeq r1, r8, r6, lsr #27 │ │ │ │ - ldrdeq r4, [r8], lr │ │ │ │ - addeq r4, r8, r8, rrx │ │ │ │ - addeq r1, r8, r8, lsr #26 │ │ │ │ - addeq r4, r8, ip, asr #32 │ │ │ │ - addeq r1, r8, ip, lsl #26 │ │ │ │ - addeq r3, r8, r2, asr #27 │ │ │ │ - addeq r1, r8, r2, lsl #21 │ │ │ │ + @ instruction: 0x008841b2 │ │ │ │ + addeq r1, r8, r0, ror lr │ │ │ │ + addeq r4, r8, ip, asr r1 │ │ │ │ + addeq r1, r8, ip, lsl lr │ │ │ │ + addeq r4, r8, lr, lsr r1 │ │ │ │ + strdeq r1, [r8], lr │ │ │ │ + addeq r4, r8, r4, lsr #2 │ │ │ │ + addeq r1, r8, r2, ror #27 │ │ │ │ + addeq r4, r8, r6, lsl #2 │ │ │ │ + addeq r1, r8, r6, asr #27 │ │ │ │ + addeq r4, r8, sl, ror #1 │ │ │ │ + addeq r1, r8, sl, lsr #27 │ │ │ │ + addeq r4, r8, r2, ror #1 │ │ │ │ + addeq r4, r8, ip, rrx │ │ │ │ + addeq r1, r8, ip, lsr #26 │ │ │ │ + addeq r4, r8, r0, asr r0 │ │ │ │ + addeq r1, r8, r0, lsl sp │ │ │ │ + addeq r3, r8, r6, asr #27 │ │ │ │ + addeq r1, r8, r6, lsl #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe119828 │ │ │ │ vqdmull.s32 q2, d29, d25 │ │ │ │ stcmi 13, cr4, [r9], #368 @ 0x170 │ │ │ │ ldrbtmi r4, [sp], #-1690 @ 0xfffff966 │ │ │ │ @@ -200547,30 +200547,30 @@ │ │ │ │ @ instruction: 0xf04f4815 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2 7, cr15, [r4, #-268]! @ 0xfffffef4 │ │ │ │ @ instruction: 0xf73ae7ef │ │ │ │ svclt 0x0000edda │ │ │ │ addseq r2, r5, sl, asr #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r8, r2, asr sp │ │ │ │ - addeq r4, r8, sl, asr #26 │ │ │ │ - addeq r3, r8, r2, lsr #23 │ │ │ │ + addeq r3, r8, r6, asr sp │ │ │ │ + addeq r4, r8, lr, asr #26 │ │ │ │ + addeq r3, r8, r6, lsr #23 │ │ │ │ addseq r2, r5, lr, ror #20 │ │ │ │ - addeq r3, r8, r0, asr #22 │ │ │ │ - addeq r1, r8, r0, lsl #16 │ │ │ │ - addeq r3, r8, r6, lsr #22 │ │ │ │ - addeq r1, r8, r6, ror #15 │ │ │ │ - addeq r3, r8, ip, lsl #22 │ │ │ │ - addeq r1, r8, ip, asr #15 │ │ │ │ - strdeq r3, [r8], r2 │ │ │ │ - @ instruction: 0x008817b2 │ │ │ │ - ldrdeq r3, [r8], sl │ │ │ │ - umulleq r1, r8, r8, r7 │ │ │ │ - @ instruction: 0x00883abc │ │ │ │ - addeq r1, r8, sl, ror r7 │ │ │ │ + addeq r3, r8, r4, asr #22 │ │ │ │ + addeq r1, r8, r4, lsl #16 │ │ │ │ + addeq r3, r8, sl, lsr #22 │ │ │ │ + addeq r1, r8, sl, ror #15 │ │ │ │ + addeq r3, r8, r0, lsl fp │ │ │ │ + ldrdeq r1, [r8], r0 │ │ │ │ + strdeq r3, [r8], r6 │ │ │ │ + @ instruction: 0x008817b6 │ │ │ │ + ldrdeq r3, [r8], lr │ │ │ │ + umulleq r1, r8, ip, r7 │ │ │ │ + addeq r3, r8, r0, asr #21 │ │ │ │ + addeq r1, r8, lr, ror r7 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ @ instruction: 0x469e4692 │ │ │ │ andsmi lr, r1, #3620864 @ 0x374000 │ │ │ │ @ instruction: 0xf8dd9d08 │ │ │ │ ldmib sp, {r3, r5, lr, pc}^ │ │ │ │ ldmib sp, {r0, r1, r3, r8, ip, sp}^ │ │ │ │ ldmib sp, {r0, r2, r3, r8, r9, sl, sp, lr}^ │ │ │ │ @@ -200638,19 +200638,19 @@ │ │ │ │ stmdami r9, {r1, r2, r4, r5, r7, r8, ip} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fec99612 │ │ │ │ stmdbls r1, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7434478 │ │ │ │ stcls 12, cr15, [r1], {105} @ 0x69 │ │ │ │ svclt 0x0000e7d0 │ │ │ │ - umulleq r2, r8, r0, r4 │ │ │ │ - addeq r3, r8, r0, ror r9 │ │ │ │ - addeq r1, r8, r0, lsr r6 │ │ │ │ - addeq r3, r8, r4, asr #18 │ │ │ │ - addeq r1, r8, r4, lsl #12 │ │ │ │ + umulleq r2, r8, r4, r4 │ │ │ │ + addeq r3, r8, r4, ror r9 │ │ │ │ + addeq r1, r8, r4, lsr r6 │ │ │ │ + addeq r3, r8, r8, asr #18 │ │ │ │ + addeq r1, r8, r8, lsl #12 │ │ │ │ andeq r0, r0, r0 │ │ │ │ andcs r6, r1, r2, lsl r9 │ │ │ │ ldmibvs r2, {r8, fp, ip, pc}^ │ │ │ │ andsvs r4, sl, r2, lsl #8 │ │ │ │ ldrbmi r6, [r0, -r8]! │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -200768,26 +200768,26 @@ │ │ │ │ @ instruction: 0xf743300c │ │ │ │ ldmdami r0, {r0, r2, r3, r5, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7434478 │ │ │ │ strb pc, [pc, r7, ror #22]! @ │ │ │ │ ldc 7, cr15, [ip], {58} @ 0x3a │ │ │ │ @ instruction: 0x009527f0 │ │ │ │ - strdeq r4, [r8], r0 │ │ │ │ + strdeq r4, [r8], r4 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r8, r2, lsl #18 │ │ │ │ - umulleq r1, r8, r6, r4 │ │ │ │ + addeq r4, r8, r6, lsl #18 │ │ │ │ + umulleq r1, r8, sl, r4 │ │ │ │ addseq r2, r5, ip, asr #13 │ │ │ │ - addeq r4, r8, lr, asr #17 │ │ │ │ - addeq r1, r8, r2, ror #8 │ │ │ │ - umulleq r4, r8, r4, r8 │ │ │ │ - addeq r4, r8, ip, lsl #17 │ │ │ │ - addeq r1, r8, lr, lsl r4 │ │ │ │ - addeq r4, r8, lr, ror #16 │ │ │ │ - addeq r1, r8, r0, lsl #8 │ │ │ │ + ldrdeq r4, [r8], r2 │ │ │ │ + addeq r1, r8, r6, ror #8 │ │ │ │ + umulleq r4, r8, r8, r8 │ │ │ │ + umulleq r4, r8, r0, r8 │ │ │ │ + addeq r1, r8, r2, lsr #8 │ │ │ │ + addeq r4, r8, r2, ror r8 │ │ │ │ + addeq r1, r8, r4, lsl #8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec32d54 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ strmi pc, [r3], -fp, ror #29 │ │ │ │ @@ -200798,16 +200798,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf743300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx b9989a │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - strdeq r4, [r8], r2 │ │ │ │ - addeq r1, r8, r6, lsl #7 │ │ │ │ + strdeq r4, [r8], r6 │ │ │ │ + addeq r1, r8, sl, lsl #7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec32da4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ strmi pc, [r3], -r3, asr #29 │ │ │ │ @@ -200818,16 +200818,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf743300c │ │ │ │ stmdami r5, {r0, r1, r2, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx 1998ea │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq r4, r8, r2, lsr #15 │ │ │ │ - addeq r1, r8, r6, lsr r3 │ │ │ │ + addeq r4, r8, r6, lsr #15 │ │ │ │ + addeq r1, r8, sl, lsr r3 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq ff519f2c │ │ │ │ stmdami sp!, {r0, r1, r2, r9, sl, lr}^ │ │ │ │ strmi r4, [lr], -sp, ror #22 │ │ │ │ bmi 1c2cde8 │ │ │ │ @@ -200935,27 +200935,27 @@ │ │ │ │ @ instruction: 0xf7434478 │ │ │ │ @ instruction: 0xe767fa1f │ │ │ │ b ff619a90 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r2, r5, r8, asr #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r8, r8, ror r7 │ │ │ │ - addeq r4, r8, sl, lsl #14 │ │ │ │ - umulleq r1, r8, lr, r2 │ │ │ │ + addeq r4, r8, ip, ror r7 │ │ │ │ + addeq r4, r8, lr, lsl #14 │ │ │ │ + addeq r1, r8, r2, lsr #5 │ │ │ │ @ instruction: 0x009524d4 │ │ │ │ - addeq r4, r8, r6, lsl #13 │ │ │ │ - addeq r1, r8, sl, lsl r2 │ │ │ │ - addeq r4, r8, ip, ror #12 │ │ │ │ - addeq r1, r8, r0, lsl #4 │ │ │ │ - addeq r4, r8, r6, ror r6 │ │ │ │ - addeq r4, r8, lr, lsl #12 │ │ │ │ - addeq r1, r8, r2, lsr #3 │ │ │ │ - ldrdeq r4, [r8], ip │ │ │ │ - addeq r1, r8, r0, ror r1 │ │ │ │ + addeq r4, r8, sl, lsl #13 │ │ │ │ + addeq r1, r8, lr, lsl r2 │ │ │ │ + addeq r4, r8, r0, ror r6 │ │ │ │ + addeq r1, r8, r4, lsl #4 │ │ │ │ + addeq r4, r8, sl, ror r6 │ │ │ │ + addeq r4, r8, r2, lsl r6 │ │ │ │ + addeq r1, r8, r6, lsr #3 │ │ │ │ + addeq r4, r8, r0, ror #11 │ │ │ │ + addeq r1, r8, r4, ror r1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec32ff8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r3], -r8, ror #31 │ │ │ │ andcs r6, r0, #12, 18 @ 0x30000 │ │ │ │ strmi fp, [r5], -r3, lsl #1 │ │ │ │ stmiavs r2!, {r1, r3, r4, sp, lr}^ │ │ │ │ @@ -200997,20 +200997,20 @@ │ │ │ │ bicvs pc, r6, r0, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf743300c │ │ │ │ stmdami r8, {r0, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf998f743 │ │ │ │ ldr r9, [r8, r1, lsl #20]! │ │ │ │ - addeq r4, r8, r6, lsr #10 │ │ │ │ - strheq r1, [r8], sl │ │ │ │ - strdeq r4, [r8], ip │ │ │ │ - umulleq r1, r8, r0, r0 │ │ │ │ - addeq r4, r8, lr, asr #9 │ │ │ │ - addeq r1, r8, r2, rrx │ │ │ │ + addeq r4, r8, sl, lsr #10 │ │ │ │ + strheq r1, [r8], lr │ │ │ │ + addeq r4, r8, r0, lsl #10 │ │ │ │ + umulleq r1, r8, r4, r0 │ │ │ │ + ldrdeq r4, [r8], r2 │ │ │ │ + addeq r1, r8, r6, rrx │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 19738c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r4, fp, asr #19 │ │ │ │ vldrle d18, [fp, #-0] │ │ │ │ @@ -201057,16 +201057,16 @@ │ │ │ │ @ instruction: 0xf86af743 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ @ instruction: 0xf926f743 │ │ │ │ andlt r4, r4, r0, lsr #12 │ │ │ │ blhi 197290 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ ldrb r2, [r7, r1, lsl #8]! │ │ │ │ - addeq r4, r8, r0, lsl #8 │ │ │ │ - umulleq r0, r8, sl, pc @ │ │ │ │ + addeq r4, r8, r4, lsl #8 │ │ │ │ + umulleq r0, r8, lr, pc @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r3, r9, lsl #25 │ │ │ │ pkhbtmi r4, r9, r0, lsl #13 │ │ │ │ @ instruction: 0x461d447c │ │ │ │ @@ -201201,31 +201201,31 @@ │ │ │ │ ldmdami r5, {r1, r2, r3, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf742300c │ │ │ │ ldmdami r3, {r0, r2, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7424478 │ │ │ │ @ instruction: 0xe7e1ffff │ │ │ │ - addeq r4, r8, ip, lsl #7 │ │ │ │ - addeq r4, r8, r8, lsr r3 │ │ │ │ - addeq r0, r8, ip, asr #29 │ │ │ │ - umulleq r4, r8, r2, r2 │ │ │ │ - addeq r0, r8, r6, lsr #28 │ │ │ │ - addeq r4, r8, r8, asr r2 │ │ │ │ - addeq r0, r8, ip, ror #27 │ │ │ │ - addeq r4, r8, r2, lsl r2 │ │ │ │ - addeq r0, r8, r6, lsr #27 │ │ │ │ - strdeq r4, [r8], r2 │ │ │ │ - addeq r0, r8, r6, lsl #27 │ │ │ │ - ldrdeq r4, [r8], r8 │ │ │ │ - addeq r0, r8, sl, ror #26 │ │ │ │ - @ instruction: 0x008841b8 │ │ │ │ - addeq r0, r8, sl, asr #26 │ │ │ │ - umulleq r4, r8, lr, r1 │ │ │ │ - addeq r0, r8, r0, lsr sp │ │ │ │ + umulleq r4, r8, r0, r3 │ │ │ │ + addeq r4, r8, ip, lsr r3 │ │ │ │ + ldrdeq r0, [r8], r0 @ │ │ │ │ + umulleq r4, r8, r6, r2 │ │ │ │ + addeq r0, r8, sl, lsr #28 │ │ │ │ + addeq r4, r8, ip, asr r2 │ │ │ │ + strdeq r0, [r8], r0 @ │ │ │ │ + addeq r4, r8, r6, lsl r2 │ │ │ │ + addeq r0, r8, sl, lsr #27 │ │ │ │ + strdeq r4, [r8], r6 │ │ │ │ + addeq r0, r8, sl, lsl #27 │ │ │ │ + ldrdeq r4, [r8], ip │ │ │ │ + addeq r0, r8, lr, ror #26 │ │ │ │ + @ instruction: 0x008841bc │ │ │ │ + addeq r0, r8, lr, asr #26 │ │ │ │ + addeq r4, r8, r2, lsr #3 │ │ │ │ + addeq r0, r8, r4, lsr sp │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi 12eda90 │ │ │ │ blmi 12edca8 │ │ │ │ addlt r4, lr, sl, ror r4 │ │ │ │ @@ -201297,21 +201297,21 @@ │ │ │ │ stmdami ip, {r0, r1, r3, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff46f742 │ │ │ │ @ instruction: 0xf739e79e │ │ │ │ svclt 0x0000effc │ │ │ │ addseq r1, r5, ip, lsl #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r8, sl, ror #1 │ │ │ │ - addeq r0, r8, lr, ror ip │ │ │ │ + addeq r4, r8, lr, ror #1 │ │ │ │ + addeq r0, r8, r2, lsl #25 │ │ │ │ @ instruction: 0x00951eb4 │ │ │ │ - addeq r4, r8, lr, asr r0 │ │ │ │ - strdeq r0, [r8], r2 │ │ │ │ - addeq r4, r8, sl, lsr #32 │ │ │ │ - @ instruction: 0x00880bbe │ │ │ │ + addeq r4, r8, r2, rrx │ │ │ │ + strdeq r0, [r8], r6 │ │ │ │ + addeq r4, r8, lr, lsr #32 │ │ │ │ + addeq r0, r8, r2, asr #23 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 197840 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldmdbvs r5, {r1, r7, ip, sp, pc} │ │ │ │ ldrmi r4, [pc], -r4, lsl #12 │ │ │ │ @@ -201477,32 +201477,32 @@ │ │ │ │ msrmi (UNDEF: 47), r0 │ │ │ │ ldrbtmi r4, [r8], #-2069 @ 0xfffff7eb │ │ │ │ @ instruction: 0xf742300c │ │ │ │ ldmdami r4, {r0, r2, r3, r4, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2l 7, cr15, [r8, #264] @ 0x108 │ │ │ │ ldrbt r9, [r3], r1, lsl #20 │ │ │ │ - addeq r3, r8, r4, ror #30 │ │ │ │ + addeq r3, r8, r8, ror #30 │ │ │ │ + strdeq r0, [r8], ip │ │ │ │ + addeq r3, r8, lr, lsl #29 │ │ │ │ + addeq r0, r8, r2, lsr #20 │ │ │ │ + addeq r3, r8, r4, ror #28 │ │ │ │ strdeq r0, [r8], r8 │ │ │ │ - addeq r3, r8, sl, lsl #29 │ │ │ │ - addeq r0, r8, lr, lsl sl │ │ │ │ - addeq r3, r8, r0, ror #28 │ │ │ │ - strdeq r0, [r8], r4 │ │ │ │ - addeq r3, r8, r6, lsr lr │ │ │ │ - addeq r0, r8, sl, asr #19 │ │ │ │ - ldrdeq r3, [r8], r8 │ │ │ │ - addeq r0, r8, ip, ror #18 │ │ │ │ - @ instruction: 0x00883dba │ │ │ │ - addeq r0, r8, lr, asr #18 │ │ │ │ - umulleq r3, r8, ip, sp │ │ │ │ - addeq r0, r8, r0, lsr r9 │ │ │ │ - addeq r3, r8, lr, ror sp │ │ │ │ - addeq r0, r8, r2, lsl r9 │ │ │ │ - addeq r3, r8, lr, asr #26 │ │ │ │ - addeq r0, r8, r2, ror #17 │ │ │ │ + addeq r3, r8, sl, lsr lr │ │ │ │ + addeq r0, r8, lr, asr #19 │ │ │ │ + ldrdeq r3, [r8], ip │ │ │ │ + addeq r0, r8, r0, ror r9 │ │ │ │ + @ instruction: 0x00883dbe │ │ │ │ + addeq r0, r8, r2, asr r9 │ │ │ │ + addeq r3, r8, r0, lsr #27 │ │ │ │ + addeq r0, r8, r4, lsr r9 │ │ │ │ + addeq r3, r8, r2, lsl #27 │ │ │ │ + addeq r0, r8, r6, lsl r9 │ │ │ │ + addeq r3, r8, r2, asr sp │ │ │ │ + addeq r0, r8, r6, ror #17 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0x46144ddf │ │ │ │ ldrdlt r4, [sp], pc @ │ │ │ │ sxtab16mi r4, r9, sp, ror #8 │ │ │ │ @@ -201726,34 +201726,34 @@ │ │ │ │ @ instruction: 0x46214819 │ │ │ │ @ instruction: 0xf7424478 │ │ │ │ ldr pc, [sl], sp, ror #23 │ │ │ │ stc 7, cr15, [r2], #228 @ 0xe4 │ │ │ │ @ instruction: 0x00951ab8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, r5, sl, lsl #20 │ │ │ │ - addeq r3, r8, sl, lsl #24 │ │ │ │ - umulleq r0, r8, lr, r7 │ │ │ │ - addeq r3, r8, r8, ror #22 │ │ │ │ - strdeq r0, [r8], ip │ │ │ │ - addeq r3, r8, r6, lsl fp │ │ │ │ - addeq r0, r8, sl, lsr #13 │ │ │ │ - @ instruction: 0x00883abc │ │ │ │ - addeq r0, r8, r0, asr r6 │ │ │ │ - addeq r3, r8, r8, ror #20 │ │ │ │ - strdeq r0, [r8], ip │ │ │ │ - addeq r3, r8, r2, lsl sl │ │ │ │ - addeq r0, r8, r6, lsr #11 │ │ │ │ - addeq r3, r8, r0, ror #19 │ │ │ │ - addeq r0, r8, r4, ror r5 │ │ │ │ - addeq r3, r8, r4, asr #19 │ │ │ │ - addeq r0, r8, r8, asr r5 │ │ │ │ - addeq r3, r8, r8, lsr #19 │ │ │ │ - addeq r0, r8, ip, lsr r5 │ │ │ │ - addeq r3, r8, r8, ror r9 │ │ │ │ - addeq r0, r8, ip, lsl #10 │ │ │ │ + addeq r3, r8, lr, lsl #24 │ │ │ │ + addeq r0, r8, r2, lsr #15 │ │ │ │ + addeq r3, r8, ip, ror #22 │ │ │ │ + addeq r0, r8, r0, lsl #14 │ │ │ │ + addeq r3, r8, sl, lsl fp │ │ │ │ + addeq r0, r8, lr, lsr #13 │ │ │ │ + addeq r3, r8, r0, asr #21 │ │ │ │ + addeq r0, r8, r4, asr r6 │ │ │ │ + addeq r3, r8, ip, ror #20 │ │ │ │ + addeq r0, r8, r0, lsl #12 │ │ │ │ + addeq r3, r8, r6, lsl sl │ │ │ │ + addeq r0, r8, sl, lsr #11 │ │ │ │ + addeq r3, r8, r4, ror #19 │ │ │ │ + addeq r0, r8, r8, ror r5 │ │ │ │ + addeq r3, r8, r8, asr #19 │ │ │ │ + addeq r0, r8, ip, asr r5 │ │ │ │ + addeq r3, r8, ip, lsr #19 │ │ │ │ + addeq r0, r8, r0, asr #10 │ │ │ │ + addeq r3, r8, ip, ror r9 │ │ │ │ + addeq r0, r8, r0, lsl r5 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @ instruction: 0x461e6915 │ │ │ │ ldrtmi fp, [r1], -r3, lsl #1 │ │ │ │ stmdavs fp!, {r0, r1, r2, r9, sl, lr}^ │ │ │ │ @@ -201794,22 +201794,22 @@ │ │ │ │ stmdami ip, {r0, r1, r3, r4, r6, r7, ip, lr, pc} │ │ │ │ tstpne r9, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe99a824 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7424478 │ │ │ │ @ instruction: 0xe7c2fb5d │ │ │ │ - ldrdeq r3, [r8], r0 │ │ │ │ - addeq r0, r8, r4, ror #8 │ │ │ │ - @ instruction: 0x008838b8 │ │ │ │ - addeq r0, r8, ip, asr #8 │ │ │ │ - ldrdeq r3, [lr], r4 │ │ │ │ - @ instruction: 0x008838ba │ │ │ │ - addeq r3, r8, r8, asr r8 │ │ │ │ - addeq r0, r8, ip, ror #7 │ │ │ │ + ldrdeq r3, [r8], r4 │ │ │ │ + addeq r0, r8, r8, ror #8 │ │ │ │ + @ instruction: 0x008838bc │ │ │ │ + addeq r0, r8, r0, asr r4 │ │ │ │ + ldrdeq r3, [lr], r8 │ │ │ │ + @ instruction: 0x008838be │ │ │ │ + addeq r3, r8, ip, asr r8 │ │ │ │ + strdeq r0, [r8], r0 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec33d50 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ stmdavs r9, {r2, r3, r9, sl, lr}^ │ │ │ │ ldclcc 0, cr15, [pc], #316 @ dcc9c │ │ │ │ @ instruction: 0xf8514605 │ │ │ │ @@ -201844,16 +201844,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf742300c │ │ │ │ stmdami r5, {r0, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ blx 1a8f0 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ - umulleq r3, r8, r6, r7 │ │ │ │ - addeq r0, r8, sl, lsr #6 │ │ │ │ + umulleq r3, r8, sl, r7 │ │ │ │ + addeq r0, r8, lr, lsr #6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec33e00 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46150fb0 │ │ │ │ blmi fe52f64c │ │ │ │ ldrbtmi r4, [sl], #-1551 @ 0xfffff9f1 │ │ │ │ stmdavs ip!, {r0, r1, r2, r3, r7, ip, sp, pc}^ │ │ │ │ @@ -201996,31 +201996,31 @@ │ │ │ │ @ instruction: 0xf7424478 │ │ │ │ @ instruction: 0xe727f9d3 │ │ │ │ b fe31ab24 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r1, r5, lr, lsr r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r3, [r8], r2 │ │ │ │ - addeq r0, r8, r6, lsl #5 │ │ │ │ + strdeq r3, [r8], r6 │ │ │ │ + addeq r0, r8, sl, lsl #5 │ │ │ │ @ instruction: 0x009514bc │ │ │ │ - @ instruction: 0x008836b0 │ │ │ │ - addeq r0, r8, r4, asr #4 │ │ │ │ - strdeq r3, [r8], r8 │ │ │ │ - addeq r0, r8, ip, lsl #3 │ │ │ │ - ldrdeq r3, [r8], lr │ │ │ │ - addeq r0, r8, r2, ror r1 │ │ │ │ - @ instruction: 0x008835b0 │ │ │ │ - addeq r0, r8, r4, asr #2 │ │ │ │ - umulleq r3, r8, r6, r5 │ │ │ │ - addeq r0, r8, sl, lsr #2 │ │ │ │ - addeq r3, r8, lr, ror #10 │ │ │ │ - addeq r0, r8, r2, lsl #2 │ │ │ │ - addeq r3, r8, r4, asr #10 │ │ │ │ - ldrdeq r0, [r8], r8 │ │ │ │ + @ instruction: 0x008836b4 │ │ │ │ + addeq r0, r8, r8, asr #4 │ │ │ │ + strdeq r3, [r8], ip │ │ │ │ + umulleq r0, r8, r0, r1 │ │ │ │ + addeq r3, r8, r2, ror #11 │ │ │ │ + addeq r0, r8, r6, ror r1 │ │ │ │ + @ instruction: 0x008835b4 │ │ │ │ + addeq r0, r8, r8, asr #2 │ │ │ │ + umulleq r3, r8, sl, r5 │ │ │ │ + addeq r0, r8, lr, lsr #2 │ │ │ │ + addeq r3, r8, r2, ror r5 │ │ │ │ + addeq r0, r8, r6, lsl #2 │ │ │ │ + addeq r3, r8, r8, asr #10 │ │ │ │ + ldrdeq r0, [r8], ip │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ addlt r4, r2, lr, lsl r6 │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ vqshlu.s32 d20, d5, #17 │ │ │ │ @@ -202070,20 +202070,20 @@ │ │ │ │ @ instruction: 0xf742300c │ │ │ │ stmdami sl, {r0, r2, r3, r4, r5, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf938f742 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ svclt 0x000081f0 │ │ │ │ - addeq r3, r8, r8, ror r4 │ │ │ │ - addeq r0, r8, ip │ │ │ │ - addeq r3, r8, ip, lsr r4 │ │ │ │ - ldrdeq pc, [r7], r0 │ │ │ │ - addeq r3, r8, lr, lsl #8 │ │ │ │ - addeq pc, r7, r2, lsr #31 │ │ │ │ + addeq r3, r8, ip, ror r4 │ │ │ │ + addeq r0, r8, r0, lsl r0 │ │ │ │ + addeq r3, r8, r0, asr #8 │ │ │ │ + ldrdeq pc, [r7], r4 │ │ │ │ + addeq r3, r8, r2, lsl r4 │ │ │ │ + addeq pc, r7, r6, lsr #31 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec3419c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldmdbvs r3, {r3, r4, r9, sl, lr} │ │ │ │ ldmibvs sl, {r2, r8, fp, ip, pc}^ │ │ │ │ svclt 0x00a8428a │ │ │ │ @@ -202123,15 +202123,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ stmib r4, {r0, r3, r4, r5, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ addseq r1, r5, sl, asr r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r8, r2, lsr r3 │ │ │ │ + addeq r3, r8, r6, lsr r3 │ │ │ │ addseq r1, r5, lr, lsl r1 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ stmdaeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ strmi fp, [r5], -r2, asr #31 │ │ │ │ @@ -202187,22 +202187,22 @@ │ │ │ │ orrseq pc, r5, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff90f741 │ │ │ │ strtmi r4, [r1], -sl, lsl #16 │ │ │ │ @ instruction: 0xf7424478 │ │ │ │ strtmi pc, [r0], -fp, asr #16 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addeq r3, r8, lr, lsl #5 │ │ │ │ - addeq pc, r7, r2, lsr #28 │ │ │ │ - addeq r3, r8, r0, ror r2 │ │ │ │ - addeq pc, r7, r4, lsl #28 │ │ │ │ - addeq r3, r8, r2, asr r2 │ │ │ │ - addeq pc, r7, r6, ror #27 │ │ │ │ - addeq r3, r8, r4, lsr r2 │ │ │ │ - addeq pc, r7, r8, asr #27 │ │ │ │ + umulleq r3, r8, r2, r2 │ │ │ │ + addeq pc, r7, r6, lsr #28 │ │ │ │ + addeq r3, r8, r4, ror r2 │ │ │ │ + addeq pc, r7, r8, lsl #28 │ │ │ │ + addeq r3, r8, r6, asr r2 │ │ │ │ + addeq pc, r7, sl, ror #27 │ │ │ │ + addeq r3, r8, r8, lsr r2 │ │ │ │ + addeq pc, r7, ip, asr #27 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r4, lr, lsl r6 │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ mcr2 3, 5, pc, cr2, cr0, {7} @ │ │ │ │ @@ -202347,34 +202347,34 @@ │ │ │ │ vtst.8 d20, d0, d8 │ │ │ │ ldrbtmi r2, [r8], #-385 @ 0xfffffe7f │ │ │ │ @ instruction: 0xf741300c │ │ │ │ ldmdami r6, {r0, r1, r2, r3, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff0af741 │ │ │ │ svclt 0x0000e708 │ │ │ │ - umulleq r3, r8, lr, r1 │ │ │ │ - addeq pc, r7, r2, lsr sp @ │ │ │ │ - addeq r3, r8, r6, lsl #3 │ │ │ │ - addeq pc, r7, sl, lsl sp @ │ │ │ │ - addeq r3, r8, r6, lsl #2 │ │ │ │ - umulleq pc, r7, sl, ip @ │ │ │ │ - addeq r3, r8, sl, ror #1 │ │ │ │ - addeq pc, r7, lr, ror ip @ │ │ │ │ - umulleq r3, r8, lr, r0 │ │ │ │ - addeq pc, r7, r8, lsr ip @ │ │ │ │ - addeq r3, r8, lr, rrx │ │ │ │ - addeq pc, r7, r2, lsl #24 │ │ │ │ - addeq r3, r8, r0, lsr #32 │ │ │ │ - ldrdeq r2, [r8], lr │ │ │ │ - addeq r2, r8, r6, ror #31 │ │ │ │ - addeq pc, r7, sl, ror fp @ │ │ │ │ - addeq r2, r8, ip, asr #31 │ │ │ │ - addeq pc, r7, r0, ror #22 │ │ │ │ - @ instruction: 0x00882fb2 │ │ │ │ - addeq pc, r7, r6, asr #22 │ │ │ │ + addeq r3, r8, r2, lsr #3 │ │ │ │ + addeq pc, r7, r6, lsr sp @ │ │ │ │ + addeq r3, r8, sl, lsl #3 │ │ │ │ + addeq pc, r7, lr, lsl sp @ │ │ │ │ + addeq r3, r8, sl, lsl #2 │ │ │ │ + umulleq pc, r7, lr, ip @ │ │ │ │ + addeq r3, r8, lr, ror #1 │ │ │ │ + addeq pc, r7, r2, lsl #25 │ │ │ │ + addeq r3, r8, r2, lsr #1 │ │ │ │ + addeq pc, r7, ip, lsr ip @ │ │ │ │ + addeq r3, r8, r2, ror r0 │ │ │ │ + addeq pc, r7, r6, lsl #24 │ │ │ │ + addeq r3, r8, r4, lsr #32 │ │ │ │ + addeq r2, r8, r2, ror #31 │ │ │ │ + addeq r2, r8, sl, ror #31 │ │ │ │ + addeq pc, r7, lr, ror fp @ │ │ │ │ + ldrdeq r2, [r8], r0 │ │ │ │ + addeq pc, r7, r4, ror #22 │ │ │ │ + @ instruction: 0x00882fb6 │ │ │ │ + addeq pc, r7, sl, asr #22 │ │ │ │ stmdavs r9, {r0, r6, fp, sp, lr} │ │ │ │ andle r2, r2, r9, lsl #18 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldmdbvs r2, {r4, r5, r6, r8, r9, sl, lr} │ │ │ │ stmdbcs r0, {r0, r4, r6, r8, fp, sp, lr} │ │ │ │ ldrlt sp, [r0, #-248] @ 0xffffff08 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -202400,18 +202400,18 @@ │ │ │ │ stmdami r8, {r1, r2, r4, r5, r6, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r6, #260]! @ 0x104 │ │ │ │ stmdbls r1, {r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7414478 │ │ │ │ blls 15cf24 │ │ │ │ svclt 0x0000e7e6 │ │ │ │ - addeq r2, r8, r0, lsl pc │ │ │ │ - addeq pc, r7, r4, lsr #21 │ │ │ │ - addeq r2, r8, r0, ror #29 │ │ │ │ - addeq pc, r7, r4, ror sl @ │ │ │ │ + addeq r2, r8, r4, lsl pc │ │ │ │ + addeq pc, r7, r8, lsr #21 │ │ │ │ + addeq r2, r8, r4, ror #29 │ │ │ │ + addeq pc, r7, r8, ror sl @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldmdbvs r7, {r0, r1, r7, ip, sp, pc} │ │ │ │ pkhbtmi r4, r1, r8, lsl #13 │ │ │ │ ldmib sp, {r1, r6, r9, sl, lr}^ │ │ │ │ @@ -202443,18 +202443,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-324 @ 0xfffffebc │ │ │ │ @ instruction: 0xf741300c │ │ │ │ stmdami r7, {r0, r4, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ cdp2 7, 4, cr15, cr12, cr1, {2} │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addeq r2, r8, r6, asr lr │ │ │ │ - addeq pc, r7, sl, ror #19 │ │ │ │ - addeq r2, r8, r6, lsr lr │ │ │ │ - addeq pc, r7, sl, asr #19 │ │ │ │ + addeq r2, r8, sl, asr lr │ │ │ │ + addeq pc, r7, lr, ror #19 │ │ │ │ + addeq r2, r8, sl, lsr lr │ │ │ │ + addeq pc, r7, lr, asr #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 198a20 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe71b8a4 │ │ │ │ stclmi 6, cr4, [r7], #92 @ 0x5c │ │ │ │ vmull.s32 q2, d29, d7[1] │ │ │ │ @@ -202685,38 +202685,38 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7414478 │ │ │ │ strb pc, [pc, sp, ror #24]! @ │ │ │ │ stc 7, cr15, [r2, #-224]! @ 0xffffff20 │ │ │ │ ... │ │ │ │ addseq r0, r5, lr, asr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r8, r6, ror sp │ │ │ │ - addeq r2, r8, lr, ror sp │ │ │ │ - @ instruction: 0x00882cb4 │ │ │ │ - addeq pc, r7, r8, asr #16 │ │ │ │ + addeq r2, r8, sl, ror sp │ │ │ │ + addeq r2, r8, r2, lsl #27 │ │ │ │ + @ instruction: 0x00882cb8 │ │ │ │ + addeq pc, r7, ip, asr #16 │ │ │ │ addseq r0, r5, ip, ror sl │ │ │ │ - @ instruction: 0x00882cb2 │ │ │ │ - addeq r2, r8, r0, asr #23 │ │ │ │ - addeq pc, r7, ip, asr r7 @ │ │ │ │ - addeq r2, r8, sl, lsl #23 │ │ │ │ - addeq pc, r7, lr, lsl r7 @ │ │ │ │ - addeq r2, r8, ip, ror #22 │ │ │ │ - addeq pc, r7, r0, lsl #14 │ │ │ │ - addeq r2, r8, ip, lsl fp │ │ │ │ - @ instruction: 0x0087f6b0 │ │ │ │ - strdeq r2, [r8], lr │ │ │ │ - umulleq pc, r7, r2, r6 @ │ │ │ │ - addeq r2, r8, r0, ror #21 │ │ │ │ - addeq pc, r7, r4, ror r6 @ │ │ │ │ - @ instruction: 0x00882ab2 │ │ │ │ - addeq pc, r7, r6, asr #12 │ │ │ │ - umulleq r2, r8, r8, sl │ │ │ │ - addeq pc, r7, sl, lsr #12 │ │ │ │ - addeq r2, r8, sl, ror sl │ │ │ │ - addeq pc, r7, ip, lsl #12 │ │ │ │ + @ instruction: 0x00882cb6 │ │ │ │ + addeq r2, r8, r4, asr #23 │ │ │ │ + addeq pc, r7, r0, ror #14 │ │ │ │ + addeq r2, r8, lr, lsl #23 │ │ │ │ + addeq pc, r7, r2, lsr #14 │ │ │ │ + addeq r2, r8, r0, ror fp │ │ │ │ + addeq pc, r7, r4, lsl #14 │ │ │ │ + addeq r2, r8, r0, lsr #22 │ │ │ │ + @ instruction: 0x0087f6b4 │ │ │ │ + addeq r2, r8, r2, lsl #22 │ │ │ │ + umulleq pc, r7, r6, r6 @ │ │ │ │ + addeq r2, r8, r4, ror #21 │ │ │ │ + addeq pc, r7, r8, ror r6 @ │ │ │ │ + @ instruction: 0x00882ab6 │ │ │ │ + addeq pc, r7, sl, asr #12 │ │ │ │ + umulleq r2, r8, ip, sl │ │ │ │ + addeq pc, r7, lr, lsr #12 │ │ │ │ + addeq r2, r8, lr, ror sl │ │ │ │ + addeq pc, r7, r0, lsl r6 @ │ │ │ │ andne lr, r8, #3440640 @ 0x348000 │ │ │ │ andvc pc, r0, r1, lsr #11 │ │ │ │ eorsle r4, sl, r0, lsl r3 │ │ │ │ andcs pc, r1, r0, asr #4 │ │ │ │ @ instruction: 0xf1724281 │ │ │ │ andsle r0, r1, #0 │ │ │ │ addeq pc, r0, r1, lsr #3 │ │ │ │ @@ -202747,16 +202747,16 @@ │ │ │ │ andeq pc, r8, pc, rrx │ │ │ │ bvs 178ce20 │ │ │ │ andcc r2, r1, #1 │ │ │ │ @ instruction: 0x4770625a │ │ │ │ mulcs r1, sl, sl │ │ │ │ addsvs r3, sl, #268435456 @ 0x10000000 │ │ │ │ svclt 0x00004770 │ │ │ │ - addeq r2, r8, r4, lsl #19 │ │ │ │ - ldrdeq r2, [r8], r2 @ │ │ │ │ + addeq r2, r8, r8, lsl #19 │ │ │ │ + ldrdeq r2, [r8], r6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec34c24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [sp], -r0, ror #31 │ │ │ │ addlt r6, r3, r3, asr #16 │ │ │ │ strmi r4, [pc], -r4, lsl #12 │ │ │ │ ldmdavs fp, {r1, r2, r4, r9, sl, lr} │ │ │ │ @@ -202821,24 +202821,24 @@ │ │ │ │ biccs pc, r3, r0, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2061 @ 0xfffff7f3 │ │ │ │ @ instruction: 0xf741300c │ │ │ │ stmdami ip, {r0, r3, r4, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 161b83e │ │ │ │ str r9, [r7, r1, lsl #22] │ │ │ │ - ldrdeq r2, [r8], lr │ │ │ │ - addeq pc, r7, r2, ror r4 @ │ │ │ │ - @ instruction: 0x008828b2 │ │ │ │ - addeq pc, r7, r6, asr #8 │ │ │ │ - addeq r2, r8, r6, lsl #17 │ │ │ │ - addeq pc, r7, sl, lsl r4 @ │ │ │ │ - addeq r2, r8, r8, ror #16 │ │ │ │ - strdeq pc, [r7], ip │ │ │ │ - addeq r2, r8, r6, asr #16 │ │ │ │ - ldrdeq pc, [r7], sl │ │ │ │ + addeq r2, r8, r2, ror #17 │ │ │ │ + addeq pc, r7, r6, ror r4 @ │ │ │ │ + @ instruction: 0x008828b6 │ │ │ │ + addeq pc, r7, sl, asr #8 │ │ │ │ + addeq r2, r8, sl, lsl #17 │ │ │ │ + addeq pc, r7, lr, lsl r4 @ │ │ │ │ + addeq r2, r8, ip, ror #16 │ │ │ │ + addeq pc, r7, r0, lsl #8 │ │ │ │ + addeq r2, r8, sl, asr #16 │ │ │ │ + ldrdeq pc, [r7], lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 199024 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldrmi fp, [r6], -fp, lsl #1 │ │ │ │ @ instruction: 0x460d4a50 │ │ │ │ @@ -202921,22 +202921,22 @@ │ │ │ │ strbmi r4, [r9], -sp, lsl #16 │ │ │ │ @ instruction: 0xf7414478 │ │ │ │ @ instruction: 0xe7aafa93 │ │ │ │ bl 131b9a0 │ │ │ │ addseq r0, r5, r6, asr #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, r5, r6, lsr r5 │ │ │ │ - addeq r2, r8, r4, lsr r7 │ │ │ │ - addeq pc, r7, r8, asr #5 │ │ │ │ - addeq r2, r8, r8, lsl r7 │ │ │ │ - addeq pc, r7, ip, lsr #5 │ │ │ │ - addeq r2, r8, r0, ror #13 │ │ │ │ - addeq pc, r7, r4, ror r2 @ │ │ │ │ - addeq r2, r8, r4, asr #13 │ │ │ │ - addeq pc, r7, r8, asr r2 @ │ │ │ │ + addeq r2, r8, r8, lsr r7 │ │ │ │ + addeq pc, r7, ip, asr #5 │ │ │ │ + addeq r2, r8, ip, lsl r7 │ │ │ │ + @ instruction: 0x0087f2b0 │ │ │ │ + addeq r2, r8, r4, ror #13 │ │ │ │ + addeq pc, r7, r8, ror r2 @ │ │ │ │ + addeq r2, r8, r8, asr #13 │ │ │ │ + addeq pc, r7, ip, asr r2 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ strbmi pc, [r4, #-2271]! @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8df4688 │ │ │ │ addlt r1, sp, r4, ror #10 │ │ │ │ @@ -203282,46 +203282,46 @@ │ │ │ │ stmdami r5!, {r0, r2, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xffc0f740 │ │ │ │ ldrb r9, [r9, #2821] @ 0xb05 │ │ │ │ addseq r0, r5, r4, asr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, r5, ip, lsr #6 │ │ │ │ - umulleq r2, r8, lr, r4 │ │ │ │ - addeq pc, r7, r2, lsr r0 @ │ │ │ │ - addeq r2, r8, ip, lsr r4 │ │ │ │ - ldrdeq lr, [r7], r0 │ │ │ │ - addeq r2, r8, r6, asr #7 │ │ │ │ - addeq lr, r7, sl, asr pc │ │ │ │ - addeq r2, r8, ip, lsl #7 │ │ │ │ - addeq lr, r7, r0, lsr #30 │ │ │ │ - addeq r2, r8, lr, ror #6 │ │ │ │ - addeq lr, r7, r2, lsl #30 │ │ │ │ - addeq r2, r8, lr, ror #4 │ │ │ │ - addeq lr, r7, r2, lsl #28 │ │ │ │ - addeq r2, r8, r0, asr r2 │ │ │ │ - addeq lr, r7, r4, ror #27 │ │ │ │ - addeq r2, r8, r2, lsr r2 │ │ │ │ - addeq lr, r7, r6, asr #27 │ │ │ │ - addeq r2, r8, r4, lsl r2 │ │ │ │ - addeq lr, r7, r8, lsr #27 │ │ │ │ - strdeq r2, [r8], r6 │ │ │ │ - addeq lr, r7, sl, lsl #27 │ │ │ │ - ldrdeq r2, [r8], r8 │ │ │ │ - addeq lr, r7, ip, ror #26 │ │ │ │ - addeq r2, r8, sl, lsr #3 │ │ │ │ - addeq lr, r7, lr, lsr sp │ │ │ │ - addeq r2, r8, ip, lsl #3 │ │ │ │ - addeq lr, r7, r0, lsr #26 │ │ │ │ - addeq r2, r8, sl, ror #2 │ │ │ │ - strdeq lr, [r7], lr @ │ │ │ │ - addeq r2, r8, ip, asr #2 │ │ │ │ - addeq lr, r7, r0, ror #25 │ │ │ │ - addeq r2, r8, lr, lsl r1 │ │ │ │ - @ instruction: 0x0087ecb2 │ │ │ │ + addeq r2, r8, r2, lsr #9 │ │ │ │ + addeq pc, r7, r6, lsr r0 @ │ │ │ │ + addeq r2, r8, r0, asr #8 │ │ │ │ + ldrdeq lr, [r7], r4 │ │ │ │ + addeq r2, r8, sl, asr #7 │ │ │ │ + addeq lr, r7, lr, asr pc │ │ │ │ + umulleq r2, r8, r0, r3 │ │ │ │ + addeq lr, r7, r4, lsr #30 │ │ │ │ + addeq r2, r8, r2, ror r3 │ │ │ │ + addeq lr, r7, r6, lsl #30 │ │ │ │ + addeq r2, r8, r2, ror r2 │ │ │ │ + addeq lr, r7, r6, lsl #28 │ │ │ │ + addeq r2, r8, r4, asr r2 │ │ │ │ + addeq lr, r7, r8, ror #27 │ │ │ │ + addeq r2, r8, r6, lsr r2 │ │ │ │ + addeq lr, r7, sl, asr #27 │ │ │ │ + addeq r2, r8, r8, lsl r2 │ │ │ │ + addeq lr, r7, ip, lsr #27 │ │ │ │ + strdeq r2, [r8], sl │ │ │ │ + addeq lr, r7, lr, lsl #27 │ │ │ │ + ldrdeq r2, [r8], ip │ │ │ │ + addeq lr, r7, r0, ror sp │ │ │ │ + addeq r2, r8, lr, lsr #3 │ │ │ │ + addeq lr, r7, r2, asr #26 │ │ │ │ + umulleq r2, r8, r0, r1 │ │ │ │ + addeq lr, r7, r4, lsr #26 │ │ │ │ + addeq r2, r8, lr, ror #2 │ │ │ │ + addeq lr, r7, r2, lsl #26 │ │ │ │ + addeq r2, r8, r0, asr r1 │ │ │ │ + addeq lr, r7, r4, ror #25 │ │ │ │ + addeq r2, r8, r2, lsr #2 │ │ │ │ + @ instruction: 0x0087ecb6 │ │ │ │ ldmibvs fp, {r0, r1, r4, r8, fp, sp, lr}^ │ │ │ │ vstrle d2, [r2, #-4] │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ stmdavs r3, {r4, r5, r6, r8, r9, sl, lr}^ │ │ │ │ blcs 178370 │ │ │ │ strlt sp, [r0, #-2552] @ 0xfffff608 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -203336,16 +203336,16 @@ │ │ │ │ stmdami r6, {r0, r1, r2, r3, r7, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 9, cr15, cr4, cr0, {2} │ │ │ │ stmdbls r1, {r2, fp, lr} │ │ │ │ @ instruction: 0xf7404478 │ │ │ │ blls 15e080 │ │ │ │ svclt 0x0000e7ed │ │ │ │ - addeq r2, r8, ip, lsr r0 │ │ │ │ - ldrdeq lr, [r7], r0 │ │ │ │ + addeq r2, r8, r0, asr #32 │ │ │ │ + ldrdeq lr, [r7], r4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec35558 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 20212a0 │ │ │ │ ldcmi 2, cr15, [ip, #-692] @ 0xfffffd4c │ │ │ │ strmi r6, [r7], -sp, lsl #18 │ │ │ │ ldrbtmi r4, [sl], #-2939 @ 0xfffff485 │ │ │ │ @@ -203469,30 +203469,30 @@ │ │ │ │ @ instruction: 0xf737e721 │ │ │ │ svclt 0x0000ef06 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq pc, r4, r2, ror #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r4, r2, asr #27 │ │ │ │ - ldrdeq r1, [r8], sl │ │ │ │ - addeq r1, r8, r0, lsl #31 │ │ │ │ - addeq lr, r7, r4, lsl fp │ │ │ │ - addeq r1, r8, r8, asr pc │ │ │ │ - addeq lr, r7, ip, ror #21 │ │ │ │ - addeq r1, r8, lr, asr #30 │ │ │ │ - strdeq r1, [r8], r4 │ │ │ │ - @ instruction: 0x00881eb8 │ │ │ │ - addeq lr, r7, ip, asr #20 │ │ │ │ - addeq r1, r8, lr, lsl #29 │ │ │ │ - addeq lr, r7, r2, lsr #20 │ │ │ │ - addeq r1, r8, r4, ror lr │ │ │ │ - addeq lr, r7, r8, lsl #20 │ │ │ │ - addeq r1, r8, r6, lsr lr │ │ │ │ - addeq r1, r8, r0, asr #28 │ │ │ │ - ldrdeq lr, [r7], r2 │ │ │ │ + ldrdeq r1, [r8], lr │ │ │ │ + addeq r1, r8, r4, lsl #31 │ │ │ │ + addeq lr, r7, r8, lsl fp │ │ │ │ + addeq r1, r8, ip, asr pc │ │ │ │ + strdeq lr, [r7], r0 │ │ │ │ + addeq r1, r8, r2, asr pc │ │ │ │ + strdeq r1, [r8], r8 │ │ │ │ + @ instruction: 0x00881ebc │ │ │ │ + addeq lr, r7, r0, asr sl │ │ │ │ + umulleq r1, r8, r2, lr │ │ │ │ + addeq lr, r7, r6, lsr #20 │ │ │ │ + addeq r1, r8, r8, ror lr │ │ │ │ + addeq lr, r7, ip, lsl #20 │ │ │ │ + addeq r1, r8, sl, lsr lr │ │ │ │ + addeq r1, r8, r4, asr #28 │ │ │ │ + ldrdeq lr, [r7], r6 │ │ │ │ stmdavs r9, {r0, r6, fp, sp, lr} │ │ │ │ andle r2, r2, r9, lsl #18 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldrlt r4, [r0, #-1904] @ 0xfffff890 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00f0f8cc │ │ │ │ @@ -203518,16 +203518,16 @@ │ │ │ │ stc2l 7, cr15, [sl, #256]! @ 0x100 │ │ │ │ ldrb r9, [sp, r1, lsl #22] │ │ │ │ @ instruction: 0xf44f6dca │ │ │ │ vsubw.s8 q10, q8, d0 │ │ │ │ andsmi r0, r3, r0, lsl #7 │ │ │ │ svcmi 0x0080f5b3 │ │ │ │ @ instruction: 0xe7dad1d3 │ │ │ │ - addeq r1, r8, r2, ror sp │ │ │ │ - addeq lr, r7, r6, lsl #18 │ │ │ │ + addeq r1, r8, r6, ror sp │ │ │ │ + addeq lr, r7, sl, lsl #18 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 299aec >::_M_default_append(unsigned int)@@Base+0xde2fc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ @ instruction: 0x901cf8d1 │ │ │ │ strmi r4, [r0], sl, lsl #13 │ │ │ │ @@ -203764,20 +203764,20 @@ │ │ │ │ stmdami sl, {r1, r3, r6, r7, r8, ip} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx f1c6f2 │ │ │ │ stmdbls r4, {r3, fp, lr} │ │ │ │ @ instruction: 0xf7404478 │ │ │ │ bls 21d9c8 >::_M_default_append(unsigned int)@@Base+0x621d8> │ │ │ │ svclt 0x0000e7c1 │ │ │ │ - umulleq lr, sl, lr, sl │ │ │ │ - ldrdeq r1, [r8], r4 │ │ │ │ - addeq r1, r8, ip, ror sl │ │ │ │ - addeq r1, r8, r6, lsl #20 │ │ │ │ - addeq r1, r8, r4, lsl #19 │ │ │ │ - addeq lr, r7, r8, lsl r5 │ │ │ │ + addeq lr, sl, r2, lsr #21 │ │ │ │ + ldrdeq r1, [r8], r8 │ │ │ │ + addeq r1, r8, r0, lsl #21 │ │ │ │ + addeq r1, r8, sl, lsl #20 │ │ │ │ + addeq r1, r8, r8, lsl #19 │ │ │ │ + addeq lr, r7, ip, lsl r5 │ │ │ │ mvnsmi lr, sp, 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│ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r4, r2, lsr #13 │ │ │ │ - addeq r1, r8, ip, lsl #17 │ │ │ │ - addeq lr, r7, r0, lsr #8 │ │ │ │ - addeq r1, r8, r0, ror r8 │ │ │ │ - addeq lr, r7, r4, lsl #8 │ │ │ │ - addeq r1, r8, r6, asr r8 │ │ │ │ - addeq lr, r7, sl, ror #7 │ │ │ │ + umulleq r1, r8, r0, r8 │ │ │ │ + addeq lr, r7, r4, lsr #8 │ │ │ │ + addeq r1, r8, r4, ror r8 │ │ │ │ + addeq lr, r7, r8, lsl #8 │ │ │ │ + addeq r1, r8, sl, asr r8 │ │ │ │ + addeq lr, r7, lr, ror #7 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ strmi fp, [r6], -r2, lsl #1 │ │ │ │ @ instruction: 0x461f4615 │ │ │ │ vand d15, d12, d21 │ │ │ │ @@ -203886,16 +203886,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 29c8d6 >::_M_default_append(unsigned int)@@Base+0xe10e6> │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ movwcs r8, #4592 @ 0x11f0 │ │ │ │ andlt r4, r2, r8, lsl r6 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - addeq r1, r8, sl, lsr #15 │ │ │ │ - addeq lr, r7, lr, lsr r3 │ │ │ │ + addeq r1, r8, lr, lsr #15 │ │ │ │ + addeq lr, r7, r2, asr #6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 21a0b0 >::_M_default_append(unsigned int)@@Base+0x5e8c0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0xf8df468b │ │ │ │ @ instruction: 0xf8df4468 │ │ │ │ @@ -204179,36 +204179,36 @@ │ │ │ │ ldmdami fp, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf8baf740 │ │ │ │ svclt 0x0000e6f6 │ │ │ │ addseq pc, r4, ip, lsr r5 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r4, ip, ror #5 │ │ │ │ - addeq r1, r8, r6, ror #9 │ │ │ │ - addeq lr, r7, sl, ror r0 │ │ │ │ - addeq r1, r8, ip, asr #9 │ │ │ │ - addeq lr, r7, r0, rrx │ │ │ │ - @ instruction: 0x008814b0 │ │ │ │ - addeq lr, r7, r4, asr #32 │ │ │ │ - addeq r1, r8, lr, ror r4 │ │ │ │ - addeq lr, r7, r2, lsl r0 │ │ │ │ - strdeq r1, [r8], r6 │ │ │ │ - addeq sp, r7, sl, lsl #31 │ │ │ │ - ldrdeq r1, [r8], ip │ │ │ │ - addeq sp, r7, r0, ror pc │ │ │ │ - addeq r1, r8, sl, lsr #7 │ │ │ │ - addeq sp, r7, lr, lsr pc │ │ │ │ - addeq r1, r8, r2, lsl #7 │ │ │ │ - addeq sp, r7, r6, lsl pc │ │ │ │ - addeq r1, r8, r8, ror #6 │ │ │ │ - strdeq sp, [r7], ip │ │ │ │ - addeq r1, r8, r0, asr #6 │ │ │ │ - ldrdeq sp, [r7], r4 │ │ │ │ - addeq r1, r8, r2, lsl r3 │ │ │ │ - addeq sp, r7, r6, lsr #29 │ │ │ │ + addeq r1, r8, sl, ror #9 │ │ │ │ + addeq lr, r7, lr, ror r0 │ │ │ │ + ldrdeq r1, [r8], r0 │ │ │ │ + addeq lr, r7, r4, rrx │ │ │ │ + @ instruction: 0x008814b4 │ │ │ │ + addeq lr, r7, r8, asr #32 │ │ │ │ + addeq r1, r8, r2, lsl #9 │ │ │ │ + addeq lr, r7, r6, lsl r0 │ │ │ │ + strdeq r1, [r8], sl │ │ │ │ + addeq sp, r7, lr, lsl #31 │ │ │ │ + addeq r1, r8, r0, ror #7 │ │ │ │ + addeq sp, r7, r4, ror pc │ │ │ │ + addeq r1, r8, lr, lsr #7 │ │ │ │ + addeq sp, r7, r2, asr #30 │ │ │ │ + addeq r1, r8, r6, lsl #7 │ │ │ │ + addeq sp, r7, sl, lsl pc │ │ │ │ + addeq r1, r8, ip, ror #6 │ │ │ │ + addeq sp, r7, r0, lsl #30 │ │ │ │ + addeq r1, r8, r4, asr #6 │ │ │ │ + ldrdeq sp, [r7], r8 │ │ │ │ + addeq r1, r8, r6, lsl r3 │ │ │ │ + addeq sp, r7, sl, lsr #29 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, r9, lsr r9 │ │ │ │ strcs r4, [r0, #-2873] @ 0xfffff4c7 │ │ │ │ @ instruction: 0xf8dd4479 │ │ │ │ @@ -204265,19 +204265,19 @@ │ │ │ │ andcc pc, r0, fp, asr #17 │ │ │ │ movwcs sp, #15576 @ 0x3cd8 │ │ │ │ @ instruction: 0xf8cb2401 │ │ │ │ ldrb r3, [r3, r0] │ │ │ │ stmia r2, {r0, r1, r2, r4, r5, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq pc, r4, r0, rrx │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r8, lr, lsl #4 │ │ │ │ - addeq sp, r7, r2, lsr #27 │ │ │ │ + addeq r1, r8, r2, lsl r2 │ │ │ │ + addeq sp, r7, r6, lsr #27 │ │ │ │ @ instruction: 0x0094efd8 │ │ │ │ - ldrdeq r1, [r8], sl │ │ │ │ - addeq sp, r7, lr, ror #26 │ │ │ │ + ldrdeq r1, [r8], lr │ │ │ │ + addeq sp, r7, r2, ror sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [r8], fp, lsl #1 │ │ │ │ ldmib sp, {r1, r2, r3, r4, r5, r6, r8, r9, fp, lr}^ │ │ │ │ tstls r3, r6, lsl r1 │ │ │ │ @@ -204404,27 +204404,27 @@ │ │ │ │ vldmiale r2!, {d2-d1} │ │ │ │ svceq 0x0000f1be │ │ │ │ bls 1d37b8 >::_M_default_append(unsigned int)@@Base+0x17fc8> │ │ │ │ andsvs r2, r3, r5, lsl #6 │ │ │ │ svclt 0x0000e746 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq lr, r4, r6, asr #30 │ │ │ │ - addeq r1, r8, r2, lsl r1 │ │ │ │ - addeq sp, r7, r6, lsr #25 │ │ │ │ - strdeq r1, [r8], sl │ │ │ │ - addeq sp, r7, lr, lsl #25 │ │ │ │ + addeq r1, r8, r6, lsl r1 │ │ │ │ + addeq sp, r7, sl, lsr #25 │ │ │ │ + strdeq r1, [r8], lr │ │ │ │ + umulleq sp, r7, r2, ip │ │ │ │ addseq lr, r4, r4, asr #29 │ │ │ │ - addeq r1, r8, ip, ror r0 │ │ │ │ - addeq sp, r7, r0, lsl ip │ │ │ │ - addeq r1, r8, r4 │ │ │ │ - umulleq sp, r7, r8, fp │ │ │ │ - ldrdeq r0, [r8], lr │ │ │ │ - addeq sp, r7, r2, ror fp │ │ │ │ - addeq r0, r8, r2, asr #31 │ │ │ │ - addeq sp, r7, r6, asr fp │ │ │ │ + addeq r1, r8, r0, lsl #1 │ │ │ │ + addeq sp, r7, r4, lsl ip │ │ │ │ + addeq r1, r8, r8 │ │ │ │ + umulleq sp, r7, ip, fp │ │ │ │ + addeq r0, r8, r2, ror #31 │ │ │ │ + addeq sp, r7, r6, ror fp │ │ │ │ + addeq r0, r8, r6, asr #31 │ │ │ │ + addeq sp, r7, sl, asr fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 21a8f4 >::_M_default_append(unsigned int)@@Base+0x5f104> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ @ instruction: 0x5648f8df │ │ │ │ @ instruction: 0xf8dfb099 │ │ │ │ @@ -204826,37 +204826,37 @@ │ │ │ │ andcs r9, r7, #9216 @ 0x2400 │ │ │ │ andsvs r4, sl, r3, lsl #13 │ │ │ │ svclt 0x0000e5df │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x0094ecf8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r8, r6, asr sp │ │ │ │ - addeq sp, r7, r8, ror #17 │ │ │ │ - addeq r0, r8, sl, lsr sp │ │ │ │ - addeq sp, r7, ip, asr #17 │ │ │ │ + addeq r0, r8, sl, asr sp │ │ │ │ + addeq sp, r7, ip, ror #17 │ │ │ │ + addeq r0, r8, lr, lsr sp │ │ │ │ + ldrdeq sp, [r7], r0 │ │ │ │ @ instruction: 0x0094eafe │ │ │ │ - ldrdeq r0, [r8], r8 │ │ │ │ - addeq sp, r7, sl, ror #16 │ │ │ │ - addeq r0, r8, r6, lsl ip │ │ │ │ - addeq sp, r7, sl, lsr #15 │ │ │ │ - addeq r0, r8, r0, lsr fp │ │ │ │ - addeq sp, r7, r4, asr #13 │ │ │ │ - addeq r0, r8, r6, ror #20 │ │ │ │ - strdeq sp, [r7], sl │ │ │ │ - addeq r0, r8, sl, ror r9 │ │ │ │ - addeq sp, r7, lr, lsl #10 │ │ │ │ - addeq r0, r8, lr, asr r9 │ │ │ │ - strdeq sp, [r7], r2 │ │ │ │ - addeq r0, r8, r2, asr #18 │ │ │ │ - ldrdeq sp, [r7], r6 │ │ │ │ - addeq r0, r8, r6, lsr #18 │ │ │ │ - @ instruction: 0x0087d4ba │ │ │ │ - addeq r0, r8, sl, lsl #18 │ │ │ │ - umulleq sp, r7, lr, r4 │ │ │ │ + ldrdeq r0, [r8], ip │ │ │ │ + addeq sp, r7, lr, ror #16 │ │ │ │ + addeq r0, r8, sl, lsl ip │ │ │ │ + addeq sp, r7, lr, lsr #15 │ │ │ │ + addeq r0, r8, r4, lsr fp │ │ │ │ + addeq sp, r7, r8, asr #13 │ │ │ │ + addeq r0, r8, sl, ror #20 │ │ │ │ + strdeq sp, [r7], lr │ │ │ │ + addeq r0, r8, lr, ror r9 │ │ │ │ + addeq sp, r7, r2, lsl r5 │ │ │ │ + addeq r0, r8, r2, ror #18 │ │ │ │ + strdeq sp, [r7], r6 │ │ │ │ + addeq r0, r8, r6, asr #18 │ │ │ │ + ldrdeq sp, [r7], sl │ │ │ │ + addeq r0, r8, sl, lsr #18 │ │ │ │ + @ instruction: 0x0087d4be │ │ │ │ + addeq r0, r8, lr, lsl #18 │ │ │ │ + addeq sp, r7, r2, lsr #9 │ │ │ │ stmdami lr!, {r0, r1, r7, r9, sl, lr} │ │ │ │ tstpcc lr, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fec1d804 │ │ │ │ ldrbmi r4, [r9], -fp, lsr #16 │ │ │ │ @ instruction: 0xf73f4478 │ │ │ │ ldr pc, [r8, #2919] @ 0xb67 │ │ │ │ @@ -204896,26 +204896,26 @@ │ │ │ │ @ instruction: 0xf73f4478 │ │ │ │ ldrb pc, [r2, #-2849] @ 0xfffff4df @ │ │ │ │ str r4, [r3, -r3, lsl #13]! │ │ │ │ ldmdavs r3, {r1, r2, r9, fp, ip, pc} │ │ │ │ andsvs r3, r3, r1, lsl #6 │ │ │ │ @ instruction: 0xf736e5e6 │ │ │ │ svclt 0x0000ebd0 │ │ │ │ - addeq r0, r8, ip, ror #16 │ │ │ │ - addeq sp, r7, r0, lsl #8 │ │ │ │ - addeq r0, r8, r0, asr r8 │ │ │ │ - addeq sp, r7, r4, ror #7 │ │ │ │ - addeq r0, r8, r4, lsr r8 │ │ │ │ - addeq sp, r7, r8, asr #7 │ │ │ │ - addeq r0, r8, r8, lsl r8 │ │ │ │ - addeq sp, r7, ip, lsr #7 │ │ │ │ - strdeq r0, [r8], ip │ │ │ │ - umulleq sp, r7, r0, r3 │ │ │ │ - addeq r0, r8, r0, ror #15 │ │ │ │ - addeq sp, r7, r4, ror r3 │ │ │ │ + addeq r0, r8, r0, ror r8 │ │ │ │ + addeq sp, r7, r4, lsl #8 │ │ │ │ + addeq r0, r8, r4, asr r8 │ │ │ │ + addeq sp, r7, r8, ror #7 │ │ │ │ + addeq r0, r8, r8, lsr r8 │ │ │ │ + addeq sp, r7, ip, asr #7 │ │ │ │ + addeq r0, r8, ip, lsl r8 │ │ │ │ + @ instruction: 0x0087d3b0 │ │ │ │ + addeq r0, r8, r0, lsl #16 │ │ │ │ + umulleq sp, r7, r4, r3 │ │ │ │ + addeq r0, r8, r4, ror #15 │ │ │ │ + addeq sp, r7, r8, ror r3 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 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│ │ - addeq r0, r8, ip, lsl #9 │ │ │ │ - addeq sp, r7, r0, lsr #32 │ │ │ │ - addeq r0, r8, lr, ror #8 │ │ │ │ - addeq sp, r7, r2 │ │ │ │ + addeq r0, r8, lr, lsr #9 │ │ │ │ + addeq sp, r7, r2, asr #32 │ │ │ │ + umulleq r0, r8, r0, r4 │ │ │ │ + addeq sp, r7, r4, lsr #32 │ │ │ │ + addeq r0, r8, r2, ror r4 │ │ │ │ + addeq sp, r7, r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ umulllt r4, fp, sl, r9 │ │ │ │ ldrbtmi r4, [r9], #-2970 @ 0xfffff466 │ │ │ │ ldmib sp, {r2, r4, r9, sl, fp, ip, pc}^ │ │ │ │ @@ -205293,25 +205293,25 @@ │ │ │ │ str r9, [ip, r6, lsl #16]! │ │ │ │ eorsvs r2, fp, r3, lsl #6 │ │ │ │ @ instruction: 0x4605e73d │ │ │ │ @ instruction: 0xf736e744 │ │ │ │ svclt 0x0000e8ba │ │ │ │ @ instruction: 0x0094e1d2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r0, r8, r8, r3 │ │ │ │ - addeq ip, r7, ip, lsr #30 │ │ │ │ - addeq r0, r8, r0, lsl #7 │ │ │ │ - addeq ip, r7, r4, lsl pc │ │ │ │ + umulleq r0, r8, ip, r3 │ │ │ │ + addeq ip, r7, r0, lsr pc │ │ │ │ + addeq r0, r8, r4, lsl #7 │ │ │ │ + addeq ip, r7, r8, lsl pc │ │ │ │ addseq lr, r4, sl, asr #2 │ │ │ │ - addeq r0, r8, r2, lsl #6 │ │ │ │ - umulleq ip, r7, r6, lr │ │ │ │ - addeq r0, r8, r6, ror #5 │ │ │ │ - addeq ip, r7, sl, ror lr │ │ │ │ - addeq r0, r8, r0, lsl r2 │ │ │ │ - addeq ip, r7, r4, lsr #27 │ │ │ │ + addeq r0, r8, r6, lsl #6 │ │ │ │ + umulleq ip, r7, sl, lr │ │ │ │ + addeq r0, r8, sl, ror #5 │ │ │ │ + addeq ip, r7, lr, ror lr │ │ │ │ + addeq r0, r8, r4, lsl r2 │ │ │ │ + addeq ip, r7, r8, lsr #27 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldrpl pc, [r4, #-2271]! @ 0xfffff721 │ │ │ │ @ instruction: 0xf8dfb08d │ │ │ │ ldrbtmi r4, [sp], #-1332 @ 0xfffffacc │ │ │ │ @@ -205644,35 +205644,35 @@ │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ @ instruction: 0xe783aeb2 │ │ │ │ streq lr, [r4, r1, lsl #22] │ │ │ │ @ instruction: 0xe691469b │ │ │ │ ldcl 7, cr15, [sl, #212]! @ 0xd4 │ │ │ │ addseq sp, r4, lr, lsl pc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r0, [r8], r6 │ │ │ │ - addeq ip, r7, r8, ror #24 │ │ │ │ - strheq r0, [r8], sl │ │ │ │ - addeq ip, r7, ip, asr #24 │ │ │ │ + ldrdeq r0, [r8], sl │ │ │ │ + addeq ip, r7, ip, ror #24 │ │ │ │ + strheq r0, [r8], lr │ │ │ │ + addeq ip, r7, r0, asr ip │ │ │ │ addseq sp, r4, lr, ror lr │ │ │ │ - addeq pc, r7, lr, asr #31 │ │ │ │ - addeq ip, r7, r2, ror #22 │ │ │ │ - addeq pc, r7, lr, lsl lr @ │ │ │ │ - @ instruction: 0x0087c9b2 │ │ │ │ - strdeq pc, [r7], r2 │ │ │ │ - addeq ip, r7, r6, lsl #19 │ │ │ │ - ldrdeq pc, [r7], sl │ │ │ │ - addeq ip, r7, lr, ror #18 │ │ │ │ - addeq pc, r7, lr, asr sp @ │ │ │ │ - strdeq ip, [r7], r2 │ │ │ │ - addeq pc, r7, r4, lsl #26 │ │ │ │ - umulleq ip, r7, r8, r8 │ │ │ │ - addeq pc, r7, r6, ror #25 │ │ │ │ - addeq ip, r7, sl, ror r8 │ │ │ │ - addeq pc, r7, ip, asr #25 │ │ │ │ - addeq ip, r7, r0, ror #16 │ │ │ │ + ldrdeq pc, [r7], r2 │ │ │ │ + addeq ip, r7, r6, ror #22 │ │ │ │ + addeq pc, r7, r2, lsr #28 │ │ │ │ + @ instruction: 0x0087c9b6 │ │ │ │ + strdeq pc, [r7], r6 │ │ │ │ + addeq ip, r7, sl, lsl #19 │ │ │ │ + ldrdeq pc, [r7], lr │ │ │ │ + addeq ip, r7, r2, ror r9 │ │ │ │ + addeq pc, r7, r2, ror #26 │ │ │ │ + strdeq ip, [r7], r6 │ │ │ │ + addeq pc, r7, r8, lsl #26 │ │ │ │ + umulleq ip, r7, ip, r8 │ │ │ │ + addeq pc, r7, sl, ror #25 │ │ │ │ + addeq ip, r7, lr, ror r8 │ │ │ │ + ldrdeq pc, [r7], r0 │ │ │ │ + addeq ip, r7, r4, ror #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec379c0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ @ instruction: 0x461a4611 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ stmib sp, {r3, r8, r9, fp, ip, pc}^ │ │ │ │ @@ -205686,16 +205686,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r4], #-248 @ 0xffffff08 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf73e4478 │ │ │ │ blls 1dfbc0 >::_M_default_append(unsigned int)@@Base+0x243d0> │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addeq pc, r7, ip, ror fp @ │ │ │ │ - addeq ip, r7, r0, lsl r7 │ │ │ │ + addeq pc, r7, r0, lsl #23 │ │ │ │ + addeq ip, r7, r4, lsl r7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec37a1c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ ldrmi r4, [r9], -sl, lsl #12 │ │ │ │ blls 2c7850 │ │ │ │ strcs lr, [r0], #-2509 @ 0xfffff633 │ │ │ │ @@ -205708,16 +205708,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf73e300c │ │ │ │ stmdami r5, {r0, r1, r2, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ stc2l 7, cr15, [r2], {62} @ 0x3e │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq pc, r7, r2, lsr #22 │ │ │ │ - @ instruction: 0x0087c6b6 │ │ │ │ + addeq pc, r7, r6, lsr #22 │ │ │ │ + @ instruction: 0x0087c6ba │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ @ instruction: 0xf8df2594 │ │ │ │ @ instruction: 0x26001594 │ │ │ │ @@ -206074,102 +206074,102 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf92cf73e │ │ │ │ @ instruction: 0x4621485b │ │ │ │ @ instruction: 0xf73e4478 │ │ │ │ strb pc, [r0, #-2535]! @ 0xfffff619 @ │ │ │ │ @ instruction: 0xffffd0f1 │ │ │ │ @ instruction: 0x0094d8ba │ │ │ │ - addeq pc, r7, r0, lsl #24 │ │ │ │ + addeq pc, r7, r4, lsl #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq pc, [r7], r0 │ │ │ │ - addeq pc, r7, sl, lsr #21 │ │ │ │ - addeq ip, r7, ip, lsr r6 │ │ │ │ + ldrdeq pc, [r7], r4 │ │ │ │ + addeq pc, r7, lr, lsr #21 │ │ │ │ + addeq ip, r7, r0, asr #12 │ │ │ │ addseq sp, r4, lr, ror #16 │ │ │ │ - addeq pc, r7, r6, asr #20 │ │ │ │ + addeq pc, r7, sl, asr #20 │ │ │ │ @ instruction: 0xffffcb8d │ │ │ │ @ instruction: 0xffffde97 │ │ │ │ @ instruction: 0xffffe8a1 │ │ │ │ @ instruction: 0xfffffe5f │ │ │ │ - addeq pc, r7, lr, lsr fp @ │ │ │ │ - strdeq pc, [r7], r6 │ │ │ │ - addeq ip, r7, r8, lsl #11 │ │ │ │ + addeq pc, r7, r2, asr #22 │ │ │ │ + strdeq pc, [r7], sl │ │ │ │ + addeq ip, r7, ip, lsl #11 │ │ │ │ @ instruction: 0x00000db1 │ │ │ │ ldrdeq r0, [r0], -pc @ │ │ │ │ @ instruction: 0xffffdbef │ │ │ │ - addeq pc, r7, sl, lsr #19 │ │ │ │ - addeq ip, r7, ip, lsr r5 │ │ │ │ - addeq pc, r7, ip, lsl #19 │ │ │ │ - addeq ip, r7, lr, lsl r5 │ │ │ │ + addeq pc, r7, lr, lsr #19 │ │ │ │ + addeq ip, r7, r0, asr #10 │ │ │ │ + umulleq pc, r7, r0, r9 @ │ │ │ │ + addeq ip, r7, r2, lsr #10 │ │ │ │ @ instruction: 0xffffca1f │ │ │ │ @ instruction: 0xffffc75b │ │ │ │ - addeq pc, r7, r6, asr #18 │ │ │ │ - ldrdeq ip, [r7], r8 │ │ │ │ - addeq pc, r7, r6, lsr #18 │ │ │ │ - addeq ip, r7, r0, asr #9 │ │ │ │ - addeq pc, r7, ip, ror #17 │ │ │ │ - addeq ip, r7, lr, ror r4 │ │ │ │ + addeq pc, r7, sl, asr #18 │ │ │ │ + ldrdeq ip, [r7], ip @ │ │ │ │ + addeq pc, r7, sl, lsr #18 │ │ │ │ + addeq ip, r7, r4, asr #9 │ │ │ │ + strdeq pc, [r7], r0 │ │ │ │ + addeq ip, r7, r2, lsl #9 │ │ │ │ @ instruction: 0xffffd851 │ │ │ │ - @ instruction: 0x0087f8be │ │ │ │ - addeq ip, r7, r2, asr r4 │ │ │ │ + addeq pc, r7, r2, asr #17 │ │ │ │ + addeq ip, r7, r6, asr r4 │ │ │ │ @ instruction: 0xffffe089 │ │ │ │ - umulleq pc, r7, r2, r8 @ │ │ │ │ - addeq ip, r7, r6, lsr #8 │ │ │ │ + umulleq pc, r7, r6, r8 @ │ │ │ │ + addeq ip, r7, sl, lsr #8 │ │ │ │ @ instruction: 0xffffc561 │ │ │ │ - addeq pc, r7, r6, ror #16 │ │ │ │ - strdeq ip, [r7], sl │ │ │ │ + addeq pc, r7, sl, ror #16 │ │ │ │ + strdeq ip, [r7], lr │ │ │ │ @ instruction: 0xffffc4b9 │ │ │ │ - addeq pc, r7, sl, lsr r8 @ │ │ │ │ - addeq ip, r7, lr, asr #7 │ │ │ │ + addeq pc, r7, lr, lsr r8 @ │ │ │ │ + ldrdeq ip, [r7], r2 │ │ │ │ @ instruction: 0xffffc445 │ │ │ │ - addeq pc, r7, lr, lsl #16 │ │ │ │ - addeq ip, r7, r2, lsr #7 │ │ │ │ + addeq pc, r7, r2, lsl r8 @ │ │ │ │ + addeq ip, r7, r6, lsr #7 │ │ │ │ @ instruction: 0xffffadb1 │ │ │ │ - addeq pc, r7, r2, ror #15 │ │ │ │ - addeq ip, r7, r6, ror r3 │ │ │ │ + addeq pc, r7, r6, ror #15 │ │ │ │ + addeq ip, r7, sl, ror r3 │ │ │ │ @ instruction: 0xffffc2ed │ │ │ │ - @ instruction: 0x0087f7b2 │ │ │ │ - addeq ip, r7, r6, asr #6 │ │ │ │ + @ instruction: 0x0087f7b6 │ │ │ │ + addeq ip, r7, sl, asr #6 │ │ │ │ @ instruction: 0xfffff00d │ │ │ │ - addeq pc, r7, r6, lsl #15 │ │ │ │ - addeq ip, r7, sl, lsl r3 │ │ │ │ + addeq pc, r7, sl, lsl #15 │ │ │ │ + addeq ip, r7, lr, lsl r3 │ │ │ │ andeq r0, r0, r5, lsr #14 │ │ │ │ - addeq pc, r7, sl, asr r7 @ │ │ │ │ - addeq ip, r7, lr, ror #5 │ │ │ │ + addeq pc, r7, lr, asr r7 @ │ │ │ │ + strdeq ip, [r7], r2 │ │ │ │ @ instruction: 0xffffe7ff │ │ │ │ - addeq pc, r7, r6, lsr #14 │ │ │ │ - @ instruction: 0x0087c2ba │ │ │ │ + addeq pc, r7, sl, lsr #14 │ │ │ │ + @ instruction: 0x0087c2be │ │ │ │ @ instruction: 0xffffbe05 │ │ │ │ - strdeq pc, [r7], sl │ │ │ │ - addeq ip, r7, lr, lsl #5 │ │ │ │ + strdeq pc, [r7], lr │ │ │ │ + umulleq ip, r7, r2, r2 │ │ │ │ @ instruction: 0xffffe441 │ │ │ │ - addeq pc, r7, r6, asr #13 │ │ │ │ - addeq ip, r7, sl, asr r2 │ │ │ │ + addeq pc, r7, sl, asr #13 │ │ │ │ + addeq ip, r7, lr, asr r2 │ │ │ │ @ instruction: 0xffffb6bd │ │ │ │ - umulleq pc, r7, sl, r6 @ │ │ │ │ - addeq ip, r7, lr, lsr #4 │ │ │ │ + umulleq pc, r7, lr, r6 @ │ │ │ │ + addeq ip, r7, r2, lsr r2 │ │ │ │ @ instruction: 0xfffff267 │ │ │ │ @ instruction: 0xffffeff9 │ │ │ │ - addeq pc, r7, r8, asr r6 @ │ │ │ │ - addeq ip, r7, ip, ror #3 │ │ │ │ + addeq pc, r7, ip, asr r6 @ │ │ │ │ + strdeq ip, [r7], r0 │ │ │ │ @ instruction: 0xffffb4f7 │ │ │ │ - addeq pc, r7, ip, lsr #12 │ │ │ │ - addeq ip, r7, r0, asr #3 │ │ │ │ + addeq pc, r7, r0, lsr r6 @ │ │ │ │ + addeq ip, r7, r4, asr #3 │ │ │ │ @ instruction: 0xfffffab7 │ │ │ │ - addeq pc, r7, r0, lsl #12 │ │ │ │ - umulleq ip, r7, r4, r1 │ │ │ │ + addeq pc, r7, r4, lsl #12 │ │ │ │ + umulleq ip, r7, r8, r1 │ │ │ │ @ instruction: 0xffffae13 │ │ │ │ - ldrdeq pc, [r7], r4 │ │ │ │ - addeq ip, r7, r8, ror #2 │ │ │ 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#25 │ │ │ │ - addeq pc, r7, sl, lsr r1 @ │ │ │ │ - addeq fp, r7, lr, asr #25 │ │ │ │ - addeq pc, r7, r0, lsl #2 │ │ │ │ - umulleq fp, r7, r4, ip │ │ │ │ - @ instruction: 0x008857b0 │ │ │ │ - ldrdeq pc, [r7], r6 │ │ │ │ - ldrdeq pc, [r7], r8 │ │ │ │ - addeq pc, r7, lr, lsr #5 │ │ │ │ + addeq pc, r7, lr, lsr #9 │ │ │ │ + addeq pc, r7, r0, lsr #4 │ │ │ │ + @ instruction: 0x0087bdb4 │ │ │ │ + addeq pc, r7, ip, asr #3 │ │ │ │ + addeq pc, r7, r2, lsr #7 │ │ │ │ + addeq pc, r7, r2, ror #7 │ │ │ │ + umulleq pc, r7, lr, r1 @ │ │ │ │ + addeq fp, r7, r2, lsr sp │ │ │ │ + addeq pc, r7, ip, asr r1 @ │ │ │ │ + strdeq fp, [r7], r0 │ │ │ │ + addeq pc, r7, lr, lsr r1 @ │ │ │ │ + ldrdeq fp, [r7], r2 │ │ │ │ + addeq pc, r7, r4, lsl #2 │ │ │ │ + umulleq fp, r7, r8, ip │ │ │ │ + @ instruction: 0x008857b4 │ │ │ │ + ldrdeq pc, [r7], sl │ │ │ │ + ldrdeq pc, [r7], ip │ │ │ │ + @ instruction: 0x0087f2b2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ bmi ffaf2d7c │ │ │ │ @ instruction: 0x4699b09d │ │ │ │ ldrbtmi r4, [sl], #-3047 @ 0xfffff419 │ │ │ │ @@ -206636,40 +206636,40 @@ │ │ │ │ ldmdami pc, {r0, r1, r3, r6, r7, sl, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf73d4478 │ │ │ │ ldrb pc, [r2, r5, lsl #27] @ │ │ │ │ mrc 7, 1, APSR_nzcv, cr10, cr4, {1} │ │ │ │ addseq ip, r4, sl, lsl #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r7, r6, asr #31 │ │ │ │ - addeq fp, r7, sl, asr fp │ │ │ │ + addeq lr, r7, sl, asr #31 │ │ │ │ + addeq fp, r7, lr, asr fp │ │ │ │ umullseq ip, r4, r0, sp │ │ │ │ - addeq lr, r7, r6, ror #30 │ │ │ │ - addeq pc, r7, r4, lsl #4 │ │ │ │ - addeq lr, r7, r6, asr #29 │ │ │ │ - @ instruction: 0x0087eebc │ │ │ │ - addeq fp, r7, r0, asr sl │ │ │ │ - addeq lr, r7, r6, lsl #28 │ │ │ │ - addeq pc, r7, r2, ror r0 @ │ │ │ │ - addeq lr, r7, r6, ror #27 │ │ │ │ - addeq pc, r7, r4, ror r0 @ │ │ │ │ - addeq lr, r7, r8, asr #27 │ │ │ │ - addeq fp, r7, ip, asr r9 │ │ │ │ - addeq lr, r7, ip, lsr #27 │ │ │ │ - addeq fp, r7, r0, asr #18 │ │ │ │ - addeq lr, r7, lr, lsl sp │ │ │ │ - @ instruction: 0x0087b8b2 │ │ │ │ - addeq lr, r7, r2, lsl #26 │ │ │ │ - umulleq fp, r7, r4, r8 │ │ │ │ - addeq lr, r7, r2, ror #25 │ │ │ │ - addeq fp, r7, r4, ror r8 │ │ │ │ - addeq lr, r7, r6, asr #25 │ │ │ │ - addeq fp, r7, r8, asr r8 │ │ │ │ - addeq lr, r7, sl, lsr #25 │ │ │ │ - addeq fp, r7, ip, lsr r8 │ │ │ │ + addeq lr, r7, sl, ror #30 │ │ │ │ + addeq pc, r7, r8, lsl #4 │ │ │ │ + addeq lr, r7, sl, asr #29 │ │ │ │ + addeq lr, r7, r0, asr #29 │ │ │ │ + addeq fp, r7, r4, asr sl │ │ │ │ + addeq lr, r7, sl, lsl #28 │ │ │ │ + addeq pc, r7, r6, ror r0 @ │ │ │ │ + addeq lr, r7, sl, ror #27 │ │ │ │ + addeq pc, r7, r8, ror r0 @ │ │ │ │ + addeq lr, r7, ip, asr #27 │ │ │ │ + addeq fp, r7, r0, ror #18 │ │ │ │ + @ instruction: 0x0087edb0 │ │ │ │ + addeq fp, r7, r4, asr #18 │ │ │ │ + addeq lr, r7, r2, lsr #26 │ │ │ │ + @ instruction: 0x0087b8b6 │ │ │ │ + addeq lr, r7, r6, lsl #26 │ │ │ │ + umulleq fp, r7, r8, r8 │ │ │ │ + addeq lr, r7, r6, ror #25 │ │ │ │ + addeq fp, r7, r8, ror r8 │ │ │ │ + addeq lr, r7, sl, asr #25 │ │ │ │ + addeq fp, r7, ip, asr r8 │ │ │ │ + addeq lr, r7, lr, lsr #25 │ │ │ │ + addeq fp, r7, r0, asr #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ addslt r4, r7, sl, lsl #27 │ │ │ │ ldrmi r4, [r8], sl, lsl #25 │ │ │ │ movwcs r4, #5245 @ 0x147d │ │ │ │ @@ -206701,15 +206701,15 @@ │ │ │ │ blls bc63fc │ │ │ │ blls b863fc │ │ │ │ blls b463fc │ │ │ │ blls b063fc │ │ │ │ blls ac63fc │ │ │ │ blls a863fc │ │ │ │ blls a463fc │ │ │ │ - blls a063fc │ │ │ │ + blls a063fc │ │ │ │ movwvc lr, #10701 @ 0x29cd │ │ │ │ movwls r9, #6932 @ 0x1b14 │ │ │ │ movwls r9, #2834 @ 0xb12 │ │ │ │ ldrdcs lr, [lr, -sp] │ │ │ │ @ instruction: 0xf7ff9b13 │ │ │ │ stmdacs r1, {r0, r2, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ addhi pc, lr, r0, asr #32 │ │ │ │ @@ -206807,27 +206807,27 @@ │ │ │ │ ldmdami r2, {r0, r2, r4, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf73d4478 │ │ │ │ strb pc, [pc, pc, lsr #24]! @ │ │ │ │ stcl 7, cr15, [r4], #208 @ 0xd0 │ │ │ │ addseq ip, r4, r8, ror #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r7, r6, lsr fp │ │ │ │ - @ instruction: 0x0087eab6 │ │ │ │ + addeq lr, r7, sl, lsr fp │ │ │ │ + @ instruction: 0x0087eaba │ │ │ │ addseq ip, r4, lr, lsl #17 │ │ │ │ - addeq lr, r7, lr, lsl #21 │ │ │ │ - addeq fp, r7, r2, lsr #12 │ │ │ │ - addeq lr, r7, lr, asr sl │ │ │ │ - strdeq fp, [r7], r2 │ │ │ │ - addeq lr, r7, r0, asr #20 │ │ │ │ - ldrdeq fp, [r7], r4 │ │ │ │ - addeq lr, r7, ip, lsl sl │ │ │ │ - addeq fp, r7, lr, lsr #11 │ │ │ │ - strdeq lr, [r7], lr @ │ │ │ │ - umulleq fp, r7, r0, r5 │ │ │ │ + umulleq lr, r7, r2, sl │ │ │ │ + addeq fp, r7, r6, lsr #12 │ │ │ │ + addeq lr, r7, r2, ror #20 │ │ │ │ + strdeq fp, [r7], r6 │ │ │ │ + addeq lr, r7, r4, asr #20 │ │ │ │ + ldrdeq fp, [r7], r8 │ │ │ │ + addeq lr, r7, r0, lsr #20 │ │ │ │ + @ instruction: 0x0087b5b2 │ │ │ │ + addeq lr, r7, r2, lsl #20 │ │ │ │ + umulleq fp, r7, r4, r5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec38bcc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xb0900fb8 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3090 @ 0xfffff3ee │ │ │ │ strls r9, [r1], #-3091 @ 0xfffff3ed │ │ │ │ @@ -206848,43 +206848,43 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 91f716 │ │ │ │ stmdbls pc, {r0, r2, fp, lr} @ │ │ │ │ @ instruction: 0xf73d4478 │ │ │ │ blls 4e0998 │ │ │ │ andslt r4, r0, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq lr, r7, r4, asr r9 │ │ │ │ - addeq fp, r7, r8, ror #9 │ │ │ │ + addeq lr, r7, r8, asr r9 │ │ │ │ + addeq fp, r7, ip, ror #9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec38c44 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460c0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2312 @ 0xfffff6f8 │ │ │ │ vorr d15, d4, d14 │ │ │ │ blx 101ea08 │ │ │ │ teqlt r8, r0, asr #16 │ │ │ │ ldrdne pc, [r8, -r4]! │ │ │ │ @ instruction: 0xf0883101 │ │ │ │ stmdacc r0, {r0, r2, r5, r7, ip, sp, lr, pc} │ │ │ │ andcs fp, r1, r8, lsl pc │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq lr, r7, sl, asr #20 │ │ │ │ + addeq lr, r7, lr, asr #20 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec38c7c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460c0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2311 @ 0xfffff6f9 │ │ │ │ vand d15, d8, d14 │ │ │ │ blx 91ea40 │ │ │ │ teqlt r0, r0, asr #16 │ │ │ │ ldrdne pc, [r8, -r4]! │ │ │ │ @ instruction: 0x4010e8bd │ │ │ │ @ instruction: 0xf0873101 │ │ │ │ ldclt 6, cr11, [r0, #-484] @ 0xfffffe1c │ │ │ │ - addeq lr, r7, r2, lsl sl │ │ │ │ + addeq lr, r7, r6, lsl sl │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ tstlt sl, r9, lsl #18 │ │ │ │ andsvs r6, r0, r8, asr #16 │ │ │ │ stmibvs sl, {r0, r1, r3, r8, ip, sp, pc}^ │ │ │ │ andcs r6, r1, sl, lsl r0 │ │ │ │ svclt 0x00004770 │ │ │ │ @@ -207088,25 +207088,25 @@ │ │ │ │ ldmdami r0, {r0, r1, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf73d4478 │ │ │ │ @ instruction: 0xe7eff9fd │ │ │ │ b fed9fabc │ │ │ │ addseq ip, r4, r0, lsl #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r7, r2, ror #19 │ │ │ │ - addeq lr, r7, r0, lsr #18 │ │ │ │ - addeq fp, r7, r4, asr #3 │ │ │ │ + addeq lr, r7, r6, ror #19 │ │ │ │ + addeq lr, r7, r4, lsr #18 │ │ │ │ + addeq fp, r7, r8, asr #3 │ │ │ │ @ instruction: 0x0094c3fa │ │ │ │ - addeq lr, r7, ip, ror #17 │ │ │ │ - umulleq fp, r7, r0, r1 │ │ │ │ - @ instruction: 0x0087e8b2 │ │ │ │ - addeq lr, r7, r8, lsr #17 │ │ │ │ - addeq fp, r7, sl, asr #2 │ │ │ │ - addeq lr, r7, sl, lsl #17 │ │ │ │ - addeq fp, r7, ip, lsr #2 │ │ │ │ + strdeq lr, [r7], r0 │ │ │ │ + umulleq fp, r7, r4, r1 │ │ │ │ + @ instruction: 0x0087e8b6 │ │ │ │ + addeq lr, r7, ip, lsr #17 │ │ │ │ + addeq fp, r7, lr, asr #2 │ │ │ │ + addeq lr, r7, lr, lsl #17 │ │ │ │ + addeq fp, r7, r0, lsr r1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec39028 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fefd │ │ │ │ @@ -207117,16 +207117,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf73d300c │ │ │ │ stmdami r5, {r0, r2, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xf9c0f73d │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq lr, r7, lr, lsl #16 │ │ │ │ - strheq fp, [r7], r2 │ │ │ │ + addeq lr, r7, r2, lsl r8 │ │ │ │ + strheq fp, [r7], r6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec39078 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fed5 │ │ │ │ @@ -207137,16 +207137,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf73d300c │ │ │ │ stmdami r5, {r0, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xf998f73d │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - @ instruction: 0x0087e7be │ │ │ │ - addeq fp, r7, r2, rrx │ │ │ │ + addeq lr, r7, r2, asr #15 │ │ │ │ + addeq fp, r7, r6, rrx │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec390c8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r5, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ addlt r4, r3, pc, lsl r6 │ │ │ │ blcs fc384 │ │ │ │ strmi sp, [r6], -pc, lsl #26 │ │ │ │ @@ -207166,16 +207166,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8a4f73d │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf73d4478 │ │ │ │ bls 1604a0 │ │ │ │ andlt r4, r3, r0, lsl r6 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - addeq lr, r7, ip, asr #14 │ │ │ │ - strdeq sl, [r7], r0 │ │ │ │ + addeq lr, r7, r0, asr r7 │ │ │ │ + strdeq sl, [r7], r4 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldrmi r6, [sp], -ip, lsl #18 │ │ │ │ umulllt r4, r6, r0, r6 │ │ │ │ strmi r4, [r7], -lr, lsl #12 │ │ │ │ @@ -207289,22 +207289,22 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffaef73c │ │ │ │ stmdbls r5, {r0, r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf73d4478 │ │ │ │ blls 2602b4 >::_M_default_append(unsigned int)@@Base+0xa4ac4> │ │ │ │ andlt r4, r6, r8, lsl r6 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - umulleq lr, r7, r2, r6 │ │ │ │ - addeq sl, r7, r6, lsr pc │ │ │ │ - addeq lr, r7, r0, lsl #12 │ │ │ │ - addeq sl, r7, r4, lsr #29 │ │ │ │ - addeq lr, r7, lr, ror r5 │ │ │ │ - addeq sl, r7, r2, lsr #28 │ │ │ │ - addeq lr, r7, r0, ror #10 │ │ │ │ - addeq sl, r7, r4, lsl #28 │ │ │ │ + umulleq lr, r7, r6, r6 │ │ │ │ + addeq sl, r7, sl, lsr pc │ │ │ │ + addeq lr, r7, r4, lsl #12 │ │ │ │ + addeq sl, r7, r8, lsr #29 │ │ │ │ + addeq lr, r7, r2, lsl #11 │ │ │ │ + addeq sl, r7, r6, lsr #28 │ │ │ │ + addeq lr, r7, r4, ror #10 │ │ │ │ + addeq sl, r7, r8, lsl #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r7, ip, lsl r6 │ │ │ │ strmi r4, [r8], -r1, lsl #13 │ │ │ │ ldrmi r2, [r7], -r0, lsl #10 │ │ │ │ @@ -207340,16 +207340,16 @@ │ │ │ │ andlt r4, r7, r8, asr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ beq 15e8bc │ │ │ │ @ instruction: 0xf04fd2cb │ │ │ │ ldrbmi r0, [r8], -r1, lsl #22 │ │ │ │ pop {r0, r1, r2, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addeq lr, r7, r6, lsr #9 │ │ │ │ - addeq sl, r7, sl, asr #26 │ │ │ │ + addeq lr, r7, sl, lsr #9 │ │ │ │ + addeq sl, r7, lr, asr #26 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec393f4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs ip, {r3, r4, r6, r7, r8, r9, sl, fp} │ │ │ │ addlt r4, r6, ip, lsl #13 │ │ │ │ ldrmi r2, [r5], -r0, lsl #6 │ │ │ │ stmdavs r1!, {r1, r2, r9, sl, lr} │ │ │ │ @@ -207408,22 +207408,22 @@ │ │ │ │ stmdami ip, {r0, r3, r7, r8, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 7, 5, pc, cr14, cr12, {1} │ │ │ │ stmdbls r5, {r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf73c4478 │ │ │ │ blls 2620d4 >::_M_default_append(unsigned int)@@Base+0xa68e4> │ │ │ │ svclt 0x0000e7d5 │ │ │ │ - addeq lr, r7, r6, lsr #8 │ │ │ │ - addeq sl, r7, sl, asr #25 │ │ │ │ - ldrdeq lr, [r7], r2 │ │ │ │ - addeq sl, r7, r6, ror ip │ │ │ │ - @ instruction: 0x0087e3b6 │ │ │ │ - addeq sl, r7, sl, asr ip │ │ │ │ - addeq lr, r7, r0, lsl #7 │ │ │ │ - addeq sl, r7, r4, lsr #24 │ │ │ │ + addeq lr, r7, sl, lsr #8 │ │ │ │ + addeq sl, r7, lr, asr #25 │ │ │ │ + ldrdeq lr, [r7], r6 │ │ │ │ + addeq sl, r7, sl, ror ip │ │ │ │ + @ instruction: 0x0087e3ba │ │ │ │ + addeq sl, r7, lr, asr ip │ │ │ │ + addeq lr, r7, r4, lsl #7 │ │ │ │ + addeq sl, r7, r8, lsr #24 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ @ instruction: 0x460e4d74 │ │ │ │ ldrmi fp, [r4], -r2, lsl #1 │ │ │ │ @ instruction: 0x4698447d │ │ │ │ @@ -207537,25 +207537,25 @@ │ │ │ │ strtmi r4, [r9], -pc, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [ip, #240]! @ 0xf0 │ │ │ │ @ instruction: 0xf04f480d │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mrc2 7, 3, pc, cr6, cr12, {1} │ │ │ │ svclt 0x0000e7ef │ │ │ │ - addeq lr, r7, r4, lsl r3 │ │ │ │ - umulleq lr, r7, r8, r2 │ │ │ │ - addeq sl, r7, ip, lsr fp │ │ │ │ - ldrdeq lr, [r7], sl │ │ │ │ - addeq sl, r7, lr, ror sl │ │ │ │ - @ instruction: 0x0087e1ba │ │ │ │ - addeq sl, r7, lr, asr sl │ │ │ │ - umulleq lr, r7, sl, r1 │ │ │ │ - addeq sl, r7, ip, lsr sl │ │ │ │ - addeq lr, r7, ip, ror r1 │ │ │ │ - addeq sl, r7, lr, lsl sl │ │ │ │ + addeq lr, r7, r8, lsl r3 │ │ │ │ + umulleq lr, r7, ip, r2 │ │ │ │ + addeq sl, r7, r0, asr #22 │ │ │ │ + ldrdeq lr, [r7], lr @ │ │ │ │ + addeq sl, r7, r2, lsl #21 │ │ │ │ + @ instruction: 0x0087e1be │ │ │ │ + addeq sl, r7, r2, ror #20 │ │ │ │ + umulleq lr, r7, lr, r1 │ │ │ │ + addeq sl, r7, r0, asr #20 │ │ │ │ + addeq lr, r7, r0, lsl #3 │ │ │ │ + addeq sl, r7, r2, lsr #20 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi e33d8c │ │ │ │ blmi e33f9c │ │ │ │ addlt r4, lr, sl, ror r4 │ │ │ │ @@ -207608,19 +207608,19 @@ │ │ │ │ ldc2 7, cr15, [r2, #-240]! @ 0xffffff10 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf73c4478 │ │ │ │ ldr pc, [r7, sp, ror #27]! │ │ │ │ mcr 7, 5, pc, cr2, cr3, {1} @ │ │ │ │ addseq fp, r4, r0, lsl ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq lr, [r7], r6 │ │ │ │ - umulleq sl, r7, sl, r9 │ │ │ │ + strdeq lr, [r7], sl │ │ │ │ + umulleq sl, r7, lr, r9 │ │ │ │ @ instruction: 0x0094bbd0 │ │ │ │ - addeq lr, r7, r8, rrx │ │ │ │ - addeq sl, r7, ip, lsl #18 │ │ │ │ + addeq lr, r7, ip, rrx │ │ │ │ + addeq sl, r7, r0, lsl r9 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r4, sp, lsl #18 │ │ │ │ @ instruction: 0x460f461e │ │ │ │ @ instruction: 0x460a4692 │ │ │ │ @@ -207733,26 +207733,26 @@ │ │ │ │ vtst.8 d20, d0, d0 │ │ │ │ ldrbtmi r2, [r8], #-314 @ 0xfffffec6 │ │ │ │ @ instruction: 0xf73c300c │ │ │ │ stmdami lr, {r0, r1, r4, r5, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2l 7, cr15, [lr], #240 @ 0xf0 │ │ │ │ svclt 0x0000e76e │ │ │ │ - addeq sp, r7, r8, ror #30 │ │ │ │ - addeq sl, r7, r2, lsl r8 │ │ │ │ - addeq sp, r7, r2, lsr pc │ │ │ │ - ldrdeq sl, [r7], r6 │ │ │ │ - strdeq sp, [r7], r2 │ │ │ │ - umulleq sl, r7, r6, r7 │ │ │ │ - @ instruction: 0x0087debe │ │ │ │ - addeq sl, r7, r2, ror #14 │ │ │ │ - addeq sp, r7, r4, lsr #29 │ │ │ │ - addeq sl, r7, r8, asr #14 │ │ │ │ - addeq sp, r7, sl, ror #28 │ │ │ │ - addeq sl, r7, lr, lsl #14 │ │ │ │ + addeq sp, r7, ip, ror #30 │ │ │ │ + addeq sl, r7, r6, lsl r8 │ │ │ │ + addeq sp, r7, r6, lsr pc │ │ │ │ + ldrdeq sl, [r7], sl @ │ │ │ │ + strdeq sp, [r7], r6 │ │ │ │ + umulleq sl, r7, sl, r7 │ │ │ │ + addeq sp, r7, r2, asr #29 │ │ │ │ + addeq sl, r7, r6, ror #14 │ │ │ │ + addeq sp, r7, r8, lsr #29 │ │ │ │ + addeq sl, r7, ip, asr #14 │ │ │ │ + addeq sp, r7, lr, ror #28 │ │ │ │ + addeq sl, r7, r2, lsl r7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec39a40 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8910fd0 │ │ │ │ addlt r3, r7, sp, asr r0 │ │ │ │ strmi r6, [pc], -sp, lsl #18 │ │ │ │ andls r4, r5, #6291456 @ 0x600000 │ │ │ │ @@ -207886,28 +207886,28 @@ │ │ │ │ vhadd.s8 d16, d0, d12 │ │ │ │ @ instruction: 0xf04f11f3 │ │ │ │ @ instruction: 0xf73c34ff │ │ │ │ @ instruction: 0xf04ffb01 │ │ │ │ @ instruction: 0x462831ff │ │ │ │ blx ff02075a │ │ │ │ svclt 0x0000e770 │ │ │ │ - addeq sp, r7, lr, asr sp │ │ │ │ - addeq sl, r7, r2, lsl #12 │ │ │ │ - addeq r8, r7, sl, ror r2 │ │ │ │ - ldrdeq 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[r4, #692] @ 0x2b4 │ │ │ │ ldmibmi r9!, {r0, r1, r3, r7, r9, sl, lr}^ │ │ │ │ @@ -208157,27 +208157,27 @@ │ │ │ │ svcls 0x00139b1c │ │ │ │ addeq lr, r2, r0, lsl #22 │ │ │ │ fstmiaxeq r2, {d30} @ Deprecated │ │ │ │ svclt 0x0000e03d │ │ │ │ ... │ │ │ │ addseq fp, r4, r4, lsl #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq sp, [r7], r8 │ │ │ │ - addeq sp, r7, r0, lsl #21 │ │ │ │ - addeq sp, r7, r6, ror sl │ │ │ │ - addeq sp, r7, ip, lsr r9 │ │ │ │ + ldrdeq sp, [r7], ip │ │ │ │ + addeq sp, r7, r4, lsl #21 │ │ │ │ + addeq sp, r7, sl, ror sl │ │ │ │ + addeq sp, r7, r0, asr #18 │ │ │ │ @ instruction: 0x0094b3d4 │ │ │ │ - @ instruction: 0x0087d8bc │ │ │ │ - addeq sl, r7, r0, ror #2 │ │ │ │ - addeq sp, r7, lr, lsl #17 │ │ │ │ - addeq sl, r7, r2, lsr r1 │ │ │ │ - addeq sp, r7, ip, lsl #16 │ │ │ │ - strheq sl, [r7], r0 │ │ │ │ - strdeq sp, [r7], r0 │ │ │ │ - umulleq sl, r7, r4, r0 │ │ │ │ + addeq sp, r7, r0, asr #17 │ │ │ │ + addeq sl, r7, r4, ror #2 │ │ │ │ + umulleq sp, r7, r2, r8 │ │ │ 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lsr sp │ │ │ │ - addeq sp, r7, r8, ror r4 │ │ │ │ - addeq r9, r7, sl, lsl sp │ │ │ │ - addeq sp, r7, r8, asr r4 │ │ │ │ - strdeq r9, [r7], sl │ │ │ │ - addeq sp, r7, r8, lsr r4 │ │ │ │ - ldrdeq r9, [r7], ip │ │ │ │ - addeq sp, r7, sl, lsl r4 │ │ │ │ - @ instruction: 0x00879cbe │ │ │ │ - strdeq sp, [r7], sl │ │ │ │ - umulleq r9, r7, lr, ip │ │ │ │ - ldrdeq sp, [r7], r0 │ │ │ │ - addeq r9, r7, r4, ror ip │ │ │ │ - @ instruction: 0x0087d3b8 │ │ │ │ - addeq r9, r7, sl, asr ip │ │ │ │ - umulleq sp, r7, lr, r3 │ │ │ │ - addeq r9, r7, r0, asr #24 │ │ │ │ - addeq sp, r7, r4, lsl #7 │ │ │ │ - addeq r9, r7, r6, lsr #24 │ │ │ │ - addeq sp, r7, sl, ror #6 │ │ │ │ - addeq r9, r7, ip, lsl #24 │ │ │ │ - addeq sp, r7, lr, lsr r3 │ │ │ │ - addeq r9, r7, r2, ror #23 │ │ │ │ - addeq sp, r7, r6, lsr #6 │ │ │ │ - addeq r9, r7, r8, asr #23 │ │ │ │ - addeq sp, r7, ip, lsl #6 │ │ │ │ - addeq r9, r7, lr, lsr #23 │ │ │ │ - ldrdeq sp, [r7], r0 │ │ │ │ - @ instruction: 0x0087d2b8 │ │ │ │ - addeq r9, r7, ip, asr fp │ │ │ │ - umulleq sp, r7, ip, r2 │ │ │ │ - addeq r9, r7, r0, asr #22 │ │ │ │ - addeq sp, r7, r4, lsl #5 │ │ │ │ - addeq r9, r7, r6, lsr #22 │ │ │ │ - addeq sp, r7, sl, ror #4 │ │ │ │ - addeq r9, r7, ip, lsl #22 │ │ │ │ - addeq sp, r7, r6, asr #4 │ │ │ │ - addeq r9, r7, sl, ror #21 │ │ │ │ + strdeq sp, [r7], lr │ │ │ │ + umulleq sp, r7, lr, r6 │ │ │ │ + addeq r9, r7, r0, asr #30 │ │ │ │ + addeq sp, r7, ip, asr #12 │ │ │ │ + @ instruction: 0x0087d5b2 │ │ │ │ + strdeq r6, [ip], r6 @ │ │ │ │ + ldrdeq sp, [r7], ip │ │ │ │ + addeq r9, r7, r0, lsl #27 │ │ │ │ + @ instruction: 0x0087d4b4 │ │ │ │ + addeq r9, r7, r8, asr sp │ │ │ │ + umulleq sp, r7, r6, r4 │ │ │ │ + addeq r9, r7, sl, lsr sp │ │ │ │ + addeq sp, r7, ip, ror r4 │ │ │ │ + addeq r9, r7, lr, lsl sp │ │ │ │ + addeq sp, r7, ip, asr r4 │ │ │ │ + strdeq r9, [r7], lr │ │ │ │ + addeq sp, r7, ip, lsr r4 │ │ │ │ + addeq r9, r7, r0, ror #25 │ │ │ │ + addeq sp, r7, lr, lsl r4 │ │ │ │ + addeq r9, r7, r2, asr #25 │ │ │ │ + strdeq sp, [r7], lr │ │ │ │ + addeq r9, r7, r2, lsr #25 │ │ │ │ + ldrdeq sp, [r7], r4 │ │ │ │ + addeq r9, r7, r8, ror ip │ │ │ │ + @ instruction: 0x0087d3bc │ │ │ │ + addeq r9, r7, lr, asr ip │ │ │ │ + addeq sp, r7, r2, lsr #7 │ │ │ │ + addeq r9, r7, r4, asr #24 │ │ │ │ + addeq sp, r7, r8, lsl #7 │ │ │ │ + addeq r9, r7, sl, lsr #24 │ │ │ │ + addeq sp, r7, lr, ror #6 │ │ │ │ + addeq r9, r7, r0, lsl ip │ │ │ │ + addeq sp, r7, r2, asr #6 │ │ │ │ + addeq r9, r7, r6, ror #23 │ │ │ │ + addeq sp, r7, sl, lsr #6 │ │ │ │ + addeq r9, r7, ip, asr #23 │ │ │ │ + addeq sp, r7, r0, lsl r3 │ │ │ │ + @ instruction: 0x00879bb2 │ │ │ │ + ldrdeq sp, [r7], r4 │ │ │ │ + @ instruction: 0x0087d2bc │ │ │ │ + addeq r9, r7, r0, ror #22 │ │ │ │ + addeq sp, r7, r0, lsr #5 │ │ │ │ + addeq r9, r7, r4, asr #22 │ │ │ │ + addeq sp, r7, r8, lsl #5 │ │ │ │ + addeq r9, r7, sl, lsr #22 │ │ │ │ + addeq sp, r7, lr, ror #4 │ │ │ │ + addeq r9, r7, r0, lsl fp │ │ │ │ + addeq sp, r7, sl, asr #4 │ │ │ │ + addeq r9, r7, lr, ror #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [r6], -fp, lsl #1 │ │ │ │ ldrmi r4, [sp], -lr, asr #20 │ │ │ │ strmi r2, [r7], -r0, lsl #8 │ │ │ │ @@ -208650,21 +208650,21 @@ │ │ │ │ stmdami ip, {r0, r2, r3, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ stc2l 7, cr15, [r8, #236] @ 0xec │ │ │ │ @ instruction: 0xf732e7a4 │ │ │ │ svclt 0x0000ee7e │ │ │ │ addseq sl, r4, r6, lsr #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq sp, [r7], r2 │ │ │ │ - addeq r9, r7, r6, ror r9 │ │ │ │ + ldrdeq sp, [r7], r6 │ │ │ │ + addeq r9, r7, sl, ror r9 │ │ │ │ addseq sl, r4, ip, lsr #23 │ │ │ │ - addeq sp, r7, r8, lsr r0 │ │ │ │ - ldrdeq r9, [r7], ip │ │ │ │ - addeq sp, r7, lr, lsl r0 │ │ │ │ - addeq r9, r7, r2, asr #17 │ │ │ │ + addeq sp, r7, ip, lsr r0 │ │ │ │ + addeq r9, r7, r0, ror #17 │ │ │ │ + addeq sp, r7, r2, lsr #32 │ │ │ │ + addeq r9, r7, r6, asr #17 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fec3a884 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r1, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdbvs sl, {r1, fp, ip, pc} │ │ │ │ svclt 0x00c84282 │ │ │ │ stcle 3, cr2, [r3, #-0] │ │ │ │ @@ -208699,15 +208699,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ mrc 7, 0, APSR_nzcv, cr10, cr2, {1} │ │ │ │ addseq sl, r4, r2, lsl #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r7, r4, asr pc │ │ │ │ + addeq ip, r7, r8, asr pc │ │ │ │ addseq sl, r4, sl, asr #20 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ stmdbeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ strmi fp, [r0], r2, asr #31 │ │ │ │ @@ -208738,18 +208738,18 @@ │ │ │ │ ldrbtmi r0, [r8], #-434 @ 0xfffffe4e │ │ │ │ @ instruction: 0xf73b300c │ │ │ │ stmdami r7, {r0, r3, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ ldc2 7, cr15, [r4, #-236] @ 0xffffff14 │ │ │ │ pop {r3, r5, r9, sl, lr} │ │ │ │ svclt 0x000083f8 │ │ │ │ - ldrdeq ip, [r7], r4 │ │ │ │ - addeq r9, r7, r8, ror r7 │ │ │ │ - @ instruction: 0x0087ceb6 │ │ │ │ - addeq r9, r7, sl, asr r7 │ │ │ │ + ldrdeq ip, [r7], r8 │ │ │ │ + addeq r9, r7, ip, ror r7 │ │ │ │ + @ instruction: 0x0087ceba │ │ │ │ + addeq r9, r7, lr, asr r7 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ stmdavs r3, {r0, r1, r2, r3, r4, r9, sl, lr}^ │ │ │ │ strmi fp, [r6], -r4, lsl #1 │ │ │ │ blcc 1fd858 >::_M_default_append(unsigned int)@@Base+0x42068> │ │ │ │ @@ -208838,25 +208838,25 @@ │ │ │ │ stmdami pc, {r1, r4, r7, r8, r9, sl, sp, lr, pc} @ │ │ │ │ @ instruction: 0x71b1f44f │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe4a1632 │ │ │ │ strtmi r4, [r1], -ip, lsl #16 │ │ │ │ @ instruction: 0xf73b4478 │ │ │ │ str pc, [r5, r9, asr #24] │ │ │ │ - addeq ip, r7, r2, lsl lr │ │ │ │ - @ instruction: 0x008796b6 │ │ │ │ - strdeq ip, [r7], sl │ │ │ │ - umulleq r9, r7, lr, r6 │ │ │ │ - umulleq ip, r7, sl, sp │ │ │ │ - addeq r9, r7, lr, lsr r6 │ │ │ │ - addeq ip, r7, sl, asr sp │ │ │ │ - addeq ip, r7, sl, lsr sp │ │ │ │ - ldrdeq r9, [r7], lr │ │ │ │ - addeq ip, r7, r0, lsr #26 │ │ │ │ - addeq r9, r7, r4, asr #11 │ │ │ │ + addeq ip, r7, r6, lsl lr │ │ │ │ + @ instruction: 0x008796ba │ │ │ │ + strdeq ip, [r7], lr │ │ │ │ + addeq r9, r7, r2, lsr #13 │ │ │ │ + umulleq ip, r7, lr, sp │ │ │ │ + addeq r9, r7, r2, asr #12 │ │ │ │ + addeq ip, r7, lr, asr sp │ │ │ │ + addeq ip, r7, lr, lsr sp │ │ │ │ + addeq r9, r7, r2, ror #11 │ │ │ │ + addeq ip, r7, r4, lsr #26 │ │ │ │ + addeq r9, r7, r8, asr #11 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec3ab84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46150fd0 │ │ │ │ strmi fp, [r6], -r7, lsl #1 │ │ │ │ vrsubhn.i64 d20, q5, q4 │ │ │ │ @ instruction: 0x4607fa9d │ │ │ │ @@ -208914,20 +208914,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fffa1758 │ │ │ │ stmdbls r5, {r0, r3, fp, lr} │ │ │ │ @ instruction: 0xf73b4478 │ │ │ │ blls 26294c >::_M_default_append(unsigned int)@@Base+0xa715c> │ │ │ │ andlt r4, r7, r8, lsl r6 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - addeq ip, r7, r4, ror ip │ │ │ │ - addeq r9, r7, r8, lsl r5 │ │ │ │ - addeq ip, r7, r0, asr #24 │ │ │ │ - addeq r9, r7, r4, ror #9 │ │ │ │ - strdeq ip, [r7], r8 │ │ │ │ - umulleq r9, r7, ip, r4 │ │ │ │ + addeq ip, r7, r8, ror ip │ │ │ │ + addeq r9, r7, ip, lsl r5 │ │ │ │ + addeq ip, r7, r4, asr #24 │ │ │ │ + addeq r9, r7, r8, ror #9 │ │ │ │ + strdeq ip, [r7], ip @ │ │ │ │ + addeq r9, r7, r0, lsr #9 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r6, r2, r6, lsl r9 │ │ │ │ ldmib sp, {r1, r4, r5, r8, fp, sp, lr}^ │ │ │ │ bcs 10a2dc │ │ │ │ @@ -208947,16 +208947,16 @@ │ │ │ │ @ instruction: 0xf73b300c │ │ │ │ stmdami r6, {r0, r3, r4, r5, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 1e217e6 │ │ │ │ andlt r4, r2, r0, lsr #12 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ ldrb r2, [r9, r1, lsl #8]! │ │ │ │ - addeq ip, r7, r6, ror fp │ │ │ │ - addeq r9, r7, sl, lsl r4 │ │ │ │ + addeq ip, r7, sl, ror fp │ │ │ │ + addeq r9, r7, lr, lsl r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec3ad14 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmib r2, {r3, r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ addlt r1, r3, r8, lsl #24 │ │ │ │ @ instruction: 0xf5a1461c │ │ │ │ b 1883528 │ │ │ │ @@ -209037,20 +209037,20 @@ │ │ │ │ orrsmi pc, r7, r1, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xf73b300c │ │ │ │ stmdami r8, {r0, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx ff021954 │ │ │ │ strb r9, [sl, -r1, lsl #22]! │ │ │ │ - strdeq ip, [r7], lr │ │ │ │ - addeq r9, r7, r2, lsr #7 │ │ │ │ - addeq ip, r7, r8, asr #21 │ │ │ │ - addeq r9, r7, ip, ror #6 │ │ │ │ - addeq ip, r7, r6, lsl #20 │ │ │ │ - addeq r9, r7, sl, lsr #5 │ │ │ │ + addeq ip, r7, r2, lsl #22 │ │ │ │ + addeq r9, r7, r6, lsr #7 │ │ │ │ + addeq ip, r7, ip, asr #21 │ │ │ │ + addeq r9, r7, r0, ror r3 │ │ │ │ + addeq ip, r7, sl, lsl #20 │ │ │ │ + addeq r9, r7, lr, lsr #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec3ae8c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ tstls r1, r4, lsl #12 │ │ │ │ vsra.u32 , q5, #12 │ │ │ │ @ instruction: 0xf9919901 │ │ │ │ @@ -209089,18 +209089,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-2056 @ 0xfffff7f8 │ │ │ │ @ instruction: 0xf73b300c │ │ │ │ stmdami r7, {r0, r1, r3, r4, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 16a1a20 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - umulleq ip, r7, r4, r9 │ │ │ │ - addeq r9, r7, r8, lsr r2 │ │ │ │ - addeq ip, r7, sl, lsr r9 │ │ │ │ - ldrdeq r9, [r7], lr │ │ │ │ + umulleq ip, r7, r8, r9 │ │ │ │ + addeq r9, r7, ip, lsr r2 │ │ │ │ + addeq ip, r7, lr, lsr r9 │ │ │ │ + addeq r9, r7, r2, ror #3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 19f20c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ ldrbpl pc, [r0, #-2271] @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8dfb091 │ │ │ │ @@ -209441,49 +209441,49 @@ │ │ │ │ @ instruction: 0xf73a4478 │ │ │ │ usat pc, #20, sp, lsl #31 @ │ │ │ │ ldmda r2, {r1, r4, r5, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ addseq sl, r4, r0, ror #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq ip, [r7], r4 │ │ │ │ - umulleq r9, r7, r6, r0 │ │ │ │ - addeq ip, r7, r8, lsr #15 │ │ │ │ - addeq r9, r7, sl, asr #32 │ │ │ │ - ldrdeq ip, [r7], sl │ │ │ │ - addeq r8, r7, lr, ror pc │ │ │ │ + strdeq ip, [r7], r8 │ │ │ │ + umulleq r9, r7, sl, r0 │ │ │ │ + addeq ip, r7, ip, lsr #15 │ │ │ │ + addeq r9, r7, lr, asr #32 │ │ │ │ + ldrdeq ip, [r7], lr │ │ │ │ + addeq r8, r7, r2, lsl #31 │ │ │ │ @ instruction: 0x0094a1b4 │ │ │ │ - addeq ip, r7, r0, lsr #13 │ │ │ │ - addeq r8, r7, r4, asr #30 │ │ │ │ - ldrdeq ip, [r7], ip @ │ │ │ │ - addeq r8, r7, r0, lsl #29 │ │ │ │ - addeq ip, r7, r4, asr #11 │ │ │ │ - addeq r8, r7, r8, ror #28 │ │ │ │ - addeq ip, r7, r8, asr #10 │ │ │ │ - addeq r8, r7, ip, ror #27 │ │ │ │ - addeq ip, r7, r6, lsl #10 │ │ │ │ - addeq r8, r7, sl, lsr #27 │ │ │ │ - addeq ip, r7, r8, asr #9 │ │ │ │ - addeq r8, r7, ip, ror #26 │ │ │ │ - addeq ip, r7, lr, lsr #9 │ │ │ │ - addeq r8, r7, r2, asr sp │ │ │ │ - addeq ip, r7, r0, lsl #9 │ │ │ │ - addeq r8, r7, r4, lsr #26 │ │ │ │ - addeq ip, r7, r6, ror #8 │ │ │ │ - addeq r8, r7, sl, lsl #26 │ │ │ │ - addeq ip, r7, r4, asr #8 │ │ │ │ - addeq r8, r7, r8, ror #25 │ │ │ │ - addeq ip, r7, sl, lsr #8 │ │ │ │ - addeq r8, r7, lr, asr #25 │ │ │ │ - addeq ip, r7, r0, lsl r4 │ │ │ │ - @ instruction: 0x00878cb4 │ │ │ │ - addeq ip, r7, r4, ror #7 │ │ │ │ - addeq r8, r7, r8, lsl #25 │ │ │ │ - addeq ip, r7, r8, asr #7 │ │ │ │ - addeq r8, r7, ip, ror #24 │ │ │ │ + addeq ip, r7, r4, lsr #13 │ │ │ │ + addeq r8, r7, r8, asr #30 │ │ │ │ + addeq ip, r7, r0, ror #11 │ │ │ │ + addeq r8, r7, r4, lsl #29 │ │ │ │ + addeq ip, r7, r8, asr #11 │ │ │ │ + addeq r8, r7, ip, ror #28 │ │ │ │ + addeq ip, r7, ip, asr #10 │ │ │ │ + strdeq r8, [r7], r0 │ │ │ │ + addeq ip, r7, sl, lsl #10 │ │ │ │ + addeq r8, r7, lr, lsr #27 │ │ │ │ + addeq ip, r7, ip, asr #9 │ │ │ │ + addeq r8, r7, r0, ror sp │ │ │ │ + @ instruction: 0x0087c4b2 │ │ │ │ + addeq r8, r7, r6, asr sp │ │ │ │ + addeq ip, r7, r4, lsl #9 │ │ │ │ + addeq r8, r7, r8, lsr #26 │ │ │ │ + addeq ip, r7, sl, ror #8 │ │ │ │ + addeq r8, r7, lr, lsl #26 │ │ │ │ + addeq ip, r7, r8, asr #8 │ │ │ │ + addeq r8, r7, ip, ror #25 │ │ │ │ + addeq ip, r7, lr, lsr #8 │ │ │ │ + ldrdeq r8, [r7], r2 │ │ │ │ + addeq ip, r7, r4, lsl r4 │ │ │ │ + @ instruction: 0x00878cb8 │ │ │ │ + addeq ip, r7, r8, ror #7 │ │ │ │ + addeq r8, r7, ip, lsl #25 │ │ │ │ + addeq ip, r7, ip, asr #7 │ │ │ │ + addeq r8, r7, r0, ror ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldrmi fp, [r5], -sp, lsl #1 │ │ │ │ strcs r4, [r0], #-2609 @ 0xfffff5cf │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ @@ -209533,16 +209533,16 @@ │ │ │ │ andvs r2, sl, sl, lsl #4 │ │ │ │ stmdbls r5, {r0, r2, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ movwcs r2, #4611 @ 0x1203 │ │ │ │ strb r6, [r0, sl]! │ │ │ │ svc 0x0096f731 │ │ │ │ addseq r9, r4, r6, ror #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r7, lr, lsl #5 │ │ │ │ - addeq r8, r7, r2, lsr fp │ │ │ │ + umulleq ip, r7, r2, r2 │ │ │ │ + addeq r8, r7, r6, lsr fp │ │ │ │ addseq r9, r4, r6, ror #26 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec3b640 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbmi sl!, {r4, r6, r7, r8, r9, sl, fp} │ │ │ │ bmi f90668 │ │ │ │ ldrbtmi r4, [r9], #-1540 @ 0xfffff9fc │ │ │ │ @@ -209865,35 +209865,35 @@ │ │ │ │ bls 43c990 >::resize(unsigned int)@@Base+0x157dac> │ │ │ │ movwcc r6, #6163 @ 0x1813 │ │ │ │ @ instruction: 0xe66f6013 │ │ │ │ ... │ │ │ │ addseq r9, r4, lr, ror #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r9, r4, ip, lsl fp │ │ │ │ - addeq fp, r7, r6, lsr #30 │ │ │ │ - addeq r8, r7, sl, asr #15 │ │ │ │ - addeq fp, r7, r6, lsl #31 │ │ │ │ - addeq fp, r7, lr, ror lr │ │ │ │ - addeq r8, r7, r2, lsr #14 │ │ │ │ - addeq fp, r7, r0, ror #28 │ │ │ │ - addeq r8, r7, r4, lsl #14 │ │ │ │ - addeq fp, r7, r6, asr #28 │ │ │ │ - addeq r8, r7, sl, ror #13 │ │ │ │ - addeq fp, r7, lr, lsl lr │ │ │ │ - addeq r8, r7, r2, asr #13 │ │ │ │ - addeq fp, r7, lr, asr #27 │ │ │ │ - addeq r8, r7, r2, ror r6 │ │ │ │ - @ instruction: 0x0087bdb4 │ │ │ │ - addeq r8, r7, r8, asr r6 │ │ │ │ - addeq fp, r7, ip, lsl #27 │ │ │ │ - addeq r8, r7, r0, lsr r6 │ │ │ │ - addeq fp, r7, r0, ror #26 │ │ │ │ - addeq r8, r7, r4, lsl #12 │ │ │ │ - addeq fp, r7, r6, asr #26 │ │ │ │ - addeq r8, r7, sl, ror #11 │ │ │ │ + addeq fp, r7, sl, lsr #30 │ │ │ │ + addeq r8, r7, lr, asr #15 │ │ │ │ + addeq fp, r7, sl, lsl #31 │ │ │ │ + addeq fp, r7, r2, lsl #29 │ │ │ │ + addeq r8, r7, r6, lsr #14 │ │ │ │ + addeq fp, r7, r4, ror #28 │ │ │ │ + addeq r8, r7, r8, lsl #14 │ │ │ │ + addeq fp, r7, sl, asr #28 │ │ │ │ + addeq r8, r7, lr, ror #13 │ │ │ │ + addeq fp, r7, r2, lsr #28 │ │ │ │ + addeq r8, r7, r6, asr #13 │ │ │ │ + ldrdeq fp, [r7], r2 │ │ │ │ + addeq r8, r7, r6, ror r6 │ │ │ │ + @ instruction: 0x0087bdb8 │ │ │ │ + addeq r8, r7, ip, asr r6 │ │ │ │ + umulleq fp, r7, r0, sp │ │ │ │ + addeq r8, r7, r4, lsr r6 │ │ │ │ + addeq fp, r7, r4, ror #26 │ │ │ │ + addeq r8, r7, r8, lsl #12 │ │ │ │ + addeq fp, r7, sl, asr #26 │ │ │ │ + addeq r8, r7, lr, ror #11 │ │ │ │ @ instruction: 0x46489b13 │ │ │ │ @ instruction: 0xf8969300 │ │ │ │ @ instruction: 0xf896305c │ │ │ │ @ instruction: 0xf003205d │ │ │ │ tstls r1, r1, lsl #2 │ │ │ │ tstpeq r1, r2 @ p-variant is OBSOLETE │ │ │ │ vaddw.u8 , q1, d7 │ │ │ │ @@ -209947,22 +209947,22 @@ │ │ │ │ stmdami ip, {r1, r5, r6, sl, fp, sp, lr, pc} │ │ │ │ mvnvs pc, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff9a2784 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf73a4478 │ │ │ │ strb pc, [r1, #2973] @ 0xb9d @ │ │ │ │ - addeq fp, r7, sl, asr #24 │ │ │ │ - addeq r8, r7, lr, ror #9 │ │ │ │ - addeq fp, r7, r0, lsr #24 │ │ │ │ - addeq r8, r7, r4, asr #9 │ │ │ │ - addeq fp, r7, r6, lsl #24 │ │ │ │ - addeq r8, r7, sl, lsr #9 │ │ │ │ - addeq fp, r7, r8, asr #23 │ │ │ │ - addeq r8, r7, ip, ror #8 │ │ │ │ + addeq fp, r7, lr, asr #24 │ │ │ │ + strdeq r8, [r7], r2 │ │ │ │ + addeq fp, r7, r4, lsr #24 │ │ │ │ + addeq r8, r7, r8, asr #9 │ │ │ │ + addeq fp, r7, sl, lsl #24 │ │ │ │ + addeq r8, r7, lr, lsr #9 │ │ │ │ + addeq fp, r7, ip, asr #23 │ │ │ │ + addeq r8, r7, r0, ror r4 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl 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[r7], r2 │ │ │ │ - addeq sl, r7, r6, ror r6 │ │ │ │ - addeq r6, r7, sl, lsl pc │ │ │ │ + addeq sl, r7, r2, asr r7 │ │ │ │ + strdeq r6, [r7], r6 @ │ │ │ │ + addeq sl, r7, sl, ror r6 │ │ │ │ + addeq r6, r7, lr, lsl pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0x46074cfd │ │ │ │ strdlt r4, [pc], sp │ │ │ │ strcs r4, [r0, #-1148] @ 0xfffffb84 │ │ │ │ @@ -211593,31 +211593,31 @@ │ │ │ │ @ instruction: 0xf47f2e00 │ │ │ │ @ instruction: 0xe6c5af5a │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ ldr sl, [pc, r8, ror #30] │ │ │ │ svc 0x0072f72f │ │ │ │ ldrsbeq r8, [r4], r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r7, r4, asr #10 │ │ │ │ - addeq r6, r7, r8, ror #27 │ │ │ │ - addeq sl, r7, ip, lsr #10 │ │ │ │ - ldrdeq r6, [r7], r0 │ │ │ │ + addeq sl, r7, r8, asr #10 │ │ │ │ + addeq r6, r7, ip, ror #27 │ │ │ │ + addeq sl, r7, r0, lsr r5 │ │ │ │ + ldrdeq r6, [r7], r4 │ │ │ │ addseq r8, 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#13 │ │ │ │ + addeq r9, r7, r0, asr #28 │ │ │ │ + addeq r6, r7, r4, ror #13 │ │ │ │ + addeq r9, r7, r8, lsr #28 │ │ │ │ + addeq r6, r7, ip, asr #13 │ │ │ │ bls 48d5d0 │ │ │ │ stcle 2, cr4, [r4, #-588] @ 0xfffffdb4 │ │ │ │ @ instruction: 0x3010f8da │ │ │ │ @ instruction: 0xf0402b00 │ │ │ │ @ instruction: 0x4648819b │ │ │ │ @ instruction: 0xf568f129 │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ @@ -212322,24 +212322,24 @@ │ │ │ │ mrc 15, 5, fp, cr0, cr8, {6} │ │ │ │ vneg.f64 d23, d8 │ │ │ │ mrc 10, 5, APSR_nzcv, cr0, cr0, {0} │ │ │ │ svclt 0x00a88b47 │ │ │ │ @ instruction: 0xe72e4657 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r9, r7, r8, lsr #24 │ │ │ │ - addeq r9, r7, r4, lsl sl │ │ │ │ - addeq r9, r7, ip, lsr #19 │ │ │ │ + addeq r9, r7, ip, lsr #24 │ │ │ │ + addeq r9, r7, r8, lsl sl │ │ │ │ + @ instruction: 0x008799b0 │ │ │ │ @ instruction: 0xffffae73 │ │ │ │ @ instruction: 0xffffd83d │ │ │ │ @ instruction: 0xffffae53 │ │ │ │ - addeq r9, r7, r6, lsl #17 │ │ │ │ - addeq r6, r7, sl, lsr #2 │ │ │ │ - addeq r9, r7, lr, ror #16 │ │ │ │ - addeq r6, r7, r2, lsl r1 │ │ │ │ + addeq r9, r7, sl, lsl #17 │ │ │ │ + addeq r6, r7, lr, lsr #2 │ │ │ │ + addeq r9, r7, r2, ror r8 │ │ │ │ + addeq r6, r7, r6, lsl r1 │ │ │ │ ldreq r9, [r8, -r7, asr #22] │ │ │ │ mrcge 5, 1, APSR_nzcv, cr10, cr15, {3} │ │ │ │ ldrdcc pc, [r8], -sl │ │ │ │ ldmdals sp, {r1, r3, r4, r8, r9, ip, pc} │ │ │ │ ldrdcc pc, [r0], -sl │ │ │ │ vrsra.u32 d25, d7, #26 │ │ │ │ blls 426d84 >::resize(unsigned int)@@Base+0x1421a0> │ │ │ │ @@ -212897,44 +212897,44 @@ │ │ │ │ rsbsle r2, r6, r0, lsl #26 │ │ │ │ strtmi r9, [pc], -pc, lsr #22 │ │ │ │ bfi r4, r8, #12, #9 │ │ │ │ strls r4, [lr, -ip, lsr #12] │ │ │ │ svclt 0x0000e043 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - ldrdeq r9, [r7], r6 │ │ │ │ - addeq r9, r7, ip, lsl r4 │ │ │ │ - @ instruction: 0x00875cbe │ │ │ │ - umulleq r9, r7, r2, r2 │ │ │ │ - addeq r9, r7, ip, lsr #4 │ │ │ │ - addeq r5, r7, lr, asr #21 │ │ │ │ - addeq r9, r7, ip, asr #3 │ │ │ │ - addeq r9, r7, lr, lsl r1 │ │ │ │ - addeq r9, r7, lr, asr #1 │ │ │ │ - addeq r5, r7, r2, ror r9 │ │ │ │ - strheq r9, [r7], r6 │ │ │ │ - addeq r5, r7, sl, asr r9 │ │ │ │ - umulleq r9, r7, lr, r0 │ │ │ │ - addeq r5, r7, r2, asr #18 │ │ │ │ - addeq r9, r7, sl │ │ │ │ - addeq r5, r7, lr, lsr #17 │ │ │ │ - addeq r8, r7, ip, ror #31 │ │ │ │ - umulleq r5, r7, r0, r8 │ │ │ │ - addeq r8, r7, r6, asr #31 │ │ │ │ - addeq r5, r7, sl, ror #16 │ │ │ │ - umulleq r8, r7, r4, pc @ │ │ │ │ - addeq r5, r7, r8, lsr r8 │ │ │ │ - addeq r8, r7, r8, ror pc │ │ │ │ - addeq r5, r7, ip, lsl r8 │ │ │ │ - addeq r8, r7, sl, asr pc │ │ │ │ - strdeq r5, [r7], lr │ │ │ │ - addeq r8, r7, ip, lsr pc │ │ │ │ - addeq r5, r7, r0, ror #15 │ │ │ │ - addeq r8, r7, r4, lsl #28 │ │ │ │ - addeq r5, r7, r8, lsr #13 │ │ │ │ + ldrdeq r9, [r7], sl │ │ │ │ + addeq r9, r7, r0, lsr #8 │ │ │ │ + addeq r5, r7, r2, asr #25 │ │ │ │ + umulleq r9, r7, r6, r2 │ │ │ │ + addeq r9, r7, r0, lsr r2 │ │ │ │ + ldrdeq r5, [r7], r2 │ │ │ │ + ldrdeq r9, [r7], r0 │ │ │ │ + addeq r9, r7, r2, lsr #2 │ │ │ │ + ldrdeq r9, [r7], r2 │ │ │ │ + addeq r5, r7, r6, ror r9 │ │ │ │ + strheq r9, [r7], sl │ │ │ │ + addeq r5, r7, lr, asr r9 │ │ │ │ + addeq r9, r7, r2, lsr #1 │ │ │ │ + addeq r5, r7, r6, asr #18 │ │ │ │ + addeq r9, r7, lr │ │ │ │ + @ instruction: 0x008758b2 │ │ │ │ + strdeq r8, [r7], r0 │ │ │ │ + umulleq r5, r7, r4, r8 │ │ │ │ + addeq r8, r7, sl, asr #31 │ │ │ │ + addeq r5, r7, lr, ror #16 │ │ │ │ + umulleq r8, r7, r8, pc @ │ │ │ │ + addeq r5, r7, ip, lsr r8 │ │ │ │ + addeq r8, r7, ip, ror pc │ │ │ │ + addeq r5, r7, r0, lsr #16 │ │ │ │ + addeq r8, r7, lr, asr pc │ │ │ │ + addeq r5, r7, r2, lsl #16 │ │ │ │ + addeq r8, r7, r0, asr #30 │ │ │ │ + addeq r5, r7, r4, ror #15 │ │ │ │ + addeq r8, r7, r8, lsl #28 │ │ │ │ + addeq r5, r7, ip, lsr #13 │ │ │ │ @ instruction: 0xf8504618 │ │ │ │ @ instruction: 0xf8d00024 │ │ │ │ movwlt r2, #8432 @ 0x20f0 │ │ │ │ @ instruction: 0x7181f890 │ │ │ │ ldreq pc, [ip, -r7] │ │ │ │ svclt 0x00162f18 │ │ │ │ @ instruction: 0xf04f4602 │ │ │ │ @@ -213794,101 +213794,101 @@ │ │ │ │ cdpne 0, 4, cr0, cr1, cr12, {1} │ │ │ │ sbchi pc, r7, r0, lsl #2 │ │ │ │ addeq r9, r0, ip, lsl fp │ │ │ │ @ instruction: 0x9126460a │ │ │ │ eor pc, ip, r3, asr r8 @ │ │ │ │ movweq pc, #16814 @ 0x41ae @ │ │ │ │ adcs r4, r1, r3, lsl #8 │ │ │ │ - addeq r8, r7, r0, lsr ip │ │ │ │ - ldrdeq r5, [r7], r2 │ │ │ │ - addeq r8, r7, r2, ror #23 │ │ │ │ - addeq r5, r7, r4, lsl #9 │ │ │ │ - @ instruction: 0x00878bb2 │ │ │ │ - addeq r5, r7, r4, asr r4 │ │ │ │ - umulleq r8, r7, r6, fp │ │ │ │ - addeq r5, r7, r8, lsr r4 │ │ │ │ - addeq r8, r7, sl, ror #22 │ │ │ │ - addeq r5, r7, sl, lsl #8 │ │ │ │ - addeq r8, r7, r6, asr #22 │ │ │ │ - addeq r5, r7, r8, ror #7 │ │ │ │ - addeq r8, r7, r0, lsl fp │ │ │ │ - @ instruction: 0x008753b2 │ │ │ │ - addeq r8, r7, r4, asr #21 │ │ │ │ - addeq r5, r7, r6, ror #6 │ │ │ │ + addeq r8, r7, r4, lsr ip │ │ │ │ + ldrdeq r5, [r7], r6 │ │ │ │ + addeq r8, r7, r6, ror #23 │ │ │ │ + addeq r5, r7, r8, lsl #9 │ │ │ │ + @ instruction: 0x00878bb6 │ │ │ │ + addeq r5, r7, r8, asr r4 │ │ │ │ + umulleq r8, r7, sl, fp │ │ │ │ + addeq r5, r7, ip, lsr r4 │ │ │ │ + addeq r8, r7, lr, ror #22 │ │ │ │ + addeq r5, r7, lr, lsl #8 │ │ │ │ + addeq r8, r7, sl, asr #22 │ │ │ │ + addeq r5, r7, ip, ror #7 │ │ │ │ + addeq r8, r7, r4, lsl fp │ │ │ │ + @ instruction: 0x008753b6 │ │ │ │ + addeq r8, r7, r8, asr #21 │ │ │ │ + addeq r5, r7, sl, ror #6 │ │ │ │ @ instruction: 0xffff9ffd │ │ │ │ - strdeq r8, [r7], r0 │ │ │ │ - addeq r8, r7, r6, ror #13 │ │ │ │ - addeq r4, r7, r8, lsl #31 │ │ │ │ - addeq r8, r7, r6, asr #13 │ │ │ │ - addeq r4, r7, r0, ror pc │ │ │ │ - addeq r8, r7, r6, lsl #13 │ │ │ │ - addeq r4, r7, r8, lsr #30 │ │ │ │ - addeq r8, r7, r6, ror #12 │ │ │ │ - addeq r4, r7, r8, lsl #30 │ │ │ │ - addeq r8, r7, r0, asr #12 │ │ │ │ - addeq r4, r7, r2, ror #29 │ │ │ │ - addeq r8, r7, r4, lsl #12 │ │ │ │ - addeq r4, r7, r6, lsr #29 │ │ │ │ - addeq r8, r7, r2, ror #11 │ │ │ │ - addeq r4, r7, r4, lsl #29 │ │ │ │ - addeq r8, r7, r2, asr #11 │ │ │ │ - addeq r4, r7, r4, ror #28 │ │ │ │ - addeq r8, r7, sl, lsl #11 │ │ │ │ - addeq r4, r7, ip, lsr #28 │ │ │ │ - addeq r8, r7, r8, ror #10 │ │ │ │ - addeq r4, r7, sl, lsl #28 │ │ │ │ - addeq r8, r7, ip, asr #10 │ │ │ │ - addeq r4, r7, lr, ror #27 │ │ │ │ - addeq r8, r7, lr, lsl r5 │ │ │ │ - addeq r4, r7, r0, asr #27 │ │ │ │ - addeq r8, r7, ip, ror #9 │ │ │ │ - addeq r4, r7, lr, lsl #27 │ │ │ │ - @ instruction: 0x008784ba │ │ │ │ - addeq r4, r7, ip, asr sp │ │ │ │ - umulleq r8, r7, lr, r4 │ │ │ │ - addeq r4, r7, lr, lsr sp │ │ │ │ - addeq r8, r7, r8, ror r4 │ │ │ │ - addeq r4, r7, sl, lsl sp │ │ │ │ - addeq r8, r7, r8, asr r4 │ │ │ │ - strdeq r4, [r7], sl │ │ │ │ - addeq r8, r7, ip, lsr r4 │ │ │ │ - ldrdeq r4, [r7], ip │ │ │ │ - addeq r8, r7, r4, lsl r4 │ │ │ │ - @ instruction: 0x00874cb6 │ │ │ │ strdeq r8, [r7], r4 │ │ │ │ - umulleq r4, r7, r6, ip │ │ │ │ - ldrdeq r8, [r7], r2 │ │ │ │ - addeq r4, r7, r4, ror ip │ │ │ │ - @ instruction: 0x008783b4 │ │ │ │ - addeq r4, r7, r4, asr ip │ │ │ │ - umulleq r8, r7, r0, r3 │ │ │ │ - addeq r4, r7, r2, lsr ip │ │ │ │ - addeq r8, r7, r0, ror r3 │ │ │ │ - addeq r4, r7, r2, lsl ip │ │ │ │ - addeq r8, r7, r4, asr #6 │ │ │ │ - addeq r4, r7, r4, ror #23 │ │ │ │ - addeq r8, r7, r6, lsr #6 │ │ │ │ - addeq r4, r7, r6, asr #23 │ │ │ │ - addeq r8, r7, r8, lsl #6 │ │ │ │ - addeq r4, r7, r8, lsr #23 │ │ │ │ - addeq r8, r7, ip, asr #5 │ │ │ │ - addeq r4, r7, lr, ror #22 │ │ │ │ - addeq r8, r7, lr, lsr #5 │ │ │ │ - addeq r4, r7, lr, asr #22 │ │ │ │ - addeq r8, r7, r4, lsl #5 │ │ │ │ - addeq r4, r7, r4, lsr #22 │ │ │ │ - addeq r8, r7, r6, ror #4 │ │ │ │ - addeq r4, r7, r6, lsl #22 │ │ │ │ - addeq r8, r7, r8, asr #4 │ │ │ │ - addeq r4, r7, r8, ror #21 │ │ │ │ - addeq r8, r7, r8, lsl #4 │ │ │ │ - addeq r8, r7, r2, lsl r2 │ │ │ │ - @ instruction: 0x00874ab6 │ │ │ │ - strdeq r8, [r7], r6 │ │ │ │ - umulleq r4, r7, sl, sl │ │ │ │ + addeq r8, r7, sl, ror #13 │ │ │ │ + addeq r4, r7, ip, lsl #31 │ │ │ │ + addeq r8, r7, sl, asr #13 │ │ │ │ + addeq r4, r7, r4, ror pc │ │ │ │ + addeq r8, r7, sl, lsl #13 │ │ │ │ + addeq r4, r7, ip, lsr #30 │ │ │ │ + addeq r8, r7, sl, ror #12 │ │ │ │ + addeq r4, r7, ip, lsl #30 │ │ │ │ + addeq r8, r7, r4, asr #12 │ │ │ │ + addeq r4, r7, r6, ror #29 │ │ │ │ + addeq r8, r7, r8, lsl #12 │ │ │ │ + addeq r4, r7, sl, lsr #29 │ │ │ │ + addeq r8, r7, r6, ror #11 │ │ │ │ + addeq r4, r7, r8, lsl #29 │ │ │ │ + addeq r8, r7, r6, asr #11 │ │ │ │ + addeq r4, r7, r8, ror #28 │ │ │ │ + addeq r8, r7, lr, lsl #11 │ │ │ │ + addeq r4, r7, r0, lsr lr │ │ │ │ + addeq r8, r7, ip, ror #10 │ │ │ │ + addeq r4, r7, lr, lsl #28 │ │ │ │ + addeq r8, r7, r0, asr r5 │ │ │ │ + strdeq r4, [r7], r2 │ │ │ │ + addeq r8, r7, r2, lsr #10 │ │ │ │ + addeq r4, r7, r4, asr #27 │ │ │ │ + strdeq r8, [r7], r0 │ │ │ │ + umulleq r4, r7, r2, sp │ │ │ │ + @ instruction: 0x008784be │ │ │ │ + addeq r4, r7, r0, ror #26 │ │ │ │ + addeq r8, r7, r2, lsr #9 │ │ │ │ + addeq r4, r7, r2, asr #26 │ │ │ │ + addeq r8, r7, ip, ror r4 │ │ │ │ + addeq r4, r7, lr, lsl sp │ │ │ │ + addeq r8, r7, ip, asr r4 │ │ │ │ + strdeq r4, [r7], lr │ │ │ │ + addeq r8, r7, r0, asr #8 │ │ │ │ + addeq r4, r7, r0, ror #25 │ │ │ │ + addeq r8, r7, r8, lsl r4 │ │ │ │ + @ instruction: 0x00874cba │ │ │ │ + strdeq r8, [r7], r8 @ │ │ │ │ + umulleq r4, r7, sl, ip │ │ │ │ + ldrdeq r8, [r7], r6 │ │ │ │ + addeq r4, r7, r8, ror ip │ │ │ │ + @ instruction: 0x008783b8 │ │ │ │ + addeq r4, r7, r8, asr ip │ │ │ │ + umulleq r8, r7, r4, r3 │ │ │ │ + addeq r4, r7, r6, lsr ip │ │ │ │ + addeq r8, r7, r4, ror r3 │ │ │ │ + addeq r4, r7, r6, lsl ip │ │ │ │ + addeq r8, r7, r8, asr #6 │ │ │ │ + addeq r4, r7, r8, ror #23 │ │ │ │ + addeq r8, r7, sl, lsr #6 │ │ │ │ + addeq r4, r7, sl, asr #23 │ │ │ │ + addeq r8, r7, ip, lsl #6 │ │ │ │ + addeq r4, r7, ip, lsr #23 │ │ │ │ + ldrdeq r8, [r7], r0 │ │ │ │ + addeq r4, r7, r2, ror fp │ │ │ │ + @ instruction: 0x008782b2 │ │ │ │ + addeq r4, r7, r2, asr fp │ │ │ │ + addeq r8, r7, r8, lsl #5 │ │ │ │ + addeq r4, r7, r8, lsr #22 │ │ │ │ + addeq r8, r7, sl, ror #4 │ │ │ │ + addeq r4, r7, sl, lsl #22 │ │ │ │ + addeq r8, r7, ip, asr #4 │ │ │ │ + addeq r4, r7, ip, ror #21 │ │ │ │ + addeq r8, r7, ip, lsl #4 │ │ │ │ + addeq r8, r7, r6, lsl r2 │ │ │ │ + @ instruction: 0x00874aba │ │ │ │ + strdeq r8, [r7], sl │ │ │ │ + umulleq r4, r7, lr, sl │ │ │ │ blcc 1f7044 >::_M_default_append(unsigned int)@@Base+0x3b854> │ │ │ │ andle r1, sl, r1, asr ip │ │ │ │ addmi r6, pc, #1638400 @ 0x190000 │ │ │ │ bls 51d02c │ │ │ │ stmdbls r6!, {r1, r2, r7, sl, lr} │ │ │ │ eorne pc, ip, r2, asr #16 │ │ │ │ stccs 8, cr15, [r4], {94} @ 0x5e │ │ │ │ @@ -214050,28 +214050,28 @@ │ │ │ │ cmnpmi r1, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff3267a8 │ │ │ │ @ instruction: 0x46314810 │ │ │ │ @ instruction: 0xf7364478 │ │ │ │ @ instruction: 0xf7fefb83 │ │ │ │ svclt 0x0000bd6d │ │ │ │ - addeq r7, r7, lr, lsl sp │ │ │ │ - strdeq r7, [r7], r8 │ │ │ │ - addeq r7, r7, r6, ror ip │ │ │ │ - addeq r4, r7, sl, lsl r5 │ │ │ │ - addeq r7, r7, ip, asr ip │ │ │ │ - addeq r4, r7, r6, lsl #10 │ │ │ │ - addeq r7, r7, r8, ror #23 │ │ │ │ - addeq r4, r7, ip, lsl #9 │ │ │ │ - addeq r7, r7, ip, asr #23 │ │ │ │ - addeq r4, r7, r0, ror r4 │ │ │ │ - @ instruction: 0x00877bb0 │ │ │ │ - addeq r4, r7, r4, asr r4 │ │ │ │ - umulleq r7, r7, r4, fp @ │ │ │ │ - addeq r4, r7, r8, lsr r4 │ │ │ │ + addeq r7, r7, r2, lsr #26 │ │ │ │ + strdeq r7, [r7], ip │ │ │ │ + addeq r7, r7, sl, ror ip │ │ │ │ + addeq r4, r7, lr, lsl r5 │ │ │ │ + addeq r7, r7, r0, ror #24 │ │ │ │ + addeq r4, r7, sl, lsl #10 │ │ │ │ + addeq r7, r7, ip, ror #23 │ │ │ │ + umulleq r4, r7, r0, r4 │ │ │ │ + ldrdeq r7, [r7], r0 │ │ │ │ + addeq r4, r7, r4, ror r4 │ │ │ │ + @ instruction: 0x00877bb4 │ │ │ │ + addeq r4, r7, r8, asr r4 │ │ │ │ + umulleq r7, r7, r8, fp @ │ │ │ │ + addeq r4, r7, ip, lsr r4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ @ instruction: 0xf8df27d8 │ │ │ │ strcs r1, [r0, #-2008] @ 0xfffff828 │ │ │ │ @@ -214573,136 +214573,136 @@ │ │ │ │ @ instruction: 0xf735300c │ │ │ │ ldmdami lr!, {r0, r2, r4, r5, r7, r9, sl, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff70f735 │ │ │ │ svclt 0x0000e43f │ │ │ │ @ instruction: 0xffffafd5 │ │ │ │ addseq r5, r4, lr, lsl #12 │ │ │ │ - addeq r2, r7, ip, asr #32 │ │ │ │ + addeq r2, r7, r0, asr r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, r7, r8, ror #23 │ │ │ │ - addeq r7, r7, lr, ror #21 │ │ │ │ - umulleq r4, r7, r0, r3 │ │ │ │ + addeq r7, r7, ip, ror #23 │ │ │ │ + strdeq r7, [r7], r2 │ │ │ │ + umulleq r4, r7, r4, r3 │ │ │ │ addseq r5, r4, r2, asr #11 │ │ │ │ andeq r1, r0, r5, asr r7 │ │ │ │ - addeq r7, r7, r0, lsr #23 │ │ │ │ - addeq r7, r7, r2, ror #20 │ │ │ │ + addeq r7, r7, r4, lsr #23 │ │ │ │ + addeq r7, r7, r6, ror #20 │ │ │ │ @ instruction: 0xffffae8f │ │ │ │ @ instruction: 0xffffc1d9 │ │ │ │ @ instruction: 0xffffccf1 │ │ │ │ @ instruction: 0xffffd8e9 │ │ │ │ - addeq r7, r7, r6, asr fp │ │ │ │ + addeq r7, r7, sl, asr fp │ │ │ │ @ instruction: 0xffffc8fb │ │ │ │ - strdeq r7, [r7], lr │ │ │ │ - addeq r4, r7, r0, lsr #5 │ │ │ │ - addeq r7, r7, r0, ror #19 │ │ │ │ - addeq r4, r7, r2, lsl #5 │ │ │ │ - addeq r7, r7, r2, asr #19 │ │ │ │ - addeq r4, r7, r4, ror #4 │ │ │ │ + addeq r7, r7, r2, lsl #20 │ │ │ │ + addeq r4, r7, r4, lsr #5 │ │ │ │ + addeq r7, r7, r4, ror #19 │ │ │ │ + addeq r4, r7, r6, lsl #5 │ │ │ │ + addeq r7, r7, r6, asr #19 │ │ │ │ + addeq r4, r7, r8, ror #4 │ │ │ │ @ instruction: 0x000011b1 │ │ │ │ andeq r0, r0, r3, lsr r8 │ │ │ │ @ instruction: 0xffffaca7 │ │ │ │ - addeq r7, r7, r6, ror r9 │ │ │ │ - addeq r4, r7, r8, lsl r2 │ │ │ │ - addeq r7, r7, r8, asr r9 │ │ │ │ - strdeq r4, [r7], sl │ │ │ │ - addeq r7, r7, r8, lsr r9 │ │ │ │ - addeq r4, r7, r2, ror #3 │ │ │ │ + addeq r7, r7, sl, ror r9 │ │ │ │ + addeq r4, r7, ip, lsl r2 │ │ │ │ + addeq r7, r7, ip, asr r9 │ │ │ │ + strdeq r4, [r7], lr │ │ │ │ + addeq r7, r7, ip, lsr r9 │ │ │ │ + addeq r4, r7, r6, ror #3 │ │ │ │ @ instruction: 0xffffaa6f │ │ │ │ - addeq r7, r7, sl, ror #17 │ │ │ │ - addeq r4, r7, ip, lsl #3 │ │ │ │ + addeq r7, r7, lr, ror #17 │ │ │ │ + umulleq r4, r7, r0, r1 │ │ │ │ @ instruction: 0xffffa775 │ │ │ │ - @ instruction: 0x008778b8 │ │ │ │ - addeq r4, r7, sl, asr r1 │ │ │ │ + @ instruction: 0x008778bc │ │ │ │ + addeq r4, r7, lr, asr r1 │ │ │ │ @ instruction: 0xffffc5a3 │ │ │ │ - addeq r7, r7, r6, lsl #17 │ │ │ │ - addeq r4, r7, r8, lsr #2 │ │ │ │ + addeq r7, r7, sl, lsl #17 │ │ │ │ + addeq r4, r7, ip, lsr #2 │ │ │ │ @ instruction: 0xffffa935 │ │ │ │ - addeq r7, r7, r4, asr r8 │ │ │ │ - strdeq r4, [r7], r6 │ │ │ │ + addeq r7, r7, r8, asr r8 │ │ │ │ + strdeq r4, [r7], sl │ │ │ │ @ instruction: 0xffffa88b │ │ │ │ - addeq r7, r7, r2, lsr #16 │ │ │ │ - addeq r4, r7, r4, asr #1 │ │ │ │ + addeq r7, r7, r6, lsr #16 │ │ │ │ + addeq r4, r7, r8, asr #1 │ │ │ │ @ instruction: 0xffffa821 │ │ │ │ - strdeq r7, [r7], r0 │ │ │ │ - umulleq r4, r7, r2, r0 │ │ │ │ + strdeq r7, [r7], r4 │ │ │ │ + umulleq r4, r7, r6, r0 │ │ │ │ @ instruction: 0xffff8d93 │ │ │ │ - @ instruction: 0x008777ba │ │ │ │ - addeq r4, r7, ip, asr r0 │ │ │ │ + @ instruction: 0x008777be │ │ │ │ + addeq r4, r7, r0, rrx │ │ │ │ @ instruction: 0xffff9275 │ │ │ │ - addeq r7, r7, r8, lsl #15 │ │ │ │ - addeq r4, r7, sl, lsr #32 │ │ │ │ + addeq r7, r7, ip, lsl #15 │ │ │ │ + addeq r4, r7, lr, lsr #32 │ │ │ │ @ instruction: 0xffffc8bb │ │ │ │ - addeq r7, r7, r6, asr r7 │ │ │ │ - strdeq r3, [r7], r8 │ │ │ │ + addeq r7, r7, sl, asr r7 │ │ │ │ + strdeq r3, [r7], ip │ │ │ │ ldrdeq r0, [r0], -r5 │ │ │ │ - addeq r7, r7, r4, lsr #14 │ │ │ │ - addeq r3, r7, r6, asr #31 │ │ │ │ + addeq r7, r7, r8, lsr #14 │ │ │ │ + addeq r3, r7, sl, asr #31 │ │ │ │ @ instruction: 0xffffd611 │ │ │ │ - addeq r7, r7, sl, ror #13 │ │ │ │ - addeq r3, r7, ip, lsl #31 │ │ │ │ + addeq r7, r7, lr, ror #13 │ │ │ │ + umulleq r3, r7, r0, pc @ │ │ │ │ @ instruction: 0xffffbb35 │ │ │ │ - @ instruction: 0x008776b8 │ │ │ │ - addeq r3, r7, sl, asr pc │ │ │ │ + @ instruction: 0x008776bc │ │ │ │ + addeq r3, r7, lr, asr pc │ │ │ │ @ instruction: 0xffffb37f │ │ │ │ - addeq r7, r7, lr, ror r6 │ │ │ │ - addeq r3, r7, r0, lsr #30 │ │ │ │ + addeq r7, r7, r2, lsl #13 │ │ │ │ + addeq r3, r7, r4, lsr #30 │ │ │ │ @ instruction: 0xffff8ec1 │ │ │ │ - addeq r7, r7, ip, asr #12 │ │ │ │ - addeq r3, r7, lr, ror #29 │ │ │ │ + addeq r7, r7, r0, asr r6 │ │ │ │ + strdeq r3, [r7], r2 │ │ │ │ @ instruction: 0xffffcdcb │ │ │ │ @ instruction: 0xffffcb31 │ │ │ │ - addeq r7, r7, lr, lsl #12 │ │ │ │ - @ instruction: 0x00873eb2 │ │ │ │ + addeq r7, r7, r2, lsl r6 │ │ │ │ + @ instruction: 0x00873eb6 │ │ │ │ @ instruction: 0xffff94b9 │ │ │ │ - addeq r7, r7, r2, ror #11 │ │ │ │ - addeq r3, r7, r6, lsl #29 │ │ │ │ + addeq r7, r7, r6, ror #11 │ │ │ │ + addeq r3, r7, sl, lsl #29 │ │ │ │ @ instruction: 0xffffd421 │ │ │ │ - @ instruction: 0x008775b6 │ │ │ │ - addeq r3, r7, sl, asr lr │ │ │ │ + @ instruction: 0x008775ba │ │ │ │ + addeq r3, r7, lr, asr lr │ │ │ │ @ instruction: 0xffff8dad │ │ │ │ - addeq r7, r7, sl, lsl #11 │ │ │ │ - addeq r3, r7, lr, lsr #28 │ │ │ │ + addeq r7, r7, lr, lsl #11 │ │ │ │ + addeq r3, r7, r2, lsr lr │ │ │ │ @ instruction: 0xffff8d31 │ │ │ │ - addeq r7, r7, lr, asr r5 │ │ │ │ - addeq r3, r7, r2, lsl #28 │ │ │ │ - addeq r4, r7, r2, asr #23 │ │ │ │ - addeq r7, r7, r0, lsl #13 │ │ │ │ - addeq r1, r7, r4, asr sl │ │ │ │ + addeq r7, r7, r2, ror #10 │ │ │ │ + addeq r3, r7, r6, lsl #28 │ │ │ │ + addeq r4, r7, r6, asr #23 │ │ │ │ + addeq r7, r7, r4, lsl #13 │ │ │ │ + addeq r1, r7, r8, asr sl │ │ │ │ andeq r0, r0, r5, lsl r6 │ │ │ │ - addeq r7, r7, r0, asr r6 │ │ │ │ - addeq pc, r6, ip, lsr #25 │ │ │ │ - addeq r7, r7, r6, ror #9 │ │ │ │ - addeq r3, r7, sl, lsl #27 │ │ │ │ - addeq r7, r7, ip, asr #9 │ │ │ │ - addeq r3, r7, r0, ror sp │ │ │ │ - addeq pc, r6, r0, asr #25 │ │ │ │ + addeq r7, r7, r4, asr r6 │ │ │ │ + @ instruction: 0x0086fcb0 │ │ │ │ + addeq r7, r7, sl, ror #9 │ │ │ │ + addeq r3, r7, lr, lsl #27 │ │ │ │ + ldrdeq r7, [r7], r0 │ │ │ │ + addeq r3, r7, r4, ror sp │ │ │ │ + addeq pc, r6, r4, asr #25 │ │ │ │ + addeq r7, r7, r2, lsr #12 │ │ │ │ + umulleq r7, r7, r6, r4 @ │ │ │ │ + addeq r3, r7, sl, lsr sp │ │ │ │ + umulleq r5, r7, r6, fp │ │ │ │ + addeq r7, r7, r0, lsl r6 │ │ │ │ + addeq r7, r7, ip, asr r4 │ │ │ │ + addeq r3, r7, r0, lsl #26 │ │ │ │ + strdeq r7, [r7], ip │ │ │ │ + addeq r7, r7, r2, lsr r6 │ │ │ │ + addeq r7, r7, r2, lsr #8 │ │ │ │ + addeq r3, r7, r6, asr #25 │ │ │ │ addeq r7, r7, lr, lsl r6 │ │ │ │ - umulleq r7, r7, r2, r4 @ │ │ │ │ - addeq r3, r7, r6, lsr sp │ │ │ │ - umulleq r5, r7, r2, fp │ │ │ │ - addeq r7, r7, ip, lsl #12 │ │ │ │ - addeq r7, r7, r8, asr r4 │ │ │ │ - strdeq r3, [r7], ip │ │ │ │ - strdeq r7, [r7], r8 │ │ │ │ - addeq r7, r7, lr, lsr #12 │ │ │ │ - addeq r7, r7, lr, lsl r4 │ │ │ │ - addeq r3, r7, r2, asr #25 │ │ │ │ - addeq r7, r7, sl, lsl r6 │ │ │ │ - addeq r7, r7, ip, asr #12 │ │ │ │ - addeq r7, r7, r4, ror #7 │ │ │ │ - addeq r3, r7, r8, lsl #25 │ │ │ │ - addeq r7, r7, r8, lsr r6 │ │ │ │ - umulleq r7, r7, lr, r6 @ │ │ │ │ - addeq r7, r7, sl, lsr #7 │ │ │ │ - addeq r3, r7, lr, asr #24 │ │ │ │ - addeq r7, r7, r4, lsl #13 │ │ │ │ - ldrdeq r7, [r7], r6 │ │ │ │ - addeq r7, r7, lr, ror #6 │ │ │ │ - addeq r3, r7, r2, lsl ip │ │ │ │ + addeq r7, r7, r0, asr r6 │ │ │ │ + addeq r7, r7, r8, ror #7 │ │ │ │ + addeq r3, r7, ip, lsl #25 │ │ │ │ + addeq r7, r7, ip, lsr r6 │ │ │ │ + addeq r7, r7, r2, lsr #13 │ │ │ │ + addeq r7, r7, lr, lsr #7 │ │ │ │ + addeq r3, r7, r2, asr ip │ │ │ │ + addeq r7, r7, r8, lsl #13 │ │ │ │ + ldrdeq r7, [r7], sl │ │ │ │ + addeq r7, r7, r2, ror r3 │ │ │ │ + addeq r3, r7, r6, lsl ip │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec406fc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r2, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -214713,16 +214713,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf735300c │ │ │ │ stmdami r5, {r0, r1, r3, r4, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ mrc2 7, 2, pc, cr6, cr5, {1} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq r7, r7, sl, lsr r1 │ │ │ │ - ldrdeq r3, [r7], lr │ │ │ │ + addeq r7, r7, lr, lsr r1 │ │ │ │ + addeq r3, r7, r2, ror #19 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0x460fb091 │ │ │ │ @ instruction: 0x46064971 │ │ │ │ movwls r4, #54928 @ 0xd690 │ │ │ │ @@ -214836,26 +214836,26 @@ │ │ │ │ @ instruction: 0xf735300c │ │ │ │ ldmdami r0, {r0, r1, r2, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7354478 │ │ │ │ strb pc, [ip, -r3, ror #26]! @ │ │ │ │ cdp 7, 1, cr15, cr8, cr12, {1} │ │ │ │ addseq r4, r4, ip, ror #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r7, lr, lsl r6 │ │ │ │ - addeq r7, r7, lr, ror r0 │ │ │ │ - addeq pc, r6, r4, ror #21 │ │ │ │ + addeq r1, r7, r2, lsr #12 │ │ │ │ + addeq r7, r7, r2, lsl #1 │ │ │ │ + addeq pc, r6, r8, ror #21 │ │ │ │ addseq r4, r4, r2, asr fp │ │ │ │ - addeq r7, r7, r2, lsr r0 │ │ │ │ - ldrdeq r3, [r7], r6 │ │ │ │ - addeq r6, r7, sl, lsl #31 │ │ │ │ - addeq r3, r7, lr, lsr #16 │ │ │ │ - addeq r6, r7, r0, ror pc │ │ │ │ - addeq r3, r7, r4, lsl r8 │ │ │ │ - addeq r6, r7, r2, asr pc │ │ │ │ - @ instruction: 0x008772bc │ │ │ │ + addeq r7, r7, r6, lsr r0 │ │ │ │ + ldrdeq r3, [r7], sl │ │ │ │ + addeq r6, r7, lr, lsl #31 │ │ │ │ + addeq r3, r7, r2, lsr r8 │ │ │ │ + addeq r6, r7, r4, ror pc │ │ │ │ + addeq r3, r7, r8, lsl r8 │ │ │ │ + addeq r6, r7, r6, asr pc │ │ │ │ + addeq r7, r7, r0, asr #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0x46144d97 │ │ │ │ umullslt r4, fp, r7, sl │ │ │ │ stccs 4, cr4, [r2], {125} @ 0x7d │ │ │ │ @@ -215007,24 +215007,24 @@ │ │ │ │ stmdami pc, {r0, r1, r4, r6, r8, r9, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7354478 │ │ │ │ strb pc, [r7, sp, lsl #24] @ │ │ │ │ @ instruction: 0x009449dc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r4, r4, ip, lsr #19 │ │ │ │ - addeq r6, r7, lr, lsr #27 │ │ │ │ - addeq r6, r7, r6, lsl sp │ │ │ │ - @ instruction: 0x008735ba │ │ │ │ - strdeq r6, [r7], lr │ │ │ │ - addeq r3, r7, r2, lsr #11 │ │ │ │ - addeq r6, r7, r0, asr #25 │ │ │ │ - addeq r6, r7, ip, asr #25 │ │ │ │ - addeq r3, r7, r0, ror r5 │ │ │ │ - addeq r6, r7, sl, lsr #25 │ │ │ │ - addeq r3, r7, ip, asr #10 │ │ │ │ + @ instruction: 0x00876db2 │ │ │ │ + addeq r6, r7, sl, lsl sp │ │ │ │ + @ instruction: 0x008735be │ │ │ │ + addeq r6, r7, r2, lsl #26 │ │ │ │ + addeq r3, r7, r6, lsr #11 │ │ │ │ + addeq r6, r7, r4, asr #25 │ │ │ │ + ldrdeq r6, [r7], r0 │ │ │ │ + addeq r3, r7, r4, ror r5 │ │ │ │ + addeq r6, r7, lr, lsr #25 │ │ │ │ + addeq r3, r7, r0, asr r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ ldmmi r6!, {r0, r2, r9, sl, lr}^ │ │ │ │ ldmibmi r6!, {r0, r2, r4, r7, ip, sp, pc}^ │ │ │ │ smlsdxcs r0, r8, r4, r4 │ │ │ │ @@ -215054,16 +215054,16 @@ │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ rscshi pc, r0, r0, asr #32 │ │ │ │ ldrbmi r9, [r2], -r8, lsr #22 │ │ │ │ strbmi r9, [r9], -sl, lsl #6 │ │ │ │ strtmi r9, [r8], -r7, lsr #22 │ │ │ │ blls a8e6b0 │ │ │ │ blls a4e6b0 │ │ │ │ - blls a0e6b0 │ │ │ │ - blls 9ce6b0 │ │ │ │ + blls a0e6b0 │ │ │ │ + blls 9ce6b0 │ │ │ │ blls 98e6b0 │ │ │ │ blls 94e6b0 │ │ │ │ blls 90e6b0 │ │ │ │ movwls r9, #12050 @ 0x2f12 │ │ │ │ movwls r9, #6943 @ 0x1b1f │ │ │ │ strls r4, [r0, -r3, asr #12] │ │ │ │ vand d15, d0, d6 │ │ │ │ @@ -215270,46 +215270,46 @@ │ │ │ │ @ instruction: 0xf944f735 │ │ │ │ @ instruction: 0xf04f4824 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9fef735 │ │ │ │ svclt 0x0000e7d1 │ │ │ │ addseq r4, r4, r8, lsr r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r7, r6, lsr r1 │ │ │ │ - umulleq r6, r7, sl, fp │ │ │ │ - addeq r3, r7, lr, lsr r4 │ │ │ │ - addeq r6, r7, r2, lsl #23 │ │ │ │ - addeq r3, r7, r6, lsr #8 │ │ │ │ - addeq r6, r7, r4, asr #22 │ │ │ │ - addeq r6, r7, sl, lsr sl │ │ │ │ - addeq r6, r7, r0, lsr sl │ │ │ │ - addeq r6, r7, r2, lsr #28 │ │ │ │ + addeq r1, r7, sl, lsr r1 │ │ │ │ + umulleq r6, r7, lr, fp │ │ │ │ + addeq r3, r7, r2, asr #8 │ │ │ │ + addeq r6, r7, r6, lsl #23 │ │ │ │ + addeq r3, r7, sl, lsr #8 │ │ │ │ + addeq r6, r7, r8, asr #22 │ │ │ │ + addeq r6, r7, lr, lsr sl │ │ │ │ + addeq r6, r7, r4, lsr sl │ │ │ │ + addeq r6, r7, r6, lsr #28 │ │ │ │ addseq r4, r4, sl, lsl #10 │ │ │ │ - strdeq r6, [r7], sl │ │ │ │ - umulleq r3, r7, lr, r2 │ │ │ │ - addeq r6, r7, r0, ror #19 │ │ │ │ - addeq r3, r7, r4, lsl #5 │ │ │ │ - addeq r6, r7, r6, asr #19 │ │ │ │ - addeq r6, r7, r8, asr sp │ │ │ │ - addeq r6, r7, ip, asr r9 │ │ │ │ - addeq r3, r7, r0, lsl #4 │ │ │ │ - addeq r6, r7, r6, lsr r9 │ │ │ │ - strdeq r6, [r7], r8 │ │ │ │ - addeq r6, r7, ip, lsl r9 │ │ │ │ - addeq r3, r7, r0, asr #3 │ │ │ │ - addeq r6, r7, r0, lsl #18 │ │ │ │ - addeq r3, r7, r4, lsr #3 │ │ │ │ - addeq r6, r7, r6, ror #17 │ │ │ │ - addeq r3, r7, r8, lsl #3 │ │ │ │ - addeq r6, r7, r8, asr #17 │ │ │ │ - addeq r3, r7, sl, ror #2 │ │ │ │ - addeq r6, r7, r8, lsr #17 │ │ │ │ - addeq r6, r7, r2, lsl ip │ │ │ │ - addeq r6, r7, ip, lsl #17 │ │ │ │ - addeq r3, r7, lr, lsr #2 │ │ │ │ + strdeq r6, [r7], lr │ │ │ │ + addeq r3, r7, r2, lsr #5 │ │ │ │ + addeq r6, r7, r4, ror #19 │ │ │ │ + addeq r3, r7, r8, lsl #5 │ │ │ │ + addeq r6, r7, sl, asr #19 │ │ │ │ + addeq r6, r7, ip, asr sp │ │ │ │ + addeq r6, r7, r0, ror #18 │ │ │ │ + addeq r3, r7, r4, lsl #4 │ │ │ │ + addeq r6, r7, sl, lsr r9 │ │ │ │ + strdeq r6, [r7], ip │ │ │ │ + addeq r6, r7, r0, lsr #18 │ │ │ │ + addeq r3, r7, r4, asr #3 │ │ │ │ + addeq r6, r7, r4, lsl #18 │ │ │ │ + addeq r3, r7, r8, lsr #3 │ │ │ │ + addeq r6, r7, sl, ror #17 │ │ │ │ + addeq r3, r7, ip, lsl #3 │ │ │ │ + addeq r6, r7, ip, asr #17 │ │ │ │ + addeq r3, r7, lr, ror #2 │ │ │ │ + addeq r6, r7, ip, lsr #17 │ │ │ │ + addeq r6, r7, r6, lsl ip │ │ │ │ + umulleq r6, r7, r0, r8 │ │ │ │ + addeq r3, r7, r2, lsr r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @ instruction: 0x469bb099 │ │ │ │ strmi r4, [r7], -r0, lsl #23 │ │ │ │ bmi fe10e6d8 │ │ │ │ @@ -215439,24 +215439,24 @@ │ │ │ │ @ instruction: 0xf8b2f735 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf72ce74a │ │ │ │ svclt 0x0000e966 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009442be │ │ │ │ addseq r4, r4, r0, lsr r2 │ │ │ │ - addeq r6, r7, lr, lsl r7 │ │ │ │ - addeq r2, r7, r2, asr #31 │ │ │ │ - ldrdeq r6, [r7], r0 │ │ │ │ - addeq r6, r7, r4, ror r6 │ │ │ │ - addeq r6, r7, r4, lsr r6 │ │ │ │ - ldrdeq r2, [r7], r8 │ │ │ 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│ │ │ ldrsbtgt pc, [r0], -sp @ │ │ │ │ svclt 0x00189c0a │ │ │ │ @@ -215649,16 +215649,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 2, pc, cr12, cr4, {1} @ │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7344478 │ │ │ │ blls 469ff0 │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - umulleq r6, r7, ip, r2 │ │ │ │ - addeq r2, r7, r0, asr #22 │ │ │ │ + addeq r6, r7, r0, lsr #5 │ │ │ │ + addeq r2, r7, r4, asr #22 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec415ec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ blx 9283d8 │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -215668,16 +215668,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 7, 1, pc, cr6, cr4, {1} @ │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7344478 │ │ │ │ blls 169fa4 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addeq r6, r7, r0, asr r2 │ │ │ │ - strdeq r2, [r7], r4 │ │ │ │ + addeq r6, r7, r4, asr r2 │ │ │ │ + strdeq r2, [r7], r8 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs fp, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ @ instruction: 0xf8d3b133 │ │ │ │ bcs f280c │ │ │ │ @@ -215734,18 +215734,18 @@ │ │ │ │ @ instruction: 0x51b3f44f │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [ip, #208] @ 0xd0 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7344478 │ │ │ │ @ instruction: 0x4620fe57 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ - addeq r6, r7, r0, ror r1 │ │ │ │ - addeq r2, r7, r4, lsl sl │ │ │ │ - addeq r6, r7, ip, lsr r1 │ │ │ │ - addeq r2, r7, r0, ror #19 │ │ │ │ + addeq r6, r7, r4, ror r1 │ │ │ │ + addeq r2, r7, r8, lsl sl │ │ │ │ + addeq r6, r7, r0, asr #2 │ │ │ │ + addeq r2, r7, r4, ror #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [lr], -fp, lsl #1 │ │ │ │ strmi r4, [r9], r9, ror #22 │ │ │ │ strmi r4, [r5], -r9, ror #18 │ │ │ │ @@ -215850,27 +215850,27 @@ │ │ │ │ ldmdami r2, {r0, r3, r4, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7344478 │ │ │ │ @ instruction: 0xf04ffd73 │ │ │ │ @ instruction: 0xe7ad33ff │ │ │ │ cdp 7, 2, cr15, cr6, cr11, {1} │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r7, r8, lsr #12 │ │ │ │ + addeq r0, r7, ip, lsr #12 │ │ │ │ addseq r3, r4, r0, ror #23 │ │ │ │ - addeq r6, r7, r2, lsl #1 │ │ │ │ - addeq r5, r7, ip, ror #31 │ │ │ │ + addeq r6, r7, r6, lsl #1 │ │ │ │ + strdeq r5, [r7], r0 │ │ │ │ addseq r3, r4, ip, ror #21 │ │ │ │ - addeq r5, r7, ip, asr #31 │ │ │ │ - addeq r2, r7, r0, ror r8 │ │ │ │ - addeq r5, r7, lr, lsr #31 │ │ │ │ - addeq r2, r7, r2, asr r8 │ │ │ │ - umulleq r5, r7, r0, pc @ │ │ │ │ - addeq r2, r7, r4, lsr r8 │ │ │ │ - addeq r5, r7, r6, ror pc │ │ │ │ - addeq r2, r7, r8, lsl r8 │ │ │ │ + ldrdeq r5, [r7], r0 │ │ │ │ + addeq r2, r7, r4, ror r8 │ │ │ │ + @ instruction: 0x00875fb2 │ │ │ │ + addeq r2, r7, r6, asr r8 │ │ │ │ + umulleq r5, r7, r4, pc @ │ │ │ │ + addeq r2, r7, r8, lsr r8 │ │ │ │ + addeq r5, r7, sl, ror pc │ │ │ │ + addeq r2, r7, ip, lsl r8 │ │ │ │ stmdbvs fp, {r1, r8, fp, sp, lr} │ │ │ │ svcvs 0x009b6f90 │ │ │ │ ldrbmi r1, [r0, -r0, asr #21]! │ │ │ │ bl ead70 │ │ │ │ stmdane r3, {r1, r7, r9, ip}^ │ │ │ │ blvs 4a5d9c │ │ │ │ blvc 4a5da4 │ │ │ │ @@ -215952,17 +215952,17 @@ │ │ │ │ ldrbtmi r4, [r8], #-2055 @ 0xfffff7f9 │ │ │ │ @ instruction: 0xf734300c │ │ │ │ stmdami r6, {r0, r3, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 7, cr15, [r4], #208 @ 0xd0 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ - addeq r4, r7, r2, lsr #26 │ │ │ │ - strdeq r6, [r7], sl │ │ │ │ - addeq r2, r7, sl, ror r6 │ │ │ │ + addeq r4, r7, r6, lsr #26 │ │ │ │ + strdeq r6, [r7], lr │ │ │ │ + addeq r2, r7, lr, ror r6 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec41ab4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi fp, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi r4, [r5], -r6, lsl #12 │ │ │ │ @ instruction: 0xf1154479 │ │ │ │ strmi pc, [r4], -fp, ror #5 │ │ │ │ @@ -215970,15 +215970,15 @@ │ │ │ │ strtmi fp, [r0], -r8, asr #2 │ │ │ │ blx a7860 │ │ │ │ strtmi r4, [fp], -r1, lsl #12 │ │ │ │ ldmib r1, {r4, r5, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf0ce1200 │ │ │ │ ldrdcs pc, [r1], -r7 │ │ │ │ svclt 0x0000bd70 │ │ │ │ - @ instruction: 0x00874cb0 │ │ │ │ + @ instruction: 0x00874cb4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec41af4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi r4!, {r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ ldrmi fp, [r6], -r3, lsl #1 │ │ │ │ ldrbtmi r4, [r9], #-1541 @ 0xfffff9fb │ │ │ │ vsra.s8 d31, d5, #6 │ │ │ │ @@ -216075,36 +216075,36 @@ │ │ │ │ vtst.8 d20, d3, d10 │ │ │ │ ldrbtmi r0, [r8], #-416 @ 0xfffffe60 │ │ │ │ @ instruction: 0xf734300c │ │ │ │ ldmdami r8, {r0, r4, r5, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx fec2875a │ │ │ │ svclt 0x0000e75a │ │ │ │ - addeq r4, r7, lr, ror #24 │ │ │ │ - addeq r6, r7, r4, lsl #3 │ │ │ │ - addeq r6, r7, r2, asr r1 │ │ │ │ - ldrdeq r2, [r7], r2 @ │ │ │ │ - addeq r6, r7, ip, asr r1 │ │ │ │ - addeq r6, r7, sl, lsl r1 │ │ │ │ - umulleq r2, r7, sl, r5 │ │ │ │ - addeq r6, r7, r0, lsr r1 │ │ │ │ - addeq r6, r7, sl, lsr #2 │ │ │ │ - addeq r6, r7, r8, asr #1 │ │ │ │ - addeq r2, r7, r8, asr #10 │ │ │ │ - addeq r6, r7, lr, lsr #1 │ │ │ │ - addeq r2, r7, lr, lsr #10 │ │ │ │ - addeq r6, r7, ip, ror #1 │ │ │ │ - addeq r6, r7, r6, ror #1 │ │ │ │ - addeq r6, r7, ip, asr r0 │ │ │ │ - ldrdeq r2, [r7], ip │ │ │ │ - addeq r6, r7, r2, asr #32 │ │ │ │ - addeq r2, r7, r2, asr #9 │ │ │ │ - addeq r6, r7, r2, lsr #1 │ │ │ │ - addeq r6, r7, sl │ │ │ │ - addeq r2, r7, sl, lsl #9 │ │ │ │ + addeq r4, r7, r2, ror ip │ │ │ │ + addeq r6, r7, r8, lsl #3 │ │ │ │ + addeq r6, r7, r6, asr r1 │ │ │ │ + ldrdeq r2, [r7], r6 │ │ │ │ + addeq r6, r7, r0, ror #2 │ │ │ │ + addeq r6, r7, lr, lsl r1 │ │ │ │ + umulleq r2, r7, lr, r5 │ │ │ │ + addeq r6, r7, r4, lsr r1 │ │ │ │ + addeq r6, r7, lr, lsr #2 │ │ │ │ + addeq r6, r7, ip, asr #1 │ │ │ │ + addeq r2, r7, ip, asr #10 │ │ │ │ + strheq r6, [r7], r2 │ │ │ │ + addeq r2, r7, r2, lsr r5 │ │ │ │ + strdeq r6, [r7], r0 │ │ │ │ + addeq r6, r7, sl, ror #1 │ │ │ │ + addeq r6, r7, r0, rrx │ │ │ │ + addeq r2, r7, r0, ror #9 │ │ │ │ + addeq r6, r7, r6, asr #32 │ │ │ │ + addeq r2, r7, r6, asr #9 │ │ │ │ + addeq r6, r7, r6, lsr #1 │ │ │ │ + addeq r6, r7, lr │ │ │ │ + addeq r2, r7, lr, lsl #9 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec41cec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi r4, {r3, r6, r7, r8, r9, sl, fp}^ │ │ │ │ ldrmi fp, [r5], -r9, lsl #1 │ │ │ │ ldrbtmi r4, [r9], #-1540 @ 0xfffff9fc │ │ │ │ @ instruction: 0xf1154e42 │ │ │ │ @@ -216169,29 +216169,29 @@ │ │ │ │ stc 6, cr4, [sp, #128] @ 0x80 │ │ │ │ ldrbtmi r0, [sl], #-2816 @ 0xfffff500 │ │ │ │ @ instruction: 0xf152f129 │ │ │ │ ldrtmi r4, [r2], -r0, lsr #12 │ │ │ │ @ instruction: 0xf1294629 │ │ │ │ andcs pc, r1, sp, asr #2 │ │ │ │ ldcllt 0, cr11, [r0, #36]! @ 0x24 │ │ │ │ - addeq r4, r7, r6, ror sl │ │ │ │ - umulleq r6, r7, ip, r0 │ │ │ │ - addeq r6, r7, r8, asr r0 │ │ │ │ - addeq r6, r7, r0, rrx │ │ │ │ - addeq r6, r7, sl, asr r0 │ │ │ │ + addeq r4, r7, sl, ror sl │ │ │ │ + addeq r6, r7, r0, lsr #1 │ │ │ │ + addeq r6, r7, ip, asr r0 │ │ │ │ addeq r6, r7, r4, rrx │ │ │ │ - addeq r6, r7, r6, rrx │ │ │ │ - addeq r6, r7, r0, ror r0 │ │ │ │ - addeq r5, r7, r6, ror #31 │ │ │ │ - strdeq r5, [r7], r0 │ │ │ │ - addeq r8, r9, ip, asr #31 │ │ │ │ - addeq r6, r7, r0, rrx │ │ │ │ - addeq r9, sl, r2, ror #22 │ │ │ │ - addeq r5, r7, lr, ror #31 │ │ │ │ + addeq r6, r7, lr, asr r0 │ │ │ │ + addeq r6, r7, r8, rrx │ │ │ │ + addeq r6, r7, sl, rrx │ │ │ │ + addeq r6, r7, r4, ror r0 │ │ │ │ addeq r5, r7, sl, ror #31 │ │ │ │ + strdeq r5, [r7], r4 │ │ │ │ + ldrdeq r8, [r9], r0 │ │ │ │ + addeq r6, r7, r4, rrx │ │ │ │ + addeq r9, sl, r6, ror #22 │ │ │ │ + strdeq r5, [r7], r2 │ │ │ │ + addeq r5, r7, lr, ror #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ blvs 17bc4c8 │ │ │ │ strmi fp, [r6], -r5, lsl #1 │ │ │ │ blcs fc498 │ │ │ │ @@ -216251,23 +216251,23 @@ │ │ │ │ andcc pc, r8, r3, asr r8 @ │ │ │ │ bfi r6, fp, #17, #3 │ │ │ │ @ instruction: 0x46394652 │ │ │ │ @ instruction: 0xf1294630 │ │ │ │ blvs be6ff0 │ │ │ │ eorcc pc, r4, r3, asr r8 @ │ │ │ │ bfi r6, fp, (invalid: 17:7) │ │ │ │ - addeq r5, r7, r4, ror pc │ │ │ │ - umulleq r9, sl, r4, sl │ │ │ │ - addeq r5, r7, r8, asr #30 │ │ │ │ - addeq r5, r7, r6, lsr pc │ │ │ │ - addeq r8, r8, ip, ror sp │ │ │ │ - ldrdeq sp, [sl], lr │ │ │ │ - strdeq r5, [r7], r4 │ │ │ │ - addeq r0, r7, r4, lsl #1 │ │ │ │ - addeq r9, sp, r4, ror r8 │ │ │ │ + addeq r5, r7, r8, ror pc │ │ │ │ + umulleq r9, sl, r8, sl │ │ │ │ + addeq r5, r7, ip, asr #30 │ │ │ │ + addeq r5, r7, sl, lsr pc │ │ │ │ + addeq r8, r8, r0, lsl #27 │ │ │ │ + addeq sp, sl, r2, ror #21 │ │ │ │ + strdeq r5, [r7], r8 │ │ │ │ + addeq r0, r7, r8, lsl #1 │ │ │ │ + addeq r9, sp, r8, ror r8 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ @ instruction: 0x461d497a │ │ │ │ addlt r4, ip, sl, ror fp │ │ │ │ bvs 5fbf70 │ │ │ │ @@ -216389,16 +216389,16 @@ │ │ │ │ stmdacs r0, {r1, r9, fp, ip, pc} │ │ │ │ ldr sp, [r7, r8, lsl #1] │ │ │ │ ldmib r6!, {r0, r1, r3, r5, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ ... │ │ │ │ addseq r3, r4, r4, asr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009432fc │ │ │ │ - addeq r5, r7, lr, ror #22 │ │ │ │ - addeq r1, r7, lr, ror #31 │ │ │ │ + addeq r5, r7, r2, ror fp │ │ │ │ + strdeq r1, [r7], r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec42188 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldclvs 15, cr0, [r3, #704] @ 0x2c0 │ │ │ │ @ instruction: 0x4604b092 │ │ │ │ eorsle r2, pc, r0, lsl #22 │ │ │ │ blvc 9265e0 │ │ │ │ @@ -216621,16 +216621,16 @@ │ │ │ │ ... │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrc2 4, 1, lr, cr7, cr12, {1} │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq r5, r7, r4, asr sl │ │ │ │ - addeq r5, r7, r2, asr #23 │ │ │ │ + addeq r5, r7, r8, asr sl │ │ │ │ + addeq r5, r7, r6, asr #23 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec4252c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r0, ror #31 │ │ │ │ @ instruction: 0x460c4615 │ │ │ │ @ instruction: 0x4606461f │ │ │ │ vaddw.u16 , q5, d24 │ │ │ │ @@ -216677,22 +216677,22 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ eb3e4 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 7, 1, pc, cr10, cr3, {1} │ │ │ │ @ instruction: 0xf04f480a │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mrc2 7, 7, pc, cr4, cr3, {1} │ │ │ │ svclt 0x0000e7c7 │ │ │ │ - strdeq r5, [r7], r4 │ │ │ │ + strdeq r5, [r7], r8 │ │ │ │ ldrdeq r5, [r0], -r1 │ │ │ │ @ instruction: 0xfffff8bf │ │ │ │ andeq r5, r0, r9, lsr r1 │ │ │ │ - @ instruction: 0x008756ba │ │ │ │ - addeq r1, r7, sl, lsr fp │ │ │ │ - umulleq r5, r7, ip, r6 │ │ │ │ - addeq r1, r7, sl, lsl fp │ │ │ │ + @ instruction: 0x008756be │ │ │ │ + addeq r1, r7, lr, lsr fp │ │ │ │ + addeq r5, r7, r0, lsr #13 │ │ │ │ + addeq r1, r7, lr, lsl fp │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2268dc >::_M_default_append(unsigned int)@@Base+0x6b0ec> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ strmi fp, [r5], -ip, lsl #1 │ │ │ │ ldrmi r4, [r9], r8, lsl #12 │ │ │ │ @@ -216805,31 +216805,31 @@ │ │ │ │ ldmdbmi r4, {r0, r3, r9, sl, ip, lr, pc} │ │ │ │ ldmdami r4, {r0, r3, r4, r5, r6, sl, lr} │ │ │ │ @ instruction: 0xf06f464a │ │ │ │ ldrbtmi r0, [r8], #-1800 @ 0xfffff8f8 │ │ │ │ ldc2l 7, cr15, [r6, #204]! @ 0xcc │ │ │ │ ldmdbmi r1, {r0, r3, r4, r5, r6, r8, r9, sl, sp, lr, pc} │ │ │ │ @ instruction: 0xe7f44479 │ │ │ │ - addeq r5, r7, r0, asr #15 │ │ │ │ + addeq r5, r7, r4, asr #15 │ │ │ │ @ instruction: 0xfffffe17 │ │ │ │ muleq r0, r7, sp │ │ │ │ - addeq r5, r7, r8, asr r5 │ │ │ │ - ldrdeq r1, [r7], r8 │ │ │ │ - addeq r5, r7, r4, lsr r5 │ │ │ │ - @ instruction: 0x008719b4 │ │ │ │ - addeq r5, r7, r4, lsl #10 │ │ │ │ - addeq r5, r7, r2, ror #13 │ │ │ │ - addeq r5, r7, r8, ror #9 │ │ │ │ - addeq r5, r7, r6, lsl #14 │ │ │ │ - addeq r5, r7, ip, asr #9 │ │ │ │ - addeq r1, r7, sl, asr #18 │ │ │ │ - @ instruction: 0x008754b0 │ │ │ │ - addeq r5, r7, ip, ror r6 │ │ │ │ - strdeq r5, [r7], r6 │ │ │ │ - addeq r5, r7, r0, ror #12 │ │ │ │ + addeq r5, r7, ip, asr r5 │ │ │ │ + ldrdeq r1, [r7], ip │ │ │ │ + addeq r5, r7, r8, lsr r5 │ │ │ │ + @ instruction: 0x008719b8 │ │ │ │ + addeq r5, r7, r8, lsl #10 │ │ │ │ + addeq r5, r7, r6, ror #13 │ │ │ │ + addeq r5, r7, ip, ror #9 │ │ │ │ + addeq r5, r7, sl, lsl #14 │ │ │ │ + ldrdeq r5, [r7], r0 │ │ │ │ + addeq r1, r7, lr, asr #18 │ │ │ │ + @ instruction: 0x008754b4 │ │ │ │ + addeq r5, r7, r0, lsl #13 │ │ │ │ + strdeq r5, [r7], sl │ │ │ │ + addeq r5, r7, r4, ror #12 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ strbpl pc, [ip], #-2271 @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8dfb099 │ │ │ │ strmi r4, [pc], -ip, asr #8 │ │ │ │ @@ -217105,42 +217105,42 @@ │ │ │ │ @ instruction: 0x4628ab10 │ │ │ │ vrhadd.u32 d15, d12, d28 │ │ │ │ @ instruction: 0xf72ae753 │ │ │ │ svclt 0x0000ec5a │ │ │ │ @ instruction: 0x00942af0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xfffffc1d │ │ │ │ - addeq r5, r7, r4, ror #6 │ │ │ │ - addeq r1, r7, r4, ror #15 │ │ │ │ - addseq r2, r4, sl, lsl sl │ │ │ │ - addeq r0, r7, lr, lsr #27 │ │ │ │ - addeq r5, r7, r6, lsr #5 │ │ │ │ - addeq r1, r7, r6, lsr #14 │ │ │ │ - addeq r5, r7, ip, lsl #5 │ │ │ │ - addeq r1, r7, ip, lsl #14 │ │ │ │ - addeq r5, r7, lr, asr #4 │ │ │ │ - addeq r1, r7, lr, asr #13 │ │ │ │ - strdeq r5, [r7], r4 │ │ │ │ - addeq r1, r7, r4, ror r6 │ │ │ │ - addeq r5, r7, r6, lsr #3 │ │ │ │ - addeq r5, r7, r2, asr r4 │ │ │ │ - strdeq r1, [r7], sl │ │ │ │ - addeq r5, r7, r8, lsr #2 │ │ │ │ - addeq r5, r7, r0, ror #8 │ │ │ │ - addeq r1, r7, r8, ror r5 │ │ │ │ - ldrdeq r5, [r7], r2 │ │ │ │ - ldrdeq r5, [r7], lr │ │ │ │ - addeq r1, r7, r6, lsr #10 │ │ │ │ - addeq r5, r7, ip, lsl #1 │ │ │ │ addeq r5, r7, r8, ror #6 │ │ │ │ - addeq r1, r7, r0, ror #9 │ │ │ │ - addeq r5, r7, r6, asr #32 │ │ │ │ - addeq r1, r7, r6, asr #9 │ │ │ │ - addeq r5, r7, sl, lsl r0 │ │ │ │ - addeq r5, r7, r6, lsr #5 │ │ │ │ + addeq r1, r7, r8, ror #15 │ │ │ │ + addseq r2, r4, sl, lsl sl │ │ │ │ + @ instruction: 0x00870db2 │ │ │ │ + addeq r5, r7, sl, lsr #5 │ │ │ │ + addeq r1, r7, sl, lsr #14 │ │ │ │ + umulleq r5, r7, r0, r2 │ │ │ │ + addeq r1, r7, r0, lsl r7 │ │ │ │ + addeq r5, r7, r2, asr r2 │ │ │ │ + ldrdeq r1, [r7], r2 │ │ │ │ + strdeq r5, [r7], r8 │ │ │ │ + addeq r1, r7, r8, ror r6 │ │ │ │ + addeq r5, r7, sl, lsr #3 │ │ │ │ + addeq r5, r7, r6, asr r4 │ │ │ │ + strdeq r1, [r7], lr │ │ │ │ + addeq r5, r7, ip, lsr #2 │ │ │ │ + addeq r5, r7, r4, ror #8 │ │ │ │ + addeq r1, r7, ip, ror r5 │ │ │ │ + ldrdeq r5, [r7], r6 │ │ │ │ + addeq r5, r7, r2, ror #7 │ │ │ │ + addeq r1, r7, sl, lsr #10 │ │ │ │ + umulleq r5, r7, r0, r0 │ │ │ │ + addeq r5, r7, ip, ror #6 │ │ │ │ + addeq r1, r7, r4, ror #9 │ │ │ │ + addeq r5, r7, sl, asr #32 │ │ │ │ + addeq r1, r7, sl, asr #9 │ │ │ │ + addeq r5, r7, lr, lsl r0 │ │ │ │ + addeq r5, r7, sl, lsr #5 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi 13fd388 │ │ │ │ blmi 13fd59c │ │ │ │ addlt r4, lr, sl, ror r4 │ │ │ │ @@ -217163,15 +217163,15 @@ │ │ │ │ stmdacs r1, {r0, r3, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x4604d01a │ │ │ │ @ instruction: 0xf642483b │ │ │ │ ldrbtmi r4, [r8], #-449 @ 0xfffffe3f │ │ │ │ @ instruction: 0xf733300c │ │ │ │ ldmdami r9!, {r0, r3, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ - blx a29866 │ │ │ │ + blx a29866 │ │ │ │ blmi d7e478 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ blls 445c0c >::resize(unsigned int)@@Base+0x161028> │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ cmple r6, r0, lsl #6 │ │ │ │ andlt r4, lr, r0, lsr #12 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ @@ -217218,21 +217218,21 @@ │ │ │ │ blx ff229924 │ │ │ │ @ instruction: 0xf72ae79e │ │ │ │ svclt 0x0000eb7a │ │ │ │ addseq r2, r4, r8, lsl r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0xfffff7cb │ │ │ │ andeq r6, r0, r7, ror #15 │ │ │ │ - strdeq r4, [r7], sl │ │ │ │ - addeq r1, r7, sl, ror r3 │ │ │ │ + strdeq r4, [r7], lr │ │ │ │ + addeq r1, r7, lr, ror r3 │ │ │ │ @ instruction: 0x009425b0 │ │ │ │ - addeq r4, r7, r8, ror #28 │ │ │ │ - addeq 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│ │ │ @ instruction: 0xf7324478 │ │ │ │ @ instruction: 0xe744fedb │ │ │ │ svc 0x0090f729 │ │ │ │ addseq r1, r4, ip, lsr #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umullseq r1, r4, r2, lr │ │ │ │ @ instruction: 0xffffec91 │ │ │ │ - addeq r4, r7, r2, lsl r7 │ │ │ │ - umulleq r0, r7, r2, fp │ │ │ │ - strdeq r4, [r7], sl │ │ │ │ - addeq r0, r7, sl, ror fp │ │ │ │ - addeq r4, r7, r4, lsl #13 │ │ │ │ - addeq r0, r7, r4, lsl #22 │ │ │ │ - addeq r4, r7, r8, ror #12 │ │ │ │ - addeq r0, r7, r8, ror #21 │ │ │ │ + addeq r4, r7, r6, lsl r7 │ │ │ │ + umulleq r0, r7, r6, fp │ │ │ │ + strdeq r4, [r7], lr │ │ │ │ + addeq r0, r7, lr, ror fp │ │ │ │ + addeq r4, r7, r8, lsl #13 │ │ │ │ + addeq r0, r7, r8, lsl #22 │ │ │ │ + addeq r4, r7, ip, ror #12 │ │ │ │ + addeq r0, r7, ip, ror #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fec43668 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff0 │ │ │ │ ldrmi r4, [r5], -r8, lsl #12 │ │ │ │ stc2 3, cr15, [ip, #-900]! @ 0xfffffc7c │ │ │ │ ldmdavs fp, {r0, r1, r5, r6, fp, sp, lr} │ │ │ │ @@ -217747,16 +217747,16 @@ │ │ │ │ @ instruction: 0xf6424806 │ │ │ │ ldrbtmi r7, [r8], #-290 @ 0xfffffede │ │ │ │ @ instruction: 0xf732300c │ │ │ │ stmdami r4, {r0, r2, r3, r4, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ mrc2 7, 4, pc, cr8, cr2, {1} │ │ │ │ ldclt 6, cr4, [r8, #-128]! @ 0xffffff80 │ │ │ │ - addeq r4, r7, r2, ror #11 │ │ │ │ - addeq r0, r7, r2, ror #20 │ │ │ │ + addeq r4, r7, r6, ror #11 │ │ │ │ + addeq r0, r7, r6, ror #20 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r6, sp, lsl #21 │ │ │ │ strmi r4, [pc], -sp, lsl #23 │ │ │ │ stmdbvs sp, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -217897,33 +217897,33 @@ │ │ │ │ ldc2l 7, cr15, [r6, #-200]! @ 0xffffff38 │ │ │ │ @ instruction: 0xf729e720 │ │ │ │ svclt 0x0000ee2c │ │ │ │ ... │ │ │ │ addseq r1, r4, r8, ror ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, r4, r0, lsl ip │ │ │ │ - addeq r4, r7, r4, lsr #10 │ │ │ │ - addeq r0, r7, r4, lsr #19 │ │ │ │ - addeq r4, r7, sl, lsl #10 │ │ │ │ - addeq r0, r7, sl, lsl #19 │ │ │ │ - ldrdeq r4, [r7], r0 │ │ │ │ - addeq r0, r7, r0, asr r9 │ │ │ │ - @ instruction: 0x008744b6 │ │ │ │ - addeq r0, r7, r6, lsr r9 │ │ │ │ + addeq r4, r7, r8, lsr #10 │ │ │ │ + addeq r0, r7, r8, lsr #19 │ │ │ │ + addeq r4, r7, lr, lsl #10 │ │ │ │ + addeq r0, r7, lr, lsl #19 │ │ │ │ + ldrdeq r4, [r7], r4 @ │ │ │ │ + addeq r0, r7, r4, asr r9 │ │ │ │ + @ instruction: 0x008744ba │ │ │ │ + addeq r0, r7, sl, lsr r9 │ │ │ │ @ instruction: 0xffffed35 │ │ │ │ - addeq r4, r7, r6, asr #8 │ │ │ │ - addeq r0, r7, r6, asr #17 │ │ │ │ - addeq r4, r7, ip, ror #7 │ │ │ │ - addeq r0, r7, ip, ror #16 │ │ │ │ - ldrdeq r4, [r7], r2 │ │ │ │ - addeq r0, r7, r2, asr r8 │ │ │ │ - @ instruction: 0x008743b8 │ │ │ │ - addeq r0, r7, r8, lsr r8 │ │ │ │ - umulleq r4, r7, lr, r3 │ │ │ │ - addeq r0, r7, lr, lsl r8 │ │ │ │ + addeq r4, r7, sl, asr #8 │ │ │ │ + addeq r0, r7, sl, asr #17 │ │ │ │ + strdeq r4, [r7], r0 │ │ │ │ + addeq r0, r7, r0, ror r8 │ │ │ │ + ldrdeq r4, [r7], r6 │ │ │ │ + addeq r0, r7, r6, asr r8 │ │ │ │ + @ instruction: 0x008743bc │ │ │ │ + addeq r0, r7, ip, lsr r8 │ │ │ │ + addeq r4, r7, r2, lsr #7 │ │ │ │ + addeq r0, r7, r2, lsr #16 │ │ │ │ stmdavs sl, {r0, r1, fp, sp, lr} │ │ │ │ ldmdbvs r1, {r3, r4, r8, fp, sp, lr} │ │ │ │ smlabble r3, r8, r2, r4 │ │ │ │ ldmvs r1, {r3, r4, r6, r7, fp, sp, lr}^ │ │ │ │ andle r4, r1, r8, lsl #5 │ │ │ │ ldrbmi r1, [r0, -r0, asr #20]! │ │ │ │ ldmdavs r8, {r0, r4, fp, sp, lr} │ │ │ │ @@ -218108,16 +218108,16 @@ │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00a99999 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svclt 0x00b99999 │ │ │ │ - addeq r4, r7, r2, asr r1 │ │ │ │ - strdeq r4, [r7], r8 │ │ │ │ + addeq r4, r7, r6, asr r1 │ │ │ │ + strdeq r4, [r7], ip │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r6, r7, ror #20 │ │ │ │ strmi r4, [r6], -r7, ror #22 │ │ │ │ @ instruction: 0x4608447a │ │ │ │ @@ -218220,24 +218220,24 @@ │ │ │ │ stmdbls r3, {r0, r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7324478 │ │ │ │ @ instruction: 0x9c03faeb │ │ │ │ @ instruction: 0xf729e760 │ │ │ │ svclt 0x0000eba0 │ │ │ │ @ instruction: 0x009416d0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r7, r2, asr #31 │ │ │ │ - addeq r0, r7, r2, asr #8 │ │ │ │ + addeq r3, r7, r6, asr #31 │ │ │ │ + addeq r0, r7, r6, asr #8 │ │ │ │ addseq r1, r4, r8, ror r6 │ │ │ │ - addeq r4, r7, r4, asr #2 │ │ │ │ - addeq r4, r7, sl, ror #1 │ │ │ │ - addeq r3, r7, r0, lsl pc │ │ │ │ - umulleq r0, r7, r0, r3 │ │ │ │ - addeq r4, r7, r2, rrx │ │ │ │ - addeq r3, r7, r8, lsl #29 │ │ │ │ - addeq r0, r7, r8, lsl #6 │ │ │ │ + addeq r4, r7, r8, asr #2 │ │ │ │ + addeq r4, r7, lr, ror #1 │ │ │ │ + addeq r3, r7, r4, lsl pc │ │ │ │ + umulleq r0, r7, r4, r3 │ │ │ │ + addeq r4, r7, r6, rrx │ │ │ │ + addeq r3, r7, ip, lsl #29 │ │ │ │ + addeq r0, r7, ip, lsl #6 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 528104 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 14, cr15, cr0, cr12, {6} │ │ │ │ bllt 122871c │ │ │ │ blmi 1684f4 │ │ │ │ @@ -218552,16 +218552,16 @@ │ │ │ │ svclt 0x00a8fa10 │ │ │ │ blpl 12a8bf8 │ │ │ │ @ instruction: 0xf729e76b │ │ │ │ svclt 0x0000e90a │ │ │ │ @ instruction: 0x009414b2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ ldrsheq r1, [r4], r8 │ │ │ │ - @ instruction: 0x008739bc │ │ │ │ - addeq pc, r6, ip, lsr lr @ │ │ │ │ + addeq r3, r7, r0, asr #19 │ │ │ │ + addeq pc, r6, r0, asr #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ bmi fe8be9c4 │ │ │ │ pkhbtmi r4, r0, ip, lsl #12 │ │ │ │ blmi fe87e9d0 │ │ │ │ @@ -218721,26 +218721,26 @@ │ │ │ │ @ instruction: 0xf7314478 │ │ │ │ svcls 0x0007ff03 │ │ │ │ @ instruction: 0xf728e71c │ │ │ │ svclt 0x0000efb8 │ │ │ │ @ instruction: 0x00940fdc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, r4, r2, asr #31 │ │ │ │ - addeq r3, r7, sl, ror r8 │ │ │ │ - strdeq pc, [r6], sl │ │ │ │ - addeq r3, r7, r2, ror #16 │ │ │ │ - addeq pc, r6, r2, ror #25 │ │ │ │ - addeq r3, r7, r0, ror #15 │ │ │ │ - addeq pc, r6, r0, ror #24 │ │ │ │ - addeq r3, r7, lr, lsl #14 │ │ │ │ - addeq pc, r6, lr, lsl #23 │ │ │ │ - ldrdeq r3, [r7], r6 │ │ │ │ - addeq pc, r6, r6, asr fp @ │ │ │ │ - @ instruction: 0x008736b8 │ │ │ │ - addeq pc, r6, r8, lsr fp @ │ │ │ │ + addeq r3, r7, lr, ror r8 │ │ │ │ + strdeq pc, [r6], lr │ │ │ │ + addeq r3, r7, r6, ror #16 │ │ │ │ + addeq pc, r6, r6, ror #25 │ │ │ │ + addeq r3, r7, r4, ror #15 │ │ │ │ + addeq pc, r6, r4, ror #24 │ │ │ │ + addeq r3, r7, r2, lsl r7 │ │ │ │ + umulleq pc, r6, r2, fp @ │ │ │ │ + ldrdeq r3, [r7], sl │ │ │ │ + addeq pc, r6, sl, asr fp @ │ │ │ │ + @ instruction: 0x008736bc │ │ │ │ + addeq pc, r6, ip, lsr fp @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ @ instruction: 0x469b4692 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ ldrmi r4, [sl], -r4, lsl #12 │ │ │ │ @@ -218804,29 +218804,29 @@ │ │ │ │ tstcs r0, r0, lsr #12 │ │ │ │ @ instruction: 0xf126447a │ │ │ │ ldrbmi pc, [r0], -r5, lsl #9 @ │ │ │ │ @ instruction: 0xf578f000 │ │ │ │ andeq pc, r0, fp, asr #17 │ │ │ │ andlt r4, r3, r8, lsr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq r3, r7, r2, lsr r6 │ │ │ │ - @ instruction: 0x0086fab2 │ │ │ │ - addeq r2, r7, r4, lsl #2 │ │ │ │ - addeq r7, sl, r0, lsr #5 │ │ │ │ - strdeq r3, [r7], r2 │ │ │ │ - addeq r3, r7, sl, lsr #20 │ │ │ │ - addeq r3, r7, r6, asr sl │ │ │ │ - addeq r3, r7, r8, asr #19 │ │ │ │ - addeq r3, r7, r6, lsr #19 │ │ │ │ + addeq r3, r7, r6, lsr r6 │ │ │ │ + @ instruction: 0x0086fab6 │ │ │ │ + addeq r2, r7, r8, lsl #2 │ │ │ │ + addeq r7, sl, r4, lsr #5 │ │ │ │ + strdeq r3, [r7], r6 │ │ │ │ + addeq r3, r7, lr, lsr #20 │ │ │ │ + addeq r3, r7, sl, asr sl │ │ │ │ + addeq r3, r7, ip, asr #19 │ │ │ │ + addeq r3, r7, sl, lsr #19 │ │ │ │ + addeq r3, r7, r8, lsr sl │ │ │ │ addeq r3, r7, r4, lsr sl │ │ │ │ - addeq r3, r7, r0, lsr sl │ │ │ │ - addeq r3, r7, sl, lsr #20 │ │ │ │ - addeq r1, sl, r0, ror #25 │ │ │ │ - addeq r7, sl, lr, lsl #4 │ │ │ │ - strdeq r7, [sl], r8 │ │ │ │ + addeq r3, r7, lr, lsr #20 │ │ │ │ + addeq r1, sl, r4, ror #25 │ │ │ │ + addeq r7, sl, r2, lsl r2 │ │ │ │ + strdeq r7, [sl], ip │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [sp], -r3, lsl #1 │ │ │ │ ldrmi r4, [r9], -r7, lsl #12 │ │ │ │ ldrmi r4, [r0], r4, lsr #28 │ │ │ │ @@ -218862,19 +218862,19 @@ │ │ │ │ strtmi r4, [r9], -r9, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 7, cr15, [r6, #-196]! @ 0xffffff3c │ │ │ │ @ instruction: 0xf04f4807 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r0, #196]! @ 0xc4 │ │ │ │ svclt 0x0000e7ed │ │ │ │ - addeq r3, r7, r0, lsr #13 │ │ │ │ - umulleq r3, r7, r6, r4 │ │ │ │ - addeq pc, r6, r4, lsl r9 @ │ │ │ │ - addeq r3, r7, r4, ror r4 │ │ │ │ - strdeq pc, [r6], r2 │ │ │ │ + addeq r3, r7, r4, lsr #13 │ │ │ │ + umulleq r3, r7, sl, r4 │ │ │ │ + addeq pc, r6, r8, lsl r9 @ │ │ │ │ + addeq r3, r7, r8, ror r4 │ │ │ │ + strdeq pc, [r6], r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 228af8 >::_M_default_append(unsigned int)@@Base+0x6d308> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ ldrpl pc, [ip, #2271] @ 0x8df │ │ │ │ @ instruction: 0xf8df4614 │ │ │ │ @@ -219234,48 +219234,48 @@ │ │ │ │ @ instruction: 0xf7314478 │ │ │ │ str pc, [r0, #2817] @ 0xb01 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x00940af4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, r4, r2, ror #20 │ │ │ │ - addeq r3, r7, ip, lsl #5 │ │ │ │ - addeq pc, r6, ip, lsl #14 │ │ │ │ - addeq r3, r7, r0, ror #4 │ │ │ │ - addeq pc, r6, r0, ror #13 │ │ │ │ - addeq r3, r7, r2, lsr r2 │ │ │ │ - @ instruction: 0x0086f6b2 │ │ │ │ - addeq r3, r7, r4, asr #3 │ │ │ │ - addeq pc, r6, r2, asr #12 │ │ │ │ - umulleq r3, r7, r6, r1 │ │ │ │ - addeq pc, r6, r6, lsl r6 @ │ │ │ │ - addeq r3, r7, r0, asr #2 │ │ │ │ - addeq pc, r6, r0, asr #11 │ │ │ │ - addeq r3, r7, r6, lsr #2 │ │ │ │ - addeq pc, r6, r6, lsr #11 │ │ │ │ - strdeq r3, [r7], sl │ │ │ │ - addeq pc, r6, sl, ror r5 @ │ │ │ │ - addeq r3, r7, ip, lsr #1 │ │ │ │ - addeq pc, r6, ip, lsr #10 │ │ │ │ - addeq r3, r7, lr, ror r0 │ │ │ │ - strdeq pc, [r6], lr │ │ │ │ - addeq r3, r7, r4, asr #32 │ │ │ │ - addeq pc, r6, r4, asr #9 │ │ │ │ - addeq r3, r7, r0, lsl r0 │ │ │ │ - umulleq pc, r6, r0, r4 @ │ │ │ │ - addeq r2, r7, lr, asr #31 │ │ │ │ - addeq pc, r6, lr, asr #8 │ │ │ │ - umulleq r2, r7, ip, pc @ │ │ │ │ - addeq pc, r6, ip, lsl r4 @ │ │ │ │ - addeq r2, r7, r8, ror #29 │ │ │ │ - addeq pc, r6, r8, ror #6 │ │ │ │ - addeq r2, r7, lr, asr #29 │ │ │ │ - addeq pc, r6, lr, asr #6 │ │ │ │ - @ instruction: 0x00872eb4 │ │ │ │ - addeq pc, r6, r4, lsr r3 @ │ │ │ │ + umulleq r3, r7, r0, r2 │ │ │ │ + addeq pc, r6, r0, lsl r7 @ │ │ │ │ + addeq r3, r7, r4, ror #4 │ │ │ │ + addeq pc, r6, r4, ror #13 │ │ │ │ + addeq r3, r7, r6, lsr r2 │ │ │ │ + @ instruction: 0x0086f6b6 │ │ │ │ + addeq r3, r7, r8, asr #3 │ │ │ │ + addeq pc, r6, r6, asr #12 │ │ │ │ + umulleq r3, r7, sl, r1 │ │ │ │ + addeq pc, r6, sl, lsl r6 @ │ │ │ │ + addeq r3, r7, r4, asr #2 │ │ │ │ + addeq pc, r6, r4, asr #11 │ │ │ │ + addeq r3, r7, sl, lsr #2 │ │ │ │ + addeq pc, r6, sl, lsr #11 │ │ │ │ + strdeq r3, [r7], lr │ │ │ │ + addeq pc, r6, lr, ror r5 @ │ │ │ │ + strheq r3, [r7], r0 │ │ │ │ + addeq pc, r6, r0, lsr r5 @ │ │ │ │ + addeq r3, r7, r2, lsl #1 │ │ │ │ + addeq pc, r6, r2, lsl #10 │ │ │ │ + addeq r3, r7, r8, asr #32 │ │ │ │ + addeq pc, r6, r8, asr #9 │ │ │ │ + addeq r3, r7, r4, lsl r0 │ │ │ │ + umulleq pc, r6, r4, r4 @ │ │ │ │ + ldrdeq r2, [r7], r2 @ │ │ │ │ + addeq pc, r6, r2, asr r4 @ │ │ │ │ + addeq r2, r7, r0, lsr #31 │ │ │ │ + addeq pc, r6, r0, lsr #8 │ │ │ │ + addeq r2, r7, ip, ror #29 │ │ │ │ + addeq pc, r6, ip, ror #6 │ │ │ │ + ldrdeq r2, [r7], r2 @ │ │ │ │ + addeq pc, r6, r2, asr r3 @ │ │ │ │ + @ instruction: 0x00872eb8 │ │ │ │ + addeq pc, r6, r8, lsr r3 @ │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi 18bf4e8 │ │ │ │ addlt r4, r8, pc, asr fp │ │ │ │ @ instruction: 0x4604447a │ │ │ │ @@ -219370,26 +219370,26 @@ │ │ │ │ @ instruction: 0xf04f4811 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9ecf731 │ │ │ │ @ instruction: 0xf728e7e2 │ │ │ │ svclt 0x0000eaa2 │ │ │ │ @ instruction: 0x009404b4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r7, sl, ror pc │ │ │ │ - addeq r2, r7, r2, asr #26 │ │ │ │ - addeq pc, r6, r2, asr #3 │ │ │ │ + addeq r2, r7, lr, ror pc │ │ │ │ + addeq r2, r7, r6, asr #26 │ │ │ │ + addeq pc, r6, r6, asr #3 │ │ │ │ @ instruction: 0x009403f6 │ │ │ │ - strdeq r2, [r7], lr │ │ │ │ - addeq pc, r6, lr, ror r1 @ │ │ │ │ - addeq r2, r7, r4, asr #25 │ │ │ │ - addeq pc, r6, r2, asr #2 │ │ │ │ - addeq r2, r7, r4, lsr #25 │ │ │ │ - addeq pc, r6, r4, lsr #2 │ │ │ │ - addeq r2, r7, ip, lsl #25 │ │ │ │ - addeq pc, r6, sl, lsl #2 │ │ │ │ + addeq r2, r7, r2, lsl #26 │ │ │ │ + addeq pc, r6, r2, lsl #3 │ │ │ │ + addeq r2, r7, r8, asr #25 │ │ │ │ + addeq pc, r6, r6, asr #2 │ │ │ │ + addeq r2, r7, r8, lsr #25 │ │ │ │ + addeq pc, r6, r8, lsr #2 │ │ │ │ + umulleq r2, r7, r0, ip │ │ │ │ + addeq pc, r6, lr, lsl #2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec45050 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, ip, r0 │ │ │ │ addlt r6, r2, r3, lsl r9 │ │ │ │ @ instruction: 0xb142699a │ │ │ │ ldrdcs r6, [r1, -fp] │ │ │ │ @@ -219405,16 +219405,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8e8f731 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7314478 │ │ │ │ bls 16c528 │ │ │ │ andlt r4, r2, r0, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - strdeq r2, [r7], r8 │ │ │ │ - addeq pc, r6, r8, ror r0 @ │ │ │ │ + strdeq r2, [r7], ip │ │ │ │ + addeq pc, r6, ip, ror r0 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec450b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r4, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmibvs r2!, {r1, r7, ip, sp, pc} │ │ │ │ stmibvs r0!, {r1, r3, r4, r5, r7, r8, ip, sp, pc}^ │ │ │ │ addsmi r9, r0, #4, 20 @ 0x4000 │ │ │ │ @@ -219439,16 +219439,16 @@ │ │ │ │ stmdbls r1, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf7314478 │ │ │ │ bls 16c4a8 │ │ │ │ andlt r4, r2, r0, lsl r6 │ │ │ │ bls 25d364 >::_M_default_append(unsigned int)@@Base+0xa1b74> │ │ │ │ andsvs r2, r3, r0, lsl #6 │ │ │ │ svclt 0x0000e7df │ │ │ │ - addeq r2, r7, r8, ror fp │ │ │ │ - strdeq lr, [r6], r8 │ │ │ │ + addeq r2, r7, ip, ror fp │ │ │ │ + strdeq lr, [r6], ip │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strmi fp, [ip], -r6, lsl #1 │ │ │ │ stmiavs fp, {r0, r3, r4, r7, r9, sl, lr}^ │ │ │ │ ldrmi r4, [r6], -r5, lsl #12 │ │ │ │ @@ -219588,18 +219588,18 @@ │ │ │ │ str r6, [sp, r5, asr #22]! │ │ │ │ stm r6, {r3, r5, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ cdp 3, 11, cr2, cr0, cr0, {0} │ │ │ │ strb r6, [r0, r0, asr #22]! │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - addeq r2, r7, sl, lsr #19 │ │ │ │ - addeq lr, r6, sl, lsr #28 │ │ │ │ - addeq r2, r7, r4, lsr r9 │ │ │ │ - @ instruction: 0x0086edb4 │ │ │ │ + addeq r2, r7, lr, lsr #19 │ │ │ │ + addeq lr, r6, lr, lsr #28 │ │ │ │ + addeq r2, r7, r8, lsr r9 │ │ │ │ + @ instruction: 0x0086edb8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbmi sp, {r3, r7, r9, sl, lr}^ │ │ │ │ strmi fp, [r7], -r3, lsl #1 │ │ │ │ @ instruction: 0x46404479 │ │ │ │ @@ -219692,24 +219692,24 @@ │ │ │ │ strtmi r4, [r1], -pc, lsl #16 │ │ │ │ @ instruction: 0xf7304478 │ │ │ │ strtmi pc, [r0], -r7, ror #30 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ addseq pc, r3, r0, lsr #31 │ │ │ │ andeq r0, r0, r4, ror #15 │ │ │ │ + strdeq r2, [r7], r8 │ │ │ │ + addeq sl, r6, r2, lsr #31 │ │ │ │ + addeq r2, r7, r4, lsl r8 │ │ │ │ + umulleq lr, r6, r4, ip │ │ │ │ strdeq r2, [r7], r4 │ │ │ │ - umulleq sl, r6, lr, pc @ │ │ │ │ - addeq r2, r7, r0, lsl r8 │ │ │ │ - umulleq lr, r6, r0, ip │ │ │ │ - strdeq r2, [r7], r0 │ │ │ │ - addeq lr, r6, r0, ror ip │ │ │ │ - umulleq r2, r7, sl, r7 │ │ │ │ - addeq lr, r6, sl, lsl ip │ │ │ │ - addeq r2, r7, r0, lsl #15 │ │ │ │ - addeq lr, r6, r0, lsl #24 │ │ │ │ + addeq lr, r6, r4, ror ip │ │ │ │ + umulleq r2, r7, lr, r7 │ │ │ │ + addeq lr, r6, lr, lsl ip │ │ │ │ + addeq r2, r7, r4, lsl #15 │ │ │ │ + addeq lr, r6, r4, lsl #24 │ │ │ │ blcs 10897c │ │ │ │ ldrblt sp, [r0, #-67]! @ 0xffffffbd │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ addlt r6, r4, sl, asr #19 │ │ │ │ strmi r4, [lr], -r5, lsl #12 │ │ │ │ @@ -219739,17 +219739,17 @@ │ │ │ │ addseq r4, r2, fp, ror r4 │ │ │ │ @ instruction: 0xf892f72e │ │ │ │ stmib r6, {r8, r9, sp}^ │ │ │ │ movwcs r3, #4870 @ 0x1306 │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ movwcs fp, #7536 @ 0x1d70 │ │ │ │ @ instruction: 0x47704618 │ │ │ │ - addeq r2, r7, sl, ror #13 │ │ │ │ - addeq lr, r6, sl, ror #22 │ │ │ │ - addeq r2, r7, r8, ror r8 │ │ │ │ + addeq r2, r7, lr, ror #13 │ │ │ │ + addeq lr, r6, lr, ror #22 │ │ │ │ + addeq r2, r7, ip, ror r8 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ bmi 1b7fc50 │ │ │ │ blmi 1b7fe64 │ │ │ │ addlt r4, r4, sl, ror r4 │ │ │ │ @@ -219855,28 +219855,28 @@ │ │ │ │ @ instruction: 0xf04f4813 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mcr2 7, 1, pc, cr0, cr0, {1} @ │ │ │ │ @ instruction: 0xf727e780 │ │ │ │ svclt 0x0000eed6 │ │ │ │ addseq pc, r3, r8, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r7, lr, ror #11 │ │ │ │ - addeq lr, r6, lr, ror #20 │ │ │ │ + strdeq r2, [r7], r2 @ │ │ │ │ + addeq lr, r6, r2, ror sl │ │ │ │ addseq pc, r3, r4, lsr #25 │ │ │ │ - addeq r2, r7, r0, ror r7 │ │ │ │ + addeq r2, r7, r4, ror r7 │ │ │ │ @ instruction: 0xffffc251 │ │ │ │ - addeq r2, r7, r2, lsl r7 │ │ │ │ - addeq r2, r7, r8, asr #10 │ │ │ │ - addeq lr, r6, r8, asr #19 │ │ │ │ - addeq r2, r7, lr, lsr #10 │ │ │ │ - addeq lr, r6, lr, lsr #19 │ │ │ │ - addeq r2, r7, r4, lsl r5 │ │ │ │ - umulleq lr, r6, r4, r9 │ │ │ │ - strdeq r2, [r7], r4 │ │ │ │ - addeq lr, r6, r2, ror r9 │ │ │ │ + addeq r2, r7, r6, lsl r7 │ │ │ │ + addeq r2, r7, ip, asr #10 │ │ │ │ + addeq lr, r6, ip, asr #19 │ │ │ │ + addeq r2, r7, r2, lsr r5 │ │ │ │ + @ instruction: 0x0086e9b2 │ │ │ │ + addeq r2, r7, r8, lsl r5 │ │ │ │ + umulleq lr, r6, r8, r9 │ │ │ │ + strdeq r2, [r7], r8 │ │ │ │ + addeq lr, r6, r6, ror r9 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec457f0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdavs r9, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi fp, [sp], -r4, lsl #1 │ │ │ │ @ instruction: 0xf7ff4606 │ │ │ │ stmdacs r1, {r0, r2, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @@ -219917,21 +219917,21 @@ │ │ │ │ stmdami fp, {r0, r2, r3, r5, r7, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r4], #192 @ 0xc0 │ │ │ │ stmdbls r3, {r0, r3, fp, lr} │ │ │ │ @ instruction: 0xf7304478 │ │ │ │ stcls 13, cr15, [r3], {159} @ 0x9f │ │ │ │ svclt 0x0000e7bc │ │ │ │ - addeq r2, r7, r2, ror r4 │ │ │ │ - strdeq lr, [r6], r2 │ │ │ │ - addeq r2, r7, r2, ror #11 │ │ │ │ - addeq r2, r7, r0, lsl r4 │ │ │ │ - umulleq lr, r6, r0, r8 │ │ │ │ - strdeq r2, [r7], r0 │ │ │ │ - addeq lr, r6, r0, ror r8 │ │ │ │ + addeq r2, r7, r6, ror r4 │ │ │ │ + strdeq lr, [r6], r6 │ │ │ │ + addeq r2, r7, r6, ror #11 │ │ │ │ + addeq r2, r7, r4, lsl r4 │ │ │ │ + umulleq lr, r6, r4, r8 │ │ │ │ + strdeq r2, [r7], r4 │ │ │ │ + addeq lr, r6, r4, ror r8 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi fe57ff2c │ │ │ │ blmi fe57ff58 │ │ │ │ addlt r4, r6, sl, ror r4 │ │ │ │ @@ -220077,27 +220077,27 @@ │ │ │ │ @ instruction: 0xf04f4812 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 7, cr15, [r4], #-192 @ 0xffffff40 │ │ │ │ @ instruction: 0xf727e6fe │ │ │ │ svclt 0x0000ed1a │ │ │ │ addseq pc, r3, r0, ror sl @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r7, sl, ror r3 │ │ │ │ - strdeq lr, [r6], sl │ │ │ │ + addeq r2, r7, lr, ror r3 │ │ │ │ + strdeq lr, [r6], lr @ │ │ │ │ addseq pc, r3, r0, lsr sl @ │ │ │ │ - addeq r2, r7, r6, asr r4 │ │ │ │ - addeq r2, r7, sl, lsl #5 │ │ │ │ - addeq lr, r6, sl, lsl #14 │ │ │ │ - addeq r2, r7, r0, lsr #4 │ │ │ │ - addeq lr, r6, r0, lsr #13 │ │ │ │ - addeq r2, r7, r6, lsr #7 │ │ │ │ - addeq r2, r7, r4, lsr #3 │ │ │ │ - addeq lr, r6, r4, lsr #12 │ │ │ │ - addeq r2, r7, ip, ror r1 │ │ │ │ - strdeq lr, [r6], sl │ │ │ │ + addeq r2, r7, sl, asr r4 │ │ │ │ + addeq r2, r7, lr, lsl #5 │ │ │ │ + addeq lr, r6, lr, lsl #14 │ │ │ │ + addeq r2, r7, r4, lsr #4 │ │ │ │ + addeq lr, r6, r4, lsr #13 │ │ │ │ + addeq r2, r7, sl, lsr #7 │ │ │ │ + addeq r2, r7, r8, lsr #3 │ │ │ │ + addeq lr, r6, r8, lsr #12 │ │ │ │ + addeq r2, r7, r0, lsl #3 │ │ │ │ + strdeq lr, [r6], lr @ │ │ │ │ blcs 108b8c │ │ │ │ ldrblt sp, [r0, #-3394]! @ 0xfffff2be │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1a9e20 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ strmi r2, [r6], -r0, lsl #8 │ │ │ │ @@ -220379,18 +220379,18 @@ │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ @ instruction: 0x0093f6b4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r7, r0, lsl #6 │ │ │ │ - addeq r1, r7, ip, lsl sp │ │ │ │ - addeq r2, r7, lr, ror #3 │ │ │ │ - @ instruction: 0x00871eb4 │ │ │ │ + addeq r2, r7, r4, lsl #6 │ │ │ │ + addeq r1, r7, r0, lsr #26 │ │ │ │ + strdeq r2, [r7], r2 @ │ │ │ │ + @ instruction: 0x00871eb8 │ │ │ │ @ instruction: 0xffffb9a7 │ │ │ │ bl 1b4f08 │ │ │ │ ldrsbne r7, [fp], #-51 @ 0xffffffcd │ │ │ │ eorpl pc, r3, r4, asr r8 @ │ │ │ │ strne lr, [r5, #2822] @ 0xb06 │ │ │ │ blvc 4aa460 │ │ │ │ blvs ff2ea8e0 │ │ │ │ @@ -220646,19 +220646,19 @@ │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ @ instruction: 0x47ae147b │ │ │ │ svccc 0x00847ae1 │ │ │ │ - addeq r1, r7, r6, asr #27 │ │ │ │ + addeq r1, r7, sl, asr #27 │ │ │ │ addseq pc, r3, ip, asr #5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r1, [r7], r2 │ │ │ │ - addeq r1, r7, r2, lsl #29 │ │ │ │ + ldrdeq r1, [r7], r6 │ │ │ │ + addeq r1, r7, r6, lsl #29 │ │ │ │ @ instruction: 0xf50a2301 │ │ │ │ @ instruction: 0x463871f2 │ │ │ │ rscsvc pc, sp, #268435460 @ 0x10000004 │ │ │ │ eorsne pc, r4, #192, 4 │ │ │ │ @ instruction: 0xf1f0f131 │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ cmpphi r8, r0, asr #32 @ p-variant is OBSOLETE │ │ │ │ @@ -220867,16 +220867,16 @@ │ │ │ │ stcge 4, cr15, [r8, #252]! @ 0xfc │ │ │ │ ldc 7, cr14, [pc, #592] @ ef7c4 │ │ │ │ @ instruction: 0xf7fffb02 │ │ │ │ svclt 0x0000bbb1 │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - addeq r1, r7, r6, lsr #11 │ │ │ │ - addeq sp, r6, r6, lsr #20 │ │ │ │ + addeq r1, r7, sl, lsr #11 │ │ │ │ + addeq sp, r6, sl, lsr #20 │ │ │ │ blcc ff96ac14 │ │ │ │ addne lr, fp, #6144 @ 0x1800 │ │ │ │ bllt ff12b074 │ │ │ │ blmi 4aabb0 │ │ │ │ blx 52b16c │ │ │ │ ldc 13, cr13, [r5, #336] @ 0x150 │ │ │ │ vldr d7, [r3, #288] @ 0x120 │ │ │ │ @@ -221098,18 +221098,18 @@ │ │ │ │ blvs 126b3d0 │ │ │ │ ldc 5, cr14, [pc, #752] @ efc04 │ │ │ │ strb r5, [pc, #-2818] @ eee16 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ - addeq r1, r7, sl, lsl #8 │ │ │ │ - @ instruction: 0x008718ba │ │ │ │ - addeq r1, r7, r6, lsl r2 │ │ │ │ - umulleq sp, r6, r4, r6 │ │ │ │ + addeq r1, r7, lr, lsl #8 │ │ │ │ + @ instruction: 0x008718be │ │ │ │ + addeq r1, r7, sl, lsl r2 │ │ │ │ + umulleq sp, r6, r8, r6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec46b44 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8d00ff0 │ │ │ │ addlt ip, r2, r4 │ │ │ │ blpl 22af98 >::_M_default_append(unsigned int)@@Base+0x6f7a8> │ │ │ │ @ instruction: 0xf50c469e │ │ │ │ @@ -221167,20 +221167,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 7ad6ea │ │ │ │ stmdbls r1, {r0, r3, fp, lr} │ │ │ │ @ instruction: 0xf72f4478 │ │ │ │ blls 16e98c │ │ │ │ andlt r4, r2, r8, lsl r6 │ │ │ │ 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lsl #17 │ │ │ │ - strdeq pc, [r6], r8 │ │ │ │ - addeq fp, r6, r8, ror r5 │ │ │ │ + strdeq pc, [r6], ip │ │ │ │ + addeq fp, r6, ip, ror r5 │ │ │ │ addseq ip, r3, lr, lsr #15 │ │ │ │ - addeq pc, r6, r4, lsr r0 @ │ │ │ │ - @ instruction: 0x0086b4b4 │ │ │ │ - ldrdeq lr, [r6], lr @ │ │ │ │ - addeq fp, r6, lr, asr r4 │ │ │ │ - umulleq lr, r6, r2, pc @ │ │ │ │ - addeq fp, r6, r2, lsl r4 │ │ │ │ - addeq lr, r6, sl, ror #30 │ │ │ │ - addeq fp, r6, sl, ror #7 │ │ │ │ - addeq lr, r6, lr, asr #30 │ │ │ │ - addeq fp, r6, lr, asr #7 │ │ │ │ + addeq pc, r6, r8, lsr r0 @ │ │ │ │ + @ instruction: 0x0086b4b8 │ │ │ │ + addeq lr, r6, r2, ror #31 │ │ │ │ + addeq fp, r6, r2, ror #8 │ │ │ │ + umulleq lr, r6, r6, pc @ │ │ │ │ + addeq fp, r6, r6, lsl r4 │ │ │ │ + addeq lr, r6, lr, ror #30 │ │ │ │ + addeq fp, r6, lr, ror #7 │ │ │ │ + addeq lr, r6, r2, asr pc │ │ │ │ + ldrdeq fp, [r6], r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec48d90 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ andne lr, r0, #3358720 @ 0x334000 │ │ │ │ @ instruction: 0xf996f3dc │ │ │ │ @@ -223359,22 +223359,22 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9f2f72d │ │ │ │ stmdbls r0, {r0, r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf72d4478 │ │ │ │ blls 13073c │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - @ instruction: 0x0086eeb6 │ │ │ │ - addeq fp, r6, r6, lsr r3 │ │ │ │ - addeq lr, r6, r8, asr lr │ │ │ │ - ldrdeq fp, [r6], r8 │ │ │ │ - addeq lr, r6, sl, lsr #28 │ │ │ │ - addeq fp, r6, sl, lsr #5 │ │ │ │ - addeq lr, r6, ip, lsl #28 │ │ │ │ - addeq fp, r6, ip, lsl #5 │ │ │ │ + @ instruction: 0x0086eeba │ │ │ │ + addeq fp, r6, sl, lsr r3 │ │ │ │ + addeq lr, r6, ip, asr lr │ │ │ │ + ldrdeq fp, [r6], ip │ │ │ │ + addeq lr, r6, lr, lsr #28 │ │ │ │ + addeq fp, r6, lr, lsr #5 │ │ │ │ + addeq lr, r6, r0, lsl lr │ │ │ │ + umulleq fp, r6, r0, r2 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2ad170 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ @ instruction: 0xf1b22700 │ │ │ │ andsvs r0, pc, r0, lsl #16 │ │ │ │ @@ -223453,16 +223453,16 @@ │ │ │ │ ldc 7, cr14, [sp], #576 @ 0x240 │ │ │ │ @ instruction: 0xf04f8b06 │ │ │ │ ldrbmi r0, [r8], -r1, lsl #22 │ │ │ │ svchi 0x00f8e8bd │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - @ instruction: 0x0086ecbe │ │ │ │ - addeq fp, r6, lr, lsr r1 │ │ │ │ + addeq lr, r6, r2, asr #25 │ │ │ │ + addeq fp, r6, r2, asr #2 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec4901c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addslt r0, r3, r0, lsr #31 │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ stmib sp, {r2, r3, r9, sl, lr}^ │ │ │ │ bmi 1fbe640 │ │ │ │ @@ -223588,27 +223588,27 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf8e6f72d │ │ │ │ @ instruction: 0xf724e747 │ │ │ │ svclt 0x0000e99c │ │ │ │ addseq ip, r3, sl, lsl r3 │ │ │ │ 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│ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ cdpne 0, 1, cr11, cr6, cr5, {4} │ │ │ │ ldrdhi pc, [r8], #-141 @ 0xffffff73 │ │ │ │ @@ -223786,16 +223786,16 @@ │ │ │ │ stmdals r3, {r0, r1, r3, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x21bdf240 │ │ │ │ cdp2 7, 9, cr15, cr6, cr12, {1} │ │ │ │ strtmi r9, [r0], -r2, lsl #18 │ │ │ │ @ instruction: 0xff52f72c │ │ │ │ strb r9, [r3, r2, lsl #22] │ │ │ │ @ instruction: 0xffff9027 │ │ │ │ - addeq lr, r6, lr, ror #14 │ │ │ │ - addeq sl, r6, sl, ror #23 │ │ │ │ + addeq lr, r6, r2, ror r7 │ │ │ │ + addeq sl, r6, lr, ror #23 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec49554 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ strmi lr, [lr], -r8, ror #1 │ │ │ │ ldrdgt pc, [r4], #143 @ 0x8f @ │ │ │ │ ldmdavs r1, {r0, r1, r2, r7, ip, sp, pc}^ │ │ │ │ @@ -223853,19 +223853,19 @@ │ │ │ │ @ instruction: 0xf72c4620 │ │ │ │ blls 1b1f88 │ │ │ │ @ instruction: 0xf723e7a5 │ │ │ │ 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lr, [r6], r2 │ │ │ │ - addeq sl, r6, r0, ror r8 │ │ │ │ - addeq r7, r6, lr, asr r0 │ │ │ │ - addeq lr, r6, r8, ror r5 │ │ │ │ - addeq lr, r6, r4, lsr #7 │ │ │ │ - addeq sl, r6, r2, lsr #16 │ │ │ │ - addeq lr, r6, r0, ror r3 │ │ │ │ - addeq sl, r6, lr, ror #15 │ │ │ │ - umulleq lr, r6, r4, r2 │ │ │ │ - addeq sl, r6, ip, lsl r7 │ │ │ │ - addeq r6, r6, ip, asr #29 │ │ │ │ - addeq lr, r6, lr, lsr #15 │ │ │ │ - addeq lr, r6, r4, rrx │ │ │ │ - addeq sl, r6, ip, ror #9 │ │ │ │ - addeq sp, r6, r8, lsr #31 │ │ │ │ - addeq sl, r6, lr, lsr #8 │ │ │ │ + strdeq lr, [r6], r6 │ │ │ │ + addeq lr, r6, sl, lsr r4 │ │ │ │ + @ instruction: 0x0086a8b8 │ │ │ │ + strdeq lr, [r6], r6 │ │ │ │ + addeq sl, r6, r4, ror r8 │ │ │ │ + addeq r7, r6, r2, rrx │ │ │ │ + addeq lr, r6, ip, ror r5 │ │ │ │ + addeq lr, r6, r8, lsr #7 │ │ │ │ + addeq sl, r6, r6, lsr #16 │ │ │ │ + addeq lr, r6, r4, ror r3 │ │ │ │ + strdeq sl, [r6], r2 │ │ │ │ + umulleq lr, r6, r8, r2 │ │ │ │ + addeq sl, r6, r0, lsr #14 │ │ │ │ + ldrdeq r6, [r6], r0 │ │ │ │ + @ instruction: 0x0086e7b2 │ │ │ │ + addeq lr, r6, r8, rrx │ │ │ │ + strdeq sl, [r6], r0 │ │ │ │ + addeq sp, r6, ip, lsr #31 │ │ │ │ + addeq sl, r6, r2, lsr r4 │ │ │ │ cmplt fp, r3, lsl fp │ │ │ │ blvc eae218 │ │ │ │ blvc ff12e684 │ │ │ │ blx 52e778 │ │ │ │ @ instruction: 0x2101bf94 │ │ │ │ strb r2, [fp, -r0, lsl #2] │ │ │ │ smlald r4, r9, r9, r6 │ │ │ │ @@ -224422,24 +224422,24 @@ │ │ │ │ ldrbtmi r3, [r8], #-2815 @ 0xfffff501 │ │ │ │ @ instruction: 0xf72c300c │ │ │ │ stmdami sp, {r0, r1, r2, r3, r4, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf72c4478 │ │ │ │ @ instruction: 0xf7fffa59 │ │ │ │ svclt 0x0000bbdf │ │ │ │ - addeq sp, r6, r8, lsl #28 │ │ │ │ - addeq sl, r6, r8, lsl #5 │ │ │ │ - addeq sp, r6, r8, ror #27 │ │ │ │ - addeq sl, r6, r8, ror #4 │ │ │ │ - addeq sp, r6, r8, asr #27 │ │ │ │ - addeq sl, r6, r8, asr #4 │ │ │ │ - addeq sp, r6, r8, lsl #27 │ │ │ │ - addeq sl, r6, r8, lsl #4 │ │ │ │ - addeq sp, r6, r6, ror #26 │ │ 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{1} │ │ │ │ stmdavs r1!, {r8, r9, fp, ip, sp, lr}^ │ │ │ │ eorls r2, r6, r1 │ │ │ │ - bge 9cb200 │ │ │ │ + bge 9cb200 │ │ │ │ blvc 12e7cc │ │ │ │ blls 504b08 │ │ │ │ blvs feb6e844 │ │ │ │ blvc 4ae800 │ │ │ │ @ instruction: 0x305df893 │ │ │ │ blvs fae808 │ │ │ │ movwne pc, #963 @ 0x3c3 @ │ │ │ │ strtmi r4, [r8], -r3, asr #32 │ │ │ │ blge f97de8 │ │ │ │ blge a97de8 │ │ │ │ - blge a17de8 │ │ │ │ + blge a17de8 │ │ │ │ veor d15, d20, d5 │ │ │ │ blvc 4ae864 │ │ │ │ @ instruction: 0xf0412801 │ │ │ │ blls a93a20 │ │ │ │ @ instruction: 0xdc192b01 │ │ │ │ ldc 8, cr6, [sp, #424] @ 0x1a8 │ │ │ │ @ instruction: 0xf5020b3a │ │ │ │ @@ -224884,36 +224884,36 @@ │ │ │ │ stmdavs r2!, {r0, r1, r2, r3, r6, r8, r9, ip, sp, lr, pc} │ │ │ │ ldrtmi r4, [r8], -r1, lsl #12 │ │ │ │ @ instruction: 0xf5b6f076 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ ldmvs r0!, {r0, r4, r5, r6, r9, pc} │ │ │ │ svclt 0x0000e7d1 │ │ │ │ ... │ │ │ │ - umulleq sp, r6, lr, fp │ │ │ │ - umulleq sp, r6, r2, r9 │ │ │ │ - addeq r9, r6, r2, lsl lr │ │ │ │ - addeq sp, r6, lr, lsr r9 │ │ │ │ - @ instruction: 0x00869dbe │ │ │ │ - addeq sp, r6, lr, asr #18 │ │ │ │ - addeq sp, r6, r2, ror r7 │ │ │ │ - strdeq r9, [r6], r8 │ │ │ │ - @ instruction: 0x0086d6b0 │ │ │ │ - addeq r9, r6, r0, lsr fp │ │ │ │ + addeq sp, r6, r2, lsr #23 │ │ │ │ + umulleq sp, r6, r6, r9 │ │ │ │ + addeq r9, r6, r6, lsl lr │ │ │ │ + addeq sp, r6, r2, asr #18 │ │ │ │ + addeq r9, r6, r2, asr #27 │ │ │ │ + addeq sp, r6, r2, asr r9 │ │ │ │ + addeq sp, r6, r6, ror r7 │ │ │ │ + strdeq r9, [r6], ip │ │ │ │ + @ instruction: 0x0086d6b4 │ │ │ │ + addeq r9, r6, r4, lsr fp │ │ │ │ blcs 18d72c │ │ │ │ ldcge 4, cr15, [pc, #508]! @ f36a0 │ │ │ │ andsls r6, r7, r0, lsr #18 │ │ │ │ stmdavs r0, {fp, sp, lr} │ │ │ │ @ instruction: 0xf47f4281 │ │ │ │ ldmdals r7, {r3, r4, r5, r7, r8, sl, fp, sp, pc} │ │ │ │ stmdavs r0, {r6, fp, sp, lr} │ │ │ │ @ instruction: 0xf47f4281 │ │ │ │ bls adeb88 │ │ │ │ vpmax.u8 d18, d1, d1 │ │ │ │ - blge a13798 │ │ │ │ - blge 9d8124 │ │ │ │ + blge a13798 │ │ │ │ + blge 9d8124 │ │ │ │ ldc 3, cr9, [pc, #84] @ f3524 │ │ │ │ @ instruction: 0x21007bb7 │ │ │ │ @ instruction: 0x2323e9dd │ │ │ │ cdp 6, 11, cr4, cr0, cr8, {4} │ │ │ │ vmov.f64 d8, d7 │ │ │ │ stmdage r0, {r0, r1, r2, r6, r8, r9, fp, lr}^ │ │ │ │ andsls r9, r2, r9, lsl r1 │ │ │ │ @@ -224944,15 +224944,15 @@ │ │ │ │ ldc 8, cr6, [sp, #428] @ 0x1ac │ │ │ │ @ instruction: 0xf5037b40 │ │ │ │ mrc 2, 5, r6, cr0, cr0, {5} │ │ │ │ vldr d7, [r2, #-796] @ 0xfffffce4 │ │ │ │ vmov.f64 d5, #66 @ 0x3e100000 0.1406250 │ │ │ │ vsqrt.f64 d23, d5 │ │ │ │ @ instruction: 0xf63ffa10 │ │ │ │ - bls 9deadc │ │ │ │ + bls 9deadc │ │ │ │ @ instruction: 0x63aef503 │ │ │ │ ldc 8, cr6, [r3, #68] @ 0x44 │ │ │ │ vldr d3, [r1] │ │ │ │ vldr d5, [r1, #136] @ 0x88 │ │ │ │ @ instruction: 0xeeb47b20 │ │ │ │ vsqrt.f64 d5, d3 │ │ │ │ vneg.f64 d23, d7 │ │ │ │ @@ -224988,15 +224988,15 @@ │ │ │ │ @ instruction: 0x46214871 │ │ │ │ @ instruction: 0xf72b4478 │ │ │ │ @ instruction: 0xf7fffdef │ │ │ │ ldrtmi fp, [r4], -r0, ror #23 │ │ │ │ mcrls 15, 0, r9, cr14, cr1, {0} │ │ │ │ @ instruction: 0xf0a94620 │ │ │ │ blls 5316f0 │ │ │ │ - bge 9ddaa8 │ │ │ │ + bge 9ddaa8 │ │ │ │ @ instruction: 0x46289116 │ │ │ │ @ instruction: 0x305df893 │ │ │ │ stc 2, cr9, [sp, #84] @ 0x54 │ │ │ │ vbic.i16 d16, #47616 @ 0xba00 │ │ │ │ @ instruction: 0xf0831300 │ │ │ │ movwls r0, #8961 @ 0x2301 │ │ │ │ movwls sl, #6970 @ 0x1b3a │ │ │ │ @@ -225019,15 +225019,15 @@ │ │ │ │ vldr d9, [sp, #176] @ 0xb0 │ │ │ │ @ instruction: 0xf1940b3c │ │ │ │ stmdacs r1, {r0, r2, r3, r4, r5, r7, r9, ip, sp, lr, pc} │ │ │ │ addhi pc, r3, r1, asr #32 │ │ │ │ ldrtmi r9, [r9], -r8, lsr #22 │ │ │ │ strtmi r9, [r8], -r1, lsl #6 │ │ │ │ movwls r9, #2852 @ 0xb24 │ │ │ │ - blls 9d9f44 │ │ │ │ + blls 9d9f44 │ │ │ │ bleq faed0c │ │ │ │ vsra.u64 d15, d4, #60 │ │ │ │ @ instruction: 0xf0412801 │ │ │ │ ldclne 0, cr8, [r3], #-752 @ 0xfffffd10 │ │ │ │ strbmi r9, [fp, #-780] @ 0xfffffcf4 │ │ │ │ msrhi LR_abt, r0 │ │ │ │ svceq 0x0001f1ba │ │ │ │ @@ -225091,28 +225091,28 @@ │ │ │ │ stc2l 7, cr15, [r4], #-172 @ 0xffffff54 │ │ │ │ stmdbls fp, {r0, r1, r4, fp, lr} │ │ │ │ @ instruction: 0xf72b4478 │ │ │ │ stcls 13, cr15, [fp], {31} │ │ │ │ bllt 4f17a4 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq sp, r6, r8, lsr #9 │ │ │ │ - addeq r9, r6, r8, lsr #18 │ │ │ │ - umulleq sp, r6, r0, r4 │ │ │ │ - addeq r9, r6, r0, lsl r9 │ │ │ │ - addeq sp, r6, r4, ror #10 │ │ │ │ - addeq sp, r6, r8, lsl #7 │ │ │ │ - addeq r9, r6, lr, lsl #16 │ │ │ │ - addeq sp, r6, r0, lsl r5 │ │ │ │ - addeq sp, r6, r4, lsr r3 │ │ │ │ - @ instruction: 0x008697ba │ │ │ │ - addeq sp, r6, r0, lsl r3 │ │ │ │ - umulleq r9, r6, r0, r7 │ │ │ │ - strdeq sp, [r6], r0 │ │ │ │ - addeq r9, r6, r0, ror r7 │ │ │ │ + addeq sp, r6, ip, lsr #9 │ │ │ │ + addeq r9, r6, ip, lsr #18 │ │ │ │ + umulleq sp, r6, r4, r4 │ │ │ │ + addeq r9, r6, r4, lsl r9 │ │ │ │ + addeq sp, r6, r8, ror #10 │ │ │ │ + addeq sp, r6, ip, lsl #7 │ │ │ │ + addeq r9, r6, r2, lsl r8 │ │ │ │ + addeq sp, r6, r4, lsl r5 │ │ │ │ + addeq sp, r6, r8, lsr r3 │ │ │ │ + @ instruction: 0x008697be │ │ │ │ + addeq sp, r6, r4, lsl r3 │ │ │ │ + umulleq r9, r6, r4, r7 │ │ │ │ + strdeq sp, [r6], r4 │ │ │ │ + addeq r9, r6, r4, ror r7 │ │ │ │ strtmi r4, [r8], -r1, lsr #12 │ │ │ │ @ instruction: 0xf950f0a2 │ │ │ │ @ instruction: 0xf0402800 │ │ │ │ @ instruction: 0x462180b7 │ │ │ │ @ instruction: 0xf0ab4628 │ │ │ │ andsls pc, r2, r7, asr r9 @ │ │ │ │ @ instruction: 0xf0402800 │ │ │ │ @@ -225294,26 +225294,26 @@ │ │ │ │ stmdaeq r4, {r0, r1, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x971a9b18 │ │ │ │ @ instruction: 0x461e9618 │ │ │ │ svcls 0x00126868 │ │ │ │ ldrls r9, [r1, #-1038] @ 0xfffffbf2 │ │ │ │ svclt 0x0000e025 │ │ │ │ ... │ │ │ │ - @ instruction: 0x0086d1bc │ │ │ │ - addeq r9, r6, ip, lsr r6 │ │ │ │ - addeq sp, r6, r0, lsr r3 │ │ │ │ - addeq sp, r6, r4, asr r1 │ │ │ │ - ldrdeq r9, [r6], sl │ │ │ │ - addeq sp, r6, r0, lsr r1 │ │ │ │ - @ instruction: 0x008695b0 │ │ │ │ - addeq sp, r6, lr, ror #1 │ │ │ │ - addeq r9, r6, lr, ror #10 │ │ │ │ - addeq sp, r6, sl, lsl #1 │ │ │ │ - addeq r9, r6, sl, lsl #10 │ │ │ │ - addeq sp, r6, sl, lsl #4 │ │ │ │ + addeq sp, r6, r0, asr #3 │ │ │ │ + addeq r9, r6, r0, asr #12 │ │ │ │ + addeq sp, r6, r4, lsr r3 │ │ │ │ + addeq sp, r6, r8, asr r1 │ │ │ │ + ldrdeq r9, [r6], lr │ │ │ │ + addeq sp, r6, r4, lsr r1 │ │ │ │ + @ instruction: 0x008695b4 │ │ │ │ + strdeq sp, [r6], r2 │ │ │ │ + addeq r9, r6, r2, ror r5 │ │ │ │ + addeq sp, r6, lr, lsl #1 │ │ │ │ + addeq r9, r6, lr, lsl #10 │ │ │ │ + addeq sp, r6, lr, lsl #4 │ │ │ │ ldrdcc pc, [r0], r0 │ │ │ │ @ instruction: 0xd07b429a │ │ │ │ strcc r3, [r8], -r1, lsl #8 │ │ │ │ @ instruction: 0xf00042a7 │ │ │ │ @ instruction: 0xf85880fc │ │ │ │ @ instruction: 0xf8d05f04 │ │ │ │ stmdavs sl!, {r2, r7, ip, sp} │ │ │ │ @@ -225494,20 +225494,20 @@ │ │ │ │ blx 331a90 >::resize(unsigned int)@@Base+0x4ceac> │ │ │ │ stmdacs r0, {r0, r1, r4, r5, ip, pc} │ │ │ │ strbhi pc, [r6] @ │ │ │ │ strcs r9, [r0], #-2830 @ 0xfffff4f2 │ │ │ │ subsne r9, fp, pc, lsl r6 │ │ │ │ blge e98a44 │ │ │ │ and r9, sl, r8, lsl r3 │ │ │ │ - strdeq ip, [r6], r2 │ │ │ │ + strdeq ip, [r6], r6 │ │ │ │ @ instruction: 0xffff6a89 │ │ │ │ - addeq ip, r6, r6, asr lr │ │ │ │ + addeq ip, r6, sl, asr lr │ │ │ │ strcc r9, [r1], #-2833 @ 0xfffff4ef │ │ │ │ @ instruction: 0xf00042a3 │ │ │ │ - blls a14518 │ │ │ │ + blls a14518 │ │ │ │ blvc 12f8fc │ │ │ │ strtmi r9, [r8], -r3, lsr #20 │ │ │ │ stc 0, cr0, [r3, #920] @ 0x398 │ │ │ │ blls d92a2c │ │ │ │ blvc ff26f4ac │ │ │ │ eorsne pc, r4, r3, asr r8 @ │ │ │ │ @ instruction: 0xf8939b10 │ │ │ │ @@ -225552,15 +225552,15 @@ │ │ │ │ stmdavs fp!, {r6, r8, r9, fp, sp, lr}^ │ │ │ │ blvc 12af7b4 │ │ │ │ adcsvs pc, r0, #12582912 @ 0xc00000 │ │ │ │ blmi 1af328 │ │ │ │ blvc ff2ef9a4 │ │ │ │ blvc ff22f9b8 │ │ │ │ blx 52fab0 │ │ │ │ - bls a2a130 │ │ │ │ + bls a2a130 │ │ │ │ blvc 12f53c │ │ │ │ blge 12ef9b8 │ │ │ │ blvc 12ef7e0 │ │ │ │ blvc ff2ef9c0 │ │ │ │ blmi ff2ef9d4 │ │ │ │ blx 52facc │ │ │ │ @ instruction: 0xf503db82 │ │ │ │ @@ -225905,16 +225905,16 @@ │ │ │ │ stmdavs r9, {sp}^ │ │ │ │ movwcs r6, #4121 @ 0x1019 │ │ │ │ blvc 12fa6c │ │ │ │ bls ac5e88 │ │ │ │ teqls r7, #0, 2 │ │ │ │ stmib sp, {r9, fp, sp}^ │ │ │ │ vrhadd.u8 q8, q0, q0 │ │ │ │ - blge a14c88 │ │ │ │ - blge 9d90d4 │ │ │ │ + blge a14c88 │ │ │ │ + blge 9d90d4 │ │ │ │ ldmdbls r0, {r0, r2, r4, r8, r9, ip, pc} │ │ │ │ ldmib sp, {r3, r5, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf8912315 │ │ │ │ vmov.i32 , #157 @ 0x0000009d │ │ │ │ @ instruction: 0xf0811100 │ │ │ │ tstls r2, r1, lsl #2 │ │ │ │ tstls r1, r0, asr #18 │ │ │ │ @@ -225948,15 +225948,15 @@ │ │ │ │ blvc ff2affd8 │ │ │ │ blx 5300d0 │ │ │ │ vadd.f32 s26, s14, s18 │ │ │ │ vmov.f64 d7, #4 @ 0x40200000 2.5 │ │ │ │ vcmpe.f64 d7, d7 │ │ │ │ vsqrt.f64 d21, d7 │ │ │ │ @ instruction: 0xf6fefa10 │ │ │ │ - blls a1fb20 │ │ │ │ + blls a1fb20 │ │ │ │ @ instruction: 0x4628aa39 │ │ │ │ blvc 12fb78 │ │ │ │ cdp 8, 11, cr6, cr0, cr3, {1} │ │ │ │ ldmdavs r9, {r0, r1, r2, r6, r8, r9, fp, sp, pc} │ │ │ │ ldmdavs fp, {r0, r1, r5, r8, r9, fp, ip, pc} │ │ │ │ vcge.u8 d9, d3, d5 │ │ │ │ stmdacs r1, {r0, r4, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @@ -226572,159 +226572,159 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8caf72a │ │ │ │ @ instruction: 0x46214895 │ │ │ │ @ instruction: 0xf72a4478 │ │ │ │ @ instruction: 0xf7fef985 │ │ │ │ svclt 0x0000bb88 │ │ │ │ ... │ │ │ │ - addeq ip, r6, r2, lsl #18 │ │ │ │ - addeq r8, r6, r0, lsl #27 │ │ │ │ - umulleq ip, r6, r6, sl │ │ │ │ - addeq ip, r6, r4, asr r8 │ │ │ │ - ldrdeq r8, [r6], r2 │ │ │ │ - addeq ip, r6, r0, lsr r8 │ │ │ │ - addeq r8, r6, lr, lsr #25 │ │ │ │ - addeq ip, r6, ip, lsl #16 │ │ │ │ - addeq r8, r6, sl, lsl #25 │ │ │ │ - addeq ip, r6, r6, ror #15 │ │ │ │ - addeq r8, r6, r2, ror #24 │ │ │ │ - @ instruction: 0x0086c7b8 │ │ │ │ - addeq r8, r6, r4, lsr ip │ │ │ │ - umulleq ip, r6, r6, r7 │ │ │ │ - addeq r8, r6, r2, lsl ip │ │ │ │ - addeq ip, r6, sl, asr r7 │ │ │ │ - ldrdeq r8, [r6], r8 @ │ │ │ │ - addeq ip, r6, r2, lsr #14 │ │ │ │ - addeq r8, r6, r0, lsr #23 │ │ │ │ - addeq ip, r6, sl, ror #13 │ │ │ │ - addeq r8, r6, r8, ror #22 │ │ │ │ - addeq ip, r6, r4, ror r6 │ │ │ │ - strdeq r8, [r6], r2 │ │ │ │ - addeq ip, r6, lr, asr #12 │ │ │ │ - addeq r8, r6, ip, asr #21 │ │ │ │ - addeq ip, r6, r2, lsr r5 │ │ │ │ - @ instruction: 0x008689b0 │ │ │ │ - addeq ip, r6, r6, lsl r5 │ │ │ │ - umulleq r8, r6, r4, r9 │ │ │ │ - strdeq ip, [r6], sl │ │ │ │ - addeq r8, r6, r8, ror r9 │ │ │ │ - ldrdeq ip, [r6], r8 │ │ │ │ - addeq r8, r6, r6, asr r9 │ │ │ │ - @ instruction: 0x0086c4b4 │ │ │ │ - addeq r8, r6, r2, lsr r9 │ │ │ │ - umulleq ip, r6, r0, r4 │ │ │ │ - addeq r8, r6, lr, lsl #18 │ │ │ │ - addeq ip, r6, ip, ror #8 │ │ │ │ - addeq r8, r6, sl, ror #17 │ │ │ │ - addeq ip, r6, ip, lsr #8 │ │ │ │ - addeq r8, r6, r8, lsr #17 │ │ │ │ - addeq ip, r6, r8, lsl #8 │ │ │ │ - addeq r8, r6, r6, lsl #17 │ │ │ │ - addeq ip, r6, r4, ror #7 │ │ │ │ - addeq r8, r6, r2, ror #16 │ │ │ │ - addeq ip, r6, r2, asr #7 │ │ │ │ - addeq r8, r6, lr, lsr r8 │ │ │ │ - umulleq ip, r6, lr, r3 │ │ │ │ - addeq r8, r6, ip, lsl r8 │ │ │ │ - addeq ip, r6, r0, ror r3 │ │ │ │ - addeq r8, r6, lr, ror #15 │ │ │ │ - addeq ip, r6, lr, asr #6 │ │ │ │ - addeq r8, r6, ip, asr #15 │ │ │ │ - addeq ip, r6, lr, lsl #6 │ │ │ │ - addeq r8, r6, ip, lsl #15 │ │ │ │ - addeq ip, r6, ip, ror #5 │ │ │ │ - addeq r8, r6, sl, ror #14 │ │ │ │ - addeq ip, r6, r8, asr #5 │ │ │ │ - addeq r8, r6, r6, asr #14 │ │ │ │ - addeq ip, r6, r4, lsr #5 │ │ │ │ - addeq r8, r6, r2, lsr #14 │ │ │ │ - addeq ip, r6, r0, lsl #5 │ │ │ │ - strdeq r8, [r6], lr │ │ │ │ - addeq ip, r6, ip, asr r2 │ │ │ │ - ldrdeq r8, [r6], sl │ │ │ │ - addeq ip, r6, r8, lsr r2 │ │ │ │ - @ instruction: 0x008686b6 │ │ │ │ - addeq ip, r6, r8, lsl r2 │ │ │ │ - umulleq r8, r6, r6, r6 │ │ │ │ + addeq ip, r6, r6, lsl #18 │ │ │ │ + addeq r8, r6, r4, lsl #27 │ │ │ │ + umulleq ip, r6, sl, sl │ │ │ │ + addeq ip, r6, r8, asr r8 │ │ │ │ + ldrdeq r8, [r6], r6 │ │ │ │ + addeq ip, r6, r4, lsr r8 │ │ │ │ + @ instruction: 0x00868cb2 │ │ │ │ + addeq ip, r6, r0, lsl r8 │ │ │ │ + addeq r8, r6, lr, lsl #25 │ │ │ │ + addeq ip, r6, sl, ror #15 │ │ │ │ + addeq r8, r6, r6, ror #24 │ │ │ │ + @ instruction: 0x0086c7bc │ │ │ │ + addeq r8, r6, r8, lsr ip │ │ │ │ + umulleq ip, r6, sl, r7 │ │ │ │ + addeq r8, r6, r6, lsl ip │ │ │ │ + addeq ip, r6, lr, asr r7 │ │ │ │ + ldrdeq r8, [r6], ip │ │ │ │ + addeq ip, r6, r6, lsr #14 │ │ │ │ + addeq r8, r6, r4, lsr #23 │ │ │ │ + addeq ip, r6, lr, ror #13 │ │ │ │ + addeq r8, r6, ip, ror #22 │ │ │ │ + addeq ip, r6, r8, ror r6 │ │ │ │ + strdeq r8, [r6], r6 │ │ │ │ + addeq ip, r6, r2, asr r6 │ │ │ │ + ldrdeq r8, [r6], r0 │ │ │ │ + addeq ip, r6, r6, lsr r5 │ │ │ │ + @ instruction: 0x008689b4 │ │ │ │ + addeq ip, r6, sl, lsl r5 │ │ │ │ + umulleq r8, r6, r8, r9 │ │ │ │ + strdeq ip, [r6], lr │ │ │ │ + addeq r8, r6, ip, ror r9 │ │ │ │ ldrdeq ip, [r6], ip @ │ │ │ │ - addeq r8, r6, r8, asr r6 │ │ │ │ - addeq ip, r6, sl, ror r1 │ │ │ │ - strdeq r8, [r6], r8 @ │ │ │ │ - addeq ip, r6, ip, asr r1 │ │ │ │ - ldrdeq r8, [r6], sl │ │ │ │ - addeq ip, r6, sl, lsr r1 │ │ │ │ - @ instruction: 0x008685b8 │ │ │ │ - addeq ip, r6, r8, lsl r1 │ │ │ │ - umulleq r8, r6, r6, r5 │ │ │ │ - strdeq ip, [r6], r8 │ │ │ │ - addeq r8, r6, r4, ror r5 │ │ │ │ - ldrdeq ip, [r6], r4 │ │ │ │ - addeq r8, r6, r0, asr r5 │ │ │ │ - strheq ip, [r6], r2 │ │ │ │ - addeq r8, r6, r0, lsr r5 │ │ │ │ - umulleq ip, r6, r2, r0 │ │ │ │ - addeq r8, r6, r0, lsl r5 │ │ │ │ - addeq ip, r6, r2, ror r0 │ │ │ │ - strdeq r8, [r6], r0 │ │ │ │ - addeq ip, r6, r2, asr r0 │ │ │ │ + addeq r8, r6, sl, asr r9 │ │ │ │ + @ instruction: 0x0086c4b8 │ │ │ │ + addeq r8, r6, r6, lsr r9 │ │ │ │ + umulleq ip, r6, r4, r4 │ │ │ │ + addeq r8, r6, r2, lsl r9 │ │ │ │ + addeq ip, r6, r0, ror r4 │ │ │ │ + addeq r8, r6, lr, ror #17 │ │ │ │ + addeq ip, r6, r0, lsr r4 │ │ │ │ + addeq r8, r6, ip, lsr #17 │ │ │ │ + addeq ip, r6, ip, lsl #8 │ │ │ │ + addeq r8, r6, sl, lsl #17 │ │ │ │ + addeq ip, r6, r8, ror #7 │ │ │ │ + addeq r8, r6, r6, ror #16 │ │ │ │ + addeq ip, r6, r6, asr #7 │ │ │ │ + addeq r8, r6, r2, asr #16 │ │ │ │ + addeq ip, r6, r2, lsr #7 │ │ │ │ + addeq r8, r6, r0, lsr #16 │ │ │ │ + addeq ip, r6, r4, ror r3 │ │ │ │ + strdeq r8, [r6], r2 │ │ │ │ + addeq ip, r6, r2, asr r3 │ │ │ │ ldrdeq r8, [r6], r0 │ │ │ │ - addeq ip, r6, r0, lsr r0 │ │ │ │ - addeq r8, r6, lr, lsr #9 │ │ │ │ - addeq ip, r6, lr │ │ │ │ - addeq r8, r6, ip, lsl #9 │ │ │ │ - addeq fp, r6, ip, ror #31 │ │ │ │ - addeq r8, r6, sl, ror #8 │ │ │ │ - addeq fp, r6, ip, asr #31 │ │ │ │ - addeq r8, r6, sl, asr #8 │ │ │ │ - addeq fp, r6, ip, lsr #31 │ │ │ │ - addeq r8, r6, sl, lsr #8 │ │ │ │ - addeq fp, r6, ip, lsl #31 │ │ │ │ - addeq r8, r6, r8, lsl #8 │ │ │ │ - addeq fp, r6, ip, lsr pc │ │ │ │ - @ instruction: 0x008683ba │ │ │ │ - addeq fp, r6, ip, lsl pc │ │ │ │ - umulleq r8, r6, sl, r3 │ │ │ │ - addeq fp, r6, r4, ror #29 │ │ │ │ - addeq r8, r6, r2, ror #6 │ │ │ │ - @ instruction: 0x0086bebc │ │ │ │ - addeq r8, r6, sl, lsr r3 │ │ │ │ - addeq fp, r6, r0, ror #28 │ │ │ │ + addeq ip, r6, r2, lsl r3 │ │ │ │ + umulleq r8, r6, r0, r7 │ │ │ │ + strdeq ip, [r6], r0 │ │ │ │ + addeq r8, r6, lr, ror #14 │ │ │ │ + addeq ip, r6, ip, asr #5 │ │ │ │ + addeq r8, r6, sl, asr #14 │ │ │ │ + addeq ip, r6, r8, lsr #5 │ │ │ │ + addeq r8, r6, r6, lsr #14 │ │ │ │ + addeq ip, r6, r4, lsl #5 │ │ │ │ + addeq r8, r6, r2, lsl #14 │ │ │ │ + addeq ip, r6, r0, ror #4 │ │ │ │ ldrdeq r8, [r6], lr │ │ │ │ - addeq fp, r6, r0, asr #28 │ │ │ │ - @ instruction: 0x008682be │ │ │ │ - ldrdeq fp, [r6], sl │ │ │ │ - addeq r8, r6, r8, asr r2 │ │ │ │ - @ instruction: 0x0086bdbe │ │ │ │ - addeq r8, r6, ip, lsr r2 │ │ │ │ - addeq fp, r6, r2, lsr #27 │ │ │ │ - addeq r8, r6, r0, lsr #4 │ │ │ │ - addeq fp, r6, r4, ror sp │ │ │ │ + addeq ip, r6, ip, lsr r2 │ │ │ │ + @ instruction: 0x008686ba │ │ │ │ + addeq ip, r6, ip, lsl r2 │ │ │ │ + umulleq r8, r6, sl, r6 │ │ │ │ + addeq ip, r6, r0, ror #3 │ │ │ │ + addeq r8, r6, ip, asr r6 │ │ │ │ + addeq ip, r6, lr, ror r1 │ │ │ │ + strdeq r8, [r6], ip │ │ │ │ + addeq ip, r6, r0, ror #2 │ │ │ │ + ldrdeq r8, [r6], lr │ │ │ │ + addeq ip, r6, lr, lsr r1 │ │ │ │ + @ instruction: 0x008685bc │ │ │ │ + addeq ip, r6, ip, lsl r1 │ │ │ │ + umulleq r8, r6, sl, r5 │ │ │ │ + strdeq ip, [r6], ip @ │ │ │ │ + addeq r8, r6, r8, ror r5 │ │ │ │ + ldrdeq ip, [r6], r8 │ │ │ │ + addeq r8, r6, r4, asr r5 │ │ │ │ + strheq ip, [r6], r6 │ │ │ │ + addeq r8, r6, r4, lsr r5 │ │ │ │ + umulleq ip, r6, r6, r0 │ │ │ │ + addeq r8, r6, r4, lsl r5 │ │ │ │ + addeq ip, r6, r6, ror r0 │ │ │ │ strdeq r8, [r6], r4 │ │ │ │ - addeq fp, r6, r6, asr sp │ │ │ │ - ldrdeq r8, [r6], r6 │ │ │ │ - addeq fp, r6, sl, lsr #26 │ │ │ │ - addeq r8, r6, sl, lsr #3 │ │ │ │ - addeq fp, r6, ip, lsl #26 │ │ │ │ - addeq r8, r6, ip, lsl #3 │ │ │ │ + addeq ip, r6, r6, asr r0 │ │ │ │ + ldrdeq r8, [r6], r4 │ │ │ │ + addeq ip, r6, r4, lsr r0 │ │ │ │ + @ instruction: 0x008684b2 │ │ │ │ + addeq ip, r6, r2, lsl r0 │ │ │ │ + umulleq r8, r6, r0, r4 │ │ │ │ strdeq fp, [r6], r0 │ │ │ │ - addeq r8, r6, r0, ror r1 │ │ │ │ - @ instruction: 0x0086bcbc │ │ │ │ - addeq r8, r6, ip, lsr r1 │ │ │ │ - addeq fp, r6, r0, lsr #25 │ │ │ │ - addeq r8, r6, lr, lsl r1 │ │ │ │ - addeq fp, r6, r8, ror #24 │ │ │ │ - addeq r8, r6, r8, ror #1 │ │ │ │ - addeq fp, r6, sl, asr #24 │ │ │ │ - addeq r8, r6, sl, asr #1 │ │ │ │ - addeq fp, r6, lr, lsr #24 │ │ │ │ - addeq r8, r6, ip, lsr #1 │ │ │ │ - addeq fp, r6, lr, ror #23 │ │ │ │ - addeq r8, r6, lr, rrx │ │ │ │ - @ instruction: 0x0086bbbc │ │ │ │ - addeq r8, r6, ip, lsr r0 │ │ │ │ + addeq r8, r6, lr, ror #8 │ │ │ │ + ldrdeq fp, [r6], r0 │ │ │ │ + addeq r8, r6, lr, asr #8 │ │ │ │ + @ instruction: 0x0086bfb0 │ │ │ │ + addeq r8, r6, lr, lsr #8 │ │ │ │ + umulleq fp, r6, r0, pc @ │ │ │ │ + addeq r8, r6, ip, lsl #8 │ │ │ │ + addeq fp, r6, r0, asr #30 │ │ │ │ + @ instruction: 0x008683be │ │ │ │ + addeq fp, r6, r0, lsr #30 │ │ │ │ + umulleq r8, r6, lr, r3 │ │ │ │ + addeq fp, r6, r8, ror #29 │ │ │ │ + addeq r8, r6, r6, ror #6 │ │ │ │ + addeq fp, r6, r0, asr #29 │ │ │ │ + addeq r8, r6, lr, lsr r3 │ │ │ │ + addeq fp, r6, r4, ror #28 │ │ │ │ + addeq r8, r6, r2, ror #5 │ │ │ │ + addeq fp, r6, r4, asr #28 │ │ │ │ + addeq r8, r6, r2, asr #5 │ │ │ │ + ldrdeq fp, [r6], lr │ │ │ │ + addeq r8, r6, ip, asr r2 │ │ │ │ + addeq fp, r6, r2, asr #27 │ │ │ │ + addeq r8, r6, r0, asr #4 │ │ │ │ + addeq fp, r6, r6, lsr #27 │ │ │ │ + addeq r8, r6, r4, lsr #4 │ │ │ │ + addeq fp, r6, r8, ror sp │ │ │ │ + strdeq r8, [r6], r8 @ │ │ │ │ + addeq fp, r6, sl, asr sp │ │ │ │ + ldrdeq r8, [r6], sl │ │ │ │ + addeq fp, r6, lr, lsr #26 │ │ │ │ + addeq r8, r6, lr, lsr #3 │ │ │ │ + addeq fp, r6, r0, lsl sp │ │ │ │ + umulleq r8, r6, r0, r1 │ │ │ │ + strdeq fp, [r6], r4 │ │ │ │ + addeq r8, r6, r4, ror r1 │ │ │ │ + addeq fp, r6, r0, asr #25 │ │ │ │ + addeq r8, r6, r0, asr #2 │ │ │ │ + addeq fp, r6, r4, lsr #25 │ │ │ │ + addeq r8, r6, r2, lsr #2 │ │ │ │ + addeq fp, r6, ip, ror #24 │ │ │ │ + addeq r8, r6, ip, ror #1 │ │ │ │ + addeq fp, r6, lr, asr #24 │ │ │ │ + addeq r8, r6, lr, asr #1 │ │ │ │ + addeq fp, r6, r2, lsr ip │ │ │ │ + strheq r8, [r6], r0 │ │ │ │ + strdeq fp, [r6], r2 │ │ │ │ + addeq r8, r6, r2, ror r0 │ │ │ │ + addeq fp, r6, r0, asr #23 │ │ │ │ + addeq r8, r6, r0, asr #32 │ │ │ │ teqcs r8, #3620864 @ 0x374000 │ │ │ │ stmdaeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ bleq 1fb07b0 │ │ │ │ @ instruction: 0x46284639 │ │ │ │ andhi pc, r0, sp, asr #17 │ │ │ │ pld [ip, #-402] @ 0xfffffe6e │ │ │ │ andle r2, lr, r1, lsl #16 │ │ │ │ @@ -226843,30 +226843,30 @@ │ │ │ │ @ instruction: 0xf729300c │ │ │ │ ldmdami r5, {r0, r1, r3, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff66f729 │ │ │ │ stmdblt r9!, {r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq fp, r6, r4, lsr r9 │ │ │ │ - @ instruction: 0x00867db4 │ │ │ │ - strdeq fp, [r6], lr │ │ │ │ - addeq r7, r6, lr, ror sp │ │ │ │ - addeq fp, r6, r8, asr #17 │ │ │ │ - addeq r7, r6, r8, asr #26 │ │ │ │ - addeq fp, r6, r4, lsl #17 │ │ │ │ - addeq r7, r6, r4, lsl #26 │ │ │ │ - addeq fp, r6, r0, asr #16 │ │ │ │ - addeq r7, r6, r0, asr #25 │ │ │ │ - strdeq fp, [r6], ip │ │ │ │ - addeq r7, r6, ip, ror ip │ │ │ │ - umulleq fp, r6, lr, r7 │ │ │ │ - addeq r7, r6, lr, lsl ip │ │ │ │ - addeq fp, r6, lr, ror r7 │ │ │ │ - strdeq r7, [r6], lr │ │ │ │ + addeq fp, r6, r8, lsr r9 │ │ │ │ + @ instruction: 0x00867db8 │ │ │ │ + addeq fp, r6, r2, lsl #18 │ │ │ │ + addeq r7, r6, r2, lsl #27 │ │ │ │ + addeq fp, r6, ip, asr #17 │ │ │ │ + addeq r7, r6, ip, asr #26 │ │ │ │ + addeq fp, r6, r8, lsl #17 │ │ │ │ + addeq r7, r6, r8, lsl #26 │ │ │ │ + addeq fp, r6, r4, asr #16 │ │ │ │ + addeq r7, r6, r4, asr #25 │ │ │ │ + addeq fp, r6, r0, lsl #16 │ │ │ │ + addeq r7, r6, r0, lsl #25 │ │ │ │ + addeq fp, r6, r2, lsr #15 │ │ │ │ + addeq r7, r6, r2, lsr #24 │ │ │ │ + addeq fp, r6, r2, lsl #15 │ │ │ │ + addeq r7, r6, r2, lsl #24 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec4c56c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7fd9400 │ │ │ │ strmi pc, [r3], -pc, ror #25 │ │ │ │ @@ -226877,16 +226877,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf729300c │ │ │ │ stmdami r5, {r0, r1, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xff1ef729 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq fp, r6, lr, ror #13 │ │ │ │ - addeq r7, r6, lr, ror #22 │ │ │ │ + strdeq fp, [r6], r2 │ │ │ │ + addeq r7, r6, r2, ror fp │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec4c5bc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7fd9400 │ │ │ │ strmi pc, [r3], -r7, asr #25 │ │ │ │ @@ -226897,16 +226897,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf729300c │ │ │ │ stmdami r5, {r0, r1, r3, r4, r5, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ cdp2 7, 15, cr15, cr6, cr9, {1} │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - umulleq fp, r6, lr, r6 │ │ │ │ - addeq r7, r6, lr, lsl fp │ │ │ │ + addeq fp, r6, r2, lsr #13 │ │ │ │ + addeq r7, r6, r2, lsr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ @ instruction: 0x4615b093 │ │ │ │ @ instruction: 0x46064afe │ │ │ │ vrecps.f32 q10, , q15 │ │ │ │ @@ -227159,46 +227159,46 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r0], #-164 @ 0xffffff5c │ │ │ │ strtmi r4, [r9], -r4, lsr #16 │ │ │ │ @ instruction: 0xf7294478 │ │ │ │ ldr pc, [pc], fp, ror #25 │ │ │ │ ... │ │ │ │ addseq r8, r3, r6, lsr #26 │ │ │ │ - addeq fp, r6, r2, lsl r8 │ │ │ │ + addeq fp, r6, r6, lsl r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, r6, r6, ror fp │ │ │ │ - ldrdeq sl, [r9], ip │ │ │ │ - addeq fp, r6, r6, asr #10 │ │ │ │ - addeq r7, r6, r6, asr #19 │ │ │ │ + addeq fp, r6, sl, ror fp │ │ │ │ + addeq sl, r9, r0, ror #25 │ │ │ │ + addeq fp, r6, sl, asr #10 │ │ │ │ + addeq r7, r6, sl, asr #19 │ │ │ │ @ instruction: 0x00938bfc │ │ │ │ - addeq fp, r6, sl, lsl #21 │ │ │ │ - @ instruction: 0x0086b4b0 │ │ │ │ - addeq r7, r6, r0, lsr r9 │ │ │ │ - addeq fp, r6, r2, lsl #9 │ │ │ │ - addeq r7, r6, r2, lsl #18 │ │ │ │ - addeq fp, r6, r8, ror #8 │ │ │ │ - addeq r7, r6, r8, ror #17 │ │ │ │ - strdeq fp, [r6], r4 │ │ │ │ - addeq r7, r6, r4, ror r8 │ │ │ │ - @ instruction: 0x0086b3be │ │ │ │ - addeq r7, r6, lr, lsr r8 │ │ │ │ - addeq fp, r6, r4, lsr #7 │ │ │ │ - addeq r7, r6, r4, lsr #16 │ │ │ │ - addeq fp, r6, sl, lsl #7 │ │ │ │ - addeq r7, r6, sl, lsl #16 │ │ │ │ - addeq fp, r6, r8, lsl r9 │ │ │ │ - addeq fp, r6, r0, lsr r3 │ │ │ │ - @ instruction: 0x008677b0 │ │ │ │ - addeq fp, r6, r6, lsl r3 │ │ │ │ - umulleq r7, r6, r6, r7 │ │ │ │ - addeq fp, r6, lr, ror #5 │ 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@@ -228756,16 +228756,16 @@ │ │ │ │ vadd.i8 d20, d1, d6 │ │ │ │ ldrbtmi r1, [r8], #-426 @ 0xfffffe56 │ │ │ │ @ instruction: 0xf727300c │ │ │ │ stmdami r4, {r0, r2, r3, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf868f728 │ │ │ │ bllt ff9f5110 │ │ │ │ - addeq r9, r6, r2, lsl #19 │ │ │ │ - addeq r5, r6, r2, lsl #28 │ │ │ │ + addeq r9, r6, r6, lsl #19 │ │ │ │ + addeq r5, r6, r6, lsl #28 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec4e324 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0f20 │ │ │ │ adcslt r2, r3, r8, lsl #13 │ │ │ │ pkhtbcc pc, r4, pc, asr #17 @ │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ @@ -229181,21 +229181,21 @@ │ │ │ │ ... │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ addseq r7, r3, r6, lsl r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r6, sl, ror #21 │ │ │ │ + addeq r9, r6, lr, ror #21 │ │ │ │ @ instruction: 0xffff3e15 │ │ │ │ - ldrdeq r9, [r6], r4 │ │ │ │ - addeq r5, r6, r2, asr sp │ │ │ │ + ldrdeq r9, [r6], r8 │ │ │ │ + addeq r5, r6, r6, asr sp │ │ │ │ addseq r6, r3, r4, lsl #31 │ │ │ │ - umulleq r9, r6, r8, r8 │ │ │ │ - addeq r5, r6, r6, lsl sp │ │ │ │ + umulleq r9, r6, ip, r8 │ │ │ │ + addeq r5, r6, sl, lsl sp │ │ │ │ @ instruction: 0xffffe13d │ │ │ │ @ instruction: 0xffffe183 │ │ │ │ @ instruction: 0xffff6c03 │ │ │ │ @ instruction: 0xffff6c5f │ │ │ │ @ instruction: 0xffff43eb │ │ │ │ @ instruction: 0xffff4a2f │ │ │ │ @ instruction: 0xffff4bb7 │ │ │ │ @@ -229218,83 +229218,83 @@ │ │ │ │ @ instruction: 0xffffa3af │ │ │ │ andeq r7, r0, fp, asr #11 │ │ │ │ andeq r7, r0, r7, lsl r5 │ │ │ │ @ instruction: 0xffff70e7 │ │ │ │ @ instruction: 0xffff6e87 │ │ │ │ @ instruction: 0xffff5735 │ │ │ │ andeq r1, r0, r1, asr #2 │ │ │ │ - addeq r9, r6, ip, lsr sp │ │ │ │ - addeq r8, r6, r8, lsr #4 │ │ │ │ - addeq r9, r6, r4, lsr #14 │ │ │ │ - addeq r5, r6, r2, lsr #23 │ │ │ │ - addeq r9, r6, r6, lsl #14 │ │ │ │ - addeq r5, r6, r4, lsl #23 │ │ │ │ - addeq r9, r6, sl, lsl sp │ │ │ │ - addeq r9, r6, ip, ror sp │ │ │ │ - addeq r9, r6, lr, asr #27 │ │ │ │ - addeq r9, r6, r6, ror sp │ │ │ │ - umulleq r9, r6, r2, r6 │ │ │ │ - addeq r5, r6, r0, lsl fp │ │ │ │ - addeq r9, r6, r4, ror r6 │ │ │ │ - strdeq r5, [r6], r2 │ │ │ │ - addeq r9, r6, lr, asr lr │ │ │ │ - addeq r9, r6, r2, lsr lr │ │ │ │ + addeq r9, r6, r0, asr #26 │ │ │ │ + addeq r8, r6, ip, lsr #4 │ │ │ │ + addeq r9, r6, r8, lsr #14 │ │ │ │ + addeq r5, r6, r6, lsr #23 │ │ │ │ + addeq r9, r6, sl, lsl #14 │ │ │ │ + addeq r5, r6, r8, lsl #23 │ │ │ │ + addeq r9, r6, lr, lsl sp │ │ │ │ addeq r9, r6, r0, lsl #27 │ │ │ │ - addeq r9, r6, r6, lsr #12 │ │ │ │ - addeq r5, r6, r4, lsr #21 │ │ │ │ - addeq r9, r6, r6, lsl lr │ │ │ │ - addeq r9, r6, ip, ror #28 │ │ │ │ - ldrdeq r9, [r6], r6 │ │ │ │ - addeq r5, r6, r6, asr sl │ │ │ │ - @ instruction: 0x008695b8 │ │ │ │ - addeq r5, r6, r6, lsr sl │ │ │ │ - addeq r9, r6, r4, lsr lr │ │ │ │ - addeq r9, r6, lr, ror #28 │ │ │ │ - addeq r9, r6, lr, ror #10 │ │ │ │ - addeq r5, r6, lr, ror #19 │ │ │ │ - addeq r9, r6, ip, asr lr │ │ │ │ - addeq r9, r6, r6, asr #29 │ │ │ │ - addeq r9, r6, r6, lsr #10 │ │ │ │ - addeq r5, r6, r6, lsr #19 │ │ │ │ - addeq r9, r6, ip, lsr #29 │ │ │ │ - addeq r9, r6, r6, lsr #30 │ │ │ │ - addeq r9, r6, r2, ror #9 │ │ │ │ - addeq r5, r6, r2, ror #18 │ │ │ │ - addeq r9, r6, r2, lsl pc │ │ │ │ - addeq r9, r6, r0, lsl #31 │ │ │ │ - addeq r9, r6, r8, lsr #9 │ │ │ │ - addeq r5, r6, r8, lsr #18 │ │ │ │ - addeq r9, r6, r2, lsr #31 │ │ │ │ - addeq r9, r6, ip, asr pc │ │ │ │ - addeq r9, r6, r0, ror #8 │ │ │ │ - addeq r5, r6, r0, ror #17 │ │ │ │ - addeq r9, r6, sl, lsl #31 │ │ │ │ - ldrdeq r9, [r6], r0 │ │ │ │ - addeq r9, r6, r6, lsr #8 │ │ │ │ - addeq r5, r6, r6, lsr #17 │ │ │ │ - addeq r9, r6, r0, asr #31 │ │ │ │ - addeq sl, r6, sl │ │ │ │ - addeq r9, r6, ip, ror #7 │ │ │ │ - addeq r5, r6, ip, ror #16 │ │ │ │ - strdeq r9, [r6], sl │ │ │ │ - addeq sl, r6, r2, rrx │ │ │ │ - addeq r9, r6, r8, lsr #7 │ │ │ │ - addeq r5, r6, r8, lsr #16 │ │ │ │ - addeq sl, r6, r8, asr #32 │ │ │ │ - addeq sl, r6, r2, lsl #1 │ │ │ │ - addeq r9, r6, lr, ror #6 │ │ │ │ - addeq r5, r6, lr, ror #15 │ │ │ │ - addeq sl, r6, r6, ror r0 │ │ │ │ - addeq sl, r6, r8, asr #1 │ │ │ │ - addeq r9, r6, r4, lsr r3 │ │ │ │ - @ instruction: 0x008657b4 │ │ │ │ - strheq sl, [r6], r8 │ │ │ │ - addeq sl, r6, r6, ror #1 │ │ │ │ - strdeq r9, [r6], r8 │ │ │ │ - addeq r5, r6, r8, ror r7 │ │ │ │ + ldrdeq r9, [r6], r2 │ │ │ │ + addeq r9, r6, sl, ror sp │ │ │ │ + umulleq r9, r6, r6, r6 │ │ │ │ + addeq r5, r6, r4, lsl fp │ │ │ │ + addeq r9, r6, r8, ror r6 │ │ │ │ + strdeq r5, [r6], r6 │ │ │ │ + addeq r9, r6, r2, ror #28 │ │ │ │ + addeq r9, r6, r6, lsr lr │ │ │ │ + addeq r9, r6, r4, lsl #27 │ │ │ │ + addeq r9, r6, sl, lsr #12 │ │ │ │ + addeq r5, r6, r8, lsr #21 │ │ │ │ + addeq r9, r6, sl, lsl lr │ │ │ │ + addeq r9, r6, r0, ror lr │ │ │ │ + ldrdeq r9, [r6], sl │ │ │ │ + addeq r5, r6, sl, asr sl │ │ │ │ + @ instruction: 0x008695bc │ │ │ │ + addeq r5, r6, sl, lsr sl │ │ │ │ + addeq r9, r6, r8, lsr lr │ │ │ │ + addeq r9, r6, r2, ror lr │ │ │ │ + addeq r9, r6, r2, ror r5 │ │ │ │ + strdeq r5, [r6], r2 │ │ │ │ + addeq r9, r6, r0, ror #28 │ │ │ │ + addeq r9, r6, sl, asr #29 │ │ │ │ + addeq r9, r6, sl, lsr #10 │ │ │ │ + addeq r5, r6, sl, lsr #19 │ │ │ │ + @ instruction: 0x00869eb0 │ │ │ │ + addeq r9, r6, sl, lsr #30 │ │ │ │ + addeq r9, r6, r6, ror #9 │ │ │ │ + addeq r5, r6, r6, ror #18 │ │ │ │ + addeq r9, r6, r6, lsl pc │ │ │ │ + addeq r9, r6, r4, lsl #31 │ │ │ │ + addeq r9, r6, ip, lsr #9 │ │ │ │ + addeq r5, r6, ip, lsr #18 │ │ │ │ + addeq r9, r6, r6, lsr #31 │ │ │ │ + addeq r9, r6, r0, ror #30 │ │ │ │ + addeq r9, r6, r4, ror #8 │ │ │ │ + addeq r5, r6, r4, ror #17 │ │ │ │ + addeq r9, r6, lr, lsl #31 │ │ │ │ + ldrdeq r9, [r6], r4 │ │ │ │ + addeq r9, r6, sl, lsr #8 │ │ │ │ + addeq r5, r6, sl, lsr #17 │ │ │ │ + addeq r9, r6, r4, asr #31 │ │ │ │ + addeq sl, r6, lr │ │ │ │ + strdeq r9, [r6], r0 │ │ │ │ + addeq r5, r6, r0, ror r8 │ │ │ │ + strdeq r9, [r6], lr │ │ │ │ + addeq sl, r6, r6, rrx │ │ │ │ + addeq r9, r6, ip, lsr #7 │ │ │ │ + addeq r5, r6, ip, lsr #16 │ │ │ │ + addeq sl, r6, ip, asr #32 │ │ │ │ + addeq sl, r6, r6, lsl #1 │ │ │ │ + addeq r9, r6, r2, ror r3 │ │ │ │ + strdeq r5, [r6], r2 │ │ │ │ + addeq sl, r6, sl, ror r0 │ │ │ │ + addeq sl, r6, ip, asr #1 │ │ │ │ + addeq r9, r6, r8, lsr r3 │ │ │ │ + @ instruction: 0x008657b8 │ │ │ │ + strheq sl, [r6], ip │ │ │ │ + addeq sl, r6, sl, ror #1 │ │ │ │ + strdeq r9, [r6], ip │ │ │ │ + addeq r5, r6, ip, ror r7 │ │ │ │ movwcs r4, #6867 @ 0x1ad3 │ │ │ │ @ instruction: 0x270049d3 │ │ │ │ ldrbtmi r9, [sl], #-768 @ 0xfffffd00 │ │ │ │ blne ff332ff0 │ │ │ │ @ instruction: 0x03b8f105 │ │ │ │ bleq ff332ff8 │ │ │ │ @ instruction: 0x46304479 │ │ │ │ @@ -229498,65 +229498,65 @@ │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00c99999 │ │ │ │ andeq r0, r0, r0 │ │ │ │ addmi r4, pc, r0 │ │ │ │ @ instruction: 0x47ae147b │ │ │ │ svccc 0x00847ae1 │ │ │ │ - addeq r9, r6, sl, lsl #30 │ │ │ │ - addeq r9, r6, r0, ror #30 │ │ │ │ - addeq r9, r6, r8, ror #1 │ │ │ │ - addeq r5, r6, r8, ror #10 │ │ │ │ - umulleq r9, r6, ip, pc @ │ │ │ │ - addeq r9, r6, r4, lsr pc │ │ │ │ - umulleq r9, r6, lr, r0 │ │ │ │ - addeq r5, r6, lr, lsl r5 │ │ │ │ - addeq r9, r6, ip, lsl #31 │ │ │ │ - ldrdeq r9, [r6], r2 │ │ │ │ - addeq r9, r6, r2, rrx │ │ │ │ - addeq r5, r6, r2, ror #9 │ │ │ │ - addeq r9, r6, r0, asr #31 │ │ │ │ - addeq r9, r6, lr, ror #31 │ │ │ │ - addeq r9, r6, r6, lsr #32 │ │ │ │ - addeq r5, r6, r6, lsr #9 │ │ │ │ - ldrdeq r9, [r6], sl │ │ │ │ - addeq sl, r6, r8, asr #32 │ │ │ │ - addeq r8, r6, r0, ror #31 │ │ │ │ - addeq r5, r6, r0, ror #8 │ │ │ │ - addeq sl, r6, r0, lsr r0 │ │ │ │ - umulleq sl, r6, r6, r0 │ │ │ │ - umulleq r8, r6, sl, pc @ │ │ │ │ - addeq r5, r6, sl, lsl r4 │ │ │ │ - addeq sl, r6, r0, asr #2 │ │ │ │ - addeq sl, r6, r2, lsl r1 │ │ │ │ - addeq sl, r6, sl, ror r0 │ │ │ │ - addeq r8, r6, r6, asr pc │ │ │ │ - ldrdeq r5, [r6], r6 │ │ │ │ - addeq sl, r6, ip, lsr #3 │ │ │ │ - addeq sl, r6, r6, lsl #3 │ │ │ │ - strdeq sl, [r6], r2 │ │ │ │ - addeq r8, r6, r2, lsl pc │ │ │ │ - umulleq r5, r6, r2, r3 │ │ │ │ - addeq sl, r6, r0, lsr r2 │ │ │ │ - addeq sl, r6, r6, lsl #4 │ │ │ │ - addeq sl, r6, lr, asr r1 │ │ │ │ - addeq r8, r6, lr, asr #29 │ │ │ │ - addeq r5, r6, lr, asr #6 │ │ │ │ - addeq sl, r6, lr, asr r2 │ │ │ │ - ldrdeq sl, [r6], ip │ │ │ │ - addeq r8, r6, sl, lsl #29 │ │ │ │ - addeq r5, r6, sl, lsl #6 │ │ │ │ - addeq sl, r6, r6, asr #4 │ │ │ │ - umulleq sl, r6, r2, r2 │ │ │ │ - addeq r8, r6, ip, asr #28 │ │ │ │ - addeq r5, r6, ip, asr #5 │ │ │ │ - addeq sl, r6, r8, ror r2 │ │ │ │ - addeq sl, r6, sl, ror #5 │ │ │ │ - addeq r8, r6, r4, lsl #28 │ │ │ │ - addeq r5, r6, r4, lsl #5 │ │ │ │ + addeq r9, r6, lr, lsl #30 │ │ │ │ + addeq r9, r6, r4, ror #30 │ │ │ │ + addeq r9, r6, ip, ror #1 │ │ │ │ + addeq r5, r6, ip, ror #10 │ │ │ │ + addeq r9, r6, r0, lsr #31 │ │ │ │ + addeq r9, r6, r8, lsr pc │ │ │ │ + addeq r9, r6, r2, lsr #1 │ │ │ │ + addeq r5, r6, r2, lsr #10 │ │ │ │ + umulleq r9, r6, r0, pc @ │ │ │ │ + ldrdeq r9, [r6], r6 │ │ │ │ + addeq r9, r6, r6, rrx │ │ │ │ + addeq r5, r6, r6, ror #9 │ │ │ │ + addeq r9, r6, r4, asr #31 │ │ │ │ + strdeq r9, [r6], r2 │ │ │ │ + addeq r9, r6, sl, lsr #32 │ │ │ │ + addeq r5, r6, sl, lsr #9 │ │ │ │ + ldrdeq r9, [r6], lr │ │ │ │ + addeq sl, r6, ip, asr #32 │ │ │ │ + addeq r8, r6, r4, ror #31 │ │ │ │ + addeq r5, r6, r4, ror #8 │ │ │ │ + addeq sl, r6, r4, lsr r0 │ │ │ │ + umulleq sl, r6, sl, r0 │ │ │ │ + umulleq r8, r6, lr, pc @ │ │ │ │ + addeq r5, r6, lr, lsl r4 │ │ │ │ + addeq sl, r6, r4, asr #2 │ │ │ │ + addeq sl, r6, r6, lsl r1 │ │ │ │ + addeq sl, r6, lr, ror r0 │ │ │ │ + addeq r8, r6, sl, asr pc │ │ │ │ + ldrdeq r5, [r6], sl │ │ │ │ + @ instruction: 0x0086a1b0 │ │ │ │ + addeq sl, r6, sl, lsl #3 │ │ │ │ + strdeq sl, [r6], r6 │ │ │ │ + addeq r8, r6, r6, lsl pc │ │ │ │ + umulleq r5, r6, r6, r3 │ │ │ │ + addeq sl, r6, r4, lsr r2 │ │ │ │ + addeq sl, r6, sl, lsl #4 │ │ │ │ + addeq sl, r6, r2, ror #2 │ │ │ │ + ldrdeq r8, [r6], r2 │ │ │ │ + addeq r5, r6, r2, asr r3 │ │ │ │ + addeq sl, r6, r2, ror #4 │ │ │ │ + addeq sl, r6, r0, ror #3 │ │ │ │ + addeq r8, r6, lr, lsl #29 │ │ │ │ + addeq r5, r6, lr, lsl #6 │ │ │ │ + addeq sl, r6, sl, asr #4 │ │ │ │ + umulleq sl, r6, r6, r2 │ │ │ │ + addeq r8, r6, r0, asr lr │ │ │ │ + ldrdeq r5, [r6], r0 │ │ │ │ + addeq sl, r6, ip, ror r2 │ │ │ │ + addeq sl, r6, lr, ror #5 │ │ │ │ + addeq r8, r6, r8, lsl #28 │ │ │ │ + addeq r5, r6, r8, lsl #5 │ │ │ │ @ instruction: 0xf1054ad0 │ │ │ │ ldmibmi r0, {r3, r4, r5, r6, r7, r8, r9}^ │ │ │ │ ldrbtmi r4, [sl], #-1584 @ 0xfffff9d0 │ │ │ │ blne ff37340c │ │ │ │ ldc 4, cr4, [pc, #484] @ f7f78 │ │ │ │ stmib sp, {r1, r3, r6, r7, r8, r9, fp}^ │ │ │ │ cdp 7, 11, cr7, cr7, cr1, {0} │ │ │ │ @@ -229757,60 +229757,60 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf89af727 │ │ │ │ stmlt r8, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ - strdeq sl, [r6], r2 │ │ │ │ - addeq sl, r6, ip, ror #4 │ │ │ │ - ldrdeq r8, [r6], r0 │ │ │ │ - addeq r5, r6, r0, asr r1 │ │ │ │ - addeq sl, r6, ip, asr #4 │ │ │ │ - umulleq sl, r6, lr, r2 │ │ │ │ - addeq r8, r6, r4, lsl #25 │ │ │ │ - addeq r5, r6, r4, lsl #2 │ │ │ │ - addeq sl, r6, r8, lsl #5 │ │ │ │ - addeq sl, r6, sl, ror #5 │ │ │ │ - addeq r8, r6, r8, lsr ip │ │ │ │ - strheq r5, [r6], r8 │ │ │ │ - addeq sl, r6, r4, lsr r3 │ │ │ │ - addeq sl, r6, sl, asr #5 │ │ │ │ - addeq r8, r6, ip, ror #23 │ │ │ │ - addeq r5, r6, ip, rrx │ │ │ │ - addeq sl, r6, ip, lsl r3 │ │ │ │ - addeq sl, r6, sl, ror #6 │ │ │ │ - addeq r8, r6, r0, lsr #23 │ │ │ │ - addeq r5, r6, r0, lsr #32 │ │ │ │ - umulleq sl, r6, r4, r3 │ │ │ │ - addeq sl, r6, lr, asr #6 │ │ │ │ - addeq r8, r6, r4, asr fp │ │ │ │ - ldrdeq r4, [r6], r4 @ │ │ │ │ - addeq sl, r6, r0, lsl #7 │ │ │ │ strdeq sl, [r6], r6 │ │ │ │ - addeq r8, r6, r8, lsl #22 │ │ │ │ - addeq r4, r6, r8, lsl #31 │ │ │ │ - addeq sl, r6, sl, lsl #9 │ │ │ │ - addeq sl, r6, r6, asr r4 │ │ │ │ - addeq sl, r6, r4, ror #7 │ │ │ │ - addeq r8, r6, r4, asr #21 │ │ │ │ - addeq r4, r6, r4, asr #30 │ │ │ │ - addeq sl, r6, r2, lsl #10 │ │ │ │ - addeq sl, r6, lr, asr #9 │ │ │ │ - addeq sl, r6, sl, lsr r4 │ │ │ │ - addeq r8, r6, lr, ror sl │ │ │ │ - strdeq r4, [r6], lr │ │ │ │ - @ instruction: 0x0086a4b2 │ │ │ │ + addeq sl, r6, r0, ror r2 │ │ │ │ + ldrdeq r8, [r6], r4 │ │ │ │ + addeq r5, r6, r4, asr r1 │ │ │ │ + addeq sl, r6, r0, asr r2 │ │ │ │ + addeq sl, r6, r2, lsr #5 │ │ │ │ + addeq r8, r6, r8, lsl #25 │ │ │ │ + addeq r5, r6, r8, lsl #2 │ │ │ │ + addeq sl, r6, ip, lsl #5 │ │ │ │ + addeq sl, r6, lr, ror #5 │ │ │ │ + addeq r8, r6, ip, lsr ip │ │ │ │ + strheq r5, [r6], ip │ │ │ │ + addeq sl, r6, r8, lsr r3 │ │ │ │ + addeq sl, r6, lr, asr #5 │ │ │ │ + strdeq r8, [r6], r0 │ │ │ │ + addeq r5, r6, r0, ror r0 │ │ │ │ + addeq sl, r6, r0, lsr #6 │ │ │ │ + addeq sl, r6, lr, ror #6 │ │ │ │ + addeq r8, r6, r4, lsr #23 │ │ │ │ + addeq r5, r6, r4, lsr #32 │ │ │ │ + umulleq sl, r6, r8, r3 │ │ │ │ + addeq sl, r6, r2, asr r3 │ │ │ │ + addeq r8, r6, r8, asr fp │ │ │ │ + ldrdeq r4, [r6], r8 │ │ │ │ + addeq sl, r6, r4, lsl #7 │ │ │ │ + strdeq sl, [r6], sl @ │ │ │ │ + addeq r8, r6, ip, lsl #22 │ │ │ │ + addeq r4, r6, ip, lsl #31 │ │ │ │ + addeq sl, r6, lr, lsl #9 │ │ │ │ + addeq sl, r6, sl, asr r4 │ │ │ │ + addeq sl, r6, r8, ror #7 │ │ │ │ + addeq r8, r6, r8, asr #21 │ │ │ │ + addeq r4, r6, r8, asr #30 │ │ │ │ + addeq sl, r6, r6, lsl #10 │ │ │ │ + ldrdeq sl, [r6], r2 │ │ │ │ + addeq sl, r6, lr, lsr r4 │ │ │ │ + addeq r8, r6, r2, lsl #21 │ │ │ │ + addeq r4, r6, r2, lsl #30 │ │ │ │ + @ instruction: 0x0086a4b6 │ │ │ │ + strdeq sl, [r6], r8 │ │ │ │ + addeq r8, r6, r6, lsr sl │ │ │ │ + @ instruction: 0x00864eb6 │ │ │ │ strdeq sl, [r6], r4 │ │ │ │ - addeq r8, r6, r2, lsr sl │ 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│ │ - addeq sl, r6, ip, lsr r5 │ │ │ │ - addeq sl, r6, r6, lsl #11 │ │ │ │ - umulleq r8, r6, sl, r8 │ │ │ │ - addeq r4, r6, sl, lsl sp │ │ │ │ + addeq sl, r6, r4, lsl #11 │ │ │ │ + addeq sl, r6, r4, asr r5 │ │ │ │ + umulleq sl, r6, sl, r4 │ │ │ │ + ldrdeq r8, [r6], sl │ │ │ │ + addeq r4, r6, sl, asr sp │ │ │ │ + addeq sl, r6, r0, asr #10 │ │ │ │ + addeq sl, r6, sl, lsl #11 │ │ │ │ + umulleq r8, r6, lr, r8 │ │ │ │ + addeq r4, r6, lr, lsl sp │ │ │ │ @ instruction: 0xffff2b67 │ │ │ │ - addeq sl, r6, sl, ror #10 │ │ │ │ - umulleq sl, r6, ip, r5 │ │ │ │ - addeq r8, r6, lr, asr r8 │ │ │ │ - ldrdeq r4, [r6], lr │ │ │ │ + addeq sl, r6, lr, ror #10 │ │ │ │ + addeq sl, r6, r0, lsr #11 │ │ │ │ + addeq r8, r6, r2, ror #16 │ │ │ │ + addeq r4, r6, r2, ror #25 │ │ │ │ @ instruction: 0xffff289f │ │ │ │ @ instruction: 0xffff269f │ │ │ │ - addeq sl, r6, r2, ror r5 │ │ │ │ - umulleq sl, r6, r4, r5 │ │ │ │ - addeq r8, r6, r8, lsl #16 │ │ │ │ - addeq r4, r6, r8, lsl #25 │ │ │ │ + addeq sl, r6, r6, ror r5 │ │ │ │ + umulleq sl, r6, r8, r5 │ │ │ │ + addeq r8, r6, ip, lsl #16 │ │ │ │ + addeq r4, r6, ip, lsl #25 │ │ │ │ @ instruction: 0xffff2615 │ │ │ │ @ instruction: 0xffff2595 │ │ │ │ - addeq sl, r6, r4, asr r5 │ │ │ │ - addeq sl, r6, lr, ror #10 │ │ │ │ - @ instruction: 0x008687b2 │ │ │ │ - addeq r4, r6, r2, lsr ip │ │ │ │ - addeq sl, r6, lr, lsr #10 │ │ │ │ + addeq sl, r6, r8, asr r5 │ │ │ │ + addeq sl, r6, r2, ror r5 │ │ │ │ + @ instruction: 0x008687b6 │ │ │ │ + addeq r4, r6, r6, lsr ip │ │ │ │ + addeq sl, r6, r2, lsr r5 │ │ │ │ @ instruction: 0xffff4e47 │ │ │ │ - addeq sl, r6, r4, asr #10 │ │ │ │ - ldrdeq r8, [r6], r6 │ │ │ │ - addeq r8, r6, sl, asr r7 │ │ │ │ - ldrdeq r4, [r6], sl │ │ │ │ - addeq sl, r6, r8, ror #9 │ │ │ │ - strdeq sl, [r6], lr │ │ │ │ + addeq sl, r6, r8, asr #10 │ │ │ │ + ldrdeq r8, [r6], sl │ │ │ │ + addeq r8, r6, lr, asr r7 │ │ │ │ + ldrdeq r4, [r6], lr │ │ │ │ + addeq sl, r6, ip, ror #9 │ │ │ │ + addeq sl, r6, r2, lsl #10 │ │ │ │ @ instruction: 0xffff50c9 │ │ │ │ - addeq r8, r6, r6, lsl r7 │ │ │ │ - umulleq r4, r6, r6, fp │ │ │ │ - addeq r8, r6, sl, ror #13 │ │ │ │ - addeq r4, r6, sl, ror #22 │ │ │ │ - addeq r8, r6, r0, asr #13 │ │ │ │ - addeq r4, r6, r0, asr #22 │ │ │ │ + addeq r8, r6, sl, lsl r7 │ │ │ │ + umulleq r4, r6, sl, fp │ │ │ │ + addeq r8, r6, lr, ror #13 │ │ │ │ + addeq r4, r6, lr, ror #22 │ │ │ │ + addeq r8, r6, r4, asr #13 │ │ │ │ + addeq r4, r6, r4, asr #22 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [r6], -r2, lsl #1 │ │ │ │ ldrmi r4, [r2], pc, lsl #12 │ │ │ │ mcr2 7, 2, pc, cr2, cr14, {7} @ │ │ │ │ @@ -230039,19 +230039,19 @@ │ │ │ │ @ instruction: 0xf8ddfe67 │ │ │ │ strbmi r8, [r0], -r4 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ movwcs r8, #6128 @ 0x17f0 │ │ │ │ @ instruction: 0xf8ca4640 │ │ │ │ andlt r3, r2, r0 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ - ldrdeq r8, [r6], ip │ │ │ │ - addeq r4, r6, ip, asr sl │ │ │ │ - addeq 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r6, r0, lsl #8 │ │ │ │ - addeq r4, r6, r0, lsl #17 │ │ │ │ - addeq r8, r6, r6, ror #7 │ │ │ │ - addeq r4, r6, r6, ror #16 │ │ │ │ - addeq r8, r6, r8, asr #7 │ │ │ │ - addeq sl, r6, sl, asr #3 │ │ │ │ - addeq r8, r6, ip, lsr #7 │ │ │ │ - addeq r4, r6, sl, lsr #16 │ │ │ │ + addeq r8, r6, ip, ror #12 │ │ │ │ + addeq sl, r6, lr, ror r2 │ │ │ │ + addeq sl, r6, lr, lsl #5 │ │ │ │ + addeq r8, r6, r4, lsl #8 │ │ │ │ + addeq r4, r6, r4, lsl #17 │ │ │ │ + addeq r8, r6, sl, ror #7 │ │ │ │ + addeq r4, r6, sl, ror #16 │ │ │ │ + addeq r8, r6, ip, asr #7 │ │ │ │ + addeq sl, r6, lr, asr #3 │ │ │ │ + @ instruction: 0x008683b0 │ │ │ │ + addeq r4, r6, lr, lsr #16 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 233bec >::_M_default_append(unsigned int)@@Base+0x783fc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldmdbmi ip!, {r1, r3, r7, r9, sl, lr}^ │ │ │ │ cdp 0, 11, cr11, cr0, cr12, {4} │ │ │ │ @@ -230297,36 +230297,36 @@ │ │ │ │ ldmdbmi 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>::_M_default_append(unsigned int)@@Base+0x7bf34> │ │ │ │ @@ -233865,16 +233865,16 @@ │ │ │ │ orrsvc pc, r5, r3, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffaef722 │ │ │ │ ldrbtmi r4, [r8], #-2052 @ 0xfffff7fc │ │ │ │ @ instruction: 0xf86af723 │ │ │ │ andeq pc, r7, pc, rrx │ │ │ │ svclt 0x0000bd08 │ │ │ │ - addeq r4, r6, r4, lsl #19 │ │ │ │ - addeq r6, r6, r2, asr #23 │ │ │ │ + addeq r4, r6, r8, lsl #19 │ │ │ │ + addeq r6, r6, r6, asr #23 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ stmdavs r0, {r0, r2, r9, sl, lr}^ │ │ │ │ stmdavs r3, {r3, r7, ip, sp, pc} │ │ │ │ cmple lr, r1, lsl #22 │ │ │ │ @@ -233923,20 +233923,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff3cf722 │ │ │ │ ldrbtmi r4, [r8], #-2057 @ 0xfffff7f7 │ │ │ │ @ instruction: 0xfff8f722 │ │ │ │ svclt 0x0000e7cd │ │ │ │ @ instruction: 0xffff614f │ │ │ │ @ instruction: 0xfffef1c3 │ │ │ │ - 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0xffffff6a │ │ │ │ ldmdavs fp, {r0, r1, r6, r7, fp, ip, lr} │ │ │ │ @@ -234208,31 +234208,31 @@ │ │ │ │ @ instruction: 0xf719e715 │ │ │ │ svclt 0x0000ee7a │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r1, r3, r6, ror #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, r3, r2, asr #25 │ │ │ │ - addeq r4, r6, lr, lsr #11 │ │ │ │ - addeq r0, r6, lr, lsr #20 │ │ │ │ + @ instruction: 0x008645b2 │ │ │ │ + addeq r0, r6, r2, lsr sl │ │ │ │ @ instruction: 0xfffeee2d │ │ │ │ @ instruction: 0xffff5da1 │ │ │ │ @ instruction: 0xfffeedd7 │ │ │ │ - addeq r4, r6, r2, lsl r5 │ │ │ │ - umulleq r0, r6, r2, r9 │ │ │ │ - strdeq r4, [r6], r4 @ │ │ │ │ - addeq r0, r6, r4, ror r9 │ │ │ │ - addeq r4, r6, r2, lsr #9 │ │ │ │ - addeq r0, r6, r2, lsr #18 │ │ │ │ - addeq r4, r6, r4, lsl #9 │ │ │ │ - addeq r0, r6, r4, lsl #18 │ │ │ │ - addeq r4, r6, r8, asr r4 │ │ │ │ - ldrdeq r0, [r6], r8 │ │ │ │ - addeq r4, r6, ip, lsr r4 │ │ │ │ - addeq r6, r6, r2, lsr r7 │ │ │ │ + addeq r4, r6, r6, lsl r5 │ │ │ │ + umulleq r0, r6, r6, r9 │ │ │ │ + strdeq r4, [r6], r8 │ │ │ │ + addeq r0, r6, r8, ror r9 │ │ │ │ + addeq r4, r6, r6, lsr #9 │ │ │ │ + addeq r0, r6, r6, lsr #18 │ │ │ │ + addeq r4, r6, r8, lsl #9 │ │ │ │ + addeq r0, r6, r8, lsl #18 │ │ │ │ + addeq r4, r6, ip, asr r4 │ │ │ │ + ldrdeq r0, [r6], ip │ │ │ │ + addeq r4, r6, r0, asr #8 │ │ │ │ + addeq r6, r6, r6, lsr r7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec538c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs ip, {r3, r4, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi fp, [r4], r7, lsl #1 │ │ │ │ ldc 8, cr6, [pc, #8] @ fc6dc │ │ │ │ @ instruction: 0x461d7b14 │ │ │ │ @@ -234252,16 +234252,16 @@ │ │ │ │ @ instruction: 0xf722300c │ │ │ │ stmdami r7, {r0, r1, r2, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ stc2l 7, cr15, [r2, #-136]! @ 0xffffff78 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ ... │ │ │ │ - addeq r4, r6, r6, ror r3 │ │ │ │ - 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0x009313d8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r3, [r6], r4 │ │ │ │ - addeq r0, r6, r4, asr r1 │ │ │ │ + ldrdeq r3, [r6], r8 │ │ │ │ + addeq r0, r6, r8, asr r1 │ │ │ │ addseq r1, r3, r8, lsl #7 │ │ │ │ - addeq r3, r6, r6, lsr #28 │ │ │ │ - addeq r3, r6, sl, asr sp │ │ │ │ - addeq r3, r6, r8, lsl #21 │ │ │ │ - addeq pc, r5, r8, lsl #30 │ │ │ │ - addeq r3, r6, ip, ror #20 │ │ │ │ - addeq pc, r5, ip, ror #29 │ │ │ │ + addeq r3, r6, sl, lsr #28 │ │ │ │ + addeq r3, r6, lr, asr sp │ │ │ │ + addeq r3, r6, ip, lsl #21 │ │ │ │ + addeq pc, r5, ip, lsl #30 │ │ │ │ + addeq r3, r6, r0, ror sl │ │ │ │ + strdeq pc, [r5], r0 │ │ │ │ andcs r6, r4, #109568 @ 0x1ac00 │ │ │ │ teqpeq r0, r5, lsl #2 @ p-variant is OBSOLETE │ │ │ │ movwcc r4, #5712 @ 0x1650 │ │ │ │ blge 621c70 │ │ │ │ pld [ip, #-278] @ 0xfffffeea │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ @ instruction: 0x465080da │ │ │ │ @@ -235042,37 +235042,37 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 7, cr15, cr0, cr1, {1} │ │ │ │ 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r6, ip, lsr fp │ │ │ │ + ldrdeq r3, [r6], sl │ │ │ │ + addeq pc, r5, sl, asr sp @ │ │ │ │ + @ instruction: 0x008638be │ │ │ │ + addeq pc, r5, lr, lsr sp @ │ │ │ │ + addeq r3, r6, lr, asr #16 │ │ │ │ + addeq pc, r5, lr, asr #25 │ │ │ │ + addeq r3, r6, r2, lsr r8 │ │ │ │ + @ instruction: 0x0085fcb0 │ │ │ │ + addeq r3, r6, r2, lsl #16 │ │ │ │ + addeq r5, r6, r4, lsr fp │ │ │ │ + addeq r3, r6, r0, asr #15 │ │ │ │ + addeq pc, r5, r0, asr #24 │ │ │ │ + addeq r3, r6, r2, lsr #15 │ │ │ │ + addeq pc, r5, r2, lsr #24 │ │ │ │ + addeq r3, r6, r8, lsl #15 │ │ │ │ + addeq pc, r5, r6, lsl #24 │ │ │ │ + addeq r3, r6, sl, ror #14 │ │ │ │ + addeq pc, r5, sl, ror #23 │ │ │ │ + addeq r3, r6, ip, asr #14 │ │ │ │ + addeq pc, r5, ip, asr #23 │ │ │ │ + addeq r3, r6, ip, lsl #14 │ │ │ │ + addeq pc, r5, sl, lsl #23 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r7, ip, lsl #27 │ │ │ │ strmi r4, [sl], ip, lsl #25 │ │ │ │ @ instruction: 0x4617447d │ │ │ │ @@ -235212,26 +235212,26 @@ │ │ │ │ ldmdami r1, {r0, r1, r2, r3, r4, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2l 7, cr15, [sl, #132] @ 0x84 │ │ │ │ str r9, [fp, r3, lsl #20]! │ │ │ │ mcr 7, 4, pc, cr14, cr8, {0} @ │ │ │ │ addseq r0, r3, r4, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r6, sl, lsr #11 │ │ │ │ - addeq pc, r5, sl, lsr #20 │ │ │ │ + addeq r3, r6, lr, lsr #11 │ │ │ │ + addeq pc, r5, lr, lsr #20 │ │ │ │ addseq r0, r3, r0, asr #23 │ │ │ │ - addeq r5, r6, r8, asr r8 │ │ │ │ - addeq r3, r6, r0, asr #9 │ │ │ │ - addeq pc, r5, r0, asr #18 │ │ │ │ - addeq r3, r6, r2, lsr #9 │ │ │ │ - addeq pc, r5, r2, lsr #18 │ │ │ │ - addeq r3, r6, r4, lsl #9 │ │ │ │ - addeq pc, r5, r4, lsl #18 │ │ │ │ - addeq r3, r6, r6, ror #8 │ │ │ │ - addeq pc, r5, r6, ror #17 │ │ │ │ + addeq r5, r6, ip, asr r8 │ │ │ │ + addeq r3, r6, r4, asr #9 │ │ │ │ + addeq pc, r5, r4, asr #18 │ │ │ │ + addeq r3, r6, r6, lsr #9 │ │ │ │ + addeq pc, r5, r6, lsr #18 │ │ │ │ + addeq r3, r6, r8, lsl #9 │ │ │ │ + addeq pc, r5, r8, lsl #18 │ │ │ │ + addeq r3, r6, sl, ror #8 │ │ │ │ + addeq pc, r5, sl, ror #17 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0050f8cc │ │ │ │ ldrmi fp, [pc], -r3, lsr #1 │ │ │ │ stccc 8, cr15, [r8], #-892 @ 0xfffffc84 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @@ -236010,92 +236010,92 @@ │ │ │ │ @ instruction: 0xf720300c │ │ │ │ ldmdami r2, {r0, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff9cf720 │ │ │ │ svclt 0x0000e747 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x00930abc │ │ │ │ - addeq r3, r6, r0, lsr #7 │ │ │ │ - addeq pc, r5, lr, lsl r8 @ │ │ │ │ + addeq r3, r6, r4, lsr #7 │ │ │ │ + addeq pc, r5, r2, lsr #16 │ │ │ │ addseq r0, r3, r0, asr sl │ │ │ │ - strdeq r3, [r6], r6 │ │ │ │ + strdeq r3, [r6], sl │ │ │ │ @ instruction: 0xfffedb2b │ │ │ │ - @ instruction: 0x008631b8 │ │ │ │ - addeq pc, r5, r6, lsr r6 @ │ │ │ │ - umulleq r3, r6, r8, r1 │ │ │ │ - addeq pc, r5, r6, lsl r6 @ │ │ │ │ - addeq r3, r6, ip, asr #32 │ │ │ │ - addeq pc, r5, sl, asr #9 │ │ │ │ - @ instruction: 0x008631b6 │ │ │ │ + @ instruction: 0x008631bc │ │ │ │ + addeq pc, r5, sl, lsr r6 @ │ │ │ │ + umulleq r3, r6, ip, r1 │ │ │ │ + addeq pc, r5, sl, lsl r6 @ │ │ │ │ + addeq r3, r6, r0, asr r0 │ │ │ │ + addeq pc, r5, lr, asr #9 │ │ │ │ + @ instruction: 0x008631ba │ │ │ │ @ instruction: 0xfffed853 │ │ │ │ - umulleq r2, r6, r8, pc @ │ │ │ │ - addeq pc, r5, r6, lsl r4 @ │ │ │ │ - addeq r2, r6, ip, ror pc │ │ │ │ - strdeq pc, [r5], sl │ │ │ │ - addeq r2, r6, r6, ror #29 │ │ │ │ - addeq pc, r5, r4, ror #6 │ │ │ │ - addeq r3, r6, r0, lsl #1 │ │ │ │ - addeq r2, r6, ip, lsl #29 │ │ │ │ - addeq pc, r5, sl, lsl #6 │ │ │ │ - addeq r3, r6, r6, lsl r0 │ │ │ │ - addeq r2, r6, r4, lsr #31 │ │ │ │ + umulleq r2, r6, ip, pc @ │ │ │ │ + addeq pc, r5, sl, lsl r4 @ │ │ │ │ + addeq r2, r6, r0, lsl #31 │ │ │ │ + strdeq pc, [r5], lr │ │ │ │ + addeq r2, r6, sl, ror #29 │ │ │ │ + addeq pc, r5, r8, ror #6 │ │ │ │ + addeq r3, r6, r4, lsl #1 │ │ │ │ + umulleq r2, r6, r0, lr │ │ │ │ + addeq pc, r5, lr, lsl #6 │ │ │ │ + addeq r3, r6, sl, lsl r0 │ │ │ │ + addeq r2, r6, r8, lsr #31 │ │ │ │ @ instruction: 0xfffeca6b │ │ │ │ - addeq r2, r6, r2, lsl #29 │ │ │ │ - addeq r2, r6, r6, lsr #25 │ │ │ │ - addeq pc, r5, r2, lsr #2 │ │ │ │ - addeq r2, r6, r2, ror ip │ │ │ │ - strdeq pc, [r5], r0 │ │ │ │ - addeq r2, r6, ip, lsl #24 │ │ │ │ - addeq pc, r5, sl, lsl #1 │ │ │ │ - addeq r2, r6, r6, ror sp │ │ │ │ - addeq r2, r6, r2, lsr #23 │ │ │ │ - addeq pc, r5, r0, lsr #32 │ │ │ │ - addeq r2, r6, r2, lsl #23 │ │ │ │ - addeq pc, r5, r0 │ │ │ │ - strdeq r2, [r6], ip │ │ │ │ - @ instruction: 0x00862cbe │ │ │ │ - addeq r2, r6, ip, ror #21 │ │ │ │ - addeq lr, r5, sl, ror #30 │ │ │ │ - addeq r2, r6, r8, lsr #21 │ │ │ │ - addeq lr, r5, r8, lsr #30 │ │ │ │ - addeq r2, r6, r2, asr #24 │ │ │ │ + addeq r2, r6, r6, lsl #29 │ │ │ │ + addeq r2, r6, sl, lsr #25 │ │ │ │ + addeq pc, r5, r6, lsr #2 │ │ │ │ + addeq r2, r6, r6, ror ip │ │ │ │ + strdeq pc, [r5], r4 │ │ │ │ + addeq r2, r6, r0, lsl ip │ │ │ │ + addeq pc, r5, lr, lsl #1 │ │ │ │ + addeq r2, r6, sl, ror sp │ │ │ │ + addeq r2, r6, r6, lsr #23 │ │ │ │ + addeq pc, r5, r4, lsr #32 │ │ │ │ + addeq r2, r6, r6, lsl #23 │ │ │ │ + addeq pc, r5, r4 │ │ │ │ + addeq r2, r6, r0, lsl #26 │ │ │ │ + addeq r2, r6, r2, asr #25 │ │ │ │ + strdeq r2, [r6], r0 │ │ │ │ + addeq lr, r5, lr, ror #30 │ │ │ │ + addeq r2, r6, ip, lsr #21 │ │ │ │ + addeq lr, r5, ip, lsr #30 │ │ │ │ + addeq r2, r6, r6, asr #24 │ │ │ │ @ instruction: 0xfffec70f │ │ │ │ + strdeq r2, [r6], sl │ │ │ │ + addeq r2, r6, lr, lsl #20 │ │ │ │ + addeq lr, r5, lr, lsl #29 │ │ │ │ strdeq r2, [r6], r6 │ │ │ │ - addeq r2, r6, sl, lsl #20 │ │ │ │ - addeq lr, r5, sl, lsl #29 │ │ │ │ - strdeq r2, [r6], r2 @ │ │ │ │ - addeq lr, r5, r2, ror lr │ │ │ │ - ldrdeq r2, [r6], r6 │ │ │ │ - addeq lr, r5, r6, asr lr │ │ │ │ - @ instruction: 0x008629ba │ │ │ │ - addeq lr, r5, sl, lsr lr │ │ │ │ - addeq r2, r6, r8, asr r9 │ │ │ │ + addeq lr, r5, r6, ror lr │ │ │ │ + ldrdeq r2, [r6], sl │ │ │ │ + addeq lr, r5, sl, asr lr │ │ │ │ + @ instruction: 0x008629be │ │ │ │ + addeq lr, r5, lr, lsr lr │ │ │ │ + addeq r2, r6, ip, asr r9 │ │ │ │ + ldrdeq lr, [r5], ip │ │ │ │ + addeq r2, r6, r4, asr #18 │ │ │ │ + addeq lr, r5, r4, asr #27 │ │ │ │ + addeq r2, r6, r8, lsr #18 │ │ │ │ + addeq lr, r5, r8, lsr #27 │ │ │ │ + addeq r2, r6, ip, lsl #18 │ │ │ │ + addeq lr, r5, sl, lsl #27 │ │ │ │ + addeq r2, r6, lr, ror #17 │ │ │ │ + addeq lr, r5, lr, ror #26 │ │ │ │ + ldrdeq r2, [r6], r0 │ │ │ │ + addeq lr, r5, r0, asr sp │ │ │ │ + addeq r2, r6, r0, lsr #17 │ │ │ │ + addeq lr, r5, r0, lsr #26 │ │ │ │ + addeq r2, r6, r2, ror r8 │ │ │ │ + strdeq lr, [r5], r2 │ │ │ │ + addeq r2, r6, sl, asr r8 │ │ │ │ ldrdeq lr, [r5], r8 │ │ │ │ - addeq r2, r6, r0, asr #18 │ │ │ │ - addeq lr, r5, r0, asr #27 │ │ │ │ - addeq r2, r6, r4, lsr #18 │ │ │ │ - addeq lr, r5, r4, lsr #27 │ │ │ │ - addeq r2, r6, r8, lsl #18 │ │ │ │ - addeq lr, r5, r6, lsl #27 │ │ │ │ - addeq r2, r6, sl, ror #17 │ │ │ │ - addeq lr, r5, sl, ror #26 │ │ │ │ - addeq r2, r6, ip, asr #17 │ │ │ │ - addeq lr, r5, ip, asr #26 │ │ │ │ - umulleq r2, r6, ip, r8 │ │ │ │ - addeq lr, r5, ip, lsl sp │ │ │ │ - addeq r2, r6, lr, ror #16 │ │ │ │ - addeq lr, r5, lr, ror #25 │ │ │ │ - addeq r2, r6, r6, asr r8 │ │ │ │ - ldrdeq lr, [r5], r4 │ │ │ │ - addeq r2, r6, r8, lsr r8 │ │ │ │ - @ instruction: 0x0085ecb8 │ │ │ │ - addeq r2, r6, lr, lsl r8 │ │ │ │ - umulleq lr, r5, ip, ip │ │ │ │ - addeq r2, r6, sl, ror #15 │ │ │ │ - addeq lr, r5, sl, ror #24 │ │ │ │ + addeq r2, r6, ip, lsr r8 │ │ │ │ + @ instruction: 0x0085ecbc │ │ │ │ + addeq r2, r6, r2, lsr #16 │ │ │ │ + addeq lr, r5, r0, lsr #25 │ │ │ │ + addeq r2, r6, lr, ror #15 │ │ │ │ + addeq lr, r5, lr, ror #24 │ │ │ │ @ instruction: 0x46284cf3 │ │ │ │ vorr.i32 d15, #197 @ 0x000000c5 │ │ │ │ ldrbtmi sl, [ip], #-2334 @ 0xfffff6e2 │ │ │ │ mvncc pc, #268435460 @ 0x10000004 │ │ │ │ @ instruction: 0xf71f4622 │ │ │ │ strtmi pc, [r8], -r5, lsr #30 │ │ │ │ vbif d31, d10, d5 │ │ │ │ @@ -236332,36 +236332,36 @@ │ │ │ │ ldmdami sl, {r2, r9, sl, lr} │ │ │ │ msrcs (UNDEF: 103), r1 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrrc2 7, 2, pc, r8, cr0 @ │ │ │ │ @ instruction: 0x46214817 │ │ │ │ @ instruction: 0xf7204478 │ │ │ │ ldrt pc, [lr], #3347 @ 0xd13 @ │ │ │ │ - addeq r2, r6, r6, asr #16 │ │ │ │ + addeq r2, r6, sl, asr #16 │ │ │ │ @ instruction: 0xfffec313 │ │ │ │ - addeq r2, r6, r4, ror r5 │ │ │ │ - strdeq lr, [r5], r4 │ │ │ │ - @ instruction: 0x008623ba │ │ │ │ - addeq lr, r5, sl, lsr r8 │ │ │ │ - addeq r2, r6, r2, lsr #7 │ │ │ │ - addeq lr, r5, r2, lsr #16 │ │ │ │ - addeq r2, r6, r6, lsl #7 │ │ │ │ - addeq lr, r5, r6, lsl #16 │ │ │ │ - addeq r2, r6, sl, ror #6 │ │ │ │ - addeq lr, r5, sl, ror #15 │ │ │ │ - addeq r2, r6, lr, asr #6 │ │ │ │ - addeq lr, r5, lr, asr #15 │ │ │ │ - addeq r2, r6, r2, lsr r3 │ │ │ │ - @ instruction: 0x0085e7b2 │ │ │ │ - addeq r2, r6, r8, lsl r3 │ │ │ │ - umulleq lr, r5, r8, r7 │ │ │ │ - strdeq r2, [r6], ip │ │ │ │ - addeq lr, r5, ip, ror r7 │ │ │ │ - ldrdeq r2, [r6], r8 │ │ │ │ - addeq lr, r5, r8, asr r7 │ │ │ │ + addeq r2, r6, r8, ror r5 │ │ │ │ + strdeq lr, [r5], r8 │ │ │ │ + @ instruction: 0x008623be │ │ │ │ + addeq lr, r5, lr, lsr r8 │ │ │ │ + addeq r2, r6, r6, lsr #7 │ │ │ │ + addeq lr, r5, r6, lsr #16 │ │ │ │ + addeq r2, r6, sl, lsl #7 │ │ │ │ + addeq lr, r5, sl, lsl #16 │ │ │ │ + addeq r2, r6, lr, ror #6 │ │ │ │ + addeq lr, r5, lr, ror #15 │ │ │ │ + addeq r2, r6, r2, asr r3 │ │ │ │ + ldrdeq lr, [r5], r2 │ │ │ │ + addeq r2, r6, r6, lsr r3 │ │ │ │ + @ instruction: 0x0085e7b6 │ │ │ │ + addeq r2, r6, ip, lsl r3 │ │ │ │ + umulleq lr, r5, ip, r7 │ │ │ │ + addeq r2, r6, r0, lsl #6 │ │ │ │ + addeq lr, r5, r0, lsl #15 │ │ │ │ + ldrdeq r2, [r6], ip │ │ │ │ + addeq lr, r5, ip, asr r7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec55a1c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ strmi ip, [r4], -r8, lsl #1 │ │ │ │ addlt r4, sl, r1, lsr #16 │ │ │ │ @ instruction: 0xf85c44fc │ │ │ │ @@ -236395,16 +236395,16 @@ │ │ │ │ stc2 7, cr15, [r0], #128 @ 0x80 │ │ │ │ strb r9, [r4, r7, lsl #22]! │ │ │ │ strb r2, [r2, r1, lsl #6]! │ │ │ │ ldcl 7, cr15, [r2, #-92] @ 0xffffffa4 │ │ │ │ addseq pc, r2, r0, lsr #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0092f8da │ │ │ │ - strdeq r2, [r6], r2 @ │ │ │ │ - addeq lr, r5, r2, ror r6 │ │ │ │ + strdeq r2, [r6], r6 │ │ │ │ + addeq lr, r5, r6, ror r6 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ teqlt r4, r4, lsl #19 │ │ │ │ bicmi pc, ip, #212, 16 @ 0xd40000 │ │ │ │ stccs 12, cr3, [r3], {1} │ │ │ │ @@ -236457,22 +236457,22 @@ │ │ │ │ @ instruction: 0xf642480c │ │ │ │ ldrbtmi r4, [r8], #-363 @ 0xfffffe95 │ │ │ │ @ instruction: 0xf720300c │ │ │ │ stmdami sl, {r0, r1, r2, r3, r4, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2 7, cr15, [sl], {32} │ │ │ │ svclt 0x0000e7be │ │ │ │ - addeq r2, r6, r8, asr #2 │ │ │ │ - addeq lr, r5, r8, asr #11 │ │ │ │ - addeq r7, r5, r0, ror pc │ │ │ │ - addeq r4, r6, lr, lsl #10 │ │ │ │ - addeq r2, r6, r2, lsl #2 │ │ │ │ - strdeq r4, [r6], r0 │ │ │ │ - addeq r2, r6, r6, ror #1 │ │ │ │ - addeq lr, r5, r6, ror #10 │ │ │ │ + addeq r2, r6, ip, asr #2 │ │ │ │ + addeq lr, r5, ip, asr #11 │ │ │ │ + addeq r7, r5, r4, ror pc │ │ │ │ + addeq r4, r6, r2, lsl r5 │ │ │ │ + addeq r2, r6, r6, lsl #2 │ │ │ │ + strdeq r4, [r6], r4 @ │ │ │ │ + addeq r2, r6, sl, ror #1 │ │ │ │ + addeq lr, r5, sl, ror #10 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec55bd8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46150fd0 │ │ │ │ blmi fe2113f0 │ │ │ │ ldrbtmi fp, [sl], #-135 @ 0xffffff79 │ │ │ │ strmi r4, [pc], -r4, lsl #12 │ │ │ │ @@ -236604,25 +236604,25 @@ │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx 3c868 │ │ │ │ ldr r9, [r6, -r3, lsl #22] │ │ │ │ bl fed3c84c │ │ │ │ addseq pc, r2, r6, ror #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r2, lr, lsr #14 │ │ │ │ - addeq r2, r6, r2, asr #32 │ │ │ │ - addeq lr, r5, r2, asr #9 │ │ │ │ - umulleq r1, r6, ip, pc @ │ │ │ │ - addeq lr, r5, ip, lsl r4 │ │ │ │ - @ instruction: 0x008642b4 │ │ │ │ - strdeq r1, [r6], ip │ │ │ │ - addeq lr, r5, ip, ror r3 │ │ │ │ - addeq r1, r6, r8, asr #29 │ │ │ │ - addeq lr, r5, r8, asr #6 │ │ │ │ - addeq r1, r6, sl, lsr #29 │ │ │ │ - addeq lr, r5, sl, lsr #6 │ │ │ │ + addeq r2, r6, r6, asr #32 │ │ │ │ + addeq lr, r5, r6, asr #9 │ │ │ │ + addeq r1, r6, r0, lsr #31 │ │ │ │ + addeq lr, r5, r0, lsr #8 │ │ │ │ + @ instruction: 0x008642b8 │ │ │ │ + addeq r1, r6, r0, lsl #30 │ │ │ │ + addeq lr, r5, r0, lsl #7 │ │ │ │ + addeq r1, r6, ip, asr #29 │ │ │ │ + addeq lr, r5, ip, asr #6 │ │ │ │ + addeq r1, r6, lr, lsr #29 │ │ │ │ + addeq lr, r5, lr, lsr #6 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec55e30 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [lr], -r8, ror #31 │ │ │ │ addlt r6, r2, r1, lsl r9 │ │ │ │ stmdavs fp, {r0, r2, r9, sl, lr} │ │ │ │ @ instruction: 0xf8d39201 │ │ │ │ @@ -236683,20 +236683,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf99ef720 │ │ │ │ stmdbls r0, {r0, r3, fp, lr} │ │ │ │ @ instruction: 0xf7204478 │ │ │ │ blls 13d694 │ │ │ │ andlt r4, r2, r8, lsl r6 │ │ │ │ svclt 0x0000bd70 │ │ │ │ - addeq r1, r6, lr, ror #27 │ │ │ │ - addeq lr, r5, lr, ror #4 │ │ │ │ - addeq r1, r6, sl, lsl #27 │ │ │ │ - addeq lr, r5, sl, lsl #4 │ │ │ │ - addeq r1, r6, r4, ror #26 │ │ │ │ - addeq lr, r5, r4, ror #3 │ │ │ │ + strdeq r1, [r6], r2 │ │ │ │ + addeq lr, r5, r2, ror r2 │ │ │ │ + addeq r1, r6, lr, lsl #27 │ │ │ │ + addeq lr, r5, lr, lsl #4 │ │ │ │ + addeq r1, r6, r8, ror #26 │ │ │ │ + addeq lr, r5, r8, ror #3 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [r7], -sp, lsl #1 │ │ │ │ strmi r2, [r5], -r0, lsl #6 │ │ │ │ strmi r6, [r8], r0, asr #16 │ │ │ │ @@ -236872,34 +236872,34 @@ │ │ │ │ @ instruction: 0xf826f720 │ │ │ │ @ instruction: 0x46214818 │ │ │ │ @ instruction: 0xf7204478 │ │ │ │ ldrbt pc, [r5], r1, ror #17 @ │ │ │ │ ldmib r6, {r0, r1, r2, r4, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x0092f3d8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00861cb6 │ │ │ │ - addeq lr, r5, r6, lsr r1 │ │ │ │ + @ instruction: 0x00861cba │ │ │ │ + addeq lr, r5, sl, lsr r1 │ │ │ │ addseq pc, r2, ip, lsr r3 @ │ │ │ │ - addeq r1, r6, r6, lsr ip │ │ │ │ - strheq lr, [r5], r6 │ │ │ │ + addeq r1, r6, sl, lsr ip │ │ │ │ + strheq lr, [r5], sl │ │ │ │ @ instruction: 0xfffec4b9 │ │ │ │ - addeq r1, r6, ip, asr #23 │ │ │ │ - addeq lr, r5, ip, asr #32 │ │ │ │ - @ instruction: 0x00861bb2 │ │ │ │ - addeq lr, r5, r2, lsr r0 │ │ │ │ - addeq r1, r6, r6, lsl #23 │ │ │ │ - addeq lr, r5, r6 │ │ │ │ - addeq r1, r6, sl, asr fp │ │ │ │ - ldrdeq sp, [r5], sl │ │ │ │ - addeq r1, r6, r8, lsr #21 │ │ │ │ - addeq sp, r5, r8, lsr #30 │ │ │ │ - addeq r1, r6, lr, lsl #21 │ │ │ │ - addeq sp, r5, lr, lsl #30 │ │ │ │ - addeq r1, r6, r4, ror sl │ │ │ │ - strdeq sp, [r5], r4 │ │ │ │ + ldrdeq r1, [r6], r0 │ │ │ │ + addeq lr, r5, r0, asr r0 │ │ │ │ + @ instruction: 0x00861bb6 │ │ │ │ + addeq lr, r5, r6, lsr r0 │ │ │ │ + addeq r1, r6, sl, lsl #23 │ │ │ │ + addeq lr, r5, sl │ │ │ │ + addeq r1, r6, lr, asr fp │ │ │ │ + ldrdeq sp, [r5], lr │ │ │ │ + addeq r1, r6, ip, lsr #21 │ │ │ │ + addeq sp, r5, ip, lsr #30 │ │ │ │ + umulleq r1, r6, r2, sl │ │ │ │ + addeq sp, r5, r2, lsl pc │ │ │ │ + addeq r1, r6, r8, ror sl │ │ │ │ + strdeq sp, [r5], r8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec56284 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040fd0 │ │ │ │ strmi fp, [lr], -r7, lsl #1 │ │ │ │ stmdavs r3!, {r0, r1, r2, r4, r9, sl, lr} │ │ │ │ ldrdeq lr, [ip, -sp] │ │ │ │ @@ -236963,16 +236963,16 @@ │ │ │ │ tstlt r3, r0, lsl fp │ │ │ │ movwcs r4, #5658 @ 0x161a │ │ │ │ mrc 0, 1, r6, cr0, cr3, {0} │ │ │ │ ldr r0, [r6, r7, asr #22]! │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ - addeq r1, r6, sl, asr #19 │ │ │ │ - addeq sp, r5, sl, asr #28 │ │ │ │ + addeq r1, r6, lr, asr #19 │ │ │ │ + addeq sp, r5, lr, asr #28 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec563ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ vldr , [pc, #416] @ ff354 │ │ │ │ addlt r6, r4, r2, lsr fp │ │ │ │ bleq 12bac8c │ │ │ │ blx 53ad84 │ │ │ │ @@ -237391,16 +237391,16 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrc2 4, 1, lr, cr7, cr12, {1} │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ rscsle sl, r1, #252, 18 @ 0x3f0000 │ │ │ │ svccc 0x0050624d │ │ │ │ - addeq r1, r6, r0, asr r3 │ │ │ │ - ldrdeq sp, [r5], r0 │ │ │ │ + addeq r1, r6, r4, asr r3 │ │ │ │ + ldrdeq sp, [r5], r4 │ │ │ │ blcc ff2bb330 │ │ │ │ blx 53b428 │ │ │ │ movwcs fp, #8108 @ 0x1fac │ │ │ │ str r2, [r1, -r0, lsl #6] │ │ │ │ blvc ff13b344 │ │ │ │ blx 53b438 │ │ │ │ mcrge 6, 7, pc, cr3, cr15, {7} @ │ │ │ │ @@ -237418,16 +237418,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ ldc2 7, cr15, [sl], {31} │ │ │ │ mrc 7, 5, lr, cr4, cr1, {3} │ │ │ │ vsqrt.f64 d23, d2 │ │ │ │ svclt 0x00a8fa10 │ │ │ │ blvc 11bb37c │ │ │ │ svclt 0x0000e706 │ │ │ │ - addeq r1, r6, r6, ror #3 │ │ │ │ - addeq sp, r5, r6, ror #12 │ │ │ │ + addeq r1, r6, sl, ror #3 │ │ │ │ + addeq sp, r5, sl, ror #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi fe391138 │ │ │ │ blmi fe391344 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -237565,25 +237565,25 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 1e3d776 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf716e7aa │ │ │ │ svclt 0x0000ec28 │ │ │ │ addseq lr, r2, ip, ror #16 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r6, sl, lsr r3 │ │ │ │ - addeq r1, r6, ip, ror r2 │ │ │ │ - addeq r1, r6, r0, asr #32 │ │ │ │ - addeq sp, r5, r0, asr #9 │ │ │ │ + addeq r1, r6, lr, lsr r3 │ │ │ │ + addeq r1, r6, r0, lsl #5 │ │ │ │ + addeq r1, r6, r4, asr #32 │ │ │ │ + addeq sp, r5, r4, asr #9 │ │ │ │ @ instruction: 0x0092e6f4 │ │ │ │ - ldrdeq r0, [r6], r6 │ │ │ │ - addeq sp, r5, r6, asr r4 │ │ │ │ - @ instruction: 0x00860fb8 │ │ │ │ - addeq sp, r5, r8, lsr r4 │ │ │ │ - umulleq r0, r6, ip, pc @ │ │ │ │ - addeq sp, r5, sl, lsl r4 │ │ │ │ + ldrdeq r0, [r6], sl │ │ │ │ + addeq sp, r5, sl, asr r4 │ │ │ │ + @ instruction: 0x00860fbc │ │ │ │ + addeq sp, r5, ip, lsr r4 │ │ │ │ + addeq r0, r6, r0, lsr #31 │ │ │ │ + addeq sp, r5, lr, lsl r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldmibmi sl, {r1, r3, r7, r9, sl, lr} │ │ │ │ bmi fe7913a0 │ │ │ │ addslt r4, r1, r9, ror r4 │ │ │ │ @@ -237737,23 +237737,23 @@ │ │ │ │ usat pc, #27, pc, lsl #20 @ │ │ │ │ movwls sl, #39694 @ 0x9b0e │ │ │ │ movwls sl, #19213 @ 0x4b0d │ │ │ │ @ instruction: 0xf716e7cb │ │ │ │ svclt 0x0000ead0 │ │ │ │ @ instruction: 0x0092e5fc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r0, [r6], r6 │ │ │ │ - addeq sp, r5, r6, ror r3 │ │ │ │ + strdeq r0, [r6], sl │ │ │ │ + addeq sp, r5, sl, ror r3 │ │ │ │ addseq lr, r2, ip, lsr #11 │ │ │ │ - addeq r0, r6, r8, ror sp │ │ │ │ - strdeq sp, [r5], r8 │ │ │ │ - addeq r0, r6, r4, asr sp │ │ │ │ - ldrdeq sp, [r5], r4 │ │ │ │ - strdeq r0, [r6], r0 @ │ │ │ │ - addeq sp, r5, r0, ror r1 │ │ │ │ + addeq r0, r6, ip, ror sp │ │ │ │ + strdeq sp, [r5], ip │ │ │ │ + addeq r0, r6, r8, asr sp │ │ │ │ + ldrdeq sp, [r5], r8 │ │ │ │ + strdeq r0, [r6], r4 │ │ │ │ + addeq sp, r5, r4, ror r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ @ instruction: 0xf8df4693 │ │ │ │ ldrmi r2, [r9], r4, lsr #8 │ │ │ │ strtcc pc, [r0], #-2271 @ 0xfffff721 │ │ │ │ @@ -238018,40 +238018,40 @@ │ │ │ │ ldmdami pc, {r0, r2, r3, r5, r8, r9, sl, fp, ip, sp, lr, pc} @ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xffe8f71e │ │ │ │ @ instruction: 0xf716e61b │ │ │ │ svclt 0x0000e89e │ │ │ │ addseq lr, r2, r0, asr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r6, r8, asr #24 │ │ │ │ - addeq sp, r5, r8, asr #1 │ │ │ │ - addeq r0, r6, r0, lsr ip │ │ │ │ - strheq sp, [r5], r0 │ │ │ │ + addeq r0, r6, ip, asr #24 │ │ │ │ + addeq sp, r5, ip, asr #1 │ │ │ │ + addeq r0, r6, r4, lsr ip │ │ │ │ + strheq sp, [r5], r4 │ │ │ │ addseq lr, r2, r6, ror #5 │ │ │ │ - addeq r0, r6, r6, lsr #20 │ │ │ │ - addeq ip, r5, r6, lsr #29 │ │ │ │ - addeq r0, r6, ip, lsl #20 │ │ │ │ - addeq ip, r5, ip, lsl #29 │ │ │ │ - addeq r0, r6, r8, lsr #19 │ │ │ │ - addeq ip, r5, r8, lsr #28 │ │ │ │ - addeq r0, r6, r2, asr #29 │ │ │ │ - addeq r0, r6, r8, lsr #18 │ │ │ │ - addeq ip, r5, r8, lsr #27 │ │ │ │ - addeq r0, r6, ip, lsl #18 │ │ │ │ - addeq ip, r5, ip, lsl #27 │ │ │ │ - strdeq r0, [r6], r0 @ │ │ │ │ - addeq ip, r5, r0, ror sp │ │ │ │ - ldrdeq r0, [r6], r4 │ │ │ │ - addeq ip, r5, r4, asr sp │ │ │ │ - @ instruction: 0x008608b8 │ │ │ │ - addeq ip, r5, r8, lsr sp │ │ │ │ - umulleq r0, r6, ip, r8 │ │ │ │ - addeq ip, r5, ip, lsl sp │ │ │ │ - addeq r0, r6, r2, lsl #17 │ │ │ │ - addeq ip, r5, r2, lsl #26 │ │ │ │ + addeq r0, r6, sl, lsr #20 │ │ │ │ + addeq ip, r5, sl, lsr #29 │ │ │ │ + addeq r0, r6, r0, lsl sl │ │ │ │ + umulleq ip, r5, r0, lr │ │ │ │ + addeq r0, r6, ip, lsr #19 │ │ │ │ + addeq ip, r5, ip, lsr #28 │ │ │ │ + addeq r0, r6, r6, asr #29 │ │ │ │ + addeq r0, r6, ip, lsr #18 │ │ │ │ + addeq ip, r5, ip, lsr #27 │ │ │ │ + addeq r0, r6, r0, lsl r9 │ │ │ │ + umulleq ip, r5, r0, sp │ │ │ │ + strdeq r0, [r6], r4 │ │ │ │ + addeq ip, r5, r4, ror sp │ │ │ │ + ldrdeq r0, [r6], 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│ │ │ │ ldc2l 7, cr15, [r8, #-120]! @ 0xffffff88 │ │ │ │ strb r9, [r3, r5, lsl #22]! │ │ │ │ mcr 7, 1, pc, cr12, cr5, {0} @ │ │ │ │ addseq sp, r2, r4, asr #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sp, r2, ip, lsl #21 │ │ │ │ - addeq r0, r6, r2, lsr #7 │ │ │ │ - addeq ip, r5, r2, lsr #16 │ │ │ │ + addeq r0, r6, r6, lsr #7 │ │ │ │ + addeq ip, r5, r6, lsr #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2bbbcc │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ ldcmi 0, cr11, [r4], {143} @ 0x8f │ │ │ │ ldmmi r4, {r1, r2, r9, sl, lr} │ │ │ │ @@ -238488,21 +238488,21 @@ │ │ │ │ str pc, [sp, r1, asr #24] │ │ │ │ ldcl 7, cr15, [r6], #84 @ 0x54 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ addseq sp, r2, r4, lsr #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r6, ip, lsr #4 │ │ │ │ - @ instruction: 0x0085c6b2 │ │ │ │ + addeq r0, r6, r0, lsr r2 │ │ │ │ + @ instruction: 0x0085c6b6 │ │ │ │ addseq sp, r2, ip, asr #17 │ │ │ │ - addeq r0, r6, r2, asr r1 │ │ │ │ - ldrdeq ip, [r5], r2 │ │ │ │ - addeq r0, r6, r4, lsr r1 │ │ │ │ - @ instruction: 0x0085c5b4 │ │ │ │ + addeq r0, r6, r6, asr r1 │ │ │ │ + ldrdeq ip, [r5], r6 │ │ │ │ + addeq r0, r6, r8, lsr r1 │ │ │ │ + @ instruction: 0x0085c5b8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1bbe58 >::_M_default_append(unsigned int)@@Base+0x668> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0018f8cc │ │ │ │ ldmdapl r4, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf8dfb0af │ │ │ │ @@ -238720,15 +238720,15 @@ │ │ │ │ @ instruction: 0x205ef893 │ │ │ │ ldrbtle r0, [r4], #1814 @ 0x716 │ │ │ │ stmdals r2!, {r1, r2, r3, r4, r8, fp, sp, lr} │ │ │ │ @ instruction: 0xf0686831 │ │ │ │ ldmdavs r1!, {r0, r1, r2, r3, r6, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ rscle r2, r5, r0, lsl #16 │ │ │ │ @ instruction: 0xf0689822 │ │ │ │ - blls 9fe314 │ │ │ │ + blls 9fe314 │ │ │ │ eorcs pc, r0, sl, asr r8 @ │ │ │ │ bleq fe13b664 │ │ │ │ @ instruction: 0x0c0beb03 │ │ │ │ @ instruction: 0xf8536911 │ │ │ │ ldc 0, cr2, [r1, #128] @ 0x80 │ │ │ │ bllt fe99f940 │ │ │ │ mrc 8, 5, r6, cr1, cr11, {3} │ │ │ │ @@ -238738,26 +238738,26 @@ │ │ │ │ vsqrt.f64 d22, d4 │ │ │ │ vmov.i16 d31, #0 @ 0x0000 │ │ │ │ ldc 1, cr8, [r6, #648] @ 0x288 │ │ │ │ vmov.f64 d6, #18 @ 0x40900000 4.5 │ │ │ │ vcmp.f64 d6, d6 │ │ │ │ vsqrt.f64 d20, d6 │ │ │ │ vpmin.s8 d31, d0, d0 │ │ │ │ - blls a213c8 │ │ │ │ + blls a213c8 │ │ │ │ @ instruction: 0xf8436cca │ │ │ │ bls b08df0 │ │ │ │ @ instruction: 0xf8426d0b │ │ │ │ subsmi r3, fp, #32 │ │ │ │ subsmi r6, r2, #51712 @ 0xca00 │ │ │ │ andeq lr, r3, r2, asr sl │ │ │ │ ldrtmi sp, [r8], -ip │ │ │ │ @ instruction: 0xf7ee910a │ │ │ │ stmdacs r1, {r0, r3, r4, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ strbhi pc, [r3], #64 @ 0x40 @ │ │ │ │ - blls 9e71bc │ │ │ │ + blls 9e71bc │ │ │ │ @ instruction: 0x0c0beb03 │ │ │ │ blvc 1bc3e0 >::_M_default_append(unsigned int)@@Base+0xbf0> │ │ │ │ @ instruction: 0xf8cc2301 │ │ │ │ ldc 0, cr3, [r1] │ │ │ │ vldr d6, [r6, #16] │ │ │ │ vldr d5, [r6, #16] │ │ │ │ ldrtmi r4, [r8], -r2, lsl #22 │ │ │ │ @@ -238883,20 +238883,20 @@ │ │ │ │ ldmdavs r1, {r8, r9, fp, ip, sp, lr}^ │ │ │ │ blvs ff2fca64 │ │ │ │ blx 53cb5c │ │ │ │ @ instruction: 0x81a8f2c0 │ │ │ │ bleq 23c5f4 >::_M_default_append(unsigned int)@@Base+0x80e04> │ │ │ │ bleq ff2fca74 │ │ │ │ blx 53cb6c │ │ │ │ - blge 9f77f8 │ │ │ │ + blge 9f77f8 │ │ │ │ movwls r2, #513 @ 0x201 │ │ │ │ blge 952894 │ │ │ │ @ instruction: 0xf1aaf14a │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ - blls 9e1fc0 │ │ │ │ + blls 9e1fc0 │ │ │ │ bls 36d430 >::resize(unsigned int)@@Base+0x8884c> │ │ │ │ movwcc r6, #6163 @ 0x1813 │ │ │ │ bls 959018 │ │ │ │ @ instruction: 0xf0402a00 │ │ │ │ ldmdavs r1!, {r0, r1, r3, r4, r7, r8, r9, pc} │ │ │ │ @ instruction: 0xf11d4638 │ │ │ │ stmdacs r1, {r0, ip, sp, lr, pc} │ │ │ │ @@ -239023,41 +239023,41 @@ │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, 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addeq pc, r5, r2, lsr #19 │ │ │ │ - addeq fp, r5, r2, lsr #28 │ │ │ │ - addeq pc, r5, r4, lsl #19 │ │ │ │ - addeq fp, r5, r4, lsl #28 │ │ │ │ - ldrdeq pc, [r5], r0 │ │ │ │ + ldrdeq r0, [r6], r6 │ │ │ │ + addeq r0, r6, r8, ror r0 │ │ │ │ + addeq r0, r6, r8, lsr #32 │ │ │ │ + @ instruction: 0x0085ffba │ │ │ │ + umulleq pc, r5, r8, ip @ │ │ │ │ + addeq ip, r5, r8, lsl r1 │ │ │ │ + addeq pc, r5, r2, lsl #23 │ │ │ │ + addeq ip, r5, r2 │ │ │ │ + addeq pc, r5, r8, ror #22 │ │ │ │ + addeq fp, r5, r8, ror #31 │ │ │ │ + addeq pc, r5, lr, asr #22 │ │ │ │ + addeq fp, r5, lr, asr #31 │ │ │ │ + addeq pc, r5, r2, lsr fp @ │ │ │ │ + @ instruction: 0x0085bfb2 │ │ │ │ + addeq pc, r5, sl, lsl fp @ │ │ │ │ + umulleq fp, r5, sl, pc @ │ │ │ │ + umulleq pc, r5, ip, sl @ │ │ │ │ + addeq fp, r5, ip, lsl pc │ │ │ │ + addeq pc, r5, r0, lsl #21 │ │ │ │ + addeq fp, r5, r0, lsl #30 │ │ │ │ + addeq pc, r5, r6, asr #19 │ │ │ │ + addeq fp, r5, r4, asr #28 │ │ │ │ + addeq pc, r5, r6, lsr #19 │ │ │ │ + addeq fp, r5, r6, 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[r5], r0 │ │ │ │ - addeq pc, r5, ip, ror #11 │ │ │ │ - addeq pc, r5, lr, ror #7 │ │ │ │ - addeq fp, r5, lr, ror #16 │ │ │ │ - addeq pc, r5, r2, asr #7 │ │ │ │ - addeq fp, r5, r8, asr #16 │ │ │ │ + @ instruction: 0x0085f7b0 │ │ │ │ + addeq fp, r5, lr, lsr #24 │ │ │ │ + addeq pc, r5, lr, lsr #9 │ │ │ │ + addeq fp, r5, lr, lsr #18 │ │ │ │ + umulleq pc, r5, r0, r4 @ │ │ │ │ + addeq fp, r5, r0, lsl r9 │ │ │ │ + addeq pc, r5, r2, ror r4 @ │ │ │ │ + strdeq fp, [r5], r2 │ │ │ │ + addeq pc, r5, r4, asr r4 @ │ │ │ │ + ldrdeq fp, [r5], r4 │ │ │ │ + strdeq pc, [r5], r0 │ │ │ │ + strdeq pc, [r5], r2 │ │ │ │ + addeq fp, r5, r2, ror r8 │ │ │ │ + addeq pc, r5, r6, asr #7 │ │ │ │ + addeq fp, r5, ip, asr #16 │ │ │ │ @ instruction: 0xfffe987f │ │ │ │ - addeq pc, r5, r2, ror #6 │ │ │ │ - addeq fp, r5, r2, ror #15 │ │ │ │ - addeq pc, r5, r2, lsl r3 @ │ │ │ │ - umulleq fp, r5, r2, r7 │ │ │ │ - strdeq pc, [r5], r4 │ │ │ │ - addeq fp, r5, r4, ror r7 │ │ │ │ - @ instruction: 0x0085f2ba │ │ │ │ - addeq fp, r5, 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r5, r4, lsl r2 @ │ │ │ │ + umulleq fp, r5, r2, r6 │ │ │ │ + strdeq pc, [r5], r8 │ │ │ │ + addeq fp, r5, r6, ror r6 │ │ │ │ + ldrdeq pc, [r5], r8 │ │ │ │ + addeq fp, r5, r6, asr r6 │ │ │ │ + @ instruction: 0x0085f1bc │ │ │ │ + addeq fp, r5, sl, lsr r6 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec58b80 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi f85928 │ │ │ │ blmi fadb94 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmpl r3, {r2, r3, r9, sl, lr}^ │ │ │ │ @@ -239575,19 +239575,19 @@ │ │ │ │ @ instruction: 0xd1f4429a │ │ │ │ strbtmi lr, [r8], -r0, ror #15 │ │ │ │ blx fffbea4a │ │ │ │ @ instruction: 0xf714e7b9 │ │ │ │ svclt 0x0000ec72 │ │ │ │ @ instruction: 0x0092c7be │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strheq pc, [r5], r4 @ │ │ │ │ - addeq fp, r5, r4, lsr r5 │ │ │ │ + strheq pc, [r5], r8 @ │ │ │ │ + addeq fp, r5, r8, lsr r5 │ │ │ │ addseq ip, r2, sl, ror #14 │ │ │ │ - addeq pc, r5, r0, ror r0 @ │ │ │ │ - strdeq fp, [r5], r0 │ │ │ │ + addeq pc, r5, r4, ror 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│ cdp 2, 2, cr15, cr0, cr1, {0} │ │ │ │ strb r0, [r6, -sl, lsl #22]! │ │ │ │ - addeq ip, r5, r2, lsr #2 │ │ │ │ - addeq r8, r5, r2, lsr #11 │ │ │ │ - addeq ip, r5, lr, ror #1 │ │ │ │ - addeq r8, r5, lr, ror #10 │ │ │ │ - ldrdeq ip, [r5], r0 │ │ │ │ - addeq r8, r5, r0, asr r5 │ │ │ │ - strheq ip, [r5], r6 │ │ │ │ - addeq r8, r5, r6, lsr r5 │ │ │ │ - addeq ip, r5, lr, lsr #3 │ │ │ │ - addeq fp, r5, r0, lsl #30 │ │ │ │ - addeq r8, r5, lr, ror r3 │ │ │ │ - ldrdeq fp, [r5], r4 │ │ │ │ - addeq r8, r5, r4, asr r3 │ │ │ │ - @ instruction: 0x0085beba │ │ │ │ - addeq r8, r5, sl, lsr r3 │ │ │ │ + addeq ip, r5, r6, lsr #2 │ │ │ │ + addeq r8, r5, r6, lsr #11 │ │ │ │ + strdeq ip, [r5], r2 │ │ │ │ + addeq r8, r5, r2, ror r5 │ │ │ │ + ldrdeq ip, [r5], r4 │ │ │ │ + addeq r8, r5, r4, asr r5 │ │ │ │ + strheq ip, [r5], sl │ │ │ │ + addeq r8, r5, sl, lsr r5 │ │ │ │ + @ instruction: 0x0085c1b2 │ │ │ │ + addeq fp, r5, r4, lsl #30 │ │ │ │ + addeq r8, r5, r2, lsl #7 │ │ │ │ + ldrdeq fp, [r5], r8 │ │ │ │ + addeq r8, r5, r8, asr r3 │ │ │ │ + @ instruction: 0x0085bebe │ │ │ │ + addeq r8, r5, lr, lsr r3 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi fp, [r4], -r3, lsl #1 │ │ │ │ strmi r4, [sp], -r8, lsl #12 │ │ │ │ @ instruction: 0x46994690 │ │ │ │ @@ -242824,16 +242824,16 @@ │ │ │ │ blvc ff140814 │ │ │ │ blx 54090c │ │ │ │ bls 43c47c >::resize(unsigned int)@@Base+0x157898> │ │ │ │ movwcs r2, #21505 @ 0x5401 │ │ │ │ andsvs r4, r3, r0, lsr #12 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x000083f0 │ │ │ │ - addeq fp, r5, ip, ror sp │ │ │ │ - strdeq r8, [r5], ip │ │ │ │ + addeq fp, r5, r0, lsl #27 │ │ │ │ + addeq r8, r5, r0, lsl #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 240224 >::_M_default_append(unsigned int)@@Base+0x84a34> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r4], -r5, lsl #1 │ │ │ │ @ instruction: 0x46914610 │ │ │ │ @@ -242919,16 +242919,16 @@ │ │ │ │ @ instruction: 0x4620d0b4 │ │ │ │ @ instruction: 0xf530f0f7 │ │ │ │ adcle r2, pc, r0, lsl #16 │ │ │ │ ldrdge pc, [r4], -r4 │ │ │ │ mrc 7, 7, lr, cr1, cr11, {4} │ │ │ │ ble feb83714 │ │ │ │ svclt 0x0000e797 │ │ │ │ - addeq fp, r5, sl, lsr ip │ │ │ │ - strheq r8, [r5], sl │ │ │ │ + addeq fp, r5, lr, lsr ip │ │ │ │ + strheq r8, [r5], lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2403a0 >::_M_default_append(unsigned int)@@Base+0x84bb0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ stmibvs r4, {r0, r2, r3, r7, ip, sp, pc} │ │ │ │ cdpls 5, 1, cr2, cr11, cr3, {0} │ │ │ │ @@ -243025,18 +243025,18 @@ │ │ │ │ blls 38335c >::resize(unsigned int)@@Base+0x9e778> │ │ │ │ andlt r4, sp, r8, lsl r6 │ │ │ │ blhi 240364 >::_M_default_append(unsigned int)@@Base+0x84b74> │ │ │ │ svchi 0x00f0e8bd │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - addeq fp, r5, r4, asr sl │ │ │ │ - ldrdeq r7, [r5], r4 │ │ │ │ - addeq fp, r5, ip, lsr #20 │ │ │ │ - addeq r7, r5, ip, lsr #29 │ │ │ │ + addeq fp, r5, r8, asr sl │ │ │ │ + ldrdeq r7, [r5], r8 │ │ │ │ + addeq fp, r5, r0, lsr sl │ │ │ │ + @ instruction: 0x00857eb0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec5c29c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ strls r9, [r0], #-3079 @ 0xfffff3f9 │ │ │ │ strls r9, [r1], #-3080 @ 0xfffff3f8 │ │ │ │ @ instruction: 0xff18f7ff │ │ │ │ @@ -243048,16 +243048,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffcaf719 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf71a4478 │ │ │ │ blls 2032ec >::_M_default_append(unsigned int)@@Base+0x47afc> │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - @ instruction: 0x0085b9bc │ │ │ │ - addeq r7, r5, ip, lsr lr │ │ │ │ + addeq fp, r5, r0, asr #19 │ │ │ │ + addeq r7, r5, r0, asr #28 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec5c2f0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r1], #-3079 @ 0xfffff3f9 │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ @@ -243070,16 +243070,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff9ef719 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf71a4478 │ │ │ │ blls 203294 >::_M_default_append(unsigned int)@@Base+0x47aa4> │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq fp, r5, r4, ror #18 │ │ │ │ - addeq r7, r5, r4, ror #27 │ │ │ │ + addeq fp, r5, r8, ror #18 │ │ │ │ + addeq r7, r5, r8, ror #27 │ │ │ │ stmdavs r8, {r0, r1, r6, fp, sp, lr} │ │ │ │ addsmi r6, r8, #620 @ 0x26c │ │ │ │ ldc 0, cr13, [r1, #176] @ 0xb0 │ │ │ │ vldr d0, [pc, #168] @ 1051f8 │ │ │ │ vmov.32 r7, d4[1] │ │ │ │ vneg.f64 d16, d7 │ │ │ │ tstple r0, r0, lsl sl @ p-variant is OBSOLETE │ │ │ │ @@ -243305,23 +243305,23 @@ │ │ │ │ @ instruction: 0xf643480d │ │ │ │ @ instruction: 0xf06f41b1 │ │ │ │ ldrbtmi r0, [r8], #-1034 @ 0xfffffbf6 │ │ │ │ @ instruction: 0xf719300c │ │ │ │ stmdami sl, {r0, r1, r2, r3, r4, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7194478 │ │ │ │ @ instruction: 0xe7c5fe7b │ │ │ │ - addeq sl, r5, ip, ror #2 │ │ │ │ + addeq sl, r5, r0, ror r1 │ │ │ │ addseq r8, r2, r4, asr #26 │ │ │ │ - strdeq fp, [r5], sl │ │ │ │ - addeq r7, r5, sl, ror sl │ │ │ │ - ldrdeq fp, [r5], sl │ │ │ │ - addeq r7, r5, sl, asr sl │ │ │ │ + strdeq fp, [r5], lr │ │ │ │ + addeq r7, r5, lr, ror sl │ │ │ │ + ldrdeq fp, [r5], lr │ │ │ │ + addeq r7, r5, lr, asr sl │ │ │ │ andeq r0, r0, r4, ror #15 │ │ │ │ - addeq fp, r5, r6, lsr #11 │ │ │ │ - @ instruction: 0x0085dab8 │ │ │ │ + addeq fp, r5, sl, lsr #11 │ │ │ │ + @ instruction: 0x0085dabc │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fec5c718 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf3c80ff8 │ │ │ │ stmdavs r0, {r0, r1, r2, r4, r6, r7, sl, fp, ip, sp, lr, pc}^ │ │ │ │ svclt 0x0000bd08 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ @@ -243558,35 +243558,35 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7194478 │ │ │ │ strb pc, [lr, r9, lsl #25]! @ │ │ │ │ ldc 7, cr15, [lr, #-64]! @ 0xffffffc0 │ │ │ │ ... │ │ │ │ addseq r8, r2, r4, lsr fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq sp, r5, ip, r9 │ │ │ │ - addeq sp, r5, lr, lsl #18 │ │ │ │ - addeq r7, r5, r2, lsr r8 │ │ │ │ + addeq sp, r5, r0, lsr #19 │ │ │ │ + addeq sp, r5, r2, lsl r9 │ │ │ │ + addeq r7, r5, r6, lsr r8 │ │ │ │ addseq r8, r2, r8, ror #20 │ │ │ │ - ldrdeq sp, [r5], r4 │ │ │ │ - strdeq r7, [r5], r8 │ │ │ │ - addeq sp, r5, sl, lsl #17 │ │ │ │ - addeq r7, r5, lr, lsr #15 │ │ │ │ - addeq sp, r5, r0, ror r8 │ │ │ │ - umulleq r7, r5, r4, r7 │ │ │ │ - addeq sp, r5, r4, asr #15 │ │ │ │ - addeq r7, r5, r8, ror #13 │ │ │ │ - addeq sp, r5, sl, lsr #15 │ │ │ │ - addeq r7, r5, lr, asr #13 │ │ │ │ - addeq sp, r5, r2, ror r7 │ │ │ │ - addeq sp, r5, sl, asr r7 │ │ │ │ - addeq r7, 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+243597,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf719300c │ │ │ │ stmdami r5, {r0, r3, r4, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2 7, cr15, [r4], #-100 @ 0xffffff9c │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq sp, r5, r6, ror r6 │ │ │ │ - umulleq r7, r5, sl, r5 │ │ │ │ + addeq sp, r5, sl, ror r6 │ │ │ │ + umulleq r7, r5, lr, r5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec5cb90 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ strmi pc, [r3], -sp, lsr #28 │ │ │ │ @@ -243617,16 +243617,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf719300c │ │ │ │ stmdami r5, {r0, r4, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ stc2 7, cr15, [ip], {25} │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ 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lr, lsl #28 │ │ │ │ - addeq r4, r5, r2, lsr sp │ │ │ │ - addeq sl, r5, lr, ror #27 │ │ │ │ - addeq r4, r5, r8, lsl sp │ │ │ │ - @ instruction: 0x0085adb8 │ │ │ │ - ldrdeq r4, [r5], ip │ │ │ │ - addeq sl, r5, r0, lsr #26 │ │ │ │ - addeq r4, r5, r4, asr #24 │ │ │ │ - addeq sl, r5, r8, ror #25 │ │ │ │ - addeq r4, r5, ip, lsl #24 │ │ │ │ - addeq sl, r5, r0, asr #24 │ │ │ │ - addeq r4, r5, r4, ror #22 │ │ │ │ + addeq sl, r5, r2, ror #30 │ │ │ │ + addeq r4, r5, r6, lsl #29 │ │ │ │ + addeq sl, r5, r6, asr #30 │ │ │ │ + addeq r4, r5, sl, ror #28 │ │ │ │ + addeq sl, r5, ip, lsl #29 │ │ │ │ + @ instruction: 0x00854db0 │ │ │ │ + addeq sl, r5, r4, ror lr │ │ │ │ + umulleq r4, r5, r8, sp │ │ │ │ + addeq sl, r5, r8, asr lr │ │ │ │ + addeq r4, r5, ip, ror sp │ │ │ │ + addeq sl, r5, ip, lsr lr │ │ │ │ + addeq r4, r5, r0, ror #26 │ │ │ │ + addeq sl, r5, r2, lsl lr │ │ │ │ + addeq r4, r5, r6, lsr sp │ │ │ │ + strdeq sl, [r5], r2 │ │ │ │ + addeq r4, r5, ip, lsl sp │ │ │ │ + @ instruction: 0x0085adbc │ │ │ │ + addeq r4, r5, r0, ror #25 │ │ │ │ + addeq sl, r5, r4, lsr #26 │ │ │ │ + addeq r4, r5, r8, asr #24 │ │ │ │ + addeq sl, r5, ip, ror #25 │ │ │ │ + addeq r4, r5, r0, lsl ip │ │ │ │ + addeq sl, r5, r4, asr #24 │ │ │ │ + addeq r4, r5, r8, ror #22 │ │ │ │ mlacs r8, r8, r8, pc @ │ │ │ │ andeq pc, r8, #18 │ │ │ │ stcge 4, cr15, [lr, #508] @ 0x1fc │ │ │ │ ldrdcc pc, [r4], -r8 │ │ │ │ blvc 143f3c │ │ │ │ blvs 943ab4 │ │ │ │ blvs ff303f3c │ │ │ │ @@ -246423,27 +246423,27 @@ │ │ │ │ vtst.8 d20, d0, d1 │ │ │ │ ldrbtmi r7, [r8], #-302 @ 0xfffffed2 │ │ │ │ @ instruction: 0xf716300c │ │ │ │ stmdami pc, {r0, r1, r3, r4, r6, r8, sl, fp, ip, sp, lr, pc} @ │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ mrc2 7, 0, pc, cr6, cr6, {0} │ │ │ │ svclt 0x0000e54e │ │ │ │ - strdeq sl, [r5], lr │ │ │ │ - addeq r4, r5, r2, lsr #20 │ │ │ │ - addeq sl, r5, r4, asr #21 │ │ │ │ - addeq sl, r5, r4, asr #21 │ │ │ │ - addeq r4, r5, r8, ror #19 │ │ │ │ - umulleq sl, r5, sl, sl │ │ │ │ - @ instruction: 0x008549be │ │ │ │ - addeq sl, r5, lr, ror sl │ │ │ │ - addeq r4, r5, r0, lsr #19 │ │ │ │ - addeq sl, r5, r0, ror #20 │ │ │ │ - addeq r4, r5, r4, lsl #19 │ │ │ │ - addeq sl, r5, sl, lsr sl │ │ │ │ - addeq r4, r5, lr, asr r9 │ │ │ │ + addeq sl, r5, r2, lsl #22 │ │ │ │ + addeq r4, r5, r6, lsr #20 │ │ │ │ + addeq sl, r5, r8, asr #21 │ │ │ │ + addeq sl, r5, r8, asr #21 │ │ │ │ + addeq r4, r5, ip, ror #19 │ │ │ │ + umulleq sl, r5, lr, sl │ │ │ │ + addeq r4, r5, r2, asr #19 │ │ │ │ + addeq sl, r5, r2, lsl #21 │ │ │ │ + addeq r4, r5, r4, lsr #19 │ │ │ │ + addeq sl, r5, r4, ror #20 │ │ │ │ + addeq r4, r5, r8, lsl #19 │ │ │ │ + addeq sl, r5, lr, lsr sl │ │ │ │ + addeq r4, r5, r2, ror #18 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r6], -r4, lsl #1 │ │ │ │ ldrmi r4, [r9], r8, lsl #12 │ │ │ │ stc2l 3, cr15, [r4], #-788 @ 0xfffffcec │ │ │ │ @@ -246555,28 +246555,28 @@ │ │ │ │ vst2.8 {d20-d21}, [pc :64], r2 │ │ │ │ ldrbtmi r7, [r8], #-501 @ 0xfffffe0b │ │ │ │ @ instruction: 0xf716300c │ │ │ │ ldmdami r0, {r0, r1, r4, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2 7, cr15, [lr, #-88] @ 0xffffffa8 │ │ │ │ svclt 0x0000e741 │ │ │ │ - addeq sl, r5, r4, lsr #19 │ │ │ │ - addeq r4, r5, r8, asr #17 │ │ │ │ - addeq sl, r5, ip, lsl #19 │ │ │ │ - @ instruction: 0x008548b0 │ │ │ │ - addeq sl, r5, sl, lsr r9 │ │ │ │ - addeq r4, r5, r4, ror #16 │ │ │ │ - @ instruction: 0x0085a8b6 │ │ │ │ - ldrdeq r4, [r5], sl │ │ │ │ - addeq sl, r5, r4, ror r8 │ │ │ │ - addeq sl, r5, r2, ror #16 │ │ │ │ - addeq sl, r5, r2, asr #16 │ │ │ │ - addeq r4, r5, r6, ror #14 │ │ │ │ - addeq sl, r5, sl, lsr #16 │ │ │ │ - addeq r4, r5, lr, asr #14 │ │ │ │ + addeq sl, r5, r8, lsr #19 │ │ │ │ + addeq r4, r5, ip, asr #17 │ │ │ │ + umulleq sl, r5, r0, r9 │ │ │ │ + @ instruction: 0x008548b4 │ │ │ │ + addeq sl, r5, lr, lsr r9 │ │ │ │ + addeq r4, r5, r8, ror #16 │ │ │ │ + @ instruction: 0x0085a8ba │ │ │ │ + ldrdeq r4, [r5], lr │ │ │ │ + addeq sl, r5, r8, ror r8 │ │ │ │ + addeq sl, r5, r6, ror #16 │ │ │ │ + addeq sl, r5, r6, asr #16 │ │ │ │ + addeq r4, r5, sl, ror #14 │ │ │ │ + addeq sl, r5, lr, lsr #16 │ │ │ │ + addeq r4, r5, r2, asr r7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec5fa08 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fb0 │ │ │ │ addlt ip, pc, ip, lsr r4 @ │ │ │ │ ldrtcs pc, [r8], #-2271 @ 0xfffff721 @ │ │ │ │ @ instruction: 0xf8df2100 │ │ │ │ @@ -246847,82 +246847,82 @@ │ │ │ │ stmdami r9, {r0, r4, r9, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff4468a0 │ │ │ │ svclt 0x0000e60f │ │ │ │ addseq r5, r2, lr, lsr #18 │ │ │ │ @ instruction: 0xffffcdb1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r9, ip, asr #13 │ │ │ │ - @ instruction: 0x0085a8b0 │ │ │ │ - addeq sl, r5, r6, lsl #15 │ │ │ │ - addeq r4, r5, r8, lsr #13 │ │ │ │ + ldrdeq lr, [r9], r0 │ │ │ │ + @ instruction: 0x0085a8b4 │ │ │ │ + addeq sl, r5, sl, lsl #15 │ │ │ │ + addeq r4, r5, ip, lsr #13 │ │ │ │ @ instruction: 0x009258de │ │ │ │ - addeq sl, r5, r0, lsr r7 │ │ │ │ + addeq sl, r5, r4, lsr r7 │ │ │ │ @ instruction: 0xffffe20d │ │ │ │ @ instruction: 0xffffd343 │ │ │ │ @ instruction: 0xffffe721 │ │ │ │ @ instruction: 0xffffe627 │ │ │ │ - addeq sl, r5, r8, lsr r8 │ │ │ │ - strdeq sl, [r5], r6 │ │ │ │ - addeq r4, r5, sl, lsl r6 │ │ │ │ + addeq sl, r5, ip, lsr r8 │ │ │ │ + strdeq sl, [r5], sl @ │ │ │ │ + addeq r4, r5, lr, lsl r6 │ │ │ │ @ instruction: 0x000009bf │ │ │ │ andeq r0, r0, r1, ror #8 │ │ │ │ @ instruction: 0xfffffcd3 │ │ │ │ - @ instruction: 0x0085a6b4 │ │ │ │ - ldrdeq r4, [r5], r8 │ │ │ │ - umulleq sl, r5, sl, r6 │ │ │ │ - @ instruction: 0x008545be │ │ │ │ + @ instruction: 0x0085a6b8 │ │ │ │ + ldrdeq r4, [r5], ip │ │ │ │ + umulleq sl, r5, lr, r6 │ │ │ │ + addeq r4, r5, r2, asr #11 │ │ │ │ @ instruction: 0xffffe735 │ │ │ │ @ instruction: 0xffffe0cb │ │ │ │ - addeq sl, r5, ip, asr r6 │ │ │ │ - addeq r4, r5, r0, lsl #11 │ │ │ │ - addeq sl, r5, r2, asr #12 │ │ │ │ - addeq r4, r5, ip, ror #10 │ │ │ │ - addeq sl, r5, sl, lsl #12 │ │ │ │ - addeq r4, r5, lr, lsr #10 │ │ │ │ + addeq sl, r5, r0, ror #12 │ │ │ │ + addeq r4, r5, r4, lsl #11 │ │ │ │ + addeq sl, r5, r6, asr #12 │ │ │ │ + addeq r4, r5, r0, ror r5 │ │ │ │ + addeq sl, r5, lr, lsl #12 │ │ │ │ + addeq r4, r5, r2, lsr r5 │ │ │ │ @ instruction: 0xffffe005 │ │ │ │ - ldrdeq sl, [r5], lr │ │ │ │ - addeq r4, r5, r2, lsl #10 │ │ │ │ + addeq sl, r5, r2, ror #11 │ │ │ │ + addeq r4, r5, r6, lsl #10 │ │ │ │ @ instruction: 0xffffcba9 │ │ │ │ - @ instruction: 0x0085a5b2 │ │ │ │ - ldrdeq r4, [r5], r6 │ │ │ │ + @ instruction: 0x0085a5b6 │ │ │ │ + ldrdeq r4, [r5], sl │ │ │ │ @ instruction: 0xffffd8d1 │ │ │ │ - addeq sl, r5, r6, lsl #11 │ │ │ │ - addeq r4, r5, sl, lsr #9 │ │ │ │ + addeq sl, r5, sl, lsl #11 │ │ │ │ + addeq r4, r5, lr, lsr #9 │ │ │ │ andeq r0, r0, sp, asr #10 │ │ │ │ - addeq sl, r5, sl, asr r5 │ │ │ │ - addeq r4, r5, lr, ror r4 │ │ │ │ + addeq sl, r5, lr, asr r5 │ │ │ │ + addeq r4, r5, r2, lsl #9 │ │ │ │ @ instruction: 0xfffff2b3 │ │ │ │ - addeq sl, r5, r6, lsr #10 │ │ │ │ - addeq r4, r5, sl, asr #8 │ │ │ │ + addeq sl, r5, sl, lsr #10 │ │ │ │ + addeq r4, r5, lr, asr #8 │ │ │ │ @ instruction: 0xffffde55 │ │ │ │ - strdeq sl, [r5], sl @ │ │ │ │ - addeq r4, r5, lr, lsl r4 │ │ │ │ + strdeq sl, [r5], lr │ │ │ │ + addeq r4, r5, r2, lsr #8 │ │ │ │ @ instruction: 0xffffefe3 │ │ │ │ - addeq sl, r5, r2, asr #9 │ │ │ │ - addeq r4, r5, r6, ror #7 │ │ │ │ + addeq sl, r5, r6, asr #9 │ │ │ │ + addeq r4, r5, sl, ror #7 │ │ │ │ @ instruction: 0xffffdbfd │ │ │ │ - umulleq sl, r5, r6, r4 │ │ │ │ - @ instruction: 0x008543ba │ │ │ │ + umulleq sl, r5, sl, r4 │ │ │ │ + @ instruction: 0x008543be │ │ │ │ @ instruction: 0xffffd643 │ │ │ │ @ instruction: 0xffffd6f7 │ │ │ │ - addeq sl, r5, r8, asr r4 │ │ │ │ - addeq r4, r5, ip, ror r3 │ │ │ │ + addeq sl, r5, ip, asr r4 │ │ │ │ + addeq r4, r5, r0, lsl #7 │ │ │ │ @ instruction: 0xffffda7b │ │ │ │ - addeq sl, r5, ip, lsr #8 │ │ │ │ - addeq r4, r5, r0, asr r3 │ │ │ │ + addeq sl, r5, r0, lsr r4 │ │ │ │ + addeq r4, r5, r4, asr r3 │ │ │ │ @ instruction: 0xffffd4e7 │ │ │ │ - addeq sl, r5, r0, lsl #8 │ │ │ │ - addeq r4, r5, r4, lsr #6 │ │ │ │ + addeq sl, r5, r4, lsl #8 │ │ │ │ + addeq r4, r5, r8, lsr #6 │ │ │ │ @ instruction: 0xffffcd8f │ │ │ │ - ldrdeq sl, [r5], r4 │ │ │ │ - strdeq r4, [r5], r8 │ │ │ │ + ldrdeq sl, [r5], r8 │ │ │ │ + strdeq r4, [r5], ip │ │ │ │ @ instruction: 0xffffcd13 │ │ │ │ - addeq sl, r5, r6, lsr #7 │ │ │ │ - addeq r4, r5, sl, asr #5 │ │ │ │ + addeq sl, r5, sl, lsr #7 │ │ │ │ + addeq r4, r5, lr, asr #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec5ff70 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -246933,16 +246933,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf716300c │ │ │ │ stmdami r5, {r0, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 846a00 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq sl, r5, r6, asr #4 │ │ │ │ - addeq r4, r5, sl, ror #2 │ │ │ │ + addeq sl, r5, sl, asr #4 │ │ │ │ + addeq r4, r5, lr, ror #2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi 1cda814 │ │ │ │ blmi 1cda648 │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -247053,26 +247053,26 @@ │ │ │ │ @ instruction: 0xf874f716 │ │ │ │ ldrbtmi r4, [r8], #-2064 @ 0xfffff7f0 │ │ │ │ @ instruction: 0xf930f716 │ │ │ │ @ instruction: 0xf70de775 │ │ │ │ svclt 0x0000e9e6 │ │ │ │ addseq r5, r2, ip, ror r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r9, r0, lsr #2 │ │ │ │ - addeq sl, r5, sl, lsl #3 │ │ │ │ - addeq r0, r5, r0, ror r2 │ │ │ │ + addeq lr, r9, r4, lsr #2 │ │ │ │ + addeq sl, r5, lr, lsl #3 │ │ │ │ + addeq r0, r5, r4, ror r2 │ │ │ │ @ instruction: 0x009252da │ │ │ │ - addeq sl, r5, r4, lsr #2 │ │ │ │ - addeq r0, r5, sl, ror #3 │ │ │ │ - addeq sl, r5, ip, ror #1 │ │ │ │ - addeq r4, r5, r0, lsl r0 │ │ │ │ - umulleq sl, r5, r4, r0 │ │ │ │ - @ instruction: 0x00853fb8 │ │ │ │ - addeq sl, r5, ip, rrx │ │ │ │ - strdeq sp, [r5], sl │ │ │ │ + addeq sl, r5, r8, lsr #2 │ │ │ │ + addeq r0, r5, lr, ror #3 │ │ │ │ + strdeq sl, [r5], r0 │ │ │ │ + addeq r4, r5, r4, lsl r0 │ │ │ │ + umulleq sl, r5, r8, r0 │ │ │ │ + @ instruction: 0x00853fbc │ │ │ │ + addeq sl, r5, r0, ror r0 │ │ │ │ + strdeq sp, [r5], lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ addslt r4, r5, r3, lsr #25 │ │ │ │ @ instruction: 0xf04f49a3 │ │ │ │ ldrbtmi r0, [ip], #-2048 @ 0xfffff800 │ │ │ │ @@ -247235,37 +247235,37 @@ │ │ │ │ ldmdami ip, {r0, r3, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7154478 │ │ │ │ strb pc, [r2, r3, asr #31]! @ │ │ │ │ ldmda r8!, {r0, r2, r3, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq r5, r2, r2, ror r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00859fba │ │ │ │ - addeq fp, r9, r0, asr lr │ │ │ │ - addeq sl, r5, r8, ror #12 │ │ │ │ - addeq sl, r4, r8, ror #29 │ │ │ │ - umulleq r9, r5, r4, lr │ │ │ │ - @ instruction: 0x00853db8 │ │ │ │ - addeq r9, r5, sl, ror lr │ │ │ │ - addeq pc, r4, r0, lsl #31 │ │ │ │ - addeq r9, r5, r4, asr #28 │ │ │ │ + @ instruction: 0x00859fbe │ │ │ │ + addeq fp, r9, r4, asr lr │ │ │ │ + addeq sl, r5, ip, ror #12 │ │ │ │ + addeq sl, r4, ip, ror #29 │ │ │ │ + umulleq r9, r5, r8, lr │ │ │ │ + @ instruction: 0x00853dbc │ │ │ │ + addeq r9, r5, lr, ror lr │ │ │ │ + addeq pc, r4, r4, lsl #31 │ │ │ │ + addeq r9, r5, r8, asr #28 │ │ │ │ addseq r4, r2, r2, asr #31 │ │ │ │ - addeq r9, r5, r4, lsr lr │ │ │ │ - addeq r3, r5, r8, asr sp │ │ │ │ - strdeq r9, [r5], sl │ │ │ │ - addeq r9, r5, r2, lsl #28 │ │ │ │ - addeq r3, r5, r6, lsr #26 │ │ │ │ - addeq r9, r5, r6, ror #27 │ │ │ │ - addeq r3, r5, sl, lsl #26 │ │ │ │ - addeq r9, r5, lr, asr #27 │ │ │ │ - strdeq r3, [r5], r0 │ │ │ │ - @ instruction: 0x00859db0 │ │ │ │ - ldrdeq r3, [r5], r2 │ │ │ │ - umulleq r9, r5, r6, sp │ │ │ │ - @ instruction: 0x00853cb8 │ │ │ │ + addeq r9, r5, r8, lsr lr │ │ │ │ + addeq r3, r5, ip, asr sp │ │ │ │ + strdeq r9, [r5], lr │ │ │ │ + addeq r9, r5, r6, lsl #28 │ │ │ │ + addeq r3, r5, sl, lsr #26 │ │ │ │ + addeq r9, r5, sl, ror #27 │ │ │ │ + addeq r3, r5, lr, lsl #26 │ │ │ │ + ldrdeq r9, [r5], r2 │ │ │ │ + strdeq r3, [r5], r4 │ │ │ │ + @ instruction: 0x00859db4 │ │ │ │ + ldrdeq r3, [r5], r6 │ │ │ │ + umulleq r9, r5, sl, sp │ │ │ │ + @ instruction: 0x00853cbc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ stclmi 0, cr11, [lr], #-596 @ 0xfffffdac │ │ │ │ ldrmi r4, [r9], lr, ror #20 │ │ │ │ mrcls 4, 0, r4, cr15, cr12, {3} │ │ │ │ @@ -247375,25 +247375,25 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7154478 │ │ │ │ @ instruction: 0xf04ffead │ │ │ │ @ instruction: 0xe77b33ff │ │ │ │ svc 0x0060f70c │ │ │ │ addseq r4, r2, r0, ror lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r5, r0, lsr #25 │ │ │ │ - addeq r9, r5, r8, asr #24 │ │ │ │ + addeq r9, r5, r4, lsr #25 │ │ │ │ + addeq r9, r5, ip, asr #24 │ │ │ │ addseq r4, r2, r4, asr #27 │ │ │ │ - addeq r9, r5, r6, asr #23 │ │ │ │ - addeq r3, r5, sl, ror #21 │ │ │ │ - addeq r9, r5, r8, lsr #23 │ │ │ │ - addeq r3, r5, ip, asr #21 │ │ │ │ - addeq r9, r5, sl, lsl #23 │ │ │ │ - addeq r3, r5, lr, lsr #21 │ │ │ │ - addeq r9, r5, sl, ror #22 │ │ │ │ - addeq r3, r5, ip, lsl #21 │ │ │ │ + addeq r9, r5, sl, asr #23 │ │ │ │ + addeq r3, r5, lr, ror #21 │ │ │ │ + addeq r9, r5, ip, lsr #23 │ │ │ │ + ldrdeq r3, [r5], r0 │ │ │ │ + addeq r9, r5, lr, lsl #23 │ │ │ │ + @ instruction: 0x00853ab2 │ │ │ │ + addeq r9, r5, lr, ror #22 │ │ │ │ + umulleq r3, r5, r0, sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec606cc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, lr, r0, asr #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3088 @ 0xfffff3f0 │ │ │ │ stmib sp, {r0, r4, sl, fp, ip, pc}^ │ │ │ │ @@ -247413,16 +247413,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 7, cr15, [r2, #84]! @ 0x54 │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7154478 │ │ │ │ blls 488e9c │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r9, r5, r8, asr #21 │ │ │ │ - addeq r3, r5, ip, ror #19 │ │ │ │ + addeq r9, r5, ip, asr #21 │ │ │ │ + strdeq r3, [r5], r0 │ │ │ │ ldmvs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ andeq r0, r0, r0 │ │ │ │ @@ -247571,28 +247571,28 @@ │ │ │ │ str pc, [r2, r9, lsr #26] │ │ │ │ str r2, [ip, r1, lsl #8] │ │ │ │ ldcl 7, cr15, [ip, #48] @ 0x30 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r4, r2, r0, asr #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r5, r0, lsl fp │ │ │ │ - ldrdeq r9, [r5], r0 │ │ │ │ - addeq r3, r5, ip, ror r8 │ │ │ │ - @ instruction: 0x00859ab8 │ │ │ │ - addeq r3, r5, r4, ror #16 │ │ │ │ + addeq r9, r5, r4, lsl fp │ │ │ │ + ldrdeq r9, [r5], r4 │ │ │ │ + addeq r3, r5, r0, lsl #17 │ │ │ │ + @ instruction: 0x00859abc │ │ │ │ + addeq r3, r5, r8, ror #16 │ │ │ │ umullseq r4, r2, sl, sl │ │ │ │ - addeq r9, r5, ip, ror #20 │ │ │ │ - addeq r3, r5, r8, lsl r8 │ │ │ │ - addeq r9, r5, lr, lsr sl │ │ │ │ - addeq r3, r5, sl, ror #15 │ │ │ │ - addeq r9, r5, r2, lsl sl │ │ │ │ - @ instruction: 0x008537be │ │ │ │ - ldrdeq r9, [r5], r8 │ │ │ │ - addeq r3, r5, r4, lsl #15 │ │ │ │ + addeq r9, r5, r0, ror sl │ │ │ │ + addeq r3, r5, ip, lsl r8 │ │ │ │ + addeq r9, r5, r2, asr #20 │ │ │ │ + addeq r3, r5, lr, ror #15 │ │ │ │ + addeq r9, r5, r6, lsl sl │ │ │ │ + addeq r3, r5, r2, asr #15 │ │ │ │ + ldrdeq r9, [r5], ip │ │ │ │ + addeq r3, r5, r8, lsl #15 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r2, r9, lsl #25 │ │ │ │ ldrmi r4, [r0], sp, lsl #12 │ │ │ │ @ instruction: 0x469a447c │ │ │ │ @@ -247727,33 +247727,33 @@ │ │ │ │ @ instruction: 0x46214817 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx bc7662 │ │ │ │ @ instruction: 0xf04f4815 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ffa4766e │ │ │ │ svclt 0x0000e7e2 │ │ │ │ - addeq r9, r5, r4, ror r9 │ │ │ │ - addeq r9, r5, r8, ror #16 │ │ │ │ - addeq r3, r5, r4, lsl r6 │ │ │ │ - addeq r9, r5, r0, lsl r8 │ │ │ │ - @ instruction: 0x008535bc │ │ │ │ - strdeq r9, [r5], r2 │ │ │ │ - umulleq r3, r5, lr, r5 │ │ │ │ - ldrdeq r9, [r5], r4 │ │ │ │ - addeq r3, r5, r0, lsl #11 │ │ │ │ - @ instruction: 0x008597bc │ │ │ │ - addeq r3, r5, r8, ror #10 │ │ │ │ - addeq r9, r5, r4, lsr #15 │ │ │ │ - addeq r3, r5, r0, asr r5 │ │ │ │ - addeq r9, r5, r8, lsl #15 │ │ │ │ - addeq r3, r5, r2, lsr r5 │ │ │ │ - addeq r9, r5, sl, ror #14 │ │ │ │ - addeq r3, r5, r4, lsl r5 │ │ │ │ - addeq r9, r5, r0, asr r7 │ │ │ │ - strdeq r3, [r5], sl │ │ │ │ + addeq r9, r5, r8, ror r9 │ │ │ │ + addeq r9, r5, ip, ror #16 │ │ │ │ + addeq r3, r5, r8, lsl r6 │ │ │ │ + addeq r9, r5, r4, lsl r8 │ │ │ │ + addeq r3, r5, r0, asr #11 │ │ │ │ + strdeq r9, [r5], r6 │ │ │ │ + addeq r3, r5, r2, lsr #11 │ │ │ │ + ldrdeq r9, [r5], r8 │ │ │ │ + addeq r3, r5, r4, lsl #11 │ │ │ │ + addeq r9, r5, r0, asr #15 │ │ │ │ + addeq r3, r5, ip, ror #10 │ │ │ │ + addeq r9, r5, r8, lsr #15 │ │ │ │ + addeq r3, r5, r4, asr r5 │ │ │ │ + addeq r9, r5, ip, lsl #15 │ │ │ │ + addeq r3, r5, r6, lsr r5 │ │ │ │ + addeq r9, r5, lr, ror #14 │ │ │ │ + addeq r3, r5, r8, lsl r5 │ │ │ │ + addeq r9, r5, r4, asr r7 │ │ │ │ + strdeq r3, [r5], lr │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi f1b2d0 │ │ │ │ blmi f1b4e4 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -247809,19 +247809,19 @@ │ │ │ │ blx fe3c77a0 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf7154478 │ │ │ │ ldr pc, [r7, r5, asr #22]! │ │ │ │ bl fffc778c │ │ │ │ addseq r4, r2, ip, asr #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r9, r5, lr, r6 │ │ │ │ - addeq r3, r5, sl, asr #8 │ │ │ │ + addeq r9, r5, r2, lsr #13 │ │ │ │ + addeq r3, r5, lr, asr #8 │ │ │ │ addseq r4, r2, r0, lsl #13 │ │ │ │ - addeq r9, r5, r0, lsl r6 │ │ │ │ - @ instruction: 0x008533bc │ │ │ │ + addeq r9, r5, r4, lsl r6 │ │ │ │ + addeq r3, r5, r0, asr #7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 1bdb5d0 │ │ │ │ blmi 1bdb5f8 │ │ │ │ addlt r4, r7, sl, ror r4 │ │ │ │ @@ -247928,30 +247928,30 @@ │ │ │ │ ldmdami r5, {r0, r2, r3, r4, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 1747984 │ │ │ │ @ instruction: 0xf70ce75f │ │ │ │ svclt 0x0000eb0e │ │ │ │ @ instruction: 0x009245bc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r5, lr, lsl #15 │ │ │ │ - addeq r9, r5, r4, ror r5 │ │ │ │ - addeq r3, r5, r0, lsr #6 │ │ │ │ + umulleq r9, r5, r2, r7 │ │ │ │ + addeq r9, r5, r8, ror r5 │ │ │ │ + addeq r3, r5, r4, lsr #6 │ │ │ │ addseq r4, r2, r6, asr r5 │ │ │ │ - addeq r9, r5, r8, ror #9 │ │ │ │ - umulleq r3, r5, r4, r2 │ │ │ │ - addeq r9, r5, lr, asr #9 │ │ │ │ - addeq r3, r5, sl, ror r2 │ │ │ │ - addeq r9, r5, r6, lsr #9 │ │ │ │ - addeq r3, r5, r2, asr r2 │ │ │ │ - addeq r9, r5, ip, lsl #9 │ │ │ │ - addeq r3, r5, r8, lsr r2 │ │ │ │ - addeq r9, r5, r0, asr r4 │ │ │ │ - strdeq r3, [r5], ip │ │ │ │ - addeq r9, r5, r6, lsr r4 │ │ │ │ - addeq r3, r5, r2, ror #3 │ │ │ │ + addeq r9, r5, ip, ror #9 │ │ │ │ + umulleq r3, r5, r8, r2 │ │ │ │ + ldrdeq r9, [r5], r2 │ │ │ │ + addeq r3, r5, lr, ror r2 │ │ │ │ + addeq r9, r5, sl, lsr #9 │ │ │ │ + addeq r3, r5, r6, asr r2 │ │ │ │ + umulleq r9, r5, r0, r4 │ │ │ │ + addeq r3, r5, ip, lsr r2 │ │ │ │ + addeq r9, r5, r4, asr r4 │ │ │ │ + addeq r3, r5, r0, lsl #4 │ │ │ │ + addeq r9, r5, sl, lsr r4 │ │ │ │ + addeq r3, r5, r6, ror #3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3c5240 >::resize(unsigned int)@@Base+0xe065c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ addslt r4, r3, fp, ror #27 │ │ │ │ ldrmi r4, [r2], fp, ror #25 │ │ │ │ @@ -248186,34 +248186,34 @@ │ │ │ │ ldmdami sl, {r0, r3, r4, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2308 @ 0xfffff6fc │ │ │ │ @ instruction: 0xf854f715 │ │ │ │ ldrb r9, [r0], r4, lsl #22 │ │ │ │ ... │ │ │ │ @ instruction: 0x009243b0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r5, ip, lsr #7 │ │ │ │ - addeq r9, r5, lr, lsr r3 │ │ │ │ - addeq r9, r5, sl, lsl #5 │ │ │ │ - addeq r3, r5, r6, lsr r0 │ │ │ │ - addeq r9, r5, lr, ror #4 │ │ │ │ - addeq r3, r5, sl, lsl r0 │ │ │ │ + @ instruction: 0x008593b0 │ │ │ │ + addeq r9, r5, r2, asr #6 │ │ │ │ + addeq r9, r5, lr, lsl #5 │ │ │ │ + addeq r3, r5, sl, lsr r0 │ │ │ │ + addeq r9, r5, r2, ror r2 │ │ │ │ + addeq r3, r5, lr, lsl r0 │ │ │ │ addseq r4, r2, lr, asr #4 │ │ │ │ - addeq r9, r5, lr, asr #2 │ │ │ │ - ldrdeq r9, [r5], sl │ │ │ │ - addeq r2, r5, r6, lsl #29 │ │ │ │ - strheq r9, [r5], ip │ │ │ │ - addeq r2, r5, r8, ror #28 │ │ │ │ - umulleq r9, r5, lr, r0 │ │ │ │ - addeq r2, r5, sl, asr #28 │ │ │ │ - addeq r9, r5, r0, lsl #1 │ │ │ │ - addeq r2, r5, ip, lsr #28 │ │ │ │ - addeq r9, r5, r2, rrx │ │ │ │ - addeq r2, r5, lr, lsl #28 │ │ │ │ - addeq r9, r5, lr, lsr #32 │ │ │ │ - ldrdeq r2, [r5], sl │ │ │ │ + addeq r9, r5, r2, asr r1 │ │ │ │ + ldrdeq r9, [r5], lr │ │ │ │ + addeq r2, r5, sl, lsl #29 │ │ │ │ + addeq r9, r5, r0, asr #1 │ │ │ │ + addeq r2, r5, ip, ror #28 │ │ │ │ + addeq r9, r5, r2, lsr #1 │ │ │ │ + addeq r2, r5, lr, asr #28 │ │ │ │ + addeq r9, r5, r4, lsl #1 │ │ │ │ + addeq r2, r5, r0, lsr lr │ │ │ │ + addeq r9, r5, r6, rrx │ │ │ │ + addeq r2, r5, r2, lsl lr │ │ │ │ + addeq r9, r5, r2, lsr r0 │ │ │ │ + ldrdeq r2, [r5], lr │ │ │ │ ldrtmi r4, [r9], -lr, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff5cf714 │ │ │ │ @ instruction: 0xf04f480c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf816f715 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @@ -248221,18 +248221,18 @@ │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf714300c │ │ │ │ stmdami r7, {r0, r2, r3, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7154478 │ │ │ │ strb pc, [pc, r7, lsl #16]! @ │ │ │ │ ldm ip!, {r2, r3, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ - @ instruction: 0x00858fb4 │ │ │ │ - addeq r2, r5, lr, asr sp │ │ │ │ - umulleq r8, r5, r6, pc @ │ │ │ │ - addeq r2, r5, r0, asr #26 │ │ │ │ + @ instruction: 0x00858fb8 │ │ │ │ + addeq r2, r5, r2, ror #26 │ │ │ │ + umulleq r8, r5, sl, pc @ │ │ │ │ + addeq r2, r5, r4, asr #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, pc, r5, ror sp @ │ │ │ │ sxtab16mi r4, r9, r5, ror #24 │ │ │ │ @ instruction: 0x461e447d │ │ │ │ @@ -248350,26 +248350,26 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7144478 │ │ │ │ strb pc, [pc, fp, lsl #30]! @ │ │ │ │ svc 0x00c0f70b │ │ │ │ addseq r3, r2, ip, asr #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, r2, r2, lsr #30 │ │ │ │ - addeq r8, r5, sl, lsl pc │ │ │ │ - addeq r8, r5, lr, asr lr │ │ │ │ - addeq r8, r5, sl, lsl lr │ │ │ │ - addeq r2, r5, r6, asr #23 │ │ │ │ - strdeq r8, [r5], ip │ │ │ │ - addeq r2, r5, r8, lsr #23 │ │ │ │ - ldrdeq r8, [r5], lr │ │ │ │ - addeq r2, r5, sl, lsl #23 │ │ │ │ - @ instruction: 0x00858dbc │ │ │ │ - addeq r2, r5, r6, ror #22 │ │ │ │ - umulleq r8, r5, lr, sp │ │ │ │ - addeq r2, r5, r8, asr #22 │ │ │ │ + addeq r8, r5, lr, lsl pc │ │ │ │ + addeq r8, r5, r2, ror #28 │ │ │ │ + addeq r8, r5, lr, lsl lr │ │ │ │ + addeq r2, r5, sl, asr #23 │ │ │ │ + addeq r8, r5, r0, lsl #28 │ │ │ │ + addeq r2, r5, ip, lsr #23 │ │ │ │ + addeq r8, r5, r2, ror #27 │ │ │ │ + addeq r2, r5, lr, lsl #23 │ │ │ │ + addeq r8, r5, r0, asr #27 │ │ │ │ + addeq r2, r5, sl, ror #22 │ │ │ │ + addeq r8, r5, r2, lsr #27 │ │ │ │ + addeq r2, r5, ip, asr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, pc, r5, ror sp @ │ │ │ │ @ instruction: 0x46164c75 │ │ │ │ andcs r4, r4, #2097152000 @ 0x7d000000 │ │ │ │ @@ -248487,26 +248487,26 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7144478 │ │ │ │ @ instruction: 0xe7effdf9 │ │ │ │ cdp 7, 10, cr15, cr14, cr11, {0} │ │ │ │ addseq r3, r2, r8, lsr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x00923cfe │ │ │ │ - strdeq r8, [r5], r6 │ │ │ │ - addeq r8, r5, sl, lsr ip │ │ │ │ - strdeq r8, [r5], r6 │ │ │ │ - addeq r2, r5, r2, lsr #19 │ │ │ │ - ldrdeq r8, [r5], r8 @ │ │ │ │ - addeq r2, r5, r4, lsl #19 │ │ │ │ - @ instruction: 0x00858bba │ │ │ │ - addeq r2, r5, r6, ror #18 │ │ │ │ - umulleq r8, r5, r8, fp │ │ │ │ - addeq r2, r5, r2, asr #18 │ │ │ │ - addeq r8, r5, sl, ror fp │ │ │ │ - addeq r2, r5, r4, lsr #18 │ │ │ │ + strdeq r8, [r5], sl │ │ │ │ + addeq r8, r5, lr, lsr ip │ │ │ │ + strdeq r8, [r5], sl │ │ │ │ + addeq r2, r5, r6, lsr #19 │ │ │ │ + ldrdeq r8, [r5], ip │ │ │ │ + addeq r2, r5, r8, lsl #19 │ │ │ │ + @ instruction: 0x00858bbe │ │ │ │ + addeq r2, r5, sl, ror #18 │ │ │ │ + umulleq r8, r5, ip, fp │ │ │ │ + addeq r2, r5, r6, asr #18 │ │ │ │ + addeq r8, r5, lr, ror fp │ │ │ │ + addeq r2, r5, r8, lsr #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ umulllt r4, fp, sp, ip │ │ │ │ @ instruction: 0xf1b3499d │ │ │ │ ldrbtmi r0, [ip], #-3584 @ 0xfffff200 │ │ │ │ @@ -248663,37 +248663,37 @@ │ │ │ │ ldmdami ip, {r0, r2, r3, r4, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2 7, cr15, [r8], {20} │ │ │ │ @ instruction: 0xf70be75d │ │ │ │ svclt 0x0000ed4e │ │ │ │ addseq r3, r2, r2, lsl #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r8, [r5], r8 @ │ │ │ │ - addeq r2, r5, r4, lsr #15 │ │ │ │ - addeq r8, r5, r0, ror #19 │ │ │ │ - addeq r2, r5, ip, lsl #15 │ │ │ │ + strdeq r8, [r5], ip │ │ │ │ + addeq r2, r5, r8, lsr #15 │ │ │ │ + addeq r8, r5, r4, ror #19 │ │ │ │ + umulleq r2, r5, r0, r7 │ │ │ │ addseq r3, r2, r2, asr #19 │ │ │ │ - umulleq r8, r5, r6, r9 │ │ │ │ - addeq r2, r5, r2, asr #14 │ │ │ │ - addeq r8, r5, sl, ror r9 │ │ │ │ - addeq r2, r5, r6, lsr #14 │ │ │ │ - addeq r8, r5, lr, asr r9 │ │ │ │ - addeq r2, r5, sl, lsl #14 │ │ │ │ - addeq r8, r5, r2, asr #18 │ │ │ │ - addeq r2, r5, lr, ror #13 │ │ │ │ - addeq r8, r5, r6, lsr #18 │ │ │ │ - ldrdeq r2, [r5], r2 @ │ │ │ │ - addeq r8, r5, sl, lsl #18 │ │ │ │ - @ instruction: 0x008526b6 │ │ │ │ - addeq r8, r5, lr, ror #17 │ │ │ │ - umulleq r2, r5, sl, r6 │ │ │ │ - ldrdeq r8, [r5], r2 │ │ │ │ - addeq r2, r5, lr, ror r6 │ │ │ │ - @ instruction: 0x008588b6 │ │ │ │ - addeq r2, r5, r2, ror #12 │ │ │ │ + umulleq r8, r5, sl, r9 │ │ │ │ + addeq r2, r5, r6, asr #14 │ │ │ │ + addeq r8, r5, lr, ror r9 │ │ │ │ + addeq r2, r5, sl, lsr #14 │ │ │ │ + addeq r8, r5, r2, ror #18 │ │ │ │ + addeq r2, r5, lr, lsl #14 │ │ │ │ + addeq r8, r5, r6, asr #18 │ │ │ │ + strdeq r2, [r5], r2 @ │ │ │ │ + addeq r8, r5, sl, lsr #18 │ │ │ │ + ldrdeq r2, [r5], r6 │ │ │ │ + addeq r8, r5, lr, lsl #18 │ │ │ │ + @ instruction: 0x008526ba │ │ │ │ + strdeq r8, [r5], r2 │ │ │ │ + umulleq r2, r5, lr, r6 │ │ │ │ + ldrdeq r8, [r5], r6 │ │ │ │ + addeq r2, r5, r2, lsl #13 │ │ │ │ + @ instruction: 0x008588ba │ │ │ │ + addeq r2, r5, r6, ror #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbvs r3, {r0, r1, r7, ip, sp, pc} │ │ │ │ strmi r2, [r6], -r3, lsl #2 │ │ │ │ ldmdavs ip, {r0, r1, r2, r3, r9, fp, ip, pc} │ │ │ │ @@ -248885,42 +248885,42 @@ │ │ │ │ vadd.i8 d20, d0, d16 │ │ │ │ ldrbtmi r7, [r8], #-282 @ 0xfffffee6 │ │ │ │ @ instruction: 0xf714300c │ │ │ │ ldmdami lr, {r0, r1, r3, r4, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff6c8884 │ │ │ │ svclt 0x0000e6ca │ │ │ │ - umulleq r8, r5, sl, r7 │ │ │ │ - addeq r2, r5, r6, asr #10 │ │ │ │ - addeq r8, r5, ip, lsl #14 │ │ │ │ - @ instruction: 0x008524b8 │ │ │ │ - ldrdeq r8, [r5], r6 │ │ │ │ - addeq r2, r5, r2, lsl #9 │ │ │ │ - @ instruction: 0x008586bc │ │ │ │ - addeq r2, r5, r8, ror #8 │ │ │ │ - umulleq r8, r5, ip, r6 │ │ │ │ - addeq r2, r5, r8, asr #8 │ │ │ │ - addeq r8, r5, ip, ror r6 │ │ │ │ - addeq r2, r5, r8, lsr #8 │ │ │ │ - addeq r8, r5, r8, asr #12 │ │ │ │ - strdeq r2, [r5], r4 │ │ │ │ - addeq r8, r5, sl, lsl r6 │ │ │ │ - addeq r2, r5, r6, asr #7 │ │ │ │ - strdeq r8, [r5], lr │ │ │ │ - addeq r2, r5, sl, lsr #7 │ │ │ │ - addeq r8, r5, r2, ror #11 │ │ │ │ - addeq r2, r5, lr, lsl #7 │ │ │ │ - addeq r8, r5, r6, asr #11 │ │ │ │ - addeq r2, r5, r2, ror r3 │ │ │ │ - addeq r8, r5, sl, ror r5 │ │ │ │ - addeq r2, r5, r6, lsr #6 │ │ │ │ - addeq r8, r5, ip, asr #10 │ │ │ │ + umulleq r8, r5, lr, r7 │ │ │ │ + addeq r2, r5, sl, asr #10 │ │ │ │ + addeq r8, r5, r0, lsl r7 │ │ │ │ + @ instruction: 0x008524bc │ │ │ │ + ldrdeq r8, [r5], sl │ │ │ │ + addeq r2, r5, r6, lsl #9 │ │ │ │ + addeq r8, r5, r0, asr #13 │ │ │ │ + addeq r2, r5, ip, ror #8 │ │ │ │ + addeq r8, r5, r0, lsr #13 │ │ │ │ + addeq r2, r5, ip, asr #8 │ │ │ │ + addeq r8, r5, r0, lsl #13 │ │ │ │ + addeq r2, r5, ip, lsr #8 │ │ │ │ + addeq r8, r5, ip, asr #12 │ │ │ │ strdeq r2, [r5], r8 │ │ │ │ - addeq r8, r5, r2, lsr r5 │ │ │ │ - ldrdeq r2, [r5], lr │ │ │ │ + addeq r8, r5, lr, lsl r6 │ │ │ │ + addeq r2, r5, sl, asr #7 │ │ │ │ + addeq r8, r5, r2, lsl #12 │ │ │ │ + addeq r2, r5, lr, lsr #7 │ │ │ │ + addeq r8, r5, r6, ror #11 │ │ │ │ + umulleq r2, r5, r2, r3 │ │ │ │ + addeq r8, r5, sl, asr #11 │ │ │ │ + addeq r2, r5, r6, ror r3 │ │ │ │ + addeq r8, r5, lr, ror r5 │ │ │ │ + addeq r2, r5, sl, lsr #6 │ │ │ │ + addeq r8, r5, r0, asr r5 │ │ │ │ + strdeq r2, [r5], ip │ │ │ │ + addeq r8, r5, r6, lsr r5 │ │ │ │ + addeq r2, r5, r2, ror #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbvs r3, {r2, r3, r4, r9, sl, lr} │ │ │ │ addlt r4, r3, r5, lsr sl │ │ │ │ strmi r4, [r5], -r1, lsr #12 │ │ │ │ @@ -248972,22 +248972,22 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf970f714 │ │ │ │ ldrbmi r4, [r9], -fp, lsl #16 │ │ │ │ @ instruction: 0xf7144478 │ │ │ │ ldrbmi pc, [r8], -fp, lsr #20 @ │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - ldrdeq r8, [r5], r4 │ │ │ │ - addeq fp, r6, lr, lsr #12 │ │ │ │ - addeq r4, r8, sl, ror #4 │ │ │ │ - addeq r8, r5, r4, lsl r4 │ │ │ │ - addeq r2, r5, r0, asr #3 │ │ │ │ - ldrdeq r9, [r4], ip │ │ │ │ - ldrdeq r8, [r5], ip │ │ │ │ - addeq r2, r5, r8, lsl #3 │ │ │ │ + ldrdeq r8, [r5], r8 @ │ │ │ │ + addeq fp, r6, r2, lsr r6 │ │ │ │ + addeq r4, r8, lr, ror #4 │ │ │ │ + addeq r8, r5, r8, lsl r4 │ │ │ │ + addeq r2, r5, r4, asr #3 │ │ │ │ + addeq r9, r4, r0, ror #3 │ │ │ │ + addeq r8, r5, r0, ror #7 │ │ │ │ + addeq r2, r5, ip, lsl #3 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldmdavs fp, {r0, r1, r2, r3, r4, r9, sl, lr} │ │ │ │ strmi fp, [r6], -r3, lsl #1 │ │ │ │ ldrdhi pc, [r8], -r3 │ │ │ │ @@ -249042,21 +249042,21 @@ │ │ │ │ stmdami fp, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ ldrbtmi r2, [r8], #-416 @ 0xfffffe60 │ │ │ │ @ instruction: 0xf714300c │ │ │ │ stmdami r9, {r0, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf99cf714 │ │ │ │ svclt 0x0000e7bb │ │ │ │ - addeq r8, r5, r4, asr #6 │ │ │ │ - strdeq r2, [r5], r0 │ │ │ │ - addeq r8, r5, ip, lsr #6 │ │ │ │ - ldrdeq r2, [r5], r8 │ │ │ │ - addeq r8, r5, r4, lsr #6 │ │ │ │ - @ instruction: 0x008582be │ │ │ │ - addeq r2, r5, sl, rrx │ │ │ │ + addeq r8, r5, r8, asr #6 │ │ │ │ + strdeq r2, [r5], r4 │ │ │ │ + addeq r8, r5, r0, lsr r3 │ │ │ │ + ldrdeq r2, [r5], ip │ │ │ │ + addeq r8, r5, r8, lsr #6 │ │ │ │ + addeq r8, r5, r2, asr #5 │ │ │ │ + addeq r2, r5, lr, rrx │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec620d0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 64ee78 │ │ │ │ blmi 6770ec │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -249076,15 +249076,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf70bbd10 │ │ │ │ svclt 0x0000ea14 │ │ │ │ addseq r3, r2, lr, ror #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, r5, r0, ror r2 │ │ │ │ + addeq r8, r5, r4, ror r2 │ │ │ │ addseq r3, r2, ip, lsr r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r2, lsl r9 │ │ │ │ ldmib sp, {r0, r4, r7, fp, sp, lr}^ │ │ │ │ @@ -249122,18 +249122,18 @@ │ │ │ │ @ instruction: 0xf714300c │ │ │ │ stmdami r8, {r0, r2, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf900f714 │ │ │ │ andlt r4, r5, r0, lsr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ strb r2, [r9, r1, lsl #8]! │ │ │ │ - addeq r8, r5, r6, lsr #3 │ │ │ │ - addeq r1, r5, r2, asr pc │ │ │ │ - addeq r8, r5, r6, lsl #3 │ │ │ │ - addeq r1, r5, r2, lsr pc │ │ │ │ + addeq r8, r5, sl, lsr #3 │ │ │ │ + addeq r1, r5, r6, asr pc │ │ │ │ + addeq r8, r5, sl, lsl #3 │ │ │ │ + addeq r1, r5, r6, lsr pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 4464bc >::resize(unsigned int)@@Base+0x1618d8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ @ instruction: 0xf8dfb095 │ │ │ │ ldrmi r4, [r5], -r0, asr #8 │ │ │ │ @@ -249405,19 +249405,19 @@ │ │ │ │ andsvs r3, r3, r1, lsl #6 │ │ │ │ blcs 1b2064 │ │ │ │ mrcge 4, 3, APSR_nzcv, cr10, cr15, {3} │ │ │ │ svclt 0x0000e734 │ │ │ │ ... │ │ │ │ addseq r3, r2, r4, lsr r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, r5, r0, lsl r1 │ │ │ │ - @ instruction: 0x00857eb6 │ │ │ │ + addeq r8, r5, r4, lsl r1 │ │ │ │ + @ instruction: 0x00857eba │ │ │ │ addseq r2, r2, r6, ror #28 │ │ │ │ - addeq r7, r5, r2, lsr #27 │ │ │ │ - addeq r1, r5, lr, asr #22 │ │ │ │ + addeq r7, r5, r6, lsr #27 │ │ │ │ + addeq r1, r5, r2, asr fp │ │ │ │ vst2.8 {d20-d21}, [pc :64], ip │ │ │ │ ldrbtmi r7, [r8], #-281 @ 0xfffffee7 │ │ │ │ @ instruction: 0xf713300c │ │ │ │ ldmdami sl, {r0, r4, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ mcr2 7, 5, pc, cr12, cr3, {0} @ │ │ │ │ strmi lr, [r0], fp, lsr #14 │ │ │ │ @@ -249439,22 +249439,22 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r8, #76] @ 0x4c │ │ │ │ @ instruction: 0xf04f480b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mcr2 7, 4, pc, cr2, cr3, {0} @ │ │ │ │ @ instruction: 0xf70ae7ef │ │ │ │ svclt 0x0000ef38 │ │ │ │ - ldrdeq r7, [r5], lr │ │ │ │ - addeq r1, r5, sl, lsl #21 │ │ │ │ - addeq r7, r5, r2, asr #25 │ │ │ │ - addeq r1, r5, lr, ror #20 │ │ │ │ - addeq r7, r5, sl, lsr #25 │ │ │ │ - addeq r1, r5, r4, asr sl │ │ │ │ - addeq r7, r5, ip, lsl #25 │ │ │ │ - addeq r1, r5, r6, lsr sl │ │ │ │ + addeq r7, r5, r2, ror #25 │ │ │ │ + addeq r1, r5, lr, lsl #21 │ │ │ │ + addeq r7, r5, r6, asr #25 │ │ │ │ + addeq r1, r5, r2, ror sl │ │ │ │ + addeq r7, r5, lr, lsr #25 │ │ │ │ + addeq r1, r5, r8, asr sl │ │ │ │ + umulleq r7, r5, r0, ip │ │ │ │ + addeq r1, r5, sl, lsr sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ addslt r4, r3, r3, lsr #27 │ │ │ │ ldrmi r4, [fp], r3, lsr #25 │ │ │ │ sxtab16mi r4, r0, sp, ror #8 │ │ │ │ @@ -249618,30 +249618,30 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7134478 │ │ │ │ strb pc, [pc, r1, lsr #26]! @ │ │ │ │ ldcl 7, cr15, [r6, #40] @ 0x28 │ │ │ │ addseq r2, r2, r0, lsr ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, r2, r4, lsl #24 │ │ │ │ - strdeq r7, [r5], r8 │ │ │ │ - addeq r7, r5, lr, lsr fp │ │ │ │ - addeq r7, r5, r6, lsr #21 │ │ │ │ - addeq r1, r5, r2, asr r8 │ │ │ │ - addeq r7, r5, sl, lsl #21 │ │ │ │ - addeq r1, r5, r6, lsr r8 │ │ │ │ - addeq r7, r5, lr, lsr sl │ │ │ │ - addeq r1, r5, sl, ror #15 │ │ │ │ - addeq r7, r5, r0, lsr #20 │ │ │ │ - addeq r1, r5, ip, asr #15 │ │ │ │ - addeq r7, r5, r2, lsl #20 │ │ │ │ - addeq r1, r5, lr, lsr #15 │ │ │ │ - addeq r7, r5, r8, ror #19 │ │ │ │ - umulleq r1, r5, r2, r7 │ │ │ │ - addeq r7, r5, sl, asr #19 │ │ │ │ - addeq r1, r5, r4, ror r7 │ │ │ │ + strdeq r7, [r5], ip │ │ │ │ + addeq r7, r5, r2, asr #22 │ │ │ │ + addeq r7, r5, sl, lsr #21 │ │ │ │ + addeq r1, r5, r6, asr r8 │ │ │ │ + addeq r7, r5, lr, lsl #21 │ │ │ │ + addeq r1, r5, sl, lsr r8 │ │ │ │ + addeq r7, r5, r2, asr #20 │ │ │ │ + addeq r1, r5, lr, ror #15 │ │ │ │ + addeq r7, r5, r4, lsr #20 │ │ │ │ + ldrdeq r1, [r5], r0 │ │ │ │ + addeq r7, r5, r6, lsl #20 │ │ │ │ + @ instruction: 0x008517b2 │ │ │ │ + addeq r7, r5, ip, ror #19 │ │ │ │ + umulleq r1, r5, r6, r7 │ │ │ │ + addeq r7, r5, lr, asr #19 │ │ │ │ + addeq r1, r5, r8, ror r7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 246cb0 >::_M_default_append(unsigned int)@@Base+0x8b4c0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ strcs fp, [r4, #-131] @ 0xffffff7d │ │ │ │ ldrne lr, [r1], #-2525 @ 0xfffff623 │ │ │ │ @@ -249895,22 +249895,22 @@ │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ blx fff4983c │ │ │ │ svclt 0x0000e6b5 │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, r2, r0, ror r8 │ │ │ │ addseq r2, r2, sl, ror #15 │ │ │ │ - addeq r7, r5, r0, ror #12 │ │ │ │ - addeq r1, r5, ip, lsl #8 │ │ │ │ - addeq r7, r5, ip, lsr #11 │ │ │ │ - addeq r1, r5, r8, asr r3 │ │ │ │ - umulleq r7, r5, r0, r5 │ │ │ │ - addeq r1, r5, ip, lsr r3 │ │ │ │ - addeq r7, r5, r6, ror r5 │ │ │ │ - addeq r1, r5, r2, lsr #6 │ │ │ │ + addeq r7, r5, r4, ror #12 │ │ │ │ + addeq r1, r5, r0, lsl r4 │ │ │ │ + @ instruction: 0x008575b0 │ │ │ │ + addeq r1, r5, ip, asr r3 │ │ │ │ + umulleq r7, r5, r4, r5 │ │ │ │ + addeq r1, r5, r0, asr #6 │ │ │ │ + addeq r7, r5, sl, ror r5 │ │ │ │ + addeq r1, r5, r6, lsr #6 │ │ │ │ vtst.8 d20, d0, d12 │ │ │ │ strbmi r3, [r5], -sp, ror #2 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 649884 │ │ │ │ @ instruction: 0x46414819 │ │ │ │ @ instruction: 0xf7134478 │ │ │ │ str pc, [ip], pc, asr #21 │ │ │ │ @@ -249932,22 +249932,22 @@ │ │ │ │ ldrbtmi r3, [r8], #-377 @ 0xfffffe87 │ │ │ │ @ instruction: 0xf713300c │ │ │ │ stmdami fp, {r0, r1, r3, r5, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ blx feac98e0 │ │ │ │ @ instruction: 0xf70ae663 │ │ │ │ svclt 0x0000eb5c │ │ │ │ - addeq r7, r5, r4, lsr #10 │ │ │ │ - ldrdeq r1, [r5], r0 │ │ │ │ - addeq r7, r5, r8, lsl #10 │ │ │ │ - @ instruction: 0x008512b4 │ │ │ │ - addeq r7, r5, ip, ror #9 │ │ │ │ - umulleq r1, r5, r8, r2 │ │ │ │ - ldrdeq r7, [r5], r2 │ │ │ │ - addeq r1, r5, lr, ror r2 │ │ │ │ + addeq r7, r5, r8, lsr #10 │ │ │ │ + ldrdeq r1, [r5], r4 │ │ │ │ + addeq r7, r5, ip, lsl #10 │ │ │ │ + @ instruction: 0x008512b8 │ │ │ │ + strdeq r7, [r5], r0 │ │ │ │ + umulleq r1, r5, ip, r2 │ │ │ │ + ldrdeq r7, [r5], r6 │ │ │ │ + addeq r1, r5, r2, lsl #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, r1, lsr sp │ │ │ │ @ instruction: 0xf1b34c31 │ │ │ │ ldrbtmi r0, [sp], #-2560 @ 0xfffff600 │ │ │ │ @@ -249996,16 +249996,16 @@ │ │ │ │ strb r6, [r2, r8]! │ │ │ │ strmi r9, [r2], -r3, lsl #18 │ │ │ │ ubfx r4, ip, #13, #18 │ │ │ │ ldrb r2, [ip, r1, lsl #4] │ │ │ │ b ff8c99bc │ │ │ │ addseq r2, r2, r6, ror r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, r5, lr, lsl r4 │ │ │ │ - addeq r1, r5, sl, asr #3 │ │ │ │ + addeq r7, r5, r2, lsr #8 │ │ │ │ + addeq r1, r5, lr, asr #3 │ │ │ │ @ instruction: 0x009223fe │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, ip, lsr #24 │ │ │ │ @ instruction: 0x1e1f492c │ │ │ │ @@ -250051,16 +250051,16 @@ │ │ │ │ andcs pc, r0, sl, asr #17 │ │ │ │ @ instruction: 0x460be7db │ │ │ │ @ instruction: 0xf70ae7d9 │ │ │ │ svclt 0x0000ea74 │ │ │ │ addseq r2, r2, ip, lsl #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, r2, lr, lsr #6 │ │ │ │ - addeq r7, r5, r0, lsl r3 │ │ │ │ - strheq r1, [r5], ip │ │ │ │ + addeq r7, r5, r4, lsl r3 │ │ │ │ + addeq r1, r5, r0, asr #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 247340 >::_M_default_append(unsigned int)@@Base+0x8bb50> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ smlabbcs r4, r3, r0, fp │ │ │ │ stmdaeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @@ -250111,15 +250111,15 @@ │ │ │ │ ldc 0, cr11, [sp], #12 │ │ │ │ pop {r2, r8, r9, fp, pc} │ │ │ │ bmi 22ff18 >::_M_default_append(unsigned int)@@Base+0x74728> │ │ │ │ tstcs r0, fp, asr #12 │ │ │ │ ldrbtmi r4, [sl], #-1592 @ 0xfffff9c8 │ │ │ │ pldw [sl, r7, lsl #2] │ │ │ │ svclt 0x0000e7e0 │ │ │ │ - addeq r7, r5, lr, asr #4 │ │ │ │ + addeq r7, r5, r2, asr r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ umullslt r4, r5, pc, sp @ │ │ │ │ blcs 11f200 │ │ │ │ @ instruction: 0x4693447d │ │ │ │ @@ -250279,30 +250279,30 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xfff6f712 │ │ │ │ @ instruction: 0xf70ae7ef │ │ │ │ svclt 0x0000e8ac │ │ │ │ addseq r2, r2, r8, asr #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umullseq r2, r2, lr, r1 @ │ │ │ │ - umulleq r7, r5, r8, r1 │ │ │ │ - addeq r7, r5, r0, ror #1 │ │ │ │ - addeq r7, r5, r8, asr #32 │ │ │ │ - strdeq r0, [r5], r4 │ │ │ │ - addeq r7, r5, ip, lsr #32 │ │ │ │ - ldrdeq r0, [r5], r8 │ │ │ │ - addeq r6, r5, r0, ror #31 │ │ │ │ - addeq r0, r5, ip, lsl #27 │ │ │ │ - addeq r6, r5, r4, asr #31 │ │ │ │ - addeq r0, r5, r0, ror sp │ │ │ │ - addeq r6, r5, sl, lsr #31 │ │ │ │ - addeq r0, r5, r6, asr sp │ │ │ │ - umulleq r6, r5, r2, pc @ │ │ │ │ - addeq r0, r5, ip, lsr sp │ │ │ │ - addeq r6, r5, r4, ror pc │ │ │ │ - addeq r0, r5, lr, lsl sp │ │ │ │ + umulleq r7, r5, ip, r1 │ │ │ │ + addeq r7, r5, r4, ror #1 │ │ │ │ + addeq r7, r5, ip, asr #32 │ │ │ │ + strdeq r0, [r5], r8 │ │ │ │ + addeq r7, r5, r0, lsr r0 │ │ │ │ + ldrdeq r0, [r5], ip │ │ │ │ + addeq r6, r5, r4, ror #31 │ │ │ │ + umulleq r0, r5, r0, sp │ │ │ │ + addeq r6, r5, r8, asr #31 │ │ │ │ + addeq r0, r5, r4, ror sp │ │ │ │ + addeq r6, r5, lr, lsr #31 │ │ │ │ + addeq r0, r5, sl, asr sp │ │ │ │ + umulleq r6, r5, r6, pc @ │ │ │ │ + addeq r0, r5, r0, asr #26 │ │ │ │ + addeq r6, r5, r8, ror pc │ │ │ │ + addeq r0, r5, r2, lsr #26 │ │ │ │ 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0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ ... │ │ │ │ smlawbmi lr, r0, r4, r8 │ │ │ │ addseq r1, r2, sl, lsr lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r5, r4, asr #28 │ │ │ │ + addeq r6, r5, r8, asr #28 │ │ │ │ @ instruction: 0xfffffb37 │ │ │ │ @ instruction: 0xfffff49f │ │ │ │ @ instruction: 0xffffe0b5 │ │ │ │ @ instruction: 0xffffebcb │ │ │ │ - addeq r6, r5, ip, ror #28 │ │ │ │ - addeq r6, r5, r6, ror #31 │ │ │ │ + addeq r6, r5, r0, ror lr │ │ │ │ + addeq r6, r5, sl, ror #31 │ │ │ │ andeq r0, r0, r9, lsl #21 │ │ │ │ ldrdeq r0, [r0], -pc @ │ │ │ │ - addeq r6, r5, r6, lsr #27 │ │ │ │ - addeq r0, r5, r0, asr fp │ │ │ │ + addeq r6, r5, sl, lsr #27 │ │ │ │ + addeq r0, r5, r4, asr fp │ │ │ │ addseq r1, r2, r2, lsl #27 │ │ │ │ - addeq r6, r5, sl, ror #26 │ │ │ │ - addeq r0, r5, r4, lsl fp │ │ │ │ + addeq r6, r5, lr, ror #26 │ │ │ │ + addeq r0, r5, r8, lsl fp │ │ │ │ @ instruction: 0xffffdddd │ │ │ │ @ instruction: 0xffffeaa9 │ │ │ │ - addeq r6, r5, r4, lsr #26 │ │ │ │ - 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│ │ + addeq r6, r5, r6, lsr ip │ │ │ │ + addeq r0, r5, r0, ror #19 │ │ │ │ @ instruction: 0xfffff779 │ │ │ │ - strdeq r6, [r5], lr │ │ │ │ - addeq r0, r5, sl, lsr #19 │ │ │ │ + addeq r6, r5, r2, lsl #24 │ │ │ │ + addeq r0, r5, lr, lsr #19 │ │ │ │ @ instruction: 0xffffe735 │ │ │ │ - ldrdeq r6, [r5], r2 │ │ │ │ - addeq r0, r5, lr, ror r9 │ │ │ │ + ldrdeq r6, [r5], r6 @ │ │ │ │ + addeq r0, r5, r2, lsl #19 │ │ │ │ @ instruction: 0xfffff803 │ │ │ │ - umulleq r6, r5, lr, fp │ │ │ │ - addeq r0, r5, sl, asr #18 │ │ │ │ + addeq r6, r5, r2, lsr #23 │ │ │ │ + addeq r0, r5, lr, asr #18 │ │ │ │ @ instruction: 0xffffe349 │ │ │ │ - addeq r6, r5, r2, ror fp │ │ │ │ - addeq r0, r5, lr, lsl r9 │ │ │ │ + addeq r6, r5, r6, ror fp │ │ │ │ + addeq r0, r5, r2, lsr #18 │ │ │ │ @ instruction: 0xffffe02d │ │ │ │ - addeq r6, r5, r2, asr #22 │ │ │ │ - addeq r0, r5, lr, ror #17 │ │ │ │ + addeq r6, r5, r6, asr #22 │ │ │ │ + strdeq r0, [r5], r2 │ │ │ │ @ instruction: 0xffffeec7 │ │ │ │ @ instruction: 0xfffff92d │ │ │ │ - addeq r6, r5, r6, lsl #22 │ │ │ │ - @ instruction: 0x008508b2 │ │ │ │ + addeq r6, r5, sl, lsl #22 │ │ │ │ + @ instruction: 0x008508b6 │ │ │ │ @ instruction: 0xffffd3fd │ │ │ │ - ldrdeq r6, [r5], sl │ │ │ │ - addeq r0, r5, r6, lsl #17 │ │ │ │ + ldrdeq r6, [r5], lr │ │ │ │ + addeq r0, r5, sl, lsl #17 │ │ │ │ @ instruction: 0xffffcf59 │ │ │ │ - addeq r6, r5, lr, lsr #21 │ │ │ │ - addeq r0, r5, sl, asr r8 │ │ │ │ + @ instruction: 0x00856ab2 │ │ │ │ + addeq r0, r5, lr, asr r8 │ │ │ │ @ instruction: 0xffffcee5 │ │ │ │ - addeq r6, r5, r2, lsl #21 │ │ │ │ - addeq r0, r5, lr, lsr #16 │ │ │ │ - addeq r6, r5, r0, lsr #22 │ │ │ │ - addeq r6, r5, sl, asr #22 │ │ │ │ - addeq r6, r5, sl, asr #20 │ │ │ │ - strdeq r0, [r5], r6 │ │ │ │ - addeq r6, r5, ip, lsr fp │ │ │ │ + addeq r6, r5, r6, lsl #21 │ │ │ │ + addeq r0, r5, r2, lsr r8 │ │ │ │ + addeq r6, r5, r4, lsr #22 │ │ │ │ + addeq r6, r5, lr, asr #22 │ │ │ │ + addeq r6, r5, lr, asr #20 │ │ │ │ + strdeq r0, [r5], sl │ │ │ │ + addeq r6, r5, r0, asr #22 │ │ │ │ + addeq r6, r5, lr, asr fp │ │ │ │ + addeq r6, r5, r6, lsl sl │ │ │ │ + addeq r0, r5, r2, asr #15 │ │ │ │ + addeq r6, r5, ip, asr #22 │ │ │ │ + addeq r6, r5, r6, ror fp │ │ │ │ + addeq r6, r5, lr, asr #19 │ │ │ │ + addeq r0, r5, sl, ror r7 │ │ │ │ addeq r6, r5, sl, asr fp │ │ │ │ - addeq r6, r5, r2, lsl sl │ │ │ │ - @ instruction: 0x008507be │ │ │ │ - addeq r6, r5, r8, asr #22 │ │ │ │ - addeq r6, r5, r2, ror fp │ │ │ │ - addeq r6, r5, sl, asr #19 │ │ │ │ - addeq r0, r5, r6, ror r7 │ │ │ │ - addeq r6, r5, r6, asr fp │ │ │ │ - umulleq r6, r5, r4, fp │ │ │ │ - umulleq r6, r5, r0, r9 │ │ │ │ - addeq r0, r5, ip, lsr r7 │ │ │ │ - addeq r6, r5, r2, lsl #23 │ │ │ │ - umulleq ip, r4, ip, r1 │ │ │ │ - addeq r6, r5, r4, asr r9 │ │ │ │ - addeq r0, r5, r0, lsl #14 │ │ │ │ + umulleq r6, r5, r8, fp │ │ │ │ + umulleq r6, r5, r4, r9 │ │ │ │ + addeq r0, r5, r0, asr #14 │ │ │ │ + addeq r6, r5, r6, lsl #23 │ │ │ │ + addeq ip, r4, r0, lsr #3 │ │ │ │ + addeq r6, r5, r8, asr r9 │ │ │ │ + addeq r0, r5, r4, lsl #14 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec63b84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r4, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -250772,16 +250772,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf712300c │ │ │ │ stmdami r5, {r0, r1, r2, r4, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2 7, cr15, [r2], {18} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq r6, r5, sl, lsr #15 │ │ │ │ - addeq r0, r5, r6, asr r5 │ │ │ │ + addeq r6, r5, lr, lsr #15 │ │ │ │ + addeq r0, r5, sl, asr r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0x461fb09b │ │ │ │ @ instruction: 0x46054bf1 │ │ │ │ bmi ffd71234 │ │ │ │ @@ -251023,43 +251023,43 @@ │ │ │ │ stmdami r2!, {r0, r2, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7124478 │ │ │ │ pkhbt pc, r5, pc, lsl #20 @ │ │ │ │ b ff64a9cc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, r2, r2, ror #14 │ │ │ │ - addeq r6, r5, ip, ror #18 │ │ │ │ - addeq r6, r5, r0, asr #14 │ │ │ │ - @ instruction: 0x008566b8 │ │ │ │ - addeq r0, r5, r2, ror #8 │ │ │ │ - umulleq r6, r5, sl, r6 │ │ │ │ - addeq r0, r5, r6, asr #8 │ │ │ │ - addeq r6, r5, r0, ror #12 │ │ │ │ - addeq r6, r5, r6, lsr r6 │ │ │ │ - strdeq r6, [r5], r0 │ │ │ │ - umulleq r0, r5, ip, r3 │ │ │ │ + addeq r6, r5, r0, ror r9 │ │ │ │ + addeq r6, r5, r4, asr #14 │ │ │ │ + @ instruction: 0x008566bc │ │ │ │ + addeq r0, r5, r6, ror #8 │ │ │ │ + umulleq r6, r5, lr, r6 │ │ │ │ + addeq r0, r5, sl, asr #8 │ │ │ │ + addeq r6, r5, r4, ror #12 │ │ │ │ + addeq r6, r5, sl, lsr r6 │ │ │ │ + strdeq r6, [r5], r4 │ │ │ │ + addeq r0, r5, r0, lsr #7 │ │ │ │ @ instruction: 0x009215d2 │ │ │ │ - addeq r6, r5, lr, asr #11 │ │ │ │ - addeq r6, r5, r8, asr #10 │ │ │ │ - strdeq r0, [r5], r2 │ │ │ │ - addeq r6, r5, sl, ror r7 │ │ │ │ - addeq r6, r5, sl, ror #9 │ │ │ │ - @ instruction: 0x008564bc │ │ │ │ - addeq r6, r5, r2, asr r4 │ │ │ │ - strdeq r0, [r5], lr │ │ │ │ - addeq r6, r5, r8, lsr r4 │ │ │ │ - addeq r0, r5, r4, ror #3 │ │ │ │ - addeq r6, r5, lr, lsl r4 │ │ │ │ - addeq r0, r5, sl, asr #3 │ │ │ │ - strdeq r6, [r5], r6 @ │ │ │ │ - addeq r6, r5, ip, asr #12 │ │ │ │ - addeq r6, r5, r0, ror #7 │ │ │ │ - addeq r0, r5, sl, lsl #3 │ │ │ │ - addeq r6, r5, r6, asr #7 │ │ │ │ - addeq r0, r5, r0, ror r1 │ │ │ │ + ldrdeq r6, [r5], r2 │ │ │ │ + addeq r6, r5, ip, asr #10 │ │ │ │ + strdeq r0, [r5], r6 │ │ │ │ + addeq r6, r5, lr, ror r7 │ │ │ │ + addeq r6, r5, lr, ror #9 │ │ │ │ + addeq r6, r5, r0, asr #9 │ │ │ │ + addeq r6, r5, r6, asr r4 │ │ │ │ + addeq r0, r5, r2, lsl #4 │ │ │ │ + addeq r6, r5, ip, lsr r4 │ │ │ │ + addeq r0, r5, r8, ror #3 │ │ │ │ + addeq r6, r5, r2, lsr #8 │ │ │ │ + addeq r0, r5, lr, asr #3 │ │ │ │ + strdeq r6, [r5], sl │ │ │ │ + addeq r6, r5, r0, asr r6 │ │ │ │ + addeq r6, r5, r4, ror #7 │ │ │ │ + addeq r0, r5, lr, lsl #3 │ │ │ │ + addeq r6, r5, sl, asr #7 │ │ │ │ + addeq r0, r5, r4, ror r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ ldcmi 0, cr11, [ip], {155} @ 0x9b │ │ │ │ ldmmi ip, {r0, r1, r2, r9, sl, lr} │ │ │ │ @ instruction: 0x469b447c │ │ │ │ @@ -251215,29 +251215,29 @@ │ │ │ │ @ instruction: 0xffe4f711 │ │ │ │ @ instruction: 0xf04f4813 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf89ef712 │ │ │ │ svclt 0x0000e7ed │ │ │ │ addseq r1, r2, r0, lsl r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r5, r0, ror #5 │ │ │ │ - addeq r6, r5, r4, lsl #5 │ │ │ │ + addeq r6, r5, r4, ror #5 │ │ │ │ + addeq r6, r5, r8, lsl #5 │ │ │ │ addseq r1, r2, r4, asr r2 │ │ │ │ - addeq r6, r5, lr, lsr r2 │ │ │ │ - addeq r6, r5, r2, ror #3 │ │ │ │ - umulleq r6, r5, lr, r1 │ │ │ │ - addeq pc, r4, sl, asr #30 │ │ │ │ - addeq r6, r5, r6, lsr #2 │ │ │ │ - ldrdeq pc, [r4], r2 │ │ │ │ - addeq r6, r5, r8, lsl #2 │ │ │ │ - @ instruction: 0x0084feb4 │ │ │ │ - addeq r6, r5, r6, ror #1 │ │ │ │ - umulleq pc, r4, r0, lr @ │ │ │ │ - addeq r6, r5, r4, asr #1 │ │ │ │ - addeq pc, r4, lr, ror #28 │ │ │ │ + addeq r6, r5, r2, asr #4 │ │ │ │ + addeq r6, r5, r6, ror #3 │ │ │ │ + addeq r6, r5, r2, lsr #3 │ │ │ │ + addeq pc, r4, lr, asr #30 │ │ │ │ + addeq r6, r5, sl, lsr #2 │ │ │ │ + ldrdeq pc, [r4], r6 │ │ │ │ + addeq r6, r5, ip, lsl #2 │ │ │ │ + @ instruction: 0x0084feb8 │ │ │ │ + addeq r6, r5, sl, ror #1 │ │ │ │ + umulleq pc, r4, r4, lr @ │ │ │ │ + addeq r6, r5, r8, asr #1 │ │ │ │ + addeq pc, r4, r2, ror lr @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ @ instruction: 0x4607b09d │ │ │ │ stmdbls r6!, {r0, r2, r3, r5, r6, r7, fp, lr} │ │ │ │ tstls r6, r8, ror r4 │ │ │ │ @@ -251475,43 +251475,43 @@ │ │ │ │ @ instruction: 0xf04f4822 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mrc2 7, 4, pc, cr8, cr1, {0} │ │ │ │ @ instruction: 0xf708e7d4 │ │ │ │ svclt 0x0000ef4e │ │ │ │ addseq r1, r2, r8, asr #32 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008562b0 │ │ │ │ - @ instruction: 0x008562b2 │ │ │ │ - addeq r6, r5, r4, asr #32 │ │ │ │ - strdeq r5, [r5], sl │ │ │ │ - @ instruction: 0x00855fb2 │ │ │ │ - addeq r5, r5, sl, asr #29 │ │ │ │ - addeq r5, r5, r8, lsr lr │ │ │ │ - addeq pc, r4, r4, ror #23 │ │ │ │ + @ instruction: 0x008562b4 │ │ │ │ + @ instruction: 0x008562b6 │ │ │ │ + addeq r6, r5, r8, asr #32 │ │ │ │ + strdeq r5, [r5], lr │ │ │ │ + @ instruction: 0x00855fb6 │ │ │ │ + addeq r5, r5, lr, asr #29 │ │ │ │ + addeq r5, r5, ip, lsr lr │ │ │ │ + addeq pc, r4, r8, ror #23 │ │ │ │ addseq r0, r2, sl, lsl lr │ │ │ │ - strdeq r5, [r5], ip │ │ │ │ - addeq pc, r4, r8, lsr #23 │ │ │ │ - @ instruction: 0x00855dbe │ │ │ │ - strheq r6, [r5], r8 │ │ │ │ - umulleq r5, r5, lr, sp @ │ │ │ │ - addeq pc, r4, sl, asr #22 │ │ │ │ - addeq r5, r5, lr, ror sp │ │ │ │ - umulleq r6, r5, r0, r0 │ │ │ │ - addeq r5, r5, lr, asr sp │ │ │ │ - addeq pc, r4, r0, lsl fp @ │ │ │ │ - addeq r5, r5, ip, lsr #26 │ │ │ │ - ldrdeq r5, [r5], r4 │ │ │ │ - addeq r5, r5, ip, lsl #26 │ │ │ │ - @ instruction: 0x0084fab6 │ │ │ │ - addeq r5, r5, ip, ror #25 │ │ │ │ - umulleq pc, r4, r6, sl @ │ │ │ │ - ldrdeq r5, [r5], r2 │ │ │ │ - addeq pc, r4, ip, ror sl @ │ │ │ │ - @ instruction: 0x00855cb8 │ │ │ │ - addeq pc, r4, r2, ror #20 │ │ │ │ + addeq r5, r5, r0, lsl #28 │ │ │ │ + addeq pc, r4, ip, lsr #23 │ │ │ │ + addeq r5, r5, r2, asr #27 │ │ │ │ + strheq r6, [r5], ip │ │ │ │ + addeq r5, r5, r2, lsr #27 │ │ │ │ + addeq pc, r4, lr, asr #22 │ │ │ │ + addeq r5, r5, r2, lsl #27 │ │ │ │ + umulleq r6, r5, r4, r0 │ │ │ │ + addeq r5, r5, r2, ror #26 │ │ │ │ + addeq pc, r4, r4, lsl fp @ │ │ │ │ + addeq r5, r5, r0, lsr sp │ │ │ │ + ldrdeq r5, [r5], r8 │ │ │ │ + addeq r5, r5, r0, lsl sp │ │ │ │ + @ instruction: 0x0084faba │ │ │ │ + strdeq r5, [r5], r0 │ │ │ │ + umulleq pc, r4, sl, sl @ │ │ │ │ + ldrdeq r5, [r5], r6 │ │ │ │ + addeq pc, r4, r0, lsl #21 │ │ │ │ + @ instruction: 0x00855cbc │ │ │ │ + addeq pc, r4, r6, ror #20 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6473c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xb0920fb0 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3092 @ 0xfffff3ec │ │ │ │ strls r9, [r1], #-3093 @ 0xfffff3eb │ │ │ │ @@ -251534,16 +251534,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r4, #-68]! @ 0xffffffbc │ │ │ │ ldmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7114478 │ │ │ │ blls 58ce20 │ │ │ │ andslt r4, r2, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r5, r5, r4, asr #23 │ │ │ │ - addeq pc, r4, r0, ror r9 @ │ │ │ │ + addeq r5, r5, r8, asr #23 │ │ │ │ + addeq pc, r4, r4, ror r9 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fec647bc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46050ff0 │ │ │ │ stc2 0, cr15, [sl, #-8] │ │ │ │ andle r2, sp, r1, lsl #16 │ │ │ │ ldmdami r0, {r2, r9, sl, lr} │ │ │ │ @@ -251559,18 +251559,18 @@ │ │ │ │ cmncs r9, r8, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r0, #-68]! @ 0xffffffbc │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf7114478 │ │ │ │ strtmi pc, [r0], -fp, ror #27 │ │ │ │ svclt 0x0000bd38 │ │ │ │ - addeq r5, r5, r6, asr #29 │ │ │ │ - addeq pc, r4, lr, lsr #18 │ │ │ │ - addeq r5, r5, r0, lsr #29 │ │ │ │ - addeq pc, r4, r8, lsl #18 │ │ │ │ + addeq r5, r5, sl, asr #29 │ │ │ │ + addeq pc, r4, r2, lsr r9 @ │ │ │ │ + addeq r5, r5, r4, lsr #29 │ │ │ │ + addeq pc, r4, ip, lsl #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ bmi fe19f078 │ │ │ │ ldrmi r4, [pc], -r8, lsl #13 │ │ │ │ blmi fe15eea0 │ │ │ │ @@ -251700,22 +251700,22 @@ │ │ │ │ ldrbtmi r9, [r8], #-2320 @ 0xfffff6f0 │ │ │ │ ldc2l 7, cr15, [r8], {17} │ │ │ │ usada8 sp, r0, fp, r9 │ │ │ │ ldrb r9, [r1, -r1, lsr #24] │ │ │ │ stc 7, cr15, [sl, #32] │ │ │ │ addseq r0, r2, r0, lsl fp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r5, [r5], r6 │ │ │ │ - addeq pc, r4, lr, lsr r8 @ │ │ │ │ - addeq r5, r5, r0, asr #27 │ │ │ │ + ldrdeq r5, [r5], sl │ │ │ │ + addeq pc, r4, r2, asr #16 │ │ │ │ + addeq r5, r5, r4, asr #27 │ │ │ │ @ instruction: 0x009209f8 │ │ │ │ - addeq r5, r5, ip, lsr #25 │ │ │ │ - addeq pc, r4, r0, lsl r7 @ │ │ │ │ - addeq r5, r5, sl, ror ip │ │ │ │ - addeq pc, r4, r2, ror #13 │ │ │ │ + @ instruction: 0x00855cb0 │ │ │ │ + addeq pc, r4, r4, lsl r7 @ │ │ │ │ + addeq r5, r5, lr, ror ip │ │ │ │ + addeq pc, r4, r6, ror #13 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ bmi 209f2bc │ │ │ │ ldrmi r4, [pc], -r8, lsl #13 │ │ │ │ blmi 205f0e4 │ │ │ │ @@ -251841,24 +251841,24 @@ │ │ │ │ ldcls 6, cr4, [r2], {34} @ 0x22 │ │ │ │ @ instruction: 0xf43f2c00 │ │ │ │ @ instruction: 0xe724af72 │ │ │ │ smmla r8, r4, r6, r4 │ │ │ │ ldcl 7, cr15, [r0], #-32 @ 0xffffffe0 │ │ │ │ addseq r0, r2, ip, asr #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r5, r5, r8, lsr #23 │ │ │ │ - addeq pc, r4, r0, lsl r6 @ │ │ │ │ - umulleq r5, r5, r2, fp @ │ │ │ │ - strdeq pc, [r4], sl │ │ │ │ - addeq r5, r5, r8, ror fp │ │ │ │ + addeq r5, r5, ip, lsr #23 │ │ │ │ + addeq pc, r4, r4, lsl r6 @ │ │ │ │ + umulleq r5, r5, r6, fp @ │ │ │ │ + strdeq pc, [r4], lr │ │ │ │ + addeq r5, r5, ip, ror fp │ │ │ │ addseq r0, r2, r6, asr #15 │ │ │ │ - addeq r5, r5, r0, lsl #21 │ │ │ │ - addeq pc, r4, r4, ror #9 │ │ │ │ - addeq r5, r5, r0, asr sl │ │ │ │ - @ instruction: 0x0084f4b8 │ │ │ │ + addeq r5, r5, r4, lsl #21 │ │ │ │ + addeq pc, r4, r8, ror #9 │ │ │ │ + addeq r5, r5, r4, asr sl │ │ │ │ + @ instruction: 0x0084f4bc │ │ │ │ andeq r0, r0, r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ addlt r4, r5, ip, lsl r6 │ │ │ │ ldmdbvs r3, {r0, r8, r9, ip, pc} │ │ │ │ ldrdne lr, [lr], -sp │ │ │ │ strvc lr, [r1, #-2515] @ 0xfffff62d │ │ │ │ vqdmulh.s d15, d5, d7 │ │ │ │ @@ -251945,15 +251945,15 @@ │ │ │ │ stcls 5, cr9, [r3, #-4] │ │ │ │ @ instruction: 0xf70e9500 │ │ │ │ @ instruction: 0x1c63f9f5 │ │ │ │ eoreq pc, r4, fp, asr #16 │ │ │ │ mvnle r2, r0, lsl #16 │ │ │ │ @ instruction: 0x21bf4863 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ - blx 9cb860 │ │ │ │ + blx 9cb860 │ │ │ │ @ instruction: 0xf04f4861 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ff84b86c │ │ │ │ ldrbcc pc, [pc, pc, asr #32]! @ │ │ │ │ andlt r4, r5, r8, lsr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ ldrdcc pc, [r0], -sl │ │ │ │ @@ -252042,27 +252042,27 @@ │ │ │ │ ldmdami r1, {r1, r4, r6, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf711300c │ │ │ │ stmdami pc, {r0, r3, r5, r6, r8, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7114478 │ │ │ │ strb pc, [r5, -r3, lsr #20] @ │ │ │ │ - addeq r5, r5, r6, asr #18 │ │ │ │ - ldrdeq r5, [r5], ip │ │ │ │ - addeq pc, r4, sl, ror #5 │ │ │ │ - addeq r5, r5, r2, asr #16 │ │ │ │ - addeq pc, r4, r2, asr r2 @ │ │ │ │ - addeq r5, r5, lr, ror #15 │ │ │ │ - strdeq pc, [r4], lr │ │ │ │ - addeq r5, r5, r4, asr #15 │ │ │ │ - ldrdeq pc, [r4], r4 │ │ │ │ - addeq r5, r5, r4, lsl #15 │ │ │ │ - umulleq pc, r4, r2, r1 @ │ │ │ │ - addeq r5, r5, sl, ror #14 │ │ │ │ - addeq pc, r4, r8, ror r1 @ │ │ │ │ + addeq r5, r5, sl, asr #18 │ │ │ │ + addeq r5, r5, r0, ror #17 │ │ │ │ + addeq pc, r4, lr, ror #5 │ │ │ │ + addeq r5, r5, r6, asr #16 │ │ │ │ + addeq pc, r4, r6, asr r2 @ │ │ │ │ + strdeq r5, [r5], r2 │ │ │ │ + addeq pc, r4, r2, lsl #4 │ │ │ │ + addeq r5, r5, r8, asr #15 │ │ │ │ + ldrdeq pc, [r4], r8 │ │ │ │ + addeq r5, r5, r8, lsl #15 │ │ │ │ + umulleq pc, r4, r6, r1 @ │ │ │ │ + addeq r5, r5, lr, ror #14 │ │ │ │ + addeq pc, r4, ip, ror r1 @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi f1f638 │ │ │ │ blmi f1f84c │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -252118,19 +252118,19 @@ │ │ │ │ stmdami sl, {r0, r1, r2, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf992f711 │ │ │ │ @ instruction: 0xf708e7b8 │ │ │ │ svclt 0x0000ea48 │ │ │ │ addseq r0, r2, r4, ror #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r5, [r5], r2 │ │ │ │ - addeq pc, r4, r2, ror #1 │ │ │ │ + ldrdeq r5, [r5], r6 │ │ │ │ + addeq pc, r4, r6, ror #1 │ │ │ │ addseq r0, r2, r8, lsl r3 │ │ │ │ - addeq r5, r5, r6, asr #12 │ │ │ │ - addeq pc, r4, r6, asr r0 @ │ │ │ │ + addeq r5, r5, sl, asr #12 │ │ │ │ + addeq pc, r4, sl, asr r0 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ cdpne 12, 1, cr4, cr13, cr4, {3} │ │ │ │ addlt r4, fp, r4, ror #18 │ │ │ │ svclt 0x00c2447c │ │ │ │ @@ -252230,27 +252230,27 @@ │ │ │ │ ldmdami r2, {r0, r1, r2, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf8b2f711 │ │ │ │ @ instruction: 0xf708e7a0 │ │ │ │ svclt 0x0000e968 │ │ │ │ addseq r0, r2, r4, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r5, r5, r2, asr #10 │ │ │ │ - addeq lr, r4, r2, asr pc │ │ │ │ - addeq r5, r5, sl, lsr #10 │ │ │ │ - addeq lr, r4, sl, lsr pc │ │ │ │ + addeq r5, r5, r6, asr #10 │ │ │ │ + addeq lr, r4, r6, asr pc │ │ │ │ + addeq r5, r5, lr, lsr #10 │ │ │ │ + addeq lr, r4, lr, lsr pc │ │ │ │ addseq r0, r2, r0, ror r1 │ │ │ │ - ldrdeq r5, [r5], sl │ │ │ │ - addeq lr, r4, sl, ror #29 │ │ │ │ - @ instruction: 0x008554be │ │ │ │ - addeq lr, r4, lr, asr #29 │ │ │ │ - addeq r5, r5, r2, lsr #9 │ │ │ │ - @ instruction: 0x0084eeb2 │ │ │ │ - addeq r5, r5, r6, lsl #9 │ │ │ │ - umulleq lr, r4, r6, lr │ │ │ │ + ldrdeq r5, [r5], lr │ │ │ │ + addeq lr, r4, lr, ror #29 │ │ │ │ + addeq r5, r5, r2, asr #9 │ │ │ │ + ldrdeq lr, [r4], r2 │ │ │ │ + addeq r5, r5, r6, lsr #9 │ │ │ │ + @ instruction: 0x0084eeb6 │ │ │ │ + addeq r5, r5, sl, lsl #9 │ │ │ │ + umulleq lr, r4, sl, lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbvs r3, {r0, r2, r3, r4, r9, sl, lr} │ │ │ │ addlt r4, r3, r4, lsr sl │ │ │ │ strmi r4, [r6], -r9, lsr #12 │ │ │ │ @@ -252301,20 +252301,20 @@ │ │ │ │ @ instruction: 0xf684f105 │ │ │ │ @ instruction: 0xd1b345d3 │ │ │ │ ldrbmi lr, [r3, #-2024] @ 0xfffff818 │ │ │ │ @ instruction: 0xf10adcf1 │ │ │ │ strcc r0, [r4, -r1, lsl #20] │ │ │ │ ldrsble r4, [r8, #83]! @ 0x53 │ │ │ │ svclt 0x0000e7e0 │ │ │ │ - addeq r5, r5, r4, lsr r4 │ │ │ │ - addeq r8, r6, r6, lsl r2 │ │ │ │ - @ instruction: 0x008553b6 │ │ │ │ - addeq lr, r4, r6, asr #27 │ │ │ │ - ldrdeq r5, [r4], r2 │ │ │ │ - addeq r0, r8, r8, asr #27 │ │ │ │ + addeq r5, r5, r8, lsr r4 │ │ │ │ + addeq r8, r6, sl, lsl r2 │ │ │ │ + @ instruction: 0x008553ba │ │ │ │ + addeq lr, r4, sl, asr #27 │ │ │ │ + ldrdeq r5, [r4], r6 │ │ │ │ + addeq r0, r8, ip, asr #27 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldmdavs fp, {r2, r3, r4, r9, sl, lr} │ │ │ │ strmi fp, [r7], -r5, lsl #1 │ │ │ │ ldrdls pc, [r4], -r3 │ │ │ │ @@ -252367,18 +252367,18 @@ │ │ │ │ vld4.8 {d15,d17,d19,d21}, [lr], r5 │ │ │ │ beq 18a3d8 │ │ │ │ andscs r4, r4, #45088768 @ 0x2b00000 │ │ │ │ strls r4, [r0], -r1, lsr #12 │ │ │ │ @ instruction: 0xf87af70e │ │ │ │ andlt r4, r5, r0, asr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq r5, r5, r2, ror #5 │ │ │ │ - addeq r5, r5, sl, asr #5 │ │ │ │ - addeq lr, r4, r0, ror #25 │ │ │ │ - addeq r5, r5, lr, asr #4 │ │ │ │ + addeq r5, r5, r6, ror #5 │ │ │ │ + addeq r5, r5, lr, asr #5 │ │ │ │ + addeq lr, r4, r4, ror #25 │ │ │ │ + addeq r5, r5, r2, asr r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec654c8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 652270 │ │ │ │ blmi 67a4e4 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -252398,15 +252398,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf708bd10 │ │ │ │ svclt 0x0000e818 │ │ │ │ addseq pc, r1, r6, ror lr @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r5, [r5], r8 │ │ │ │ + ldrdeq r5, [r5], ip │ │ │ │ addseq pc, r1, r4, asr #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r2, lsl r9 │ │ │ │ tstls r3, r1, asr r8 │ │ │ │ @@ -252436,16 +252436,16 @@ │ │ │ │ andlt r4, r5, r0, asr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ @ instruction: 0xf1099b03 │ │ │ │ strcc r0, [r4, -r1, lsl #18] │ │ │ │ bicsle r4, r7, fp, asr #10 │ │ │ │ @ instruction: 0xf04fe7f4 │ │ │ │ ldrb r0, [r1, r1, lsl #20]! │ │ │ │ - addeq r5, r5, sl, asr r1 │ │ │ │ - addeq lr, r4, sl, ror #22 │ │ │ │ + addeq r5, r5, lr, asr r1 │ │ │ │ + addeq lr, r4, lr, ror #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 44988c >::resize(unsigned int)@@Base+0x164ca8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ @ instruction: 0x460eb095 │ │ │ │ pkhbtmi r4, r2, sp, lsl #12 │ │ │ │ @@ -252669,24 +252669,24 @@ │ │ │ │ stmdbls r4, {r4, fp, lr} │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ blls 24dc6c >::_M_default_append(unsigned int)@@Base+0x9247c> │ │ │ │ svclt 0x0000e7d0 │ │ │ │ ... │ │ │ │ addseq pc, r1, r8, asr sp @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r5, r5, r2, asr #1 │ │ │ │ - addeq r4, r5, r0, lsl sp │ │ │ │ - addeq r4, r5, lr, ror #30 │ │ │ │ - addeq r4, r5, r8, lsl #28 │ │ │ │ - addeq lr, r4, r8, lsl r8 │ │ │ │ + addeq r5, r5, r6, asr #1 │ │ │ │ + addeq r4, r5, r4, lsl sp │ │ │ │ + addeq r4, r5, r2, ror pc │ │ │ │ + addeq r4, r5, ip, lsl #28 │ │ │ │ + addeq lr, r4, ip, lsl r8 │ │ │ │ addseq pc, r1, ip, asr #20 │ │ │ │ - addeq r4, r5, sl, asr #27 │ │ │ │ - ldrdeq lr, [r4], sl │ │ │ │ - addeq r4, r5, ip, lsr #27 │ │ │ │ - @ instruction: 0x0084e7bc │ │ │ │ + addeq r4, r5, lr, asr #27 │ │ │ │ + ldrdeq lr, [r4], lr @ │ │ │ │ + @ instruction: 0x00854db0 │ │ │ │ + addeq lr, r4, r0, asr #15 │ │ │ │ vhadd.s8 d25, d0, d4 │ │ │ │ stmdami fp!, {r0, r1, r2, r4, r5, r8, ip, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrrc2 7, 1, pc, lr, cr0 @ │ │ │ │ stmdbls r4, {r0, r3, r5, fp, lr} │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ blls 24dc14 >::_M_default_append(unsigned int)@@Base+0x92424> │ │ │ │ @@ -252724,26 +252724,26 @@ │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf710300c │ │ │ │ stmdami pc, {r0, r2, r4, sl, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ strb pc, [pc, pc, asr #25]! @ │ │ │ │ stc 7, cr15, [r4, #28] │ │ │ │ - addeq r4, r5, r4, asr sp │ │ │ │ - addeq lr, r4, r4, ror #14 │ │ │ │ - addeq r4, r5, r6, lsr sp │ │ │ │ - addeq lr, r4, r6, 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│ + addeq r4, r5, sl, lsr #22 │ │ │ │ + addeq lr, r4, sl, lsr r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, fp, lsr sp │ │ │ │ @ instruction: 0x46074c3b │ │ │ │ @ instruction: 0x469a447d │ │ │ │ @@ -252896,16 +252896,16 @@ │ │ │ │ ldrbmi r4, [r9], -r7, lsl #16 │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ @ instruction: 0xe7dbfb7d │ │ │ │ ldc 7, cr15, [r2], #-28 @ 0xffffffe4 │ │ │ │ addseq pc, r1, r8, asr #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq pc, r1, r8, lsr #13 │ │ │ │ - addeq r4, r5, ip, lsl sl │ │ │ │ - addeq lr, r4, ip, lsr #8 │ │ │ │ + addeq r4, r5, r0, lsr #20 │ │ │ │ + addeq lr, r4, r0, lsr r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec65d08 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ @ instruction: 0xf04f4611 │ │ │ │ ldrmi r0, [sl], -r4, lsl #28 │ │ │ │ @ instruction: 0xf8dd2300 │ │ │ │ @@ -252921,16 +252921,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe44c788 │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ blls 20d870 >::_M_default_append(unsigned int)@@Base+0x52080> │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - @ instruction: 0x008549b0 │ │ │ │ - addeq lr, r4, r0, asr #7 │ │ │ │ + @ instruction: 0x008549b4 │ │ │ │ + addeq lr, r4, r4, asr #7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec65d6c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ @ instruction: 0xf04f468c │ │ │ │ ldrmi r0, [r9], -r4, lsl #28 │ │ │ │ andls r9, r1, #36864 @ 0x9000 │ │ │ │ @@ -252946,16 +252946,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 17cc7ec │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ blls 20d80c >::_M_default_append(unsigned int)@@Base+0x5201c> │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addeq r4, r5, ip, asr #18 │ │ │ │ - addeq lr, r4, ip, asr r3 │ │ │ │ + addeq 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instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r6, r8, lsr #28 │ │ │ │ ldrmi r4, [pc], -r8, lsr #26 │ │ │ │ movwcs r4, #17534 @ 0x447e │ │ │ │ @@ -253129,16 +253129,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xf9acf710 │ │ │ │ strb r9, [r2, r3, lsl #22]! │ │ │ │ b 194caac │ │ │ │ addseq pc, r1, r8, asr r3 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0091f2f6 │ │ │ │ - addeq r4, r5, sl, ror r6 │ │ │ │ - addeq lr, r4, sl, lsl #1 │ │ │ │ + addeq r4, r5, lr, ror r6 │ │ │ │ + addeq lr, r4, lr, lsl #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r7, ip, lsr #24 │ │ │ │ @ instruction: 0x1e1f492c │ │ │ │ mrcls 4, 0, r4, cr5, cr12, {3} │ │ │ │ @@ -253183,16 +253183,16 @@ │ │ │ │ @ instruction: 0xf7104478 │ │ │ │ blls 20d464 >::_M_default_append(unsigned int)@@Base+0x51c74> │ │ │ │ @ instruction: 0xf707e7e2 │ │ │ │ svclt 0x0000e9f6 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0xe623fa57 │ │ │ │ bl 44d950 >::resize(unsigned int)@@Base+0x168d6c> │ │ │ │ addseq lr, r1, r0, ror r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00853bbc │ │ │ │ - addeq r3, r5, r8, lsl #23 │ │ │ │ - umulleq sp, r4, r6, r5 │ │ │ │ + addeq r3, r5, r0, asr #23 │ │ │ │ + addeq r3, r5, ip, lsl #23 │ │ │ │ + umulleq sp, r4, sl, r5 │ │ │ │ addseq lr, r1, r8, asr #15 │ │ │ │ - addeq r3, r5, r8, lsr #22 │ │ │ │ - strdeq r3, [r5], lr │ │ │ │ - strdeq r3, [r5], r2 │ │ │ │ - addeq r3, r5, r8, asr #21 │ │ │ │ - addeq r3, r5, sl, lsr #20 │ │ │ │ - addeq r3, r5, r8, lsl #20 │ │ │ │ - addeq sp, r4, r6, lsl r4 │ │ │ │ - addeq r3, r5, r6, ror #16 │ │ │ │ - addeq sp, r4, r6, ror r2 │ │ │ │ - addeq r3, r5, r6, lsl r8 │ │ │ │ - addeq sp, r4, r4, lsr #4 │ │ │ │ - ldrdeq r3, [r5], r2 │ │ │ │ - addeq sp, r4, r0, ror #3 │ │ │ │ + addeq r3, r5, ip, lsr #22 │ │ │ │ + addeq r3, r5, r2, lsl #22 │ │ │ │ + strdeq r3, [r5], r6 │ │ │ │ + addeq r3, r5, ip, asr #21 │ │ │ │ + addeq r3, r5, lr, lsr #20 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instruction: 0xffffe0e3 │ │ │ │ - addeq r3, r5, r4, lsl #8 │ │ │ │ - addeq ip, r4, r4, lsl lr │ │ │ │ - addeq r3, r5, sl, ror #7 │ │ │ │ - strdeq ip, [r4], sl │ │ │ │ + addeq r3, r5, r8, lsl #8 │ │ │ │ + addeq ip, r4, r8, lsl lr │ │ │ │ + addeq r3, r5, lr, ror #7 │ │ │ │ + strdeq ip, [r4], lr │ │ │ │ @ instruction: 0xffffd981 │ │ │ │ @ instruction: 0xffffda27 │ │ │ │ - addeq r3, r5, ip, lsr #7 │ │ │ │ - @ instruction: 0x0084cdbc │ │ │ │ - umulleq r3, r5, r2, r3 │ │ │ │ - addeq ip, r4, r2, lsr #27 │ │ │ │ + @ instruction: 0x008533b0 │ │ │ │ + addeq ip, r4, r0, asr #27 │ │ │ │ + umulleq r3, r5, r6, r3 │ │ │ │ + addeq ip, r4, r6, lsr #27 │ │ │ │ andeq r0, r0, r5, ror r4 │ │ │ │ - addeq r3, r5, r6, ror #6 │ │ │ │ - addeq ip, r4, r6, ror sp │ │ │ │ + addeq r3, r5, sl, ror #6 │ │ │ │ + addeq ip, r4, sl, ror sp │ │ │ │ @ instruction: 0xfffffcab │ │ │ │ - addeq r3, r5, r4, lsr r3 │ │ │ │ - addeq ip, r4, r4, asr #26 │ │ │ │ - addeq r3, r5, r6, lsl r3 │ │ │ │ - addeq ip, r4, r4, lsr #26 │ │ │ │ + addeq r3, r5, r8, lsr r3 │ │ │ │ + addeq ip, r4, r8, asr #26 │ │ │ │ + addeq r3, r5, sl, lsl r3 │ │ │ │ + addeq ip, r4, r8, lsr #26 │ │ │ │ @ instruction: 0xffffdec7 │ │ │ │ - addeq r3, r5, r8, ror #5 │ │ │ │ - strdeq ip, [r4], r8 │ │ │ │ + addeq r3, r5, ip, ror #5 │ │ │ │ + strdeq ip, [r4], ip @ │ │ │ │ @ instruction: 0xfffffb5d │ │ │ │ - @ instruction: 0x008532b4 │ │ │ │ - addeq ip, r4, r4, asr #25 │ │ │ │ + @ instruction: 0x008532b8 │ │ │ │ + addeq ip, r4, r8, asr #25 │ │ │ │ @ instruction: 0xffffefa7 │ │ │ │ - addeq r3, r5, r8, lsl #5 │ │ │ │ - umulleq ip, r4, r8, ip │ │ │ │ + addeq r3, r5, ip, lsl #5 │ │ │ │ + umulleq ip, r4, ip, ip │ │ │ │ @ instruction: 0xffffdc5b │ │ │ │ - addeq r3, r5, ip, asr r2 │ │ │ │ - addeq ip, r4, ip, ror #24 │ │ │ │ + addeq r3, r5, r0, ror #4 │ │ │ │ + addeq ip, r4, r0, ror ip │ │ │ │ @ instruction: 0xffffe903 │ │ │ │ @ instruction: 0xffffe6c1 │ │ │ │ - addeq r3, r5, sl, lsl r2 │ │ │ │ - addeq ip, r4, sl, lsr #24 │ │ │ │ + addeq r3, r5, lr, lsl r2 │ │ │ │ + addeq ip, r4, lr, lsr #24 │ │ │ │ @ instruction: 0xffffdadd │ │ │ │ - addeq r3, r5, lr, ror #3 │ │ │ │ - strdeq ip, [r4], lr │ │ │ │ + strdeq r3, [r5], r2 │ │ │ │ + addeq ip, r4, r2, lsl #24 │ │ │ │ @ instruction: 0xffffe845 │ │ │ │ - addeq r3, r5, r2, asr #3 │ │ │ │ - ldrdeq ip, [r4], r2 │ │ │ │ - addeq r3, r5, r6, lsr #4 │ │ │ │ - addeq r8, r4, r4, ror #11 │ │ │ │ - addeq r3, r5, r8, lsl #3 │ │ │ │ - umulleq ip, r4, r8, fp │ │ │ │ + addeq r3, r5, r6, asr #3 │ │ │ │ + ldrdeq ip, [r4], r6 │ │ │ │ + addeq r3, r5, sl, lsr #4 │ │ │ │ + addeq r8, r4, r8, ror #11 │ │ │ │ + addeq r3, r5, ip, lsl #3 │ │ │ │ + umulleq ip, r4, ip, fp │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6767c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r3, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -254545,16 +254545,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf70e300c │ │ │ │ stmdami r5, {r0, r1, r3, r4, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ cdp2 7, 9, cr15, cr6, cr14, {0} │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq r3, r5, lr, asr #32 │ │ │ │ - addeq ip, r4, lr, asr sl │ │ │ │ + addeq r3, r5, r2, asr r0 │ │ │ │ + addeq ip, r4, r2, ror #20 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi 1021f18 │ │ │ │ blmi 1021d4c │ │ │ │ @ instruction: 0x460f447a │ │ │ │ @@ -254614,22 +254614,22 @@ │ │ │ │ @ instruction: 0xf70e300c │ │ │ │ stmdami ip, {r0, r1, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf70e4478 │ │ │ │ strb pc, [r9, pc, lsl #28] @ │ │ │ │ cdp 7, 12, cr15, cr4, cr5, {0} │ │ │ │ addseq sp, r1, r0, ror ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r5, ip, ror r0 │ │ │ │ + addeq r3, r5, r0, lsl #1 │ │ │ │ @ instruction: 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ror fp │ │ │ │ - addeq ip, r4, r0, lsl #11 │ │ │ │ - addeq r2, r5, r2, asr fp │ │ │ │ - addeq ip, r4, r2, ror #10 │ │ │ │ - addeq r2, r5, r6, lsr fp │ │ │ │ - addeq r2, r5, r0, ror ip │ │ │ │ - addeq r2, r5, ip, lsl fp │ │ │ │ - addeq ip, r4, sl, lsr #10 │ │ │ │ - addeq r2, r5, r2, lsl #22 │ │ │ │ - addeq ip, r4, r0, lsl r5 │ │ │ │ - addeq r2, r5, r8, ror #21 │ │ │ │ - strdeq ip, [r4], r6 │ │ │ │ + addeq r2, r5, sl, asr #25 │ │ │ │ + ldrdeq ip, [r4], r8 │ │ │ │ + addeq r2, r5, sl, ror ip │ │ │ │ + addeq r2, r5, r6, lsl #25 │ │ │ │ + umulleq ip, r4, r4, r6 │ │ │ │ + addeq r2, r5, sl, ror #24 │ │ │ │ + addeq ip, r4, sl, ror r6 │ │ │ │ + addeq r2, r5, r0, asr ip │ │ │ │ + addeq ip, r4, r0, ror #12 │ │ │ │ + addeq r2, r5, r6, lsl ip │ │ │ │ + addeq r2, r5, r8, lsr sp │ │ │ │ + ldrdeq r2, [r5], ip │ │ │ │ + @ instruction: 0x00852bb2 │ │ │ │ + addeq r2, r5, r4, ror fp │ │ │ │ + addeq ip, r4, r4, lsl #11 │ │ │ │ + addeq r2, r5, r6, asr fp │ │ │ │ + addeq ip, r4, r6, ror #10 │ │ │ │ + addeq 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0xf705e7d7 │ │ │ │ svclt 0x0000ea6e │ │ │ │ addseq sp, r1, r8, asr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r2, [r5], r4 │ │ │ │ + ldrdeq r2, [r5], r8 │ │ │ │ addseq sp, r1, sl, asr r3 │ │ │ │ - addeq r2, r5, r0, ror #13 │ │ │ │ - strdeq ip, [r4], r0 │ │ │ │ - addeq r2, r5, r8, asr #13 │ │ │ │ - ldrdeq ip, [r4], r8 │ │ │ │ - addeq r2, r5, lr, lsr #13 │ │ │ │ - strheq ip, [r4], lr │ │ │ │ - umulleq r2, r5, r0, r6 │ │ │ │ - addeq r2, r5, r6, asr r7 │ │ │ │ + addeq r2, r5, r4, ror #13 │ │ │ │ + strdeq ip, [r4], r4 │ │ │ │ + addeq r2, r5, ip, asr #13 │ │ │ │ + ldrdeq ip, [r4], ip @ │ │ │ │ + @ instruction: 0x008526b2 │ │ │ │ + addeq ip, r4, r2, asr #1 │ │ │ │ + umulleq r2, r5, r4, r6 │ │ │ │ + addeq r2, r5, sl, asr r7 │ │ │ │ andeq r0, r0, r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ pkhbtmi r4, r1, r0, lsl #13 │ │ │ │ strmi r9, [ip], -r9, lsl #20 │ │ │ │ ldrmi r9, [sl], sl, lsl #16 │ │ │ │ strmi r6, [r0, #2075]! @ 0x81b │ │ │ │ @ instruction: 0x46456811 │ │ │ │ @@ -255582,44 +255582,44 @@ │ │ │ │ ldrtmi r4, [r9], -r2, lsr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 7, cr15, [r0, #52] @ 0x34 │ │ │ │ @ instruction: 0xf04f4820 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ cdp2 7, 7, cr15, cr10, cr13, {0} │ │ │ │ svclt 0x0000e6bd │ │ │ │ - addeq r2, r5, r6, ror r5 │ │ │ │ - addeq r2, r5, r2, lsr #8 │ │ │ │ - addeq fp, r4, r8, lsr #25 │ │ │ │ - umulleq r2, r5, ip, r3 │ │ │ │ - addeq fp, r4, r4, lsr #24 │ │ │ │ - addeq r2, r5, r4, asr #6 │ │ │ │ + addeq r2, r5, sl, ror r5 │ │ │ │ + addeq r2, r5, r6, lsr #8 │ │ │ │ + addeq fp, r4, ip, lsr #25 │ │ │ │ + addeq r2, r5, r0, lsr #7 │ │ │ │ + addeq fp, r4, r8, lsr #24 │ │ │ │ + addeq r2, r5, r8, asr #6 │ │ │ │ + ldrdeq r2, [r5], ip │ │ │ │ + addeq fp, r4, r4, ror #22 │ │ │ │ + addeq r2, r5, r4, asr #5 │ │ │ │ + addeq fp, r4, sl, asr #22 │ │ │ │ + addeq r2, r5, sl, lsr #5 │ │ │ │ + addeq fp, r4, r0, lsr fp │ │ │ │ + umulleq r2, r5, r0, r2 │ │ │ │ + addeq fp, r4, r6, lsl fp │ │ │ │ + addeq r2, r5, r6, ror #4 │ │ │ │ + addeq fp, r4, lr, ror #21 │ │ │ │ + addeq r2, r5, r0, asr #4 │ │ │ │ + addeq fp, r4, r6, asr #21 │ │ │ │ + addeq r2, r5, r6, lsr #4 │ │ │ │ + addeq fp, r4, ip, lsr #21 │ │ │ │ + addeq r2, r5, ip, lsl #4 │ │ │ │ + umulleq fp, r4, r2, sl │ │ │ │ + strdeq r2, [r5], r2 @ │ │ │ │ + addeq fp, r4, r8, ror sl │ │ │ │ ldrdeq r2, [r5], r8 │ │ │ │ - addeq fp, r4, r0, ror #22 │ │ │ │ - addeq r2, r5, r0, asr #5 │ │ │ │ - addeq fp, r4, r6, asr #22 │ │ │ │ - addeq r2, r5, r6, lsr #5 │ │ │ │ - addeq fp, r4, ip, lsr #22 │ │ │ │ - addeq r2, r5, ip, lsl #5 │ │ │ │ - addeq fp, r4, r2, lsl fp │ │ │ │ - addeq r2, r5, r2, ror #4 │ │ │ │ - addeq fp, r4, sl, ror #21 │ │ │ │ - addeq r2, r5, ip, lsr r2 │ │ │ │ - addeq fp, r4, r2, asr #21 │ │ │ │ - addeq r2, r5, r2, lsr #4 │ │ │ │ - addeq fp, r4, r8, lsr #21 │ │ │ │ - addeq r2, r5, r8, lsl #4 │ │ │ │ - addeq fp, r4, lr, lsl #21 │ │ │ │ - addeq r2, r5, lr, ror #3 │ │ │ │ - addeq fp, r4, r4, ror sl │ │ │ │ - ldrdeq r2, [r5], r4 │ │ │ │ - addeq fp, r4, sl, asr sl │ │ │ │ - @ instruction: 0x008521ba │ │ │ │ - addeq fp, r4, r0, asr #20 │ │ │ │ - addeq r2, r5, r0, lsr #3 │ │ │ │ - addeq fp, r4, r6, lsr #20 │ │ │ │ + addeq fp, r4, lr, asr sl │ │ │ │ + @ instruction: 0x008521be │ │ │ │ + addeq fp, r4, r4, asr #20 │ │ │ │ + addeq r2, r5, r4, lsr #3 │ │ │ │ + addeq fp, r4, sl, lsr #20 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi f62dd0 │ │ │ │ blmi f62fe4 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -255676,19 +255676,19 @@ │ │ │ │ stmdami sl, {r0, r3, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2l 7, cr15, [r4, #52] @ 0x34 │ │ │ │ @ instruction: 0xf704e7b8 │ │ │ │ svclt 0x0000ee7a │ │ │ │ addseq ip, r1, ip, asr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strheq r2, [r5], lr │ │ │ │ - addeq fp, r4, r6, asr #18 │ │ │ │ + addeq r2, r5, r2, asr #1 │ │ │ │ + addeq fp, r4, sl, asr #18 │ │ │ │ addseq ip, r1, ip, ror fp │ │ │ │ - addeq r2, r5, r2, lsr r0 │ │ │ │ - @ instruction: 0x0084b8ba │ │ │ │ + addeq r2, r5, r6, lsr r0 │ │ │ │ + @ instruction: 0x0084b8be │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbvs r3, {r0, r2, r3, r4, r9, sl, lr} │ │ │ │ strmi fp, [r6], -r3, lsl #1 │ │ │ │ andhi lr, r7, #3457024 @ 0x34c000 │ │ │ │ @@ -255744,21 +255744,21 @@ │ │ │ │ strtmi r4, [r9], -ip, lsl #20 │ │ │ │ @ instruction: 0xf102447a │ │ │ │ @ instruction: 0xe79ef399 │ │ │ │ stclle 5, cr4, [r5], #332 @ 0x14c │ │ │ │ beq 18db98 │ │ │ │ ldrbmi r3, [r3, #1796] @ 0x704 │ │ │ │ @ instruction: 0xe7d4d1f8 │ │ │ │ - addeq r4, r6, ip, asr ip │ │ │ │ - addeq r1, r5, r4, lsl #31 │ │ │ │ - addeq fp, r4, ip, lsl #16 │ │ │ │ - addeq r2, r4, r8, lsl r8 │ │ │ │ - addeq sp, r7, lr, lsl #16 │ │ │ │ - addeq r1, r5, r4, asr pc │ │ │ │ - addeq r1, r5, r8, lsr pc │ │ │ │ + addeq r4, r6, r0, ror #24 │ │ │ │ + addeq r1, r5, r8, lsl #31 │ │ │ │ + addeq fp, r4, r0, lsl r8 │ │ │ │ + addeq r2, r4, ip, lsl r8 │ │ │ │ + addeq sp, r7, r2, lsl r8 │ │ │ │ + addeq r1, r5, r8, asr pc │ │ │ │ + addeq r1, r5, ip, lsr pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ cdpne 12, 1, cr4, cr13, cr4, {3} │ │ │ │ addlt r4, fp, r4, ror #18 │ │ │ │ svclt 0x00c2447c │ │ │ │ @@ -255858,27 +255858,27 @@ │ │ │ │ ldmdami r2, {r0, r2, r3, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ mrrc2 7, 0, pc, r8, cr13 @ │ │ │ │ @ instruction: 0xf704e7a0 │ │ │ │ svclt 0x0000ed0e │ │ │ │ addseq ip, r1, r0, lsr #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r5, r6, lsl lr │ │ │ │ - umulleq fp, r4, lr, r6 │ │ │ │ - strdeq r1, [r5], lr │ │ │ │ - addeq fp, r4, r6, lsl #13 │ │ │ │ + addeq r1, r5, sl, lsl lr │ │ │ │ + addeq fp, r4, r2, lsr #13 │ │ │ │ + addeq r1, r5, r2, lsl #28 │ │ │ │ + addeq fp, r4, sl, lsl #13 │ │ │ │ @ instruction: 0x0091c8bc │ │ │ │ - addeq r1, r5, lr, lsr #27 │ │ │ │ - addeq fp, r4, r6, lsr r6 │ │ │ │ - umulleq r1, r5, r2, sp │ │ │ │ - addeq fp, r4, sl, lsl r6 │ │ │ │ - addeq r1, r5, r6, ror sp │ │ │ │ - strdeq fp, [r4], lr │ │ │ │ - addeq r1, r5, sl, asr sp │ │ │ │ - addeq fp, r4, r2, ror #11 │ │ │ │ + @ instruction: 0x00851db2 │ │ │ │ + addeq fp, r4, sl, lsr r6 │ │ │ │ + umulleq r1, r5, r6, sp │ │ │ │ + addeq fp, r4, lr, lsl r6 │ │ │ │ + addeq r1, r5, sl, ror sp │ │ │ │ + addeq fp, r4, r2, lsl #12 │ │ │ │ + addeq r1, r5, lr, asr sp │ │ │ │ + addeq fp, r4, r6, ror #11 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldmdavs fp, {r2, r3, r4, r9, sl, lr} │ │ │ │ strmi fp, [r6], -r5, lsl #1 │ │ │ │ ldmibvs pc, {r1, r3, r4, r7, r8, fp, sp, lr}^ @ │ │ │ │ @@ -255981,18 +255981,18 @@ │ │ │ │ @ instruction: 0xf1014630 │ │ │ │ strbcs pc, [r2], pc, ror #15 @ │ │ │ │ eorscs r4, r0, #45088768 @ 0x2b00000 │ │ │ │ strls r4, [r0], -r1, lsr #12 │ │ │ │ ldc2 7, cr15, [ip], #-40 @ 0xffffffd8 │ │ │ │ andlt r4, r5, r8, asr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - @ instruction: 0x00851cb6 │ │ │ │ - addeq r1, r5, r0, lsr #25 │ │ │ │ - addeq fp, r4, lr, lsr #10 │ │ │ │ - ldrdeq r1, [r5], r6 │ │ │ │ + @ instruction: 0x00851cba │ │ │ │ + addeq r1, r5, r4, lsr #25 │ │ │ │ + addeq fp, r4, r2, lsr r5 │ │ │ │ + ldrdeq r1, [r5], sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec68d44 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 655aec │ │ │ │ blmi 67dd60 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ ldmpl r3, {r3, r9, sl, lr}^ │ │ │ │ @@ -256012,15 +256012,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf704bd10 │ │ │ │ svclt 0x0000ebda │ │ │ │ @ instruction: 0x0091c5fa │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r5, r4, ror #21 │ │ │ │ + addeq r1, r5, r8, ror #21 │ │ │ │ addseq ip, r1, r8, asr #11 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r5, r2, lsl r9 │ │ │ │ @ instruction: 0x91036991 │ │ │ │ @@ -256050,16 +256050,16 @@ │ │ │ │ andlt r4, r5, r0, asr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ @ instruction: 0xf1099b03 │ │ │ │ strcc r0, [r4, -r1, lsl #18] │ │ │ │ bicsle r4, r7, fp, asr #10 │ │ │ │ @ instruction: 0xf04fe7f4 │ │ │ │ ldrb r0, [r1, r1, lsl #20]! │ │ │ │ - addeq r1, r5, r6, ror #20 │ │ │ │ - addeq fp, r4, lr, ror #5 │ │ │ │ + addeq r1, r5, sl, ror #20 │ │ │ │ + strdeq fp, [r4], r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 24d108 >::_M_default_append(unsigned int)@@Base+0x91918> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldmdbvs r3, {r0, r1, r3, r7, ip, sp, pc} │ │ │ │ bls 7da070 │ │ │ │ @@ -256266,32 +256266,32 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf86af70d │ │ │ │ stmdbls r2, {r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf70d4478 │ │ │ │ blls 1d042c >::_M_default_append(unsigned int)@@Base+0x14c3c> │ │ │ │ svclt 0x0000e77b │ │ │ │ ... │ │ │ │ - strdeq r1, [r5], sl │ │ │ │ - addeq fp, r4, r2, lsl #1 │ │ │ │ - ldrdeq r1, [r5], lr │ │ │ │ - addeq fp, r4, r6, rrx │ │ │ │ - addeq r1, r5, r2, lsl r7 │ │ │ │ - umulleq sl, r4, sl, pc @ │ │ │ │ - strdeq r1, [r5], r4 │ │ │ │ - addeq sl, r4, ip, ror pc │ │ │ │ + strdeq r1, [r5], lr │ │ │ │ + addeq fp, r4, r6, lsl #1 │ │ │ │ + addeq r1, r5, r2, ror #15 │ │ │ │ + addeq fp, r4, sl, rrx │ │ │ │ + addeq r1, r5, r6, lsl r7 │ │ │ │ + umulleq sl, r4, lr, pc @ │ │ │ │ + strdeq r1, [r5], r8 │ │ │ │ + addeq sl, r4, r0, lsl #31 │ │ │ │ vst4.8 {d25-d28}, [pc], r2 │ │ │ │ stmdami r6, {r0, r1, r4, r5, r7, r8, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf846f70d │ │ │ │ stmdbls r2, {r2, fp, lr} │ │ │ │ @ instruction: 0xf70d4478 │ │ │ │ blls 1d03e4 >::_M_default_append(unsigned int)@@Base+0x14bf4> │ │ │ │ svclt 0x0000e757 │ │ │ │ - addeq r1, r5, ip, lsr #13 │ │ │ │ - addeq sl, r4, r4, lsr pc │ │ │ │ + @ instruction: 0x008516b0 │ │ │ │ + addeq sl, r4, r8, lsr pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 24d4ac >::_M_default_append(unsigned int)@@Base+0x91cbc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ stmdbmi r8, {r0, r3, r7, r9, sl, lr}^ │ │ │ │ bmi 132385c │ │ │ │ @@ -256316,15 +256316,15 @@ │ │ │ │ strmi r9, [r2, #1025]! @ 0x401 │ │ │ │ ldmdavs fp!, {r0, r1, r4, r5, r8, sl, fp, ip, lr, pc} │ │ │ │ @ instruction: 0xf8dbe017 │ │ │ │ movwcc r3, #4096 @ 0x1000 │ │ │ │ andcc pc, r0, fp, asr #17 │ │ │ │ @ instruction: 0xf853683b │ │ │ │ strcc r2, [r1], #-36 @ 0xffffffdc │ │ │ │ - blvc 9cd6b8 │ │ │ │ + blvc 9cd6b8 │ │ │ │ blvc ff38db44 │ │ │ │ blx 54dc3c │ │ │ │ andcs fp, r1, #204, 30 @ 0x330 │ │ │ │ @ instruction: 0xf0822200 │ │ │ │ strmi r0, [r2, #513]! @ 0x201 │ │ │ │ streq lr, [r2], -r6, lsl #20 │ │ │ │ @ instruction: 0xf853d019 │ │ │ │ @@ -256335,15 +256335,15 @@ │ │ │ │ @ instruction: 0xf7c0f13c │ │ │ │ @ instruction: 0xd1282801 │ │ │ │ blcs 12c154 │ │ │ │ blls 24657c >::_M_default_append(unsigned int)@@Base+0x8ad8c> │ │ │ │ bicsle r2, r4, r0, lsl #22 │ │ │ │ strcc r6, [r1], #-2107 @ 0xfffff7c5 │ │ │ │ andcs pc, r9, r3, asr r8 @ │ │ │ │ - blvc 9cd704 │ │ │ │ + blvc 9cd704 │ │ │ │ ldmib sp, {r3, r4, r6, r7, r8, r9, sl, sp, lr, pc}^ │ │ │ │ strcc r2, [r4, -r1, lsl #6] │ │ │ │ @ instruction: 0xd1c14293 │ │ │ │ ldrdls pc, [ip], -sp │ │ │ │ movwcs fp, #4374 @ 0x1116 │ │ │ │ eorcc pc, r8, r9, asr #17 │ │ │ │ ldmdbmi r5, {r0, r8, r9, sp} │ │ │ │ @@ -256364,16 +256364,16 @@ │ │ │ │ strb r9, [r0, r1, lsl #22]! │ │ │ │ ldrb r4, [lr, r3, lsl #12] │ │ │ │ ldmdb sl, {r2, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ addseq ip, r1, r4, asr #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, r1, r2, ror r0 │ │ │ │ - addeq r1, r5, sl, ror r5 │ │ │ │ - addeq sl, r4, r2, lsl #28 │ │ │ │ + addeq r1, r5, lr, ror r5 │ │ │ │ + addeq sl, r4, r6, lsl #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2cd5f8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @ instruction: 0xb0934db3 │ │ │ │ @ instruction: 0x46834cb3 │ │ │ │ @@ -256552,26 +256552,26 @@ │ │ │ │ ldrbtmi r4, [r8], #-1553 @ 0xfffff9ef │ │ │ │ cdp2 7, 14, cr15, cr10, cr12, {0} │ │ │ │ str r9, [sp, -r4, lsl #20]! │ │ │ │ svc 0x009ef703 │ │ │ │ ... │ │ │ │ @ instruction: 0x0091bff8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r7, r0, lsr r9 │ │ │ │ + addeq r1, r7, r4, lsr r9 │ │ │ │ @ instruction: 0x0091bedc │ │ │ │ - strdeq r1, [r5], lr │ │ │ │ - addeq sl, r4, r6, lsl #23 │ │ │ │ - addeq r1, r5, r0, ror #5 │ │ │ │ - addeq sl, r4, r6, ror #22 │ │ │ │ - addeq r1, r5, r0, asr #5 │ │ │ │ - addeq sl, r4, r6, asr #22 │ │ │ │ - addeq r1, r5, r0, lsr #5 │ │ │ │ - addeq sl, r4, r6, lsr #22 │ │ │ │ - addeq r1, r5, r0, lsl #5 │ │ │ │ - addeq sl, r4, r6, lsl #22 │ │ │ │ + addeq r1, r5, r2, lsl #6 │ │ │ │ + addeq sl, r4, sl, lsl #23 │ │ │ │ + addeq r1, r5, r4, ror #5 │ │ │ │ + addeq sl, r4, sl, ror #22 │ │ │ │ + addeq r1, r5, r4, asr #5 │ │ │ │ + addeq sl, r4, sl, asr #22 │ │ │ │ + addeq r1, r5, r4, lsr #5 │ │ │ │ + addeq sl, r4, sl, lsr #22 │ │ │ │ + addeq r1, r5, r4, lsl #5 │ │ │ │ + addeq sl, r4, sl, lsl #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1cd914 >::_M_default_append(unsigned int)@@Base+0x12124> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0x460cb095 │ │ │ │ @ instruction: 0xf8df469a │ │ │ │ @@ -257062,51 +257062,51 @@ │ │ │ │ strtmi r4, [r1], -sl, lsr #16 │ │ │ │ @ instruction: 0xf70c4478 │ │ │ │ strtmi pc, [r2], -fp, ror #21 │ │ │ │ @ instruction: 0xf703e615 │ │ │ │ svclt 0x0000eba0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0091bcd0 │ │ │ │ - umulleq r1, r5, sl, r1 │ │ │ │ - addeq r0, r5, r0, asr lr │ │ │ │ + umulleq r1, r5, lr, r1 │ │ │ │ + addeq r0, r5, r4, asr lr │ │ │ │ addseq fp, r1, lr, lsl #18 │ │ │ │ - addeq r0, r5, r4, lsl lr │ │ │ │ - umulleq sl, r4, ip, r6 │ │ │ │ - addeq r0, r5, r6, ror #27 │ │ │ │ - addeq sl, r4, lr, ror #12 │ │ │ │ - addeq r0, r5, r8, asr #27 │ │ │ │ - addeq sl, r4, r0, asr r6 │ │ │ │ - addeq r0, r5, r2, asr #26 │ │ │ │ - addeq sl, r4, sl, asr #11 │ │ │ │ - addeq r0, r5, r4, lsl #26 │ │ │ │ - addeq sl, r4, ip, lsl #11 │ │ │ │ - ldrdeq r0, [r5], r6 │ │ │ │ - addeq sl, r4, lr, asr r5 │ │ │ │ - addeq r0, r5, r4, lsl ip │ │ │ │ - umulleq sl, r4, ip, r4 │ │ │ │ - strdeq r0, [r5], r0 @ │ │ │ │ - addeq sl, r4, r8, ror r4 │ │ │ │ - addeq r0, r5, r0, asr #23 │ │ │ │ - addeq sl, r4, r8, asr #8 │ │ │ │ - addeq r0, r5, r6, lsr #23 │ │ │ │ - addeq sl, r4, ip, lsr #8 │ │ │ │ - addeq r0, r5, r8, asr #22 │ │ │ │ - addeq sl, r4, lr, asr #7 │ │ │ │ - addeq r0, r5, sl, lsr #22 │ │ │ │ - @ instruction: 0x0084a3b2 │ │ │ │ - addeq r0, r5, ip, lsl #22 │ │ │ │ - umulleq sl, r4, r4, r3 │ │ │ │ - strdeq r0, [r5], r0 @ │ │ │ │ - addeq sl, r4, r8, ror r3 │ │ │ │ - ldrdeq r0, [r5], r6 │ │ │ │ - addeq sl, r4, ip, asr r3 │ │ │ │ - umulleq r0, r5, lr, sl │ │ │ │ - addeq sl, r4, r6, lsr #6 │ │ │ │ - addeq r0, r5, r0, lsl #21 │ │ │ │ - addeq sl, r4, r8, lsl #6 │ │ │ │ + addeq r0, r5, r8, lsl lr │ │ │ │ + addeq sl, r4, r0, lsr #13 │ │ │ │ + addeq r0, r5, sl, ror #27 │ │ │ │ + addeq sl, r4, r2, ror r6 │ │ │ │ + addeq r0, r5, ip, asr #27 │ │ │ │ + addeq sl, r4, r4, asr r6 │ │ │ │ + addeq r0, r5, r6, asr #26 │ │ │ │ + addeq sl, r4, lr, asr #11 │ │ │ │ + addeq r0, r5, r8, lsl #26 │ │ │ │ + umulleq sl, r4, r0, r5 │ │ │ │ + ldrdeq r0, [r5], sl │ │ │ │ + addeq sl, r4, r2, ror #10 │ │ │ │ + addeq r0, r5, r8, lsl ip │ │ │ │ + addeq sl, r4, r0, lsr #9 │ │ │ │ + strdeq r0, [r5], r4 │ │ │ │ + addeq sl, r4, ip, ror r4 │ │ │ │ + addeq r0, r5, r4, asr #23 │ │ │ │ + addeq sl, r4, ip, asr #8 │ │ │ │ + addeq r0, r5, sl, lsr #23 │ │ │ │ + addeq sl, r4, r0, lsr r4 │ │ │ │ + addeq r0, r5, ip, asr #22 │ │ │ │ + ldrdeq sl, [r4], r2 │ │ │ │ + addeq r0, r5, lr, lsr #22 │ │ │ │ + @ instruction: 0x0084a3b6 │ │ │ │ + addeq r0, r5, r0, lsl fp │ │ │ │ + umulleq sl, r4, r8, r3 │ │ │ │ + strdeq r0, [r5], r4 │ │ │ │ + addeq sl, r4, ip, ror r3 │ │ │ │ + ldrdeq r0, [r5], sl │ │ │ │ + addeq sl, r4, r0, ror #6 │ │ │ │ + addeq r0, r5, r2, lsr #21 │ │ │ │ + addeq sl, r4, sl, lsr #6 │ │ │ │ + addeq r0, r5, r4, lsl #21 │ │ │ │ + addeq sl, r4, ip, lsl #6 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r4, sl, lsr #18 │ │ │ │ strcs r4, [r0, #-2858] @ 0xfffff4d6 │ │ │ │ strcs r4, [r1], #-1145 @ 0xfffffb87 │ │ │ │ @@ -257148,16 +257148,16 @@ │ │ │ │ @ instruction: 0xf8ca2303 │ │ │ │ strb r3, [r9, r0]! │ │ │ │ @ instruction: 0xf8ca2307 │ │ │ │ strb r3, [r5, r0]! │ │ │ │ b ffdd0978 │ │ │ │ addseq fp, r1, r4, lsl #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r5, r6, asr r9 │ │ │ │ - ldrdeq sl, [r4], lr │ │ │ │ + addeq r0, r5, sl, asr r9 │ │ │ │ + addeq sl, r4, r2, ror #3 │ │ │ │ addseq fp, r1, r4, lsl r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, r6, asr ip │ │ │ │ @ instruction: 0x46074956 │ │ │ │ @@ -257244,19 +257244,19 @@ │ │ │ │ @ instruction: 0xf70c4478 │ │ │ │ blls 1514e4 │ │ │ │ @ instruction: 0x4603e7dc │ │ │ │ @ instruction: 0xf703e7da │ │ │ │ svclt 0x0000ea34 │ │ │ │ @ instruction: 0x0091b3b4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r0, [r5], r0 @ │ │ │ │ - addeq sl, r4, r8, ror r0 │ │ │ │ + strdeq r0, [r5], r4 │ │ │ │ + addeq sl, r4, ip, ror r0 │ │ │ │ addseq fp, r1, ip, lsr #5 │ │ │ │ - addeq r0, r5, ip, lsr #15 │ │ │ │ - addeq sl, r4, r4, lsr r0 │ │ │ │ + @ instruction: 0x008507b0 │ │ │ │ + addeq sl, r4, r8, lsr r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, pc, r2, lsl #29 │ │ │ │ ldrbtmi r4, [lr], #-3458 @ 0xfffff27e │ │ │ │ @ instruction: 0x4119e9dd │ │ │ │ @@ -257386,16 +257386,16 @@ │ │ │ │ @ instruction: 0xf47f6013 │ │ │ │ @ instruction: 0xe7adaf1f │ │ │ │ ldmdb sl, {r0, r1, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ addseq fp, r1, lr, lsr #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ ldrsbeq fp, [r1], r0 │ │ │ │ - addeq r0, r5, sl, lsr #11 │ │ │ │ - addeq r9, r4, r8, lsr lr │ │ │ │ + addeq r0, r5, lr, lsr #11 │ │ │ │ + addeq r9, r4, ip, lsr lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, pc, r5, asr sp @ │ │ │ │ blcs 1262a4 │ │ │ │ ldmib sp, {r0, r2, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -257481,16 +257481,16 @@ │ │ │ │ @ instruction: 0x460d4613 │ │ │ │ andvs lr, r9, #3620864 @ 0x374000 │ │ │ │ @ instruction: 0xf703e7ca │ │ │ │ svclt 0x0000e85a │ │ │ │ @ instruction: 0x0091affc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, r1, r0, lsl pc │ │ │ │ - addeq r0, r5, r0, lsl r4 │ │ │ │ - umulleq r9, r4, r8, ip │ │ │ │ + addeq r0, r5, r4, lsl r4 │ │ │ │ + umulleq r9, r4, ip, ip │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrmi fp, [sp], -r4, lsl #1 │ │ │ │ strmi r2, [r0], r1, lsl #8 │ │ │ │ ldrmi r4, [r6], -pc, lsl #12 │ │ │ │ @@ -257512,16 +257512,16 @@ │ │ │ │ ldrbtmi r7, [r8], #-442 @ 0xfffffe46 │ │ │ │ @ instruction: 0xf70b300c │ │ │ │ stmdami r5, {r0, r2, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff60f70b │ │ │ │ andlt r4, r4, r0, lsr #12 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - addeq r0, r5, sl, ror #6 │ │ │ │ - strdeq r9, [r4], r2 │ │ │ │ + addeq r0, r5, lr, ror #6 │ │ │ │ + strdeq r9, [r4], r6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6a538 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ cdpeq 0, 0, cr15, cr3, cr15, {2} │ │ │ │ ldrdgt pc, [r8], -sp @ │ │ │ │ strls r9, [r0], #-3080 @ 0xfffff3f8 │ │ │ │ @@ -257537,16 +257537,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 7, cr15, cr4, cr11, {0} │ │ │ │ stmdbls r5, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf70b4478 │ │ │ │ blls 293040 >::_M_default_append(unsigned int)@@Base+0xd7850> │ │ │ │ andlt r4, r6, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r0, r5, r8, lsl #6 │ │ │ │ - umulleq r9, r4, r0, fp │ │ │ │ + addeq r0, r5, ip, lsl #6 │ │ │ │ + umulleq r9, r4, r4, fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ addlt r4, pc, r9, asr sp @ │ │ │ │ blcs 126510 │ │ │ │ ldmib sp, {r0, r2, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -257636,16 +257636,16 @@ │ │ │ │ movwvs lr, #39389 @ 0x99dd │ │ │ │ blcs 124d38 │ │ │ │ strb sp, [r7, r2, ror #1] │ │ │ │ svc 0x0022f702 │ │ │ │ addseq sl, r1, r0, lsr #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq sl, r1, sl, lsr #25 │ │ │ │ - umulleq r0, r5, r0, r1 │ │ │ │ - addeq r9, r4, r8, lsl sl │ │ │ │ + umulleq r0, r5, r4, r1 │ │ │ │ + addeq r9, r4, ip, lsl sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6a728 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ cdpeq 0, 0, cr15, cr4, cr15, {2} │ │ │ │ ldrdgt pc, [r8], -sp @ │ │ │ │ @ instruction: 0xf8cd9c08 │ │ │ │ @@ -257662,16 +257662,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 7, cr15, [sl, #-44]! @ 0xffffffd4 │ │ │ │ stmdbls r5, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf70b4478 │ │ │ │ blls 292e4c >::_M_default_append(unsigned int)@@Base+0xd765c> │ │ │ │ andlt r4, r6, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r0, r5, r4, lsl r1 │ │ │ │ - umulleq r9, r4, ip, r9 │ │ │ │ + addeq r0, r5, r8, lsl r1 │ │ │ │ + addeq r9, r4, r0, lsr #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec6a790 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r7, r0, ror #31 │ │ │ │ @ instruction: 0x461a4694 │ │ │ │ cdpeq 0, 0, cr15, cr4, cr15, {2} │ │ │ │ stmib sp, {r0, r3, r8, r9, fp, ip, pc}^ │ │ │ │ @@ -257688,16 +257688,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf70b300c │ │ │ │ stmdami r5, {r0, r2, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ cdp2 7, 0, cr15, cr0, cr11, {0} │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-28] @ 0xffffffe4 │ │ │ │ - addeq r0, r5, sl, lsr #1 │ │ │ │ - addeq r9, r4, r2, lsr r9 │ │ │ │ + addeq r0, r5, lr, lsr #1 │ │ │ │ + addeq r9, r4, r6, lsr r9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ smlabbcs r4, pc, r0, fp @ │ │ │ │ @ instruction: 0x9c1d2b00 │ │ │ │ ldrdlt pc, [r0], #-141 @ 0xffffff73 @ │ │ │ │ @@ -257876,20 +257876,20 @@ │ │ │ │ strbmi r9, [r1], -r1, lsl #6 │ │ │ │ ldrbmi r9, [r0], -sl, lsl #22 │ │ │ │ blls 3f84c8 >::resize(unsigned int)@@Base+0x1138e4> │ │ │ │ blx ffd518c0 │ │ │ │ svclt 0x0000e720 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r0, r5, sl, lsl #1 │ │ │ │ - addeq pc, r4, r6, lsr pc @ │ │ │ │ - addeq pc, r4, r0, lsr pc @ │ │ │ │ - strdeq pc, [r4], r8 │ │ │ │ - ldrdeq pc, [r4], r8 │ │ │ │ - @ instruction: 0x008406b6 │ │ │ │ + addeq r0, r5, lr, lsl #1 │ │ │ │ + addeq pc, r4, sl, lsr pc @ │ │ │ │ + addeq pc, r4, r4, lsr pc @ │ │ │ │ + strdeq pc, [r4], ip │ │ │ │ + ldrdeq pc, [r4], ip │ │ │ │ + @ instruction: 0x008406ba │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec6aafc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi ffa177e4 │ │ │ │ blmi ffa3fb3c │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -258116,74 +258116,74 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9ecf70b │ │ │ │ @ instruction: 0x4621483f │ │ │ │ @ instruction: 0xf70b4478 │ │ │ │ str pc, [r7], r7, lsr #21 │ │ │ │ addseq sl, r1, r2, asr #16 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, r4, r6, lsr sp @ │ │ │ │ + addeq pc, r4, sl, lsr sp @ │ │ │ │ @ instruction: 0xfffffcb5 │ │ │ │ @ instruction: 0xfffff5c7 │ │ │ │ @ instruction: 0xfffffbdb │ │ │ │ @ instruction: 0xffffe255 │ │ │ │ - @ instruction: 0x0084fdba │ │ │ │ - addeq pc, r4, r4, lsl #28 │ │ │ │ + @ instruction: 0x0084fdbe │ │ │ │ + addeq pc, r4, r8, lsl #28 │ │ │ │ andeq r0, r0, r3, ror sl │ │ │ │ andeq r0, r0, r9, lsl #8 │ │ │ │ - addeq pc, r4, r6, ror #25 │ │ │ │ - addeq r9, r4, lr, ror #10 │ │ │ │ + addeq pc, r4, sl, ror #25 │ │ │ │ + addeq r9, r4, r2, ror r5 │ │ │ │ addseq sl, r1, r4, lsr #15 │ │ │ │ - @ instruction: 0x0084fcb2 │ │ │ │ - addeq r9, r4, sl, lsr r5 │ │ │ │ + @ instruction: 0x0084fcb6 │ │ │ │ + addeq r9, r4, lr, lsr r5 │ │ │ │ @ instruction: 0xffffe159 │ │ │ │ @ instruction: 0xffffdf7f │ │ │ │ - addeq pc, r4, r4, ror ip @ │ │ │ │ - strdeq r9, [r4], ip │ │ │ │ - addeq pc, r4, sl, asr ip @ │ │ │ │ - addeq r9, r4, r2, ror #9 │ │ │ │ + addeq pc, r4, r8, ror ip @ │ │ │ │ + addeq r9, r4, r0, lsl #10 │ │ │ │ + addeq pc, r4, lr, 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pc, r4, ip, asr fp @ │ │ │ │ + addeq r9, r4, r4, ror #7 │ │ │ │ @ instruction: 0xffffdb3f │ │ │ │ - addeq pc, r4, ip, lsr #22 │ │ │ │ - @ instruction: 0x008493b4 │ │ │ │ + addeq pc, r4, r0, lsr fp @ │ │ │ │ + @ instruction: 0x008493b8 │ │ │ │ @ instruction: 0xfffff145 │ │ │ │ - strdeq pc, [r4], r8 │ │ │ │ - addeq r9, r4, r0, lsl #7 │ │ │ │ + strdeq pc, [r4], ip │ │ │ │ + addeq r9, r4, r4, lsl #7 │ │ │ │ @ instruction: 0xffffe0ab │ │ │ │ - addeq pc, r4, ip, asr #21 │ │ │ │ - addeq r9, r4, r4, asr r3 │ │ │ │ + ldrdeq pc, [r4], r0 │ │ │ │ + addeq r9, r4, r8, asr r3 │ │ │ │ @ instruction: 0xfffff6d7 │ │ │ │ @ instruction: 0xfffff751 │ │ │ │ - addeq pc, r4, sl, lsl #21 │ │ │ │ - addeq r9, r4, r2, lsl r3 │ │ │ │ + addeq pc, r4, lr, lsl #21 │ │ │ │ + addeq r9, r4, r6, lsl r3 │ │ │ │ @ instruction: 0xffffd95d │ │ │ │ - addeq pc, r4, lr, asr sl @ │ │ │ │ - addeq r9, r4, r6, ror #5 │ │ │ │ + addeq pc, r4, r2, ror #20 │ │ │ │ + addeq r9, r4, sl, ror #5 │ │ │ │ @ instruction: 0xfffff951 │ │ │ │ - addeq pc, r4, r2, lsr sl @ │ │ │ │ - @ instruction: 0x008492ba │ │ │ │ - addeq pc, r4, lr, lsl #18 │ │ │ │ - strdeq r4, [r4], r4 @ │ │ │ │ - strdeq pc, [r4], r8 │ │ │ │ - addeq r9, r4, r0, lsl #5 │ │ │ │ + addeq pc, r4, r6, lsr sl @ │ │ │ │ + @ instruction: 0x008492be │ │ │ │ + addeq pc, r4, r2, lsl r9 @ │ │ │ │ + strdeq r4, [r4], r8 │ │ │ │ + strdeq pc, [r4], ip │ │ │ │ + addeq r9, r4, r4, lsl #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6af94 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r3, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -258194,16 +258194,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf70b300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 3d19f8 >::resize(unsigned int)@@Base+0xece14> │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - @ instruction: 0x0084f8be │ │ │ │ - addeq r9, r4, r6, asr #2 │ │ │ │ + addeq pc, r4, r2, asr #17 │ │ │ │ + addeq r9, r4, sl, asr #2 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi 1065830 │ │ │ │ blmi 1065664 │ │ │ │ @ instruction: 0x460f447a │ │ │ │ @@ -258264,22 +258264,22 @@ │ │ │ │ @ instruction: 0xf70b300c │ │ │ │ stmdami ip, {r0, r2, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf70b4478 │ │ │ │ strb pc, [r9, r1, lsl #19] @ │ │ │ │ b ed1aec │ │ │ │ addseq sl, r1, r8, asr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, r4, r4, ror #18 │ │ │ │ + addeq pc, r4, r8, ror #18 │ │ │ │ @ instruction: 0x0091a2d4 │ │ │ │ - addeq pc, r4, r2, ror #15 │ │ │ │ - addeq r9, r4, sl, rrx │ │ │ │ - addeq pc, r4, r8, asr #15 │ │ │ │ - addeq r9, r4, r0, asr r0 │ │ │ │ - addeq pc, r4, sl, lsr #15 │ │ │ │ - umulleq pc, r4, r8, r8 @ │ │ │ │ + addeq pc, r4, r6, ror #15 │ │ │ │ + addeq r9, r4, lr, rrx │ │ │ │ + addeq pc, r4, ip, asr #15 │ │ │ │ + addeq r9, r4, r4, asr r0 │ │ │ │ + addeq pc, r4, lr, lsr #15 │ │ │ │ + umulleq pc, r4, ip, r8 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ @ instruction: 0x4606b09f │ │ │ │ ldrteq pc, [ip], #-2271 @ 0xfffff721 @ │ │ │ │ ldrbtmi r9, [r8], #-2344 @ 0xfffff6d8 │ │ │ │ @@ -258551,49 +258551,49 @@ │ │ │ │ stmdami r8!, {r0, r3, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf70a4478 │ │ │ │ ldrbt pc, [r0], r3, asr #30 @ │ │ │ │ svc 0x00f8f701 │ │ │ │ addseq sl, r1, r6, lsr #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ + addeq pc, r4, r2, asr #14 │ │ │ │ addeq pc, r4, lr, lsr r7 @ │ │ │ │ - addeq pc, r4, sl, lsr r7 @ │ │ │ │ - addeq pc, r4, r6, asr #13 │ │ │ │ - addeq pc, r4, sl, lsr #13 │ │ │ │ - umulleq pc, r4, lr, r6 @ │ │ │ │ - umulleq pc, r4, r2, r6 @ │ │ │ │ - addeq pc, r4, r4, ror r5 @ │ │ │ │ - addeq pc, r4, lr, asr #10 │ │ │ │ - ldrdeq r8, [r4], r4 │ │ │ │ - strdeq pc, [r4], lr │ │ │ │ - addeq pc, r4, sl, lsl #10 │ │ │ │ - umulleq r8, r4, r0, sp │ │ │ │ - addeq pc, r4, lr, ror #9 │ │ │ │ - addeq r8, r4, r6, ror sp │ │ │ │ + addeq pc, r4, sl, asr #13 │ │ │ │ + addeq pc, r4, lr, lsr #13 │ │ │ │ + addeq pc, r4, r2, lsr #13 │ │ │ │ + umulleq pc, r4, r6, r6 @ │ │ │ │ + addeq pc, r4, r8, ror r5 @ │ │ │ │ + addeq pc, r4, r2, asr r5 @ │ │ │ │ + ldrdeq r8, [r4], r8 @ │ │ │ │ + addeq pc, r4, r2, lsl #10 │ │ │ │ + addeq pc, r4, lr, lsl #10 │ │ │ │ + umulleq r8, r4, r4, sp │ │ │ │ + strdeq pc, [r4], r2 │ │ │ │ + addeq r8, r4, sl, ror sp │ │ │ │ addseq r9, r1, ip, lsr #31 │ │ │ │ - @ instruction: 0x0084f4b8 │ │ │ │ - addeq r8, r4, r0, asr #26 │ │ │ │ - addeq pc, r4, lr, ror r4 @ │ │ │ │ - addeq pc, r4, r8, lsl r4 @ │ │ │ │ - addeq pc, r4, r4, asr #8 │ │ │ │ - addeq pc, r4, sl, lsl r4 @ │ │ │ │ - ldrdeq pc, [r4], r8 │ │ │ │ - addeq r8, r4, r0, ror #24 │ │ │ │ - @ instruction: 0x0084f3ba │ │ │ │ - addeq r8, r4, r2, asr #24 │ │ │ │ - addeq pc, r4, r0, lsr #7 │ │ │ │ - addeq pc, r4, r8, asr #9 │ │ │ │ - addeq pc, r4, r0, lsl #7 │ │ │ │ - addeq pc, r4, r2, lsr r3 @ │ │ │ │ - addeq pc, r4, r6, ror #6 │ │ │ │ - addeq r8, r4, ip, ror #23 │ │ │ │ - addeq pc, r4, ip, asr #6 │ │ │ │ - ldrdeq r8, [r4], r2 │ │ │ │ - addeq pc, r4, r2, lsr r3 @ │ │ │ │ - @ instruction: 0x00848bb8 │ │ │ │ + @ instruction: 0x0084f4bc │ │ │ │ + addeq r8, r4, r4, asr #26 │ │ │ │ + addeq pc, r4, r2, lsl #9 │ │ │ │ + addeq pc, r4, ip, lsl r4 @ │ │ │ │ + addeq pc, r4, r8, asr #8 │ │ │ │ + addeq pc, r4, lr, lsl r4 @ │ │ │ │ + ldrdeq pc, [r4], ip │ │ │ │ + addeq r8, r4, r4, ror #24 │ │ │ │ + @ instruction: 0x0084f3be │ │ │ │ + addeq r8, r4, r6, asr #24 │ │ │ │ + addeq pc, r4, r4, lsr #7 │ │ │ │ + addeq pc, r4, ip, asr #9 │ │ │ │ + addeq pc, r4, r4, lsl #7 │ │ │ │ + addeq pc, r4, r6, lsr r3 @ │ │ │ │ + addeq pc, r4, sl, ror #6 │ │ │ │ + strdeq r8, [r4], r0 │ │ │ │ + addeq pc, r4, r0, asr r3 @ │ │ │ │ + ldrdeq r8, [r4], r6 │ │ │ │ + addeq pc, r4, r6, lsr r3 @ │ │ │ │ + @ instruction: 0x00848bbc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ ldcmi 0, cr11, [fp], {157} @ 0x9d │ │ │ │ ldmmi fp, {r1, r2, r9, sl, lr} │ │ │ │ svcls 0x0027447c │ │ │ │ @@ -258720,15 +258720,15 @@ │ │ │ │ vshr.s64 , , #60 │ │ │ │ @ instruction: 0x462a991a │ │ │ │ @ instruction: 0x13a2f640 │ │ │ │ orreq lr, r4, r1, lsl #22 │ │ │ │ cdp2 7, 2, cr15, cr4, cr9, {0} │ │ │ │ rscsle r3, r2, #256 @ 0x100 │ │ │ │ @ instruction: 0xf0ff4630 │ │ │ │ - bmi a10fec │ │ │ │ + bmi a10fec │ │ │ │ @ instruction: 0xf640a91a │ │ │ │ ldrbtmi r1, [sl], #-931 @ 0xfffffc5d │ │ │ │ cdp2 7, 1, cr15, cr8, cr9, {0} │ │ │ │ stmdami r0!, {r0, r1, r2, r3, r4, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ orrne pc, r9, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [sl, #-40] @ 0xffffffd8 │ │ │ │ @@ -258748,27 +258748,27 @@ │ │ │ │ ldrbtmi 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│ + addeq pc, r4, r8, lsr #32 │ │ │ │ + addeq r8, r4, lr, lsr #17 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi 10e6104 │ │ │ │ blmi 10e5f38 │ │ │ │ @ instruction: 0x460f447a │ │ │ │ @@ -258831,24 +258831,24 @@ │ │ │ │ mrrc2 7, 0, pc, r8, cr10 @ │ │ │ │ ldrbtmi r4, [r8], #-2062 @ 0xfffff7f2 │ │ │ │ ldc2 7, cr15, [r4, #-40] @ 0xffffffd8 │ │ │ │ @ instruction: 0xf701e7d7 │ │ │ │ svclt 0x0000edca │ │ │ │ addseq r9, r1, r4, lsl #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq pc, r4, r0, r0 @ │ │ │ │ + umulleq pc, r4, r4, r0 @ │ │ │ │ addseq r9, r1, r2, lsl sl │ │ │ │ - addeq lr, r4, r0, lsr #30 │ │ │ │ - addeq r8, r4, r8, lsr #15 │ │ │ │ - addeq lr, r4, r8, lsl #30 │ │ │ │ - umulleq r8, r4, r0, r7 │ │ │ │ - addeq lr, r4, lr, ror #29 │ │ │ │ - addeq r8, r4, r6, ror r7 │ │ │ │ - ldrdeq lr, [r4], r0 │ │ │ │ - @ instruction: 0x0084efbe │ │ │ │ + addeq lr, r4, r4, lsr #30 │ │ │ │ + addeq r8, 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instruction: 0x4616b093 │ │ │ │ ldrcs pc, [r8, #-2271] @ 0xfffff721 │ │ │ │ @ instruction: 0xf8df4605 │ │ │ │ @@ -259454,32 +259454,32 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff78f709 │ │ │ │ @ instruction: 0x46214816 │ │ │ │ @ instruction: 0xf70a4478 │ │ │ │ @ instruction: 0xe62bf833 │ │ │ │ ... │ │ │ │ @ instruction: 0x009194d2 │ │ │ │ - addeq lr, r4, r8, lsr #23 │ │ │ │ + addeq lr, r4, ip, lsr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r4, r2, lsr #21 │ │ │ │ - @ instruction: 0x008481b4 │ │ │ │ - addeq lr, r4, sl, lsr #20 │ │ │ │ - addeq r8, r4, lr, lsr r1 │ │ │ │ + addeq lr, r4, r6, lsr #21 │ │ │ │ + @ instruction: 0x008481b8 │ │ │ │ + addeq lr, r4, lr, lsr #20 │ │ │ │ + addeq r8, r4, r2, asr #2 │ │ │ │ addseq r9, r1, r4, ror r3 │ │ │ │ - strdeq lr, [r4], r2 │ │ │ │ - addeq r8, r4, r6, lsl #2 │ │ │ │ - addeq lr, r4, r4, asr #18 │ │ │ │ - addeq r8, r4, r8, asr r0 │ │ │ │ - addeq lr, r4, sl, asr #16 │ │ │ │ - addeq r7, r4, lr, asr pc │ │ │ │ - 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0xf708a909 │ │ │ │ bls 2d5188 │ │ │ │ andsvs r2, r3, r0, lsl #6 │ │ │ │ svclt 0x0000e55c │ │ │ │ - addeq lr, r4, r6, ror #11 │ │ │ │ - strdeq r7, [r4], sl │ │ │ │ - addeq lr, r4, ip, asr #11 │ │ │ │ - addeq r7, r4, r0, ror #25 │ │ │ │ - @ instruction: 0x0084e5b0 │ │ │ │ - addeq r7, r4, r4, asr #25 │ │ │ │ - umulleq lr, r4, r0, r5 │ │ │ │ - addeq r7, r4, r4, lsr #25 │ │ │ │ - addeq lr, r4, r2, ror r5 │ │ │ │ - addeq r7, r4, r6, lsl #25 │ │ │ │ - addeq lr, r4, r4, asr r5 │ │ │ │ - addeq r7, r4, r8, ror #24 │ │ │ │ - addeq lr, r4, sl, lsr r5 │ │ │ │ - addeq r7, r4, ip, asr #24 │ │ │ │ - addeq lr, r4, ip, lsl r5 │ │ │ │ - addeq r7, r4, lr, lsr #24 │ │ │ │ - addeq lr, r4, ip, lsr r5 │ │ │ │ + addeq lr, r4, sl, ror #11 │ │ │ │ + strdeq r7, [r4], lr │ │ │ │ + ldrdeq lr, [r4], r0 │ │ │ │ + addeq r7, r4, r4, ror #25 │ │ │ │ + @ instruction: 0x0084e5b4 │ │ │ │ + addeq r7, r4, r8, asr #25 │ │ │ │ + umulleq lr, r4, r4, r5 │ │ │ │ + addeq r7, r4, r8, lsr #25 │ │ │ │ + addeq lr, r4, r6, ror r5 │ │ │ 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{d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6c5b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ strmi pc, [r3], -r5, asr #24 │ │ │ │ @@ -259610,16 +259610,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf709300c │ │ │ │ stmdami r5, {r0, r2, r3, r4, r5, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ cdp2 7, 15, cr15, cr8, cr9, {0} │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq lr, r4, lr, lsl #8 │ │ │ │ - addeq r7, r4, r2, lsr #22 │ │ │ │ + addeq lr, r4, r2, lsl r4 │ │ │ │ + addeq r7, r4, r6, lsr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3508c0 >::resize(unsigned int)@@Base+0x6bcdc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, r3, ip, lsl r6 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ @@ -259712,18 +259712,18 @@ │ │ │ │ @ instruction: 0xf709300c │ │ │ │ stmdami r9, {r0, r1, r4, r5, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ cdp2 7, 2, cr15, cr14, cr9, {0} │ │ │ │ svclt 0x0000e7e5 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq lr, r4, lr, asr #5 │ │ │ │ - addeq r7, r4, r2, ror #19 │ │ │ │ - addeq lr, r4, sl, ror r2 │ │ │ │ - addeq r7, r4, lr, lsl #19 │ │ │ │ + ldrdeq lr, [r4], r2 │ │ │ │ + addeq r7, r4, r6, ror #19 │ │ │ │ + addeq lr, r4, lr, ror r2 │ │ │ │ + umulleq r7, r4, r2, r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6c7ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fe8 │ │ │ │ sxtab16mi lr, ip, r8 │ │ │ │ @ instruction: 0x46624611 │ │ │ │ ldrsbtgt pc, [r0], #-143 @ 0xffffff71 @ │ │ │ │ @@ -259753,16 +259753,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2l 7, cr15, [lr, #36] @ 0x24 │ │ │ │ strb r9, [r0, r1, lsl #22]! │ │ │ │ cdp 7, 9, cr15, cr2, cr0, {0} │ │ │ │ addseq r8, r1, ip, lsl #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r8, r1, lr, asr fp │ │ │ │ - ldrdeq lr, [r4], sl │ │ │ │ - addeq r7, r4, lr, ror #17 │ │ │ │ + ldrdeq lr, [r4], lr @ │ │ │ │ + strdeq r7, [r4], r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6c848 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fe8 │ │ │ │ addlt lr, r4, r4, ror r0 │ │ │ │ ldrsbtgt pc, [r0], #-143 @ 0xffffff71 @ │ │ │ │ ldrbtmi sl, [lr], #2818 @ 0xb02 │ │ │ │ @@ -259791,16 +259791,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2 7, cr15, [r2, #36] @ 0x24 │ │ │ │ strb r9, [r0, r1, lsl #22]! │ │ │ │ cdp 7, 4, cr15, cr6, cr0, {0} │ │ │ │ @ instruction: 0x00918af2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r8, r1, r6, asr #21 │ │ │ │ - addeq lr, r4, r2, asr #2 │ │ │ │ - addeq r7, r4, r6, asr r8 │ │ │ │ + addeq lr, r4, r6, asr #2 │ │ │ │ + addeq r7, r4, sl, asr r8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6c8e0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fe8 │ │ │ │ addlt lr, r4, r4, ror r0 │ │ │ │ ldrsbtgt pc, [r0], #-143 @ 0xffffff71 @ │ │ │ │ ldrbtmi sl, [lr], #2818 @ 0xb02 │ │ │ │ @@ -259829,16 +259829,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2l 7, cr15, [r6, #-36] @ 0xffffffdc │ │ │ │ strb r9, [r0, r1, lsl #22]! │ │ │ │ ldcl 7, cr15, [sl] │ │ │ │ addseq r8, r1, sl, asr sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r8, r1, lr, lsr #20 │ │ │ │ - addeq lr, r4, sl, lsr #1 │ │ │ │ - @ instruction: 0x008477be │ │ │ │ + addeq lr, r4, lr, lsr #1 │ │ │ │ + addeq r7, r4, r2, asr #15 │ │ │ │ @ instruction: 0x305ef891 │ │ │ │ strle r0, [fp], #-1627 @ 0xfffff9a5 │ │ │ │ @ instruction: 0xf44f6dca │ │ │ │ vsubw.s8 q10, q8, d0 │ │ │ │ andsmi r0, r3, r0, lsl #7 │ │ │ │ svcmi 0x0080f5b3 │ │ │ │ movwcs sp, #4098 @ 0x1002 │ │ │ │ @@ -259867,16 +259867,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf709300c │ │ │ │ stmdami r5, {r0, r3, r4, r5, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2l 7, cr15, [r4], #36 @ 0x24 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addeq lr, r4, r6 │ │ │ │ - addeq r7, r4, sl, lsl r7 │ │ │ │ + addeq lr, r4, sl │ │ │ │ + addeq r7, r4, lr, lsl r7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec6ca10 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r2], r0 @ │ │ │ │ bcs 1e702c >::_M_default_append(unsigned int)@@Base+0x2b83c> │ │ │ │ ldm pc, {r1, r3, r4, r5, r6, fp, ip, lr, pc}^ @ │ │ │ │ blcs fd182c │ │ │ │ @@ -259942,18 +259942,18 @@ │ │ │ │ str r2, [lr, r0, lsl #6]! │ │ │ │ vadd.i8 d20, d0, d7 │ │ │ │ ldrbtmi r2, [r8], #-370 @ 0xfffffe8e │ │ │ │ @ instruction: 0xf709300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf7094478 │ │ │ │ ubfx pc, fp, #24, #1 │ │ │ │ - addeq sp, r4, lr, lsl #30 │ │ │ │ - addeq sp, r4, r8, ror #30 │ │ │ │ - ldrdeq sp, [r4], r2 │ │ │ │ - addeq sp, r4, ip, ror #29 │ │ │ │ + addeq sp, r4, r2, lsl pc │ │ │ │ + addeq sp, r4, ip, ror #30 │ │ │ │ + ldrdeq sp, [r4], r6 │ │ │ │ + strdeq sp, [r4], r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ umulllt r6, r9, r4, r9 │ │ │ │ ldmdavs r1, {r3, r7, r9, sl, lr} │ │ │ │ strmi r2, [r7], -r0, lsl #24 │ │ │ │ @@ -260039,20 +260039,20 @@ │ │ │ │ pop {r0, r3, ip, sp, pc} │ │ │ │ @ instruction: 0xf8d88ff0 │ │ │ │ blcs 121bb0 │ │ │ │ strcs fp, [r1], #-4056 @ 0xfffff028 │ │ │ │ svcge 0x0070f73f │ │ │ │ andlt r4, r9, r0, lsr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq sp, r4, r8, ror #27 │ │ │ │ - strdeq r7, [r4], ip │ │ │ │ - addeq sp, r4, r0, lsr #27 │ │ │ │ - @ instruction: 0x008474b4 │ │ │ │ - addeq sp, r4, ip, ror #26 │ │ │ │ - addeq r7, r4, r0, lsl #9 │ │ │ │ + addeq sp, r4, ip, ror #27 │ │ │ │ + addeq r7, r4, r0, lsl #10 │ │ │ │ + addeq sp, r4, r4, lsr #27 │ │ │ │ + @ instruction: 0x008474b8 │ │ │ │ + addeq sp, r4, r0, ror sp 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+260124,18 @@ │ │ │ │ stmdbls r5, {r0, r3, fp, lr} │ │ │ │ @ instruction: 0xf7094478 │ │ │ │ blls 2947d0 >::_M_default_append(unsigned int)@@Base+0xd8fe0> │ │ │ │ svclt 0x0000e7d7 │ │ │ │ @ instruction: 0xffffed35 │ │ │ │ @ instruction: 0xffffeceb │ │ │ │ @ instruction: 0xffffece1 │ │ │ │ - addeq sp, r4, sl, asr ip │ │ │ │ - addeq r7, r4, lr, ror #6 │ │ │ │ - addeq sp, r4, ip, lsl #24 │ │ │ │ - addeq r7, r4, r0, lsr #6 │ │ │ │ + addeq sp, r4, lr, asr ip │ │ │ │ + addeq r7, r4, r2, ror r3 │ │ │ │ + addeq sp, r4, r0, lsl ip │ │ │ │ + addeq r7, r4, r4, lsr #6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2d10d4 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq f53f58 │ │ │ │ stcmi 2, cr15, [ip, #692] @ 0x2b4 │ │ │ │ @ instruction: 0xf8df461f │ │ │ │ @@ -260761,38 +260761,38 @@ │ │ │ │ @ instruction: 0xf8439b18 │ │ │ │ @ instruction: 0xf8db0026 │ │ │ │ strb r3, [r0, r0]! │ │ │ │ @ instruction: 0xffffffff │ │ │ │ andeq r0, r0, r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r8, r1, ip, lsl #10 │ │ │ │ - addeq sp, r4, ip, asr #23 │ │ │ │ - ldrdeq r4, [r4], r4 @ │ │ │ │ - addeq sl, r4, r2, asr #19 │ │ │ │ - addeq r4, r4, sl, lsr #27 │ │ │ │ - ldrdeq sp, [r4], r8 │ │ │ │ - strdeq r7, [r4], lr │ │ │ │ - addeq sp, r4, sl, ror #14 │ │ │ │ - addeq r6, r4, ip, ror lr │ │ │ │ - addeq r7, r4, r8, lsl #24 │ │ │ │ - addeq sp, r4, lr, lsr #13 │ │ │ │ - addeq r6, r4, r0, asr #27 │ │ │ │ - addeq sp, r4, r0, asr #13 │ │ │ │ - addeq sl, r4, ip, lsl r6 │ │ │ │ - strdeq r4, [r4], sl │ │ │ │ - addeq r7, r4, lr, lsr #22 │ │ │ │ + ldrdeq sp, [r4], r0 │ │ │ │ + ldrdeq r4, [r4], r8 │ │ │ │ + addeq sl, r4, r6, asr #19 │ │ │ │ + addeq r4, r4, lr, lsr #27 │ │ │ │ + ldrdeq sp, [r4], ip │ │ │ │ + addeq r7, r4, r2, lsl #26 │ │ │ │ + addeq sp, r4, lr, ror #14 │ │ │ │ + addeq r6, r4, r0, lsl #29 │ │ │ │ + addeq r7, r4, ip, lsl #24 │ │ │ │ + @ instruction: 0x0084d6b2 │ │ │ │ + addeq r6, r4, r4, asr #27 │ │ │ │ + addeq sp, r4, r4, asr #13 │ │ │ │ + addeq sl, r4, r0, lsr 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│ │ │ bl 19eeb3c │ │ │ │ stmib sp, {r2, r8, r9}^ │ │ │ │ blls 8ef66c │ │ │ │ svclt 0x0000e7b4 │ │ │ │ andeq r0, r0, r1 │ │ │ │ - addeq sp, r4, r0, asr #2 │ │ │ │ - addeq r6, r4, r4, asr r8 │ │ │ │ - addeq sp, r4, r0, ror r0 │ │ │ │ - addeq r6, r4, r4, lsl #15 │ │ │ │ - addeq sp, r4, r4, lsl r1 │ │ │ │ - addeq sp, r4, r0, lsr r0 │ │ │ │ - addeq ip, r4, ip, asr #29 │ │ │ │ - addeq r6, r4, r0, ror #11 │ │ │ │ + addeq sp, r4, r4, asr #2 │ │ │ │ + addeq r6, r4, r8, asr r8 │ │ │ │ + addeq sp, r4, r4, ror r0 │ │ │ │ + addeq r6, r4, r8, lsl #15 │ │ │ │ + addeq sp, r4, r8, lsl r1 │ │ │ │ + addeq sp, r4, r4, lsr r0 │ │ │ │ + ldrdeq ip, [r4], r0 │ │ │ │ + addeq r6, r4, r4, ror #11 │ │ │ │ @ instruction: 0xf8dd465c │ │ │ │ @ instruction: 0x4652b050 │ │ │ │ @ instruction: 0xf8dd469a │ │ │ │ strtmi r1, [r0], -r8, lsl #10 │ │ │ │ @ instruction: 0xf8dd910d │ │ │ │ tstls ip, r4, lsl #10 │ │ │ │ strne pc, [r0, #-2269] @ 0xfffff723 │ │ │ │ @@ -261340,62 +261340,62 @@ │ │ │ │ ldmdami r4!, {r0, r1, r3, r5, r6, r8, fp, ip, sp, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf708300c │ │ │ │ ldmdami r2!, {r0, r2, r4, r5, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7084478 │ │ │ │ ldr pc, [sp, -pc, ror #18]! │ │ │ │ - addeq ip, r4, ip, asr sp │ │ │ │ - addeq r6, r4, lr, ror #8 │ │ │ │ - strdeq ip, [r4], lr │ │ │ │ - addeq r4, r4, ip, asr #32 │ │ │ │ - addeq r7, r4, lr, ror r1 │ │ │ │ - @ instruction: 0x0084ccb8 │ │ │ │ - strdeq r3, [r4], r4 │ │ │ │ - addeq r7, r4, sl, lsr #2 │ │ │ │ - addeq ip, r4, lr, lsr #24 │ │ │ │ - addeq r6, r4, r2, asr #6 │ │ │ │ - addeq ip, r4, r4, asr ip │ │ │ │ - strheq r7, [r4], r0 │ │ │ │ - addeq ip, r4, r8, lsl #22 │ │ │ │ - addeq r6, r4, ip, lsl r2 │ │ │ │ - addeq ip, r4, sl, lsl fp │ │ │ │ - addeq r3, r4, ip, ror #28 │ │ │ │ - umulleq r6, r4, r8, pc @ │ │ │ │ - umulleq ip, r4, sl, sl │ │ │ │ - addeq r6, r4, lr, lsr #3 │ │ │ │ - addeq ip, r4, r0, lsl #21 │ │ │ │ - umulleq r6, r4, r2, r1 │ │ │ │ - addeq ip, r4, r0, ror #20 │ │ │ │ - addeq r6, r4, r2, ror r1 │ │ │ │ - addeq ip, r4, r6, asr #20 │ │ │ │ - addeq r6, r4, r8, asr r1 │ │ │ │ - addeq ip, r4, sl, lsr #20 │ │ │ │ - addeq r6, r4, lr, lsr r1 │ │ │ │ - addeq ip, r4, ip, lsl #20 │ │ │ │ - addeq r6, r4, r0, lsr #2 │ │ │ │ - strdeq ip, [r4], r0 │ │ │ │ - addeq r6, r4, r4, lsl #2 │ │ │ │ - ldrdeq ip, [r4], r2 │ │ │ │ - addeq r6, r4, r6, ror #1 │ │ │ │ - @ instruction: 0x0084c9b4 │ │ │ │ - addeq r6, r4, r8, asr #1 │ │ │ │ - umulleq ip, r4, r8, r9 │ │ │ │ - addeq r6, r4, ip, lsr #1 │ │ │ │ - addeq ip, r4, sl, ror r9 │ │ │ │ - addeq r6, r4, ip, lsl #1 │ │ │ │ - addeq ip, r4, lr, asr r9 │ │ │ │ - addeq r6, r4, r0, ror r0 │ │ │ │ - ldrdeq ip, [r4], sl │ │ │ │ - addeq ip, r4, sl, lsr r9 │ │ │ │ - addeq r6, r4, lr, asr #32 │ │ │ │ - addeq ip, r4, r8, lsl r9 │ │ │ │ - addeq r6, r4, ip, lsr #32 │ │ │ │ - strdeq ip, [r4], lr │ │ │ │ - addeq r6, r4, r0, lsl r0 │ │ │ │ + addeq ip, r4, r0, ror #26 │ │ │ │ + addeq r6, r4, r2, ror r4 │ │ │ │ + addeq ip, r4, r2, lsl #26 │ │ │ │ + addeq r4, r4, r0, asr r0 │ │ │ │ + addeq r7, r4, r2, lsl #3 │ │ │ │ + @ instruction: 0x0084ccbc │ │ │ │ + strdeq r3, [r4], r8 │ │ │ │ + addeq r7, r4, lr, lsr #2 │ │ │ │ + addeq ip, r4, r2, lsr ip │ │ │ │ + addeq r6, r4, r6, asr #6 │ │ │ │ + addeq ip, r4, r8, asr ip │ │ │ │ + strheq r7, [r4], r4 │ │ │ │ + addeq ip, r4, ip, lsl #22 │ │ │ │ + addeq r6, r4, r0, lsr #4 │ │ │ │ + addeq ip, r4, lr, lsl fp │ │ │ │ + addeq r3, r4, r0, ror lr │ │ │ │ + umulleq r6, r4, ip, pc @ │ │ │ │ + umulleq ip, r4, lr, sl │ │ │ │ + @ instruction: 0x008461b2 │ │ │ │ + addeq ip, r4, r4, lsl #21 │ │ │ │ + umulleq r6, r4, r6, r1 │ │ │ │ + addeq ip, r4, r4, ror #20 │ │ │ │ + addeq r6, r4, r6, ror r1 │ │ │ │ + addeq ip, r4, sl, asr #20 │ │ │ │ + addeq r6, r4, ip, asr r1 │ │ │ │ + addeq ip, r4, lr, lsr #20 │ │ │ │ + addeq r6, r4, r2, asr #2 │ │ │ │ + addeq ip, r4, r0, lsl sl │ │ │ │ + addeq r6, r4, r4, lsr #2 │ │ │ │ + strdeq ip, [r4], r4 │ │ │ │ + addeq r6, r4, r8, lsl #2 │ │ │ │ + ldrdeq ip, [r4], r6 │ │ │ │ + addeq r6, r4, sl, ror #1 │ │ │ │ + @ instruction: 0x0084c9b8 │ │ │ │ + addeq r6, r4, ip, asr #1 │ │ │ │ + umulleq ip, r4, ip, r9 │ │ │ │ + strheq r6, [r4], r0 │ │ │ │ + addeq ip, r4, lr, ror r9 │ │ │ │ + umulleq r6, r4, r0, r0 │ │ │ │ + addeq ip, r4, r2, ror #18 │ │ │ │ + addeq r6, r4, r4, ror r0 │ │ │ │ + ldrdeq ip, [r4], lr │ │ │ │ + addeq ip, r4, lr, lsr r9 │ │ │ │ + addeq r6, r4, r2, asr r0 │ │ │ │ + addeq ip, r4, ip, lsl r9 │ │ │ │ + addeq r6, r4, r0, lsr r0 │ │ │ │ + addeq ip, r4, r2, lsl #18 │ │ │ │ + addeq r6, r4, r4, lsl r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 252484 >::_M_default_append(unsigned int)@@Base+0x96c94> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq f55308 │ │ │ │ ldcmi 2, cr15, [r4, #692] @ 0x2b4 │ │ │ │ stmib sp, {r0, r2, r3, r8, fp, sp, lr}^ │ │ │ │ @@ -261634,15 +261634,15 @@ │ │ │ │ ble 5e8c30 │ │ │ │ bleq 1792a04 │ │ │ │ ldrtmi sl, [r8], -r2, lsr #22 │ │ │ │ @ instruction: 0xf648f137 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 9779a0 │ │ │ │ blcs 141c20 │ │ │ │ - blls 9cb890 │ │ │ │ + blls 9cb890 │ │ │ │ ldmdbls r1, {r0, r1, r3, r4, r8, ip, sp, pc} │ │ │ │ movwcc r6, #6155 @ 0x180b │ │ │ │ strtmi r6, [fp], -fp │ │ │ │ strbmi r3, [r3, #-1281] @ 0xfffffaff │ │ │ │ adcsmi fp, r4, #184, 30 @ 0x2e0 │ │ │ │ @ instruction: 0x461adbd7 │ │ │ │ strbmi r4, [r2, #-1627] @ 0xfffff9a5 │ │ │ │ @@ -261722,23 +261722,23 @@ │ │ │ │ movwcs r8, #2887 @ 0xb47 │ │ │ │ ssat r9, #16, sl, lsl #6 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r7, r1, r2, ror #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, r1, r4, lsr #2 │ │ │ │ - umulleq ip, r4, r6, r7 │ │ │ │ - addeq ip, r4, lr, ror #15 │ │ │ │ - addeq ip, r4, sl, lsl #15 │ │ │ │ - addeq ip, r4, r2, lsr #13 │ │ │ │ - addeq ip, r4, ip, ror r6 │ │ │ │ - addeq ip, r4, r2, asr #9 │ │ │ │ - ldrdeq r5, [r4], r6 │ │ │ │ - addeq ip, r4, r8, ror #7 │ │ │ │ - strdeq r5, [r4], ip │ │ │ │ + umulleq ip, r4, sl, r7 │ │ │ │ + strdeq ip, [r4], r2 │ │ │ │ + addeq ip, r4, lr, lsl #15 │ │ │ │ + addeq ip, r4, r6, lsr #13 │ │ │ │ + addeq ip, r4, r0, lsl #13 │ │ │ │ + addeq ip, r4, r6, asr #9 │ │ │ │ + ldrdeq r5, [r4], sl │ │ │ │ + addeq ip, r4, ip, ror #7 │ │ │ │ + addeq r5, r4, r0, lsl #22 │ │ │ │ blvc 1d296c >::_M_default_append(unsigned int)@@Base+0x1717c> │ │ │ │ bleq ff312ffc │ │ │ │ blvc fef12bac │ │ │ │ blhi 1312ff4 │ │ │ │ blx 5530fc │ │ │ │ strmi sp, [r1, #2148]! @ 0x864 │ │ │ │ ssatmi sp, #3, ip, asr #0 │ │ │ │ @@ -261918,35 +261918,35 @@ │ │ │ │ cmnpcs sp, r1, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 7, cr15, [r0], #-28 @ 0xffffffe4 │ │ │ │ @ instruction: 0x46394818 │ │ │ │ @ instruction: 0xf7074478 │ │ │ │ str pc, [r9], #-3307 @ 0xfffff315 │ │ │ │ ... │ │ │ │ - ldrdeq ip, [r4], r0 │ │ │ │ - umulleq ip, r4, lr, r1 │ │ │ │ - @ instruction: 0x008458b2 │ │ │ │ - addeq ip, r4, r2, lsl #3 │ │ │ │ - umulleq r5, r4, r6, r8 │ │ │ │ - addeq ip, r4, r8, ror #2 │ │ │ │ - addeq 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sp │ │ │ │ - addeq r5, r4, sl, asr #8 │ │ │ │ - addeq fp, r4, r6, lsl #26 │ │ │ │ - addeq r5, r4, sl, lsl r4 │ │ │ │ - addeq fp, r4, r0, asr #28 │ │ │ │ - addeq fp, r4, r6, asr lr │ │ │ │ - addeq fp, r4, r8, asr #25 │ │ │ │ - ldrdeq r5, [r4], ip │ │ │ │ - addeq fp, r4, lr, lsr #25 │ │ │ │ - addeq r5, r4, r2, asr #7 │ │ │ │ - addeq fp, r4, r8, lsr lr │ │ │ │ - addeq fp, r4, r2, lsl #25 │ │ │ │ - umulleq r5, r4, r6, r3 │ │ │ │ - addeq r9, r7, r6, lsl r7 │ │ │ │ - addeq fp, r4, r2, lsl #24 │ │ │ │ - addeq r5, r4, r6, lsl r3 │ │ │ │ - addeq fp, r4, r2, lsr #23 │ │ │ │ - @ instruction: 0x008452b6 │ │ │ │ - addeq fp, r4, r8, lsl #23 │ │ │ │ - umulleq r5, r4, sl, r2 │ │ │ │ - addeq fp, r4, sl, ror #22 │ │ │ │ - addeq r5, r4, ip, ror r2 │ │ │ │ - addeq fp, r4, lr, asr #22 │ │ │ │ - addeq r5, r4, r2, ror #4 │ │ │ │ - addeq fp, r4, lr, lsl #22 │ │ │ │ - addeq r5, r4, r2, lsr #4 │ │ │ │ - addeq fp, r4, r6, asr #21 │ │ │ │ - ldrdeq r5, [r4], sl │ │ │ │ - umulleq fp, r4, r8, sl │ │ │ │ - addeq r5, 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#21 │ │ │ │ + ldrdeq r5, [r4], lr │ │ │ │ + umulleq fp, r4, ip, sl │ │ │ │ + @ instruction: 0x008451b0 │ │ │ │ @ instruction: 0xf640482c │ │ │ │ ldrbtmi r0, [r8], #-364 @ 0xfffffe94 │ │ │ │ @ instruction: 0xf707300c │ │ │ │ stmdami sl!, {r0, r1, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf9def707 │ │ │ │ mrrcne 5, 15, lr, r9, cr3 │ │ │ │ @@ -262344,22 +262344,22 @@ │ │ │ │ @ instruction: 0xf640480c │ │ │ │ ldrbtmi r0, [r8], #-379 @ 0xfffffe85 │ │ │ │ @ instruction: 0xf707300c │ │ │ │ stmdami sl, {r0, r1, r2, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf992f707 │ │ │ │ svclt 0x0000e5a7 │ │ │ │ - ldrdeq fp, [r4], sl │ │ │ │ - addeq r5, r4, lr, ror #1 │ │ │ │ - addeq fp, r4, sl, lsl #19 │ │ │ │ - umulleq r5, r4, lr, r0 │ │ │ │ - addeq fp, r4, ip, ror #18 │ │ │ │ - addeq r5, r4, r0, lsl #1 │ │ │ │ - addeq fp, r4, r2, asr #18 │ │ │ │ - addeq r5, r4, r6, asr r0 │ │ │ │ + ldrdeq fp, [r4], lr │ │ │ │ + strdeq r5, [r4], r2 │ │ │ │ + addeq fp, r4, lr, lsl #19 │ │ │ │ + addeq r5, r4, r2, lsr #1 │ │ │ │ + addeq fp, r4, r0, ror r9 │ │ │ │ + addeq r5, r4, r4, lsl #1 │ │ │ │ + addeq fp, r4, r6, asr #18 │ │ │ │ + addeq r5, r4, sl, asr r0 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r4, r3, ror fp │ │ │ │ strmi r6, [lr], -ip, asr #17 │ │ │ │ @ instruction: 0x4605447b │ │ │ │ @@ -262473,22 +262473,22 @@ │ │ │ │ @ instruction: 0xf706300c │ │ │ │ stmdami ip, {r0, r3, r4, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf7074478 │ │ │ │ @ instruction: 0xf04ff893 │ │ │ │ @ instruction: 0xe79533ff │ │ │ │ addseq r6, r1, r4, asr r2 │ │ │ │ - umulleq fp, r4, r2, r8 │ │ │ │ - strdeq fp, [r4], r0 │ │ │ │ - addeq r4, r4, r4, lsl #30 │ │ │ │ - @ instruction: 0x0084b7be │ │ │ │ - ldrdeq r4, [r4], r2 │ │ │ │ + umulleq fp, r4, r6, r8 │ │ │ │ + strdeq fp, [r4], r4 │ │ │ │ + addeq r4, r4, r8, lsl #30 │ │ │ │ + addeq fp, r4, r2, asr #15 │ │ │ │ + ldrdeq r4, [r4], r6 │ │ │ │ andeq r1, r0, r4, asr #24 │ │ │ │ - addeq fp, r4, r6, asr #14 │ │ │ │ - addeq r4, r4, r8, asr lr │ │ │ │ + addeq fp, r4, sl, asr #14 │ │ │ │ + addeq r4, r4, ip, asr lr │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r4, r4, lsl r6 │ │ │ │ strmi r4, [r8], -r1, lsl #13 │ │ │ │ vqshlu.s64 d4, d10, #53 @ 0x35 │ │ │ │ @@ -262718,36 +262718,36 @@ │ │ │ │ vtst.8 d20, d0, d10 │ │ │ │ ldrbtmi r5, [r8], #-412 @ 0xfffffe64 │ │ │ │ @ instruction: 0xf706300c │ │ │ │ ldmdami r8, {r0, r1, r3, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ cdp2 7, 10, cr15, cr6, cr6, {0} │ │ │ │ svclt 0x0000e68e │ │ │ │ - @ instruction: 0x0084b6b6 │ │ │ │ - addeq fp, r4, sl, asr #12 │ │ │ │ - addeq r4, r4, lr, asr sp │ │ │ │ - addeq fp, r4, r2, lsr r6 │ │ │ │ - addeq r4, r4, r6, asr #26 │ │ │ │ - ldrdeq fp, [r4], r8 │ │ │ │ - addeq fp, r4, r0, lsl r5 │ │ │ │ - addeq r4, r4, r4, lsr #24 │ │ │ │ - strdeq fp, [r4], ip │ │ │ │ - addeq fp, r4, ip, asr #8 │ │ │ │ - addeq r4, r4, r0, ror #22 │ │ │ │ - addeq fp, r4, r6, lsr r4 │ │ │ │ - ldrdeq fp, [r4], r2 │ │ │ │ - addeq r4, r4, r6, ror #21 │ │ │ │ - @ instruction: 0x0084b3b8 │ │ │ │ - addeq r4, r4, ip, asr #21 │ │ │ │ - umulleq fp, r4, lr, r3 │ │ │ │ - @ instruction: 0x00844ab2 │ │ │ │ - addeq fp, r4, r4, lsl #7 │ │ │ │ - umulleq r4, r4, r8, sl @ │ │ │ │ - addeq fp, r4, sl, ror #6 │ │ │ │ - addeq r4, r4, lr, ror sl │ │ │ │ + @ instruction: 0x0084b6ba │ │ │ │ + addeq fp, r4, lr, asr #12 │ │ │ │ + addeq r4, r4, r2, ror #26 │ │ │ │ + addeq fp, r4, r6, lsr r6 │ │ │ │ + addeq r4, r4, sl, asr #26 │ │ │ │ + ldrdeq fp, [r4], ip │ │ │ │ + addeq fp, r4, r4, lsl r5 │ │ │ │ + addeq r4, r4, r8, lsr #24 │ │ │ │ + addeq fp, r4, r0, lsl #10 │ │ │ │ + addeq fp, r4, r0, asr r4 │ │ │ │ + addeq r4, r4, r4, ror #22 │ │ │ │ + addeq fp, r4, sl, lsr r4 │ │ │ │ + ldrdeq fp, [r4], r6 │ │ │ │ + addeq r4, r4, sl, ror #21 │ │ │ │ + @ instruction: 0x0084b3bc │ │ │ │ + ldrdeq r4, [r4], r0 │ │ │ │ + addeq fp, r4, r2, lsr #7 │ │ │ │ + @ instruction: 0x00844ab6 │ │ │ │ + addeq fp, r4, r8, lsl #7 │ │ │ │ + umulleq r4, r4, ip, sl @ │ │ │ │ + addeq fp, r4, lr, ror #6 │ │ │ │ + addeq r4, r4, r2, lsl #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r2], r3, lsl #1 │ │ │ │ ldrmi r4, [r5], -ip, lsl #12 │ │ │ │ @ instruction: 0xf8dd4698 │ │ │ │ @@ -262900,15 +262900,15 @@ │ │ │ │ orrsvs r0, ip, ip │ │ │ │ vqadd.u32 , q5, q0 │ │ │ │ tstvs ip, r4, lsl #22 │ │ │ │ @ instruction: 0xf6fde7c1 │ │ │ │ svclt 0x0000edf6 │ │ │ │ addseq r5, r1, r2, lsl #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, r4, r6, lsr r1 │ │ │ │ + addeq fp, r4, sl, lsr r1 │ │ │ │ addseq r5, r1, sl, lsl sl │ │ │ │ mlacc r8, r0, r8, pc @ │ │ │ │ mlacs r8, r1, r8, pc @ │ │ │ │ @ instruction: 0xf003405a │ │ │ │ ldrbeq r0, [r2, r1, lsl #6] │ │ │ │ blcs 14d7ec │ │ │ │ ldrdcc lr, [r0], -r0 │ │ │ │ @@ -263081,22 +263081,22 @@ │ │ │ │ blx ff7d6646 │ │ │ │ andeq pc, ip, r5, lsl #2 │ │ │ │ mvnvs pc, r0, asr #4 │ │ │ │ blx 656652 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ blx ff55665a │ │ │ │ svclt 0x0000e77c │ │ │ │ - addeq sl, r4, r2, asr #29 │ │ │ │ - ldrdeq r4, [r4], r6 │ │ │ │ - addeq sl, r4, sl, ror lr │ │ │ │ - addeq r4, r4, lr, lsl #11 │ │ │ │ - addeq sl, r4, r0, asr #28 │ │ │ │ - addeq r4, r4, r4, asr r5 │ │ │ │ - ldrdeq sl, [r4], r4 │ │ │ │ - addeq r4, r4, lr, ror #9 │ │ │ │ + addeq sl, r4, r6, asr #29 │ │ │ │ + ldrdeq r4, [r4], sl │ │ │ │ + addeq sl, r4, lr, ror lr │ │ │ │ + umulleq r4, r4, r2, r5 @ │ │ │ │ + addeq sl, r4, r4, asr #28 │ │ │ │ + addeq r4, r4, r8, asr r5 │ │ │ │ + ldrdeq sl, [r4], r8 │ │ │ │ + strdeq r4, [r4], r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ @ instruction: 0x8010f8d1 │ │ │ │ @ instruction: 0xf8d8b083 │ │ │ │ cdpne 0, 6, cr5, cr12, cr8, {1} │ │ │ │ @@ -263239,30 +263239,30 @@ │ │ │ │ bicsmi pc, r4, r1, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2067 @ 0xfffff7ed │ │ │ │ @ instruction: 0xf706300c │ │ │ │ ldmdami r2, {r0, r3, r4, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fe6568d0 │ │ │ │ str r9, [r0, -r1, lsl #22]! │ │ │ │ - addeq sl, r4, sl, lsl sp │ │ │ │ - addeq r4, r4, r6, lsr r4 │ │ │ │ - addeq sl, r4, r0, lsl ip │ │ │ │ - addeq r4, r4, r4, lsr #6 │ │ │ │ - ldrdeq sl, [r4], ip │ │ │ │ - strdeq r4, [r4], r0 │ │ │ │ - @ instruction: 0x0084abbe │ │ │ │ - ldrdeq r4, [r4], r2 │ │ │ │ - addeq sl, r4, r0, lsr #23 │ │ │ │ - @ instruction: 0x008442b4 │ │ │ │ - addeq sl, r4, r2, lsl #23 │ │ │ │ - umulleq r4, r4, r6, r2 @ │ │ │ │ - addeq sl, r4, r4, ror #22 │ │ │ │ - addeq r4, r4, r8, ror r2 │ │ │ │ - addeq sl, r4, r6, asr #22 │ │ │ │ - addeq r4, r4, sl, asr r2 │ │ │ │ + addeq sl, r4, lr, lsl sp │ │ │ │ + addeq r4, r4, sl, lsr r4 │ │ │ │ + addeq sl, r4, r4, lsl ip │ │ │ │ + addeq r4, r4, r8, lsr #6 │ │ │ │ + addeq sl, r4, r0, ror #23 │ │ │ │ + strdeq r4, [r4], r4 @ │ │ │ │ + addeq sl, r4, r2, asr #23 │ │ │ │ + ldrdeq r4, [r4], r6 │ │ │ │ + addeq sl, r4, r4, lsr #23 │ │ │ │ + @ instruction: 0x008442b8 │ │ │ │ + addeq sl, r4, r6, lsl #23 │ │ │ │ + umulleq r4, r4, sl, r2 @ │ │ │ │ + addeq sl, r4, r8, ror #22 │ │ │ │ + addeq r4, r4, ip, ror r2 │ │ │ │ + addeq sl, r4, sl, asr #22 │ │ │ │ + addeq r4, r4, lr, asr r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq b5703c │ │ │ │ stmibpl r4!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf8df460c │ │ │ │ ldrmi r1, [fp], r4, lsr #19 │ │ │ │ @@ -263743,15 +263743,15 @@ │ │ │ │ stmiami sl!, {r2, r6, ip, lr, pc} │ │ │ │ orrsmi pc, sp, r1, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-1597 @ 0xfffff9c3 │ │ │ │ @ instruction: 0xf705300c │ │ │ │ stmiami r7!, {r0, r1, r2, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ cdp2 7, 10, cr15, cr2, cr5, {0} │ │ │ │ - blls a12604 │ │ │ │ + blls a12604 │ │ │ │ bls 445910 >::resize(unsigned int)@@Base+0x160d2c> │ │ │ │ movwcc r6, #6163 @ 0x1813 │ │ │ │ ldmdbvs r1!, {r0, r1, r4, sp, lr} │ │ │ │ @ instruction: 0xf1044648 │ │ │ │ @ instruction: 0x4606f01d │ │ │ │ stmdacs r1, {r0, r1, r2, r9, sl, lr} │ │ │ │ ldmmi lr, {r0, r1, r3, r4, ip, lr, pc} │ │ │ │ @@ -263881,64 +263881,64 @@ │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ ldc2 7, cr15, [r8, #20] │ │ │ │ bllt 15176b0 │ │ │ │ addseq r5, r1, r4, lsr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r5, r1, sl, lsr #8 │ │ │ │ @ instruction: 0x009153f2 │ │ │ │ - addeq sl, r4, r2, ror #20 │ │ │ │ - addeq sl, r4, r2, asr #18 │ │ │ │ - addeq r4, r4, r4, asr r0 │ │ │ │ + addeq sl, r4, r6, ror #20 │ │ │ │ + addeq sl, r4, r6, asr #18 │ │ │ │ + addeq r4, r4, r8, asr r0 │ │ │ │ andeq r1, r0, r4, lsl r4 │ │ │ │ - addeq sl, r4, r4, lsr r8 │ │ │ │ - addeq sl, r4, r6, ror #14 │ │ │ │ - addeq r3, r4, r8, ror lr │ │ │ │ - addeq sl, r4, sl, asr #14 │ │ │ │ - addeq r3, r4, sl, asr lr │ │ │ │ - addeq sl, r4, r8, lsr #14 │ │ │ │ - addeq r3, r4, r8, lsr lr │ │ │ │ - addeq sl, r4, sl, lsl #14 │ │ │ │ - addeq r3, r4, sl, lsl lr │ │ │ │ - addeq sl, r4, ip, ror #13 │ │ │ │ - strdeq r3, [r4], ip │ │ │ │ - addeq sl, r4, lr, asr #13 │ │ │ │ - ldrdeq r3, [r4], lr │ │ │ │ - addeq sl, r4, r6, lsl #12 │ │ │ │ - addeq r3, r4, r8, lsl sp │ │ │ │ - addeq sl, r4, r6, lsl r6 │ │ │ │ - addeq sl, r4, lr, ror r5 │ │ │ │ - addeq r3, r4, lr, lsl #25 │ │ │ │ - umulleq sl, r4, r6, r5 │ │ │ │ - strdeq sl, [r4], lr │ │ │ │ - addeq r3, r4, ip, lsl #24 │ │ │ │ - addeq sl, r4, r2, ror r5 │ │ │ │ - addeq sl, r4, r2, ror #6 │ │ │ │ - addeq r3, r4, r6, ror sl │ │ │ │ - addeq sl, r4, sl, lsr #6 │ │ │ │ - addeq r3, r4, lr, lsr sl │ │ │ │ - addeq sl, r4, lr, lsl #6 │ │ │ │ - addeq r3, r4, r2, lsr #20 │ │ │ │ - addeq sl, r4, sl, asr #5 │ │ │ │ - ldrdeq r3, [r4], lr │ │ │ │ - addeq sl, r4, r8, ror r2 │ │ │ │ - addeq r3, r4, ip, lsl #19 │ │ │ │ - addeq sl, r4, ip, asr #4 │ │ │ │ - addeq r3, r4, r0, ror #18 │ │ │ │ - addeq sl, r4, r0, lsl r2 │ │ │ │ - addeq r3, r4, r4, lsr #18 │ │ │ │ - addeq sl, r4, r8, ror #3 │ │ │ │ - strdeq r3, [r4], sl │ │ │ │ - addeq sl, r4, r4, asr #3 │ │ │ │ - ldrdeq r3, [r4], r6 │ │ │ │ - addeq sl, r4, r8, lsr #3 │ │ │ │ - @ instruction: 0x008438ba │ │ │ │ - addeq sl, r4, ip, lsl #3 │ │ │ │ - umulleq r3, r4, lr, r8 │ │ │ │ - addeq sl, r4, lr, asr #2 │ │ │ │ - addeq r3, r4, r2, ror #16 │ │ │ │ + addeq sl, r4, r8, lsr r8 │ │ │ │ + addeq sl, r4, sl, ror #14 │ │ │ │ + addeq r3, r4, ip, ror lr │ │ │ │ + addeq sl, r4, lr, asr #14 │ │ │ │ + addeq r3, r4, lr, asr lr │ │ │ │ + addeq sl, r4, ip, lsr #14 │ │ │ │ + addeq r3, r4, ip, lsr lr │ │ │ │ + addeq sl, r4, lr, lsl #14 │ │ │ │ + addeq r3, r4, lr, lsl lr │ │ │ │ + strdeq sl, [r4], r0 │ │ │ │ + addeq r3, r4, r0, lsl #28 │ │ │ │ + ldrdeq sl, [r4], r2 │ │ │ │ + addeq r3, r4, r2, ror #27 │ │ │ │ + addeq sl, r4, sl, lsl #12 │ │ │ │ + addeq r3, r4, ip, lsl sp │ │ │ │ + addeq sl, r4, sl, lsl r6 │ │ │ │ + addeq sl, r4, r2, lsl #11 │ │ │ │ + umulleq r3, r4, r2, ip │ │ │ │ + umulleq sl, r4, sl, r5 │ │ │ │ + addeq sl, r4, r2, lsl #10 │ │ │ │ + addeq r3, r4, r0, lsl ip │ │ │ │ + addeq sl, r4, r6, ror r5 │ │ │ │ + addeq sl, r4, r6, ror #6 │ │ │ │ + addeq r3, r4, sl, ror sl │ │ │ │ + addeq sl, r4, lr, lsr #6 │ │ │ │ + addeq r3, r4, r2, asr #20 │ │ │ │ + addeq sl, r4, r2, lsl r3 │ │ │ │ + addeq r3, r4, r6, lsr #20 │ │ │ │ + addeq sl, r4, lr, asr #5 │ │ │ │ + addeq r3, r4, r2, ror #19 │ │ │ │ + addeq sl, r4, ip, ror r2 │ │ │ │ + umulleq r3, r4, r0, r9 │ │ │ │ + addeq sl, r4, r0, asr r2 │ │ │ │ + addeq r3, r4, r4, ror #18 │ │ │ │ + addeq sl, r4, r4, lsl r2 │ │ │ │ + addeq r3, r4, r8, lsr #18 │ │ │ │ + addeq sl, r4, ip, ror #3 │ │ │ │ + strdeq r3, [r4], lr │ │ │ │ + addeq sl, r4, r8, asr #3 │ │ │ │ + ldrdeq r3, [r4], sl │ │ │ │ + addeq sl, r4, ip, lsr #3 │ │ │ │ + @ instruction: 0x008438be │ │ │ │ + umulleq sl, r4, r0, r1 │ │ │ │ + addeq r3, r4, r2, lsr #17 │ │ │ │ + addeq sl, r4, r2, asr r1 │ │ │ │ + addeq r3, r4, r6, ror #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2d4c4c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq f57ad0 │ │ │ │ stcmi 2, cr15, [ip, #692] @ 0x2b4 │ │ │ │ @ instruction: 0xf8df4692 │ │ │ │ @@ -264232,23 +264232,23 @@ │ │ │ │ stmdbls sp, {r0, r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf7054478 │ │ │ │ blls 498794 │ │ │ │ svclt 0x0000e650 │ │ │ │ ... │ │ │ │ umullseq r4, r1, sl, r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r4, r4, asr r0 │ │ │ │ - addeq sl, r4, ip, asr #32 │ │ │ │ + addeq sl, r4, r8, asr r0 │ │ │ │ + addeq sl, r4, r0, asr r0 │ │ │ │ addseq r4, r1, r4, ror r8 │ │ │ │ - addeq r9, r4, sl, asr #28 │ │ │ │ - addeq r3, r4, lr, asr r5 │ │ │ │ - addeq sl, r4, sl │ │ │ │ - addeq r9, r4, ip, lsr #30 │ │ │ │ - ldrdeq r9, [r4], r0 │ │ │ │ - addeq r3, r4, r4, ror #5 │ │ │ │ + addeq r9, r4, lr, asr #28 │ │ │ │ + addeq r3, r4, r2, ror #10 │ │ │ │ + addeq sl, r4, lr │ │ │ │ + addeq r9, r4, r0, lsr pc │ │ │ │ + ldrdeq r9, [r4], r4 │ │ │ │ + addeq r3, r4, r8, ror #5 │ │ │ │ ldrbcs pc, [r8, #2271]! @ 0x8df @ │ │ │ │ orrvs pc, r0, pc, asr #8 │ │ │ │ stmdage r1!, {r0, r1, r5, r7, fp, sp, lr} │ │ │ │ @ instruction: 0xf09a447a │ │ │ │ @ instruction: 0xf894f769 │ │ │ │ svcls 0x0018305d │ │ │ │ @ instruction: 0xeeb0a91b │ │ │ │ @@ -264622,50 +264622,50 @@ │ │ │ │ stmdbls sp, {r0, r1, r3, r5, fp, lr} │ │ │ │ @ instruction: 0xf7044478 │ │ │ │ blls 49a178 │ │ │ │ bllt 11d824c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ andhi r0, r0, r0 │ │ │ │ - addeq r9, r4, r4, asr sp │ │ │ │ - strdeq r9, [r4], r4 │ │ │ │ - addeq r9, r4, r2, lsr #24 │ │ │ │ - ldrdeq r9, [r4], lr │ │ │ │ - addeq r9, r4, r2, ror sl │ │ │ │ - addeq r9, r4, ip, lsl sl │ │ │ │ - addeq r9, r4, r4, ror r7 │ │ │ │ - addeq r2, r4, r8, lsl #29 │ │ │ │ - addeq r9, r4, sl, asr r7 │ │ │ │ - addeq r2, r4, ip, ror #28 │ │ │ │ - addeq r9, r4, ip, lsr r7 │ │ │ │ - addeq r2, r4, lr, asr #28 │ │ │ │ - addeq r9, r4, r0, lsr #14 │ │ │ │ - addeq r2, r4, r2, lsr lr │ │ │ │ - strdeq r9, [r4], ip │ │ │ │ - addeq r2, r4, r0, lsl lr │ │ │ │ - ldrdeq r9, [r4], r6 │ │ │ │ - addeq r2, r4, sl, ror #27 │ │ │ │ - @ instruction: 0x008496b6 │ │ │ │ - addeq r2, r4, sl, asr #27 │ │ │ │ - umulleq r9, r4, r6, r6 │ │ │ │ - addeq r2, r4, sl, lsr #27 │ │ │ │ - addeq r9, r4, r8, ror r6 │ │ │ │ - addeq r2, r4, sl, lsl #27 │ │ │ │ - addeq r9, r4, r4, asr r6 │ │ │ │ - addeq r2, r4, r8, ror #26 │ │ │ │ - addeq r9, r4, r4, lsr r6 │ │ │ │ - addeq r2, r4, r8, asr #26 │ │ │ │ - addeq r9, r4, r4, lsl r6 │ │ │ │ - addeq r2, r4, r8, lsr #26 │ │ │ │ - strdeq r9, [r4], r4 │ │ │ │ - addeq r2, r4, r8, lsl #26 │ │ │ │ - ldrdeq r9, [r4], r4 │ │ │ │ - addeq r2, r4, r8, ror #25 │ │ │ │ - @ instruction: 0x008495b4 │ │ │ │ - addeq r2, r4, r8, asr #25 │ │ │ │ + addeq r9, r4, r8, asr sp │ │ │ │ + strdeq r9, [r4], r8 │ │ │ │ + addeq r9, r4, r6, lsr #24 │ │ │ │ + addeq r9, r4, r2, ror #21 │ │ │ │ + addeq r9, r4, r6, ror sl │ │ │ │ + addeq r9, r4, r0, lsr #20 │ │ │ │ + addeq r9, r4, r8, ror r7 │ │ │ │ + addeq r2, r4, ip, lsl #29 │ │ │ │ + addeq r9, r4, lr, asr r7 │ │ │ │ + addeq r2, r4, r0, ror lr │ │ │ │ + addeq r9, r4, r0, asr #14 │ │ │ │ + addeq r2, r4, r2, asr lr │ │ │ │ + addeq r9, r4, r4, lsr #14 │ │ │ │ + addeq r2, r4, r6, lsr lr │ │ │ │ + addeq r9, r4, r0, lsl #14 │ │ │ │ + addeq r2, r4, r4, lsl lr │ │ │ │ + ldrdeq r9, [r4], sl │ │ │ │ + addeq r2, r4, lr, ror #27 │ │ │ │ + @ instruction: 0x008496ba │ │ │ │ + addeq r2, r4, lr, asr #27 │ │ │ │ + umulleq r9, r4, sl, r6 │ │ │ │ + addeq r2, r4, lr, lsr #27 │ │ │ │ + addeq r9, r4, ip, ror r6 │ │ │ │ + addeq r2, r4, lr, lsl #27 │ │ │ │ + addeq r9, r4, r8, asr r6 │ │ │ │ + addeq r2, r4, ip, ror #26 │ │ │ │ + addeq r9, r4, r8, lsr r6 │ │ │ │ + addeq r2, r4, ip, asr #26 │ │ │ │ + addeq r9, r4, r8, lsl r6 │ │ │ │ + addeq r2, r4, ip, lsr #26 │ │ │ │ + strdeq r9, [r4], r8 │ │ │ │ + addeq r2, r4, ip, lsl #26 │ │ │ │ + ldrdeq r9, [r4], r8 │ │ │ │ + addeq r2, r4, ip, ror #25 │ │ │ │ + @ instruction: 0x008495b8 │ │ │ │ + addeq r2, r4, ip, asr #25 │ │ │ │ vst4.8 {d25-d28}, [pc]! │ │ │ │ ldmmi r4, {r3, r4, r5, r6, r7, r8, ip, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 7, 10, cr15, cr14, cr4, {0} │ │ │ │ stmdbls sp, {r1, r4, r7, fp, lr} │ │ │ │ @ instruction: 0xf7044478 │ │ │ │ blls 49a0b4 │ │ │ │ @@ -264808,51 +264808,51 @@ │ │ │ │ andeq pc, ip, r4, lsl #2 │ │ │ │ orrsvs pc, sp, r1, asr #12 │ │ │ │ ldc2 7, cr15, [r2, #16] │ │ │ │ @ instruction: 0xf06f4827 │ │ │ │ ldrbtmi r0, [r8], #-264 @ 0xfffffef8 │ │ │ │ cdp2 7, 4, cr15, cr12, cr4, {0} │ │ │ │ svclt 0x0000e5ca │ │ │ │ - strdeq r9, [r4], r0 │ │ │ │ - addeq r2, r4, r4, lsl #24 │ │ │ │ - ldrdeq r9, [r4], r0 │ │ │ │ - addeq r2, r4, r4, ror #23 │ │ │ │ - @ instruction: 0x008494b0 │ │ │ │ - addeq r2, r4, r4, asr #23 │ │ │ │ - umulleq r9, r4, r0, r4 │ │ │ │ - addeq r2, r4, r4, lsr #23 │ │ │ │ - addeq r9, r4, r0, ror r4 │ │ │ │ - addeq r2, r4, r4, lsl #23 │ │ │ │ - addeq r9, r4, r0, asr r4 │ │ │ │ - addeq r2, r4, r4, ror #22 │ │ │ │ - addeq r9, r4, r0, lsr r4 │ │ │ │ - addeq r2, r4, r4, asr #22 │ │ │ │ - addeq r9, r4, r0, lsl r4 │ │ │ │ - addeq r2, r4, r4, lsr #22 │ │ │ │ - strdeq r9, [r4], r0 │ │ │ │ - addeq r2, r4, r4, lsl #22 │ │ │ │ - ldrdeq r9, [r4], r0 │ │ │ │ - addeq r2, r4, r4, ror #21 │ │ │ │ - @ instruction: 0x008493b0 │ │ │ │ - addeq r2, r4, r4, asr #21 │ │ │ │ - umulleq r9, r4, r0, r3 │ │ │ │ - addeq r2, r4, r4, lsr #21 │ │ │ │ - addeq r9, r4, r0, ror r3 │ │ │ │ - addeq r2, r4, r4, lsl #21 │ │ │ │ - addeq r9, r4, r0, asr r3 │ │ │ │ - addeq r2, r4, r4, ror #20 │ │ │ │ - addeq r9, r4, r0, lsr r3 │ │ │ │ - addeq r2, r4, r4, asr #20 │ │ │ │ - addeq r9, r4, r0, lsl r3 │ │ │ │ - addeq r2, r4, r4, lsr #20 │ │ │ │ - strdeq r9, [r4], r0 │ │ │ │ - addeq r2, r4, r4, lsl #20 │ │ │ │ - addeq r9, r4, lr, asr #5 │ │ │ │ - addeq r9, r4, r6, ror #5 │ │ │ │ - addeq r2, r4, sl, asr #19 │ │ │ │ + strdeq r9, [r4], r4 │ │ │ │ + addeq r2, r4, r8, lsl #24 │ │ │ │ + ldrdeq r9, [r4], r4 │ │ │ │ + addeq r2, r4, r8, ror #23 │ │ │ │ + @ instruction: 0x008494b4 │ │ │ │ + addeq r2, r4, r8, asr #23 │ │ │ │ + umulleq r9, r4, r4, r4 │ │ │ │ + addeq r2, r4, r8, lsr #23 │ │ │ │ + addeq r9, r4, r4, ror r4 │ │ │ │ + addeq r2, r4, r8, lsl #23 │ │ │ │ + addeq r9, r4, r4, asr r4 │ │ │ │ + addeq r2, r4, r8, ror #22 │ │ │ │ + addeq r9, r4, r4, lsr r4 │ │ │ │ + addeq r2, r4, r8, asr #22 │ │ │ │ + addeq r9, r4, r4, lsl r4 │ │ │ │ + addeq r2, r4, r8, lsr #22 │ │ │ │ + strdeq r9, [r4], r4 │ │ │ │ + addeq r2, r4, r8, lsl #22 │ │ │ │ + ldrdeq r9, [r4], r4 │ │ │ │ + addeq r2, r4, r8, ror #21 │ │ │ │ + @ instruction: 0x008493b4 │ │ │ │ + addeq r2, r4, r8, asr #21 │ │ │ │ + umulleq r9, r4, r4, r3 │ │ │ │ + addeq r2, r4, r8, lsr #21 │ │ │ │ + addeq r9, r4, r4, ror r3 │ │ │ │ + addeq r2, r4, r8, lsl #21 │ │ │ │ + addeq r9, r4, r4, asr r3 │ │ │ │ + addeq r2, r4, r8, ror #20 │ │ │ │ + addeq r9, r4, r4, lsr r3 │ │ │ │ + addeq r2, r4, r8, asr #20 │ │ │ │ + addeq r9, r4, r4, lsl r3 │ │ │ │ + addeq r2, r4, r8, lsr #20 │ │ │ │ + strdeq r9, [r4], r4 │ │ │ │ + addeq r2, r4, r8, lsl #20 │ │ │ │ + ldrdeq r9, [r4], r2 │ │ │ │ + addeq r9, r4, sl, ror #5 │ │ │ │ + addeq r2, r4, lr, asr #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 4d5aa0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ ldrpl pc, [ip], #2271 @ 0x8df │ │ │ │ @ instruction: 0xf8dfb099 │ │ │ │ @@ -265147,24 +265147,24 @@ │ │ │ │ vsqrt.f64 d23, d8 │ │ │ │ svclt 0x00b8fa10 │ │ │ │ blvc 1356548 │ │ │ │ svclt 0x0000e785 │ │ │ │ ... │ │ │ │ addseq r3, r1, ip, asr #22 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r9, [r4], r6 │ │ │ │ - addeq r9, r4, lr, ror #3 │ │ │ │ - addeq r9, r4, r6, ror #3 │ │ │ │ + strdeq r9, [r4], sl │ │ │ │ + strdeq r9, [r4], r2 │ │ │ │ + addeq r9, r4, sl, ror #3 │ │ │ │ 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0xe795fa91 │ │ │ │ - addeq r2, r7, r4, ror #15 │ │ │ │ - addeq r4, r4, r4, lsl #16 │ │ │ │ - @ instruction: 0x008727b8 │ │ │ │ - addeq r4, r4, r8, lsr #15 │ │ │ │ - addeq r2, r7, lr, asr #14 │ │ │ │ - addeq r4, r4, lr, lsr r7 │ │ │ │ - addeq r8, r4, r4, lsl ip │ │ │ │ - addeq r2, r4, r6, lsr #6 │ │ │ │ - strdeq r8, [r4], r4 │ │ │ │ - addeq r2, r4, r8, lsl #6 │ │ │ │ - ldrdeq r8, [r4], sl │ │ │ │ - addeq r2, r4, ip, ror #5 │ │ │ │ - addeq r8, r4, r0, asr #23 │ │ │ │ - ldrdeq r2, [r4], r2 @ │ │ │ │ - addeq r8, r4, r2, lsr #23 │ │ │ │ - @ instruction: 0x008422b4 │ │ │ │ - addeq r8, r4, r6, asr #23 │ │ │ │ - addeq r8, r4, r8, asr fp │ │ │ │ - addeq r8, r4, r0, ror fp │ │ │ │ - addeq r2, r4, r4, asr r2 │ │ │ │ + addeq r2, r7, r8, ror #15 │ │ │ │ + addeq r4, r4, r8, lsl #16 │ │ │ │ + @ instruction: 0x008727bc │ │ │ │ + addeq r4, r4, ip, lsr #15 │ │ │ │ + addeq r2, r7, r2, asr r7 │ │ │ │ + addeq r4, r4, r2, asr #14 │ │ │ │ + addeq r8, r4, r8, lsl ip │ │ │ │ + addeq r2, r4, sl, lsr #6 │ │ │ │ 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instruction: 0x008489b2 │ │ │ │ - addeq r2, r4, r4, asr #1 │ │ │ │ - addeq r8, r4, r6, asr r9 │ │ │ │ - addeq r2, r4, sl, rrx │ │ │ │ - addeq r8, r4, r0, lsl #18 │ │ │ │ - addeq r2, r4, r4, lsl r0 │ │ │ │ - addeq r8, r4, sl, lsl r9 │ │ │ │ - addeq r8, r4, ip, asr r8 │ │ │ │ - addeq r1, r4, r0, ror pc │ │ │ │ - addeq r8, r4, r2, lsr #15 │ │ │ │ - @ instruction: 0x00841ebe │ │ │ │ - addeq r8, r4, r2, asr r7 │ │ │ │ - addeq r1, r4, lr, ror #28 │ │ │ │ - @ instruction: 0x008486ba │ │ │ │ - ldrdeq r1, [r4], r6 │ │ │ │ - addeq r8, r4, r4, lsr r6 │ │ │ │ - addeq r1, r4, r0, asr sp │ │ │ │ - addeq r8, r4, r2, lsl #12 │ │ │ │ - addeq r1, r4, r6, lsl sp │ │ │ │ - addeq r8, r4, r4, ror #11 │ │ │ │ - strdeq r1, [r4], r8 │ │ │ │ - addeq r8, r4, r6, asr #11 │ │ │ │ + @ instruction: 0x008489b6 │ │ │ │ + addeq r2, r4, r8, asr #1 │ │ │ │ + addeq r8, r4, sl, asr r9 │ │ │ │ + addeq r2, r4, lr, rrx │ │ │ │ + addeq r8, r4, r4, lsl #18 │ │ │ │ + addeq r2, r4, r8, lsl r0 │ │ │ │ + addeq r8, r4, lr, lsl r9 │ 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0xf06f4825 │ │ │ │ ldrbtmi r0, [r8], #-264 @ 0xfffffef8 │ │ │ │ ldc2 7, cr15, [r8], #12 │ │ │ │ svclt 0x0000e790 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, r1, r6, ror #28 │ │ │ │ - addeq r8, r4, r6, lsl r5 │ │ │ │ - addeq r3, r4, r8, ror #25 │ │ │ │ - addeq r8, r4, r4, lsl #5 │ │ │ │ - addeq r8, r4, r8, ror #8 │ │ │ │ - @ instruction: 0x008481ba │ │ │ │ - addeq r1, r4, lr, asr #17 │ │ │ │ - addeq r3, r4, lr, ror #23 │ │ │ │ - @ instruction: 0x00843bb8 │ │ │ │ - addeq r8, r4, sl, ror #1 │ │ │ │ - strdeq r1, [r4], lr │ │ │ │ - ldrdeq r8, [r4], r2 │ │ │ │ - addeq r1, r4, r6, ror #15 │ │ │ │ + addeq r8, r4, sl, lsl r5 │ │ │ │ + addeq r3, r4, ip, ror #25 │ │ │ │ + addeq r8, r4, r8, lsl #5 │ │ │ │ + addeq r8, r4, ip, ror #8 │ │ │ │ + @ instruction: 0x008481be │ │ │ │ + ldrdeq r1, [r4], r2 │ │ │ │ + strdeq r3, [r4], r2 │ │ │ │ + @ instruction: 0x00843bbc │ │ │ │ + addeq r8, r4, lr, ror #1 │ │ │ │ + addeq r1, r4, r2, lsl #16 │ │ │ │ + ldrdeq r8, [r4], r6 │ │ │ │ + addeq r1, r4, sl, ror #15 │ │ │ │ addseq r2, r1, ip, lsl sl │ │ │ │ - addeq r0, r4, r6, ror #14 │ │ │ │ - addeq r8, r3, r4, ror #15 │ │ │ │ - addeq r3, r4, r2, lsr #22 │ │ │ │ - addeq r8, r4, ip, rrx │ │ │ │ - addeq r1, r4, lr, ror r7 │ │ │ │ - addeq r8, r4, ip, asr #32 │ │ │ │ - addeq r1, r4, lr, asr r7 │ │ │ │ - addeq r8, r4, r2, lsr r0 │ │ │ │ - addeq r1, r4, r4, asr #14 │ │ │ │ - addeq r8, r4, r4, lsl r0 │ │ │ │ - addeq r1, r4, r6, lsr #14 │ │ │ │ - strdeq r7, [r4], sl │ │ │ │ - addeq r1, r4, ip, lsl #14 │ │ │ │ - addeq r7, r4, r0, ror #31 │ │ │ │ - strdeq r1, [r4], r2 │ │ │ │ - addeq r7, r4, r6, asr #31 │ │ │ │ - ldrdeq r1, [r4], r8 │ │ │ │ - addeq r7, r4, r6, lsr #31 │ │ │ │ - @ instruction: 0x00847fbe │ │ │ │ - addeq r1, r4, r2, lsr #13 │ │ │ │ + addeq r0, r4, sl, ror #14 │ │ │ │ + addeq r8, r3, r8, ror #15 │ │ │ │ + addeq r3, r4, r6, lsr #22 │ │ │ │ + addeq r8, r4, r0, ror r0 │ │ │ │ + addeq r1, r4, r2, lsl #15 │ │ │ │ + addeq r8, r4, r0, asr r0 │ │ │ │ + addeq r1, r4, r2, ror #14 │ │ │ │ + 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blhi 2d7134 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldrbmi pc, [r0, #2271] @ 0x8df @ │ │ │ │ @ instruction: 0xf8df4605 │ │ │ │ @@ -266670,51 +266670,51 @@ │ │ │ │ stmdami sl!, {r0, r3, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ tstpeq r8, pc, rrx @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf7024478 │ │ │ │ ldr pc, [r3, r3, asr #31]! │ │ │ │ @ instruction: 0x009124b8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r2, r1, r8, lsr #9 │ │ │ │ - addeq r7, r4, r0, lsl #22 │ │ │ │ - ldrdeq r7, [r4], r4 │ │ │ │ - addeq r1, r4, r6, ror #1 │ │ │ │ + addeq r7, r4, r4, lsl #22 │ │ │ │ + ldrdeq r7, [r4], r8 │ │ │ │ + addeq r1, r4, sl, ror #1 │ │ │ │ addseq r2, r1, lr, asr #5 │ │ │ │ - addeq r7, r4, r0, ror #18 │ │ │ │ - addeq r7, r4, r8, ror #17 │ │ │ │ + addeq r7, r4, r4, ror #18 │ │ │ │ + addeq r7, r4, ip, ror #17 │ │ │ │ @ instruction: 0xffff8827 │ │ │ │ - addeq r7, r4, sl, asr #16 │ │ │ │ - addeq r7, r4, r2, ror #15 │ │ │ │ - strdeq r0, [r4], r6 │ │ │ │ + addeq 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│ │ │ │ - umulleq r6, r4, r0, r8 │ │ │ │ - addeq pc, r3, r0, lsr #31 │ │ │ │ - addeq r6, r4, r4, ror #16 │ │ │ │ - addeq pc, r3, r6, ror pc @ │ │ │ │ - addeq r6, r4, lr, lsr r8 │ │ │ │ - addeq pc, r3, lr, asr #30 │ │ │ │ - addeq r6, r4, ip, lsl r8 │ │ │ │ - addeq pc, r3, ip, lsr #30 │ │ │ │ + addeq r6, r4, sl, ror #23 │ │ │ │ + addeq r6, r4, r8, lsr #23 │ │ │ │ + ldrdeq r6, [r4], r6 @ │ │ │ │ + addeq r6, r4, r0, lsr #18 │ │ │ │ + addeq r6, r4, ip, ror #17 │ │ │ │ + umulleq r6, r4, r4, r8 │ │ │ │ + addeq pc, r3, r4, lsr #31 │ │ │ │ + addeq r6, r4, r8, ror #16 │ │ │ │ + addeq pc, r3, sl, ror pc @ │ │ │ │ + addeq r6, r4, r2, asr #16 │ │ │ │ + addeq pc, r3, r2, asr pc @ │ │ │ │ + addeq r6, r4, r0, lsr #16 │ │ │ │ + addeq pc, r3, r0, lsr pc @ │ │ │ │ + addeq r6, r4, r2, lsl #16 │ │ │ │ + addeq pc, r3, r4, lsl pc @ │ │ │ │ + addeq r6, r4, r8, ror #15 │ │ │ │ + strdeq pc, [r3], sl │ │ │ │ + addeq r6, r4, lr, asr #15 │ │ │ │ + addeq pc, r3, r0, ror #29 │ │ │ │ + @ instruction: 0x008467b4 │ │ │ │ + addeq pc, r3, r6, asr #29 │ │ │ │ + umulleq r6, r4, r6, r7 │ │ │ │ + addeq pc, r3, sl, lsr #29 │ │ │ │ + addeq r6, r4, sl, ror r7 │ │ │ │ + addeq pc, r3, lr, lsl #29 │ │ │ │ + addeq r6, r4, sl, ror #14 │ │ │ │ + addeq r6, r4, lr, lsl #14 │ │ │ │ + strdeq r6, [r4], r2 │ │ │ │ + addeq r6, r4, r2, lsl r6 │ │ │ │ + addeq pc, r3, r6, lsr #26 │ │ │ │ + strdeq r6, [r4], r6 @ │ │ │ │ + addeq pc, r3, r8, lsl #26 │ │ │ │ strdeq r6, [r4], lr │ │ │ │ - addeq pc, r3, r0, lsl pc @ │ │ │ │ - addeq r6, r4, r4, ror #15 │ │ │ │ - strdeq pc, [r3], r6 │ │ │ │ - addeq r6, r4, sl, asr #15 │ │ │ │ - ldrdeq pc, [r3], ip │ │ │ │ - @ instruction: 0x008467b0 │ │ │ │ - addeq pc, r3, r2, asr #29 │ │ │ │ - umulleq r6, r4, r2, r7 │ │ │ │ - addeq pc, r3, r6, lsr #29 │ │ │ │ - addeq r6, r4, r6, ror r7 │ │ │ │ - addeq pc, r3, sl, lsl #29 │ │ │ │ - addeq r6, r4, r6, ror #14 │ │ │ │ - addeq r6, r4, sl, lsl #14 │ │ │ │ - addeq r6, r4, lr, ror #15 │ │ │ │ - addeq r6, r4, lr, lsl #12 │ │ │ │ - addeq pc, r3, r2, lsr #26 │ │ │ │ + addeq r6, r4, lr, ror r5 │ │ │ │ + umulleq pc, r3, r2, ip @ │ │ │ │ + addeq r6, r4, r8, asr #10 │ │ │ │ + addeq pc, r3, ip, asr ip @ │ │ │ │ + addeq r6, r4, lr, lsl #10 │ │ │ │ + addeq pc, r3, r2, lsr #24 │ │ │ │ strdeq r6, [r4], r2 │ │ │ │ - addeq pc, r3, r4, lsl #26 │ │ │ │ - strdeq r6, [r4], sl │ │ │ │ - addeq r6, r4, sl, ror r5 │ │ │ │ - addeq pc, r3, lr, lsl #25 │ │ │ │ - addeq r6, r4, r4, asr #10 │ │ │ │ - addeq pc, r3, r8, asr ip @ │ │ │ │ - addeq r6, r4, sl, lsl #10 │ │ │ │ - addeq pc, r3, lr, lsl ip @ │ │ │ │ - addeq r6, r4, lr, ror #9 │ │ │ │ - addeq pc, r3, r0, lsl #24 │ │ │ │ - ldrdeq r6, [r4], r2 │ │ │ │ - addeq pc, r3, r4, ror #23 │ │ │ │ - @ instruction: 0x008464b2 │ │ │ │ - addeq pc, r3, r4, asr #23 │ │ │ │ + addeq pc, r3, r4, lsl #24 │ │ │ │ + ldrdeq r6, [r4], r6 @ │ │ │ │ + addeq pc, r3, r8, ror #23 │ │ │ │ + @ instruction: 0x008464b6 │ │ │ │ + addeq pc, r3, r8, asr #23 │ │ │ │ + addeq r6, r4, ip, ror r4 │ │ │ │ + umulleq pc, r3, r0, fp @ │ │ │ │ + addeq r6, r4, r0, ror #8 │ │ │ │ addeq r6, r4, r8, ror r4 │ │ │ │ - addeq pc, r3, ip, lsl #23 │ │ │ │ - addeq r6, r4, ip, asr r4 │ │ │ │ - addeq r6, r4, r4, ror r4 │ │ │ │ - addeq pc, r3, r8, asr fp @ │ │ │ │ + addeq pc, r3, ip, asr fp @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq f5b7c4 │ │ │ │ stcmi 2, cr15, [r4, #692]! @ 0x2b4 │ │ │ │ ldrmi r4, [r4], -sp, lsl #12 │ │ │ │ @ instruction: 0xf8df9112 │ │ │ │ @@ -268601,58 +268601,58 @@ │ │ │ │ @ instruction: 0xf8b0f701 │ │ │ │ @ instruction: 0xf7ff9e0d │ │ │ │ @ instruction: 0xf6f8ba23 │ │ │ │ svclt 0x0000e964 │ │ │ │ addseq r0, r1, r4, lsr #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r0, r1, r8, ror ip │ │ │ │ - addeq r6, r4, ip, lsl #6 │ │ │ │ - addeq r6, r4, r8, lsr #10 │ │ │ │ - addeq r6, r4, lr, lsl r5 │ │ │ │ - addeq r6, r4, ip, ror #9 │ │ │ │ - addeq r6, r4, r0, ror #9 │ │ │ │ - addeq r6, r4, r4, ror r0 │ │ │ │ - addeq pc, r3, r6, lsl #15 │ │ │ │ - addeq r5, r4, lr, ror #30 │ │ │ │ - addeq pc, r3, r0, lsl #13 │ │ │ │ - addeq r6, r4, r8, lsl #4 │ │ │ │ - strdeq r6, [r4], lr │ │ │ │ - strdeq r5, [r4], ip │ │ │ │ - addeq r5, r4, r6, lsl #23 │ │ │ │ - umulleq pc, r3, r8, r2 @ │ │ │ │ - addeq r5, r4, r4, ror #22 │ │ │ │ - addeq pc, r3, r6, ror r2 @ │ │ │ │ - addeq r5, r4, r2, asr #22 │ │ │ │ - addeq pc, r3, r4, asr r2 @ │ │ │ │ - addeq r5, r4, ip, lsr sl │ │ │ │ - addeq pc, r3, r0, asr r1 @ │ │ │ │ - addeq r5, r4, ip, lsl sl │ │ │ │ - addeq pc, r3, r0, lsr r1 @ │ │ │ │ - strdeq r5, [r4], ip │ │ │ │ - addeq pc, r3, r0, lsl r1 @ │ │ │ │ - ldrdeq r5, [r4], ip │ │ │ │ - strdeq pc, [r3], r0 │ │ │ │ - addeq r5, r4, r0, ror #17 │ │ │ │ - strdeq lr, [r3], r4 │ │ │ │ - addeq r5, r4, r2, lsl #17 │ │ │ │ - umulleq lr, r3, r4, pc @ │ │ │ │ - addeq r5, r4, r0, asr #16 │ │ │ │ - addeq lr, r3, r2, asr pc │ │ │ │ - addeq r5, r4, r0, lsr #16 │ │ │ │ - addeq lr, r3, r2, lsr pc │ │ │ │ - addeq r5, r4, r2, lsl #16 │ │ │ │ - addeq lr, r3, r6, lsl pc │ │ │ │ - addeq r5, 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instruction: 0xf7014478 │ │ │ │ mcrls 8, 0, pc, cr13, cr15, {1} @ │ │ │ │ @@ -268666,19 +268666,19 @@ │ │ │ │ andeq pc, ip, r4, lsl #2 │ │ │ │ orrpl pc, lr, pc, asr #8 │ │ │ │ @ instruction: 0xff6af700 │ │ │ │ @ instruction: 0xf06f4807 │ │ │ │ ldrbtmi r0, [r8], #-264 @ 0xfffffef8 │ │ │ │ @ instruction: 0xf824f701 │ │ │ │ svclt 0x0000e6f1 │ │ │ │ - umulleq r5, r4, ip, r6 │ │ │ │ - @ instruction: 0x0083edb0 │ │ │ │ - addeq r5, r4, lr, ror r6 │ │ │ │ - umulleq r5, r4, r6, r6 │ │ │ │ - addeq lr, r3, sl, ror sp │ │ │ │ + addeq r5, r4, r0, lsr #13 │ │ │ │ + @ instruction: 0x0083edb4 │ │ │ │ + addeq r5, r4, r2, lsl #13 │ │ │ │ + umulleq r5, r4, sl, r6 │ │ │ │ + addeq lr, r3, lr, ror sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1d9670 >::_M_default_append(unsigned int)@@Base+0x1de80> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 115c4f4 │ │ │ │ ldcmi 2, cr15, [r4, #692] @ 0x2b4 │ │ │ │ mcrrmi 8, 13, pc, r4, cr15 @ │ │ │ │ @@ -268808,15 +268808,15 @@ │ │ │ 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r0, r1, asr #7 │ │ │ │ strmi r9, [r1], -sl, lsl #2 │ │ │ │ @ instruction: 0x005df897 │ │ │ │ @@ -269465,82 +269465,82 @@ │ │ │ │ @ instruction: 0xf700300c │ │ │ │ stmdami r8, {r0, r1, r2, r3, r5, r8, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf9eaf700 │ │ │ │ blt fe95ce0c │ │ │ │ addseq pc, r0, lr, ror pc @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r5, [r4], lr │ │ │ │ - addeq r5, r4, ip, lsr #10 │ │ │ │ - addeq r5, r4, r6, ror #9 │ │ │ │ + addeq r5, r4, r2, lsl #12 │ │ │ │ + addeq r5, r4, r0, lsr r5 │ │ │ │ + addeq r5, r4, sl, ror #9 │ │ │ │ @ instruction: 0x0090fdf4 │ │ │ │ - addeq r5, r4, r6, ror #10 │ │ │ │ - umulleq r5, r4, r6, r3 │ │ │ │ - addeq lr, r3, r8, lsr #21 │ │ │ │ - addeq r5, r4, r2, lsr #8 │ │ │ │ - @ instruction: 0x008451ba │ │ │ │ - addeq lr, r3, ip, asr #17 │ │ │ │ - umulleq r5, r4, r0, r1 │ │ │ │ - addeq lr, r3, r2, lsr #17 │ │ │ │ - umulleq r5, r4, sl, r1 │ │ │ │ - addeq r5, r4, r4, lsr #1 │ │ │ │ - @ instruction: 0x0083e7b4 │ │ │ │ - addeq r5, r4, r0, rrx │ │ │ │ - addeq lr, r3, r2, ror r7 │ │ │ │ - addeq r5, r4, r0, lsr r0 │ │ │ │ - addeq lr, r3, r2, asr #14 │ │ │ │ - addeq r4, r4, ip, asr pc │ │ │ │ - addeq lr, r3, lr, ror #12 │ │ │ │ - addeq r4, r4, r0, asr #30 │ │ │ │ - addeq lr, r3, r0, asr r6 │ │ │ │ - addeq r4, r4, lr, lsl pc │ │ │ │ - addeq lr, r3, lr, lsr #12 │ │ │ │ - addeq r4, r4, lr, lsr #29 │ │ │ │ - addeq lr, r3, r0, asr #11 │ │ │ │ - addeq r4, r4, r4, ror #28 │ │ │ │ - addeq lr, r3, r6, ror r5 │ │ │ │ - addeq r4, r4, r6, lsr lr │ │ │ │ - addeq lr, r3, r8, asr #10 │ │ │ │ - addeq r4, r4, sl, lsl lr │ │ │ │ - addeq lr, r3, sl, lsr #10 │ │ │ │ - strdeq r4, [r4], ip │ │ │ │ - addeq lr, r3, ip, lsl #10 │ │ │ │ - addeq r4, r4, lr, asr #27 │ │ │ │ - addeq lr, r3, r0, ror #9 │ │ │ │ - umulleq r4, r4, r8, sp @ │ │ │ │ - addeq lr, r3, sl, lsr #9 │ │ │ │ - addeq r4, r4, r4, ror #26 │ │ │ │ - addeq lr, r3, r6, ror r4 │ │ │ │ - addeq r4, r4, sl, ror sp │ │ │ │ - umulleq r4, r4, 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r5, r4, r6, lsr #8 │ │ │ │ + @ instruction: 0x008451be │ │ │ │ + ldrdeq lr, [r3], r0 │ │ │ │ + umulleq r5, r4, r4, r1 │ │ │ │ + addeq lr, r3, r6, lsr #17 │ │ │ │ + umulleq r5, r4, lr, r1 │ │ │ │ + addeq r5, r4, r8, lsr #1 │ │ │ │ + @ instruction: 0x0083e7b8 │ │ │ │ + addeq r5, r4, r4, rrx │ │ │ │ + addeq lr, r3, r6, ror r7 │ │ │ │ + addeq r5, r4, r4, lsr r0 │ │ │ │ + addeq lr, r3, r6, asr #14 │ │ │ │ + addeq r4, r4, r0, ror #30 │ │ │ │ + addeq lr, r3, r2, ror r6 │ │ │ │ + addeq r4, r4, r4, asr #30 │ │ │ │ + addeq lr, r3, r4, asr r6 │ │ │ │ + addeq r4, r4, r2, lsr #30 │ │ │ │ + addeq lr, r3, r2, lsr r6 │ │ │ │ + @ instruction: 0x00844eb2 │ │ │ │ + addeq lr, r3, r4, asr #11 │ │ │ │ + addeq r4, r4, r8, ror #28 │ │ │ │ + addeq lr, r3, sl, ror r5 │ │ │ │ + addeq r4, r4, sl, lsr lr │ │ │ │ + addeq lr, r3, ip, asr #10 │ │ │ │ + addeq r4, r4, lr, lsl lr │ │ │ │ + addeq lr, r3, lr, lsr #10 │ │ │ │ + addeq r4, r4, r0, lsl #28 │ │ │ │ + addeq lr, r3, r0, lsl r5 │ │ │ │ + ldrdeq r4, [r4], r2 │ │ │ │ + addeq lr, r3, r4, ror #9 │ │ │ │ + umulleq r4, r4, ip, sp @ │ │ │ │ + addeq lr, r3, lr, lsr #9 │ │ │ │ + addeq r4, r4, r8, ror #26 │ │ │ │ + addeq lr, r3, sl, ror r4 │ │ │ │ + addeq r4, r4, lr, ror sp │ │ │ │ + umulleq r4, r4, r8, ip @ │ │ │ │ + addeq lr, r3, sl, lsr #7 │ │ │ │ + addeq r4, r4, r4, ror #24 │ │ │ │ + addeq lr, r3, r8, ror r3 │ │ │ │ + addeq r4, r4, ip, lsr ip │ │ │ │ + addeq lr, r3, r0, asr r3 │ │ │ │ + addeq r4, r4, r4, ror #24 │ │ │ │ + addeq r4, r4, r2, asr #23 │ │ │ │ + ldrdeq lr, [r3], r6 │ │ │ │ + addeq r4, r4, r4, lsr #23 │ │ │ │ + @ instruction: 0x0083e2b6 │ │ │ │ + addeq r4, r4, sl, lsl #23 │ │ │ │ + umulleq lr, r3, ip, r2 │ │ │ │ + addeq r4, r4, lr, asr fp │ │ │ │ + addeq lr, r3, r2, ror r2 │ │ │ │ + addeq r4, r4, r4, asr #22 │ │ │ │ + addeq lr, r3, r6, asr r2 │ │ │ │ + addeq r4, r4, r2, lsr #22 │ │ │ │ + addeq lr, r3, r4, lsr r2 │ │ │ │ + addeq r4, r4, r8, lsl #22 │ │ │ │ + addeq lr, r3, sl, lsl r2 │ │ │ │ + addeq r4, r4, r4, lsl #21 │ │ │ │ + umulleq lr, r3, r8, r1 │ │ │ │ + addeq r4, r4, r8, lsr #21 │ │ │ │ + strdeq r4, [r4], r6 │ │ │ │ + addeq lr, r3, sl, lsl #2 │ │ │ │ @ instruction: 0xf79c980f │ │ │ │ @ instruction: 0x4604f979 │ │ │ │ ldmdami sl!, {r0, r3, r4, r5, r7, r8, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf700300c │ │ │ │ ldmdami r8!, {r0, r4, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @@ -269594,26 +269594,26 @@ │ │ │ │ vhadd.s8 d16, d1, d12 │ │ │ │ @ instruction: 0xf700713e │ │ │ │ stmdami pc, {r0, r1, r3, r5, fp, ip, sp, lr, pc} @ │ │ │ │ tstpeq r8, pc, rrx @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf7004478 │ │ │ │ @ instruction: 0xf7fff8e5 │ │ │ │ svclt 0x0000bba2 │ │ │ │ - @ instruction: 0x008448b6 │ │ │ │ - addeq sp, r3, r8, asr #31 │ │ │ │ - addeq r4, r4, r4, lsl #17 │ │ │ │ - umulleq sp, r3, r8, pc @ │ │ │ │ + @ instruction: 0x008448ba │ │ │ │ + addeq sp, r3, ip, asr #31 │ │ │ │ + addeq r4, r4, r8, lsl #17 │ │ │ │ + umulleq sp, r3, ip, pc @ │ │ │ │ + addeq r4, r4, r2, asr r8 │ │ │ │ + addeq sp, r3, r6, ror #30 │ │ │ │ + addeq r4, r4, r6, lsr r8 │ │ │ │ addeq r4, r4, lr, asr #16 │ │ │ │ - addeq sp, r3, r2, ror #30 │ │ │ │ - addeq r4, r4, r2, lsr r8 │ │ │ │ - addeq r4, r4, sl, asr #16 │ │ │ │ - addeq sp, r3, lr, lsr #30 │ │ │ │ - addeq r4, r4, r0, lsl #16 │ │ │ │ - addeq r4, r4, r8, lsl r8 │ │ │ │ - strdeq sp, [r3], ip │ │ │ │ + addeq sp, r3, r2, lsr pc │ │ │ │ + addeq r4, r4, r4, lsl #16 │ │ │ │ + addeq r4, r4, ip, lsl r8 │ │ │ │ + addeq sp, r3, r0, lsl #30 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 25a50c >::_M_default_append(unsigned int)@@Base+0x9ed1c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 12, cr15, cr8, cr12, {6} │ │ │ │ ldrmi fp, [r4], -r1, asr #1 │ │ │ │ blcs 145d3e4 │ │ │ │ @@ -270338,31 +270338,31 @@ │ │ │ │ cps #30 │ │ │ │ @ instruction: 0xf6ff000c │ │ │ │ @ instruction: 0x4659fa5b │ │ │ │ @ instruction: 0xf6ff4628 │ │ │ │ str pc, [r9], #2839 @ 0xb17 │ │ │ │ ldrsbeq pc, [r0], lr @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r4, r4, sl, r6 @ │ │ │ │ + umulleq r4, r4, lr, r6 @ │ │ │ │ @ instruction: 0xffff95d3 │ │ │ │ @ instruction: 0xffff5647 │ │ │ │ - addeq r4, r4, r8, ror #11 │ │ │ │ - strdeq sp, [r3], sl │ │ │ │ - addeq r4, r4, ip, asr #11 │ │ │ │ - ldrdeq sp, [r3], lr │ │ │ │ + addeq r4, r4, ip, ror #11 │ │ │ │ + strdeq sp, [r3], lr │ │ │ │ + ldrdeq r4, [r4], r0 │ │ │ │ + addeq sp, r3, r2, ror #25 │ │ │ │ addseq lr, r0, r0, lsl pc │ │ │ │ - addeq r4, r4, r4, lsl r4 │ │ │ │ - addeq r4, r4, r8, lsr r3 │ │ │ │ - addeq sp, r3, sl, asr #20 │ │ │ │ - addeq r4, r4, ip, lsl r3 │ │ │ │ - addeq sp, r3, lr, lsr #20 │ │ │ │ - ldrdeq r4, [r4], r8 │ │ │ │ - strdeq sp, [r3], r2 │ │ │ │ - addeq r3, r4, r2, ror #24 │ │ │ │ - addeq sp, r3, ip, ror r3 │ │ │ │ + addeq r4, r4, r8, lsl r4 │ │ │ │ + addeq r4, r4, ip, lsr r3 │ │ │ │ + addeq sp, r3, lr, asr #20 │ │ │ │ + addeq r4, r4, r0, lsr #6 │ │ │ │ + addeq sp, r3, r2, lsr sl │ │ │ │ + ldrdeq r4, [r4], ip │ │ │ │ + strdeq sp, [r3], r6 │ │ │ │ + addeq r3, r4, r6, ror #24 │ │ │ │ + addeq sp, r3, r0, lsl #7 │ │ │ │ @ instruction: 0xf8dd9e0b │ │ │ │ strbmi r8, [r8], -r4, lsr #32 │ │ │ │ mcrrmi 8, 13, pc, r0, cr15 @ │ │ │ │ @ instruction: 0xf772f0f3 │ │ │ │ ldrbtmi r6, [ip], #-2794 @ 0xfffff516 │ │ │ │ msreq CPSR_, r5, lsl #2 │ │ │ │ teqpne r4, #268435460 @ p-variant is OBSOLETE @ 0x10000004 │ │ │ │ @@ -270929,15 +270929,15 @@ │ │ │ │ @ instruction: 0xf5b34013 │ │ │ │ @ instruction: 0xf47f4f80 │ │ │ │ @ instruction: 0xf896ad09 │ │ │ │ ldrt r3, [r6], #64 @ 0x40 │ │ │ │ ldrbmi r9, [r1], -r2, lsr #22 │ │ │ │ strbmi r9, [r8], -r0, lsl #6 │ │ │ │ bls 84b1b4 │ │ │ │ - blls a05100 │ │ │ │ + blls a05100 │ │ │ │ mrc2 7, 2, pc, cr8, cr13, {7} │ │ │ │ sbcsle r2, r5, r1, lsl #16 │ │ │ │ stmiami r7!, {r0, r1, r7, r9, sl, lr}^ │ │ │ │ mvncs pc, r1, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 6, cr15, [r6, #1016]! @ 0x3f8 │ │ │ │ ldrbmi r4, [r9], -r4, ror #17 │ │ │ │ @@ -270957,15 +270957,15 @@ │ │ │ │ strbmi r4, [r8], -r1, lsl #12 │ │ │ │ @ instruction: 0xff6ef7c9 │ │ │ │ strmi lr, [r1], -r4, lsr #15 │ │ │ │ @ instruction: 0xf7b74648 │ │ │ │ ldr pc, [pc, pc, ror #26] │ │ │ │ strbmi r4, [r8], -r1, lsl #12 │ │ │ │ mrc2 7, 2, pc, cr12, cr10, {4} │ │ │ │ - blls 9da3d4 │ │ │ │ + blls 9da3d4 │ │ │ │ movwls r4, #1617 @ 0x651 │ │ │ │ blge cf1e94 │ │ │ │ movwls r9, #6684 @ 0x1a1c │ │ │ │ @ instruction: 0xf7f69b23 │ │ │ │ stmdacs r1, {r0, r1, r5, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ adchi pc, r7, #64 @ 0x40 │ │ │ │ @ instruction: 0x305ef89a │ │ │ │ @@ -271142,70 +271142,70 @@ │ │ │ │ @ instruction: 0xf640483c │ │ │ │ ldrbtmi r7, [r8], #-470 @ 0xfffffe2a │ │ │ │ @ instruction: 0xf6fe300c │ │ │ │ ldmdami sl!, {r0, r4, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ stc2l 6, cr15, [ip], {254} @ 0xfe │ │ │ │ stcllt 7, cr15, [r6], #1016 @ 0x3f8 │ │ │ │ - addeq r3, r4, lr, lsl ip │ │ │ │ - umulleq r3, r4, ip, sl │ │ │ │ - @ instruction: 0x0083d1b6 │ │ │ │ - addeq r3, r4, r4, ror sl │ │ │ │ - addeq sp, r3, lr, lsl #3 │ │ │ │ - addeq r3, r4, ip, lsr #18 │ │ │ │ - addeq r3, r4, r4, lsr r7 │ │ │ │ - addeq ip, r3, r6, asr #28 │ │ │ │ - addeq r3, r4, r8, lsl r7 │ │ │ │ - addeq ip, r3, sl, lsr #28 │ │ │ │ - addeq r3, r4, lr, lsl r6 │ │ │ │ - addeq ip, r3, r8, lsr sp │ │ │ │ - ldrdeq r3, [r4], r2 │ │ │ │ - addeq ip, r3, ip, ror #25 │ │ │ │ - addeq r3, r4, lr, ror #11 │ │ │ │ - addeq r3, r4, r0, lsr #11 │ │ │ │ - addeq r3, r4, r2, lsl r4 │ │ │ │ - addeq ip, r3, r4, lsr #22 │ │ │ │ - strdeq r3, [r4], r6 │ │ │ │ - addeq ip, r3, r8, lsl #22 │ │ │ │ - addeq r3, r4, sl, lsr #7 │ │ │ │ - addeq ip, r3, r4, asr #21 │ │ │ │ - addeq r3, r4, r0, ror #5 │ │ │ │ - strdeq ip, [r3], r4 │ │ │ │ - @ instruction: 0x008432b4 │ │ │ │ - addeq ip, r3, r8, asr #19 │ │ │ │ - addeq r3, r4, r4, lsr #4 │ │ │ │ - addeq ip, r3, r8, lsr r9 │ │ │ │ - @ instruction: 0x008431bc │ │ │ │ - ldrdeq ip, [r3], r0 │ │ │ │ - addeq r3, r4, r8, lsr r1 │ │ │ │ - addeq ip, r3, ip, asr #16 │ │ │ │ - addeq r3, r4, ip, lsl r1 │ │ │ │ - addeq ip, r3, r0, lsr r8 │ │ │ │ - addeq r3, r4, r0, lsl #2 │ │ │ │ - addeq ip, r3, r2, lsl r8 │ │ │ │ - addeq r3, r4, r0, ror #1 │ │ │ │ - strdeq ip, [r3], r2 │ │ │ │ - addeq r3, r4, r0, asr #1 │ │ │ │ - ldrdeq ip, [r3], r2 │ │ │ │ - addeq r3, r4, r6, lsr #1 │ │ │ │ - @ instruction: 0x0083c7b8 │ │ │ │ - addeq r3, r4, ip, lsl #1 │ │ │ │ - umulleq ip, r3, lr, r7 │ │ │ │ - addeq r3, r4, ip, rrx │ │ │ │ - addeq ip, r3, lr, ror r7 │ │ │ │ - addeq r3, r4, r2, asr r0 │ │ │ │ - addeq ip, r3, r4, ror #14 │ │ │ │ - addeq r3, r4, r8, lsr r0 │ │ │ │ - addeq ip, r3, sl, asr #14 │ │ │ │ - addeq r3, r4, ip, lsl r0 │ │ │ │ - addeq ip, r3, lr, lsr #14 │ │ │ │ - strdeq r2, [r4], r0 │ │ │ │ - addeq ip, r3, r4, lsl #14 │ │ │ │ - @ instruction: 0x00842fb6 │ │ │ │ - addeq ip, r3, sl, asr #13 │ │ │ │ + addeq r3, r4, r2, lsr #24 │ │ │ │ + addeq r3, r4, r0, lsr #21 │ │ │ │ + @ instruction: 0x0083d1ba │ │ │ │ + addeq r3, r4, r8, ror sl │ │ │ │ + umulleq sp, r3, r2, r1 │ │ │ │ + addeq r3, r4, r0, lsr r9 │ │ │ │ + addeq r3, r4, r8, lsr r7 │ │ │ │ + addeq ip, r3, sl, asr #28 │ │ │ │ + addeq r3, r4, ip, lsl r7 │ │ │ │ + addeq ip, r3, lr, lsr #28 │ │ │ │ + addeq r3, r4, r2, lsr #12 │ │ │ │ + addeq ip, r3, ip, lsr sp │ │ │ │ + ldrdeq r3, [r4], r6 │ │ │ │ + strdeq ip, [r3], r0 │ │ │ │ + strdeq r3, [r4], r2 │ │ │ │ + addeq r3, r4, r4, lsr #11 │ │ │ │ + addeq r3, r4, r6, lsl r4 │ │ │ │ + addeq ip, r3, r8, lsr #22 │ │ │ │ + strdeq r3, [r4], sl │ │ │ │ + addeq ip, r3, ip, lsl #22 │ │ │ │ + addeq r3, r4, lr, lsr #7 │ │ │ │ + addeq ip, r3, r8, asr #21 │ │ │ │ + addeq r3, r4, r4, ror #5 │ │ │ │ + strdeq ip, [r3], r8 │ │ │ │ + @ instruction: 0x008432b8 │ │ │ │ + addeq ip, r3, ip, asr #19 │ │ │ │ + addeq r3, r4, r8, lsr #4 │ │ │ │ + addeq ip, r3, ip, lsr r9 │ │ │ │ + addeq r3, r4, r0, asr #3 │ │ │ │ + ldrdeq ip, [r3], r4 │ │ │ │ + addeq r3, r4, ip, lsr r1 │ │ │ │ + addeq ip, r3, r0, asr r8 │ │ │ │ + addeq r3, r4, r0, lsr #2 │ │ │ │ + addeq ip, r3, r4, lsr r8 │ │ │ │ + addeq r3, r4, r4, lsl #2 │ │ │ │ + addeq ip, r3, r6, lsl r8 │ │ │ │ + addeq r3, r4, r4, ror #1 │ │ │ │ + strdeq ip, [r3], r6 │ │ │ │ + addeq r3, r4, r4, asr #1 │ │ │ │ + ldrdeq ip, [r3], r6 │ │ │ │ + addeq r3, r4, sl, lsr #1 │ │ │ │ + @ instruction: 0x0083c7bc │ │ │ │ + umulleq r3, r4, r0, r0 │ │ │ │ + addeq ip, r3, r2, lsr #15 │ │ │ │ + addeq r3, r4, r0, ror r0 │ │ │ │ + addeq ip, r3, r2, lsl #15 │ │ │ │ + addeq r3, r4, r6, asr r0 │ │ │ │ + addeq ip, r3, r8, ror #14 │ │ │ │ + addeq r3, r4, ip, lsr r0 │ │ │ │ + addeq ip, r3, lr, asr #14 │ │ │ │ + addeq r3, r4, r0, lsr #32 │ │ │ │ + addeq ip, r3, r2, lsr r7 │ │ │ │ + strdeq r2, [r4], r4 │ │ │ │ + addeq ip, r3, r8, lsl #14 │ │ │ │ + @ instruction: 0x00842fba │ │ │ │ + addeq ip, r3, lr, asr #13 │ │ │ │ @ instruction: 0xf7304648 │ │ │ │ ldrbmi pc, [r9], -r1, ror #21 @ │ │ │ │ strbmi r4, [r8], -r5, lsl #12 │ │ │ │ blx ff5de918 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ @ instruction: 0xf8db81cc │ │ │ │ tstcs r0, r4 │ │ │ │ @@ -271535,75 +271535,75 @@ │ │ │ │ @ instruction: 0xf6fe21dc │ │ │ │ stmdami r2, {r0, r1, r8, fp, ip, sp, lr, pc}^ │ │ │ │ tstpeq r8, pc, rrx @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf6fe4478 │ │ │ │ @ instruction: 0xe7e2f9bd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r2, r4, r6, ror #28 │ │ │ │ - addeq ip, r3, r8, ror r5 │ │ │ │ - addeq r2, r4, r4, lsr lr │ │ │ │ - addeq ip, r3, r6, asr #10 │ │ │ │ - addeq r2, r4, r2, lsl lr │ │ │ │ - addeq ip, r3, r4, lsr #10 │ │ │ │ + addeq r2, r4, sl, ror #28 │ │ │ │ + addeq ip, r3, ip, ror r5 │ │ │ │ + addeq r2, r4, r8, lsr lr │ │ │ │ + addeq ip, r3, sl, asr #10 │ │ │ │ + addeq r2, r4, r6, lsl lr │ │ │ │ + addeq ip, r3, r8, lsr #10 │ │ │ │ + strdeq r2, [r4], r4 │ │ │ │ + addeq ip, r3, r6, lsl #10 │ │ │ │ + ldrdeq r2, [r4], r6 │ │ │ │ + addeq ip, r3, r6, ror #9 │ │ │ │ + umulleq r2, r4, lr, sp │ │ │ │ + @ instruction: 0x0083c4b0 │ │ │ │ + addeq r2, r4, lr, ror sp │ │ │ │ + addeq ip, r3, lr, lsl #9 │ │ │ │ + addeq r2, r4, r2, lsr sp │ │ │ │ + addeq ip, r3, r6, asr #8 │ │ │ │ + addeq r2, r4, r6, lsl sp │ │ │ │ + addeq ip, r3, sl, lsr #8 │ │ │ │ + addeq r2, r4, sl, ror #25 │ │ │ │ + strdeq ip, [r3], lr │ │ │ │ + @ instruction: 0x00842cba │ │ │ │ + addeq ip, r3, lr, asr #7 │ │ │ │ + addeq r2, r4, r2, lsr #25 │ │ │ │ + @ instruction: 0x0083c3b4 │ │ │ │ + addeq r2, r4, r2, asr #23 │ │ │ │ + ldrdeq ip, [r3], r6 │ │ │ │ + addeq r2, r4, r4, lsr #23 │ │ │ │ + @ instruction: 0x0083c2b8 │ │ │ │ + addeq r2, r4, r6, lsl #23 │ │ │ │ + umulleq ip, r3, sl, r2 │ │ │ │ + addeq r2, r4, r8, ror #22 │ │ │ │ + addeq ip, r3, ip, ror r2 │ │ │ │ + addeq r2, r4, sl, asr #22 │ │ │ │ + addeq ip, r3, lr, asr r2 │ │ │ │ + addeq r2, r4, ip, lsr #22 │ │ │ │ + addeq ip, r3, r0, asr #4 │ │ │ │ + addeq r2, r4, lr, lsl #22 │ │ │ │ + addeq ip, r3, r2, lsr #4 │ │ │ │ strdeq r2, [r4], r0 │ │ │ │ - addeq ip, r3, r2, lsl #10 │ │ │ │ + addeq ip, r3, r4, lsl #4 │ │ │ │ ldrdeq r2, [r4], r2 @ │ │ │ │ - addeq ip, r3, r2, ror #9 │ │ │ │ - umulleq r2, r4, sl, sp │ │ │ │ - addeq ip, r3, ip, lsr #9 │ │ │ │ - addeq r2, r4, sl, ror sp │ │ │ │ - addeq ip, r3, sl, lsl #9 │ │ │ │ - addeq r2, r4, lr, lsr #26 │ │ │ │ - addeq ip, r3, r2, asr #8 │ │ │ │ - addeq r2, r4, r2, lsl sp │ │ │ │ - addeq ip, r3, r6, lsr #8 │ │ │ │ - addeq r2, r4, r6, ror #25 │ │ │ │ - strdeq ip, [r3], sl │ │ │ │ - @ instruction: 0x00842cb6 │ │ │ │ - addeq ip, r3, sl, asr #7 │ │ │ │ - umulleq r2, r4, lr, ip │ │ │ │ - @ instruction: 0x0083c3b0 │ │ │ │ - @ instruction: 0x00842bbe │ │ │ │ - ldrdeq ip, [r3], r2 │ │ │ │ - addeq r2, r4, r0, lsr #23 │ │ │ │ - @ instruction: 0x0083c2b4 │ │ │ │ - addeq r2, r4, r2, lsl #23 │ │ │ │ - umulleq ip, r3, r6, r2 │ │ │ │ - addeq r2, r4, r4, ror #22 │ │ │ │ - addeq ip, r3, r8, ror r2 │ │ │ │ - addeq r2, r4, r6, asr #22 │ │ │ │ - addeq ip, r3, sl, asr r2 │ │ │ │ - addeq r2, r4, r8, lsr #22 │ │ │ │ - addeq ip, r3, ip, lsr r2 │ │ │ │ - addeq r2, r4, sl, lsl #22 │ │ │ │ - addeq ip, r3, lr, lsl r2 │ │ │ │ - addeq r2, r4, ip, ror #21 │ │ │ │ - addeq ip, r3, r0, lsl #4 │ │ │ │ - addeq r2, r4, lr, asr #21 │ │ │ │ - addeq ip, r3, r2, ror #3 │ │ │ │ - @ instruction: 0x00842ab0 │ │ │ │ - addeq ip, r3, r4, asr #3 │ │ │ │ - umulleq r2, r4, r2, sl │ │ │ │ - addeq ip, r3, r6, lsr #3 │ │ │ │ - addeq r2, r4, r8, ror sl │ │ │ │ - addeq ip, r3, sl, lsl #3 │ │ │ │ - addeq r2, r4, r8, asr sl │ │ │ │ - addeq ip, r3, sl, ror #2 │ │ │ │ - addeq r2, r4, r4, lsr sl │ │ │ │ - addeq r2, r4, ip, asr #20 │ │ │ │ - addeq ip, r3, r0, lsr r1 │ │ │ │ - addeq r2, r4, r0, lsl #20 │ │ │ │ - addeq r2, r4, r8, lsl sl │ │ │ │ - strdeq ip, [r3], ip @ │ │ │ │ - addeq r2, r4, lr, asr #19 │ │ │ │ - addeq r2, r4, r8, ror #19 │ │ │ │ - @ instruction: 0x008429b0 │ │ │ │ - addeq r2, r4, r8, asr #19 │ │ │ │ - addeq ip, r3, ip, lsr #1 │ │ │ │ + addeq ip, r3, r6, ror #3 │ │ │ │ + @ instruction: 0x00842ab4 │ │ │ │ + addeq ip, r3, r8, asr #3 │ │ │ │ + umulleq r2, r4, r6, sl │ │ │ │ + addeq ip, r3, sl, lsr #3 │ │ │ │ + addeq r2, r4, ip, ror sl │ │ │ │ + addeq ip, r3, lr, lsl #3 │ │ │ │ + addeq r2, r4, ip, asr sl │ │ │ │ + addeq ip, r3, lr, ror #2 │ │ │ │ + addeq r2, r4, r8, lsr sl │ │ │ │ + addeq r2, r4, r0, asr sl │ │ │ │ + addeq ip, r3, r4, lsr r1 │ │ │ │ + addeq r2, r4, r4, lsl #20 │ │ │ │ + addeq r2, r4, ip, lsl sl │ │ │ │ + addeq ip, r3, r0, lsl #2 │ │ │ │ + ldrdeq r2, [r4], r2 @ │ │ │ │ + addeq r2, r4, ip, ror #19 │ │ │ │ + @ instruction: 0x008429b4 │ │ │ │ + addeq r2, r4, ip, asr #19 │ │ │ │ + strheq ip, [r3], r0 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec78170 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fb8 │ │ │ │ strdlt r2, [sp], r4 │ │ │ │ ldrbtcc pc, [r0], #2271 @ 0x8df @ │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ @@ -271919,93 +271919,93 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 6, 0, pc, cr0, cr13, {7} @ │ │ │ │ @ instruction: 0x46294852 │ │ │ │ @ instruction: 0xf6fd4478 │ │ │ │ @ instruction: 0xe601febb │ │ │ │ addseq sp, r0, sl, asr #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r4, r8, lsr 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instruction: 0x008424bc │ │ │ │ + ldrdeq fp, [r3], r0 │ │ │ │ + ldrdeq r2, [r4], sl │ │ │ │ + addeq r2, r4, ip, lsr r8 │ │ │ │ + addeq r2, r4, r0, lsl #9 │ │ │ │ + umulleq fp, r3, r4, fp │ │ │ │ + addeq r2, r4, r0, lsr r8 │ │ │ │ + umulleq r2, r4, r2, r8 │ │ │ │ + addeq r2, r4, r6, asr #8 │ │ │ │ + addeq fp, r3, sl, asr fp │ │ │ │ + addeq r2, r4, ip, lsl #17 │ │ │ │ + addeq r2, r4, sl, ror r5 │ │ │ │ + addeq r2, r4, lr, lsl #8 │ │ │ │ + addeq fp, r3, r2, lsr #22 │ │ │ │ + umulleq r2, r4, sl, r8 │ │ │ │ + addeq r2, r4, r8, ror #10 │ │ │ │ + ldrdeq r2, [r4], r2 @ │ │ │ │ + addeq fp, r3, r6, ror #21 │ │ │ │ + addeq r2, r4, r2, lsr #17 │ │ │ │ + addeq r2, r4, r4, asr r5 │ │ │ │ + umulleq r2, r4, r8, r3 │ │ │ │ + addeq fp, r3, ip, lsr #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec787b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r4, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ 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[r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ ldrmi fp, [sl], r7, lsr #1 │ │ │ │ @ instruction: 0x37c4f8df │ │ │ │ ldrmi r4, [r5], -r3, lsl #13 │ │ │ │ @@ -272866,15 +272866,15 @@ │ │ │ │ vmla.i32 , q9, d0[1] │ │ │ │ cmple r6, r1, lsl #16 │ │ │ │ blcs 13c3fc │ │ │ │ ldclge 4, cr15, [r9, #-252]! @ 0xffffff04 │ │ │ │ subsle r2, pc, r0, lsl #26 │ │ │ │ ldmdbls sl, {r5, r8, r9, fp, sp, pc} │ │ │ │ ldrbmi r9, [r8], -r0, lsl #6 │ │ │ │ - blge 9c8b98 │ │ │ │ + blge 9c8b98 │ │ │ │ blx 1960314 │ │ │ │ andle r2, pc, r1, lsl #16 │ │ │ │ @ instruction: 0xf6404871 │ │ │ │ @ instruction: 0xf06f713b │ │ │ │ ldrbtmi r0, [r8], #-1032 @ 0xfffffbf8 │ │ │ │ @ instruction: 0xf6fc300c │ │ │ │ stmdami lr!, {r0, r7, r9, sl, fp, ip, sp, lr, pc}^ │ │ │ │ @@ -272946,63 +272946,63 @@ │ │ │ │ ldc2l 6, cr15, [ip, #1008]! @ 0x3f0 │ │ │ │ ldrbtmi r4, [r8], #-2101 @ 0xfffff7cb │ │ │ │ mrc2 6, 5, pc, cr8, cr12, {7} │ │ │ │ svclt 0x0000e5ce │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq ip, r0, lr, lsl #9 │ │ │ │ addseq ip, r0, ip, ror r4 │ │ │ │ - ldrdeq r1, [r4], r4 │ │ │ │ - addeq fp, r3, r6, ror #3 │ │ │ │ - @ instruction: 0x00841ab8 │ │ │ │ - addeq fp, r3, sl, asr #3 │ │ │ │ + ldrdeq r1, [r4], r8 │ │ │ │ + addeq fp, r3, sl, ror #3 │ │ │ │ + @ instruction: 0x00841abc │ │ │ │ + addeq fp, r3, lr, asr #3 │ │ │ │ @ instruction: 0x0090c3fc │ │ │ │ - addeq lr, r3, ip, lsr #20 │ │ │ │ - @ instruction: 0x008419b2 │ │ │ │ - addeq fp, r3, r2, lsr lr │ │ │ │ - ldrdeq r8, [r3], r6 │ │ │ │ - addeq r8, r3, sl, asr #25 │ │ │ │ - strdeq fp, [r3], r2 │ │ │ │ - addeq pc, r3, r0, lsr #15 │ │ │ │ - addeq r1, r4, ip, lsl #18 │ │ │ │ - addeq r1, r4, r8, lsr #17 │ │ │ │ - addeq r1, r4, lr, lsl #16 │ │ │ │ - addeq sl, r3, lr, lsl pc │ │ │ │ - addeq r1, r4, lr, ror #15 │ │ │ │ - addeq sl, r3, sl, lsr #8 │ │ │ │ - addeq r1, r4, ip, asr #15 │ │ │ │ - ldrdeq sl, [r3], lr │ │ │ │ - addeq r1, r4, r6, lsl #29 │ │ │ │ - umulleq r1, r4, r6, r7 │ │ │ │ - addeq sl, r3, r6, lsr #29 │ │ │ │ - addeq r1, r4, lr, ror #14 │ │ │ │ - addeq sl, r3, r0, lsl #29 │ │ │ │ - addeq r1, r4, r0, asr r7 │ │ │ │ - addeq sl, r3, r0, ror #28 │ │ │ │ + addeq lr, r3, r0, lsr sl │ │ │ │ + @ instruction: 0x008419b6 │ │ │ │ + addeq fp, r3, r6, lsr lr │ │ │ │ + ldrdeq r8, [r3], sl │ │ │ │ + addeq r8, r3, lr, asr #25 │ │ │ │ + strdeq fp, [r3], r6 │ │ │ │ + addeq pc, r3, r4, lsr #15 │ │ │ │ + addeq r1, r4, r0, lsl r9 │ │ │ │ + addeq r1, r4, ip, lsr #17 │ │ │ │ + addeq r1, r4, r2, lsl r8 │ │ │ │ + addeq sl, r3, r2, lsr #30 │ │ │ │ + strdeq r1, [r4], r2 │ │ │ │ + addeq sl, r3, lr, lsr #8 │ │ │ │ + ldrdeq r1, [r4], r0 │ │ │ │ + addeq sl, r3, r2, ror #29 │ │ │ │ + addeq r1, r4, sl, lsl #29 │ │ │ │ + umulleq r1, r4, sl, r7 │ │ │ │ + addeq sl, r3, sl, lsr #29 │ │ │ │ + addeq r1, r4, r2, ror r7 │ │ │ │ + addeq sl, r3, r4, lsl #29 │ │ │ │ + addeq r1, r4, r4, asr r7 │ │ │ │ + addeq sl, r3, r4, ror #28 │ │ │ │ ldrdeq r1, [r0], -r4 │ │ │ │ andeq r0, r0, r0, asr lr │ │ │ │ andeq r1, r0, r4, lsr r5 │ │ │ │ - addeq r1, r4, lr, asr #13 │ │ │ │ - addeq sl, r3, r2, ror #27 │ │ │ │ - umulleq r1, r4, r4, r6 │ │ │ │ - addeq sl, r3, r6, lsr #27 │ │ │ │ - addeq r1, r4, r8, ror r6 │ │ │ │ - addeq sl, r3, sl, lsl #27 │ │ │ │ - addeq r1, r4, lr, lsl #13 │ │ │ │ - umulleq r1, r4, r6, r4 │ │ │ │ - addeq sl, r3, r8, lsr #23 │ │ │ │ - addeq r1, r4, sl, lsl #8 │ │ │ │ - addeq sl, r3, lr, lsl fp │ │ │ │ - addeq r1, r4, r6, ror #7 │ │ │ │ - strdeq sl, [r3], sl @ │ │ │ │ - addeq r1, r4, sl, asr #7 │ │ │ │ - ldrdeq sl, [r3], lr │ │ │ │ - addeq r1, r4, ip, lsr #7 │ │ │ │ - addeq sl, r3, r0, asr #21 │ │ │ │ - addeq r1, r4, ip, lsl #7 │ │ │ │ - addeq r1, r4, r6, lsr #7 │ │ │ │ + ldrdeq r1, [r4], r2 │ │ │ │ + addeq sl, r3, r6, ror #27 │ │ │ │ + umulleq r1, r4, r8, r6 │ │ │ │ + addeq sl, r3, sl, lsr #27 │ │ │ │ + addeq r1, r4, ip, ror r6 │ │ │ │ + addeq sl, r3, lr, lsl #27 │ │ │ │ + umulleq r1, r4, r2, r6 │ │ │ │ + umulleq r1, r4, sl, r4 │ │ │ │ + addeq sl, r3, ip, lsr #23 │ │ │ │ + addeq r1, r4, lr, lsl #8 │ │ │ │ + addeq sl, r3, r2, lsr #22 │ │ │ │ + addeq r1, r4, sl, ror #7 │ │ │ │ + strdeq sl, [r3], lr │ │ │ │ + addeq r1, r4, lr, asr #7 │ │ │ │ + addeq sl, r3, r2, ror #21 │ │ │ │ + @ instruction: 0x008413b0 │ │ │ │ + addeq sl, r3, r4, asr #21 │ │ │ │ + umulleq r1, r4, r0, r3 │ │ │ │ + addeq r1, r4, sl, lsr #7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 25da04 >::_M_default_append(unsigned int)@@Base+0xa2214> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0018f8cc │ │ │ │ cdp 0, 11, cr11, cr0, cr13, {5} │ │ │ │ strmi r8, [r4], -r0, asr #22 │ │ │ │ @@ -273211,29 +273211,29 @@ │ │ │ │ eorcs pc, r6, r3, asr #16 │ │ │ │ strb r3, [r4, r1, lsl #12] │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ addseq fp, r0, r4, ror #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r1, r4, r8, r5 │ │ │ │ - addeq r1, r4, lr, ror #3 │ │ │ │ - addeq sp, r3, r4, asr pc │ │ │ │ - addeq r1, r4, r2, asr #17 │ │ │ │ + umulleq r1, r4, ip, r5 │ │ │ │ + strdeq r1, [r4], r2 │ │ │ │ + addeq sp, r3, r8, asr pc │ │ │ │ + addeq r1, r4, r6, asr #17 │ │ │ │ addseq fp, r0, r4, lsl fp │ │ │ │ - addeq r1, r4, lr, ror r1 │ │ │ │ - addeq r1, r4, sl, ror r7 │ │ │ │ - addeq sp, r3, r4, ror #29 │ │ │ │ - addeq r1, r4, r0, lsl #2 │ │ │ │ - addeq sp, r3, sl, asr lr │ │ │ │ - addeq r1, r4, r0, asr #16 │ │ │ │ - addeq r1, r4, r8, lsr #1 │ │ │ │ - @ instruction: 0x0083a7bc │ │ │ │ - addeq sp, r3, r8, lsl lr │ │ │ │ - strheq r1, [r4], lr │ │ │ │ + addeq r1, r4, r2, lsl #3 │ │ │ │ + addeq r1, r4, lr, ror r7 │ │ │ │ + addeq sp, r3, r8, ror #29 │ │ │ │ + addeq r1, r4, r4, lsl #2 │ │ │ │ + addeq sp, r3, lr, asr lr │ │ │ │ + addeq r1, r4, r4, asr #16 │ │ │ │ + addeq r1, r4, ip, lsr #1 │ │ │ │ + addeq sl, r3, r0, asr #15 │ │ │ │ + addeq sp, r3, ip, lsl lr │ │ │ │ + addeq r1, r4, r2, asr #1 │ │ │ │ vadd.i8 q10, q9, q4 │ │ │ │ andsls r6, r4, #-2147483626 @ 0x80000016 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fef604e2 │ │ │ │ stmiami r5, {r2, r4, r9, fp, ip, pc}^ │ │ │ │ movwcs lr, #2514 @ 0x9d2 │ │ │ │ @ instruction: 0xf6fc4478 │ │ │ │ @@ -273427,41 +273427,41 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx f607e0 │ │ │ │ @ instruction: 0xf04f481e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ffde07ec │ │ │ │ @ instruction: 0xf6f3e7cf │ │ │ │ svclt 0x0000eba8 │ │ │ │ - addeq r0, r4, r4, lsl #30 │ │ │ │ - addeq r1, r4, r4, lsr #12 │ │ │ │ - addeq r0, r4, r2, lsr lr │ │ │ │ - addeq sl, r3, r6, asr #10 │ │ │ │ - addeq r0, r4, r4, lsl lr │ │ │ │ - addeq sl, r3, r0, lsr r5 │ │ │ │ - umulleq r0, r4, lr, sp │ │ │ │ - @ instruction: 0x0083a4b2 │ │ │ │ - addeq r0, r4, r2, asr #27 │ │ │ │ - strdeq r0, [r4], r4 │ │ │ │ - addeq sl, r3, r8, lsl #8 │ │ │ │ - ldrdeq r0, [r4], r8 │ │ │ │ - addeq r1, r4, r4, asr r2 │ │ │ │ - addeq r0, r4, lr, lsr #25 │ │ │ │ + addeq r0, r4, r8, lsl #30 │ │ │ │ + addeq r1, r4, r8, lsr #12 │ │ │ │ + addeq r0, r4, r6, lsr lr │ │ │ │ + addeq sl, r3, sl, asr #10 │ │ │ │ + addeq r0, r4, r8, lsl lr │ │ │ │ + addeq sl, r3, r4, lsr r5 │ │ │ │ + addeq r0, r4, r2, lsr #27 │ │ │ │ + @ instruction: 0x0083a4b6 │ │ │ │ + addeq r0, r4, r6, asr #27 │ │ │ │ + strdeq r0, [r4], r8 │ │ │ │ + addeq sl, r3, ip, lsl #8 │ │ │ │ + ldrdeq r0, [r4], ip │ │ │ │ + addeq r1, r4, r8, asr r2 │ │ │ │ + @ instruction: 0x00840cb2 │ │ │ │ + addeq r1, r4, r8, asr #3 │ │ │ │ + umulleq r0, r4, r2, ip │ │ │ │ + addeq lr, r3, lr, ror #1 │ │ │ │ addeq r1, r4, r4, asr #3 │ │ │ │ - addeq r0, r4, lr, lsl #25 │ │ │ │ - addeq lr, r3, sl, ror #1 │ │ │ │ - addeq r1, r4, r0, asr #3 │ │ │ │ - addeq r0, r4, r2, ror #24 │ │ │ │ - addeq sl, r3, r4, ror r3 │ │ │ │ - addeq r0, r4, r2, asr #24 │ │ │ │ - addeq sl, r3, r4, asr r3 │ │ │ │ - umulleq lr, r3, r6, r0 │ │ │ │ - addeq r0, r4, r0, lsr #24 │ │ │ │ - addeq sl, r3, r2, lsr r3 │ │ │ │ - addeq r0, r4, r4, lsl #24 │ │ │ │ - addeq sl, r3, r6, lsl r3 │ │ │ │ + addeq r0, r4, r6, ror #24 │ │ │ │ + addeq sl, r3, r8, ror r3 │ │ │ │ + addeq r0, r4, r6, asr #24 │ │ │ │ + addeq sl, r3, r8, asr r3 │ │ │ │ + umulleq lr, r3, sl, r0 │ │ │ │ + addeq r0, r4, r4, lsr #24 │ │ │ │ + addeq sl, r3, r6, lsr r3 │ │ │ │ + addeq r0, r4, r8, lsl #24 │ │ │ │ + addeq sl, r3, sl, lsl r3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1de130 >::_M_default_append(unsigned int)@@Base+0x22940> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0000f8cc │ │ │ │ strbtmi pc, [ip], #2271 @ 0x8df @ │ │ │ │ @ instruction: 0x4683b0b5 │ │ │ │ @@ -273776,28 +273776,28 @@ │ │ │ │ @ instruction: 0xf10ae5ec │ │ │ │ @ instruction: 0xf8cd0902 │ │ │ │ @ instruction: 0xe7c69054 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x0090b4bc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r3, lr, lsr r8 │ │ │ │ - addeq r0, r4, r8, asr #21 │ │ │ │ - addeq r1, r4, lr, ror r2 │ │ │ │ + addeq r9, r3, r2, asr #16 │ │ │ │ + addeq r0, r4, ip, asr #21 │ │ │ │ + addeq r1, r4, r2, lsl #5 │ │ │ │ addseq fp, r0, ip, lsl #8 │ │ │ │ - addeq r0, r4, r0, lsl sl │ │ │ │ - strdeq r1, [r4], r8 │ │ │ │ - addeq r0, r4, ip, ror #19 │ │ │ │ - addeq sl, r3, r0, lsl #2 │ │ │ │ - addeq r0, r4, lr, asr #19 │ │ │ │ - addeq r1, r4, ip, lsl r2 │ │ │ │ - umulleq r0, r4, r0, r9 │ │ │ │ - addeq r0, r4, ip, lsr #15 │ │ │ │ - addeq r0, r4, r2, lsr #13 │ │ │ │ - strdeq r9, [r3], lr │ │ │ │ + addeq r0, r4, r4, lsl sl │ │ │ │ + strdeq r1, [r4], ip │ │ │ │ + strdeq r0, [r4], r0 @ │ │ │ │ + addeq sl, r3, r4, lsl #2 │ │ │ │ + ldrdeq r0, [r4], r2 │ │ │ │ + addeq r1, r4, r0, lsr #4 │ │ │ │ + umulleq r0, r4, r4, r9 │ │ │ │ + @ instruction: 0x008407b0 │ │ │ │ + addeq r0, r4, r6, lsr #13 │ │ │ │ + addeq r9, r3, r2, lsl #10 │ │ │ │ eorsle r2, r8, r0, lsl #26 │ │ │ │ ldrdcc pc, [r4], -fp │ │ │ │ stcne 6, cr4, [r7], #740 @ 0x2e4 │ │ │ │ @ instruction: 0x63aef503 │ │ │ │ blvc 15e814 │ │ │ │ tstls r5, #43776 @ 0xab00 │ │ │ │ blvs 131ec94 │ │ │ │ @@ -273870,15 +273870,15 @@ │ │ │ │ mvnle pc, r0, lsl sl @ │ │ │ │ addmi r3, ip, #16777216 @ 0x1000000 │ │ │ │ vldrls d13, [r7, #-956] @ 0xfffffc44 │ │ │ │ @ instruction: 0x46564630 │ │ │ │ ldrdge pc, [r0], #-141 @ 0xffffff73 @ │ │ │ │ blcs 1798bc │ │ │ │ adcshi pc, r1, r0, asr #6 │ │ │ │ - bls 9c9f94 │ │ │ │ + bls 9c9f94 │ │ │ │ ldrdne pc, [r0], -lr │ │ │ │ biceq lr, r0, #3072 @ 0xc00 │ │ │ │ cmppl r1, r1 │ │ │ │ blvs 15e914 │ │ │ │ ldrbt r9, [r9], -sp, lsr #22 │ │ │ │ vadd.i8 d20, d18, d27 │ │ │ │ ldrbtmi r2, [r8], #-371 @ 0xfffffe8d │ │ │ │ @@ -274042,54 +274042,54 @@ │ │ │ │ strtmi r4, [r1], -ip, lsr #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 6, cr15, [r6, #-1004]! @ 0xfffffc14 │ │ │ │ @ instruction: 0xf04f482a │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mcr2 6, 1, pc, cr0, cr11, {7} @ │ │ │ │ svclt 0x0000e7b9 │ │ │ │ - addeq r0, r4, r4, lsl r6 │ │ │ │ - addeq r0, r4, r0, lsr #27 │ │ │ │ - strdeq r0, [r4], sl │ │ │ │ - addeq r9, r3, lr, lsl #26 │ │ │ │ - addeq r0, r4, r0, ror #11 │ │ │ │ - strdeq r9, [r3], r4 │ │ │ │ - ldrdeq r0, [r4], sl │ │ │ │ + addeq r0, r4, r8, lsl r6 │ │ │ │ + addeq r0, r4, r4, lsr #27 │ │ │ │ strdeq r0, [r4], lr │ │ │ │ - @ instruction: 0x008404b6 │ │ │ │ - addeq r9, r3, r2, ror #5 │ │ │ │ - umulleq r0, r4, sl, r4 │ │ │ │ - addeq r0, r4, sl, lsl #28 │ │ │ │ - addeq r0, r4, r0, ror #8 │ │ │ │ - addeq r0, r4, r0, lsr #27 │ │ │ │ - addeq r0, r4, r0, lsr #8 │ │ │ │ - addeq r9, r3, r4, lsr fp │ │ │ │ - addeq r0, r4, r6, lsl #8 │ │ │ │ - addeq r0, r4, r2, lsl sp │ │ │ │ - addeq r0, r4, ip, ror #7 │ │ │ │ - addeq r0, r4, r0, lsl #25 │ │ │ │ - addeq r0, r4, ip, asr r3 │ │ │ │ - addeq r0, r4, r0, asr #24 │ │ │ │ - addeq r0, r4, r2, asr #6 │ │ │ │ - strdeq r0, [r4], lr │ │ │ │ - addeq r0, r4, r6, lsr #6 │ │ │ │ - addeq r9, r3, sl, lsr sl │ │ │ │ - addeq r0, r4, sl, lsl #6 │ │ │ │ - addeq r0, r4, r6, asr #25 │ │ │ │ - addeq r0, r4, sl, ror #5 │ │ │ │ - strdeq r9, [r3], ip │ │ │ │ - addeq r0, r4, ip, asr #5 │ │ │ │ - ldrdeq r9, [r3], lr │ │ │ │ - addeq r0, r4, lr, lsr #5 │ │ │ │ - addeq r9, r3, r0, asr #19 │ │ │ │ - umulleq r0, r4, r4, r2 │ │ │ │ - addeq r9, r3, r6, lsr #19 │ │ │ │ - addeq r0, r4, sl, ror r2 │ │ │ │ - addeq r9, r3, ip, lsl #19 │ │ │ │ - addeq r0, r4, r0, ror #4 │ │ │ │ - addeq r9, r3, r2, ror r9 │ │ │ │ + addeq r9, r3, r2, lsl sp │ │ │ │ + addeq r0, r4, r4, ror #11 │ │ │ │ + strdeq r9, [r3], r8 │ │ │ │ + ldrdeq r0, [r4], lr │ │ │ │ + addeq r0, r4, r2, lsl #26 │ │ │ │ + @ instruction: 0x008404ba │ │ │ │ + addeq r9, r3, r6, ror #5 │ │ │ │ + umulleq r0, r4, lr, r4 │ │ │ │ + addeq r0, r4, lr, lsl #28 │ │ │ │ + addeq r0, r4, r4, ror #8 │ │ │ │ + addeq r0, r4, r4, lsr #27 │ │ │ │ + addeq r0, r4, r4, lsr #8 │ │ │ │ + addeq r9, r3, r8, lsr fp │ │ │ │ + addeq r0, r4, sl, lsl #8 │ │ │ │ + addeq r0, r4, r6, lsl sp │ │ │ │ + strdeq r0, [r4], r0 @ │ │ │ │ + addeq r0, r4, r4, lsl #25 │ │ │ │ + addeq r0, r4, r0, ror #6 │ │ │ │ + addeq r0, r4, r4, asr #24 │ │ │ │ + addeq r0, r4, r6, asr #6 │ │ │ │ + addeq r0, r4, r2, lsl #24 │ │ │ │ + addeq r0, r4, sl, lsr #6 │ │ │ │ + addeq r9, r3, lr, lsr sl │ │ │ │ + addeq r0, r4, lr, lsl #6 │ │ │ │ + addeq r0, r4, sl, asr #25 │ │ │ │ + addeq r0, r4, lr, ror #5 │ │ │ │ + addeq r9, r3, r0, lsl #20 │ │ │ │ + ldrdeq r0, [r4], r0 @ │ │ │ │ + addeq r9, r3, r2, ror #19 │ │ │ │ + @ instruction: 0x008402b2 │ │ │ │ + addeq r9, r3, r4, asr #19 │ │ │ │ + umulleq r0, r4, r8, r2 │ │ │ │ + addeq r9, r3, sl, lsr #19 │ │ │ │ + addeq r0, r4, lr, ror r2 │ │ │ │ + umulleq r9, r3, r0, r9 │ │ │ │ + addeq r0, r4, r4, ror #4 │ │ │ │ + addeq r9, r3, r6, ror r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec7a84c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addslt r0, r4, r8, lsr #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3094 @ 0xfffff3ea │ │ │ │ strls r9, [r1], #-3095 @ 0xfffff3e9 │ │ │ │ @@ -274115,16 +274115,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 6, cr15, [r6], {251} @ 0xfb │ │ │ │ ldmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6fb4478 │ │ │ │ blls 622d04 │ │ │ │ andslt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r0, r4, r0, asr #2 │ │ │ │ - addeq r9, r3, r4, asr r8 │ │ │ │ + addeq r0, r4, r4, asr #2 │ │ │ │ + addeq r9, r3, r8, asr r8 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec7a8d8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ mrc 15, 5, r0, cr0, cr0, {6} │ │ │ │ vldr d7, [pc, #768] @ 1239e4 │ │ │ │ vmov.u16 r5, d0[3] │ │ │ │ addlt r6, r8, r0, asr #22 │ │ │ │ @@ -274244,29 +274244,29 @@ │ │ │ │ @ instruction: 0xf6fb300c │ │ │ │ ldmdami r3, {r0, r2, r4, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6fb4478 │ │ │ │ bfi pc, r1, (invalid: 25:19) @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ - addeq r0, r4, r8, rrx │ │ │ │ - addeq r9, r3, ip, ror r7 │ │ │ │ - addeq r0, r4, sl, lsr #32 │ │ │ │ - addeq r9, r3, lr, lsr r7 │ │ │ │ - addeq pc, r3, r0, asr #31 │ │ │ │ - ldrdeq r9, [r3], r4 │ │ │ │ - addeq pc, r3, r2, lsr #31 │ │ │ │ - addeq ip, r3, r0, lsl sp │ │ │ │ - addeq r0, r4, sl, lsl #13 │ │ │ │ - addeq pc, r3, r4, ror pc @ │ │ │ │ - addeq r9, r3, r8, lsl #13 │ │ │ │ - addeq pc, r3, r6, asr pc @ │ │ │ │ - ldrdeq ip, [r3], r0 │ │ │ │ - addeq pc, r3, lr, lsr pc @ │ │ │ │ - addeq pc, r3, r8, asr pc @ │ │ │ │ + addeq r0, r4, ip, rrx │ │ │ │ + addeq r9, r3, r0, lsl #15 │ │ │ │ + addeq r0, r4, lr, lsr #32 │ │ │ │ + addeq r9, r3, r2, asr #14 │ │ │ │ + addeq pc, r3, r4, asr #31 │ │ │ │ + ldrdeq r9, [r3], r8 │ │ │ │ + addeq pc, r3, r6, lsr #31 │ │ │ │ + addeq ip, r3, r4, lsl sp │ │ │ │ + addeq r0, r4, lr, lsl #13 │ │ │ │ + addeq pc, r3, r8, ror pc @ │ │ │ │ + addeq r9, r3, ip, lsl #13 │ │ │ │ + addeq pc, r3, sl, asr pc @ │ │ │ │ + ldrdeq ip, [r3], r4 │ │ │ │ + addeq pc, r3, r2, asr #30 │ │ │ │ + addeq pc, r3, ip, asr pc @ │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1dedc8 >::_M_default_append(unsigned int)@@Base+0x235d8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ ldmibmi fp, {r0, r1, r2, r3, r9, sl, lr}^ │ │ │ │ blmi ff7f5194 │ │ │ │ @@ -274487,34 +274487,34 @@ │ │ │ │ blx fed6186c │ │ │ │ svclt 0x0000e79f │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ addseq sl, r0, r8, lsr #16 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0090a7b8 │ │ │ │ - ldrdeq pc, [r3], r0 │ │ │ │ - addeq r9, r3, r4, ror #7 │ │ │ │ - addeq pc, r3, r6, lsl #25 │ │ │ │ - umulleq r9, r3, sl, r3 │ │ │ │ - addeq pc, r3, r6, asr ip @ │ │ │ │ - addeq r9, r3, sl, ror #6 │ │ │ │ - addeq pc, r3, ip, lsr ip @ │ │ │ │ - addeq r9, r3, r0, asr r3 │ │ │ │ - addeq pc, r3, r4, lsr #24 │ │ │ │ - addeq r9, r3, r8, lsr r3 │ │ │ │ - addeq pc, r3, lr, ror #23 │ │ │ │ - addeq r9, r3, r2, lsl #6 │ │ │ │ ldrdeq pc, [r3], r4 │ │ │ │ - addeq pc, r3, lr, ror #23 │ │ │ │ - @ instruction: 0x0083fbb8 │ │ │ │ - addeq r9, r3, ip, asr #5 │ │ │ │ - umulleq pc, r3, lr, fp @ │ │ │ │ - addeq r0, r4, r0, asr #5 │ │ │ │ - addeq pc, r3, lr, ror fp @ │ │ │ │ - umulleq r9, r3, r2, r2 │ │ │ │ + addeq r9, r3, r8, ror #7 │ │ │ │ + addeq pc, r3, sl, lsl #25 │ │ │ │ + umulleq r9, r3, lr, r3 │ │ │ │ + addeq pc, r3, sl, asr ip @ │ │ │ │ + addeq r9, r3, lr, ror #6 │ │ │ │ + addeq pc, r3, r0, asr #24 │ │ │ │ + addeq r9, r3, r4, asr r3 │ │ │ │ + addeq pc, r3, r8, lsr #24 │ │ │ │ + addeq r9, r3, ip, lsr r3 │ │ │ │ + strdeq pc, [r3], r2 │ │ │ │ + addeq r9, r3, r6, lsl #6 │ │ │ │ + ldrdeq pc, [r3], r8 │ │ │ │ + strdeq pc, [r3], r2 │ │ │ │ + @ instruction: 0x0083fbbc │ │ │ │ + ldrdeq r9, [r3], r0 │ │ │ │ + addeq pc, r3, r2, lsr #23 │ │ │ │ + addeq r0, r4, r4, asr #5 │ │ │ │ + addeq pc, r3, r2, lsl #23 │ │ │ │ + umulleq r9, r3, r6, r2 │ │ │ │ vadd.i8 d20, d2, d14 │ │ │ │ ldrbtmi r7, [r8], #-307 @ 0xfffffecd │ │ │ │ @ instruction: 0xf6fb300c │ │ │ │ stmdbmi ip, {r0, r2, r4, r5, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ stmdami ip, {r0, r3, r4, r5, r6, sl, lr} │ │ │ │ blcs 75ee4c │ │ │ │ ldrbtmi r9, [r8], #-256 @ 0xffffff00 │ │ │ │ @@ -274522,19 +274522,19 @@ │ │ │ │ stmdami r9, {r0, r1, r3, r5, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ teqpvc r3, r2, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9a4f6fb │ │ │ │ ldrbtmi r4, [r9], #-2310 @ 0xfffff6fa │ │ │ │ @ instruction: 0xf6f2e7ed │ │ │ │ svclt 0x0000eb18 │ │ │ │ - strdeq pc, [r3], lr │ │ │ │ - addeq ip, r3, r0, ror r8 │ │ │ │ - addeq r0, r4, r6, asr r2 │ │ │ │ - ldrdeq pc, [r3], ip │ │ │ │ - addeq ip, r3, sl, asr r8 │ │ │ │ + addeq pc, r3, r2, lsl #22 │ │ │ │ + addeq ip, r3, r4, ror r8 │ │ │ │ + addeq r0, r4, sl, asr r2 │ │ │ │ + addeq pc, r3, r0, ror #21 │ │ │ │ + addeq ip, r3, lr, asr r8 │ │ │ │ blvs 73e168 │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldmibvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ @@ -274650,24 +274650,24 @@ │ │ │ │ stmdami pc, {r0, r1, r3, r5, r7, fp, ip, sp, lr, pc} @ │ │ │ │ tstpeq r8, pc, rrx @ p-variant is OBSOLETE │ │ │ │ @ instruction: 0xf6fb4478 │ │ │ │ strb pc, [r3, r5, ror #18] @ │ │ │ │ @ instruction: 0x0090a3dc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0090a3b6 │ │ │ │ - addeq pc, r3, r8, asr sl @ │ │ │ │ - addeq pc, r3, r0, ror #18 │ │ │ │ - addeq r9, r3, r2, ror r0 │ │ │ │ - addeq pc, r3, r0, asr #18 │ │ │ │ - addeq r9, r3, r2, asr r0 │ │ │ │ - addeq pc, r3, r0, lsr #18 │ │ │ │ - addeq r9, r3, r2, lsr r0 │ │ │ │ - addeq pc, r3, r0, lsl #18 │ │ │ │ - addeq pc, r3, r8, lsl r9 @ │ │ │ │ - strdeq r8, [r3], ip │ │ │ │ + addeq pc, r3, ip, asr sl @ │ │ │ │ + addeq pc, r3, r4, ror #18 │ │ │ │ + addeq r9, r3, r6, ror r0 │ │ │ │ + addeq pc, r3, r4, asr #18 │ │ │ │ + addeq r9, r3, r6, asr r0 │ │ │ │ + addeq pc, r3, r4, lsr #18 │ │ │ │ + addeq r9, r3, r6, lsr r0 │ │ │ │ + addeq pc, r3, r4, lsl #18 │ │ │ │ + addeq pc, r3, ip, lsl r9 @ │ │ │ │ + addeq r9, r3, r0 │ │ │ │ @ instruction: 0xf8ddb510 │ │ │ │ @ instruction: 0xf8d1c008 │ │ │ │ @ instruction: 0xf8dce010 │ │ │ │ @ instruction: 0xf8de4000 │ │ │ │ @ instruction: 0xf8cc0028 │ │ │ │ addmi r0, r4, #0 │ │ │ │ stmdacs r0, {r0, r1, r3, r4, r8, r9, fp, ip, lr, pc} │ │ │ │ @@ -275150,60 +275150,60 @@ │ │ │ │ stc2l 6, cr15, [r2], {250} @ 0xfa │ │ │ │ @ instruction: 0xf06f4832 │ │ │ │ ldrbtmi r0, [r8], #-264 @ 0xfffffef8 │ │ │ │ ldc2l 6, cr15, [ip, #-1000]! @ 0xfffffc18 │ │ │ │ svclt 0x0000e770 │ │ │ │ addseq sl, r0, sl, ror #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, r3, sl, ror #15 │ │ │ │ - addeq r0, r4, sl, ror #3 │ │ │ │ + addeq pc, r3, lr, ror #15 │ │ │ │ + addeq r0, r4, lr, ror #3 │ │ │ │ addseq sl, r0, ip, lsr #2 │ │ │ │ - addeq pc, r3, r6, lsr #15 │ │ │ │ - @ instruction: 0x0083f7be │ │ │ │ - addeq pc, r3, r8, lsr r7 @ │ │ │ │ - addeq pc, r3, ip, lsr #10 │ │ │ │ - addeq r8, r3, lr, lsr ip │ │ │ │ - addeq pc, r3, r0, lsl r5 @ │ │ │ │ - addeq r8, r3, r2, lsr #24 │ │ │ │ - addeq pc, r3, r0, lsr #9 │ │ │ │ - addeq pc, r3, sl, ror #29 │ │ │ │ - addeq pc, r3, r6, lsl #9 │ │ │ │ - umulleq r8, r3, sl, fp │ │ │ │ - ldrdeq pc, [r3], lr │ │ │ │ - strdeq r8, [r3], r2 │ │ │ │ + addeq pc, r3, sl, lsr #15 │ │ │ │ + addeq pc, r3, r2, asr #15 │ │ │ │ + addeq pc, r3, ip, lsr r7 @ │ │ │ │ + addeq pc, r3, r0, lsr r5 @ │ │ │ │ + addeq r8, r3, r2, asr #24 │ │ │ │ + addeq pc, r3, r4, lsl r5 @ │ │ │ │ + addeq r8, r3, r6, lsr #24 │ │ │ │ + addeq pc, r3, r4, lsr #9 │ │ │ │ + addeq pc, r3, lr, ror #29 │ │ │ │ + addeq pc, r3, sl, lsl #9 │ │ │ │ + umulleq r8, r3, lr, fp │ │ │ │ + addeq pc, r3, r2, ror #7 │ │ │ │ + strdeq r8, [r3], r6 │ │ │ │ + addeq pc, r3, r8, asr #7 │ │ │ │ + addeq pc, r3, r2, ror #7 │ │ │ │ addeq pc, r3, r4, asr #7 │ │ │ │ + addeq pc, r3, r4, asr #5 │ │ │ │ + ldrdeq r8, [r3], r8 @ │ │ │ │ + addeq pc, r3, ip, ror #4 │ │ │ │ + addeq r8, r3, r0, lsl #19 │ │ │ │ + addeq pc, r3, r2, asr r2 @ │ │ │ │ + addeq r8, r3, r6, ror #18 │ │ │ │ + addeq pc, r3, r8, lsr r2 @ │ │ │ │ + addeq r8, r3, sl, asr #18 │ │ │ │ + addeq pc, r3, r8, lsl r2 @ │ │ │ │ + addeq r8, r3, sl, lsr #18 │ │ │ │ + strdeq pc, [r3], lr │ │ │ │ + addeq r8, r3, r0, lsl r9 │ │ │ │ ldrdeq pc, [r3], lr │ │ │ │ - addeq pc, r3, r0, asr #7 │ │ │ │ - addeq pc, r3, r0, asr #5 │ │ │ │ + strdeq r8, [r3], r0 │ │ │ │ + addeq pc, r3, r2, asr #3 │ │ │ │ ldrdeq r8, [r3], r4 │ │ │ │ - addeq pc, r3, r8, ror #4 │ │ │ │ - addeq r8, r3, ip, ror r9 │ │ │ │ - addeq pc, r3, lr, asr #4 │ │ │ │ - addeq r8, r3, r2, ror #18 │ │ │ │ - addeq pc, r3, r4, lsr r2 @ │ │ │ │ - addeq r8, r3, r6, asr #18 │ │ │ │ - addeq pc, r3, r4, lsl r2 @ │ │ │ │ - addeq r8, r3, r6, lsr #18 │ │ │ │ - strdeq pc, [r3], sl │ │ │ │ - addeq r8, r3, ip, lsl #18 │ │ │ │ - ldrdeq pc, [r3], sl │ │ │ │ - addeq r8, r3, ip, ror #17 │ │ │ │ - @ instruction: 0x0083f1be │ │ │ │ - ldrdeq r8, [r3], r0 │ │ │ │ - addeq pc, r3, r2, lsr #3 │ │ │ │ - @ instruction: 0x008388b4 │ │ │ │ - addeq pc, r3, r6, lsl #3 │ │ │ │ - umulleq r8, r3, r8, r8 │ │ │ │ - addeq pc, r3, sl, ror #2 │ │ │ │ - addeq r8, r3, ip, ror r8 │ │ │ │ - addeq pc, r3, lr, asr #2 │ │ │ │ - addeq r8, r3, r0, ror #16 │ │ │ │ - addeq pc, r3, lr, lsr #2 │ │ │ │ - addeq pc, r3, r6, asr #2 │ │ │ │ - addeq r8, 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r3, lr, asr #6 │ │ │ │ + addeq r6, r3, r2, ror #30 │ │ │ │ + addeq lr, r3, sl, ror #5 │ │ │ │ + strdeq r6, [r3], lr │ │ │ │ + addeq lr, r3, lr, asr #5 │ │ │ │ + addeq r6, r3, r2, ror #29 │ │ │ │ + @ instruction: 0x0083e2b2 │ │ │ │ + addeq sp, r3, ip, lsl #16 │ │ │ │ + addeq lr, r3, r8, asr r2 │ │ │ │ + addeq r6, r3, ip, ror #28 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fec88cec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r5, {r3, r4, r6, r7, r8, r9, sl, fp} │ │ │ │ addlt r4, r3, pc, lsl r6 │ │ │ │ @ instruction: 0xf8954606 │ │ │ │ @@ -276883,20 +276883,20 @@ │ │ │ │ @ instruction: 0xf6f8300c │ │ │ │ stmdami sl, {r0, r2, r4, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xfff0f6f8 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldc 0, cr11, [sp], #12 │ │ │ │ @ instruction: 0xbdf08b02 │ │ │ │ - umulleq lr, r3, ip, r1 │ │ │ │ - @ instruction: 0x00836db0 │ │ │ │ - addeq lr, r3, ip, lsl r1 │ │ │ │ - addeq r6, r3, r0, lsr sp │ │ │ │ - strdeq lr, [r3], lr @ │ │ │ │ - addeq r6, r3, r2, lsl sp │ │ │ │ + addeq lr, r3, r0, lsr #3 │ │ │ │ + @ instruction: 0x00836db4 │ │ │ │ + addeq lr, r3, r0, lsr #2 │ │ │ │ + addeq r6, r3, r4, lsr sp │ │ │ │ + addeq lr, r3, r2, lsl #2 │ │ │ │ + addeq r6, r3, r6, lsl sp │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi fe8f7a94 │ │ │ │ umulllt r4, r9, pc, fp @ │ │ │ │ stmdbvs sp, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -277056,30 +277056,30 @@ │ │ │ │ ldrdcc pc, [r0], -r9 @ │ │ │ │ @ instruction: 0xf8c93b01 │ │ │ │ ldrb r3, [r5, -r0, lsr #32]! │ │ │ │ svc 0x004ef6ef │ │ │ │ addseq r7, r0, r0, lsl pc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r7, r0, r4, ror #28 │ │ │ │ - ldrdeq sp, [r3], r2 │ │ │ │ - addeq r6, r3, r6, ror #23 │ │ │ │ - addeq sp, r3, r8, lsr #31 │ │ │ │ - @ instruction: 0x00836bbc │ │ │ │ - addeq sp, r3, sl, lsl #31 │ │ │ │ - addeq sp, r3, r4, ror #9 │ │ │ │ - addeq sp, r3, r4, ror pc │ │ │ │ - addeq r6, r3, r8, lsl #23 │ │ │ │ - addeq sp, r3, r6, lsr pc │ │ │ │ - addeq r6, r3, sl, asr #22 │ │ │ │ - addeq sp, r3, r4, asr #29 │ │ │ │ - ldrdeq r6, [r3], r8 │ │ │ │ - addeq sp, r3, sl, lsr #29 │ │ │ │ - @ instruction: 0x00836abe │ │ │ │ - addeq sp, r3, lr, lsl #29 │ │ │ │ - addeq r6, r3, r8, lsr #21 │ │ │ │ + ldrdeq sp, [r3], r6 │ │ │ │ + addeq r6, r3, sl, ror #23 │ │ │ │ + addeq sp, r3, ip, lsr #31 │ │ │ │ + addeq r6, r3, r0, asr #23 │ │ │ │ + addeq sp, r3, lr, lsl #31 │ │ │ │ + addeq sp, r3, r8, ror #9 │ │ │ │ + addeq sp, r3, r8, ror pc │ │ │ │ + addeq r6, r3, ip, lsl #23 │ │ │ │ + addeq sp, r3, sl, lsr pc │ │ │ │ + addeq r6, r3, lr, asr #22 │ │ │ │ + addeq sp, r3, r8, asr #29 │ │ │ │ + ldrdeq r6, [r3], ip │ │ │ │ + addeq sp, r3, lr, lsr #29 │ │ │ │ + addeq r6, r3, r2, asr #21 │ │ │ │ + umulleq sp, r3, r2, lr │ │ │ │ + addeq r6, r3, ip, lsr #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec7d708 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r3, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrmi fp, [r6], r5, lsl #1 │ │ │ │ mlagt r4, r3, r8, pc @ │ │ │ │ stceq 0, cr15, [r3], {12} │ │ │ │ @@ -277131,22 +277131,22 @@ │ │ │ │ cmppne r9, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2059 @ 0xfffff7f5 │ │ │ │ @ instruction: 0xf6f8300c │ │ │ │ stmdami sl, {r0, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2l 6, cr15, [ip, #992]! @ 0x3e0 │ │ │ │ str r9, [r9, r3, lsl #22]! │ │ │ │ - addeq sp, r3, r6, lsl #27 │ │ │ │ - umulleq r6, r3, sl, r9 │ │ │ │ - addeq sp, r3, r4, asr sp │ │ │ │ - addeq r6, r3, r8, ror #18 │ │ │ │ - addeq sp, r3, r8, lsr sp │ │ │ │ - umulleq sp, r3, r2, r2 │ │ │ │ - addeq sp, r3, r6, lsl sp │ │ │ │ - addeq r6, r3, sl, lsr #18 │ │ │ │ + addeq sp, r3, sl, lsl #27 │ │ │ │ + umulleq r6, r3, lr, r9 │ │ │ │ + addeq sp, r3, r8, asr sp │ │ │ │ + addeq r6, r3, ip, ror #18 │ │ │ │ + addeq sp, r3, ip, lsr sp │ │ │ │ + umulleq sp, r3, r6, r2 │ │ │ │ + addeq sp, r3, sl, lsl sp │ │ │ │ + addeq r6, r3, lr, lsr #18 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ @ instruction: 0x305df891 │ │ │ │ stmdbvs ip, {r0, r1, r2, r7, ip, sp, pc} │ │ │ │ @ instruction: 0xf013460d │ │ │ │ @@ -277364,33 +277364,33 @@ │ │ │ │ vtst.8 d20, d0, d7 │ │ │ │ ldrbtmi r3, [r8], #-463 @ 0xfffffe31 │ │ │ │ @ instruction: 0xf6f8300c │ │ │ │ ldmdami r5, {r0, r1, r2, r3, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1593 @ 0xfffff9c7 │ │ │ │ stc2 6, cr15, [sl], #-992 @ 0xfffffc20 │ │ │ │ svclt 0x0000e77c │ │ │ │ - addeq sp, r3, r8, lsl ip │ │ │ │ - addeq r6, r3, ip, lsr #16 │ │ │ │ - addeq sp, r3, r4, lsl #23 │ │ │ │ - addeq sp, r3, r6, ror fp │ │ │ │ - addeq r6, r3, sl, lsl #15 │ │ │ │ - addeq sp, r3, r6, asr fp │ │ │ │ - addeq r6, r3, sl, ror #14 │ │ │ │ - addeq sp, r3, r6, lsr fp │ │ │ │ - addeq r6, r3, sl, asr #14 │ │ │ │ - addeq sp, r3, r6, ror sl │ │ │ │ - addeq r6, r3, sl, lsl #13 │ │ │ │ - addeq sp, r3, lr, asr sl │ │ │ │ - addeq r6, r3, r2, ror r6 │ │ │ │ - addeq sp, r3, r0, ror #19 │ │ │ │ - strdeq r6, [r3], r4 │ │ │ │ - addeq sp, r3, r0, asr #19 │ │ │ │ - ldrdeq r6, [r3], sl │ │ │ │ - addeq sp, r3, r2, ror r9 │ │ │ │ - addeq r6, r3, r6, lsl #11 │ │ │ │ + addeq sp, r3, ip, lsl ip │ │ │ │ + addeq r6, r3, r0, lsr r8 │ │ │ │ + addeq sp, r3, r8, lsl #23 │ │ │ │ + addeq sp, r3, sl, ror fp │ │ │ │ + addeq r6, r3, lr, lsl #15 │ │ │ │ + addeq sp, r3, sl, asr fp │ │ │ │ + addeq r6, r3, lr, ror #14 │ │ │ │ + addeq sp, r3, sl, lsr fp │ │ │ │ + addeq r6, r3, lr, asr #14 │ │ │ │ + addeq sp, r3, sl, ror sl │ │ │ │ + addeq r6, r3, lr, lsl #13 │ │ │ │ + addeq sp, r3, r2, ror #20 │ │ │ │ + addeq r6, r3, r6, ror r6 │ │ │ │ + addeq sp, r3, r4, ror #19 │ │ │ │ + strdeq r6, [r3], r8 │ │ │ │ + addeq sp, r3, r4, asr #19 │ │ │ │ + ldrdeq r6, [r3], lr │ │ │ │ + addeq sp, r3, r6, ror r9 │ │ │ │ + addeq r6, r3, sl, lsl #11 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e1e9c >::_M_default_append(unsigned int)@@Base+0x266ac> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1364d20 │ │ │ │ pkhtbmi r4, r9, r2, asr #25 │ │ │ │ @ instruction: 0xf2ad49d2 │ │ │ │ @@ -277425,15 +277425,15 @@ │ │ │ │ subhi pc, sp, #64 @ 0x40 │ │ │ │ ldmibvs fp, {r2, r3, r8, r9, fp, ip, pc} │ │ │ │ ble 13374e4 │ │ │ │ vmov.f64 d9, #108 @ 0x3f600000 0.875 │ │ │ │ b 150567c │ │ │ │ ldmdbvs fp, {r2, r7, r9, fp} │ │ │ │ eorpl pc, r4, r3, asr r8 @ │ │ │ │ - blvs 9e20dc │ │ │ │ + blvs 9e20dc │ │ │ │ blvs ff32255c │ │ │ │ blx 562654 │ │ │ │ @ instruction: 0xf10dd4e4 │ │ │ │ blge 728c08 │ │ │ │ strtmi r4, [r9], -r2, asr #12 │ │ │ │ @ instruction: 0xf11c4630 │ │ │ │ stmdacs r1, {r0, r1, r2, r3, r9, ip, sp, lr, pc} │ │ │ │ @@ -277600,22 +277600,22 @@ │ │ │ │ addeq lr, r2, r0, lsl #22 │ │ │ │ fstmiaxeq r2, {d30} @ Deprecated │ │ │ │ svclt 0x0000e035 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r7, r0, r2, asr r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq sp, r3, r2, r8 │ │ │ │ - addeq sp, r3, r8, lsl #17 │ │ │ │ - addeq sp, r3, r4, lsl #16 │ │ │ │ - addeq r6, r3, r8, lsl r4 │ │ │ │ + umulleq sp, r3, r6, r8 │ │ │ │ + addeq sp, r3, ip, lsl #17 │ │ │ │ + addeq sp, r3, r8, lsl #16 │ │ │ │ + addeq r6, r3, ip, lsl r4 │ │ │ │ addseq r7, r0, r0, lsr r6 │ │ │ │ - addeq sp, r3, r0, lsr #13 │ │ │ │ - addeq sp, r3, lr, ror #11 │ │ │ │ - addeq r6, r3, r2, lsl #4 │ │ │ │ + addeq sp, r3, r4, lsr #13 │ │ │ │ + strdeq sp, [r3], r2 │ │ │ │ + addeq r6, r3, r6, lsl #4 │ │ │ │ blvc 9623b0 │ │ │ │ blvc ff162840 │ │ │ │ blx 562934 │ │ │ │ vldr d13, [r2, #132] @ 0x84 │ │ │ │ @ instruction: 0xeeb47b22 │ │ │ │ vsqrt.f64 d23, d6 │ │ │ │ ldmdale sl, {r4, r9, fp, ip, sp, lr, pc} │ │ │ │ @@ -277841,33 +277841,33 @@ │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ @ instruction: 0xf6f7300c │ │ │ │ ldmdami r7, {r0, r2, r4, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6f84478 │ │ │ │ strb pc, [pc, pc, ror #16]! @ │ │ │ │ ... │ │ │ │ - addeq sp, r3, r8, asr r4 │ │ │ │ - addeq sp, r3, r6, lsl r4 │ │ │ │ - addeq r6, r3, sl, lsr #32 │ │ │ │ - strdeq sp, [r3], sl │ │ │ │ - addeq r6, r3, lr │ │ │ │ - ldrdeq sp, [r3], lr │ │ │ │ - strdeq r5, [r3], r2 │ │ │ │ - umulleq sp, r3, ip, r3 │ │ │ │ - addeq r2, r8, ip, ror #31 │ │ │ │ - addeq sp, r3, sl, ror #4 │ │ │ │ - addeq r5, r3, lr, ror lr │ │ │ │ - addeq sp, r3, lr, asr #4 │ │ │ │ - addeq r5, r3, r2, ror #28 │ │ │ │ - addeq sp, r3, r4, lsr r2 │ │ │ │ - addeq r5, r3, r8, asr #28 │ │ │ │ - addeq sp, r3, ip, lsl r2 │ │ │ │ - addeq r5, r3, lr, lsr #28 │ │ │ │ + addeq sp, r3, ip, asr r4 │ │ │ │ + addeq sp, r3, sl, lsl r4 │ │ │ │ + addeq r6, r3, lr, lsr #32 │ │ │ │ strdeq sp, [r3], lr │ │ │ │ - addeq r5, r3, r0, lsl lr │ │ │ │ + addeq r6, r3, r2, lsl r0 │ │ │ │ + addeq sp, r3, r2, ror #7 │ │ │ │ + strdeq r5, [r3], r6 │ │ │ │ + addeq sp, r3, r0, lsr #7 │ │ │ │ + strdeq r2, [r8], r0 │ │ │ │ + addeq sp, r3, lr, ror #4 │ │ │ │ + addeq r5, r3, r2, lsl #29 │ │ │ │ + addeq sp, r3, r2, asr r2 │ │ │ │ + addeq r5, r3, r6, ror #28 │ │ │ │ + addeq sp, r3, r8, lsr r2 │ │ │ │ + addeq r5, r3, ip, asr #28 │ │ │ │ + addeq sp, r3, r0, lsr #4 │ │ │ │ + addeq r5, r3, r2, lsr lr │ │ │ │ + addeq sp, r3, r2, lsl #4 │ │ │ │ + addeq r5, r3, r4, lsl lr │ │ │ │ stmiami r6, {r0, r1, r7, r9, sl, lr}^ │ │ │ │ teqpvc sl, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff7cf6f7 │ │ │ │ ldrbmi r4, [r9], -r3, asr #17 │ │ │ │ @ instruction: 0xf6f84478 │ │ │ │ ldrb pc, [r1], #2103 @ 0x837 @ │ │ │ │ @@ -278059,49 +278059,49 @@ │ │ │ │ cmnpvc r4, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 6, cr15, [lr, #988]! @ 0x3dc │ │ │ │ ldrbmi r4, [r9], -r5, lsr #16 │ │ │ │ @ instruction: 0xf6f74478 │ │ │ │ @ instruction: 0xf7fffeb9 │ │ │ │ svclt 0x0000bb53 │ │ │ │ - addeq sp, r3, ip, lsl #3 │ │ │ │ - addeq r5, r3, r0, lsr #27 │ │ │ │ - addeq sp, r3, ip, ror #2 │ │ │ │ - addeq r5, r3, r0, lsl #27 │ │ │ │ - addeq sp, r3, r0, asr r1 │ │ │ │ - addeq r5, r3, r4, ror #26 │ │ │ │ - addeq sp, r3, r8, lsr #2 │ │ │ │ - addeq r5, r3, ip, lsr sp │ │ │ │ - addeq sp, r3, r0, lsl r1 │ │ │ │ - addeq r5, r3, r2, lsr #26 │ │ │ │ - strdeq sp, [r3], r4 │ │ │ │ - addeq r5, r3, r6, lsl #26 │ │ │ │ - ldrdeq sp, [r3], r8 │ │ │ │ - addeq r5, r3, sl, ror #25 │ │ │ │ - umulleq sp, r3, r8, r0 │ │ │ │ - addeq sp, r3, sl, asr r0 │ │ │ │ - addeq r5, r3, lr, ror #24 │ │ │ │ - addeq sp, r3, lr, lsl r0 │ │ │ │ - addeq r5, r3, r2, lsr ip │ │ │ │ - addeq sp, r3, r6 │ │ │ │ - addeq r5, r3, r8, lsl ip │ │ │ │ - addeq ip, r3, sl, asr #31 │ │ │ │ - @ instruction: 0x0083cfb4 │ │ │ │ - addeq r5, r3, r8, asr #23 │ │ │ │ - umulleq ip, r3, sl, pc @ │ │ │ │ - addeq r5, r3, ip, lsr #23 │ │ │ │ - addeq ip, r3, r0, lsl #31 │ │ │ │ - umulleq r5, r3, r2, fp │ │ │ │ - addeq ip, r3, sl, lsr #30 │ │ │ │ - addeq r5, r3, lr, lsr fp │ │ │ │ - addeq ip, r3, r0, lsl #30 │ │ │ │ - addeq r5, r3, r4, lsl fp │ │ │ │ - umulleq ip, r3, lr, lr │ │ │ │ - umulleq ip, r3, r0, lr │ │ │ │ - addeq r5, r3, r4, lsr #21 │ │ │ │ + umulleq sp, r3, r0, r1 │ │ │ │ + addeq r5, r3, r4, lsr #27 │ │ │ │ + addeq sp, r3, r0, ror r1 │ │ │ │ + addeq r5, r3, r4, lsl #27 │ │ │ │ + addeq sp, r3, r4, asr r1 │ │ │ │ + addeq r5, r3, r8, ror #26 │ │ │ │ + addeq sp, r3, ip, lsr #2 │ │ │ │ + addeq r5, r3, r0, asr #26 │ │ │ │ + addeq sp, r3, r4, lsl r1 │ │ │ │ + addeq r5, r3, r6, lsr #26 │ │ │ │ + strdeq sp, [r3], r8 │ │ │ │ + addeq r5, r3, sl, lsl #26 │ │ │ │ + ldrdeq sp, [r3], ip │ │ │ │ + addeq r5, r3, lr, ror #25 │ │ │ │ + umulleq sp, r3, ip, r0 │ │ │ │ + addeq sp, r3, lr, asr r0 │ │ │ │ + addeq r5, r3, r2, ror ip │ │ │ │ + addeq sp, r3, r2, lsr #32 │ │ │ │ + addeq r5, r3, r6, lsr ip │ │ │ │ + addeq sp, r3, sl │ │ │ │ + addeq r5, r3, ip, lsl ip │ │ │ │ + addeq ip, r3, lr, asr #31 │ │ │ │ + @ instruction: 0x0083cfb8 │ │ │ │ + addeq r5, r3, ip, asr #23 │ │ │ │ + umulleq ip, r3, lr, pc @ │ │ │ │ + @ instruction: 0x00835bb0 │ │ │ │ + addeq ip, r3, r4, lsl #31 │ │ │ │ + umulleq r5, r3, r6, fp │ │ │ │ + addeq ip, r3, lr, lsr #30 │ │ │ │ + addeq r5, r3, r2, asr #22 │ │ │ │ + addeq ip, r3, r4, lsl #30 │ │ │ │ + addeq r5, r3, r8, lsl fp │ │ │ │ + addeq ip, r3, r2, lsr #29 │ │ │ │ + umulleq ip, r3, r4, lr │ │ │ │ + addeq r5, r3, r8, lsr #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, fp, r1, ror #24 │ │ │ │ @ instruction: 0xf04f4961 │ │ │ │ ldrbtmi r0, [ip], #-2048 @ 0xfffff800 │ │ │ │ @@ -278199,20 +278199,20 @@ │ │ │ │ strtmi r4, [r1], -fp, lsl #16 │ │ │ │ @ instruction: 0xf6f74478 │ │ │ │ ldr pc, [sp, r7, lsr #27] │ │ │ │ cdp 6, 5, cr15, cr12, cr14, {7} │ │ │ │ addseq r6, r0, r2, lsr ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r6, r0, r8, ror fp │ │ │ │ - addeq ip, r3, r0, lsr #25 │ │ │ │ - @ instruction: 0x008358b4 │ │ │ │ - addeq ip, r3, r6, lsl #25 │ │ │ │ - umulleq r5, r3, sl, r8 │ │ │ │ - addeq ip, r3, ip, ror #24 │ │ │ │ - addeq r5, r3, r0, lsl #17 │ │ │ │ + addeq ip, r3, r4, lsr #25 │ │ │ │ + @ instruction: 0x008358b8 │ │ │ │ + addeq ip, r3, sl, lsl #25 │ │ │ │ + umulleq r5, r3, lr, r8 │ │ │ │ + addeq ip, r3, r0, ror ip │ │ │ │ + addeq r5, r3, r4, lsl #17 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec7e8c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ mrcne 15, 0, r0, cr14, cr8, {6} │ │ │ │ svclt 0x00c2b085 │ │ │ │ svcne 0x00154607 │ │ │ │ stcle 4, cr2, [r3], {-0} │ │ │ │ @@ -278232,16 +278232,16 @@ │ │ │ │ stmdami r7, {r0, r3, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ stc2l 6, cr15, [r4, #-988]! @ 0xfffffc24 │ │ │ │ ldrmi r9, [r0], -r3, lsl #20 │ │ │ │ ldcllt 0, cr11, [r0, #20]! │ │ │ │ ldrmi r2, [r0], -r1, lsl #4 │ │ │ │ ldcllt 0, cr11, [r0, #20]! │ │ │ │ - addeq ip, r3, r6, ror #23 │ │ │ │ - strdeq r5, [r3], sl │ │ │ │ + addeq ip, r3, sl, ror #23 │ │ │ │ + strdeq r5, [r3], lr │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec7e938 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r5, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ addlt r4, r3, lr, lsl r6 │ │ │ │ stmibvs fp!, {r0, r1, r2, r9, sl, lr} │ │ │ │ stmdbvs sl!, {r0, r1, r3, r8, r9, ip, sp, pc} │ │ │ │ @@ -278288,24 +278288,24 @@ │ │ │ │ vhadd.u16 , q10, q14 │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ bmi 496fb8 │ │ │ │ @ instruction: 0x46314638 │ │ │ │ @ instruction: 0xf0ec447a │ │ │ │ strtmi pc, [r0], -fp, asr #6 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addeq ip, r3, r0, ror fp │ │ │ │ - addeq ip, r3, sl, asr #1 │ │ │ │ - @ instruction: 0x0085c1b6 │ │ │ │ - addeq ip, r3, sl, asr #22 │ │ │ │ - addeq r5, r3, lr, asr r7 │ │ │ │ - addeq ip, r3, r2, lsr fp │ │ │ │ - addeq r5, r3, r6, asr #14 │ │ │ │ - addeq ip, r3, r4, lsr #23 │ │ │ │ - addeq ip, r3, r2, lsr #23 │ │ │ │ - addeq ip, r3, r8, lsl #23 │ │ │ │ + addeq ip, r3, r4, ror fp │ │ │ │ + addeq ip, r3, lr, asr #1 │ │ │ │ + @ instruction: 0x0085c1ba │ │ │ │ + addeq ip, r3, lr, asr #22 │ │ │ │ + addeq r5, r3, r2, ror #14 │ │ │ │ + addeq ip, r3, r6, lsr fp │ │ │ │ + addeq r5, r3, sl, asr #14 │ │ │ │ + addeq ip, r3, r8, lsr #23 │ │ │ │ + addeq ip, r3, r6, lsr #23 │ │ │ │ + addeq ip, r3, ip, lsl #23 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ stcmi 6, cr4, [ip], {15} │ │ │ │ addlt r4, r7, ip, lsl #19 │ │ │ │ @ instruction: 0x4690447c │ │ │ │ @@ -278447,22 +278447,22 @@ │ │ │ │ svclt 0x0000ec74 │ │ │ │ ... │ │ │ │ addseq r6, r0, r4, lsl #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x009068f4 │ │ │ │ andeq r1, r0, r4, lsl r4 │ │ │ │ addseq r6, r0, r4, lsl #16 │ │ │ │ - addeq ip, r3, sl, lsl #18 │ │ │ │ - addeq r5, r3, lr, lsl r5 │ │ │ │ - addeq ip, r3, r4, ror #17 │ │ │ │ - strdeq r5, [r3], r8 │ │ │ │ - @ instruction: 0x0083c8ba │ │ │ │ - addeq r5, r3, lr, asr #9 │ │ │ │ - umulleq ip, r3, ip, r8 │ │ │ │ - @ instruction: 0x008354b0 │ │ │ │ + addeq ip, r3, lr, lsl #18 │ │ │ │ + addeq r5, r3, r2, lsr #10 │ │ │ │ + addeq ip, r3, r8, ror #17 │ │ │ │ + strdeq r5, [r3], ip │ │ │ │ + @ instruction: 0x0083c8be │ │ │ │ + ldrdeq r5, [r3], r2 │ │ │ │ + addeq ip, r3, r0, lsr #17 │ │ │ │ + @ instruction: 0x008354b4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ strtgt pc, [r0], #-2271 @ 0xfffff721 │ │ │ │ @ instruction: 0xf8df469a │ │ │ │ addlt r3, fp, r0, lsr #8 │ │ │ │ @@ -278726,32 +278726,32 @@ │ │ │ │ @ instruction: 0xf98af6f7 │ │ │ │ ldr r9, [sl], -r4, lsl #20 │ │ │ │ b 10e5a8c │ │ │ │ ... │ │ │ │ addseq r6, r0, r8, lsl #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r6, r0, r2, asr #12 │ │ │ │ - addeq ip, r3, r8, asr r7 │ │ │ │ - addeq r5, r3, ip, ror #6 │ │ │ │ - addeq ip, r3, r4, asr r6 │ │ │ │ - addeq r5, r3, r8, ror #4 │ │ │ │ - addeq ip, r3, r0, lsr #12 │ │ │ │ - addeq r5, r3, r4, lsr r2 │ │ │ │ - addeq ip, r3, r8, ror #11 │ │ │ │ - strdeq r5, [r3], ip │ │ │ │ - addeq ip, r3, r8, ror #10 │ │ │ │ - addeq r5, r3, ip, ror r1 │ │ │ │ - addeq ip, r3, r0, lsr r5 │ │ │ │ - addeq r5, r3, r4, asr #2 │ │ │ │ - addeq ip, r3, r2, asr #9 │ │ │ │ - ldrdeq r5, [r3], r6 │ │ │ │ - addeq ip, r3, r4, lsr #9 │ │ │ │ - strheq r5, [r3], r8 │ │ │ │ - addeq ip, r3, r2, lsr r4 │ │ │ │ - addeq r5, r3, r6, asr #32 │ │ │ │ + addeq ip, r3, ip, asr r7 │ │ │ │ + addeq r5, r3, r0, ror r3 │ │ │ │ + addeq ip, r3, r8, asr r6 │ │ │ │ + addeq r5, r3, ip, ror #4 │ │ │ │ + addeq ip, r3, r4, lsr #12 │ │ │ │ + addeq r5, r3, r8, lsr r2 │ │ │ │ + addeq ip, r3, ip, ror #11 │ │ │ │ + addeq r5, r3, r0, lsl #4 │ │ │ │ + addeq ip, r3, ip, ror #10 │ │ │ │ + addeq r5, r3, r0, lsl #3 │ │ │ │ + addeq ip, r3, r4, lsr r5 │ │ │ │ + addeq r5, r3, r8, asr #2 │ │ │ │ + addeq ip, r3, r6, asr #9 │ │ │ │ + ldrdeq r5, [r3], sl │ │ │ │ + addeq ip, r3, r8, lsr #9 │ │ │ │ + strheq r5, [r3], ip │ │ │ │ + addeq ip, r3, r6, lsr r4 │ │ │ │ + addeq r5, r3, sl, asr #32 │ │ │ │ ldrtmi r3, [r0], -r1, lsl #2 │ │ │ │ andgt pc, r8, sp, asr #17 │ │ │ │ @ instruction: 0xf5f4f0eb │ │ │ │ eorvs r9, r8, r4, lsl #26 │ │ │ │ @ instruction: 0xf0eb4630 │ │ │ │ blmi c656b4 │ │ │ │ ldrbtmi r9, [fp], #-2306 @ 0xfffff6fe │ │ │ │ @@ -278794,21 +278794,21 @@ │ │ │ │ @ instruction: 0xf640480b │ │ │ │ ldrbtmi r5, [r8], #-506 @ 0xfffffe06 │ │ │ │ @ instruction: 0xf6f7300c │ │ │ │ stmdami r9, {r0, r1, r3, r4, r5, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6f74478 │ │ │ │ @ instruction: 0xe7eef8f5 │ │ │ │ - addeq ip, r3, r6, lsl #7 │ │ │ │ - addeq ip, r3, r6, asr #6 │ │ │ │ - addeq r4, r3, sl, asr pc │ │ │ │ - addeq ip, r3, sl, lsr #6 │ │ │ │ - addeq r4, r3, ip, lsr pc │ │ │ │ - addeq ip, r3, sl, lsl #6 │ │ │ │ - addeq r4, r3, ip, lsl pc │ │ │ │ + addeq ip, r3, sl, lsl #7 │ │ │ │ + addeq ip, r3, sl, asr #6 │ │ │ │ + addeq r4, r3, lr, asr pc │ │ │ │ + addeq ip, r3, lr, lsr #6 │ │ │ │ + addeq r4, r3, r0, asr #30 │ │ │ │ + addeq ip, r3, lr, lsl #6 │ │ │ │ + addeq r4, r3, r0, lsr #30 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2634d4 >::_M_default_append(unsigned int)@@Base+0xa7ce4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ ldcmi 0, cr11, [r8], #596 @ 0x254 │ │ │ │ ldrbtmi r4, [ip], #-1549 @ 0xfffff9f3 │ │ │ │ @@ -278992,17 +278992,17 @@ │ │ │ │ andsvs r3, r3, r1, lsl #6 │ │ │ │ svclt 0x0000e7c2 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ addseq r6, r0, lr, lsl r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0089c8bc │ │ │ │ - addeq ip, r9, r8, asr #16 │ │ │ │ - addeq ip, r9, ip, lsr #16 │ │ │ │ + addeq ip, r9, r4, asr #17 │ │ │ │ + addeq ip, r9, ip, asr #16 │ │ │ │ + addeq ip, r9, r0, lsr r8 │ │ │ │ addseq r5, r0, lr, ror #30 │ │ │ │ vstrls d9, [r4, #-8] │ │ │ │ blne 17c2398 │ │ │ │ mlsle r7, r2, r5, r4 │ │ │ │ blhi ff163e08 │ │ │ │ blx 563efc │ │ │ │ svcge 0x0049f63f │ │ │ │ @@ -279141,34 +279141,34 @@ │ │ │ │ stc2 6, cr15, [r8, #984] @ 0x3d8 │ │ │ │ stmdbls r2, {r0, r3, r4, fp, lr} │ │ │ │ @ instruction: 0xf6f64478 │ │ │ │ blls 1e7e68 >::_M_default_append(unsigned int)@@Base+0x2c678> │ │ │ │ @ instruction: 0xf6ede63d │ │ │ │ svclt 0x0000eef8 │ │ │ │ ... │ │ │ │ - addeq fp, r3, r6, lsr #30 │ │ │ │ - addeq r4, r3, sl, lsr fp │ │ │ │ - addeq fp, r3, r2, lsl #30 │ │ │ │ - addeq r4, r3, r6, lsl fp │ │ │ │ - @ instruction: 0x0083beb8 │ │ │ │ - addeq r4, r3, ip, asr #21 │ │ │ │ - addeq fp, r3, lr, ror lr │ │ │ │ - umulleq r4, r3, r2, sl │ │ │ │ - addeq fp, r3, r0, ror #28 │ │ │ │ - addeq r4, r3, r4, ror sl │ │ │ │ - addeq fp, r3, sl, lsl lr │ │ │ │ - addeq r4, r3, lr, lsr #20 │ │ │ │ - strdeq fp, [r3], lr │ │ │ │ - addeq fp, r3, r8, asr r3 │ │ │ │ - addeq fp, r3, r0, ror #27 │ │ │ │ - strdeq r4, [r3], r4 @ │ │ │ │ - addeq fp, r3, r2, asr #27 │ │ │ │ - ldrdeq r4, [r3], r6 │ │ │ │ - addeq fp, r3, r4, lsr #27 │ │ │ │ - @ instruction: 0x008349b8 │ │ │ │ + addeq fp, r3, sl, lsr #30 │ │ │ │ + addeq r4, r3, lr, lsr fp │ │ │ │ + addeq fp, r3, r6, lsl #30 │ │ │ │ + addeq r4, r3, sl, lsl fp │ │ │ │ + @ instruction: 0x0083bebc │ │ │ │ + ldrdeq r4, [r3], r0 │ │ │ │ + addeq fp, r3, r2, lsl #29 │ │ │ │ + umulleq r4, r3, r6, sl │ │ │ │ + addeq fp, r3, r4, ror #28 │ │ │ │ + addeq r4, r3, r8, ror sl │ │ │ │ + addeq fp, r3, lr, lsl lr │ │ │ │ + addeq r4, r3, r2, lsr sl │ │ │ │ + addeq fp, r3, r2, lsl #28 │ │ │ │ + addeq fp, r3, ip, asr r3 │ │ │ │ + addeq fp, r3, r4, ror #27 │ │ │ │ + strdeq r4, [r3], r8 │ │ │ │ + addeq fp, r3, r6, asr #27 │ │ │ │ + ldrdeq r4, [r3], sl │ │ │ │ + addeq fp, r3, r8, lsr #27 │ │ │ │ + @ instruction: 0x008349bc │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec7f7c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46170fd8 │ │ │ │ addlt r4, r5, r4, asr sl │ │ │ │ strmi r4, [sp], -r6, lsl #12 │ │ │ │ teqlt r3, sl, ror r4 │ │ │ │ @@ -279252,22 +279252,22 @@ │ │ │ │ stc2 6, cr15, [r8], #984 @ 0x3d8 │ │ │ │ @ instruction: 0xf04f480c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 6, cr15, [r2, #-984]! @ 0xfffffc28 │ │ │ │ svclt 0x0000e7ee │ │ │ │ addseq r5, r0, r8, ror fp │ │ │ │ andeq r1, r0, r4, lsl r4 │ │ │ │ - addeq fp, r3, r0, lsr #25 │ │ │ │ - @ instruction: 0x008348b4 │ │ │ │ - addeq fp, r3, r8, asr #24 │ │ │ │ + addeq fp, r3, r4, lsr #25 │ │ │ │ + @ instruction: 0x008348b8 │ │ │ │ + addeq fp, r3, ip, asr #24 │ │ │ │ + addeq fp, r3, ip, lsl #24 │ │ │ │ addeq fp, r3, r8, lsl #24 │ │ │ │ - addeq fp, r3, r4, lsl #24 │ │ │ │ - addeq r4, r3, r6, lsl r8 │ │ │ │ - addeq fp, r3, r4, ror #23 │ │ │ │ - strdeq r4, [r3], r6 │ │ │ │ + addeq r4, r3, sl, lsl r8 │ │ │ │ + addeq fp, r3, r8, ror #23 │ │ │ │ + strdeq r4, [r3], sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fec7f950 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r1, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmibvs sl, {r1, fp, ip, pc} │ │ │ │ svclt 0x00c84282 │ │ │ │ stcle 3, cr2, [r3, #-0] │ │ │ │ @@ -279312,18 +279312,18 @@ │ │ │ │ ldrbtmi r5, [r8], #-491 @ 0xfffffe15 │ │ │ │ @ instruction: 0xf6f6300c │ │ │ │ stmdami r7, {r0, r2, r3, r5, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ stc2l 6, cr15, [r8], #984 @ 0x3d8 │ │ │ │ pop {r3, r5, r9, sl, lr} │ │ │ │ svclt 0x000083f8 │ │ │ │ - addeq fp, r3, ip, lsl #22 │ │ │ │ - addeq r4, r3, r0, lsr #14 │ │ │ │ - addeq fp, r3, lr, ror #21 │ │ │ │ - addeq r4, r3, r2, lsl #14 │ │ │ │ + addeq fp, r3, r0, lsl fp │ │ │ │ + addeq r4, r3, r4, lsr #14 │ │ │ │ + strdeq fp, [r3], r2 │ │ │ │ + addeq r4, r3, r6, lsl #14 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e3ce8 >::_M_default_append(unsigned int)@@Base+0x284f8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ smlabbcs r4, r5, r0, fp │ │ │ │ stmdbeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @@ -279398,19 +279398,19 @@ │ │ │ │ cmppeq lr, r2, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe16653a │ │ │ │ strtmi r4, [r1], -r8, lsl #16 │ │ │ │ @ instruction: 0xf6f64478 │ │ │ │ @ instruction: 0xe7dffc3b │ │ │ │ ... │ │ │ │ - addeq r4, r6, r4, lsl sl │ │ │ │ - addeq fp, r3, r8, ror sl │ │ │ │ - addeq r4, r6, r8, asr #19 │ │ │ │ - umulleq fp, r3, r4, r9 │ │ │ │ - addeq r4, r3, r8, lsr #11 │ │ │ │ + addeq r4, r6, r8, lsl sl │ │ │ │ + addeq fp, r3, ip, ror sl │ │ │ │ + addeq r4, r6, ip, asr #19 │ │ │ │ + umulleq fp, r3, r8, r9 │ │ │ │ + addeq r4, r3, ip, lsr #11 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec7fb90 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmib r2, {r4, r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ ldrmi r1, [ip], -r8, lsl #24 │ │ │ │ ldmdbvs fp, {r1, r7, ip, sp, pc} │ │ │ │ cdpvc 5, 8, cr15, cr0, cr1, {5} │ │ │ │ @@ -279505,18 +279505,18 @@ │ │ │ │ @ instruction: 0xeeb46b22 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ vstrle s31, [r6, #64] @ 0x40 │ │ │ │ mlane r4, r3, r8, pc @ │ │ │ │ orreq pc, r0, r1, lsr #32 │ │ │ │ eorne pc, r4, r3, lsl #17 │ │ │ │ svclt 0x0000e7bf │ │ │ │ - ldrdeq fp, [r3], lr │ │ │ │ - addeq r7, r3, ip, lsr #19 │ │ │ │ - addeq fp, r3, r6, ror r8 │ │ │ │ - addeq r4, r3, sl, lsl #9 │ │ │ │ + addeq fp, r3, r2, ror #17 │ │ │ │ + @ instruction: 0x008379b0 │ │ │ │ + addeq fp, r3, sl, ror r8 │ │ │ │ + addeq r4, r3, lr, lsl #9 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 16ba584 │ │ │ │ blmi 16ba3bc │ │ │ │ addlt r4, r8, sl, ror r4 │ │ │ │ @@ -279602,24 +279602,24 @@ │ │ │ │ stmdami pc, {r0, r1, r3, r5, r6, r7, r8, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6f64478 │ │ │ │ strb pc, [lr, r5, lsr #21]! @ │ │ │ │ bl 17e6850 │ │ │ │ addseq r5, r0, r4, lsl #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, r3, r4, asr r7 │ │ │ │ - addeq fp, r3, r8, lsl #14 │ │ │ │ + addeq fp, r3, r8, asr r7 │ │ │ │ + addeq fp, r3, ip, lsl #14 │ │ │ │ addseq r5, r0, ip, ror #10 │ │ │ │ - addeq fp, r3, lr, ror #13 │ │ │ │ - addeq r4, r3, r2, lsl #6 │ │ │ │ - addeq fp, r3, ip, lsr #13 │ │ │ │ - addeq fp, r3, sl, lsl #13 │ │ │ │ - umulleq r4, r3, ip, r2 │ │ │ │ - addeq fp, r3, sl, ror #12 │ │ │ │ - addeq r4, r3, ip, ror r2 │ │ │ │ + strdeq fp, [r3], r2 │ │ │ │ + addeq r4, r3, r6, lsl #6 │ │ │ │ + @ instruction: 0x0083b6b0 │ │ │ │ + addeq fp, r3, lr, lsl #13 │ │ │ │ + addeq r4, r3, r0, lsr #5 │ │ │ │ + addeq fp, r3, lr, ror #12 │ │ │ │ + addeq r4, r3, r0, lsl #5 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r5, r5, lsl r9 │ │ │ │ pkhbtmi r4, r0, r9, lsl #13 │ │ │ │ mlacc r4, r5, r8, pc @ │ │ │ │ @@ -279655,18 +279655,18 @@ │ │ │ │ @ instruction: 0xf980f6f6 │ │ │ │ stmdbls r3, {r3, fp, lr} │ │ │ │ @ instruction: 0xf6f64478 │ │ │ │ blls 227658 >::_M_default_append(unsigned int)@@Base+0x6be68> │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ strb r2, [pc, r1, lsl #6] │ │ │ │ - addeq fp, r3, r8, ror #11 │ │ │ │ - addeq sl, r3, r2, asr #22 │ │ │ │ - umulleq fp, r3, r4, r5 │ │ │ │ - addeq r4, r3, r8, lsr #3 │ │ │ │ + addeq fp, r3, ip, ror #11 │ │ │ │ + addeq sl, r3, r6, asr #22 │ │ │ │ + umulleq fp, r3, r8, r5 │ │ │ │ + addeq r4, r3, ip, lsr #3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0018f8cc │ │ │ │ stmdami r0, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf8df468e │ │ │ │ adcslt r1, r1, r0, lsl #16 │ │ │ │ @@ -280179,23 +280179,23 @@ │ │ │ │ svclt 0x0000e045 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r5, r0, r8, lsr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umullseq r5, r0, r0, r3 │ │ │ │ addseq r5, r0, r8, lsr #6 │ │ │ │ - addeq fp, r3, r8, asr #5 │ │ │ │ - ldrdeq r3, [r3], sl │ │ │ │ - addeq fp, r3, r8, lsr r2 │ │ │ │ - addeq r3, r3, sl, asr #28 │ │ │ │ + addeq fp, r3, ip, asr #5 │ │ │ │ + ldrdeq r3, [r3], lr │ │ │ │ + addeq fp, r3, ip, lsr r2 │ │ │ │ + addeq r3, r3, lr, asr #28 │ │ │ │ andeq r1, r0, r4, lsl r4 │ │ │ │ - addeq sl, r3, r2, lsr #30 │ │ │ │ - addeq r3, r3, r6, lsr fp │ │ │ │ - addeq sl, r3, r6, asr #27 │ │ │ │ - ldrdeq r3, [r3], sl │ │ │ │ + addeq sl, r3, r6, lsr #30 │ │ │ │ + addeq r3, r3, sl, lsr fp │ │ │ │ + addeq sl, r3, sl, asr #27 │ │ │ │ + ldrdeq r3, [r3], lr │ │ │ │ blvs b64c20 │ │ │ │ blvs ff3250a8 │ │ │ │ blx 5651a0 │ │ │ │ @ instruction: 0xf893d436 │ │ │ │ @ instruction: 0xf0000181 │ │ │ │ ldmdacs r8, {r2, r3, r4} │ │ │ │ ldrdeq pc, [ip, -r1]! │ │ │ │ @@ -280362,15 +280362,15 @@ │ │ │ │ andshi pc, ip, #64 @ 0x40 │ │ │ │ bcc 125c9c │ │ │ │ strb r9, [r4, r5, lsr #4]! │ │ │ │ @ instruction: 0xf47f45e6 │ │ │ │ @ instruction: 0xf108adc8 │ │ │ │ @ instruction: 0xe7ea38ff │ │ │ │ @ instruction: 0x46c24653 │ │ │ │ - blls 9fb2ec │ │ │ │ + blls 9fb2ec │ │ │ │ ldrls r9, [r3], #-2597 @ 0xfffff5db │ │ │ │ ldcls 6, cr9, [r8], {22} │ │ │ │ ldrb r9, [r9], #-805 @ 0xfffffcdb │ │ │ │ bls a904f4 │ │ │ │ cdpls 12, 2, cr9, cr8, cr6, {1} │ │ │ │ @ instruction: 0xf43f4313 │ │ │ │ bcs 154604 │ │ │ │ @@ -280414,25 +280414,25 @@ │ │ │ │ stmdbls r9, {r0, r4, fp, lr} │ │ │ │ @ instruction: 0xf6f54478 │ │ │ │ blls 3a8a7c >::resize(unsigned int)@@Base+0xc3e98> │ │ │ │ @ instruction: 0xf7ff461d │ │ │ │ svclt 0x0000ba67 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq sl, r3, r8, asr #23 │ │ │ │ - ldrdeq r3, [r3], ip │ │ │ │ - addeq sl, r3, r4, lsr #23 │ │ │ │ - @ instruction: 0x008337b8 │ │ │ │ - addeq sl, r3, r4, lsl #23 │ │ │ │ - umulleq r3, r3, r8, r7 @ │ │ │ │ + addeq sl, r3, ip, asr #23 │ │ │ │ + addeq r3, r3, r0, ror #15 │ │ │ │ + addeq sl, r3, r8, lsr #23 │ │ │ │ + @ instruction: 0x008337bc │ │ │ │ + addeq sl, r3, r8, lsl #23 │ │ │ │ + umulleq r3, r3, ip, r7 @ │ │ │ │ andeq r1, r0, r4, lsl r4 │ │ │ │ - ldrdeq sl, [r3], r6 │ │ │ │ - addeq r3, r3, sl, ror #11 │ │ │ │ - @ instruction: 0x0083a9b8 │ │ │ │ - addeq r3, r3, ip, asr #11 │ │ │ │ + ldrdeq sl, [r3], sl @ │ │ │ │ + addeq r3, r3, lr, ror #11 │ │ │ │ + @ instruction: 0x0083a9bc │ │ │ │ + ldrdeq r3, [r3], r0 │ │ │ │ svceq 0x0000f1ba │ │ │ │ stcge 6, cr15, [fp, #1020] @ 0x3fc │ │ │ │ @ instruction: 0xeeb69b25 │ │ │ │ bl 208598 >::_M_default_append(unsigned int)@@Base+0x4cda8> │ │ │ │ ldmdavs r3, {r1, r3, r7, r9} │ │ │ │ blvs ae4fec │ │ │ │ blvs ff325474 │ │ │ │ @@ -280643,43 +280643,43 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9c2f6f5 │ │ │ │ @ instruction: 0xf04f4821 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 20678bc │ │ │ │ svclt 0x0000e7ee │ │ │ │ ... │ │ │ │ - addeq sl, r3, r6, lsl r9 │ │ │ │ - addeq r3, r3, sl, lsr #10 │ │ │ │ - strdeq sl, [r3], r6 │ │ │ │ - addeq r3, r3, sl, lsl #10 │ │ │ │ - addeq sl, r3, lr, lsl #17 │ │ │ │ - addeq r3, r3, r2, lsr #9 │ │ │ │ - addeq sl, r3, lr, ror #16 │ │ │ │ - addeq r3, r3, r2, lsl #9 │ │ │ │ - addeq sl, r3, r2, asr r8 │ │ │ │ - addeq r3, r3, r6, ror #8 │ │ │ │ - addeq sl, r3, r2, lsr r8 │ │ │ │ - addeq r3, r3, r6, asr #8 │ │ │ │ - addeq sl, r3, r2, lsl #16 │ │ │ │ - addeq r3, r3, r6, lsl r4 │ │ │ │ - addeq sl, r3, r2, ror #15 │ │ │ │ - strdeq r3, [r3], r6 │ │ │ │ - addeq sl, r3, r2, asr #15 │ │ │ │ - ldrdeq r3, [r3], r6 │ │ │ │ - addeq sl, r3, r2, lsr #15 │ │ │ │ - @ instruction: 0x008333b6 │ │ │ │ - addeq sl, r3, r2, lsl #15 │ │ │ │ - umulleq r3, r3, r6, r3 @ │ │ │ │ - addeq sl, r3, ip, lsr r7 │ │ │ │ - addeq sl, r3, r2, lsr #13 │ │ │ │ - @ instruction: 0x008332b6 │ │ │ │ - addeq sl, r3, r8, lsr r6 │ │ │ │ - addeq r3, r3, sl, asr #4 │ │ │ │ - addeq sl, r3, r8, lsl r6 │ │ │ │ - addeq r3, r3, sl, lsr #4 │ │ │ │ + addeq sl, r3, sl, lsl r9 │ │ │ │ + addeq r3, r3, lr, lsr #10 │ │ │ │ + strdeq sl, [r3], sl @ │ │ │ │ + addeq r3, r3, lr, lsl #10 │ │ │ │ + umulleq sl, r3, r2, r8 │ │ │ │ + addeq r3, r3, r6, lsr #9 │ │ │ │ + addeq sl, r3, r2, ror r8 │ │ │ │ + addeq r3, r3, r6, lsl #9 │ │ │ │ + addeq sl, r3, r6, asr r8 │ │ │ │ + addeq r3, r3, sl, ror #8 │ │ │ │ + addeq sl, r3, r6, lsr r8 │ │ │ │ + addeq r3, r3, sl, asr #8 │ │ │ │ + addeq sl, r3, r6, lsl #16 │ │ │ │ + addeq r3, r3, sl, lsl r4 │ │ │ │ + addeq sl, r3, r6, ror #15 │ │ │ │ + strdeq r3, [r3], sl │ │ │ │ + addeq sl, r3, r6, asr #15 │ │ │ │ + ldrdeq r3, [r3], sl │ │ │ │ + addeq sl, r3, r6, lsr #15 │ │ │ │ + @ instruction: 0x008333ba │ │ │ │ + addeq sl, r3, r6, lsl #15 │ │ │ │ + umulleq r3, r3, sl, r3 @ │ │ │ │ + addeq sl, r3, r0, asr #14 │ │ │ │ + addeq sl, r3, r6, lsr #13 │ │ │ │ + @ instruction: 0x008332ba │ │ │ │ + addeq sl, r3, ip, lsr r6 │ │ │ │ + addeq r3, r3, lr, asr #4 │ │ │ │ + addeq sl, r3, ip, lsl r6 │ │ │ │ + addeq r3, r3, lr, lsr #4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ stmdbmi ip, {r0, r2, r7, ip, sp, pc}^ │ │ │ │ ldrbtmi r4, [r9], #-2892 @ 0xfffff4b4 │ │ │ │ strls r9, [r1], #-3088 @ 0xfffff3f0 │ │ │ │ @@ -280755,23 +280755,23 @@ │ │ │ │ str pc, [r7, r3, lsr #19]! │ │ │ │ movwcs r9, #31233 @ 0x7a01 │ │ │ │ bleq 1a5fe0 │ │ │ │ @ instruction: 0xe7ad6013 │ │ │ │ b 15e7a5c │ │ │ │ addseq r4, r0, lr, asr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r3, r2, lsl r5 │ │ │ │ - addeq r3, r3, r6, lsr #2 │ │ │ │ - strdeq sl, [r3], sl @ │ │ │ │ - addeq r3, r3, lr, lsl #2 │ │ │ │ + addeq sl, r3, r6, lsl r5 │ │ │ │ + addeq r3, r3, sl, lsr #2 │ │ │ │ + strdeq sl, [r3], lr │ │ │ │ + addeq r3, r3, r2, lsl r1 │ │ │ │ addseq r4, r0, r4, asr #6 │ │ │ │ - addeq sl, r3, lr, ror r4 │ │ │ │ - umulleq r3, r3, r2, r0 @ │ │ │ │ - addeq sl, r3, r4, ror #8 │ │ │ │ - addeq r3, r3, r8, ror r0 │ │ │ │ + addeq sl, r3, r2, lsl #9 │ │ │ │ + umulleq r3, r3, r6, r0 @ │ │ │ │ + addeq sl, r3, r8, ror #8 │ │ │ │ + addeq r3, r3, ip, ror r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e5398 >::_M_default_append(unsigned int)@@Base+0x29ba8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ ldmdbmi r7, {r0, r1, r3, r7, r9, sl, lr}^ │ │ │ │ blmi 16fb768 │ │ │ │ @@ -280858,19 +280858,19 @@ │ │ │ │ blls 1a838c │ │ │ │ @ instruction: 0xf6ece7da │ │ │ │ svclt 0x0000e98a │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addseq r4, r0, r8, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r3, r0, lsl r3 │ │ │ │ - addeq r2, r3, r4, lsr #30 │ │ │ │ + addeq sl, r3, r4, lsl r3 │ │ │ │ + addeq r2, r3, r8, lsr #30 │ │ │ │ addseq r4, r0, r8, asr r1 │ │ │ │ - addeq sl, r3, r8, asr #5 │ │ │ │ - ldrdeq r2, [r3], ip │ │ │ │ + addeq sl, r3, ip, asr #5 │ │ │ │ + addeq r2, r3, r0, ror #29 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ cdpne 0, 1, cr11, cr15, cr3, {4} │ │ │ │ movwcs sp, #7172 @ 0x1c04 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ @@ -280908,16 +280908,16 @@ │ │ │ │ blls 1a82c0 │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ mlacc r4, r5, r8, pc @ │ │ │ │ movteq pc, #35 @ 0x23 @ │ │ │ │ eorcc pc, r4, r5, lsl #17 │ │ │ │ svclt 0x0000e7bb │ │ │ │ - addeq sl, r3, r4, lsl r2 │ │ │ │ - addeq r2, r3, r0, lsr lr │ │ │ │ + addeq sl, r3, r8, lsl r2 │ │ │ │ + addeq r2, r3, r4, lsr lr │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi 1b3b98c │ │ │ │ blmi 1b3bba8 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -281021,21 +281021,21 @@ │ │ │ │ stmdami ip, {r0, r2, r3, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xff88f6f4 │ │ │ │ @ instruction: 0xf6ece7d2 │ │ │ │ svclt 0x0000e83e │ │ │ │ addseq r4, r0, r0, lsl r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r3, sl, lsl #1 │ │ │ │ - umulleq r2, r3, lr, ip │ │ │ │ + addeq sl, r3, lr, lsl #1 │ │ │ │ + addeq r2, r3, r2, lsr #25 │ │ │ │ @ instruction: 0x00903ed0 │ │ │ │ - addeq sl, r3, r0, asr r0 │ │ │ │ - addeq r2, r3, r4, ror #24 │ │ │ │ - addeq sl, r3, lr, lsr #32 │ │ │ │ - addeq r2, r3, r2, asr #24 │ │ │ │ + addeq sl, r3, r4, asr r0 │ │ │ │ + addeq r2, r3, r8, ror #24 │ │ │ │ + addeq sl, r3, r2, lsr r0 │ │ │ │ + addeq r2, r3, r6, asr #24 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec81504 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 96e26c │ │ │ │ blmi 99652c │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ strmi r4, [sp], -r8, lsl #12 │ │ │ │ @@ -281067,15 +281067,15 @@ │ │ │ │ subsmi r9, sl, r5, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ svc 0x00e0f6eb │ │ │ │ addseq r3, r0, sl, lsr lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r9, r3, sl, lsl #31 │ │ │ │ + addeq r9, r3, lr, lsl #31 │ │ │ │ @ instruction: 0x00903dd6 │ │ │ │ stmdbvs r9, {r8, fp, sp, lr} │ │ │ │ @ instruction: 0xf890b530 │ │ │ │ @ instruction: 0xf8913024 │ │ │ │ @ instruction: 0xf0032024 │ │ │ │ @ instruction: 0xf0020e03 │ │ │ │ strbmi r0, [r6, #3075]! @ 0xc03 │ │ │ │ @@ -281181,28 +281181,28 @@ │ │ │ │ adcvs pc, lr, #8388608 @ 0x800000 │ │ │ │ blne 165b94 │ │ │ │ blne 11a6014 │ │ │ │ smlatbcs r0, r2, r8, r6 │ │ │ │ andcs r9, r3, r1 │ │ │ │ andne lr, r2, sp, asr #19 │ │ │ │ tstpeq ip, r8, lsl #2 @ p-variant is OBSOLETE │ │ │ │ - bleq 9e5be0 │ │ │ │ + bleq 9e5be0 │ │ │ │ @ instruction: 0xf8d84650 │ │ │ │ strls r4, [r0], #-16 │ │ │ │ vmla.i , q9, d2[6] │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ stmdami r9!, {r2, r3, ip, lr, pc} │ │ │ │ msrcs R11_usr, r0 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 6, cr15, [lr, #-976]! @ 0xfffffc30 │ │ │ │ strtmi r4, [r1], -r6, lsr #16 │ │ │ │ @ instruction: 0xf6f44478 │ │ │ │ ldr pc, [fp, r9, lsr #28]! │ │ │ │ @ instruction: 0xf0e94650 │ │ │ │ - bmi a27064 │ │ │ │ + bmi a27064 │ │ │ │ @ instruction: 0xf640a906 │ │ │ │ ldrbtmi r2, [sl], #-807 @ 0xfffffcd9 │ │ │ │ mrc2 6, 2, pc, cr4, cr3, {7} │ │ │ │ ldrdne pc, [ip], -r8 │ │ │ │ mrc 7, 5, lr, cr7, cr4, {3} │ │ │ │ vmov.f64 d2, #0 @ 0x40000000 2.0 │ │ │ │ strb r1, [sp, r2, asr #22] │ │ │ │ @@ -281220,26 +281220,26 @@ │ │ │ │ ldc2l 6, cr15, [lr, #976]! @ 0x3d0 │ │ │ │ @ instruction: 0xf6ebe790 │ │ │ │ svclt 0x0000eeb4 │ │ │ │ ... │ │ │ │ addseq r3, r0, r0, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, r0, r2, lsl sp │ │ │ │ - addeq r9, r3, lr, lsl lr │ │ │ │ - strdeq r9, [r3], r4 │ │ │ │ - addeq r9, r3, sl, asr #29 │ │ │ │ - ldrdeq r9, [r3], lr │ │ │ │ - strdeq r2, [r3], r2 @ │ │ │ │ - addeq r9, r3, r4, asr #27 │ │ │ │ - ldrdeq r2, [r3], r8 │ │ │ │ - addeq r9, r3, r0, ror sp │ │ │ │ - addeq r2, r3, r4, lsl #19 │ │ │ │ - addeq r9, r3, r2, lsr sp │ │ │ │ - addeq r9, r3, ip, lsl sp │ │ │ │ - addeq r2, r3, lr, lsr #18 │ │ │ │ + addeq r9, r3, r2, lsr #28 │ │ │ │ + strdeq r9, [r3], r8 │ │ │ │ + addeq r9, r3, lr, asr #29 │ │ │ │ + addeq r9, r3, r2, ror #27 │ │ │ │ + strdeq r2, [r3], r6 │ │ │ │ + addeq r9, r3, r8, asr #27 │ │ │ │ + ldrdeq r2, [r3], ip │ │ │ │ + addeq r9, r3, r4, ror sp │ │ │ │ + addeq r2, r3, r8, lsl #19 │ │ │ │ + addeq r9, r3, r6, lsr sp │ │ │ │ + addeq r9, r3, r0, lsr #26 │ │ │ │ + addeq r2, r3, r2, lsr r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec81838 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ @ instruction: 0xf8dfb083 │ │ │ │ @ instruction: 0xf893c0e4 │ │ │ │ ldrbtmi r1, [ip], #36 @ 0x24 │ │ │ │ @@ -281363,16 +281363,16 @@ │ │ │ │ msrmi R10_fiq, r0 │ │ │ │ ldc2 6, cr15, [ip], {244} @ 0xf4 │ │ │ │ @ instruction: 0x46214630 │ │ │ │ ldc2l 6, cr15, [r8], {244} @ 0xf4 │ │ │ │ andlt r4, r7, r0, lsr #12 │ │ │ │ blhi 1e5b2c >::_M_default_append(unsigned int)@@Base+0x2a33c> │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq r9, r3, r4, ror #21 │ │ │ │ - strdeq r2, [r3], lr │ │ │ │ + addeq r9, r3, r8, ror #21 │ │ │ │ + addeq r2, r3, r2, lsl #14 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec81a4c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ strmi fp, [r6], -r3, lsl #1 │ │ │ │ ldrmi r4, [r5], -r8, lsl #12 │ │ │ │ blx f676ee │ │ │ │ @@ -281463,25 +281463,25 @@ │ │ │ │ stmdami pc, {r0, r1, r2, r3, r5, r7, r8, r9, sl, sp, lr, pc} @ │ │ │ │ bicscs pc, sp, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1568592 │ │ │ │ strtmi r4, [r1], -ip, lsl #16 │ │ │ │ @ instruction: 0xf6f44478 │ │ │ │ str pc, [r2, fp, lsl #24]! │ │ │ │ - addeq r9, r3, ip, ror #19 │ │ │ │ - addeq r2, r3, r0, lsl #12 │ │ │ │ - ldrdeq r9, [r3], r4 │ │ │ │ - addeq r2, r3, r8, ror #11 │ │ │ │ - addeq r9, r3, r6, lsl #19 │ │ │ │ - addeq r9, r3, r8, ror #18 │ │ │ │ - addeq r2, r3, ip, ror r5 │ │ │ │ - addeq r9, r3, lr, asr #18 │ │ │ │ - addeq r2, r3, r2, ror #10 │ │ │ │ - addeq r9, r3, r4, lsr r9 │ │ │ │ - addeq r2, r3, r8, asr #10 │ │ │ │ + strdeq r9, [r3], r0 │ │ │ │ + addeq r2, r3, r4, lsl #12 │ │ │ │ + ldrdeq r9, [r3], r8 │ │ │ │ + addeq r2, r3, ip, ror #11 │ │ │ │ + addeq r9, r3, sl, lsl #19 │ │ │ │ + addeq r9, r3, ip, ror #18 │ │ │ │ + addeq r2, r3, r0, lsl #11 │ │ │ │ + addeq r9, r3, r2, asr r9 │ │ │ │ + addeq r2, r3, r6, ror #10 │ │ │ │ + addeq r9, r3, r8, lsr r9 │ │ │ │ + addeq r2, r3, ip, asr #10 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec81c00 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r3], -r8, ror #31 │ │ │ │ @ instruction: 0x205ef892 │ │ │ │ strmi fp, [r4], -r3, lsl #1 │ │ │ │ @ instruction: 0x0712691d │ │ │ │ @@ -281521,18 +281521,18 @@ │ │ │ │ stmdami r8, {r1, r2, r3, r7, r8, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff8e8674 │ │ │ │ stmdbls r1, {r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf6f44478 │ │ │ │ blls 1a9914 │ │ │ │ svclt 0x0000e7b6 │ │ │ │ - addeq r9, r3, ip, lsr #17 │ │ │ │ - addeq r2, r3, r0, asr #9 │ │ │ │ - addeq r9, r3, r0, asr r8 │ │ │ │ - addeq r2, r3, r4, ror #8 │ │ │ │ + @ instruction: 0x008398b0 │ │ │ │ + addeq r2, r3, r4, asr #9 │ │ │ │ + addeq r9, r3, r4, asr r8 │ │ │ │ + addeq r2, r3, r8, ror #8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec81ccc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmibmi r8, {r3, r6, r7, r8, r9, sl, fp} │ │ │ │ blmi fe356cfc │ │ │ │ stmiapl fp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ ldmdavs fp, {r0, r6, fp, sp, lr} │ │ │ │ @@ -281627,15 +281627,15 @@ │ │ │ │ str r2, [r1, r0, lsl #6]! │ │ │ │ cdp 8, 11, cr6, cr7, cr2, {3} │ │ │ │ @ instruction: 0xf5022b00 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ vmov.f64 d1, #16 @ 0x40800000 4.0 │ │ │ │ andls r1, r1, r1, asr #22 │ │ │ │ andcs r2, r0, r3, lsl #10 │ │ │ │ - bleq a262dc │ │ │ │ + bleq a262dc │ │ │ │ @ instruction: 0xf10768b2 │ │ │ │ stmib sp, {r2, r3, r8}^ │ │ │ │ strtmi r0, [r0], -r2, lsl #10 │ │ │ │ strls r6, [r0, #-2365] @ 0xfffff6c3 │ │ │ │ @ instruction: 0xf000f0ea │ │ │ │ andle r2, lr, r1, lsl #16 │ │ │ │ @ instruction: 0xf6409005 │ │ │ │ @@ -281667,28 +281667,28 @@ │ │ │ │ @ instruction: 0xf04ffa7f │ │ │ │ @ instruction: 0xe74f33ff │ │ │ │ bl de8898 │ │ │ │ ... │ │ │ │ addseq r3, r0, r4, ror r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r3, r0, r2, lsr r6 │ │ │ │ - addeq r9, r3, r8, ror r7 │ │ │ │ - addeq r2, r3, ip, lsl #7 │ │ │ │ - addeq r9, r3, ip, asr r7 │ │ │ │ - addeq r2, r3, r0, ror r3 │ │ │ │ - addeq r9, r3, lr, lsr r7 │ │ │ │ - addeq r2, r3, r2, asr r3 │ │ │ │ - addeq r9, r3, r0, ror #13 │ │ │ │ - @ instruction: 0x008396bc │ │ │ │ - umulleq r9, r3, r2, r7 │ │ │ │ - addeq r9, r3, ip, ror #12 │ │ │ │ - addeq r2, r3, r0, lsl #5 │ │ │ │ - addeq r9, r3, ip, lsr #12 │ │ │ │ - addeq r9, r3, lr, lsl r6 │ │ │ │ - addeq r2, r3, r0, lsr r2 │ │ │ │ + addeq r9, r3, ip, ror r7 │ │ │ │ + umulleq r2, r3, r0, r3 │ │ │ │ + addeq r9, r3, r0, ror #14 │ │ │ │ + addeq r2, r3, r4, ror r3 │ │ │ │ + addeq r9, r3, r2, asr #14 │ │ │ │ + addeq r2, r3, r6, asr r3 │ │ │ │ + addeq r9, r3, r4, ror #13 │ │ │ │ + addeq r9, r3, r0, asr #13 │ │ │ │ + umulleq r9, r3, r6, r7 │ │ │ │ + addeq r9, r3, r0, ror r6 │ │ │ │ + addeq r2, r3, r4, lsl #5 │ │ │ │ + addeq r9, r3, r0, lsr r6 │ │ │ │ + addeq r9, r3, r2, lsr #12 │ │ │ │ + addeq r2, r3, r4, lsr r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strcs fp, [r0], #-132 @ 0xffffff7c │ │ │ │ @ instruction: 0xf8dd1e1f │ │ │ │ @ instruction: 0xf8c88030 │ │ │ │ @@ -281781,26 +281781,26 @@ │ │ │ │ @ instruction: 0xf6404810 │ │ │ │ ldrbtmi r1, [r8], #-459 @ 0xfffffe35 │ │ │ │ @ instruction: 0xf6f4300c │ │ │ │ stmdami lr, {r0, r1, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1617 @ 0xfffff9af │ │ │ │ @ instruction: 0xf98ef6f4 │ │ │ │ svclt 0x0000e7b0 │ │ │ │ - addeq r9, r3, r8, asr r5 │ │ │ │ - addeq r2, r3, ip, ror #2 │ │ │ │ - addeq r9, r3, r0, asr #10 │ │ │ │ - addeq r2, r3, r4, asr r1 │ │ │ │ - ldrdeq r9, [r3], r6 │ │ │ │ - addeq r2, r3, sl, ror #1 │ │ │ │ - @ instruction: 0x008394be │ │ │ │ - ldrdeq r2, [r3], r2 @ │ │ │ │ - umulleq r9, r3, r4, r4 │ │ │ │ - addeq r8, r3, lr, ror #19 │ │ │ │ - addeq r9, r3, sl, lsr r4 │ │ │ │ - addeq r2, r3, lr, asr #32 │ │ │ │ + addeq r9, r3, ip, asr r5 │ │ │ │ + addeq r2, r3, r0, ror r1 │ │ │ │ + addeq r9, r3, r4, asr #10 │ │ │ │ + addeq r2, r3, r8, asr r1 │ │ │ │ + ldrdeq r9, [r3], sl │ │ │ │ + addeq r2, r3, lr, ror #1 │ │ │ │ + addeq r9, r3, r2, asr #9 │ │ │ │ + ldrdeq r2, [r3], r6 │ │ │ │ + umulleq r9, r3, r8, r4 │ │ │ │ + strdeq r8, [r3], r2 │ │ │ │ + addeq r9, r3, lr, lsr r4 │ │ │ │ + addeq r2, r3, r2, asr r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r6, r3, sp, lsl #18 │ │ │ │ mlagt r4, r5, r8, pc @ │ │ │ │ stceq 0, cr15, [r3], {12} │ │ │ │ @@ -281943,26 +281943,26 @@ │ │ │ │ movweq pc, #323 @ 0x143 @ │ │ │ │ andcc pc, ip, r9, asr #17 │ │ │ │ ldrbmi lr, [sl], -r1, lsl #15 │ │ │ │ andcs lr, r1, #63176704 @ 0x3c40000 │ │ │ │ movweq pc, #4962 @ 0x1362 @ │ │ │ │ eorcc pc, r4, r5, lsl #17 │ │ │ │ svclt 0x0000e7c0 │ │ │ │ - addeq r9, r3, r2, ror #6 │ │ │ │ - addeq r1, r3, r6, ror pc │ │ │ │ - addeq r9, r3, r4, lsr r3 │ │ │ │ - addeq r1, r3, r8, asr #30 │ │ │ │ - addeq r9, r3, r6, lsl r3 │ │ │ │ - addeq r8, r3, r0, ror r8 │ │ │ │ - addeq r9, r3, r0, lsl #6 │ │ │ │ - addeq r1, r3, r4, lsl pc │ │ │ │ - addeq r9, r3, ip, lsr r2 │ │ │ │ - addeq r1, r3, r0, asr lr │ │ │ │ - strdeq r9, [r3], r0 │ │ │ │ - addeq r1, r3, r4, lsl #28 │ │ │ │ + addeq r9, r3, r6, ror #6 │ │ │ │ + addeq r1, r3, sl, ror pc │ │ │ │ + addeq r9, r3, r8, lsr r3 │ │ │ │ + addeq r1, r3, ip, asr #30 │ │ │ │ + addeq r9, r3, sl, lsl r3 │ │ │ │ + addeq r8, r3, r4, ror r8 │ │ │ │ + addeq r9, r3, r4, lsl #6 │ │ │ │ + addeq r1, r3, r8, lsl pc │ │ │ │ + addeq r9, r3, r0, asr #4 │ │ │ │ + addeq r1, r3, r4, asr lr │ │ │ │ + strdeq r9, [r3], r4 │ │ │ │ + addeq r1, r3, r8, lsl #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ ldrmi fp, [r2], r7, lsr #1 │ │ │ │ blcs 2069514 │ │ │ │ movwls r4, #34433 @ 0x8681 │ │ │ │ @@ -282034,20 +282034,20 @@ │ │ │ │ andls r0, sl, r4, lsl #9 │ │ │ │ @ instruction: 0xf002e016 │ │ │ │ bcs ff12bdac │ │ │ │ ldc 0, cr13, [r0, #288] @ 0x120 │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle 369afc >::resize(unsigned int)@@Base+0x84f18> │ │ │ │ - blvc 9e6900 │ │ │ │ + blvc 9e6900 │ │ │ │ blvs 166da0 │ │ │ │ blvc ff2e6d98 │ │ │ │ blx 566e90 │ │ │ │ svccc 0x0001d908 │ │ │ │ - blle 9fbd90 │ │ │ │ + blle 9fbd90 │ │ │ │ stceq 8, cr15, [r4, #-336] @ 0xfffffeb0 │ │ │ │ @ instruction: 0x2180f890 │ │ │ │ stmiale r2!, {r0, r1, r2, r3, r4, r5, r9, fp, sp}^ │ │ │ │ @ instruction: 0xf17d2100 │ │ │ │ @ instruction: 0x2100f699 │ │ │ │ stmdavs r0!, {r1, r2, r9, sl, lr} │ │ │ │ @ instruction: 0xf70ef17d │ │ │ │ @@ -282355,18 +282355,18 @@ │ │ │ │ mlacs r4, r5, r8, pc @ │ │ │ │ andeq pc, r3, #2 │ │ │ │ @ instruction: 0xf0002a01 │ │ │ │ blcs 14bd9c │ │ │ │ stmdbvs fp!, {r1, r4, r5, r6, r7, ip, lr, pc} │ │ │ │ @ instruction: 0x4648aa1c │ │ │ │ bleq 16729c │ │ │ │ - blge 9c5828 │ │ │ │ + blge 9c5828 │ │ │ │ vld4.8 {d15,d17,d19,d21}, [ip :128], r3 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ - blls 9cc5a4 │ │ │ │ + blls 9cc5a4 │ │ │ │ bls 217c40 >::_M_default_append(unsigned int)@@Base+0x5c450> │ │ │ │ movwcc r6, #6163 @ 0x1813 │ │ │ │ @ instruction: 0x46216013 │ │ │ │ @ instruction: 0xf0f14648 │ │ │ │ stmdacs r1, {r0, r2, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ svcge 0x0057f43f │ │ │ │ @ instruction: 0xf8df4604 │ │ │ │ @@ -282482,26 +282482,26 @@ │ │ │ │ vsra.u64 d15, d14, #4 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ strdcs r8, [r0, -ip] │ │ │ │ @ instruction: 0xf17d4630 │ │ │ │ stmdbvs fp!, {r0, r1, r4, r5, r8, r9, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf8d32801 │ │ │ │ tstle r7, r4 │ │ │ │ - blvc 9e7034 │ │ │ │ + blvc 9e7034 │ │ │ │ blvc ff167498 │ │ │ │ blx 56758c │ │ │ │ rscshi pc, r9, #64, 4 │ │ │ │ strbmi sl, [r0], -r2, lsr #18 │ │ │ │ vsra.u64 d15, d14, #28 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ tstcs r0, lr, lsl r4 │ │ │ │ @ instruction: 0xf17d4640 │ │ │ │ stmdacs r1, {r0, r1, r3, r4, r8, r9, ip, sp, lr, pc} │ │ │ │ ldclge 4, cr15, [r8, #-508]! @ 0xfffffe04 │ │ │ │ - blvc 9e7060 │ │ │ │ + blvc 9e7060 │ │ │ │ blvc ff1674c4 │ │ │ │ blx 5675b8 │ │ │ │ ldclge 6, cr15, [r0, #-252]! @ 0xffffff04 │ │ │ │ @ instruction: 0xeeb7692b │ │ │ │ bge 876600 │ │ │ │ bge 990208 │ │ │ │ cdp 2, 11, cr9, cr0, cr0, {0} │ │ │ │ @@ -282597,15 +282597,15 @@ │ │ │ │ @ instruction: 0xf47f2a01 │ │ │ │ strb sl, [r0, #-3565] @ 0xfffff213 │ │ │ │ stmdbge r2!, {r1, r3, ip, pc} │ │ │ │ @ instruction: 0xf19e4640 │ │ │ │ blls 3e86bc >::resize(unsigned int)@@Base+0x103ad8> │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ bls 50c838 │ │ │ │ - blvs 9e7200 │ │ │ │ + blvs 9e7200 │ │ │ │ @ instruction: 0xf5026852 │ │ │ │ ldc 2, cr6, [r2, #-704] @ 0xfffffd40 │ │ │ │ vmov.f64 d7, #18 @ 0x40900000 4.5 │ │ │ │ vcmp.f64 d7, d7 │ │ │ │ vsqrt.f64 d23, d6 │ │ │ │ vpmin.u8 d31, d0, d0 │ │ │ │ ldmdbls r0!, {r0, r2, r8, pc} │ │ │ │ @@ -282698,46 +282698,46 @@ │ │ │ │ blt fef29d00 │ │ │ │ @ instruction: 0xf8cd2300 │ │ │ │ stmib sp, {r2, r6, ip, pc}^ │ │ │ │ @ instruction: 0xf8cd331c │ │ │ │ ldrbt fp, [r0], #-64 @ 0xffffffc0 │ │ │ │ @ instruction: 0x00902fb0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r9, r3, r4, r0 │ │ │ │ - addeq r1, r3, r6, lsr #25 │ │ │ │ + umulleq r9, r3, r8, r0 │ │ │ │ + addeq r1, r3, sl, lsr #25 │ │ │ │ @ instruction: 0x00902ed2 │ │ │ │ - addeq r8, r3, r8, ror pc │ │ │ │ + addeq r8, r3, ip, ror pc │ │ │ │ @ instruction: 0xffff9bc9 │ │ │ │ - ldrdeq r8, [r3], r0 │ │ │ │ - strdeq r8, [r3], sl │ │ │ │ - addeq r1, r3, ip, lsl #14 │ │ │ │ - addeq r8, r3, ip, ror #20 │ │ │ │ - addeq r1, r3, lr, ror r6 │ │ │ │ - addeq r8, r3, sl, asr #20 │ │ │ │ - addeq r1, r3, ip, asr r6 │ │ │ │ - strdeq r8, [r3], sl │ │ │ │ - addeq r1, r3, ip, lsl #12 │ │ │ │ - addeq r8, r3, ip, ror #18 │ │ │ │ - addeq r1, r3, r0, lsl #11 │ │ │ │ - umulleq r8, r3, lr, r8 │ │ │ │ - @ instruction: 0x008314b2 │ │ │ │ - addeq r8, r3, lr, asr r8 │ │ │ │ - addeq r1, r3, r2, ror r4 │ │ │ │ - addeq r8, r3, r0, lsr r8 │ │ │ │ - addeq r1, r3, r4, asr #8 │ │ │ │ - addeq r8, r3, r0, lsl r8 │ │ │ │ - addeq r1, r3, r4, lsr #8 │ │ │ │ - addeq r8, r3, lr, ror #15 │ │ │ │ - addeq r1, r3, r2, lsl #8 │ │ │ │ - addeq r8, r3, lr, lsr #13 │ │ │ │ - addeq r1, r3, r0, asr #5 │ │ │ │ - addeq r8, r3, r4, lsr #12 │ │ │ │ - addeq r1, r3, r8, lsr r2 │ │ │ │ - addeq r8, r3, r2, lsl #12 │ │ │ │ - addeq r1, r3, r6, lsl r2 │ │ │ │ + ldrdeq r8, [r3], r4 │ │ │ │ + strdeq r8, [r3], lr │ │ │ │ + addeq r1, r3, r0, lsl r7 │ │ │ │ + addeq r8, r3, r0, ror sl │ │ │ │ + addeq r1, r3, r2, lsl #13 │ │ │ │ + addeq r8, r3, lr, asr #20 │ │ │ │ + addeq r1, r3, r0, ror #12 │ │ │ │ + strdeq r8, [r3], lr │ │ │ │ + addeq r1, r3, r0, lsl r6 │ │ │ │ + addeq r8, r3, r0, ror r9 │ │ │ │ + addeq r1, r3, r4, lsl #11 │ │ │ │ + addeq r8, r3, r2, lsr #17 │ │ │ │ + @ instruction: 0x008314b6 │ │ │ │ + addeq r8, r3, r2, ror #16 │ │ │ │ + addeq r1, r3, r6, ror r4 │ │ │ │ + addeq r8, r3, r4, lsr r8 │ │ │ │ + addeq r1, r3, r8, asr #8 │ │ │ │ + addeq r8, r3, r4, lsl r8 │ │ │ │ + addeq r1, r3, r8, lsr #8 │ │ │ │ + strdeq r8, [r3], r2 │ │ │ │ + addeq r1, r3, r6, lsl #8 │ │ │ │ + @ instruction: 0x008386b2 │ │ │ │ + addeq r1, r3, r4, asr #5 │ │ │ │ + addeq r8, r3, r8, lsr #12 │ │ │ │ + addeq r1, r3, ip, lsr r2 │ │ │ │ + addeq r8, r3, r6, lsl #12 │ │ │ │ + addeq r1, r3, sl, lsl r2 │ │ │ │ @ instruction: 0xf8cd2300 │ │ │ │ stmib sp, {r6, ip, pc}^ │ │ │ │ @ instruction: 0xf8cd331c │ │ │ │ strt fp, [r4], #-68 @ 0xffffffbc │ │ │ │ str r9, [sp, #796]! @ 0x31c │ │ │ │ strbmi r9, [r1], -pc, lsl #16 │ │ │ │ bleq ff127434 │ │ │ │ @@ -282929,38 +282929,38 @@ │ │ │ │ @ instruction: 0xf6f2300c │ │ │ │ ldmdami sp, {r0, r1, r2, r3, r4, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ @ instruction: 0xf89af6f3 │ │ │ │ andls r9, r4, #8192 @ 0x2000 │ │ │ │ ldmlt pc, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ @ │ │ │ │ ... │ │ │ │ - addeq r8, r3, ip, asr #8 │ │ │ │ - addeq r1, r3, r0, rrx │ │ │ │ - addeq r8, r3, ip, lsr #8 │ │ │ │ - addeq r1, r3, r0, asr #32 │ │ │ │ - @ instruction: 0x008383b4 │ │ │ │ - addeq r0, r3, r6, asr #31 │ │ │ │ - umulleq r8, r3, sl, r3 │ │ │ │ - addeq r0, r3, ip, lsr #31 │ │ │ │ - addeq r8, r3, r0, lsl #7 │ │ │ │ - umulleq r0, r3, r2, pc @ │ │ │ │ - addeq r8, r3, r2, ror #6 │ │ │ │ - addeq r0, r3, r6, ror pc │ │ │ │ - addeq r8, r3, r2, asr #6 │ │ │ │ - addeq r0, r3, r6, asr pc │ │ │ │ - ldrdeq r8, [r3], ip │ │ │ │ - strdeq r0, [r3], r0 @ │ │ │ │ - addeq r8, r3, r0, asr #5 │ │ │ │ - ldrdeq r0, [r3], r4 │ │ │ │ - addeq r8, r3, r0, lsr #5 │ │ │ │ - @ instruction: 0x00830eb4 │ │ │ │ - addeq r8, r3, r4, lsl #5 │ │ │ │ - umulleq r0, r3, r8, lr │ │ │ │ - addeq r8, r3, r2, asr r2 │ │ │ │ - addeq r0, r3, r6, ror #28 │ │ │ │ + addeq r8, r3, r0, asr r4 │ │ │ │ + addeq r1, r3, r4, rrx │ │ │ │ + addeq r8, r3, r0, lsr r4 │ │ │ │ + addeq r1, r3, r4, asr #32 │ │ │ │ + @ instruction: 0x008383b8 │ │ │ │ + addeq r0, r3, sl, asr #31 │ │ │ │ + umulleq r8, r3, lr, r3 │ │ │ │ + @ instruction: 0x00830fb0 │ │ │ │ + addeq r8, r3, r4, lsl #7 │ │ │ │ + umulleq r0, r3, r6, pc @ │ │ │ │ + addeq r8, r3, r6, ror #6 │ │ │ │ + addeq r0, r3, sl, ror pc │ │ │ │ + addeq r8, r3, r6, asr #6 │ │ │ │ + addeq r0, r3, sl, asr pc │ │ │ │ + addeq r8, r3, r0, ror #5 │ │ │ │ + strdeq r0, [r3], r4 │ │ │ │ + addeq r8, r3, r4, asr #5 │ │ │ │ + ldrdeq r0, [r3], r8 │ │ │ │ + addeq r8, r3, r4, lsr #5 │ │ │ │ + @ instruction: 0x00830eb8 │ │ │ │ + addeq r8, r3, r8, lsl #5 │ │ │ │ + umulleq r0, r3, ip, lr │ │ │ │ + addeq r8, r3, r6, asr r2 │ │ │ │ + addeq r0, r3, sl, ror #28 │ │ │ │ stmdami sp!, {r2, r9, sl, lr}^ │ │ │ │ tstpne r0, r1, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff9af6f2 │ │ │ │ strtmi r4, [r1], -sl, ror #16 │ │ │ │ @ instruction: 0xf6f34478 │ │ │ │ strls pc, [r4], #-2133 @ 0xfffff7ab │ │ │ │ @@ -283063,40 +283063,40 @@ │ │ │ │ teqpeq r6, r1, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 6, 6, pc, cr14, cr2, {7} @ │ │ │ │ @ instruction: 0x4629481c │ │ │ │ @ instruction: 0xf6f24478 │ │ │ │ @ instruction: 0xf7ffff89 │ │ │ │ svclt 0x0000bb60 │ │ │ │ - addeq r8, r3, r8, asr #3 │ │ │ │ - ldrdeq r0, [r3], ip │ │ │ │ - addeq r8, r3, r8, lsr #3 │ │ │ │ - @ instruction: 0x00830dbc │ │ │ │ - addeq r8, r3, r2, ror #2 │ │ │ │ - addeq r0, r3, r6, ror sp │ │ │ │ - addeq r8, r3, r2, asr #2 │ │ │ │ - addeq r0, r3, r6, asr sp │ │ │ │ - addeq r8, r3, r2, lsr #2 │ │ │ │ - addeq r0, r3, r6, lsr sp │ │ │ │ - addeq r8, r3, r6, lsl #2 │ │ │ │ - addeq r0, r3, sl, lsl sp │ │ │ │ - addeq r8, r3, sl, ror #1 │ │ │ │ - strdeq r0, [r3], lr │ │ │ │ - addeq r8, r3, lr, asr #1 │ │ │ │ - addeq r0, r3, r2, ror #25 │ │ │ │ - addeq r8, r3, ip, lsr #1 │ │ │ │ - addeq r0, r3, r0, asr #25 │ │ │ │ - addeq r8, r3, lr, lsl #1 │ │ │ │ - addeq r0, r3, r2, lsr #25 │ │ │ │ - addeq r8, r3, lr, rrx │ │ │ │ - addeq r0, r3, r2, lsl #25 │ │ │ │ - addeq r8, r3, r0, asr r0 │ │ │ │ - addeq r0, r3, r4, ror #24 │ │ │ │ - addeq r8, r3, r0, lsr r0 │ │ │ │ - addeq r0, r3, r4, asr #24 │ │ │ │ + addeq r8, r3, ip, asr #3 │ │ │ │ + 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instruction: 0x9010f8d1 │ │ │ │ @ instruction: 0xf899b087 │ │ │ │ @ instruction: 0xf0155025 │ │ │ │ @@ -283196,22 +283196,22 @@ │ │ │ │ mcr2 6, 4, pc, cr8, cr2, {7} @ │ │ │ │ @ instruction: 0xf899e7c9 │ │ │ │ @ instruction: 0xf0433025 │ │ │ │ @ instruction: 0xf8890304 │ │ │ │ strcs r3, [r1], #-37 @ 0xffffffdb │ │ │ │ andlt r4, r7, r0, lsr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - @ instruction: 0x00837eb4 │ │ │ │ - addeq r0, r3, r8, asr #21 │ │ │ │ - umulleq r7, r3, r8, lr │ │ │ │ - addeq r0, r3, ip, lsr #21 │ │ │ │ - addeq r7, r3, r0, lsl #29 │ │ │ │ - umulleq r0, r3, r4, sl │ │ │ │ - addeq r7, r3, lr, lsr #28 │ │ │ │ - addeq r0, r3, r2, asr #20 │ │ │ │ + @ instruction: 0x00837eb8 │ │ │ │ + addeq r0, r3, ip, asr #21 │ │ │ │ + umulleq r7, r3, ip, lr │ │ │ │ + @ instruction: 0x00830ab0 │ │ │ │ + addeq r7, r3, r4, lsl #29 │ │ │ │ + umulleq r0, r3, r8, sl │ │ │ │ + addeq r7, r3, r2, lsr lr │ │ │ │ + addeq r0, r3, r6, asr #20 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0x460fb091 │ │ │ │ @ instruction: 0x46044990 │ │ │ │ movwls r4, #54928 @ 0xd690 │ │ │ │ @@ -283227,15 +283227,15 @@ │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ vmov.f32 s4, #112 @ 0x3f800000 1.0 │ │ │ │ @ instruction: 0xdc136b00 │ │ │ │ ldc 0, cr14, [r0, #256] @ 0x100 │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle 76ada4 │ │ │ │ - blvc 9e7ba8 │ │ │ │ + blvc 9e7ba8 │ │ │ │ blvc ff2e803c │ │ │ │ blx 568134 │ │ │ │ @ instruction: 0xf10cd811 │ │ │ │ movwcc r0, #19457 @ 0x4c01 │ │ │ │ eorle r4, sp, r2, ror #10 │ │ │ │ @ instruction: 0xf8906818 │ │ │ │ ldmdbcs pc!, {r7, r8, ip} @ │ │ │ │ @@ -283269,15 +283269,15 @@ │ │ │ │ teqle r7, r1, lsl #16 │ │ │ │ strtmi r9, [r0], -lr, lsl #22 │ │ │ │ ldmdbvs sl, {r0, r3, r4, r7, r9, sl, lr} │ │ │ │ @ instruction: 0x46136999 │ │ │ │ @ instruction: 0xf116920d │ │ │ │ strmi pc, [r6], -r5, lsr #7 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ - blls a0c820 │ │ │ │ + blls a0c820 │ │ │ │ movwls r4, #42562 @ 0xa642 │ │ │ │ blls 9bdefc │ │ │ │ movwls r4, #38432 @ 0x9620 │ │ │ │ movwls r9, #35617 @ 0x8b21 │ │ │ │ movwls r9, #31520 @ 0x7b20 │ │ │ │ movwls r9, #27423 @ 0x6b1f │ │ │ │ movwls r9, #23326 @ 0x5b1e │ │ │ │ @@ -283356,32 +283356,32 @@ │ │ │ │ @ instruction: 0xf6f2300c │ │ │ │ ldmdami r6, {r0, r1, r2, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6f24478 │ │ │ │ str pc, [lr, -r3, asr #26]! │ │ │ │ ldcl 6, cr15, [r8, #932]! @ 0x3a4 │ │ │ │ addseq r1, r0, r8, lsr #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r3, lr, ror #4 │ │ │ │ - addeq r7, r3, sl, asr #26 │ │ │ │ - addeq ip, r2, r0, lsr #22 │ │ │ │ + addeq r4, r3, r2, ror r2 │ │ │ │ + addeq r7, r3, lr, asr #26 │ │ │ │ + addeq ip, r2, r4, lsr #22 │ │ │ │ addseq r1, r0, lr, lsl #23 │ │ │ │ - umulleq r7, r3, ip, ip │ │ │ │ - @ instruction: 0x008308b0 │ │ │ │ - addeq r7, r3, r2, lsl #25 │ │ │ │ - umulleq r0, r3, r6, r8 │ │ │ │ - addeq r7, r3, sl, ror #24 │ │ │ │ - addeq r0, r3, lr, ror r8 │ │ │ │ - addeq r7, r3, r0, asr #24 │ │ │ │ - addeq r0, r3, r4, asr r8 │ │ │ │ - addeq r7, r3, sl, ror #23 │ │ │ │ - strdeq r0, [r3], lr │ │ │ │ - ldrdeq r7, [r3], r0 │ │ │ │ - addeq r0, r3, r4, ror #15 │ │ │ │ - addeq r7, r3, r2, lsr #23 │ │ │ │ - umulleq r7, r3, r0, ip │ │ │ │ + addeq r7, r3, r0, lsr #25 │ │ │ │ + @ instruction: 0x008308b4 │ │ │ │ + addeq r7, r3, r6, lsl #25 │ │ │ │ + umulleq r0, r3, sl, r8 │ │ │ │ + addeq r7, r3, lr, ror #24 │ │ │ │ + addeq r0, r3, r2, lsl #17 │ │ │ │ + addeq r7, r3, r4, asr #24 │ │ │ │ + addeq r0, r3, r8, asr r8 │ │ │ │ + addeq r7, r3, lr, ror #23 │ │ │ │ + addeq r0, r3, r2, lsl #16 │ │ │ │ + ldrdeq r7, [r3], r4 │ │ │ │ + addeq r0, r3, r8, ror #15 │ │ │ │ + addeq r7, r3, r6, lsr #23 │ │ │ │ + umulleq r7, r3, r4, ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e7c70 >::_M_default_append(unsigned int)@@Base+0x2c480> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ bmi 167e214 │ │ │ │ blmi 167e044 │ │ │ │ @@ -283467,23 +283467,23 @@ │ │ │ │ @ instruction: 0xf04f480e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2l 6, cr15, [r6], #-968 @ 0xfffffc38 │ │ │ │ @ instruction: 0xf6e9e7c6 │ │ │ │ svclt 0x0000ed1c │ │ │ │ addseq r1, r0, r0, lsl #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r7, r3, r0, ror #21 │ │ │ │ - addeq r7, r3, r2, lsr sl │ │ │ │ + addeq r7, r3, r4, ror #21 │ │ │ │ + addeq r7, r3, r6, lsr sl │ │ │ │ addseq r1, r0, r4, lsr #17 │ │ │ │ - addeq r7, r3, r2, lsr #20 │ │ │ │ - addeq r0, r3, r6, lsr r6 │ │ │ │ - addeq r7, r3, r8, lsl #20 │ │ │ │ - addeq r0, r3, ip, lsl r6 │ │ │ │ - addeq r7, r3, ip, ror #19 │ │ │ │ - strdeq r0, [r3], lr │ │ │ │ + addeq r7, r3, r6, lsr #20 │ │ │ │ + addeq r0, r3, sl, lsr r6 │ │ │ │ + addeq r7, r3, ip, lsl #20 │ │ │ │ + addeq r0, r3, r0, lsr #12 │ │ │ │ + strdeq r7, [r3], r0 │ │ │ │ + addeq r0, r3, r2, lsl #12 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec83b50 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xb0910fb0 │ │ │ │ ldrmi lr, [r5, #-2525] @ 0xfffff623 │ │ │ │ @ instruction: 0x0c05eb04 │ │ │ │ strtmi r9, [r4], #3099 @ 0xc1b │ │ │ │ @@ -283698,20 +283698,20 @@ │ │ │ │ blvc 132856c │ │ │ │ blvc ff32876c │ │ │ │ blvs ff328780 │ │ │ │ blx 568878 │ │ │ │ mrcge 6, 2, APSR_nzcv, cr10, cr15, {7} │ │ │ │ rscscc pc, pc, #79 @ 0x4f │ │ │ │ svclt 0x0000e772 │ │ │ │ - umulleq r7, r3, r2, r8 │ │ │ │ - addeq r0, r3, r6, lsr #9 │ │ │ │ - @ instruction: 0x008377b4 │ │ │ │ - addeq r0, r3, r8, asr #7 │ │ │ │ - ldrdeq r7, [r3], r4 │ │ │ │ - addeq r0, r3, r8, ror #5 │ │ │ │ + umulleq r7, r3, r6, r8 │ │ │ │ + addeq r0, r3, sl, lsr #9 │ │ │ │ + @ instruction: 0x008377b8 │ │ │ │ + addeq r0, r3, ip, asr #7 │ │ │ │ + ldrdeq r7, [r3], r8 │ │ │ │ + addeq r0, r3, ip, ror #5 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ addslt r4, r5, r2, ror #29 │ │ │ │ ldrmi r4, [r9], r2, ror #25 │ │ │ │ movwcs r4, #5246 @ 0x147e │ │ │ │ @@ -283937,41 +283937,41 @@ │ │ │ │ stmdami r0!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6f24478 │ │ │ │ @ instruction: 0xe767f8b9 │ │ │ │ stmdb lr!, {r0, r3, r5, r6, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addseq r1, r0, ip, asr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r7, [r3], lr │ │ │ │ - addeq r7, r3, lr, ror #10 │ │ │ │ - addeq r7, r3, ip, ror r5 │ │ │ │ - umulleq r0, r3, r0, r1 │ │ │ │ + addeq r7, r3, r2, ror #13 │ │ │ │ + addeq r7, r3, r2, ror r5 │ │ │ │ + addeq r7, r3, r0, lsl #11 │ │ │ │ + umulleq r0, r3, r4, r1 │ │ │ │ addseq r1, r0, r6, asr #7 │ │ │ │ - addeq r7, r3, r6, lsr #10 │ │ │ │ - addeq r7, r3, r6, ror #8 │ │ │ │ - ldrdeq r3, [r3], lr │ │ │ │ - addeq r7, r3, sl, lsr #8 │ │ │ │ - strdeq r7, [r3], r2 │ │ │ │ - addeq r0, r3, r6 │ │ │ │ - ldrdeq r7, [r3], r8 │ │ │ │ - addeq pc, r2, ip, ror #31 │ │ │ │ - addeq r7, r3, r0, asr #7 │ │ │ │ - ldrdeq pc, [r2], r2 │ │ │ │ - addeq r7, r3, sl, asr r3 │ │ │ │ - addeq pc, r2, lr, ror #30 │ │ │ │ - strdeq r7, [r3], ip │ │ │ │ - addeq pc, r2, r0, lsl pc @ │ │ │ │ - addeq r7, r3, r4, ror #5 │ │ │ │ - strdeq pc, [r2], r6 │ │ │ │ - addeq r7, r3, r8, asr #5 │ │ │ │ - ldrdeq pc, [r2], ip │ │ │ │ - addeq r7, r3, lr, lsr #5 │ │ │ │ - addeq pc, r2, r0, asr #29 │ │ │ │ - umulleq r7, r3, r2, r2 │ │ │ │ - addeq pc, r2, r4, lsr #29 │ │ │ │ + addeq r7, r3, sl, lsr #10 │ │ │ │ + addeq r7, r3, sl, ror #8 │ │ │ │ + addeq r3, r3, r2, ror #5 │ │ │ │ + addeq r7, r3, lr, lsr #8 │ │ │ │ + strdeq r7, [r3], r6 │ │ │ │ + addeq r0, r3, sl │ │ │ │ + ldrdeq r7, [r3], ip │ │ │ │ + strdeq pc, [r2], r0 │ │ │ │ + addeq r7, r3, r4, asr #7 │ │ │ │ + ldrdeq pc, [r2], r6 │ │ │ │ + addeq r7, r3, lr, asr r3 │ │ │ │ + addeq pc, r2, r2, ror pc @ │ │ │ │ + addeq r7, r3, r0, lsl #6 │ │ │ │ + addeq pc, r2, r4, lsl pc @ │ │ │ │ + addeq r7, r3, r8, ror #5 │ │ │ │ + strdeq pc, [r2], sl │ │ │ │ + addeq r7, r3, ip, asr #5 │ │ │ │ + addeq pc, r2, r0, ror #29 │ │ │ │ + @ instruction: 0x008372b2 │ │ │ │ + addeq pc, r2, r4, asr #29 │ │ │ │ + umulleq r7, r3, r6, r2 │ │ │ │ + addeq pc, r2, r8, lsr #29 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @ instruction: 0x4698b099 │ │ │ │ @ instruction: 0x46074bd6 │ │ │ │ bmi ff6d194c │ │ │ │ @@ -284187,33 +284187,33 @@ │ │ │ │ mcr2 6, 6, pc, cr10, cr1, {7} @ │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ @ instruction: 0xf6e8e6af │ │ │ │ svclt 0x0000ef7e │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addseq r1, r0, r6, asr #32 │ │ │ │ umullseq r0, r0, r6, pc @ │ │ │ │ - addeq r7, r3, ip, ror #1 │ │ │ │ - addeq r7, r3, lr, lsl #1 │ │ │ │ - umulleq r7, r3, sl, r0 │ │ │ │ + strdeq r7, [r3], r0 │ │ │ │ + umulleq r7, r3, r2, r0 │ │ │ │ + umulleq r7, r3, lr, r0 │ │ │ │ + strdeq r6, [r3], r8 │ │ │ │ + addeq r7, r3, r2, rrx │ │ │ │ + addeq pc, r2, r6, ror ip @ │ │ │ │ + addeq r6, r3, r8, ror #31 │ │ │ │ + strdeq pc, [r2], ip │ │ │ │ + addeq r6, r3, sl, asr #31 │ │ │ │ + ldrdeq pc, [r2], lr │ │ │ │ + addeq r6, r3, sl, lsl #31 │ │ │ │ + umulleq r6, r3, sl, pc @ │ │ │ │ strdeq r6, [r3], r4 │ │ │ │ - addeq r7, r3, lr, asr r0 │ │ │ │ - addeq pc, r2, r2, ror ip @ │ │ │ │ - addeq r6, r3, r4, ror #31 │ │ │ │ - strdeq pc, [r2], r8 │ │ │ │ - addeq r6, r3, r6, asr #31 │ │ │ │ - ldrdeq pc, [r2], sl │ │ │ │ - addeq r6, r3, r6, lsl #31 │ │ │ │ - umulleq r6, r3, r6, pc @ │ │ │ │ - strdeq r6, [r3], r0 │ │ │ │ - addeq r6, r3, lr, lsr #30 │ │ │ │ - addeq pc, r2, r2, asr #22 │ │ │ │ - addeq r6, r3, lr, asr #29 │ │ │ │ - addeq pc, r2, r2, ror #21 │ │ │ │ - @ instruction: 0x00836eb4 │ │ │ │ - addeq pc, r2, r6, asr #21 │ │ │ │ + addeq r6, r3, r2, lsr pc │ │ │ │ + addeq pc, r2, r6, asr #22 │ │ │ │ + ldrdeq r6, [r3], r2 │ │ │ │ + addeq pc, r2, r6, ror #21 │ │ │ │ + @ instruction: 0x00836eb8 │ │ │ │ + addeq pc, r2, sl, asr #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi 193ef04 │ │ │ │ blmi 193ef34 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -284309,25 +284309,25 @@ │ │ │ │ ldmdami r0, {r0, r1, r2, r4, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 6, cr15, [r2, #964] @ 0x3c4 │ │ │ │ @ instruction: 0xf6e8e779 │ │ │ │ svclt 0x0000ee88 │ │ │ │ addseq r0, r0, r4, lsl #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r3, r4, ror #27 │ │ │ │ - strdeq pc, [r2], r8 │ │ │ │ - addeq r6, r3, ip, asr #27 │ │ │ │ - addeq pc, r2, r0, ror #19 │ │ │ │ + addeq r6, r3, r8, ror #27 │ │ │ │ + strdeq pc, [r2], ip │ │ │ │ + ldrdeq r6, [r3], r0 │ │ │ │ + addeq pc, r2, r4, ror #19 │ │ │ │ addseq r0, r0, r6, lsl ip │ │ │ │ - strdeq r6, [r3], r6 @ │ │ │ │ - addeq pc, r2, sl, lsl #18 │ │ │ │ - ldrdeq r6, [r3], ip │ │ │ │ - strdeq pc, [r2], r0 │ │ │ │ - addeq r6, r3, r2, asr #25 │ │ │ │ - ldrdeq pc, [r2], r6 │ │ │ │ + strdeq r6, [r3], sl │ │ │ │ + addeq pc, r2, lr, lsl #18 │ │ │ │ + addeq r6, r3, r0, ror #25 │ │ │ │ + strdeq pc, [r2], r4 │ │ │ │ + addeq r6, r3, r6, asr #25 │ │ │ │ + ldrdeq pc, [r2], sl │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi fe63f0d0 │ │ │ │ blmi fe63ef00 │ │ │ │ sxtab16mi r4, r8, sl, ror #8 │ │ │ │ @@ -284356,15 +284356,15 @@ │ │ │ │ ldmdble r4, {r0, r1, r2, r3, r4, r5, r8, r9, fp, sp} │ │ │ │ biceq pc, r0, #3 │ │ │ │ @ instruction: 0xf0002bc0 │ │ │ │ ldc 0, cr8, [r2, #592] @ 0x250 │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle 16abf48 │ │ │ │ - blvs 9e8d54 │ │ │ │ + blvs 9e8d54 │ │ │ │ blvc 1691ec │ │ │ │ blvs ff3291e4 │ │ │ │ blx 5692dc │ │ │ │ stmdavs fp!, {r2, r3, r6, fp, ip, lr, pc}^ │ │ │ │ blcs 18778c │ │ │ │ addhi pc, r4, r0 │ │ │ │ andcs r4, r1, #36700160 @ 0x2300000 │ │ │ │ @@ -284475,32 +284475,32 @@ │ │ │ │ blx ff3eb492 │ │ │ │ ldrbtmi r4, [r8], #-2070 @ 0xfffff7ea │ │ │ │ stc2 6, cr15, [r6], {241} @ 0xf1 │ │ │ │ @ instruction: 0xf6e8e77e │ │ │ │ svclt 0x0000ed3c │ │ │ │ @ instruction: 0x00900abc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r3, r8, lsl #2 │ │ │ │ - addeq r6, r3, r6, asr fp │ │ │ │ - addeq pc, r2, sl, ror #14 │ │ │ │ - addeq r6, r3, lr, lsr #22 │ │ │ │ - addeq fp, r2, r2, lsl #18 │ │ │ │ + addeq r3, r3, ip, lsl #2 │ │ │ │ + addeq r6, r3, sl, asr fp │ │ │ │ + addeq pc, r2, lr, ror #14 │ │ │ │ + addeq r6, r3, r2, lsr fp │ │ │ │ + addeq fp, r2, r6, lsl #18 │ │ │ │ addseq r0, r0, r4, ror r9 │ │ │ │ - strdeq r6, [r3], r6 @ │ │ │ │ - addeq pc, r2, sl, lsl #14 │ │ │ │ - ldrdeq r6, [r3], lr │ │ │ │ - strdeq pc, [r2], r2 │ │ │ │ - addeq r6, r3, r2, lsr #21 │ │ │ │ - @ instruction: 0x0082f6b6 │ │ │ │ - addeq r6, r3, r0, ror #20 │ │ │ │ - addeq pc, r2, r4, ror r6 @ │ │ │ │ - addeq r6, r3, r6, asr #20 │ │ │ │ - addeq pc, r2, sl, asr r6 @ │ │ │ │ - addeq r6, r3, r8, lsr #20 │ │ │ │ - addeq r6, r3, r6, lsl fp │ │ │ │ + strdeq r6, [r3], sl │ │ │ │ + addeq pc, r2, lr, lsl #14 │ │ │ │ + addeq r6, r3, r2, ror #21 │ │ │ │ + strdeq pc, [r2], r6 │ │ │ │ + addeq r6, r3, r6, lsr #21 │ │ │ │ + @ instruction: 0x0082f6ba │ │ │ │ + addeq r6, r3, r4, ror #20 │ │ │ │ + addeq pc, r2, r8, ror r6 @ │ │ │ │ + addeq r6, r3, sl, asr #20 │ │ │ │ + addeq pc, r2, lr, asr r6 @ │ │ │ │ + addeq r6, r3, ip, lsr #20 │ │ │ │ + addeq r6, r3, sl, lsl fp │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1e8dec >::_M_default_append(unsigned int)@@Base+0x2d5fc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ @ instruction: 0x461d4cd9 │ │ │ │ blmi ff77f3b0 │ │ │ │ @@ -284680,15 +284680,15 @@ │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ @ instruction: 0xf8dad131 │ │ │ │ movwcc r3, #4096 @ 0x1000 │ │ │ │ andcc pc, r0, sl, asr #17 │ │ │ │ stmdami r9!, {r0, r1, r3, r5, r7, r9, sl, sp, lr, pc} │ │ │ │ bicmi pc, r9, r1, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ - blx 9eb7e0 │ │ │ │ + blx 9eb7e0 │ │ │ │ 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#28 │ │ │ │ - ldrdeq r6, [r3], r2 │ │ │ │ - addeq lr, r2, r4, ror #27 │ │ │ │ + addeq r6, r3, r6, lsl r4 │ │ │ │ + addeq r6, r3, r4, lsr #7 │ │ │ │ + @ instruction: 0x0082efb8 │ │ │ │ + addeq r6, r3, r8, asr r3 │ │ │ │ + addeq r6, r3, r6, asr r3 │ │ │ │ + addeq lr, r2, sl, ror #30 │ │ │ │ + ldrdeq fp, [r2], lr │ │ │ │ + addeq r6, r3, sl, asr #5 │ │ │ │ + ldrdeq lr, [r2], lr @ │ │ │ │ + umulleq r6, r3, lr, r2 │ │ │ │ + @ instruction: 0x0082eeb2 │ │ │ │ + addeq r6, r3, sl, asr r2 │ │ │ │ + addeq lr, r2, lr, ror #28 │ │ │ │ + addeq r6, r3, ip, lsr r2 │ │ │ │ + addeq lr, r2, r0, asr lr │ │ │ │ + addeq r6, r3, r2, lsl r2 │ │ │ │ + addeq lr, r2, r6, lsr #28 │ │ │ │ + strdeq r6, [r3], r4 │ │ │ │ + addeq lr, r2, r8, lsl #28 │ │ │ │ + ldrdeq r6, [r3], r6 @ │ │ │ │ + addeq lr, r2, r8, ror #27 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ @ instruction: 0x4691469a │ │ │ │ tstmi r1, #3620864 @ 0x374000 │ │ │ │ ldrd pc, [r0], -sp @ │ │ │ │ ldrdgt pc, [r8], -sp @ │ │ │ │ ldrdcs lr, [fp, -sp] │ │ │ │ @ instruction: 0x560de9dd │ │ │ │ @@ -285181,25 +285181,25 @@ │ │ │ │ blls 1e81dc >::_M_default_append(unsigned int)@@Base+0x2c9ec> │ │ │ │ adcsle r2, r2, r0, lsl #22 │ │ │ │ @ instruction: 0xf8c82308 │ │ │ │ str r3, [lr, r0]! │ │ │ │ svc 0x00b6f6e7 │ │ │ │ addeq pc, pc, sl, asr #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r3, r6, lsr #32 │ │ │ │ - addeq lr, r2, sl, lsr ip │ │ │ │ - addeq r6, r3, lr │ │ │ │ - addeq lr, r2, r2, lsr #24 │ │ │ │ + addeq r6, r3, sl, lsr #32 │ │ │ │ + addeq lr, r2, lr, lsr ip │ │ │ │ + addeq r6, r3, r2, lsl r0 │ │ │ │ + addeq lr, r2, r6, lsr #24 │ │ │ │ addeq pc, pc, r8, asr lr @ │ │ │ │ - addeq r5, r3, r2, lsr #31 │ │ │ │ - @ instruction: 0x0082ebb6 │ │ │ │ - addeq r5, r3, ip, ror #30 │ │ │ │ - addeq lr, r2, r0, lsl #23 │ │ │ │ - addeq r5, r3, lr, lsr #30 │ │ │ │ - addeq lr, r2, r2, asr #22 │ │ │ │ + addeq r5, r3, r6, lsr #31 │ │ │ │ + @ instruction: 0x0082ebba │ │ │ │ + addeq r5, r3, r0, ror pc │ │ │ │ + addeq lr, r2, r4, lsl #23 │ │ │ │ + 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[r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6f0300c │ │ │ │ stmdami r5, {r0, r2, r3, r4, r5, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ ldc2l 6, cr15, [r8], #-960 @ 0xfffffc40 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq r5, r3, lr, lsl #20 │ │ │ │ - addeq lr, r2, r2, lsr #12 │ │ │ │ + addeq r5, r3, r2, lsl sl │ │ │ │ + addeq lr, r2, r6, lsr #12 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r6, r3, lr, lsl #18 │ │ │ │ andsvs r2, pc, r0, lsl #14 │ │ │ │ @ instruction: 0x8010f8d2 │ │ │ │ @@ -285745,58 +285745,58 @@ │ │ │ │ ldmdami r0!, {r0, r2, r4, r6, r7, r9, sl, sp, lr, pc} │ │ │ │ bicne pc, r2, r1, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9d8f6f0 │ │ │ │ ldrtmi r4, [r1], -sp, lsr #16 │ │ │ │ @ instruction: 0xf6f04478 │ │ │ │ bfi pc, r3, (invalid: 21:8) @ │ │ │ │ - addeq r5, r3, sl, lsl #19 │ │ │ │ - umulleq lr, r2, lr, r5 │ │ │ │ - addeq r5, r3, r2, ror r9 │ │ │ │ - addeq lr, r2, r6, lsl #11 │ │ │ │ - addeq r5, r3, r4, lsr #18 │ │ │ │ - addeq lr, r2, r8, lsr r5 │ │ │ │ - addeq r5, r3, ip, lsl #18 │ │ │ │ - addeq lr, r2, r0, lsr #10 │ │ │ │ - ldrdeq r5, [r3], lr │ │ │ │ - addeq r5, r3, r2, lsr #20 │ │ │ │ - @ instruction: 0x008358bc │ │ │ │ - addeq r5, r3, r0, lsl #20 │ │ │ │ - addeq r5, r3, r0, ror r8 │ │ │ │ - addeq lr, r2, r4, lsl #9 │ │ │ │ - addeq r5, r3, r8, asr r8 │ │ │ │ - addeq lr, r2, ip, ror #8 │ │ │ │ - addeq r5, r3, sl, lsl r8 │ │ │ │ - addeq lr, r2, lr, lsr #8 │ │ │ │ + addeq r5, r3, lr, lsl #19 │ │ │ │ + addeq lr, r2, r2, lsr #11 │ │ │ │ + addeq r5, r3, r6, ror r9 │ │ │ │ + addeq lr, r2, sl, lsl #11 │ │ │ │ + addeq r5, r3, r8, lsr #18 │ │ │ │ + addeq lr, r2, ip, lsr r5 │ │ │ │ + addeq r5, r3, r0, lsl r9 │ │ │ │ + addeq lr, r2, r4, lsr #10 │ │ │ │ + addeq r5, r3, r2, ror #17 │ │ │ │ + addeq r5, r3, r6, lsr #20 │ │ │ │ + addeq r5, r3, r0, asr #17 │ │ │ │ + addeq r5, r3, r4, lsl #20 │ │ │ │ + addeq r5, r3, r4, ror r8 │ │ │ │ + addeq lr, r2, r8, lsl #9 │ │ │ │ + addeq r5, r3, ip, asr r8 │ │ │ │ + addeq lr, r2, r0, ror r4 │ │ │ │ + addeq r5, r3, lr, lsl r8 │ │ │ │ + addeq lr, r2, r2, lsr r4 │ │ │ │ + addeq r5, r3, r2, ror #15 │ │ │ │ + strdeq lr, [r2], r6 │ │ │ │ + addeq r5, r3, sl, asr #15 │ │ │ │ + ldrdeq lr, [r2], lr @ │ │ │ │ + @ instruction: 0x008357b0 │ │ │ │ + strdeq r5, [r3], r4 │ │ │ │ + addeq r5, r3, lr, lsl #15 │ │ │ │ + ldrdeq r5, [r3], r2 │ │ │ │ + addeq r5, r3, ip, ror #14 │ │ │ │ + addeq lr, r2, r0, lsl #7 │ │ │ │ + addeq r5, r3, r2, asr r7 │ │ │ │ + addeq lr, r2, r6, ror #6 │ │ │ │ + addeq r5, r3, r0, lsr #14 │ │ │ │ + addeq lr, r2, r4, lsr r3 │ │ │ │ + addeq r5, r3, r6, lsl #14 │ │ │ │ + addeq lr, r2, sl, lsl r3 │ │ │ │ ldrdeq r5, [r3], lr │ │ │ │ strdeq lr, [r2], r2 │ │ │ │ - addeq r5, r3, r6, asr #15 │ │ │ │ - ldrdeq lr, [r2], sl │ │ │ │ - addeq r5, r3, ip, lsr #15 │ │ │ │ - strdeq r5, [r3], r0 │ │ │ │ - addeq r5, r3, sl, lsl #15 │ │ │ │ - addeq r5, r3, lr, asr #17 │ │ │ │ - addeq r5, r3, r8, ror #14 │ │ │ │ - addeq lr, r2, ip, ror r3 │ │ │ │ - addeq r5, r3, lr, asr #14 │ │ │ │ - addeq lr, r2, r2, ror #6 │ │ │ │ - addeq r5, r3, ip, lsl r7 │ │ │ │ - addeq lr, r2, r0, lsr r3 │ │ │ │ - addeq r5, r3, r2, lsl #14 │ │ │ │ - addeq lr, r2, r6, lsl r3 │ │ │ │ - ldrdeq r5, [r3], sl │ │ │ │ - addeq lr, r2, lr, ror #5 │ │ │ │ - @ instruction: 0x008356b0 │ │ │ │ - addeq lr, r2, r4, asr #5 │ │ │ │ - umulleq r5, r3, r8, r6 │ │ │ │ - addeq lr, r2, ip, lsr #5 │ │ │ │ - addeq r5, r3, lr, ror r6 │ │ │ │ - umulleq lr, r2, r2, r2 │ │ │ │ - addeq r5, r3, r4, asr #12 │ │ │ │ - addeq lr, r2, r8, asr r2 │ │ │ │ + @ instruction: 0x008356b4 │ │ │ │ + addeq lr, r2, r8, asr #5 │ │ │ │ + umulleq r5, r3, ip, r6 │ │ │ │ + @ instruction: 0x0082e2b0 │ │ │ │ + addeq r5, r3, r2, lsl #13 │ │ │ │ + umulleq lr, r2, r6, r2 │ │ │ │ + addeq r5, r3, r8, asr #12 │ │ │ │ + addeq lr, r2, ip, asr r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ @ instruction: 0x4615b091 │ │ │ │ eorcs pc, r3, r1, asr r8 @ │ │ │ │ ldmdbls sl, {r2, r3, r9, sl, lr} │ │ │ │ @@ -286052,18 +286052,18 @@ │ │ │ │ svclt 0x00142c00 │ │ │ │ @ instruction: 0xf0022200 │ │ │ │ strb r0, [pc, -r1, lsl #4] │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ @ instruction: 0x008ff3b6 │ │ │ │ andeq r1, r0, r4, asr #24 │ │ │ │ - addeq r5, r3, r4, lsr #5 │ │ │ │ - @ instruction: 0x0082deb8 │ │ │ │ - @ instruction: 0x008351be │ │ │ │ - ldrdeq sp, [r2], r2 │ │ │ │ + addeq r5, r3, r8, lsr #5 │ │ │ │ + @ instruction: 0x0082debc │ │ │ │ + addeq r5, r3, r2, asr #3 │ │ │ │ + ldrdeq sp, [r2], r6 │ │ │ │ mlacs r4, r5, r8, pc @ │ │ │ │ mlacc r4, fp, r8, pc @ │ │ │ │ smlabbeq r2, r3, sl, lr │ │ │ │ eorle r0, r5, sp, lsl #15 │ │ │ │ @ instruction: 0xd072079c │ │ │ │ @ instruction: 0xd1420790 │ │ │ │ ldrtmi r9, [r1], -r7, lsl #20 │ │ │ │ @@ -286193,40 +286193,40 @@ │ │ │ │ @ instruction: 0xf0082100 │ │ │ │ bls 2af7b0 │ │ │ │ strbtmi r9, [r5], -lr, lsl #28 │ │ │ │ ldrdls pc, [r4], -sp @ │ │ │ │ svclt 0x0014429c │ │ │ │ @ instruction: 0xf0022200 │ │ │ │ strt r0, [fp], -r1, lsl #4 │ │ │ │ - addeq r5, r3, r0, lsr #2 │ │ │ │ - addeq sp, r2, r4, lsr sp │ │ │ │ - addeq r5, r3, r8, lsl #2 │ │ │ │ - addeq sp, r2, ip, lsl sp │ │ │ │ - ldrdeq r5, [r3], lr │ │ │ │ - strdeq sp, [r2], r2 │ │ │ │ - addeq r5, r3, r6, asr #1 │ │ │ │ - ldrdeq sp, [r2], sl │ │ │ │ - addeq r5, r3, r2, lsl #1 │ │ │ │ - umulleq sp, r2, r6, ip │ │ │ │ - addeq r5, r3, sl, rrx │ │ │ │ - addeq sp, r2, lr, ror ip │ │ │ │ - addeq r5, r3, r0, asr #32 │ │ │ │ - addeq sp, r2, r4, asr ip │ │ │ │ - addeq r5, r3, r8, lsr #32 │ │ │ │ - addeq sp, r2, ip, lsr ip │ │ │ │ - addeq r4, r3, r8, ror #31 │ │ │ │ - strdeq sp, [r2], ip │ │ │ │ - addeq r4, r3, r0, asr #31 │ │ │ │ - ldrdeq sp, [r2], r4 │ │ │ │ - umulleq r4, r3, r8, pc @ │ │ │ │ - addeq sp, r2, ip, lsr #23 │ │ │ │ - addeq r4, r3, ip, ror pc │ │ │ │ - umulleq sp, r2, r0, fp │ │ │ │ - addeq r4, r3, r0, ror #30 │ │ │ │ - addeq sp, r2, r4, ror fp │ │ │ │ + addeq r5, r3, r4, lsr #2 │ │ │ │ + addeq sp, r2, r8, lsr sp │ │ │ │ + addeq r5, r3, ip, lsl #2 │ │ │ │ + addeq sp, r2, r0, lsr #26 │ │ │ │ + addeq r5, r3, r2, ror #1 │ │ │ │ + strdeq sp, [r2], r6 │ │ │ │ + addeq r5, r3, sl, asr #1 │ │ │ │ + ldrdeq sp, [r2], lr │ │ │ │ + addeq r5, r3, r6, lsl #1 │ │ │ │ + umulleq sp, r2, sl, ip │ │ │ │ + addeq r5, r3, lr, rrx │ │ │ │ + addeq sp, r2, r2, lsl #25 │ │ │ │ + addeq r5, r3, r4, asr #32 │ │ │ │ + addeq sp, r2, r8, asr ip │ │ │ │ + addeq r5, r3, ip, lsr #32 │ │ │ │ + addeq sp, r2, r0, asr #24 │ │ │ │ + addeq r4, r3, ip, ror #31 │ │ │ │ + addeq sp, r2, r0, lsl #24 │ │ │ │ + addeq r4, r3, r4, asr #31 │ │ │ │ + ldrdeq sp, [r2], r8 │ │ │ │ + umulleq r4, r3, ip, pc @ │ │ │ │ + @ instruction: 0x0082dbb0 │ │ │ │ + addeq r4, r3, r0, lsl #31 │ │ │ │ + umulleq sp, r2, r4, fp │ │ │ │ + addeq r4, r3, r4, ror #30 │ │ │ │ + addeq sp, r2, r8, ror fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1b6d768 │ │ │ │ @ instruction: 0xf8df4682 │ │ │ │ @ instruction: 0x4696049c │ │ │ │ ldrcs pc, [r8], #2271 @ 0x8df │ │ │ │ @@ -286521,47 +286521,47 @@ │ │ │ │ stmdami r6!, {r0, r2, r3, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6ef4478 │ │ │ │ @ instruction: 0xf06ffc89 │ │ │ │ strbt r0, [r8], -r7, lsl #6 │ │ │ │ ldc 6, cr15, [ip, #-920]! @ 0xfffffc68 │ │ │ │ addeq lr, pc, r8, lsl #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r3, r4, asr #31 │ │ │ │ - addeq r1, r3, sl, ror #5 │ │ │ │ - addeq r4, r3, sl, lsl #28 │ │ │ │ - addeq r4, r3, sl, asr sp │ │ │ │ - addeq sp, r2, lr, ror #18 │ │ │ │ - addeq r4, r3, lr, lsr sp │ │ │ │ - addeq sp, r2, r2, asr r9 │ │ │ │ + addeq r4, r3, r8, asr #31 │ │ │ │ + addeq r1, r3, lr, ror #5 │ │ │ │ + addeq r4, r3, lr, lsl #28 │ │ │ │ + addeq r4, r3, lr, asr sp │ │ │ │ + addeq sp, r2, r2, ror r9 │ │ │ │ + addeq r4, r3, r2, asr #26 │ │ │ │ + addeq sp, r2, r6, asr r9 │ │ │ │ addeq lr, pc, r6, lsl #23 │ │ │ │ - ldrdeq r4, [r3], ip │ │ │ │ - addeq r4, r3, lr, asr #23 │ │ │ │ - addeq sp, r2, r2, ror #15 │ │ │ │ - @ instruction: 0x00834bb0 │ │ │ │ - addeq sp, r2, sl, asr #15 │ │ │ │ - addeq r4, r3, r8, ror fp │ │ │ │ - addeq sp, r2, ip, lsl #15 │ │ │ │ - addeq r4, r3, r8, asr #22 │ │ │ │ - addeq sp, r2, ip, asr r7 │ │ │ │ - addeq r4, r3, sl, lsr #22 │ │ │ │ - addeq sp, r2, lr, lsr r7 │ │ │ │ - addeq r4, r3, ip, lsl #22 │ │ │ │ - addeq sp, r2, r6, lsr #14 │ │ │ │ + addeq r4, r3, r0, ror #25 │ │ │ │ ldrdeq r4, [r3], r2 │ │ │ │ - addeq sp, r2, r6, ror #13 │ │ │ │ - addeq r4, r3, r4, lsr #21 │ │ │ │ - @ instruction: 0x0082d6b8 │ │ │ │ - addeq r4, r3, r6, lsl #21 │ │ │ │ - umulleq sp, r2, sl, r6 │ │ │ │ - addeq r4, r3, r8, ror #20 │ │ │ │ - addeq sp, r2, ip, ror r6 │ │ │ │ - addeq r4, r3, sl, asr #20 │ │ │ │ - addeq sp, r2, lr, asr r6 │ │ │ │ - addeq r4, r3, lr, lsr #20 │ │ │ │ - addeq r4, r3, ip, lsl fp │ │ │ │ + addeq sp, r2, r6, ror #15 │ │ │ │ + @ instruction: 0x00834bb4 │ │ │ │ + addeq sp, r2, lr, asr #15 │ │ │ │ + addeq r4, r3, ip, ror fp │ │ │ │ + umulleq sp, r2, r0, r7 │ │ │ │ + addeq r4, r3, ip, asr #22 │ │ │ │ + addeq sp, r2, r0, ror #14 │ │ │ │ + addeq r4, r3, lr, lsr #22 │ │ │ │ + addeq sp, r2, r2, asr #14 │ │ │ │ + addeq r4, r3, r0, lsl fp │ │ │ │ + addeq sp, r2, sl, lsr #14 │ │ │ │ + ldrdeq r4, [r3], r6 │ │ │ │ + addeq sp, r2, sl, ror #13 │ │ │ │ + addeq r4, r3, r8, lsr #21 │ │ │ │ + @ instruction: 0x0082d6bc │ │ │ │ + addeq r4, r3, sl, lsl #21 │ │ │ │ + umulleq sp, r2, lr, r6 │ │ │ │ + addeq r4, r3, ip, ror #20 │ │ │ │ + addeq sp, r2, r0, lsl #13 │ │ │ │ + addeq r4, r3, lr, asr #20 │ │ │ │ + addeq sp, r2, r2, ror #12 │ │ │ │ + addeq r4, r3, r2, lsr sl │ │ │ │ + addeq r4, r3, r0, lsr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 9, cr15, cr0, cr12, {6} │ │ │ │ stmdavs r4, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf8dfb0d3 │ │ │ │ ldrbtmi r4, [lr], #-2052 @ 0xfffff7fc │ │ │ │ @@ -286891,15 +286891,15 @@ │ │ │ │ @ instruction: 0x464f4655 │ │ │ │ blls 764ea8 │ │ │ │ streq lr, [r3, #-3002] @ 0xfffff446 │ │ │ │ bl 1b96b44 │ │ │ │ blls ab1aac │ │ │ │ movwls r4, #13889 @ 0x3641 │ │ │ │ blls 7c1728 │ │ │ │ - blls a14ab4 │ │ │ │ + blls a14ab4 │ │ │ │ blls a54ab4 │ │ │ │ ldrbmi r9, [r3], -r0, lsl #6 │ │ │ │ @ instruction: 0xf7fe9a18 │ │ │ │ stmdacs r1, {r0, r3, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ cmpphi lr, #64 @ p-variant is OBSOLETE @ 0x40 │ │ │ │ bcs 1567bc │ │ │ │ blls b643c8 │ │ │ │ @@ -287079,16 +287079,16 @@ │ │ │ │ addeq lr, pc, lr, asr #15 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq lr, pc, r6, lsr #15 │ │ │ │ @ instruction: 0xffffaa63 │ │ │ │ @ instruction: 0xffff5453 │ │ │ │ @ instruction: 0xffff5445 │ │ │ │ strdeq lr, [pc], r8 │ │ │ │ - addeq r4, r3, lr, lsl #3 │ │ │ │ - addeq ip, r2, r2, lsr #27 │ │ │ │ + umulleq r4, r3, r2, r1 │ │ │ │ + addeq ip, r2, r6, lsr #27 │ │ │ │ @ instruction: 0x46439a15 │ │ │ │ @ instruction: 0x46204651 │ │ │ │ strvs lr, [r0, #-2509] @ 0xfffff633 │ │ │ │ ldc2 7, cr15, [r6], {246} @ 0xf6 │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 10d07a4 │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ @@ -287162,15 +287162,15 @@ │ │ │ │ @ instruction: 0xf7fa4620 │ │ │ │ stmdacs r1, {r0, r3, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ tstphi lr, r0, asr #32 @ p-variant is OBSOLETE │ │ │ │ blcs 156fd0 │ │ │ │ mrcge 4, 1, APSR_nzcv, cr6, cr15, {3} │ │ │ │ bls a4a38c │ │ │ │ stcle 2, cr4, [r9], {147} @ 0x93 │ │ │ │ - bls a16f4c │ │ │ │ + bls a16f4c │ │ │ │ addsmi r6, r3, #1769472 @ 0x1b0000 │ │ │ │ ldmdavs r3!, {r2, sl, fp, ip, lr, pc} │ │ │ │ addsmi r9, r3, #32, 20 @ 0x20000 │ │ │ │ ldcge 7, cr15, [lr, #-508]! @ 0xfffffe04 │ │ │ │ tstcs r1, #122880 @ 0x1e000 │ │ │ │ ldr r6, [r9, #-19]! @ 0xffffffed │ │ │ │ @ instruction: 0xf11f4620 │ │ │ │ @@ -287182,15 +287182,15 @@ │ │ │ │ @ instruction: 0xf6bf419a │ │ │ │ strtmi sl, [r0], -r9, lsr #26 │ │ │ │ @ instruction: 0xf6e8f11f │ │ │ │ adcsle r2, r6, r0, lsl #16 │ │ │ │ stmdbls r5!, {r1, r5, r8, sl, sp, lr, pc} │ │ │ │ stmib sp, {r5, r9, sl, lr}^ │ │ │ │ ldmdbls r5, {r0, r8, sp, lr} │ │ │ │ - blls 9d4738 │ │ │ │ + blls 9d4738 │ │ │ │ ldmdbls sp, {r0, r1, r2, r3, r4, r9, fp, ip, pc} │ │ │ │ andhi pc, ip, sp, asr #17 │ │ │ │ mrc2 7, 7, pc, cr0, cr9, {7} │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ blls 10d0654 │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ stmib sp, {r0, r1, r3, r4, r5, r6, r7, r8, sl, fp, sp, pc}^ │ │ │ │ @@ -287597,15 +287597,15 @@ │ │ │ │ andne pc, r5, sl, asr r8 @ │ │ │ │ teqpmi sp, #64, 12 @ p-variant is OBSOLETE @ 0x4000000 │ │ │ │ movwls r2, #516 @ 0x204 │ │ │ │ vnmlsls.f64 d9, d10, d29 │ │ │ │ blx ff4ee558 │ │ │ │ strtmi r9, [lr], #-2842 @ 0xfffff4e6 │ │ │ │ stmdacs r0, {r3, r4, r6, r8, ip, lr} │ │ │ │ - blls 9e4ae0 │ │ │ │ + blls 9e4ae0 │ │ │ │ ldrmi r5, [sp], #-2393 @ 0xfffff6a7 │ │ │ │ ldrdcc pc, [r0], -r8 │ │ │ │ mlale ip, r9, r2, r4 │ │ │ │ @ instruction: 0xf8436833 │ │ │ │ stmdavs fp!, {r0, r5, ip, sp, pc} │ │ │ │ eorvs r3, fp, r1, lsl #6 │ │ │ │ cmnle pc, #1, 30 │ │ │ │ @@ -287869,79 +287869,79 @@ │ │ │ │ svclt 0x00c89b3e │ │ │ │ @ instruction: 0xf7ff6032 │ │ │ │ @ instruction: 0xf8ddb8ad │ │ │ │ ldrtmi sl, [r8], r8, rrx │ │ │ │ tstls pc, #22528 @ 0x5800 │ │ │ │ mvnscc pc, #79 @ 0x4f │ │ │ │ ldrb r9, [r6, -r2, lsr #6]! │ │ │ │ - addeq r4, r3, r8, asr #1 │ │ │ │ - ldrdeq ip, [r2], sl │ │ │ │ - addeq r4, r3, r6, lsr #1 │ │ │ │ - @ instruction: 0x0082ccb8 │ │ │ │ - addeq r4, r3, r4, lsl #1 │ │ │ │ - umulleq ip, r2, r6, ip │ │ │ │ - addeq r3, r3, r0, ror #30 │ │ │ │ - addeq ip, r2, r2, ror fp │ │ │ │ - addeq r3, r3, r0, asr #30 │ │ │ │ - addeq ip, r2, r2, asr fp │ │ │ │ - addeq r3, r3, lr, lsl pc │ │ │ │ - addeq ip, r2, r0, lsr fp │ │ │ │ - strdeq r3, [r3], lr │ │ │ │ - addeq ip, r2, r0, lsl fp │ │ │ │ - ldrdeq r3, [r3], ip │ │ │ │ - addeq ip, r2, lr, ror #21 │ │ │ │ - umulleq r3, r3, lr, lr @ │ │ │ │ - @ instruction: 0x0082cab0 │ │ │ │ - addeq r3, r3, r6, lsr lr │ │ │ │ - addeq ip, r2, r8, asr #20 │ │ │ │ - addeq r3, r3, r4, lsl lr │ │ │ │ - addeq ip, r2, r6, lsr #20 │ │ │ │ - strdeq r3, [r3], r2 │ │ │ │ - addeq ip, r2, r4, lsl #20 │ │ │ │ - addeq r3, r3, r6, ror #26 │ │ │ │ - addeq ip, r2, r8, ror r9 │ │ │ │ - addeq r3, r3, r4, asr #26 │ │ │ │ - addeq ip, r2, r6, asr r9 │ │ │ │ - addeq r3, r3, r2, lsr #26 │ │ │ │ - addeq ip, r2, r4, lsr r9 │ │ │ │ - addeq r3, r3, r0, lsl #26 │ │ │ │ - addeq ip, r2, r2, lsl r9 │ │ │ │ - @ instruction: 0x00833cbe │ │ │ │ - addeq r3, r3, lr, ror #24 │ │ │ │ - addeq r3, r3, r2, asr #21 │ │ │ │ - ldrdeq ip, [r2], r4 │ │ │ │ - addeq r3, r3, r0, lsr #21 │ │ │ │ - @ instruction: 0x0082c6b2 │ │ │ │ - addeq r3, r3, sl, ror sl │ │ │ │ - addeq ip, r2, ip, lsl #13 │ │ │ │ - addeq r3, r3, sl, asr sl │ │ │ │ - addeq ip, r2, ip, ror #12 │ │ │ │ - addeq r3, r3, r8, lsr sl │ │ │ │ - addeq ip, r2, sl, asr #12 │ │ │ │ + addeq r4, r3, ip, asr #1 │ │ │ │ + ldrdeq ip, [r2], lr │ │ │ │ + addeq r4, r3, sl, lsr #1 │ │ │ │ + @ instruction: 0x0082ccbc │ │ │ │ + addeq r4, r3, r8, lsl #1 │ │ │ │ + umulleq ip, r2, sl, ip │ │ │ │ + addeq r3, r3, r4, ror #30 │ │ │ │ + addeq ip, r2, r6, ror fp │ │ │ │ + addeq r3, r3, r4, asr #30 │ │ │ │ + addeq ip, r2, r6, asr fp │ │ │ │ + addeq r3, r3, r2, lsr #30 │ │ │ │ + addeq ip, r2, r4, lsr fp │ │ │ │ + addeq r3, r3, r2, lsl #30 │ │ │ │ + addeq ip, r2, r4, lsl fp │ │ │ │ + addeq r3, r3, r0, ror #29 │ │ │ │ + strdeq ip, [r2], r2 │ │ │ │ + addeq r3, r3, r2, lsr #29 │ │ │ │ + @ instruction: 0x0082cab4 │ │ │ │ + addeq r3, r3, sl, lsr lr │ │ │ │ + addeq ip, r2, ip, asr #20 │ │ │ │ + addeq r3, r3, r8, lsl lr │ │ │ │ + addeq ip, r2, sl, lsr #20 │ │ │ │ + strdeq r3, [r3], r6 │ │ │ │ + addeq ip, r2, r8, lsl #20 │ │ │ │ + addeq r3, r3, sl, ror #26 │ │ │ │ + addeq ip, r2, ip, ror r9 │ │ │ │ + addeq r3, r3, r8, asr #26 │ │ │ │ + addeq ip, r2, sl, asr r9 │ │ │ │ + addeq r3, r3, r6, lsr #26 │ │ │ │ + addeq ip, r2, r8, lsr r9 │ │ │ │ + addeq r3, r3, r4, lsl #26 │ │ │ │ + addeq ip, r2, r6, lsl r9 │ │ │ │ + addeq r3, r3, r2, asr #25 │ │ │ │ + addeq r3, r3, r2, ror ip │ │ │ │ + addeq r3, r3, r6, asr #21 │ │ │ │ + ldrdeq ip, [r2], r8 │ │ │ │ + addeq r3, r3, r4, lsr #21 │ │ │ │ + @ instruction: 0x0082c6b6 │ │ │ │ + addeq r3, r3, lr, ror sl │ │ │ │ + umulleq ip, r2, r0, r6 │ │ │ │ + addeq r3, r3, lr, asr sl │ │ │ │ + addeq ip, r2, r0, ror r6 │ │ │ │ + addeq r3, r3, ip, lsr sl │ │ │ │ + addeq ip, r2, lr, asr #12 │ │ │ │ @ instruction: 0xffff9ab5 │ │ │ │ - ldrdeq r3, [r3], sl │ │ │ │ - @ instruction: 0x008339b2 │ │ │ │ - umulleq r3, r3, sl, r8 @ │ │ │ │ - addeq ip, r2, sl, lsr #9 │ │ │ │ - addeq r3, r3, r6, ror r8 │ │ │ │ - addeq ip, r2, r8, lsl #9 │ │ │ │ - addeq r3, r3, r6, asr r8 │ │ │ │ - addeq ip, r2, r6, ror #8 │ │ │ │ - addeq r3, r3, r4, lsr r8 │ │ │ │ - addeq ip, r2, r6, asr #8 │ │ │ │ - ldrdeq r3, [r3], ip │ │ │ │ + ldrdeq r3, [r3], lr │ │ │ │ + @ instruction: 0x008339b6 │ │ │ │ + umulleq r3, r3, lr, r8 @ │ │ │ │ + addeq ip, r2, lr, lsr #9 │ │ │ │ + addeq r3, r3, sl, ror r8 │ │ │ │ + addeq ip, r2, ip, lsl #9 │ │ │ │ + addeq r3, r3, sl, asr r8 │ │ │ │ + addeq ip, r2, sl, ror #8 │ │ │ │ + addeq r3, r3, r8, lsr r8 │ │ │ │ + addeq ip, r2, sl, asr #8 │ │ │ │ + addeq r3, r3, r0, ror #15 │ │ │ │ andeq r1, r0, r4, lsl r4 │ │ │ │ - addeq r3, r3, r2, asr r6 │ │ │ │ - addeq ip, r2, r6, ror #4 │ │ │ │ - addeq r3, r3, r4, lsr r6 │ │ │ │ - addeq ip, r2, r8, asr #4 │ │ │ │ - addeq r3, r3, r8, ror #11 │ │ │ │ - addeq r3, r3, r0, asr #11 │ │ │ │ - addeq r3, r3, lr, lsl #11 │ │ │ │ - addeq r3, r3, r6, lsr #10 │ │ │ │ + addeq r3, r3, r6, asr r6 │ │ │ │ + addeq ip, r2, sl, ror #4 │ │ │ │ + addeq r3, r3, r8, lsr r6 │ │ │ │ + addeq ip, r2, ip, asr #4 │ │ │ │ + addeq r3, r3, ip, ror #11 │ │ │ │ + addeq r3, r3, r4, asr #11 │ │ │ │ + umulleq r3, r3, r2, r5 @ │ │ │ │ + addeq r3, r3, sl, lsr #10 │ │ │ │ @ instruction: 0xf11f4620 │ │ │ │ stmdacs r0, {r0, r2, r3, r4, r5, r6, r7, ip, sp, lr, pc} │ │ │ │ svcge 0x0050f47f │ │ │ │ stmdbcc r9, {r0, r2, r3, r4, r6, r7, r8, fp, sp, lr, pc}^ │ │ │ │ ldrls sl, [sl, #-2640] @ 0xfffff5b0 │ │ │ │ ldrmi r4, [sp], -r7, lsl #12 │ │ │ │ ldcne 2, cr9, [sl, #-168] @ 0xffffff58 │ │ │ │ @@ -288011,24 +288011,24 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf826f6ee │ │ │ │ @ instruction: 0xf04f480e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf8e0f6ee │ │ │ │ svclt 0x0000e644 │ │ │ │ ... │ │ │ │ - addeq r3, r3, sl, asr r3 │ │ │ │ - addeq fp, r2, lr, ror #30 │ │ │ │ - addeq r3, r3, r2, lsr r3 │ │ │ │ - addeq fp, r2, r6, asr #30 │ │ │ │ - addeq r3, r3, r6, lsl r3 │ │ │ │ - addeq fp, r2, sl, lsr #30 │ │ │ │ - strdeq r3, [r3], sl │ │ │ │ - addeq fp, r2, ip, lsl #30 │ │ │ │ - addeq r3, r3, r0, ror #5 │ │ │ │ - strdeq fp, [r2], r2 │ │ │ │ + addeq r3, r3, lr, asr r3 │ │ │ │ + addeq fp, r2, r2, ror pc │ │ │ │ + addeq r3, r3, r6, lsr r3 │ │ │ │ + addeq fp, r2, sl, asr #30 │ │ │ │ + addeq r3, r3, sl, lsl r3 │ │ │ │ + addeq fp, r2, lr, lsr #30 │ │ │ │ + strdeq r3, [r3], lr │ │ │ │ + addeq fp, r2, r0, lsl pc │ │ │ │ + addeq r3, r3, r4, ror #5 │ │ │ │ + strdeq fp, [r2], r6 │ │ │ │ rsbhi pc, r8, sp, asr #17 │ │ │ │ @ instruction: 0xf8dd46c8 │ │ │ │ ldrmi r9, [r4], -r4, lsr #1 │ │ │ │ subcc lr, r9, #3620864 @ 0x374000 │ │ │ │ ldmibvs r9!, {r3, r6, r8, sl, fp, sp, pc}^ │ │ │ │ andcc lr, sl, #3358720 @ 0x334000 │ │ │ │ movtls r2, #58112 @ 0xe300 │ │ │ │ @@ -288362,16 +288362,16 @@ │ │ │ │ ldrdls pc, [r4], #141 @ 0x8d │ │ │ │ bcc 12d9a0 │ │ │ │ ldrdhi pc, [r0], #141 @ 0x8d │ │ │ │ @ instruction: 0x96309d1a │ │ │ │ eors r9, r0, pc, lsr #28 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - strdeq r2, [r3], r0 │ │ │ │ - addeq fp, r2, r4, lsl #20 │ │ │ │ + strdeq r2, [r3], r4 │ │ │ │ + addeq fp, r2, r8, lsl #20 │ │ │ │ @ instruction: 0xf8539b2c │ │ │ │ ldc 0, cr1, [r1, #168] @ 0xa8 │ │ │ │ @ instruction: 0xeeb46b28 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ svclt 0x00ccfa10 │ │ │ │ movwcs r2, #769 @ 0x301 │ │ │ │ blls e5dcbc │ │ │ │ @@ -288547,24 +288547,24 @@ │ │ │ │ str r9, [r6, #-846]! @ 0xfffffcb2 │ │ │ │ @ instruction: 0xf8dd9e2f │ │ │ │ @ instruction: 0xf8dd8070 │ │ │ │ @ instruction: 0xf7ffa0c0 │ │ │ │ svclt 0x0000ba2c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r2, r3, r6, ror #23 │ │ │ │ - strdeq fp, [r2], sl │ │ │ │ - addeq r2, r3, sl, asr #23 │ │ │ │ - ldrdeq fp, [r2], lr │ │ │ │ - addeq r2, r3, r4, lsr fp │ │ │ │ - addeq fp, r2, r8, asr #14 │ │ │ │ - addeq r2, r3, r6, lsl fp │ │ │ │ - addeq fp, r2, sl, lsr #14 │ │ │ │ - strdeq r2, [r3], r8 │ │ │ │ - addeq fp, r2, ip, lsl #14 │ │ │ │ + addeq r2, r3, sl, ror #23 │ │ │ │ + strdeq fp, [r2], lr │ │ │ │ + addeq r2, r3, lr, asr #23 │ │ │ │ + addeq fp, r2, r2, ror #15 │ │ │ │ + addeq r2, r3, r8, lsr fp │ │ │ │ + addeq fp, r2, ip, asr #14 │ │ │ │ + addeq r2, r3, sl, lsl fp │ │ │ │ + addeq fp, r2, lr, lsr #14 │ │ │ │ + strdeq r2, [r3], ip │ │ │ │ + addeq fp, r2, r0, lsl r7 │ │ │ │ vqadd.s8 d25, d1, d5 │ │ │ │ @ instruction: 0xf8df2199 │ │ │ │ ldrbtmi r0, [r8], #-1112 @ 0xfffffba8 │ │ │ │ @ instruction: 0xf6ed300c │ │ │ │ @ instruction: 0xf8dffbc9 │ │ │ │ ldmdbls r5, {r4, r6, sl} │ │ │ │ @ instruction: 0xf6ed4478 │ │ │ │ @@ -288832,62 +288832,62 @@ │ │ │ │ andseq pc, ip, r0 │ │ │ │ andle r2, lr, r8, lsl r8 │ │ │ │ @ instruction: 0x0181f891 │ │ │ │ andseq pc, ip, r0 │ │ │ │ @ instruction: 0xf47f2818 │ │ │ │ @ instruction: 0xf8d1aa27 │ │ │ │ addmi r1, sl, #240 @ 0xf0 │ │ │ │ - bge 9eef08 │ │ │ │ + bge 9eef08 │ │ │ │ @ instruction: 0xf7ff934f │ │ │ │ @ instruction: 0xf8d2ba1f │ │ │ │ addmi r0, r8, #240 @ 0xf0 │ │ │ │ ldrb sp, [r7, ip, ror #3]! │ │ │ │ - addeq r2, r3, r6, lsr #20 │ │ │ │ - addeq fp, r2, r8, lsr r6 │ │ │ │ - ldrdeq r2, [r3], r6 │ │ │ │ - ldrdeq r2, [r3], r8 │ │ │ │ - addeq fp, r2, r8, ror #11 │ │ │ │ - @ instruction: 0x008329b4 │ │ │ │ - addeq fp, r2, r8, asr #11 │ │ │ │ - umulleq r2, r3, r6, r9 │ │ │ │ - addeq fp, r2, sl, lsr #11 │ │ │ │ - addeq r2, r3, sl, asr #18 │ │ │ │ - addeq r2, r3, ip, asr #18 │ │ │ │ - addeq fp, r2, lr, asr r5 │ │ │ │ - addeq r2, r3, lr, lsr #18 │ │ │ │ - addeq fp, r2, r2, asr #10 │ │ │ │ - addeq r2, r3, r0, lsl r9 │ │ │ │ - addeq fp, r2, r4, lsr #10 │ │ │ │ - addeq r2, r3, ip, ror #17 │ │ │ │ - strdeq fp, [r2], lr │ │ │ │ - addeq r2, r3, sl, asr #16 │ │ │ │ - addeq fp, r2, lr, asr r4 │ │ │ │ - addeq r2, r3, lr, lsr #16 │ │ │ │ - addeq fp, r2, r0, asr #8 │ │ │ │ - addeq r2, r3, r2, lsl r8 │ │ │ │ - addeq fp, r2, r4, lsr #8 │ │ │ │ - strdeq r2, [r3], r4 │ │ │ │ - addeq fp, r2, r6, lsl #8 │ │ │ │ - ldrdeq r2, [r3], r8 │ │ │ │ - addeq fp, r2, sl, ror #7 │ │ │ │ - umulleq r2, r3, r6, r7 │ │ │ │ - addeq r2, r3, ip, asr r7 │ │ │ │ - addeq fp, r2, r0, ror r3 │ │ │ │ - addeq r2, r3, r0, asr #14 │ │ │ │ - addeq fp, r2, r2, asr r3 │ │ │ │ - addeq r2, r3, r4, lsr #14 │ │ │ │ - addeq fp, r2, r6, lsr r3 │ │ │ │ - ldrdeq r2, [r3], r0 │ │ │ │ - addeq fp, r2, r2, ror #5 │ │ │ │ - @ instruction: 0x008326b0 │ │ │ │ - addeq fp, r2, r4, asr #5 │ │ │ │ - addeq r2, r3, r8, ror #12 │ │ │ │ - addeq fp, r2, ip, ror r2 │ │ │ │ - addeq r2, r3, r8, asr #12 │ │ │ │ - addeq fp, r2, ip, asr r2 │ │ │ │ + addeq r2, r3, sl, lsr #20 │ │ │ │ + addeq fp, r2, ip, lsr r6 │ │ │ │ + ldrdeq r2, [r3], sl │ │ │ │ + ldrdeq r2, [r3], ip │ │ │ │ + addeq fp, r2, ip, ror #11 │ │ │ │ + @ instruction: 0x008329b8 │ │ │ │ + addeq fp, r2, ip, asr #11 │ │ │ │ + umulleq r2, r3, sl, r9 │ │ │ │ + addeq fp, r2, lr, lsr #11 │ │ │ │ + addeq r2, r3, lr, asr #18 │ │ │ │ + addeq r2, r3, r0, asr r9 │ │ │ │ + addeq fp, r2, r2, ror #10 │ │ │ │ + addeq r2, r3, r2, lsr r9 │ │ │ │ + addeq fp, r2, r6, asr #10 │ │ │ │ + addeq r2, r3, r4, lsl r9 │ │ │ │ + addeq fp, r2, r8, lsr #10 │ │ │ │ + strdeq r2, [r3], r0 │ │ │ │ + addeq fp, r2, r2, lsl #10 │ │ │ │ + addeq r2, r3, lr, asr #16 │ │ │ │ + addeq fp, r2, r2, ror #8 │ │ │ │ + addeq r2, r3, r2, lsr r8 │ │ │ │ + addeq fp, r2, r4, asr #8 │ │ │ │ + addeq r2, r3, r6, lsl r8 │ │ │ │ + addeq fp, r2, r8, lsr #8 │ │ │ │ + strdeq r2, [r3], r8 │ │ │ │ + addeq fp, r2, sl, lsl #8 │ │ │ │ + ldrdeq r2, [r3], ip │ │ │ │ + addeq fp, r2, lr, ror #7 │ │ │ │ + umulleq r2, r3, sl, r7 │ │ │ │ + addeq r2, r3, r0, ror #14 │ │ │ │ + addeq fp, r2, r4, ror r3 │ │ │ │ + addeq r2, r3, r4, asr #14 │ │ │ │ + addeq fp, r2, r6, asr r3 │ │ │ │ + addeq r2, r3, r8, lsr #14 │ │ │ │ + addeq fp, r2, sl, lsr r3 │ │ │ │ + ldrdeq r2, [r3], r4 │ │ │ │ + addeq fp, r2, r6, ror #5 │ │ │ │ + @ instruction: 0x008326b4 │ │ │ │ + addeq fp, r2, r8, asr #5 │ │ │ │ + addeq r2, r3, ip, ror #12 │ │ │ │ + addeq fp, r2, r0, lsl #5 │ │ │ │ + addeq r2, r3, ip, asr #12 │ │ │ │ + addeq fp, r2, r0, ror #4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ @ instruction: 0xf8df28e4 │ │ │ │ strcs r1, [r0, #-2276] @ 0xfffff71c │ │ │ │ @@ -289456,151 +289456,151 @@ │ │ │ │ @ instruction: 0xf6ec300c │ │ │ │ stmmi sp, {r0, r1, r2, r4, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2 6, cr15, [r2, #944] @ 0x3b0 │ │ │ │ bllt fefb06bc │ │ │ │ @ instruction: 0xffff6ba1 │ │ │ │ addeq ip, pc, lr, asr r3 @ │ │ │ │ - @ instruction: 0x0082e9b0 │ │ │ │ + @ instruction: 0x0082e9b4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r2, r3, r0, r6 │ │ │ │ - addeq r2, r3, lr, asr #9 │ │ │ │ - addeq fp, r2, r0, ror #1 │ │ │ │ + umulleq r2, r3, r4, r6 │ │ │ │ + ldrdeq r2, [r3], r2 @ │ │ │ │ + addeq fp, r2, r4, ror #1 │ │ │ │ addeq ip, pc, r2, lsl r3 @ │ │ │ │ @ instruction: 0xffffc341 │ │ │ │ - addeq r2, r3, sl, ror r6 │ │ │ │ - addeq r2, r3, lr, lsr r4 │ │ │ │ + addeq r2, r3, lr, ror r6 │ │ │ │ + addeq r2, r3, r2, asr #8 │ │ │ │ @ instruction: 0xffff6df7 │ │ │ │ @ instruction: 0xffff693d │ │ │ │ @ instruction: 0xffff3e63 │ │ │ │ @ instruction: 0xffffc94b │ │ │ │ - addeq r2, r3, lr, lsl #12 │ │ │ │ - ldrdeq r2, [r3], r2 @ │ │ │ │ - addeq sl, r2, r4, ror #31 │ │ │ │ - @ instruction: 0x008323b4 │ │ │ │ - addeq sl, r2, r6, asr #31 │ │ │ │ - umulleq r2, r3, r6, r3 │ │ │ │ - addeq sl, r2, r8, lsr #31 │ │ │ │ - addeq r2, r3, sl, ror r3 │ │ │ │ - addeq sl, r2, ip, lsl #31 │ │ │ │ + addeq r2, r3, r2, lsl r6 │ │ │ │ + ldrdeq r2, [r3], r6 │ │ │ │ + addeq sl, r2, r8, ror #31 │ │ │ │ + @ instruction: 0x008323b8 │ │ │ │ + addeq sl, r2, sl, asr #31 │ │ │ │ + umulleq r2, r3, sl, r3 │ │ │ │ + addeq sl, r2, ip, lsr #31 │ │ │ │ + addeq r2, r3, lr, ror r3 │ │ │ │ + umulleq sl, r2, r0, pc @ │ │ │ │ @ instruction: 0xffff8b31 │ │ │ │ @ instruction: 0xffff8a51 │ │ │ │ - addeq r2, r3, r4, lsr r3 │ │ │ │ - addeq sl, r2, r6, asr #30 │ │ │ │ - addeq r2, r3, r6, lsl r3 │ │ │ │ - addeq sl, r2, r8, lsr #30 │ │ │ │ + addeq r2, r3, r8, lsr r3 │ │ │ │ + addeq sl, r2, sl, asr #30 │ │ │ │ + addeq r2, r3, sl, lsl r3 │ │ │ │ + addeq sl, r2, ip, lsr #30 │ │ │ │ @ instruction: 0xffffb0ed │ │ │ │ andeq r0, r0, pc, ror #17 │ │ │ │ - ldrdeq r2, [r3], lr │ │ │ │ - strdeq sl, [r2], r0 │ │ │ │ + addeq r2, r3, r2, ror #5 │ │ │ │ + strdeq sl, [r2], r4 │ │ │ │ @ instruction: 0xffff8815 │ │ │ │ - addeq r2, r3, ip, lsr #5 │ │ │ │ - @ instruction: 0x0082aebe │ │ │ │ + @ instruction: 0x008322b0 │ │ │ │ + addeq sl, r2, r2, asr #29 │ │ │ │ @ instruction: 0xffff8007 │ │ │ │ - addeq r2, r3, sl, ror r2 │ │ │ │ - addeq sl, r2, ip, lsl #29 │ │ │ │ + addeq r2, r3, lr, ror r2 │ │ │ │ + umulleq sl, r2, r0, lr │ │ │ │ @ instruction: 0xffff5629 │ │ │ │ - addeq r2, r3, r8, asr #4 │ │ │ │ - addeq sl, r2, sl, asr lr │ │ │ │ - addeq r2, r3, r6, lsr #4 │ │ │ │ - addeq sl, r2, r6, lsr lr │ │ │ │ + addeq r2, r3, ip, asr #4 │ │ │ │ + addeq sl, r2, lr, asr lr │ │ │ │ + addeq r2, r3, sl, lsr #4 │ │ │ │ + addeq sl, r2, sl, lsr lr │ │ │ │ @ instruction: 0xffff830b │ │ │ │ - strdeq r2, [r3], r2 @ │ │ │ │ - addeq sl, r2, r4, lsl #28 │ │ │ │ + strdeq r2, [r3], r6 │ │ │ │ + addeq sl, r2, r8, lsl #28 │ │ │ │ @ instruction: 0xffff6665 │ │ │ │ - addeq r2, r3, r0, asr #3 │ │ │ │ - ldrdeq sl, [r2], r2 │ │ │ │ + addeq r2, r3, r4, asr #3 │ │ │ │ + ldrdeq sl, [r2], r6 │ │ │ │ @ instruction: 0xffff81ab │ │ │ │ - addeq r2, r3, sl, lsl #3 │ │ │ │ - umulleq sl, r2, ip, sp │ │ │ │ + addeq r2, r3, lr, lsl #3 │ │ │ │ + addeq sl, r2, r0, lsr #27 │ │ │ │ @ instruction: 0xffff65c5 │ │ │ │ - addeq r2, r3, r8, asr r1 │ │ │ │ - addeq sl, r2, sl, ror #26 │ │ │ │ + addeq r2, r3, ip, asr r1 │ │ │ │ + addeq sl, r2, lr, ror #26 │ │ │ │ @ instruction: 0xffff2ebb │ │ │ │ - addeq r2, r3, r6, lsr #2 │ │ │ │ - addeq sl, r2, r8, lsr sp │ │ │ │ + addeq r2, r3, sl, lsr #2 │ │ │ │ + addeq sl, r2, ip, lsr sp │ │ │ │ @ instruction: 0xffff2e99 │ │ │ │ - strdeq r2, [r3], r4 │ │ │ │ - addeq sl, r2, r6, lsl #26 │ │ │ │ + strdeq r2, [r3], r8 │ │ │ │ + addeq sl, r2, sl, lsl #26 │ │ │ │ @ instruction: 0xffff8b1f │ │ │ │ - addeq r2, r3, r2, asr #1 │ │ │ │ - ldrdeq sl, [r2], r4 │ │ │ │ + addeq r2, r3, r6, asr #1 │ │ │ │ + ldrdeq sl, [r2], r8 │ │ │ │ @ instruction: 0xffffaa8d │ │ │ │ - umulleq r2, r3, r0, r0 │ │ │ │ - addeq sl, r2, r2, lsr #25 │ │ │ │ + umulleq r2, r3, r4, r0 │ │ │ │ + addeq sl, r2, r6, lsr #25 │ │ │ │ @ instruction: 0xffffd6e1 │ │ │ │ - addeq r2, r3, r6, asr r0 │ │ │ │ - addeq sl, r2, r8, ror #24 │ │ │ │ + addeq r2, r3, sl, asr r0 │ │ │ │ + addeq sl, r2, ip, ror #24 │ │ │ │ @ instruction: 0xffff5479 │ │ │ │ - addeq r2, r3, r4, lsr #32 │ │ │ │ - addeq sl, r2, r6, lsr ip │ │ │ │ + addeq r2, r3, r8, lsr #32 │ │ │ │ + addeq sl, r2, sl, lsr ip │ │ │ │ @ instruction: 0xffff5215 │ │ │ │ - addeq r1, r3, sl, ror #31 │ │ │ │ - strdeq sl, [r2], ip │ │ │ │ + addeq r1, r3, lr, ror #31 │ │ │ │ + addeq sl, r2, r0, lsl #24 │ │ │ │ @ instruction: 0xffff3db5 │ │ │ │ - @ instruction: 0x00831fb8 │ │ │ │ - addeq sl, r2, sl, asr #23 │ │ │ │ + @ instruction: 0x00831fbc │ │ │ │ + addeq sl, r2, lr, asr #23 │ │ │ │ @ instruction: 0xffff7a07 │ │ │ │ @ instruction: 0xffffbe89 │ │ │ │ - addeq r1, r3, r2, ror pc │ │ │ │ - addeq sl, r2, r4, lsl #23 │ │ │ │ + addeq r1, r3, r6, ror pc │ │ │ │ + addeq sl, r2, r8, lsl #23 │ │ │ │ @ instruction: 0xffffb115 │ │ │ │ - addeq r1, r3, r0, asr #30 │ │ │ │ - addeq sl, r2, r2, asr fp │ │ │ │ + addeq r1, r3, r4, asr #30 │ │ │ │ + addeq sl, r2, r6, asr fp │ │ │ │ @ instruction: 0xffffc4db │ │ │ │ - addeq r1, r3, lr, lsl #30 │ │ │ │ - addeq sl, r2, r0, lsr #22 │ │ │ │ + addeq r1, r3, r2, lsl pc │ │ │ │ + addeq sl, r2, r4, lsr #22 │ │ │ │ @ instruction: 0xffff3121 │ │ │ │ - ldrdeq r1, [r3], ip │ │ │ │ - addeq sl, r2, lr, ror #21 │ │ │ │ + addeq r1, r3, r0, ror #29 │ │ │ │ + strdeq sl, [r2], r2 │ │ │ │ @ instruction: 0xffff309f │ │ │ │ - addeq r1, r3, sl, lsr #29 │ │ │ │ - @ instruction: 0x0082aabe │ │ │ │ - addeq fp, r2, lr, ror r8 │ │ │ │ - addeq lr, r2, r8, lsr r3 │ │ │ │ + addeq r1, r3, lr, lsr #29 │ │ │ │ + addeq sl, r2, r2, asr #21 │ │ │ │ + addeq fp, r2, r2, lsl #17 │ │ │ │ + addeq lr, r2, ip, lsr r3 │ │ │ │ @ instruction: 0xffffa4d7 │ │ │ │ - strdeq sp, [r2], r2 │ │ │ │ - addeq lr, r2, r6, lsl r3 │ │ │ │ + strdeq sp, [r2], r6 │ │ │ │ + addeq lr, r2, sl, lsl r3 │ │ │ │ @ instruction: 0xffffb497 │ │ │ │ - addeq r2, r3, sl, lsl #1 │ │ │ │ - ldrdeq r2, [r3], r4 │ │ │ │ - addeq r1, r3, r2, lsl lr │ │ │ │ - addeq sl, r2, r6, lsr #20 │ │ │ │ - strdeq r1, [r3], r8 │ │ │ │ - addeq sl, r2, ip, lsl #20 │ │ │ │ - ldrdeq r1, [r3], lr │ │ │ │ - strdeq sl, [r2], r2 │ │ │ │ - ldrdeq r6, [r2], lr │ │ │ │ - addeq r2, r3, ip, lsl #1 │ │ │ │ - addeq r1, r3, r4, lsr #27 │ │ │ │ - @ instruction: 0x0082a9b8 │ │ │ │ - addeq r6, r2, r8, lsl #18 │ │ │ │ - addeq r2, r3, r6, ror r0 │ │ │ │ - addeq r1, r3, sl, ror #26 │ │ │ │ - addeq sl, r2, lr, ror r9 │ │ │ │ - ldrdeq ip, [r2], sl │ │ │ │ - addeq r2, r3, r0, rrx │ │ │ │ - addeq r1, r3, r0, lsr sp │ │ │ │ - addeq sl, r2, r4, asr #18 │ │ │ │ - addeq r2, r3, ip, asr #32 │ │ │ │ - addeq r2, r3, sl, ror #1 │ │ │ │ - strdeq r1, [r3], r6 │ │ │ │ - addeq sl, r2, sl, lsl #18 │ │ │ │ - ldrdeq r2, [r3], r6 │ │ │ │ - addeq r2, r3, r8, asr #2 │ │ │ │ - @ instruction: 0x00831cbc │ │ │ │ - ldrdeq sl, [r2], r0 │ │ │ │ - addeq r2, r3, sl, lsr r1 │ │ │ │ - @ instruction: 0x008321b4 │ │ │ │ - addeq r1, r3, r0, lsl #25 │ │ │ │ - umulleq sl, r2, r4, r8 │ │ │ │ - umulleq r2, r3, ip, r1 │ │ │ │ - addeq r2, r3, sl, ror #3 │ │ │ │ - addeq r1, r3, r2, asr #24 │ │ │ │ - addeq sl, r2, r6, asr r8 │ │ │ │ + addeq r2, r3, lr, lsl #1 │ │ │ │ + ldrdeq r2, [r3], r8 │ │ │ │ + addeq r1, r3, r6, lsl lr │ │ │ │ + addeq sl, r2, sl, lsr #20 │ │ │ │ + strdeq r1, [r3], ip │ │ │ │ + addeq sl, r2, r0, lsl sl │ │ │ │ + addeq r1, r3, r2, ror #27 │ │ │ │ + strdeq sl, [r2], r6 │ │ │ │ + addeq r6, r2, r2, ror #17 │ │ │ │ + umulleq r2, r3, r0, r0 │ │ │ │ + addeq r1, r3, r8, lsr #27 │ │ │ │ + @ instruction: 0x0082a9bc │ │ │ │ + addeq r6, r2, ip, lsl #18 │ │ │ │ + addeq r2, r3, sl, ror r0 │ │ │ │ + addeq r1, r3, lr, ror #26 │ │ │ │ + addeq sl, r2, r2, lsl #19 │ │ │ │ + ldrdeq ip, [r2], lr │ │ │ │ + addeq r2, r3, r4, rrx │ │ │ │ + addeq r1, r3, r4, lsr sp │ │ │ │ + addeq sl, r2, r8, asr #18 │ │ │ │ + addeq r2, r3, r0, asr r0 │ │ │ │ + addeq r2, r3, lr, ror #1 │ │ │ │ + strdeq r1, [r3], sl │ │ │ │ + addeq sl, r2, lr, lsl #18 │ │ │ │ + ldrdeq r2, [r3], sl │ │ │ │ + addeq r2, r3, ip, asr #2 │ │ │ │ + addeq r1, r3, r0, asr #25 │ │ │ │ + ldrdeq sl, [r2], r4 │ │ │ │ + addeq r2, r3, lr, lsr r1 │ │ │ │ + @ instruction: 0x008321b8 │ │ │ │ + addeq r1, r3, r4, lsl #25 │ │ │ │ + umulleq sl, r2, r8, r8 │ │ │ │ + addeq r2, r3, r0, lsr #3 │ │ │ │ + addeq r2, r3, lr, ror #3 │ │ │ │ + addeq r1, r3, r6, asr #24 │ │ │ │ + addeq sl, r2, sl, asr r8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec89af4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -289611,16 +289611,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6ec300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ mrrc2 6, 14, pc, sl, cr12 @ │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - ldrdeq r1, [r3], r2 │ │ │ │ - addeq sl, r2, r6, ror #11 │ │ │ │ + ldrdeq r1, [r3], r6 │ │ │ │ + addeq sl, r2, sl, ror #11 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec89b44 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, ip, r8, asr #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3086 @ 0xfffff3f2 │ │ │ │ strls r9, [r2], #-3087 @ 0xfffff3f1 │ │ │ │ @@ -289659,16 +289659,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1170592 │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6ec4478 │ │ │ │ blls 4b19d8 │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r1, r3, r4, lsl r9 │ │ │ │ - addeq sl, r2, r8, lsr #10 │ │ │ │ + addeq r1, r3, r8, lsl r9 │ │ │ │ + addeq sl, r2, ip, lsr #10 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec89c04 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, ip, r8, asr #31 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3086 @ 0xfffff3f2 │ │ │ │ strls r9, [r2], #-3087 @ 0xfffff3f1 │ │ │ │ @@ -289706,16 +289706,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff9f064c │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6ec4478 │ │ │ │ blls 4b191c │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r1, r3, r8, asr r8 │ │ │ │ - addeq sl, r2, ip, ror #8 │ │ │ │ + addeq r1, r3, ip, asr r8 │ │ │ │ + addeq sl, r2, r0, ror r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec89cc0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, ip, r8, asr #31 │ │ │ │ stceq 0, cr15, [r2], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3086 @ 0xfffff3f2 │ │ │ │ strls r9, [r2], #-3087 @ 0xfffff3f1 │ │ │ │ @@ -289755,16 +289755,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe170710 │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6ec4478 │ │ │ │ blls 4b1858 │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - umulleq r1, r3, r4, r7 │ │ │ │ - addeq sl, r2, r8, lsr #7 │ │ │ │ + umulleq r1, r3, r8, r7 │ │ │ │ + addeq sl, r2, ip, lsr #7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fec89d84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldc2 7, cr15, [lr, #-972]! @ 0xfffffc34 │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -289774,16 +289774,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 17f075c │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6ec4478 │ │ │ │ blls 1b180c │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - addeq r1, r3, r8, asr #14 │ │ │ │ - addeq sl, r2, ip, asr r3 │ │ │ │ + addeq r1, r3, ip, asr #14 │ │ │ │ + addeq sl, r2, r0, ror #6 │ │ │ │ ldmibvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ @ instruction: 0xf893690b │ │ │ │ @ instruction: 0xf0000024 │ │ │ │ ldrbmi r0, [r0, -r3]! │ │ │ │ @@ -289863,20 +289863,20 @@ │ │ │ │ blne 16e7f0 │ │ │ │ @ instruction: 0x63aef503 │ │ │ │ bleq 16e368 │ │ │ │ bleq 116e7e4 │ │ │ │ mrc 7, 5, lr, cr7, cr6, {5} │ │ │ │ vmov.f64 d1, #0 @ 0x40000000 2.0 │ │ │ │ ldr r0, [r1, r1, asr #22]! │ │ │ │ - addeq r1, r3, r0, lsl #13 │ │ │ │ - ldrdeq r0, [r3], sl │ │ │ │ - addeq r1, r3, sl, lsr #12 │ │ │ │ - addeq sl, r2, lr, lsr r2 │ │ │ │ - strdeq r1, [r3], r6 │ │ │ │ - addeq sl, r2, sl, lsl #4 │ │ │ │ + addeq r1, r3, r4, lsl #13 │ │ │ │ + ldrdeq r0, [r3], lr │ │ │ │ + addeq r1, r3, lr, lsr #12 │ │ │ │ + addeq sl, r2, r2, asr #4 │ │ │ │ + strdeq r1, [r3], sl │ │ │ │ + addeq sl, r2, lr, lsl #4 │ │ │ │ bvs 74d174 │ │ │ │ svclt 0x00004770 │ │ │ │ ldmibvs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ @@ -289936,19 +289936,19 @@ │ │ │ │ stmdami sl, {r0, r2, r4, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf9d0f6ec │ │ │ │ andlt r4, r5, r0, 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+291427,15 @@ │ │ │ │ blx 570154 │ │ │ │ strbmi sp, [fp], -r5, ror #11 │ │ │ │ ldrbmi r4, [r9], -r2, asr #12 │ │ │ │ @ instruction: 0xf8cd4630 │ │ │ │ @ instruction: 0xf111a000 │ │ │ │ stmdacs r1, {r0, r1, r2, r3, r6, r8, sl, ip, sp, lr, pc} │ │ │ │ ldmdavs r3!, {r2, r3, r5, r8, ip, lr, pc}^ │ │ │ │ - blvs 9efc18 │ │ │ │ + blvs 9efc18 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ blvc 1efa00 >::_M_default_append(unsigned int)@@Base+0x34210> │ │ │ │ blvs ff330088 │ │ │ │ blx 570180 │ │ │ │ @ instruction: 0x4653ddd6 │ │ │ │ ldrbmi r4, [r9], -r2, asr #12 │ │ │ │ @ instruction: 0xf8cd4630 │ │ │ │ @@ -291458,18 +291458,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 6, cr15, [r8, #-936]! @ 0xfffffc58 │ │ │ │ stmdbls r3, {r0, r1, r2, fp, lr} │ │ │ │ @ instruction: 0xf6ea4478 │ │ │ │ blls 233da8 >::_M_default_append(unsigned int)@@Base+0x785b8> │ │ │ │ andlt r4, r5, r8, lsl r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - ldrdeq r0, [r3], lr │ │ │ │ - addeq r8, r2, r6, lsr #18 │ │ │ │ - @ instruction: 0x008302b0 │ │ │ │ - strdeq r8, [r2], r8 @ │ │ │ │ + addeq r0, r3, r2, ror #5 │ │ │ │ + addeq r8, r2, sl, lsr #18 │ │ │ │ + @ instruction: 0x008302b4 │ │ │ │ + strdeq r8, [r2], ip │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ smlabbcs r4, r9, r0, fp │ │ │ │ @ instruction: 0xf8dd2b00 │ │ │ │ svcls 0x0012805c │ │ │ │ @@ -291578,21 +291578,21 @@ │ │ │ │ ldrbtmi r5, [r8], #-306 @ 0xfffffece │ │ │ │ @ instruction: 0xf6ea300c │ │ │ │ stmdami sl, {r0, r1, r2, r4, r5, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ ldc2l 6, cr15, [r2], #936 @ 0x3a8 │ │ │ │ andlt r4, r9, r8, asr r6 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq r5, r2, r6, asr r0 │ │ │ │ - addeq r5, r2, r0, lsr #5 │ │ │ │ - @ instruction: 0x0085ffb8 │ │ │ │ - strdeq r0, [r3], ip │ │ │ │ - addeq r8, r2, r4, asr #14 │ │ │ │ - addeq r0, r3, lr, asr #1 │ │ │ │ - addeq r8, r2, r6, lsl r7 │ │ │ │ + addeq r5, r2, sl, asr r0 │ │ │ │ + addeq r5, r2, r4, lsr #5 │ │ │ │ + @ instruction: 0x0085ffbc │ │ │ │ + addeq r0, r3, r0, lsl #2 │ │ │ │ + addeq r8, r2, r8, asr #14 │ │ │ │ + ldrdeq r0, [r3], r2 │ │ │ │ + addeq r8, r2, sl, lsl r7 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec8ba28 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmib r2, {r3, r4, r6, r7, r8, r9, sl, fp}^ │ │ │ │ addlt r1, r6, r8, lsl #24 │ │ │ │ @ instruction: 0xf5a1691c │ │ │ │ ldc 14, cr7, [r2, #512] @ 0x200 │ │ │ │ @@ -291758,24 +291758,24 @@ │ │ │ │ @ instruction: 0xe72cfb93 │ │ │ │ @ instruction: 0x1c616ada │ │ │ │ andls r9, r2, #131072 @ 0x20000 │ │ │ │ vrsra.u32 q3, , #4 │ │ │ │ bls 1f3da0 >::_M_default_append(unsigned int)@@Base+0x385b0> │ │ │ │ eoreq pc, r4, r2, asr #16 │ │ │ │ svclt 0x0000e73f │ │ │ │ - @ instruction: 0x0082ffb2 │ │ │ │ - ldrdeq r8, [r2], r8 @ │ │ │ │ - addeq pc, r2, sl, lsl #30 │ │ │ │ - addeq r8, r2, r2, asr r5 │ │ │ │ - addeq pc, r2, r4, lsl #29 │ │ │ │ - addeq r8, r2, ip, asr #9 │ │ │ │ - addeq pc, r2, r6, asr #28 │ │ │ │ - addeq r8, r2, lr, lsl #9 │ │ │ │ - addeq pc, r2, r0, lsl lr @ │ │ │ │ - addeq r8, r2, r8, asr r4 │ │ │ │ + @ instruction: 0x0082ffb6 │ │ │ │ + ldrdeq r8, [r2], ip │ │ │ │ + addeq pc, r2, lr, lsl #30 │ │ │ │ + addeq r8, r2, r6, asr r5 │ │ │ │ + addeq pc, r2, r8, lsl #29 │ │ │ │ + ldrdeq r8, [r2], r0 │ │ │ │ + addeq pc, r2, sl, asr #28 │ │ │ │ + umulleq r8, r2, r2, r4 │ │ │ │ + addeq pc, r2, r4, lsl lr @ │ │ │ │ + addeq r8, r2, ip, asr r4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [ip], -r5, lsl #1 │ │ │ │ ldrmi r4, [r1], -r6, lsl #12 │ │ │ │ pkhbtmi r4, r1, r8, lsl #13 │ │ │ │ @@ -291813,19 +291813,19 @@ │ │ │ │ @ instruction: 0xf6ea300c │ │ │ │ stmdami r9, {r0, r1, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6ea4478 │ │ │ │ @ instruction: 0xf04ffb1d │ │ │ │ strdlt r3, [r5], -pc @ │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addeq pc, r2, r0, ror sp @ │ │ │ │ - addeq pc, r2, r0, asr #26 │ │ │ │ - addeq r8, r2, r6, lsl #7 │ │ │ │ - addeq pc, r2, r6, lsr #26 │ │ │ │ - addeq r8, r2, ip, ror #6 │ │ │ │ + addeq pc, r2, r4, ror sp @ │ │ │ │ + addeq pc, r2, r4, asr #26 │ │ │ │ + addeq r8, r2, sl, lsl #7 │ │ │ │ + addeq pc, r2, sl, lsr #26 │ │ │ │ + addeq r8, r2, r0, ror r3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 270084 >::_M_default_append(unsigned int)@@Base+0xb4894> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe572f08 │ │ │ │ ldcmi 2, cr15, [ip, #-692]! @ 0xfffffd4c │ │ │ │ @ instruction: 0xf8df4617 │ │ │ │ @@ -292032,15 +292032,15 @@ │ │ │ │ blvc 1f0550 >::_M_default_append(unsigned int)@@Base+0x34d60> │ │ │ │ blvs 1f0514 >::_M_default_append(unsigned int)@@Base+0x34d24> │ │ │ │ blvc 170518 │ │ │ │ blvc 3307a8 >::resize(unsigned int)@@Base+0x4bbc4> │ │ │ │ blls 13309d4 │ │ │ │ @ instruction: 0xf0002e00 │ │ │ │ @ instruction: 0xe7178177 │ │ │ │ - blvs 9f0568 │ │ │ │ + blvs 9f0568 │ │ │ │ blvc b7056c │ │ │ │ blpl ff2f09e8 │ │ │ │ blmi 1330804 │ │ │ │ blcc ff3309f0 │ │ │ │ blpl ff370a04 │ │ │ │ blx 570afc │ │ │ │ cmpphi r9, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ @@ -292129,19 +292129,19 @@ │ │ │ │ blhi 170b64 │ │ │ │ @ instruction: 0x465646d3 │ │ │ │ svclt 0x0000e058 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r9, pc, r2, ror #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq pc, r2, r4, lsr #25 │ │ │ │ - addeq pc, r2, r6, ror #22 │ │ │ │ - addeq pc, r2, r0, lsl fp @ │ │ │ │ - addeq r8, r2, r8, asr r1 │ │ │ │ - addeq pc, r2, r2, asr #21 │ │ │ │ + addeq pc, r2, r8, lsr #25 │ │ │ │ + addeq pc, r2, sl, ror #22 │ │ │ │ + addeq pc, r2, r4, lsl fp @ │ │ │ │ + addeq r8, r2, ip, asr r1 │ │ │ │ + addeq pc, r2, r6, asr #21 │ │ │ │ addeq r9, pc, sl, asr #6 │ │ │ │ stmdbcs r0, {r0, r6, fp, sp, lr} │ │ │ │ @ instruction: 0xf1bbd048 │ │ │ │ @ instruction: 0xf0000f00 │ │ │ │ stmib sp, {r0, r7, pc}^ │ │ │ │ ldrbmi r2, [r8], -r4 │ │ │ │ vrhadd.s16 d31, d22, d2 │ │ │ │ @@ -292450,23 +292450,23 @@ │ │ │ │ vmul.f64 d7, d9, d0 │ │ │ │ vstr d5, [r3, #24] │ │ │ │ vstr d6, [r3] │ │ │ │ vmul.f64 d7, d7, d2 │ │ │ │ vmov.f64 d7, #5 @ 0x40280000 2.625 │ │ │ │ strbt r9, [r0], -r7, asr #22 │ │ │ │ ... │ │ │ │ - @ instruction: 0x0082f6be │ │ │ │ - addeq pc, r2, ip, ror #12 │ │ │ │ - @ instruction: 0x00827cb4 │ │ │ │ - addeq pc, r2, lr, asr #12 │ │ │ │ - addeq pc, r2, sl, ror #11 │ │ │ │ - addeq r7, r2, r2, lsr ip │ │ │ │ - addeq pc, r2, r8, lsl r4 @ │ │ │ │ - @ instruction: 0x0082f3b2 │ │ │ │ - strdeq r7, [r2], sl │ │ │ │ + addeq pc, r2, r2, asr #13 │ │ │ │ + addeq pc, r2, r0, ror r6 @ │ │ │ │ + @ instruction: 0x00827cb8 │ │ │ │ + addeq pc, r2, r2, asr r6 @ │ │ │ │ + addeq pc, r2, lr, ror #11 │ │ │ │ + addeq r7, r2, r6, lsr ip │ │ │ │ + addeq pc, r2, ip, lsl r4 @ │ │ │ │ + @ instruction: 0x0082f3b6 │ │ │ │ + strdeq r7, [r2], lr │ │ │ │ @ instruction: 0xf10a9b06 │ │ │ │ strtmi r0, [r0], -r1, lsl #4 │ │ │ │ blls 44f640 >::resize(unsigned int)@@Base+0x16aa5c> │ │ │ │ blls 41a1e0 >::resize(unsigned int)@@Base+0x1355fc> │ │ │ │ pldw [sl, #-220] @ 0xffffff24 │ │ │ │ stmdacs r1, {r1, r2, r9, sl, lr} │ │ │ │ blls 329b54 >::resize(unsigned int)@@Base+0x44f70> │ │ │ │ @@ -292534,26 +292534,26 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [ip], #932 @ 0x3a4 │ │ │ │ @ instruction: 0xf04f480f │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2l 6, cr15, [r6, #-932]! @ 0xfffffc5c │ │ │ │ @ instruction: 0xf6e0e7ee │ │ │ │ svclt 0x0000ee2c │ │ │ │ - addeq pc, r2, r4, lsr #5 │ │ │ │ - addeq r7, r2, ip, ror #17 │ │ │ │ - addeq pc, r2, ip, ror #4 │ │ │ │ - @ instruction: 0x008278b4 │ │ │ │ - addeq pc, r2, r6, lsr r2 @ │ │ │ │ - addeq r7, r2, lr, ror r8 │ │ │ │ - addeq pc, r2, r2, lsl r2 @ │ │ │ │ - addeq r7, r2, sl, asr r8 │ │ │ │ - strdeq pc, [r2], r8 │ │ │ │ - addeq r7, r2, lr, lsr r8 │ │ │ │ - ldrdeq pc, [r2], r8 │ │ │ │ - addeq r7, r2, lr, lsl r8 │ │ │ │ + addeq pc, r2, r8, lsr #5 │ │ │ │ + strdeq r7, [r2], r0 │ │ │ │ + addeq pc, r2, r0, ror r2 @ │ │ │ │ + @ instruction: 0x008278b8 │ │ │ │ + addeq pc, r2, sl, lsr r2 @ │ │ │ │ + addeq r7, r2, r2, lsl #17 │ │ │ │ + addeq pc, r2, r6, lsl r2 @ │ │ │ │ + addeq r7, r2, lr, asr r8 │ │ │ │ + strdeq pc, [r2], ip │ │ │ │ + addeq r7, r2, r2, asr #16 │ │ │ │ + ldrdeq pc, [r2], ip │ │ │ │ + addeq r7, r2, r2, lsr #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec8c934 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fe0 │ │ │ │ addlt ip, r6, r0, lsr #1 │ │ │ │ addsmi r4, r1, #39936 @ 0x9c00 │ │ │ │ stmib sp, {r2, r3, r4, r5, r6, r7, sl, lr}^ │ │ │ │ @@ -292610,15 +292610,15 @@ │ │ │ │ andsle r0, r8, r0, lsl #8 │ │ │ │ biclt r4, r0, r4, lsl #12 │ │ │ │ @ instruction: 0x460b4291 │ │ │ │ @ instruction: 0xf850bfb5 │ │ │ │ @ instruction: 0xf8542022 │ │ │ │ @ instruction: 0xf8523021 │ │ │ │ @ instruction: 0xf8530021 │ │ │ │ - bmi 9f58b8 │ │ │ │ + bmi 9f58b8 │ │ │ │ ldrbtmi r4, [sl], #-2849 @ 0xfffff4df │ │ │ │ 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lsr r5 │ │ │ │ - addeq ip, r2, sl, lsl #26 │ │ │ │ - addeq ip, r2, r0, asr #27 │ │ │ │ - addeq ip, r2, r2, ror #25 │ │ │ │ + addeq ip, r2, ip, ror #27 │ │ │ │ + addeq ip, r2, sl, ror lr │ │ │ │ + addeq r3, r2, sl, lsr r5 │ │ │ │ + addeq ip, r2, lr, lsl #26 │ │ │ │ addeq ip, r2, r4, asr #27 │ │ │ │ - addeq ip, r2, sl, lsl #25 │ │ │ │ - addeq ip, r2, ip, ror #26 │ │ │ │ + addeq ip, r2, r6, ror #25 │ │ │ │ + addeq ip, r2, r8, asr #27 │ │ │ │ + addeq ip, r2, lr, lsl #25 │ │ │ │ + addeq ip, r2, r0, ror sp │ │ │ │ @ instruction: 0x4621461a │ │ │ │ movwls r4, #38440 @ 0x9628 │ │ │ │ @ instruction: 0xf4b2f0ce │ │ │ │ stmdblt r0, {r0, r7, r9, sl, lr}^ │ │ │ │ @ instruction: 0xf43f2f00 │ │ │ │ @ instruction: 0xf8d7af60 │ │ │ │ blcs 144068 │ │ │ │ @@ -294968,20 +294968,20 @@ │ │ │ │ orrseq pc, r2, r1, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9aaf6e7 │ │ │ │ strbmi r4, [r9], -r8, lsl #16 │ │ │ │ @ instruction: 0xf6e74478 │ │ │ │ strb pc, [r6, r5, ror #20]! @ │ │ │ │ bl 7f5894 │ │ │ │ - addeq ip, r2, r4, ror #23 │ │ │ │ - addeq r5, r2, ip, lsr #4 │ │ │ │ - addeq ip, r2, ip, asr #23 │ │ │ │ - addeq ip, r2, r2, lsl #25 │ │ │ │ - @ instruction: 0x0082cbb4 │ │ │ │ - strdeq r5, [r2], ip │ │ │ │ + addeq ip, r2, r8, ror #23 │ │ │ │ + addeq r5, r2, r0, lsr r2 │ │ │ │ + ldrdeq ip, [r2], r0 │ │ │ │ + addeq ip, r2, r6, lsl #25 │ │ │ │ + @ instruction: 0x0082cbb8 │ │ │ │ + addeq r5, r2, r0, lsl #4 │ │ │ │ strcs fp, [r0], #-1520 @ 0xfffffa10 │ │ │ │ ldmib sp, {r0, r2, r8, sl, fp, ip, pc}^ │ │ │ │ cdp 6, 0, cr7, cr6, cr6, {0} │ │ │ │ vldr s6, [r0, #576] @ 0x240 │ │ │ │ eorsvs r7, ip, r4, lsl #22 │ │ │ │ blvs ffaf382c │ │ │ │ vqadd.s8 d22, d6, d20 │ │ │ │ @@ -295134,24 +295134,24 @@ │ │ │ │ @ instruction: 0xf862f6e7 │ │ │ │ strtmi r4, [r1], -lr, lsl #16 │ │ │ │ @ instruction: 0xf6e74478 │ │ │ │ bfi pc, sp, #18, #6 @ │ │ │ │ ldmib r2, {r1, r2, r3, r4, r6, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq r6, pc, r4, lsr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r2, r2, lsl #21 │ │ │ │ - addeq ip, r2, r2, lsr sl │ │ │ │ - addeq ip, r2, r2, ror #19 │ │ │ │ - @ instruction: 0x0082c9bc │ │ │ │ - umulleq ip, r2, r0, r9 │ │ │ │ + addeq ip, r2, r6, lsl #21 │ │ │ │ + addeq ip, r2, r6, lsr sl │ │ │ │ + addeq ip, r2, r6, ror #19 │ │ │ │ + addeq ip, r2, r0, asr #19 │ │ │ │ + umulleq ip, r2, r4, r9 │ │ │ │ strdeq r6, [pc], r0 │ │ │ │ - addeq ip, r2, lr, lsr r9 │ │ │ │ - addeq r4, r2, r6, lsl #31 │ │ │ │ - addeq ip, r2, r4, lsr #18 │ │ │ │ - addeq r4, r2, ip, ror #30 │ │ │ │ + addeq ip, r2, r2, asr #18 │ │ │ │ + addeq r4, r2, sl, lsl #31 │ │ │ │ + addeq ip, r2, r8, lsr #18 │ │ │ │ + addeq r4, r2, r0, ror pc │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fec9abf8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460c0fd8 │ │ │ │ strmi fp, [r5], -r2, lsl #1 │ │ │ │ mrc 6, 5, r4, cr0, cr1, {0} │ │ │ │ @@ -295258,16 +295258,16 @@ │ │ │ │ ldrbtmi r6, [r8], #-299 @ 0xfffffed5 │ │ │ │ @ instruction: 0xf6e6300c │ │ │ │ stmdami r5, {r0, r1, r2, r5, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ @ instruction: 0xf822f6e7 │ │ │ │ andlt r4, r7, r0, asr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - addeq ip, r2, lr, lsr #14 │ │ │ │ - addeq r4, r2, r6, ror sp │ │ │ │ + addeq ip, r2, r2, lsr r7 │ │ │ │ + addeq r4, r2, sl, ror sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrmi fp, [r2], r9, lsl #1 │ │ │ │ strcs r4, [r0], #-1565 @ 0xfffff9e3 │ │ │ │ andls r9, r6, r5, lsl pc │ │ │ │ @@ -295394,20 +295394,20 @@ │ │ │ │ stmdami sl, {r1, r3, r4, r6, r7, r8, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 6, 5, cr15, cr6, cr6, {7} │ │ │ │ ldrbtmi r4, [r8], #-2056 @ 0xfffff7f8 │ │ │ │ @ instruction: 0xff12f6e6 │ │ │ │ @ instruction: 0xf8939b04 │ │ │ │ cdple 1, 15, cr3, cr15, cr1, {4} │ │ │ │ - addeq ip, r2, r2, asr r5 │ │ │ │ - umulleq r4, r2, sl, fp │ │ │ │ - addeq ip, r2, r6, lsr #10 │ │ │ │ - addeq ip, r2, r0, lsr #12 │ │ │ │ - addeq ip, r2, ip, lsl #10 │ │ │ │ - umulleq ip, r2, sl, r5 │ │ │ │ + addeq ip, r2, r6, asr r5 │ │ │ │ + umulleq r4, r2, lr, fp │ │ │ │ + addeq ip, r2, sl, lsr #10 │ │ │ │ + addeq ip, r2, r4, lsr #12 │ │ │ │ + addeq ip, r2, r0, lsl r5 │ │ │ │ + umulleq ip, r2, lr, r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 47389c │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ stclmi 0, cr11, [r0], #588 @ 0x24c │ │ │ │ stmibmi r0!, {r3, r7, r9, sl, lr}^ │ │ │ │ @@ -295632,16 +295632,16 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffefffff │ │ │ │ andeq r0, r0, r0 │ │ │ │ smlawbmi lr, r0, r4, r8 │ │ │ │ addeq r5, pc, r4, asr sp @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r2, r2, lsr #7 │ │ │ │ - addeq ip, r2, sl, lsr r3 │ │ │ │ + addeq ip, r2, r6, lsr #7 │ │ │ │ + addeq ip, r2, lr, lsr r3 │ │ │ │ addeq r5, pc, sl, lsl #20 │ │ │ │ @ instruction: 0xf10b9b06 │ │ │ │ ldrbmi r0, [fp, #-2817] @ 0xfffff4ff │ │ │ │ mcrge 4, 3, pc, cr2, cr15, {3} @ │ │ │ │ blls 2a03c4 │ │ │ │ blcs 152808 │ │ │ │ blls 3ecad8 >::resize(unsigned int)@@Base+0x107ef4> │ │ │ │ @@ -295825,20 +295825,20 @@ │ │ │ │ @ instruction: 0xf6e6300c │ │ │ │ stmdami fp, {r0, r1, r3, r4, r5, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx feef660e │ │ │ │ strbt r9, [r2], -r3, lsl #22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq fp, r2, ip, lsl #29 │ │ │ │ - addeq fp, r2, sl, lsl pc │ │ │ │ - addeq fp, r2, r2, ror lr │ │ │ │ - @ instruction: 0x008244ba │ │ │ │ - addeq fp, r2, r6, asr lr │ │ │ │ - umulleq r4, r2, lr, r4 │ │ │ │ + umulleq fp, r2, r0, lr │ │ │ │ + addeq fp, r2, lr, lsl pc │ │ │ │ + addeq fp, r2, r6, ror lr │ │ │ │ + @ instruction: 0x008244be │ │ │ │ + addeq fp, r2, sl, asr lr │ │ │ │ + addeq r4, r2, r2, lsr #9 │ │ │ │ strbmi r9, [r0], -r9, lsl #28 │ │ │ │ @ instruction: 0xf0784631 │ │ │ │ @ instruction: 0x4631f65f │ │ │ │ strbmi r4, [r0], -r5, lsl #12 │ │ │ │ pli [lr, -r8, ror r0] │ │ │ │ stmdbls r8, {r2, r8, r9, fp, ip, pc} │ │ │ │ blx fee0a2d4 │ │ │ │ @@ -295938,30 +295938,30 @@ │ │ │ │ ldmdami r6, {r0, r3, r4, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6e64478 │ │ │ │ bls 23778c >::_M_default_append(unsigned int)@@Base+0x7bf9c> │ │ │ │ @ instruction: 0x2326e9d2 │ │ │ │ svclt 0x0000deff │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq fp, r2, r8, ror sp │ │ │ │ - addeq fp, r2, r6, lsl #28 │ │ │ │ - addeq fp, r2, r8, asr #26 │ │ │ │ - umulleq r4, r2, r0, r3 │ │ │ │ - addeq fp, r2, ip, lsr #26 │ │ │ │ - addeq r4, r2, r4, ror r3 │ │ │ │ - addeq fp, r2, lr, lsl #26 │ │ │ │ - addeq r4, r2, r6, asr r3 │ │ │ │ - strdeq fp, [r2], r0 │ │ │ │ - addeq r4, r2, r8, lsr r3 │ │ │ │ - ldrdeq fp, [r2], r2 │ │ │ │ - addeq r4, r2, sl, lsl r3 │ │ │ │ - @ instruction: 0x0082bcb4 │ │ │ │ - strdeq r4, [r2], ip │ │ │ │ - umulleq fp, r2, r2, ip │ │ │ │ - addeq fp, r2, r0, lsr #26 │ │ │ │ + addeq fp, r2, ip, ror sp │ │ │ │ + addeq fp, r2, sl, lsl #28 │ │ │ │ + addeq fp, r2, ip, asr #26 │ │ │ │ + umulleq r4, r2, r4, r3 │ │ │ │ + addeq fp, r2, r0, lsr sp │ │ │ │ + addeq r4, r2, r8, ror r3 │ │ │ │ + addeq fp, r2, r2, lsl sp │ │ │ │ + addeq r4, r2, sl, asr r3 │ │ │ │ + strdeq fp, [r2], r4 │ │ │ │ + addeq r4, r2, ip, lsr r3 │ │ │ │ + ldrdeq fp, [r2], r6 │ │ │ │ + addeq r4, r2, lr, lsl r3 │ │ │ │ + @ instruction: 0x0082bcb8 │ │ │ │ + addeq r4, r2, r0, lsl #6 │ │ │ │ + umulleq fp, r2, r6, ip │ │ │ │ + addeq fp, r2, r4, lsr #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ strmi fp, [r6], -pc, lsl #1 │ │ │ │ strcs r4, [r0, #-1673] @ 0xfffff977 │ │ │ │ ldcls 6, cr4, [fp], {154} @ 0x9a │ │ │ │ @@ -296130,20 +296130,20 @@ │ │ │ │ @ instruction: 0xf6429009 │ │ │ │ stmdami r9, {r1, r3, r4, r6, r7, r8, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf890f6e6 │ │ │ │ ldrbtmi r4, [r8], #-2055 @ 0xfffff7f9 │ │ │ │ @ instruction: 0xf94cf6e6 │ │ │ │ ldr r9, [r0, r9, lsl #20] │ │ │ │ - strdeq fp, [r2], r4 │ │ │ │ - addeq fp, r2, r2, lsl #21 │ │ │ │ - ldrdeq fp, [r2], r8 │ │ │ │ - addeq fp, r2, r6, ror #20 │ │ │ │ - addeq fp, r2, r0, lsl #19 │ │ │ │ - addeq fp, r2, lr, lsl #20 │ │ │ │ + strdeq fp, [r2], r8 │ │ │ │ + addeq fp, r2, r6, lsl #21 │ │ │ │ + ldrdeq fp, [r2], ip │ │ │ │ + addeq fp, r2, sl, ror #20 │ │ │ │ + addeq fp, r2, r4, lsl #19 │ │ │ │ + addeq fp, r2, r2, lsl sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2f4424 >::resize(unsigned int)@@Base+0xf840> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0x469ab095 │ │ │ │ strmi r4, [r5], -r1, lsr #23 │ │ │ │ @@ -296306,20 +296306,20 @@ │ │ │ │ movwcs lr, #6009 @ 0x1779 │ │ │ │ ldr r9, [r1, fp, lsl #6] │ │ │ │ stmia sl!, {r0, r2, r3, r4, r6, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r5, pc, r4, asr #3 │ │ │ │ addeq r5, pc, r2, lsr #2 │ │ │ │ - addeq fp, r2, r8, lsl r7 │ │ │ │ - addeq fp, r2, r6, lsr #15 │ │ │ │ - strdeq fp, [r2], r6 │ │ │ │ - addeq fp, r2, r4, lsl #15 │ │ │ │ - ldrdeq fp, [r2], sl │ │ │ │ - addeq fp, r2, r8, ror #14 │ │ │ │ + addeq fp, r2, ip, lsl r7 │ │ │ │ + addeq fp, r2, sl, lsr #15 │ │ │ │ + strdeq fp, [r2], sl │ │ │ │ + addeq fp, r2, r8, lsl #15 │ │ │ │ + ldrdeq fp, [r2], lr │ │ │ │ + addeq fp, r2, ip, ror #14 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3746e8 >::resize(unsigned int)@@Base+0x8fb04> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ strcs fp, [r0], #-147 @ 0xffffff6d │ │ │ │ cdp 6, 11, cr4, cr0, cr14, {0} │ │ │ │ @@ -296638,22 +296638,22 @@ │ │ │ │ blx 5752ec │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ strb r6, [pc], r4, asr #22 │ │ │ │ blmi ff2f5204 │ │ │ │ blx 5752fc │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ ldrb r6, [r4, -r4, asr #22]! │ │ │ │ - addeq fp, r2, ip, lsr #7 │ │ │ │ - strdeq r3, [r2], r4 │ │ │ │ - addeq fp, r2, r2, asr r2 │ │ │ │ - umulleq r3, r2, sl, r8 │ │ │ │ - addeq fp, r2, ip, ror #3 │ │ │ │ - addeq r3, r2, r4, lsr r8 │ │ │ │ - addeq fp, r2, ip, lsr #3 │ │ │ │ - strdeq r3, [r2], r4 │ │ │ │ + @ instruction: 0x0082b3b0 │ │ │ │ + strdeq r3, [r2], r8 │ │ │ │ + addeq fp, r2, r6, asr r2 │ │ │ │ + umulleq r3, r2, lr, r8 │ │ │ │ + strdeq fp, [r2], r0 │ │ │ │ + addeq r3, r2, r8, lsr r8 │ │ │ │ + @ instruction: 0x0082b1b0 │ │ │ │ + strdeq r3, [r2], r8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 274c20 >::_M_default_append(unsigned int)@@Base+0xb9430> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ ldrmi fp, [pc], -fp, lsl #1 │ │ │ │ stmdaeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ @@ -296989,35 +296989,35 @@ │ │ │ │ ldmdami r9, {r1, r3, r4, r6, r7, r8, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9daf6e5 │ │ │ │ ldrbtmi r4, [r8], #-2071 @ 0xfffff7e9 │ │ │ │ blx fe6f7848 │ │ │ │ @ instruction: 0xf8d39b02 │ │ │ │ cdple 1, 15, cr3, cr15, cr12, {1} │ │ │ │ - strdeq fp, [r2], sl │ │ │ │ - addeq r3, r2, r0, asr #14 │ │ │ │ - addeq fp, r2, r2, ror r0 │ │ │ │ - addeq fp, r2, lr │ │ │ │ - addeq fp, r2, r0, lsl r0 │ │ │ │ - addeq r3, r2, r4, asr r6 │ │ │ │ - addeq r4, r2, r2, lsl r4 │ │ │ │ - addeq sl, r2, lr, asr #29 │ │ │ │ - addeq r3, r2, r6, lsl r5 │ │ │ │ - @ instruction: 0x0082aeb6 │ │ │ │ - strdeq r3, [r2], lr │ │ │ │ - addeq sl, r2, r8, lsr #27 │ │ │ │ - addeq r3, r2, lr, ror #7 │ │ │ │ - addeq sl, r2, r6, ror sp │ │ │ │ - @ instruction: 0x008233be │ │ │ │ - strdeq sl, [r2], r2 │ │ │ │ - addeq r3, r2, sl, lsr r3 │ │ │ │ - addeq sl, r2, r2, lsr ip │ │ │ │ - addeq r3, r2, r8, ror r2 │ │ │ │ - addeq sl, r2, r4, lsl ip │ │ │ │ - addeq sl, r2, r2, lsr #25 │ │ │ │ + strdeq fp, [r2], lr │ │ │ │ + addeq r3, r2, r4, asr #14 │ │ │ │ + addeq fp, r2, r6, ror r0 │ │ │ │ + addeq fp, r2, r2, lsl r0 │ │ │ │ + addeq fp, r2, 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stmdami r7, {r0, r2, r5, r8, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6e54478 │ │ │ │ str pc, [sl, r1, ror #19] │ │ │ │ - addeq sl, r2, r8, ror #21 │ │ │ │ - addeq r3, r2, r0, lsr r1 │ │ │ │ - addeq sl, r2, r6, asr #21 │ │ │ │ - addeq r3, r2, lr, lsl #2 │ │ │ │ - addeq sl, r2, sl, lsr #21 │ │ │ │ - addeq sl, r2, r8, lsr fp │ │ │ │ + addeq sl, r2, ip, ror #21 │ │ │ │ + addeq r3, r2, r4, lsr r1 │ │ │ │ + addeq sl, r2, sl, asr #21 │ │ │ │ + addeq r3, r2, r2, lsl r1 │ │ │ │ + addeq sl, r2, lr, lsr #21 │ │ │ │ + addeq sl, r2, ip, lsr fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ ldrmi fp, [pc], -r7, lsl #1 │ │ │ │ strmi r4, [r8], r6, lsl #12 │ │ │ │ ldmib sp, {r1, r4, r7, r9, sl, lr}^ │ │ │ │ blcs 14aa98 │ │ │ │ rschi pc, r8, r0, asr #32 │ │ │ │ @ instruction: 0xf5036843 │ │ │ │ ldc 3, cr6, [r3, #-712] @ 0xfffffd38 │ │ │ │ vmov.f64 d7, #18 @ 0x40900000 4.5 │ │ │ │ vldr d6, [r4, #284] @ 0x11c │ │ │ │ strbmi r4, [r2], -r0, lsr #22 │ │ │ │ - blpl 9f54c4 │ │ │ │ + blpl 9f54c4 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ blmi ff2f594c │ │ │ │ blx 575a44 │ │ │ │ blpl ff335954 │ │ │ │ movwcs fp, #8012 @ 0x1f4c │ │ │ │ cdp 3, 15, cr2, cr1, cr0, {0} │ │ │ │ svclt 0x00ccfa10 │ │ │ │ @@ -297305,28 +297305,28 @@ │ │ │ │ vtst.8 d20, d0, d2 │ │ │ │ @ instruction: 0x46553197 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff60f6e4 │ │ │ │ ldrbmi r4, [r1], -pc, lsl #16 │ │ │ │ @ instruction: 0xf6e54478 │ │ │ │ @ instruction: 0xe779f81b │ │ │ │ - addeq sl, r2, r0, asr #16 │ │ │ │ - addeq r2, r2, lr, lsl #29 │ │ │ │ - addeq sl, r2, sl, lsl #16 │ │ │ │ - addeq r2, r2, r2, asr lr │ │ │ │ - ldrdeq sl, [r2], r8 │ │ │ │ - addeq r2, r2, r0, lsr #28 │ │ │ │ - umulleq sl, r2, r4, r7 │ │ │ │ - ldrdeq r2, [r2], ip │ │ │ │ - addeq sl, r2, r0, ror #14 │ │ │ │ - addeq r2, r2, r8, lsr #27 │ │ │ │ - addeq sl, r2, lr, lsr r7 │ │ │ │ - addeq r2, r2, r6, lsl #27 │ │ │ │ - addeq sl, r2, r0, lsr #14 │ │ │ │ - addeq r2, r2, r8, ror #26 │ │ │ │ + addeq sl, r2, r4, asr #16 │ │ │ │ + umulleq r2, r2, r2, lr @ │ │ │ │ + addeq sl, r2, lr, lsl #16 │ │ │ │ + addeq r2, r2, r6, asr lr │ │ │ │ + ldrdeq sl, [r2], ip │ │ │ │ + addeq r2, r2, r4, lsr #28 │ │ │ │ + umulleq sl, r2, r8, r7 │ │ │ │ + addeq r2, r2, r0, ror #27 │ │ │ │ + addeq sl, r2, r4, ror #14 │ │ │ │ + addeq r2, r2, ip, lsr #27 │ │ │ │ + addeq sl, r2, r2, asr #14 │ │ │ │ + addeq r2, r2, sl, lsl #27 │ │ │ │ + addeq sl, r2, r4, lsr #14 │ │ │ │ + addeq r2, r2, ip, ror #26 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r6, r7, ip, lsl #18 │ │ │ │ strmi r4, [r6], -sp, lsl #12 │ │ │ │ movwls r4, #22161 @ 0x5691 │ │ │ │ @@ -297415,22 +297415,22 @@ │ │ │ │ @ instruction: 0xf04f7177 │ │ │ │ ldrbtmi r3, [r8], #-2047 @ 0xfffff801 │ │ │ │ @ instruction: 0xf6e4300c │ │ │ │ stmdami sl, {r0, r2, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6e44478 │ │ │ │ @ instruction: 0xe798ff3f │ │ │ │ - strdeq sl, [r2], r2 │ │ │ │ - addeq r2, r2, sl, lsr ip │ │ │ │ - addeq sl, r2, r8, asr #11 │ │ │ │ - addeq sl, r2, r0, ror #13 │ │ │ │ - addeq sl, r2, lr, lsl #11 │ │ │ │ - ldrdeq r2, [r2], r6 │ │ │ │ - addeq sl, r2, sl, ror #10 │ │ │ │ - @ instruction: 0x00822bb0 │ │ │ │ + strdeq sl, [r2], r6 │ │ │ │ + addeq r2, r2, lr, lsr ip │ │ │ │ + addeq sl, r2, ip, asr #11 │ │ │ │ + addeq sl, r2, r4, ror #13 │ │ │ │ + umulleq sl, r2, r2, r5 │ │ │ │ + ldrdeq r2, [r2], sl │ │ │ │ + addeq sl, r2, lr, ror #10 │ │ │ │ + @ instruction: 0x00822bb4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, sp, lr, lsr sp │ │ │ │ strmi r4, [r4], -pc, lsl #12 │ │ │ │ @ instruction: 0x4690447d │ │ │ │ @@ -297490,22 +297490,22 @@ │ │ │ │ @ instruction: 0xf04f11a2 │ │ │ │ ldrbtmi r3, [r8], #-1279 @ 0xfffffb01 │ │ │ │ @ instruction: 0xf6e4300c │ │ │ │ stmdami sl, {r0, r1, r2, r3, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6e44478 │ │ │ │ strb pc, [ip, r9, lsr #29] @ │ │ │ │ - addeq sl, r2, ip, lsl #13 │ │ │ │ - addeq sl, r2, r0, ror #9 │ │ │ │ - addeq sl, r2, r0, lsl #9 │ │ │ │ - addeq r2, r2, r8, asr #21 │ │ │ │ - addeq sl, r2, ip, asr r4 │ │ │ │ - addeq pc, r1, r0, asr #10 │ │ │ │ - addeq sl, r2, lr, lsr r4 │ │ │ │ - addeq r2, r2, r4, lsl #21 │ │ │ │ + umulleq sl, r2, r0, r6 │ │ │ │ + addeq sl, r2, r4, ror #9 │ │ │ │ + addeq sl, r2, r4, lsl #9 │ │ │ │ + addeq r2, r2, ip, asr #21 │ │ │ │ + addeq sl, r2, r0, ror #8 │ │ │ │ + addeq pc, r1, r4, asr #10 │ │ │ │ + addeq sl, r2, r2, asr #8 │ │ │ │ + addeq r2, r2, r8, lsl #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 575970 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ beq ffd787f4 │ │ │ │ stcmi 2, cr15, [ip, #692]! @ 0x2b4 │ │ │ │ stcmi 8, cr15, [r8], {223} @ 0xdf │ │ │ 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-298274,64 +298274,64 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffd2f6e3 │ │ │ │ stmdbls sp, {r1, r2, r4, r5, fp, lr} │ │ │ │ @ instruction: 0xf6e44478 │ │ │ │ blls 4b92fc │ │ │ │ bllt 1b790c8 │ │ │ │ ... │ │ │ │ - addeq sl, r2, lr, asr #7 │ │ │ │ + ldrdeq sl, [r2], r2 │ │ │ │ addeq r3, pc, ip, ror #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r2, sl, lsl r2 │ │ │ │ - addeq sl, r2, r2, lsr r1 │ │ │ │ - addeq r2, r2, r8, ror r7 │ │ │ │ + addeq sl, r2, lr, lsl r2 │ │ │ │ + addeq sl, r2, r6, lsr r1 │ │ │ │ + addeq r2, r2, ip, ror r7 │ │ │ │ addeq r3, pc, r8, lsr #19 │ │ │ │ - addeq r9, r2, r6, lsl #28 │ │ │ │ - addeq r9, r2, r0, asr #28 │ │ │ │ - addeq r9, r2, r8, lsr #24 │ │ │ │ - @ instruction: 0x00829cb4 │ │ │ │ - addeq r9, r2, ip, asr #23 │ │ │ │ - addeq r2, r2, r0, lsl r2 │ │ │ │ - addeq r9, r2, ip, lsr #23 │ │ │ │ - strdeq r2, [r2], r2 @ │ │ │ │ - addeq r9, r2, r4, ror #22 │ │ │ │ - strdeq r9, [r2], r2 │ │ │ │ - addeq r9, r2, lr, asr #22 │ │ │ │ - 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│ │ │ │ + addeq r9, r2, r8, lsl #18 │ │ │ │ + addeq r1, r2, r0, asr pc │ │ │ │ + addeq r9, r2, r8, ror #17 │ │ │ │ + addeq r1, r2, r0, lsr pc │ │ │ │ + addeq r9, r2, r8, asr #17 │ │ │ │ + addeq r1, r2, r0, lsl pc │ │ │ │ + addeq r9, r2, r8, lsr #17 │ │ │ │ + strdeq r1, [r2], r0 │ │ │ │ + addeq r9, r2, r8, lsl #17 │ │ │ │ + ldrdeq r1, [r2], r0 │ │ │ │ + addeq r9, r2, r8, ror #16 │ │ │ │ + @ instruction: 0x00821eb0 │ │ │ │ + addeq r9, r2, r8, asr #16 │ │ │ │ + umulleq r1, r2, r0, lr │ │ │ │ + addeq r9, r2, r8, lsr #16 │ │ │ │ + addeq r1, r2, r0, ror lr │ │ │ │ + addeq r9, r2, r8, lsl #16 │ │ │ │ + addeq r1, r2, r0, asr lr │ │ │ │ vhadd.s8 d25, d1, d13 │ │ │ │ ldmdami r7, {r1, r2, r4, r5, r6, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff5af6e3 │ │ │ │ stmdbls sp, {r0, r2, r4, fp, lr} │ │ │ │ @ instruction: 0xf6e44478 │ │ │ │ blls 4b920c │ │ │ │ @@ -298349,20 +298349,20 @@ │ │ │ │ stmdami sl, {r0, r2, r3, r5, r6, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ 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@ instruction: 0xf6dae782 │ │ │ │ svclt 0x0000ef84 │ │ │ │ addeq r2, pc, r4, lsl pc @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r9, r2, r4, r5 │ │ │ │ - addeq r1, r2, r2, ror #23 │ │ │ │ + umulleq r9, r2, r8, r5 │ │ │ │ + addeq r1, r2, r6, ror #23 │ │ │ │ strdeq r2, [pc], ip │ │ │ │ - addeq r9, r2, r6, asr #10 │ │ │ │ - addeq r1, r2, lr, lsl #23 │ │ │ │ - addeq r9, r2, r4, lsl r5 │ │ │ │ - addeq r1, r2, ip, asr fp │ │ │ │ - strdeq r9, [r2], sl │ │ │ │ - addeq r1, r2, r2, asr #22 │ │ │ │ - addeq r9, r2, r0, ror #9 │ │ │ │ - umulleq lr, r1, r4, r6 │ │ │ │ - addeq r9, r2, r2, asr #9 │ │ │ │ - addeq lr, r1, sl, ror r4 │ │ │ │ - addeq r9, r2, r4, lsr #9 │ │ │ │ - addeq lr, r1, ip, lsl #13 │ │ │ │ - addeq r9, r2, r6, lsl #9 │ │ │ │ - addeq r1, r2, lr, asr #21 │ │ │ │ + addeq r9, r2, sl, asr #10 │ │ │ │ + umulleq r1, r2, r2, fp │ │ │ │ + addeq r9, r2, r8, lsl r5 │ │ │ │ + addeq r1, r2, r0, ror #22 │ │ │ │ + strdeq r9, [r2], lr │ │ │ │ + addeq r1, r2, r6, asr #22 │ │ │ │ + addeq r9, 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│ vmov.f64 d3, #71 @ 0x3e380000 0.1796875 │ │ │ │ vsqrt.f64 d19, d5 │ │ │ │ @@ -298923,36 +298923,36 @@ │ │ │ │ bicscs pc, sl, r2, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx feff9678 │ │ │ │ ldrbtmi r4, [r8], #-2072 @ 0xfffff7e8 │ │ │ │ blx 1ef9682 │ │ │ │ ldrsbcc pc, [r4], #132 @ 0x84 @ │ │ │ │ svclt 0x0000deff │ │ │ │ - addeq r8, r2, r0, lsl #30 │ │ │ │ - addeq r8, r2, lr, lsl #31 │ │ │ │ - addeq r8, r2, r6, ror #29 │ │ │ │ - addeq r1, r2, lr, lsr #10 │ │ │ │ - addeq r8, r2, r8, asr #29 │ │ │ │ - addeq r1, r2, r0, lsl r5 │ │ │ │ - addeq r8, r2, sl, lsr #29 │ │ │ │ - strdeq r1, [r2], r2 │ │ │ │ - addeq r8, r2, ip, lsl #29 │ │ │ │ - ldrdeq r1, [r2], r4 │ │ │ │ - addeq r8, r2, lr, ror #28 │ │ │ │ - @ instruction: 0x008214b6 │ │ │ │ - addeq r8, r2, r0, asr lr │ │ │ │ - umulleq r1, r2, r8, r4 │ │ │ │ - addeq r8, r2, r2, lsr lr │ │ │ │ - addeq r1, r2, sl, ror r4 │ │ │ │ - addeq r8, r2, r4, lsl lr │ │ │ │ - addeq r1, r2, ip, asr r4 │ │ │ │ - strdeq r8, [r2], r6 │ │ │ │ - addeq r1, r2, lr, lsr r4 │ │ │ │ - ldrdeq r8, [r2], r4 │ │ │ │ - addeq r8, r2, r2, ror #28 │ │ │ │ + addeq r8, r2, r4, lsl #30 │ │ │ │ + umulleq r8, r2, r2, pc @ │ │ │ │ + addeq r8, r2, sl, ror #29 │ │ │ │ + addeq r1, r2, r2, lsr r5 │ │ │ │ + addeq r8, r2, ip, asr #29 │ │ │ │ + addeq r1, r2, r4, lsl r5 │ │ │ │ + addeq r8, r2, lr, lsr #29 │ │ │ │ + strdeq r1, [r2], r6 │ │ │ │ + umulleq r8, r2, r0, lr │ │ │ │ + ldrdeq r1, [r2], r8 │ │ │ │ + addeq r8, r2, r2, ror lr │ │ │ │ + @ instruction: 0x008214ba │ │ │ │ + addeq r8, r2, r4, asr lr │ │ │ │ + umulleq r1, r2, ip, r4 │ │ │ │ + addeq r8, r2, r6, lsr lr │ │ │ │ + addeq r1, r2, lr, ror r4 │ │ │ │ + addeq r8, r2, r8, lsl lr │ │ │ │ + addeq r1, r2, r0, ror #8 │ │ │ │ + strdeq r8, [r2], sl │ │ │ │ + addeq r1, r2, r2, asr #8 │ │ │ │ + ldrdeq r8, [r2], r8 @ │ │ │ │ + addeq r8, r2, r6, ror #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 277014 >::_M_default_append(unsigned int)@@Base+0xbb824> │ │ │ │ @ instruction: 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r1, r2, r0, lsr r2 │ │ │ │ + addeq r8, r2, lr, asr #23 │ │ │ │ + addeq r1, r2, r6, lsl r2 │ │ │ │ + addeq r8, r2, ip, asr #22 │ │ │ │ + umulleq r1, r2, r4, r1 │ │ │ │ + addeq r8, r2, r0, lsl #22 │ │ │ │ + addeq r1, r2, r8, asr #2 │ │ │ │ + addeq r8, r2, r6, ror #21 │ │ │ │ + addeq r1, r2, lr, lsr #2 │ │ │ │ + addeq r8, r2, ip, asr #21 │ │ │ │ + addeq r1, r2, r4, lsl r1 │ │ │ │ + addeq r8, r2, r4, asr sl │ │ │ │ + umulleq r1, r2, ip, r0 │ │ │ │ + addeq r8, r2, sl, lsl sl │ │ │ │ + addeq r1, r2, r2, rrx │ │ │ │ tstls r1, r8, lsr #12 │ │ │ │ pldw [r4, fp @ ] │ │ │ │ blvc 3779ec >::resize(unsigned int)@@Base+0x92e08> │ │ │ │ strtmi r9, [r8], -r1, lsl #18 │ │ │ │ bleq 337798 >::resize(unsigned int)@@Base+0x52bb4> │ │ │ │ @ instruction: 0xf6ccf0e2 │ │ │ │ stmdacs r1, {r1, r7, r9, sl, lr} │ │ │ │ @@ -299209,20 +299209,20 @@ │ │ │ │ bicscs pc, sl, r2, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf87cf6e3 │ │ │ │ ldrbtmi r4, [r8], #-2056 @ 0xfffff7f8 │ │ │ │ @ instruction: 0xf938f6e3 │ │ │ │ @ instruction: 0x2326e9d7 │ │ │ │ svclt 0x0000deff │ │ │ │ - addeq r8, r2, lr, lsl #19 │ │ │ │ - ldrdeq r0, [r2], r6 │ │ │ │ - addeq r8, r2, r4, ror r9 │ │ │ │ - addeq r8, r2, r2, lsl #20 │ │ │ │ - addeq r8, r2, r8, asr r9 │ │ │ │ - addeq r8, r2, r6, ror #19 │ │ │ │ + umulleq r8, r2, r2, r9 │ │ │ │ + ldrdeq r0, [r2], sl │ │ │ │ + addeq r8, r2, r8, ror r9 │ │ │ │ + addeq r8, r2, r6, lsl #20 │ │ │ │ + addeq r8, r2, ip, asr r9 │ │ │ │ + addeq r8, r2, sl, ror #19 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 577450 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 9, cr15, cr8, cr12, {6} │ │ │ │ ldrtpl pc, [r4], #2271 @ 0x8df @ │ │ │ │ @ instruction: 0xf8dfb0c1 │ │ │ │ @@ -299523,23 +299523,23 @@ │ │ │ │ cdp 0, 11, cr6, cr0, cr14, {0} │ │ │ │ stmib r0, {r0, r1, r2, r3, r6, r8, r9, fp, ip, sp, pc}^ │ │ │ │ strt r4, [r9], r0, lsl #10 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ umulleq r2, pc, ip, r1 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r1, r2, sl, ror #25 │ │ │ │ - addeq r8, r2, ip, ror r8 │ │ │ │ - @ instruction: 0x008287ba │ │ │ │ - @ instruction: 0x008287b4 │ │ │ │ - addeq r8, r2, lr, asr r7 │ │ │ │ - addeq r8, r2, r8, lsr #11 │ │ │ │ - addeq r8, r2, sl, ror #10 │ │ │ │ + addeq r1, r2, lr, ror #25 │ │ │ │ + addeq r8, r2, r0, lsl #17 │ │ │ │ + @ instruction: 0x008287be │ │ │ │ + @ instruction: 0x008287b8 │ │ │ │ + addeq r8, r2, r2, ror #14 │ │ │ │ + addeq r8, r2, ip, lsr #11 │ │ │ │ + addeq r8, r2, lr, ror #10 │ │ │ │ addeq r1, pc, r4, lsr #27 │ │ │ │ - addeq r8, r2, r2, lsr #9 │ │ │ │ + addeq r8, r2, r6, lsr #9 │ │ │ │ blcs 163204 │ │ │ │ blls 18f38a8 │ │ │ │ stmdals sl!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, sp} │ │ │ │ @ instruction: 0xf6da009a │ │ │ │ bls c77b2c │ │ │ │ vldrle s4, [r7, #-0] │ │ │ │ blls c054a4 │ │ │ │ @@ -300050,26 +300050,26 @@ │ │ │ │ movwcs fp, #8104 @ 0x1fa8 │ │ │ │ bcs 1618ec │ │ │ │ addhi pc, r4, r0, asr #6 │ │ │ │ smladcs r0, r6, r5, r9 │ │ │ │ eor r4, r9, r5, asr r6 │ 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│ │ │ andcc pc, r8, r3, asr r8 @ │ │ │ │ eorpl pc, r7, r3, asr r8 @ │ │ │ │ @ instruction: 0xf8db9b2b │ │ │ │ @@ -300992,82 +300992,82 @@ │ │ │ │ @ instruction: 0xf6424848 │ │ │ │ ldrbtmi r2, [r8], #-474 @ 0xfffffe26 │ │ │ │ @ instruction: 0xf6e1300c │ │ │ │ stmdami r6, {r0, r1, r2, r7, r9, fp, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0xf6e14478 │ │ │ │ @ instruction: 0xf894fb43 │ │ │ │ cdple 1, 15, cr3, cr15, cr1, {4} │ │ │ │ - addeq r7, r2, lr, ror r4 │ │ │ │ - addeq pc, r1, ip, asr #21 │ │ │ │ - umulleq r7, r2, r6, r3 │ │ │ │ - ldrdeq pc, [r1], ip │ │ │ │ - addeq r7, r2, sl, asr #5 │ │ │ │ - addeq pc, r1, r0, lsl r9 @ │ │ │ │ - addeq r7, r2, ip, lsr #5 │ │ │ │ - strdeq pc, [r1], r0 │ │ │ │ - addeq r7, r2, r6, asr r2 │ │ │ │ - umulleq pc, r1, ip, r8 @ │ │ │ │ - umulleq r7, r2, r0, r1 │ │ │ │ + addeq r7, r2, r2, lsl #9 │ │ │ │ + ldrdeq pc, [r1], r0 │ │ │ │ + umulleq r7, r2, sl, r3 │ │ │ │ + addeq pc, r1, r0, ror #19 │ │ │ │ + addeq r7, r2, lr, asr #5 │ │ │ │ + addeq pc, r1, r4, lsl r9 @ │ │ │ │ + @ instruction: 0x008272b0 │ │ │ │ + strdeq pc, [r1], r4 │ │ │ │ + addeq r7, r2, sl, asr r2 │ │ │ │ + addeq pc, r1, r0, lsr #17 │ │ │ │ umulleq r7, r2, r4, r1 │ │ │ │ - ldrdeq pc, [r1], sl │ │ │ │ - addeq r7, r2, ip, ror #2 │ │ │ │ - @ instruction: 0x0081f7b2 │ │ │ │ - addeq r7, r2, sl, asr #2 │ │ │ │ - umulleq pc, r1, r0, r7 @ │ │ │ │ - addeq r7, r2, r8, lsr #2 │ │ │ │ - @ instruction: 0x008271b4 │ │ │ │ - strheq r7, [r2], r8 │ │ │ │ - addeq r7, r2, r6, lsr #1 │ │ │ │ - umulleq r7, r2, ip, r0 │ │ │ │ - addeq pc, r1, r2, ror #13 │ │ │ │ - addeq r7, r2, r2, lsl #1 │ │ │ │ - addeq pc, r1, r8, asr #13 │ │ │ │ - addeq r7, r2, r8, rrx │ │ │ │ - addeq pc, r1, lr, lsr #13 │ │ │ │ - addeq r7, r2, lr, asr #32 │ │ │ │ - umulleq pc, r1, r4, r6 @ │ │ │ │ - addeq r7, r2, r0, lsr r0 │ │ │ │ - addeq pc, r1, r8, ror r6 @ │ │ │ │ - addeq r7, r2, r6, lsl r0 │ │ │ │ - addeq pc, r1, ip, asr r6 @ │ │ │ │ - strdeq r6, [r2], ip │ │ │ │ - addeq pc, r1, r2, asr #12 │ │ │ │ - addeq r6, r2, r2, ror #31 │ │ │ │ - addeq pc, r1, r8, lsr #12 │ │ │ │ - addeq r6, r2, r8, asr #31 │ │ │ │ - addeq pc, r1, lr, lsl #12 │ │ │ │ - umulleq r6, r2, r4, pc @ │ │ │ │ - ldrdeq pc, [r1], ip │ │ │ │ - addeq r6, r2, r6, ror pc │ │ │ │ - @ instruction: 0x0081f5be │ │ │ │ - addeq r6, r2, r8, lsl #30 │ │ │ │ - @ instruction: 0x00826eba │ │ │ │ - addeq pc, r1, r0, lsl #10 │ │ │ │ - addeq r6, r2, r0, lsr #29 │ │ │ │ - addeq pc, r1, r6, ror #9 │ │ │ │ - addeq r6, r2, r2, lsl #29 │ │ │ │ - addeq pc, r1, sl, asr #9 │ │ │ │ - addeq r6, r2, sl, lsr lr │ │ │ │ - addeq r6, r2, r2, lsr #28 │ │ │ │ - addeq r6, r2, ip, lsr #28 │ │ │ │ - addeq pc, r1, r2, ror r4 @ │ │ │ │ - addeq r6, r2, r2, lsl lr │ │ │ │ - addeq pc, r1, r8, asr r4 @ │ │ │ │ - strdeq r6, [r2], r8 │ │ │ │ - addeq pc, r1, lr, lsr r4 @ │ │ │ │ - ldrdeq r6, [r2], sl │ │ │ │ - addeq pc, r1, r2, lsr #8 │ │ │ │ - addeq r6, r2, r0, asr #27 │ │ │ │ - addeq pc, r1, r6, lsl #8 │ │ │ │ - addeq r6, r2, r6, lsr #27 │ │ │ │ - addeq pc, r1, ip, ror #7 │ │ │ │ - addeq r6, r2, ip, lsl #27 │ │ │ │ - ldrdeq pc, [r1], r2 │ │ │ │ - addeq r6, r2, lr, ror #26 │ │ │ │ + umulleq r7, r2, r8, r1 │ │ │ │ + ldrdeq pc, [r1], lr │ │ │ │ + addeq r7, r2, r0, ror r1 │ │ │ │ + @ instruction: 0x0081f7b6 │ │ │ │ + addeq r7, r2, lr, asr #2 │ │ │ │ + umulleq pc, r1, r4, r7 @ │ │ │ │ + addeq r7, r2, ip, lsr #2 │ │ │ │ + @ instruction: 0x008271b8 │ │ │ │ + strheq r7, [r2], ip │ │ │ │ + addeq r7, r2, sl, lsr #1 │ │ │ │ + addeq r7, r2, r0, lsr #1 │ │ │ │ + addeq pc, r1, r6, ror #13 │ │ │ │ + addeq r7, r2, r6, lsl #1 │ │ │ │ + addeq pc, r1, ip, asr #13 │ │ │ │ + addeq r7, r2, ip, rrx │ │ │ │ + @ instruction: 0x0081f6b2 │ │ │ │ + addeq r7, r2, r2, asr r0 │ │ │ │ + umulleq pc, r1, r8, r6 @ │ │ │ │ + addeq r7, r2, r4, lsr r0 │ │ │ │ + addeq pc, r1, ip, ror r6 @ │ │ │ │ + addeq r7, r2, sl, lsl r0 │ │ │ │ + addeq pc, r1, r0, ror #12 │ │ │ │ + addeq r7, r2, r0 │ │ │ │ + addeq pc, r1, r6, asr #12 │ │ │ │ + addeq r6, r2, r6, ror #31 │ │ │ │ + addeq pc, r1, ip, lsr #12 │ │ │ │ + addeq r6, r2, ip, asr #31 │ │ │ │ + addeq pc, r1, r2, lsl r6 @ │ │ │ │ + umulleq r6, r2, r8, pc @ │ │ │ │ + addeq pc, r1, r0, ror #11 │ │ │ │ + addeq r6, r2, sl, ror pc │ │ │ │ + addeq pc, r1, r2, asr #11 │ │ │ │ + addeq r6, r2, ip, lsl #30 │ │ │ │ + @ instruction: 0x00826ebe │ │ │ │ + addeq pc, r1, r4, lsl #10 │ │ │ │ + addeq r6, r2, r4, lsr #29 │ │ │ │ + addeq pc, r1, sl, ror #9 │ │ │ │ + addeq r6, r2, r6, lsl #29 │ │ │ │ + addeq pc, r1, lr, asr #9 │ │ │ │ + addeq r6, r2, lr, lsr lr │ │ │ │ + addeq r6, r2, r6, lsr #28 │ │ │ │ + addeq r6, r2, r0, lsr lr │ │ │ │ + addeq pc, r1, r6, ror r4 @ │ │ │ │ + addeq r6, r2, r6, lsl lr │ │ │ │ + addeq pc, r1, ip, asr r4 @ │ │ │ │ strdeq r6, [r2], ip │ │ │ │ + addeq pc, r1, r2, asr #8 │ │ │ │ + ldrdeq r6, [r2], lr │ │ │ │ + addeq pc, r1, r6, lsr #8 │ │ │ │ + addeq r6, r2, r4, asr #27 │ │ │ │ + addeq pc, r1, sl, lsl #8 │ │ │ │ + addeq r6, r2, sl, lsr #27 │ │ │ │ + strdeq pc, [r1], r0 │ │ │ │ + umulleq r6, r2, r0, sp │ │ │ │ + ldrdeq pc, [r1], r6 │ │ │ │ + addeq r6, r2, r2, ror sp │ │ │ │ + addeq r6, r2, r0, lsl #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ strbtmi pc, [ip], #2271 @ 0x8df @ │ │ │ │ @ instruction: 0xf8df4688 │ │ │ │ addslt r1, r5, ip, ror #9 │ │ │ │ @@ -301382,43 +301382,43 @@ │ │ │ │ @ instruction: 0xf6e0300c │ │ │ │ stmdami r1!, {r0, r1, r2, r3, r4, r5, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6e14478 │ │ │ │ @ instruction: 0xe6a2f839 │ │ │ │ addeq r0, pc, r0, asr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00826bb6 │ │ │ │ - strdeq pc, [r1], ip │ │ │ │ + @ instruction: 0x00826bba │ │ │ │ + addeq pc, r1, r0, lsl #4 │ │ │ │ addeq r0, pc, lr, lsr #8 │ │ │ │ - addeq r6, r2, r4, asr #22 │ │ │ │ - strdeq r6, [r2], lr │ │ │ │ - addeq pc, r1, r6, asr #2 │ │ │ │ - addeq r6, r2, r4, ror #21 │ │ │ │ - addeq pc, r1, ip, lsr #2 │ │ │ │ - addeq r6, r2, r8, ror sl │ │ │ │ - addeq r6, r2, r6, lsl #22 │ │ │ │ - addeq r6, r2, sl, lsr sl │ │ │ │ - addeq r6, r2, r6, lsl sl │ │ │ │ - addeq pc, r1, ip, asr r0 @ │ │ │ │ - ldrdeq r6, [r2], r6 @ │ │ │ │ - umulleq r6, r2, r2, r9 │ │ │ │ - ldrdeq r6, [r2], lr │ │ │ │ - addeq lr, r1, r6, lsr #30 │ │ │ │ - addeq r6, r2, r2, asr #17 │ │ │ │ - addeq lr, r1, r8, lsl #30 │ │ │ │ - addeq r6, r2, sl, lsr r8 │ │ │ │ - addeq lr, r1, r2, lsl #29 │ │ │ │ - strdeq r6, [r2], lr │ │ │ │ - ldrdeq r6, [r2], r6 @ │ │ │ │ - umulleq r6, r2, r6, r7 │ │ │ │ - ldrdeq lr, [r1], ip │ │ │ │ - addeq r6, r2, r8, ror r7 │ │ │ │ - @ instruction: 0x0081edbe │ │ │ │ - addeq r6, r2, lr, asr r7 │ │ │ │ - addeq lr, r1, r4, lsr #27 │ │ │ │ + addeq r6, r2, r8, asr #22 │ │ │ │ + addeq r6, r2, r2, lsl #22 │ │ │ │ + addeq pc, r1, sl, asr #2 │ │ │ │ + addeq r6, r2, r8, ror #21 │ │ │ │ + addeq pc, r1, r0, lsr r1 @ │ │ │ │ + addeq r6, r2, ip, ror sl │ │ │ │ + addeq r6, r2, sl, lsl #22 │ │ │ │ + addeq r6, r2, lr, lsr sl │ │ │ │ + addeq r6, r2, sl, lsl sl │ │ │ │ + addeq pc, r1, r0, rrx │ │ │ │ + ldrdeq r6, [r2], sl │ │ │ │ + umulleq r6, r2, r6, r9 │ │ │ │ + addeq r6, r2, r2, ror #17 │ │ │ │ + addeq lr, r1, sl, lsr #30 │ │ │ │ + addeq r6, r2, r6, asr #17 │ │ │ │ + addeq lr, r1, ip, lsl #30 │ │ │ │ + addeq r6, r2, lr, lsr r8 │ │ │ │ + addeq lr, r1, r6, lsl #29 │ │ │ │ + addeq r6, r2, r2, lsl #16 │ │ │ │ + ldrdeq r6, [r2], sl │ │ │ │ + umulleq r6, r2, sl, r7 │ │ │ │ + addeq lr, r1, r0, ror #27 │ │ │ │ + addeq r6, r2, ip, ror r7 │ │ │ │ + addeq lr, r1, r2, asr #27 │ │ │ │ + addeq r6, r2, r2, ror #14 │ │ │ │ + addeq lr, r1, r8, lsr #27 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2f96ac >::resize(unsigned int)@@Base+0x14ac8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0028f8cc │ │ │ │ strmi fp, [r2], r7, lsr #1 │ │ │ │ stmdaeq ip!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @@ -301690,15 +301690,15 @@ │ │ │ │ @ instruction: 0xf73f42b3 │ │ │ │ ldmib sp, {r1, r2, r3, r5, r6, r7, r9, sl, fp, sp, pc}^ │ │ │ │ ssat r9, #9, ip, lsl #22 │ │ │ │ blcs ff33a10c │ │ │ │ blx 57a204 │ │ │ │ cdp 15, 11, cr11, cr0, cr8, {5} │ │ │ │ strb r7, [sl, r2, asr #22] │ │ │ │ - blge 9f9cb8 │ │ │ │ + blge 9f9cb8 │ │ │ │ stmdbeq r0, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ cdp 7, 11, cr14, cr4, cr0, {0} │ │ │ │ vsqrt.f64 d17, d7 │ │ │ │ svclt 0x00a8fa10 │ │ │ │ blvc 11ba120 │ │ │ │ mrc 7, 5, lr, cr7, cr1, {0} │ │ │ │ vmov.f64 d3, #64 @ 0x3e000000 0.125 │ │ │ │ @@ -301912,15 +301912,15 @@ │ │ │ │ ldc 2, cr6, [r2, #-712] @ 0xfffffd38 │ │ │ │ ldrbt r5, [r8], r2, lsl #22 │ │ │ │ blcs 16563c │ │ │ │ rschi pc, sl, r0 │ │ │ │ @ instruction: 0x46509919 │ │ │ │ vqadd.s32 , q13, │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ - blls 9f2e2c │ │ │ │ + blls 9f2e2c │ │ │ │ bicle r2, fp, r0, lsl #22 │ │ │ │ blcs 16562c │ │ │ │ ldcge 4, cr15, [r2], {63} @ 0x3f │ │ │ │ movwcs r9, #35347 @ 0x8a13 │ │ │ │ str r6, [sp], #19 │ │ │ │ ldc 8, cr6, [r3, #12] │ │ │ │ ldrb r7, [ip, r8, lsr #22] │ │ │ │ @@ -301944,30 +301944,30 @@ │ │ │ │ andeq r0, r0, r0 │ │ │ │ addmi r4, pc, r0 │ │ │ │ ... │ │ │ │ addeq pc, lr, ip, lsr pc @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq pc, lr, r6, lsr #30 │ │ │ │ addeq pc, lr, lr, asr #28 │ │ │ │ - umulleq r5, r4, r8, r7 │ │ │ │ - umulleq r5, r4, r0, r7 │ │ │ │ - strdeq r6, [r2], r6 @ │ │ │ │ - addeq lr, r1, lr, lsr r8 │ │ │ │ - ldrdeq r6, [r2], sl │ │ │ │ - addeq lr, r1, r2, lsr #16 │ │ │ │ - addeq r6, r2, lr, lsl #1 │ │ │ │ - ldrdeq lr, [r1], r6 │ │ │ │ - addeq r5, r2, r0, ror #31 │ │ │ │ + umulleq r5, r4, ip, r7 │ │ │ │ + umulleq r5, r4, r4, r7 │ │ │ │ + strdeq r6, [r2], sl │ │ │ │ + addeq lr, r1, r2, asr #16 │ │ │ │ + ldrdeq r6, [r2], lr │ │ │ │ + addeq lr, r1, r6, lsr #16 │ │ │ │ + umulleq r6, r2, r2, r0 │ │ │ │ + ldrdeq lr, [r1], sl │ │ │ │ + addeq r5, r2, r4, ror #31 │ │ │ │ andeq r1, r0, r8, lsr ip │ │ │ │ andeq r1, r0, r4, lsl r6 │ │ │ │ andeq r0, r0, r0, ror lr │ │ │ │ andeq r1, r0, r8, lsl #2 │ │ │ │ @ instruction: 0xffff942d │ │ │ │ - @ instruction: 0x00825eb8 │ │ │ │ - addeq lr, r1, r0, lsl #10 │ │ │ │ + @ instruction: 0x00825ebc │ │ │ │ + addeq lr, r1, r4, lsl #10 │ │ │ │ @ instruction: 0xf6424852 │ │ │ │ ldrbtmi r2, [r8], #-474 @ 0xfffffe26 │ │ │ │ @ instruction: 0xf6e0300c │ │ │ │ ldmdami r0, {r0, r1, r2, r5, r6, r7, r9, fp, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0xf6e04478 │ │ │ │ ldr pc, [pc], r3, lsr #23 │ │ │ │ strbmi r4, [r1], -lr, asr #24 │ │ │ │ @@ -302043,32 +302043,32 @@ │ │ │ │ blcs 165844 │ │ │ │ mrcge 4, 6, APSR_nzcv, cr2, cr15, {1} │ │ │ │ @ instruction: 0x46509919 │ │ │ │ @ instruction: 0xf126f0d3 │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ mcrge 4, 6, pc, cr10, cr15, {1} @ │ │ │ │ svclt 0x0000e714 │ │ │ │ - addeq r5, r2, lr, lsr #28 │ │ │ │ - @ instruction: 0x00825ebc │ │ │ │ - addeq r5, r2, r6, lsl lr │ │ │ │ - addeq lr, r1, r4, ror #8 │ │ │ │ - ldrdeq r5, [r2], ip │ │ │ │ - addeq lr, r1, r4, lsr #8 │ │ │ │ - @ instruction: 0x00825dbe │ │ │ │ - addeq lr, r1, r6, lsl #8 │ │ │ │ - addeq r5, r2, r0, lsr #27 │ │ │ │ - addeq lr, r1, r8, ror #7 │ │ │ │ - addeq r5, r2, r2, lsl #27 │ │ │ │ - addeq lr, r1, sl, asr #7 │ │ │ │ - addeq r5, r2, r4, ror #26 │ │ │ │ - addeq lr, r1, ip, lsr #7 │ │ │ │ - addeq r5, r2, r6, asr #26 │ │ │ │ - addeq lr, r1, lr, lsl #7 │ │ │ │ - addeq r5, r2, lr, lsl sp │ │ │ │ - addeq lr, r1, r6, ror #6 │ │ │ │ + addeq r5, r2, r2, lsr lr │ │ │ │ + addeq r5, r2, r0, asr #29 │ │ │ │ + addeq r5, r2, sl, lsl lr │ │ │ │ + addeq lr, r1, r8, ror #8 │ │ │ │ + addeq r5, r2, r0, ror #27 │ │ │ │ + addeq lr, r1, r8, lsr #8 │ │ │ │ + addeq r5, r2, r2, asr #27 │ │ │ │ + addeq lr, r1, sl, lsl #8 │ │ │ │ + addeq r5, r2, r4, lsr #27 │ │ │ │ + addeq lr, r1, ip, ror #7 │ │ │ │ + addeq r5, r2, r6, lsl #27 │ │ │ │ + addeq lr, r1, lr, asr #7 │ │ │ │ + addeq r5, r2, r8, ror #26 │ │ │ │ + @ instruction: 0x0081e3b0 │ │ │ │ + addeq r5, r2, sl, asr #26 │ │ │ │ + umulleq lr, r1, r2, r3 │ │ │ │ + addeq r5, r2, r2, lsr #26 │ │ │ │ + addeq lr, r1, sl, ror #6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec95e20 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ @ instruction: 0xf8c49c0b │ │ │ │ ldmdblt fp, {lr, pc} │ │ │ │ @@ -302090,16 +302090,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6e0300c │ │ │ │ stmdami r5, {r0, r1, r4, r5, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx fecfc804 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #20]! │ │ │ │ - addeq r5, r2, r6, asr #24 │ │ │ │ - addeq lr, r1, lr, lsl #5 │ │ │ │ + addeq r5, r2, sl, asr #24 │ │ │ │ + umulleq lr, r1, r2, r2 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec95e9c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ @ instruction: 0xf8c49c0c │ │ │ │ ldmdblt fp, {lr, pc} │ │ │ │ @@ -302121,16 +302121,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6e0300c │ │ │ │ stmdami r5, {r0, r2, r4, r5, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx 1d7c880 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #20]! │ │ │ │ - addeq r5, r2, sl, asr #23 │ │ │ │ - addeq lr, r1, r2, lsl r2 │ │ │ │ + addeq r5, r2, lr, asr #23 │ │ │ │ + addeq lr, r1, r6, lsl r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 27a1d0 >::_M_default_append(unsigned int)@@Base+0xbe9e0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ @ instruction: 0xb0994dbf │ │ │ │ ldrbtmi r4, [sp], #-3263 @ 0xfffff341 │ │ │ │ @@ -302322,18 +302322,18 @@ │ │ │ │ @ instruction: 0xd1a32b00 │ │ │ │ movtvs lr, #42872 @ 0xa778 │ │ │ │ svclt 0x0000e7a0 │ │ │ │ ... │ │ │ │ addeq pc, lr, r2, lsr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq pc, lr, ip, lsr r2 @ │ │ │ │ - addeq r5, r2, sl, lsr #18 │ │ │ │ - addeq sp, r1, r2, ror pc │ │ │ │ - addeq r5, r2, r2, lsl r9 │ │ │ │ - addeq sp, r1, sl, asr pc │ │ │ │ + addeq r5, r2, lr, lsr #18 │ │ │ │ + addeq sp, r1, r6, ror pc │ │ │ │ + addeq r5, r2, r6, lsl r9 │ │ │ │ + addeq sp, r1, lr, asr pc │ │ │ │ @ instruction: 0xf47f2b00 │ │ │ │ blls 62adb8 │ │ │ │ strmi r3, [fp, #1281]! @ 0x501 │ │ │ │ movweq pc, #4355 @ 0x1103 @ │ │ │ │ @ instruction: 0xf47f9313 │ │ │ │ ldrbmi sl, [r4], -sp, lsr #30 │ │ │ │ @ instruction: 0xf8dd990e │ │ │ │ @@ -302517,30 +302517,30 @@ │ │ │ │ ldmdami r4, {r1, r3, r4, r6, r7, r8, sp} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 6, 4, pc, cr10, cr15, {6} │ │ │ │ ldrbtmi r4, [r8], #-2066 @ 0xfffff7ee │ │ │ │ @ instruction: 0xff56f6df │ │ │ │ ldmib r2, {r2, r9, fp, ip, pc}^ │ │ │ │ cdple 3, 15, cr2, cr15, cr6, {1} │ │ │ │ - addeq r5, r2, r8, lsr r7 │ │ │ │ - addeq sp, r1, r0, lsl #27 │ │ │ │ - addeq r5, r2, r0, lsr #14 │ │ │ │ - addeq sp, r1, r8, ror #26 │ │ │ │ - addeq r5, r2, r8, lsl #14 │ │ │ │ - addeq sp, r1, r0, asr sp │ │ │ │ - addeq r5, r2, r4, ror #12 │ │ │ │ - addeq sp, r1, ip, lsr #25 │ │ │ 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│ │ │ stmdami r6!, {r0, r2, r3, r5, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ mcr2 6, 1, pc, cr8, cr14, {6} @ │ │ │ │ svclt 0x007af7fe │ │ │ │ - addeq r5, r2, ip, ror #8 │ │ │ │ - @ instruction: 0x008254ba │ │ │ │ - addeq r4, r2, r2, lsl #11 │ │ │ │ - addeq ip, r1, sl, asr #23 │ │ │ │ - @ instruction: 0x008254b8 │ │ │ │ - addeq r5, r2, r8, ror r4 │ │ │ │ - addeq r4, r2, r6, lsr r5 │ │ │ │ - addeq ip, r1, lr, ror fp │ │ │ │ - addeq r5, r2, r4, lsl #9 │ │ │ │ + addeq r5, r2, r0, ror r4 │ │ │ │ @ instruction: 0x008254be │ │ │ │ - addeq r4, r2, ip, ror #9 │ │ │ │ - addeq ip, r1, r4, lsr fp │ │ │ │ - strdeq r5, [r2], r0 │ │ │ │ - umulleq r5, r2, lr, r4 │ │ │ │ - addeq r4, r2, r4, lsr #9 │ │ │ │ - addeq ip, r1, ip, ror #21 │ │ │ │ - ldrdeq r5, [r2], r0 │ │ │ │ - addeq r5, r2, sl, lsl r5 │ │ │ │ - addeq r4, r2, r6, ror #8 │ │ │ │ - addeq ip, r1, lr, lsr #21 │ │ │ │ - strdeq r5, [r2], ip │ │ │ │ - addeq r5, r2, r4, asr r5 │ │ │ │ - addeq r4, r2, r8, lsl r4 │ │ │ │ - addeq ip, r1, r0, ror #20 │ │ │ │ - addeq r5, r2, r4, lsr r5 │ │ │ │ - addeq r5, r2, r6, ror #10 │ │ │ │ - addeq r4, r2, ip, asr #7 │ │ │ │ - addeq ip, r1, r4, lsl sl │ │ │ │ - addeq r5, r2, ip, ror r5 │ │ │ │ - addeq r5, r2, lr, lsr #10 │ │ │ │ - addeq r4, r2, r4, lsl #7 │ │ │ │ - addeq ip, r1, ip, asr #19 │ │ │ │ - addeq r5, r2, r0, lsr #11 │ │ │ │ - addeq r5, r2, sl, asr #10 │ │ │ │ - addeq r4, r2, sl, lsr r3 │ │ │ │ - addeq ip, r1, r2, lsl #19 │ │ │ │ + addeq r4, r2, r6, lsl #11 │ │ │ │ + addeq ip, r1, lr, asr #23 │ │ │ │ + @ instruction: 0x008254bc │ │ │ │ + addeq r5, r2, ip, ror r4 │ │ │ │ + addeq r4, r2, sl, lsr r5 │ │ │ │ + addeq ip, r1, r2, lsl #23 │ │ │ │ + addeq r5, r2, r8, lsl #9 │ │ │ │ + addeq r5, r2, r2, asr #9 │ │ │ │ + strdeq r4, [r2], r0 │ │ │ │ + addeq ip, r1, r8, lsr fp │ │ │ │ + strdeq r5, [r2], r4 │ │ │ │ + addeq r5, r2, r2, lsr #9 │ │ │ │ + addeq r4, r2, r8, lsr #9 │ │ │ │ + strdeq ip, [r1], r0 │ │ │ │ + ldrdeq r5, [r2], r4 │ │ │ │ + addeq r5, r2, lr, lsl r5 │ │ │ │ + addeq r4, r2, sl, ror #8 │ │ │ │ + @ instruction: 0x0081cab2 │ │ │ │ + addeq r5, r2, r0, lsl #10 │ │ │ │ + addeq r5, r2, r8, asr r5 │ │ │ │ + addeq r4, r2, ip, lsl r4 │ │ │ │ + addeq ip, r1, r4, ror #20 │ │ │ │ + addeq r5, r2, r8, lsr r5 │ │ │ │ + addeq r5, r2, sl, ror #10 │ │ │ │ + ldrdeq r4, [r2], r0 │ │ │ │ + addeq ip, r1, r8, lsl sl │ │ │ │ + addeq r5, r2, r0, lsl #11 │ │ │ │ + addeq r5, r2, r2, lsr r5 │ │ │ │ + addeq r4, r2, r8, lsl #7 │ │ │ │ + ldrdeq ip, [r1], r0 │ │ │ │ + addeq r5, r2, r4, lsr #11 │ │ │ │ + addeq r5, r2, lr, asr #10 │ │ │ │ + addeq r4, r2, lr, lsr r3 │ │ │ │ + addeq ip, r1, r6, lsl #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fec9782c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7feb082 │ │ │ │ stmdacs r1, {r0, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -303745,16 +303745,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6de300c │ │ │ │ stmdami r5, {r0, r1, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2 6, cr15, [lr, #888]! @ 0x378 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq r4, r2, r6, ror #4 │ │ │ │ - addeq ip, r1, lr, lsr #17 │ │ │ │ + addeq r4, r2, sl, ror #4 │ │ │ │ + @ instruction: 0x0081c8b2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0xb08f4cb0 │ │ │ │ strmi r4, [r5], -r8, lsl #13 │ │ │ │ @ instruction: 0x461e447c │ │ │ │ @@ -303928,32 +303928,32 @@ │ │ │ │ @ instruction: 0xf6de300c │ │ │ │ ldmdami r6, {r0, r1, r2, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ mrrc2 6, 13, pc, r2, cr14 @ │ │ │ │ @ instruction: 0x4683e6ff │ │ │ │ andlt r4, pc, r8, asr r6 @ │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - umulleq r4, r2, ip, r3 │ │ │ │ - strdeq r4, [r2], r8 │ │ │ │ - addeq r4, r2, ip, lsl #3 │ │ │ │ - ldrdeq ip, [r1], r4 │ │ │ │ - strdeq r4, [r2], r8 │ │ │ │ - addeq ip, r1, r0, asr #14 │ │ │ │ - ldrdeq r4, [r2], r4 @ │ │ │ │ - @ instruction: 0x008191b8 │ │ │ │ - strheq r4, [r2], sl │ │ │ │ - addeq ip, r1, r0, lsl #14 │ │ │ │ - umulleq r4, r2, ip, r0 │ │ │ │ - addeq ip, r1, r2, ror #13 │ │ │ │ - addeq r4, r2, r2, lsl #1 │ │ │ │ - addeq ip, r1, r8, asr #13 │ │ │ │ - strdeq r3, [r2], r2 │ │ │ │ - addeq ip, r1, sl, lsr r6 │ │ │ │ - addeq r3, r2, lr, lsl #31 │ │ │ │ - ldrdeq ip, [r1], r6 │ │ │ │ + addeq r4, r2, r0, lsr #7 │ │ │ │ + strdeq r4, [r2], ip │ │ │ │ + umulleq r4, r2, r0, r1 │ │ │ │ + ldrdeq ip, [r1], r8 │ │ │ │ + strdeq r4, [r2], ip │ │ │ │ + addeq ip, r1, r4, asr #14 │ │ │ │ + ldrdeq r4, [r2], r8 │ │ │ │ + @ instruction: 0x008191bc │ │ │ │ + strheq r4, [r2], lr │ │ │ │ + addeq ip, r1, r4, lsl #14 │ │ │ │ + addeq r4, r2, r0, lsr #1 │ │ │ │ + addeq ip, r1, r6, ror #13 │ │ │ │ + addeq r4, r2, r6, lsl #1 │ │ │ │ + addeq ip, r1, ip, asr #13 │ │ │ │ + strdeq r3, [r2], r6 │ │ │ │ + addeq ip, r1, lr, lsr r6 │ │ │ │ + umulleq r3, r2, r2, pc @ │ │ │ │ + ldrdeq ip, [r1], sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ addslt r4, r3, r1, ror sp │ │ │ │ @ instruction: 0x461f4c71 │ │ │ │ movwcs r4, #1149 @ 0x47d │ │ │ │ @@ -304066,26 +304066,26 @@ │ │ │ │ ldmdami r1, {r0, r2, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6de4478 │ │ │ │ @ instruction: 0xe7effb3f │ │ │ │ bl ffe7e6bc │ │ │ │ addeq sp, lr, r4, lsr #15 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x00823eb6 │ │ │ │ - umulleq r3, r2, r4, lr │ │ │ │ - addeq r3, r2, r6, lsr lr │ │ │ │ + @ instruction: 0x00823eba │ │ │ │ + umulleq r3, r2, r8, lr │ │ │ │ + addeq r3, r2, sl, lsr lr │ │ │ │ @ instruction: 0x008ed6be │ │ │ │ - addeq r3, r2, r6, asr #27 │ │ │ │ - addeq ip, r1, lr, lsl #8 │ │ │ │ - addeq r3, r2, r8, lsr #27 │ │ │ │ - strdeq ip, [r1], r0 │ │ │ │ - addeq r3, r2, r8, lsl #27 │ │ │ │ - addeq ip, r1, lr, asr #7 │ │ │ │ - addeq r3, r2, sl, ror #26 │ │ │ │ - @ instruction: 0x0081c3b0 │ │ │ │ + addeq r3, r2, sl, asr #27 │ │ │ │ + addeq ip, r1, r2, lsl r4 │ │ │ │ + addeq r3, r2, ip, lsr #27 │ │ │ │ + strdeq ip, [r1], r4 │ │ │ │ + addeq r3, r2, ip, lsl #27 │ │ │ │ + ldrdeq ip, [r1], r2 │ │ │ │ + addeq r3, r2, lr, ror #26 │ │ │ │ + @ instruction: 0x0081c3b4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 97eee0 │ │ │ │ ldcmi 2, cr15, [ip, #692]! @ 0x2b4 │ │ │ │ @ instruction: 0xf8df4693 │ │ │ │ @ instruction: 0x932428c0 │ │ │ │ @@ -304564,17 +304564,17 @@ │ │ │ │ ldrcc pc, [r4, #-2269] @ 0xfffff723 │ │ │ │ stmib sp, {r1, r3, r4, r6, r9, sl, lr}^ │ │ │ │ blls 69df58 │ │ │ │ blls 8a5f54 │ │ │ │ blls 765f54 │ │ │ │ blls 6e5f54 │ │ │ │ blls 7a5f54 │ │ │ │ - blls 9e5f54 │ │ │ │ + blls 9e5f54 │ │ │ │ blls 9a5f4c │ │ │ │ - blls a25f4c │ │ │ │ + blls a25f4c │ │ │ │ @ instruction: 0xf8dd9301 │ │ │ │ movwls r3, #1248 @ 0x4e0 │ │ │ │ @ instruction: 0x9c269b27 │ │ │ │ ldmdbls sl, {r4, r8, r9, ip, pc} │ │ │ │ strls r9, [pc], #-2852 @ 141358 │ │ │ │ @ instruction: 0xf8cd2400 │ │ │ │ stmib sp, {r2, r3, r5, ip, pc}^ │ │ │ │ @@ -304646,40 +304646,40 @@ │ │ │ │ ldmdami pc, {r0, r2, r3, r4, r5, r6, r7, r8, sl, fp, ip, sp, lr, pc} @ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6dd4478 │ │ │ │ strb pc, [r7, #-3767]! @ 0xfffff149 @ │ │ │ │ svc 0x006cf6d4 │ │ │ │ umulleq sp, lr, r0, r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r2, lr, asr ip │ │ │ │ - addeq r3, r2, r4, ror #18 │ │ │ │ + addeq r3, r2, r2, ror #24 │ │ │ │ + addeq r3, r2, r8, ror #18 │ │ │ │ addeq sp, lr, r0, lsl #4 │ │ │ │ - addeq r3, r2, ip, lsl #16 │ │ │ │ - addeq r4, r2, r6, ror #19 │ │ │ │ - @ instruction: 0x008236b6 │ │ │ │ - strdeq fp, [r1], lr │ │ │ │ - addeq r3, r2, sl, lsl #12 │ │ │ │ - umulleq r3, r2, r8, r6 │ │ │ │ - umulleq r3, r2, r0, r5 │ │ │ │ - addeq r3, r2, r4, asr #10 │ │ │ │ - addeq fp, r1, ip, lsl #23 │ │ │ │ - addeq r3, r2, sl, lsl #10 │ │ │ │ - addeq r3, r2, r4, lsl r5 │ │ │ │ - addeq fp, r1, ip, asr fp │ │ │ │ - strdeq r3, [r2], r8 │ │ │ │ - addeq fp, r1, lr, lsr fp │ │ │ │ - ldrdeq r3, [r2], ip │ │ │ │ - addeq fp, r1, r4, lsr #22 │ │ │ │ - addeq r3, r2, sl, lsr #9 │ │ │ │ - strdeq fp, [r1], r2 │ │ │ │ - umulleq r3, r2, r0, r4 │ │ │ │ - ldrdeq fp, [r1], r8 │ │ │ │ - addeq r3, r2, r6, asr r4 │ │ │ │ + addeq r3, r2, r0, lsl r8 │ │ │ │ + addeq r4, r2, sl, ror #19 │ │ │ │ + @ instruction: 0x008236ba │ │ │ │ + addeq fp, r1, r2, lsl #26 │ │ │ │ + addeq r3, r2, lr, lsl #12 │ │ │ │ + umulleq r3, r2, ip, r6 │ │ │ │ + umulleq r3, r2, r4, r5 │ │ │ │ + addeq r3, r2, r8, asr #10 │ │ │ │ + umulleq fp, r1, r0, fp │ │ │ │ + addeq r3, r2, lr, lsl #10 │ │ │ │ + addeq r3, r2, r8, lsl r5 │ │ │ │ + addeq fp, r1, r0, ror #22 │ │ │ │ + strdeq r3, [r2], ip │ │ │ │ + addeq fp, r1, r2, asr #22 │ │ │ │ + addeq r3, r2, r0, ror #9 │ │ │ │ + addeq fp, r1, r8, lsr #22 │ │ │ │ + addeq r3, r2, lr, lsr #9 │ │ │ │ + strdeq fp, [r1], r6 │ │ │ │ + umulleq r3, r2, r4, r4 │ │ │ │ + ldrdeq fp, [r1], ip │ │ │ │ addeq r3, r2, sl, asr r4 │ │ │ │ - addeq fp, r1, r0, lsr #21 │ │ │ │ + addeq r3, r2, lr, asr r4 │ │ │ │ + addeq fp, r1, r4, lsr #21 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 1fc9a8 >::_M_default_append(unsigned int)@@Base+0x411b8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 12, cr15, cr8, cr12, {6} │ │ │ │ ldrmi fp, [lr], -r3, asr #1 │ │ │ │ strmi r4, [r8], -r3, lsl #13 │ │ │ │ @@ -305088,15 +305088,15 @@ │ │ │ │ bls 6134b0 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ ldc 13, cr9, [r3, #-96] @ 0xffffffa0 │ │ │ │ ldmdbvs r3!, {r1, r8, r9, fp, ip, sp, lr} │ │ │ │ blpl 133d624 │ │ │ │ @ instruction: 0x462a5899 │ │ │ │ blmi 97d1ac │ │ │ │ - blvs 9fd1b0 │ │ │ │ + blvs 9fd1b0 │ │ │ │ blmi ff2bd640 │ │ │ │ blx 57d738 │ │ │ │ blvc ff2fd648 │ │ │ │ movwcs fp, #8012 @ 0x1f4c │ │ │ │ cdp 3, 15, cr2, cr1, cr0, {0} │ │ │ │ svclt 0x004cfa10 │ │ │ │ strcs r2, [r0], #-1025 @ 0xfffffbff │ │ │ │ @@ -305125,23 +305125,23 @@ │ │ │ │ andne pc, r3, r8, asr #16 │ │ │ │ svclt 0x0000e6c7 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq ip, lr, sl, lsr ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq ip, lr, r8, asr #23 │ │ │ │ - addeq r3, r2, r8, lsr #5 │ │ │ │ - ldrdeq r3, [r2], r0 │ │ │ │ - addeq fp, r1, r6, lsl r8 │ │ │ │ - @ instruction: 0x008231b4 │ │ │ │ - strdeq fp, [r1], sl │ │ │ │ - addeq r3, r2, lr, ror #2 │ │ │ │ - addeq r3, r2, r0, lsr r1 │ │ │ │ - addeq fp, r1, r6, ror r7 │ │ │ │ - strdeq r3, [r2], r4 │ │ │ │ + addeq r3, r2, ip, lsr #5 │ │ │ │ + ldrdeq r3, [r2], r4 │ │ │ │ + addeq fp, r1, sl, lsl r8 │ │ │ │ + @ instruction: 0x008231b8 │ │ │ │ + strdeq fp, [r1], lr │ │ │ │ + addeq r3, r2, r2, ror r1 │ │ │ │ + addeq r3, r2, r4, lsr r1 │ │ │ │ + addeq fp, r1, sl, ror r7 │ │ │ │ + strdeq r3, [r2], r8 │ │ │ │ @ instruction: 0x3181f891 │ │ │ │ @ instruction: 0xf47f0798 │ │ │ │ movwcs sl, #3846 @ 0xf06 │ │ │ │ tstls ip, #108003328 @ 0x6700000 │ │ │ │ bls 8bb898 │ │ │ │ @ instruction: 0xf8dd46ca │ │ │ │ movwcs r8, #28844 @ 0x70ac │ │ │ │ @@ -305799,67 +305799,67 @@ │ │ │ │ @ instruction: 0x46069913 │ │ │ │ @ instruction: 0xf06f982f │ │ │ │ mcrcs 0, 0, pc, cr0, cr11, {3} @ │ │ │ │ ldclle 6, cr4, [sp], {2} │ │ │ │ teqls ip, #0, 6 │ │ │ │ svclt 0x0000e58a │ │ │ │ ... │ │ │ │ - addeq r2, r2, ip, asr #24 │ │ │ │ - addeq r2, r2, ip, lsl ip │ │ │ │ - addeq r2, r2, lr, lsr fp │ │ │ │ - addeq fp, r1, r4, lsl #3 │ │ │ │ - addeq r2, r2, r2, lsr #22 │ │ │ │ - addeq fp, r1, r8, ror #2 │ │ │ │ - addeq r2, r2, r2, asr #21 │ │ │ │ - addeq r2, r2, lr, ror #20 │ │ │ │ - addeq r2, r2, sl, asr sl │ │ │ │ - addeq r2, r2, r2, lsl sl │ │ │ │ - ldrdeq r2, [r2], r6 │ │ │ │ - addeq fp, r1, ip, lsl r0 │ │ │ │ - @ instruction: 0x008229b6 │ │ │ │ - strdeq sl, [r1], ip │ │ │ │ - addeq r2, r2, r8, asr #17 │ │ │ │ - addeq sl, r1, r8, lsl pc │ │ │ │ - umulleq r2, r2, r2, r8 @ │ │ │ │ - ldrdeq sl, [r1], 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#29 │ │ │ │ + strdeq pc, [r1], sl │ │ │ │ + addeq r0, r2, ip, asr #30 │ │ │ │ + ldrdeq pc, [r1], lr │ │ │ │ + umulleq r0, r2, r8, lr │ │ │ │ + addeq pc, r1, r6, asr #23 │ │ │ │ + addeq r0, r2, r4, ror #29 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec9bf48 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ ldrmi r4, [r0], -r6, lsl #12 │ │ │ │ @ instruction: 0x460f4615 │ │ │ │ vsubw.u8 , , d3 │ │ │ │ @@ -308353,28 +308353,28 @@ │ │ │ │ ldmdami r2, {r1, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ bicvc pc, fp, r1, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8f2f6da │ │ │ │ ldrbtmi r4, [r8], #-2063 @ 0xfffff7f1 │ │ │ │ @ instruction: 0xf9aef6da │ │ │ │ svclt 0x0000e7d6 │ │ │ │ - addeq pc, r1, r0, lsr #22 │ │ │ │ - addeq r8, r1, r8, ror #2 │ │ │ │ - addeq pc, r1, r8, lsl #22 │ │ │ │ - addeq r8, r1, r0, asr r1 │ │ │ │ - addeq pc, r1, lr, lsr #21 │ │ │ │ - strdeq r8, [r1], r6 │ │ │ │ - umulleq pc, r1, r4, sl @ │ │ │ │ - addeq r0, r2, r6, lsl #26 │ │ │ │ - addeq pc, r1, r8, ror sl @ │ │ │ │ - addeq r0, r2, sl, asr #27 │ │ │ │ - addeq pc, r1, ip, asr sl @ │ │ │ │ - addeq r0, r2, r6, lsl sp │ │ │ │ - addeq pc, r1, r4, asr #20 │ │ │ │ - addeq r0, r2, r2, ror #26 │ │ │ │ + addeq pc, r1, r4, lsr #22 │ │ │ │ + addeq r8, r1, ip, ror #2 │ │ │ │ + addeq pc, r1, ip, lsl #22 │ │ │ │ + addeq r8, r1, r4, asr r1 │ │ │ │ + @ instruction: 0x0081fab2 │ │ │ │ + strdeq r8, [r1], sl │ │ │ │ + umulleq pc, r1, r8, sl @ │ │ │ │ + addeq r0, r2, sl, lsl #26 │ │ │ │ + addeq pc, r1, ip, ror sl @ │ │ │ │ + addeq r0, r2, lr, asr #27 │ │ │ │ + addeq pc, r1, r0, ror #20 │ │ │ │ + addeq r0, r2, sl, lsl sp │ │ │ │ + addeq pc, r1, r8, asr #20 │ │ │ │ + addeq r0, r2, r6, ror #26 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec9c0c8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r8 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0x461f4616 │ │ │ │ vaddw.u8 , q4, d3 │ │ │ │ @@ -308452,28 +308452,28 @@ │ │ │ │ @ instruction: 0xe7e2f8f3 │ │ │ │ vtst.8 d20, d1, d1 │ │ │ │ ldrbtmi r7, [r8], #-459 @ 0xfffffe35 │ │ │ │ @ instruction: 0xf6da300c │ │ │ │ stmdami pc, {r0, r1, r3, r5, fp, ip, sp, lr, pc} @ │ │ │ │ @ instruction: 0xf6da4478 │ │ │ │ ldrb pc, [r6, r7, ror #17] @ │ │ │ │ - umulleq pc, r1, lr, r9 @ │ │ │ │ - addeq r7, r1, r6, ror #31 │ │ │ │ - addeq pc, r1, r6, lsl #19 │ │ │ │ - addeq r7, r1, lr, asr #31 │ │ │ │ - addeq pc, r1, r0, lsr #18 │ │ │ │ - addeq r7, r1, r8, ror #30 │ │ │ │ - addeq pc, r1, r6, lsl #18 │ │ │ │ - addeq r0, r2, r8, ror fp │ │ │ │ - addeq pc, r1, sl, ror #17 │ │ │ │ - addeq r0, r2, ip, lsr ip │ │ │ │ - addeq pc, r1, lr, asr #17 │ │ │ │ - addeq r0, r2, r8, lsl #23 │ │ │ │ - @ instruction: 0x0081f8b6 │ │ │ │ - ldrdeq r0, [r2], r4 │ │ │ │ + addeq pc, r1, r2, lsr #19 │ │ │ │ + addeq r7, r1, sl, ror #31 │ │ │ │ + addeq pc, r1, sl, lsl #19 │ │ │ │ + ldrdeq r7, [r1], r2 │ │ │ │ + addeq pc, r1, r4, lsr #18 │ │ │ │ + addeq r7, r1, ip, ror #30 │ │ │ │ + addeq pc, r1, sl, lsl #18 │ │ │ │ + addeq r0, r2, ip, ror fp │ │ │ │ + addeq pc, r1, lr, ror #17 │ │ │ │ + addeq r0, r2, r0, asr #24 │ │ │ │ + ldrdeq pc, [r1], r2 │ │ │ │ + addeq r0, r2, ip, lsl #23 │ │ │ │ + @ instruction: 0x0081f8ba │ │ │ │ + ldrdeq r0, [r2], r8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 38050c >::resize(unsigned int)@@Base+0x9b928> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0058f8cc │ │ │ │ @ instruction: 0x4691b099 │ │ │ │ strcs pc, [r4, #-2271] @ 0xfffff721 │ │ │ │ @@ -308794,16 +308794,16 @@ │ │ │ │ strb r2, [r4, #11]! │ │ │ │ movwcs r9, #6665 @ 0x1a09 │ │ │ │ @ instruction: 0xe7b86013 │ │ │ │ ... │ │ │ │ smlawbmi lr, r0, r4, r8 │ │ │ │ ldrdeq r9, [lr], ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq pc, [r1], r0 │ │ │ │ - ldrdeq pc, [r1], lr │ │ │ │ + ldrdeq pc, [r1], r4 │ │ │ │ + addeq pc, r1, r2, ror #13 │ │ │ │ addeq r8, lr, r8, ror ip │ │ │ │ strbmi r4, [r9], -sl, lsr #12 │ │ │ │ cdp 6, 11, cr4, cr0, cr0, {1} │ │ │ │ @ instruction: 0xf0debbc8 │ │ │ │ @ instruction: 0x462af3b1 │ │ │ │ strtmi r4, [r0], -r9, asr #12 │ │ │ │ blge ff181058 │ │ │ │ @@ -309103,53 +309103,53 @@ │ │ │ │ ldrbtmi r2, [r8], #-474 @ 0xfffffe26 │ │ │ │ @ instruction: 0xf6d9300c │ │ │ │ stmdami fp!, {r0, r2, r4, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6d94478 │ │ │ │ ldmib r7, {r0, r4, r6, r7, r8, r9, fp, ip, sp, lr, pc}^ │ │ │ │ cdple 3, 15, cr2, cr15, cr6, {1} │ │ │ │ ... │ │ │ │ - umulleq pc, r1, ip, r2 @ │ │ │ │ - addeq pc, r1, r2, ror #4 │ │ │ │ - addeq r7, r1, sl, lsr #17 │ │ │ │ - addeq pc, r1, sl, asr #4 │ │ │ │ - umulleq r7, r1, r2, r8 │ │ │ │ - addeq pc, r1, r8, lsr #2 │ │ │ │ - addeq pc, r1, r6, lsr #1 │ │ │ │ - addeq pc, r1, lr, rrx │ │ │ │ - @ instruction: 0x008176b6 │ │ │ │ - addeq pc, r1, r6, asr r0 @ │ │ │ │ - umulleq r7, r1, lr, r6 │ │ │ │ + addeq pc, r1, r0, lsr #5 │ │ │ │ + addeq pc, r1, r6, ror #4 │ │ │ │ + addeq r7, r1, lr, lsr #17 │ │ │ │ + addeq pc, r1, lr, asr #4 │ │ │ │ + umulleq r7, r1, r6, r8 │ │ │ │ + addeq pc, r1, ip, lsr #2 │ │ │ │ + addeq pc, r1, sl, lsr #1 │ │ │ │ + addeq pc, r1, r2, ror r0 @ │ │ │ │ + @ instruction: 0x008176ba │ │ │ │ + addeq pc, r1, sl, asr r0 @ │ │ │ │ + addeq r7, r1, r2, lsr #13 │ │ │ │ + addeq pc, r1, r2, asr #32 │ │ │ │ + addeq r7, r1, sl, lsl #13 │ │ │ │ + addeq pc, r1, r0, lsr #32 │ │ │ │ + addeq r7, r1, r8, ror #12 │ │ │ │ + addeq pc, r1, r4 │ │ │ │ + addeq r7, r1, ip, asr #12 │ │ │ │ + addeq lr, r1, r8, ror #31 │ │ │ │ + addeq r7, r1, r0, lsr r6 │ │ │ │ + addeq lr, r1, ip, asr #31 │ │ │ │ + addeq r7, r1, r4, lsl r6 │ │ │ │ + @ instruction: 0x0081efb0 │ │ │ │ addeq pc, r1, lr, lsr r0 @ │ │ │ │ - addeq r7, r1, r6, lsl #13 │ │ │ │ - addeq pc, r1, ip, lsl r0 @ │ │ │ │ - addeq r7, r1, r4, ror #12 │ │ │ │ - addeq pc, r1, r0 │ │ │ │ - addeq r7, r1, r8, asr #12 │ │ │ │ - addeq lr, r1, r4, ror #31 │ │ │ │ - addeq r7, r1, ip, lsr #12 │ │ │ │ - addeq lr, r1, r8, asr #31 │ │ │ │ - addeq r7, r1, r0, lsl r6 │ │ │ │ - addeq lr, r1, ip, lsr #31 │ │ │ │ - addeq pc, r1, sl, lsr r0 @ │ │ │ │ - addeq lr, r1, r0, asr pc │ │ │ │ - ldrdeq lr, [r1], lr @ │ │ │ │ - addeq lr, r1, r4, lsr pc │ │ │ │ - addeq lr, r1, r2, asr #31 │ │ │ │ + addeq lr, r1, r4, asr pc │ │ │ │ + addeq lr, r1, r2, ror #31 │ │ │ │ + addeq lr, r1, r8, lsr pc │ │ │ │ + addeq lr, r1, r6, asr #31 │ │ │ │ + addeq lr, r1, r0, lsr #30 │ │ │ │ + addeq r7, r1, r6, ror #10 │ │ │ │ + strdeq lr, [r1], lr @ │ │ │ │ + addeq r7, r1, r4, asr #10 │ │ │ │ + addeq lr, r1, r4, ror #29 │ │ │ │ + addeq r7, r1, sl, lsr #10 │ │ │ │ + addeq lr, r1, r6, asr #29 │ │ │ │ + addeq r7, r1, ip, lsl #10 │ │ │ │ + addeq lr, r1, ip, lsr #29 │ │ │ │ + strdeq r7, [r1], r2 │ │ │ │ + addeq lr, r1, lr, lsl #29 │ │ │ │ addeq lr, r1, ip, lsl pc │ │ │ │ - addeq r7, r1, r2, ror #10 │ │ │ │ - strdeq lr, [r1], sl │ │ │ │ - addeq r7, r1, r0, asr #10 │ │ │ │ - addeq lr, r1, r0, ror #29 │ │ │ │ - addeq r7, r1, r6, lsr #10 │ │ │ │ - addeq lr, r1, r2, asr #29 │ │ │ │ - addeq r7, r1, r8, lsl #10 │ │ │ │ - addeq lr, r1, r8, lsr #29 │ │ │ │ - addeq r7, r1, lr, ror #9 │ │ │ │ - addeq lr, r1, sl, lsl #29 │ │ │ │ - addeq lr, r1, r8, lsl pc │ │ │ │ andeq r0, r0, r0 │ │ │ │ andcs r6, r1, r2, lsl r9 │ │ │ │ ldmdavs r2, {r8, fp, ip, pc} │ │ │ │ andvs r6, r8, sl, lsl r0 │ │ │ │ svclt 0x00004770 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -309247,15 +309247,15 @@ │ │ │ │ vcmpe.f64 d7, d7 │ │ │ │ vsqrt.f64 d22, d7 │ │ │ │ blle 1c044bc │ │ │ │ @ instruction: 0x63aef503 │ │ │ │ blvc 1812d0 │ │ │ │ ldmdavs sl, {r0, r2, r3, r8, r9, fp, ip, pc} │ │ │ │ blpl 9812d4 │ │ │ │ - blmi a012d8 │ │ │ │ + blmi a012d8 │ │ │ │ blcc 12c1758 │ │ │ │ blcc ff341768 │ │ │ │ blx 581860 │ │ │ │ blvc ff281770 │ │ │ │ smlatbcs r1, ip, pc, fp @ │ │ │ │ cdp 1, 15, cr2, cr1, cr0, {0} │ │ │ │ svclt 0x0094fa10 │ │ │ │ @@ -309344,18 +309344,18 @@ │ │ │ │ andslt r4, r9, r8, lsl r6 │ │ │ │ blhi 3010f0 >::resize(unsigned int)@@Base+0x1c50c> │ │ │ │ svchi 0x00f0e8bd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ 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│ │ │ │ - ldrdeq r6, [r1], lr │ │ │ │ - addeq pc, r1, lr, lsl #16 │ │ │ │ - addeq r6, r1, r2, asr #21 │ │ │ │ - strdeq pc, [r1], r6 │ │ │ │ - addeq r6, r1, r8, lsr #21 │ │ │ │ - ldrdeq pc, [r1], r8 │ │ │ │ - addeq r6, r1, sl, lsl #21 │ │ │ │ + ldrdeq pc, [r1], sl │ │ │ │ + addeq r6, r1, lr, lsl #23 │ │ │ │ + @ instruction: 0x0081f8bc │ │ │ │ + addeq r6, r1, r0, ror fp │ │ │ │ + umulleq pc, r1, lr, r8 @ │ │ │ │ + addeq r6, r1, r2, asr fp │ │ │ │ + addeq pc, r1, r0, lsl #17 │ │ │ │ + addeq r6, r1, r4, lsr fp │ │ │ │ + addeq pc, r1, r6, asr #16 │ │ │ │ + addeq pc, r1, lr, lsr #16 │ │ │ │ + addeq r6, r1, r2, ror #21 │ │ │ │ + addeq pc, r1, r2, lsl r8 @ │ │ │ │ + addeq r6, r1, r6, asr #21 │ │ │ │ + strdeq pc, [r1], sl │ │ │ │ + addeq r6, r1, ip, lsr #21 │ │ │ │ + ldrdeq pc, [r1], ip │ │ │ │ + addeq r6, r1, lr, lsl #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec9d708 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r0, lsr #31 │ │ │ │ ldc 8, cr6, [r1, #264] @ 0x108 │ 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│ │ │ cdpne 15, 1, cr0, cr14, cr0, {7} │ │ │ │ svclt 0x00c2b083 │ │ │ │ svcne 0x00154607 │ │ │ │ @@ -310288,16 +310288,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6d8300c │ │ │ │ stmdami r5, {r0, r3, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fe284838 │ │ │ │ ldrmi r9, [r0], -r1, lsl #20 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - addeq lr, r1, r6, lsl #31 │ │ │ │ - addeq r6, r1, sl, lsr r2 │ │ │ │ + addeq lr, r1, sl, lsl #31 │ │ │ │ + addeq r6, r1, lr, lsr r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ @ instruction: 0x405df892 │ │ │ │ strmi fp, [r6], -r6, lsl #1 │ │ │ │ @ instruction: 0xf014461d │ │ │ │ @@ -310362,20 +310362,20 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf936f6d8 │ │ │ │ stmdbls r5, {r0, r3, fp, lr} │ │ │ │ @ instruction: 0xf6d84478 │ │ │ │ blls 2c55c4 │ │ │ │ andlt r4, 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int)@@Base+0x46bf0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ strcs fp, [r4, #-141] @ 0xffffff73 │ │ │ │ @ instruction: 0xf8dd2b00 │ │ │ │ @@ -310623,19 +310623,19 @@ │ │ │ │ stmdami sl, {r0, r1, r2, r3, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2311 @ 0xfffff6f9 │ │ │ │ @ instruction: 0xffeaf6d7 │ │ │ │ ldrmi r9, [r0], -r7, lsl #20 │ │ │ │ ldc 0, cr11, [sp], #52 @ 0x34 │ │ │ │ pop {r1, r8, r9, fp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - addeq lr, r1, lr, lsl #23 │ │ │ │ - addeq r5, r1, r2, asr #28 │ │ │ │ - addeq lr, r1, r0, lsl #23 │ │ │ │ - addeq lr, r1, r2, asr sl │ │ │ │ - addeq r5, r1, r6, lsl #26 │ │ │ │ + umulleq lr, r1, r2, fp │ │ │ │ + addeq r5, r1, r6, asr #28 │ │ │ │ + addeq lr, r1, r4, lsl #23 │ │ │ │ + addeq lr, r1, r6, asr sl │ │ │ │ + addeq r5, r1, sl, lsl #26 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fec9e438 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmib r2, {r3, r4, r6, r7, r8, r9, sl, fp}^ │ │ │ │ addlt r1, r6, r8, lsl #24 │ │ │ │ @ instruction: 0xf5a1691c │ │ │ │ ldc 14, cr7, [r2, #512] @ 0x200 │ │ │ │ @@ -310790,24 +310790,24 @@ │ │ │ │ @ instruction: 0xf640480e │ │ │ │ ldrbtmi r1, [r8], #-463 @ 0xfffffe31 │ │ │ │ @ instruction: 0xf6d7300c │ │ │ │ stmdami ip, {r0, r1, r3, r4, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ mrc2 6, 4, pc, cr6, cr7, {6} │ │ │ │ svclt 0x0000e737 │ │ │ │ - addeq lr, r1, r6, lsr r9 │ │ │ │ - addeq r5, r1, r8, asr #25 │ │ │ │ - addeq lr, r1, r2, lsr #17 │ │ │ │ - addeq r5, r1, r6, asr fp │ │ │ │ - addeq lr, r1, lr, lsl r8 │ │ │ │ - ldrdeq r5, [r1], r2 │ │ │ │ - addeq lr, r1, r0, ror #15 │ │ │ │ - umulleq r5, r1, r4, sl │ │ │ │ - addeq lr, r1, sl, lsr #15 │ │ │ │ - addeq r5, r1, lr, asr sl │ │ │ │ + addeq lr, r1, sl, lsr r9 │ │ │ │ + addeq r5, r1, ip, asr #25 │ │ │ │ + addeq lr, r1, r6, lsr #17 │ │ │ │ + addeq r5, r1, sl, asr fp │ │ │ │ + addeq lr, r1, r2, lsr #16 │ │ │ │ + ldrdeq r5, [r1], r6 │ │ │ │ + addeq lr, r1, r4, ror #15 │ │ │ │ + umulleq r5, r1, r8, sl │ │ │ │ + addeq lr, r1, lr, lsr #15 │ │ │ │ + addeq r5, r1, r2, ror #20 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [ip], -r5, lsl #1 │ │ │ │ ldrmi r4, [r1], -r6, lsl #12 │ │ │ │ pkhbtmi r4, r1, r8, lsl #13 │ │ │ │ @@ -310845,19 +310845,19 @@ │ │ │ │ @ instruction: 0xf6d7300c │ │ │ │ stmdami r9, {r0, r4, r5, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d74478 │ │ │ │ @ instruction: 0xf04ffe2b │ │ │ │ strdlt r3, [r5], -pc @ │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addeq lr, r1, r0, lsr #14 │ │ │ │ - strdeq lr, [r1], r0 │ │ │ │ - addeq r5, r1, r2, lsr #19 │ │ │ │ - ldrdeq lr, [r1], r6 │ │ │ │ - addeq r5, r1, r8, lsl #19 │ │ │ │ + addeq lr, r1, r4, lsr #14 │ │ │ │ + strdeq lr, [r1], r4 │ │ │ │ + addeq r5, r1, r6, lsr #19 │ │ │ │ + ldrdeq lr, [r1], sl │ │ │ │ + addeq r5, r1, ip, lsl #19 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq ff1858e8 │ │ │ │ strmi r4, [r7], -ip, ror #20 │ │ │ │ @ instruction: 0xf5ad4b6c │ │ │ │ ldrbtmi r6, [sl], #-3461 @ 0xfffff27b │ │ │ │ @@ -310876,15 +310876,15 @@ │ │ │ │ blne 12430b8 │ │ │ │ @ instruction: 0x4633dd34 │ │ │ │ orreq lr, r5, r6, lsl #22 │ │ │ │ mrc 0, 5, lr, cr4, cr6, {0} │ │ │ │ vsqrt.f64 d21, d7 │ │ │ │ svclt 0x00c8fa10 │ │ │ │ blpl 13430d0 │ │ │ │ - blvc a02c5c │ │ │ │ + blvc a02c5c │ │ │ │ blne ff3430e8 │ │ │ │ blx 5831e0 │ │ │ │ mrc 4, 5, sp, cr4, cr12, {0} │ │ │ │ vsqrt.f64 d23, d6 │ │ │ │ svclt 0x00c8fa10 │ │ │ │ blvs 13430ec │ │ │ │ mulsle r9, r9, r2 │ │ │ │ @@ -310966,19 +310966,19 @@ │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ ldc2 6, cr15, [lr, #-860]! @ 0xfffffca4 │ │ │ │ @ instruction: 0xf6cee7a9 │ │ │ │ svclt 0x0000edf4 │ │ │ │ addeq r6, lr, sl, lsl #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r6, lr, lr, lsl #21 │ │ │ │ - addeq lr, r1, lr, lsr #11 │ │ │ │ - addeq lr, r1, r0, lsr r5 │ │ │ │ - addeq r5, r1, r4, ror #15 │ │ │ │ - strdeq lr, [r1], sl │ │ │ │ - addeq r5, r1, lr, lsr #15 │ │ │ │ + @ instruction: 0x0081e5b2 │ │ │ │ + addeq lr, r1, r4, lsr r5 │ │ │ │ + addeq r5, r1, r8, ror #15 │ │ │ │ + strdeq lr, [r1], lr @ │ │ │ │ + @ instruction: 0x008157b2 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strcs fp, [r0], #-131 @ 0xffffff7d │ │ │ │ stmdaeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ eorsvs r9, ip, sl, lsl #30 │ │ │ │ @@ -311014,18 +311014,18 @@ │ │ │ │ msrvs (UNDEF: 101), r0 │ │ │ │ ldrbtmi r4, [r8], #-2055 @ 0xfffff7f9 │ │ │ │ @ instruction: 0xf6d7300c │ │ │ │ stmdami r6, {r0, r1, r3, r4, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ ldc2l 6, cr15, [r6], {215} @ 0xd7 │ │ │ │ strb r9, [ip, r1, lsl #22]! │ │ │ │ - addeq lr, r1, sl, ror #8 │ │ │ │ - addeq r5, r1, lr, lsl r7 │ │ │ │ - addeq lr, r1, sl, lsr #8 │ │ │ │ - ldrdeq r5, [r1], lr │ │ │ │ + addeq lr, r1, lr, ror #8 │ │ │ │ + addeq r5, r1, r2, lsr #14 │ │ │ │ + addeq lr, r1, lr, lsr #8 │ │ │ │ + addeq r5, r1, r2, ror #13 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r5, fp, asr #24 │ │ │ │ strmi r4, [r2], fp, asr #18 │ │ │ │ andcs r4, r1, ip, ror r4 │ │ │ │ @@ -311101,20 +311101,20 @@ │ │ │ │ strtmi r4, [r1], -fp, lsl #16 │ │ │ │ @ instruction: 0xf6d74478 │ │ │ │ strb pc, [r3, pc, lsr #24] @ │ │ │ │ stcl 6, cr15, [r4], #824 @ 0x338 │ │ │ │ addeq r6, lr, ip, ror #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r6, lr, ip, lsr r8 │ │ │ │ - addeq lr, r1, r0, lsl r3 │ │ │ │ - addeq r5, r1, r4, asr #11 │ │ │ │ - strdeq lr, [r1], r6 │ │ │ │ - addeq r5, r1, sl, lsr #11 │ │ │ │ - ldrdeq lr, [r1], ip │ │ │ │ - umulleq r5, r1, r0, r5 │ │ │ │ + addeq lr, r1, r4, lsl r3 │ │ │ │ + addeq r5, r1, r8, asr #11 │ │ │ │ + strdeq lr, [r1], sl │ │ │ │ + addeq r5, r1, lr, lsr #11 │ │ │ │ + addeq lr, r1, r0, ror #5 │ │ │ │ + umulleq r5, r1, r4, r5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r5, r9, asr #24 │ │ │ │ strmi r4, [r1], r9, asr #18 │ │ │ │ andcs r4, r1, ip, ror r4 │ │ │ │ @@ -311187,21 +311187,21 @@ │ │ │ │ stmdami ip, {r0, r1, r2, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fe20563a │ │ │ │ strb r9, [sp, r1, lsl #22] │ │ │ │ ldc 6, cr15, [r6], #-824 @ 0xfffffcc8 │ │ │ │ addeq r6, lr, r8, lsl #15 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r1, lr, ror #3 │ │ │ │ - addeq r5, r1, r2, lsr #9 │ │ │ │ + strdeq lr, [r1], r2 │ │ │ │ + addeq r5, r1, r6, lsr #9 │ │ │ │ addeq r6, lr, ip, asr #13 │ │ │ │ - addeq lr, r1, r0, lsr #3 │ │ │ │ - addeq r5, r1, r4, asr r4 │ │ │ │ - addeq lr, r1, r2, lsl #3 │ │ │ │ - addeq r5, r1, r6, lsr r4 │ │ │ │ + addeq lr, r1, r4, lsr #3 │ │ │ │ + addeq r5, r1, r8, asr r4 │ │ │ │ + addeq lr, r1, r6, lsl #3 │ │ │ │ + addeq r5, r1, sl, lsr r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ addlt r4, r9, sl, asr #26 │ │ │ │ ldrbtmi r4, [sp], #-3146 @ 0xfffff3b6 │ │ │ │ blvs b03168 │ │ │ │ @@ -311275,18 +311275,18 @@ │ │ │ │ @ instruction: 0xf6cee7d5 │ │ │ │ svclt 0x0000eb8e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r6, lr, lr, lsr #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r6, lr, sl, ror #10 │ │ │ │ - addeq lr, r1, ip, asr #32 │ │ │ │ - addeq r5, r1, r0, lsl #6 │ │ │ │ - addeq lr, r1, r0, lsr r0 │ │ │ │ - addeq r5, r1, r4, ror #5 │ │ │ │ + addeq lr, r1, r0, asr r0 │ │ │ │ + addeq r5, r1, r4, lsl #6 │ │ │ │ + addeq lr, r1, r4, lsr r0 │ │ │ │ + addeq r5, r1, r8, ror #5 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ stmdavs r3, {r3, r4, r7, r9, sl, lr}^ │ │ │ │ ldrmi fp, [r6], -r9, lsl #1 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ @@ -311357,15 +311357,15 @@ │ │ │ │ andlt r4, r9, r0, lsr #12 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ vst2.8 {d20-d21}, [pc :64], r6 │ │ │ │ ldrbtmi r7, [r8], #-256 @ 0xffffff00 │ │ │ │ @ instruction: 0xf6d7300c │ │ │ │ ldmdami r4, {r0, r1, r2, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ - blx a058f8 │ │ │ │ + blx a058f8 │ │ │ │ andlt r4, r9, r0, lsr #12 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ vmovne.s8 r1, d10[2] │ │ │ │ vldrne d9, [r9, #-24] @ 0xffffffe8 │ │ │ │ strbtmi r0, [r1], #-146 @ 0xffffff6e │ │ │ │ andeq lr, r3, ip, lsl #22 │ │ │ │ ldcl 6, cr15, [r8, #-824] @ 0xfffffcc8 │ │ │ │ @@ -311373,18 +311373,18 @@ │ │ │ │ strmi r0, [sl], -r4, lsl #6 │ │ │ │ stmdavs r1, {r0, r1, r3, r6, sl, lr}^ │ │ │ │ blvc 203410 >::_M_default_append(unsigned int)@@Base+0x47c20> │ │ │ │ blne 285ecc >::_M_default_append(unsigned int)@@Base+0xca6dc> │ │ │ │ blvc 203058 >::_M_default_append(unsigned int)@@Base+0x47868> │ │ │ │ mvnsle r4, r3, lsl #5 │ │ │ │ svclt 0x0000e7b3 │ │ │ │ - strdeq sp, [r1], r8 │ │ │ │ - @ instruction: 0x008151b2 │ │ │ │ - addeq sp, r1, r2, asr #29 │ │ │ │ - addeq r5, r1, r6, ror r1 │ │ │ │ + strdeq sp, [r1], ip │ │ │ │ + @ instruction: 0x008151b6 │ │ │ │ + addeq sp, r1, r6, asr #29 │ │ │ │ + addeq r5, r1, sl, ror r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2832a8 >::_M_default_append(unsigned int)@@Base+0xc7ab8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ addslt r4, r9, r1, ror #29 │ │ │ │ strmi r4, [r2], r1, ror #27 │ │ │ │ @@ -311482,15 +311482,15 @@ │ │ │ │ @ instruction: 0x4650465a │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ blvc 2033c8 >::_M_default_append(unsigned int)@@Base+0x47bd8> │ │ │ │ ldrdcc pc, [ip], -r8 │ │ │ │ blpl 1343a48 │ │ │ │ eorne pc, r4, r3, asr r8 @ │ │ │ │ blmi 9835d0 │ │ │ │ - blvs a035d4 │ │ │ │ + blvs a035d4 │ │ │ │ blmi ff2c3a64 │ │ │ │ blx 583b5c │ │ │ │ blvc ff303a6c │ │ │ │ movwcs fp, #8012 @ 0x1f4c │ │ │ │ cdp 3, 15, cr2, cr1, cr0, {0} │ │ │ │ svclt 0x004cfa10 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ @@ -311500,15 +311500,15 @@ │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ @ instruction: 0xf8da8096 │ │ │ │ ldrbmi r3, [sl], -r4 │ │ │ │ @ instruction: 0x46509911 │ │ │ │ @ instruction: 0x63b2f503 │ │ │ │ blvc 20341c >::_M_default_append(unsigned int)@@Base+0x47c2c> │ │ │ │ blmi 983618 │ │ │ │ - blvs a0361c │ │ │ │ + blvs a0361c │ │ │ │ blpl 1343aa0 │ │ │ │ blmi ff2c3ab0 │ │ │ │ blx 583ba8 │ │ │ │ blvc ff303ab8 │ │ │ │ movwcs fp, #8012 @ 0x1f4c │ │ │ │ cdp 3, 15, cr2, cr1, cr0, {0} │ │ │ │ svclt 0x004cfa10 │ │ │ │ @@ -311609,23 +311609,23 @@ │ │ │ │ @ instruction: 0x46284659 │ │ │ │ @ instruction: 0xf836f6d7 │ │ │ │ orrcs pc, r1, r0, asr #4 │ │ │ │ svclt 0x0000e7c8 │ │ │ │ ... │ │ │ │ addeq r6, lr, r8, asr #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq sp, r1, lr, fp │ │ │ │ - addeq r4, r1, r2, asr lr │ │ │ │ - addeq sp, r1, r8, asr fp │ │ │ │ - addeq r4, r1, r2, lsl lr │ │ │ │ - addeq sp, r1, sl, lsr #22 │ │ │ │ - ldrdeq r4, [r1], lr │ │ │ │ + addeq sp, r1, r2, lsr #23 │ │ │ │ + addeq r4, r1, r6, asr lr │ │ │ │ + addeq sp, r1, ip, asr fp │ │ │ │ + addeq r4, r1, r6, lsl lr │ │ │ │ + addeq sp, r1, lr, lsr #22 │ │ │ │ + addeq r4, r1, r2, ror #27 │ │ │ │ addeq r6, lr, r4, lsl r0 │ │ │ │ - addeq sp, r1, ip, ror #21 │ │ │ │ - addeq r4, r1, r6, lsr #27 │ │ │ │ + strdeq sp, [r1], r0 │ │ │ │ + addeq r4, r1, sl, lsr #27 │ │ │ │ @ instruction: 0x46504659 │ │ │ │ @ instruction: 0xf0d59307 │ │ │ │ blls 344820 >::resize(unsigned int)@@Base+0x5fc3c> │ │ │ │ andsle r2, r6, r1, lsl #16 │ │ │ │ stmiami r2!, {r0, r1, r7, r9, sl, lr}^ │ │ │ │ tstpvc r6, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @@ -311848,36 +311848,36 @@ │ │ │ │ @ instruction: 0xf6ff4589 │ │ │ │ bcs 174110 │ │ │ │ mcrge 4, 3, pc, cr2, cr15, {1} @ │ │ │ │ @ instruction: 0xf6cde65d │ │ │ │ svclt 0x0000ef0a │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq sp, r1, r4, lsl #21 │ │ │ │ - addeq r4, r1, r8, lsr sp │ │ │ │ - addeq sp, r1, sl, lsr sl │ │ │ │ - addeq r4, r1, lr, ror #25 │ │ │ │ - umulleq sp, r1, r8, r9 │ │ │ │ - addeq r4, r1, ip, asr #24 │ │ │ │ - addeq sp, r1, r8, asr #18 │ │ │ │ - strdeq r4, [r1], ip │ │ │ │ - addeq sp, r1, sl, ror #16 │ │ │ │ - addeq r4, r1, lr, lsl fp │ │ │ │ - addeq sp, r1, lr, asr #16 │ │ │ │ - addeq r4, r1, r2, lsl #22 │ │ │ │ - addeq sp, r1, r2, lsr r8 │ │ │ │ - addeq r4, r1, r6, ror #21 │ │ │ │ - @ instruction: 0x0081d7ba │ │ │ │ - addeq r4, r1, lr, ror #20 │ │ │ │ - umulleq sp, r1, lr, r7 │ │ │ │ - addeq r4, r1, r2, asr sl │ │ │ │ - addeq sp, r1, sl, asr r7 │ │ │ │ - addeq r4, r1, lr, lsl #20 │ │ │ │ - addeq sp, r1, lr, lsr r7 │ │ │ │ + addeq sp, r1, r8, lsl #21 │ │ │ │ + addeq r4, r1, ip, lsr sp │ │ │ │ + addeq sp, r1, lr, lsr sl │ │ │ │ strdeq r4, [r1], r2 │ │ │ │ + umulleq sp, r1, ip, r9 │ │ │ │ + addeq r4, r1, r0, asr ip │ │ │ │ + addeq sp, r1, ip, asr #18 │ │ │ │ + addeq r4, r1, r0, lsl #24 │ │ │ │ + addeq sp, r1, lr, ror #16 │ │ │ │ + addeq r4, r1, r2, lsr #22 │ │ │ │ + addeq sp, r1, r2, asr r8 │ │ │ │ + addeq r4, r1, r6, lsl #22 │ │ │ │ + addeq sp, r1, r6, lsr r8 │ │ │ │ + addeq r4, r1, sl, ror #21 │ │ │ │ + @ instruction: 0x0081d7be │ │ │ │ + addeq r4, r1, r2, ror sl │ │ │ │ + addeq sp, r1, r2, lsr #15 │ │ │ │ + addeq r4, r1, r6, asr sl │ │ │ │ + addeq sp, r1, lr, asr r7 │ │ │ │ + addeq r4, r1, r2, lsl sl │ │ │ │ + addeq sp, r1, r2, asr #14 │ │ │ │ + strdeq r4, [r1], r6 │ │ │ │ @ instruction: 0x801cf8dd │ │ │ │ @ instruction: 0xf8dd464a │ │ │ │ ldrbmi r9, [ip], ip, lsr #32 │ │ │ │ @ instruction: 0xf8d89b0a │ │ │ │ @ instruction: 0xf1091000 │ │ │ │ strmi r0, [r9, #2306] @ 0x902 │ │ │ │ mrcge 6, 5, APSR_nzcv, cr0, cr15, {7} │ │ │ │ @@ -312034,24 +312034,24 @@ │ │ │ │ stmdami lr, {r0, r1, r2, r5, r6, r8, r9, sl, sp, lr, pc} │ │ │ │ msrne (UNDEF: 107), r0 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [ip], {214} @ 0xd6 │ │ │ │ strtmi r4, [r1], -fp, lsl #16 │ │ │ │ @ instruction: 0xf6d64478 │ │ │ │ smmls sl, r7, ip, pc @ │ │ │ │ - addeq sp, r1, r6, lsl #10 │ │ │ │ - addeq r4, r1, r0, asr #15 │ │ │ │ - @ instruction: 0x0081d4be │ │ │ │ - addeq r4, r1, r2, ror r7 │ │ │ │ - addeq sp, r1, lr, lsl #9 │ │ │ │ - addeq r4, r1, r2, asr #14 │ │ │ │ - addeq sp, r1, r6, asr #8 │ │ │ │ - strdeq r4, [r1], sl │ │ │ │ - addeq sp, r1, ip, lsr #8 │ │ │ │ - addeq r4, r1, r0, ror #13 │ │ │ │ + addeq sp, r1, sl, lsl #10 │ │ │ │ + addeq r4, r1, r4, asr #15 │ │ │ │ + addeq sp, r1, r2, asr #9 │ │ │ │ + addeq r4, r1, r6, ror r7 │ │ │ │ + umulleq sp, r1, r2, r4 │ │ │ │ + addeq r4, r1, r6, asr #14 │ │ │ │ + addeq sp, r1, sl, asr #8 │ │ │ │ + strdeq r4, [r1], lr │ │ │ │ + addeq sp, r1, r0, lsr r4 │ │ │ │ + addeq r4, r1, r4, ror #13 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldclmi 0, cr11, [sp], {145} @ 0x91 │ │ │ │ @ instruction: 0x2600461d │ │ │ │ movwls r4, #29820 @ 0x747c │ │ │ │ @@ -312251,15 +312251,15 @@ │ │ │ │ blx d866da │ │ │ │ str r9, [pc], r5, lsl #22 │ │ │ │ mvncs r9, r5 │ │ │ │ ldrbtmi r4, [r8], #-2083 @ 0xfffff7dd │ │ │ │ @ instruction: 0xf6d6300c │ │ │ │ stmdami r2!, {r0, r1, r2, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ - blx a066f6 │ │ │ │ + blx a066f6 │ │ │ │ ldrb r9, [lr, -r5, lsl #22]! │ │ │ │ rscscc pc, pc, #79 @ 0x4f │ │ │ │ ldmib sp, {r0, r2, r3, r4, r8, r9, sl, sp, lr, pc}^ │ │ │ │ strtmi r2, [r9], -sl, lsl #28 │ │ │ │ ldrdgt pc, [r0], -sp @ │ │ │ │ ldcne 6, cr4, [r6], {67} @ 0x43 │ │ │ │ strtmi r4, [r0], sp, asr #12 │ │ │ │ @@ -312272,26 +312272,26 @@ │ │ │ │ ldrmi r4, [sp], -r4, asr #12 │ │ │ │ andls r4, r6, #224, 12 @ 0xe000000 │ │ │ │ svclt 0x0000e035 │ │ │ │ ... │ │ │ │ ldrdeq r5, [lr], r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r5, lr, r4, lsr #17 │ │ │ │ - addeq sp, r1, ip, lsl #4 │ │ │ │ - addeq r4, r1, r0, asr #9 │ │ │ │ - ldrdeq sp, [r1], lr │ │ │ │ - umulleq r4, r1, r2, r4 │ │ │ │ - addeq sp, r1, r2, asr #3 │ │ │ │ - addeq r4, r1, r6, ror r4 │ │ │ │ - addeq sp, r1, r6, lsr #3 │ │ │ │ - addeq r4, r1, sl, asr r4 │ │ │ │ - ldrdeq sp, [r1], lr │ │ │ │ - umulleq r4, r1, r2, r3 │ │ │ │ - addeq sp, r1, r2, asr #1 │ │ │ │ - addeq r4, r1, r6, ror r3 │ │ │ │ + addeq sp, r1, r0, lsl r2 │ │ │ │ + addeq r4, r1, r4, asr #9 │ │ │ │ + addeq sp, r1, r2, ror #3 │ │ │ │ + umulleq r4, r1, r6, r4 │ │ │ │ + addeq sp, r1, r6, asr #3 │ │ │ │ + addeq r4, r1, sl, ror r4 │ │ │ │ + addeq sp, r1, sl, lsr #3 │ │ │ │ + addeq r4, r1, lr, asr r4 │ │ │ │ + addeq sp, r1, r2, ror #1 │ │ │ │ + umulleq r4, r1, r6, r3 │ │ │ │ + addeq sp, r1, r6, asr #1 │ │ │ │ + addeq r4, r1, sl, ror r3 │ │ │ │ bllt 1a2f854 │ │ │ │ bleq 285054 >::_M_default_append(unsigned int)@@Base+0xc9864> │ │ │ │ svcls 0x000eb11f │ │ │ │ svclt 0x00181aff │ │ │ │ blls 492838 │ │ │ │ @ instruction: 0xf8d9b123 │ │ │ │ movwcc r3, #4096 @ 0x1000 │ │ │ │ @@ -312345,20 +312345,20 @@ │ │ │ │ ldrbtmi r4, [r8], #-2058 @ 0xfffff7f6 │ │ │ │ @ instruction: 0xf6d6300c │ │ │ │ stmdami r9, {r0, r1, r2, r3, r5, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ blx 1c06864 │ │ │ │ strb r9, [r9, #2821] @ 0xb05 │ │ │ │ bl 906848 │ │ │ │ - addeq ip, r1, r4, ror #31 │ │ │ │ - umulleq r4, r1, r8, r2 │ │ │ │ - addeq ip, r1, r2, lsl #31 │ │ │ │ - addeq r4, r1, r6, lsr r2 │ │ │ │ - addeq ip, r1, r2, asr pc │ │ │ │ - addeq r4, r1, r6, lsl #4 │ │ │ │ + addeq ip, r1, r8, ror #31 │ │ │ │ + umulleq r4, r1, ip, r2 │ │ │ │ + addeq ip, r1, r6, lsl #31 │ │ │ │ + addeq r4, r1, sl, lsr r2 │ │ │ │ + addeq ip, r1, r6, asr pc │ │ │ │ + addeq r4, r1, sl, lsl #4 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r8, sl, lsr #24 │ │ │ │ @ instruction: 0x1e1e492a │ │ │ │ svcls 0x0013447c │ │ │ │ @@ -312400,16 +312400,16 @@ │ │ │ │ @ instruction: 0xddeb2a00 │ │ │ │ eorsvs r2, sl, sl, lsl #4 │ │ │ │ strmi lr, [fp], -r8, ror #15 │ │ │ │ @ instruction: 0xf6cde7e6 │ │ │ │ svclt 0x0000eab6 │ │ │ │ addeq r5, lr, r8, lsl #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0081ceb0 │ │ │ │ - addeq r4, r1, r4, ror #2 │ │ │ │ + @ instruction: 0x0081ceb4 │ │ │ │ + addeq r4, r1, r8, ror #2 │ │ │ │ umulleq r5, lr, r8, r3 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3042bc >::resize(unsigned int)@@Base+0x1f6d8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ addslt r4, r1, sl, ror #27 │ │ │ │ @@ -312644,21 +312644,21 @@ │ │ │ │ @ instruction: 0xf6d64478 │ │ │ │ blls 247218 >::_M_default_append(unsigned int)@@Base+0x8ba28> │ │ │ │ svclt 0x0000e76b │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r5, lr, r6, lsr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r1, lr, lsl #24 │ │ │ │ - addeq r3, r1, r2, asr #29 │ │ │ │ + addeq ip, r1, r2, lsl ip │ │ │ │ + addeq r3, r1, r6, asr #29 │ │ │ │ addeq r5, lr, r2, asr #1 │ │ │ │ - umulleq ip, r1, ip, fp │ │ │ │ - addeq r3, r1, r0, asr lr │ │ │ │ - @ instruction: 0x0081cab4 │ │ │ │ - addeq r3, r1, r8, ror #26 │ │ │ │ + addeq ip, r1, r0, lsr #23 │ │ │ │ + addeq r3, r1, r4, asr lr │ │ │ │ + @ instruction: 0x0081cab8 │ │ │ │ + addeq r3, r1, ip, ror #26 │ │ │ │ vadd.i8 d20, d0, d22 │ │ │ │ movwls r4, #12710 @ 0x31a6 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff38f6d5 │ │ │ │ stmdbls r3, {r0, r1, r5, fp, lr} │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ blls 2491c8 >::_M_default_append(unsigned int)@@Base+0x8d9d8> │ │ │ │ @@ -312689,20 +312689,20 @@ │ │ │ │ stmdbls r3, {r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ blls 24915c >::_M_default_append(unsigned int)@@Base+0x8d96c> │ │ │ │ @ instruction: 0xf6cde70d │ │ │ │ svclt 0x0000e872 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq ip, r1, r4, ror #20 │ │ │ │ - addeq r3, r1, r8, lsl sp │ │ │ │ - addeq ip, r1, r0, lsr sl │ │ │ │ - addeq r3, r1, r4, ror #25 │ │ │ │ - strdeq ip, [r1], r8 │ │ │ │ - addeq r3, r1, ip, lsr #25 │ │ │ │ + addeq ip, r1, r8, ror #20 │ │ │ │ + addeq r3, r1, ip, lsl sp │ │ │ │ + addeq ip, r1, r4, lsr sl │ │ │ │ + addeq r3, r1, r8, ror #25 │ │ │ │ + strdeq ip, [r1], ip @ │ │ │ │ + @ instruction: 0x00813cb0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca049c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ movwcs r4, #1561 @ 0x619 │ │ │ │ strls r9, [r0], #-3080 @ 0xfffff3f8 │ │ │ │ stc2 7, cr15, [r6, #1020]! @ 0x3fc │ │ │ │ @@ -312714,16 +312714,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 6, 6, pc, cr10, cr5, {6} @ │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ blls 2490ec >::_M_default_append(unsigned int)@@Base+0x8d8fc> │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq ip, r1, r8, lsl #19 │ │ │ │ - addeq r3, r1, ip, lsr ip │ │ │ │ + addeq ip, r1, ip, lsl #19 │ │ │ │ + addeq r3, r1, r0, asr #24 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca04f0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ movwcs r4, #1561 @ 0x619 │ │ │ │ strls r9, [r0], #-3081 @ 0xfffff3f7 │ │ │ │ ldc2l 7, cr15, [ip, #-1020]! @ 0xfffffc04 │ │ │ │ @@ -312735,16 +312735,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcr2 6, 5, pc, cr0, cr5, {6} @ │ │ │ │ stmdbls r3, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ blls 249098 >::_M_default_append(unsigned int)@@Base+0x8d8a8> │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq ip, r1, r4, lsr r9 │ │ │ │ - addeq r3, r1, r8, ror #23 │ │ │ │ + addeq ip, r1, r8, lsr r9 │ │ │ │ + addeq r3, r1, ip, ror #23 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca0544 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ @ instruction: 0x460b461a │ │ │ │ stmdbls r6, {r0, r3, sl, fp, ip, pc} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @@ -312756,16 +312756,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6d5300c │ │ │ │ stmdami r5, {r0, r2, r4, r5, r6, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ @ instruction: 0xff30f6d5 │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - ldrdeq ip, [r1], lr │ │ │ │ - umulleq r3, r1, r2, fp │ │ │ │ + addeq ip, r1, r2, ror #17 │ │ │ │ + umulleq r3, r1, r6, fp │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feca0598 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fb8 │ │ │ │ addlt r2, pc, r0, asr #8 │ │ │ │ ldrtcc pc, [ip], #-2271 @ 0xfffff721 @ │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ @@ -313036,85 +313036,85 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcrr2 6, 13, pc, r6, cr5 @ │ │ │ │ strtmi r4, [r1], -sl, asr #16 │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ ldrt pc, [ip], -r1, lsl #26 @ │ │ │ │ addeq r4, lr, r2, lsr #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r1, r0, ror r8 │ │ │ │ - strdeq ip, [r1], r2 │ │ │ │ + addeq ip, r1, r4, ror r8 │ │ │ │ + strdeq ip, [r1], r6 │ │ │ │ @ instruction: 0xffffde4b │ │ │ │ - @ instruction: 0x0081c8b4 │ │ │ │ + @ instruction: 0x0081c8b8 │ │ │ │ @ instruction: 0xffffda13 │ │ │ │ @ instruction: 0xffffdb09 │ │ │ │ @ instruction: 0xfffffecf │ │ │ │ @ instruction: 0xfffffe6f │ │ │ │ - ldrdeq ip, [r1], r4 │ │ │ │ - addeq ip, r1, r4, lsl #16 │ │ │ │ - @ instruction: 0x00813ab8 │ │ │ │ + ldrdeq ip, [r1], r8 │ │ │ │ + addeq ip, r1, r8, lsl #16 │ │ │ │ + @ instruction: 0x00813abc │ │ │ │ addeq r4, lr, lr, ror #25 │ │ │ │ andeq r0, r0, r7, lsl #13 │ │ │ │ andeq r0, r0, r1, lsl #9 │ │ │ │ @ instruction: 0xffffd853 │ │ │ │ - addeq ip, r1, r8, lsr #15 │ │ │ │ - addeq r3, r1, ip, asr sl │ │ │ │ - addeq ip, r1, lr, lsl #15 │ │ │ │ - addeq r3, r1, r2, asr #20 │ │ │ │ - addeq ip, r1, r4, ror r7 │ │ │ │ - addeq r3, r1, r8, lsr #20 │ │ │ │ + addeq ip, r1, ip, lsr #15 │ │ │ │ + addeq r3, r1, r0, ror #20 │ │ │ │ + umulleq ip, r1, r2, r7 │ │ │ │ + addeq r3, r1, r6, asr #20 │ │ │ │ + addeq ip, r1, r8, ror r7 │ │ │ │ + addeq r3, r1, ip, lsr #20 │ │ │ │ @ instruction: 0xffffd787 │ │ │ │ @ instruction: 0xffffd701 │ │ │ │ - addeq ip, r1, r6, lsr r7 │ │ │ │ - addeq r3, r1, sl, ror #19 │ │ │ │ - addeq ip, r1, ip, lsl r7 │ │ │ │ - ldrdeq r3, [r1], r0 │ │ │ │ + addeq ip, r1, sl, lsr r7 │ │ │ │ + addeq r3, r1, lr, ror #19 │ │ │ │ + addeq ip, r1, r0, lsr #14 │ │ │ │ + ldrdeq r3, [r1], r4 │ │ │ │ @ instruction: 0xffffd683 │ │ │ │ - strdeq ip, [r1], r0 │ │ │ │ - addeq r3, r1, r4, lsr #19 │ │ │ │ + strdeq ip, [r1], r4 │ │ │ │ + addeq r3, r1, r8, lsr #19 │ │ │ │ @ instruction: 0xffffc573 │ │ │ │ - addeq ip, r1, r4, asr #13 │ │ │ │ - addeq r3, r1, r8, ror r9 │ │ │ │ + addeq ip, r1, r8, asr #13 │ │ │ │ + addeq r3, r1, ip, ror r9 │ │ │ │ @ instruction: 0xffffe1e7 │ │ │ │ - umulleq ip, r1, r8, r6 │ │ │ │ - addeq r3, r1, ip, asr #18 │ │ │ │ - addeq ip, r1, sl, ror r6 │ │ │ │ - addeq r3, r1, ip, lsr #18 │ │ │ │ - addeq ip, r1, sl, asr r6 │ │ │ │ - ldrdeq ip, [r1], ip @ │ │ │ │ + umulleq ip, r1, ip, r6 │ │ │ │ + addeq r3, r1, r0, asr r9 │ │ │ │ + addeq ip, r1, lr, ror r6 │ │ │ │ + addeq r3, r1, r0, lsr r9 │ │ │ │ + addeq ip, r1, lr, asr r6 │ │ │ │ + addeq ip, r1, r0, ror #13 │ │ │ │ @ instruction: 0x00000abb │ │ │ │ - addeq ip, r1, r0, lsr r6 │ │ │ │ - addeq r3, r1, r4, ror #17 │ │ │ │ + addeq ip, r1, r4, lsr r6 │ │ │ │ + addeq r3, r1, r8, ror #17 │ │ │ │ @ instruction: 0xffffe7a9 │ │ │ │ - strdeq ip, [r1], ip @ │ │ │ │ - @ instruction: 0x008138b0 │ │ │ │ + addeq ip, r1, r0, lsl #12 │ │ │ │ + @ instruction: 0x008138b4 │ │ │ │ @ instruction: 0xffffd48b │ │ │ │ - ldrdeq ip, [r1], r0 │ │ │ │ - addeq r3, r1, r4, lsl #17 │ │ │ │ + ldrdeq ip, [r1], r4 │ │ │ │ + addeq r3, r1, r8, lsl #17 │ │ │ │ @ instruction: 0xfffff68b │ │ │ │ - umulleq ip, r1, r8, r5 │ │ │ │ - addeq r3, r1, ip, asr #16 │ │ │ │ + umulleq ip, r1, ip, r5 │ │ │ │ + addeq r3, r1, r0, asr r8 │ │ │ │ @ instruction: 0xffffd33b │ │ │ │ - addeq ip, r1, ip, ror #10 │ │ │ │ - addeq r3, r1, r0, lsr #16 │ │ │ │ + addeq ip, r1, r0, ror r5 │ │ │ │ + addeq r3, r1, r4, lsr #16 │ │ │ │ @ instruction: 0xffffe2ab │ │ │ │ @ instruction: 0xffffe141 │ │ │ │ - addeq ip, r1, r2, lsr r5 │ │ │ │ - addeq r3, r1, r6, ror #15 │ │ │ │ + addeq ip, r1, r6, lsr r5 │ │ │ │ + addeq r3, r1, sl, ror #15 │ │ │ │ @ instruction: 0xffffcff5 │ │ │ │ - addeq ip, r1, r6, lsl #10 │ │ │ │ - @ instruction: 0x008137ba │ │ │ │ + addeq ip, r1, sl, lsl #10 │ │ │ │ + @ instruction: 0x008137be │ │ │ │ @ instruction: 0xfffffbd9 │ │ │ │ - ldrdeq ip, [r1], sl │ │ │ │ - addeq r3, r1, lr, lsl #15 │ │ │ │ + ldrdeq ip, [r1], lr │ │ │ │ + umulleq r3, r1, r2, r7 │ │ │ │ @ instruction: 0xffffc98d │ │ │ │ - addeq ip, r1, lr, lsr #9 │ │ │ │ - addeq r3, r1, r2, ror #14 │ │ │ │ + @ instruction: 0x0081c4b2 │ │ │ │ + addeq r3, r1, r6, ror #14 │ │ │ │ @ instruction: 0xffffc341 │ │ │ │ - addeq ip, r1, r0, lsl #9 │ │ │ │ - addeq r3, r1, r4, lsr r7 │ │ │ │ + addeq ip, r1, r4, lsl #9 │ │ │ │ + addeq r3, r1, r8, lsr r7 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca0b0c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r3, r4, r5, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -313125,16 +313125,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6d5300c │ │ │ │ stmdami r5, {r0, r1, r4, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ mcrr2 6, 13, pc, lr, cr5 @ │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq ip, r1, sl, lsl r3 │ │ │ │ - addeq r3, r1, lr, asr #11 │ │ │ │ + addeq ip, r1, lr, lsl r3 │ │ │ │ + ldrdeq r3, [r1], r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, ip, ip, asr ip │ │ │ │ strmi r4, [r6], -r9, lsl #13 │ │ │ │ @ instruction: 0x4692447c │ │ │ │ @@ -313224,26 +313224,26 @@ │ │ │ │ @ instruction: 0xf6404810 │ │ │ │ ldrbtmi r2, [r8], #-356 @ 0xfffffe9c │ │ │ │ @ instruction: 0xf6d5300c │ │ │ │ stmdami lr, {r0, r1, r3, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ strb pc, [r1, r5, lsl #23]! @ │ │ │ │ - addeq ip, r1, r4, ror #6 │ │ │ │ - @ instruction: 0x0081c2b0 │ │ │ │ - addeq ip, r1, r2, lsl #4 │ │ │ │ - @ instruction: 0x008134b6 │ │ │ │ - addeq ip, r1, r2, ror #3 │ │ │ │ - addeq pc, r0, lr, lsr #30 │ │ │ │ - addeq ip, r1, r4, asr #3 │ │ │ │ - addeq r3, r1, r6, ror r4 │ │ │ │ - addeq ip, r1, r6, lsr #3 │ │ │ │ - addeq r3, r1, r8, asr r4 │ │ │ │ - addeq ip, r1, sl, lsl #3 │ │ │ │ - addeq r3, r1, ip, lsr r4 │ │ │ │ + addeq ip, r1, r8, ror #6 │ │ │ │ + @ instruction: 0x0081c2b4 │ │ │ │ + addeq ip, r1, r6, lsl #4 │ │ │ │ + @ instruction: 0x008134ba │ │ │ │ + addeq ip, r1, r6, ror #3 │ │ │ │ + addeq pc, r0, r2, lsr pc @ │ │ │ │ + addeq ip, r1, r8, asr #3 │ │ │ │ + addeq r3, r1, sl, ror r4 │ │ │ │ + addeq ip, r1, sl, lsr #3 │ │ │ │ + addeq r3, r1, ip, asr r4 │ │ │ │ + addeq ip, r1, lr, lsl #3 │ │ │ │ + addeq r3, r1, r0, asr #8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ addslt r4, r3, r1, ror sp │ │ │ │ @ instruction: 0x461f4c71 │ │ │ │ movwcs r4, #1149 @ 0x47d │ │ │ │ @@ -313356,26 +313356,26 @@ │ │ │ │ ldmdami r1, {r0, r3, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ strb pc, [pc, r3, lsl #21]! @ │ │ │ │ bl f87810 │ │ │ │ addeq r4, lr, ip, lsr #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq ip, [r1], r2 │ │ │ │ - strheq ip, [r1], r0 │ │ │ │ - addeq ip, r1, r2, asr r0 │ │ │ │ + ldrdeq ip, [r1], r6 │ │ │ │ + strheq ip, [r1], r4 │ │ │ │ + addeq ip, r1, r6, asr r0 │ │ │ │ addeq r4, lr, r6, asr #10 │ │ │ │ - addeq fp, r1, r2, ror #31 │ │ │ │ - umulleq r3, r1, r6, r2 │ │ │ │ - addeq fp, r1, r4, asr #31 │ │ │ │ - addeq r3, r1, r8, ror r2 │ │ │ │ - addeq fp, r1, r4, lsr #31 │ │ │ │ - addeq r3, r1, r6, asr r2 │ │ │ │ - addeq fp, r1, r6, lsl #31 │ │ │ │ - addeq r3, r1, r8, lsr r2 │ │ │ │ + addeq fp, r1, r6, ror #31 │ │ │ │ + umulleq r3, r1, sl, r2 │ │ │ │ + addeq fp, r1, r8, asr #31 │ │ │ │ + addeq r3, r1, ip, ror r2 │ │ │ │ + addeq fp, r1, r8, lsr #31 │ │ │ │ + addeq r3, r1, sl, asr r2 │ │ │ │ + addeq fp, r1, sl, lsl #31 │ │ │ │ + addeq r3, r1, ip, lsr r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ addlt r4, ip, lr, asr ip │ │ │ │ strmi r4, [r6], -r9, lsl #13 │ │ │ │ @ instruction: 0x4692447c │ │ │ │ @@ -313467,28 +313467,28 @@ │ │ │ │ @ instruction: 0xf6404812 │ │ │ │ ldrbtmi r2, [r8], #-356 @ 0xfffffe9c │ │ │ │ @ instruction: 0xf6d5300c │ │ │ │ ldmdami r0, {r0, r2, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ @ instruction: 0xe7e1f99f │ │ │ │ - addeq fp, r1, r0, lsr #31 │ │ │ │ - addeq fp, r1, ip, ror #29 │ │ │ │ - addeq fp, r1, lr, asr #28 │ │ │ │ - addeq r3, r1, r2, lsl #2 │ │ │ │ - addeq fp, r1, r6, lsr lr │ │ │ │ - addeq r3, r1, sl, ror #1 │ │ │ │ - addeq fp, r1, r6, lsl lr │ │ │ │ - addeq pc, r0, r2, ror #22 │ │ │ │ - strdeq fp, [r1], r8 │ │ │ │ - addeq r3, r1, sl, lsr #1 │ │ │ │ - ldrdeq fp, [r1], sl │ │ │ │ - addeq r3, r1, ip, lsl #1 │ │ │ │ - @ instruction: 0x0081bdbe │ │ │ │ - addeq r3, r1, r0, ror r0 │ │ │ │ + addeq fp, r1, r4, lsr #31 │ │ │ │ + strdeq fp, [r1], r0 │ │ │ │ + addeq fp, r1, r2, asr lr │ │ │ │ + addeq r3, r1, r6, lsl #2 │ │ │ │ + addeq fp, r1, sl, lsr lr │ │ │ │ + addeq r3, r1, lr, ror #1 │ │ │ │ + addeq fp, r1, sl, lsl lr │ │ │ │ + addeq pc, r0, r6, ror #22 │ │ │ │ + strdeq fp, [r1], ip │ │ │ │ + addeq r3, r1, lr, lsr #1 │ │ │ │ + ldrdeq fp, [r1], lr │ │ │ │ + umulleq r3, r1, r0, r0 │ │ │ │ + addeq fp, r1, r2, asr #27 │ │ │ │ + addeq r3, r1, r4, ror r0 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [sp], -r6, lsl #1 │ │ │ │ strmi r4, [r6], -r8, ror #18 │ │ │ │ ldrbtmi r4, [r9], #-2920 @ 0xfffff498 │ │ │ │ @@ -313594,24 +313594,24 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d54478 │ │ │ │ ldrb pc, [lr, r9, lsr #17] @ │ │ │ │ ldmdb lr, {r2, r3, r6, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq r4, lr, r6, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x008e41b0 │ │ │ │ - addeq fp, r1, sl, ror #24 │ │ │ │ - addeq r2, r1, lr, lsl pc │ │ │ │ - addeq fp, r1, r6, asr #24 │ │ │ │ - addeq fp, r1, lr, lsl #26 │ │ │ │ - addeq fp, r1, r0, lsl ip │ │ │ │ - addeq r2, r1, r4, asr #29 │ │ │ │ - strdeq fp, [r1], r8 │ │ │ │ - addeq r2, r1, ip, lsr #29 │ │ │ │ - ldrdeq fp, [r1], r2 │ │ │ │ - addeq r2, r1, r4, lsl #29 │ │ │ │ + addeq fp, r1, lr, ror #24 │ │ │ │ + addeq r2, r1, r2, lsr #30 │ │ │ │ + addeq fp, r1, sl, asr #24 │ │ │ │ + addeq fp, r1, r2, lsl sp │ │ │ │ + addeq fp, r1, r4, lsl ip │ │ │ │ + addeq r2, r1, r8, asr #29 │ │ │ │ + strdeq fp, [r1], ip │ │ │ │ + @ instruction: 0x00812eb0 │ │ │ │ + ldrdeq fp, [r1], r6 │ │ │ │ + addeq r2, r1, r8, lsl #29 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecaccdc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ umullslt r0, r3, r8, pc @ │ │ │ │ stcmi 13, cr4, [r5], {132} @ 0x84 │ │ │ │ ldrbtmi r4, [sp], #-1558 @ 0xfffff9ea │ │ │ │ @@ -313744,31 +313744,31 @@ │ │ │ │ ldmdami r6, {r0, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2317 @ 0xfffff6f3 │ │ │ │ @ instruction: 0xff7cf6d4 │ │ │ │ str r9, [fp, sp, lsl #26] │ │ │ │ ldmda r0!, {r2, r3, r6, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ addeq r4, lr, sl, rrx │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq fp, r1, r0, sl │ │ │ │ - addeq r2, r1, r4, asr #26 │ │ │ │ - addeq fp, r1, sl, asr sl │ │ │ │ - addeq r2, r1, lr, lsl #26 │ │ │ │ + umulleq fp, r1, r4, sl │ │ │ │ + addeq r2, r1, r8, asr #26 │ │ │ │ + addeq fp, r1, lr, asr sl │ │ │ │ + addeq r2, r1, r2, lsl sp │ │ │ │ addeq r3, lr, r4, asr #30 │ │ │ │ - addeq fp, r1, r0, lsl sl │ │ │ │ - addeq r2, r1, r4, asr #25 │ │ │ │ - strdeq fp, [r1], r4 │ │ │ │ - addeq r2, r1, r8, lsr #25 │ │ │ │ - ldrdeq fp, [r1], r6 │ │ │ │ - strdeq pc, [r0], r6 │ │ │ │ - @ instruction: 0x0081b9b6 │ │ │ │ - ldrdeq pc, [r0], sl │ │ │ │ - umulleq fp, r1, r6, r9 │ │ │ │ - addeq pc, r0, sl, ror #15 │ │ │ │ - addeq fp, r1, r6, ror r9 │ │ │ │ - addeq r2, r1, sl, lsr #24 │ │ │ │ + addeq fp, r1, r4, lsl sl │ │ │ │ + addeq r2, r1, r8, asr #25 │ │ │ │ + strdeq fp, [r1], r8 │ │ │ │ + addeq r2, r1, ip, lsr #25 │ │ │ │ + ldrdeq fp, [r1], sl │ │ │ │ + strdeq pc, [r0], sl │ │ │ │ + @ instruction: 0x0081b9ba │ │ │ │ + ldrdeq pc, [r0], lr │ │ │ │ + umulleq fp, r1, sl, r9 │ │ │ │ + addeq pc, r0, lr, ror #15 │ │ │ │ + addeq fp, r1, sl, ror r9 │ │ │ │ + addeq r2, r1, lr, lsr #24 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldmdbmi r3!, {r1, r2, r3, r9, sl, lr}^ │ │ │ │ addlt r4, r6, r3, ror fp │ │ │ │ @ instruction: 0x46074479 │ │ │ │ @@ -313884,25 +313884,25 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d44628 │ │ │ │ strb pc, [r1, r5, ror #28]! @ │ │ │ │ svc 0x001af6cb │ │ │ │ strdeq r3, [lr], r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r3, lr, r8, lsl #27 │ │ │ │ - addeq fp, r1, r0, lsr #16 │ │ │ │ - ldrdeq r2, [r1], r4 │ │ │ │ - strdeq fp, [r1], r0 │ │ │ │ - addeq r2, r1, r4, lsr #21 │ │ │ │ - ldrdeq fp, [r1], r8 │ │ │ │ - addeq r2, r1, ip, lsl #21 │ │ │ │ - umulleq fp, r1, r6, r7 │ │ │ │ - addeq fp, r1, r4, lsl #15 │ │ │ │ - addeq r2, r1, r6, lsr sl │ │ │ │ - addeq fp, r1, r2, ror #14 │ │ │ │ - addeq r2, r1, ip, lsl sl │ │ │ │ + addeq fp, r1, r4, lsr #16 │ │ │ │ + ldrdeq r2, [r1], r8 │ │ │ │ + strdeq fp, [r1], r4 │ │ │ │ + addeq r2, r1, r8, lsr #21 │ │ │ │ + ldrdeq fp, [r1], ip │ │ │ │ + umulleq r2, r1, r0, sl │ │ │ │ + umulleq fp, r1, sl, r7 │ │ │ │ + addeq fp, r1, r8, lsl #15 │ │ │ │ + addeq r2, r1, sl, lsr sl │ │ │ │ + addeq fp, r1, r6, ror #14 │ │ │ │ + addeq r2, r1, r0, lsr #20 │ │ │ │ ldmdavs r8, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldmvs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdbvs r8, {r0, r1, r3, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ @@ -314118,35 +314118,35 @@ │ │ │ │ @ instruction: 0x4621481b │ │ │ │ @ instruction: 0xf6d44478 │ │ │ │ @ instruction: 0xe696fc91 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r3, lr, r8, asr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq fp, r1, r0, r7 │ │ │ │ - addeq r2, r1, r4, lsr #18 │ │ │ │ + umulleq fp, r1, r4, r7 │ │ │ │ + addeq r2, r1, r8, lsr #18 │ │ │ │ addeq r3, lr, sl, asr fp │ │ │ │ - @ instruction: 0x0081b6be │ │ │ │ - strdeq fp, [r1], r2 │ │ │ │ - addeq fp, r1, sl, lsl #11 │ │ │ │ - addeq r2, r1, lr, lsl r7 │ │ │ │ - addeq fp, r1, r0, ror r5 │ │ │ │ - addeq r2, r1, r4, lsl #14 │ │ │ │ - addeq fp, r1, r6, asr r5 │ │ │ │ - addeq r2, r1, sl, ror #13 │ │ │ │ - addeq fp, r1, ip, lsr r5 │ │ │ │ - ldrdeq r2, [r1], r0 │ │ │ │ - addeq fp, r1, r2, lsr #10 │ │ │ │ - @ instruction: 0x008126b6 │ │ │ │ - addeq fp, r1, r8, lsl #10 │ │ │ │ - umulleq r2, r1, ip, r6 │ │ │ │ - ldrdeq fp, [r1], sl │ │ │ │ - addeq r2, r1, lr, ror #12 │ │ │ │ - addeq fp, r1, r0, asr #9 │ │ │ │ - addeq r2, r1, r4, asr r6 │ │ │ │ + addeq fp, r1, r2, asr #13 │ │ │ │ + strdeq fp, [r1], r6 │ │ │ │ + addeq fp, r1, lr, lsl #11 │ │ │ │ + addeq r2, r1, r2, lsr #14 │ │ │ │ + addeq fp, r1, r4, ror r5 │ │ │ │ + addeq r2, r1, r8, lsl #14 │ │ │ │ + addeq fp, r1, sl, asr r5 │ │ │ │ + addeq r2, r1, lr, ror #13 │ │ │ │ + addeq fp, r1, r0, asr #10 │ │ │ │ + ldrdeq r2, [r1], r4 │ │ │ │ + addeq fp, r1, r6, lsr #10 │ │ │ │ + @ instruction: 0x008126ba │ │ │ │ + addeq fp, r1, ip, lsl #10 │ │ │ │ + addeq r2, r1, r0, lsr #13 │ │ │ │ + ldrdeq fp, [r1], lr │ │ │ │ + addeq r2, r1, r2, ror r6 │ │ │ │ + addeq fp, r1, r4, asr #9 │ │ │ │ + addeq r2, r1, r8, asr r6 │ │ │ │ bls 49352c │ │ │ │ ldrbmi r9, [r1], -r0, lsl #6 │ │ │ │ strtmi r9, [r8], -pc, lsl #22 │ │ │ │ bleq 17c5fb4 │ │ │ │ @ instruction: 0xf15ef13d │ │ │ │ stmdacs r1, {r1, r2, r9, sl, lr} │ │ │ │ ldmdami r8, {r0, r2, r3, ip, lr, pc}^ │ │ │ │ @@ -314233,28 +314233,28 @@ │ │ │ │ ldrbtmi r3, [r8], #-371 @ 0xfffffe8d │ │ │ │ @ instruction: 0xf6d4300c │ │ │ │ ldmdami r2, {r0, r3, r5, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d44478 │ │ │ │ strb pc, [lr, r3, lsr #23]! @ │ │ │ │ ... │ │ │ │ - addeq fp, r1, r2, lsr #8 │ │ │ │ - @ instruction: 0x008125b6 │ │ │ │ - addeq fp, r1, r6, ror #7 │ │ │ │ - addeq r2, r1, sl, ror r5 │ │ │ │ - umulleq fp, r1, lr, r3 │ │ │ │ - addeq r2, r1, r2, lsr r5 │ │ │ │ - addeq fp, r1, r4, ror #6 │ │ │ │ - strdeq r2, [r1], r8 │ │ │ │ - addeq fp, r1, lr, lsl r3 │ │ │ │ - @ instruction: 0x008124b2 │ │ │ │ - addeq fp, r1, r6, lsl #6 │ │ │ │ - umulleq r2, r1, r8, r4 │ │ │ │ - addeq fp, r1, r6, ror #5 │ │ │ │ - addeq r2, r1, r8, ror r4 │ │ │ │ + addeq fp, r1, r6, lsr #8 │ │ │ │ + @ instruction: 0x008125ba │ │ │ │ + addeq fp, r1, sl, ror #7 │ │ │ │ + addeq r2, r1, lr, ror r5 │ │ │ │ + addeq fp, r1, r2, lsr #7 │ │ │ │ + addeq r2, r1, r6, lsr r5 │ │ │ │ + addeq fp, r1, r8, ror #6 │ │ │ │ + strdeq r2, [r1], ip │ │ │ │ + addeq fp, r1, r2, lsr #6 │ │ │ │ + @ instruction: 0x008124b6 │ │ │ │ + addeq fp, r1, sl, lsl #6 │ │ │ │ + umulleq r2, r1, ip, r4 │ │ │ │ + addeq fp, r1, sl, ror #5 │ │ │ │ + addeq r2, r1, ip, ror r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca1ce4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {1} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fd3b │ │ │ │ @@ -314265,16 +314265,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6d4300c │ │ │ │ stmdami r5, {r0, r1, r2, r5, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx 1a0866e │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq fp, r1, r2, ror #4 │ │ │ │ - strdeq r2, [r1], r6 │ │ │ │ + addeq fp, r1, r6, ror #4 │ │ │ │ + strdeq r2, [r1], sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca1d34 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r8, ror #31 │ │ │ │ stcls 1, cr2, [r6], {-0} │ │ │ │ @ instruction: 0xf7ff9400 │ │ │ │ @ instruction: 0x4603fd13 │ │ │ │ @@ -314285,16 +314285,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6d4300c │ │ │ │ stmdami r5, {r0, r1, r2, r3, r4, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx 10086be │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq fp, r1, r2, lsl r2 │ │ │ │ - addeq r2, r1, r6, lsr #7 │ │ │ │ + addeq fp, r1, r6, lsl r2 │ │ │ │ + addeq r2, r1, sl, lsr #7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feca1d84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [lr], -r8, ror #31 │ │ │ │ @ instruction: 0x461c4617 │ │ │ │ @ instruction: 0xf0c84605 │ │ │ │ bmi d48a54 │ │ │ │ @@ -314341,23 +314341,23 @@ │ │ │ │ @ instruction: 0xf04f2186 │ │ │ │ ldrbtmi r3, [r8], #-1279 @ 0xfffffb01 │ │ │ │ @ instruction: 0xf6d4300c │ │ │ │ stmdami fp, {r0, r2, r3, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6d44478 │ │ │ │ strb pc, [ip, r7, asr #21] @ │ │ │ │ - strdeq fp, [r1], r4 │ │ │ │ - addeq fp, r1, r2, lsr #3 │ │ │ │ - addeq r2, r1, r6, lsr r3 │ │ │ │ - addeq fp, r1, r4, ror #2 │ │ │ │ - strdeq r2, [r1], r8 │ │ │ │ - addeq fp, r1, ip, asr #2 │ │ │ │ - addeq r2, r1, r0, ror #5 │ │ │ │ - addeq fp, r1, lr, lsr #2 │ │ │ │ - addeq r2, r1, r0, asr #5 │ │ │ │ + strdeq fp, [r1], r8 │ │ │ │ + addeq fp, r1, r6, lsr #3 │ │ │ │ + addeq r2, r1, sl, lsr r3 │ │ │ │ + addeq fp, r1, r8, ror #2 │ │ │ │ + strdeq r2, [r1], ip │ │ │ │ + addeq fp, r1, r0, asr r1 │ │ │ │ + addeq r2, r1, r4, ror #5 │ │ │ │ + addeq fp, r1, r2, lsr r1 │ │ │ │ + addeq r2, r1, r4, asr #5 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fed88fb8 │ │ │ │ bmi 105c4e0 │ │ │ │ blmi 105c6f0 │ │ │ │ @ instruction: 0xf5ad447a │ │ │ │ @@ -314417,20 +314417,20 @@ │ │ │ │ stmdami fp, {r0, r1, r3, r4, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx f088c4 │ │ │ │ @ instruction: 0xf6cbe7b5 │ │ │ │ svclt 0x0000eaec │ │ │ │ @ instruction: 0x008e34bc │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq lr, r0, r6, asr #24 │ │ │ │ - umulleq fp, r1, ip, r0 │ │ │ │ - addeq r2, r1, r0, lsr r2 │ │ │ │ + addeq lr, r0, sl, asr #24 │ │ │ │ + addeq fp, r1, r0, lsr #1 │ │ │ │ + addeq r2, r1, r4, lsr r2 │ │ │ │ addeq r3, lr, r6, ror #8 │ │ │ │ - addeq fp, r1, sl │ │ │ │ - umulleq r2, r1, lr, r1 │ │ │ │ + addeq fp, r1, lr │ │ │ │ + addeq r2, r1, r2, lsr #3 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 20625c >::_M_default_append(unsigned int)@@Base+0x4aa6c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r4, r1, ror #18 │ │ │ │ strcs r4, [r2, -r1, ror #22] │ │ │ │ @@ -314528,19 +314528,19 @@ │ │ │ │ stmdbls r1, {r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf6d44478 │ │ │ │ blls 1c9494 >::_M_default_append(unsigned int)@@Base+0xdca4> │ │ │ │ @ instruction: 0xf6cbe7c8 │ │ │ │ svclt 0x0000ea0e │ │ │ │ umulleq r3, lr, r4, r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x0081aebe │ │ │ │ - strdeq sl, [r1], sl @ │ │ │ │ + addeq sl, r1, r2, asr #29 │ │ │ │ + strdeq sl, [r1], lr │ │ │ │ addeq r3, lr, r4, lsl #5 │ │ │ │ - addeq sl, r1, r0, asr lr │ │ │ │ - addeq r1, r1, r4, ror #31 │ │ │ │ + addeq sl, r1, r4, asr lr │ │ │ │ + addeq r1, r1, r8, ror #31 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 206414 >::_M_default_append(unsigned int)@@Base+0x4ac24> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r4, pc, asr ip │ │ │ │ @ instruction: 0xf04f495f │ │ │ │ @@ -314586,15 +314586,15 @@ │ │ │ │ movwcs sp, #4805 @ 0x12c5 │ │ │ │ ldmdavs r3!, {r0, r4, r5, sp, lr, pc} │ │ │ │ andeq pc, sl, #-1073741784 @ 0xc0000028 │ │ │ │ svclt 0x00182b08 │ │ │ │ ldmible sl!, {r0, r9, fp, sp} │ │ │ │ blcs 359c28 >::resize(unsigned int)@@Base+0x75044> │ │ │ │ vadd.i8 d29, d0, d5 │ │ │ │ - blx 9cf840 │ │ │ │ + blx 9cf840 │ │ │ │ ldrbeq pc, [fp, r3, lsl #6] @ │ │ │ │ movwcs sp, #21681 @ 0x54b1 │ │ │ │ @ instruction: 0xe7ae6033 │ │ │ │ blcc 365108 >::resize(unsigned int)@@Base+0x80524> │ │ │ │ svclt 0x00842b03 │ │ │ │ eorsvs r2, r3, r3, lsl #6 │ │ │ │ ldmdavs r3!, {r0, r1, r2, r5, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ @@ -314636,19 +314636,19 @@ │ │ │ │ stmdami sl, {r0, r2, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf880f6d4 │ │ │ │ strb r9, [r8, r1, lsl #22] │ │ │ │ ldmdb r4!, {r0, r1, r3, r6, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ ldrdeq r3, [lr], sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sl, r1, ip, lsl #26 │ │ │ │ - addeq sl, r1, r8, asr #26 │ │ │ │ + addeq sl, r1, r0, lsl sp │ │ │ │ + addeq sl, r1, ip, asr #26 │ │ │ │ ldrdeq r3, [lr], r2 │ │ │ │ - umulleq sl, r1, lr, ip │ │ │ │ - addeq r1, r1, r2, lsr lr │ │ │ │ + addeq sl, r1, r2, lsr #25 │ │ │ │ + addeq r1, r1, r6, lsr lr │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecadd18 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r5], r0 @ │ │ │ │ @ instruction: 0x461f6915 │ │ │ │ cdp 3, 11, cr2, cr0, cr3, {0} │ │ │ │ @@ -314679,18 +314679,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff6cf6d3 │ │ │ │ strtmi r4, [r1], -r7, lsl #16 │ │ │ │ @ instruction: 0xf6d44478 │ │ │ │ strtmi pc, [r0], -r7, lsr #16 │ │ │ │ ldc 0, cr11, [sp], #20 │ │ │ │ @ instruction: 0xbdf08b02 │ │ │ │ - addeq sl, r1, r0, lsr ip │ │ │ │ - addeq r1, r1, r4, asr #27 │ │ │ │ - addeq sl, r1, ip, ror #23 │ │ │ │ - addeq r1, r1, r0, lsl #27 │ │ │ │ + addeq sl, r1, r4, lsr ip │ │ │ │ + addeq r1, r1, r8, asr #27 │ │ │ │ + strdeq sl, [r1], r0 │ │ │ │ + addeq r1, r1, r4, lsl #27 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feca23b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ cdpne 15, 5, cr0, cr13, cr8, {7} │ │ │ │ @ instruction: 0x4607d41f │ │ │ │ streq lr, [r3], r2, lsl #22 │ │ │ │ stclne 0, cr14, [fp], #-4 │ │ │ │ @@ -314705,16 +314705,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff38f6d3 │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf6d34478 │ │ │ │ qsub8mi pc, r0, r3 @ │ │ │ │ strcs fp, [r1], #-3576 @ 0xfffff208 │ │ │ │ svclt 0x0000e7fb │ │ │ │ - addeq sl, r1, r4, lsl #23 │ │ │ │ - addeq r1, r1, r8, lsl sp │ │ │ │ + addeq sl, r1, r8, lsl #23 │ │ │ │ + addeq r1, r1, ip, lsl sp │ │ │ │ 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│ │ │ │ - addeq r1, r1, r0, lsl #22 │ │ │ │ + addeq sl, r1, sl, asr #19 │ │ │ │ + addeq r1, r1, lr, asr fp │ │ │ │ + addeq sl, r1, ip, lsr #19 │ │ │ │ + addeq r1, r1, r0, asr #22 │ │ │ │ + addeq sl, r1, lr, lsl #19 │ │ │ │ + addeq r1, r1, r2, lsr #22 │ │ │ │ + addeq sl, r1, r0, ror r9 │ │ │ │ + addeq r1, r1, r4, lsl #22 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ @ instruction: 0x461e6917 │ │ │ │ @ instruction: 0x46054631 │ │ │ │ @ instruction: 0xf892687a │ │ │ │ @@ -314891,19 +314891,19 @@ │ │ │ │ ldrbtmi r6, [r8], #-476 @ 0xfffffe24 │ │ │ │ @ instruction: 0xf6d3300c │ │ │ │ stmdami r8, {r0, r1, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ mrc2 6, 3, pc, cr14, cr3, {6} │ │ │ │ pop {r5, r9, sl, lr} │ │ │ │ svclt 0x000081f0 │ │ │ │ - ldrdeq sl, [r1], r6 │ │ │ │ - addeq r1, r1, sl, ror #20 │ │ │ │ - addeq sl, r1, r6, lsl r9 │ │ │ │ - umulleq sl, r1, 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r0, r2, lsr #25 │ │ │ │ + addeq r8, r1, r2, lsr fp │ │ │ │ + addeq pc, r0, r4, asr #25 │ │ │ │ + addeq r8, r1, r4, lsl fp │ │ │ │ + addeq pc, r0, r6, lsr #25 │ │ │ │ @ instruction: 0xfffff1fb │ │ │ │ - ldrdeq r8, [r1], lr │ │ │ │ - addeq pc, r0, r0, ror ip @ │ │ │ │ + addeq r8, r1, r2, ror #21 │ │ │ │ + addeq pc, r0, r4, ror ip @ │ │ │ │ @ instruction: 0xffffdefd │ │ │ │ - addeq r8, r1, ip, lsr #21 │ │ │ │ - addeq pc, r0, lr, lsr ip @ │ │ │ │ - addeq r8, r1, sl, lsl #21 │ │ │ │ - addeq pc, r0, sl, lsl ip @ │ │ │ │ + @ instruction: 0x00818ab0 │ │ │ │ + addeq pc, r0, r2, asr #24 │ │ │ │ + addeq r8, r1, lr, lsl #21 │ │ │ │ + addeq pc, r0, lr, lsl ip @ │ │ │ │ andeq r0, r0, r7, lsl #19 │ │ │ │ - addeq r8, r1, r6, asr sl │ │ │ │ - addeq pc, r0, r8, ror #23 │ │ │ │ + addeq r8, r1, sl, asr sl │ │ │ │ + addeq pc, r0, ip, ror #23 │ │ │ │ @ instruction: 0xffffee79 │ │ │ │ - addeq r8, r1, ip, lsl sl │ │ │ │ - addeq pc, r0, lr, lsr #23 │ │ │ │ + addeq r8, r1, r0, lsr #20 │ │ │ │ + @ instruction: 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#12 │ │ │ │ - addeq r8, r1, ip, lsl #11 │ │ │ │ + strdeq r8, [r1], r6 │ │ │ │ + addeq pc, r0, sl, lsl #9 │ │ │ │ + addeq fp, r0, sl, ror ip │ │ │ │ + addeq ip, r0, r8, ror sl │ │ │ │ + addeq lr, r0, r2, lsl #5 │ │ │ │ + ldrdeq sp, [r0], r0 │ │ │ │ + strdeq r0, [r1], lr │ │ │ │ + addeq r2, r1, ip, lsr #19 │ │ │ │ + umulleq sp, r0, r2, r0 │ │ │ │ + addeq r1, r1, lr, asr sl │ │ │ │ + ldrdeq r9, [r5], r6 │ │ │ │ + addeq r6, r1, lr, ror #29 │ │ │ │ + addeq r8, r1, r2, lsl #3 │ │ │ │ + addeq sp, r0, sl, lsl r5 │ │ │ │ + strdeq r1, [r5], sl │ │ │ │ + addeq r8, r1, lr, ror #6 │ │ │ │ + @ instruction: 0x008181be │ │ │ │ + addeq pc, r0, r2, asr r3 @ │ │ │ │ + addeq r8, r1, r0, lsr #3 │ │ │ │ + umulleq r8, r1, r2, r5 │ │ │ │ + addeq r8, r1, r2, lsr r6 │ │ │ │ + umulleq r8, r1, r0, r5 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe98bfcc │ │ │ │ bmi 20df4fc │ │ │ │ stcvs 5, cr15, [r8, #692] @ 0x2b4 │ │ │ │ blmi 209f708 │ │ │ │ @@ -317556,28 +317556,28 @@ │ │ │ │ stmdbls fp, {r0, r1, r4, fp, lr} │ │ │ │ @ instruction: 0xf6d14478 │ │ │ │ blls 44c534 >::resize(unsigned int)@@Base+0x167950> │ │ │ │ @ instruction: 0xf6c8e7b1 │ │ │ │ svclt 0x0000ea5e │ │ │ │ addeq r0, lr, r4, lsr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r8, r1, r6, r5 │ │ │ │ - ldrdeq r8, [r1], r6 │ │ │ │ - addeq r7, r1, ip, lsr #31 │ │ │ │ - addeq pc, r0, r0, asr #2 │ │ │ │ - addeq r8, r1, r6, lsl #9 │ │ │ │ - addeq r8, r1, r2, asr #9 │ │ │ │ + umulleq r8, r1, sl, r5 │ │ │ │ + ldrdeq r8, [r1], sl │ │ │ │ + @ instruction: 0x00817fb0 │ │ │ │ + addeq pc, r0, r4, asr #2 │ │ │ │ + addeq r8, r1, sl, lsl #9 │ │ │ │ + addeq r8, r1, r6, asr #9 │ │ │ │ addeq r0, lr, r2, asr r3 │ │ │ │ - addeq r7, r1, lr, asr #30 │ │ │ │ - addeq pc, r0, r2, ror #1 │ │ │ │ - addeq r7, r1, r0, lsr pc │ │ │ │ - addeq pc, r0, r4, asr #1 │ │ │ │ - addeq r0, r1, sl, lsr #11 │ │ │ │ - strdeq r7, [r1], r0 │ │ │ │ - addeq pc, r0, r4, lsl #1 │ │ │ │ + addeq r7, r1, r2, asr pc │ │ │ │ + addeq pc, r0, r6, ror #1 │ │ │ │ + addeq r7, r1, r4, lsr pc │ │ │ │ + addeq pc, r0, r8, asr #1 │ │ │ │ + addeq r0, r1, lr, lsr #11 │ │ │ │ + strdeq r7, [r1], r4 │ │ │ │ + addeq pc, r0, r8, lsl #1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0xb09b4dd8 │ │ │ │ @ instruction: 0x469a4cd8 │ │ │ │ movwcs r4, #5245 @ 0x147d │ │ │ │ @@ -317792,36 +317792,36 @@ │ │ │ │ ldrbtmi r4, [r8], #-1601 @ 0xfffff9bf │ │ │ │ @ instruction: 0xffd2f6d0 │ │ │ │ @ instruction: 0xf6c8e735 │ │ │ │ svclt 0x0000e888 │ │ │ │ ... │ │ │ │ addeq r0, lr, ip, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r8, [r1], r8 @ │ │ │ │ - @ instruction: 0x008102ba │ │ │ │ - strdeq r7, [r1], r6 │ │ │ │ - addeq lr, r0, sl, lsl #29 │ │ │ │ - addeq r8, r1, r0, lsr #4 │ │ │ │ + strdeq r8, [r1], ip │ │ │ │ + @ instruction: 0x008102be │ │ │ │ + strdeq r7, [r1], sl │ │ │ │ + addeq lr, r0, lr, lsl #29 │ │ │ │ + addeq r8, r1, r4, lsr #4 │ │ │ │ umulleq r0, lr, lr, r0 │ │ │ │ - umulleq r7, r1, lr, ip │ │ │ │ - addeq lr, r0, r2, lsr lr │ │ │ │ - addeq r7, r1, r4, ror #24 │ │ │ │ - strdeq lr, [r0], r8 │ │ │ │ - ldrdeq r7, [r1], lr │ │ │ │ - addeq lr, r0, r2, ror sp │ │ │ │ - addeq r7, r1, r4, asr #23 │ │ │ │ - addeq lr, r0, r8, asr sp │ │ │ │ - addeq r7, r1, sl, lsr #23 │ │ │ │ - addeq lr, r0, lr, lsr sp │ │ │ │ - umulleq r7, r1, r0, fp │ │ │ │ - addeq lr, r0, r4, lsr #26 │ │ │ │ - addeq r7, r1, r6, ror fp │ │ │ │ - addeq lr, r0, sl, lsl #26 │ │ │ │ - addeq r7, r1, r2, asr #22 │ │ │ │ - ldrdeq lr, [r0], r6 │ │ │ │ + addeq r7, r1, r2, lsr #25 │ │ │ │ + addeq lr, r0, r6, lsr lr │ │ │ │ + addeq r7, r1, r8, ror #24 │ │ │ │ + strdeq lr, [r0], ip │ │ │ │ + addeq r7, r1, r2, ror #23 │ │ │ │ + addeq lr, r0, r6, ror sp │ │ │ │ + addeq r7, r1, r8, asr #23 │ │ │ │ + addeq lr, r0, ip, asr sp │ │ │ │ + addeq r7, r1, lr, lsr #23 │ │ │ │ + addeq lr, r0, r2, asr #26 │ │ │ │ + umulleq r7, r1, r4, fp │ │ │ │ + addeq lr, r0, r8, lsr #26 │ │ │ │ + addeq r7, r1, sl, ror fp │ │ │ │ + addeq lr, r0, lr, lsl #26 │ │ │ │ + addeq r7, r1, r6, asr #22 │ │ │ │ + ldrdeq lr, [r0], sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca54b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, ip, r8, asr #31 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ stmib sp, {r1, r2, r3, sl, fp, ip, pc}^ │ │ │ │ stmib sp, {r2, sl, fp, lr, pc}^ │ │ │ │ @@ -317839,16 +317839,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 6, 5, pc, cr2, cr0, {6} │ │ │ │ stmdbls fp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6d04478 │ │ │ │ blls 44e0bc >::resize(unsigned int)@@Base+0x1694d8> │ │ │ │ andlt r4, ip, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - addeq r7, r1, r8, ror sl │ │ │ │ - addeq lr, r0, ip, lsl #24 │ │ │ │ + addeq r7, r1, ip, ror sl │ │ │ │ + addeq lr, r0, r0, lsl ip │ │ │ │ ldmdavs r8, {r0, r1, r8, fp, sp, lr}^ │ │ │ │ svclt 0x00004770 │ │ │ │ ldmdavs r8, {r0, r1, r8, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2097e8 >::_M_default_append(unsigned int)@@Base+0x4dff8> │ │ │ │ @@ -318087,37 +318087,37 @@ │ │ │ │ ldrbtmi r1, [sl], #-901 @ 0xfffffc7b │ │ │ │ ldc2 6, cr15, [r8, #828]! @ 0x33c │ │ │ │ svclt 0x0000e6a3 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq pc, sp, r4, lsl #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r7, [r1], r0 │ │ │ │ - addeq r7, r1, r2, ror r9 │ │ │ │ - addeq lr, r0, r6, lsl #22 │ │ │ │ - addeq r7, r1, r8, asr r9 │ │ │ │ - addeq lr, r0, ip, ror #21 │ │ │ │ - addeq pc, sp, r2, lsr #26 │ │ │ │ - addeq r7, r1, r0, lsr #30 │ │ │ │ - addeq r7, r1, r6, lsr #30 │ │ │ │ - addeq r7, r1, r6, lsl #15 │ │ │ │ - addeq lr, r0, sl, lsl r9 │ │ │ │ - addeq r7, r1, r8, ror #14 │ │ │ │ - strdeq lr, [r0], ip │ │ │ │ - addeq r7, r1, lr, lsr #14 │ │ │ │ - addeq lr, r0, r2, asr #17 │ │ │ │ - addeq r7, r1, r2, lsl r7 │ │ │ │ - addeq lr, r0, r6, lsr #17 │ │ │ │ strdeq r7, [r1], r4 │ │ │ │ - addeq lr, r0, r8, lsl #17 │ │ │ │ - ldrdeq r7, [r1], r6 │ │ │ │ - addeq lr, r0, sl, ror #16 │ │ │ │ - @ instruction: 0x008176b6 │ │ │ │ - addeq r7, r1, r4, lsl #25 │ │ │ │ + addeq r7, r1, r6, ror r9 │ │ │ │ + addeq lr, r0, sl, lsl #22 │ │ │ │ + addeq r7, r1, ip, asr r9 │ │ │ │ + strdeq lr, [r0], r0 │ │ │ │ + addeq pc, sp, r2, lsr #26 │ │ │ │ + addeq r7, r1, r4, lsr #30 │ │ │ │ + addeq r7, r1, sl, lsr #30 │ │ │ │ + addeq r7, r1, sl, lsl #15 │ │ │ │ + addeq lr, r0, lr, lsl r9 │ │ │ │ + addeq r7, r1, ip, ror #14 │ │ │ │ + addeq lr, r0, r0, lsl #18 │ │ │ │ + addeq r7, r1, r2, lsr r7 │ │ │ │ + addeq lr, r0, r6, asr #17 │ │ │ │ + addeq r7, r1, r6, lsl r7 │ │ │ │ + addeq lr, r0, sl, lsr #17 │ │ │ │ + strdeq r7, [r1], r8 │ │ │ │ + addeq lr, r0, ip, lsl #17 │ │ │ │ + ldrdeq r7, [r1], sl │ │ │ │ + addeq lr, r0, lr, ror #16 │ │ │ │ @ instruction: 0x008176ba │ │ │ │ + addeq r7, r1, r8, lsl #25 │ │ │ │ + @ instruction: 0x008176be │ │ │ │ @ instruction: 0xf640900b │ │ │ │ ldmdami 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lr, ror #13 │ │ │ │ + addeq r7, r1, r8, lsl r6 │ │ │ │ + addeq lr, r0, ip, lsr #15 │ │ │ │ + strdeq r7, [r1], sl │ │ │ │ + addeq lr, r0, lr, lsl #15 │ │ │ │ + ldrdeq r7, [r1], ip │ │ │ │ + addeq lr, r0, r0, ror r7 │ │ │ │ + @ instruction: 0x008175be │ │ │ │ + addeq lr, r0, r2, asr r7 │ │ │ │ + addeq r7, r1, r0, lsr #11 │ │ │ │ + addeq lr, r0, r4, lsr r7 │ │ │ │ + addeq r7, r1, r2, lsl #11 │ │ │ │ + addeq lr, r0, r6, lsl r7 │ │ │ │ + addeq r7, r1, r0, ror #10 │ │ │ │ + strdeq lr, [r0], r2 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ stmdami r5!, {r0, r2, r9, sl, lr}^ │ │ │ │ @ instruction: 0x46174614 │ │ │ │ ldrbtmi r4, [r8], #-2660 @ 0xfffff59c │ │ │ │ @@ -318287,31 +318287,31 @@ │ │ │ │ ldrb r9, [ip, -r5, lsl #24] │ │ │ │ @ instruction: 0x46284a15 │ │ │ │ @ instruction: 0xf0c5447a │ │ │ │ @ instruction: 0xe7a1f217 │ │ │ │ stc 6, cr15, [r2], #796 @ 0x31c │ │ │ │ addeq pc, sp, lr, asr #17 │ │ │ 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... │ │ │ │ - addeq r7, r1, ip, asr #15 │ │ │ │ - addeq r7, r1, lr, lsr #15 │ │ │ │ - addeq r4, r3, lr, ror #25 │ │ │ │ - addeq r7, r1, ip, ror #12 │ │ │ │ - addeq r7, r1, sl, lsr #12 │ │ │ │ - addeq lr, r0, lr, lsr r0 │ │ │ │ - addeq r7, r1, r8, lsl r6 │ │ │ │ - addeq r7, r1, r0, ror #11 │ │ │ │ - addeq r4, r3, r4, ror fp │ │ │ │ - umulleq r7, r1, r6, r4 │ │ │ │ - addeq r7, r1, r2, asr #8 │ │ │ │ - addeq sp, r0, r4, asr lr │ │ │ │ - addeq r7, r1, lr, lsl r4 │ │ │ │ - addeq sp, r0, r2, lsr lr │ │ │ │ - addeq r7, r1, r0, lsl #8 │ │ │ │ - addeq sp, r0, r4, lsl lr │ │ │ │ + ldrdeq r7, [r1], r0 │ │ │ │ + @ instruction: 0x008177b2 │ │ │ │ + strdeq r4, [r3], r2 │ │ │ │ + addeq r7, r1, r0, ror r6 │ │ │ │ + addeq r7, r1, lr, lsr #12 │ │ │ │ + addeq lr, r0, r2, asr #32 │ │ │ │ + addeq r7, r1, ip, lsl r6 │ │ │ │ + addeq r7, r1, r4, ror #11 │ │ │ │ + addeq r4, r3, r8, ror fp │ │ │ │ + umulleq r7, r1, sl, r4 │ │ │ │ + addeq r7, r1, r6, asr #8 │ │ │ │ + addeq sp, r0, r8, asr lr │ │ │ │ + addeq r7, r1, r2, lsr #8 │ │ │ │ + addeq sp, r0, r6, lsr lr │ │ │ │ + addeq r7, r1, r4, lsl #8 │ │ │ │ + addeq sp, r0, r8, lsl lr │ │ │ │ stmdami r8, {r2, r9, sl, lr}^ │ │ │ │ bicscs pc, r3, r0, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-1696 @ 0xfffff960 │ │ │ │ @ instruction: 0xf6cf300c │ │ │ │ stmdami r5, {r0, r7, r8, r9, sl, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf83cf6d0 │ │ │ │ @@ -318820,34 +318820,34 @@ │ │ │ │ @ instruction: 0x46c83116 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff00f6cf │ │ │ │ @ instruction: 0x46494816 │ │ │ │ @ instruction: 0xf6cf4478 │ │ │ │ ldrt pc, [r8], #4027 @ 0xfbb @ │ │ │ │ ldmda r0!, {r0, r1, r2, r6, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ - umulleq r7, r1, r6, r3 │ │ │ │ - addeq sp, r0, sl, lsr #27 │ │ │ │ - addeq r7, r1, r8, ror r3 │ │ │ │ - addeq sp, r0, ip, lsl #27 │ │ │ │ - addeq r7, r1, lr, asr r3 │ │ │ │ - addeq sp, r0, r0, ror sp │ │ │ │ - addeq r7, r1, r4, asr #6 │ │ │ │ - addeq sp, r0, r6, asr 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stc 6, cr15, [r0, #784] @ 0x310 │ │ │ │ addeq ip, sp, lr, lsr #19 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r1, r8, ror #25 │ │ │ │ - strdeq fp, [r0], ip │ │ │ │ + addeq r4, r1, ip, ror #25 │ │ │ │ + addeq fp, r0, r0, lsl #14 │ │ │ │ addeq ip, sp, r0, lsr r9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ @ instruction: 0xf8df4617 │ │ │ │ @ instruction: 0x4698295c │ │ │ │ @@ -321314,15 +321314,15 @@ │ │ │ │ stmdbls r2, {r3, r8, r9, fp, ip, sp, lr} │ │ │ │ andcs r4, r4, #124, 8 @ 0x7c000000 │ │ │ │ @ instruction: 0xf8cd4623 │ │ │ │ @ instruction: 0xf6c8b000 │ │ │ │ andls pc, r3, r7, ror #26 │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ @ instruction: 0x462883fe │ │ │ │ - blcs 9ce274 │ │ │ │ + blcs 9ce274 │ │ │ │ @ instruction: 0xf0bef0c2 │ │ │ │ stmdbls r2, {r0, r1, r5, r9, sl, lr} │ │ │ │ @ instruction: 0xf8cd2204 │ │ │ │ @ instruction: 0xf6c8b000 │ │ │ │ @ instruction: 0x4604fd57 │ │ │ │ @ instruction: 0xf0002800 │ │ │ │ mcrcs 4, 0, r8, cr0, cr5, {0} │ │ │ │ @@ -321399,28 +321399,28 @@ │ │ │ │ stclcs 4, cr0, [r0], {192} @ 0xc0 │ │ │ │ msrhi SPSR_f, r0 │ │ │ │ blvc 98d124 │ │ │ │ blvc ff18d58c │ │ │ │ blx 58d680 │ │ │ │ ldmdavs r4, {r1, r9, fp, ip, lr, pc} │ │ │ │ @ instruction: 0xe7306054 │ │ │ │ - blvs a0d138 │ │ │ │ + blvs a0d138 │ │ │ │ blvc 18d5a8 │ │ │ │ blvs ff34d5a0 │ │ │ │ blx 58d698 │ │ │ │ svcge 0x0024f67f │ │ │ │ subsvs r6, r4, r4, lsl r8 │ │ │ │ @ instruction: 0xf003e723 │ │ │ │ blcs ff1529e4 │ │ │ │ cmpphi r4, r0 @ p-variant is OBSOLETE │ │ │ │ blvc 98d134 │ │ │ │ blvc ff18d5c4 │ │ │ │ blx 58d6b8 │ │ │ │ svcge 0x0003f6ff │ │ │ │ - blvs a0d144 │ │ │ │ + blvs a0d144 │ │ │ │ blvc 18d5dc │ │ │ │ blvs ff34d5d4 │ │ │ │ blx 58d6cc │ │ │ │ mrcge 6, 7, APSR_nzcv, cr9, cr15, {1} │ │ │ │ @ instruction: 0xf0c1e6f5 │ │ │ │ @ instruction: 0xf8dff7f5 │ │ │ │ vst1.64 {d18-d20}, [pc :128], r0 │ │ │ │ @@ -321853,56 +321853,56 @@ │ │ │ │ @ instruction: 0xff4ef6cc │ │ │ │ @ instruction: 0xf04f482e │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf808f6cd │ │ │ │ svclt 0x0000e784 │ │ │ │ addeq ip, sp, ip, asr #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r1, lr, ror ip │ │ │ │ - @ instruction: 0x00814bb4 │ │ │ │ - addeq r4, r1, r0, lsl fp │ │ │ │ - addeq r4, r1, ip, ror sl │ │ │ │ - addeq fp, r0, lr, lsl #9 │ │ │ │ + addeq r4, r1, r2, lsl #25 │ │ │ │ + @ instruction: 0x00814bb8 │ │ │ │ + addeq r4, r1, r4, lsl fp │ │ │ │ + addeq r4, r1, r0, lsl #21 │ │ │ │ + umulleq fp, r0, r2, r4 │ │ │ │ addeq ip, sp, r0, asr #13 │ │ │ │ + strdeq r4, [r1], r4 @ │ │ │ │ + addeq r4, r1, sl, lsr #19 │ │ │ │ + strdeq r4, [r1], ip │ │ │ │ + addeq r4, r1, sl, asr r8 │ │ │ │ + addeq fp, r0, sl, ror #4 │ │ │ │ + addeq r4, r1, r8, lsr r8 │ │ │ │ + addeq fp, r0, sl, asr #4 │ │ │ │ + addeq r4, r1, r0, lsr r8 │ │ │ │ + addeq r4, r1, r6, lsl #15 │ │ │ │ + umulleq fp, r0, r8, r1 │ │ │ │ + addeq r4, r1, lr, asr r7 │ │ │ │ + addeq lr, r0, sl, lsr #18 │ │ │ │ + addeq r4, r1, r6, ror #12 │ │ │ │ + addeq r4, r1, r6, ror #9 │ │ │ │ + strdeq sl, [r0], sl @ │ │ │ │ + addeq r4, r1, r0, ror #9 │ │ │ │ + addeq r4, r1, r8, lsr #8 │ │ │ │ + addeq sl, r0, sl, lsr lr │ │ │ │ + addeq r4, r1, sl, lsl #8 │ │ │ │ + addeq sl, r0, ip, lsl lr │ │ │ │ strdeq r4, [r1], r0 │ │ │ │ - addeq r4, r1, r6, lsr #19 │ │ │ │ - strdeq r4, [r1], r8 │ │ │ │ - addeq r4, r1, r6, asr r8 │ │ │ │ - addeq fp, r0, r6, ror #4 │ │ │ │ - addeq r4, r1, r4, lsr r8 │ │ │ │ - addeq fp, r0, r6, asr #4 │ │ │ │ - addeq r4, r1, ip, lsr #16 │ │ │ │ - addeq r4, r1, r2, lsl #15 │ │ │ │ - umulleq fp, r0, r4, r1 │ │ │ │ - addeq r4, r1, sl, asr r7 │ │ │ │ - addeq lr, r0, r6, lsr #18 │ │ │ │ - addeq r4, r1, r2, ror #12 │ │ │ │ - addeq r4, r1, r2, ror #9 │ │ │ │ - strdeq sl, [r0], r6 │ │ │ │ - ldrdeq r4, [r1], ip │ │ │ │ - addeq r4, r1, r4, lsr #8 │ │ │ │ - addeq sl, r0, r6, lsr lr │ │ │ │ - addeq r4, r1, r6, lsl #8 │ │ │ │ - addeq sl, r0, r8, lsl lr │ │ │ │ - addeq r4, r1, ip, ror #7 │ │ │ │ - strdeq sl, [r0], lr │ │ │ │ - addeq r4, r1, ip, asr #7 │ │ │ │ - addeq r4, r1, sl, lsl r4 │ │ │ │ - @ instruction: 0x008143b2 │ │ │ │ - addeq sl, r0, r4, asr #27 │ │ │ │ - umulleq r4, r1, r8, r3 │ │ │ │ - addeq sl, r0, sl, lsr #27 │ │ │ │ - addeq r4, r1, lr, ror r3 │ │ │ │ - umulleq sl, r0, r0, sp │ │ │ │ - addeq r4, r1, r4, ror #6 │ │ │ │ - addeq sl, r0, r6, ror sp │ │ │ │ - addeq r4, r1, sl, asr #6 │ │ │ │ - addeq sl, r0, ip, asr sp │ │ │ │ - addeq r4, r1, r0, lsr r3 │ │ │ │ - addeq sl, r0, r2, asr #26 │ │ │ │ + addeq sl, r0, r2, lsl #28 │ │ │ │ + ldrdeq r4, [r1], r0 │ │ │ │ + addeq r4, r1, lr, lsl r4 │ │ │ │ + @ instruction: 0x008143b6 │ │ │ │ + addeq sl, r0, r8, asr #27 │ │ │ │ + umulleq r4, r1, ip, r3 │ │ │ │ + addeq sl, r0, lr, lsr #27 │ │ │ │ + addeq r4, r1, r2, lsl #7 │ │ │ │ + umulleq sl, r0, r4, sp │ │ │ │ + addeq r4, r1, r8, ror #6 │ │ │ │ + addeq sl, r0, sl, ror sp │ │ │ │ + addeq r4, r1, lr, asr #6 │ │ │ │ + addeq sl, r0, r0, ror #26 │ │ │ │ + addeq r4, r1, r4, lsr r3 │ │ │ │ + addeq sl, r0, r6, asr #26 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 20d744 >::_M_default_append(unsigned int)@@Base+0x51f54> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ smlabbcs r4, r5, r0, fp │ │ │ │ @ instruction: 0xf8dd1e1e │ │ │ │ @@ -321954,15 +321954,15 @@ │ │ │ │ blls 236318 >::_M_default_append(unsigned int)@@Base+0x7ab28> │ │ │ │ stmdbeq r1, {r0, r3, r8, ip, sp, lr, pc} │ │ │ │ strbmi r3, [fp, #-1028] @ 0xfffffbfc │ │ │ │ @ instruction: 0xf8dbd1b8 │ │ │ │ stcls 0, cr3, [r2], {-0} │ │ │ │ mvnle r2, r5, lsl #22 │ │ │ │ svclt 0x0000e7d7 │ │ │ │ - addeq r4, r1, r8, lsr r2 │ │ │ │ + addeq r4, r1, ip, lsr r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 20d834 >::_M_default_append(unsigned int)@@Base+0x52044> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strcs fp, [r4, #-131] @ 0xffffff7d │ │ │ │ strvs lr, [pc], #-2525 @ 152390 │ │ │ │ @@ -322298,88 +322298,88 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff6103ee │ │ │ │ strtmi r4, [r1], -sp, asr #16 │ │ │ │ @ instruction: 0xf6cc4478 │ │ │ │ strt pc, [r1], -sp, lsl #25 │ │ │ │ addeq fp, sp, lr, ror #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq r4, r1, r4, r0 │ │ │ │ + umulleq r4, r1, r8, r0 │ │ │ │ @ instruction: 0xfffffdef │ │ │ │ @ instruction: 0xfffffed7 │ │ │ │ @ instruction: 0xffffe7a9 │ │ │ │ @ instruction: 0xffffdbaf │ │ │ │ - strdeq r4, [r1], r4 @ │ │ │ │ - addeq r4, r1, r2, lsl #3 │ │ │ │ + strdeq r4, [r1], r8 │ │ │ │ + addeq r4, r1, r6, lsl #3 │ │ │ │ andeq r0, r0, r9, ror #18 │ │ │ │ andeq r0, r0, pc, lsl #10 │ │ │ │ - strdeq r3, [r1], r2 │ │ │ │ - addeq sl, r0, r6, lsl #20 │ │ │ │ + strdeq r3, [r1], r6 │ │ │ │ + addeq sl, r0, sl, lsl #20 │ │ │ │ addeq fp, sp, ip, lsr ip │ │ │ │ - @ instruction: 0x00813fbe │ │ │ │ - ldrdeq sl, [r0], r2 │ │ │ │ + addeq r3, r1, r2, asr #31 │ │ │ │ + ldrdeq sl, [r0], r6 │ │ │ │ @ instruction: 0xffffe569 │ │ │ │ @ instruction: 0xffffd8ef │ │ │ │ - addeq r3, r1, r0, lsl #31 │ │ │ │ - umulleq sl, r0, r4, r9 │ │ │ │ - addeq r3, r1, r6, ror #30 │ │ │ │ - addeq sl, r0, sl, ror r9 │ │ │ │ + addeq r3, r1, r4, lsl #31 │ │ │ │ + umulleq sl, r0, r8, r9 │ │ │ │ + addeq r3, r1, sl, ror #30 │ │ │ │ + addeq sl, r0, lr, ror r9 │ │ │ │ @ instruction: 0xffffd91d │ │ │ │ @ instruction: 0xffffc4a7 │ │ │ │ - addeq r3, r1, r8, lsr #30 │ │ │ │ - addeq sl, r0, ip, lsr r9 │ │ │ │ - addeq r3, r1, lr, lsl #30 │ │ │ │ - addeq sl, r0, r2, lsr #18 │ │ │ │ + addeq r3, r1, ip, lsr #30 │ │ │ │ + addeq sl, r0, r0, asr #18 │ │ │ │ + addeq r3, r1, r2, lsl pc │ │ │ │ + addeq sl, r0, r6, lsr #18 │ │ │ │ @ instruction: 0xffffc4d5 │ │ │ │ - addeq r3, r1, r2, ror #29 │ │ │ │ - strdeq sl, [r0], r6 │ │ │ │ + addeq r3, r1, r6, ror #29 │ │ │ │ + strdeq sl, [r0], sl @ │ │ │ │ strdeq r0, [r0], -r9 │ │ │ │ - @ instruction: 0x00813eb6 │ │ │ │ - addeq sl, r0, sl, asr #17 │ │ │ │ - umulleq r3, r1, r8, lr │ │ │ │ - addeq sl, r0, sl, lsr #17 │ │ │ │ + @ instruction: 0x00813eba │ │ │ │ + addeq sl, r0, lr, asr #17 │ │ │ │ + umulleq r3, r1, ip, lr │ │ │ │ + addeq sl, r0, lr, lsr #17 │ │ │ │ @ instruction: 0xffffefb3 │ │ │ │ - addeq r3, r1, r4, ror #28 │ │ │ │ - addeq sl, r0, r8, ror r8 │ │ │ │ + addeq r3, r1, r8, ror #28 │ │ │ │ + addeq sl, r0, ip, ror r8 │ │ │ │ @ instruction: 0xffffd68f │ │ │ │ - addeq r3, r1, r8, lsr lr │ │ │ │ - addeq sl, r0, ip, asr #16 │ │ │ │ + addeq r3, r1, ip, lsr lr │ │ │ │ + addeq sl, r0, r0, asr r8 │ │ │ │ @ instruction: 0xfffff0ad │ │ │ │ - addeq r3, r1, r4, lsl #28 │ │ │ │ - addeq sl, r0, r8, lsl r8 │ │ │ │ + addeq r3, r1, r8, lsl #28 │ │ │ │ + addeq sl, r0, ip, lsl r8 │ │ │ │ @ instruction: 0xffffd20f │ │ │ │ - ldrdeq r3, [r1], r8 │ │ │ │ - addeq sl, r0, ip, ror #15 │ │ │ │ + ldrdeq r3, [r1], ip │ │ │ │ + strdeq sl, [r0], r0 │ │ │ │ @ instruction: 0xffffcf83 │ │ │ │ - addeq r3, r1, r8, lsr #27 │ │ │ │ - @ instruction: 0x0080a7bc │ │ │ │ + addeq r3, r1, ip, lsr #27 │ │ │ │ + addeq sl, r0, r0, asr #15 │ │ │ │ @ instruction: 0xffffe181 │ │ │ │ @ instruction: 0xffffe66f │ │ │ │ - addeq r3, r1, ip, ror #26 │ │ │ │ - addeq sl, r0, r0, lsl #15 │ │ │ │ + addeq r3, r1, r0, ror sp │ │ │ │ + addeq sl, r0, r4, lsl #15 │ │ │ │ @ instruction: 0xffffcb23 │ │ │ │ - addeq r3, r1, r0, asr #26 │ │ │ │ - addeq sl, r0, r4, asr r7 │ │ │ │ + addeq r3, r1, r4, asr #26 │ │ │ │ + addeq sl, r0, r8, asr r7 │ │ │ │ @ instruction: 0xffffc35f │ │ │ │ - addeq r3, r1, r4, lsl sp │ │ │ │ - addeq sl, r0, r8, lsr #14 │ │ │ │ + addeq r3, r1, r8, lsl sp │ │ │ │ + addeq sl, r0, ip, lsr #14 │ │ │ │ @ instruction: 0xffffc2eb │ │ │ │ - addeq r3, r1, r8, ror #25 │ │ │ │ - strdeq sl, [r0], ip │ │ │ │ - addeq r3, r1, sl, asr #27 │ │ │ │ - addeq r3, r1, r8, lsl #28 │ │ │ │ - @ instruction: 0x00813cb0 │ │ │ │ - addeq sl, r0, r4, asr #13 │ │ │ │ - strdeq r3, [r1], r6 │ │ │ │ - addeq r3, r1, ip, asr #28 │ │ │ │ - addeq r3, r1, r8, ror ip │ │ │ │ - addeq sl, r0, ip, lsl #13 │ │ │ │ - addeq r3, r1, r2, lsr lr │ │ │ │ - addeq r6, r0, r8, lsl #2 │ │ │ │ - addeq r3, r1, r8, lsr ip │ │ │ │ - addeq sl, r0, ip, asr #12 │ │ │ │ + addeq r3, r1, ip, ror #25 │ │ │ │ + addeq sl, r0, r0, lsl #14 │ │ │ │ + addeq r3, r1, lr, asr #27 │ │ │ │ + addeq r3, r1, ip, lsl #28 │ │ │ │ + @ instruction: 0x00813cb4 │ │ │ │ + addeq sl, r0, r8, asr #13 │ │ │ │ + strdeq r3, [r1], sl │ │ │ │ + addeq r3, r1, r0, asr lr │ │ │ │ + addeq r3, r1, ip, ror ip │ │ │ │ + umulleq sl, r0, r0, r6 │ │ │ │ + addeq r3, r1, r6, lsr lr │ │ │ │ + addeq r6, r0, ip, lsl #2 │ │ │ │ + addeq r3, r1, ip, lsr ip │ │ │ │ + addeq sl, r0, r0, asr r6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feca9c00 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r3, r4, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -322390,16 +322390,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6cc300c │ │ │ │ stmdami r5, {r0, r3, r4, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ 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r3, r1, r8, lsr #19 │ │ │ │ - addeq r3, r1, lr, asr #23 │ │ │ │ + addeq r3, r1, r4, ror #19 │ │ │ │ + strdeq sl, [r0], r8 │ │ │ │ + addeq r3, r1, sl, asr #19 │ │ │ │ + ldrdeq sl, [r0], lr │ │ │ │ + addeq r3, r1, ip, lsr #19 │ │ │ │ + ldrdeq r3, [r1], r2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ @ instruction: 0x461cb097 │ │ │ │ pkhbtmi r4, fp, ip, lsl #23 │ │ │ │ pkhbtmi r4, r2, ip, lsl #19 │ │ │ │ @@ -322634,30 +322634,30 @@ │ │ │ │ @ instruction: 0xf934f6cc │ │ │ │ @ instruction: 0xf04f4814 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf9eef6cc │ │ │ │ @ instruction: 0xf6c3e7ef │ │ │ │ svclt 0x0000eaa4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008107b8 │ │ │ │ + @ instruction: 0x008107bc │ │ │ │ addeq fp, sp, r2, lsr #11 │ │ │ │ - addeq r3, r1, r0, asr #18 │ │ │ │ - addeq r3, r1, sl, ror r8 │ │ │ │ + addeq r3, r1, r4, asr #18 │ │ │ │ + addeq r3, r1, lr, ror r8 │ │ │ │ addeq fp, sp, r6, asr r4 │ │ │ │ - ldrdeq r3, [r1], r8 │ │ │ │ - addeq sl, r0, ip, ror #3 │ │ │ │ - umulleq r3, r1, r0, r7 │ │ │ │ - addeq r3, r1, sl, asr #14 │ │ │ │ - addeq sl, r0, lr, asr r1 │ │ │ │ - addeq r3, r1, r2, lsr r7 │ │ │ │ - addeq sl, r0, r6, asr #2 │ │ │ │ - addeq r3, r1, sl, lsl r7 │ │ │ │ - addeq sl, r0, ip, lsr #2 │ │ │ │ - strdeq r3, [r1], ip │ │ │ │ - addeq sl, r0, lr, lsl #2 │ │ │ │ + ldrdeq r3, [r1], ip │ │ │ │ + strdeq sl, [r0], r0 │ │ │ │ + umulleq r3, r1, r4, r7 │ │ │ │ + addeq r3, r1, lr, asr #14 │ │ │ │ + addeq sl, r0, r2, ror #2 │ │ │ │ + addeq r3, r1, r6, lsr r7 │ │ │ │ + addeq sl, r0, sl, asr #2 │ │ │ │ + addeq r3, r1, lr, lsl r7 │ │ │ │ + addeq sl, r0, r0, lsr r1 │ │ │ │ + addeq r3, r1, r0, lsl #14 │ │ │ │ + addeq sl, r0, r2, lsl r1 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0088f8cc │ │ │ │ stclmi 0, cr11, [r4], #-596 @ 0xfffffdac │ │ │ │ stmdami r4!, {r0, r1, r2, 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sl, lsr r5 │ │ │ │ - addeq r3, r1, r8, lsr #4 │ │ │ │ - addeq r3, r1, sl, ror #10 │ │ │ │ - addeq r3, r1, r8, lsr #4 │ │ │ │ - ldrdeq r3, [r1], lr │ │ │ │ - strdeq r3, [r1], r8 │ │ │ │ - @ instruction: 0x008131be │ │ │ │ - ldrdeq r9, [r0], r2 │ │ │ │ - addeq r3, r1, lr, ror r1 │ │ │ │ - addeq r3, r1, r0, lsl r4 │ │ │ │ - addeq r3, r1, r8, asr r1 │ │ │ │ - addeq r9, r0, ip, ror #22 │ │ │ │ - addeq r3, r1, r4, lsr #2 │ │ │ │ - addeq r9, r0, r8, lsr fp │ │ │ │ - addeq r3, r1, sl, lsl #2 │ │ │ │ - addeq r9, r0, ip, lsl fp │ │ │ │ - addeq r3, r1, sl, ror #1 │ │ │ │ - strdeq r9, [r0], ip │ │ │ │ - addeq r3, r1, r6, asr #1 │ │ │ │ - ldrdeq r9, [r0], sl │ │ │ │ - addeq r3, r1, r8, lsr #1 │ │ │ │ - addeq r3, r1, lr, asr r3 │ │ │ │ - addeq r3, r1, sl, lsl #1 │ │ │ │ - umulleq r9, r0, lr, sl │ │ │ │ - addeq r3, r1, sl, rrx │ │ │ │ - addeq r3, r1, r4, asr #6 │ │ │ │ - addeq r3, r1, r4, asr #32 │ │ │ │ - addeq r3, r1, sl, asr #7 │ │ │ │ - strdeq r2, [r1], r0 │ │ │ │ - addeq r9, r0, sl, lsl #20 │ │ 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│ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ blx ff59156e │ │ │ │ ldrmi r9, [r8], -r3, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-16] │ │ │ │ - addeq r2, r1, r6, lsl #29 │ │ │ │ - ldrdeq r9, [r0], r2 │ │ │ │ + addeq r2, r1, sl, lsl #29 │ │ │ │ + ldrdeq r9, [r0], r6 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecaac58 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs sp, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ @ instruction: 0xf891b084 │ │ │ │ @ instruction: 0x460a305d │ │ │ │ @ instruction: 0x105cf891 │ │ │ │ @@ -323467,20 +323467,20 @@ │ │ │ │ stmdami sl, {r0, r3, r4, r6, r7, ip, lr, pc} │ │ │ │ bicvc pc, pc, pc, asr #8 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fec91634 │ │ │ │ strtmi r4, [r1], -r7, lsl #16 │ │ │ │ @ instruction: 0xf6cb4478 │ │ │ │ strb pc, [ip, r7, ror #22] @ │ │ │ │ - addeq r2, r1, r8, lsl lr │ │ │ │ - addeq r9, r0, r4, ror #8 │ │ │ │ - addeq r2, r1, r6, ror #27 │ │ │ │ - addeq r9, r0, r2, lsr r4 │ │ │ │ - @ instruction: 0x00812db4 │ │ │ │ - addeq r9, r0, r0, lsl #8 │ │ │ │ + addeq r2, r1, ip, lsl lr │ │ │ │ + addeq r9, r0, r8, ror #8 │ │ │ │ + addeq r2, r1, sl, ror #27 │ │ │ │ + addeq r9, r0, r6, lsr r4 │ │ │ │ + @ instruction: 0x00812db8 │ │ │ │ + addeq r9, r0, r4, lsl #8 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrdge pc, [r8], -sp @ │ │ │ │ @ instruction: 0xf1b32400 │ │ │ │ @ instruction: 0xf8ca0900 │ │ │ │ @@ -323544,23 +323544,23 @@ │ │ │ │ bicsvc pc, fp, pc, asr #8 │ │ │ │ stmdaeq sl, {r0, r1, r2, r3, r5, r6, ip, sp, lr, pc} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 611768 │ │ │ │ ldrbtmi r4, [r8], #-2058 @ 0xfffff7f6 │ │ │ │ blx ff511770 │ │ │ │ svclt 0x0000e7c7 │ │ │ │ - addeq fp, r4, ip, lsl r2 │ │ │ │ - strdeq r2, [r1], r0 │ │ │ │ - addeq r9, r0, ip, lsr r3 │ │ │ │ - ldrdeq r2, [r1], r8 │ │ │ │ - addeq r9, r0, r4, lsr #6 │ │ │ │ - umulleq r2, r1, lr, ip │ │ │ │ - addeq r9, r0, sl, ror #5 │ │ │ │ - addeq r2, r1, r0, lsl #25 │ │ │ │ - umulleq r2, r1, r2, ip │ │ │ │ + addeq fp, r4, r0, lsr #4 │ │ │ │ + strdeq r2, [r1], r4 │ │ │ │ + addeq r9, r0, r0, asr #6 │ │ │ │ + ldrdeq r2, [r1], ip │ │ │ │ + addeq r9, r0, r8, lsr #6 │ │ │ │ + addeq r2, r1, r2, lsr #25 │ │ │ │ + addeq r9, r0, lr, ror #5 │ │ │ │ + addeq r2, r1, r4, lsl #25 │ │ │ │ + umulleq r2, r1, r6, ip │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecb6880 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r7, r8, asr #31 │ │ │ │ cdp 6, 11, cr4, cr0, cr14, {0} │ │ │ │ ldrmi r8, [r7], -r2, asr #22 │ │ │ │ @@ -323706,30 +323706,30 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 153eb8 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf8d0f6cb │ │ │ │ @ instruction: 0xf04f4812 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf98af6cb │ │ │ │ svclt 0x0000e760 │ │ │ │ - strdeq r2, [r1], r8 │ │ │ │ - addeq r2, r1, r6, lsr fp │ │ │ │ - addeq r9, r0, r2, lsl #3 │ │ │ │ - addeq r2, r1, lr, asr #21 │ │ │ │ - addeq r9, r0, sl, lsl r1 │ │ │ │ - umulleq r2, r1, ip, sl │ │ │ │ - addeq r9, r0, r8, ror #1 │ │ │ │ - addeq r2, r1, r4, ror sl │ │ │ │ - addeq r9, r0, r0, asr #1 │ │ │ │ - addeq r2, r1, sl, asr sl │ │ │ │ - addeq r2, r1, r0, ror #21 │ │ │ │ - addeq r2, r1, sl, lsr sl │ │ │ │ - addeq r2, r1, sl, ror sl │ │ │ │ - addeq r7, r0, r2, asr #31 │ │ │ │ strdeq r2, [r1], ip │ │ │ │ - addeq r9, r0, r6, asr #32 │ │ │ │ + addeq r2, r1, sl, lsr fp │ │ │ │ + addeq r9, r0, r6, lsl #3 │ │ │ │ + ldrdeq r2, [r1], r2 @ │ │ │ │ + addeq r9, r0, lr, lsl r1 │ │ │ │ + addeq r2, r1, r0, lsr #21 │ │ │ │ + addeq r9, r0, ip, ror #1 │ │ │ │ + addeq r2, r1, r8, ror sl │ │ │ │ + addeq r9, r0, r4, asr #1 │ │ │ │ + addeq r2, r1, lr, asr sl │ │ │ │ + addeq r2, r1, r4, ror #21 │ │ │ │ + addeq r2, r1, lr, lsr sl │ │ │ │ + addeq r2, r1, lr, ror sl │ │ │ │ + addeq r7, r0, r6, asr #31 │ │ │ │ + addeq r2, r1, r0, lsl #20 │ │ │ │ + addeq r9, r0, sl, asr #32 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ @ instruction: 0x8010f8d1 │ │ │ │ strmi fp, [sp], -r5, lsl #1 │ │ │ │ smladcs r0, r6, r6, r4 │ │ │ │ @@ -323759,18 +323759,18 @@ │ │ │ │ ldrbtmi r7, [r8], #-389 @ 0xfffffe7b │ │ │ │ @ instruction: 0xf6cb300c │ │ │ │ stmdami r7, {r0, r1, r2, r5, r6, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf922f6cb │ │ │ │ andlt r4, r5, r0, lsr #12 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ - addeq r2, r1, r6, ror #18 │ │ │ │ - @ instruction: 0x00808fb2 │ │ │ │ - addeq r2, r1, sl, lsr #18 │ │ │ │ - addeq r8, r0, r6, ror pc │ │ │ │ + addeq r2, r1, sl, ror #18 │ │ │ │ + @ instruction: 0x00808fb6 │ │ │ │ + addeq r2, r1, lr, lsr #18 │ │ │ │ + addeq r8, r0, sl, ror pc │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi 12e5820 │ │ │ │ blmi 12e5a2c │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -323840,21 +323840,21 @@ │ │ │ │ stmdami ip, {r0, r3, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf884f6cb │ │ │ │ @ instruction: 0xf6c2e7a1 │ │ │ │ svclt 0x0000e93a │ │ │ │ addeq sl, sp, r0, lsl #3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r1, r8, lsr #17 │ │ │ │ - strdeq r8, [r0], r4 │ │ │ │ + addeq r2, r1, ip, lsr #17 │ │ │ │ + strdeq r8, [r0], r8 @ │ │ │ │ addeq sl, sp, sl, lsr #2 │ │ │ │ - addeq r2, r1, ip, lsl r8 │ │ │ │ - addeq r8, r0, r8, ror #28 │ │ │ │ - addeq r2, r1, lr, ror #15 │ │ │ │ - addeq r8, r0, sl, lsr lr │ │ │ │ + addeq r2, r1, r0, lsr #16 │ │ │ │ + addeq r8, r0, ip, ror #28 │ │ │ │ + strdeq r2, [r1], r2 @ │ │ │ │ + addeq r8, r0, lr, lsr lr │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecab30c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r3, {r3, r4, r6, r7, r8, r9, sl, fp}^ │ │ │ │ blcc 118fbdc │ │ │ │ @ instruction: 0xf503b087 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ @@ -324001,28 +324001,28 @@ │ │ │ │ teqppl r2, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2065 @ 0xfffff7ef │ │ │ │ @ instruction: 0xf6ca300c │ │ │ │ ldmdami r0, {r0, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ @ instruction: 0xff3cf6ca │ │ │ │ str r9, [r0, -r2, lsl #22]! │ │ │ │ - addeq r2, r1, lr, lsr #13 │ │ │ │ - strdeq r8, [r0], sl │ │ │ │ - addeq r2, r1, r0, ror r6 │ │ │ │ - @ instruction: 0x00808cbc │ │ │ │ - addeq r2, r1, r6, ror #11 │ │ │ │ - addeq r8, r0, r2, lsr ip │ │ │ │ - @ instruction: 0x008125b8 │ │ │ │ - addeq r8, r0, r4, lsl #24 │ │ │ │ - umulleq r2, r1, sl, r5 │ │ │ │ - addeq r8, r0, r6, ror #23 │ │ │ │ - addeq r2, r1, ip, ror r5 │ │ │ │ - addeq r8, r0, r8, asr #23 │ │ │ │ - addeq r2, r1, lr, asr r5 │ │ │ │ - addeq r8, r0, sl, lsr #23 │ │ │ │ + @ instruction: 0x008126b2 │ │ │ │ + strdeq r8, [r0], lr │ │ │ │ + addeq r2, r1, r4, ror r6 │ │ │ │ + addeq r8, r0, r0, asr #25 │ │ │ │ + addeq r2, r1, sl, ror #11 │ │ │ │ + addeq r8, r0, r6, lsr ip │ │ │ │ + @ instruction: 0x008125bc │ │ │ │ + addeq r8, r0, r8, lsl #24 │ │ │ │ + umulleq r2, r1, lr, r5 │ │ │ │ + addeq r8, r0, sl, ror #23 │ │ │ │ + addeq r2, r1, r0, lsl #11 │ │ │ │ + addeq r8, r0, ip, asr #23 │ │ │ │ + addeq r2, r1, r2, ror #10 │ │ │ │ + addeq r8, r0, lr, lsr #23 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecab5ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r3, {r3, r4, r6, r7, r8, r9, sl, fp}^ │ │ │ │ stmdbvs ip, {r0, r1, r2, r7, ip, sp, pc} │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ blvc 18fa08 │ │ │ │ @@ -324165,28 +324165,28 @@ │ │ │ │ orrpl pc, r3, r0, asr #4 │ │ │ │ ldrbtmi r4, [r8], #-2065 @ 0xfffff7ef │ │ │ │ @ instruction: 0xf6ca300c │ │ │ │ ldmdami r0, {r0, r3, r4, r5, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2306 @ 0xfffff6fe │ │ │ │ ldc2l 6, cr15, [r4, #808]! @ 0x328 │ │ │ │ str r9, [r0, -r2, lsl #22]! │ │ │ │ - addeq r2, r1, lr, lsl r4 │ │ │ │ - addeq r8, r0, sl, ror #20 │ │ │ │ - addeq r2, r1, r0, ror #7 │ │ │ │ - addeq r8, r0, ip, lsr #20 │ │ │ │ - addeq r2, r1, r6, asr r3 │ │ │ │ - addeq r8, r0, r2, lsr #19 │ │ │ │ - addeq r2, r1, r8, lsr #6 │ │ │ │ - addeq r8, r0, r4, ror r9 │ │ │ │ - addeq r2, r1, sl, lsl #6 │ │ │ │ - addeq r8, r0, r6, asr r9 │ │ │ │ - addeq r2, r1, ip, ror #5 │ │ │ │ - addeq r8, r0, r8, lsr r9 │ │ │ │ - addeq r2, r1, lr, asr #5 │ │ │ │ - addeq r8, r0, sl, lsl r9 │ │ │ │ + addeq r2, r1, r2, lsr #8 │ │ │ │ + addeq r8, r0, lr, ror #20 │ │ │ │ + addeq r2, r1, r4, ror #7 │ │ │ │ + addeq r8, r0, r0, lsr sl │ │ │ │ + addeq r2, r1, sl, asr r3 │ │ │ │ + addeq r8, r0, r6, lsr #19 │ │ │ │ + addeq r2, r1, ip, lsr #6 │ │ │ │ + addeq r8, r0, r8, ror r9 │ │ │ │ + addeq r2, r1, lr, lsl #6 │ │ │ │ + addeq r8, r0, sl, asr r9 │ │ │ │ + strdeq r2, [r1], r0 │ │ │ │ + addeq r8, r0, ip, lsr r9 │ │ │ │ + ldrdeq r2, [r1], r2 @ │ │ │ │ + addeq r8, r0, lr, lsl r9 │ │ │ │ @ instruction: 0x1c08e9d2 │ │ │ │ stmdbcc r4, {r1, r3, r4, r8, fp, sp, lr} │ │ │ │ tsteq ip, r1, asr sl │ │ │ │ @ instruction: 0xf892d108 │ │ │ │ movwcs r1, #4136 @ 0x1028 │ │ │ │ @ instruction: 0xf0214618 │ │ │ │ @ instruction: 0xf8820101 │ │ │ │ @@ -324208,16 +324208,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6ca300c │ │ │ │ stmdami r5, {r0, r2, r5, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 6, cr15, [r0, #808]! @ 0x328 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - addeq r2, r1, r6, lsr #4 │ │ │ │ - addeq r8, r0, r2, ror r8 │ │ │ │ + addeq r2, r1, sl, lsr #4 │ │ │ │ + addeq r8, r0, r6, ror r8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecab8b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r5, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdavs r3, {r0, r1, r2, r3, r4, r9, sl, lr}^ │ │ │ │ strmi fp, [r6], -r3, lsl #1 │ │ │ │ adcvs pc, lr, #12582912 @ 0xc00000 │ │ │ │ @@ -324301,24 +324301,24 @@ │ │ │ │ @ instruction: 0xf0bf447a │ │ │ │ strtmi pc, [r0], -r9, asr #6 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ ldrtmi r4, [r9], -ip, lsl #20 │ │ │ │ ldrbtmi r4, [sl], #-1584 @ 0xfffff9d0 │ │ │ │ vqadd.u8 d31, d16, d31 │ │ │ │ svclt 0x0000e77f │ │ │ │ - addeq r2, r1, ip, lsr #3 │ │ │ │ - strdeq r8, [r0], r8 @ │ │ │ │ - addeq r2, r1, sl, asr #4 │ │ │ │ - addeq sl, r0, r8, lsl #22 │ │ │ │ - @ instruction: 0x0080aaba │ │ │ │ - addeq r2, r1, r8, ror #1 │ │ │ │ - addeq r8, r0, r4, lsr r7 │ │ │ │ - addeq sl, r0, r2, lsr #21 │ │ │ │ - addeq sl, r0, r4, lsl #21 │ │ │ │ - addeq r7, r0, r2, lsr #13 │ │ │ │ + @ instruction: 0x008121b0 │ │ │ │ + strdeq r8, [r0], ip │ │ │ │ + addeq r2, r1, lr, asr #4 │ │ │ │ + addeq sl, r0, ip, lsl #22 │ │ │ │ + @ instruction: 0x0080aabe │ │ │ │ + addeq r2, r1, ip, ror #1 │ │ │ │ + addeq r8, r0, r8, lsr r7 │ │ │ │ + addeq sl, r0, r6, lsr #21 │ │ │ │ + addeq sl, r0, r8, lsl #21 │ │ │ │ + addeq r7, r0, r6, lsr #13 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ @ instruction: 0x8010f8d1 │ │ │ │ strmi fp, [sp], -r5, lsl #1 │ │ │ │ @ instruction: 0xf04f4616 │ │ │ │ @@ -324349,18 +324349,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff4923f2 │ │ │ │ strtmi r4, [r1], -r7, lsl #16 │ │ │ │ @ instruction: 0xf6ca4478 │ │ │ │ strtmi pc, [r0], -r7, lsl #25 │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ svclt 0x000083f0 │ │ │ │ - addeq r2, r1, r0, lsr r0 │ │ │ │ - addeq r8, r0, ip, ror r6 │ │ │ │ - strdeq r1, [r1], r4 │ │ │ │ - addeq r8, r0, r0, asr #12 │ │ │ │ + addeq r2, r1, r4, lsr r0 │ │ │ │ + addeq r8, r0, r0, lsl #13 │ │ │ │ + strdeq r1, [r1], r8 │ │ │ │ + addeq r8, r0, r4, asr #12 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 28fdac >::_M_default_append(unsigned int)@@Base+0xd45bc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0048f8cc │ │ │ │ @ instruction: 0xf8df4691 │ │ │ │ @ instruction: 0x46982d58 │ │ │ │ @@ -325215,41 +325215,41 @@ │ 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addeq r7, r0, r8, asr fp │ │ │ │ - addeq r1, r1, r2, lsr #9 │ │ │ │ - addeq r7, r0, lr, ror #21 │ │ │ │ - addeq r1, r1, r0, ror r4 │ │ │ │ - @ instruction: 0x00807abc │ │ │ │ - addeq r1, r1, r0, asr #8 │ │ │ │ - addeq r7, r0, ip, lsl #21 │ │ │ │ + addeq r1, r1, r8, lsr #26 │ │ │ │ + addeq r8, r0, r2, ror r3 │ │ │ │ + addeq r1, r1, sl, lsl #26 │ │ │ │ + addeq r8, r0, r4, asr r3 │ │ │ │ + addeq r1, r1, r0, asr #21 │ │ │ │ + addeq r8, r0, sl, lsl #2 │ │ │ │ + @ instruction: 0x008118b6 │ │ │ │ + addeq r7, r0, r0, lsl #30 │ │ │ │ + addeq r1, r1, r4, ror #13 │ │ │ │ + addeq r7, r0, lr, lsr #26 │ │ │ │ + addeq r1, r1, ip, asr r6 │ │ │ │ + addeq r7, r0, r6, lsr #25 │ │ │ │ + addeq r1, r1, ip, lsl r6 │ │ │ │ + addeq r7, r0, r8, ror #24 │ │ │ │ + addeq r1, r1, sl, ror r5 │ │ │ │ + addeq r7, r0, r6, asr #23 │ │ │ │ + addeq r1, r1, r0, lsl r5 │ │ │ │ + addeq r7, r0, ip, asr fp │ │ │ │ + addeq r1, r1, r6, lsr #9 │ │ │ │ + strdeq r7, [r0], r2 │ │ │ │ + addeq r1, r1, r4, ror r4 │ │ │ │ + addeq r7, r0, r0, asr #21 │ │ │ │ + addeq r1, r1, r4, asr #8 │ │ │ │ + umulleq r7, r0, r0, sl │ │ │ │ ldrtmi r9, [r0], -r0, lsl #6 │ │ │ │ @ instruction: 0x463a4613 │ │ │ │ @ instruction: 0xf66cf0f0 │ │ │ │ stmdacs r1, {r1, r7, r9, sl, lr} │ │ │ │ ldmibge r2!, {r0, r1, r2, r3, r4, r5, sl, ip, sp, lr, pc}^ │ │ │ │ streq pc, [r8, #2271]! @ 0x8df │ │ │ │ tstpvs lr, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ @@ -325610,68 +325610,68 @@ │ │ │ │ ldrbtmi r4, [r8], #-1628 @ 0xfffff9a4 │ │ │ │ @ instruction: 0xf6c9300c │ │ │ │ ldmdami r9!, {r0, r4, r5, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ blx fec937ac │ │ │ │ mrclt 7, 3, APSR_nzcv, cr5, cr14, {7} │ │ │ │ bl 1993790 │ │ │ │ - addeq r1, r1, r6, asr #3 │ │ │ │ - addeq r7, r0, r0, lsl r8 │ │ │ │ - addeq r1, r1, lr, lsl #2 │ │ │ │ - addeq r7, r0, r8, asr r7 │ │ │ │ - addeq r0, r1, ip, ror #31 │ │ │ │ - addeq r7, r0, r8, lsr r6 │ │ │ │ - addeq r0, r1, r2, asr #31 │ │ │ │ - addeq r7, r0, lr, lsl #12 │ │ │ │ - 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>::resize(unsigned int)@@Base+0x2d820> │ │ │ │ bleq 13525e0 │ │ │ │ blvc 712158 │ │ │ │ ldmdb r8, {r6, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ blvc 4921a0 │ │ │ │ blvs 1192418 │ │ │ │ bleq 612168 │ │ │ │ @@ -326966,30 +326966,30 @@ │ │ │ │ @ instruction: 0xf81cf6c8 │ │ │ │ svclt 0x0051f7fe │ │ │ │ @ instruction: 0x3181f899 │ │ │ │ blt ff4551b0 │ │ │ │ blvs 4d2aa8 │ │ │ │ blvs 6127f0 │ │ │ │ svclt 0x0000e431 │ │ │ │ - addeq pc, r0, ip, ror r8 @ │ │ │ │ - addeq r5, r0, r8, asr #29 │ │ │ │ - addeq pc, r0, r2, asr r8 @ │ │ │ │ - umulleq r5, r0, lr, lr │ │ │ │ - addeq pc, r0, r8, lsr #16 │ │ │ │ - addeq r5, r0, r4, ror lr │ │ │ │ - strdeq pc, [r0], lr │ │ │ │ - addeq r5, r0, sl, asr #28 │ │ │ │ - ldrdeq pc, [r0], r4 │ │ │ │ - addeq r5, r0, r0, lsr #28 │ │ │ │ - @ instruction: 0x0080f7b8 │ │ │ │ - addeq r5, r0, r4, lsl #28 │ │ │ │ - addeq pc, r0, lr, lsr r7 @ │ │ │ │ - addeq r5, r0, sl, lsl #27 │ │ │ │ - addeq pc, r0, lr, lsl r7 @ │ │ │ │ - addeq r5, r0, sl, ror #26 │ │ │ │ + addeq pc, r0, r0, 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0x0000e7a3 │ │ │ │ - addeq pc, r0, r0, lsr #10 │ │ │ │ - addeq r5, r0, ip, ror #22 │ │ │ │ - addeq pc, r0, r8, lsl #10 │ │ │ │ - addeq r5, r0, r4, asr fp │ │ │ │ - ldrdeq pc, [r0], sl │ │ │ │ - addeq r5, r0, r6, lsr #22 │ │ │ │ - addeq pc, r0, r0, asr #9 │ │ │ │ - addeq r5, r0, ip, lsl #22 │ │ │ │ - addeq pc, r0, lr, ror r4 @ │ │ │ │ - addeq pc, r0, r4, lsl #9 │ │ │ │ - ldrdeq r5, [r0], r0 │ │ │ │ - addeq pc, r0, sl, ror #8 │ │ │ │ - @ instruction: 0x00805ab6 │ │ │ │ + addeq pc, r0, r4, lsr #10 │ │ │ │ + addeq r5, r0, r0, ror fp │ │ │ │ + addeq pc, r0, ip, lsl #10 │ │ │ │ + addeq r5, r0, r8, asr fp │ │ │ │ + ldrdeq pc, [r0], lr │ │ │ │ + addeq r5, r0, sl, lsr #22 │ │ │ │ + addeq pc, r0, r4, asr #9 │ │ │ │ + addeq r5, r0, r0, lsl fp │ │ │ │ + addeq pc, r0, r2, lsl #9 │ │ │ │ + addeq pc, r0, r8, lsl #9 │ │ │ │ + ldrdeq r5, [r0], r4 │ │ │ │ + addeq pc, r0, lr, ror #8 │ │ │ │ + @ instruction: 0x00805aba │ │ │ │ ldmdavs fp, {r0, r1, r6, fp, sp, lr} │ │ │ │ andle r2, r2, r9, lsl #22 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldmdbvs r3, {r4, r5, r6, r8, r9, sl, lr} │ │ │ │ stmdbcs r0, {r0, r3, r4, r6, r9, fp, sp, lr} │ │ │ │ strlt sp, [r0, #-248] @ 0xffffff08 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -327168,16 +327168,16 @@ │ │ │ │ teqppl r9, r1, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2053 @ 0xfffff7fb │ │ │ │ @ instruction: 0xf6c7300c │ │ │ │ stmdami r4, {r0, r1, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ cdp2 6, 7, cr15, cr14, cr7, {6} │ │ │ │ strb r9, [sp, r1, lsl #22]! │ │ │ │ - addeq pc, r0, r2, ror #7 │ │ │ │ - addeq r5, r0, lr, lsr #20 │ │ │ │ + addeq pc, r0, r6, ror #7 │ │ │ │ + addeq r5, r0, r2, lsr sl │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecae6f8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbvs r4, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdavs r3, {r1, r2, r3, r4, r9, sl, lr}^ │ │ │ │ strmi fp, [r5], -r4, lsl #1 │ │ │ │ @ instruction: 0x63aef503 │ │ │ │ @@ -327186,15 +327186,15 @@ │ │ │ │ blvc 1352fdc │ │ │ │ blvc ff312fec │ │ │ │ blx 5930e4 │ │ │ │ vldr d13, [r4, #44] @ 0x2c │ │ │ │ vmov.f64 d7, #68 @ 0x3e200000 0.1562500 │ │ │ │ vsqrt.f64 d23, d6 │ │ │ │ svclt 0x00a8fa10 │ │ │ │ - blle a20138 │ │ │ │ + blle a20138 │ │ │ │ andlt r4, r4, r8, lsl r6 │ │ │ │ blls 3c6afc >::resize(unsigned int)@@Base+0xe1f18> │ │ │ │ stmibvs r1!, {r1, r4, r5, r9, sl, lr} │ │ │ │ blls 37c144 >::resize(unsigned int)@@Base+0x97560> │ │ │ │ @ instruction: 0xf57cf0ee │ │ │ │ cmnle r9, r1, lsl #16 │ │ │ │ blvc 192ba0 │ │ │ │ @@ -327275,26 +327275,26 @@ │ │ │ │ tstppl r5, r1, asr #4 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2063 @ 0xfffff7f1 │ │ │ │ @ instruction: 0xf6c7300c │ │ │ │ stmdami lr, {r0, r2, r3, r5, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2307 @ 0xfffff6fd │ │ │ │ stc2 6, cr15, [r8, #796]! @ 0x31c │ │ │ │ strb r9, [pc, -r3, lsl #22] │ │ │ │ - strdeq pc, [r0], r8 │ │ │ │ - addeq r5, r0, r4, asr #18 │ │ │ │ - addeq pc, r0, r8, asr #5 │ │ │ │ - addeq r5, r0, r4, lsl r9 │ │ │ │ - addeq pc, r0, sl, lsr #5 │ │ │ │ - strdeq r5, [r0], r6 │ │ │ │ - addeq pc, r0, ip, lsl #5 │ │ │ │ - ldrdeq r5, [r0], r8 │ │ │ │ - addeq pc, r0, r4, asr r2 @ │ │ │ │ - addeq r5, r0, r0, lsr #17 │ │ │ │ - addeq pc, r0, r6, lsr r2 @ │ │ │ │ - addeq r5, r0, r2, lsl #17 │ │ │ │ + strdeq pc, [r0], ip │ │ │ │ + addeq r5, r0, r8, asr #18 │ │ │ │ + addeq pc, r0, ip, asr #5 │ │ │ │ + addeq r5, r0, r8, lsl r9 │ │ │ │ + addeq pc, r0, lr, lsr #5 │ │ │ │ + strdeq r5, [r0], sl │ │ │ │ + umulleq pc, r0, r0, r2 @ │ │ │ │ + ldrdeq r5, [r0], ip │ │ │ │ + addeq pc, r0, r8, asr r2 @ │ │ │ │ + addeq r5, r0, r4, lsr #17 │ │ │ │ + addeq pc, r0, sl, lsr r2 @ │ │ │ │ + addeq r5, r0, r6, lsl #17 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 312b84 >::resize(unsigned int)@@Base+0x2dfa0> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ stmdaeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x4605dd7c │ │ │ │ @@ -327390,18 +327390,18 @@ │ │ │ │ @ instruction: 0xf6c7300c │ │ │ │ stmdami r8, {r0, r1, r3, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2l 6, cr15, [r6], {199} @ 0xc7 │ │ │ │ ldc 6, cr4, [sp], #128 @ 0x80 │ │ │ │ pop {r1, r2, r8, r9, fp, pc} │ │ │ │ svclt 0x000081f0 │ │ │ │ - umulleq pc, r0, r4, r0 @ │ │ │ │ - addeq r5, r0, r0, ror #13 │ │ │ │ - addeq pc, r0, r2, ror r0 @ │ │ │ │ - @ instruction: 0x008056be │ │ │ │ + umulleq pc, r0, r8, r0 @ │ │ │ │ + addeq r5, r0, r4, ror #13 │ │ │ │ + addeq pc, r0, r6, ror r0 @ │ │ │ │ + addeq r5, r0, r2, asr #13 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecaea78 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdbmi r5, {r4, r5, r7, r8, r9, sl, fp}^ │ │ │ │ blmi 16c3ac4 │ │ │ │ stmiapl fp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ movwls r6, #63515 @ 0xf81b │ │ │ │ @@ -327485,20 +327485,20 @@ │ │ │ │ str r9, [r9, r4, lsl #22]! │ │ │ │ stcl 6, cr15, [r4], {190} @ 0xbe │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r6, sp, r8, asr #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r6, sp, lr, lsr #17 │ │ │ │ - @ instruction: 0x0080efb0 │ │ │ │ - strdeq r5, [r0], ip │ │ │ │ - umulleq lr, r0, r4, pc @ │ │ │ │ - addeq r5, r0, r0, ror #11 │ │ │ │ - addeq lr, r0, r6, lsl #30 │ │ │ │ - addeq r5, r0, r2, asr r5 │ │ │ │ + @ instruction: 0x0080efb4 │ │ │ │ + addeq r5, r0, r0, lsl #12 │ │ │ │ + umulleq lr, r0, r8, pc @ │ │ │ │ + addeq r5, r0, r4, ror #11 │ │ │ │ + addeq lr, r0, sl, lsl #30 │ │ │ │ + addeq r5, r0, r6, asr r5 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecba644 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addslt r0, r3, r0, ror #30 │ │ │ │ @ instruction: 0xf5004696 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ @@ -327517,22 +327517,22 @@ │ │ │ │ andpl pc, r0, ip, asr #17 │ │ │ │ andsvs r2, sp, r0, lsl #10 │ │ │ │ stccs 8, cr6, [r0, #-84] @ 0xffffffac │ │ │ │ stmdavs r5!, {r1, r2, r3, r5, r6, r8, ip, lr, pc} │ │ │ │ cmnle fp, r0, lsl #26 │ │ │ │ blmi 9930d4 │ │ │ │ blpl 1193520 │ │ │ │ - blvs a130dc │ │ │ │ + blvs a130dc │ │ │ │ blhi 11d3528 │ │ │ │ @ instruction: 0x4605461e │ │ │ │ bleq 1293534 │ │ │ │ bllt 1293534 │ │ │ │ blge 1313538 │ │ │ │ blvs 9930c0 │ │ │ │ - blne a130c4 │ │ │ │ + blne a130c4 │ │ │ │ bleq ff353554 │ │ │ │ blmi 131354c │ │ │ │ blx 593650 │ │ │ │ @ instruction: 0xeeb5db6a │ │ │ │ vsqrt.f64 d21, d0 │ │ │ │ vpmin.u8 d31, d0, d0 │ │ │ │ mrc 2, 5, r8, cr4, cr5, {3} │ │ │ │ @@ -328918,28 +328918,28 @@ │ │ │ │ vsub.f64 d7, d7, d1 │ │ │ │ vadd.f64 d7, d7, d5 │ │ │ │ ldrb r7, [r4], -r2, asr #22 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, #0 │ │ │ │ movmi r0, r0 │ │ │ │ ... │ │ │ │ - addeq sp, r0, lr, lsr #26 │ │ │ │ - addeq r4, r0, r8, ror r3 │ │ │ │ - strdeq sp, [r0], r0 │ │ │ │ - addeq r4, r0, sl, lsr r3 │ │ │ │ - @ instruction: 0x0080dcb2 │ │ │ │ - strdeq r4, [r0], ip │ │ │ │ - addeq sp, r0, r2, lsl #25 │ │ │ │ - addeq r4, r0, ip, asr #5 │ │ │ │ - addeq sp, r0, r2, asr ip │ │ │ │ - umulleq r4, r0, ip, r2 │ │ │ │ - umulleq sp, r0, r8, fp │ │ │ │ - addeq r4, r0, r4, ror #3 │ │ │ │ - addeq sp, r0, r6, ror #21 │ │ │ │ - addeq r4, r0, r2, lsr r1 │ │ │ │ + addeq sp, r0, r2, lsr sp │ │ │ │ + addeq r4, r0, ip, ror r3 │ │ │ │ + strdeq sp, [r0], r4 │ │ │ │ + addeq r4, r0, lr, lsr r3 │ │ │ │ + @ instruction: 0x0080dcb6 │ │ │ │ + addeq r4, r0, r0, lsl #6 │ │ │ │ + addeq sp, r0, r6, lsl #25 │ │ │ │ + ldrdeq r4, [r0], r0 │ │ │ │ + addeq sp, r0, r6, asr ip │ │ │ │ + addeq r4, r0, r0, lsr #5 │ │ │ │ + umulleq sp, r0, ip, fp │ │ │ │ + addeq r4, r0, r8, ror #3 │ │ │ │ + addeq sp, r0, sl, ror #21 │ │ │ │ + addeq r4, r0, r6, lsr r1 │ │ │ │ blcc ff2d4b48 │ │ │ │ blmi ff254b5c │ │ │ │ blx 594c54 │ │ │ │ blge 1c16e90 │ │ │ │ blcc 1194b58 │ │ │ │ blhi fff94718 │ │ │ │ blls 194b7c │ │ │ │ @@ -329189,16 +329189,16 @@ │ │ │ │ blvc 2d4d4c │ │ │ │ blvc 1294d50 │ │ │ │ svclt 0x0000e490 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, #0 │ │ │ │ movmi r0, r0 │ │ │ │ ... │ │ │ │ - addeq sp, r0, r8, lsr #10 │ │ │ │ - addeq r3, r0, r4, ror fp │ │ │ │ + addeq sp, r0, ip, lsr #10 │ │ │ │ + addeq r3, r0, r8, ror fp │ │ │ │ @ instruction: 0xf524f0a5 │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldmibge ip!, {r0, r1, r2, r3, r4, r5, sl, ip, sp, lr, pc}^ │ │ │ │ vhadd.s8 d25, d0, d0 │ │ │ │ stmdami sl, {r0, r1, r3, r4, r7, r8, sp}^ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 6, cr15, [r8, #788] @ 0x314 │ │ │ │ @@ -329270,24 +329270,24 @@ │ │ │ │ @ instruction: 0xf6c5300c │ │ │ │ stmdami lr, {r0, r1, r4, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0x462168b2 │ │ │ │ @ instruction: 0xf6c54478 │ │ │ │ @ instruction: 0xf06ffe0d │ │ │ │ @ instruction: 0xf7ff0308 │ │ │ │ svclt 0x0000b965 │ │ │ │ - addeq sp, r0, ip, lsl #8 │ │ │ │ - addeq r3, r0, r8, asr sl │ │ │ │ - addeq sp, r0, r0, ror #7 │ │ │ │ - addeq r3, r0, ip, lsr #20 │ │ │ │ - addeq sp, r0, ip, lsl #7 │ │ │ │ - ldrdeq r3, [r0], r8 │ │ │ │ - addeq sp, r0, ip, lsr r3 │ │ │ │ - addeq r3, r0, r8, lsl #19 │ │ │ │ - addeq sp, r0, r2, lsl #6 │ │ │ │ - addeq sp, r0, r0, asr #7 │ │ │ │ + addeq sp, r0, r0, lsl r4 │ │ │ │ + addeq r3, r0, ip, asr sl │ │ │ │ + addeq sp, r0, r4, ror #7 │ │ │ │ + addeq r3, r0, r0, lsr sl │ │ │ │ + umulleq sp, r0, r0, r3 │ │ │ │ + ldrdeq r3, [r0], ip │ │ │ │ + addeq sp, r0, r0, asr #6 │ │ │ │ + addeq r3, r0, ip, lsl #19 │ │ │ │ + addeq sp, r0, r6, lsl #6 │ │ │ │ + addeq sp, r0, r4, asr #7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecbc20c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r8, asr #31 │ │ │ │ cdp 8, 11, cr6, cr0, cr3, {2} │ │ │ │ addlt r8, r7, r0, asr #22 │ │ │ │ @@ -329498,28 +329498,28 @@ │ │ │ │ blvc 294fbc >::_M_default_append(unsigned int)@@Base+0xd97cc> │ │ │ │ blvs ff2d541c │ │ │ │ blx 595514 │ │ │ │ mrc 15, 5, fp, cr0, cr8, {5} │ │ │ │ vmls.f64 d6, d6, d5 │ │ │ │ vmov.f64 d7, #0 @ 0x40000000 2.0 │ │ │ │ strt r8, [r9], r7, asr #22 │ │ │ │ - addeq sp, r0, r0, ror #3 │ │ │ │ - addeq r3, r0, ip, lsr #16 │ │ │ │ - addeq sp, r0, r0, ror #2 │ │ │ │ - addeq r3, r0, ip, lsr #15 │ │ │ │ - addeq sp, r0, ip, lsr #2 │ │ │ │ - addeq r3, r0, r8, ror r7 │ │ │ │ - strdeq sp, [r0], ip │ │ │ │ - addeq r3, r0, r8, asr #14 │ │ │ │ - addeq sp, r0, lr, asr #1 │ │ │ │ - addeq r3, r0, sl, lsl r7 │ │ │ │ - strheq sp, [r0], r0 │ │ │ │ - strdeq r3, [r0], ip │ │ │ │ - umulleq sp, r0, r2, r0 │ │ │ │ - ldrdeq r3, [r0], lr │ │ │ │ + addeq sp, r0, r4, ror #3 │ │ │ │ + addeq r3, r0, r0, lsr r8 │ │ │ │ + addeq sp, r0, r4, ror #2 │ │ │ │ + @ instruction: 0x008037b0 │ │ │ │ + addeq sp, r0, r0, lsr r1 │ │ │ │ + addeq r3, r0, ip, ror r7 │ │ │ │ + addeq sp, r0, r0, lsl #2 │ │ │ │ + addeq r3, r0, ip, asr #14 │ │ │ │ + ldrdeq sp, [r0], r2 │ │ │ │ + addeq r3, r0, lr, lsl r7 │ │ │ │ + strheq sp, [r0], r4 │ │ │ │ + addeq r3, r0, r0, lsl #14 │ │ │ │ + umulleq sp, r0, r6, r0 │ │ │ │ + addeq r3, r0, r2, ror #13 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 594e58 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ stmibmi r7, {r3, r7, r9, sl, lr} │ │ │ │ blmi fe32b230 │ │ │ │ @@ -329654,15 +329654,15 @@ │ │ │ │ ldcllt 0, cr15, [r6], {0} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, #0 │ │ │ │ movmi r0, r0 │ │ │ │ ... │ │ │ │ umulleq r4, sp, r8, r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r0, r8, lsr #28 │ │ │ │ + addeq ip, r0, ip, lsr #28 │ │ │ │ @ instruction: 0xf89169a1 │ │ │ │ @ instruction: 0xf0033181 │ │ │ │ blcs 65a854 │ │ │ │ bicshi pc, r6, r0 │ │ │ │ blvc 19523c │ │ │ │ blvc ff1956c4 │ │ │ │ blx 5957b8 │ │ │ │ @@ -330473,57 +330473,57 @@ │ │ │ │ @ instruction: 0xf6c4300c │ │ │ │ ldmdami r0!, {r0, r1, r3, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ stc2 6, cr15, [r6], #784 @ 0x310 │ │ │ │ svclt 0x0000e543 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq ip, r0, r8, asr #11 │ │ │ │ + addeq ip, r0, ip, asr #11 │ │ │ │ addeq r3, sp, r6, lsr #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq ip, r0, r2, lsl r5 │ │ │ │ - addeq r2, r0, ip, asr fp │ │ │ │ - strdeq ip, [r0], r4 │ │ │ │ - addeq r2, r0, lr, lsr fp │ │ │ │ - addeq ip, r0, r8, ror r4 │ │ │ │ - addeq r2, r0, r2, asr #21 │ │ │ │ - addeq ip, r0, r8, asr r4 │ │ │ │ - addeq r2, r0, r2, lsr #21 │ │ │ │ - addeq ip, r0, lr, lsl #8 │ │ │ │ - addeq r2, r0, r8, asr sl │ │ │ │ - addeq ip, r0, r6, asr #7 │ │ │ │ - addeq r2, r0, r2, lsl sl │ │ │ │ - addeq ip, r0, ip, lsr #7 │ │ │ │ - strdeq r2, [r0], r8 │ │ │ │ - umulleq ip, r0, r2, r3 │ │ │ │ - ldrdeq r2, [r0], lr │ │ │ │ - addeq ip, r0, r8, ror r3 │ │ │ │ - addeq r2, r0, r4, asr #19 │ │ │ │ - @ instruction: 0x0080c2ba │ │ │ │ - addeq ip, r0, ip, asr r2 │ │ │ │ - addeq r2, r0, r8, lsr #17 │ │ │ │ - addeq ip, r0, r2, ror #3 │ │ │ │ - addeq r2, r0, lr, lsr #16 │ │ │ │ - addeq ip, r0, r2, asr #3 │ │ │ │ - addeq r2, r0, lr, lsl #16 │ │ │ │ - addeq ip, r0, r6, lsr #3 │ │ │ │ - strdeq r2, [r0], r2 @ │ │ │ │ - addeq ip, r0, r0, lsl #3 │ │ │ │ - addeq r2, r0, ip, asr #15 │ │ │ │ - addeq ip, r0, lr, lsl r1 │ │ │ │ - addeq ip, r0, lr, asr #1 │ │ │ │ - addeq r2, r0, sl, lsl r7 │ │ │ │ - strheq ip, [r0], r2 │ │ │ │ - strdeq r2, [r0], lr │ │ │ │ - addeq ip, r0, r8, ror r0 │ │ │ │ - addeq r2, r0, r4, asr #13 │ │ │ │ - addeq ip, r0, lr, asr #32 │ │ │ │ - umulleq r2, r0, sl, r6 │ │ │ │ - addeq ip, r0, r2, lsr r0 │ │ │ │ - addeq r2, r0, lr, ror r6 │ │ │ │ + addeq ip, r0, r6, lsl r5 │ │ │ │ + addeq r2, r0, r0, ror #22 │ │ │ │ + strdeq ip, [r0], r8 │ │ │ │ + addeq r2, r0, r2, asr #22 │ │ │ │ + addeq ip, r0, ip, ror r4 │ │ │ │ + addeq r2, r0, r6, asr #21 │ │ │ │ + addeq ip, r0, ip, asr r4 │ │ │ │ + addeq r2, r0, r6, lsr #21 │ │ │ │ + addeq ip, r0, r2, lsl r4 │ │ │ │ + addeq r2, r0, ip, asr sl │ │ │ │ + addeq ip, r0, sl, asr #7 │ │ │ │ + addeq r2, r0, r6, lsl sl │ │ │ │ + @ instruction: 0x0080c3b0 │ │ │ │ + strdeq r2, [r0], ip │ │ │ │ + umulleq ip, r0, r6, r3 │ │ │ │ + addeq r2, r0, r2, ror #19 │ │ │ │ + addeq ip, r0, ip, ror r3 │ │ │ │ + addeq r2, r0, r8, asr #19 │ │ │ │ + @ instruction: 0x0080c2be │ │ │ │ + addeq ip, r0, r0, ror #4 │ │ │ │ + addeq r2, r0, ip, lsr #17 │ │ │ │ + addeq ip, r0, r6, ror #3 │ │ │ │ + addeq r2, r0, r2, lsr r8 │ │ │ │ + addeq ip, r0, r6, asr #3 │ │ │ │ + addeq r2, r0, r2, lsl r8 │ │ │ │ + addeq ip, r0, sl, lsr #3 │ │ │ │ + strdeq r2, [r0], r6 │ │ │ │ + addeq ip, r0, r4, lsl #3 │ │ │ │ + ldrdeq r2, [r0], r0 │ │ │ │ + addeq ip, r0, r2, lsr #2 │ │ │ │ + ldrdeq ip, [r0], r2 │ │ │ │ + addeq r2, r0, lr, lsl r7 │ │ │ │ + strheq ip, [r0], r6 │ │ │ │ + addeq r2, r0, r2, lsl #14 │ │ │ │ + addeq ip, r0, ip, ror r0 │ │ │ │ + addeq r2, r0, r8, asr #13 │ │ │ │ + addeq ip, r0, r2, asr r0 │ │ │ │ + umulleq r2, r0, lr, r6 │ │ │ │ + addeq ip, r0, r6, lsr r0 │ │ │ │ + addeq r2, r0, r2, lsl #13 │ │ │ │ @ instruction: 0x46284eba │ │ │ │ @ instruction: 0xf0d2f0b9 │ │ │ │ ldrbtmi sl, [lr], #-2318 @ 0xfffff6f2 │ │ │ │ cmnpvc fp, #64, 4 @ p-variant is OBSOLETE │ │ │ │ smladxcs r0, r2, r6, r4 │ │ │ │ ldc2l 6, cr15, [r2], #-780 @ 0xfffffcf4 │ │ │ │ @ instruction: 0xf0b94628 │ │ │ │ @@ -330702,47 +330702,47 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 918734 │ │ │ │ @ instruction: 0xf04f4825 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx ff798740 │ │ │ │ svclt 0x0000e7a6 │ │ │ │ ... │ │ │ │ - addeq fp, r0, lr, lsr pc │ │ │ │ - addeq fp, r0, lr, lsr #30 │ │ │ │ - addeq r2, r0, sl, ror r5 │ │ │ │ - addeq fp, r0, r2, lsl pc │ │ │ │ - addeq r2, r0, lr, asr r5 │ │ │ │ - addeq fp, r0, sl, ror #29 │ │ │ │ - addeq r2, r0, r6, lsr r5 │ │ │ │ - addeq fp, r0, r2, asr #29 │ │ │ │ - addeq r2, r0, lr, lsl #10 │ │ │ │ - addeq fp, r0, sl, lsl #29 │ │ │ │ - ldrdeq r2, [r0], r6 │ │ │ │ - addeq fp, r0, r0, asr lr │ │ │ │ - umulleq r2, r0, ip, r4 │ │ │ │ - addeq fp, r0, r8, lsl #28 │ │ │ │ - addeq r2, r0, r4, asr r4 │ │ │ │ - addeq fp, r0, ip, ror #27 │ │ │ │ - addeq r2, r0, r8, lsr r4 │ │ │ │ - @ instruction: 0x0080bdb4 │ │ │ │ - addeq r2, r0, r0, lsl #8 │ │ │ │ - addeq fp, r0, r8, asr #26 │ │ │ │ - umulleq r2, r0, r2, r3 │ │ │ │ - addeq fp, r0, r8, lsr #26 │ │ │ │ - addeq r2, r0, r2, ror r3 │ │ │ │ - addeq fp, r0, sl, lsl #26 │ │ │ │ - addeq r2, r0, r6, asr r3 │ │ │ │ - addeq fp, r0, ip, ror #25 │ │ │ │ - addeq r2, r0, r8, lsr r3 │ │ │ │ - ldrdeq fp, [r0], r0 │ │ │ │ - addeq r2, r0, ip, lsl r3 │ │ │ │ - @ instruction: 0x0080bcb2 │ │ │ │ - strdeq r2, [r0], ip │ │ │ │ - umulleq fp, r0, r8, ip │ │ │ │ - addeq r2, r0, r2, ror #5 │ │ │ │ + addeq fp, r0, r2, asr #30 │ │ │ │ + addeq fp, r0, r2, lsr pc │ │ │ │ + addeq r2, r0, lr, ror r5 │ │ │ │ + addeq fp, r0, r6, lsl pc │ │ │ │ + addeq r2, r0, r2, ror #10 │ │ │ │ + addeq fp, r0, lr, ror #29 │ │ │ │ + addeq r2, r0, sl, lsr r5 │ │ │ │ + addeq fp, r0, r6, asr #29 │ │ │ │ + addeq r2, r0, r2, lsl r5 │ │ │ │ + addeq fp, r0, lr, lsl #29 │ │ │ │ + ldrdeq r2, [r0], sl │ │ │ │ + addeq fp, r0, r4, asr lr │ │ │ │ + addeq r2, r0, r0, lsr #9 │ │ │ │ + addeq fp, r0, ip, lsl #28 │ │ │ │ + addeq r2, r0, r8, asr r4 │ │ │ │ + strdeq fp, [r0], r0 │ │ │ │ + addeq r2, r0, ip, lsr r4 │ │ │ │ + @ instruction: 0x0080bdb8 │ │ │ │ + addeq r2, r0, r4, lsl #8 │ │ │ │ + addeq fp, r0, ip, asr #26 │ │ │ │ + umulleq r2, r0, r6, r3 │ │ │ │ + addeq fp, r0, ip, lsr #26 │ │ │ │ + addeq r2, r0, r6, ror r3 │ │ │ │ + addeq fp, r0, lr, lsl #26 │ │ │ │ + addeq r2, r0, sl, asr r3 │ │ │ │ + strdeq fp, [r0], r0 │ │ │ │ + addeq r2, r0, ip, lsr r3 │ │ │ │ + ldrdeq fp, [r0], r4 │ │ │ │ + addeq r2, r0, r0, lsr #6 │ │ │ │ + @ instruction: 0x0080bcb6 │ │ │ │ + addeq r2, r0, r0, lsl #6 │ │ │ │ + umulleq fp, r0, ip, ip │ │ │ │ + addeq r2, r0, r6, ror #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ldrmi fp, [r5], -fp, lsl #1 │ │ │ │ strcs r4, [r0], #-2610 @ 0xfffff5ce │ │ │ │ strmi r4, [r8], -r7, lsl #12 │ │ │ │ @@ -330793,16 +330793,16 @@ │ │ │ │ strb r6, [r4, sl]! │ │ │ │ andcs r9, r3, #81920 @ 0x14000 │ │ │ │ andvs r2, sl, r1, lsl #6 │ │ │ │ @ instruction: 0xf6bbe7df │ │ │ │ svclt 0x0000eada │ │ │ │ addeq r3, sp, lr, ror #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, r0, lr, ror #22 │ │ │ │ - @ instruction: 0x008021ba │ │ │ │ + addeq fp, r0, r2, ror fp │ │ │ │ + @ instruction: 0x008021be │ │ │ │ addeq r3, sp, lr, ror #7 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 316274 >::resize(unsigned int)@@Base+0x31690> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 14, cr15, cr8, cr12, {6} │ │ │ │ @ instruction: 0x4615b0b7 │ │ │ │ @@ -331103,17 +331103,17 @@ │ │ │ │ @ instruction: 0xf8da0b16 │ │ │ │ cdp 0, 8, cr3, cr8, cr4, {0} │ │ │ │ @ instruction: 0x93267b06 │ │ │ │ movsvs pc, #12582912 @ 0xc00000 │ │ │ │ blvs 2166c4 >::_M_default_append(unsigned int)@@Base+0x5aed4> │ │ │ │ blvs a968b0 │ │ │ │ bleq 316b5c >::resize(unsigned int)@@Base+0x31f78> │ │ │ │ - blvc a168b8 │ │ │ │ + blvc a168b8 │ │ │ │ stcl 6, cr15, [r8, #-748]! @ 0xfffffd14 │ │ │ │ - blvc a16900 │ │ │ │ + blvc a16900 │ │ │ │ blvs a96904 │ │ │ │ blvc 1196b70 │ │ │ │ blvs ff356d68 │ │ │ │ blx 596e60 │ │ │ │ mvnhi pc, #128, 4 │ │ │ │ ldmdals r4, {r1, r4, r9, fp, ip, pc} │ │ │ │ @ instruction: 0x41854296 │ │ │ │ @@ -331266,27 +331266,27 @@ │ │ │ │ vldr d9, [r2, #64] @ 0x40 │ │ │ │ ldmdavs r9, {r8, r9, fp, ip, sp, lr} │ │ │ │ @ instruction: 0xeeb49a30 │ │ │ │ strmi r7, [sl], #-3009 @ 0xfffff43f │ │ │ │ mrc 0, 7, r6, cr1, cr10, {0} │ │ │ │ @ instruction: 0xf67ffa10 │ │ │ │ ldc 15, cr10, [r7, #444] @ 0x1bc │ │ │ │ - blls 9de110 │ │ │ │ + blls 9de110 │ │ │ │ blvs ff196fd4 │ │ │ │ blvc ff316fe8 │ │ │ │ blx 5970e0 │ │ │ │ svcge 0x0064f67f │ │ │ │ svclt 0x0000e751 │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ addeq r3, sp, r4, ror r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r3, sp, r4, lsr #3 │ │ │ │ - addeq fp, r0, r2, lsl #8 │ │ │ │ - addeq r1, r0, lr, asr #20 │ │ │ │ + addeq fp, r0, r6, lsl #8 │ │ │ │ + addeq r1, r0, r2, asr sl │ │ │ │ ldmdage r0!, {r1, r2, r3, r5, r8, r9, fp, sp, pc} │ │ │ │ andne lr, r6, #3506176 @ 0x358000 │ │ │ │ andls r9, r0, r2, lsr #32 │ │ │ │ bleq 1197014 │ │ │ │ @ instruction: 0x93244650 │ │ │ │ vtrn.8 , │ │ │ │ stmdacs r1, {r2, r5, r8, r9, fp, ip, pc} │ │ │ │ @@ -331321,15 +331321,15 @@ │ │ │ │ ands r9, r7, r2, lsl r5 │ │ │ │ biceq pc, r0, #3 │ │ │ │ @ instruction: 0xf0002bc0 │ │ │ │ ldc 1, cr8, [r2, #792] @ 0x318 │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle 399e28 >::resize(unsigned int)@@Base+0xb5244> │ │ │ │ - blvs a16c34 │ │ │ │ + blvs a16c34 │ │ │ │ blvc 1970cc │ │ │ │ blvs ff3570c4 │ │ │ │ blx 5971bc │ │ │ │ @ instruction: 0x3e01d945 │ │ │ │ strbhi pc, [r9, #-192] @ 0xffffff40 @ │ │ │ │ stcpl 8, cr15, [r4, #-356] @ 0xfffffe9c │ │ │ │ @ instruction: 0x305ef895 │ │ │ │ @@ -331369,15 +331369,15 @@ │ │ │ │ ldmdble r4, {r0, r1, r2, r3, r4, r5, r8, r9, fp, sp} │ │ │ │ biceq pc, r0, #3 │ │ │ │ @ instruction: 0xf0002bc0 │ │ │ │ ldc 1, cr8, [r1, #840] @ 0x348 │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle feb99ee8 │ │ │ │ - blvs a16cf0 │ │ │ │ + blvs a16cf0 │ │ │ │ blvc 19718c │ │ │ │ blvs ff357184 │ │ │ │ blx 59727c │ │ │ │ ldc 8, cr13, [r7, #636] @ 0x27c │ │ │ │ @ instruction: 0xf8da5b00 │ │ │ │ ldc 0, cr3, [r7, #16] │ │ │ │ vmov.f64 d7, #84 @ 0x3ea00000 0.3125000 │ │ │ │ @@ -331541,15 +331541,15 @@ │ │ │ │ blls 552578 │ │ │ │ ldmdavs fp, {r0, r2, r3, r4, r9, fp, ip, pc} │ │ │ │ blle 3ac3b0 >::resize(unsigned int)@@Base+0xc77cc> │ │ │ │ bls 9825b8 │ │ │ │ addsmi r6, sl, #1769472 @ 0x1b0000 │ │ │ │ bls 752564 │ │ │ │ andsvs r2, r3, r3, lsl #6 │ │ │ │ - bllt 9d9958 │ │ │ │ + bllt 9d9958 │ │ │ │ tstcs r1, #94208 @ 0x17000 │ │ │ │ @ instruction: 0xf7ff6013 │ │ │ │ @ instruction: 0xf892bb1c │ │ │ │ ldreq r3, [fp, r1, lsl #3] │ │ │ │ mcrge 4, 2, pc, cr5, cr15, {1} @ │ │ │ │ @ instruction: 0x4604e633 │ │ │ │ vadd.i8 q10, , q0 │ │ │ │ @@ -331737,25 +331737,25 @@ │ │ │ │ movwcc r3, #4096 @ 0x1000 │ │ │ │ andcc pc, r0, r9, asr #17 │ │ │ │ blls 4d5bf4 │ │ │ │ @ instruction: 0xf53f1e5e │ │ │ │ addseq sl, pc, r3, lsl #28 │ │ │ │ svclt 0x0000e4ad │ │ │ │ ... │ │ │ │ - addeq fp, r0, lr │ │ │ │ + addeq fp, r0, r2, lsl r0 │ │ │ │ @ instruction: 0xffff7ebd │ │ │ │ - umulleq sl, r0, r0, pc @ │ │ │ │ - addeq sl, r0, sl, lsr pc │ │ │ │ - addeq r1, r0, r6, lsl #11 │ │ │ │ - addeq sl, r0, r2, asr #29 │ │ │ │ - addeq r1, r0, lr, lsl #10 │ │ │ │ - addeq sl, r0, sl, lsr #29 │ │ │ │ - strdeq r1, [r0], r6 │ │ │ │ - addeq sl, r0, ip, lsl #29 │ │ │ │ - ldrdeq r1, [r0], r8 │ │ │ │ + umulleq sl, r0, r4, pc @ │ │ │ │ + addeq sl, r0, lr, lsr pc │ │ │ │ + addeq r1, r0, sl, lsl #11 │ │ │ │ + addeq sl, r0, r6, asr #29 │ │ │ │ + addeq r1, r0, r2, lsl r5 │ │ │ │ + addeq sl, r0, lr, lsr #29 │ │ │ │ + strdeq r1, [r0], sl │ │ │ │ + umulleq sl, r0, r0, lr │ │ │ │ + ldrdeq r1, [r0], ip │ │ │ │ @ instruction: 0x3180f892 │ │ │ │ vpadd.i8 d18, d0, d31 │ │ │ │ @ instruction: 0xf0038190 │ │ │ │ blcs ff15cba8 │ │ │ │ orrshi pc, r4, #0 │ │ │ │ blmi 9972f8 │ │ │ │ blmi ff197788 │ │ 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int)@@Base+0x5c10c> │ │ │ │ blcc 1297d6c │ │ │ │ blvc ff257d7c │ │ │ │ blx 597e74 │ │ │ │ @@ -332517,38 +332517,38 @@ │ │ │ │ blx 598448 │ │ │ │ @ instruction: 0xee09da3a │ │ │ │ @ instruction: 0xee844b40 │ │ │ │ @ instruction: 0xf7ff0b02 │ │ │ │ svclt 0x0000bb48 │ │ │ │ ldrlt r4, [r9, #-3109]! @ 0xfffff3db │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ - strdeq sl, [r0], r6 │ │ │ │ - addeq r0, r0, r0, asr #22 │ │ │ │ - addeq sl, r0, r0, lsl #9 │ │ │ │ - addeq r0, r0, sl, asr #21 │ │ │ │ - addeq sl, r0, lr, asr r4 │ │ │ │ - addeq r0, r0, r8, lsr #21 │ │ │ │ - addeq sl, r0, lr, ror #7 │ │ │ │ - addeq r0, r0, sl, lsr sl │ │ │ │ - addeq sl, r0, r8, lsl #7 │ │ │ │ - ldrdeq r0, [r0], r4 │ │ │ │ - addeq sl, r0, sl, ror #6 │ │ │ │ - @ instruction: 0x008009b6 │ │ │ │ - addeq sl, r0, r0, lsr #5 │ │ │ │ - addeq r0, r0, ip, ror #17 │ │ │ │ - addeq sl, r0, r2, lsl #5 │ │ │ │ - addeq r0, r0, lr, asr #17 │ │ │ │ - ldrdeq sl, [r0], r6 │ │ │ │ - addeq r0, r0, r2, lsr #16 │ │ │ │ - @ instruction: 0x0080a1b8 │ │ │ │ - addeq r0, r0, r4, lsl #16 │ │ │ │ - umulleq sl, r0, sl, r1 │ │ │ │ - addeq r0, r0, r6, ror #15 │ │ │ │ - addeq sl, r0, lr, lsr #2 │ │ │ │ - addeq r0, r0, sl, ror r7 │ │ │ │ + strdeq sl, [r0], sl @ │ │ │ │ + addeq r0, r0, r4, asr #22 │ │ │ │ + addeq sl, r0, r4, lsl #9 │ │ │ │ + addeq r0, r0, lr, asr #21 │ │ │ │ + addeq sl, r0, r2, ror #8 │ │ │ │ + addeq r0, r0, ip, lsr #21 │ │ │ │ + strdeq sl, [r0], r2 │ │ │ │ + addeq r0, r0, lr, lsr sl │ │ │ │ + addeq sl, r0, ip, lsl #7 │ │ │ │ + ldrdeq r0, [r0], r8 │ │ │ │ + addeq sl, r0, lr, ror #6 │ │ │ │ + @ instruction: 0x008009ba │ │ │ │ + addeq sl, r0, r4, lsr #5 │ │ │ │ + strdeq r0, [r0], r0 @ │ │ │ │ + addeq sl, r0, r6, lsl #5 │ │ │ │ + ldrdeq r0, [r0], r2 │ │ │ │ + ldrdeq sl, [r0], sl @ │ │ │ │ + addeq r0, r0, r6, lsr #16 │ │ │ │ + @ instruction: 0x0080a1bc │ │ │ │ + addeq r0, r0, r8, lsl #16 │ │ │ │ + umulleq sl, r0, lr, r1 │ │ │ │ + addeq r0, r0, sl, ror #15 │ │ │ │ + addeq sl, r0, r2, lsr r1 │ │ │ │ + addeq r0, r0, lr, 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r8, r0, r2, lsl sl │ │ │ │ + rsbseq pc, pc, lr, asr r0 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi 162f73c │ │ │ │ blmi 162f764 │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ @@ -334028,21 +334028,21 @@ │ │ │ │ @ instruction: 0xf8e0f6c1 │ │ │ │ str r9, [fp, r5, lsl #22]! │ │ │ │ ldmib r4, {r3, r4, r5, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r0, sp, r0, ror #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, r0, ip, asr #18 │ │ │ │ - @ instruction: 0x007fef98 │ │ │ │ - addeq r8, r0, r0, lsr r9 │ │ │ │ - rsbseq lr, pc, ip, ror pc @ │ │ │ │ + addeq r8, r0, r0, asr r9 │ │ │ │ + @ instruction: 0x007fef9c │ │ │ │ + addeq r8, r0, r4, lsr r9 │ │ │ │ + rsbseq lr, pc, r0, lsl #31 │ │ │ │ addeq r0, sp, ip, lsr #3 │ │ │ │ - addeq r8, r0, r6, lsr #17 │ │ │ │ - ldrshteq lr, [pc], #-226 │ │ │ │ + addeq r8, r0, sl, lsr #17 │ │ │ │ + ldrshteq lr, [pc], #-230 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 319518 >::resize(unsigned int)@@Base+0x34934> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ ldrmi fp, [r9], r3, lsl #1 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ @@ -334059,15 +334059,15 @@ │ │ │ │ @ instruction: 0x46304619 │ │ │ │ vaddl.u8 , d18, d18 │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ sbchi pc, r5, r0, asr #32 │ │ │ │ ldrmi r3, [r9, #1793]! @ 0x701 │ │ │ │ adcshi pc, sl, r0 │ │ │ │ svccc 0x0004f855 │ │ │ │ - bvs 9f852c │ │ │ │ + bvs 9f852c │ │ │ │ @ instruction: 0xf8d2b11a │ │ │ │ bcs 166484 │ │ │ │ stmibvs r2!, {r1, r3, r5, r6, r7, r9, fp, ip, lr, pc} │ │ │ │ ldrtmi r2, [r0], -r0, lsl #2 │ │ │ │ pldw [r0], -r5, asr #1 │ │ │ │ blls 1199b94 │ │ │ │ blge 199728 │ │ │ │ @@ -334173,20 +334173,20 @@ │ │ │ │ cdp2 6, 15, cr15, cr12, cr0, {6} │ │ │ │ strtmi r4, [r1], -sl, lsl #16 │ │ │ │ @ instruction: 0xf6c04478 │ │ │ │ @ instruction: 0x4620ffb7 │ │ │ │ ldc 0, cr11, [sp], #12 │ │ │ │ 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pc} │ │ │ │ ldrmi sl, [r5], #-3869 @ 0xfffff0e3 │ │ │ │ ... │ │ │ │ bicmi ip, sp, r5, ror #26 │ │ │ │ umulleq pc, ip, ip, r7 @ │ │ │ │ @ instruction: 0xffff5c7f │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r4, lr, lsr #7 │ │ │ │ - strdeq r7, [r0], sl │ │ │ │ - addeq r7, r0, ip, asr #29 │ │ │ │ - rsbseq lr, pc, r6, lsl r5 @ │ │ │ │ + @ instruction: 0x008403b2 │ │ │ │ + strdeq r7, [r0], lr │ │ │ │ + ldrdeq r7, [r0], r0 │ │ │ │ + rsbseq lr, pc, sl, lsl r5 @ │ │ │ │ addeq pc, ip, r8, asr #14 │ │ │ │ - addeq r7, r0, r8, ror #28 │ │ │ │ + addeq r7, r0, ip, ror #28 │ │ │ │ @ instruction: 0xffff8aa3 │ │ │ │ @ instruction: 0xfffff835 │ │ │ │ @ instruction: 0xffff8c57 │ │ │ │ @ instruction: 0xfffff5e3 │ │ │ │ - addeq r7, r0, r0, lsl #31 │ │ │ │ - addeq r7, r0, r0, lsr #28 │ │ │ │ - rsbseq lr, pc, sl, ror #8 │ │ │ │ + addeq r7, r0, r4, lsl #31 │ │ │ │ + addeq r7, r0, r4, lsr #28 │ │ │ │ + rsbseq lr, pc, lr, ror #8 │ │ │ │ andeq r0, r0, fp, lsr pc │ │ │ │ andeq r0, r0, r5, ror #13 │ │ │ │ @ instruction: 0xffff8da1 │ │ │ │ - ldrdeq r7, [r0], r4 │ │ │ │ - rsbseq lr, pc, lr, lsl r4 @ │ │ │ │ - @ instruction: 0x00807db6 │ │ │ │ - rsbseq lr, pc, r0, lsl #8 │ │ │ │ + ldrdeq r7, [r0], r8 │ │ │ │ + rsbseq lr, pc, r2, lsr #8 │ │ │ │ + @ instruction: 0x00807dba │ │ │ │ + rsbseq lr, pc, r4, lsl #8 │ │ │ │ @ instruction: 0xffff8975 │ │ │ │ @ instruction: 0xffff87ed │ │ │ │ - addeq r7, r0, r0, ror sp │ │ │ │ - ldrhteq lr, [pc], #-58 │ │ │ │ - addeq r7, r0, r0, asr sp │ │ │ │ - rsbseq lr, pc, r2, lsr #7 │ │ │ │ - addeq r7, r0, r6, lsl sp │ │ │ │ - rsbseq lr, pc, r0, ror #6 │ │ │ │ + addeq r7, r0, r4, ror sp │ │ │ │ + ldrhteq lr, [pc], #-62 │ │ │ │ + addeq r7, r0, r4, asr sp │ │ │ │ + rsbseq lr, pc, r6, lsr #7 │ │ │ │ + addeq r7, r0, sl, lsl sp │ │ │ │ + rsbseq lr, pc, r4, ror #6 │ │ │ │ @ instruction: 0xfffff315 │ │ │ │ - addeq r7, r0, r4, ror #25 │ │ │ │ - rsbseq lr, pc, lr, lsr #6 │ │ │ │ + addeq r7, r0, r8, ror #25 │ │ │ │ + rsbseq lr, pc, r2, lsr r3 @ │ │ │ │ @ instruction: 0xffff8687 │ │ │ │ - @ instruction: 0x00807cb2 │ │ │ │ - ldrshteq lr, [pc], #-44 │ │ │ │ + @ instruction: 0x00807cb6 │ │ │ │ + rsbseq lr, pc, r0, lsl #6 │ │ │ │ @ instruction: 0xffff85dd │ │ │ │ - addeq r7, r0, r0, lsl #25 │ │ │ │ - rsbseq lr, pc, sl, asr #5 │ │ │ │ + addeq r7, r0, r4, lsl #25 │ │ │ │ + rsbseq lr, pc, lr, asr #5 │ │ │ │ @ instruction: 0xffff4b5b │ │ │ │ - addeq r7, r0, lr, asr #24 │ │ │ │ - @ instruction: 0x007fe298 │ │ │ │ + addeq r7, r0, r2, asr ip │ │ │ │ + @ instruction: 0x007fe29c │ │ │ │ @ instruction: 0xffff4b4d │ │ │ │ - addeq r7, r0, ip, lsl ip │ │ │ │ - rsbseq lr, pc, r6, ror #4 │ │ │ │ + addeq r7, r0, r0, lsr #24 │ │ │ │ + rsbseq lr, pc, sl, ror #4 │ │ │ │ @ instruction: 0xffff4e73 │ │ │ │ - addeq r7, r0, sl, ror #23 │ │ │ │ - rsbseq lr, pc, r6, lsr r2 @ │ │ │ │ + addeq r7, r0, lr, ror #23 │ │ │ │ + rsbseq lr, pc, sl, lsr r2 @ │ │ │ │ andeq r0, r0, r5, asr r9 │ │ │ │ - @ instruction: 0x00807bba │ │ │ │ - rsbseq lr, pc, r6, lsl #4 │ │ │ │ + @ instruction: 0x00807bbe │ │ │ │ + rsbseq lr, pc, sl, lsl #4 │ │ │ │ @ instruction: 0xffffc097 │ │ │ │ - addeq r7, r0, r6, lsl #23 │ │ │ │ - ldrsbteq lr, [pc], #-18 │ │ │ │ + addeq r7, r0, sl, lsl #23 │ │ │ │ + ldrsbteq lr, [pc], #-22 │ │ │ │ @ instruction: 0xffff5965 │ │ │ │ - addeq r7, r0, sl, asr fp │ │ │ │ - rsbseq lr, pc, r6, lsr #3 │ │ │ │ + addeq r7, r0, lr, asr fp │ │ │ │ + rsbseq lr, pc, sl, lsr #3 │ │ │ │ @ instruction: 0xffffbf47 │ │ │ │ - addeq r7, r0, r6, lsr #22 │ │ │ │ - rsbseq lr, pc, r2, ror r1 @ │ │ │ │ + addeq r7, r0, sl, lsr #22 │ │ │ │ + rsbseq lr, pc, r6, ror r1 @ │ │ │ │ @ instruction: 0xffffe4e9 │ │ │ │ - strdeq r7, [r0], sl │ │ │ │ - rsbseq lr, pc, r6, asr #2 │ │ │ │ + strdeq r7, [r0], lr │ │ │ │ + rsbseq lr, pc, sl, asr #2 │ │ │ │ @ instruction: 0xffffef1d │ │ │ │ @ instruction: 0xfffff007 │ │ │ │ - @ instruction: 0x00807abc │ │ │ │ - rsbseq lr, pc, r8, lsl #2 │ │ │ │ + addeq r7, r0, r0, asr #21 │ │ │ │ + rsbseq lr, pc, ip, lsl #2 │ │ │ │ @ instruction: 0xffff519f │ │ │ │ - umulleq r7, r0, r0, sl │ │ │ │ - ldrsbteq lr, [pc], #-12 │ │ │ │ + umulleq r7, r0, r4, sl │ │ │ │ + rsbseq lr, pc, r0, ror #1 │ │ │ │ @ instruction: 0xffffea8b │ │ │ │ - addeq r7, r0, r4, ror #20 │ │ │ │ - ldrhteq lr, [pc], #-0 │ │ │ │ + addeq r7, r0, r8, ror #20 │ │ │ │ + ldrhteq lr, [pc], #-4 │ │ │ │ @ instruction: 0xffff4b93 │ │ │ │ - addeq r7, r0, r8, lsr sl │ │ │ │ - rsbseq lr, pc, r4, lsl #1 │ │ │ │ + addeq r7, r0, ip, lsr sl │ │ │ │ + rsbseq lr, pc, r8, lsl #1 │ │ │ │ @ instruction: 0xffff4b17 │ │ │ │ - addeq r7, r0, ip, lsl #20 │ │ │ │ - rsbseq lr, pc, r8, asr r0 @ │ │ │ │ - rsbseq lr, pc, r8, lsl lr @ │ │ │ │ - umulleq pc, r3, lr, lr @ │ │ │ │ + addeq r7, r0, r0, lsl sl │ │ │ │ + rsbseq lr, pc, ip, asr r0 @ │ │ │ │ + rsbseq lr, pc, ip, lsl lr @ │ │ │ │ + addeq pc, r3, r2, lsr #29 │ │ │ │ andeq r0, r0, r1, lsr #9 │ │ │ │ - addeq r7, r0, sl, asr fp │ │ │ │ - rsbseq r9, pc, sl, lsl pc @ │ │ │ │ - addeq r7, r0, ip, lsr #19 │ │ │ │ - ldrshteq sp, [pc], #-248 │ │ │ │ - umulleq r7, r0, r2, r9 │ │ │ │ - ldrsbteq sp, [pc], #-254 │ │ │ │ - addeq r7, r0, ip, lsr #22 │ │ │ │ + addeq r7, r0, lr, asr fp │ │ │ │ + rsbseq r9, pc, lr, lsl pc @ │ │ │ │ + @ instruction: 0x008079b0 │ │ │ │ + ldrshteq sp, [pc], #-252 │ │ │ │ + umulleq r7, r0, r6, r9 │ │ │ │ + rsbseq sp, pc, r2, ror #31 │ │ │ │ + addeq r7, r0, r0, lsr fp │ │ │ │ + addeq r7, r0, r2, ror fp │ │ │ │ + addeq r7, r0, r2, asr r9 │ │ │ │ + @ instruction: 0x007fdf9e │ │ │ │ + addeq r7, r0, r2, asr fp │ │ │ │ + addeq r7, r0, r4, lsl #23 │ │ │ │ + addeq r7, r0, r8, lsl r9 │ │ │ │ + rsbseq sp, pc, r4, ror #30 │ │ │ │ addeq r7, r0, lr, ror #22 │ │ │ │ - addeq r7, r0, lr, asr #18 │ │ │ │ - @ instruction: 0x007fdf9a │ │ │ │ - addeq r7, r0, lr, asr #22 │ │ │ │ - addeq r7, r0, r0, lsl #23 │ │ │ │ - addeq r7, r0, r4, lsl r9 │ │ │ │ - rsbseq sp, pc, r0, ror #30 │ │ │ │ - addeq r7, r0, sl, ror #22 │ │ │ │ - @ instruction: 0x00807bbc │ │ │ │ - ldrdeq r7, [r0], r8 │ │ │ │ - rsbseq sp, pc, r4, lsr #30 │ │ │ │ + addeq r7, r0, r0, asr #23 │ │ │ │ + ldrdeq r7, [r0], ip │ │ │ │ + rsbseq sp, pc, r8, lsr #30 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecb63a8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r2, r3, r5, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -335157,16 +335157,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6bf300c │ │ │ │ stmdami r5, {r0, r2, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf800f6c0 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - addeq r7, r0, r6, ror #13 │ │ │ │ - rsbseq sp, pc, r2, lsr sp @ │ │ │ │ + addeq r7, r0, sl, ror #13 │ │ │ │ + rsbseq sp, pc, r6, lsr sp @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 31a6b0 >::resize(unsigned int)@@Base+0x35acc> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 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│ │ │ andle r2, r2, r2, lsl #20 │ │ │ │ ldrmi r2, [r8], -r1, lsl #6 │ │ │ │ ldrblt r4, [r0, #-1904]! @ 0xfffff890 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 21a840 >::_M_default_append(unsigned int)@@Base+0x5f050> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @@ -335285,27 +335285,27 @@ │ │ │ │ @ instruction: 0x4181f892 │ │ │ │ @ instruction: 0xc181f89e │ │ │ │ @ instruction: 0xf00c07a4 │ │ │ │ @ instruction: 0xf0000c03 │ │ │ │ @ instruction: 0xf1bc80be │ │ │ │ @ instruction: 0xf0000f00 │ │ │ │ stmdavs r2, {r3, r5, r6, r7, pc}^ │ │ │ │ - bls 9f0c40 │ │ │ │ + bls 9f0c40 │ │ │ │ blcs 19aa38 │ │ │ │ adcsvs pc, r0, #20971520 @ 0x1400000 │ │ │ │ tstne sl, #3358720 @ 0x334000 │ │ │ │ stc 0, cr9, [sp, #100] @ 0x64 │ │ │ │ vldr d6, [r2, #-88] @ 0xffffffa8 │ │ │ │ vstr d3, [sp, #8] │ │ │ │ vstr d7, [sp, #80] @ 0x50 │ │ │ │ vmov.32 r2, d2[1] │ │ │ │ vstr d0, [sp, #12] │ │ │ │ vstr d2, [sp, #64] @ 0x40 │ │ │ │ @ instruction: 0xf6b73b0c │ │ │ │ - blls a1a69c │ │ │ │ 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│ │ │ svceq 0x0098f8cc │ │ │ │ bmi 19f1ddc │ │ │ │ blmi 19f1df8 │ │ │ │ addslt r4, r1, sl, ror r4 │ │ │ │ @@ -336306,15 +336306,15 @@ │ │ │ │ andcs r4, r0, fp, lsr r6 │ │ │ │ cdp 12, 11, cr2, cr7, cr0, {0} │ │ │ │ @ instruction: 0xdc126b00 │ │ │ │ ldc 0, cr14, [r1, #248] @ 0xf8 │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle 75ec24 │ │ │ │ - blvc a1ba2c │ │ │ │ + blvc a1ba2c │ │ │ │ blvc ff31bebc │ │ │ │ blx 59bfb4 │ │ │ │ andcc sp, r1, r0, lsl r8 │ │ │ │ addmi r3, r4, #4, 6 @ 0x10000000 │ │ │ │ ldmdavs r9, {r2, r3, r5, ip, lr, pc} │ │ │ │ @ instruction: 0x2180f891 │ │ │ │ ldmible r6!, {r0, r1, r2, r3, r4, r5, r9, fp, sp}^ │ │ │ │ @@ -336385,39 +336385,39 @@ │ │ │ │ @ instruction: 0xf6be300c │ │ │ │ ldmdami r0, {r0, r1, r3, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6be4478 │ │ │ │ ldr pc, [r1, r7, ror #28] │ │ │ │ svc 0x001cf6b5 │ │ │ │ @ instruction: 0x008cddb8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x008068b4 │ │ │ │ - addeq r6, r0, r8, lsl #16 │ │ │ │ - rsbseq r8, pc, r6, lsr #25 │ │ │ │ + @ instruction: 0x008068b8 │ │ │ │ + addeq r6, r0, ip, lsl #16 │ │ │ │ + rsbseq r8, pc, sl, lsr #25 │ │ │ │ addeq sp, ip, r0, lsl sp │ │ │ │ - @ instruction: 0x008067b4 │ │ │ │ - @ instruction: 0x007fca90 │ │ │ │ - addeq r6, r0, ip, asr r7 │ │ │ │ - rsbseq ip, pc, r8, lsr sl @ │ │ │ │ - addeq r6, r0, r2, asr #14 │ │ │ │ - addeq r6, r0, ip, lsl #15 │ │ │ │ - addeq r6, r0, r2, lsr #14 │ │ │ │ - addeq r6, r0, ip, asr #14 │ │ │ │ + @ instruction: 0x008067b8 │ │ │ │ + @ instruction: 0x007fca94 │ │ │ │ + addeq r6, r0, r0, ror #14 │ │ │ │ + rsbseq ip, pc, ip, lsr sl @ │ │ │ │ + addeq r6, r0, r6, asr #14 │ │ │ │ + umulleq r6, r0, r0, r7 │ │ │ │ + addeq r6, r0, r6, lsr #14 │ │ │ │ + addeq r6, r0, r0, asr r7 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ bmi f31db8 │ │ │ │ blmi f31fcc │ │ │ │ addlt r4, pc, sl, ror r4 @ │ │ │ │ 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asr #8 │ │ │ │ + rsbseq ip, pc, r6, lsr #14 │ │ │ │ + addeq r6, r0, r0, lsr r4 │ │ │ │ + rsbseq ip, pc, ip, lsl #14 │ │ │ │ addeq sp, ip, lr, lsr r9 │ │ │ │ - strdeq r6, [r0], r2 │ │ │ │ - rsbseq ip, pc, lr, asr #13 │ │ │ │ - ldrdeq r6, [r0], r8 │ │ │ │ - ldrhteq ip, [pc], #-100 │ │ │ │ - addeq r6, r0, lr, asr r3 │ │ │ │ - rsbseq ip, pc, sl, lsr r6 @ │ │ │ │ - addeq r6, r0, r8, asr r3 │ │ │ │ - addeq r6, r0, r6, lsl r3 │ │ │ │ - ldrshteq ip, [pc], #-82 │ │ │ │ - strdeq r6, [r0], ip │ │ │ │ - ldrsbteq ip, [pc], #-86 │ │ │ │ - ldrdeq r6, [r0], lr │ │ │ │ - ldrhteq ip, [pc], #-88 │ │ │ │ + strdeq r6, [r0], r6 @ │ │ │ │ + ldrsbteq ip, [pc], #-98 │ │ │ │ + ldrdeq r6, [r0], ip │ │ │ │ + ldrhteq ip, [pc], #-104 │ │ │ │ + addeq r6, r0, r2, ror #6 │ │ │ │ + rsbseq ip, pc, lr, lsr r6 @ │ │ │ │ + addeq r6, r0, ip, asr r3 │ │ │ │ + addeq r6, r0, sl, lsl r3 │ │ │ │ + ldrshteq ip, [pc], #-86 │ │ │ │ + addeq r6, r0, r0, lsl #6 │ │ │ │ + ldrsbteq ip, [pc], #-90 │ │ │ │ + addeq r6, r0, r2, ror #5 │ │ │ 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{r0, r1, r2, r4, r9, sl, lr}^ │ │ │ │ addlt r2, r7, ip, lsl #6 │ │ │ │ strmi r4, [r6], -ip, lsl #12 │ │ │ │ @@ -338640,22 +338640,22 @@ │ │ │ │ ldrbtmi r4, [r8], #-2060 @ 0xfffff7f4 │ │ │ │ @ instruction: 0xf6bc300c │ │ │ │ stmdami fp, {r0, r1, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ ldc2 6, cr15, [lr], #752 @ 0x2f0 │ │ │ │ ldrmi r9, [r8], -r5, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #28]! │ │ │ │ - addeq r4, r0, r0, lsl #10 │ │ │ │ - ldrsbteq sl, [pc], #-124 │ │ │ │ - addeq r4, r0, ip, ror #8 │ │ │ │ - rsbseq sl, pc, r8, asr #14 │ │ │ │ - strdeq r4, [r0], r0 │ │ │ │ - rsbseq sl, pc, ip, asr #13 │ │ │ │ - ldrdeq r4, [r0], r2 │ │ │ │ - rsbseq sl, pc, lr, lsr #13 │ │ │ │ + addeq r4, r0, r4, lsl #10 │ │ │ │ + rsbseq sl, pc, r0, ror #15 │ │ │ │ + addeq r4, r0, r0, ror r4 │ │ │ │ + rsbseq sl, pc, ip, asr #14 │ │ │ │ + strdeq r4, [r0], r4 @ │ │ │ │ + ldrsbteq sl, [pc], #-96 │ │ │ │ + ldrdeq r4, [r0], r6 │ │ │ │ + ldrhteq sl, [pc], #-98 │ │ │ │ svcmi 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0x180 │ │ │ │ movwcs fp, #4040 @ 0xfc8 │ │ │ │ bls 359d80 >::resize(unsigned int)@@Base+0x7519c> │ │ │ │ andsvs r2, r3, r1 │ │ │ │ ldclt 0, cr11, [r0, #-12]! │ │ │ │ @@ -338753,15 +338753,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ ldc 6, cr15, [r4], {179} @ 0xb3 │ │ │ │ addeq fp, ip, r6, ror r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r0, r4, asr #4 │ │ │ │ + addeq r4, r0, r8, asr #4 │ │ │ │ addeq fp, ip, lr, lsr r7 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r5, r6, lsl #12 │ │ │ │ ldrmi r4, [pc], -r8, lsl #12 │ │ │ │ @@ -338875,39 +338875,39 @@ │ │ │ │ bicsne pc, pc, r0, asr #4 │ │ │ │ blx d206f4 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ blx ffc206fc │ │ │ │ ldmdami r7, {r1, r2, r4, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ bicne pc, r5, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ - blx a2070c │ │ │ │ + blx a2070c │ │ │ │ @ instruction: 0x46214814 │ │ │ │ @ instruction: 0xf6bc4478 │ │ │ │ @ instruction: 0xe7c9fadd │ │ │ │ vtst.8 d20, d0, d2 │ │ │ │ ldrbtmi r1, [r8], #-463 @ 0xfffffe31 │ │ │ │ @ instruction: 0xf6bc300c │ │ │ │ ldmdami r0, {r0, r2, r4, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff5a0730 │ │ │ │ svclt 0x0000e7bc │ │ │ │ - addeq r4, r0, r8, lsl #3 │ │ │ │ - rsbseq sl, pc, r4, ror #8 │ │ │ │ - addeq r4, r0, r8, lsr r1 │ │ │ │ - addeq r4, r0, r8, lsr #1 │ │ │ │ - addeq r4, r0, sl, ror r0 │ │ │ │ - rsbseq sl, pc, r6, asr r3 @ │ │ │ │ - addeq r4, r0, r2, rrx │ │ │ │ - rsbseq sl, pc, lr, lsr r3 @ │ │ │ │ - addeq r4, r0, r0, asr #32 │ │ │ │ - rsbseq sl, pc, r2, lsr #6 │ │ │ │ - addeq r4, r0, r0, lsl r0 │ │ │ │ - rsbseq sl, pc, ip, ror #5 │ │ │ │ - strdeq r3, [r0], r6 │ │ │ │ - ldrsbteq sl, [pc], #-34 │ │ │ │ + addeq r4, r0, ip, lsl #3 │ │ │ │ + rsbseq sl, pc, r8, ror #8 │ │ │ │ + addeq r4, r0, ip, lsr r1 │ │ │ │ + addeq r4, r0, ip, lsr #1 │ │ │ │ + addeq r4, r0, lr, ror r0 │ │ │ │ + rsbseq sl, pc, sl, asr r3 @ │ │ │ │ + addeq r4, r0, r6, rrx │ │ │ │ + rsbseq sl, pc, r2, asr #6 │ │ │ │ + addeq r4, r0, r4, asr #32 │ │ │ │ + rsbseq sl, pc, r6, lsr #6 │ │ │ │ + addeq r4, r0, r4, lsl r0 │ │ │ │ + ldrshteq sl, [pc], #-32 │ │ │ │ + strdeq r3, [r0], sl │ │ │ │ + ldrsbteq sl, [pc], #-38 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ @ instruction: 0x46986916 │ │ │ │ strmi fp, [r7], -r3, lsl #1 │ │ │ │ blcs 17d564 │ │ │ │ @@ -338941,18 +338941,18 @@ │ │ │ │ stmdami r8, {r2, r3, r5, r6, r7, ip, lr, pc} │ │ │ │ bicpl pc, r6, r1, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9a6f6bc │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf6bc4478 │ │ │ │ ldrb pc, [pc, r1, ror #20] @ │ │ │ │ - addeq r3, r0, r6, asr pc │ │ │ │ - rsbseq sl, pc, r2, lsr r2 @ │ │ │ │ - addeq r3, r0, r8, lsl pc │ │ │ │ - ldrshteq sl, [pc], #-20 │ │ │ │ + addeq r3, r0, sl, asr pc │ │ │ │ + rsbseq sl, pc, r6, lsr r2 @ │ │ │ │ + addeq r3, r0, ip, lsl pc │ │ │ │ + ldrshteq sl, [pc], #-24 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 29e1f0 >::_M_default_append(unsigned int)@@Base+0xe2a00> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fa1074 │ │ │ │ strbmi pc, [ip, #2271] @ 0x8df @ │ │ │ │ @ instruction: 0x46164615 │ │ │ │ @@ -339061,15 +339061,15 @@ │ │ │ │ bcs 112b4e8 │ │ │ │ @ instruction: 0xf002d911 │ │ │ │ bcs ff1639f0 │ │ │ │ ldc 0, cr13, [r1, #220] @ 0xdc │ │ │ │ @ instruction: 0xeeb57b20 │ │ │ │ vsqrt.f64 d23, d0 │ │ │ │ blle ea1740 │ │ │ │ - blvc a1e548 │ │ │ │ + blvc a1e548 │ │ │ │ blvc ff21e9d8 │ │ │ │ blx 59ead0 │ │ │ │ cdp 8, 11, cr13, cr5, cr13, {1} │ │ │ │ ldmdals lr, {r6, r7, r8, r9, fp, ip, lr} │ │ │ │ addeq lr, r7, #0, 22 │ │ │ │ blx 59eae0 │ │ │ │ @ instruction: 0xf840d403 │ │ │ │ @@ -339174,15 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rsbseq r9, pc, sl, asr lr @ │ │ │ │ - strdeq r3, [r0], r0 │ │ │ │ - addeq r3, r0, lr, asr #20 │ │ │ │ - rsbseq r9, pc, sl, lsr #26 │ │ │ │ - addeq r3, r0, r8, lsr #19 │ │ │ │ - rsbseq r9, pc, r4, lsl #25 │ │ │ │ - umulleq r3, r0, r0, r9 │ │ │ │ - addeq r3, r0, r6, ror r9 │ │ │ │ - addeq r3, r0, lr, asr #18 │ │ │ │ - rsbseq r9, pc, sl, lsr #24 │ │ │ │ - addeq r3, r0, ip, lsr #18 │ │ │ │ - rsbseq r9, pc, r8, lsl #24 │ │ │ │ + addeq r3, r0, r6, lsl #28 │ │ │ │ + ldrdeq r3, [r0], ip │ │ │ │ + ldrhteq r9, [pc], #-248 │ │ │ │ + addeq r3, r0, r6, asr #25 │ │ │ │ + addeq r3, r0, r2, lsr #23 │ │ │ │ + rsbseq r9, pc, lr, ror lr @ │ │ │ │ + addeq r3, r0, r4, lsl #23 │ │ │ │ + rsbseq r9, pc, lr, asr lr @ │ │ │ │ + strdeq r3, [r0], r4 │ │ │ │ + addeq r3, r0, r2, asr sl │ │ │ │ + rsbseq r9, pc, lr, lsr #26 │ │ │ │ + addeq r3, r0, ip, lsr #19 │ │ │ │ + rsbseq r9, pc, r8, lsl #25 │ │ │ │ + umulleq r3, r0, r4, r9 │ │ │ │ + addeq r3, r0, sl, ror r9 │ │ │ │ + addeq r3, r0, r2, asr r9 │ │ │ │ + rsbseq r9, pc, lr, lsr #24 │ │ │ │ + addeq r3, r0, r0, lsr r9 │ │ │ │ + rsbseq r9, pc, ip, lsl #24 │ │ │ │ strdlt fp, [r9], r0 │ │ │ │ strls r9, [r1], #-3093 @ 0xfffff3eb │ │ │ │ strls r9, [r2], #-3094 @ 0xfffff3ea │ │ │ │ strls r9, [r3], #-3097 @ 0xfffff3e7 │ │ │ │ strls r9, [r4], #-3098 @ 0xfffff3e6 │ │ │ │ strls r9, [r5], #-3099 @ 0xfffff3e5 │ │ │ │ strls r9, [r6], #-3100 @ 0xfffff3e4 │ │ │ │ @@ -339389,15 +339389,15 @@ │ │ │ │ cmnvs r1, #37 @ 0x25 │ │ │ │ ldmdapl fp, {r1, r2, r5, r8, fp, lr}^ │ │ │ │ ldrmi r9, [r9], -r1, lsl #6 │ │ │ │ vhadd.s8 d31, d12, d9 │ │ │ │ umaalcc pc, r4, r4, r8 @ │ │ │ │ movweq pc, #16451 @ 0x4043 @ │ │ │ │ subcc pc, r4, r4, lsl #17 │ │ │ │ - bvs a0faa0 │ │ │ │ + bvs a0faa0 │ │ │ │ ldrle r1, [r0], #-3667 @ 0xfffff1ad │ │ │ │ bl 1bd4b4 >::_M_default_append(unsigned int)@@Base+0x1cc4> │ │ │ │ stmdblt r5!, {r1, r7, r8} │ │ │ │ adcmi lr, sl, #16 │ │ │ │ blcc 1d748c >::_M_default_append(unsigned int)@@Base+0x1bc9c> │ │ │ │ @ instruction: 0xf851d307 │ │ │ │ addsmi r2, r6, #4, 26 @ 0x100 │ │ │ │ @@ -339463,15 +339463,15 @@ │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ ldclmi 0, cr11, [r4, #604] @ 0x25c │ │ │ │ @ instruction: 0x46994cd4 │ │ │ │ @ instruction: 0x4607447d │ │ │ │ ldrls r9, [r0], -r1, lsr #28 │ │ │ │ - blge a1dcc4 │ │ │ │ + blge a1dcc4 │ │ │ │ @ instruction: 0x9d2f592c │ │ │ │ stmdavs r4!, {r0, r1, r4, r5, r8, fp, sp, lr} │ │ │ │ @ instruction: 0xf04f9415 │ │ │ │ tstls r1, r0, lsl #8 │ │ │ │ eorvs r2, r9, r1, lsl #2 │ │ │ │ ldmdavs lr, {r8, sp} │ │ │ │ ldmdavs r9, {r0, r1, r4, r8, ip, pc}^ │ │ │ │ @@ -339675,38 +339675,38 @@ │ │ │ │ ldrbtmi r1, [r8], #-212 @ 0xffffff2c │ │ │ │ stc2 6, cr15, [ip], #748 @ 0x2ec │ │ │ │ andeq pc, r8, #111 @ 0x6f │ │ │ │ svclt 0x0000e6be │ │ │ │ addeq sl, ip, r8, lsl #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq sl, ip, r0, lsr #23 │ │ │ │ - addeq r3, r0, r8, lsl #13 │ │ │ │ - addeq r3, r0, ip, lsr #12 │ │ │ │ - rsbseq r9, pc, r8, lsl #18 │ │ │ │ - addeq r3, r0, r0, lsl r6 │ │ │ │ - rsbseq r9, pc, ip, ror #17 │ │ │ │ - strdeq r3, [r0], r6 │ │ │ │ - umulleq r3, r0, r6, r5 │ │ │ │ - addeq r3, r0, ip, lsr #10 │ │ │ │ - rsbseq r9, pc, r8, lsl #16 │ │ │ │ - addeq r3, r0, lr, lsl #10 │ │ │ │ - rsbseq r9, pc, sl, ror #15 │ │ │ │ - addeq r3, r0, r4, ror r4 │ │ │ │ - rsbseq r9, pc, r0, asr r7 @ │ │ │ │ - addeq r3, r0, r6, asr r4 │ │ │ │ - rsbseq r9, pc, r2, lsr r7 @ │ │ │ │ - addeq r3, r0, r8, lsr r4 │ │ │ │ - rsbseq r9, pc, r4, lsl r7 @ │ │ │ │ - addeq r3, r0, lr, lsl r4 │ │ │ │ - ldrshteq r9, [pc], #-104 │ │ │ │ - strdeq r3, [r0], lr │ │ │ │ - addeq r3, r0, r8, lsr #8 │ │ │ │ - addeq r3, r0, sl, lsl #8 │ │ │ │ - @ instruction: 0x008033b2 │ │ │ │ + addeq r3, r0, ip, lsl #13 │ │ │ │ + addeq r3, r0, r0, lsr r6 │ │ │ │ + rsbseq r9, pc, ip, lsl #18 │ │ │ │ + addeq r3, r0, r4, lsl r6 │ │ │ │ + ldrshteq r9, [pc], #-128 │ │ │ │ strdeq r3, [r0], sl │ │ │ │ + umulleq r3, r0, sl, r5 │ │ │ │ + addeq r3, r0, r0, lsr r5 │ │ │ │ + rsbseq r9, pc, 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#17 │ │ │ │ addeq sl, ip, ip, lsr #14 │ │ │ │ - addeq r3, r0, ip, asr r0 │ │ │ │ - rsbseq r9, pc, r6, lsr r3 @ │ │ │ │ - @ instruction: 0x00802fba │ │ │ │ - @ instruction: 0x007f9294 │ │ │ │ - strdeq r2, [r0], r6 │ │ │ │ - ldrsbteq r9, [pc], #-16 │ │ │ │ - addeq r2, r0, r2, ror #27 │ │ │ │ - ldrhteq r9, [pc], #-12 │ │ │ │ - addeq r2, r0, r0, asr #27 │ │ │ │ - @ instruction: 0x007f909a │ │ │ │ - umulleq r2, r0, lr, sp │ │ │ │ - rsbseq r9, pc, r8, ror r0 @ │ │ │ │ - addeq r2, r0, lr, ror #26 │ │ │ │ - rsbseq r9, pc, r8, asr #32 │ │ │ │ - addeq r2, r0, lr, lsr sp │ │ │ │ - rsbseq r9, pc, r8, lsl r0 @ │ │ │ │ - umulleq r2, r0, r0, ip │ │ │ │ - rsbseq r8, pc, sl, ror #30 │ │ │ │ - addeq r2, r0, r2, ror #24 │ │ │ │ - rsbseq r8, pc, ip, lsr pc @ │ │ │ │ - addeq r2, r0, r0, lsr ip │ │ │ │ - rsbseq r8, pc, sl, lsl #30 │ │ │ │ - strdeq r2, [r0], lr │ │ │ │ - ldrsbteq r8, [pc], #-232 │ │ │ │ - addeq r2, r0, r6, asr #23 │ │ │ │ - rsbseq r8, pc, r0, lsr #29 │ │ │ │ - umulleq r2, r0, r8, fp │ │ │ │ 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0xffffffd0 │ │ │ │ vhadd.s8 d25, d0, d12 │ │ │ │ ldmdami r6, {r0, r2, r4, r5, r8, sp, lr}^ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @@ -340991,52 +340991,52 @@ │ │ │ │ @ instruction: 0xf9a4f6ba │ │ │ │ @ instruction: 0xf04f482b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 192280c │ │ │ │ svclt 0x0000e4e3 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - addeq r2, r0, sl, ror #9 │ │ │ │ - addeq r2, r0, ip, lsr r4 │ │ │ │ - addeq r2, r0, r6, lsr #7 │ │ │ │ - addeq r2, r0, r4, lsl #6 │ │ │ │ - addeq r2, r0, r6, lsl #2 │ │ │ │ - rsbseq r8, pc, r2, ror #7 │ │ │ │ - addeq r2, r0, sl, ror #1 │ │ │ │ - rsbseq r8, pc, r6, asr #7 │ │ │ │ - addeq r2, r0, lr, asr #1 │ │ │ │ - rsbseq r8, pc, sl, lsr #7 │ │ │ │ - addeq r2, r0, ip, lsr #1 │ │ │ │ - rsbseq r8, pc, r8, lsl #7 │ │ │ │ - umulleq r2, r0, r0, r0 │ │ │ │ - rsbseq r8, pc, ip, ror #6 │ │ │ │ - addeq r2, r0, r0, ror r0 │ │ │ │ - rsbseq r8, pc, ip, asr #6 │ │ │ │ - addeq r2, r0, r0, asr r0 │ │ │ │ - rsbseq r8, pc, ip, lsr #6 │ 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│ │ - ldrsbteq r7, [pc], #-110 │ │ │ │ - addeq r1, r0, r6, ror #7 │ │ │ │ - rsbseq r7, pc, r2, asr #13 │ │ │ │ - addeq r1, r0, sl, asr #7 │ │ │ │ - rsbseq r7, pc, r6, lsr #13 │ │ │ │ - addeq r1, r0, lr, lsr #7 │ │ │ │ - rsbseq r7, pc, sl, lsl #13 │ │ │ │ - umulleq r1, r0, r2, r3 │ │ │ │ - rsbseq r7, pc, lr, ror #12 │ │ │ │ - addeq r1, r0, r6, ror r3 │ │ │ │ - rsbseq r7, pc, r2, asr r6 @ │ │ │ │ - addeq r1, r0, sl, asr r3 │ │ │ │ - rsbseq r7, pc, r6, lsr r6 @ │ │ │ │ - addeq r1, r0, lr, lsr r3 │ │ │ │ - rsbseq r7, pc, sl, lsl r6 @ │ │ │ │ - addeq r1, r0, r2, lsr #6 │ │ │ │ - ldrshteq r7, [pc], #-94 │ │ │ │ - addeq r1, r0, r6, lsl #6 │ │ │ │ - rsbseq r7, pc, r2, ror #11 │ │ │ │ - addeq r1, r0, sl, ror #5 │ │ │ │ - rsbseq r7, pc, r6, asr #11 │ │ │ │ - addeq r1, r0, lr, asr #5 │ │ │ │ - rsbseq r7, pc, sl, lsr #11 │ │ │ │ - @ instruction: 0x008012b2 │ │ │ │ - rsbseq r7, pc, lr, lsl #11 │ │ │ │ - umulleq r1, r0, r6, r2 │ │ │ │ - rsbseq r7, pc, r2, ror r5 @ │ │ │ │ - addeq r1, r0, sl, ror r2 │ │ │ │ - rsbseq r7, pc, r6, asr r5 @ │ │ │ │ - addeq r1, r0, lr, asr r2 │ │ │ │ - rsbseq r7, pc, sl, lsr r5 @ │ │ │ │ - addeq r1, r0, r2, asr #4 │ │ │ │ - rsbseq r7, pc, lr, lsl r5 @ │ │ │ │ - addeq r1, r0, r6, lsr #4 │ │ │ │ - rsbseq r7, pc, r2, lsl #10 │ │ │ │ + addeq r1, r0, ip, ror #13 │ │ │ │ + addeq r1, r0, sl, lsr #13 │ │ │ │ + addeq r1, r0, r6, asr r4 │ │ │ │ + rsbseq r7, pc, r2, lsr r7 @ │ │ │ │ + addeq r1, r0, r6, lsl #8 │ │ │ │ + rsbseq r7, pc, r2, ror #13 │ │ │ │ + addeq r1, r0, sl, ror #7 │ │ │ │ + rsbseq r7, pc, r6, asr #13 │ │ │ │ + addeq r1, r0, lr, asr #7 │ │ │ │ + rsbseq r7, pc, sl, lsr #13 │ │ │ │ + @ instruction: 0x008013b2 │ │ │ │ + rsbseq r7, pc, lr, lsl #13 │ │ │ │ + umulleq r1, r0, r6, r3 │ │ │ │ + rsbseq r7, pc, r2, ror r6 @ │ │ │ │ + addeq r1, r0, sl, ror r3 │ │ │ │ + rsbseq r7, pc, r6, asr r6 @ │ │ │ │ + addeq r1, r0, lr, asr r3 │ │ │ │ + rsbseq r7, pc, sl, lsr r6 @ │ │ │ │ + addeq r1, r0, r2, asr #6 │ │ │ │ + rsbseq r7, pc, lr, lsl r6 @ │ │ │ │ + addeq r1, r0, r6, lsr #6 │ │ │ │ + rsbseq r7, pc, r2, lsl #12 │ │ │ │ + addeq r1, r0, sl, lsl #6 │ │ │ │ + rsbseq r7, pc, r6, ror #11 │ │ │ │ + addeq r1, r0, lr, ror #5 │ │ │ │ + rsbseq r7, pc, sl, asr #11 │ │ │ │ + ldrdeq r1, [r0], r2 │ │ │ │ + rsbseq r7, pc, lr, lsr #11 │ │ │ │ + @ instruction: 0x008012b6 │ │ │ │ + @ instruction: 0x007f7592 │ │ │ │ + umulleq r1, r0, sl, r2 │ │ │ │ + rsbseq r7, pc, r6, ror r5 @ │ │ │ │ + addeq r1, r0, lr, ror r2 │ │ │ │ + rsbseq r7, pc, sl, asr r5 @ │ │ │ │ + addeq r1, r0, r2, ror #4 │ │ │ │ + rsbseq r7, pc, lr, lsr r5 @ │ │ │ │ + addeq r1, r0, r6, asr #4 │ │ │ │ + rsbseq r7, pc, r2, lsr #10 │ │ │ │ + addeq r1, r0, sl, lsr #4 │ │ │ │ + rsbseq r7, pc, r6, lsl #10 │ │ │ │ vadd.i8 d20, d16, d25 │ │ │ │ ldrbtmi r4, [r8], #-451 @ 0xfffffe3d │ │ │ │ @ instruction: 0xf6b9300c │ │ │ │ stmiami r7!, {r0, r1, r3, r6, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx fe3235ba │ │ │ │ ldmiblt lr, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ @@ -342023,62 +342023,62 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 165d4c @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf986f6b9 │ │ │ │ @ instruction: 0xf04f4832 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 11a3844 │ │ │ │ ldmdalt r8, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ - addeq r1, r0, r2, ror #2 │ │ │ │ - rsbseq r7, pc, lr, lsr r4 @ │ │ │ │ - addeq r1, r0, r6, asr #2 │ │ │ │ - rsbseq r7, pc, r2, lsr #8 │ │ │ │ - addeq r1, r0, sl, lsr #2 │ │ │ │ - rsbseq r7, pc, r6, lsl #8 │ │ │ │ - addeq r1, r0, lr, lsl #2 │ │ │ │ - rsbseq r7, pc, sl, ror #7 │ │ │ │ - strdeq r1, [r0], r2 │ │ │ │ - rsbseq r7, pc, lr, asr #7 │ │ │ │ - ldrdeq r1, [r0], r6 │ │ │ │ - ldrhteq r7, [pc], #-50 │ │ │ │ - strheq r1, [r0], sl │ │ │ │ - @ instruction: 0x007f7396 │ │ │ │ - umulleq r1, r0, lr, r0 │ │ │ │ - rsbseq r7, pc, sl, ror r3 @ │ │ │ │ - addeq r1, r0, r2, lsl #1 │ │ │ │ - rsbseq r7, pc, lr, asr r3 @ │ │ │ │ - addeq r1, r0, r6, rrx │ │ │ │ - rsbseq r7, pc, r2, asr #6 │ │ │ │ - addeq r1, r0, sl, asr #32 │ │ │ │ - rsbseq r7, pc, r6, lsr #6 │ │ │ │ - addeq r1, r0, lr, lsr #32 │ │ │ │ - rsbseq r7, pc, sl, lsl #6 │ │ │ │ - addeq r1, r0, r2, lsl r0 │ │ │ │ - rsbseq r7, pc, lr, ror #5 │ │ │ │ - strdeq r0, [r0], r6 │ │ │ │ - ldrsbteq r7, [pc], #-34 │ │ │ │ - ldrdeq r0, [r0], sl │ │ │ │ - ldrhteq r7, [pc], #-38 │ │ │ │ - @ instruction: 0x00800fbe │ │ │ │ - @ instruction: 0x007f729a │ │ │ │ - addeq r0, r0, r2, lsr #31 │ │ │ │ - rsbseq r7, pc, lr, ror r2 @ │ │ │ │ - addeq r0, r0, r6, lsl #31 │ │ │ │ - rsbseq r7, pc, r2, ror #4 │ │ │ │ - addeq r0, r0, sl, ror #30 │ │ │ │ - rsbseq r7, pc, r6, asr #4 │ │ │ │ - addeq r0, r0, lr, asr #30 │ │ │ │ - rsbseq r7, pc, sl, lsr #4 │ │ │ │ - addeq r0, r0, r2, lsr pc │ │ │ │ - rsbseq r7, pc, lr, lsl #4 │ │ │ │ - addeq r0, r0, r6, lsl pc │ │ │ │ - ldrshteq r7, [pc], #-18 │ │ │ │ + addeq r1, r0, r6, ror #2 │ │ │ │ + rsbseq r7, pc, r2, asr #8 │ │ │ │ + addeq r1, r0, sl, asr #2 │ │ │ │ + rsbseq r7, pc, r6, lsr #8 │ │ │ │ + addeq r1, r0, lr, lsr #2 │ │ │ │ + rsbseq r7, pc, sl, lsl #8 │ │ │ │ + addeq r1, r0, r2, lsl r1 │ │ │ │ + rsbseq r7, pc, lr, ror #7 │ │ │ │ + strdeq r1, [r0], r6 │ │ │ │ + ldrsbteq r7, [pc], #-50 │ │ │ │ + ldrdeq r1, [r0], sl │ │ │ │ + ldrhteq r7, [pc], #-54 │ │ │ │ + strheq r1, [r0], lr │ │ │ │ + @ instruction: 0x007f739a │ │ │ │ + addeq r1, r0, r2, lsr #1 │ │ │ │ + rsbseq r7, pc, lr, ror r3 @ │ │ │ │ + addeq r1, r0, r6, lsl #1 │ │ │ │ + rsbseq r7, pc, r2, ror #6 │ │ │ │ + addeq r1, r0, sl, rrx │ │ │ │ + rsbseq r7, pc, r6, asr #6 │ │ │ │ + addeq r1, r0, lr, asr #32 │ │ │ │ + rsbseq r7, pc, sl, lsr #6 │ │ │ │ + addeq r1, r0, r2, lsr r0 │ │ │ │ + rsbseq r7, pc, lr, lsl #6 │ │ │ │ + addeq r1, r0, r6, lsl r0 │ │ │ │ + ldrshteq r7, [pc], #-34 │ │ │ │ strdeq r0, [r0], sl │ │ │ │ - ldrsbteq r7, [pc], #-22 │ │ │ │ - ldrdeq r0, [r0], r8 │ │ │ │ - ldrhteq r7, [pc], #-18 │ │ │ │ + ldrsbteq r7, [pc], #-38 │ │ │ │ + ldrdeq r0, [r0], lr │ │ │ │ + ldrhteq r7, [pc], #-42 │ │ │ │ + addeq r0, r0, r2, asr #31 │ │ │ │ + @ instruction: 0x007f729e │ │ │ │ + addeq r0, r0, r6, lsr #31 │ │ │ │ + rsbseq r7, pc, r2, lsl #5 │ │ │ │ + addeq r0, r0, sl, lsl #31 │ │ │ │ + rsbseq r7, pc, r6, ror #4 │ │ │ │ + addeq r0, r0, lr, ror #30 │ │ │ │ + rsbseq r7, pc, sl, asr #4 │ │ │ │ + addeq r0, r0, r2, asr pc │ │ │ │ + rsbseq r7, pc, lr, lsr #4 │ │ │ │ + addeq r0, r0, r6, lsr pc │ │ │ │ + rsbseq r7, pc, r2, lsl r2 @ │ │ │ │ + addeq r0, r0, sl, lsl pc │ │ │ │ + ldrshteq r7, [pc], #-22 │ │ │ │ + strdeq r0, [r0], lr │ │ │ │ + ldrsbteq r7, [pc], #-26 │ │ │ │ + ldrdeq r0, [r0], ip │ │ │ │ + ldrhteq r7, [pc], #-22 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecbd02c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r4], -r0, ror #31 │ │ │ │ bmi d52044 │ │ │ │ @ instruction: 0x4619461e │ │ │ │ stmdbvs r5!, {r0, r1, r2, r9, sl, lr} │ │ │ │ @@ -342123,31 +342123,31 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf980f6b9 │ │ │ │ bmi 4dfe0c │ │ │ │ @ instruction: 0x46314638 │ │ │ │ @ instruction: 0xf0ad447a │ │ │ │ @ instruction: 0x4620f7d5 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - @ instruction: 0x00800fb0 │ │ │ │ - @ instruction: 0x00800dbe │ │ │ │ - @ instruction: 0x007f709a │ │ │ │ - addeq r0, r0, r6, lsr #27 │ │ │ │ - rsbseq r7, pc, r2, lsl #1 │ │ │ │ - addeq r0, r0, sl, asr pc │ │ │ │ - addeq r0, r0, r0, asr pc │ │ │ │ - addeq r0, r0, r6, asr sp │ │ │ │ - rsbseq r7, pc, r2, lsr r0 @ │ │ │ │ - rsbseq lr, lr, r8, asr r0 │ │ │ │ + @ instruction: 0x00800fb4 │ │ │ │ + addeq r0, r0, r2, asr #27 │ │ │ │ + @ instruction: 0x007f709e │ │ │ │ + addeq r0, r0, sl, lsr #27 │ │ │ │ + rsbseq r7, pc, r6, lsl #1 │ │ │ │ + addeq r0, r0, lr, asr pc │ │ │ │ + addeq r0, r0, r4, asr pc │ │ │ │ + addeq r0, r0, sl, asr sp │ │ │ │ + rsbseq r7, pc, r6, lsr r0 @ │ │ │ │ + rsbseq lr, lr, ip, asr r0 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 4213dc >::resize(unsigned int)@@Base+0x13c7f8> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ stmdbvs sp, {sl, sp} │ │ │ │ - bllt 9fdfa8 │ │ │ │ + bllt 9fdfa8 │ │ │ │ tstlt r2, #15335424 @ 0xea0000 │ │ │ │ ldrsbtcs pc, [r0], #130 @ 0x82 @ │ │ │ │ blle 8f69cc │ │ │ │ tstlt sl, sl, lsr #18 │ │ │ │ ldrsbtcs pc, [r0], #130 @ 0x82 @ │ │ │ │ blle 7769d8 │ │ │ │ tstlt sl, sl, ror #18 │ │ │ │ @@ -342244,18 +342244,18 @@ │ │ │ │ strbmi r4, [r1], -sl, lsl #16 │ │ │ │ @ instruction: 0xf6b94478 │ │ │ │ strbmi pc, [r0], -sp, lsl #17 @ │ │ │ │ blhi 4213c0 >::resize(unsigned int)@@Base+0x13c7dc> │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - @ instruction: 0x00800bb4 │ │ │ │ - @ instruction: 0x007f6e90 │ │ │ │ - addeq r0, r0, r0, ror fp │ │ │ │ - rsbseq r6, pc, ip, asr #28 │ │ │ │ + @ instruction: 0x00800bb8 │ │ │ │ + @ instruction: 0x007f6e94 │ │ │ │ + addeq r0, r0, r4, ror fp │ │ │ │ + rsbseq r6, pc, r0, asr lr @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ bmi e77954 │ │ │ │ blmi e77980 │ │ │ │ addlt r4, r6, sl, ror r4 │ │ │ │ @@ -342307,19 +342307,19 @@ │ │ │ │ stmdami sl, {r0, r4, r6, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf80cf6b9 │ │ │ │ @ instruction: 0xf6b0e7c9 │ │ │ │ svclt 0x0000e8c2 │ │ │ │ addeq r8, ip, r8, asr #32 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r0, [r0], r8 │ │ │ │ - ldrhteq r6, [pc], #-212 │ │ │ │ + ldrdeq r0, [r0], ip │ │ │ │ + ldrhteq r6, [pc], #-216 │ │ │ │ addeq r7, ip, sl, ror #31 │ │ │ │ - addeq r0, r0, lr, ror #20 │ │ │ │ - rsbseq r6, pc, sl, asr #26 │ │ │ │ + addeq r0, r0, r2, ror sl │ │ │ │ + rsbseq r6, pc, lr, asr #26 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ addlt r4, r4, r3, lsr #24 │ │ │ │ @ instruction: 0x1e1e4923 │ │ │ │ @ instruction: 0xf8dd447c │ │ │ │ @@ -342354,16 +342354,16 @@ │ │ │ │ andcs pc, r0, r8, asr #17 │ │ │ │ andcs lr, r5, #236, 14 @ 0x3b00000 │ │ │ │ andcs pc, r0, r8, asr #17 │ │ │ │ @ instruction: 0xf6b0e7e8 │ │ │ │ svclt 0x0000e864 │ │ │ │ addeq r7, ip, r8, asr #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r0, r0, r0, ror #19 │ │ │ │ - ldrhteq r6, [pc], #-204 │ │ │ │ + addeq r0, r0, r4, ror #19 │ │ │ │ + rsbseq r6, pc, r0, asr #25 │ │ │ │ strdeq r7, [ip], r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1ba45e0 │ │ │ │ strmi r4, [sp], -lr, ror #25 │ │ │ │ vmul.f32 d4, d29, d14[1] │ │ │ │ @@ -342602,22 +342602,22 @@ │ │ │ │ @ instruction: 0xf6b84478 │ │ │ │ strb pc, [r1], r1, asr #27 @ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ umulleq r7, ip, r2, lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r7, ip, r4, ror #26 │ │ │ │ - addeq r0, r0, r4, lsr #18 │ │ │ │ - addeq r0, r0, lr, asr #13 │ │ │ │ - rsbseq r6, pc, sl, lsr #19 │ │ │ │ - addeq r0, r0, r8, lsr #17 │ │ │ │ - strdeq r0, [r0], sl │ │ │ │ - ldrsbteq r6, [pc], #-134 │ │ │ │ - ldrdeq r0, [r0], r8 │ │ │ │ - ldrhteq r6, [pc], #-132 │ │ │ │ + addeq r0, r0, r8, lsr #18 │ │ │ │ + ldrdeq r0, [r0], r2 │ │ │ │ + rsbseq r6, pc, lr, lsr #19 │ │ │ │ + addeq r0, r0, ip, lsr #17 │ │ │ │ + strdeq r0, [r0], lr │ │ │ │ + ldrsbteq r6, [pc], #-138 │ │ │ │ + ldrdeq r0, [r0], ip │ │ │ │ + ldrhteq r6, [pc], #-136 │ │ │ │ ldrtmi r9, [sl], -pc, lsl #16 │ │ │ │ @ instruction: 0xf0b74629 │ │ │ │ strmi pc, [r3], r7, lsr #5 │ │ │ │ cmnle r8, r1, lsl #16 │ │ │ │ ldmdavs r9, {r4, r8, r9, fp, ip, pc}^ │ │ │ │ ldmdavs sl, {r0, r1, r4, r8, r9, fp, ip, pc} │ │ │ │ andsvs r3, sl, r1, lsl #4 │ │ │ │ @@ -342694,30 +342694,30 @@ │ │ │ │ ldrbtmi r6, [r8], #-353 @ 0xfffffe9f │ │ │ │ @ instruction: 0xf6b8300c │ │ │ │ ldmdami r3, {r0, r2, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1625 @ 0xfffff9a7 │ │ │ │ stc2 6, cr15, [r0, #-736] @ 0xfffffd20 │ │ │ │ @ instruction: 0xf6afe600 │ │ │ │ svclt 0x0000edb6 │ │ │ │ - addeq r0, r0, sl, asr #10 │ │ │ │ - rsbseq r6, pc, r6, lsr #16 │ │ │ │ - addeq r0, r0, r6, lsr #10 │ │ │ │ - rsbseq r6, pc, r2, lsl #16 │ │ │ │ - addeq r0, r0, ip, lsl #10 │ │ │ │ - rsbseq r6, pc, r8, ror #15 │ │ │ │ - @ instruction: 0x008004be │ │ │ │ - @ instruction: 0x007f679a │ │ │ │ - addeq r0, r0, r4, lsr #9 │ │ │ │ - rsbseq r6, pc, r0, lsl #15 │ │ │ │ - addeq r0, r0, sl, lsl #9 │ │ │ │ - rsbseq r6, pc, r6, ror #14 │ │ │ │ - addeq r0, r0, r0, ror r4 │ │ │ │ - rsbseq r6, pc, ip, asr #14 │ │ │ │ - addeq r0, r0, r6, asr r4 │ │ │ │ - rsbseq r6, pc, r2, lsr r7 @ │ │ │ │ + addeq r0, r0, lr, asr #10 │ │ │ │ + rsbseq r6, pc, sl, lsr #16 │ │ │ │ + addeq r0, r0, sl, lsr #10 │ │ │ │ + rsbseq r6, pc, r6, lsl #16 │ │ │ │ + addeq r0, r0, r0, lsl r5 │ │ │ │ + rsbseq r6, pc, ip, ror #15 │ │ │ │ + addeq r0, r0, r2, asr #9 │ │ │ │ + @ instruction: 0x007f679e │ │ │ │ + addeq r0, r0, r8, lsr #9 │ │ │ │ + rsbseq r6, pc, r4, lsl #15 │ │ │ │ + addeq r0, r0, lr, lsl #9 │ │ │ │ + rsbseq r6, pc, sl, ror #14 │ │ │ │ + addeq r0, r0, r4, ror r4 │ │ │ │ + rsbseq r6, pc, r0, asr r7 @ │ │ │ │ + addeq r0, r0, sl, asr r4 │ │ │ │ + rsbseq r6, pc, r6, lsr r7 @ │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ mcrls 6, 0, r4, cr10, cr13, {0} │ │ │ │ movwvc lr, #47581 @ 0xb9dd │ │ │ │ ldrmi r4, [r3], ip, lsl #12 │ │ │ │ @@ -343501,42 +343501,42 @@ │ │ │ │ @ instruction: 0xf0402801 │ │ │ │ strcs r8, [r0, -sp, lsr #1] │ │ │ │ svclt 0x0000e043 │ │ │ │ ... │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r7, ip, r2, lsl #17 │ │ │ │ addeq r7, ip, ip, lsl #16 │ │ │ │ - @ instruction: 0x008002b2 │ │ │ │ - rsbseq r6, pc, ip, lsl #11 │ │ │ │ - addeq r0, r0, sl, lsr r2 │ │ │ │ - rsbseq r6, pc, r4, lsl r5 @ │ │ │ │ - addeq r0, r0, lr, lsl r2 │ │ │ │ - ldrshteq r6, [pc], #-72 │ │ │ │ - addeq r0, r0, r2, lsl r2 │ │ │ │ - addeq r0, r0, ip, rrx │ │ │ │ - addeq r0, r0, r6, lsl r0 │ │ │ │ - ldrsbteq pc, [pc], #-240 @ │ │ │ │ - rsbseq pc, pc, lr, lsl sp @ │ │ │ │ - rsbseq pc, pc, r6, asr #23 │ │ │ │ - @ instruction: 0x007ffb96 │ │ │ │ - rsbseq pc, pc, ip, asr fp @ │ │ │ │ - ldrsbteq pc, [pc], #-160 @ │ │ │ │ - rsbseq r5, pc, sl, lsr #27 │ │ │ │ - ldrhteq pc, [pc], #-162 @ │ │ │ │ - rsbseq r5, pc, ip, lsl #27 │ │ │ │ - rsbseq pc, pc, lr, lsl #18 │ │ │ │ - rsbseq pc, pc, ip, ror r8 @ │ │ │ │ - rsbseq r5, pc, r8, asr fp @ │ │ │ │ - rsbseq pc, pc, lr, asr r8 @ │ │ │ │ - rsbseq r5, pc, sl, lsr fp @ │ │ │ │ - rsbseq pc, pc, r2, asr r8 @ │ │ │ │ - rsbseq pc, pc, sl, lsr #16 │ │ │ │ - rsbseq r5, pc, r2, lsl #22 │ │ │ │ - rsbseq r1, pc, r4, asr #27 │ │ │ │ - rsbseq pc, pc, r6, lsl #16 │ │ │ │ + @ instruction: 0x008002b6 │ │ │ │ + @ instruction: 0x007f6590 │ │ │ │ + addeq r0, r0, lr, lsr r2 │ │ │ │ + rsbseq r6, pc, r8, lsl r5 @ │ │ │ │ + addeq r0, r0, r2, lsr #4 │ │ │ │ + ldrshteq r6, [pc], #-76 │ │ │ │ + addeq r0, r0, r6, lsl r2 │ │ │ │ + addeq r0, r0, r0, ror r0 │ │ │ │ + addeq r0, r0, sl, lsl r0 │ │ │ │ + ldrsbteq pc, [pc], #-244 @ │ │ │ │ + rsbseq pc, pc, r2, lsr #26 │ │ │ │ + rsbseq pc, pc, sl, asr #23 │ │ │ │ + @ instruction: 0x007ffb9a │ │ │ │ + rsbseq pc, pc, r0, ror #22 │ │ │ │ + ldrsbteq pc, [pc], #-164 @ │ │ │ │ + rsbseq r5, pc, lr, lsr #27 │ │ │ │ + ldrhteq pc, [pc], #-166 @ │ │ │ │ + @ instruction: 0x007f5d90 │ │ │ │ + rsbseq pc, pc, r2, lsl r9 @ │ │ │ │ + rsbseq pc, pc, r0, lsl #17 │ │ │ │ + rsbseq r5, pc, ip, asr fp @ │ │ │ │ + rsbseq pc, pc, r2, ror #16 │ │ │ │ + rsbseq r5, pc, lr, lsr fp @ │ │ │ │ + rsbseq pc, pc, r6, asr r8 @ │ │ │ │ + rsbseq pc, pc, lr, lsr #16 │ │ │ │ + rsbseq r5, pc, r6, lsl #22 │ │ │ │ + rsbseq r1, pc, r8, asr #27 │ │ │ │ + rsbseq pc, pc, sl, lsl #16 │ │ │ │ blls 275100 >::_M_default_append(unsigned int)@@Base+0xb9910> │ │ │ │ mlale r9, pc, r2, r4 @ │ │ │ │ @ instruction: 0xf8339b32 │ │ │ │ blcs 173564 │ │ │ │ blls bdb8e4 │ │ │ │ ldmdbls r1!, {r3, r5, r9, sl, lr} │ │ │ │ bleq 1a2ff0 │ │ │ │ @@ -343618,15 +343618,15 @@ │ │ │ │ eorcs pc, sl, r3, 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rsbseq pc, pc, ip, asr r5 @ │ │ │ │ - rsbseq r5, pc, r8, lsr r8 @ │ │ │ │ - ldrshteq pc, [pc], #-74 @ │ │ │ │ - ldrsbteq r5, [pc], #-118 │ │ │ │ - ldrsbteq pc, [pc], #-76 @ │ │ │ │ - ldrhteq r5, [pc], #-120 │ │ │ │ - ldrhteq pc, [pc], #-78 @ │ │ │ │ - @ instruction: 0x007f579a │ │ │ │ - rsbseq pc, pc, r8, lsl #9 │ │ │ │ - rsbseq r5, pc, r4, ror #14 │ │ │ │ - rsbseq pc, pc, lr, ror #8 │ │ │ │ - rsbseq r5, pc, r8, asr #14 │ │ │ │ - rsbseq pc, pc, r4, asr r4 @ │ │ │ │ - rsbseq r5, pc, lr, lsr #14 │ │ │ │ - rsbseq pc, pc, lr, lsr #8 │ │ │ │ - rsbseq r5, pc, r8, lsl #14 │ │ │ │ - rsbseq pc, pc, r2, lsl r4 @ │ │ │ │ - rsbseq r5, pc, ip, ror #13 │ │ │ │ - ldrshteq pc, [pc], #-58 @ │ │ │ │ - ldrhteq pc, [pc], #-56 @ │ │ │ │ - rsbseq pc, pc, sl, lsl #6 │ │ │ │ - rsbseq r5, pc, r4, ror #11 │ │ │ │ - ldrshteq pc, [pc], #-32 @ │ │ │ │ - rsbseq r5, pc, sl, asr #11 │ │ │ │ - ldrsbteq pc, [pc], #-34 @ │ │ │ │ - rsbseq r5, pc, lr, lsr #11 │ │ │ │ - ldrhteq pc, [pc], #-36 @ │ │ │ │ - rsbseq r5, pc, lr, lsl #11 │ │ │ │ - @ instruction: 0x007ff298 │ │ │ │ - rsbseq r5, pc, r2, ror r5 @ │ │ │ │ + ldrshteq pc, [pc], #-108 @ │ │ │ │ + ldrsbteq r5, [pc], #-150 │ │ │ │ + ldrsbteq pc, [pc], #-104 @ │ │ │ │ + rsbseq pc, pc, r8, asr r6 @ │ │ │ │ + rsbseq r5, pc, r4, lsr r9 @ │ │ │ │ + rsbseq pc, pc, sl, lsr r6 @ │ │ │ │ + rsbseq r5, pc, r2, lsl r9 @ │ │ │ │ + rsbseq pc, pc, r0, ror #10 │ │ │ │ + rsbseq r5, pc, ip, lsr r8 @ │ │ │ │ + ldrshteq pc, [pc], #-78 @ │ │ │ │ + ldrsbteq r5, [pc], #-122 │ │ │ │ + rsbseq pc, pc, r0, ror #9 │ │ │ │ + ldrhteq r5, [pc], #-124 │ │ │ │ + rsbseq pc, pc, r2, asr #9 │ │ │ │ + @ instruction: 0x007f579e │ │ │ │ + rsbseq pc, pc, ip, lsl #9 │ │ │ │ + rsbseq r5, pc, r8, ror #14 │ │ │ │ + rsbseq pc, pc, r2, ror r4 @ │ │ │ │ + rsbseq r5, pc, ip, asr #14 │ │ │ │ + rsbseq pc, pc, r8, asr r4 @ │ │ │ │ + rsbseq r5, pc, r2, lsr r7 @ │ │ │ │ + rsbseq pc, pc, r2, lsr r4 @ │ │ │ │ + rsbseq r5, pc, ip, lsl #14 │ │ │ │ + rsbseq pc, pc, r6, lsl r4 @ │ │ │ │ + ldrshteq r5, [pc], #-96 │ │ │ │ + ldrshteq pc, [pc], #-62 @ │ │ │ │ + ldrhteq pc, [pc], #-60 @ │ │ │ │ + rsbseq pc, pc, lr, lsl #6 │ │ │ │ + rsbseq r5, pc, r8, ror #11 │ │ │ │ + ldrshteq pc, [pc], #-36 @ │ │ │ │ + rsbseq r5, pc, lr, asr #11 │ │ │ │ + ldrsbteq pc, [pc], #-38 @ │ │ │ │ + ldrhteq r5, [pc], #-82 │ │ │ │ + ldrhteq pc, [pc], #-40 @ │ │ │ │ + @ instruction: 0x007f5592 │ │ │ │ + @ instruction: 0x007ff29c │ │ │ │ + rsbseq r5, pc, r6, ror r5 @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ beq 1a4118 │ │ │ │ strmi fp, [r7], -r2, asr #31 │ │ │ │ stmdbeq r4, {r1, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ @@ -343900,16 +343900,16 @@ │ │ │ │ @ instruction: 0xf104fb9b │ │ │ │ vhadd.s8 d16, d1, d12 │ │ │ │ @ instruction: 0xf6b73165 │ │ │ │ @ instruction: 0x4630fad5 │ │ │ │ @ instruction: 0xf6b74629 │ │ │ │ @ instruction: 0x4628fb91 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ - rsbseq pc, pc, lr, lsl #3 │ │ │ │ - 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{d20-d21}, [pc], ip │ │ │ │ ldrtmi r7, [sp], -ip, lsr #2 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 725710 │ │ │ │ ldrtmi r4, [r9], -r9, lsl #16 │ │ │ │ @ instruction: 0xf6b74478 │ │ │ │ @ instruction: 0xe789fad1 │ │ │ │ - rsbseq pc, pc, r2, lsr #1 │ │ │ │ - rsbseq r5, pc, lr, ror r3 @ │ │ │ │ - rsbseq pc, pc, r6, lsl #1 │ │ │ │ - rsbseq r5, pc, r8, ror #6 │ │ │ │ - rsbseq pc, pc, r4, lsl r0 @ │ │ │ │ - ldrshteq r5, [pc], #-32 │ │ │ │ - ldrshteq lr, [pc], #-248 │ │ │ │ - ldrsbteq r5, [pc], #-36 │ │ │ │ + rsbseq pc, pc, r6, lsr #1 │ │ │ │ + rsbseq r5, pc, r2, lsl #7 │ │ │ │ + rsbseq pc, pc, sl, lsl #1 │ │ │ │ + rsbseq r5, pc, ip, ror #6 │ │ │ │ + rsbseq pc, pc, r8, lsl r0 @ │ │ │ │ + ldrshteq r5, [pc], #-36 │ │ │ │ + ldrshteq lr, [pc], #-252 │ │ │ │ + ldrsbteq r5, [pc], #-40 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecbee68 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8910fd0 │ │ │ │ addlt r3, r7, sp, asr r0 │ │ │ │ strmi r6, [pc], -ip, lsl #18 │ │ │ │ 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@ │ │ │ │ + rsbseq lr, pc, r2, lsl #29 │ │ │ │ + rsbseq r5, pc, lr, asr r1 @ │ │ │ │ + rsbseq lr, pc, r2, ror #28 │ │ │ │ + rsbseq r5, pc, r8, asr #2 │ │ │ │ + rsbseq lr, pc, r6, lsr #28 │ │ │ │ + rsbseq pc, pc, r8, lsr #32 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecbf04c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8910fd8 │ │ │ │ addlt r3, r5, sp, asr r0 │ │ │ │ strmi r6, [lr], -sp, lsl #18 │ │ │ │ andls r4, r3, #7340032 @ 0x700000 │ │ │ │ @@ -344207,26 +344207,26 @@ │ │ │ │ ldmdami r0, {r4, r5, r6, r7, r8, sl, fp, ip, sp, pc} │ │ │ │ tstpvc pc, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf86ef6b7 │ │ │ │ strtmi r4, [r1], -sp, lsl #16 │ │ │ │ @ instruction: 0xf6b74478 │ │ │ │ ldr pc, [sl, r9, lsr #18]! │ │ │ │ - rsbseq lr, pc, lr, asr sp @ │ │ │ │ - rsbseq lr, pc, ip, lsr #31 │ │ │ │ - rsbseq lr, pc, r6, asr #26 │ │ │ │ - rsbseq r5, pc, r8, lsr #32 │ │ │ │ - rsbseq lr, pc, r2, lsl sp @ │ │ │ │ - ldrshteq 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│ │ │ - rsbseq sp, pc, ip, lsl #20 │ │ │ │ - rsbseq r3, pc, r8, ror #25 │ │ │ │ + rsbseq sp, pc, sl, ror #25 │ │ │ │ + rsbseq r3, pc, r6, asr #31 │ │ │ │ + rsbseq sp, pc, sl, lsr #24 │ │ │ │ + rsbseq r3, pc, r6, lsl #30 │ │ │ │ + rsbseq sp, pc, sl, lsr #23 │ │ │ │ + rsbseq r3, pc, r6, lsl #29 │ │ │ │ + rsbseq sp, pc, r2, lsl fp @ │ │ │ │ + rsbseq r3, pc, lr, ror #27 │ │ │ │ + ldrshteq sp, [pc], #-162 │ │ │ │ + rsbseq r3, pc, lr, asr #27 │ │ │ │ + ldrsbteq sp, [pc], #-166 │ │ │ │ + ldrhteq r3, [pc], #-210 │ │ │ │ + ldrhteq sp, [pc], #-166 │ │ │ │ + @ instruction: 0x007f3d92 │ │ │ │ + @ instruction: 0x007fda94 │ │ │ │ + rsbseq r3, pc, r0, ror sp @ │ │ │ │ + rsbseq sp, pc, r4, ror sl @ │ │ │ │ + rsbseq r3, pc, r0, asr sp @ │ │ │ │ + rsbseq sp, pc, r4, asr sl @ │ │ │ │ + rsbseq r3, pc, r0, lsr sp @ │ │ │ │ + rsbseq sp, pc, r0, lsl sl @ │ │ │ │ + rsbseq r3, pc, ip, ror #25 │ │ │ │ strcc r6, [r1, -r3, lsr #20] │ │ │ │ ldcle 2, cr4, [r0, #-748]! @ 0xfffffd14 │ │ │ │ strbmi r6, [r0], -r3, lsr #16 │ │ │ │ @ instruction: 0xf8539116 │ │ │ │ @ instruction: 0xf7fe2027 │ │ │ │ ldmdbls r6, {r0, r1, r4, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ rscsle r2, r1, r1, lsl #16 │ │ │ │ @@ -345671,55 +345671,55 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 6, cr15, [sl], #724 @ 0x2d4 │ │ │ │ strtmi r4, [r9], -sp, lsr #16 │ │ │ │ @ instruction: 0xf6b54478 │ │ │ │ @ instruction: 0xf7fffdb5 │ │ │ │ svclt 0x0000b9c5 │ │ │ │ ... │ │ │ │ - rsbseq sp, pc, ip, asr r9 @ │ │ │ │ - rsbseq r3, pc, r8, lsr ip @ │ │ │ │ - rsbseq sp, pc, ip, lsr #18 │ │ │ │ - rsbseq r3, pc, r8, lsl #24 │ │ │ │ - ldrhteq sp, [pc], #-130 │ │ │ │ - rsbseq r3, pc, lr, lsl #23 │ │ │ │ - rsbseq sp, pc, r4, lsr #22 │ │ │ │ - ldrhteq sp, [pc], #-114 │ │ │ │ - rsbseq r3, pc, lr, lsl #21 │ │ │ │ - @ instruction: 0x007fd794 │ │ │ │ - rsbseq r3, pc, r0, ror sl @ │ │ │ │ - rsbseq sp, pc, r6, ror r7 @ │ │ │ │ - rsbseq r3, pc, r2, asr sl @ │ │ │ │ - rsbseq sp, pc, r6, asr r7 @ │ │ │ │ - rsbseq r3, pc, r2, lsr sl @ │ │ │ │ - rsbseq sp, pc, r6, lsr r7 @ │ │ │ │ - rsbseq r3, pc, r2, lsl sl @ │ │ │ │ - rsbseq sp, pc, r6, lsl r7 @ │ │ │ │ - ldrshteq r3, [pc], #-146 │ │ │ │ - ldrshteq sp, [pc], #-102 │ │ │ │ - ldrsbteq r3, [pc], #-146 │ │ │ │ - ldrsbteq sp, [pc], #-102 │ │ │ │ - ldrhteq r3, [pc], #-146 │ │ │ │ - ldrhteq sp, [pc], #-104 │ │ │ │ - @ instruction: 0x007f3994 │ │ │ │ - @ instruction: 0x007fd69a │ │ │ │ - rsbseq r3, pc, r6, ror r9 @ │ │ │ │ - rsbseq sp, pc, ip, ror r6 @ │ │ │ │ - rsbseq r3, pc, r8, asr r9 @ │ │ │ │ - rsbseq sp, pc, lr, asr r6 @ │ │ │ │ - rsbseq r3, pc, sl, lsr r9 @ │ │ │ │ - rsbseq sp, pc, sl, lsr r6 @ │ │ │ │ - rsbseq r3, pc, r6, lsl r9 @ │ │ │ │ - rsbseq sp, pc, sl, lsl r6 @ │ │ │ │ - ldrshteq r3, [pc], #-134 │ │ │ │ - ldrshteq sp, [pc], #-92 │ │ │ │ - ldrsbteq r3, [pc], #-136 │ │ │ │ - ldrsbteq sp, [pc], #-94 │ │ │ │ - ldrhteq r3, [pc], #-138 │ │ │ │ - rsbseq sp, pc, r0, asr #11 │ │ │ │ - @ instruction: 0x007f389c │ │ │ │ + rsbseq sp, pc, r0, ror #18 │ │ │ │ + rsbseq r3, pc, ip, lsr ip @ │ │ │ │ + rsbseq sp, pc, r0, lsr r9 @ │ │ │ │ + rsbseq r3, pc, ip, lsl #24 │ │ │ │ + ldrhteq sp, [pc], #-134 │ │ │ │ + @ instruction: 0x007f3b92 │ │ │ │ + rsbseq sp, pc, r8, lsr #22 │ │ │ │ + ldrhteq sp, [pc], #-118 │ │ │ │ + @ instruction: 0x007f3a92 │ │ │ │ + @ instruction: 0x007fd798 │ │ │ │ + rsbseq r3, pc, r4, ror sl @ │ │ │ │ + rsbseq sp, pc, sl, ror r7 @ │ │ │ │ + rsbseq r3, pc, r6, asr sl @ │ │ │ │ + rsbseq sp, pc, sl, asr r7 @ │ │ │ │ + rsbseq r3, pc, r6, lsr sl @ │ │ │ │ + rsbseq sp, pc, sl, lsr r7 @ │ │ │ │ + rsbseq r3, pc, r6, lsl sl @ │ │ │ │ + rsbseq sp, pc, sl, lsl r7 @ │ │ │ │ + ldrshteq r3, [pc], #-150 │ │ │ │ + ldrshteq sp, [pc], #-106 │ │ │ │ + ldrsbteq r3, [pc], #-150 │ │ │ │ + ldrsbteq sp, [pc], #-106 │ │ │ │ + ldrhteq r3, [pc], #-150 │ │ │ │ + ldrhteq sp, [pc], #-108 │ │ │ │ + @ instruction: 0x007f3998 │ │ │ │ + @ instruction: 0x007fd69e │ │ │ │ + rsbseq r3, pc, sl, ror r9 @ │ │ │ │ + rsbseq sp, pc, r0, lsl #13 │ │ │ │ + rsbseq r3, pc, ip, asr r9 @ │ │ │ │ + rsbseq sp, pc, r2, ror #12 │ │ │ │ + rsbseq r3, pc, lr, lsr r9 @ │ │ │ │ + rsbseq sp, pc, lr, lsr r6 @ │ │ │ │ + rsbseq r3, pc, sl, lsl r9 @ │ │ │ │ + rsbseq sp, pc, lr, lsl r6 @ │ │ │ │ + ldrshteq r3, [pc], #-138 │ │ │ │ + rsbseq sp, pc, r0, lsl #12 │ │ │ │ + ldrsbteq r3, [pc], #-140 │ │ │ │ + rsbseq sp, pc, r2, ror #11 │ │ │ │ + ldrhteq r3, [pc], #-142 │ │ │ │ + rsbseq sp, pc, r4, asr #11 │ │ │ │ + rsbseq r3, pc, r0, lsr #17 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0030f8cc │ │ │ │ ldrmi fp, [r9], fp, lsr #1 │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ bmi 1a5900 │ │ │ │ @@ -346157,24 +346157,24 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ strdeq r4, [ip], ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r4, ip, r8, lsl #18 │ │ │ │ - rsbseq sp, pc, r4, ror r1 @ │ │ │ │ - rsbseq r3, pc, r0, asr r4 @ │ │ │ │ - rsbseq sp, pc, r8, asr #1 │ │ │ │ - rsbseq r3, pc, r4, lsr #7 │ │ │ │ - rsbseq sp, pc, r8, lsl #1 │ │ │ │ - rsbseq r3, pc, r4, ror #6 │ │ │ │ - rsbseq sp, pc, ip, lsr #32 │ │ │ │ - rsbseq r3, pc, r8, lsl #6 │ │ │ │ - rsbseq ip, pc, lr, ror #31 │ │ │ │ - rsbseq r3, pc, sl, asr #5 │ │ │ │ + rsbseq sp, pc, r8, ror r1 @ │ │ │ │ + rsbseq r3, pc, r4, asr r4 @ │ │ │ │ + rsbseq sp, pc, ip, asr #1 │ │ │ │ + rsbseq r3, pc, r8, lsr #7 │ │ │ │ + rsbseq sp, pc, ip, lsl #1 │ │ │ │ + rsbseq r3, pc, r8, ror #6 │ │ │ │ + rsbseq sp, pc, r0, lsr r0 @ │ │ │ │ + rsbseq r3, pc, ip, lsl #6 │ │ │ │ + ldrshteq ip, [pc], #-242 │ │ │ │ + rsbseq r3, pc, lr, asr #5 │ │ │ │ @ instruction: 0xffff620b │ │ │ │ @ instruction: 0xffff96dd │ │ │ │ @ instruction: 0xffff61ed │ │ │ │ umaalcc pc, r4, r0, r8 @ │ │ │ │ strle r0, [r2], #-1882 @ 0xfffff8a6 │ │ │ │ blx fefa7e44 │ │ │ │ stmdals r1!, {r1, r5, r8, fp, ip, pc} │ │ │ │ @@ -346359,30 +346359,30 @@ │ │ │ │ stmdbge r3!, {r2, r3, r6, r8, ip, lr, pc} │ │ │ │ @ instruction: 0xf04aa822 │ │ │ │ stmdbge r5!, {r0, r8, r9, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf04aa824 │ │ │ │ @ instruction: 0xe6c7f2fd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - rsbseq ip, pc, r4, ror #24 │ │ │ │ - rsbseq r2, pc, r0, asr #30 │ │ │ │ - rsbseq ip, pc, r8, asr #24 │ │ │ │ - rsbseq r2, pc, r4, lsr #30 │ │ │ │ - rsbseq ip, pc, r6, lsr #24 │ │ │ │ - rsbseq r2, pc, r2, lsl #30 │ │ │ │ - rsbseq ip, pc, r8, lsl #24 │ │ │ │ - rsbseq r2, pc, r4, ror #29 │ │ │ │ - ldrsbteq ip, [pc], #-190 │ │ │ │ - ldrhteq r2, [pc], #-234 │ │ │ │ - ldrhteq ip, [pc], #-178 │ │ │ │ - rsbseq r2, pc, lr, lsl #29 │ │ │ │ - @ instruction: 0x007fcb94 │ │ │ │ - rsbseq r2, pc, r0, ror lr @ │ │ │ │ - rsbseq ip, pc, r4, ror fp @ │ │ │ │ - rsbseq r2, pc, r0, asr lr @ │ │ │ │ + rsbseq ip, pc, r8, ror #24 │ │ │ │ + rsbseq r2, pc, r4, asr #30 │ │ │ │ + rsbseq ip, pc, ip, asr #24 │ │ │ │ + rsbseq r2, pc, r8, lsr #30 │ │ │ │ + rsbseq ip, pc, sl, lsr #24 │ │ │ │ + rsbseq r2, pc, r6, lsl #30 │ │ │ │ + rsbseq ip, pc, ip, lsl #24 │ │ │ │ + rsbseq r2, pc, r8, ror #29 │ │ │ │ + rsbseq ip, pc, r2, ror #23 │ │ │ │ + ldrhteq r2, [pc], #-238 │ │ │ │ + ldrhteq ip, [pc], #-182 │ │ │ │ + @ instruction: 0x007f2e92 │ │ │ │ + @ instruction: 0x007fcb98 │ │ │ │ + rsbseq r2, pc, r4, ror lr @ │ │ │ │ + rsbseq ip, pc, r8, ror fp @ │ │ │ │ + rsbseq r2, pc, r4, asr lr @ │ │ │ │ vst4.8 {d25-d28}, [pc], r7 │ │ │ │ ldmdami r9!, {r0, r1, r2, r3, r5, r6, r8, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff62f6b4 │ │ │ │ stmdbls r7, {r0, r1, r2, r4, r5, fp, lr} │ │ │ │ @ instruction: 0xf6b54478 │ │ │ │ blls 36821c >::resize(unsigned int)@@Base+0x83638> │ │ │ │ @@ -346434,28 +346434,28 @@ │ │ │ │ cmppvc r9, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ ldrbtmi r4, [r8], #-2065 @ 0xfffff7ef │ │ │ │ @ instruction: 0xf6b4300c │ │ │ │ ldmdami r0, {r0, r1, r3, r4, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2311 @ 0xfffff6f9 │ │ │ │ @ instruction: 0xffb6f6b4 │ │ │ │ strt r9, [sp], r7, lsl #22 │ │ │ │ - @ instruction: 0x007fca90 │ │ │ │ - rsbseq r2, pc, ip, ror #26 │ │ │ │ - rsbseq ip, pc, r2, ror sl @ │ │ │ │ - rsbseq r2, pc, lr, asr #26 │ │ │ │ - rsbseq ip, pc, r4, asr sl @ │ │ │ │ - rsbseq r2, pc, r0, lsr sp @ │ │ │ │ - rsbseq ip, pc, r2, lsr sl @ │ │ │ │ - rsbseq r2, pc, lr, lsl #26 │ │ │ │ - rsbseq ip, pc, r4, lsl sl @ │ │ │ │ - ldrshteq r2, [pc], #-192 │ │ │ │ - rsbseq ip, pc, r0, ror #19 │ │ │ │ - ldrhteq r2, [pc], #-204 │ │ │ │ - rsbseq ip, pc, r2, asr #19 │ │ │ │ - @ instruction: 0x007f2c9e │ │ │ │ + @ instruction: 0x007fca94 │ │ │ │ + rsbseq r2, pc, r0, ror sp @ │ │ │ │ + rsbseq ip, pc, r6, ror sl @ │ │ │ │ + rsbseq r2, pc, r2, asr sp @ │ │ │ │ + rsbseq ip, pc, r8, asr sl @ │ │ │ │ + rsbseq r2, pc, r4, lsr sp @ │ │ │ │ + rsbseq ip, pc, r6, lsr sl @ │ │ │ │ + rsbseq r2, pc, r2, lsl sp @ │ │ │ │ + rsbseq ip, pc, r8, lsl sl @ │ │ │ │ + ldrshteq r2, [pc], #-196 │ │ │ │ + rsbseq ip, pc, r4, ror #19 │ │ │ │ + rsbseq r2, pc, r0, asr #25 │ │ │ │ + rsbseq ip, pc, r6, asr #19 │ │ │ │ + rsbseq r2, pc, r2, lsr #25 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ ssatgt pc, #9, pc, asr #17 @ │ │ │ │ @ instruction: 0xf8dfb08e │ │ │ │ smlatbcs r0, r8, r6, r2 │ │ │ │ @@ -346882,117 +346882,117 @@ │ │ │ │ blx fe1a8432 │ │ │ │ strtmi r4, [r1], -fp, ror #16 │ │ │ │ @ instruction: 0xf6b44478 │ │ │ │ ldrb pc, [r7], #3131 @ 0xc3b @ │ │ │ │ addeq r3, ip, ip, ror lr │ │ │ │ @ instruction: 0xffff5dbb │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq ip, pc, r2, ror r9 @ │ │ │ │ - rsbseq ip, pc, r2, ror #23 │ │ │ │ - rsbseq ip, pc, ip, lsl r9 @ │ │ │ │ - ldrshteq r2, [pc], #-182 │ │ │ │ + rsbseq ip, pc, r6, ror r9 @ │ │ │ │ + rsbseq ip, pc, r6, ror #23 │ │ │ │ + rsbseq ip, pc, r0, lsr #18 │ │ │ │ + ldrshteq r2, [pc], #-186 │ │ │ │ addeq r3, ip, r8, lsr #28 │ │ │ │ - rsbseq ip, pc, ip, ror #17 │ │ │ │ + ldrshteq ip, [pc], #-128 │ │ │ │ @ instruction: 0xffff8909 │ │ │ │ @ instruction: 0xffff698f │ │ │ │ @ instruction: 0xffffbe5f │ │ │ │ @ instruction: 0xffffbd57 │ │ │ │ - rsbseq ip, pc, r0, asr fp @ │ │ │ │ - rsbseq ip, pc, r0, ror r8 @ │ │ │ │ - rsbseq r2, pc, sl, asr #22 │ │ │ │ + rsbseq ip, pc, r4, asr fp @ │ │ │ │ + rsbseq ip, pc, r4, ror r8 @ │ │ │ │ + rsbseq r2, pc, lr, asr #22 │ │ │ │ @ instruction: 0xffff9153 │ │ │ │ andeq r0, r0, r9, lsr r7 │ │ │ │ @ instruction: 0xffff8649 │ │ │ │ - rsbseq ip, pc, r4, lsr #16 │ │ │ │ - ldrshteq r2, [pc], #-174 │ │ │ │ - rsbseq ip, pc, r6, lsl #16 │ │ │ │ - rsbseq r2, pc, r0, ror #21 │ │ │ │ + rsbseq ip, pc, r8, lsr #16 │ │ │ │ + rsbseq r2, pc, r2, lsl #22 │ │ │ │ + rsbseq ip, pc, sl, lsl #16 │ │ │ │ + rsbseq r2, pc, r4, ror #21 │ │ │ │ @ instruction: 0xffffd5f9 │ │ │ │ @ instruction: 0xffff856d │ │ │ │ - rsbseq ip, pc, r0, asr #15 │ │ │ │ - @ instruction: 0x007f2a9a │ │ │ │ - rsbseq ip, pc, r0, lsr #15 │ │ │ │ - rsbseq r2, pc, r2, lsl #21 │ │ │ │ - rsbseq ip, pc, r6, ror #14 │ │ │ │ - rsbseq r2, pc, r0, asr #20 │ │ │ │ + rsbseq ip, pc, r4, asr #15 │ │ │ │ + @ instruction: 0x007f2a9e │ │ │ │ + rsbseq ip, pc, r4, lsr #15 │ │ │ │ + rsbseq r2, pc, r6, lsl #21 │ │ │ │ + rsbseq ip, pc, sl, ror #14 │ │ │ │ + rsbseq r2, pc, r4, asr #20 │ │ │ │ @ instruction: 0xffff8461 │ │ │ │ - rsbseq ip, pc, r4, lsr r7 @ │ │ │ │ - rsbseq r2, pc, lr, lsl #20 │ │ │ │ + rsbseq ip, pc, r8, lsr r7 @ │ │ │ │ + rsbseq r2, pc, r2, lsl sl @ │ │ │ │ @ instruction: 0xffff5b67 │ │ │ │ - rsbseq ip, pc, r2, lsl #14 │ │ │ │ - ldrsbteq r2, [pc], #-156 │ │ │ │ + rsbseq ip, pc, r6, lsl #14 │ │ │ │ + rsbseq r2, pc, r0, ror #19 │ │ │ │ @ instruction: 0xffff7cd9 │ │ │ │ - ldrsbteq ip, [pc], #-96 │ │ │ │ - rsbseq r2, pc, sl, lsr #19 │ │ │ │ + ldrsbteq ip, [pc], #-100 │ │ │ │ + rsbseq r2, pc, lr, lsr #19 │ │ │ │ muleq r0, r3, r7 │ │ │ │ - @ instruction: 0x007fc69e │ │ │ │ - rsbseq r2, pc, r8, ror r9 @ │ │ │ │ + rsbseq ip, pc, r2, lsr #13 │ │ │ │ + rsbseq r2, pc, ip, ror r9 @ │ │ │ │ @ instruction: 0xffff5b11 │ │ │ │ - rsbseq ip, pc, ip, ror #12 │ │ │ │ - rsbseq r2, pc, r6, asr #18 │ │ │ │ + rsbseq ip, pc, r0, ror r6 @ │ │ │ │ + rsbseq r2, pc, sl, asr #18 │ │ │ │ @ instruction: 0xffff82b3 │ │ │ │ - rsbseq ip, pc, sl, lsr r6 @ │ │ │ │ - rsbseq r2, pc, r4, lsl r9 @ │ │ │ │ + rsbseq ip, pc, lr, lsr r6 @ │ │ │ │ + rsbseq r2, pc, r8, lsl r9 @ │ │ │ │ @ instruction: 0xfffff113 │ │ │ │ - ldrshteq ip, [pc], #-92 │ │ │ │ - ldrsbteq r2, [pc], #-134 │ │ │ │ + rsbseq ip, pc, r0, lsl #12 │ │ │ │ + ldrsbteq r2, [pc], #-138 │ │ │ │ @ instruction: 0xffffb7dd │ │ │ │ - rsbseq ip, pc, lr, asr #11 │ │ │ │ - rsbseq r2, pc, sl, lsr #17 │ │ │ │ + ldrsbteq ip, [pc], #-82 │ │ │ │ + rsbseq r2, pc, lr, lsr #17 │ │ │ │ @ instruction: 0xffffc22f │ │ │ │ - @ instruction: 0x007fc59a │ │ │ │ - rsbseq r2, pc, r6, ror r8 @ │ │ │ │ + @ instruction: 0x007fc59e │ │ │ │ + rsbseq r2, pc, sl, ror r8 @ │ │ │ │ @ instruction: 0xffff7f7d │ │ │ │ - rsbseq ip, pc, lr, ror #10 │ │ │ │ - rsbseq r2, pc, sl, asr #16 │ │ │ │ + rsbseq ip, pc, r2, ror r5 @ │ │ │ │ + rsbseq r2, pc, lr, asr #16 │ │ │ │ @ instruction: 0xffff797d │ │ │ │ @ instruction: 0xffff7a5b │ │ │ │ - rsbseq ip, pc, r0, lsr r5 @ │ │ │ │ - rsbseq r2, pc, ip, lsl #16 │ │ │ │ + rsbseq ip, pc, r4, lsr r5 @ │ │ │ │ + rsbseq r2, pc, r0, lsl r8 @ │ │ │ │ @ instruction: 0xffff5e3f │ │ │ │ - rsbseq ip, pc, r4, lsl #10 │ │ │ │ - rsbseq r2, pc, r0, ror #15 │ │ │ │ + rsbseq ip, pc, r8, lsl #10 │ │ │ │ + rsbseq r2, pc, r4, ror #15 │ │ │ │ @ instruction: 0xffff780f │ │ │ │ - ldrsbteq ip, [pc], #-72 │ │ │ │ - ldrhteq r2, [pc], #-116 │ │ │ │ + ldrsbteq ip, [pc], #-76 │ │ │ │ + ldrhteq r2, [pc], #-120 │ │ │ │ @ instruction: 0xffff62af │ │ │ │ - rsbseq ip, pc, ip, lsr #9 │ │ │ │ - rsbseq r2, pc, r8, lsl #15 │ │ │ │ + ldrhteq ip, [pc], #-64 │ │ │ │ + rsbseq r2, pc, ip, lsl #15 │ │ │ │ @ instruction: 0xffff6233 │ │ │ │ - rsbseq ip, pc, r0, lsl #9 │ │ │ │ - rsbseq r2, pc, ip, asr r7 @ │ │ │ │ - rsbseq r3, pc, ip, lsl r5 @ │ │ │ │ rsbseq ip, pc, r4, lsl #9 │ │ │ │ + rsbseq r2, pc, r0, ror #14 │ │ │ │ + rsbseq r3, pc, r0, lsr #10 │ │ │ │ + rsbseq ip, pc, r8, lsl #9 │ │ │ │ @ instruction: 0xffff8b95 │ │ │ │ - rsbseq ip, pc, r2, asr #14 │ │ │ │ - rsbseq lr, lr, sl, lsl r6 │ │ │ │ - rsbseq ip, pc, ip, lsl r4 @ │ │ │ │ - ldrshteq r2, [pc], #-104 │ │ │ │ - rsbseq ip, pc, r2, lsl #8 │ │ │ │ - ldrsbteq r2, [pc], #-110 │ │ │ │ - rsbseq ip, pc, lr, lsl #14 │ │ │ │ - rsbseq ip, pc, r8, asr r7 @ │ │ │ │ - rsbseq ip, pc, r8, asr #7 │ │ │ │ - rsbseq r2, pc, r4, lsr #13 │ │ │ │ - rsbseq ip, pc, r4, asr #14 │ │ │ │ - rsbseq ip, pc, sl, ror r7 @ │ │ │ │ - rsbseq ip, pc, lr, lsl #7 │ │ │ │ - rsbseq r2, pc, sl, ror #12 │ │ │ │ - rsbseq ip, pc, r2, ror #14 │ │ │ │ - ldrhteq ip, [pc], #-116 │ │ │ │ - rsbseq ip, pc, r4, asr r3 @ │ │ │ │ - rsbseq r2, pc, r0, lsr r6 @ │ │ │ │ + rsbseq ip, pc, r6, asr #14 │ │ │ │ + rsbseq lr, lr, lr, lsl r6 │ │ │ │ + rsbseq ip, pc, r0, lsr #8 │ │ │ │ + ldrshteq r2, [pc], #-108 │ │ │ │ + rsbseq ip, pc, r6, lsl #8 │ │ │ │ + rsbseq r2, pc, r2, ror #13 │ │ │ │ + rsbseq ip, pc, r2, lsl r7 @ │ │ │ │ + rsbseq ip, pc, ip, asr r7 @ │ │ │ │ + rsbseq ip, pc, ip, asr #7 │ │ │ │ + rsbseq r2, pc, r8, lsr #13 │ │ │ │ + rsbseq ip, pc, r8, asr #14 │ │ │ │ + rsbseq ip, pc, lr, ror r7 @ │ │ │ │ + @ instruction: 0x007fc392 │ │ │ │ + rsbseq r2, pc, lr, ror #12 │ │ │ │ + rsbseq ip, pc, r6, ror #14 │ │ │ │ + ldrhteq ip, [pc], #-120 │ │ │ │ + rsbseq ip, pc, r8, asr r3 @ │ │ │ │ + rsbseq r2, pc, r4, lsr r6 @ │ │ │ │ + rsbseq ip, pc, r0, lsr #15 │ │ │ │ + rsbseq ip, pc, sl, asr #15 │ │ │ │ + rsbseq ip, pc, lr, lsl r3 @ │ │ │ │ + ldrshteq r2, [pc], #-90 │ │ │ │ + rsbseq ip, pc, ip, asr #15 │ │ │ │ @ instruction: 0x007fc79c │ │ │ │ - rsbseq ip, pc, r6, asr #15 │ │ │ │ - rsbseq ip, pc, sl, lsl r3 @ │ │ │ │ - ldrshteq r2, [pc], #-86 │ │ │ │ - rsbseq ip, pc, r8, asr #15 │ │ │ │ - @ instruction: 0x007fc798 │ │ │ │ - rsbseq ip, pc, ip, asr #5 │ │ │ │ - rsbseq r2, pc, r8, lsr #11 │ │ │ │ + ldrsbteq ip, [pc], #-32 │ │ │ │ + rsbseq r2, pc, ip, lsr #11 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecc1d1c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r0 │ │ │ │ @ instruction: 0xf7ffb082 │ │ │ │ stmdacs r1, {r0, r1, r6, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ svclt 0x00084603 │ │ │ │ @@ -347003,16 +347003,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6b4300c │ │ │ │ stmdami r5, {r0, r1, r3, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 1328626 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - rsbseq ip, pc, r2, ror #1 │ │ │ │ - ldrhteq r2, [pc], #-62 │ │ │ │ + rsbseq ip, pc, r6, ror #1 │ │ │ │ + rsbseq r2, pc, r2, asr #7 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ bmi 177c5c0 │ │ │ │ blmi 177c5dc │ │ │ │ addslt r4, r0, sl, ror r4 │ │ │ │ @@ -347100,24 +347100,24 @@ │ │ │ │ @ instruction: 0xf6b4300c │ │ │ │ stmdami lr, {r0, r1, r3, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6b44478 │ │ │ │ ldr pc, [lr, r7, lsl #21] │ │ │ │ bl 10a8784 │ │ │ │ ldrdeq r3, [ip], r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq ip, pc, ip, asr #1 │ │ │ │ - rsbseq ip, pc, sl, lsr #32 │ │ │ │ - rsbseq lr, lr, r8, asr #9 │ │ │ │ + ldrsbteq ip, [pc], #-0 │ │ │ │ + rsbseq ip, pc, lr, lsr #32 │ │ │ │ + rsbseq lr, lr, ip, asr #9 │ │ │ │ addeq r3, ip, r6, lsr r5 │ │ │ │ - ldrsbteq fp, [pc], #-248 │ │ │ │ - ldrhteq r2, [pc], #-36 │ │ │ │ - rsbseq fp, pc, r0, lsl #31 │ │ │ │ - rsbseq r2, pc, ip, asr r2 @ │ │ │ │ - rsbseq fp, pc, r2, ror #30 │ │ │ │ - rsbseq fp, pc, ip, lsl #31 │ │ │ │ + ldrsbteq fp, [pc], #-252 │ │ │ │ + ldrhteq r2, [pc], #-40 │ │ │ │ + rsbseq fp, pc, r4, lsl #31 │ │ │ │ + rsbseq r2, pc, r0, ror #4 │ │ │ │ + rsbseq fp, pc, r6, ror #30 │ │ │ │ + @ instruction: 0x007fbf90 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0078f8cc │ │ │ │ @ instruction: 0x4691b09a │ │ │ │ ldrmi r4, [sl], r0, ror #21 │ │ │ │ strmi r4, [r5], -r0, ror #23 │ │ │ │ @@ -347342,41 +347342,41 @@ │ │ │ │ @ instruction: 0xffe8f6b3 │ │ │ │ ldrbtmi r4, [r8], #-2079 @ 0xfffff7e1 │ │ │ │ @ instruction: 0xf8a4f6b4 │ │ │ │ @ instruction: 0xe6906037 │ │ │ │ ldmdb r8, {r0, r1, r3, r5, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq r3, ip, r8, lsr #8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq fp, pc, r8, lsl #30 │ │ │ │ - rsbseq fp, pc, r0, ror lr @ │ │ │ │ + rsbseq fp, pc, ip, lsl #30 │ │ │ │ + rsbseq fp, pc, r4, ror lr @ │ │ │ │ addeq r3, ip, r6, ror r3 │ │ │ │ - rsbseq fp, pc, lr, lsr #28 │ │ │ │ - rsbseq r2, pc, sl, lsl #2 │ │ │ │ - rsbseq fp, pc, sl, asr #27 │ │ │ │ - rsbseq r2, pc, r6, lsr #1 │ │ │ │ - rsbseq fp, pc, r0, lsr sp @ │ │ │ │ - rsbseq r2, pc, ip │ │ │ │ - ldrhteq fp, [pc], #-202 │ │ │ │ - @ instruction: 0x007f1f96 │ │ │ │ - @ instruction: 0x007fbc9e │ │ │ │ - rsbseq r1, pc, sl, ror pc @ │ │ │ │ - rsbseq fp, pc, r4, lsl #25 │ │ │ │ - rsbseq ip, pc, sl, ror r1 @ │ │ │ │ - rsbseq fp, pc, r6, ror #24 │ │ │ │ - rsbseq r1, pc, r0, asr #30 │ │ │ │ - rsbseq fp, pc, r0, lsl ip @ │ │ │ │ - rsbseq ip, pc, sl, ror r1 @ │ │ │ │ - ldrshteq fp, [pc], #-178 │ │ │ │ - rsbseq r1, pc, lr, asr #29 │ │ │ │ - ldrsbteq fp, [pc], #-182 │ │ │ │ - ldrshteq ip, [pc], #-0 │ │ │ │ - ldrhteq fp, [pc], #-184 │ │ │ │ - @ instruction: 0x007f1e92 │ │ │ │ - @ instruction: 0x007fbb9c │ │ │ │ - rsbseq ip, pc, r2, ror #1 │ │ │ │ + rsbseq fp, pc, r2, lsr lr @ │ │ │ │ + rsbseq r2, pc, lr, lsl #2 │ │ │ │ + rsbseq fp, pc, lr, asr #27 │ │ │ │ + rsbseq r2, pc, sl, lsr #1 │ │ │ │ + rsbseq fp, pc, r4, lsr sp @ │ │ │ │ + rsbseq r2, pc, r0, lsl r0 @ │ │ │ │ + ldrhteq fp, [pc], #-206 │ │ │ │ + @ instruction: 0x007f1f9a │ │ │ │ + rsbseq fp, pc, r2, lsr #25 │ │ │ │ + rsbseq r1, pc, lr, ror pc @ │ │ │ │ + rsbseq fp, pc, r8, lsl #25 │ │ │ │ + rsbseq ip, pc, lr, ror r1 @ │ │ │ │ + rsbseq fp, pc, sl, ror #24 │ │ │ │ + rsbseq r1, pc, r4, asr #30 │ │ │ │ + rsbseq fp, pc, r4, lsl ip @ │ │ │ │ + rsbseq ip, pc, lr, ror r1 @ │ │ │ │ + ldrshteq fp, [pc], #-182 │ │ │ │ + ldrsbteq r1, [pc], #-226 │ │ │ │ + ldrsbteq fp, [pc], #-186 │ │ │ │ + ldrshteq ip, [pc], #-4 │ │ │ │ + ldrhteq fp, [pc], #-188 │ │ │ │ + @ instruction: 0x007f1e96 │ │ │ │ + rsbseq fp, pc, r0, lsr #23 │ │ │ │ + rsbseq ip, pc, r6, ror #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecc231c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, lr, r0, asr #31 │ │ │ │ stceq 0, cr15, [r0], {79} @ 0x4f │ │ │ │ strls r9, [r0], #-3088 @ 0xfffff3f0 │ │ │ │ stmib sp, {r0, r4, sl, fp, ip, pc}^ │ │ │ │ @@ -347396,16 +347396,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff7af6b3 │ │ │ │ stmdbls sp, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6b44478 │ │ │ │ blls 4e924c │ │ │ │ andlt r4, lr, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - rsbseq fp, pc, r0, asr #21 │ │ │ │ - @ instruction: 0x007f1d9c │ │ │ │ + rsbseq fp, pc, r4, asr #21 │ │ │ │ + rsbseq r1, pc, r0, lsr #27 │ │ │ │ bvs 7855b8 │ │ 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rsbseq fp, pc, r0, lsl #29 │ │ │ │ andeq r0, r0, fp, lsr #19 │ │ │ │ - rsbseq fp, pc, lr, asr #27 │ │ │ │ - rsbseq r1, pc, ip, lsl fp @ │ │ │ │ + ldrsbteq fp, [pc], #-210 │ │ │ │ + rsbseq r1, pc, r0, lsr #22 │ │ │ │ addeq r2, ip, lr, asr #26 │ │ │ │ - @ instruction: 0x007fbd92 │ │ │ │ - rsbseq r1, pc, r0, ror #21 │ │ │ │ + @ instruction: 0x007fbd96 │ │ │ │ + rsbseq r1, pc, r4, ror #21 │ │ │ │ @ instruction: 0xfffffded │ │ │ │ @ instruction: 0xfffffd7f │ │ │ │ - rsbseq fp, pc, r0, asr sp @ │ │ │ │ - rsbseq r1, pc, r0, lsr #21 │ │ │ │ - rsbseq fp, pc, r6, lsr sp @ │ │ │ │ - rsbseq r1, pc, r6, lsl #21 │ │ │ │ + rsbseq fp, pc, r4, asr sp @ │ │ │ │ + rsbseq r1, pc, r4, lsr #21 │ │ │ │ + rsbseq fp, pc, sl, lsr sp @ │ │ │ │ + rsbseq r1, pc, sl, lsl #21 │ │ │ │ @ instruction: 0xfffffd15 │ │ │ │ - @ instruction: 0x007fbd94 │ │ │ │ - rsbseq fp, pc, r4, asr #27 │ │ │ │ - ldrsbteq fp, [pc], #-206 │ │ │ │ - rsbseq r1, pc, lr, lsr #20 │ │ │ │ - rsbseq fp, pc, r4, asr #25 │ │ │ │ - rsbseq r1, pc, r4, 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│ │ + rsbseq fp, pc, sl, lsl #27 │ │ │ │ + rsbseq fp, pc, ip, asr #27 │ │ │ │ + rsbseq fp, pc, r2, lsl #25 │ │ │ │ + ldrsbteq r1, [pc], #-146 │ │ │ │ + ldrhteq fp, [pc], #-222 │ │ │ │ ldrshteq fp, [pc], #-214 │ │ │ │ - rsbseq fp, pc, sl, lsr #28 │ │ │ │ - rsbseq fp, pc, r0, lsl #22 │ │ │ │ - rsbseq r1, pc, r0, asr r8 @ │ │ │ │ - rsbseq fp, pc, r8, lsl #28 │ │ │ │ - rsbseq fp, pc, r8, lsr lr @ │ │ │ │ - ldrhteq fp, [pc], #-166 │ │ │ │ - rsbseq r1, pc, r6, lsl #16 │ │ │ │ - rsbseq fp, pc, sl, lsl lr @ │ │ │ │ - rsbseq fp, pc, r2, asr lr @ │ │ │ │ - rsbseq fp, pc, r0, ror sl @ │ │ │ │ - rsbseq r1, pc, r0, asr #15 │ │ │ │ + rsbseq fp, pc, ip, lsr ip @ │ │ │ │ + rsbseq r1, pc, ip, lsl #19 │ │ │ │ + rsbseq fp, pc, lr, lsl ip @ │ │ │ │ + rsbseq r1, pc, ip, ror #18 │ │ │ │ + ldrhteq fp, [pc], #-220 │ │ │ │ + rsbseq fp, pc, ip, ror #27 │ │ │ │ + ldrsbteq fp, [pc], #-182 │ │ │ │ + rsbseq r1, pc, r6, lsr #18 │ │ │ │ + ldrsbteq fp, [pc], #-210 │ │ │ │ + rsbseq fp, pc, r2, lsl lr @ │ │ │ │ + @ instruction: 0x007fbb90 │ │ │ │ + rsbseq r1, pc, r0, ror #17 │ │ │ │ + ldrshteq fp, [pc], #-216 │ │ │ │ + rsbseq fp, pc, ip, lsl lr @ │ │ │ │ + rsbseq fp, pc, sl, asr #22 │ │ │ │ + @ instruction: 0x007f189a │ │ │ │ + ldrshteq fp, [pc], #-218 │ │ │ │ rsbseq fp, pc, lr, lsr #28 │ │ │ │ - rsbseq fp, pc, ip, ror lr @ │ │ │ │ - rsbseq fp, pc, sl, lsr #20 │ │ │ │ - rsbseq r1, pc, sl, ror r7 @ │ │ │ │ - rsbseq fp, pc, sl, ror #28 │ │ │ │ - ldrhteq fp, [pc], #-226 │ │ │ │ - rsbseq fp, pc, r2, ror #19 │ │ │ │ - rsbseq r1, pc, r2, lsr r7 @ │ │ │ │ + rsbseq fp, pc, r4, lsl #22 │ │ │ │ + rsbseq r1, pc, r4, asr r8 @ │ │ │ │ + rsbseq fp, pc, ip, lsl #28 │ │ │ │ + rsbseq fp, pc, ip, lsr lr @ │ │ │ │ + ldrhteq fp, [pc], #-170 │ │ │ │ + rsbseq r1, pc, sl, lsl #16 │ │ │ │ + rsbseq fp, pc, lr, lsl lr @ │ │ │ │ + rsbseq fp, pc, r6, asr lr @ │ │ │ │ + rsbseq fp, pc, r4, ror sl @ │ │ │ │ + rsbseq r1, pc, r4, asr #15 │ │ │ │ + rsbseq fp, pc, r2, lsr lr @ │ │ │ │ + rsbseq fp, pc, r0, lsl #29 │ │ │ │ + rsbseq fp, pc, lr, lsr #20 │ │ │ │ + rsbseq r1, pc, lr, ror r7 @ │ │ │ │ + rsbseq fp, pc, lr, ror #28 │ │ │ │ + ldrhteq fp, [pc], #-230 │ │ │ │ + rsbseq fp, pc, r6, ror #19 │ │ │ │ + rsbseq r1, pc, r6, lsr r7 @ │ │ │ │ movwcs r4, #2768 @ 0xad0 │ │ │ │ @ instruction: 0x463049d0 │ │ │ │ movwcc lr, #6605 @ 0x19cd │ │ │ │ movwls r4, #1146 @ 0x47a │ │ │ │ ldc 4, cr4, [pc, #484] @ 16bb18 │ │ │ │ @ instruction: 0xf1051bc4 │ │ │ │ ldc 3, cr0, [pc, #384] @ 16babc │ │ │ │ @@ -348091,62 +348091,62 @@ │ │ │ │ ... │ │ │ │ strbtvs r6, [r6], -r6, ror #12 │ │ │ │ svccc 0x00ee6666 │ │ │ │ ldrlt r4, [r9, #-3109]! @ 0xfffff3db │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00db3333 │ │ │ │ - rsbseq fp, pc, r8, asr sp @ │ │ │ │ - @ instruction: 0x007fbd98 │ │ │ │ - rsbseq fp, pc, lr, asr r8 @ │ │ │ │ - rsbseq r1, pc, lr, lsr #11 │ │ │ │ - rsbseq fp, pc, r4, ror sp @ │ │ │ │ - rsbseq fp, pc, ip, lsr #27 │ │ │ │ - rsbseq fp, pc, r8, lsl r8 @ │ │ │ │ - rsbseq r1, pc, r8, ror #10 │ │ │ │ - @ instruction: 0x007fbd96 │ │ │ │ - rsbseq fp, pc, r2, asr #27 │ │ │ │ - ldrsbteq fp, [pc], #-114 │ │ │ │ - rsbseq r1, pc, r2, lsr #10 │ │ │ │ - rsbseq fp, pc, r6, lsr #27 │ │ │ │ - rsbseq fp, pc, r6, ror #27 │ │ │ │ - rsbseq fp, pc, ip, lsl #15 │ │ │ │ - ldrsbteq r1, [pc], #-76 │ │ │ │ - ldrsbteq fp, [pc], #-208 │ │ │ │ - rsbseq fp, pc, r0, lsl lr @ │ │ │ │ - rsbseq fp, pc, r6, asr #14 │ │ │ │ - @ instruction: 0x007f1496 │ │ │ │ - ldrshteq fp, [pc], #-216 │ │ │ │ - rsbseq fp, pc, lr, lsr #28 │ │ │ │ - rsbseq fp, pc, sl, lsl #14 │ │ │ │ - rsbseq r1, pc, sl, asr r4 @ │ │ │ │ - rsbseq fp, pc, r4, ror #28 │ │ │ │ - rsbseq fp, pc, r8, lsl lr @ │ │ │ │ - rsbseq fp, pc, lr, asr #13 │ │ │ │ - rsbseq r1, pc, lr, lsl r4 @ │ │ │ │ - rsbseq fp, pc, r8, lsl #29 │ │ │ │ - rsbseq fp, pc, r8, asr #28 │ │ │ │ - @ instruction: 0x007fb692 │ │ │ │ - rsbseq r1, pc, r2, ror #7 │ │ │ │ - ldrhteq fp, [pc], #-224 │ │ │ │ - rsbseq fp, pc, ip, ror #28 │ │ │ │ - rsbseq fp, pc, r6, asr r6 @ │ │ │ │ - rsbseq r1, pc, r6, lsr #7 │ │ │ │ - ldrsbteq fp, [pc], #-232 │ │ │ │ - @ instruction: 0x007fbe90 │ │ │ │ - rsbseq fp, pc, sl, lsl r6 @ │ │ │ │ - rsbseq r1, pc, sl, ror #6 │ │ │ │ - rsbseq fp, pc, r2, lsl #30 │ │ │ │ - ldrhteq fp, [pc], #-224 │ │ │ │ - rsbseq fp, pc, ip, asr #11 │ │ │ │ - rsbseq r1, pc, ip, lsl r3 @ │ │ │ │ - rsbseq fp, pc, r4, lsl pc @ │ │ │ │ - rsbseq fp, pc, lr, asr #29 │ │ │ │ - rsbseq fp, pc, r6, lsl #11 │ │ │ │ - ldrsbteq r1, [pc], #-38 │ │ │ │ + rsbseq fp, pc, ip, asr sp @ │ │ │ │ + @ instruction: 0x007fbd9c │ │ │ │ + rsbseq fp, pc, r2, ror #16 │ │ │ │ + ldrhteq r1, [pc], #-82 │ │ │ │ + rsbseq fp, pc, r8, ror sp @ │ │ │ │ + ldrhteq fp, [pc], #-208 │ │ │ │ + rsbseq fp, pc, ip, lsl r8 @ │ │ │ │ + rsbseq r1, pc, ip, ror #10 │ │ │ │ + @ instruction: 0x007fbd9a │ │ │ │ + rsbseq fp, pc, r6, asr #27 │ │ │ │ + ldrsbteq fp, [pc], #-118 │ │ │ │ + rsbseq r1, pc, r6, lsr #10 │ │ │ │ + rsbseq fp, pc, sl, lsr #27 │ │ │ │ + rsbseq fp, pc, sl, ror #27 │ │ │ │ + @ instruction: 0x007fb790 │ │ │ │ + rsbseq r1, pc, r0, ror #9 │ │ │ │ + ldrsbteq fp, [pc], #-212 │ │ │ │ + rsbseq fp, pc, r4, lsl lr @ │ │ │ │ + rsbseq fp, pc, sl, asr #14 │ │ │ │ + @ instruction: 0x007f149a │ │ │ │ + ldrshteq fp, [pc], #-220 │ │ │ │ + rsbseq fp, pc, r2, lsr lr @ │ │ │ │ + rsbseq fp, pc, lr, lsl #14 │ │ │ │ + rsbseq r1, pc, lr, asr r4 @ │ │ │ │ + rsbseq fp, pc, r8, ror #28 │ │ │ │ + rsbseq fp, pc, ip, lsl lr @ │ │ │ │ + ldrsbteq fp, [pc], #-98 │ │ │ │ + rsbseq r1, pc, r2, lsr #8 │ │ │ │ + rsbseq fp, pc, ip, lsl #29 │ │ │ │ + rsbseq fp, pc, ip, asr #28 │ │ │ │ + @ instruction: 0x007fb696 │ │ │ │ + rsbseq r1, pc, r6, ror #7 │ │ │ │ + ldrhteq fp, [pc], #-228 │ │ │ │ + rsbseq fp, pc, r0, ror lr @ │ │ │ │ + rsbseq fp, pc, sl, asr r6 @ │ │ │ │ + rsbseq r1, pc, sl, lsr #7 │ │ │ │ + ldrsbteq fp, [pc], #-236 │ │ │ │ + @ instruction: 0x007fbe94 │ │ │ │ + rsbseq fp, pc, lr, lsl r6 @ │ │ │ │ + rsbseq r1, pc, lr, ror #6 │ │ │ │ + rsbseq fp, pc, r6, lsl #30 │ │ │ │ + ldrhteq fp, [pc], #-228 │ │ │ │ + ldrsbteq fp, [pc], #-80 │ │ │ │ + rsbseq r1, pc, r0, lsr #6 │ │ │ │ + rsbseq fp, pc, r8, lsl pc @ │ │ │ │ + ldrsbteq fp, [pc], #-226 │ │ │ │ + rsbseq fp, pc, sl, lsl #11 │ │ │ │ + ldrsbteq r1, [pc], #-42 │ │ │ │ ldmdbmi r1, {r9, sp} │ │ │ │ andcs lr, r4, #3358720 @ 0x334000 │ │ │ │ subscc pc, r0, #76, 4 @ 0xc0000004 │ │ │ │ @ instruction: 0xf1059201 │ │ │ │ bmi 4ecbc8 │ │ │ │ stmib sp, {r4, r5, r9, sl, lr}^ │ │ │ │ ldrbtmi r4, [r9], #-1794 @ 0xfffff8fe │ │ │ │ @@ -348157,18 +348157,18 @@ │ │ │ │ vst2.8 {d20-d21}, [pc], r8 │ │ │ │ ldrbtmi r7, [r8], #-294 @ 0xfffffeda │ │ │ │ @ instruction: 0xf6b3300c │ │ │ │ stmdami r6, {r0, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx 10a9834 │ │ │ │ bllt 12e9d68 │ │ │ │ - rsbseq fp, pc, r6, lsr lr @ │ │ │ │ - ldrshteq fp, [pc], #-214 │ │ │ │ - rsbseq fp, pc, sl, asr r4 @ │ │ │ │ - rsbseq r1, pc, sl, lsr #3 │ │ │ │ + rsbseq fp, pc, sl, lsr lr @ │ │ │ │ + ldrshteq fp, [pc], #-218 │ │ │ │ + rsbseq fp, pc, lr, asr r4 @ │ │ │ │ + rsbseq r1, pc, lr, lsr #3 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecc2f84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ blx ffa29d8c │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -348178,16 +348178,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf95af6b3 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6b34478 │ │ │ │ blls 1ea60c >::_M_default_append(unsigned int)@@Base+0x2ee1c> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq fp, pc, ip, lsl #8 │ │ │ │ - rsbseq r1, pc, ip, asr r1 @ │ │ │ │ + rsbseq fp, pc, r0, lsl r4 @ │ │ │ │ + rsbseq r1, pc, r0, ror #2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 5a7288 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0020f8cc │ │ │ │ ldrpl pc, [ip], #2271 @ 0x8df │ │ │ │ @ instruction: 0xf8dfb09f │ │ │ │ @@ -348482,16 +348482,16 @@ │ │ │ │ andslt r8, pc, r6, lsr r5 @ │ │ │ │ blhi 5a7560 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r2, ip, r4, ror #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq fp, pc, r2, ror #6 │ │ │ │ - rsbseq sl, pc, r8, lsl #31 │ │ │ │ + rsbseq fp, pc, r6, ror #6 │ │ │ │ + rsbseq sl, pc, ip, lsl #31 │ │ │ │ strdeq r1, [ip], r8 │ │ │ │ @ instruction: 0xf13d4630 │ │ │ │ blls 868324 │ │ │ │ beq 5a7ab4 │ │ │ │ ldrdcs pc, [r0], -r8 │ │ │ │ cdp 4, 11, cr4, cr8, cr11, {2} │ │ │ │ vldr d6, [r3, #792] @ 0x318 │ │ │ │ @@ -348753,18 +348753,18 @@ │ │ │ │ blvc 1528168 │ │ │ │ cdp 7, 11, cr14, cr0, cr3, {4} │ │ │ │ str sl, [lr, -lr, asr #22]! │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ - rsbseq sl, pc, ip, asr #22 │ │ │ │ - @ instruction: 0x007f089a │ │ │ │ - rsbseq sl, pc, r2, lsr fp @ │ │ │ │ - rsbseq r0, pc, r0, lsl #17 │ │ │ │ + rsbseq sl, pc, r0, asr fp @ │ │ │ │ + @ instruction: 0x007f089e │ │ │ │ + rsbseq sl, pc, r6, lsr fp @ │ │ │ │ + rsbseq r0, pc, r4, lsl #17 │ │ │ │ blcc 427d40 >::resize(unsigned int)@@Base+0x14315c> │ │ │ │ bleq 132819c │ │ │ │ blvc 627d14 │ │ │ │ blvs 527d18 │ │ │ │ blcc 5a7d1c │ │ │ │ stcl 6, cr15, [sl, #676]! @ 0x2a4 │ │ │ │ bleq 2a7d24 │ │ │ │ @@ -349158,27 +349158,27 @@ │ │ │ │ @ instruction: 0xee2d9904 │ │ │ │ @ instruction: 0xf7ffdb00 │ │ │ │ svclt 0x0000b95a │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ - rsbseq sl, pc, r0, ror sl @ │ │ │ │ - ldrhteq r0, [pc], #-124 │ │ │ │ - rsbseq sl, pc, r2, asr sl @ │ │ │ │ - @ instruction: 0x007f079e │ │ │ │ - rsbseq sl, pc, sl, asr #20 │ │ │ │ - rsbseq sl, pc, ip, asr r5 @ │ │ │ │ - rsbseq r0, pc, sl, lsr #5 │ │ │ │ - rsbseq sl, pc, r2, asr #10 │ │ │ │ - @ instruction: 0x007f0290 │ │ │ │ - rsbseq sl, pc, r8, lsr #10 │ │ │ │ - rsbseq r0, pc, r6, ror r2 @ │ │ │ │ - ldrshteq sl, [pc], #-68 │ │ │ │ - rsbseq r0, pc, r2, asr #4 │ │ │ │ + rsbseq sl, pc, r4, ror sl @ │ │ │ │ + rsbseq r0, pc, r0, asr #15 │ │ │ │ + rsbseq sl, pc, r6, asr sl @ │ │ │ │ + rsbseq r0, pc, r2, lsr #15 │ │ │ │ + rsbseq sl, pc, lr, asr #20 │ │ │ │ + rsbseq sl, pc, r0, ror #10 │ │ │ │ + rsbseq r0, pc, lr, lsr #5 │ │ │ │ + rsbseq sl, pc, r6, asr #10 │ │ │ │ + @ instruction: 0x007f0294 │ │ │ │ + rsbseq sl, pc, ip, lsr #10 │ │ │ │ + rsbseq r0, pc, sl, ror r2 @ │ │ │ │ + ldrshteq sl, [pc], #-72 │ │ │ │ + rsbseq r0, pc, r6, asr #4 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecc3f58 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r0 @ │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ @ instruction: 0x461c4616 │ │ │ │ cdp2 3, 6, cr15, cr8, cr0, {4} │ │ │ │ @@ -349205,16 +349205,16 @@ │ │ │ │ ldrbtmi r2, [r8], #-287 @ 0xfffffee1 │ │ │ │ @ instruction: 0xf6b2300c │ │ │ │ stmdami r5, {r0, r2, r3, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6b24478 │ │ │ │ @ instruction: 0xf04ffa07 │ │ │ │ @ instruction: 0xe7d130ff │ │ │ │ - ldrshteq sl, [pc], #-50 │ │ │ │ - rsbseq r0, pc, r0, asr #2 │ │ │ │ + ldrshteq sl, [pc], #-54 │ │ │ │ + rsbseq r0, pc, r4, asr #2 │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecc3fec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff8 │ │ │ │ vrsubhn.i16 d4, q0, q4 │ │ │ │ strmi pc, [r1], -r1, lsr #28 │ │ │ │ @@ -349238,16 +349238,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6b2300c │ │ │ │ stmdami r5, {r0, r1, r3, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf9c6f6b2 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - rsbseq sl, pc, r6, asr sp @ │ │ │ │ - ldrhteq r0, [pc], #-14 │ │ │ │ + rsbseq sl, pc, sl, asr sp @ │ │ │ │ + rsbseq r0, pc, r2, asr #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecc406c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 730df4 │ │ │ │ blmi 75908c │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -349269,15 +349269,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf6a9bd30 │ │ │ │ svclt 0x0000ea42 │ │ │ │ ldrdeq r1, [ip], r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq sl, pc, r6, lsl sp @ │ │ │ │ + rsbseq sl, pc, sl, lsl sp @ │ │ │ │ umulleq r1, ip, r8, r2 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 5a83a0 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ cdp 0, 11, cr11, cr0, cr2, {4} │ │ │ │ @@ -349810,59 +349810,59 @@ │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ addeq r0, ip, r6, lsr sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq sl, pc, r6, lsl #15 │ │ │ │ + rsbseq sl, pc, sl, lsl #15 │ │ │ │ andeq r0, r0, r3, asr #13 │ │ │ │ - rsbseq sl, pc, sl, ror #14 │ │ │ │ - rsbseq sl, pc, r8, lsr #15 │ │ │ │ + rsbseq sl, pc, lr, ror #14 │ │ │ │ + rsbseq sl, pc, ip, lsr #15 │ │ │ │ andeq r0, r0, r7, lsl #7 │ │ │ │ - rsbseq sl, pc, r8, lsl #14 │ │ │ │ - rsbseq pc, lr, r0, ror sl @ │ │ │ │ + rsbseq sl, pc, ip, lsl #14 │ │ │ │ + rsbseq pc, lr, r4, ror sl @ │ │ │ │ addeq r0, ip, r6, lsr #25 │ │ │ │ - ldrsbteq sl, [pc], #-96 │ │ │ │ - rsbseq pc, lr, r8, lsr sl @ │ │ │ │ + ldrsbteq sl, [pc], #-100 │ │ │ │ + rsbseq pc, lr, ip, lsr sl @ │ │ │ │ @ instruction: 0xfffff97f │ │ │ │ @ instruction: 0xfffff911 │ │ │ │ - @ instruction: 0x007fa692 │ │ │ │ - ldrshteq pc, [lr], #-154 @ 0xffffff66 @ │ │ │ │ - rsbseq sl, pc, r8, ror r6 @ │ │ │ │ - rsbseq pc, lr, r0, ror #19 │ │ │ │ + @ instruction: 0x007fa696 │ │ │ │ + ldrshteq pc, [lr], #-158 @ 0xffffff62 @ │ │ │ │ + rsbseq sl, pc, ip, ror r6 @ │ │ │ │ + rsbseq pc, lr, r4, ror #19 │ │ │ │ @ instruction: 0xfffff8a7 │ │ │ │ - rsbseq sl, pc, r8, asr #13 │ │ │ │ + rsbseq sl, pc, ip, asr #13 │ │ │ │ + ldrshteq sl, [pc], #-100 │ │ │ │ + rsbseq sl, pc, r4, lsr #12 │ │ │ │ + rsbseq pc, lr, ip, lsl #19 │ │ │ │ + rsbseq sl, pc, sl, lsl #12 │ │ │ │ + rsbseq pc, lr, r2, ror r9 @ │ │ │ │ + ldrhteq sl, [pc], #-102 │ │ │ │ ldrshteq sl, [pc], #-96 │ │ │ │ - rsbseq sl, pc, r0, lsr #12 │ │ │ │ - rsbseq pc, lr, r8, lsl #19 │ │ │ │ - rsbseq sl, pc, r6, lsl #12 │ │ │ │ - rsbseq pc, lr, lr, ror #18 │ │ │ │ - ldrhteq sl, [pc], #-98 │ │ │ │ - rsbseq sl, pc, ip, ror #13 │ │ │ │ - rsbseq sl, pc, r0, asr #11 │ │ │ │ - rsbseq pc, lr, r8, lsr #18 │ │ │ │ - rsbseq r9, pc, r2, lsl sp @ │ │ │ │ - ldrsbteq sl, [pc], #-98 │ │ │ │ - rsbseq sl, pc, sl, ror r5 @ │ │ │ │ - rsbseq pc, lr, r2, ror #17 │ │ │ │ - rsbseq sl, pc, ip, asr r5 @ │ │ │ │ - rsbseq pc, lr, r2, asr #17 │ │ │ │ - rsbseq r9, pc, r0, lsl sp @ │ │ │ │ - @ instruction: 0x007fa690 │ │ │ │ - rsbseq sl, pc, r4, lsl r5 @ │ │ │ │ - rsbseq pc, lr, ip, ror r8 @ │ │ │ │ - rsbseq sl, pc, r8, ror r6 @ │ │ │ │ - rsbseq sl, pc, r4, lsr #13 │ │ │ │ - rsbseq sl, pc, lr, asr #9 │ │ │ │ - rsbseq pc, lr, r6, lsr r8 @ │ │ │ │ - rsbseq sl, pc, r0, lsl #13 │ │ │ │ - rsbseq sl, pc, r0, asr #13 │ │ │ │ - rsbseq sl, pc, r6, lsl #9 │ │ │ │ - rsbseq pc, lr, lr, ror #15 │ │ │ │ + rsbseq sl, pc, r4, asr #11 │ │ │ │ + rsbseq pc, lr, ip, lsr #18 │ │ │ │ + rsbseq r9, pc, r6, lsl sp @ │ │ │ │ + ldrsbteq sl, [pc], #-102 │ │ │ │ + rsbseq sl, pc, lr, ror r5 @ │ │ │ │ + rsbseq pc, lr, r6, ror #17 │ │ │ │ + rsbseq sl, pc, r0, ror #10 │ │ │ │ + rsbseq pc, lr, r6, asr #17 │ │ │ │ + rsbseq r9, pc, r4, lsl sp @ │ │ │ │ + @ instruction: 0x007fa694 │ │ │ │ + rsbseq sl, pc, r8, lsl r5 @ │ │ │ │ + rsbseq pc, lr, r0, lsl #17 │ │ │ │ + rsbseq sl, pc, ip, ror r6 @ │ │ │ │ + rsbseq sl, pc, r8, lsr #13 │ │ │ │ + ldrsbteq sl, [pc], #-66 │ │ │ │ + rsbseq pc, lr, sl, lsr r8 @ │ │ │ │ + rsbseq sl, pc, r4, lsl #13 │ │ │ │ + rsbseq sl, pc, r4, asr #13 │ │ │ │ + rsbseq sl, pc, sl, lsl #9 │ │ │ │ + ldrshteq pc, [lr], #-114 @ 0xffffff8e @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecc4a10 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldc2l 7, cr15, [r0, #1020]! @ 0x3fc │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -349872,16 +349872,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [r4], {177} @ 0xb1 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6b14478 │ │ │ │ blls 1ecb80 >::_M_default_append(unsigned int)@@Base+0x31390> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq sl, pc, r8, ror #6 │ │ │ │ - ldrsbteq pc, [lr], #-96 @ 0xffffffa0 @ │ │ │ │ + rsbseq sl, pc, ip, ror #6 │ │ │ │ + ldrsbteq pc, [lr], #-100 @ 0xffffff9c @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 5a8d14 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ addlt r4, fp, r5, lsr #27 │ │ │ │ ldrmi r4, [sl], r5, lsr #25 │ │ │ │ @@ -350047,19 +350047,19 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 1f2b5ba │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6a8e7e1 │ │ │ │ svclt 0x0000ec2a │ │ │ │ ldrdeq r0, [ip], ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrshteq sl, [pc], #-42 │ │ │ │ - ldrshteq sl, [pc], #-14 │ │ │ │ + ldrshteq sl, [pc], #-46 │ │ │ │ + rsbseq sl, pc, r2, lsl #2 │ │ │ │ addeq r0, ip, sl, lsl #13 │ │ │ │ - ldrhteq sl, [pc], #-8 │ │ │ │ - rsbseq pc, lr, lr, lsl r4 @ │ │ │ │ + ldrhteq sl, [pc], #-12 │ │ │ │ + rsbseq pc, lr, r2, lsr #8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecc4d24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ @ instruction: 0x4604461d │ │ │ │ tstcs r1, r8, lsl #12 │ │ │ │ andls r9, r5, #15360 @ 0x3c00 │ │ │ │ @@ -350096,16 +350096,16 @@ │ │ │ │ @ instruction: 0xf6b1300c │ │ │ │ stmdami r6, {r0, r2, r4, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6b14478 │ │ │ │ @ instruction: 0xf04ffb0f │ │ │ │ strdlt r3, [r7], -pc @ │ │ │ │ svclt 0x0000bd30 │ │ │ │ - rsbseq r9, pc, sl, ror #31 │ │ │ │ - rsbseq pc, lr, r0, asr r3 @ │ │ │ │ + rsbseq r9, pc, lr, ror #31 │ │ │ │ + rsbseq pc, lr, r4, asr r3 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecc4ddc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff8 │ │ │ │ vmax.u d20, d15, d8 │ │ │ │ strmi pc, [r1], -r9, lsr #30 │ │ │ │ @ instruction: 0xf0b24620 │ │ │ │ @@ -350128,16 +350128,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-2054 @ 0xfffff7fa │ │ │ │ @ instruction: 0xf6b1300c │ │ │ │ stmdami r5, {r0, r1, r4, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx ff52b708 │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ - rsbseq sl, pc, r2, lsr #3 │ │ │ │ - rsbseq pc, lr, lr, asr #5 │ │ │ │ + rsbseq sl, pc, r6, lsr #3 │ │ │ │ + ldrsbteq pc, [lr], #-34 @ 0xffffffde @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecc4e5c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 731be4 │ │ │ │ blmi 759e7c │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -350159,15 +350159,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r5, r1 │ │ │ │ @ instruction: 0xf6a8bd30 │ │ │ │ svclt 0x0000eb4a │ │ │ │ addeq r0, ip, r2, ror #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq sl, pc, r6, ror #2 │ │ │ │ + rsbseq sl, pc, sl, ror #2 │ │ │ │ addeq r0, ip, r8, lsr #9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 529190 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ ldmdavs ip, {r0, r2, r7, ip, sp, pc} │ │ │ │ @@ -350856,68 +350856,68 @@ │ │ │ │ ... │ │ │ │ @ instruction: 0x47ae147b │ │ │ │ svccc 0x00847ae1 │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ addeq pc, fp, lr, asr #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrsbteq r9, [pc], #-158 │ │ │ │ + rsbseq r9, pc, r2, ror #19 │ │ │ │ andeq r0, r0, r7, ror r8 │ │ │ │ - ldrsbteq r9, [pc], #-150 │ │ │ │ - addeq r5, r0, ip, ror #10 │ │ │ │ + ldrsbteq r9, [pc], #-154 │ │ │ │ + addeq r5, r0, r0, ror r5 │ │ │ │ andeq r0, r0, r5, lsr r4 │ │ │ │ - rsbseq r9, pc, lr, ror #18 │ │ │ │ - @ instruction: 0x007eea9a │ │ │ │ + rsbseq r9, pc, r2, ror r9 @ │ │ │ │ + @ instruction: 0x007eea9e │ │ │ │ ldrdeq pc, [fp], r0 │ │ │ │ - rsbseq r9, pc, sl, lsr r9 @ │ │ │ │ - rsbseq lr, lr, r6, ror #20 │ │ │ │ + rsbseq r9, pc, lr, lsr r9 @ │ │ │ │ + rsbseq lr, lr, sl, ror #20 │ │ │ │ @ instruction: 0xfffff79d │ │ │ │ @ instruction: 0xfffff72f │ │ │ │ - ldrshteq r9, [pc], #-140 │ │ │ │ - rsbseq lr, lr, r8, lsr #20 │ │ │ │ - rsbseq r9, pc, r2, ror #17 │ │ │ │ - rsbseq lr, lr, lr, lsl #20 │ │ │ │ + rsbseq r9, pc, r0, lsl #18 │ │ │ │ + rsbseq lr, lr, ip, lsr #20 │ │ │ │ + rsbseq r9, pc, r6, ror #17 │ │ │ │ + rsbseq lr, lr, r2, lsl sl │ │ │ │ @ instruction: 0xfffff6c5 │ │ │ │ + ldrshteq r9, [pc], #-108 │ │ │ │ + rsbseq r9, pc, r4, lsl r9 @ │ │ │ │ + rsbseq r9, pc, lr, lsl #17 │ │ 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lsl #17 │ │ │ │ - ldrhteq lr, [lr], #-150 @ 0xffffff6a │ │ │ │ - rsbseq r9, pc, r0, ror r8 @ │ │ │ │ - @ instruction: 0x007ee99c │ │ │ │ - ldrsbteq r9, [pc], #-110 │ │ │ │ - rsbseq r9, pc, ip, asr #17 │ │ │ │ - rsbseq r9, pc, sl, lsr #16 │ │ │ │ - rsbseq lr, lr, r6, asr r9 │ │ │ │ - rsbseq r8, pc, r8, lsr sp @ │ │ │ │ - ldrhteq r9, [pc], #-130 │ │ │ │ - rsbseq r9, pc, r4, ror #15 │ │ │ │ - rsbseq lr, lr, r0, lsl r9 │ │ │ │ - rsbseq r9, pc, r6, asr #15 │ │ │ │ - ldrshteq lr, [lr], #-128 @ 0xffffff80 │ │ │ │ - rsbseq r8, pc, r6, lsr sp @ │ │ │ │ + rsbseq lr, lr, r4, lsr #16 │ │ │ │ + rsbseq r9, pc, r0, lsr #12 │ │ │ │ rsbseq r9, pc, r0, ror r8 @ │ │ │ │ - rsbseq r9, pc, lr, ror r7 @ │ │ │ │ - rsbseq lr, lr, sl, lsr #17 │ │ │ │ - rsbseq r9, pc, lr, asr r8 @ │ │ │ │ - rsbseq r9, pc, sl, lsl #17 │ │ │ │ - rsbseq r9, pc, r8, lsr r7 @ │ │ │ │ - rsbseq lr, lr, r4, ror #16 │ │ │ │ - ldrhteq r9, [pc], #-132 │ │ │ │ - rsbseq r9, pc, ip, lsl #17 │ │ │ │ - rsbseq r9, pc, r8, asr r8 @ │ │ │ │ - ldrshteq r9, [pc], #-100 │ │ │ │ - rsbseq lr, lr, r0, lsr #16 │ │ │ │ - rsbseq r9, pc, ip, lsl r6 @ │ │ │ │ - rsbseq r9, pc, ip, ror #16 │ │ │ │ - rsbseq r9, pc, lr, lsr #13 │ │ │ │ - ldrsbteq lr, [lr], #-122 @ 0xffffff86 │ │ │ │ - rsbseq r9, pc, r6, lsr r8 @ │ │ │ │ - rsbseq r9, pc, r6, ror #16 │ │ │ │ - rsbseq r9, pc, ip, asr r6 @ │ │ │ │ - rsbseq lr, lr, r8, lsl #15 │ │ │ │ + ldrhteq r9, [pc], #-98 │ │ │ │ + ldrsbteq lr, [lr], #-126 @ 0xffffff82 │ │ │ │ + rsbseq r9, pc, sl, lsr r8 @ │ │ │ │ + rsbseq r9, pc, sl, ror #16 │ │ │ │ + rsbseq r9, pc, r0, ror #12 │ │ │ │ + rsbseq lr, lr, ip, lsl #15 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecc5a94 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ stc2 7, cr15, [r4, #1020]! @ 0x3fc │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -350927,16 +350927,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ff62c37e │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6b04478 │ │ │ │ blls 1edafc >::_M_default_append(unsigned int)@@Base+0x3230c> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq r9, pc, r0, lsr #10 │ │ │ │ - rsbseq lr, lr, ip, asr #12 │ │ │ │ + rsbseq r9, pc, r4, lsr #10 │ │ │ │ + rsbseq lr, lr, r0, asr r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 4a9d98 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0080f8cc │ │ │ │ addlt r4, fp, r4, ror #27 │ │ │ │ strcs r4, [r0], -r4, ror #25 │ │ │ │ @@ -351165,23 +351165,23 @@ │ │ │ │ @ instruction: 0xf6b04478 │ │ │ │ @ instruction: 0xe775fab7 │ │ │ │ ldrtmi r9, [r0], r4, lsl #16 │ │ │ │ ldr r4, [r4, r3, lsl #13]! │ │ │ │ bl 1bac71c │ │ │ │ addeq pc, fp, r8, asr r8 @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrhteq r9, [pc], #-68 │ │ │ │ - rsbseq r9, pc, r2, asr #8 │ │ │ │ + ldrhteq r9, [pc], #-72 │ │ │ │ + rsbseq r9, pc, r6, asr #8 │ │ │ │ addeq pc, fp, lr, lsl #15 │ │ │ │ - rsbseq r9, pc, r8, lsl #5 │ │ │ │ - ldrhteq lr, [lr], #-50 @ 0xffffffce │ │ │ │ - rsbseq r9, pc, lr, ror r2 @ │ │ │ │ - rsbseq r9, pc, lr, ror #3 │ │ │ │ - rsbseq r9, pc, r6, ror r1 @ │ │ │ │ - rsbseq lr, lr, r0, lsr #5 │ │ │ │ + rsbseq r9, pc, ip, lsl #5 │ │ │ │ + ldrhteq lr, [lr], #-54 @ 0xffffffca │ │ │ │ + rsbseq r9, pc, r2, lsl #5 │ │ │ │ + ldrshteq r9, [pc], #-18 │ │ │ │ + rsbseq r9, pc, sl, ror r1 @ │ │ │ │ + rsbseq lr, lr, r4, lsr #5 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecc5eb4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r0 @ │ │ │ │ @ instruction: 0x46044615 │ │ │ │ @ instruction: 0x4608461e │ │ │ │ bls 5b790c │ │ │ │ @@ -351219,16 +351219,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf98af6b0 │ │ │ │ @ instruction: 0xf04f4805 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx 12ac818 │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ ldcllt 0, cr11, [r0, #-32]! @ 0xffffffe0 │ │ │ │ - @ instruction: 0x007f9090 │ │ │ │ - ldrhteq lr, [lr], #-26 @ 0xffffffe6 │ │ │ │ + @ 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r9, pc, r4, lsr #2 │ │ │ │ - addeq sp, r4, lr, lsl #3 │ │ │ │ + rsbseq r9, pc, r2, ror #4 │ │ │ │ + rsbseq r9, pc, r6, lsr r2 @ │ │ │ │ + rsbseq lr, lr, lr, lsr r1 │ │ │ │ + rsbseq r9, pc, r8, lsl r2 @ │ │ │ │ + rsbseq lr, lr, r0, lsr #2 │ │ │ │ + rsbseq r9, pc, lr, ror #2 │ │ │ │ + ldrdeq sp, [r4], r8 │ │ │ │ + rsbseq r9, pc, r4, asr r1 @ │ │ │ │ + @ instruction: 0x0084d1be │ │ │ │ + rsbseq r9, pc, lr, lsr r1 @ │ │ │ │ + addeq sp, r4, r8, lsr #3 │ │ │ │ + rsbseq r9, pc, r8, lsr #2 │ │ │ │ + umulleq sp, r4, r2, r1 │ │ │ │ blcs 188f2c │ │ │ │ ldrblt sp, [r0, #-60]! @ 0xffffffc4 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ addlt r4, r2, r4, lsl #12 │ │ │ │ @ instruction: 0x460e4618 │ │ │ │ @@ -351363,15 +351363,15 @@ │ │ │ │ ldcleq 0, cr15, [r6], #-316 @ 0xfffffec4 │ │ │ │ subscs r4, r8, #45088768 @ 0x2b00000 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ andgt pc, r0, sp, asr #17 │ │ │ │ blx 22ca4c >::_M_default_append(unsigned int)@@Base+0x7125c> │ │ │ │ ldcllt 0, cr11, [r0, #-8]! │ │ │ │ svclt 0x00004770 │ │ │ │ - rsbseq r9, pc, r4, lsr #1 │ │ │ │ + rsbseq r9, pc, r8, lsr #1 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ stmdaeq r0, {r0, r1, r4, r5, r7, r8, ip, sp, lr, pc} │ │ │ │ strmi sp, [r1], r0, lsr #26 │ │ │ │ svcne 0x00161f0f │ │ │ │ @@ -351387,16 +351387,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf83af6b0 │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf6b04478 │ │ │ │ @ instruction: 0x4620f8f5 │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ ldrb r2, [sl, r1, lsl #8]! │ │ │ │ - rsbseq r9, pc, r4, lsl r0 @ │ │ │ │ - rsbseq sp, lr, ip, lsl pc │ │ │ │ + rsbseq r9, pc, r8, lsl r0 @ │ │ │ │ + rsbseq sp, lr, r0, lsr #30 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 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r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf82ef6b0 │ │ │ │ ldrb r9, [r1, r1, lsl #22] │ │ │ │ - ldrhteq r8, [pc], #-226 │ │ │ │ - ldrhteq sp, [lr], #-218 @ 0xffffff26 │ │ │ │ - rsbseq r8, pc, r6, lsl #29 │ │ │ │ - rsbseq sp, lr, lr, lsl #27 │ │ │ │ + ldrhteq r8, [pc], #-230 │ │ │ │ + ldrhteq sp, [lr], #-222 @ 0xffffff22 │ │ │ │ + rsbseq r8, pc, sl, lsl #29 │ │ │ │ + @ instruction: 0x007edd92 │ │ │ │ ldrbmi r6, [r0, -r0, lsl #25]! │ │ │ │ ldrbmi r6, [r0, -r1, asr #9]! │ │ │ │ ldrbmi r6, [r0, -r0, asr #25]! │ │ │ │ ldrbmi r6, [r0, -r0, asr #21]! │ │ │ │ bleq 2aa7ec │ │ │ │ svclt 0x00004770 │ │ │ │ bleq 22a7f4 >::_M_default_append(unsigned int)@@Base+0x6f004> │ │ │ │ @@ -351634,22 +351634,22 @@ │ │ │ │ orrvs pc, r0, pc, asr #8 │ │ │ │ stmib sp, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @ instruction: 0xf0454c03 │ │ │ │ @ instruction: 0x4630f3bf │ │ │ │ ldcllt 0, cr11, [r0, #-24]! @ 0xffffffe8 │ │ │ │ ldrdgt pc, [r0], -pc @ │ │ │ │ @ instruction: 0xe7ed44fc │ │ │ │ - rsbseq r8, pc, lr, asr sp @ │ │ │ │ - rsbseq r8, pc, r4, asr #26 │ │ │ │ - rsbseq r8, pc, r2, asr sp @ │ │ │ │ - rsbseq r8, pc, sl, ror #26 │ │ │ │ - rsbseq r8, pc, r6, ror sp @ │ │ │ │ - addeq r4, r1, sl, asr r7 │ │ │ │ - rsbseq r8, pc, ip, ror #26 │ │ │ │ - rsbseq r8, pc, r4, lsr ip @ │ │ │ │ + rsbseq r8, pc, r2, ror #26 │ │ │ │ + rsbseq r8, pc, r8, asr #26 │ │ │ │ + rsbseq r8, pc, r6, asr sp @ │ │ │ │ + rsbseq r8, pc, lr, ror #26 │ │ │ │ + rsbseq r8, pc, sl, ror sp @ │ │ │ │ + addeq r4, r1, lr, asr r7 │ │ │ │ + rsbseq r8, pc, r0, ror sp @ │ │ │ │ + rsbseq r8, pc, r8, lsr ip @ │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ strmi r4, [r0], fp, lsr #28 │ │ │ │ addlt r4, r2, sp, lsl #12 │ │ │ │ @ instruction: 0x4617447e │ │ │ │ @@ -351690,21 +351690,21 @@ │ │ │ │ cdp2 6, 9, cr15, cr14, cr15, {5} │ │ │ │ stmdami sl, {r1, r2, r3, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf6af300c │ │ │ │ stmdami r8, {r0, r1, r2, r4, r6, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6af4478 │ │ │ │ @ instruction: 0xe7e3fe93 │ │ │ │ - ldrsbteq r8, [pc], #-176 │ │ │ │ - rsbseq r8, pc, r4, lsl #23 │ │ │ │ - addeq ip, r4, lr, ror #23 │ │ │ │ - rsbseq r8, pc, r4, ror #22 │ │ │ │ - addeq ip, r4, lr, asr #23 │ │ │ │ - rsbseq r8, pc, lr, asr #22 │ │ │ │ - @ instruction: 0x0084cbb8 │ │ │ │ + ldrsbteq r8, [pc], #-180 │ │ │ │ + rsbseq r8, pc, r8, lsl #23 │ │ │ │ + strdeq ip, [r4], r2 │ │ │ │ + rsbseq r8, pc, r8, ror #22 │ │ │ │ + ldrdeq ip, [r4], r2 │ │ │ │ + rsbseq r8, pc, r2, asr fp @ │ │ │ │ + @ instruction: 0x0084cbbc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldrdls pc, [r4], -r0 @ │ │ │ │ @ instruction: 0xf0a4b083 │ │ │ │ @ instruction: 0xf8d9f301 │ │ │ │ @@ -351749,15 +351749,15 @@ │ │ │ │ andcc pc, r8, r9, asr #17 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ strcc r8, [r1, #-4080] @ 0xfffff010 │ │ │ │ blle fef80010 │ │ │ │ @ instruction: 0xf8c92300 │ │ │ │ andlt r3, r3, r8 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - rsbseq r8, pc, r0, ror #21 │ │ │ │ + rsbseq r8, pc, r4, ror #21 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ ldrdhi pc, [r0], -r0 │ │ │ │ @ instruction: 0xf1b8b083 │ │ │ │ suble r0, sl, r0, lsl #30 │ │ │ │ @@ -351798,15 +351798,15 @@ │ │ │ │ andscs r4, r4, #36700160 @ 0x2300000 │ │ │ │ @ instruction: 0x46304639 │ │ │ │ @ instruction: 0xf6ac9500 │ │ │ │ mullt r3, pc, lr @ │ │ │ │ mvnshi lr, #12386304 @ 0xbd0000 │ │ │ │ strb r4, [r4, r1, asr #13] │ │ │ │ ldrb r4, [r6, r9, asr #12] │ │ │ │ - ldrhteq r8, [pc], #-154 │ │ │ │ + ldrhteq r8, [pc], #-158 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecc6878 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stcvs 15, cr0, [fp], {240} @ 0xf0 │ │ │ │ ldmib r0, {r1, r7, ip, sp, pc}^ │ │ │ │ cmnlt r3, r0, lsl #4 │ │ │ │ @ instruction: 0xf10068c3 │ │ │ │ @@ -351824,16 +351824,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 6, cr15, [r0], {175} @ 0xaf │ │ │ │ stmdami r5, {r0, r8, r9, fp, ip, pc} │ │ │ │ ldrbtmi r6, [r8], #-2329 @ 0xfffff6e7 │ │ │ │ stc2 6, cr15, [sl, #700] @ 0x2bc │ │ │ │ andlt r2, r2, r0 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - rsbseq r8, pc, r0, asr #18 │ │ │ │ - ldrsbteq r8, [pc], #-170 │ │ │ │ + rsbseq r8, pc, r4, asr #18 │ │ │ │ + ldrsbteq r8, [pc], #-174 │ │ │ │ ldrbmi r6, [r0, -r0, lsl #16]! │ │ │ │ ldrbmi r6, [r0, -r0, lsl #17]! │ │ │ │ ldrbmi r6, [r0, -r0, asr #16]! │ │ │ │ ldrbmi r6, [r0, -r0, asr #17]! │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2aabac │ │ │ │ @@ -352073,31 +352073,31 @@ │ │ │ │ @ instruction: 0x46214817 │ │ │ │ @ instruction: 0xf6af4478 │ │ │ │ @ instruction: 0xe70bfb9d │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq lr, fp, r2, asr #20 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r8, pc, sl, lsr #17 │ │ │ │ - ldrsbteq r8, [pc], #-150 │ │ │ │ - rsbseq r8, pc, r0, ror #14 │ │ │ │ - rsbseq sp, lr, lr, ror #12 │ │ │ │ + rsbseq r8, pc, lr, lsr #17 │ │ │ │ + ldrsbteq r8, [pc], #-154 │ │ │ │ + rsbseq r8, pc, r4, ror #14 │ │ │ │ + rsbseq sp, lr, r2, ror r6 │ │ │ │ addeq lr, fp, r8, lsl #17 │ │ │ │ - rsbseq r8, pc, r4, lsr r6 @ │ │ │ │ - ldrshteq r8, [pc], #-86 │ │ │ │ - rsbseq r8, pc, lr, lsl #15 │ │ │ │ - rsbseq sp, lr, r2, ror #9 │ │ │ │ - ldrhteq r8, [pc], #-94 │ │ │ │ - rsbseq sp, lr, ip, asr #9 │ │ │ │ - @ instruction: 0x007f859c │ │ │ │ - rsbseq sp, lr, r4, lsr #9 │ │ │ │ - rsbseq r8, pc, r0, lsl #11 │ │ │ │ - rsbseq sp, lr, r8, lsl #9 │ │ │ │ - rsbseq r8, pc, r4, ror #10 │ │ │ │ - rsbseq sp, lr, ip, ror #8 │ │ │ │ + rsbseq r8, pc, r8, lsr r6 @ │ │ │ │ + ldrshteq r8, [pc], #-90 │ │ │ │ + @ instruction: 0x007f8792 │ │ │ │ + rsbseq sp, lr, r6, ror #9 │ │ │ │ + rsbseq r8, pc, r2, asr #11 │ │ │ │ + ldrsbteq sp, [lr], #-64 @ 0xffffffc0 │ │ │ │ + rsbseq r8, pc, r0, lsr #11 │ │ │ │ + rsbseq sp, lr, r8, lsr #9 │ │ │ │ + rsbseq r8, pc, r4, lsl #11 │ │ │ │ + rsbseq sp, lr, ip, lsl #9 │ │ │ │ + rsbseq r8, pc, r8, ror #10 │ │ │ │ + rsbseq sp, lr, r0, ror r4 │ │ │ │ stmdami r3!, {r2, r9, sl, lr} │ │ │ │ mvncs pc, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx febad5cc │ │ │ │ strtmi r4, [r1], -r0, lsr #16 │ │ │ │ @ instruction: 0xf6af4478 │ │ │ │ ldrb pc, [r1], r3, ror #22 @ │ │ │ │ @@ -352126,36 +352126,36 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1e2d638 │ │ │ │ @ instruction: 0xf04f480d │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx cad646 │ │ │ │ @ instruction: 0xf6a6e7e2 │ │ │ │ svclt 0x0000ebe2 │ │ │ │ - ldrshteq r8, [pc], #-64 │ │ │ │ - ldrshteq sp, [lr], #-56 @ 0xffffffc8 │ │ │ │ - ldrsbteq r8, [pc], #-68 │ │ │ │ - ldrsbteq sp, [lr], #-60 @ 0xffffffc4 │ │ │ │ - ldrhteq r8, [pc], #-76 │ │ │ │ - rsbseq sp, lr, r2, asr #7 │ │ │ │ - @ instruction: 0x007f849e │ │ │ │ - rsbseq sp, lr, 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- rsbseq r7, pc, r4, ror pc @ │ │ │ │ - rsbseq ip, lr, ip, asr ip │ │ │ │ - rsbseq r8, pc, r0, lsr #2 │ │ │ │ - rsbseq r8, pc, r0, lsr #2 │ │ │ │ - rsbseq r7, pc, r2, lsr pc @ │ │ │ │ - rsbseq ip, lr, sl, lsl ip │ │ │ │ - rsbseq r8, pc, r4, asr r1 @ │ │ │ │ - rsbseq r8, pc, r2, lsr #1 │ │ │ │ - ldrhteq r7, [pc], #-224 │ │ │ │ - @ instruction: 0x007ecb98 │ │ │ │ + rsbseq r8, pc, r4, lsl #5 │ │ │ │ + @ instruction: 0x007f829a │ │ │ │ + rsbseq r8, pc, r0, ror #4 │ │ │ │ + rsbseq r8, pc, lr, asr #4 │ │ │ │ + rsbseq r8, pc, ip, lsl #5 │ │ │ │ + ldrsbteq r8, [pc], #-40 │ │ │ │ + rsbseq r8, pc, ip, lsl #1 │ │ │ │ + rsbseq r7, pc, lr, ror #31 │ │ │ │ + ldrsbteq ip, [lr], #-198 @ 0xffffff3a │ │ │ │ + rsbseq r7, pc, r6, asr #31 │ │ │ │ + rsbseq ip, lr, lr, lsr #25 │ │ │ │ + rsbseq r7, pc, ip, lsr #31 │ │ │ │ + @ instruction: 0x007ecc94 │ │ │ │ + @ instruction: 0x007f7f92 │ │ │ │ + rsbseq ip, lr, sl, ror ip │ │ │ │ + rsbseq r7, pc, r8, ror pc @ │ │ │ │ + rsbseq ip, lr, r0, ror #24 │ │ │ │ + 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│ + strdeq r3, [r2], r6 │ │ │ │ + ldrsbteq r7, [pc], #-212 │ │ │ │ + ldrsbteq r7, [pc], #-218 │ │ │ │ + @ instruction: 0x008397b8 │ │ │ │ + addeq r3, r2, lr, lsl #29 │ │ │ │ + rsbseq r7, pc, r0, ror #26 │ │ │ │ + rsbseq r7, pc, r2, ror #26 │ │ │ │ + rsbseq r7, pc, r8, lsr sp @ │ │ │ │ + rsbseq r7, pc, lr, lsr sp @ │ │ │ │ + addeq r9, r3, ip, lsl r7 │ │ │ │ + addeq r3, r2, sl, ror #27 │ │ │ │ + ldrsbteq r7, [pc], #-200 │ │ │ │ + ldrsbteq r7, [pc], #-202 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ @ instruction: 0x46904616 │ │ │ │ ldrmi r4, [r9], r4, ror #20 │ │ │ │ addlt r4, r6, r4, ror #22 │ │ │ │ @@ -353132,30 +353132,30 @@ │ │ │ │ tstcs r0, r6, lsl #12 │ │ │ │ @ instruction: 0xf0a34628 │ │ │ │ mcrcs 1, 0, pc, cr1, cr15, {3} @ │ │ │ │ str sp, [r3, r1, lsr #3] │ │ │ │ stc 6, cr15, [r8], {165} @ 0xa5 │ │ │ │ umulleq sp, fp, r8, r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r7, pc, r6, lsr r8 @ │ │ │ │ - rsbseq ip, lr, lr, lsl r5 │ │ │ │ + rsbseq r7, pc, sl, lsr r8 @ │ │ │ │ + rsbseq ip, lr, r2, lsr #10 │ │ │ │ addeq sp, fp, r4, asr r7 │ │ │ │ - addeq r3, r2, r4, lsl #26 │ │ │ │ - rsbseq r7, pc, r2, lsl #24 │ │ │ │ - ldrhteq r7, [pc], #-122 │ │ │ │ - rsbseq ip, lr, r2, lsr #9 │ │ │ │ - rsbseq r7, pc, r8, asr #23 │ │ │ │ - @ instruction: 0x007f7b9c │ │ │ │ - rsbseq r7, pc, r6, ror r7 @ │ │ │ │ - rsbseq ip, lr, lr, asr r4 │ │ │ │ - rsbseq r7, pc, sl, asr #14 │ │ │ │ - rsbseq ip, lr, r2, lsr r4 │ │ │ │ - rsbseq r7, pc, r2, asr #22 │ │ │ │ - rsbseq r7, pc, ip, lsl r7 @ │ │ │ │ - rsbseq ip, lr, r4, lsl #8 │ │ │ │ + addeq r3, r2, r8, lsl #26 │ │ │ │ + rsbseq r7, pc, r6, lsl #24 │ │ │ │ + ldrhteq r7, [pc], #-126 │ │ │ │ + rsbseq ip, lr, r6, lsr #9 │ │ │ │ + rsbseq r7, pc, ip, asr #23 │ │ │ │ + rsbseq r7, pc, r0, lsr #23 │ │ │ │ + rsbseq r7, pc, sl, ror r7 @ │ │ │ │ + rsbseq ip, lr, r2, ror #8 │ │ │ │ + rsbseq r7, pc, lr, asr #14 │ │ │ │ + rsbseq ip, lr, r6, lsr r4 │ │ │ │ + rsbseq r7, pc, r6, asr #22 │ │ │ │ + rsbseq r7, pc, r0, lsr #14 │ │ │ │ + rsbseq ip, lr, r8, lsl #8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq febaeec8 │ │ │ │ bmi ff8823f8 │ │ │ │ blmi ff882608 │ │ │ │ @ instruction: 0xf2ad447a │ │ │ │ @@ -353375,41 +353375,41 @@ │ │ │ │ @ instruction: 0xf6ae4478 │ │ │ │ @ instruction: 0xe672f971 │ │ │ │ b b2e998 │ │ │ │ orreq lr, r3, #8, 22 @ 0x2000 │ │ │ │ svclt 0x0000e6a2 │ │ │ │ addeq sp, fp, ip, lsr #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r7, pc, r4, asr #12 │ │ │ │ - rsbseq ip, lr, ip, lsr #6 │ │ │ │ + rsbseq r7, pc, r8, asr #12 │ │ │ │ + rsbseq ip, lr, r0, lsr r3 │ │ │ │ addeq sp, fp, r2, ror #10 │ │ │ │ - addeq r3, r2, r6, lsl #22 │ │ │ │ - @ instruction: 0x007e9f9c │ │ │ │ - addeq r3, r2, r8, lsl #21 │ │ │ │ - rsbseq r7, pc, r6, asr #19 │ │ │ │ - rsbseq r7, pc, r4, lsl sl @ │ │ │ │ - rsbseq r7, pc, r0, lsr #20 │ │ │ │ - @ instruction: 0x007f7998 │ │ │ │ - rsbseq r7, pc, ip, asr #19 │ │ │ │ - rsbseq r7, pc, r4, lsr #19 │ │ │ │ - ldrhteq r7, [pc], #-158 │ │ │ │ - @ instruction: 0x007f799a │ │ │ │ - rsbseq r7, pc, r2, lsr r4 @ │ │ │ │ - rsbseq ip, lr, r8, lsl r1 │ │ │ │ - addeq r3, r2, r6, lsl r9 │ │ │ │ - rsbseq r7, pc, r2, lsl #19 │ │ │ │ - strdeq ip, [r2], r8 │ │ │ │ - ldrsbteq r7, [pc], #-50 │ │ │ │ - ldrhteq ip, [lr], #-10 │ │ │ │ - ldrhteq r9, [lr], #-220 @ 0xffffff24 │ │ │ │ - addeq r3, r2, lr, lsr #17 │ │ │ │ - rsbseq r7, pc, r4, lsr #18 │ │ │ │ - addeq ip, r2, r6, asr r0 │ │ │ │ - rsbseq r7, pc, ip, lsr #6 │ │ │ │ - rsbseq ip, lr, r4, lsl r0 │ │ │ │ + addeq r3, r2, sl, lsl #22 │ │ │ │ + rsbseq r9, lr, r0, lsr #31 │ │ │ │ + addeq r3, r2, ip, lsl #21 │ │ │ │ + rsbseq r7, pc, sl, asr #19 │ │ │ │ + rsbseq r7, pc, r8, lsl sl @ │ │ │ │ + rsbseq r7, pc, r4, lsr #20 │ │ │ │ + @ instruction: 0x007f799c │ │ │ │ + ldrsbteq r7, [pc], #-144 │ │ │ │ + rsbseq r7, pc, r8, lsr #19 │ │ │ │ + rsbseq r7, pc, r2, asr #19 │ │ │ │ + @ instruction: 0x007f799e │ │ │ │ + rsbseq r7, pc, r6, lsr r4 @ │ │ │ │ + rsbseq ip, lr, ip, lsl r1 │ │ │ │ + addeq r3, r2, sl, lsl r9 │ │ │ │ + rsbseq r7, pc, r6, lsl #19 │ │ │ │ + strdeq ip, [r2], ip @ │ │ │ │ + ldrsbteq r7, [pc], #-54 │ │ │ │ + ldrhteq ip, [lr], #-14 │ │ │ │ + rsbseq r9, lr, r0, asr #27 │ │ │ │ + @ instruction: 0x008238b2 │ │ │ │ + rsbseq r7, pc, r8, lsr #18 │ │ │ │ + addeq ip, r2, sl, asr r0 │ │ │ │ + rsbseq r7, pc, r0, lsr r3 @ │ │ │ │ + rsbseq ip, lr, r8, lsl r0 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe5af2c0 │ │ │ │ @ instruction: 0xf8df4617 │ │ │ │ ldrmi r2, [sl], r0, ror #12 │ │ │ │ @ instruction: 0x365cf8df │ │ │ │ @@ -353817,60 +353817,60 @@ │ │ │ │ svcge 0x0031f47f │ │ │ │ strtmi r4, [r8], -r1, asr #12 │ │ │ │ vst4.32 {d31-d34}, [lr :256], r1 │ │ │ │ stmdacs r1, {r1, r9, sl, lr} │ │ │ │ @ instruction: 0xe706d0d0 │ │ │ │ @ instruction: 0x008bd1b0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r7, pc, r6, asr #4 │ │ │ │ - rsbseq fp, lr, ip, lsr #30 │ │ │ │ + rsbseq r7, pc, sl, asr #4 │ │ │ │ + rsbseq fp, lr, r0, lsr pc │ │ │ │ addeq sp, fp, lr, asr r1 │ │ │ │ - addeq r3, r2, r0, lsl #14 │ │ │ │ - @ instruction: 0x008236b2 │ │ │ │ - rsbseq r7, pc, lr, ror #11 │ │ │ │ - rsbseq r7, pc, sl, lsr r6 @ │ │ │ │ - rsbseq r7, pc, r8, asr #12 │ │ │ │ - ldrhteq r7, [pc], #-88 │ │ │ │ - rsbseq r7, pc, r4, lsr r5 @ │ │ │ │ - ldrshteq r7, [pc], #-80 │ │ │ │ - ldrhteq r7, [pc], #-80 │ │ │ │ - rsbseq r9, lr, r8, ror sl │ │ │ │ - rsbseq r7, pc, sl, asr r0 @ │ │ │ │ - rsbseq fp, lr, r0, asr #26 │ │ │ │ - rsbseq r7, pc, sl, lsr r0 @ │ │ │ │ - rsbseq fp, lr, lr, lsl sp │ │ │ │ - rsbseq r7, pc, r2, ror #10 │ │ │ │ - rsbseq r6, pc, ip, lsr #31 │ │ │ │ - @ instruction: 0x007ebc94 │ │ │ │ - ldrhteq r7, [pc], #-66 │ │ │ │ - rsbseq r7, pc, r6, lsl #9 │ │ │ │ - addeq r3, r2, sl, lsr #8 │ │ │ │ - @ instruction: 0x007f749a │ │ │ │ - ldrdeq r3, [r2], r6 │ │ │ │ - rsbseq r6, pc, r2, asr #29 │ │ │ │ - rsbseq fp, lr, sl, lsr #23 │ │ │ │ - @ instruction: 0x007f6e96 │ │ │ │ - rsbseq fp, lr, lr, ror fp │ │ │ │ - rsbseq r6, pc, sl, ror lr @ │ │ │ │ - rsbseq fp, lr, r2, ror #22 │ │ │ │ - rsbseq r6, pc, lr, asr lr @ │ │ │ │ - rsbseq fp, lr, r6, asr #22 │ │ │ │ - rsbseq r6, pc, lr, lsl #28 │ │ │ │ - ldrshteq fp, [lr], #-164 @ 0xffffff5c │ │ │ │ - rsbseq r6, pc, r6, ror #27 │ │ │ │ - rsbseq fp, lr, lr, asr #21 │ │ │ │ - rsbseq r6, pc, sl, asr #27 │ │ │ │ - ldrhteq fp, [lr], #-160 @ 0xffffff60 │ │ │ │ - rsbseq r6, pc, r8, lsr #27 │ │ │ │ - rsbseq fp, lr, lr, lsl #21 │ │ │ │ - rsbseq r9, lr, r0, lsl #15 │ │ │ │ - addeq r3, r2, r2, ror r2 │ │ │ │ - rsbseq r7, pc, r8, ror #5 │ │ │ │ - rsbseq r7, pc, ip, ror r2 @ │ │ │ │ - addeq r3, r2, r2, lsl #3 │ │ │ │ + addeq r3, r2, r4, lsl #14 │ │ │ │ + @ instruction: 0x008236b6 │ │ │ │ + ldrshteq r7, [pc], #-82 │ │ │ │ + rsbseq r7, pc, lr, lsr r6 @ │ │ │ │ + rsbseq r7, pc, ip, asr #12 │ │ │ │ + ldrhteq r7, [pc], #-92 │ │ │ │ + rsbseq r7, pc, r8, lsr r5 @ │ │ │ │ + ldrshteq r7, [pc], #-84 │ │ │ │ + ldrhteq r7, [pc], #-84 │ │ │ │ + rsbseq r9, lr, ip, ror sl │ │ │ │ + rsbseq r7, pc, lr, asr r0 @ │ │ │ │ + rsbseq fp, lr, r4, asr #26 │ │ │ │ + rsbseq r7, pc, lr, lsr r0 @ │ │ │ │ + rsbseq fp, lr, r2, lsr #26 │ │ │ │ + rsbseq r7, pc, r6, ror #10 │ │ │ │ + ldrhteq r6, [pc], #-240 │ │ │ │ + @ instruction: 0x007ebc98 │ │ │ │ + ldrhteq r7, [pc], #-70 │ │ │ │ + rsbseq r7, pc, sl, lsl #9 │ │ │ │ + addeq r3, r2, lr, lsr #8 │ │ │ │ + @ instruction: 0x007f749e │ │ │ │ + ldrdeq r3, [r2], sl │ │ │ │ + rsbseq r6, pc, r6, asr #29 │ │ │ │ + rsbseq fp, lr, lr, lsr #23 │ │ │ │ + @ instruction: 0x007f6e9a │ │ │ │ + rsbseq fp, lr, r2, lsl #23 │ │ │ │ + rsbseq r6, pc, lr, ror lr @ │ │ │ │ + rsbseq fp, lr, r6, ror #22 │ │ │ │ + rsbseq r6, pc, r2, ror #28 │ │ │ │ + rsbseq fp, lr, sl, asr #22 │ │ │ │ + rsbseq r6, pc, r2, lsl lr @ │ │ │ │ + ldrshteq fp, [lr], #-168 @ 0xffffff58 │ │ │ │ + rsbseq r6, pc, sl, ror #27 │ │ │ │ + ldrsbteq fp, [lr], #-162 @ 0xffffff5e │ │ │ │ + rsbseq r6, pc, lr, asr #27 │ │ │ │ + ldrhteq fp, [lr], #-164 @ 0xffffff5c │ │ │ │ + rsbseq r6, pc, ip, lsr #27 │ │ │ │ + @ instruction: 0x007eba92 │ │ │ │ + rsbseq r9, lr, r4, lsl #15 │ │ │ │ + addeq r3, r2, r6, ror r2 │ │ │ │ + rsbseq r7, pc, ip, ror #5 │ │ │ │ + rsbseq r7, pc, r0, lsl #5 │ │ │ │ + addeq r3, r2, r6, lsl #3 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 1a82f1c │ │ │ │ blmi 1a82f48 │ │ │ │ @ instruction: 0x4604447a │ │ │ │ @@ -353970,29 +353970,29 @@ │ │ │ │ @ instruction: 0x46494a14 │ │ │ │ ldrbtmi r4, [sl], #-1568 @ 0xfffff9e0 │ │ │ │ vext.8 d31, d18, d18, #0 │ │ │ │ @ instruction: 0xf6a4e7dd │ │ │ │ svclt 0x0000ed7e │ │ │ │ addeq ip, fp, r0, lsl #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r3, r2, sl, lsr r0 │ │ │ │ - rsbseq r6, pc, r2, ror ip @ │ │ │ │ - rsbseq r6, pc, r4, ror #21 │ │ │ │ - rsbseq fp, lr, ip, asr #15 │ │ │ │ - rsbseq r7, pc, r8, ror r0 @ │ │ │ │ - @ instruction: 0x00822fba │ │ │ │ + addeq r3, r2, lr, lsr r0 │ │ │ │ + rsbseq r6, pc, r6, ror ip @ │ │ │ │ + rsbseq r6, pc, r8, ror #21 │ │ │ │ + ldrsbteq fp, [lr], #-112 @ 0xffffff90 │ │ │ │ + rsbseq r7, pc, ip, ror r0 @ │ │ │ │ + @ instruction: 0x00822fbe │ │ │ │ ldrdeq ip, [fp], r6 │ │ │ │ - rsbseq r6, pc, r2, lsl #21 │ │ │ │ - rsbseq fp, lr, sl, ror #14 │ │ │ │ - rsbseq r7, pc, r4, lsr r0 @ │ │ │ │ - rsbseq r7, pc, r0, lsl r0 @ │ │ │ │ + rsbseq r6, pc, r6, lsl #21 │ │ │ │ + rsbseq fp, lr, lr, ror #14 │ │ │ │ + rsbseq r7, pc, r8, lsr r0 @ │ │ │ │ rsbseq r7, pc, r4, lsl r0 @ │ │ │ │ - ldrhteq r6, [pc], #-252 │ │ │ │ - rsbseq r6, pc, r8, ror #31 │ │ │ │ - rsbseq r6, pc, r2, asr #31 │ │ │ │ + rsbseq r7, pc, r8, lsl r0 @ │ │ │ │ + rsbseq r6, pc, r0, asr #31 │ │ │ │ + rsbseq r6, pc, ip, ror #31 │ │ │ │ + rsbseq r6, pc, r6, asr #31 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi feac3108 │ │ │ │ blmi feac331c │ │ │ │ addlt r4, fp, sl, ror r4 │ │ │ │ @@ -354157,40 +354157,40 @@ │ │ │ │ stmdbls r2, {r0, r1, r2, r3, r4, fp, lr} │ │ │ │ @ instruction: 0xf6ad4478 │ │ │ │ @ instruction: 0x9c02fb53 │ │ │ │ @ instruction: 0xf6a4e751 │ │ │ │ svclt 0x0000ec08 │ │ │ │ umulleq ip, fp, r8, r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r9, lr, sl, asr #8 │ │ │ │ - rsbseq r6, pc, r2, lsr #30 │ │ │ │ - ldrdeq r2, [r2], r6 │ │ │ │ - rsbseq r6, pc, r8, lsl #30 │ │ │ │ - rsbseq r6, pc, lr, lsl #30 │ │ │ │ - rsbseq r6, pc, lr, ror pc @ │ │ │ │ - rsbseq r6, pc, ip, asr #30 │ │ │ │ - rsbseq r6, pc, r8, lsr #31 │ │ │ │ - ldrhteq r6, [pc], #-240 │ │ │ │ - rsbseq r6, pc, r6, ror lr @ │ │ │ │ - addeq ip, fp, r6, ror #14 │ │ │ │ - rsbseq r6, pc, r2, lsl r8 @ │ │ │ │ - ldrshteq fp, [lr], #-74 @ 0xffffffb6 │ │ │ │ - ldrshteq r6, [pc], #-118 │ │ │ │ - ldrsbteq fp, [lr], #-78 @ 0xffffffb2 │ │ │ │ + rsbseq r9, lr, lr, asr #8 │ │ │ │ + rsbseq r6, pc, r6, lsr #30 │ │ │ │ + ldrdeq r2, [r2], sl │ │ │ │ + rsbseq r6, pc, ip, lsl #30 │ │ │ │ + rsbseq r6, pc, r2, lsl pc @ │ │ │ │ + rsbseq r6, pc, r2, lsl #31 │ │ │ │ rsbseq r6, pc, r0, asr pc @ │ │ │ │ - rsbseq r6, pc, r0, asr #15 │ │ │ │ - rsbseq fp, lr, r6, lsr #9 │ │ │ │ - ldrsbteq r6, [pc], #-222 │ │ │ │ - rsbseq r6, pc, lr, lsr r7 @ │ │ │ │ - rsbseq fp, lr, r6, lsr #8 │ │ │ │ - rsbseq r6, pc, sl, lsl r7 @ │ │ │ │ - rsbseq fp, lr, r2, lsl #8 │ │ │ │ - rsbseq r6, pc, r8, ror #26 │ │ │ │ - ldrshteq r6, [pc], #-96 │ │ │ │ - ldrsbteq fp, [lr], #-56 @ 0xffffffc8 │ │ │ │ + rsbseq r6, pc, ip, lsr #31 │ │ │ │ + ldrhteq r6, [pc], #-244 │ │ │ │ + rsbseq r6, pc, sl, ror lr @ │ │ │ │ + addeq ip, fp, r6, ror #14 │ │ │ │ + rsbseq r6, pc, r6, lsl r8 @ │ │ │ │ + ldrshteq fp, [lr], #-78 @ 0xffffffb2 │ │ │ │ + ldrshteq r6, [pc], #-122 │ │ │ │ + rsbseq fp, lr, r2, ror #9 │ │ │ │ + rsbseq r6, pc, r4, asr pc @ │ │ │ │ + rsbseq r6, pc, r4, asr #15 │ │ │ │ + rsbseq fp, lr, sl, lsr #9 │ │ │ │ + rsbseq r6, pc, r2, ror #27 │ │ │ │ + rsbseq r6, pc, r2, asr #14 │ │ │ │ + rsbseq fp, lr, sl, lsr #8 │ │ │ │ + rsbseq r6, pc, lr, lsl r7 @ │ │ │ │ + rsbseq fp, lr, r6, lsl #8 │ │ │ │ + rsbseq r6, pc, ip, ror #26 │ │ │ │ + ldrshteq r6, [pc], #-100 │ │ │ │ + ldrsbteq fp, [lr], #-60 @ 0xffffffc4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 11c341c │ │ │ │ blmi 11c3444 │ │ │ │ addlt r4, r9, sl, ror r4 │ │ │ │ @@ -354255,24 +354255,24 @@ │ │ │ │ strbmi r4, [r9], -pc, lsl #20 │ │ │ │ strbmi r9, [r0], -r5, lsl #22 │ │ │ │ @ instruction: 0xf0a2447a │ │ │ │ @ instruction: 0xe7e3f0b7 │ │ │ │ bl 122f75c │ │ │ │ addeq ip, fp, r0, lsl #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r9, lr, r4, lsr r1 │ │ │ │ - rsbseq r6, pc, sl, ror #11 │ │ │ │ - ldrsbteq fp, [lr], #-34 @ 0xffffffde │ │ │ │ + rsbseq r9, lr, r8, lsr r1 │ │ │ │ + rsbseq r6, pc, lr, ror #11 │ │ │ │ + ldrsbteq fp, [lr], #-38 @ 0xffffffda │ │ │ │ addeq ip, fp, r0, lsl #10 │ │ │ │ - rsbseq r6, pc, lr, lsr #11 │ │ │ │ - @ instruction: 0x007eb296 │ │ │ │ - rsbseq r6, pc, ip, lsl #26 │ │ │ │ - rsbseq r6, pc, r6, ror r5 @ │ │ │ │ - rsbseq fp, lr, lr, asr r2 │ │ │ │ - rsbseq r6, pc, r8, ror #25 │ │ │ │ + ldrhteq r6, [pc], #-82 │ │ │ │ + @ instruction: 0x007eb29a │ │ │ │ + rsbseq r6, pc, r0, lsl sp @ │ │ │ │ + rsbseq r6, pc, sl, ror r5 @ │ │ │ │ + rsbseq fp, lr, r2, ror #4 │ │ │ │ + rsbseq r6, pc, ip, ror #25 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecc8f04 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 18f4c8c │ │ │ │ stcvs 5, cr15, [r2, #692] @ 0x2b4 │ │ │ │ @ instruction: 0x46064b5d │ │ │ │ @ instruction: 0x4608447a │ │ │ │ @@ -354339,15 +354339,15 @@ │ │ │ │ bmi b6e650 │ │ │ │ orrvs pc, r0, pc, asr #8 │ │ │ │ ldrbtmi r4, [sl], #-1576 @ 0xfffff9d8 │ │ │ │ bleq 1ad44c │ │ │ │ pldw [r8], r2, asr #32 │ │ │ │ @ instruction: 0x4620e79b │ │ │ │ @ instruction: 0xf058ad03 │ │ │ │ - bmi 9ee684 │ │ │ │ + bmi 9ee684 │ │ │ │ vst1.8 {d20-d22}, [pc], r3 │ │ │ │ ldrbtmi r6, [sl], #-384 @ 0xfffffe80 │ │ │ │ @ instruction: 0xf0424628 │ │ │ │ str pc, [lr, fp, lsl #13] │ │ │ │ stcge 6, cr4, [r3, #-128] @ 0xffffff80 │ │ │ │ @ instruction: 0xf1e2f058 │ │ │ │ stmib sp, {r0, r1, r3, r4, r9, fp, lr}^ │ │ │ │ @@ -354365,27 +354365,27 @@ │ │ │ │ @ instruction: 0xf6ad300c │ │ │ │ ldmdami r1, {r0, r2, r4, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6ad4478 │ │ │ │ @ instruction: 0xf06ff9b1 │ │ │ │ ldrb r0, [sp, -r8]! │ │ │ │ addeq ip, fp, r8, lsr r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r8, r3, sl, lsr #5 │ │ │ │ - addeq r8, r3, lr, lsl #5 │ │ │ │ - rsbseq r6, pc, r6, ror ip @ │ │ │ │ + addeq r8, r3, lr, lsr #5 │ │ │ │ + umulleq r8, r3, r2, r2 │ │ │ │ + rsbseq r6, pc, sl, ror ip @ │ │ │ │ addeq ip, fp, r8, asr #7 │ │ │ │ - rsbseq r6, pc, r4, lsl ip @ │ │ │ │ - rsbseq r9, lr, r4, ror #4 │ │ │ │ - ldrhteq sp, [lr], #-66 @ 0xffffffbe │ │ │ │ - umulleq lr, r3, sl, r6 │ │ │ │ - rsbseq r7, pc, lr, ror #17 │ │ │ │ - rsbseq ip, lr, sl, lsr #18 │ │ │ │ - rsbseq r6, pc, r0, ror fp @ │ │ │ │ - rsbseq r6, pc, sl, lsr #7 │ │ │ │ - rsbseq r6, pc, ip, asr fp @ │ │ │ │ + rsbseq r6, pc, r8, lsl ip @ │ │ │ │ + rsbseq r9, lr, r8, ror #4 │ │ │ │ + ldrhteq sp, [lr], #-70 @ 0xffffffba │ │ │ │ + umulleq lr, r3, lr, r6 │ │ │ │ + ldrshteq r7, [pc], #-130 │ │ │ │ + rsbseq ip, lr, lr, lsr #18 │ │ │ │ + rsbseq r6, pc, r4, ror fp @ │ │ │ │ + rsbseq r6, pc, lr, lsr #7 │ │ │ │ + rsbseq r6, pc, r0, ror #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ bmi fea0372c │ │ │ │ blmi fea03938 │ │ │ │ addlt r4, fp, sl, ror r4 │ │ │ │ @@ -354547,39 +354547,39 @@ │ │ │ │ @ instruction: 0xff8af6ac │ │ │ │ @ instruction: 0x4621481d │ │ │ │ @ instruction: 0xf6ad4478 │ │ │ │ ldrb pc, [r9], r5, asr #16 @ │ │ │ │ ldm sl!, {r2, r5, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq ip, fp, r4, ror r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r8, lr, r6, lsr #28 │ │ │ │ + rsbseq r8, lr, sl, lsr #28 │ │ │ │ addeq ip, fp, ip, lsr r2 │ │ │ │ - rsbseq r6, pc, r0, ror #5 │ │ │ │ - rsbseq sl, lr, r8, asr #31 │ │ │ │ - ldrhteq r6, [pc], #-38 │ │ │ │ - @ instruction: 0x007eaf9e │ │ │ │ - ldrhteq r6, [pc], #-134 │ │ │ │ - rsbseq r6, pc, r6, lsr sl @ │ │ │ │ - rsbseq r6, pc, ip, asr sl @ │ │ │ │ - rsbseq r6, pc, sl, ror #18 │ │ │ │ - rsbseq r6, pc, r8, lsr #20 │ │ │ │ - rsbseq r6, pc, ip, lsr #19 │ │ │ │ - rsbseq r6, pc, r2, ror #17 │ │ │ │ - ldrsbteq r6, [pc], #-144 │ │ │ │ - rsbseq r6, pc, ip, lsl sl @ │ │ │ │ - ldrhteq r6, [pc], #-120 │ │ │ │ - @ instruction: 0x007f699e │ │ │ │ - rsbseq r6, pc, r8, lsr r1 @ │ │ │ │ - rsbseq sl, lr, lr, lsl lr │ │ │ │ - ldrhteq r6, [pc], #-146 │ │ │ │ - rsbseq r6, pc, sl, asr #19 │ │ │ │ - ldrshteq r6, [pc], #-2 │ │ │ │ - ldrsbteq sl, [lr], #-218 @ 0xffffff26 │ │ │ │ - ldrsbteq r6, [pc], #-4 │ │ │ │ - ldrhteq sl, [lr], #-220 @ 0xffffff24 │ │ │ │ + rsbseq r6, pc, r4, ror #5 │ │ │ │ + rsbseq sl, lr, ip, asr #31 │ │ │ │ + ldrhteq r6, [pc], #-42 │ │ │ │ + rsbseq sl, lr, r2, lsr #31 │ │ │ │ + ldrhteq r6, [pc], #-138 │ │ │ │ + rsbseq r6, pc, sl, lsr sl @ │ │ │ │ + rsbseq r6, pc, r0, ror #20 │ │ │ │ + rsbseq r6, pc, lr, ror #18 │ │ │ │ + rsbseq r6, pc, ip, lsr #20 │ │ │ │ + ldrhteq r6, [pc], #-144 │ │ │ │ + rsbseq r6, pc, r6, ror #17 │ │ │ │ + ldrsbteq r6, [pc], #-148 │ │ │ │ + rsbseq r6, pc, r0, lsr #20 │ │ │ │ + ldrhteq r6, [pc], #-124 │ │ │ │ + rsbseq r6, pc, r2, lsr #19 │ │ │ │ + rsbseq r6, pc, ip, lsr r1 @ │ │ │ │ + rsbseq sl, lr, r2, lsr #28 │ │ │ │ + ldrhteq r6, [pc], #-150 │ │ │ │ + rsbseq r6, pc, lr, asr #19 │ │ │ │ + ldrshteq r6, [pc], #-6 │ │ │ │ + ldrsbteq sl, [lr], #-222 @ 0xffffff22 │ │ │ │ + ldrsbteq r6, [pc], #-8 │ │ │ │ + rsbseq sl, lr, r0, asr #27 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 1083a30 │ │ │ │ blmi 1083a58 │ │ │ │ addlt r4, r9, sl, ror r4 │ │ │ │ @@ -354639,24 +354639,24 @@ │ │ │ │ ldrb r9, [r5, r3, lsl #24] │ │ │ │ ldrtmi r4, [r8], -lr, lsl #20 │ │ │ │ @ instruction: 0xf0a1447a │ │ │ │ @ instruction: 0xe7c2f5b7 │ │ │ │ stmda r2, {r2, r5, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq fp, fp, ip, ror #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r2, r2, r4, lsr #10 │ │ │ │ - rsbseq r8, lr, r2, lsl fp │ │ │ │ - rsbseq r6, pc, r6, asr #17 │ │ │ │ - addeq r2, r2, r8, asr #9 │ │ │ │ + addeq r2, r2, r8, lsr #10 │ │ │ │ + rsbseq r8, lr, r6, lsl fp │ │ │ │ + rsbseq r6, pc, sl, asr #17 │ │ │ │ + addeq r2, r2, ip, asr #9 │ │ │ │ addeq fp, fp, r0, ror #29 │ │ │ │ - rsbseq r5, pc, lr, lsl #31 │ │ │ │ - rsbseq sl, lr, r6, ror ip │ │ │ │ - rsbseq r5, pc, r2, ror pc @ │ │ │ │ - rsbseq sl, lr, sl, asr ip │ │ │ │ - rsbseq r6, pc, ip, lsr #17 │ │ │ │ + @ instruction: 0x007f5f92 │ │ │ │ + rsbseq sl, lr, sl, ror ip │ │ │ │ + rsbseq r5, pc, r6, ror pc @ │ │ │ │ + rsbseq sl, lr, lr, asr ip │ │ │ │ + ldrhteq r6, [pc], #-128 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 1b03b64 │ │ │ │ blmi 1b03b90 │ │ │ │ addlt r4, r9, sl, ror r4 │ │ │ │ @@ -354758,31 +354758,31 @@ │ │ │ │ vst1.8 {d31[5]}, [lr], r1 │ │ │ │ @ instruction: 0xf0429805 │ │ │ │ strtmi pc, [r8], -sp, lsl #5 │ │ │ │ stc2l 3, cr15, [r0, #492] @ 0x1ec │ │ │ │ svclt 0x0000e7bc │ │ │ │ addeq fp, fp, r8, lsr lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r2, [r2], r0 │ │ │ │ - ldrsbteq r8, [lr], #-158 @ 0xffffff62 │ │ │ │ - addeq r2, r4, r8, lsl #13 │ │ │ │ - rsbseq r6, pc, r0, lsl r8 @ │ │ │ │ - rsbseq r5, pc, ip, ror #28 │ │ │ │ - rsbseq sl, lr, r4, asr fp │ │ │ │ + strdeq r2, [r2], r4 │ │ │ │ + rsbseq r8, lr, r2, ror #19 │ │ │ │ + addeq r2, r4, ip, lsl #13 │ │ │ │ + rsbseq r6, pc, r4, lsl r8 @ │ │ │ │ + rsbseq r5, pc, r0, ror lr @ │ │ │ │ + rsbseq sl, lr, r8, asr fp │ │ │ │ addeq fp, fp, ip, ror sp │ │ │ │ - rsbseq r5, pc, sl, lsr #28 │ │ │ │ - rsbseq sl, lr, r2, lsl fp │ │ │ │ - rsbseq r6, pc, r0, asr #15 │ │ │ │ - strdeq r2, [r2], r6 │ │ │ │ - ldrsbteq r5, [pc], #-218 │ │ │ │ - rsbseq sl, lr, r2, asr #21 │ │ │ │ - ldrhteq r5, [pc], #-220 │ │ │ │ - rsbseq sl, lr, r4, lsr #21 │ │ │ │ - rsbseq r6, pc, r4, lsr #14 │ │ │ │ - @ instruction: 0x007e889a │ │ │ │ + rsbseq r5, pc, lr, lsr #28 │ │ │ │ + rsbseq sl, lr, r6, lsl fp │ │ │ │ + rsbseq r6, pc, r4, asr #15 │ │ │ │ + strdeq r2, [r2], sl │ │ │ │ + ldrsbteq r5, [pc], #-222 │ │ │ │ + rsbseq sl, lr, r6, asr #21 │ │ │ │ + rsbseq r5, pc, r0, asr #27 │ │ │ │ + rsbseq sl, lr, r8, lsr #21 │ │ │ │ + rsbseq r6, pc, r8, lsr #14 │ │ │ │ + @ instruction: 0x007e889e │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ bmi 1743d5c │ │ │ │ blmi 1743f6c │ │ │ │ addlt r4, r9, sl, ror r4 │ │ │ │ @@ -354869,28 +354869,28 @@ │ │ │ │ blls 2c3e58 │ │ │ │ ldrbtmi r4, [sl], #-1592 @ 0xfffff9c8 │ │ │ │ vaddl.u32 , d28, d17 │ │ │ │ vmax.u d20, d11, d24 │ │ │ │ str pc, [r1, r1, ror #25]! │ │ │ │ addeq fp, fp, r0, asr #24 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - strdeq r2, [r2], r8 │ │ │ │ - rsbseq r8, lr, r2, ror #15 │ │ │ │ - addeq r2, r4, lr, lsl #9 │ │ │ │ - rsbseq r6, pc, r4, ror r6 @ │ │ │ │ - addeq r2, r2, lr, ror #2 │ │ │ │ + strdeq r2, [r2], ip │ │ │ │ + rsbseq r8, lr, r6, ror #15 │ │ │ │ + umulleq r2, r4, r2, r4 │ │ │ │ + rsbseq r6, pc, r8, ror r6 @ │ │ │ │ + addeq r2, r2, r2, ror r1 │ │ │ │ addeq fp, fp, r2, lsl #23 │ │ │ │ - rsbseq r5, pc, r0, lsr ip @ │ │ │ │ - rsbseq sl, lr, r8, lsl r9 │ │ │ │ - rsbseq r5, pc, r4, lsl ip @ │ │ │ │ - ldrshteq sl, [lr], #-140 @ 0xffffff74 │ │ │ │ - ldrshteq r5, [pc], #-182 │ │ │ │ - ldrsbteq sl, [lr], #-142 @ 0xffffff72 │ │ │ │ - ldrhteq r6, [pc], #-86 │ │ │ │ - ldrsbteq r8, [lr], #-102 @ 0xffffff9a │ │ │ │ + rsbseq r5, pc, r4, lsr ip @ │ │ │ │ + rsbseq sl, lr, ip, lsl r9 │ │ │ │ + rsbseq r5, pc, r8, lsl ip @ │ │ │ │ + rsbseq sl, lr, r0, lsl #18 │ │ │ │ + ldrshteq r5, [pc], #-186 │ │ │ │ + rsbseq sl, lr, r2, ror #17 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r3, r2, ip, lsl #1 │ │ │ │ + ldrsbteq r4, [pc], #-174 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r5], -r3, lsl #1 │ │ │ │ stmib sp, {r4, r9, sl, lr}^ │ │ │ │ movwcs r2, #768 @ 0x300 │ │ │ │ @@ -357107,29 +357107,29 @@ │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf09f447a │ │ │ │ stmdals r0, {r0, r4, r5, r6, r9, ip, sp, lr, pc} │ │ │ │ blx 1ab173e │ │ │ │ andsvs r9, r8, r1, lsl #22 │ │ │ │ andlt r4, r3, r8, asr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - ldrsbteq r3, [pc], #-146 │ │ │ │ - ldrhteq r8, [lr], #-106 @ 0xffffff96 │ │ │ │ - addeq pc, r1, r8, lsr #29 │ │ │ │ - rsbseq r4, pc, r2, lsl sl @ │ │ │ │ - rsbseq r4, pc, r6, lsr sl @ │ │ │ │ - rsbseq r3, pc, r8, ror #26 │ │ │ │ - rsbseq r4, pc, sl, asr #19 │ │ │ │ - addeq r5, r3, ip, asr #14 │ │ │ │ - addeq pc, r1, r6, asr #28 │ │ │ │ - rsbseq r3, pc, r0, lsl sp @ │ │ │ │ - rsbseq r3, pc, r2, lsl sp @ │ │ │ │ - rsbseq r4, pc, r0, asr r9 @ │ │ │ │ - addeq r5, r3, r0, asr #13 │ │ │ │ - ldrdeq pc, [r1], sl │ │ │ │ - ldrdeq pc, [r1], r0 │ │ │ │ + ldrsbteq r3, [pc], #-150 │ │ │ │ + ldrhteq r8, [lr], #-110 @ 0xffffff92 │ │ │ │ + addeq pc, r1, ip, lsr #29 │ │ │ │ + rsbseq r4, pc, r6, lsl sl @ │ │ │ │ + rsbseq r4, pc, sl, lsr sl @ │ │ │ │ + rsbseq r3, pc, ip, ror #26 │ │ │ │ + rsbseq r4, pc, lr, asr #19 │ │ │ │ + addeq r5, r3, r0, asr r7 │ │ │ │ + addeq pc, r1, sl, asr #28 │ │ │ │ + rsbseq r3, pc, r4, lsl sp @ │ │ │ │ + rsbseq r3, pc, r6, lsl sp @ │ │ │ │ + rsbseq r4, pc, r4, asr r9 @ │ │ │ │ + addeq r5, r3, r4, asr #13 │ │ │ │ + ldrdeq pc, [r1], lr │ │ │ │ + ldrdeq pc, [r1], r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 20863f8 │ │ │ │ blmi 2086424 │ │ │ │ addlt r4, r7, sl, ror r4 │ │ │ │ @@ -357254,35 +357254,35 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6aa4478 │ │ │ │ str pc, [r9, -r1, lsr #22]! │ │ │ │ bl ff732628 │ │ │ │ umulleq r9, fp, r4, r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r9, fp, r8, lsl #15 │ │ │ │ - rsbseq r3, pc, r6, lsr r8 @ │ │ │ │ - rsbseq r8, lr, lr, lsl r5 │ │ │ │ + rsbseq r3, pc, sl, lsr r8 @ │ │ │ │ + rsbseq r8, lr, r2, lsr #10 │ │ │ │ addeq r9, fp, r4, asr r7 │ │ │ │ - rsbseq r3, pc, r2, lsl lr @ │ │ │ │ + rsbseq r3, pc, r6, lsl lr @ │ │ │ │ andeq r0, r0, ip, asr r7 │ │ │ │ - addeq pc, r1, r0, asr #25 │ │ │ │ - rsbseq r4, pc, ip, lsl #17 │ │ │ │ - ldrhteq r4, [pc], #-136 │ │ │ │ - rsbseq r3, pc, r4, lsl #23 │ │ │ │ - @ instruction: 0x007f3b90 │ │ │ │ - rsbseq r3, lr, r2, lsr #16 │ │ │ │ - ldrhteq r4, [pc], #-120 │ │ │ │ - @ instruction: 0x007f4892 │ │ │ │ - rsbseq r4, pc, r4, lsl #17 │ │ │ │ - strdeq r5, [r3], sl │ │ │ │ - addeq pc, r1, r0, lsl ip @ │ │ │ │ - ldrsbteq r3, [pc], #-172 │ │ │ │ - addeq pc, r1, r0, asr #23 │ │ │ │ - ldrsbteq r3, [pc], #-192 │ │ │ │ - rsbseq r3, pc, lr, lsl #13 │ │ │ │ - rsbseq r8, lr, r4, ror r3 │ │ │ │ + addeq pc, r1, r4, asr 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sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx fe6b2760 │ │ │ │ strb r9, [r2, r1, lsl #24] │ │ │ │ - rsbseq r3, pc, r8, ror #11 │ │ │ │ - ldrsbteq r8, [lr], #-32 @ 0xffffffe0 │ │ │ │ - addeq pc, r1, lr, asr #21 │ │ │ │ - rsbseq r4, pc, r6, lsl #14 │ │ │ │ - addeq pc, r1, r2, lsr #21 │ │ │ │ - addeq r8, r2, r8, lsl #5 │ │ │ │ - rsbseq r3, pc, r2, ror r5 @ │ │ │ │ - rsbseq r8, lr, sl, asr r2 │ │ │ │ + rsbseq r3, pc, ip, ror #11 │ │ │ │ + ldrsbteq r8, [lr], #-36 @ 0xffffffdc │ │ │ │ + ldrdeq pc, [r1], r2 │ │ │ │ + rsbseq r4, pc, sl, lsl #14 │ │ │ │ + addeq pc, r1, r6, lsr #21 │ │ │ │ + addeq r8, r2, ip, lsl #5 │ │ │ │ + rsbseq r3, pc, r6, ror r5 @ │ │ │ │ + rsbseq r8, lr, lr, asr r2 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccbee4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r6], -r0, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ strmi fp, [r5], -r3, lsl #1 │ │ │ │ @ instruction: 0x4630461a │ │ │ │ @@ -357372,22 +357372,22 @@ │ │ │ │ stmdami ip, {r0, r2, r8, ip, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf974f6aa │ │ │ │ stmdbls r1, {r1, r3, fp, lr} │ │ │ │ @ instruction: 0xf6aa4478 │ │ │ │ @ instruction: 0x9c01fa2f │ │ │ │ svclt 0x0000e7c9 │ │ │ │ - rsbseq r3, pc, r0, lsl r5 @ │ │ │ │ - ldrshteq r8, [lr], #-24 @ 0xffffffe8 │ │ │ │ - strdeq pc, [r1], r6 │ │ │ │ - rsbseq r5, lr, lr, ror #29 │ │ │ │ - ldrdeq pc, [r1], sl │ │ │ │ - @ instruction: 0x008281be │ │ │ │ - rsbseq r3, pc, r8, lsr #9 │ │ │ │ - @ instruction: 0x007e8190 │ │ │ │ + rsbseq r3, pc, r4, lsl r5 @ │ │ │ │ + ldrshteq r8, [lr], #-28 @ 0xffffffe4 │ │ │ │ + strdeq pc, [r1], sl │ │ │ │ + ldrshteq r5, [lr], #-226 @ 0xffffff1e │ │ │ │ + ldrdeq pc, [r1], lr │ │ │ │ + addeq r8, r2, r2, asr #3 │ │ │ │ + rsbseq r3, pc, ip, lsr #9 │ │ │ │ + @ instruction: 0x007e8194 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccbfb0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r0, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ strmi fp, [r6], -r3, lsl #1 │ │ │ │ @ instruction: 0x4628461a │ │ │ │ @@ -357408,17 +357408,17 @@ │ │ │ │ pli [sl, lr @ ] │ │ │ │ ldrtmi r9, [r0], -r1, lsl #20 │ │ │ │ @ instruction: 0xf09f2100 │ │ │ │ @ instruction: 0x4628f015 │ │ │ │ @ instruction: 0xf908f379 │ │ │ │ @ instruction: 0x46206038 │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - rsbseq r3, pc, r4, asr #8 │ │ │ │ - rsbseq r8, lr, ip, lsr #2 │ │ │ │ - addeq pc, r1, sl, lsr #18 │ │ │ │ + rsbseq r3, pc, r8, asr #8 │ │ │ │ + rsbseq r8, lr, r0, lsr r1 │ │ │ │ + addeq pc, r1, lr, lsr #18 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ strmi fp, [r5], -r9, lsl #1 │ │ │ │ stcmi 6, cr4, [r9], {16} │ │ │ │ movwcs lr, #14797 @ 0x39cd │ │ │ │ @@ -357557,37 +357557,37 @@ │ │ │ │ strtmi lr, [r2], -r0, lsl #19 │ │ │ │ strtmi r2, [r8], -r0, lsl #2 │ │ │ │ @ instruction: 0xf6ecf09e │ │ │ │ svclt 0x0000e7b5 │ │ │ │ addeq r9, fp, ip, lsl #6 │ │ │ │ addeq r9, fp, r6, lsl #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrhteq r3, [pc], #-50 │ │ │ │ - @ instruction: 0x007e809a │ │ │ │ + ldrhteq r3, [pc], #-54 │ │ │ │ + @ instruction: 0x007e809e │ │ │ │ ldrdeq r9, [fp], r0 │ │ │ │ muleq r0, r8, sl │ │ │ │ - addeq pc, r1, r6, ror #16 │ │ │ │ - ldrhteq r4, [pc], #-76 │ │ │ │ - ldrsbteq r4, [pc], #-76 │ │ │ │ - rsbseq r3, pc, r0, asr #18 │ │ │ │ - strdeq pc, [r1], r6 │ │ │ │ - rsbseq r4, pc, ip, asr #8 │ │ │ │ - rsbseq r4, pc, ip, ror #8 │ │ │ │ - ldrhteq r3, [pc], #-96 │ │ │ │ - rsbseq r4, pc, r2, lsl r3 @ │ │ │ │ - umulleq r5, r3, r4, r0 │ │ │ │ - addeq pc, r1, r4, ror r7 @ │ │ │ │ - rsbseq r3, pc, r8, ror #16 │ │ │ │ - rsbseq r3, pc, r8, lsr r6 @ │ │ │ │ - rsbseq r3, pc, r6, lsr r6 @ │ │ │ │ - addeq pc, r1, r0, lsr #14 │ │ │ │ - rsbseq r4, pc, r2, ror r2 @ │ │ │ │ - addeq r4, r3, r2, ror #31 │ │ │ │ - rsbseq r3, pc, r0, ror #3 │ │ │ │ - rsbseq r7, lr, r6, asr #29 │ │ │ │ + addeq pc, r1, sl, ror #16 │ │ │ │ + rsbseq r4, pc, r0, asr #9 │ │ │ │ + rsbseq r4, pc, r0, ror #9 │ │ │ │ + rsbseq r3, pc, r4, asr #18 │ │ │ │ + strdeq pc, [r1], sl │ │ │ │ + rsbseq r4, pc, r0, asr r4 @ │ │ │ │ + rsbseq r4, pc, r0, ror r4 @ │ │ │ │ + ldrhteq r3, [pc], #-100 │ │ │ │ + rsbseq r4, pc, r6, lsl r3 @ │ │ │ │ + umulleq r5, r3, r8, r0 │ │ │ │ + addeq pc, r1, r8, ror r7 @ │ │ │ │ + rsbseq r3, pc, ip, ror #16 │ │ │ │ + rsbseq r3, pc, ip, lsr r6 @ │ │ │ │ + rsbseq r3, pc, sl, lsr r6 @ │ │ │ │ + addeq pc, r1, r4, lsr #14 │ │ │ │ + rsbseq r4, pc, r6, ror r2 @ │ │ │ │ + addeq r4, r3, r6, ror #31 │ │ │ │ + rsbseq r3, pc, r4, ror #3 │ │ │ │ + rsbseq r7, lr, sl, asr #29 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldrmi fp, [r2], r3, lsl #1 │ │ │ │ ldrbmi r4, [r0], -r5, lsl #12 │ │ │ │ movwcs r9, #769 @ 0x301 │ │ │ │ @@ -357656,27 +357656,27 @@ │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf09e447a │ │ │ │ ldrbmi pc, [r0], -r7, lsr #12 @ │ │ │ │ @ instruction: 0xff1af378 │ │ │ │ andsvs r9, r8, r1, lsl #22 │ │ │ │ andlt r4, r3, r8, asr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - rsbseq r3, pc, r2, lsr #2 │ │ │ │ - rsbseq r7, lr, sl, lsl #28 │ │ │ │ - strdeq pc, [r1], r8 │ │ │ │ - rsbseq r4, pc, lr, lsr #5 │ │ │ │ - rsbseq r4, pc, r2, ror #5 │ │ │ │ - ldrhteq r3, [pc], #-76 │ │ │ │ - rsbseq r3, pc, sl, asr #9 │ │ │ │ - ldrshteq r4, [pc], #-40 │ │ │ │ - rsbseq r4, pc, ip, ror #5 │ │ │ │ - addeq r4, r3, r8, ror #28 │ │ │ │ - addeq pc, r1, lr, ror r5 @ │ │ │ │ - rsbseq r3, pc, r2, asr r4 @ │ │ │ │ - addeq pc, r1, ip, lsr r5 @ │ │ │ │ + rsbseq r3, pc, r6, lsr #2 │ │ │ │ + rsbseq r7, lr, lr, lsl #28 │ │ │ │ + strdeq pc, [r1], ip │ │ │ │ + ldrhteq r4, [pc], #-34 │ │ │ │ + rsbseq r4, pc, r6, ror #5 │ │ │ │ + rsbseq r3, pc, r0, asr #9 │ │ │ │ + rsbseq r3, pc, lr, asr #9 │ │ │ │ + ldrshteq r4, [pc], #-44 │ │ │ │ + ldrshteq r4, [pc], #-32 │ │ │ │ + addeq r4, r3, ip, ror #28 │ │ │ │ + addeq pc, r1, r2, lsl #11 │ │ │ │ + rsbseq r3, pc, r6, asr r4 @ │ │ │ │ + addeq pc, r1, r0, asr #10 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e8f8cc │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -357716,21 +357716,21 @@ │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ strtmi r4, [r8], -r2, asr #12 │ │ │ │ @ instruction: 0xf09e2100 │ │ │ │ ldrtmi pc, [r0], -sp, lsr #11 @ │ │ │ │ mcr2 3, 5, pc, cr0, cr8, {3} @ │ │ │ │ @ instruction: 0x46206038 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - rsbseq r2, pc, r0, asr #31 │ │ │ │ - rsbseq r7, lr, r8, lsr #25 │ │ │ │ - addeq pc, r1, r6, lsr #9 │ │ │ │ - rsbseq r4, pc, r4, ror #3 │ │ │ │ - ldrshteq r4, [pc], #-18 │ │ │ │ - rsbseq r2, pc, r0, ror #30 │ │ │ │ - rsbseq r7, lr, r8, asr #24 │ │ │ │ + rsbseq r2, pc, r4, asr #31 │ │ │ │ + rsbseq r7, lr, ip, lsr #25 │ │ │ │ + addeq pc, r1, sl, lsr #9 │ │ │ │ + rsbseq r4, pc, r8, ror #3 │ │ │ │ + ldrshteq r4, [pc], #-22 │ │ │ │ + rsbseq r2, pc, r4, ror #30 │ │ │ │ + rsbseq r7, lr, ip, asr #24 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ ldrmi fp, [r2], r3, lsl #1 │ │ │ │ ldrbmi r4, [r0], -r4, lsl #12 │ │ │ │ movwcs r9, #769 @ 0x301 │ │ │ │ @@ -357834,34 +357834,34 @@ │ │ │ │ ldrbtmi r2, [sl], #-256 @ 0xffffff00 │ │ │ │ vst1.8 @ instruction: 0xf4c4f09e │ │ │ │ vmin.u q10, q4, q0 │ │ │ │ blls 1f4b90 >::_M_default_append(unsigned int)@@Base+0x393a0> │ │ │ │ @ instruction: 0x46486018 │ │ │ │ pop {r0, r1, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - rsbseq r2, pc, r6, ror #29 │ │ │ │ - rsbseq r7, lr, lr, asr #23 │ │ │ │ - @ instruction: 0x0081f3bc │ │ │ │ - rsbseq r3, pc, lr, lsl sp @ │ │ │ │ - rsbseq r4, pc, r6, lsr r1 @ │ │ │ │ - rsbseq r4, pc, r6, ror r1 @ │ │ │ │ - @ instruction: 0x007f419a │ │ │ │ - ldrsbteq r4, [pc], #-18 │ │ │ │ - rsbseq r4, pc, r6, lsl #4 │ │ │ │ - rsbseq r3, pc, r0, asr r2 @ │ │ │ │ - rsbseq r3, pc, lr, asr r2 @ │ │ │ │ - rsbseq r4, pc, r4, lsl #12 │ │ │ │ - ldrhteq r3, [pc], #-210 │ │ │ │ - rsbseq r4, pc, ip, lsl #6 │ │ │ │ - rsbseq r3, pc, lr, ror sp @ │ │ │ │ - rsbseq r4, pc, lr, lsr #3 │ │ │ │ - addeq r4, r3, r2, lsr #23 │ │ │ │ - @ instruction: 0x0081f2b8 │ │ │ │ - rsbseq r3, pc, ip, lsl #3 │ │ │ │ - addeq pc, r1, r6, ror r2 @ │ │ │ │ + rsbseq r2, pc, sl, ror #29 │ │ │ │ + ldrsbteq r7, [lr], #-178 @ 0xffffff4e │ │ │ │ + addeq pc, r1, r0, asr #7 │ │ │ │ + rsbseq r3, pc, r2, lsr #26 │ │ │ │ + rsbseq r4, pc, sl, lsr r1 @ │ │ │ │ + rsbseq r4, pc, sl, ror r1 @ │ │ │ │ + @ instruction: 0x007f419e │ │ │ │ + ldrsbteq r4, [pc], #-22 │ │ │ │ + rsbseq r4, pc, sl, lsl #4 │ │ │ │ + rsbseq r3, pc, r4, asr r2 @ │ │ │ │ + rsbseq r3, pc, r2, ror #4 │ │ │ │ + rsbseq r4, pc, r8, lsl #12 │ │ │ │ + ldrhteq r3, [pc], #-214 │ │ │ │ + rsbseq r4, pc, r0, lsl r3 @ │ │ │ │ + rsbseq r3, pc, r2, lsl #27 │ │ │ │ + ldrhteq r4, [pc], #-18 │ │ │ │ + addeq r4, r3, r6, lsr #23 │ │ │ │ + @ instruction: 0x0081f2bc │ │ │ │ + @ instruction: 0x007f3190 │ │ │ │ + addeq pc, r1, sl, ror r2 @ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrmi fp, [r2], r5, lsl #1 │ │ │ │ ldrbmi r4, [r0], -r5, lsl #12 │ │ │ │ movwcs r9, #771 @ 0x303 │ │ │ │ @@ -357931,26 +357931,26 @@ │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf09e447a │ │ │ │ ldrbmi pc, [r0], -r1, lsl #8 @ │ │ │ │ ldc2l 3, cr15, [r4], #480 @ 0x1e0 │ │ │ │ andsvs r9, r8, r3, lsl #22 │ │ │ │ andlt r4, r5, r8, asr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - ldrsbteq r2, [pc], #-202 │ │ │ │ - rsbseq r7, lr, r2, asr #19 │ │ │ │ - @ instruction: 0x0081f1b0 │ │ │ │ - rsbseq r4, pc, lr, ror r0 @ │ │ │ │ - rsbseq r3, pc, lr, ror #18 │ │ │ │ - rsbseq r3, pc, r6, ror r0 @ │ │ │ │ - rsbseq r3, pc, r4, lsl #1 │ │ │ │ - rsbseq r4, pc, r6, rrx │ │ │ │ - addeq r4, r3, ip, lsl sl │ │ │ │ - addeq pc, r1, r2, lsr r1 @ │ │ │ │ - rsbseq r3, pc, r6 │ │ │ │ - strdeq pc, [r1], r0 │ │ │ │ + ldrsbteq r2, [pc], #-206 │ │ │ │ + rsbseq r7, lr, r6, asr #19 │ │ │ │ + @ instruction: 0x0081f1b4 │ │ │ │ + rsbseq r4, pc, r2, lsl #1 │ │ │ │ + rsbseq r3, pc, r2, ror r9 @ │ │ │ │ + rsbseq r3, pc, sl, ror r0 @ │ │ │ │ + rsbseq r3, pc, r8, lsl #1 │ │ │ │ + rsbseq r4, pc, sl, rrx │ │ │ │ + addeq r4, r3, r0, lsr #20 │ │ │ │ + addeq pc, r1, r6, lsr r1 @ │ │ │ │ + rsbseq r3, pc, sl │ │ │ │ + strdeq pc, [r1], r4 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrmi fp, [r2], r5, lsl #1 │ │ │ │ ldrbmi r4, [r0], -r5, lsl #12 │ │ │ │ movwcs r9, #771 @ 0x303 │ │ │ │ @@ -358062,34 +358062,34 @@ │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf09e447a │ │ │ │ @ instruction: 0x4650f2fb │ │ │ │ blx ffd32626 │ │ │ │ andsvs r9, r8, r3, lsl #22 │ │ │ │ andlt r4, r5, r8, asr #12 │ │ │ │ svchi 0x00f0e8bd │ │ │ │ - rsbseq r2, pc, r6, ror fp @ │ │ │ │ - rsbseq r7, lr, lr, asr r8 │ │ │ │ - addeq pc, r1, ip, asr #32 │ │ │ │ - rsbseq r3, pc, lr, lsr #19 │ │ │ │ - rsbseq r3, pc, r6, asr #30 │ │ │ │ - rsbseq r3, pc, r2, lsr #19 │ │ │ │ - rsbseq r3, pc, r6, lsl #31 │ │ │ │ - rsbseq r3, pc, r2, asr #31 │ │ │ │ - rsbseq r2, pc, ip, ror #29 │ │ │ │ - ldrshteq r2, [pc], #-234 │ │ │ │ - ldrsbteq r3, [pc], #-236 │ │ │ │ - ldrhteq r3, [pc], #-142 │ │ │ │ - rsbseq r4, pc, lr, asr r2 @ │ │ │ │ - rsbseq r3, pc, r0, lsl #31 │ │ │ │ - rsbseq r3, pc, r6, ror #30 │ │ │ │ - ldrsbteq r3, [pc], #-152 │ │ │ │ - addeq r4, r3, r0, lsl r8 │ │ │ │ - addeq lr, r1, r6, lsr #30 │ │ │ │ - ldrshteq r2, [pc], #-218 │ │ │ │ - addeq lr, r1, r4, ror #29 │ │ │ │ + rsbseq r2, pc, sl, ror fp @ │ │ │ │ + rsbseq r7, lr, r2, ror #16 │ │ │ │ + addeq pc, r1, r0, asr r0 @ │ │ │ │ + ldrhteq r3, [pc], #-146 │ │ │ │ + rsbseq r3, pc, sl, asr #30 │ │ │ │ + rsbseq r3, pc, r6, lsr #19 │ │ │ │ + rsbseq r3, pc, sl, lsl #31 │ │ │ │ + rsbseq r3, pc, r6, asr #31 │ │ │ │ + ldrshteq r2, [pc], #-224 │ │ │ │ + ldrshteq r2, [pc], #-238 │ │ │ │ + rsbseq r3, pc, r0, ror #29 │ │ │ │ + rsbseq r3, pc, r2, asr #17 │ │ │ │ + rsbseq r4, pc, r2, ror #4 │ │ │ │ + rsbseq r3, pc, r4, lsl #31 │ │ │ │ + rsbseq r3, pc, sl, ror #30 │ │ │ │ + ldrsbteq r3, [pc], #-156 │ │ │ │ + addeq r4, r3, r4, lsl r8 │ │ │ │ + addeq lr, r1, sl, lsr #30 │ │ │ │ + ldrshteq r2, [pc], #-222 │ │ │ │ + addeq lr, r1, r8, ror #29 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecccaa8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d8, d24 │ │ │ │ @@ -358104,16 +358104,16 @@ │ │ │ │ ldcllt 6, cr4, [r8, #128]! @ 0x80 │ │ │ │ strtmi r4, [r1], -r2, lsl #12 │ │ │ │ @ instruction: 0xf7fa4630 │ │ │ │ qsub16mi pc, r8, r1 @ │ │ │ │ blx fe7b26d2 │ │ │ │ @ instruction: 0x46206038 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r2, pc, lr, asr #18 │ │ │ │ - rsbseq r7, lr, r6, lsr r6 │ │ │ │ + rsbseq r2, pc, r2, asr r9 @ │ │ │ │ + rsbseq r7, lr, sl, lsr r6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ ldrmi fp, [r2], r5, lsl #1 │ │ │ │ ldrbmi r4, [r0], -r5, lsl #12 │ │ │ │ movwcs r9, #771 @ 0x303 │ │ │ │ @@ -358194,28 +358194,28 @@ │ │ │ │ ldrbtmi r2, [sl], #-256 @ 0xffffff00 │ │ │ │ @ instruction: 0xf1f4f09e │ │ │ │ vmin.u q10, q4, q0 │ │ │ │ blls 2745f0 >::_M_default_append(unsigned int)@@Base+0xb8e00> │ │ │ │ @ instruction: 0x46486018 │ │ │ │ pop {r0, r2, ip, sp, pc} │ │ │ │ svclt 0x00008ff0 │ │ │ │ - rsbseq r2, pc, sl, ror #17 │ │ │ │ - ldrsbteq r7, [lr], #-82 @ 0xffffffae │ │ │ │ - addeq lr, r1, r0, asr #27 │ │ │ │ - ldrhteq r3, [pc], #-214 │ │ │ │ - rsbseq r3, pc, r6, ror #27 │ │ │ │ - rsbseq r2, pc, r6, lsl #25 │ │ │ │ - @ instruction: 0x007f2c94 │ │ │ │ - rsbseq r3, pc, r6, ror ip @ │ │ │ │ - @ instruction: 0x007f3998 │ │ │ │ - ldrhteq r3, [pc], #-214 │ │ │ │ - addeq r4, r3, r2, lsl #12 │ │ │ │ - addeq lr, r1, r8, lsl sp │ │ │ │ - rsbseq r2, pc, ip, ror #23 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│ │ + ldrsbteq r6, [lr], #-156 @ 0xffffff64 │ │ │ │ + rsbseq r1, pc, lr, asr #25 │ │ │ │ + ldrhteq r6, [lr], #-150 @ 0xffffff6a │ │ │ │ + @ instruction: 0x007f1c9a │ │ │ │ + rsbseq r6, lr, r2, lsl #19 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccd7ec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r6], -r0, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ strmi fp, [r5], -r3, lsl #1 │ │ │ │ @ instruction: 0x4630461a │ │ │ │ @@ -358983,22 +358983,22 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 6, cr15, [r0, #672]! @ 0x2a0 │ │ │ │ ldr r9, [lr, r1, lsl #24]! │ │ │ │ tstcs r0, sl, lsl #20 │ │ │ │ ldrbtmi r4, [sl], #-1576 @ 0xfffff9d8 │ │ │ │ vshr.u64 d31, d13, #62 │ │ │ │ svclt 0x0000e7ca │ │ │ │ - rsbseq r1, pc, r8, lsl #24 │ │ │ │ - ldrshteq r6, [lr], #-128 @ 0xffffff80 │ │ │ │ - addeq lr, r1, lr, ror #1 │ │ │ │ - rsbseq r2, pc, r2, ror #12 │ │ │ │ - addeq lr, r1, lr, asr #1 │ │ │ │ - rsbseq r1, pc, sl, lsl #23 │ │ │ │ - rsbseq r6, lr, r2, ror r8 │ │ │ │ - rsbseq r3, pc, sl, asr r3 @ │ │ │ │ + rsbseq r1, pc, ip, lsl #24 │ │ │ │ + ldrshteq r6, [lr], #-132 @ 0xffffff7c │ │ │ │ + strdeq lr, [r1], r2 │ │ │ │ + rsbseq r2, pc, r6, ror #12 │ │ │ │ + ldrdeq lr, [r1], r2 │ │ │ │ + rsbseq r1, pc, lr, lsl #23 │ │ │ │ + rsbseq r6, lr, r6, ror r8 │ │ │ │ + rsbseq r3, pc, lr, asr r3 @ │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccd8dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r8, ror #31 │ │ │ │ strmi r2, [r5], -r0, lsl #6 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ vmax.u d20, d7, d14 │ │ │ │ @@ -359020,18 +359020,18 @@ │ │ │ │ stmdami r9, {r0, r3, r4, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 6, cr15, [r4, #-672] @ 0xfffffd60 │ │ │ │ ldcllt 6, cr4, [r8, #128]! @ 0x80 │ │ │ │ vmin.u d20, d8, d16 │ │ │ │ eorsvs pc, r8, r7, ror #21 │ │ │ │ ldcllt 6, cr4, [r8, #128]! @ 0x80 │ │ │ │ - rsbseq r1, pc, sl, lsl fp @ │ │ │ │ - rsbseq r6, lr, r2, lsl #16 │ │ │ │ - ldrshteq r1, [pc], #-162 │ │ │ │ - ldrsbteq r6, [lr], #-122 @ 0xffffff86 │ │ │ │ + rsbseq r1, pc, lr, lsl fp @ │ │ │ │ + rsbseq r6, lr, r6, lsl #16 │ │ │ │ + ldrshteq r1, [pc], #-166 │ │ │ │ + ldrsbteq r6, [lr], #-126 @ 0xffffff82 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccd960 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r8, ror #31 │ │ │ │ strmi r2, [r5], -r0, lsl #6 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ vmax.u d20, d7, d14 │ │ │ │ @@ -359054,18 +359054,18 @@ │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf6a84478 │ │ │ │ @ instruction: 0x4620fd11 │ │ │ │ @ instruction: 0x4630bdf8 │ │ │ │ blx feab35a8 │ │ │ │ @ instruction: 0x46206038 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - @ instruction: 0x007f1a96 │ │ │ │ - rsbseq r6, lr, lr, ror r7 │ │ │ │ - rsbseq r1, pc, ip, ror #20 │ │ │ │ - rsbseq r6, lr, r4, asr r7 │ │ │ │ + @ instruction: 0x007f1a9a │ │ │ │ + rsbseq r6, lr, r2, lsl #15 │ │ │ │ + rsbseq r1, pc, r0, ror sl @ │ │ │ │ + rsbseq r6, lr, r8, asr r7 │ │ │ │ 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ldrshteq r6, [lr], #-104 @ 0xffffff98 │ │ │ │ + strdeq sp, [r1], r6 │ │ │ │ + rsbseq r3, lr, r8, asr #29 │ │ │ │ + addeq sp, r1, r4, asr #29 │ │ │ │ + addeq r5, r3, ip, lsl #31 │ │ │ │ + @ instruction: 0x007f1996 │ │ │ │ + ldrsbteq r3, [lr], #-236 @ 0xffffff14 │ │ │ │ + rsbseq r1, pc, lr, ror #18 │ │ │ │ + rsbseq r6, lr, r6, asr r6 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccdaf4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -359182,24 +359182,24 @@ │ │ │ │ mvnseq pc, r0, asr #12 │ │ │ │ ldrbtmi r4, [r8], #-2061 @ 0xfffff7f3 │ │ │ │ @ instruction: 0xf6a8300c │ │ │ │ stmdami ip, {r0, r1, r2, r3, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ stc2 6, cr15, [sl], {168} @ 0xa8 │ │ │ │ str r9, [ip, r1, lsl #24]! │ │ │ │ - rsbseq r1, pc, r0, lsl #18 │ │ │ │ - rsbseq r6, lr, r8, ror #11 │ │ │ │ - addeq sp, r1, r6, ror #27 │ │ │ │ - ldrhteq r3, [lr], #-216 @ 0xffffff28 │ │ │ │ - @ instruction: 0x0081ddb4 │ │ │ │ - addeq r5, r3, ip, ror lr │ │ │ │ - rsbseq r1, pc, r6, lsl #17 │ │ │ │ - rsbseq r3, lr, ip, asr #27 │ │ │ │ - rsbseq r1, pc, lr, asr r8 @ │ │ │ │ - rsbseq r6, lr, r6, asr #10 │ │ │ │ + rsbseq r1, pc, r4, lsl #18 │ │ │ │ + rsbseq r6, lr, ip, ror #11 │ │ │ │ + addeq sp, r1, sl, ror #27 │ │ │ │ + ldrhteq r3, [lr], #-220 @ 0xffffff24 │ │ │ │ + @ instruction: 0x0081ddb8 │ │ │ │ + addeq r5, r3, r0, lsl #29 │ │ │ │ + rsbseq r1, pc, sl, lsl #17 │ │ │ │ + ldrsbteq r3, [lr], #-208 @ 0xffffff30 │ │ │ │ + rsbseq r1, pc, r2, ror #16 │ │ │ │ + rsbseq r6, lr, sl, asr #10 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccdc00 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -359254,25 +359254,25 @@ │ │ │ │ @ instruction: 0xf06f1135 │ │ │ │ ldrbtmi r0, [r8], #-1031 @ 0xfffffbf9 │ │ │ │ @ instruction: 0xf6a8300c │ │ │ │ stmdami sp, {r0, r1, r2, r3, r4, r5, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6a84478 │ │ │ │ @ instruction: 0x4620fb7b │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ - ldrshteq r1, [pc], #-116 │ │ │ │ - ldrsbteq r6, [lr], #-76 @ 0xffffffb4 │ │ │ │ - ldrdeq sp, [r1], sl │ │ │ │ - rsbseq r3, lr, ip, lsr #25 │ │ │ │ - addeq r5, r3, r2, lsl #27 │ │ │ │ - umulleq sp, r1, r6, ip │ │ │ │ + ldrshteq r1, [pc], #-120 │ │ │ │ + rsbseq r6, lr, r0, ror #9 │ │ │ │ + ldrdeq sp, [r1], lr │ │ │ │ + ldrhteq r3, [lr], #-192 @ 0xffffff40 │ │ │ │ + addeq r5, r3, r6, lsl #27 │ │ │ │ + umulleq sp, r1, sl, ip │ │ │ │ + rsbseq r3, lr, ip, lsl #25 │ │ │ │ + rsbseq r1, pc, r2, ror #14 │ │ │ │ + rsbseq r6, lr, sl, asr #8 │ │ │ │ + rsbseq r1, pc, r2, asr #14 │ │ │ │ rsbseq r3, lr, r8, lsl #25 │ │ │ │ - rsbseq r1, pc, lr, asr r7 @ │ │ │ │ - rsbseq r6, lr, r6, asr #8 │ │ │ │ - rsbseq r1, pc, lr, lsr r7 @ │ │ │ │ - rsbseq r3, lr, r4, lsl #25 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccdd24 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -359338,27 +359338,27 @@ │ │ │ │ msrne (UNDEF: 105), r0 │ │ │ │ streq pc, [r7], #-111 @ 0xffffff91 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 7346d4 │ │ │ │ ldrbtmi r4, [r8], #-2062 @ 0xfffff7f2 │ │ │ │ blx ff6346dc │ │ │ │ svclt 0x0000e78d │ │ │ │ - ldrsbteq r1, [pc], #-96 │ │ │ │ - ldrhteq r6, [lr], #-56 @ 0xffffffc8 │ │ │ │ - @ instruction: 0x0081dbb6 │ │ │ │ - rsbseq r2, pc, r6, asr #29 │ │ │ │ - addeq sp, r1, r6, lsl #23 │ │ │ │ - rsbseq r2, pc, r4, lsl #30 │ │ │ │ - rsbseq r2, pc, r2, ror lr @ │ │ │ │ - rsbseq r1, pc, r4, lsr r6 @ │ │ │ │ - rsbseq r6, lr, ip, lsl r3 │ │ │ │ - rsbseq r1, pc, ip, lsl #12 │ │ │ │ - ldrshteq r6, [lr], #-36 @ 0xffffffdc │ │ │ │ - rsbseq r1, pc, ip, ror #11 │ │ │ │ - ldrsbteq r2, [pc], #-230 │ │ │ │ + ldrsbteq r1, [pc], #-100 │ │ │ │ + ldrhteq r6, [lr], #-60 @ 0xffffffc4 │ │ │ │ + @ instruction: 0x0081dbba │ │ │ │ + rsbseq r2, pc, sl, asr #29 │ │ │ │ + addeq sp, r1, sl, lsl #23 │ │ │ │ + rsbseq r2, pc, r8, lsl #30 │ │ │ │ + rsbseq r2, pc, r6, ror lr @ │ │ │ │ + rsbseq r1, pc, r8, lsr r6 @ │ │ │ │ + rsbseq r6, lr, r0, lsr #6 │ │ │ │ + rsbseq r1, pc, r0, lsl r6 @ │ │ │ │ + ldrshteq r6, [lr], #-40 @ 0xffffffd8 │ │ │ │ + ldrshteq r1, [pc], #-80 │ │ │ │ + ldrsbteq r2, [pc], #-234 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccde7c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r8, ror #31 │ │ │ │ ldrmi r2, [r6], -r0, lsl #6 │ │ │ │ ldrmi r4, [r0], -r5, lsl #12 │ │ │ │ vmin.u d20, d7, d10 │ │ │ │ @@ -359383,19 +359383,19 @@ │ │ │ │ ldcllt 6, cr4, [r8, #128]! @ 0x80 │ │ │ │ strtmi r4, [r8], -r9, lsl #20 │ │ │ │ ldrbtmi r2, [sl], #-256 @ 0xffffff00 │ │ │ │ @ instruction: 0xf0a6f09d │ │ │ │ vmin.u d20, d7, d16 │ │ │ │ mlasvs r8, r9, r9, pc @ │ │ │ │ ldcllt 6, cr4, [r8, #128]! @ 0x80 │ │ │ │ - rsbseq r1, pc, sl, ror r5 @ │ │ │ │ - rsbseq r6, lr, r2, ror #4 │ │ │ │ - rsbseq r1, pc, r2, asr r5 @ │ │ │ │ - rsbseq r6, lr, sl, lsr r2 │ │ │ │ - rsbseq r2, pc, r2, asr #28 │ │ │ │ + rsbseq r1, pc, lr, ror r5 @ │ │ │ │ + rsbseq r6, lr, r6, ror #4 │ │ │ │ + rsbseq r1, pc, r6, asr r5 @ │ │ │ │ + rsbseq r6, lr, lr, lsr r2 │ │ │ │ + rsbseq r2, pc, r6, asr #28 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccdf10 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff0 │ │ │ │ vmax.u d20, d7, d8 │ │ │ │ @ instruction: 0x4605ffff │ │ │ │ vqadd.s8 , q6, │ │ │ │ @@ -359409,17 +359409,17 @@ │ │ │ │ @ instruction: 0xf09d447a │ │ │ │ andcs pc, r1, r7, ror r0 @ │ │ │ │ bmi 32622c >::resize(unsigned int)@@Base+0x41648> │ │ │ │ strtmi r4, [r0], -r1, lsl #12 │ │ │ │ @ instruction: 0xf09d447a │ │ │ │ andcs pc, r1, pc, rrx │ │ │ │ svclt 0x0000bd38 │ │ │ │ - addeq r3, r3, ip, asr #5 │ │ │ │ + ldrdeq r3, [r3], r0 │ │ │ │ + rsbseq r2, pc, r4, lsl lr @ │ │ │ │ rsbseq r2, pc, r0, lsl lr @ │ │ │ │ - rsbseq r2, pc, ip, lsl #28 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fefb50a8 │ │ │ │ pkhbtmi r4, r0, r2, lsl #13 │ │ │ │ bmi fe6485c0 │ │ │ │ blmi fe648600 │ │ │ │ @@ -359567,37 +359567,37 @@ │ │ │ │ @ instruction: 0xf852f6a8 │ │ │ │ @ instruction: 0x4621481b │ │ │ │ @ instruction: 0xf6a84478 │ │ │ │ ldr pc, [r6, -sp, lsl #18]! │ │ │ │ stmib r2, {r0, r1, r2, r3, r4, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq r7, fp, r8, asr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r2, pc, lr, asr #27 │ │ │ │ - rsbseq r1, pc, r0, lsr r4 @ │ │ │ │ - rsbseq r2, pc, lr, lsr #27 │ │ │ │ - ldrsbteq r2, [pc], #-212 │ │ │ │ + ldrsbteq r2, [pc], #-210 │ │ │ │ + rsbseq r1, pc, r4, lsr r4 @ │ │ │ │ + ldrhteq r2, [pc], #-210 │ │ │ │ + ldrsbteq r2, [pc], #-216 │ │ │ │ addeq r7, fp, r2, lsl r3 │ │ │ │ - ldrhteq r1, [pc], #-58 │ │ │ │ - rsbseq r6, lr, r2, lsr #1 │ │ │ │ - rsbseq r2, pc, sl, ror sp @ │ │ │ │ - rsbseq r1, pc, r6, ror #6 │ │ │ │ - rsbseq r6, lr, lr, asr #32 │ │ │ │ - rsbseq r2, pc, lr, lsr #25 │ │ │ │ - rsbseq r1, pc, ip, lsr r3 @ │ │ │ │ - rsbseq r6, lr, r4, lsr #32 │ │ │ │ - rsbseq r4, lr, r0, lsr r1 │ │ │ │ - rsbseq r2, pc, r0, lsr sp @ │ │ │ │ - rsbseq r2, pc, ip, asr #25 │ │ │ │ - ldrhteq r1, [pc], #-38 │ │ │ │ - @ instruction: 0x007e5f9e │ │ │ │ - rsbseq r2, pc, ip, lsr #25 │ │ │ │ - rsbseq r1, pc, lr, ror r2 @ │ │ │ │ - rsbseq r5, lr, r6, ror #30 │ │ │ │ - rsbseq r1, pc, r4, ror #4 │ │ │ │ - rsbseq r5, lr, ip, asr #30 │ │ │ │ + ldrhteq r1, [pc], #-62 │ │ │ │ + rsbseq r6, lr, r6, lsr #1 │ │ │ │ + rsbseq r2, pc, lr, ror sp @ │ │ │ │ + rsbseq r1, pc, sl, ror #6 │ │ │ │ + rsbseq r6, lr, r2, asr r0 │ │ │ │ + ldrhteq r2, [pc], #-194 │ │ │ │ + rsbseq r1, pc, r0, asr #6 │ │ │ │ + rsbseq r6, lr, r8, lsr #32 │ │ │ │ + rsbseq r4, lr, r4, lsr r1 │ │ │ │ + rsbseq r2, pc, r4, lsr sp @ │ │ │ │ + ldrsbteq r2, [pc], #-192 │ │ │ │ + ldrhteq r1, [pc], #-42 │ │ │ │ + rsbseq r5, lr, r2, lsr #31 │ │ │ │ + ldrhteq r2, [pc], #-192 │ │ │ │ + rsbseq r1, pc, r2, lsl #5 │ │ │ │ + rsbseq r5, lr, sl, ror #30 │ │ │ │ + rsbseq r1, pc, r8, ror #4 │ │ │ │ + rsbseq r5, lr, r0, asr pc │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecce238 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ ldrmi r4, [r0], -r4, lsl #12 │ │ │ │ andls r4, r1, #13631488 @ 0xd00000 │ │ │ │ vcgt.u d25, d6, d0 │ │ │ │ @@ -359608,15 +359608,15 @@ │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ ldrhtmi lr, [r0], -sp │ │ │ │ bmi 2b0a68 │ │ │ │ ldrbtmi r4, [sl], #-1568 @ 0xfffff9e0 │ │ │ │ @ instruction: 0xf6e2f09c │ │ │ │ andlt r2, r3, r1 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - rsbseq r2, pc, r6, lsr #24 │ │ │ │ + rsbseq r2, pc, sl, lsr #24 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq ff1b53bc │ │ │ │ @ instruction: 0x46074691 │ │ │ │ bmi 1b488d4 │ │ │ │ blmi 1b48910 │ │ │ │ @@ -359720,30 +359720,30 @@ │ │ │ │ andls r2, r0, #0, 2 │ │ │ │ ldrbtmi r4, [sl], #-2580 @ 0xfffff5ec │ │ │ │ @ instruction: 0xf606f09c │ │ │ │ @ instruction: 0xf69fe785 │ │ │ │ svclt 0x0000e892 │ │ │ │ strheq r7, [fp], r4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrhteq r2, [pc], #-170 │ │ │ │ - rsbseq r2, pc, r2, lsl #22 │ │ │ │ - rsbseq r2, pc, r8, ror #21 │ │ │ │ + ldrhteq r2, [pc], #-174 │ │ │ │ + rsbseq r2, pc, r6, lsl #22 │ │ │ │ + rsbseq r2, pc, ip, ror #21 │ │ │ │ addeq r7, fp, r2, lsl r0 │ │ │ │ - ldrhteq r1, [pc], #-12 │ │ │ │ - rsbseq r5, lr, r4, lsr #27 │ │ │ │ - rsbseq r1, pc, r0, lsr #1 │ │ │ │ - rsbseq r5, lr, r8, lsl #27 │ │ │ │ - rsbseq r2, pc, r8, ror #19 │ │ │ │ - rsbseq r1, pc, r4, rrx │ │ │ │ - rsbseq r5, lr, ip, asr #26 │ │ │ │ - rsbseq r3, lr, lr, asr lr │ │ │ │ - rsbseq r2, pc, r0, lsr sl @ │ │ │ │ - rsbseq r1, pc, sl, lsl r0 @ │ │ │ │ - rsbseq r5, lr, r2, lsl #26 │ │ │ │ - rsbseq r2, pc, sl, lsr #21 │ │ │ │ + rsbseq r1, pc, r0, asr #1 │ │ │ │ + rsbseq r5, lr, r8, lsr #27 │ │ │ │ + rsbseq r1, pc, r4, lsr #1 │ │ │ │ + rsbseq r5, lr, ip, lsl #27 │ │ │ │ + rsbseq r2, pc, ip, ror #19 │ │ │ │ + rsbseq r1, pc, r8, rrx │ │ │ │ + rsbseq r5, lr, r0, asr sp │ │ │ │ + rsbseq r3, lr, r2, ror #28 │ │ │ │ + rsbseq r2, pc, r4, lsr sl @ │ │ │ │ + rsbseq r1, pc, lr, lsl r0 @ │ │ │ │ + rsbseq r5, lr, r6, lsl #26 │ │ │ │ + rsbseq r2, pc, lr, lsr #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecce480 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ ldrmi r4, [r0], -r4, lsl #12 │ │ │ │ andls r4, r1, #13631488 @ 0xd00000 │ │ │ │ vcgt.u d25, d6, d0 │ │ │ │ @@ -359754,15 +359754,15 @@ │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ ldrhtmi lr, [r0], -sp │ │ │ │ bmi 2b0e48 │ │ │ │ ldrbtmi r4, [sl], #-1568 @ 0xfffff9e0 │ │ │ │ @ instruction: 0xf5bef09c │ │ │ │ andlt r2, r3, r1 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - rsbseq r2, pc, sl, asr #20 │ │ │ │ + rsbseq r2, pc, lr, asr #20 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce4cc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359785,18 +359785,18 @@ │ │ │ │ msrmi (UNDEF: 108), r0 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 6, 9, cr15, cr10, cr7, {5} │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ qsaxmi pc, r0, r5 @ │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, sl, lsr #30 │ │ │ │ - rsbseq r5, lr, r2, lsl ip │ │ │ │ - ldrshteq r0, [pc], #-228 │ │ │ │ - ldrsbteq r5, [lr], #-188 @ 0xffffff44 │ │ │ │ + rsbseq r0, pc, lr, lsr #30 │ │ │ │ + rsbseq r5, lr, r6, lsl ip │ │ │ │ + ldrshteq r0, [pc], #-232 │ │ │ │ + rsbseq r5, lr, r0, ror #23 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce554 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359819,18 +359819,18 @@ │ │ │ │ cmnpmi r8, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 6, 5, cr15, cr6, cr7, {5} │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ qadd16mi pc, r0, r1 @ │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, lsr #29 │ │ │ │ - rsbseq r5, lr, sl, lsl #23 │ │ │ │ - rsbseq r0, pc, ip, ror #28 │ │ │ │ - rsbseq r5, lr, r4, asr fp │ │ │ │ + rsbseq r0, pc, r6, lsr #29 │ │ │ │ + rsbseq r5, lr, lr, lsl #23 │ │ │ │ + rsbseq r0, pc, r0, ror lr @ │ │ │ │ + rsbseq r5, lr, r8, asr fp │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce5dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359853,18 +359853,18 @@ │ │ │ │ orrmi pc, r4, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 6, 1, cr15, cr2, cr7, {5} │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -sp, asr #29 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, sl, lsl lr @ │ │ │ │ - rsbseq r5, lr, r2, lsl #22 │ │ │ │ - rsbseq r0, pc, r4, ror #27 │ │ │ │ - rsbseq r5, lr, ip, asr #21 │ │ │ │ + rsbseq r0, pc, lr, lsl lr @ │ │ │ │ + rsbseq r5, lr, r6, lsl #22 │ │ │ │ + rsbseq r0, pc, r8, ror #27 │ │ │ │ + ldrsbteq r5, [lr], #-160 @ 0xffffff60 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce664 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359887,18 +359887,18 @@ │ │ │ │ cmppvs r9, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 6, cr15, [lr, #668] @ 0x29c │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r9, lsl #29 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - @ instruction: 0x007f0d92 │ │ │ │ - rsbseq r5, lr, sl, ror sl │ │ │ │ - rsbseq r0, pc, ip, asr sp @ │ │ │ │ - rsbseq r5, lr, r4, asr #20 │ │ │ │ + @ instruction: 0x007f0d96 │ │ │ │ + rsbseq r5, lr, lr, ror sl │ │ │ │ + rsbseq r0, pc, r0, ror #26 │ │ │ │ + rsbseq r5, lr, r8, asr #20 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce6ec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359921,18 +359921,18 @@ │ │ │ │ orrsmi pc, ip, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 6, cr15, [sl, #668] @ 0x29c │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r5, asr #28 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, sl, lsl #26 │ │ │ │ - ldrshteq r5, [lr], #-146 @ 0xffffff6e │ │ │ │ - ldrsbteq r0, [pc], #-196 │ │ │ │ - ldrhteq r5, [lr], #-156 @ 0xffffff64 │ │ │ │ + rsbseq r0, pc, lr, lsl #26 │ │ │ │ + ldrshteq r5, [lr], #-150 @ 0xffffff6a │ │ │ │ + ldrsbteq r0, [pc], #-200 │ │ │ │ + rsbseq r5, lr, r0, asr #19 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce774 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359955,18 +359955,18 @@ │ │ │ │ @ instruction: 0x41a8f640 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 6, cr15, [r6, #-668] @ 0xfffffd64 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r1, lsl #28 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, lsl #25 │ │ │ │ - rsbseq r5, lr, sl, ror #18 │ │ │ │ - rsbseq r0, pc, ip, asr #24 │ │ │ │ - rsbseq r5, lr, r4, lsr r9 │ │ │ │ + rsbseq r0, pc, r6, lsl #25 │ │ │ │ + rsbseq r5, lr, lr, ror #18 │ │ │ │ + rsbseq r0, pc, r0, asr ip @ │ │ │ │ + rsbseq r5, lr, r8, lsr r9 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce7fc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -359989,18 +359989,18 @@ │ │ │ │ @ instruction: 0x41b4f640 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 6, cr15, [r2, #-668] @ 0xfffffd64 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ @ instruction: 0x4620fdbd │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - ldrshteq r0, [pc], #-186 │ │ │ │ - rsbseq r5, lr, r2, ror #17 │ │ │ │ - rsbseq r0, pc, r4, asr #23 │ │ │ │ - rsbseq r5, lr, ip, lsr #17 │ │ │ │ + ldrshteq r0, [pc], #-190 │ │ │ │ + rsbseq r5, lr, r6, ror #17 │ │ │ │ + rsbseq r0, pc, r8, asr #23 │ │ │ │ + ldrhteq r5, [lr], #-128 @ 0xffffff80 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce884 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360023,18 +360023,18 @@ │ │ │ │ cmppvs ip, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [lr], #668 @ 0x29c │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ @ instruction: 0x4620fd79 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, ror fp @ │ │ │ │ - rsbseq r5, lr, sl, asr r8 │ │ │ │ - rsbseq r0, pc, ip, lsr fp @ │ │ │ │ - rsbseq r5, lr, r4, lsr #16 │ │ │ │ + rsbseq r0, pc, r6, ror fp @ │ │ │ │ + rsbseq r5, lr, lr, asr r8 │ │ │ │ + rsbseq r0, pc, r0, asr #22 │ │ │ │ + rsbseq r5, lr, r8, lsr #16 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce90c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360057,18 +360057,18 @@ │ │ │ │ bicmi pc, ip, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2l 6, cr15, [sl], #-668 @ 0xfffffd64 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ @ instruction: 0x4620fd35 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, sl, ror #21 │ │ │ │ - ldrsbteq r5, [lr], #-114 @ 0xffffff8e │ │ │ │ - ldrhteq r0, [pc], #-164 │ │ │ │ - @ instruction: 0x007e579c │ │ │ │ + rsbseq r0, pc, lr, ror #21 │ │ │ │ + ldrsbteq r5, [lr], #-118 @ 0xffffff8a │ │ │ │ + ldrhteq r0, [pc], #-168 │ │ │ │ + rsbseq r5, lr, r0, lsr #15 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecce994 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360091,18 +360091,18 @@ │ │ │ │ bicsmi pc, r8, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [r6], #-668 @ 0xfffffd64 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ @ instruction: 0x4620fcf1 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, ror #20 │ │ │ │ - rsbseq r5, lr, sl, asr #14 │ │ │ │ - rsbseq r0, pc, ip, lsr #20 │ │ │ │ - rsbseq r5, lr, r4, lsl r7 │ │ │ │ + rsbseq r0, pc, r6, ror #20 │ │ │ │ + rsbseq r5, lr, lr, asr #14 │ │ │ │ + rsbseq r0, pc, r0, lsr sl @ │ │ │ │ + rsbseq r5, lr, r8, lsl r7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccea1c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360125,18 +360125,18 @@ │ │ │ │ mvnmi pc, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ffe3531a │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -sp, lsr #25 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - ldrsbteq r0, [pc], #-154 │ │ │ │ - rsbseq r5, lr, r2, asr #13 │ │ │ │ - rsbseq r0, pc, r4, lsr #19 │ │ │ │ - rsbseq r5, lr, ip, lsl #13 │ │ │ │ + ldrsbteq r0, [pc], #-158 │ │ │ │ + rsbseq r5, lr, r6, asr #13 │ │ │ │ + rsbseq r0, pc, r8, lsr #19 │ │ │ │ + @ instruction: 0x007e5690 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecceaa4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360159,18 +360159,18 @@ │ │ │ │ cmppvs pc, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fed353a2 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r9, ror #24 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, asr r9 @ │ │ │ │ - rsbseq r5, lr, sl, lsr r6 │ │ │ │ - rsbseq r0, pc, ip, lsl r9 @ │ │ │ │ - rsbseq r5, lr, r4, lsl #12 │ │ │ │ + rsbseq r0, pc, r6, asr r9 @ │ │ │ │ + rsbseq r5, lr, lr, lsr r6 │ │ │ │ + rsbseq r0, pc, r0, lsr #18 │ │ │ │ + rsbseq r5, lr, r8, lsl #12 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecceb2c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360193,18 +360193,18 @@ │ │ │ │ mvnsmi pc, r0, asr #12 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1c3542a │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r5, lsr #24 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, sl, asr #17 │ │ │ │ - ldrhteq r5, [lr], #-82 @ 0xffffffae │ │ │ │ - @ instruction: 0x007f0894 │ │ │ │ - rsbseq r5, lr, ip, ror r5 │ │ │ │ + rsbseq r0, pc, lr, asr #17 │ │ │ │ + ldrhteq r5, [lr], #-86 @ 0xffffffaa │ │ │ │ + @ instruction: 0x007f0898 │ │ │ │ + rsbseq r5, lr, r0, lsl #11 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccebb4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360227,18 +360227,18 @@ │ │ │ │ tstppl lr, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx b354b2 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r1, ror #23 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, asr #16 │ │ │ │ - rsbseq r5, lr, sl, lsr #10 │ │ │ │ - rsbseq r0, pc, ip, lsl #16 │ │ │ │ - ldrshteq r5, [lr], #-68 @ 0xffffffbc │ │ │ │ + rsbseq r0, pc, r6, asr #16 │ │ │ │ + rsbseq r5, lr, lr, lsr #10 │ │ │ │ + rsbseq r0, pc, r0, lsl r8 @ │ │ │ │ + ldrshteq r5, [lr], #-72 @ 0xffffffb8 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccec3c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360261,18 +360261,18 @@ │ │ │ │ tstppl sp, r0, asr #12 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx ffa35538 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ @ instruction: 0x4620fb9d │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - ldrhteq r0, [pc], #-122 │ │ │ │ - rsbseq r5, lr, r2, lsr #9 │ │ │ │ - rsbseq r0, pc, r4, lsl #15 │ │ │ │ - rsbseq r5, lr, ip, ror #8 │ │ │ │ + ldrhteq r0, [pc], #-126 │ │ │ │ + rsbseq r5, lr, r6, lsr #9 │ │ │ │ + rsbseq r0, pc, r8, lsl #15 │ │ │ │ + rsbseq r5, lr, r0, ror r4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl feccecc4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360295,18 +360295,18 @@ │ │ │ │ msrpl R12_fiq, r0 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx fe9355c0 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ @ instruction: 0x4620fb59 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, lsr r7 @ │ │ │ │ - rsbseq r5, lr, sl, lsl r4 │ │ │ │ - ldrshteq r0, [pc], #-108 │ │ │ │ - rsbseq r5, lr, r4, ror #7 │ │ │ │ + rsbseq r0, pc, r6, lsr r7 @ │ │ │ │ + rsbseq r5, lr, lr, lsl r4 │ │ │ │ + rsbseq r0, pc, r0, lsl #14 │ │ │ │ + rsbseq r5, lr, r8, ror #7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecced4c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], 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#21 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - @ instruction: 0x007f059a │ │ │ │ - rsbseq r5, lr, r2, lsl #5 │ │ │ │ - rsbseq r0, pc, r4, ror #10 │ │ │ │ - rsbseq r5, lr, ip, asr #4 │ │ │ │ + @ instruction: 0x007f059e │ │ │ │ + rsbseq r5, lr, r6, lsl #5 │ │ │ │ + rsbseq r0, pc, r8, ror #10 │ │ │ │ + rsbseq r5, lr, r0, asr r2 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fecceee4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #31 │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi r4, [sl], -r6, lsl #12 │ │ │ │ vmax.u d20, d6, d24 │ │ │ │ @@ -360431,18 +360431,18 @@ │ │ │ │ msrpl (UNDEF: 104), r0 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf98ef6a7 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6a74478 │ │ │ │ strtmi pc, [r0], -r9, asr #20 │ │ │ │ svclt 0x0000bdf8 │ │ │ │ - rsbseq r0, pc, r2, lsl r5 @ │ │ │ │ - ldrshteq r5, [lr], #-26 @ 0xffffffe6 │ │ │ │ - ldrsbteq r0, [pc], #-76 │ │ │ │ - rsbseq r5, lr, r4, asr #3 │ │ │ │ + rsbseq r0, pc, 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lsr #7 │ │ │ │ - rsbseq r5, lr, lr, lsl #1 │ │ │ │ - rsbseq r0, pc, ip, lsl #7 │ │ │ │ - rsbseq r5, lr, r4, ror r0 │ │ │ │ - rsbseq r0, pc, r2, ror #6 │ │ │ │ - rsbseq r5, lr, sl, asr #32 │ │ │ │ - ldrsbteq r1, [pc], #-238 │ │ │ │ - rsbseq r1, pc, r6, lsr #26 │ │ │ │ + rsbseq r0, pc, sl, lsr #7 │ │ │ │ + @ instruction: 0x007e5092 │ │ │ │ + @ instruction: 0x007f0390 │ │ │ │ + rsbseq r5, lr, r8, ror r0 │ │ │ │ + rsbseq r0, pc, r6, ror #6 │ │ │ │ + rsbseq r5, lr, lr, asr #32 │ │ │ │ + rsbseq r1, pc, r2, ror #29 │ │ │ │ + rsbseq r1, pc, sl, lsr #26 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccf138 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ ldrmi r4, [r0], -r4, lsl #12 │ │ │ │ andls r4, r1, #13631488 @ 0xd00000 │ │ │ │ vcgt.u d25, d6, d0 │ │ │ │ @@ -360568,15 +360568,15 @@ │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ ldrhtmi lr, [r0], -sp │ │ │ │ bmi 2b1b60 │ │ │ │ ldrbtmi r4, [sl], #-1568 @ 0xfffff9e0 │ │ │ │ @ instruction: 0xf762f09b │ │ │ │ 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[r9, #-3109]! @ 0xfffff3db │ │ │ │ strbpl r6, [r7], #-2187 @ 0xfffff775 │ │ │ │ addeq r5, fp, r6, lsl #31 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrhteq r1, [pc], #-192 │ │ │ │ + ldrhteq r1, [pc], #-196 │ │ │ │ addeq r5, fp, r6, asr pc │ │ │ │ - addeq ip, r4, ip, lsr r7 │ │ │ │ + addeq ip, r4, r4, asr #14 │ │ │ │ + rsbseq r1, pc, r4, ror #24 │ │ │ │ + rsbseq r1, pc, ip, lsl #25 │ │ │ │ + rsbseq r1, pc, r2, lsr ip @ │ │ │ │ rsbseq r1, pc, r0, ror #24 │ │ │ │ - rsbseq r1, pc, r8, lsl #25 │ │ │ │ - rsbseq r1, pc, lr, lsr #24 │ │ │ │ - rsbseq r1, pc, ip, asr ip @ │ │ │ │ - rsbseq pc, lr, r8, lsl pc @ │ │ │ │ - rsbseq r4, lr, r0, lsl #24 │ │ │ │ - ldrsbteq r1, [pc], #-180 │ │ │ │ - rsbseq r1, pc, r2, asr #23 │ │ │ │ - rsbseq pc, lr, r6, asr #29 │ │ │ │ - rsbseq r4, lr, lr, lsr #23 │ │ │ │ - @ instruction: 0x007efe9a │ │ │ │ - rsbseq r4, lr, r2, lsl #23 │ │ │ │ - rsbseq pc, lr, sl, asr #28 │ │ │ │ - rsbseq r4, lr, r2, lsr fp │ │ │ │ + rsbseq pc, lr, ip, lsl pc @ │ │ │ │ + rsbseq r4, lr, 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lsl #1 │ │ │ │ ldrmi r4, [r0], -r6, lsl #12 │ │ │ │ @@ -361037,19 +361037,19 @@ │ │ │ │ ldrbtmi r7, [r8], #-472 @ 0xfffffe28 │ │ │ │ @ instruction: 0xf6a6300c │ │ │ │ stmdami r8, {r0, r1, r4, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ stc2 6, cr15, [lr, #664] @ 0x298 │ │ │ │ andlt r4, r2, r0, lsr #12 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - rsbseq r1, pc, r4, lsl #7 │ │ │ │ - rsbseq pc, lr, r6, lsl #23 │ │ │ │ - rsbseq r4, lr, lr, ror #16 │ │ │ │ - rsbseq pc, lr, r6, ror #22 │ │ │ │ - rsbseq r4, lr, lr, asr #16 │ │ │ │ + rsbseq r1, pc, r8, lsl #7 │ │ │ │ + rsbseq pc, lr, sl, lsl #23 │ │ │ │ + rsbseq r4, lr, r2, ror r8 │ │ │ │ + rsbseq pc, lr, sl, ror #22 │ │ │ │ + rsbseq r4, lr, r2, asr r8 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi fp, [r5], -r2, lsl #1 │ │ │ │ ldrmi r4, [r0], -r6, lsl #12 │ │ │ │ @@ -361083,19 +361083,19 @@ │ │ │ │ ldrbtmi r6, [r8], #-429 @ 0xfffffe53 │ │ │ │ @ instruction: 0xf6a6300c │ │ │ │ stmdami r8, {r0, r1, r2, r4, r5, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2 6, cr15, [r2, #-664]! @ 0xfffffd68 │ │ │ │ andlt r4, r2, r0, lsr #12 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - rsbseq r2, lr, r0, lsl r5 │ │ │ │ - rsbseq pc, lr, lr, asr #21 │ │ │ │ - ldrhteq r4, [lr], #-118 @ 0xffffff8a │ │ │ │ - rsbseq pc, lr, lr, lsr #21 │ │ │ │ - @ instruction: 0x007e4796 │ │ │ │ + rsbseq r2, lr, r4, lsl r5 │ │ │ │ + ldrsbteq pc, [lr], #-162 @ 0xffffff5e @ │ │ │ │ + ldrhteq r4, [lr], #-122 @ 0xffffff86 │ │ │ │ + ldrhteq pc, [lr], #-162 @ 0xffffff5e @ │ │ │ │ + @ instruction: 0x007e479a │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ movwcs r4, #1567 @ 0x61f │ │ │ │ ldrmi fp, [r5], -r2, lsl #1 │ │ │ │ ldrmi r4, [r0], -r6, lsl #12 │ │ │ │ @@ -361129,19 +361129,19 @@ │ │ │ │ ldrbtmi r6, [r8], #-411 @ 0xfffffe65 │ │ │ │ @ instruction: 0xf6a6300c │ │ │ │ stmdami r8, {r0, r1, r3, r4, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 6, cr15, [r6], {166} @ 0xa6 │ │ │ │ andlt r4, r2, r0, lsr #12 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ - rsbseq r2, lr, r8, asr r4 │ │ │ │ - rsbseq pc, lr, r6, lsl sl @ │ │ │ │ - ldrshteq r4, [lr], #-110 @ 0xffffff92 │ │ │ │ - ldrshteq pc, [lr], #-150 @ 0xffffff6a @ │ │ │ │ - ldrsbteq r4, [lr], #-110 @ 0xffffff92 │ │ │ │ + rsbseq r2, lr, ip, asr r4 │ │ │ │ + rsbseq pc, lr, sl, lsl sl @ │ │ │ │ + rsbseq r4, lr, r2, lsl #14 │ │ │ │ + ldrshteq pc, [lr], #-154 @ 0xffffff66 @ │ │ │ │ + rsbseq r4, lr, r2, ror #13 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 174a0bc │ │ │ │ blmi 174a0e4 │ │ │ │ @ instruction: 0x4604447a │ │ │ │ @@ -361228,29 +361228,29 @@ │ │ │ │ blls 2ca2d4 │ │ │ │ ldrbtmi r4, [sl], #-1568 @ 0xfffff9e0 │ │ │ │ vqadd.s64 d15, d30, d11 │ │ │ │ @ instruction: 0xf69de7dd │ │ │ │ svclt 0x0000ecca │ │ │ │ addeq r5, fp, r4, ror #17 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - umulleq fp, r1, lr, lr │ │ │ │ - rsbseq r1, pc, r2, lsl #14 │ │ │ │ + addeq fp, r1, r2, lsr #29 │ │ │ │ + rsbseq r1, pc, r6, lsl #14 │ │ │ │ addeq r5, fp, r2, lsr #17 │ │ │ │ - rsbseq r2, lr, r4, asr #8 │ │ │ │ - ldrshteq pc, [lr], #-142 @ 0xffffff72 @ │ │ │ │ - rsbseq r4, lr, r6, ror #11 │ │ │ │ - rsbseq r1, pc, sl, lsr #12 │ │ │ │ - ldrsbteq pc, [lr], #-140 @ 0xffffff74 @ │ │ │ │ - rsbseq r4, lr, r4, asr #11 │ │ │ │ - rsbseq r1, pc, r8, ror r6 @ │ │ │ │ - ldrhteq r1, [pc], #-100 │ │ │ │ - addeq fp, r1, r0, lsr #27 │ │ │ │ - rsbseq pc, lr, r4, lsl #17 │ │ │ │ - rsbseq r4, lr, ip, ror #10 │ │ │ │ - rsbseq r1, pc, r2, asr r6 @ │ │ │ │ + rsbseq r2, lr, r8, asr #8 │ │ │ │ + rsbseq pc, lr, r2, lsl #18 │ │ │ │ + rsbseq r4, lr, sl, ror #11 │ │ │ │ + rsbseq r1, pc, lr, lsr #12 │ │ │ │ + rsbseq pc, lr, r0, ror #17 │ │ │ │ + rsbseq r4, lr, r8, asr #11 │ │ │ │ + rsbseq r1, pc, ip, ror r6 @ │ │ │ │ + ldrhteq r1, [pc], #-104 │ │ │ │ + addeq fp, r1, r4, lsr #27 │ │ │ │ + rsbseq pc, lr, r8, lsl #17 │ │ │ │ + rsbseq r4, lr, r0, ror r5 │ │ │ │ + rsbseq r1, pc, r6, asr r6 @ │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ bmi 14ca270 │ │ │ │ blmi 14ca298 │ │ │ │ @ instruction: 0x4605447a │ │ │ │ @@ -361327,28 +361327,28 @@ │ │ │ │ @ instruction: 0x46494a13 │ │ │ │ strtmi r9, [r8], -r5, lsl #22 │ │ │ │ @ instruction: 0xf09b447a │ │ │ │ @ instruction: 0xe7c8f177 │ │ │ │ stc 6, cr15, [r2], {157} @ 0x9d │ │ │ │ addeq r5, fp, r0, lsr r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq fp, r1, sl, ror #25 │ │ │ │ - rsbseq r1, pc, r2, asr #12 │ │ │ │ + addeq fp, r1, lr, ror #25 │ │ │ │ + rsbseq r1, pc, r6, asr #12 │ │ │ │ addeq r5, fp, lr, ror #13 │ │ │ │ - @ instruction: 0x007e229a │ │ │ │ - rsbseq pc, lr, r8, ror #14 │ │ │ │ - rsbseq r4, lr, r0, asr r4 │ │ │ │ - rsbseq r1, pc, r8, lsl #11 │ │ │ │ - ldrshteq r1, [pc], #-80 │ │ │ │ - addeq fp, r1, ip, lsr ip │ │ │ │ - rsbseq pc, lr, r2, lsr #14 │ │ │ │ - rsbseq r4, lr, sl, lsl #8 │ │ │ │ - ldrshteq pc, [lr], #-102 @ 0xffffff9a @ │ │ │ │ - ldrsbteq r4, [lr], #-62 @ 0xffffffc2 │ │ │ │ - rsbseq r1, pc, r4, asr #9 │ │ │ │ + @ instruction: 0x007e229e │ │ │ │ + rsbseq pc, lr, ip, ror #14 │ │ │ │ + rsbseq r4, lr, r4, asr r4 │ │ │ │ + rsbseq r1, pc, ip, lsl #11 │ │ │ │ + ldrshteq r1, [pc], #-84 │ │ │ │ + addeq fp, r1, r0, asr #24 │ │ │ │ + rsbseq pc, lr, r6, lsr #14 │ │ │ │ + rsbseq r4, lr, lr, lsl #8 │ │ │ │ + ldrshteq pc, [lr], #-106 @ 0xffffff96 @ │ │ │ │ + rsbseq r4, lr, r2, ror #7 │ │ │ │ + rsbseq r1, pc, r8, asr #9 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccfd94 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -361379,19 +361379,19 @@ │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf110f09b │ │ │ │ vmin.u d20, d5, d16 │ │ │ │ eorsvs pc, r8, r3, lsl #20 │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - rsbseq pc, lr, r0, ror #12 │ │ │ │ - rsbseq r4, lr, r8, asr #6 │ │ │ │ - addeq fp, r1, r6, asr #22 │ │ │ │ - rsbseq pc, lr, r4, lsr #12 │ │ │ │ - rsbseq r4, lr, ip, lsl #6 │ │ │ │ + rsbseq pc, lr, r4, ror #12 │ │ │ │ + rsbseq r4, lr, ip, asr #6 │ │ │ │ + addeq fp, r1, sl, asr #22 │ │ │ │ + rsbseq pc, lr, r8, lsr #12 │ │ │ │ + rsbseq r4, lr, r0, lsl r3 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccfe40 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -361422,19 +361422,19 @@ │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf0baf09b │ │ │ │ vmin.u d20, d5, d16 │ │ │ │ eorsvs pc, r8, sp, lsr #19 │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - ldrhteq pc, [lr], #-84 @ 0xffffffac @ │ │ │ │ - @ instruction: 0x007e429c │ │ │ │ - umulleq fp, r1, sl, sl │ │ │ │ - rsbseq pc, lr, r8, ror r5 @ │ │ │ │ - rsbseq r4, lr, r0, ror #4 │ │ │ │ + ldrhteq pc, [lr], #-88 @ 0xffffffa8 @ │ │ │ │ + rsbseq r4, lr, r0, lsr #5 │ │ │ │ + umulleq fp, r1, lr, sl │ │ │ │ + rsbseq pc, lr, ip, ror r5 @ │ │ │ │ + rsbseq r4, lr, r4, ror #4 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl feccfeec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -361465,19 +361465,19 @@ │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ tstcs r0, r8, lsr #12 │ │ │ │ @ instruction: 0xf064f09b │ │ │ │ vmin.u d20, d5, d16 │ │ │ │ eorsvs pc, r8, r7, asr r9 @ │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ - rsbseq pc, lr, r8, lsl #10 │ │ │ │ - ldrshteq r4, [lr], #-16 │ │ │ │ - addeq fp, r1, lr, ror #19 │ │ │ │ - rsbseq pc, lr, ip, asr #9 │ │ │ │ - ldrhteq r4, [lr], #-20 @ 0xffffffec │ │ │ │ + rsbseq pc, lr, ip, lsl #10 │ │ │ │ + ldrshteq r4, [lr], #-20 @ 0xffffffec │ │ │ │ + strdeq fp, [r1], r2 │ │ │ │ + ldrsbteq pc, [lr], #-64 @ 0xffffffc0 @ │ │ │ │ + ldrhteq r4, [lr], #-24 @ 0xffffffe8 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq ff3b70d0 │ │ │ │ pkhbtmi r4, r2, r6, lsl #12 │ │ │ │ bmi 1d0a5e8 │ │ │ │ blmi 1d0a80c │ │ │ │ @@ -361565,15 +361565,15 @@ │ │ │ │ strmi r4, [r3], -r6, lsr #18 │ │ │ │ bmi b0a0dc │ │ │ │ tstls r0, r0, asr r6 │ │ │ │ ldrbtmi r2, [sl], #-256 @ 0xffffff00 │ │ │ │ pldw [r8, sl @ ] │ │ │ │ @ instruction: 0x2100e7b1 │ │ │ │ @ instruction: 0xf0534648 │ │ │ │ - bmi 9f6724 │ │ │ │ + bmi 9f6724 │ │ │ │ @ instruction: 0x46304639 │ │ │ │ movwcs r4, #5242 @ 0x147a │ │ │ │ @ instruction: 0xf904f375 │ │ │ │ stmdacs r1, {r0, r2, r9, sl, lr} │ │ │ │ ldmdami sp, {r0, r2, r4, ip, lr, pc} │ │ │ │ @ instruction: 0x31a6f640 │ │ │ │ ldrbtmi r4, [r8], #-1580 @ 0xfffff9d4 │ │ │ │ @@ -361588,30 +361588,30 @@ │ │ │ │ strbmi lr, [r8], -sp, lsl #15 │ │ │ │ @ instruction: 0xf132f051 │ │ │ │ @ instruction: 0x46034913 │ │ │ │ @ instruction: 0xe7cc4479 │ │ │ │ ldmib r8!, {r0, r2, r3, r4, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq r5, fp, r0, lsr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, lr, sl, ror #23 │ │ │ │ - rsbseq r1, pc, r2, lsl r3 @ │ │ │ │ - rsbseq pc, lr, ip, ror #22 │ │ │ │ + rsbseq pc, lr, lr, ror #23 │ │ │ │ + rsbseq r1, pc, r6, lsl r3 @ │ │ │ │ + rsbseq pc, lr, r0, ror fp @ │ │ │ │ ldrdeq r5, [fp], lr │ │ │ │ - rsbseq pc, lr, r8, lsl #7 │ │ │ │ - rsbseq r4, lr, r0, ror r0 │ │ │ │ - rsbseq pc, lr, lr, asr r3 @ │ │ │ │ - rsbseq r4, lr, r6, asr #32 │ │ │ │ - rsbseq pc, lr, r8, ror #21 │ │ │ │ - @ instruction: 0x007f879c │ │ │ │ - rsbseq r1, pc, lr, lsr #4 │ │ │ │ - ldrhteq pc, [lr], #-168 @ 0xffffff58 @ │ │ │ │ - rsbseq pc, lr, lr, ror #5 │ │ │ │ - ldrsbteq r3, [lr], #-246 @ 0xffffff0a │ │ │ │ - ldrshteq r1, [pc], #-18 │ │ │ │ - @ instruction: 0x007f1198 │ │ │ │ + rsbseq pc, lr, ip, lsl #7 │ │ │ │ + rsbseq r4, lr, r4, ror r0 │ │ │ │ + rsbseq pc, lr, r2, ror #6 │ │ │ │ + rsbseq r4, lr, sl, asr #32 │ │ │ │ + rsbseq pc, lr, ip, ror #21 │ │ │ │ + rsbseq r8, pc, r0, lsr #15 │ │ │ │ + rsbseq r1, pc, r2, lsr r2 @ │ │ │ │ + ldrhteq pc, [lr], #-172 @ 0xffffff54 @ │ │ │ │ + ldrshteq pc, [lr], #-34 @ 0xffffffde @ │ │ │ │ + ldrsbteq r3, [lr], #-250 @ 0xffffff06 │ │ │ │ + ldrshteq r1, [pc], #-22 │ │ │ │ + @ instruction: 0x007f119c │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2b4468 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq fe5b72ec │ │ │ │ ldcmi 2, cr15, [ip, #-692]! @ 0xfffffd4c │ │ │ │ @ instruction: 0x461f4614 │ │ │ │ @@ -362235,89 +362235,89 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1fb7406 │ │ │ │ ldrbtmi r4, [r8], #-2126 @ 0xfffff7b2 │ │ │ │ ldc2 6, cr15, [r4], #-660 @ 0xfffffd6c │ │ │ │ bllt 1bb7978 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r5, fp, sl, ror r1 │ │ │ │ - rsbseq r1, pc, r0, lsl r5 @ │ │ │ │ + rsbseq r1, pc, r4, lsl r5 @ │ │ │ │ strdeq r5, [fp], r8 │ │ │ │ - rsbseq pc, lr, lr, lsr r9 @ │ │ │ │ - ldrshteq r1, [pc], #-6 │ │ │ │ - rsbseq r1, pc, r2, asr #1 │ │ │ │ - rsbseq pc, lr, ip, lsr r0 @ │ │ │ │ - rsbseq r3, lr, r2, lsr #26 │ │ │ │ - rsbseq r1, pc, ip, lsr #3 │ │ │ │ - rsbseq lr, lr, r6, lsr #31 │ │ │ │ - rsbseq r3, lr, ip, lsl #25 │ │ │ │ - ldrshteq r1, [pc], #-20 │ │ │ │ - rsbseq lr, lr, r0, lsr pc │ │ │ │ - rsbseq r3, lr, r6, lsl ip │ │ │ │ - ldrsbteq r0, [pc], #-240 │ │ │ │ - @ instruction: 0x007eee9a │ │ │ │ - rsbseq r3, lr, r0, lsl #23 │ │ │ │ - rsbseq pc, lr, sl, lsr #12 │ │ │ │ - rsbseq lr, lr, r8, asr lr │ │ │ │ - rsbseq r3, lr, lr, lsr fp │ │ │ │ - ldrsbteq r0, [pc], #-208 │ │ │ │ - rsbseq lr, lr, ip, lsl #28 │ │ │ │ - ldrshteq r3, [lr], #-162 @ 0xffffff5e │ │ │ │ - rsbseq pc, lr, ip, ror #10 │ │ │ │ - ldrsbteq r0, [pc], #-214 │ │ │ │ - rsbseq pc, lr, ip, asr #10 │ │ │ │ - rsbseq lr, lr, r4, lsl #27 │ │ │ │ - rsbseq r3, lr, sl, ror #20 │ │ │ │ - rsbseq lr, lr, r6, ror #26 │ │ │ │ - rsbseq r3, lr, ip, asr #20 │ │ │ │ - rsbseq lr, lr, r8, asr #26 │ │ │ │ - rsbseq r3, lr, lr, lsr #20 │ │ │ │ - rsbseq lr, lr, sl, lsr #26 │ │ │ │ - rsbseq r3, lr, r0, lsl sl │ │ │ │ - rsbseq lr, lr, ip, lsl #26 │ │ │ │ - ldrshteq r3, [lr], #-146 @ 0xffffff6e │ │ │ │ - rsbseq lr, lr, lr, ror #25 │ │ │ │ - ldrsbteq r3, [lr], #-148 @ 0xffffff6c │ │ │ │ - ldrsbteq lr, [lr], #-192 @ 0xffffff40 │ │ │ │ - ldrhteq r3, [lr], #-150 @ 0xffffff6a │ │ │ │ + rsbseq pc, lr, r2, asr #18 │ │ │ │ + ldrshteq r1, [pc], #-10 │ │ │ │ + rsbseq r1, pc, r6, asr #1 │ │ │ │ + rsbseq pc, lr, r0, asr #32 │ │ │ │ + rsbseq r3, lr, r6, lsr #26 │ │ │ │ + ldrhteq r1, [pc], #-16 │ │ │ │ + rsbseq lr, lr, sl, lsr #31 │ │ │ │ + @ instruction: 0x007e3c90 │ │ │ │ + ldrshteq r1, [pc], #-24 │ │ │ │ + rsbseq lr, lr, r4, lsr pc │ │ │ │ + rsbseq r3, lr, sl, lsl ip │ │ │ │ ldrsbteq r0, [pc], #-244 │ │ │ │ - rsbseq r1, lr, r2, lsr #21 │ │ │ │ - ldrhteq r0, [pc], #-196 │ │ │ │ - rsbseq r0, pc, sl, lsl #15 │ │ │ │ - ldrshteq r0, [pc], #-210 │ │ │ │ - rsbseq r5, lr, r4, asr r1 │ │ │ │ - ldrsbteq r0, [pc], #-198 │ │ │ │ - ldrhteq r0, [pc], #-0 │ │ │ │ - rsbseq r0, pc, ip, lsr #28 │ │ │ │ - rsbseq r0, pc, ip, ror fp @ │ │ │ │ - rsbseq pc, lr, r6, lsl #6 │ │ │ │ - rsbseq pc, lr, r0, lsl #6 │ │ │ │ - rsbseq r0, pc, r4, ror #23 │ │ │ │ - ldrhteq r0, [pc], #-222 │ │ │ │ - ldrsbteq r0, [pc], #-200 │ │ │ │ - ldrhteq r0, [pc], #-188 │ │ │ │ - rsbseq lr, lr, r6, lsl #20 │ │ │ │ - rsbseq r3, lr, lr, ror #13 │ │ │ │ - ldrsbteq r0, [pc], #-148 │ │ │ │ - rsbseq lr, lr, lr, asr #19 │ │ │ │ - ldrhteq r3, [lr], #-102 @ 0xffffff9a │ │ │ │ - rsbseq r0, pc, r6, lsl #26 │ │ │ │ - @ instruction: 0x007ee998 │ │ │ │ - rsbseq r3, lr, r0, lsl #13 │ │ │ │ - rsbseq lr, lr, ip, ror r9 │ │ │ │ - rsbseq r3, lr, r4, ror #12 │ │ │ │ - rsbseq lr, lr, r0, ror #18 │ │ │ │ - rsbseq r3, lr, r8, asr #12 │ │ │ │ - rsbseq lr, lr, r4, asr #18 │ │ │ │ - rsbseq r3, lr, ip, lsr #12 │ │ │ │ - rsbseq r0, pc, sl, lsl #21 │ │ │ │ - rsbseq r0, pc, r6, lsr fp @ │ │ │ │ - rsbseq r0, pc, lr, lsl #19 │ │ │ │ - @ instruction: 0x007f0b9a │ │ │ │ - ldrhteq lr, [lr], #-128 @ 0xffffff80 │ │ │ │ - rsbseq pc, lr, r2, rrx │ │ │ │ + @ instruction: 0x007eee9e │ │ │ │ + rsbseq r3, lr, r4, lsl #23 │ │ │ │ + rsbseq pc, lr, lr, lsr #12 │ │ │ │ + rsbseq lr, lr, ip, asr lr │ │ │ │ + rsbseq r3, lr, r2, asr #22 │ │ │ │ + ldrsbteq r0, [pc], #-212 │ │ │ │ + rsbseq lr, lr, r0, lsl lr │ │ │ │ + ldrshteq r3, [lr], #-166 @ 0xffffff5a │ │ │ │ + rsbseq pc, lr, r0, ror r5 @ │ │ │ │ + ldrsbteq r0, [pc], #-218 │ │ │ │ + rsbseq pc, lr, r0, asr r5 @ │ │ │ │ + rsbseq lr, lr, r8, lsl #27 │ │ │ │ + rsbseq r3, lr, lr, ror #20 │ │ │ │ + rsbseq lr, lr, sl, ror #26 │ │ │ │ + rsbseq r3, lr, r0, asr sl │ │ │ │ + rsbseq lr, lr, ip, asr #26 │ │ │ │ + rsbseq r3, lr, r2, lsr sl │ │ │ │ + rsbseq lr, lr, lr, lsr #26 │ │ │ │ + rsbseq r3, lr, r4, lsl sl │ │ │ │ + rsbseq lr, lr, r0, lsl sp │ │ │ │ + ldrshteq r3, [lr], #-150 @ 0xffffff6a │ │ │ │ + ldrshteq lr, [lr], #-194 @ 0xffffff3e │ │ │ │ + ldrsbteq r3, [lr], #-152 @ 0xffffff68 │ │ │ │ + ldrsbteq lr, [lr], #-196 @ 0xffffff3c │ │ │ │ + ldrhteq r3, [lr], #-154 @ 0xffffff66 │ │ │ │ + ldrsbteq r0, [pc], #-248 │ │ │ │ + rsbseq r1, lr, r6, lsr #21 │ │ │ │ + ldrhteq r0, [pc], #-200 │ │ │ │ + rsbseq r0, pc, lr, lsl #15 │ │ │ │ + ldrshteq r0, [pc], #-214 │ │ │ │ + rsbseq r5, lr, r8, asr r1 │ │ │ │ + ldrsbteq r0, [pc], #-202 │ │ │ │ + ldrhteq r0, [pc], #-4 │ │ │ │ + rsbseq r0, pc, r0, lsr lr @ │ │ │ │ + rsbseq r0, pc, r0, lsl #23 │ │ │ │ + rsbseq pc, lr, sl, lsl #6 │ │ │ │ + rsbseq pc, lr, r4, lsl #6 │ │ │ │ + rsbseq r0, pc, r8, ror #23 │ │ │ │ + rsbseq r0, pc, r2, asr #27 │ │ │ │ + ldrsbteq r0, [pc], #-204 │ │ │ │ + rsbseq r0, pc, r0, asr #23 │ │ │ │ + rsbseq lr, lr, sl, lsl #20 │ │ │ │ + ldrshteq r3, [lr], #-98 @ 0xffffff9e │ │ │ │ + ldrsbteq r0, [pc], #-152 │ │ │ │ + ldrsbteq lr, [lr], #-146 @ 0xffffff6e │ │ │ │ + ldrhteq r3, [lr], #-106 @ 0xffffff96 │ │ │ │ + rsbseq r0, pc, sl, lsl #26 │ │ │ │ + @ instruction: 0x007ee99c │ │ │ │ + rsbseq r3, lr, r4, lsl #13 │ │ │ │ + rsbseq lr, lr, r0, lsl #19 │ │ │ │ + rsbseq r3, lr, r8, ror #12 │ │ │ │ + rsbseq lr, lr, r4, ror #18 │ │ │ │ + rsbseq r3, lr, ip, asr #12 │ │ │ │ + rsbseq lr, lr, r8, asr #18 │ │ │ │ + rsbseq r3, lr, r0, lsr r6 │ │ │ │ + rsbseq r0, pc, lr, lsl #21 │ │ │ │ + rsbseq r0, pc, sl, lsr fp @ │ │ │ │ + @ instruction: 0x007f0992 │ │ │ │ + @ instruction: 0x007f0b9e │ │ │ │ + ldrhteq lr, [lr], #-132 @ 0xffffff7c │ │ │ │ + rsbseq pc, lr, r6, rrx │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ ldreq pc, [r8, ip, asr #17]! │ │ │ │ pkhbtmi r4, r2, r1, lsl #13 │ │ │ │ bmi ffa4b308 │ │ │ │ blmi ffa4b348 │ │ │ │ @@ -362545,45 +362545,45 @@ │ │ │ │ @ instruction: 0xf099447a │ │ │ │ bmi a77e24 │ │ │ │ ldrbmi r2, [r0], -r0, lsl #2 │ │ │ │ @ instruction: 0xf099447a │ │ │ │ @ instruction: 0xe66ff7f1 │ │ │ │ addeq r4, fp, r0, lsl #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r1, lr, r2, lsr r2 │ │ │ │ - @ instruction: 0x007f0a98 │ │ │ │ + rsbseq r1, lr, r6, lsr r2 │ │ │ │ + @ instruction: 0x007f0a9c │ │ │ │ addeq r4, fp, r4, lsl r6 │ │ │ │ - ldrhteq lr, [lr], #-108 @ 0xffffff94 │ │ │ │ - rsbseq r3, lr, r4, lsr #7 │ │ │ │ - rsbseq lr, lr, r0, lsr #13 │ │ │ │ - rsbseq r3, lr, r8, lsl #7 │ │ │ │ - ldrshteq r0, [pc], #-148 │ │ │ │ - ldrhteq lr, [lr], #-222 @ 0xffffff22 │ │ │ │ - ldrshteq pc, [lr], #-246 @ 0xffffff0a @ │ │ │ │ - ldrshteq r0, [pc], #-156 │ │ │ │ - rsbseq lr, lr, r4, lsr #26 │ │ │ │ - rsbseq r0, pc, sl, lsr #18 │ │ │ │ - rsbseq lr, lr, lr, lsl #26 │ │ │ │ - rsbseq pc, lr, lr, lsr pc @ │ │ │ │ - rsbseq lr, lr, lr, lsr #10 │ │ │ │ - rsbseq r3, lr, r6, lsl r2 │ │ │ │ - ldrhteq lr, [lr], #-206 @ 0xffffff32 │ │ │ │ - rsbseq lr, lr, r8, lsl #10 │ │ │ │ - ldrshteq r3, [lr], #-16 │ │ │ │ - rsbseq r0, pc, r4, lsr #18 │ │ │ │ - rsbseq r0, pc, sl, lsr r8 @ │ │ │ │ - rsbseq lr, lr, r6, lsl #24 │ │ │ │ - rsbseq pc, lr, lr, lsr lr @ │ │ │ │ - rsbseq lr, lr, sl, lsr #8 │ │ │ │ - rsbseq r3, lr, r2, lsl r1 │ │ │ │ - ldrhteq lr, [lr], #-186 @ 0xffffff46 │ │ │ │ - ldrshteq lr, [lr], #-58 @ 0xffffffc6 │ │ │ │ - rsbseq r3, lr, r2, ror #1 │ │ │ │ - rsbseq r0, pc, ip, asr #16 │ │ │ │ - ldrdeq sl, [r1], r0 │ │ │ │ + rsbseq lr, lr, r0, asr #13 │ │ │ │ + rsbseq r3, lr, r8, lsr #7 │ │ │ │ + rsbseq lr, lr, r4, lsr #13 │ │ │ │ + rsbseq r3, lr, ip, lsl #7 │ │ │ │ + ldrshteq r0, [pc], #-152 │ │ │ │ + rsbseq lr, lr, r2, asr #27 │ │ │ │ + ldrshteq pc, [lr], #-250 @ 0xffffff06 @ │ │ │ │ + rsbseq r0, pc, r0, lsl #20 │ │ │ │ + rsbseq lr, lr, r8, lsr #26 │ │ │ │ + rsbseq r0, pc, lr, lsr #18 │ │ │ │ + rsbseq lr, lr, r2, lsl sp │ │ │ │ + rsbseq pc, lr, r2, asr #30 │ │ │ │ + rsbseq lr, lr, r2, lsr r5 │ │ │ │ + rsbseq r3, lr, sl, lsl r2 │ │ │ │ + rsbseq lr, lr, r2, asr #25 │ │ │ │ + rsbseq lr, lr, ip, lsl #10 │ │ │ │ + ldrshteq r3, [lr], #-20 @ 0xffffffec │ │ │ │ + rsbseq r0, pc, r8, lsr #18 │ │ │ │ + rsbseq r0, pc, lr, lsr r8 @ │ │ │ │ + rsbseq lr, lr, sl, lsl #24 │ │ │ │ + rsbseq pc, lr, r2, asr #28 │ │ │ │ + rsbseq lr, lr, lr, lsr #8 │ │ │ │ + rsbseq r3, lr, r6, lsl r1 │ │ │ │ + ldrhteq lr, [lr], #-190 @ 0xffffff42 │ │ │ │ + ldrshteq lr, [lr], #-62 @ 0xffffffc2 │ │ │ │ + rsbseq r3, lr, r6, ror #1 │ │ │ │ + rsbseq r0, pc, r0, asr r8 @ │ │ │ │ + ldrdeq sl, [r1], r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecd10e0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ ldrmi r4, [r0], -r4, lsl #12 │ │ │ │ andls r4, r1, #13631488 @ 0xd00000 │ │ │ │ vcgt.u d25, d4, d0 │ │ │ │ @@ -362600,16 +362600,16 @@ │ │ │ │ andlt r4, r3, r0, lsr #12 │ │ │ │ ldrhtmi lr, [r0], -sp │ │ │ │ bmi 2f3638 >::resize(unsigned int)@@Base+0xea54> │ │ │ │ tstcs r0, r0, lsr #12 │ │ │ │ @ instruction: 0xf099447a │ │ │ │ andcs pc, r1, r1, lsl #15 │ │ │ │ ldclt 0, cr11, [r0, #-12]! │ │ │ │ - rsbseq r0, pc, r2, ror #15 │ │ │ │ - rsbseq r0, pc, ip, lsl #15 │ │ │ │ + rsbseq r0, pc, r6, ror #15 │ │ │ │ + @ instruction: 0x007f0790 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecd1148 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [pc], -r0, ror #31 │ │ │ │ addlt r2, r3, r0, lsl #6 │ │ │ │ @ instruction: 0x46054616 │ │ │ │ @ instruction: 0x461a4610 │ │ │ │ @@ -362625,15 +362625,15 @@ │ │ │ │ ldcllt 0, cr11, [r0, #12]! │ │ │ │ tstcs r0, r6, lsr #20 │ │ │ │ ldrbtmi r4, [sl], #-1576 @ 0xfffff9d8 │ │ │ │ pld [r2, -r9 @ ] │ │ │ │ ldmdavs r9, {r0, r1, r3, r5, r6, fp, sp, lr} │ │ │ │ eorle r2, r4, r1, lsl #18 │ │ │ │ eorsle r2, r6, r3, lsl #18 │ │ │ │ - bmi 9e85c4 │ │ │ │ + bmi 9e85c4 │ │ │ │ ldrbtmi r4, [sl], #-1576 @ 0xfffff9d8 │ │ │ │ @ instruction: 0xf746f099 │ │ │ │ @ instruction: 0x46284a1f │ │ │ │ ldrbtmi r2, [sl], #-256 @ 0xffffff00 │ │ │ │ @ instruction: 0xf740f099 │ │ │ │ vmin.u d20, d4, d16 │ │ │ │ eorsvs pc, r8, r3, lsr r8 @ │ │ │ │ @@ -362656,24 +362656,24 @@ │ │ │ │ stmdbls r1, {r1, r2, r3, fp, lr} │ │ │ │ @ instruction: 0xf6a54478 │ │ │ │ stcls 8, cr15, [r1], {237} @ 0xed │ │ │ │ bmi 4b3ef0 │ │ │ │ strtmi r2, [r8], -r0, lsl #2 │ │ │ │ @ instruction: 0xf099447a │ │ │ │ strb pc, [r7, pc, lsl #14] @ │ │ │ │ - rsbseq lr, lr, ip, lsr #5 │ │ │ │ - @ instruction: 0x007e2f94 │ │ │ │ - umulleq sl, r1, r2, r7 │ │ │ │ - rsbseq r0, lr, r2, ror r7 │ │ │ │ - addeq sl, r1, lr, ror #14 │ │ │ │ - rsbseq lr, lr, ip, asr #4 │ │ │ │ - @ instruction: 0x007e0792 │ │ │ │ - rsbseq lr, lr, r4, lsr #4 │ │ │ │ - rsbseq r2, lr, ip, lsl #30 │ │ │ │ - rsbseq r0, pc, ip, lsl r7 @ │ │ │ │ + ldrhteq lr, [lr], #-32 @ 0xffffffe0 │ │ │ │ + @ instruction: 0x007e2f98 │ │ │ │ + umulleq sl, r1, r6, r7 │ │ │ │ + rsbseq r0, lr, r6, ror r7 │ │ │ │ + addeq sl, r1, r2, ror r7 │ │ │ │ + rsbseq lr, lr, r0, asr r2 │ │ │ │ + @ instruction: 0x007e0796 │ │ │ │ + rsbseq lr, lr, r8, lsr #4 │ │ │ │ + rsbseq r2, lr, r0, lsl pc │ │ │ │ + rsbseq r0, pc, r0, lsr #14 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecd1248 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r6], r8 │ │ │ │ blmi ccc904 │ │ │ │ stceq 0, cr15, [r1], {79} @ 0x4f │ │ │ │ strcs r4, [r0], #-1146 @ 0xfffffb86 │ │ │ │ @@ -362715,24 +362715,24 @@ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf878f6a5 │ │ │ │ andlt r4, r6, r0, lsr #12 │ │ │ │ @ instruction: 0x4628bd70 │ │ │ │ @ instruction: 0xf4faf090 │ │ │ │ @ instruction: 0x46206030 │ │ │ │ ldcllt 0, cr11, [r0, #-24]! @ 0xffffffe8 │ │ │ │ - ldrshteq r0, [pc], #-100 │ │ │ │ - addeq r0, r3, ip, lsr #5 │ │ │ │ + ldrshteq r0, [pc], #-104 │ │ │ │ + @ instruction: 0x008302b0 │ │ │ │ @ instruction: 0xffff5d99 │ │ │ │ andeq r3, r0, sp, lsl sp │ │ │ │ - @ instruction: 0x007ee192 │ │ │ │ - rsbseq r2, lr, sl, ror lr │ │ │ │ - rsbseq lr, lr, r6, ror #2 │ │ │ │ - rsbseq r2, lr, lr, asr #28 │ │ │ │ - rsbseq lr, lr, sl, lsr r1 │ │ │ │ - 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lr, sl, asr sp │ │ │ │ + rsbseq lr, lr, r8, ror r0 │ │ │ │ + rsbseq r2, lr, lr, asr sp │ │ │ │ addeq r3, fp, ip, lsl #31 │ │ │ │ - @ instruction: 0x007feb96 │ │ │ │ - rsbseq r0, pc, ip, asr #10 │ │ │ │ - rsbseq r0, pc, ip, lsr r5 @ │ │ │ │ + @ instruction: 0x007feb9a │ │ │ │ + rsbseq r0, pc, r0, asr r5 @ │ │ │ │ + rsbseq r0, pc, r0, asr #10 │ │ │ │ @ instruction: 0xffff5c19 │ │ │ │ - ldrhteq sp, [lr], #-248 @ 0xffffff08 │ │ │ │ - @ instruction: 0x007e2c9e │ │ │ │ - addeq r6, r0, r0, lsr #12 │ │ │ │ - ldrsbteq r0, [pc], #-68 │ │ │ │ + ldrhteq sp, [lr], #-252 @ 0xffffff04 │ │ │ │ + rsbseq r2, lr, r2, lsr #25 │ │ │ │ + addeq r6, r0, r4, lsr #12 │ │ │ │ + ldrsbteq r0, [pc], #-72 │ │ │ │ @ instruction: 0xffff5db1 │ │ │ │ - rsbseq sp, lr, r0, asr pc │ │ │ │ - rsbseq r2, lr, r6, lsr ip │ │ │ │ - @ instruction: 0x007f0498 │ │ │ │ - @ instruction: 0x007f0496 │ │ │ │ + rsbseq sp, lr, r4, asr pc │ │ │ │ + rsbseq r2, lr, sl, lsr ip │ │ │ │ + @ instruction: 0x007f049c │ │ │ │ + @ instruction: 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rsbseq r2, lr, sl, lsl #20 │ │ │ │ + rsbseq sp, lr, r6, lsl #26 │ │ │ │ + rsbseq r2, lr, ip, ror #19 │ │ │ │ + ldrhteq r0, [pc], #-46 │ │ │ │ @ instruction: 0xffff928f │ │ │ │ - ldrhteq sp, [lr], #-204 @ 0xffffff34 │ │ │ │ - rsbseq r2, lr, r2, lsr #19 │ │ │ │ - @ instruction: 0x007edc9e │ │ │ │ - rsbseq r2, lr, r4, lsl #19 │ │ │ │ - rsbseq sp, lr, r0, lsl #25 │ │ │ │ - rsbseq r2, lr, r6, ror #18 │ │ │ │ - rsbseq sp, lr, r2, asr ip │ │ │ │ - rsbseq r2, lr, r8, lsr r9 │ │ │ │ - rsbseq r8, lr, r0, asr #4 │ │ │ │ - addeq ip, r3, sl, asr #5 │ │ │ │ - rsbseq r0, pc, r8, asr #4 │ │ │ │ + rsbseq sp, lr, r0, asr #25 │ │ │ │ + rsbseq r2, lr, r6, lsr #19 │ │ │ │ + rsbseq sp, lr, r2, lsr #25 │ │ │ │ + rsbseq r2, lr, r8, lsl #19 │ │ │ │ + rsbseq sp, lr, r4, lsl #25 │ │ │ │ + rsbseq r2, lr, sl, ror #18 │ │ │ │ + rsbseq sp, lr, r6, asr ip │ │ │ │ + rsbseq r2, lr, ip, lsr r9 │ │ │ │ + rsbseq r8, lr, r4, asr #4 │ │ │ │ + addeq ip, r3, lr, asr #5 │ │ │ │ + rsbseq r0, pc, ip, asr #4 │ │ │ │ @ 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│ │ │ - rsbseq r0, pc, r0, lsl #2 │ │ │ │ + rsbseq sp, lr, r2, lsr fp │ │ │ │ + rsbseq r2, lr, r8, lsl r8 │ │ │ │ + rsbseq sp, lr, r4, lsl fp │ │ │ │ + rsbseq fp, lr, ip, lsl #16 │ │ │ │ + rsbseq sp, lr, r4, ror #21 │ │ │ │ + rsbseq r2, lr, sl, asr #15 │ │ │ │ + ldrhteq sp, [lr], #-166 @ 0xffffff5a │ │ │ │ + @ instruction: 0x007e279c │ │ │ │ + rsbseq r0, pc, lr, lsl #2 │ │ │ │ + rsbseq r0, pc, r4, lsl #2 │ │ │ │ @ instruction: 0xffffb949 │ │ │ │ - rsbseq sp, lr, r8, asr sl │ │ │ │ - rsbseq r2, lr, lr, lsr r7 │ │ │ │ - rsbseq sp, lr, sl, lsr #20 │ │ │ │ - rsbseq r2, lr, r0, lsl r7 │ │ │ │ - ldrshteq sp, [lr], #-156 @ 0xffffff64 │ │ │ │ - rsbseq r2, lr, r2, ror #13 │ │ │ │ - rsbseq lr, sp, ip, lsl pc │ │ │ │ - rsbseq r0, pc, sl, rrx │ │ │ │ + rsbseq sp, lr, ip, asr sl │ │ │ │ + rsbseq r2, lr, r2, asr #14 │ │ │ │ + rsbseq sp, lr, lr, lsr #20 │ │ │ │ + rsbseq r2, lr, r4, lsl r7 │ │ │ │ + rsbseq sp, lr, r0, lsl #20 │ │ │ │ + rsbseq r2, lr, r6, ror #13 │ │ │ │ + rsbseq lr, sp, r0, lsr #30 │ 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lr, lr, asr #30 │ │ │ │ + ldrshteq sp, [lr], #-128 @ 0xffffff80 │ │ │ │ + ldrsbteq r2, [lr], #-86 @ 0xffffffaa │ │ │ │ + rsbseq sp, lr, r2, asr #17 │ │ │ │ + rsbseq r2, lr, r8, lsr #11 │ │ │ │ + @ instruction: 0x007ed894 │ │ │ │ + rsbseq r2, lr, sl, ror r5 │ │ │ │ + rsbseq pc, lr, ip, asr pc @ │ │ │ │ + rsbseq pc, lr, r2, asr pc @ │ │ │ │ @ instruction: 0xffff9c03 │ │ │ │ - rsbseq sp, lr, r6, lsr r8 │ │ │ │ - rsbseq r2, lr, ip, lsl r5 │ │ │ │ - rsbseq sp, lr, r6, lsl #16 │ │ │ │ - rsbseq r2, lr, ip, ror #9 │ │ │ │ - ldrsbteq sp, [lr], #-118 @ 0xffffff8a │ │ │ │ - ldrhteq r2, [lr], #-76 @ 0xffffffb4 │ │ │ │ - rsbseq pc, lr, r0, asr #29 │ │ │ │ - ldrhteq pc, [lr], #-230 @ 0xffffff1a @ │ │ │ │ + rsbseq sp, lr, sl, lsr r8 │ │ │ │ + rsbseq r2, lr, r0, lsr #10 │ │ │ │ + rsbseq sp, lr, sl, lsl #16 │ │ │ │ + ldrshteq r2, [lr], #-64 @ 0xffffffc0 │ │ │ │ + ldrsbteq sp, [lr], #-122 @ 0xffffff86 │ │ │ │ + rsbseq r2, lr, r0, asr #9 │ │ │ │ + rsbseq pc, lr, r4, asr #29 │ │ │ │ + ldrhteq pc, [lr], #-234 @ 0xffffff16 @ │ │ │ │ @ instruction: 0xffff8a1b │ │ │ │ - rsbseq sp, lr, sl, ror r7 │ │ │ │ - rsbseq r2, lr, r0, ror #8 │ │ │ │ - rsbseq sp, lr, sl, asr #14 │ │ │ │ - rsbseq r2, lr, r0, lsr r4 │ │ │ │ - rsbseq sp, lr, sl, lsl r7 │ │ │ │ - rsbseq r2, lr, r0, lsl #8 │ │ │ │ - rsbseq pc, lr, ip, lsr #28 │ │ │ │ - rsbseq pc, lr, r6, lsr #28 │ │ │ │ + rsbseq sp, lr, lr, ror r7 │ │ │ │ + rsbseq r2, lr, r4, ror #8 │ │ │ │ + rsbseq sp, lr, lr, asr #14 │ │ │ │ + rsbseq r2, lr, r4, lsr r4 │ │ │ │ + rsbseq sp, lr, lr, lsl r7 │ │ │ │ + rsbseq r2, lr, r4, lsl #8 │ │ │ │ + rsbseq pc, lr, r0, lsr lr @ │ │ │ │ + rsbseq pc, lr, sl, lsr #28 │ │ │ │ @ instruction: 0xffff9cd3 │ │ │ │ - ldrhteq sp, [lr], #-110 @ 0xffffff92 │ │ │ │ - rsbseq r2, lr, r4, lsr #7 │ │ │ │ - @ instruction: 0x007ed69a │ │ │ │ - rsbseq pc, lr, lr, lsr #25 │ │ │ │ - rsbseq sp, lr, lr, ror #12 │ │ │ │ - rsbseq r2, lr, r4, asr r3 │ │ │ │ - rsbseq sp, lr, lr, lsr r6 │ │ │ │ - rsbseq r2, lr, r4, lsr #6 │ │ │ │ - ldrsbteq r0, [pc], #-212 │ │ │ │ - rsbseq pc, lr, r2, ror #26 │ │ │ │ + rsbseq sp, lr, r2, asr #13 │ │ │ │ + rsbseq r2, lr, r8, lsr #7 │ │ │ │ + @ instruction: 0x007ed69e │ │ │ │ + ldrhteq pc, [lr], #-194 @ 0xffffff3e @ │ │ │ │ + rsbseq sp, lr, r2, ror r6 │ │ │ │ + rsbseq r2, lr, r8, asr r3 │ │ │ │ + rsbseq sp, lr, r2, asr #12 │ │ │ │ + rsbseq r2, lr, r8, lsr #6 │ │ │ │ + ldrsbteq r0, [pc], #-216 │ │ │ │ + rsbseq pc, lr, r6, ror #26 │ │ │ │ @ instruction: 0xffff9d7f │ │ │ │ - rsbseq sp, lr, r4, ror #11 │ │ │ │ - rsbseq r2, lr, sl, asr #5 │ │ │ │ - ldrhteq sp, [lr], #-82 @ 0xffffffae │ │ │ │ - @ instruction: 0x007e2298 │ │ │ │ - rsbseq sp, lr, r2, lsl #11 │ │ │ │ - rsbseq r2, lr, r8, ror #4 │ │ │ │ - ldrsbteq pc, [lr], #-200 @ 0xffffff38 @ │ │ │ │ - rsbseq pc, lr, r8, asr #25 │ │ │ │ + rsbseq sp, lr, r8, ror #11 │ │ │ │ + rsbseq r2, lr, lr, asr #5 │ │ │ │ + ldrhteq sp, [lr], #-86 @ 0xffffffaa │ │ │ │ + @ instruction: 0x007e229c │ │ │ │ + rsbseq sp, lr, r6, lsl #11 │ │ │ │ + rsbseq r2, lr, ip, ror #4 │ │ │ │ + ldrsbteq pc, [lr], #-204 @ 0xffffff34 @ │ │ │ │ + rsbseq pc, lr, ip, asr #25 │ │ │ │ @ instruction: 0xffff9f29 │ │ │ │ - rsbseq sp, lr, r8, lsr #10 │ │ │ │ - rsbseq r2, lr, lr, lsl #4 │ │ │ │ - ldrshteq sp, [lr], #-70 @ 0xffffffba │ │ │ │ - ldrsbteq r2, [lr], #-28 @ 0xffffffe4 │ │ │ │ - addeq r2, r4, r8, lsl #21 │ │ │ │ - rsbseq pc, lr, r2, asr ip @ │ │ │ │ + rsbseq sp, lr, ip, lsr #10 │ │ │ │ + rsbseq r2, lr, r2, lsl r2 │ │ │ │ + ldrshteq sp, [lr], #-74 @ 0xffffffb6 │ │ │ │ + rsbseq r2, lr, r0, ror #3 │ │ │ │ + addeq r2, r4, ip, lsl #21 │ │ │ │ + rsbseq pc, lr, r6, asr ip @ │ │ │ │ @ instruction: 0xffffa041 │ │ │ │ - rsbseq sp, lr, r0, lsr #9 │ │ │ │ - rsbseq r2, lr, r8, lsl #3 │ │ │ │ - rsbseq sp, lr, r4, ror r4 │ │ │ │ - rsbseq r2, lr, ip, asr r1 │ │ │ │ - rsbseq sp, lr, r8, asr #8 │ │ │ │ - rsbseq r2, lr, r0, lsr r1 │ │ │ │ - rsbseq sp, lr, ip, lsl r4 │ │ │ │ - rsbseq r2, lr, r4, lsl #2 │ │ │ │ - rsbseq pc, lr, lr, lsr #23 │ │ │ │ - rsbseq pc, lr, r0, lsr #23 │ │ │ │ + rsbseq sp, lr, r4, lsr #9 │ │ │ │ + rsbseq r2, lr, ip, lsl #3 │ │ │ │ + rsbseq sp, lr, r8, ror r4 │ │ │ │ + rsbseq r2, lr, r0, ror #2 │ │ │ │ + rsbseq sp, lr, ip, asr #8 │ │ │ │ + rsbseq r2, lr, r4, lsr r1 │ │ │ │ + rsbseq sp, lr, r0, lsr #8 │ │ │ │ + rsbseq r2, lr, r8, lsl #2 │ │ │ │ + ldrhteq pc, [lr], #-178 @ 0xffffff4e @ │ │ │ │ + rsbseq pc, lr, r4, lsr #23 │ │ │ │ @ instruction: 0xffff9fe7 │ │ │ │ - rsbseq sp, lr, sl, asr #7 │ │ │ │ - ldrhteq r2, [lr], #-2 │ │ │ │ - @ instruction: 0x007ed39c │ │ │ │ - rsbseq r2, lr, r4, lsl #1 │ │ │ │ - rsbseq sp, lr, lr, ror #6 │ │ │ │ - rsbseq r2, lr, r6, asr r0 │ │ │ │ - rsbseq sp, lr, r0, asr #6 │ │ │ │ - rsbseq r2, lr, r8, lsr #32 │ │ │ │ + rsbseq sp, lr, lr, asr #7 │ │ │ │ + ldrhteq r2, [lr], #-6 │ │ │ │ + rsbseq sp, lr, r0, lsr #7 │ │ │ │ + rsbseq r2, lr, r8, lsl #1 │ │ │ │ + rsbseq sp, lr, r2, ror r3 │ │ │ │ + rsbseq r2, lr, sl, asr r0 │ │ │ │ + rsbseq sp, lr, r4, asr #6 │ │ │ │ + rsbseq r2, lr, ip, lsr #32 │ │ │ │ ldcmi 8, cr15, [r0, #892]! @ 0x37c │ │ │ │ ldrbtmi r9, [ip], #-2057 @ 0xfffff7f7 │ │ │ │ vmax.u d20, d3, d17 │ │ │ │ @ instruction: 0x4602fbbf │ │ │ │ @ instruction: 0xf0402800 │ │ │ │ @ instruction: 0xf8df809a │ │ │ │ stmdbge sl, {r5, r7, r8, sl, fp, ip, sp} │ │ │ │ @@ -364657,187 +364657,187 @@ │ │ │ │ vtst.8 d20, d17, d17 │ │ │ │ ldrbtmi r2, [r8], #-319 @ 0xfffffec1 │ │ │ │ @ instruction: 0xf6a3300c │ │ │ │ stmiami pc!, {r0, r3, r7, fp, ip, sp, lr, pc} @ │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ @ instruction: 0xf944f6a3 │ │ │ │ stmdblt lr!, {r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ - rsbseq pc, lr, lr, lsr r8 @ │ │ │ │ - rsbseq pc, lr, r6, lsr r8 @ │ │ │ │ + rsbseq pc, lr, r2, asr #16 │ │ │ │ + rsbseq pc, lr, sl, lsr r8 @ │ │ │ │ @ instruction: 0xffff9eef │ │ │ │ - rsbseq sp, lr, ip, lsr #32 │ │ │ │ - rsbseq r1, lr, r2, lsl sp │ │ │ │ - ldrshteq ip, [lr], #-252 @ 0xffffff04 │ │ │ │ - rsbseq r1, lr, r2, ror #25 │ │ │ │ - rsbseq ip, lr, lr, asr #31 │ │ │ │ - ldrhteq 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#21 │ │ │ │ + ldrsbteq ip, [lr], #-210 @ 0xffffff2e │ │ │ │ + ldrhteq r1, [lr], #-168 @ 0xffffff58 │ │ │ │ + ldrshteq pc, [lr], #-84 @ 0xffffffac @ │ │ │ │ + ldrsbteq pc, [lr], #-86 @ 0xffffffaa @ │ │ │ │ @ instruction: 0xffffa07f │ │ │ │ - rsbseq ip, lr, r4, ror sp │ │ │ │ - rsbseq r1, lr, sl, asr sl │ │ │ │ - rsbseq ip, lr, r6, asr #26 │ │ │ │ - rsbseq r1, lr, ip, lsr #20 │ │ │ │ - rsbseq ip, lr, r6, lsl sp │ │ │ │ - ldrshteq r1, [lr], #-156 @ 0xffffff64 │ │ │ │ - ldrdeq lr, [r2], r8 │ │ │ │ - rsbseq pc, lr, sl, lsr #10 │ │ │ │ + rsbseq ip, lr, r8, ror sp │ │ │ │ + rsbseq r1, lr, lr, asr sl │ │ │ │ + rsbseq ip, lr, sl, asr #26 │ │ │ │ + rsbseq r1, lr, r0, lsr sl │ │ │ │ + rsbseq ip, lr, sl, lsl sp │ │ │ │ + rsbseq r1, lr, r0, lsl #20 │ │ │ │ + ldrdeq lr, [r2], ip │ │ │ │ + rsbseq pc, lr, lr, lsr #10 │ │ │ │ @ instruction: 0xffff9793 │ │ │ │ - ldrhteq ip, [lr], #-204 @ 0xffffff34 │ │ │ │ - rsbseq r1, lr, r2, lsr #19 │ │ │ │ - rsbseq ip, lr, lr, lsl #25 │ │ │ │ - rsbseq r1, lr, r4, ror r9 │ │ │ │ - rsbseq ip, lr, lr, asr ip │ │ │ │ - rsbseq r1, lr, r4, asr #18 │ │ │ │ - rsbseq pc, lr, ip, lsr #9 │ │ │ │ - rsbseq pc, lr, lr, lsl #9 │ │ │ │ + rsbseq ip, lr, r0, asr #25 │ │ │ │ + rsbseq r1, lr, r6, lsr #19 │ │ │ │ + @ instruction: 0x007ecc92 │ │ │ │ + rsbseq r1, lr, r8, ror r9 │ │ │ │ + rsbseq ip, lr, r2, ror #24 │ │ │ │ + rsbseq r1, lr, r8, asr #18 │ │ │ │ + ldrhteq pc, [lr], #-64 @ 0xffffffc0 @ │ │ │ │ + @ instruction: 0x007ef492 │ │ │ │ @ instruction: 0xffffa073 │ │ │ │ - rsbseq ip, lr, r4, lsl #24 │ │ │ │ - rsbseq r1, lr, sl, ror #17 │ │ │ │ - ldrsbteq ip, [lr], #-182 @ 0xffffff4a │ │ │ │ - ldrhteq r1, [lr], #-140 @ 0xffffff74 │ │ │ │ - rsbseq ip, lr, r6, lsr #23 │ │ │ │ - rsbseq r1, lr, ip, lsl #17 │ │ │ │ - rsbseq r0, pc, ip, ror #27 │ │ │ │ - rsbseq pc, lr, sl, ror #7 │ │ │ │ + rsbseq ip, lr, r8, lsl #24 │ │ │ │ + rsbseq r1, lr, lr, ror #17 │ │ │ │ + ldrsbteq ip, [lr], #-186 @ 0xffffff46 │ │ │ │ + rsbseq r1, lr, r0, asr #17 │ │ │ │ + rsbseq ip, lr, sl, lsr #23 │ │ │ │ + @ instruction: 0x007e1890 │ │ │ │ + ldrshteq r0, [pc], #-208 │ │ │ │ + rsbseq pc, lr, lr, ror #7 │ │ │ │ @ instruction: 0xffffa1e7 │ │ │ │ - rsbseq ip, lr, ip, asr #22 │ │ │ │ - rsbseq r1, lr, r2, lsr r8 │ │ │ │ - rsbseq ip, lr, lr, lsl fp │ │ │ │ - rsbseq r1, lr, r4, lsl #16 │ │ │ │ - rsbseq ip, lr, lr, ror #21 │ │ │ │ - ldrsbteq r1, [lr], #-116 @ 0xffffff8c │ │ │ │ - rsbseq pc, lr, r8, ror #6 │ │ │ │ - rsbseq pc, lr, sl, asr #6 │ │ │ │ + rsbseq ip, lr, r0, asr fp │ │ │ │ + rsbseq r1, lr, r6, lsr r8 │ │ │ │ + rsbseq ip, lr, r2, lsr #22 │ │ │ │ + rsbseq r1, lr, r8, lsl #16 │ │ │ │ + ldrshteq ip, [lr], #-162 @ 0xffffff5e │ │ │ │ + ldrsbteq r1, [lr], #-120 @ 0xffffff88 │ │ │ │ + rsbseq pc, lr, ip, ror #6 │ │ │ │ + rsbseq pc, lr, lr, asr #6 │ │ │ │ @ instruction: 0xffff878f │ │ │ │ - @ instruction: 0x007eca94 │ │ │ │ - rsbseq r1, lr, sl, ror r7 │ │ │ │ - rsbseq ip, lr, r6, ror #20 │ │ │ │ - rsbseq r1, lr, ip, asr #14 │ │ │ │ - rsbseq ip, lr, r6, lsr sl │ │ │ │ - rsbseq r1, lr, ip, lsl r7 │ │ │ │ - rsbseq pc, lr, r8, asr #5 │ │ │ │ - rsbseq pc, lr, r6, lsr #5 │ │ │ │ + @ instruction: 0x007eca98 │ │ │ │ + rsbseq r1, lr, lr, ror r7 │ │ │ │ + rsbseq ip, lr, sl, ror #20 │ │ │ │ + rsbseq r1, lr, r0, asr r7 │ │ │ │ + rsbseq ip, lr, sl, lsr sl │ │ │ │ + rsbseq r1, lr, r0, lsr #14 │ │ │ │ + rsbseq pc, lr, ip, asr #5 │ │ │ │ + rsbseq pc, lr, sl, lsr #5 │ │ │ │ @ instruction: 0xffffa0d7 │ │ │ │ - ldrsbteq ip, [lr], #-156 @ 0xffffff64 │ │ │ │ - rsbseq r1, lr, r2, asr #13 │ │ │ │ - rsbseq ip, lr, lr, lsr #19 │ │ │ │ - @ instruction: 0x007e1694 │ │ │ │ - rsbseq ip, lr, lr, ror r9 │ │ │ │ - rsbseq r1, lr, r4, ror #12 │ │ │ │ - addeq r2, r4, ip, lsr #14 │ │ │ │ - rsbseq pc, lr, r6, lsl #4 │ │ │ │ + rsbseq ip, lr, r0, ror #19 │ │ │ │ + rsbseq r1, lr, r6, asr #13 │ │ │ │ + ldrhteq ip, [lr], #-146 @ 0xffffff6e │ │ │ │ + @ instruction: 0x007e1698 │ │ │ │ + rsbseq ip, lr, r2, lsl #19 │ │ │ │ + rsbseq r1, lr, r8, ror #12 │ │ │ │ + addeq r2, r4, r0, lsr r7 │ │ │ │ + rsbseq pc, lr, sl, lsl #4 │ │ │ │ @ instruction: 0xffffa1b7 │ │ │ │ - rsbseq ip, lr, r4, lsr #18 │ │ │ │ - rsbseq r1, lr, sl, lsl #12 │ │ │ │ - ldrshteq ip, [lr], #-134 @ 0xffffff7a │ │ │ │ - ldrsbteq r1, [lr], #-92 @ 0xffffffa4 │ │ │ │ - rsbseq ip, lr, r6, asr #17 │ │ │ │ - rsbseq r1, lr, ip, lsr #11 │ │ │ │ - rsbseq pc, lr, r4, lsl #3 │ │ │ │ - rsbseq pc, lr, lr, ror r1 @ │ │ │ │ + rsbseq ip, lr, r8, lsr #18 │ │ │ │ + rsbseq r1, lr, lr, lsl #12 │ │ │ │ + ldrshteq ip, [lr], #-138 @ 0xffffff76 │ │ │ │ + rsbseq r1, lr, r0, ror #11 │ │ │ │ + rsbseq ip, lr, sl, asr #17 │ │ │ │ + ldrhteq r1, [lr], #-80 @ 0xffffffb0 │ │ │ │ + rsbseq pc, lr, r8, lsl #3 │ │ │ │ + rsbseq pc, lr, r2, lsl #3 │ │ │ │ @ instruction: 0xffff4fff │ │ │ │ - rsbseq ip, lr, ip, ror #16 │ │ │ │ - rsbseq r1, lr, r2, asr r5 │ │ │ │ - rsbseq ip, lr, lr, lsr r8 │ │ │ │ - rsbseq r1, lr, r4, lsr #10 │ │ │ │ - rsbseq ip, lr, lr, lsl #16 │ │ │ │ - ldrshteq r1, [lr], #-68 @ 0xffffffbc │ │ │ │ - rsbseq pc, lr, r8, lsr #2 │ │ │ │ - rsbseq pc, lr, r2, lsr #2 │ │ │ │ + rsbseq ip, lr, r0, ror r8 │ │ │ │ + rsbseq r1, lr, r6, asr r5 │ │ │ │ + rsbseq ip, lr, r2, asr #16 │ │ │ │ + rsbseq r1, lr, r8, lsr #10 │ │ │ │ + rsbseq ip, lr, r2, lsl r8 │ │ │ │ + ldrshteq r1, [lr], #-72 @ 0xffffffb8 │ │ │ │ + rsbseq pc, lr, ip, lsr #2 │ │ │ │ + rsbseq pc, lr, r6, lsr #2 │ │ │ │ @ instruction: 0xffffa1f3 │ │ │ │ - ldrhteq ip, [lr], #-116 @ 0xffffff8c │ │ │ │ - @ instruction: 0x007e149a │ │ │ │ - rsbseq ip, lr, r6, lsl #15 │ │ │ │ - rsbseq r1, lr, ip, ror #8 │ │ │ │ - rsbseq ip, lr, r6, asr r7 │ │ │ │ - rsbseq r1, lr, ip, lsr r4 │ │ │ │ - rsbseq r8, pc, r8, lsl #31 │ │ │ │ - rsbseq pc, lr, r6, lsr #1 │ │ │ │ + ldrhteq ip, [lr], #-120 @ 0xffffff88 │ │ │ │ + @ instruction: 0x007e149e │ │ │ │ + rsbseq ip, lr, sl, lsl #15 │ │ │ │ + rsbseq r1, lr, r0, ror r4 │ │ │ │ + rsbseq ip, lr, sl, asr r7 │ │ │ │ + rsbseq r1, lr, r0, asr #8 │ │ │ │ + rsbseq r8, pc, ip, lsl #31 │ │ │ │ + rsbseq pc, lr, sl, lsr #1 │ │ │ │ @ instruction: 0xffffa37f │ │ │ │ - ldrshteq ip, [lr], #-108 @ 0xffffff94 │ │ │ │ - rsbseq r1, lr, r2, ror #7 │ │ │ │ - rsbseq ip, lr, lr, asr #13 │ │ │ │ - ldrhteq r1, [lr], #-52 @ 0xffffffcc │ │ │ │ - @ instruction: 0x007ec69e │ │ │ │ - rsbseq r1, lr, r4, lsl #7 │ │ │ │ - addeq r3, r2, r0, lsl #13 │ │ │ │ - rsbseq pc, lr, sl │ │ │ │ + rsbseq ip, lr, r0, lsl #14 │ │ │ │ + rsbseq r1, lr, r6, ror #7 │ │ │ │ + ldrsbteq ip, [lr], #-98 @ 0xffffff9e │ │ │ │ + ldrhteq r1, [lr], #-56 @ 0xffffffc8 │ │ │ │ + rsbseq ip, lr, r2, lsr #13 │ │ │ │ + rsbseq r1, lr, r8, lsl #7 │ │ │ │ + addeq r3, r2, r4, lsl #13 │ │ │ │ + rsbseq pc, lr, lr │ │ │ │ @ instruction: 0xffff4fc7 │ │ │ │ - rsbseq ip, lr, r4, asr #12 │ │ │ │ - rsbseq r1, lr, sl, lsr #6 │ │ │ │ - rsbseq ip, lr, r6, lsl r6 │ │ │ │ - ldrshteq r1, [lr], #-44 @ 0xffffffd4 │ │ │ │ - rsbseq ip, lr, r6, ror #11 │ │ │ │ - rsbseq r1, lr, ip, asr #5 │ │ │ │ - @ instruction: 0x007eef98 │ │ │ │ - rsbseq lr, lr, lr, lsl #31 │ │ │ │ + rsbseq ip, lr, r8, asr #12 │ │ │ │ + rsbseq r1, lr, lr, lsr #6 │ │ │ │ + rsbseq ip, lr, sl, lsl r6 │ │ │ │ + rsbseq r1, lr, r0, lsl #6 │ │ │ │ + rsbseq ip, lr, sl, ror #11 │ │ │ │ + ldrsbteq r1, [lr], #-32 @ 0xffffffe0 │ │ │ │ + @ instruction: 0x007eef9c │ │ │ │ + @ instruction: 0x007eef92 │ │ │ │ @ instruction: 0xffff5307 │ │ │ │ - rsbseq ip, lr, ip, lsl #11 │ │ │ │ - rsbseq r1, lr, r2, ror r2 │ │ │ │ - rsbseq ip, lr, lr, asr r5 │ │ │ │ - rsbseq r1, lr, r4, asr #4 │ │ │ │ - rsbseq ip, lr, lr, lsr #10 │ │ │ │ - rsbseq r1, lr, r4, lsl r2 │ │ │ │ - rsbseq lr, lr, r0, asr pc │ │ │ │ - rsbseq lr, lr, r6, asr #30 │ │ │ │ + @ instruction: 0x007ec590 │ │ │ │ + rsbseq r1, lr, r6, ror r2 │ │ │ │ + rsbseq ip, lr, r2, ror #10 │ │ │ │ + rsbseq r1, lr, r8, asr #4 │ │ │ │ + rsbseq ip, lr, r2, lsr r5 │ │ │ │ + rsbseq r1, lr, r8, lsl r2 │ │ │ │ + rsbseq lr, lr, r4, asr pc │ │ │ │ + rsbseq lr, lr, sl, asr #30 │ │ │ │ @ instruction: 0xffffa1e7 │ │ │ │ - ldrsbteq ip, [lr], #-68 @ 0xffffffbc │ │ │ │ - ldrhteq r1, [lr], #-26 @ 0xffffffe6 │ │ │ │ - rsbseq ip, lr, r6, lsr #9 │ │ │ │ - rsbseq r1, lr, ip, lsl #3 │ │ │ │ - rsbseq ip, lr, r6, ror r4 │ │ │ │ - rsbseq r1, lr, ip, asr r1 │ │ │ │ - addeq lr, r0, sl, lsr #3 │ │ │ │ - ldrhteq lr, [lr], #-238 @ 0xffffff12 │ │ │ │ + ldrsbteq ip, [lr], #-72 @ 0xffffffb8 │ │ │ │ + ldrhteq r1, [lr], #-30 @ 0xffffffe2 │ │ │ │ + rsbseq ip, lr, sl, lsr #9 │ │ │ │ + @ instruction: 0x007e1190 │ │ │ │ + rsbseq ip, lr, sl, ror r4 │ │ │ │ + rsbseq r1, lr, r0, ror #2 │ │ │ │ + addeq lr, r0, lr, lsr #3 │ │ │ │ + rsbseq lr, lr, r2, asr #29 │ │ │ │ @ instruction: 0xffffa241 │ │ │ │ - rsbseq ip, lr, r4, lsr #8 │ │ │ │ - rsbseq r1, lr, ip, lsl #2 │ │ │ │ - ldrshteq ip, [lr], #-58 @ 0xffffffc6 │ │ │ │ - rsbseq r1, lr, r2, ror #1 │ │ │ │ - rsbseq ip, lr, lr, asr #7 │ │ │ │ - ldrhteq r1, [lr], #-6 │ │ │ │ + rsbseq ip, lr, r8, lsr #8 │ │ │ │ + rsbseq r1, lr, r0, lsl r1 │ │ │ │ + ldrshteq ip, [lr], #-62 @ 0xffffffc2 │ │ │ │ + rsbseq r1, lr, r6, ror #1 │ │ │ │ + ldrsbteq ip, [lr], #-50 @ 0xffffffce │ │ │ │ + ldrhteq r1, [lr], #-10 │ │ │ │ + rsbseq lr, lr, r8, ror lr │ │ │ │ rsbseq lr, lr, r4, ror lr │ │ │ │ - rsbseq lr, lr, r0, ror lr │ │ │ │ @ instruction: 0xffffcd03 │ │ │ │ - rsbseq ip, lr, lr, ror r3 │ │ │ │ - rsbseq r1, lr, r6, rrx │ │ │ │ - rsbseq ip, lr, r4, asr r3 │ │ │ │ - rsbseq r1, lr, ip, lsr r0 │ │ │ │ - rsbseq ip, lr, r6, lsr #6 │ │ │ │ - rsbseq r1, lr, lr │ │ │ │ - rsbseq lr, lr, r8, lsl #17 │ │ │ │ - rsbseq lr, lr, sl, ror #27 │ │ │ │ + rsbseq ip, lr, r2, lsl #7 │ │ │ │ + rsbseq r1, lr, sl, rrx │ │ │ │ + rsbseq ip, lr, r8, asr r3 │ │ │ │ + rsbseq r1, lr, r0, asr #32 │ │ │ │ + rsbseq ip, lr, sl, lsr #6 │ │ │ │ + rsbseq r1, lr, r2, lsl r0 │ │ │ │ + rsbseq lr, lr, ip, lsl #17 │ │ │ │ + rsbseq lr, lr, lr, ror #27 │ │ │ │ @ instruction: 0xffffa3e5 │ │ │ │ - ldrsbteq ip, [lr], #-34 @ 0xffffffde │ │ │ │ - ldrhteq r0, [lr], #-250 @ 0xffffff06 │ │ │ │ + ldrsbteq ip, [lr], #-38 @ 0xffffffda │ │ │ │ + ldrhteq r0, [lr], #-254 @ 0xffffff02 │ │ │ │ strtmi sl, [r8], -sl, lsl #18 │ │ │ │ vld4.32 {d15-d18}, [r2], lr │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ mrcge 4, 3, APSR_nzcv, cr4, cr15, {1} │ │ │ │ ldcleq 8, cr15, [ip, #-892] @ 0xfffffc84 │ │ │ │ teqpcs r9, r1, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @@ -365690,183 +365690,183 @@ │ │ │ │ @ instruction: 0x4634311f │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf878f6a2 │ │ │ │ ldrtmi r4, [r1], -fp, lsr #17 │ │ │ │ @ instruction: 0xf6a24478 │ │ │ │ @ instruction: 0xf7fdf933 │ │ │ │ svclt 0x0000b91d │ │ │ │ - ldrshteq fp, [lr], #-240 @ 0xffffff10 │ │ │ │ - ldrsbteq r0, [lr], #-198 @ 0xffffff3a │ │ │ │ - rsbseq fp, lr, r0, asr #31 │ │ │ │ - rsbseq r0, lr, r6, lsr #25 │ │ │ │ - ldrsbteq sl, [sp], #-190 @ 0xffffff42 │ │ │ │ - rsbseq lr, lr, ip, lsr #21 │ │ │ │ + ldrshteq fp, [lr], #-244 @ 0xffffff0c │ │ │ │ + ldrsbteq r0, [lr], #-202 @ 0xffffff36 │ │ │ │ + rsbseq fp, lr, r4, asr #31 │ │ │ │ + rsbseq r0, lr, sl, lsr #25 │ │ │ │ + rsbseq sl, sp, r2, ror #23 │ │ │ │ + ldrhteq lr, [lr], #-160 @ 0xffffff60 │ │ │ │ @ instruction: 0xffff5415 │ │ │ │ - rsbseq fp, lr, r6, ror #30 │ │ │ │ - rsbseq r0, lr, ip, asr #24 │ │ │ │ - rsbseq fp, lr, r8, lsr pc │ │ │ │ - rsbseq r0, lr, lr, lsl ip │ │ │ │ - rsbseq fp, lr, r8, lsl #30 │ │ │ │ - rsbseq r0, lr, lr, ror #23 │ │ │ │ - rsbseq lr, lr, r6, asr #20 │ │ │ │ - rsbseq lr, lr, r4, asr #20 │ │ │ │ + rsbseq fp, lr, sl, ror #30 │ │ │ │ + rsbseq r0, lr, r0, asr ip │ │ │ │ + rsbseq fp, lr, ip, lsr pc │ │ │ │ + rsbseq r0, lr, r2, lsr #24 │ │ │ │ + rsbseq fp, lr, ip, lsl #30 │ │ │ │ + ldrshteq r0, [lr], #-178 @ 0xffffff4e │ │ │ │ + rsbseq lr, lr, sl, asr #20 │ │ │ │ + rsbseq lr, lr, r8, asr #20 │ │ │ │ @ instruction: 0xffffc8e1 │ │ │ │ - rsbseq fp, lr, lr, lsr #29 │ │ │ │ - @ instruction: 0x007e0b94 │ │ │ │ - rsbseq fp, lr, r0, lsl #29 │ │ │ │ - rsbseq r0, lr, r6, ror #22 │ │ │ │ - rsbseq fp, lr, r0, asr lr │ │ │ │ - rsbseq r0, lr, r6, lsr fp │ │ │ │ - ldrsbteq lr, [lr], #-146 @ 0xffffff6e │ │ │ │ - rsbseq lr, lr, ip, asr #19 │ │ │ │ + ldrhteq fp, [lr], #-226 @ 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ldrshteq r0, [lr], #-124 @ 0xffffff84 │ │ │ │ - rsbseq fp, lr, r8, ror #21 │ │ │ │ - rsbseq r0, lr, lr, asr #15 │ │ │ │ - ldrhteq fp, [lr], #-168 @ 0xffffff58 │ │ │ │ - @ instruction: 0x007e079e │ │ │ │ - rsbseq lr, lr, r6, lsl #15 │ │ │ │ - rsbseq lr, lr, ip, ror r7 │ │ │ │ + rsbseq fp, lr, sl, lsl fp │ │ │ │ + rsbseq r0, lr, r0, lsl #16 │ │ │ │ + rsbseq fp, lr, ip, ror #21 │ │ │ │ + ldrsbteq r0, [lr], #-114 @ 0xffffff8e │ │ │ │ + ldrhteq fp, [lr], #-172 @ 0xffffff54 │ │ │ │ + rsbseq r0, lr, r2, lsr #15 │ │ │ │ + rsbseq lr, lr, sl, lsl #15 │ │ │ │ + rsbseq lr, lr, r0, lsl #15 │ │ │ │ @ instruction: 0xffff9fb1 │ │ │ │ - rsbseq fp, lr, lr, asr sl │ │ │ │ - rsbseq r0, lr, r4, asr #14 │ │ │ │ - rsbseq fp, lr, r0, lsr sl │ │ │ │ - rsbseq r0, lr, r6, lsl r7 │ │ │ │ - rsbseq fp, lr, r0, lsl #20 │ │ │ │ - rsbseq r0, lr, r6, ror #13 │ │ │ │ - rsbseq lr, lr, r2, lsl r7 │ │ │ │ - rsbseq lr, lr, r8, lsl #14 │ │ │ │ + rsbseq fp, lr, r2, ror #20 │ │ │ │ + rsbseq r0, lr, r8, asr #14 │ │ │ │ + rsbseq fp, lr, r4, lsr sl │ │ │ │ + rsbseq r0, lr, sl, lsl r7 │ │ │ │ + rsbseq fp, lr, r4, lsl #20 │ │ │ │ + rsbseq r0, lr, sl, ror #13 │ │ │ │ + rsbseq lr, lr, r6, lsl r7 │ │ │ │ + rsbseq lr, lr, ip, lsl #14 │ │ │ │ @ instruction: 0xffffa08d │ │ │ │ - rsbseq fp, lr, r6, lsr #19 │ │ │ │ - rsbseq r0, lr, ip, lsl #13 │ │ │ │ - rsbseq fp, lr, r8, ror r9 │ │ │ │ - rsbseq r0, lr, lr, asr r6 │ │ │ │ - rsbseq fp, lr, r8, asr #18 │ │ │ │ - rsbseq r0, lr, lr, lsr #12 │ │ │ │ - rsbseq lr, lr, sl, ror r6 │ │ │ │ - rsbseq lr, lr, r4, ror r6 │ │ │ │ + rsbseq fp, lr, sl, lsr #19 │ │ │ │ + @ instruction: 0x007e0690 │ │ │ │ + rsbseq fp, lr, ip, ror r9 │ │ │ │ + rsbseq r0, lr, r2, ror #12 │ │ │ │ + rsbseq fp, lr, ip, asr #18 │ │ │ │ + rsbseq r0, lr, r2, lsr r6 │ │ │ │ + rsbseq lr, lr, lr, ror r6 │ │ │ │ + rsbseq lr, lr, r8, ror r6 │ │ │ │ @ instruction: 0xffff9ec9 │ │ │ │ - rsbseq fp, lr, lr, ror #17 │ │ │ │ - ldrsbteq r0, [lr], #-84 @ 0xffffffac │ │ │ │ - rsbseq fp, lr, r0, asr #17 │ │ │ │ - rsbseq r0, lr, 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0xffffffbe │ │ │ │ + ldrsbteq fp, [lr], #-124 @ 0xffffff84 │ │ │ │ + rsbseq r0, lr, r2, asr #9 │ │ │ │ + rsbseq sp, lr, r2, lsr pc │ │ │ │ + rsbseq lr, lr, r4, ror r5 │ │ │ │ @ instruction: 0xffffa095 │ │ │ │ - rsbseq fp, lr, lr, ror r7 │ │ │ │ - rsbseq r0, lr, r4, ror #8 │ │ │ │ - rsbseq fp, lr, r0, asr r7 │ │ │ │ - rsbseq r0, lr, r6, lsr r4 │ │ │ │ - rsbseq fp, lr, r0, lsr #14 │ │ │ │ - rsbseq r0, lr, r6, lsl #8 │ │ │ │ - rsbseq lr, lr, r2, lsr #10 │ │ │ │ - rsbseq lr, lr, r4, lsl r5 │ │ │ │ + rsbseq fp, lr, r2, lsl #15 │ │ │ │ + rsbseq r0, lr, r8, ror #8 │ │ │ │ + rsbseq fp, lr, r4, asr r7 │ │ │ │ + rsbseq r0, lr, sl, lsr r4 │ │ │ │ + rsbseq fp, lr, r4, lsr #14 │ │ │ │ + rsbseq r0, lr, sl, lsl #8 │ │ │ │ + rsbseq lr, lr, r6, lsr #10 │ │ │ │ + rsbseq lr, lr, r8, lsl r5 │ │ │ │ @ instruction: 0xffff307d │ │ │ │ - rsbseq fp, lr, r6, asr #13 │ │ │ │ - rsbseq r0, lr, ip, lsr #7 │ │ │ │ - @ instruction: 0x007eb698 │ │ │ │ - rsbseq r0, lr, lr, ror r3 │ │ │ │ - rsbseq fp, lr, r8, ror #12 │ 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│ │ │ │ + addeq r6, r0, r6, lsl #21 │ │ │ │ + rsbseq lr, lr, r0, ror #7 │ │ │ │ @ instruction: 0xffff4bed │ │ │ │ - rsbseq fp, lr, r6, asr r5 │ │ │ │ - rsbseq r0, lr, ip, lsr r2 │ │ │ │ - rsbseq fp, lr, r2, lsr #10 │ │ │ │ - rsbseq r0, lr, r8, lsl #4 │ │ │ │ - ldrshteq fp, [lr], #-66 @ 0xffffffbe │ │ │ │ - ldrsbteq r0, [lr], #-24 @ 0xffffffe8 │ │ │ │ - rsbseq sp, sp, r4, asr #25 │ │ │ │ - rsbseq lr, lr, r6, lsr #6 │ │ │ │ + rsbseq fp, lr, sl, asr r5 │ │ │ │ + rsbseq r0, lr, r0, asr #4 │ │ │ │ + rsbseq fp, lr, r6, lsr #10 │ │ │ │ + rsbseq r0, lr, ip, lsl #4 │ │ │ │ + ldrshteq fp, [lr], #-70 @ 0xffffffba │ │ │ │ + ldrsbteq r0, [lr], #-28 @ 0xffffffe4 │ │ │ │ + rsbseq sp, sp, r8, asr #25 │ │ │ │ + rsbseq lr, lr, sl, lsr #6 │ │ │ │ @ instruction: 0xffff2fcf │ │ │ │ - @ instruction: 0x007eb496 │ │ │ │ - rsbseq r0, lr, ip, ror r1 │ │ │ │ - rsbseq fp, lr, r8, ror #8 │ │ │ │ - rsbseq r0, lr, lr, asr #2 │ │ │ │ - rsbseq fp, lr, sl, lsr r4 │ │ │ │ - rsbseq r0, lr, r2, lsr #2 │ │ │ │ - rsbseq sp, sp, lr, lsl #24 │ │ │ │ - addeq r1, r3, r0, ror #20 │ │ │ │ - rsbseq lr, lr, r6, lsl #5 │ │ │ │ + @ instruction: 0x007eb49a │ │ │ │ + rsbseq r0, lr, r0, lsl #3 │ │ │ │ + rsbseq fp, lr, ip, ror #8 │ │ │ │ + rsbseq r0, lr, r2, asr r1 │ │ │ │ + rsbseq fp, lr, lr, lsr r4 │ │ │ │ + rsbseq r0, lr, r6, lsr #2 │ │ │ │ + rsbseq sp, sp, r2, lsl ip │ │ │ │ + addeq r1, r3, r4, ror #20 │ │ │ │ + rsbseq lr, lr, sl, lsl #5 │ │ │ │ @ instruction: 0xffffbbd5 │ │ │ │ - ldrsbteq fp, [lr], #-50 @ 0xffffffce │ │ │ │ - ldrhteq r0, [lr], #-10 │ │ │ │ - rsbseq fp, lr, r8, lsr #7 │ │ │ │ - @ instruction: 0x007e0090 │ │ │ │ - rsbseq fp, lr, sl, ror r3 │ │ │ │ - rsbseq r0, lr, r2, rrx │ │ │ │ - rsbseq r8, pc, r4, lsr #30 │ │ │ │ - rsbseq lr, lr, r0, lsl r2 │ │ │ │ + ldrsbteq fp, [lr], #-54 @ 0xffffffca │ │ │ │ + ldrhteq r0, [lr], #-14 │ │ │ │ + rsbseq fp, lr, ip, lsr #7 │ │ │ │ + @ instruction: 0x007e0094 │ │ │ │ + rsbseq fp, lr, lr, ror r3 │ │ │ │ + rsbseq r0, lr, r6, rrx │ │ │ │ + rsbseq r8, pc, r8, lsr #30 │ │ │ │ + rsbseq lr, lr, r4, lsl r2 │ │ │ │ @ instruction: 0xffffcffb │ │ │ │ - rsbseq fp, lr, r4, lsr #6 │ │ │ │ - rsbseq r0, lr, ip │ │ │ │ - rsbseq fp, lr, r8, lsl #6 │ │ │ │ - ldrshteq sp, [sp], #-166 @ 0xffffff5a │ │ │ │ - rsbseq fp, lr, r0, ror #5 │ │ │ │ - rsbseq pc, sp, r8, asr #31 │ │ │ │ - ldrhteq fp, [lr], #-32 @ 0xffffffe0 │ │ │ │ - @ instruction: 0x007dff98 │ │ │ │ + rsbseq fp, lr, r8, lsr #6 │ │ │ │ + rsbseq r0, lr, r0, lsl r0 │ │ │ │ + rsbseq fp, lr, ip, lsl #6 │ │ │ │ + ldrshteq sp, [sp], #-170 @ 0xffffff56 │ │ │ │ + rsbseq fp, lr, r4, ror #5 │ │ │ │ + rsbseq pc, sp, ip, asr #31 │ │ │ │ + ldrhteq fp, [lr], #-36 @ 0xffffffdc │ │ │ │ + @ instruction: 0x007dff9c │ │ │ │ stmibne ip, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r9], #-2057 @ 0xfffff7f7 │ │ │ │ vrhadd.u d25, d1, d7 │ │ │ │ strmi pc, [r2], -r1, lsl #23 │ │ │ │ cmple r4, r0, lsl #16 │ │ │ │ ldmdbcc ip!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc}^ │ │ │ │ ldrbtmi r9, [fp], #-2311 @ 0xfffff6f9 │ │ │ │ @@ -366471,133 +366471,133 @@ │ │ │ │ @ instruction: 0x31bdf241 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 193b628 │ │ │ │ @ instruction: 0x46214879 │ │ │ │ @ instruction: 0xf6a14478 │ │ │ │ @ instruction: 0xf7fcfb19 │ │ │ │ svclt 0x0000bb03 │ │ │ │ - addeq fp, r1, r2, lsl #11 │ │ │ │ - ldrsbteq sp, [lr], #-230 @ 0xffffff1a │ │ │ │ + addeq fp, r1, r6, lsl #11 │ │ │ │ + ldrsbteq sp, [lr], #-234 @ 0xffffff16 │ │ │ │ @ instruction: 0xffffb5ff │ │ │ │ - rsbseq sl, lr, lr, lsr #31 │ │ │ │ - @ instruction: 0x007dfc94 │ │ │ │ - rsbseq sl, lr, r0, lsl #31 │ │ │ │ - rsbseq pc, sp, r6, ror #24 │ │ │ │ - rsbseq sl, lr, lr, asr #30 │ │ │ │ - rsbseq pc, sp, r4, lsr ip @ │ │ │ │ - addeq sp, r2, r0, lsl r0 │ │ │ │ - rsbseq sp, lr, r4, asr #28 │ │ │ │ + ldrhteq sl, [lr], #-242 @ 0xffffff0e │ │ │ │ + @ instruction: 0x007dfc98 │ │ │ │ + rsbseq sl, lr, r4, lsl #31 │ │ │ │ + rsbseq pc, sp, sl, ror #24 │ │ │ │ + rsbseq sl, lr, r2, asr pc │ │ │ │ + rsbseq pc, sp, r8, lsr ip @ │ │ │ │ + addeq sp, r2, r4, lsl r0 │ │ │ │ + rsbseq sp, lr, r8, asr #28 │ │ │ │ @ instruction: 0xffffb489 │ │ │ │ - ldrshteq sl, [lr], #-224 @ 0xffffff20 │ │ │ │ - ldrsbteq pc, [sp], #-182 @ 0xffffff4a @ │ │ │ │ - rsbseq sl, lr, r2, asr #29 │ │ │ │ - rsbseq pc, sp, r8, lsr #23 │ │ │ │ - @ instruction: 0x007eae90 │ │ │ │ - rsbseq pc, sp, r6, ror fp @ │ │ │ │ - ldrshteq sp, [lr], #-218 @ 0xffffff26 │ │ │ │ - ldrshteq sp, [lr], #-210 @ 0xffffff2e │ │ │ │ + ldrshteq sl, [lr], #-228 @ 0xffffff1c │ │ │ │ + ldrsbteq pc, [sp], #-186 @ 0xffffff46 @ │ │ │ │ + rsbseq sl, lr, r6, asr #29 │ │ │ │ + rsbseq pc, sp, ip, lsr #23 │ │ │ │ + @ instruction: 0x007eae94 │ │ │ │ + rsbseq pc, sp, sl, ror fp @ │ │ │ │ + ldrshteq sp, [lr], #-222 @ 0xffffff22 │ │ │ │ + ldrshteq sp, [lr], #-214 @ 0xffffff2a │ │ │ │ @ instruction: 0xffffb313 │ │ │ │ - rsbseq sl, lr, r2, lsr lr │ │ │ │ - rsbseq pc, sp, r8, lsl fp @ │ │ │ │ - rsbseq sl, lr, r4, lsl #28 │ │ │ │ - rsbseq pc, sp, sl, ror #21 │ │ │ │ - ldrsbteq sl, [lr], #-210 @ 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0xffffff8a @ │ │ │ │ + ldrsbteq sl, [lr], #-174 @ 0xffffff52 │ │ │ │ + rsbseq pc, sp, r4, asr #15 │ │ │ │ + rsbseq sp, lr, ip, lsr r0 │ │ │ │ + rsbseq sp, lr, r8, ror #22 │ │ │ │ @ instruction: 0xffffaea1 │ │ │ │ - rsbseq sl, lr, ip, ror sl │ │ │ │ - rsbseq pc, sp, r2, ror #14 │ │ │ │ - rsbseq sl, lr, lr, asr #20 │ │ │ │ - rsbseq pc, sp, r4, lsr r7 @ │ │ │ │ - rsbseq sl, lr, ip, lsl sl │ │ │ │ - rsbseq pc, sp, r2, lsl #14 │ │ │ │ + rsbseq sl, lr, r0, lsl #21 │ │ │ │ + rsbseq pc, sp, r6, ror #14 │ │ │ │ + rsbseq sl, lr, r2, asr sl │ │ │ │ + rsbseq pc, sp, r8, lsr r7 @ │ │ │ │ + rsbseq sl, lr, r0, lsr #20 │ │ │ │ + rsbseq pc, sp, r6, lsl #14 │ │ │ │ + rsbseq sp, lr, r2, lsr fp │ │ │ │ rsbseq sp, lr, lr, lsr #22 │ │ │ │ - rsbseq sp, lr, sl, lsr #22 │ │ │ │ @ instruction: 0xffffad27 │ │ │ │ - ldrhteq sl, [lr], #-158 @ 0xffffff62 │ │ │ │ - rsbseq pc, sp, r4, lsr #13 │ │ │ │ - @ instruction: 0x007ea990 │ │ │ │ - rsbseq pc, sp, r6, ror r6 @ │ │ │ │ - rsbseq sl, lr, lr, asr r9 │ │ │ │ - rsbseq pc, sp, r4, asr #12 │ │ │ │ - rsbseq sp, lr, r4, lsl #22 │ │ │ │ - ldrshteq sp, [lr], #-172 @ 0xffffff54 │ │ │ │ + rsbseq sl, lr, r2, asr #19 │ │ │ │ + rsbseq pc, sp, r8, lsr #13 │ │ │ │ + @ instruction: 0x007ea994 │ │ │ │ + rsbseq pc, sp, sl, ror r6 @ │ │ │ │ + rsbseq sl, lr, r2, ror #18 │ │ │ │ + rsbseq pc, sp, r8, asr #12 │ │ │ │ + rsbseq sp, lr, r8, lsl #22 │ │ │ │ + rsbseq sp, lr, r0, lsl #22 │ │ │ │ @ instruction: 0xffff2af1 │ │ │ │ - rsbseq sl, lr, r2, lsl #18 │ │ │ │ - rsbseq pc, sp, sl, ror #11 │ │ │ │ - ldrsbteq sl, [lr], #-136 @ 0xffffff78 │ │ │ │ - rsbseq pc, sp, r0, asr #11 │ │ │ │ - rsbseq sl, lr, sl, lsr #17 │ │ │ │ - @ instruction: 0x007df592 │ │ │ │ - rsbseq sp, lr, r8, asr #21 │ │ │ │ - ldrhteq sp, [lr], #-174 @ 0xffffff52 │ │ │ │ + rsbseq sl, lr, r6, lsl #18 │ │ │ │ + rsbseq pc, sp, lr, ror #11 │ │ │ │ + ldrsbteq sl, [lr], #-140 @ 0xffffff74 │ │ │ │ + rsbseq pc, sp, r4, asr #11 │ │ │ │ + rsbseq sl, lr, lr, lsr #17 │ │ │ │ + @ instruction: 0x007df596 │ │ │ │ + rsbseq sp, lr, ip, asr #21 │ │ │ │ + rsbseq sp, lr, r2, asr #21 │ │ │ │ @ instruction: 0xffff481d │ │ │ │ - rsbseq sl, lr, r6, asr r8 │ │ │ │ - rsbseq pc, sp, lr, lsr r5 @ │ │ │ │ - rsbseq sl, lr, ip, lsr #16 │ │ │ │ - rsbseq pc, sp, r4, lsl r5 @ │ │ │ │ - ldrshteq sl, [lr], #-126 @ 0xffffff82 │ │ │ │ - rsbseq pc, sp, r6, ror #9 │ │ │ │ - rsbseq ip, lr, r8, asr pc │ │ │ │ - rsbseq sp, lr, sl, ror #20 │ │ │ │ + rsbseq sl, lr, sl, asr r8 │ │ │ │ + rsbseq pc, sp, r2, asr #10 │ │ │ │ + rsbseq sl, lr, r0, lsr r8 │ │ │ │ + rsbseq pc, sp, r8, lsl r5 @ │ │ │ │ + rsbseq sl, lr, r2, lsl #16 │ │ │ │ + rsbseq pc, sp, sl, ror #9 │ │ │ │ + rsbseq ip, lr, ip, asr pc │ │ │ │ + rsbseq sp, lr, lr, ror #20 │ │ │ │ @ instruction: 0xffffaa51 │ │ │ │ - rsbseq sl, lr, sl, lsr #15 │ │ │ │ - @ instruction: 0x007df492 │ │ │ │ - rsbseq sl, lr, r0, lsl #15 │ │ │ │ - rsbseq pc, sp, r8, ror #8 │ │ │ │ - rsbseq sl, lr, r2, asr r7 │ │ │ │ - rsbseq pc, sp, sl, lsr r4 @ │ │ │ │ - rsbseq sp, lr, ip, asr sl │ │ │ │ - rsbseq sp, lr, r2, asr sl │ │ │ │ + rsbseq sl, lr, lr, lsr #15 │ │ │ │ + @ instruction: 0x007df496 │ │ │ │ + rsbseq sl, lr, r4, lsl #15 │ │ │ │ + rsbseq pc, sp, ip, ror #8 │ │ │ │ + rsbseq sl, lr, r6, asr r7 │ │ │ │ + rsbseq pc, sp, lr, lsr r4 @ │ │ │ │ + rsbseq sp, lr, r0, ror #20 │ │ │ │ + rsbseq sp, lr, r6, asr sl │ │ │ │ @ instruction: 0xffffa93f │ │ │ │ - ldrshteq sl, [lr], #-110 @ 0xffffff92 │ │ │ │ - rsbseq pc, sp, r6, ror #7 │ │ │ │ - ldrsbteq sl, [lr], #-100 @ 0xffffff9c │ │ │ │ - ldrhteq pc, [sp], #-60 @ 0xffffffc4 @ │ │ │ │ - rsbseq sl, lr, r8, lsr #13 │ │ │ │ - @ instruction: 0x007df390 │ │ │ │ - rsbseq sl, lr, ip, ror r6 │ │ │ │ - rsbseq pc, sp, r4, ror #6 │ │ │ │ + rsbseq sl, lr, r2, lsl #14 │ │ │ │ + rsbseq pc, sp, sl, ror #7 │ │ │ │ + ldrsbteq sl, [lr], #-104 @ 0xffffff98 │ │ │ │ + rsbseq pc, sp, r0, asr #7 │ │ │ │ + rsbseq sl, lr, ip, lsr #13 │ │ │ │ + @ instruction: 0x007df394 │ │ │ │ + rsbseq sl, lr, r0, lsl #13 │ │ │ │ + rsbseq pc, sp, r8, ror #6 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecd4f98 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf9c4f7fc │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -366607,16 +366607,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf950f6a1 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6a14478 │ │ │ │ blls 1fc5f8 >::_M_default_append(unsigned int)@@Base+0x40e08> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq sl, lr, r0, ror #8 │ │ │ │ - rsbseq pc, sp, r8, asr #2 │ │ │ │ + rsbseq sl, lr, r4, ror #8 │ │ │ │ + rsbseq pc, sp, ip, asr #2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ stccs 8, cr15, [r4, #-892] @ 0xfffffc84 │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ strmi r3, [r5], -r4, lsl #26 │ │ │ │ @@ -367395,15 +367395,15 @@ │ │ │ │ blt d7ca08 │ │ │ │ vtst.8 d20, d17, d31 │ │ │ │ ldrbtmi r5, [r8], #-410 @ 0xfffffe66 │ │ │ │ @ instruction: 0xf6a0300c │ │ │ │ popmi {r0, r1, r5, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff93c4a6 │ │ │ │ - blt 9fca24 │ │ │ │ + blt 9fca24 │ │ │ │ vtst.8 d20, d17, d26 │ │ │ │ ldrbtmi r5, [r8], #-406 @ 0xfffffe6a │ │ │ │ @ instruction: 0xf6a0300c │ │ │ │ ldmmi r8!, {r0, r2, r4, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff5bc4c2 │ │ │ │ blt 67ca40 │ │ │ │ @@ -367449,159 +367449,159 @@ │ │ │ │ @ instruction: 0xf08c4628 │ │ │ │ stccs 1, cr15, [r0], {109} @ 0x6d │ │ │ │ cmnphi r0, r0, asr #6 @ p-variant is OBSOLETE │ │ │ │ strcs r1, [r0, -r6, lsl #30] │ │ │ │ svclt 0x0000e129 │ │ │ │ addeq r0, fp, r4, asr r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r4, r0, r6, asr #8 │ │ │ │ - rsbseq sp, lr, r6, ror r7 │ │ │ │ + addeq r4, r0, sl, asr #8 │ │ │ │ + rsbseq sp, lr, sl, ror r7 │ │ │ │ @ instruction: 0xffff1efb │ │ │ │ - rsbseq sl, lr, r2, asr #7 │ │ │ │ - rsbseq pc, sp, r8, lsr #1 │ │ │ │ + rsbseq sl, lr, r6, asr #7 │ │ │ │ + rsbseq pc, sp, ip, lsr #1 │ │ │ │ ldrdeq r0, [fp], sl │ │ │ │ - addeq r4, r0, r6, lsr #7 │ │ │ │ - rsbseq sp, lr, r4, lsl r7 │ │ │ │ - rsbseq sp, lr, r6, lsl #14 │ │ │ │ + addeq r4, r0, sl, lsr #7 │ │ │ │ + rsbseq sp, lr, r8, lsl r7 │ │ │ │ + rsbseq sp, lr, sl, lsl #14 │ │ │ │ @ instruction: 0xffff8d85 │ │ │ │ - rsbseq sl, lr, r4, lsl #6 │ │ │ │ - rsbseq lr, sp, sl, ror #31 │ │ │ │ - ldrsbteq sp, [lr], #-104 @ 0xffffff98 │ │ │ │ - rsbseq sp, lr, sl, asr #13 │ │ │ │ + rsbseq sl, lr, r8, lsl #6 │ │ │ │ + rsbseq lr, sp, lr, ror #31 │ │ │ │ + ldrsbteq sp, [lr], #-108 @ 0xffffff94 │ │ │ │ + rsbseq sp, lr, lr, asr #13 │ │ │ │ @ instruction: 0xffff3c4d │ │ │ │ - @ instruction: 0x007ea29c │ │ │ │ - rsbseq lr, sp, r2, lsl #31 │ │ │ │ - ldrsbteq sp, [lr], #-100 @ 0xffffff9c │ │ │ │ - @ instruction: 0x007ed694 │ │ │ │ + rsbseq sl, lr, r0, lsr #5 │ │ │ │ + rsbseq lr, sp, r6, lsl #31 │ │ │ │ + ldrsbteq sp, [lr], #-104 @ 0xffffff98 │ │ │ │ + @ instruction: 0x007ed698 │ │ │ │ @ instruction: 0xffff2583 │ │ │ │ - rsbseq sl, lr, r0, lsr r2 │ │ │ │ - rsbseq lr, sp, r6, lsl pc │ │ │ │ - rsbseq sl, lr, r2, lsl r2 │ │ │ │ - ldrshteq lr, [sp], #-232 @ 0xffffff18 │ │ │ │ - ldrshteq sl, [lr], #-20 @ 0xffffffec │ │ │ │ - ldrsbteq lr, [sp], #-234 @ 0xffffff16 │ │ │ │ - rsbseq sp, lr, r8, lsr #12 │ │ │ │ - rsbseq sp, lr, ip, lsl r6 │ │ │ │ + rsbseq sl, lr, r4, lsr r2 │ │ │ │ + rsbseq lr, sp, sl, lsl pc │ │ │ │ + rsbseq sl, lr, r6, lsl r2 │ │ │ │ + ldrshteq lr, [sp], #-236 @ 0xffffff14 │ │ │ │ + ldrshteq sl, [lr], #-24 @ 0xffffffe8 │ │ │ │ + ldrsbteq lr, [sp], #-238 @ 0xffffff12 │ │ │ │ + rsbseq sp, lr, ip, lsr #12 │ │ │ │ + rsbseq sp, lr, r0, lsr #12 │ │ │ │ @ instruction: 0xffff261f │ │ │ │ - rsbseq sl, lr, r8, lsl #3 │ │ │ │ - rsbseq lr, sp, lr, ror #28 │ │ │ │ - rsbseq sl, lr, r8, asr #2 │ │ │ │ - rsbseq lr, sp, lr, lsr #28 │ │ │ │ - rsbseq r8, sp, ip, lsr sp │ │ │ │ - rsbseq r8, sp, r6, lsr #26 │ │ │ │ + rsbseq sl, lr, ip, lsl #3 │ │ │ │ + rsbseq lr, sp, r2, ror lr │ │ │ │ + rsbseq sl, lr, ip, asr #2 │ │ │ │ + rsbseq lr, sp, r2, lsr lr │ │ │ │ + rsbseq r8, sp, r0, asr #26 │ │ │ │ + rsbseq r8, sp, sl, lsr #26 │ │ │ │ @ instruction: 0xffff1c0b │ │ │ │ - rsbseq sl, lr, ip, rrx │ │ │ │ - rsbseq lr, sp, r2, asr sp │ │ │ │ - rsbseq sl, lr, lr, asr #32 │ │ │ │ - rsbseq lr, sp, r4, lsr sp │ │ │ │ - rsbseq sl, lr, r0, lsr r0 │ │ │ │ - rsbseq lr, sp, r6, lsl sp │ │ │ │ - rsbseq sl, lr, r2, lsl r0 │ │ │ │ - ldrshteq lr, [sp], #-200 @ 0xffffff38 │ │ │ │ - rsbseq sp, lr, r8, ror r4 │ │ │ │ + rsbseq sl, lr, r0, ror r0 │ │ │ │ + rsbseq lr, sp, r6, asr sp │ │ │ │ + rsbseq sl, lr, r2, asr r0 │ │ │ │ + rsbseq lr, sp, r8, lsr sp │ │ │ │ + rsbseq sl, lr, r4, lsr r0 │ │ │ │ + rsbseq lr, sp, sl, lsl sp │ │ │ │ + rsbseq sl, lr, r6, lsl r0 │ │ │ │ + ldrshteq lr, [sp], #-204 @ 0xffffff34 │ │ │ │ + rsbseq sp, lr, ip, ror r4 │ │ │ │ @ instruction: 0xffff1b09 │ │ │ │ - rsbseq r9, lr, r8, asr #31 │ │ │ │ - rsbseq lr, sp, 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rsbseq sp, lr, sl, lsr #4 │ │ │ │ - rsbseq sp, lr, r0, ror r3 │ │ │ │ - rsbseq sp, lr, r8, ror #6 │ │ │ │ + rsbseq r9, lr, r8, lsl #30 │ │ │ │ + rsbseq lr, sp, lr, ror #23 │ │ │ │ + ldrsbteq r9, [lr], #-234 @ 0xffffff16 │ │ │ │ + rsbseq lr, sp, r0, asr #23 │ │ │ │ + rsbseq r9, lr, ip, lsr #29 │ │ │ │ + @ instruction: 0x007deb92 │ │ │ │ + rsbseq r9, lr, lr, lsl #29 │ │ │ │ + rsbseq sp, lr, lr, lsr #4 │ │ │ │ + rsbseq sp, lr, r4, ror r3 │ │ │ │ + rsbseq sp, lr, ip, ror #6 │ │ │ │ @ instruction: 0xffff8c5d │ │ │ │ - rsbseq r9, lr, r0, lsr lr │ │ │ │ - rsbseq lr, sp, r6, lsl fp │ │ │ │ - rsbseq r9, lr, r2, lsl #28 │ │ │ │ - rsbseq lr, sp, r8, ror #21 │ │ │ │ - rsbseq fp, sp, r2, lsr #6 │ │ │ │ - rsbseq sp, lr, ip, lsr #6 │ │ │ │ + rsbseq r9, lr, r4, lsr lr │ │ │ │ + rsbseq lr, sp, sl, lsl fp │ │ │ │ + rsbseq r9, lr, r6, lsl #28 │ │ │ │ + rsbseq lr, sp, ip, ror #21 │ │ │ │ + rsbseq fp, sp, r6, lsr #6 │ │ │ │ + rsbseq sp, lr, r0, lsr r3 │ │ │ │ @ instruction: 0xffff18e1 │ │ │ │ - rsbseq r9, lr, r6, lsr #27 │ │ │ │ - rsbseq lr, sp, ip, lsl #21 │ │ │ │ - rsbseq r9, lr, r8, lsl #27 │ │ │ │ - rsbseq lr, sp, lr, ror #20 │ │ │ │ - rsbseq r9, lr, sl, ror #26 │ │ │ │ - rsbseq lr, sp, r0, asr sl │ │ │ │ - rsbseq r9, lr, sl, lsr sp │ │ │ │ - rsbseq lr, sp, r0, lsr #20 │ │ │ │ - rsbseq r9, lr, ip, lsl sp │ │ │ │ - rsbseq sp, lr, r8, lsl #1 │ │ │ │ - rsbseq fp, sp, ip, lsr r2 │ │ │ │ + rsbseq r9, lr, sl, lsr #27 │ │ │ │ + @ instruction: 0x007dea90 │ │ │ │ + rsbseq r9, lr, ip, lsl #27 │ │ │ │ + rsbseq lr, sp, r2, ror sl │ │ │ │ + rsbseq r9, lr, lr, ror #26 │ │ │ │ + rsbseq lr, sp, r4, asr sl │ │ │ │ + rsbseq r9, lr, lr, lsr sp │ │ │ │ + rsbseq lr, sp, r4, lsr #20 │ │ │ │ + rsbseq r9, lr, r0, lsr #26 │ │ │ │ + rsbseq sp, lr, ip, lsl #1 │ │ │ │ + rsbseq fp, sp, r0, asr #4 │ │ │ │ @ instruction: 0xffff17fb │ │ │ │ - rsbseq r9, lr, lr, asr ip │ │ │ │ - rsbseq lr, sp, r4, asr #18 │ │ │ │ - rsbseq r9, lr, r0, lsr ip │ │ │ │ - rsbseq lr, sp, r6, lsl r9 │ │ │ │ - rsbseq r9, lr, r2, lsl #24 │ │ │ │ - rsbseq lr, sp, r8, ror #17 │ │ │ │ - rsbseq r6, lr, r6, ror r4 │ │ │ │ - rsbseq sp, lr, r4, ror r1 │ │ │ │ + rsbseq r9, lr, r2, ror #24 │ │ │ │ + rsbseq lr, sp, r8, asr #18 │ │ │ │ + rsbseq r9, lr, r4, lsr ip │ │ │ │ + rsbseq lr, sp, sl, lsl r9 │ │ │ │ + rsbseq r9, lr, r6, lsl #24 │ │ │ │ + rsbseq lr, sp, ip, ror #17 │ │ │ │ + rsbseq r6, lr, sl, ror r4 │ │ │ │ + rsbseq sp, lr, r8, ror r1 │ │ │ │ @ instruction: 0xffff16e1 │ │ │ │ - rsbseq r9, lr, r6, lsr #23 │ │ │ │ - rsbseq lr, sp, ip, lsl #17 │ │ │ │ - rsbseq r9, lr, r4, ror fp │ │ │ │ - rsbseq lr, sp, sl, asr r8 │ │ │ │ - rsbseq r9, lr, r4, asr #22 │ │ │ │ - rsbseq lr, sp, sl, lsr #16 │ │ │ │ - ldrhteq r6, [lr], #-52 @ 0xffffffcc │ │ │ │ + rsbseq r9, lr, sl, lsr #23 │ │ │ │ + @ instruction: 0x007de890 │ │ │ │ + rsbseq r9, lr, r8, ror fp │ │ │ │ + rsbseq lr, sp, lr, asr r8 │ │ │ │ + rsbseq r9, lr, r8, asr #22 │ │ │ │ + rsbseq lr, sp, lr, lsr #16 │ │ │ │ + ldrhteq r6, [lr], #-56 @ 0xffffffc8 │ │ │ │ @ instruction: 0xffff161f │ │ │ │ - rsbseq r9, lr, r2, lsl #21 │ │ │ │ - rsbseq lr, sp, r8, ror #14 │ │ │ │ - rsbseq r9, lr, r2, asr sl │ │ │ │ - rsbseq lr, sp, r8, lsr r7 │ │ │ │ - rsbseq r9, lr, r2, lsr sl │ │ │ │ - ldrsbteq ip, [lr], #-234 @ 0xffffff16 │ │ │ │ - rsbseq sp, lr, r0, lsl r0 │ │ │ │ - rsbseq sp, lr, r2 │ │ │ │ + rsbseq r9, lr, r6, lsl #21 │ │ │ │ + rsbseq lr, sp, ip, ror #14 │ │ │ │ + rsbseq r9, lr, r6, asr sl │ │ │ │ + rsbseq lr, sp, ip, lsr r7 │ │ │ │ + rsbseq r9, lr, r6, lsr sl │ │ │ │ + ldrsbteq ip, [lr], #-238 @ 0xffffff12 │ │ │ │ + rsbseq sp, lr, r4, lsl r0 │ │ │ │ + rsbseq sp, lr, r6 │ │ │ │ @ instruction: 0xffff1513 │ │ │ │ - ldrsbteq r9, [lr], #-152 @ 0xffffff68 │ │ │ │ - ldrhteq lr, [sp], #-110 @ 0xffffff92 │ │ │ │ - ldrhteq r9, [lr], #-152 @ 0xffffff68 │ │ │ │ - @ instruction: 0x007de69e │ │ │ │ - @ instruction: 0x007e9998 │ │ │ │ - rsbseq lr, sp, lr, ror r6 │ │ │ │ - rsbseq r9, lr, r6, ror #18 │ │ │ │ - rsbseq lr, sp, ip, asr #12 │ │ │ │ - rsbseq ip, lr, sl, lsr pc │ │ │ │ + ldrsbteq r9, [lr], #-156 @ 0xffffff64 │ │ │ │ + rsbseq lr, sp, r2, asr #13 │ │ │ │ + ldrhteq r9, [lr], #-156 @ 0xffffff64 │ │ │ │ + rsbseq lr, sp, r2, lsr #13 │ │ │ │ + @ instruction: 0x007e999c │ │ │ │ + rsbseq lr, sp, r2, lsl #13 │ │ │ │ + rsbseq r9, lr, sl, ror #18 │ │ │ │ + rsbseq lr, sp, r0, asr r6 │ │ │ │ + rsbseq ip, lr, lr, lsr pc │ │ │ │ @ instruction: 0xffff143d │ │ │ │ - rsbseq r9, lr, r4, lsr #17 │ │ │ │ - rsbseq lr, sp, ip, lsl #11 │ │ │ │ - @ instruction: 0x007e3e96 │ │ │ │ - ldrhteq ip, [lr], #-236 @ 0xffffff14 │ │ │ │ + rsbseq r9, lr, r8, lsr #17 │ │ │ │ + @ instruction: 0x007de590 │ │ │ │ + @ instruction: 0x007e3e9a │ │ │ │ + rsbseq ip, lr, r0, asr #29 │ │ │ │ @ instruction: 0xffff1387 │ │ │ │ - rsbseq r9, lr, lr, asr #16 │ │ │ │ - rsbseq lr, sp, r6, lsr r5 │ │ │ │ - rsbseq r9, lr, r2, lsr #16 │ │ │ │ - rsbseq lr, sp, sl, lsl #10 │ │ │ │ - rsbseq r9, lr, r6, lsl #16 │ │ │ │ - rsbseq lr, sp, lr, ror #9 │ │ │ │ - rsbseq r9, lr, sl, ror #15 │ │ │ │ - ldrsbteq lr, [sp], #-66 @ 0xffffffbe │ │ │ │ - rsbseq r9, lr, lr, asr #15 │ │ │ │ - rsbseq ip, lr, r0, asr sp │ │ │ │ - ldrhteq r9, [lr], #-118 @ 0xffffff8a │ │ │ │ - @ instruction: 0x007de49e │ │ │ │ - @ instruction: 0x007e979a │ │ │ │ - rsbseq lr, sp, r2, lsl #9 │ │ │ │ - rsbseq r9, lr, ip, ror #14 │ │ │ │ - rsbseq lr, sp, r4, asr r4 │ │ │ │ - rsbseq r3, lr, ip, asr sp │ │ │ │ + rsbseq r9, lr, r2, asr r8 │ │ │ │ + rsbseq lr, sp, sl, lsr r5 │ │ │ │ + rsbseq r9, lr, r6, lsr #16 │ │ │ │ + rsbseq lr, sp, lr, lsl #10 │ │ │ │ + rsbseq r9, lr, sl, lsl #16 │ │ │ │ + ldrshteq lr, [sp], #-66 @ 0xffffffbe │ │ │ │ + rsbseq r9, lr, lr, ror #15 │ │ │ │ + ldrsbteq lr, [sp], #-70 @ 0xffffffba │ │ │ │ + ldrsbteq r9, [lr], #-114 @ 0xffffff8e │ │ │ │ + rsbseq ip, lr, r4, asr sp │ │ │ │ + ldrhteq r9, [lr], #-122 @ 0xffffff86 │ │ │ │ + rsbseq lr, sp, r2, lsr #9 │ │ │ │ + @ instruction: 0x007e979e │ │ │ │ + rsbseq lr, sp, r6, lsl #9 │ │ │ │ + rsbseq r9, lr, r0, ror r7 │ │ │ │ + rsbseq lr, sp, r8, asr r4 │ │ │ │ + rsbseq r3, lr, r0, ror #26 │ │ │ │ ldrmi r3, [sl, #1793]! @ 0x701 │ │ │ │ stcls 0, cr13, [sl], {66} @ 0x42 │ │ │ │ svceq 0x0004f856 │ │ │ │ mrrc2 3, 7, pc, sl, cr0 @ │ │ │ │ strtmi r4, [r0], -r1, lsl #12 │ │ │ │ stc2l 3, cr15, [lr, #444]! @ 0x1bc │ │ │ │ mvnsle r2, r0, lsl #16 │ │ │ │ @@ -368470,178 +368470,178 @@ │ │ │ │ @ instruction: 0x462881dd │ │ │ │ @ instruction: 0xf0962700 │ │ │ │ andls pc, r7, pc, asr #1 │ │ │ │ @ instruction: 0xf0964628 │ │ │ │ @ instruction: 0xf1a0f0bb │ │ │ │ cmp sl, r4, lsl #16 │ │ │ │ @ instruction: 0xffff0fc5 │ │ │ │ - rsbseq r9, lr, r4, ror #8 │ │ │ │ - rsbseq lr, sp, sl, asr #2 │ │ │ │ - ldrhteq ip, [lr], #-174 @ 0xffffff52 │ │ │ │ - rsbseq ip, lr, sl, lsr #21 │ │ │ │ + rsbseq r9, lr, r8, ror #8 │ │ │ │ + rsbseq lr, sp, lr, asr #2 │ │ │ │ + rsbseq ip, lr, r2, asr #21 │ │ │ │ + rsbseq ip, lr, lr, lsr #21 │ │ │ │ @ instruction: 0xffff0f3f │ │ │ │ - rsbseq r9, lr, r6, lsl #8 │ │ │ │ - rsbseq lr, sp, ip, ror #1 │ │ │ │ - ldrsbteq r9, [lr], #-54 @ 0xffffffca │ │ │ │ - ldrhteq lr, [sp], #-12 │ │ │ │ - ldrhteq r9, [lr], #-54 @ 0xffffffca │ │ │ │ - @ instruction: 0x007de09c │ │ │ │ - @ instruction: 0x007e9396 │ │ │ │ - rsbseq lr, sp, ip, ror r0 │ │ │ │ - rsbseq r9, lr, r6, ror r3 │ │ │ │ - rsbseq fp, lr, sl, lsl #19 │ │ │ │ - rsbseq r9, lr, r6, asr #6 │ │ │ │ - rsbseq lr, sp, ip, lsr #32 │ │ │ │ - rsbseq r9, lr, r6, lsr #6 │ │ │ │ - rsbseq ip, lr, r6, asr #18 │ │ │ │ - ldrshteq r9, [lr], #-40 @ 0xffffffd8 │ │ │ │ - ldrsbteq sp, [sp], #-254 @ 0xffffff02 │ │ │ │ - @ instruction: 0x007ec996 │ │ │ │ - rsbseq ip, lr, r0, lsl #19 │ │ │ │ + rsbseq r9, lr, sl, lsl #8 │ │ │ │ + ldrshteq lr, [sp], #-0 │ │ │ │ + ldrsbteq r9, [lr], #-58 @ 0xffffffc6 │ │ │ │ + rsbseq lr, sp, r0, asr #1 │ │ │ │ + ldrhteq r9, [lr], #-58 @ 0xffffffc6 │ │ │ │ + rsbseq lr, sp, r0, lsr #1 │ │ │ │ + @ instruction: 0x007e939a │ │ │ │ + rsbseq lr, sp, r0, lsl #1 │ │ │ │ + rsbseq r9, lr, sl, ror r3 │ │ │ │ + rsbseq fp, lr, lr, lsl #19 │ │ │ │ + rsbseq r9, lr, sl, asr #6 │ │ │ │ + rsbseq lr, sp, r0, lsr r0 │ │ │ │ + rsbseq r9, lr, sl, lsr #6 │ │ │ │ + rsbseq ip, lr, sl, asr #18 │ │ │ │ + ldrshteq r9, [lr], #-44 @ 0xffffffd4 │ │ │ │ + rsbseq sp, sp, r2, ror #31 │ │ │ │ + @ instruction: 0x007ec99a │ │ │ │ + rsbseq ip, lr, r4, lsl #19 │ │ │ │ @ instruction: 0xffff0dd5 │ │ │ │ - @ instruction: 0x007e929c │ │ │ │ - rsbseq sp, sp, r2, lsl #31 │ │ │ │ - rsbseq r9, lr, lr, ror #4 │ │ │ │ - rsbseq sp, sp, r4, asr pc │ │ │ │ - rsbseq r9, lr, lr, lsr r2 │ │ │ │ - rsbseq sp, sp, r4, lsr #30 │ │ │ │ - ldrsbteq ip, [lr], #-148 @ 0xffffff6c │ │ │ │ - ldrshteq ip, [lr], #-130 @ 0xffffff7e │ │ │ │ + rsbseq r9, lr, r0, lsr #5 │ │ │ │ + rsbseq sp, sp, r6, lsl #31 │ │ │ │ + rsbseq r9, lr, r2, ror r2 │ │ │ │ + rsbseq sp, sp, r8, asr pc │ │ │ │ + rsbseq r9, lr, r2, asr #4 │ │ │ │ + rsbseq sp, sp, r8, lsr #30 │ │ │ │ + ldrsbteq ip, [lr], #-152 @ 0xffffff68 │ │ │ │ + ldrshteq ip, [lr], #-134 @ 0xffffff7a │ │ │ │ @ instruction: 0xffff0d1b │ │ │ │ - rsbseq r9, lr, r2, ror #3 │ │ │ │ - rsbseq sp, sp, r8, asr #29 │ │ │ │ - ldrhteq r9, [lr], #-20 @ 0xffffffec │ │ │ │ - @ instruction: 0x007dde9a │ │ │ │ - rsbseq r9, lr, r2, lsl #3 │ │ │ │ - rsbseq sp, sp, r8, ror #28 │ │ │ │ - rsbseq ip, lr, r6, lsl r9 │ │ │ │ + rsbseq r9, lr, r6, ror #3 │ │ │ │ + rsbseq sp, sp, ip, asr #29 │ │ │ │ + ldrhteq r9, [lr], #-24 @ 0xffffffe8 │ │ │ │ + @ instruction: 0x007dde9e │ │ │ │ + rsbseq r9, lr, r6, lsl #3 │ │ │ │ + rsbseq sp, sp, ip, ror #28 │ │ │ │ + rsbseq ip, lr, sl, lsl r9 │ │ │ │ @ instruction: 0xffff0c2d │ │ │ │ - rsbseq r9, lr, ip, asr #1 │ │ │ │ - ldrhteq sp, [sp], #-210 @ 0xffffff2e │ │ │ │ - @ instruction: 0x007e909c │ │ │ │ - rsbseq sp, sp, r2, lsl #27 │ │ │ │ - rsbseq r9, lr, ip, ror r0 │ │ │ │ - rsbseq sp, sp, r2, ror #26 │ │ │ │ - rsbseq r9, lr, ip, asr r0 │ │ │ │ - rsbseq sp, sp, r2, asr #26 │ │ │ │ - rsbseq ip, lr, r6, ror r7 │ │ │ │ + ldrsbteq r9, [lr], #-0 │ │ │ │ + ldrhteq sp, [sp], #-214 @ 0xffffff2a │ │ │ │ + rsbseq r9, lr, r0, lsr #1 │ │ │ │ + rsbseq sp, sp, r6, lsl #27 │ │ │ │ + rsbseq r9, lr, r0, lsl #1 │ │ │ │ + rsbseq sp, sp, r6, ror #26 │ │ │ │ + rsbseq r9, lr, r0, rrx │ │ │ │ + rsbseq sp, sp, r6, asr #26 │ │ │ │ + rsbseq ip, lr, sl, ror r7 │ │ │ │ @ instruction: 0xffff80cd │ │ │ │ - rsbseq ip, lr, r6, ror #14 │ │ │ │ - rsbseq r9, lr, r0 │ │ │ │ - rsbseq sp, sp, r6, ror #25 │ │ │ │ - rsbseq r8, lr, r0, ror #31 │ │ │ │ - rsbseq ip, lr, ip, ror #13 │ │ │ │ - ldrhteq r8, [lr], #-242 @ 0xffffff0e │ │ │ │ - @ instruction: 0x007ddc98 │ │ │ │ - @ instruction: 0x007e8f92 │ │ │ │ - rsbseq ip, lr, lr, asr r5 │ │ │ │ - rsbseq r8, lr, r4, ror #30 │ │ │ │ - rsbseq sp, sp, sl, asr #24 │ │ │ │ - rsbseq r8, lr, r4, lsr pc │ │ │ │ - rsbseq sp, sp, sl, lsl ip │ │ │ │ - ldrsbteq ip, [lr], #-42 @ 0xffffffd6 │ │ │ │ + rsbseq ip, lr, sl, ror #14 │ │ │ │ + rsbseq r9, lr, r4 │ │ │ │ + rsbseq sp, sp, sl, ror #25 │ │ │ │ + rsbseq r8, lr, r4, ror #31 │ │ │ │ + ldrshteq ip, [lr], #-96 @ 0xffffffa0 │ │ │ │ + ldrhteq r8, [lr], #-246 @ 0xffffff0a │ │ │ │ + @ instruction: 0x007ddc9c │ │ │ │ + @ instruction: 0x007e8f96 │ │ │ │ + rsbseq ip, lr, r2, ror #10 │ │ │ │ + rsbseq r8, lr, r8, ror #30 │ │ │ │ + rsbseq sp, sp, lr, asr #24 │ │ │ │ + rsbseq r8, lr, r8, lsr pc │ │ │ │ + rsbseq sp, sp, lr, lsl ip │ │ │ │ + ldrsbteq ip, [lr], #-46 @ 0xffffffd2 │ │ │ │ @ instruction: 0xffff802f │ │ │ │ - rsbseq ip, lr, r0, ror #12 │ │ │ │ - ldrsbteq r8, [lr], #-234 @ 0xffffff16 │ │ │ │ - rsbseq sp, sp, r0, asr #23 │ │ │ │ - rsbseq r8, lr, ip, lsr #29 │ │ │ │ - @ instruction: 0x007ddb92 │ │ │ │ - rsbseq r8, lr, ip, ror lr │ │ │ │ - rsbseq sp, sp, r2, ror #22 │ │ │ │ - @ instruction: 0x00803cb2 │ │ │ │ + rsbseq ip, lr, r4, ror #12 │ │ │ │ + ldrsbteq r8, [lr], #-238 @ 0xffffff12 │ │ │ │ + rsbseq sp, sp, r4, asr #23 │ │ │ │ + ldrhteq r8, [lr], #-224 @ 0xffffff20 │ │ │ │ + @ instruction: 0x007ddb96 │ │ │ │ + rsbseq r8, lr, r0, lsl #29 │ │ │ │ + rsbseq sp, sp, r6, ror #22 │ │ │ │ + @ instruction: 0x00803cb6 │ │ │ │ @ instruction: 0xffff7fff │ │ │ │ - ldrsbteq ip, [lr], #-80 @ 0xffffffb0 │ │ │ │ - rsbseq r8, lr, r2, lsr #28 │ │ │ │ - rsbseq sp, sp, r8, lsl #22 │ │ │ │ - ldrshteq r8, [lr], #-212 @ 0xffffff2c │ │ │ │ - ldrsbteq sp, [sp], #-170 @ 0xffffff56 │ │ │ │ - rsbseq r8, lr, r4, asr #27 │ │ │ │ - rsbseq sp, sp, sl, lsr #21 │ │ │ │ - rsbseq sp, pc, lr, lsl sl @ │ │ │ │ + ldrsbteq ip, [lr], #-84 @ 0xffffffac │ │ │ │ + rsbseq r8, lr, r6, lsr #28 │ │ │ │ + rsbseq sp, sp, ip, lsl #22 │ │ │ │ + ldrshteq r8, [lr], #-216 @ 0xffffff28 │ │ │ │ + ldrsbteq sp, [sp], #-174 @ 0xffffff52 │ │ │ │ + rsbseq r8, lr, r8, asr #27 │ │ │ │ + rsbseq sp, sp, lr, lsr #21 │ │ │ │ + rsbseq sp, pc, r2, lsr #20 │ │ │ │ @ instruction: 0xffff7fcf │ │ │ │ - rsbseq ip, lr, r0, lsr r5 │ │ │ │ - rsbseq r8, lr, sl, ror #26 │ │ │ │ - rsbseq sp, sp, r0, asr sl │ │ │ │ - rsbseq r8, lr, ip, lsr sp │ │ │ │ - rsbseq sp, sp, r2, lsr #20 │ │ │ │ - rsbseq r8, lr, ip, lsl #26 │ │ │ │ - ldrshteq sp, [sp], #-146 @ 0xffffff6e │ │ │ │ - rsbseq ip, lr, r6, lsl #27 │ │ │ │ + rsbseq ip, lr, r4, lsr r5 │ │ │ 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sp, r4, lsl r6 │ │ │ │ + rsbseq fp, lr, r8, asr #9 │ │ │ │ + rsbseq r7, lr, r0, asr #17 │ │ │ │ + rsbseq ip, sp, r8, lsr #11 │ │ │ │ @ instruction: 0xfffef3b1 │ │ │ │ - rsbseq r7, lr, lr, asr #16 │ │ │ │ - rsbseq ip, sp, r6, lsr r5 │ │ │ │ - rsbseq fp, lr, ip, lsr r4 │ │ │ │ + rsbseq r7, lr, r2, asr r8 │ │ │ │ + rsbseq ip, sp, sl, lsr r5 │ │ │ │ + rsbseq fp, lr, r0, asr #8 │ │ │ │ @ instruction: 0xfffef345 │ │ │ │ - rsbseq fp, lr, r2, lsr r4 │ │ │ │ - ldrshteq r7, [lr], #-124 @ 0xffffff84 │ │ │ │ - rsbseq ip, sp, r4, ror #9 │ │ │ │ - rsbseq r7, lr, r0, ror #15 │ │ │ │ - rsbseq fp, lr, r2, asr #7 │ │ │ │ - ldrhteq r7, [lr], #-118 @ 0xffffff8a │ │ │ │ - @ instruction: 0x007dc49e │ │ │ │ - rsbseq fp, lr, r2, lsr #7 │ │ │ │ - rsbseq r7, lr, r4, asr #14 │ │ │ │ - rsbseq ip, sp, ip, lsr #8 │ │ │ │ + rsbseq fp, lr, r6, lsr r4 │ │ │ │ + rsbseq r7, lr, r0, lsl #16 │ │ │ │ + rsbseq ip, sp, r8, ror #9 │ │ │ │ + rsbseq r7, lr, r4, ror #15 │ │ │ │ + rsbseq fp, lr, r6, asr #7 │ │ │ │ + ldrhteq r7, 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│ │ │ + ldrsbteq sl, [lr], #-170 @ 0xffffff56 │ │ │ │ + rsbseq sl, lr, lr, asr #21 │ │ │ │ @ instruction: 0xffff648b │ │ │ │ - rsbseq r6, lr, ip, ror #26 │ │ │ │ - rsbseq fp, sp, r2, asr sl │ │ │ │ - ldrsbteq sl, [lr], #-162 @ 0xffffff5e │ │ │ │ - rsbseq sl, lr, r8, asr #21 │ │ │ │ + rsbseq r6, lr, r0, ror sp │ │ │ │ + rsbseq fp, sp, r6, asr sl │ │ │ │ + ldrsbteq sl, [lr], #-166 @ 0xffffff5a │ │ │ │ + rsbseq sl, lr, ip, asr #21 │ │ │ │ @ instruction: 0xffff64b9 │ │ │ │ - rsbseq r6, lr, r2, lsl sp │ │ │ │ - ldrshteq fp, [sp], #-152 @ 0xffffff68 │ │ │ │ - rsbseq r6, lr, r2, ror #25 │ │ │ │ - rsbseq fp, sp, r8, asr #19 │ │ │ │ - ldrhteq r6, [lr], #-194 @ 0xffffff3e │ │ │ │ - @ instruction: 0x007db998 │ │ │ │ - rsbseq sl, lr, r8, asr sl │ │ │ │ - rsbseq sl, lr, sl, asr #20 │ │ │ │ + rsbseq r6, lr, r6, lsl sp │ │ │ │ + ldrshteq fp, [sp], #-156 @ 0xffffff64 │ │ │ │ + rsbseq r6, lr, r6, ror #25 │ │ │ │ + rsbseq fp, sp, ip, asr #19 │ │ │ │ + ldrhteq r6, [lr], #-198 @ 0xffffff3a │ │ │ │ + @ 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lsl #25 │ │ │ │ + rsbseq r9, lr, r8, lsl #4 │ │ │ │ + rsbseq r5, lr, ip, asr ip │ │ │ │ + rsbseq sl, sp, r2, asr #18 │ │ │ │ + ldrshteq r9, [lr], #-50 @ 0xffffffce │ │ │ │ + rsbseq r9, lr, r2, asr ip │ │ │ │ @ instruction: 0xfffed733 │ │ │ │ - ldrshteq r5, [lr], #-186 @ 0xffffff46 │ │ │ │ - rsbseq sl, sp, r0, ror #17 │ │ │ │ - rsbseq r5, lr, sl, asr #23 │ │ │ │ - ldrhteq sl, [sp], #-128 @ 0xffffff80 │ │ │ │ - rsbseq r5, lr, sl, lsr #23 │ │ │ │ - @ instruction: 0x007da890 │ │ │ │ - rsbseq r5, lr, sl, lsl #23 │ │ │ │ - rsbseq sl, sp, r0, ror r8 │ │ │ │ - rsbseq r5, lr, sl, asr fp │ │ │ │ - rsbseq sl, sp, r0, asr #16 │ │ │ │ - rsbseq r5, lr, sl, lsr fp │ │ │ │ - rsbseq r9, lr, r6, lsl #2 │ │ │ │ - rsbseq r5, lr, ip, lsl #22 │ │ │ │ - ldrshteq sl, [sp], #-114 @ 0xffffff8e │ │ │ │ - rsbseq r9, lr, r0, lsr #5 │ │ │ │ + ldrshteq r5, [lr], #-190 @ 0xffffff42 │ │ │ │ + rsbseq sl, sp, r4, ror #17 │ │ │ │ + rsbseq r5, lr, lr, asr #23 │ │ │ │ + ldrhteq sl, [sp], #-132 @ 0xffffff7c │ │ │ │ + rsbseq r5, lr, lr, lsr #23 │ │ │ │ + @ instruction: 0x007da894 │ │ │ │ + rsbseq r5, lr, lr, lsl #23 │ │ │ │ + rsbseq sl, sp, r4, ror r8 │ │ │ │ + rsbseq r5, lr, lr, asr fp │ │ │ │ + rsbseq sl, sp, r4, asr #16 │ │ │ │ + rsbseq r5, lr, lr, lsr fp │ │ │ │ + rsbseq r9, lr, sl, lsl #2 │ │ │ │ + rsbseq r5, lr, r0, lsl fp │ │ │ │ + ldrshteq sl, [sp], #-118 @ 0xffffff8a │ │ │ │ + rsbseq r9, lr, r4, lsr #5 │ │ │ │ @ instruction: 0xfffed5e7 │ │ │ │ - rsbseq r5, lr, sl, asr #20 │ │ │ │ - rsbseq sl, sp, r0, lsr r7 │ │ │ │ - rsbseq r9, lr, r4, asr #21 │ │ │ │ - rsbseq r9, lr, ip, ror #20 │ │ │ │ + rsbseq r5, lr, lr, asr #20 │ │ │ │ + rsbseq sl, sp, r4, lsr r7 │ │ │ │ + rsbseq r9, lr, r8, asr #21 │ │ │ │ + rsbseq r9, lr, r0, ror sl │ │ │ │ @ instruction: 0xfffed52b │ │ │ │ - ldrshteq r5, [lr], #-148 @ 0xffffff6c │ │ │ │ - ldrsbteq sl, [sp], #-108 @ 0xffffff94 │ │ │ │ - ldrsbteq r5, [lr], #-148 @ 0xffffff6c │ │ │ │ - ldrhteq sl, [sp], #-108 @ 0xffffff94 │ │ │ │ - ldrhteq r5, [lr], #-152 @ 0xffffff68 │ │ │ │ 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│ │ │ ... │ │ │ │ addeq r8, sl, sl, lsr #31 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r7, lr, ip, lsl #7 │ │ │ │ + @ instruction: 0x007e7390 │ │ │ │ addeq r8, sl, r0, asr pc │ │ │ │ - rsbseq r7, lr, r8, lsl #6 │ │ │ │ - rsbseq r7, sp, ip, asr #25 │ │ │ │ + rsbseq r7, lr, ip, lsl #6 │ │ │ │ + ldrsbteq r7, [sp], #-192 @ 0xffffff40 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r7, r1, asr #24 │ │ │ │ strmi r4, [lr], -r1, asr #22 │ │ │ │ bge 2564d8 >::_M_default_append(unsigned int)@@Base+0x9ace8> │ │ │ │ @@ -374162,20 +374162,20 @@ │ │ │ │ ldrtmi r4, [r9], -fp, lsl #16 │ │ │ │ @ instruction: 0xf6994478 │ │ │ │ ldr pc, [r1, r1, lsl #30] │ │ │ │ svc 0x00b6f690 │ │ │ │ addeq r8, sl, r8, ror #28 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r8, sl, r4, asr #28 │ │ │ │ - ldrsbteq r7, [lr], #-16 │ │ │ │ - @ instruction: 0x007d7b94 │ │ │ │ - rsbseq r7, lr, r0, lsr #3 │ │ │ │ - rsbseq r7, sp, r4, ror #22 │ │ │ │ - rsbseq r7, lr, r0, ror r1 │ │ │ │ - rsbseq r7, sp, r4, lsr fp │ │ │ │ + ldrsbteq r7, [lr], #-20 @ 0xffffffec │ │ │ │ + @ instruction: 0x007d7b98 │ │ │ │ + rsbseq r7, lr, r4, lsr #3 │ │ │ │ + rsbseq r7, sp, r8, ror #22 │ │ │ │ + rsbseq r7, lr, r4, ror r1 │ │ │ │ + rsbseq r7, sp, r8, lsr fp │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecdc610 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r2, r8, ror #31 │ │ │ │ strmi r4, [sp], -r4, lsl #12 │ │ │ │ @ instruction: 0xf0a9461e │ │ │ │ teqplt r0, fp, asr #9 @ p-variant is OBSOLETE │ │ │ │ @@ -374311,23 +374311,23 @@ │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2l 6, cr15, [r6, #612] @ 0x264 │ │ │ │ svclt 0x0000e7d1 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - rsbseq r7, lr, ip, ror r0 │ │ │ │ - rsbseq r6, lr, r6, ror pc │ │ │ │ - rsbseq r7, sp, r8, lsr r9 │ │ │ │ - rsbseq r6, lr, lr, asr #30 │ │ │ │ - rsbseq r7, sp, r0, lsl r9 │ │ │ │ - rsbseq r6, lr, r4, lsr pc │ │ │ │ - addeq r6, r3, sl, asr sl │ │ │ │ - rsbseq r6, lr, ip, lsl pc │ │ │ │ - ldrsbteq r7, [sp], #-142 @ 0xffffff72 │ │ │ │ + rsbseq r7, lr, r0, lsl #1 │ │ │ │ + rsbseq r6, lr, sl, ror pc │ │ │ │ + rsbseq r7, sp, ip, lsr r9 │ │ │ │ + rsbseq r6, lr, r2, asr pc │ │ │ │ + rsbseq r7, sp, r4, lsl r9 │ │ │ │ + rsbseq r6, lr, r8, lsr pc │ │ │ │ + addeq r6, r3, lr, asr sl │ │ │ │ + rsbseq r6, lr, r0, lsr #30 │ │ │ │ + rsbseq r7, sp, r2, ror #17 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecdc878 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r6], r8 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ vmax.u32 d20, d10, d13 │ │ │ │ @ instruction: 0x4604fff3 │ │ │ │ @@ -374353,36 +374353,36 @@ │ │ │ │ ldrbtmi r2, [r8], #-422 @ 0xfffffe5a │ │ │ │ @ instruction: 0xf699300c │ │ │ │ stmdami r6, {r0, r1, r2, r3, r4, r5, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 6, cr15, [sl, #-612]! @ 0xfffffd9c │ │ │ │ andlt r4, r6, r0, lsr #12 │ │ │ │ svclt 0x0000bd70 │ │ │ │ - rsbseq r6, lr, r6, ror #29 │ │ │ │ - rsbseq r6, lr, r2, ror #28 │ │ │ │ - rsbseq r7, sp, r6, lsr #16 │ │ │ │ + rsbseq r6, lr, sl, ror #29 │ │ │ │ + rsbseq r6, lr, r6, ror #28 │ │ │ │ + rsbseq r7, sp, sl, lsr #16 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ addlt r4, r2, r7, lsr sl │ │ │ │ @ instruction: 0x46054b37 │ │ │ │ @ instruction: 0x4608447a │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @ instruction: 0xf04f9301 │ │ │ │ vcgt.u32 d16, d10, d0 │ │ │ │ stmibvs r4, {r0, r1, r5, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ andls r4, r0, r6, lsl #12 │ │ │ │ - blvs 9f2344 │ │ │ │ + blvs 9f2344 │ │ │ │ ldreq pc, [r8, -r0, lsl #2] │ │ │ │ stmvs fp, {r0, r4, r7, r8, ip, sp, pc} │ │ │ │ ldmdaeq r0!, {r2, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf101b123 │ │ │ │ vaddl.u32 q8, d3, d8 │ │ │ │ - blvs a051d8 │ │ │ │ + blvs a051d8 │ │ │ │ @ instruction: 0xf7ff4628 │ │ │ │ stmdbmi r9!, {r0, r1, r2, r4, r6, fp, ip, sp, lr, pc} │ │ │ │ rsbsvc pc, r4, #1325400064 @ 0x4f000000 │ │ │ │ ldrbtmi r4, [r9], #-1600 @ 0xfffff9c0 │ │ │ │ stc2l 6, cr15, [ip, #588]! @ 0x24c │ │ │ │ ldrtmi r4, [r8], -r6, lsr #18 │ │ │ │ eorvs pc, fp, #64, 4 │ │ │ │ @@ -374418,17 +374418,17 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, SP_svc │ │ │ │ andlt r2, r2, r1 │ │ │ │ ldrhhi lr, [r0, #141]! @ 0x8d │ │ │ │ ldc 6, cr15, [r0, #576]! @ 0x240 │ │ │ │ addeq r8, sl, r4, lsr sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r6, lr, r2, lsr #28 │ │ │ │ - rsbseq r6, lr, r4, lsl lr │ │ │ │ - rsbseq r6, lr, r0, lsl #28 │ │ │ │ + rsbseq r6, lr, r6, lsr #28 │ │ │ │ + rsbseq r6, lr, r8, lsl lr │ │ │ │ + rsbseq r6, lr, r4, lsl #28 │ │ │ │ addeq r8, sl, r8, ror r9 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ strmi fp, [r3], r5, lsl #1 │ │ │ │ strmi r4, [pc], -r8, lsl #12 │ │ │ │ @@ -374607,25 +374607,25 @@ │ │ │ │ svclt 0x0000e7e1 │ │ │ │ andeq r0, r0, r1 │ │ │ │ andeq r0, r0, r0 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - rsbseq r6, lr, r8, asr #25 │ │ │ │ - @ instruction: 0x007d7696 │ │ │ │ - rsbseq r6, lr, r0, asr fp │ │ │ │ - rsbseq r7, sp, r4, lsl r5 │ │ │ │ - rsbseq r6, lr, ip, ror #22 │ │ │ │ - ldrsbteq r6, [lr], #-162 @ 0xffffff5e │ │ │ │ - @ instruction: 0x007d749c │ │ │ │ - @ instruction: 0x007e6a9c │ │ │ │ - rsbseq r7, sp, lr, asr r4 │ │ │ │ - rsbseq r6, lr, r0, lsl #21 │ │ │ │ - rsbseq r7, sp, r2, asr #8 │ │ │ │ + rsbseq r6, lr, ip, asr #25 │ │ │ │ + @ instruction: 0x007d769a │ │ │ │ + rsbseq r6, lr, r4, asr fp │ │ │ │ + rsbseq r7, sp, r8, lsl r5 │ │ │ │ + rsbseq r6, lr, r0, ror fp │ │ │ │ + ldrsbteq r6, [lr], #-166 @ 0xffffff5a │ │ │ │ + rsbseq r7, sp, r0, lsr #9 │ │ │ │ + rsbseq r6, lr, r0, lsr #21 │ │ │ │ + rsbseq r7, sp, r2, ror #8 │ │ │ │ + rsbseq r6, lr, r4, lsl #21 │ │ │ │ + rsbseq r7, sp, r6, asr #8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecdcd20 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r3, r8, ror #31 │ │ │ │ vmax.u32 d20, d10, d8 │ │ │ │ stmdavs r5, {r0, r5, r7, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ ldcmi 3, cr11, [r4], {37} @ 0x25 │ │ │ │ @@ -374645,15 +374645,15 @@ │ │ │ │ andseq pc, r4, r5, lsl #2 │ │ │ │ stc2 6, cr15, [r4], {147} @ 0x93 │ │ │ │ vst2.8 {d25-d26}, [pc], r1 │ │ │ │ @ instruction: 0x462172d1 │ │ │ │ blx ff9435ca │ │ │ │ andlt r2, r3, r1 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - rsbseq r6, lr, lr, lsr sl │ │ │ │ + rsbseq r6, lr, r2, asr #20 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ ldrtpl pc, [r0], #2271 @ 0x8df @ │ │ │ │ @ instruction: 0xf8dfb094 │ │ │ │ @ instruction: 0x460734b0 │ │ │ │ @@ -374949,68 +374949,68 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ andeq r0, r0, r1 │ │ │ │ ... │ │ │ │ addeq r8, sl, r8, lsr #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r6, lr, ip, asr #19 │ │ │ │ - rsbseq r6, lr, r0, lsl #18 │ │ │ │ - rsbseq r7, sp, sl, asr #5 │ │ │ │ - ldrsbteq r6, [lr], #-130 @ 0xffffff7e │ │ │ │ - @ instruction: 0x007d7296 │ │ │ │ - ldrhteq r6, [lr], #-138 @ 0xffffff76 │ │ │ │ - rsbseq r7, sp, lr, ror r2 │ │ │ │ - ldrhteq r6, [lr], #-138 @ 0xffffff76 │ │ │ │ - rsbseq r6, lr, ip, lsr #17 │ │ │ │ - @ instruction: 0x007e689a │ │ │ │ + ldrsbteq r6, [lr], #-144 @ 0xffffff70 │ │ │ │ + rsbseq r6, lr, r4, lsl #18 │ │ │ │ + rsbseq r7, sp, lr, asr #5 │ │ │ │ + ldrsbteq r6, [lr], #-134 @ 0xffffff7a │ │ │ │ + @ instruction: 0x007d729a │ │ │ │ + ldrhteq r6, [lr], #-142 @ 0xffffff72 │ │ │ │ + rsbseq r7, sp, r2, lsl #5 │ │ │ │ + ldrhteq r6, [lr], #-142 @ 0xffffff72 │ │ │ │ + ldrhteq r6, [lr], #-128 @ 0xffffff80 │ │ │ │ + @ instruction: 0x007e689e │ │ │ │ addeq r8, sl, r0, ror #8 │ │ │ │ - rsbseq r6, lr, r0, lsr r8 │ │ │ │ - ldrshteq r7, [sp], #-20 @ 0xffffffec │ │ │ │ - rsbseq r6, lr, r8, lsr #15 │ │ │ │ - rsbseq r7, sp, r6, ror r1 │ │ │ │ - rsbseq r6, lr, ip, lsr #18 │ │ │ │ + rsbseq r6, lr, r4, lsr r8 │ │ │ │ + ldrshteq r7, [sp], #-24 @ 0xffffffe8 │ │ │ │ + rsbseq r6, lr, ip, lsr #15 │ │ │ │ + rsbseq r7, sp, sl, ror r1 │ │ │ │ + rsbseq r6, lr, r0, lsr r9 │ │ │ │ andeq r1, r0, fp, lsr ip │ │ │ │ - rsbseq r6, lr, r8, lsl #18 │ │ │ │ - rsbseq r6, lr, sl, lsl r7 │ │ │ │ - ldrsbteq r7, [sp], #-14 │ │ │ │ + rsbseq r6, lr, ip, lsl #18 │ │ │ │ + rsbseq r6, lr, lr, lsl r7 │ │ │ │ + rsbseq r7, sp, r2, ror #1 │ │ │ │ strdeq r0, [r0], -sp │ │ │ │ @ instruction: 0xfffff8af │ │ │ │ - ldrsbteq r6, [lr], #-108 @ 0xffffff94 │ │ │ │ - rsbseq r7, sp, r0, lsr #1 │ │ │ │ - rsbseq r6, lr, r2, asr #13 │ │ │ │ - rsbseq r7, sp, r6, lsl #1 │ │ │ │ + rsbseq r6, lr, r0, ror #13 │ │ │ │ + rsbseq r7, sp, r4, lsr #1 │ │ │ │ + rsbseq r6, lr, r6, asr #13 │ │ │ │ + rsbseq r7, sp, sl, lsl #1 │ │ │ │ @ instruction: 0xffffee65 │ │ │ │ @ instruction: 0xfffffc6f │ │ │ │ - rsbseq r6, lr, r4, lsl #13 │ │ │ │ - rsbseq r7, sp, r8, asr #32 │ │ │ │ - rsbseq r6, lr, sl, ror #12 │ │ │ │ - rsbseq r7, sp, lr, lsr #32 │ │ │ │ + rsbseq r6, lr, r8, lsl #13 │ │ │ │ + rsbseq r7, sp, ip, asr #32 │ │ │ │ + rsbseq r6, lr, lr, ror #12 │ │ │ │ + rsbseq r7, sp, r2, lsr r0 │ │ │ │ @ instruction: 0xfffff919 │ │ │ │ - rsbseq r6, lr, lr, lsr r6 │ │ │ │ - rsbseq r7, sp, r2 │ │ │ │ + rsbseq r6, lr, r2, asr #12 │ │ │ │ + rsbseq r7, sp, r6 │ │ │ │ @ instruction: 0xfffff755 │ │ │ │ - rsbseq r6, lr, r2, lsl r6 │ │ │ │ - ldrsbteq r6, [sp], #-246 @ 0xffffff0a │ │ │ │ - ldrshteq r6, [lr], #-84 @ 0xffffffac │ │ │ │ - ldrhteq r6, [sp], #-246 @ 0xffffff0a │ │ │ │ - ldrsbteq r6, [lr], #-88 @ 0xffffffa8 │ │ │ │ - @ instruction: 0x007d6f9a │ │ │ │ - ldrhteq r6, [lr], #-84 @ 0xffffffac │ │ │ │ - rsbseq r6, sp, r6, ror pc │ │ │ │ - rsbseq r6, lr, r2, lsr #16 │ │ │ │ - ldrhteq r6, [lr], #-112 @ 0xffffff90 │ │ │ │ - rsbseq r6, lr, sl, ror #15 │ │ │ │ - rsbseq r6, lr, lr, ror #10 │ │ │ │ - rsbseq r6, sp, r2, lsr pc │ │ │ │ - rsbseq r6, lr, sl, lsr #17 │ │ │ │ - ldrsbteq r6, [lr], #-120 @ 0xffffff88 │ │ │ │ - rsbseq r6, lr, r4, lsl #17 │ │ │ │ - rsbseq r6, lr, sl, lsr #10 │ │ │ │ - rsbseq r6, sp, lr, ror #29 │ │ │ │ + rsbseq r6, lr, r6, lsl r6 │ │ │ │ + ldrsbteq r6, [sp], #-250 @ 0xffffff06 │ │ │ │ + ldrshteq r6, [lr], #-88 @ 0xffffffa8 │ │ │ │ + ldrhteq r6, [sp], #-250 @ 0xffffff06 │ │ │ │ + ldrsbteq r6, [lr], #-92 @ 0xffffffa4 │ │ │ │ + @ instruction: 0x007d6f9e │ │ │ │ + ldrhteq r6, [lr], #-88 @ 0xffffffa8 │ │ │ │ + rsbseq r6, sp, sl, ror pc │ │ │ │ + rsbseq r6, lr, r6, lsr #16 │ │ │ │ + ldrhteq r6, [lr], #-116 @ 0xffffff8c │ │ │ │ + rsbseq r6, lr, lr, ror #15 │ │ │ │ + rsbseq r6, lr, r2, ror r5 │ │ │ │ + rsbseq r6, sp, r6, lsr pc │ │ │ │ + rsbseq r6, lr, lr, lsr #17 │ │ │ │ + ldrsbteq r6, [lr], #-124 @ 0xffffff84 │ │ │ │ + rsbseq r6, lr, r8, lsl #17 │ │ │ │ + rsbseq r6, lr, lr, lsr #10 │ │ │ │ + ldrshteq r6, [sp], #-226 @ 0xffffff1e │ │ │ │ @ instruction: 0xf06f9b11 │ │ │ │ @ instruction: 0xf04f4200 │ │ │ │ andls r3, r3, #-1073741761 @ 0xc000003f │ │ │ │ cmpcc r8, #-2147483648 @ 0x80000000 │ │ │ │ @ instruction: 0xf8df4aff │ │ │ │ andls r1, r1, r0, lsl #8 │ │ │ │ ldrbtmi r4, [r9], #-1146 @ 0xfffffb86 │ │ │ │ @@ -375262,76 +375262,76 @@ │ │ │ │ andeq r0, r0, r0 │ │ │ │ submi r0, r9, r0 │ │ │ │ ... │ │ │ │ ldrbmi r5, [ip], r4, ror #26 │ │ │ │ svccc 0x00d77803 │ │ │ │ ldcpl 1, cr13, [r1], {78} @ 0x4e │ │ │ │ svccc 0x00e443fe │ │ │ │ - rsbseq r6, lr, ip, asr r7 │ │ │ │ - rsbseq r6, lr, sl, ror #14 │ │ │ │ - ldrsbteq r6, [lr], #-60 @ 0xffffffc4 │ │ │ │ - rsbseq r6, sp, r0, lsr #27 │ │ │ │ - rsbseq r6, lr, r6, lsr r7 │ │ │ │ - rsbseq r6, lr, r6, asr r7 │ │ │ │ - rsbseq r6, lr, r2, lsl #7 │ │ │ │ - rsbseq r6, sp, r6, asr #26 │ │ │ │ - rsbseq r6, lr, r0, asr #14 │ │ │ │ - rsbseq r6, lr, r4, ror r7 │ │ │ │ - rsbseq r6, lr, r4, asr #6 │ │ │ │ - rsbseq r6, sp, r8, lsl #26 │ │ │ │ - rsbseq r6, lr, lr, asr r7 │ │ │ │ - ldrhteq r6, [lr], #-112 @ 0xffffff90 │ │ │ │ - rsbseq r6, lr, r0, lsl #6 │ │ │ │ - rsbseq r6, sp, r4, asr #25 │ │ │ │ - @ instruction: 0x007e679a │ │ │ │ - ldrsbteq r6, [lr], #-122 @ 0xffffff86 │ │ │ │ - rsbseq r6, lr, r6, asr #5 │ │ │ │ - rsbseq r6, sp, sl, lsl #25 │ │ │ │ - rsbseq r6, lr, sl, asr #15 │ │ │ │ - ldrshteq r6, [lr], #-124 @ 0xffffff84 │ │ │ │ - rsbseq r6, lr, sl, lsl #5 │ │ │ │ - rsbseq r6, sp, lr, asr #24 │ │ │ │ - rsbseq r6, lr, ip, ror #15 │ │ │ │ - rsbseq r6, lr, r2, lsr r8 │ │ │ │ - rsbseq r6, lr, r6, asr #4 │ │ │ │ - rsbseq r6, sp, sl, lsl #24 │ │ │ │ - rsbseq r6, lr, r0, lsl r8 │ │ │ │ - rsbseq r6, lr, r2, asr r8 │ │ │ │ - rsbseq r6, lr, r2, lsl #4 │ │ │ │ - rsbseq r6, sp, r6, asr #23 │ │ │ │ - rsbseq r6, lr, lr, ror #16 │ │ │ │ - rsbseq r6, lr, lr, lsl r8 │ │ │ │ - ldrhteq r6, [lr], #-30 @ 0xffffffe2 │ │ │ │ - rsbseq r6, sp, r2, lsl #23 │ │ │ │ - rsbseq r6, lr, sl, asr #16 │ │ │ │ - rsbseq r6, lr, r4, lsr #17 │ │ │ │ - rsbseq r6, lr, r8, ror r1 │ │ │ │ - rsbseq r6, sp, ip, lsr fp │ │ │ │ - rsbseq r8, lr, r2, ror #25 │ │ │ │ - rsbseq r6, lr, lr, ror r8 │ │ │ │ - rsbseq r6, lr, r2, lsr #17 │ │ │ │ - rsbseq r6, lr, sl, lsr r1 │ │ │ │ - ldrshteq r6, [sp], #-174 @ 0xffffff52 │ │ │ │ - rsbseq r6, lr, sl, lsr #18 │ │ │ │ - rsbseq r6, lr, r4, lsl #17 │ │ │ │ + rsbseq r6, lr, r0, ror #14 │ │ │ │ + rsbseq r6, lr, lr, ror #14 │ │ │ │ + rsbseq r6, lr, r0, ror #7 │ │ │ │ + rsbseq r6, sp, r4, lsr #27 │ │ │ │ + rsbseq r6, lr, sl, lsr r7 │ │ │ │ + rsbseq r6, lr, sl, asr r7 │ │ │ │ + rsbseq r6, lr, r6, lsl #7 │ │ │ │ + rsbseq r6, sp, sl, asr #26 │ │ │ │ + rsbseq r6, lr, r4, asr #14 │ │ │ │ + rsbseq r6, lr, r8, ror r7 │ │ │ │ + rsbseq r6, lr, r8, asr #6 │ │ │ │ + rsbseq r6, sp, ip, lsl #26 │ │ │ │ + rsbseq r6, lr, r2, ror #14 │ │ │ │ + ldrhteq r6, [lr], #-116 @ 0xffffff8c │ │ │ │ + rsbseq r6, lr, r4, lsl #6 │ │ │ │ + rsbseq r6, sp, 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r6, lr, r6, lsr #17 │ │ │ │ + rsbseq r6, lr, lr, lsr r1 │ │ │ │ + rsbseq r6, sp, r2, lsl #22 │ │ │ │ + rsbseq r6, lr, lr, lsr #18 │ │ │ │ + rsbseq r6, lr, r8, lsl #17 │ │ │ │ + rsbseq r6, lr, r0, lsl #18 │ │ │ │ + ldrshteq r6, [lr], #-12 │ │ │ │ + rsbseq r6, sp, r0, asr #21 │ │ │ │ + ldrshteq r6, [lr], #-130 @ 0xffffff7e │ │ │ │ + rsbseq r6, lr, r6, lsl r9 │ │ │ │ + rsbseq r6, lr, r2, asr #1 │ │ │ │ + rsbseq r6, sp, r6, lsl #21 │ │ │ │ ldrshteq r6, [lr], #-140 @ 0xffffff74 │ │ │ │ - ldrshteq r6, [lr], #-8 │ │ │ │ - ldrhteq r6, [sp], #-172 @ 0xffffff54 │ │ │ │ - rsbseq r6, lr, lr, ror #17 │ │ │ │ - rsbseq r6, lr, r2, lsl r9 │ │ │ │ - ldrhteq r6, [lr], #-14 │ │ │ │ - rsbseq r6, sp, r2, lsl #21 │ │ │ │ - ldrshteq r6, [lr], #-136 @ 0xffffff78 │ │ │ │ - rsbseq r6, lr, lr, lsr r9 │ │ │ │ - rsbseq r6, lr, sl, ror r0 │ │ │ │ - rsbseq r6, sp, lr, lsr sl │ │ │ │ - rsbseq r6, lr, sl, lsr #18 │ │ │ │ - rsbseq r6, lr, ip, ror #18 │ │ │ │ - rsbseq r6, lr, lr, lsr r0 │ │ │ │ - rsbseq r6, sp, r2, lsl #20 │ │ │ │ + rsbseq r6, lr, r2, asr #18 │ │ │ │ + rsbseq r6, lr, lr, ror r0 │ │ │ │ + rsbseq r6, sp, r2, asr #20 │ │ │ │ + rsbseq r6, lr, lr, lsr #18 │ │ │ │ + rsbseq r6, lr, r0, ror r9 │ │ │ │ + rsbseq r6, lr, r2, asr #32 │ │ │ │ + rsbseq r6, sp, r6, lsl #20 │ │ │ │ @ instruction: 0x26009b11 │ │ │ │ @ instruction: 0xf8df2101 │ │ │ │ stmib sp, {r3, r5, sl, sp}^ │ │ │ │ orrscc r1, r0, #0, 12 │ │ │ │ strtne pc, [r0], #-2271 @ 0xfffff721 │ │ │ │ @ instruction: 0x4638447a │ │ │ │ strvs lr, [r2], -sp, asr #19 │ │ │ │ @@ -375591,68 +375591,68 @@ │ │ │ │ svccc 0x00e4cccc │ │ │ │ mvnpl r8, pc, lsl r5 │ │ │ │ svccc 0x00d51eb8 │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00d33333 │ │ │ │ teqcc r3, #-872415232 @ 0xcc000000 │ │ │ │ svccc 0x00e33333 │ │ │ │ - rsbseq r6, lr, r0, lsr #16 │ │ │ │ - rsbseq r6, lr, r0, asr #16 │ │ │ │ - ldrsbteq r5, [lr], #-232 @ 0xffffff18 │ │ │ │ - @ instruction: 0x007d689a │ │ │ │ - rsbseq r6, lr, r8, asr r8 │ │ │ │ - rsbseq r6, lr, lr, lsl #16 │ │ │ │ - rsbseq r5, lr, sl, lsl #29 │ │ │ │ - rsbseq r6, sp, lr, asr #16 │ │ │ │ + rsbseq r6, lr, r4, lsr #16 │ │ │ │ + rsbseq r6, lr, r4, asr #16 │ │ │ │ + ldrsbteq r5, [lr], #-236 @ 0xffffff14 │ │ │ │ + @ instruction: 0x007d689e │ │ │ │ + rsbseq r6, lr, ip, asr r8 │ │ │ │ rsbseq r6, lr, r2, lsl r8 │ │ │ │ - rsbseq r6, lr, r4, asr r8 │ │ │ │ - rsbseq r5, lr, r4, lsr lr │ │ │ │ - ldrshteq r6, [sp], #-120 @ 0xffffff88 │ │ │ │ + rsbseq r5, lr, lr, lsl #29 │ │ │ │ + rsbseq r6, sp, r2, asr r8 │ │ │ │ + rsbseq r6, lr, r6, lsl r8 │ │ │ │ + rsbseq r6, lr, r8, asr r8 │ │ │ │ + rsbseq r5, lr, r8, lsr lr │ │ │ │ + ldrshteq r6, [sp], #-124 @ 0xffffff84 │ │ │ │ andeq r1, r0, pc, lsl #5 │ │ │ │ - rsbseq r5, lr, r2, ror #31 │ │ │ │ - rsbseq r6, lr, r6, lsr r8 │ │ │ │ - rsbseq r5, lr, r4, ror #27 │ │ │ │ - rsbseq r6, sp, r8, lsr #15 │ │ │ │ - rsbseq r5, lr, r2, lsl #28 │ │ │ │ - rsbseq r2, pc, ip, lsl #28 │ │ │ │ + rsbseq r5, lr, r6, ror #31 │ │ │ │ + rsbseq r6, lr, sl, lsr r8 │ │ │ │ + rsbseq r5, lr, r8, ror #27 │ │ │ │ + rsbseq r6, sp, ip, lsr #15 │ │ │ │ + rsbseq r5, lr, r6, lsl #28 │ │ │ │ + rsbseq r2, pc, r0, lsl lr @ │ │ │ │ @ instruction: 0xffffec4b │ │ │ │ - rsbseq r6, lr, r0, ror r7 │ │ │ │ + rsbseq r6, lr, r4, ror r7 │ │ │ │ @ instruction: 0xffffdc5d │ │ │ │ - rsbseq r5, lr, r6, ror #25 │ │ │ │ - rsbseq r6, sp, sl, lsr #13 │ │ │ │ - rsbseq r5, lr, lr, asr #25 │ │ │ │ - @ instruction: 0x007d6690 │ │ │ │ - ldrhteq r5, [lr], #-192 @ 0xffffff40 │ │ │ │ - rsbseq r6, sp, r4, ror r6 │ │ │ │ - @ instruction: 0x007e5c98 │ │ │ │ - rsbseq r6, sp, sl, asr r6 │ │ │ │ + rsbseq r5, lr, sl, ror #25 │ │ │ │ + rsbseq r6, sp, lr, lsr #13 │ │ │ │ + ldrsbteq r5, [lr], #-194 @ 0xffffff3e │ │ │ │ + @ instruction: 0x007d6694 │ │ │ │ + ldrhteq r5, [lr], #-196 @ 0xffffff3c │ │ │ │ + rsbseq r6, sp, r8, ror r6 │ │ │ │ + @ instruction: 0x007e5c9c │ │ │ │ + rsbseq r6, sp, lr, asr r6 │ │ │ │ @ instruction: 0xffffdbdb │ │ │ │ - ldrsbteq r6, [lr], #-100 @ 0xffffff9c │ │ │ │ - rsbseq r5, lr, r8, asr ip │ │ │ │ - rsbseq r6, sp, sl, lsl r6 │ │ │ │ - rsbseq r5, lr, ip, lsr ip │ │ │ │ - rsbseq r6, sp, r0, lsl #12 │ │ │ │ + ldrsbteq r6, [lr], #-104 @ 0xffffff98 │ │ │ │ + rsbseq r5, lr, ip, asr ip │ │ │ │ + rsbseq r6, sp, lr, lsl r6 │ │ │ │ + rsbseq r5, lr, r0, asr #24 │ │ │ │ + rsbseq r6, sp, r4, lsl #12 │ │ │ │ @ instruction: 0xffffdbd9 │ │ │ │ - rsbseq r6, lr, sl, lsl #13 │ │ │ │ - ldrshteq r5, [lr], #-190 @ 0xffffff42 │ │ │ │ - rsbseq r6, sp, r0, asr #11 │ │ │ │ - rsbseq r5, lr, r2, ror #23 │ │ │ │ - rsbseq r6, sp, r6, lsr #11 │ │ │ │ - rsbseq r5, lr, r8, asr #23 │ │ │ │ - addeq r5, r3, lr, ror #13 │ │ │ │ + rsbseq r6, lr, lr, lsl #13 │ │ │ │ + rsbseq r5, lr, r2, lsl #24 │ │ │ │ + rsbseq r6, sp, r4, asr #11 │ │ │ │ + rsbseq r5, lr, r6, ror #23 │ │ │ │ + rsbseq r6, sp, sl, lsr #11 │ │ │ │ + rsbseq r5, lr, ip, asr #23 │ │ │ │ + strdeq r5, [r3], r2 │ │ │ │ @ instruction: 0xffffdb8b │ │ │ │ - rsbseq r6, lr, ip, lsl r6 │ │ │ │ + rsbseq r6, lr, r0, lsr #12 │ │ │ │ @ instruction: 0xffffe4e7 │ │ │ │ - rsbseq r6, lr, r6, ror #11 │ │ │ │ rsbseq r6, lr, sl, ror #11 │ │ │ │ - rsbseq r6, lr, r2, lsr #12 │ │ │ │ - rsbseq r5, lr, r2, asr #22 │ │ │ │ - rsbseq r6, sp, r6, lsl #10 │ │ │ │ - rsbseq r5, lr, r6, lsr #22 │ │ │ │ - rsbseq r6, sp, r8, ror #9 │ │ │ │ + rsbseq r6, lr, lr, ror #11 │ │ │ │ + rsbseq r6, lr, r6, lsr #12 │ │ │ │ + rsbseq r5, lr, r6, asr #22 │ │ │ │ + rsbseq r6, sp, sl, lsl #10 │ │ │ │ + rsbseq r5, lr, sl, lsr #22 │ │ │ │ + rsbseq r6, sp, ip, ror #9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecddd44 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ @ instruction: 0xf81cf7ff │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -375662,16 +375662,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 20445cc │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6984478 │ │ │ │ blls 20584c >::_M_default_append(unsigned int)@@Base+0x4a05c> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - ldrsbteq r5, [lr], #-152 @ 0xffffff68 │ │ │ │ - @ instruction: 0x007d639c │ │ │ │ + ldrsbteq r5, [lr], #-156 @ 0xffffff64 │ │ │ │ + rsbseq r6, sp, r0, lsr #7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecddd90 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 138a8d8 │ │ │ │ blmi 13b2e38 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ ldrbtmi r4, [r9], #-2375 @ 0xfffff6b9 │ │ │ │ @@ -375742,18 +375742,18 @@ │ │ │ │ @ instruction: 0xf68ff0c1 │ │ │ │ ldc 13, cr14, [sp, #1016] @ 0x3f8 │ │ │ │ mcrr 11, 0, r7, r1, cr0 │ │ │ │ vdup.32 d6, r0 │ │ │ │ ldr r0, [r0, r7, lsl #22]! │ │ │ │ addeq r7, sl, lr, lsr #11 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r5, lr, r2, ror fp │ │ │ │ - rsbseq r5, lr, lr, lsr r9 │ │ │ │ - rsbseq r5, lr, r6, lsl #25 │ │ │ │ - rsbseq r6, lr, r0, asr r4 │ │ │ │ + rsbseq r5, lr, r6, ror fp │ │ │ │ + rsbseq r5, lr, r2, asr #18 │ │ │ │ + rsbseq r5, lr, sl, lsl #25 │ │ │ │ + rsbseq r6, lr, r4, asr r4 │ │ │ │ addeq r7, sl, lr, lsr #10 │ │ │ │ cmnpgt r4, #14614528 @ p-variant is OBSOLETE @ 0xdf0000 │ │ │ │ movwls sl, #2832 @ 0xb10 │ │ │ │ ldrbtmi sl, [ip], #3334 @ 0xd06 │ │ │ │ blvs ff5c2360 │ │ │ │ strteq pc, [r8], -ip, lsl #2 │ │ │ │ ldrbeq pc, [r0, -ip, lsl #2] @ │ │ │ │ @@ -375969,15 +375969,15 @@ │ │ │ │ svccc 0x00e33333 │ │ │ │ ldmdble r6, {r0, r1, r3, r5, r8, r9, sl, pc} │ │ │ │ svccc 0x00c3f7ce │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrclt 6, 5, ip, cr0, cr7, {7} │ │ │ │ - umulleq sp, r3, r2, ip │ │ │ │ + umulleq sp, r3, sl, ip │ │ │ │ stmdbcs r0, {r0, r4, r6, r7, r9, fp, sp, lr} │ │ │ │ andhi pc, r6, #0 │ │ │ │ blmi ff302b2c │ │ │ │ blcs 3426a8 >::resize(unsigned int)@@Base+0x5dac4> │ │ │ │ blx 5c2c28 │ │ │ │ tstphi r2, r0, asr #2 @ p-variant is OBSOLETE │ │ │ │ blcs ff282b3c │ │ │ │ @@ -376222,17 +376222,17 @@ │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrclt 6, 5, ip, cr0, cr7, {7} │ │ │ │ ... │ │ │ │ andeq r4, ip, #3047424 @ 0x2e8000 │ │ │ │ svccc 0x00e2872b │ │ │ │ addeq r6, sl, r2, lsr #31 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r5, lr, r0, asr #28 │ │ │ │ - rsbseq r5, lr, r0, asr r2 │ │ │ │ - rsbseq r5, sp, r0, lsl ip │ │ │ │ + rsbseq r5, lr, r4, asr #28 │ │ │ │ + rsbseq r5, lr, r4, asr r2 │ │ │ │ + rsbseq r5, sp, r4, lsl ip │ │ │ │ blmi ff302f24 │ │ │ │ blx 5c301c │ │ │ │ @ instruction: 0xf73fd401 │ │ │ │ ldc 14, cr10, [pc, #924] @ 1877fc │ │ │ │ str r2, [r2, #2827]! @ 0xb0b │ │ │ │ blmi ff302f38 │ │ │ │ blx 5c3030 │ │ │ │ @@ -376507,42 +376507,42 @@ │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ldmvc r5!, {r6, sl, fp, pc} │ │ │ │ ldrmi sl, [r5], #-3869 @ 0xfffff0e3 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ addeq r6, sl, sl, lsl #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrhteq r5, [lr], #-188 @ 0xffffff44 │ │ │ │ rsbseq r5, lr, r0, asr #23 │ │ │ │ - rsbseq r5, lr, ip │ │ │ │ - rsbseq r5, sp, lr, asr #19 │ │ │ │ - rsbseq r5, lr, r2, lsl #23 │ │ │ │ - @ instruction: 0x007e5b90 │ │ │ │ - ldrsbteq r5, [lr], #-176 @ 0xffffff50 │ │ │ │ - @ instruction: 0x007e5b9a │ │ │ │ - addeq fp, r2, r2, lsl pc │ │ │ │ rsbseq r5, lr, r4, asr #23 │ │ │ │ - rsbseq pc, ip, r2, lsl #17 │ │ │ │ - rsbseq r5, lr, ip, lsr r1 │ │ │ │ - addeq sp, r0, r4, lsr r1 │ │ │ │ - rsbseq sl, pc, r6, lsl r1 @ │ │ │ │ - rsbseq r5, lr, ip, lsr fp │ │ │ │ - rsbseq r7, lr, lr, asr #20 │ │ │ │ - rsbseq r5, lr, r2, lsr #22 │ │ │ │ - ldrshteq r7, [lr], #-150 @ 0xffffff6a │ │ │ │ - ldrshteq r5, [lr], #-172 @ 0xffffff54 │ │ │ │ - rsbseq r5, lr, r4, lsr #21 │ │ │ │ - rsbseq r9, pc, r2, asr #31 │ │ │ │ - @ instruction: 0x007f9f9c │ │ │ │ - rsbseq r5, lr, r4, lsr sl │ │ │ │ - rsbseq r5, lr, ip, lsr #20 │ │ │ │ + rsbseq r5, lr, r0, lsl r0 │ │ │ │ + ldrsbteq r5, [sp], #-146 @ 0xffffff6e │ │ │ │ + rsbseq r5, lr, r6, lsl #23 │ │ │ │ + @ instruction: 0x007e5b94 │ │ │ │ + ldrsbteq r5, [lr], #-180 @ 0xffffff4c │ │ │ │ + @ instruction: 0x007e5b9e │ │ │ │ + addeq fp, r2, r6, lsl pc │ │ │ │ + rsbseq r5, lr, r8, asr #23 │ │ │ │ + rsbseq pc, ip, r6, lsl #17 │ │ │ │ + rsbseq r5, lr, r0, asr #2 │ │ │ │ + addeq sp, r0, r8, lsr r1 │ │ │ │ + rsbseq sl, pc, sl, lsl r1 @ │ │ │ │ + rsbseq r5, lr, r0, asr #22 │ │ │ │ + rsbseq r7, lr, r2, asr sl │ │ │ │ + rsbseq r5, lr, r6, lsr #22 │ │ │ │ + ldrshteq r7, [lr], #-154 @ 0xffffff66 │ │ │ │ + rsbseq r5, lr, r0, lsl #22 │ │ │ │ + rsbseq r5, lr, r8, lsr #21 │ │ │ │ + rsbseq r9, pc, r6, asr #31 │ │ │ │ + rsbseq r9, pc, r0, lsr #31 │ │ │ │ + rsbseq r5, lr, r8, lsr sl │ │ │ │ + rsbseq r5, lr, r0, lsr sl │ │ │ │ addeq r6, sl, r2, asr #18 │ │ │ │ - rsbseq r5, lr, sl, asr r9 │ │ │ │ - rsbseq r7, lr, lr, asr #16 │ │ │ │ - rsbseq r7, lr, ip, lsr r8 │ │ │ │ + rsbseq r5, lr, lr, asr r9 │ │ │ │ + rsbseq r7, lr, r2, asr r8 │ │ │ │ + rsbseq r7, lr, r0, asr #16 │ │ │ │ @ instruction: 0x3018f8da │ │ │ │ ldrdeq lr, [r0, -r3] │ │ │ │ svc 0x00b6f68e │ │ │ │ bleq 7c2a40 │ │ │ │ @ instruction: 0xf57fe71e │ │ │ │ ldc 15, cr10, [pc, #36] @ 187968 │ │ │ │ vmov.32 r6, d4[1] │ │ │ │ @@ -376569,15 +376569,15 @@ │ │ │ │ ldrtmi r2, [r0], -r1, lsl #2 │ │ │ │ @ instruction: 0xf02d447a │ │ │ │ @ instruction: 0xe661f0d5 │ │ │ │ ldcl 6, cr15, [r4], {142} @ 0x8e │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrclt 6, 5, ip, cr0, cr7, {7} │ │ │ │ - rsbseq r7, lr, r4, lsr #14 │ │ │ │ + rsbseq r7, lr, r8, lsr #14 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecdebc0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r5], -r8, ror #23 │ │ │ │ blmi 81a230 │ │ │ │ stcmi 2, cr15, [ip, #-692] @ 0xfffffd4c │ │ │ │ ldmdbmi r9, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -376602,17 +376602,17 @@ │ │ │ │ blge 1da240 >::_M_default_append(unsigned int)@@Base+0x1ea50> │ │ │ │ ldrbtmi r4, [sl], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf08c4620 │ │ │ │ @ instruction: 0xe7e2f237 │ │ │ │ ldc 6, cr15, [r0], {142} @ 0x8e │ │ │ │ addeq r6, sl, ip, ror r7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, lr, lr, lsr sp │ │ │ │ + rsbseq r4, lr, r2, asr #26 │ │ │ │ addeq r6, sl, r6, asr r7 │ │ │ │ - ldrdeq r2, [r2], r6 │ │ │ │ + ldrdeq r2, [r2], sl │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 242f04 >::_M_default_append(unsigned int)@@Base+0x87714> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ bleq 1bc5d88 │ │ │ │ @ instruction: 0xf8df4616 │ │ │ │ @ instruction: 0xf8df2878 │ │ │ │ @@ -377154,30 +377154,30 @@ │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ addeq r6, sl, r6, ror #13 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, lr, r6, lsl sl │ │ │ │ - rsbseq r5, lr, sl, lsl #14 │ │ │ │ + rsbseq r4, lr, sl, lsl sl │ │ │ │ + rsbseq r5, lr, lr, lsl #14 │ │ │ │ addeq r6, sl, r2, lsl #12 │ │ │ │ - rsbseq r4, lr, r6, asr r9 │ │ │ │ - ldrshteq r2, [sp], #-228 @ 0xffffff1c │ │ │ │ - ldrsbteq r4, [lr], #-102 @ 0xffffff9a │ │ │ │ - @ instruction: 0x007d5098 │ │ │ │ - rsbseq r4, lr, r0, lsl r6 │ │ │ │ - ldrsbteq r4, [sp], #-250 @ 0xffffff06 │ │ │ │ - ldrshteq r4, [lr], #-38 @ 0xffffffda │ │ │ │ - ldrhteq r4, [sp], #-202 @ 0xffffff36 │ │ │ │ - ldrsbteq r4, [lr], #-44 @ 0xffffffd4 │ │ │ │ - rsbseq r4, sp, r6, lsr #25 │ │ │ │ - ldrhteq r4, [lr], #-44 @ 0xffffffd4 │ │ │ │ - rsbseq r4, sp, lr, ror ip │ │ │ │ - ldrsbteq r4, [lr], #-36 @ 0xffffffdc │ │ │ │ + rsbseq r4, lr, sl, asr r9 │ │ │ │ + ldrshteq r2, [sp], #-232 @ 0xffffff18 │ │ │ │ + ldrsbteq r4, [lr], #-106 @ 0xffffff96 │ │ │ │ + @ instruction: 0x007d509c │ │ │ │ + rsbseq r4, lr, r4, lsl r6 │ │ │ │ + ldrsbteq r4, [sp], #-254 @ 0xffffff02 │ │ │ │ + ldrshteq r4, [lr], #-42 @ 0xffffffd6 │ │ │ │ + ldrhteq r4, [sp], #-206 @ 0xffffff32 │ │ │ │ + rsbseq r4, lr, r0, ror #5 │ │ │ │ + rsbseq r4, sp, sl, lsr #25 │ │ │ │ + rsbseq r4, lr, r0, asr #5 │ │ │ │ + rsbseq r4, sp, r2, lsl #25 │ │ │ │ + ldrsbteq r4, [lr], #-40 @ 0xffffffd8 │ │ │ │ @ instruction: 0xf0a74638 │ │ │ │ blls 4045a8 >::resize(unsigned int)@@Base+0x11f9c4> │ │ │ │ blvc 343974 >::resize(unsigned int)@@Base+0x5ed90> │ │ │ │ mrc 8, 1, r6, cr0, cr11, {3} │ │ │ │ @ instruction: 0xf5037b47 │ │ │ │ ldc 3, cr6, [r3, #-704] @ 0xfffffd40 │ │ │ │ vmov.f64 d6, #2 @ 0x40100000 2.250 │ │ │ │ @@ -377425,34 +377425,34 @@ │ │ │ │ bleq 1c3d0c >::_M_default_append(unsigned int)@@Base+0x851c> │ │ │ │ svclt 0x0000e701 │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrclt 6, 5, ip, cr0, cr7, {7} │ │ │ │ ... │ │ │ │ adcsge lr, r5, sp, lsl #27 │ │ │ │ mrccc 6, 5, ip, cr0, cr7, {7} │ │ │ │ - rsbseq r4, lr, sl, ror #2 │ │ │ │ - rsbseq r4, sp, lr, lsr #22 │ │ │ │ - rsbseq r4, lr, r2, asr r1 │ │ │ │ - rsbseq r4, sp, r6, lsl fp │ │ │ │ - rsbseq r4, lr, ip, lsl #28 │ │ │ │ - rsbseq r4, lr, lr │ │ │ │ - ldrsbteq r4, [sp], #-146 @ 0xffffff6e │ │ │ │ - rsbseq r3, lr, lr, ror #31 │ │ │ │ - ldrhteq r4, [sp], #-144 @ 0xffffff70 │ │ │ │ - rsbseq r3, lr, lr, asr #31 │ │ │ │ - @ instruction: 0x007d4998 │ │ │ │ - @ instruction: 0x007e3f98 │ │ │ │ - rsbseq r4, sp, sl, asr r9 │ │ │ │ - rsbseq r3, lr, ip, asr #30 │ │ │ │ - rsbseq r4, sp, r0, lsl r9 │ │ │ │ - rsbseq r3, lr, r6, lsr #30 │ │ │ │ - rsbseq r3, lr, ip, lsl #29 │ │ │ │ - rsbseq r4, sp, r0, asr r8 │ │ │ │ - rsbseq r3, lr, r2, ror #28 │ │ │ │ - rsbseq r4, sp, r6, lsr #16 │ │ │ │ + rsbseq r4, lr, lr, ror #2 │ │ │ │ + rsbseq r4, sp, r2, lsr fp │ │ │ │ + rsbseq r4, lr, r6, asr r1 │ │ │ │ + rsbseq r4, sp, sl, lsl fp │ │ │ │ + rsbseq r4, lr, r0, lsl lr │ │ │ │ + rsbseq r4, lr, r2, lsl r0 │ │ │ │ + ldrsbteq r4, [sp], #-150 @ 0xffffff6a │ │ │ │ + ldrshteq r3, [lr], #-242 @ 0xffffff0e │ │ │ │ + ldrhteq r4, [sp], #-148 @ 0xffffff6c │ │ │ │ + ldrsbteq r3, [lr], #-242 @ 0xffffff0e │ │ │ │ + @ instruction: 0x007d499c │ │ │ │ + @ instruction: 0x007e3f9c │ │ │ │ + rsbseq r4, sp, lr, asr r9 │ │ │ │ + rsbseq r3, lr, r0, asr pc │ │ │ │ + rsbseq r4, sp, r4, lsl r9 │ │ │ │ + rsbseq r3, lr, sl, lsr #30 │ │ │ │ + @ instruction: 0x007e3e90 │ │ │ │ + rsbseq r4, sp, r4, asr r8 │ │ │ │ + rsbseq r3, lr, r6, ror #28 │ │ │ │ + rsbseq r4, sp, sl, lsr #16 │ │ │ │ ldrmi r4, [sp], -sl, lsr #12 │ │ │ │ stccs 4, cr3, [r3], {1} │ │ │ │ svcge 0x007df47f │ │ │ │ strbmi r4, [sp], -fp, lsr #12 │ │ │ │ bls 49a1c4 │ │ │ │ @ instruction: 0x465c46d0 │ │ │ │ ldmib sp, {r1, r6, r7, r8, fp, ip, sp, pc}^ │ │ │ │ @@ -377477,18 +377477,18 @@ │ │ │ │ stmdami r8, {r0, r3, r4, r6, r7, ip, lr, pc} │ │ │ │ cmppmi fp, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mcrr2 6, 9, pc, r0, cr6 @ │ │ │ │ ldrtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf6964478 │ │ │ │ ldrb pc, [fp, #3323]! @ 0xcfb @ │ │ │ │ - @ instruction: 0x007e3d9a │ │ │ │ - rsbseq r4, sp, ip, asr r7 │ │ │ │ - rsbseq r3, lr, r4, ror #26 │ │ │ │ - rsbseq r4, sp, r8, lsr #14 │ │ │ │ + @ instruction: 0x007e3d9e │ │ │ │ + rsbseq r4, sp, r0, ror #14 │ │ │ │ + rsbseq r3, lr, r8, ror #26 │ │ │ │ + rsbseq r4, sp, ip, lsr #14 │ │ │ │ ldrbmi r4, [r0, -r8, lsl #12]! │ │ │ │ movweq lr, #2514 @ 0x9d2 │ │ │ │ ldrdgt lr, [r0, -r1] │ │ │ │ svclt 0x00084299 │ │ │ │ svclt 0x000c4584 │ │ │ │ andcs r2, r0, r1 │ │ │ │ svclt 0x00004770 │ │ │ │ @@ -377600,29 +377600,29 @@ │ │ │ │ tstpvc lr, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 14c6422 │ │ │ │ @ instruction: 0xf04f4811 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ stc2 6, cr15, [r6], {150} @ 0x96 │ │ │ │ svclt 0x0000e7ee │ │ │ │ - rsbseq r4, lr, lr, asr sl │ │ │ │ + rsbseq r4, lr, r2, ror #20 │ │ │ │ @ instruction: 0xffffff87 │ │ │ │ @ instruction: 0xffffff69 │ │ │ │ @ instruction: 0xffffff5f │ │ │ │ - rsbseq r4, lr, ip, lsr #20 │ │ │ │ - rsbseq r4, sp, r4, asr r6 │ │ │ │ - rsbseq r4, lr, r2, ror #19 │ │ │ │ - rsbseq r4, lr, sl, asr #19 │ │ │ │ - ldrshteq r4, [sp], #-82 @ 0xffffffae │ │ │ │ - rsbseq r4, lr, sl, lsl #19 │ │ │ │ - ldrhteq r4, [sp], #-82 @ 0xffffffae │ │ │ │ - rsbseq r4, lr, r8, lsr r9 │ │ │ │ - rsbseq r4, sp, lr, asr r5 │ │ │ │ - rsbseq r4, lr, r8, lsl r9 │ │ │ │ - rsbseq r4, sp, lr, lsr r5 │ │ │ │ + rsbseq r4, lr, r0, lsr sl │ │ │ │ + rsbseq r4, sp, r8, asr r6 │ │ │ │ + rsbseq r4, lr, r6, ror #19 │ │ │ │ + rsbseq r4, lr, lr, asr #19 │ │ │ │ + ldrshteq r4, [sp], #-86 @ 0xffffffaa │ │ │ │ + rsbseq r4, lr, lr, lsl #19 │ │ │ │ + ldrhteq r4, [sp], #-86 @ 0xffffffaa │ │ │ │ + rsbseq r4, lr, ip, lsr r9 │ │ │ │ + rsbseq r4, sp, r2, ror #10 │ │ │ │ + rsbseq r4, lr, ip, lsl r9 │ │ │ │ + rsbseq r4, sp, r2, asr #10 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r4, r4, lsr sl │ │ │ │ @ instruction: 0x46054b34 │ │ │ │ stmdavs r8, {r1, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -377674,15 +377674,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andlt sp, r4, r2, lsl #2 │ │ │ │ @ instruction: 0x87f0e8bd │ │ │ │ stc 6, cr15, [ip], #-564 @ 0xfffffdcc │ │ │ │ addeq r5, sl, r0, lsr #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, lr, r8, ror #16 │ │ │ │ + rsbseq r4, lr, ip, ror #16 │ │ │ │ addeq r5, sl, lr, ror #12 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecdfd10 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi b4ca98 │ │ │ │ blmi b74d30 │ │ │ │ ldrbtmi r4, [sl], #-1540 @ 0xfffff9fc │ │ │ │ @@ -377721,19 +377721,19 @@ │ │ │ │ blx 19465fc │ │ │ │ strtmi r4, [r9], -r9, lsl #16 │ │ │ │ @ instruction: 0xf6964478 │ │ │ │ @ instruction: 0xe7e5fb19 │ │ │ │ bl ff5465e8 │ │ │ │ addeq r5, sl, lr, lsr #12 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, lr, ip, asr r7 │ │ │ │ - rsbseq r4, lr, r4, asr #14 │ │ │ │ + rsbseq r4, lr, r0, ror #14 │ │ │ │ + rsbseq r4, lr, r8, asr #14 │ │ │ │ addeq r5, sl, ip, asr #11 │ │ │ │ - rsbseq r4, lr, ip, lsr r7 │ │ │ │ - rsbseq r4, sp, r4, ror #6 │ │ │ │ + rsbseq r4, lr, r0, asr #14 │ │ │ │ + rsbseq r4, sp, r8, ror #6 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecdfdd8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r4, r0, ror #31 │ │ │ │ strmi r4, [r8], -r6, lsl #12 │ │ │ │ vmax.u32 d20, d7, d13 │ │ │ │ stmvs r3, {r0, r1, r6, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @@ -377760,17 +377760,17 @@ │ │ │ │ ldrbtmi r7, [r8], #-282 @ 0xfffffee6 │ │ │ │ @ instruction: 0xf696300c │ │ │ │ stmdami r6, {r0, r2, r3, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ blx ff3c66a8 │ │ │ │ andlt r4, r4, r0, lsr #12 │ │ │ │ svclt 0x0000bd70 │ │ │ │ - rsbseq r4, lr, r6, lsr #13 │ │ │ │ - @ instruction: 0x007e469a │ │ │ │ - rsbseq r4, sp, r2, asr #5 │ │ │ │ + rsbseq r4, lr, sl, lsr #13 │ │ │ │ + @ instruction: 0x007e469e │ │ │ │ + rsbseq r4, sp, r6, asr #5 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0070f8cc │ │ │ │ @ instruction: 0xf8df4614 │ │ │ │ @ instruction: 0xf8df259c │ │ │ │ umullslt r3, fp, ip, r5 │ │ │ │ @@ -378129,49 +378129,49 @@ │ │ │ │ @ instruction: 0xf695300c │ │ │ │ stmdami r7!, {r0, r2, r3, r5, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6954478 │ │ │ │ ldrb pc, [r9], r7, ror #31 @ │ │ │ │ addeq r5, sl, ip, asr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, lr, r4, lsl r6 │ │ │ │ - rsbseq r4, lr, r8, lsr #12 │ │ │ │ + rsbseq r4, lr, r8, lsl r6 │ │ │ │ + rsbseq r4, lr, ip, lsr #12 │ │ │ │ addeq r5, sl, lr, ror #8 │ │ │ │ - rsbseq r4, lr, r8, lsr #11 │ │ │ │ - rsbseq r4, sp, lr, asr #3 │ │ │ │ - rsbseq r4, lr, ip, lsl #11 │ │ │ │ - ldrhteq r4, [sp], #-18 @ 0xffffffee │ │ │ │ - rsbseq r4, lr, r2, asr r5 │ │ │ │ - rsbseq r4, sp, r8, ror r1 │ │ │ │ - rsbseq r4, lr, r2, lsr r5 │ │ │ │ - rsbseq r4, sp, r8, asr r1 │ │ │ │ - rsbseq r4, lr, sl, asr #9 │ │ │ │ - rsbseq r4, lr, r8, ror #8 │ │ │ │ - @ instruction: 0x007d4096 │ │ │ │ - rsbseq r4, lr, r4, lsl r4 │ │ │ │ - rsbseq r4, lr, ip, asr #7 │ │ │ │ - rsbseq r4, lr, r6, asr #7 │ │ │ │ - rsbseq r4, lr, r8, lsl r3 │ │ │ │ - rsbseq r4, lr, r4, lsr #6 │ │ │ │ - rsbseq r3, sp, sl, asr #30 │ │ │ │ - rsbseq r4, lr, lr, ror r2 │ │ │ │ - ldrshteq r4, [lr], #-22 @ 0xffffffea │ │ │ │ - ldrhteq r4, [lr], #-28 @ 0xffffffe4 │ │ │ │ - @ instruction: 0x007e419a │ │ │ │ - rsbseq r3, sp, r0, asr #27 │ │ │ │ - rsbseq r4, lr, sl, asr #2 │ │ │ │ - rsbseq r3, sp, r0, ror sp │ │ │ │ - rsbseq r4, lr, sl, lsr #2 │ │ │ │ - rsbseq r3, sp, r2, asr sp │ │ │ │ - rsbseq r4, lr, r2, lsl r1 │ │ │ │ - rsbseq r3, sp, r8, lsr sp │ │ │ │ - ldrshteq r4, [lr], #-4 │ │ │ │ - rsbseq r3, sp, sl, lsl sp │ │ │ │ - ldrsbteq r4, [lr], #-10 │ │ │ │ - rsbseq r3, sp, r0, lsl #26 │ │ │ │ + rsbseq r4, lr, ip, lsr #11 │ │ │ │ + ldrsbteq r4, [sp], #-18 @ 0xffffffee │ │ │ │ + @ instruction: 0x007e4590 │ │ │ │ + ldrhteq r4, [sp], #-22 @ 0xffffffea │ │ │ │ + rsbseq r4, lr, r6, asr r5 │ │ │ │ + rsbseq r4, sp, ip, ror r1 │ │ │ │ + rsbseq r4, lr, r6, lsr r5 │ │ │ │ + rsbseq r4, sp, ip, asr r1 │ │ │ │ + rsbseq r4, lr, lr, asr #9 │ │ │ │ + rsbseq r4, lr, ip, ror #8 │ │ │ │ + @ instruction: 0x007d409a │ │ │ │ + rsbseq r4, lr, r8, lsl r4 │ │ │ │ + ldrsbteq r4, [lr], #-48 @ 0xffffffd0 │ │ │ │ + rsbseq r4, lr, sl, asr #7 │ │ │ │ + rsbseq r4, lr, ip, lsl r3 │ │ │ │ + rsbseq r4, lr, r8, lsr #6 │ │ │ │ + rsbseq r3, sp, lr, asr #30 │ │ │ │ + rsbseq r4, lr, r2, lsl #5 │ │ │ │ + ldrshteq r4, [lr], #-26 @ 0xffffffe6 │ │ │ │ + rsbseq r4, lr, r0, asr #3 │ │ │ │ + @ instruction: 0x007e419e │ │ │ │ + rsbseq r3, sp, r4, asr #27 │ │ │ │ + rsbseq r4, lr, lr, asr #2 │ │ │ │ + rsbseq r3, sp, r4, ror sp │ │ │ │ + rsbseq r4, lr, lr, lsr #2 │ │ │ │ + rsbseq r3, sp, r6, asr sp │ │ │ │ + rsbseq r4, lr, r6, lsl r1 │ │ │ │ + rsbseq r3, sp, ip, lsr sp │ │ │ │ + ldrshteq r4, [lr], #-8 │ │ │ │ + rsbseq r3, sp, lr, lsl sp │ │ │ │ + ldrsbteq r4, [lr], #-14 │ │ │ │ + rsbseq r3, sp, r4, lsl #26 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece04b0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46040ff8 │ │ │ │ vmax.u32 d20, d7, d8 │ │ │ │ @ instruction: 0x4603f9d9 │ │ │ │ pop {r5, r9, sl, lr} │ │ │ │ @@ -378327,34 +378327,34 @@ │ │ │ │ @ instruction: 0xf04f4819 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ mrc2 6, 2, pc, cr14, cr5, {4} │ │ │ │ @ instruction: 0xf68ce793 │ │ │ │ svclt 0x0000ef14 │ │ │ │ addeq r4, sl, r6, ror sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r3, lr, r8, asr #29 │ │ │ │ + rsbseq r3, lr, ip, asr #29 │ │ │ │ @ instruction: 0xfffff85b │ │ │ │ - rsbseq r3, lr, r6, lsl pc │ │ │ │ - rsbseq r3, lr, r8, asr pc │ │ │ │ - @ instruction: 0x007e3e9c │ │ │ │ - rsbseq r3, sp, r4, asr #21 │ │ │ │ + rsbseq r3, lr, sl, lsl pc │ │ │ │ + rsbseq r3, lr, ip, asr pc │ │ │ │ + rsbseq r3, lr, r0, lsr #29 │ │ │ │ + rsbseq r3, sp, r8, asr #21 │ │ │ │ strdeq r4, [sl], sl │ │ │ │ - rsbseq r3, lr, sl, ror #28 │ │ │ │ - @ instruction: 0x007d3a92 │ │ │ │ + rsbseq r3, lr, lr, ror #28 │ │ │ │ + @ instruction: 0x007d3a96 │ │ │ │ @ instruction: 0xfffff67d │ │ │ │ @ instruction: 0xfffff383 │ │ │ │ - rsbseq r3, lr, ip, lsr #28 │ │ │ │ - rsbseq r3, sp, r4, asr sl │ │ │ │ - rsbseq r3, lr, r2, lsl lr │ │ │ │ - rsbseq r3, sp, sl, lsr sl │ │ │ │ + rsbseq r3, lr, r0, lsr lr │ │ │ │ + rsbseq r3, sp, r8, asr sl │ │ │ │ + rsbseq r3, lr, r6, lsl lr │ │ │ │ + rsbseq r3, sp, lr, lsr sl │ │ │ │ @ instruction: 0xfffff6ed │ │ │ │ - rsbseq r3, lr, r6, ror #27 │ │ │ │ - rsbseq r3, sp, lr, lsl #20 │ │ │ │ - rsbseq r3, lr, r8, asr #27 │ │ │ │ - rsbseq r3, sp, lr, ror #19 │ │ │ │ + rsbseq r3, lr, sl, ror #27 │ │ │ │ + rsbseq r3, sp, r2, lsl sl │ │ │ │ + rsbseq r3, lr, ip, asr #27 │ │ │ │ + ldrshteq r3, [sp], #-146 @ 0xffffff6e │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece078c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ strmi r4, [r8], -r5, lsl #12 │ │ │ │ vrhadd.u32 d25, d7, d5 │ │ │ │ stmvs r3, {r0, r3, r5, r6, fp, ip, sp, lr, pc} │ │ │ │ @@ -378376,16 +378376,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [lr, #-596]! @ 0xfffffdac │ │ │ │ stmdbls r5, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6954478 │ │ │ │ blls 308dd4 >::resize(unsigned int)@@Base+0x241f0> │ │ │ │ andlt r4, r7, r8, lsl r6 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - rsbseq r3, lr, r8, lsr #27 │ │ │ │ - rsbseq r3, sp, r4, lsr #18 │ │ │ │ + rsbseq r3, lr, ip, lsr #27 │ │ │ │ + rsbseq r3, sp, r8, lsr #18 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece0808 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r6, r0, ror #31 │ │ │ │ strmi r4, [r8], -r4, lsl #12 │ │ │ │ vrhadd.u32 d25, d7, d5 │ │ │ │ stmvs r3, {r0, r1, r3, r5, fp, ip, sp, lr, pc} │ │ │ │ @@ -378410,16 +378410,16 @@ │ │ │ │ cmncs r7, r5 │ │ │ │ ldrbtmi r4, [r8], #-2053 @ 0xfffff7fb │ │ │ │ @ instruction: 0xf695300c │ │ │ │ stmdami r4, {r0, r1, r2, r4, r5, r6, r7, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ ldc2 6, cr15, [r2, #596]! @ 0x254 │ │ │ │ ldrb r9, [r0, r5, lsl #22] │ │ │ │ - rsbseq r3, lr, sl, lsl sp │ │ │ │ - @ instruction: 0x007d3896 │ │ │ │ + rsbseq r3, lr, lr, lsl sp │ │ │ │ + @ instruction: 0x007d389a │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece0890 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 70d618 │ │ │ │ blmi 7358b0 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ strmi r4, [ip], -r8, lsl #12 │ │ │ │ @@ -378440,15 +378440,15 @@ │ │ │ │ subsmi r9, sl, r3, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ andcs sp, r1, r2, lsl #2 │ │ │ │ ldclt 0, cr11, [r0, #-20]! @ 0xffffffec │ │ │ │ cdp 6, 3, cr15, cr0, cr12, {4} │ │ │ │ addeq r4, sl, lr, lsr #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r3, lr, r8, ror #25 │ │ │ │ + rsbseq r3, lr, ip, ror #25 │ │ │ │ addeq r4, sl, r6, ror sl │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece0908 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 108d610 │ │ │ │ blmi 10b5940 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ @@ -378475,15 +378475,15 @@ │ │ │ │ ldrtmi r1, [r0], -r1, lsl #6 │ │ │ │ strls r2, [r0, #-768] @ 0xfffffd00 │ │ │ │ @ instruction: 0xf520f081 │ │ │ │ stmdacs r1, {r2, r9, sl, lr} │ │ │ │ ldc 1, cr13, [r7, #104] @ 0x68 │ │ │ │ @ instruction: 0xf04f7b00 │ │ │ │ ldrshtvs r3, [fp], pc │ │ │ │ - blmi 9d1f88 │ │ │ │ + blmi 9d1f88 │ │ │ │ tstcs r5, r0, lsr r6 │ │ │ │ blvc 1c4dc4 >::_M_default_append(unsigned int)@@Base+0x95d4> │ │ │ │ @ instruction: 0xf08a447b │ │ │ │ bmi 946664 │ │ │ │ ldrbtmi r4, [sl], #-2842 @ 0xfffff4e6 │ │ │ │ ldmdavs sl, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ subsmi r9, sl, r9, lsl #22 │ │ │ │ @@ -378508,23 +378508,23 @@ │ │ │ │ stmdami lr, {r0, r3, r4, r5, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1569 @ 0xfffff9df │ │ │ │ ldc2l 6, cr15, [r4], #596 @ 0x254 │ │ │ │ @ instruction: 0xf68ce7cd │ │ │ │ svclt 0x0000edaa │ │ │ │ addeq r4, sl, r6, lsr sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrsbteq r0, [sp], #-102 @ 0xffffff9a │ │ │ │ - rsbseq r3, lr, ip, lsr ip │ │ │ │ + ldrsbteq r0, [sp], #-106 @ 0xffffff96 │ │ │ │ + rsbseq r3, lr, r0, asr #24 │ │ │ │ @ instruction: 0x008a49b2 │ │ │ │ - ldrsbteq r3, [lr], #-176 @ 0xffffff50 │ │ │ │ - rsbseq r3, sp, ip, asr #14 │ │ │ │ - ldrhteq r3, [lr], #-182 @ 0xffffff4a │ │ │ │ - rsbseq r3, sp, r2, lsr r7 │ │ │ │ - @ instruction: 0x007e3b9e │ │ │ │ - rsbseq r3, sp, sl, lsl r7 │ │ │ │ + ldrsbteq r3, [lr], #-180 @ 0xffffff4c │ │ │ │ + rsbseq r3, sp, r0, asr r7 │ │ │ │ + ldrhteq r3, [lr], #-186 @ 0xffffff46 │ │ │ │ + rsbseq r3, sp, r6, lsr r7 │ │ │ │ + rsbseq r3, lr, r2, lsr #23 │ │ │ │ + rsbseq r3, sp, lr, lsl r7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece0a34 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 1b0d77c │ │ │ │ blmi 1b35a5c │ │ │ │ ldrbtmi r2, [sl], #-1792 @ 0xfffff900 │ │ │ │ strls r4, [r4, -r6, lsl #12] │ │ │ │ @@ -378625,39 +378625,39 @@ │ │ │ │ ldrb pc, [r8, -pc, lsl #24]! @ │ │ │ │ stcl 6, cr15, [r4], {140} @ 0x8c │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ addeq r4, sl, sl, lsl #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r3, lr, ip, asr #22 │ │ │ │ + rsbseq r3, lr, r0, asr fp │ │ │ │ @ instruction: 0xfffffe8b │ │ │ │ - rsbseq r3, lr, sl, lsl #23 │ │ │ │ - rsbseq r3, lr, sl, lsr #23 │ │ │ │ + rsbseq r3, lr, lr, lsl #23 │ │ │ │ + rsbseq r3, lr, lr, lsr #23 │ │ │ │ andeq r0, r0, r9, lsr #3 │ │ │ │ - rsbseq r3, lr, r0, ror #21 │ │ │ │ - rsbseq r3, sp, ip, asr r6 │ │ │ │ + rsbseq r3, lr, r4, ror #21 │ │ │ │ + rsbseq r3, sp, r0, ror #12 │ │ │ │ umulleq r4, sl, r2, r8 │ │ │ │ - ldrhteq r3, [lr], #-160 @ 0xffffff60 │ │ │ │ - rsbseq r3, sp, ip, lsr #12 │ │ │ │ + ldrhteq r3, [lr], #-164 @ 0xffffff5c │ │ │ │ + rsbseq r3, sp, r0, lsr r6 │ │ │ │ @ instruction: 0xfffffd97 │ │ │ │ @ instruction: 0xfffffcfd │ │ │ │ - rsbseq r3, lr, r4, ror sl │ │ │ │ - ldrshteq r3, [sp], #-80 @ 0xffffffb0 │ │ │ │ - rsbseq r3, lr, ip, asr sl │ │ │ │ - ldrsbteq r3, [sp], #-88 @ 0xffffffa8 │ │ │ │ + rsbseq r3, lr, r8, ror sl │ │ │ │ + ldrshteq r3, [sp], #-84 @ 0xffffffac │ │ │ │ + rsbseq r3, lr, r0, ror #20 │ │ │ │ + ldrsbteq r3, [sp], #-92 @ 0xffffffa4 │ │ │ │ @ instruction: 0xfffffc3f │ │ │ │ - rsbseq r3, lr, r0, ror #21 │ │ │ │ - ldrsbteq r0, [sp], #-74 @ 0xffffffb6 │ │ │ │ - rsbseq r3, lr, sl, lsl #20 │ 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0xfffff6ff │ │ │ │ blx feec74ce │ │ │ │ ldrmi r9, [r8], -r1, lsl #22 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - rsbseq r3, lr, lr, lsl r9 │ │ │ │ - @ instruction: 0x007d349a │ │ │ │ + rsbseq r3, lr, r2, lsr #18 │ │ │ │ + @ instruction: 0x007d349e │ │ │ │ andeq r0, r0, r0 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece0c94 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46060ff0 │ │ │ │ vmax.u32 d20, d6, d8 │ │ │ │ strmi pc, [r4], -r7, ror #27 │ │ │ │ @@ -378701,15 +378701,15 @@ │ │ │ │ stcpl 2, cr15, [r9], {64} @ 0x40 │ │ │ │ @ instruction: 0xf104447b │ │ │ │ @ instruction: 0xf8cd0170 │ │ │ │ addseq ip, r2, r0 │ │ │ │ ldc2l 6, cr15, [r6], #584 @ 0x248 │ │ │ │ andlt r2, r3, r1 │ │ │ │ svclt 0x0000bd30 │ │ │ │ - rsbseq r3, lr, r0, lsr #19 │ │ │ │ + rsbseq r3, lr, r4, lsr #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece0d18 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 7cdaa0 │ │ │ │ blmi 7f5d38 │ │ │ │ ldrbtmi r4, [sl], #-1541 @ 0xfffff9fb │ │ │ │ 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ldrsbteq r3, [lr], #-20 @ 0xffffffec │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0068f8cc │ │ │ │ adclt r4, r0, pc, ror #21 │ │ │ │ strmi r4, [lr], -pc, ror #23 │ │ │ │ bvs fe49b5ac │ │ │ │ @@ -379499,47 +379499,47 @@ │ │ │ │ stmdbmi r6!, {r2, r4, r5, r6, r7, r8, sl, fp, sp, lr, pc} │ │ │ │ ldrtmi r4, [r8], -r2, lsr #12 │ │ │ │ @ instruction: 0xf0894479 │ │ │ │ ldrbt pc, [r9], r7, lsr #5 @ │ │ │ │ addeq r3, sl, ip, lsl #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ strdeq r5, [sl], r2 │ │ │ │ - rsbseq r3, lr, r4, lsl #1 │ │ │ │ - rsbseq r2, sp, r0, asr #21 │ │ │ │ - rsbseq r3, lr, ip, rrx │ │ │ │ - rsbseq r2, sp, r8, lsr #21 │ │ │ │ - rsbseq r3, lr, r4, asr r0 │ │ │ │ - @ instruction: 0x007d2a90 │ │ │ │ + rsbseq r3, lr, r8, lsl #1 │ │ │ │ + rsbseq r2, sp, r4, asr #21 │ │ │ │ + rsbseq r3, lr, r0, ror r0 │ │ │ │ + rsbseq r2, sp, ip, lsr #21 │ │ │ │ + rsbseq r3, lr, r8, asr r0 │ │ │ │ + @ instruction: 0x007d2a94 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[lr], #-236 @ 0xffffff14 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2c5cc8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0xf8df4616 │ │ │ │ @ instruction: 0xf8df2524 │ │ │ │ @@ -379870,38 +379870,38 @@ │ │ │ │ @ instruction: 0xf0e2f089 │ │ │ │ svclt 0x0000e638 │ │ │ │ stmda r6!, {r0, r2, r4, r7, r9, sl, ip, lr, pc} │ │ │ │ cdpcc 14, 1, cr2, cr1, cr11, {0} │ │ │ │ addeq r3, sl, r4, lsr #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r3, sl, r0, ror #16 │ │ │ │ - rsbseq r2, lr, ip, ror #25 │ │ │ │ - rsbseq r2, lr, r2, lsr #20 │ │ │ │ - rsbseq r2, sp, lr, asr r4 │ │ │ │ - rsbseq r2, lr, sl, lsl #20 │ │ │ │ - rsbseq r2, sp, r6, asr #8 │ │ │ │ - rsbseq r2, lr, r6, lsr #19 │ │ │ │ - @ instruction: 0x007e2990 │ │ │ │ - rsbseq r2, lr, ip, asr #18 │ │ │ │ - rsbseq r2, sp, r6, lsl #7 │ │ │ │ - rsbseq r2, lr, r2, lsr r9 │ │ │ │ - rsbseq r2, sp, ip, ror #6 │ │ │ │ - rsbseq r2, lr, r4, lsl r9 │ │ │ │ - rsbseq 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rsbseq r1, sp, r8, lsr sp │ │ │ │ + rsbseq r2, lr, r0, ror #5 │ │ │ │ + rsbseq r1, sp, sl, lsl sp │ │ │ │ + rsbseq r2, lr, r4, asr #5 │ │ │ │ + ldrshteq r1, [sp], #-206 @ 0xffffff32 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a8f8cc │ │ │ │ @ instruction: 0x267cf8df │ │ │ │ @ instruction: 0xf8dfb090 │ │ │ │ @ instruction: 0x4607367c │ │ │ │ @@ -380613,134 +380613,134 @@ │ │ │ │ svcvc 0x00efffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffefffff │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ldrdeq r2, [sl], ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r2, lr, sl, lsl #4 │ │ │ │ + rsbseq r2, lr, lr, lsl #4 │ │ │ │ @ instruction: 0xfffff53d │ │ │ │ - ldrhteq r2, [lr], #-70 @ 0xffffffba │ │ │ │ + ldrhteq r2, [lr], #-74 @ 0xffffffb6 │ │ │ │ + rsbseq r2, lr, r2, ror #3 │ │ │ │ ldrsbteq r2, [lr], #-30 @ 0xffffffe2 │ │ │ │ - ldrsbteq r2, [lr], #-26 @ 0xffffffe6 │ │ │ │ - rsbseq r1, sp, r4, lsl ip │ │ │ │ + rsbseq r1, sp, r8, lsl ip │ │ │ │ addeq r2, sl, r6, asr #28 │ │ │ │ - @ instruction: 0x007e219c │ │ │ │ - ldrsbteq r1, [sp], #-182 @ 0xffffff4a │ │ │ │ + rsbseq r2, lr, r0, lsr #3 │ │ │ │ + ldrsbteq r1, [sp], #-186 @ 0xffffff46 │ │ │ │ @ instruction: 0xffffedaf │ │ │ │ - rsbseq r2, lr, lr, lsl #9 │ │ │ │ - rsbseq r2, lr, sl, asr r4 │ │ │ │ - rsbseq r2, lr, ip, asr r4 │ │ │ │ + @ instruction: 0x007e2492 │ │ │ │ + rsbseq r2, lr, lr, asr r4 │ │ │ │ + rsbseq r2, lr, r0, ror #8 │ │ │ │ @ instruction: 0xffffe7f9 │ │ │ │ - rsbseq r2, lr, sl, lsr #9 │ │ │ │ - rsbseq r2, lr, r6, asr r4 │ │ │ │ - rsbseq r2, lr, r8, asr #8 │ │ │ │ - rsbseq r2, lr, lr, ror #1 │ │ │ │ - rsbseq r1, sp, r8, lsr #22 │ │ │ │ - ldrsbteq r2, [lr], #-0 │ │ │ │ - rsbseq r1, sp, sl, lsl #22 │ │ │ │ + rsbseq r2, lr, lr, lsr #9 │ │ │ │ + rsbseq r2, lr, sl, asr r4 │ │ │ │ + rsbseq r2, lr, ip, asr #8 │ │ │ │ + ldrshteq r2, [lr], #-2 │ │ │ │ + rsbseq r1, sp, ip, lsr #22 │ │ │ │ + ldrsbteq r2, [lr], #-4 │ │ │ │ + rsbseq r1, sp, lr, lsl #22 │ │ │ │ @ instruction: 0xffffe6eb │ │ │ │ - rsbseq r2, lr, lr, lsl #1 │ │ │ │ - rsbseq r1, sp, r8, asr #21 │ │ │ │ - rsbseq r2, lr, r0, ror r0 │ │ │ │ - rsbseq r1, sp, sl, lsr #21 │ │ │ │ + @ instruction: 0x007e2092 │ │ │ │ + rsbseq r1, sp, ip, asr #21 │ │ │ │ + rsbseq r2, lr, r4, ror r0 │ │ │ │ + rsbseq r1, sp, lr, lsr #21 │ │ │ │ @ instruction: 0xfffffba3 │ │ │ │ - rsbseq r2, lr, lr, lsr r0 │ │ │ │ - rsbseq r1, sp, r8, ror sl │ │ │ │ + rsbseq r2, lr, r2, asr #32 │ │ │ │ + rsbseq r1, sp, ip, ror sl │ │ │ │ @ instruction: 0xffffe625 │ │ │ │ - rsbseq r2, lr, ip │ │ │ │ - rsbseq r1, sp, r6, asr #20 │ │ │ │ - rsbseq r1, lr, sl, ror #31 │ │ │ │ - rsbseq r1, sp, r2, lsr #20 │ │ │ │ + rsbseq r2, lr, r0, lsl r0 │ │ │ │ + rsbseq r1, sp, sl, asr #20 │ │ │ │ + rsbseq r1, lr, lr, ror #31 │ │ │ │ + rsbseq r1, sp, r6, lsr #20 │ │ │ │ @ instruction: 0xffffe58f │ │ │ │ - ldrhteq r1, [lr], #-246 @ 0xffffff0a │ │ │ │ - ldrshteq r1, [sp], #-144 @ 0xffffff70 │ │ │ │ + ldrhteq r1, [lr], #-250 @ 0xffffff06 │ │ │ │ + ldrshteq r1, [sp], #-148 @ 0xffffff6c │ │ │ │ @ instruction: 0xffffeb35 │ │ │ │ - rsbseq r1, lr, r4, lsl #31 │ │ │ │ - ldrhteq r1, [sp], #-158 @ 0xffffff62 │ │ │ │ - ldrshteq r2, [lr], #-46 @ 0xffffffd2 │ │ │ │ - rsbseq r2, lr, sl, lsl r3 │ │ │ │ - rsbseq r1, lr, r2, asr #30 │ │ │ │ - rsbseq r1, sp, ip, ror r9 │ │ │ │ - ldrshteq r2, [lr], #-36 @ 0xffffffdc │ │ │ │ - rsbseq r2, lr, sl, asr #6 │ │ │ │ - rsbseq r1, lr, r4, lsl #30 │ │ │ │ - rsbseq r1, sp, r0, asr #18 │ │ │ │ - ldrsbteq r3, [lr], #-174 @ 0xffffff52 │ │ │ │ - rsbseq r2, lr, ip, ror #6 │ │ │ │ - rsbseq r2, lr, sl, lsl r3 │ │ │ │ - rsbseq r1, lr, r0, asr #29 │ │ │ │ - ldrshteq r1, [sp], #-140 @ 0xffffff74 │ │ │ │ - rsbseq r2, lr, r2, asr r3 │ │ │ │ - @ instruction: 0x007e2398 │ │ │ │ - rsbseq r1, lr, r6, lsl #29 │ │ │ │ - rsbseq r1, sp, r2, asr #17 │ │ │ │ - rsbseq r2, lr, r4, lsl #7 │ │ │ │ - rsbseq r2, lr, r2, asr #7 │ │ │ │ - rsbseq r1, lr, ip, asr #28 │ │ │ │ - rsbseq r1, sp, r8, lsl #17 │ │ │ │ - rsbseq r2, lr, r4, asr #7 │ │ │ │ + rsbseq r1, lr, r8, lsl #31 │ │ │ │ + rsbseq r1, sp, r2, asr #19 │ │ │ │ + rsbseq r2, lr, r2, lsl #6 │ │ │ │ + rsbseq r2, lr, lr, lsl r3 │ │ │ │ + rsbseq r1, lr, r6, asr #30 │ │ │ │ + rsbseq r1, sp, r0, lsl #19 │ │ │ │ + ldrshteq r2, [lr], #-40 @ 0xffffffd8 │ │ │ │ + rsbseq r2, lr, lr, asr #6 │ │ │ │ + rsbseq r1, lr, r8, lsl #30 │ │ │ │ + rsbseq r1, sp, r4, asr #18 │ │ │ │ + rsbseq r3, lr, r2, ror #21 │ │ │ │ + rsbseq r2, lr, r0, ror r3 │ │ │ │ + rsbseq r2, lr, lr, lsl r3 │ │ │ │ + rsbseq r1, lr, r4, asr #29 │ │ │ │ + rsbseq r1, sp, r0, lsl #18 │ │ │ │ + rsbseq r2, lr, r6, asr r3 │ │ │ │ + @ instruction: 0x007e239c │ │ │ │ + rsbseq r1, lr, sl, lsl #29 │ │ │ │ + rsbseq r1, sp, r6, asr #17 │ │ │ │ rsbseq r2, lr, r8, lsl #7 │ │ │ │ - ldrshteq r1, [lr], #-216 @ 0xffffff28 │ │ │ │ - rsbseq r1, sp, r4, lsr r8 │ │ │ │ - rsbseq r2, lr, r2, lsr #7 │ │ │ │ - ldrsbteq r2, [lr], #-52 @ 0xffffffcc │ │ │ │ - ldrhteq r1, [lr], #-222 @ 0xffffff22 │ │ │ │ - ldrshteq r1, [sp], #-122 @ 0xffffff86 │ │ │ │ - rsbseq r2, lr, r6, asr #8 │ │ │ │ - rsbseq r2, lr, lr, lsl r4 │ │ │ │ - rsbseq r2, lr, r8, lsr #7 │ │ │ │ - rsbseq r1, lr, ip, ror sp │ │ │ │ - ldrhteq r1, [sp], #-120 @ 0xffffff88 │ │ │ │ - rsbseq r2, lr, sl, lsl #8 │ │ │ │ - rsbseq r2, lr, r0, ror #8 │ │ │ │ - rsbseq r1, lr, r2, asr #26 │ │ │ │ - rsbseq r1, sp, lr, ror r7 │ │ │ │ - rsbseq r2, lr, ip, asr #8 │ │ │ │ - @ instruction: 0x007e2494 │ │ │ │ - rsbseq r1, lr, r6, lsl #26 │ │ │ │ - rsbseq r1, sp, r2, asr #14 │ │ │ │ - rsbseq r2, lr, ip, ror r4 │ │ │ │ - rsbseq r2, lr, r2, asr #9 │ │ │ │ - rsbseq r1, lr, ip, asr #25 │ │ │ │ - rsbseq r1, sp, r8, lsl #14 │ │ │ │ - rsbseq r2, lr, lr, lsr #9 │ │ │ │ - rsbseq r2, lr, ip, asr #9 │ │ │ │ - rsbseq r1, lr, r8, lsl #25 │ │ │ │ - rsbseq r1, sp, r4, asr #13 │ │ │ │ - rsbseq r2, lr, r8, lsl #10 │ │ │ │ - rsbseq r2, lr, ip, ror #9 │ │ │ │ - @ instruction: 0x007e249c │ │ │ │ - rsbseq r1, lr, r8, asr #24 │ │ │ │ - rsbseq r1, sp, r4, lsl #13 │ │ │ │ + rsbseq r2, lr, r6, asr #7 │ │ │ │ + rsbseq r1, lr, r0, asr lr │ │ │ │ + rsbseq r1, sp, ip, lsl #17 │ │ │ │ + rsbseq r2, lr, r8, asr #7 │ │ │ │ + rsbseq r2, lr, ip, lsl #7 │ │ │ │ + ldrshteq r1, [lr], #-220 @ 0xffffff24 │ │ │ │ + rsbseq r1, sp, r8, lsr r8 │ │ │ │ + rsbseq r2, lr, r6, lsr #7 │ │ │ │ + ldrsbteq r2, [lr], #-56 @ 0xffffffc8 │ │ │ │ + rsbseq r1, lr, r2, asr #27 │ │ │ │ + ldrshteq r1, [sp], #-126 @ 0xffffff82 │ │ │ │ + rsbseq r2, lr, sl, asr #8 │ │ │ │ + rsbseq r2, lr, r2, lsr #8 │ │ │ │ + rsbseq r2, lr, ip, lsr #7 │ │ │ │ + rsbseq r1, lr, r0, lsl #27 │ │ │ │ + ldrhteq r1, [sp], #-124 @ 0xffffff84 │ │ │ │ + rsbseq r2, lr, lr, lsl #8 │ │ │ │ + rsbseq r2, lr, r4, ror #8 │ │ │ │ + rsbseq r1, lr, r6, asr #26 │ │ │ │ + rsbseq r1, sp, r2, lsl #15 │ │ │ │ + rsbseq r2, lr, r0, asr r4 │ │ │ │ + @ instruction: 0x007e2498 │ │ │ │ + rsbseq r1, lr, sl, lsl #26 │ │ │ │ + rsbseq r1, sp, r6, asr #14 │ │ │ │ + rsbseq r2, lr, r0, lsl #9 │ │ │ │ rsbseq r2, lr, r6, asr #9 │ │ │ │ - rsbseq r2, lr, r0, lsl r5 │ │ │ │ - rsbseq r1, lr, ip, lsl #24 │ │ │ │ - rsbseq r1, sp, r8, asr #12 │ │ │ │ + ldrsbteq r1, [lr], #-192 @ 0xffffff40 │ │ │ │ + rsbseq r1, sp, ip, lsl #14 │ │ │ │ + ldrhteq r2, [lr], #-66 @ 0xffffffbe │ │ │ │ + ldrsbteq r2, [lr], #-64 @ 0xffffffc0 │ │ │ │ + rsbseq r1, lr, ip, lsl #25 │ │ │ │ + rsbseq r1, sp, r8, asr #13 │ │ │ │ + rsbseq r2, lr, ip, lsl #10 │ │ │ │ + ldrshteq r2, [lr], #-64 @ 0xffffffc0 │ │ │ │ + rsbseq r2, lr, r0, lsr #9 │ │ │ │ + rsbseq r1, lr, ip, asr #24 │ │ │ │ + rsbseq r1, sp, r8, lsl #13 │ │ │ │ + rsbseq r2, lr, sl, asr #9 │ │ │ │ + rsbseq r2, lr, r4, lsl r5 │ │ │ │ + rsbseq r1, lr, r0, lsl ip │ │ │ │ + rsbseq r1, sp, ip, asr #12 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece2c80 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi r6, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ @ instruction: 0xf07f4479 │ │ │ │ tstplt r8, r9, lsr r3 @ p-variant is OBSOLETE │ │ │ │ stc2l 3, cr15, [lr, #400]! @ 0x190 │ │ │ │ vstrlt s12, [r8, #-512] @ 0xfffffe00 │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ svclt 0x0000bd08 │ │ │ │ - rsbseq r1, lr, ip, lsr #20 │ │ │ │ + rsbseq r1, lr, r0, lsr sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece2cac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi r5, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ @ instruction: 0xf07f4479 │ │ │ │ tstplt r8, r3, lsr #6 @ p-variant is OBSOLETE │ │ │ │ ldc2l 3, cr15, [r8, #400] @ 0x190 │ │ │ │ mlaeq ip, r0, r8, pc @ │ │ │ │ svclt 0x0000bd08 │ │ │ │ - rsbseq r1, lr, r0, lsl #20 │ │ │ │ + rsbseq r1, lr, r4, lsl #20 │ │ │ │ andcs r6, r1, fp, lsl #18 │ │ │ │ ldc 8, cr6, [r3, #108] @ 0x6c │ │ │ │ @ instruction: 0xeeb07b28 │ │ │ │ vstr d7, [r2, #796] @ 0x31c │ │ │ │ ldrbmi r7, [r0, -r0, lsl #22]! │ │ │ │ @ instruction: 0xeebf690a │ │ │ │ vmov.f64 d6, #112 @ 0x3f800000 1.0 │ │ │ │ @@ -380887,16 +380887,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ blx 1949770 │ │ │ │ ldrmi r9, [r0], -r1, lsl #20 │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ ldrmi r2, [r0], -r0, lsl #6 │ │ │ │ andlt r6, r2, r3, lsr #32 │ │ │ │ svclt 0x0000bd10 │ │ │ │ - rsbseq r2, lr, r2, asr #2 │ │ │ │ - rsbseq r1, sp, lr, ror #3 │ │ │ │ + rsbseq r2, lr, r6, asr #2 │ │ │ │ + ldrshteq r1, [sp], #-18 @ 0xffffffee │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece2f48 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbmi sl!, {r3, r5, r7, r8, r9, sl, fp} │ │ │ │ bmi c1d5a4 │ │ │ │ ldrbtmi fp, [r9], #-147 @ 0xffffff6d │ │ │ │ @ instruction: 0xf10dad0c │ │ │ │ @@ -380967,16 +380967,16 @@ │ │ │ │ orrscs r9, fp, r1 │ │ │ │ ldrbtmi r4, [r8], #-2053 @ 0xfffff7fb │ │ │ │ @ instruction: 0xf693300c │ │ │ │ stmdami r4, {r0, r1, r3, r4, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf9b6f693 │ │ │ │ ldrb r9, [ip, r1, lsl #20] │ │ │ │ - ldrshteq r1, [lr], #-242 @ 0xffffff0e │ │ │ │ - @ instruction: 0x007d109e │ │ │ │ + ldrshteq r1, [lr], #-246 @ 0xffffff0a │ │ │ │ + rsbseq r1, sp, r2, lsr #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece3088 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [sp], -r8, ror #31 │ │ │ │ stmdbvs fp, {r2, r4, r9, sl, lr} │ │ │ │ stmdavs r2, {r0, r1, r7, ip, sp, pc} │ │ │ │ ldmdavs fp, {r0, r7, r8, fp, sp, lr} │ │ │ │ @@ -381009,16 +381009,16 @@ │ │ │ │ bls 20a4bc >::_M_default_append(unsigned int)@@Base+0x4eccc> │ │ │ │ andlt r4, r3, r0, lsl r6 │ │ │ │ stccs 13, cr11, [r2], {48} @ 0x30 │ │ │ │ strmi fp, [r4], -r8, lsl #30 │ │ │ │ stccs 0, cr13, [r1], {213} @ 0xd5 │ │ │ │ strcs fp, [r2], #-3848 @ 0xfffff0f8 │ │ │ │ svclt 0x0000e7d1 │ │ │ │ - rsbseq r1, lr, r0, ror #30 │ │ │ │ - rsbseq r1, sp, ip │ │ │ │ + rsbseq r1, lr, r4, ror #30 │ │ │ │ + rsbseq r1, sp, r0, lsl r0 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece3130 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ blvs 7c75b8 │ │ │ │ ldc 8, cr6, [r3, #108] @ 0x6c │ │ │ │ vmov.u16 r7, d4[2] │ │ │ │ @@ -381169,22 +381169,22 @@ │ │ │ │ @ instruction: 0xff6af692 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ @ instruction: 0xf826f693 │ │ │ │ @ instruction: 0xf68ae7ab │ │ │ │ svclt 0x0000e8dc │ │ │ │ umulleq r2, sl, r8, r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r1, lr, r8, ror sp │ │ │ │ - rsbseq r0, sp, r4, lsr #28 │ │ │ │ + rsbseq r1, lr, ip, ror sp │ │ │ │ + rsbseq r0, sp, r8, lsr #28 │ │ │ │ addeq r2, sl, sl, asr r0 │ │ │ │ - rsbseq r2, pc, r6, ror r0 @ │ │ │ │ - rsbseq r1, lr, r2, lsl #26 │ │ │ │ - rsbseq r0, sp, lr, lsr #27 │ │ │ │ - rsbseq r1, lr, r6, ror #25 │ │ │ │ - @ instruction: 0x007d0d98 │ │ │ │ + rsbseq r2, pc, sl, ror r0 @ │ │ │ │ + rsbseq r1, lr, r6, lsl #26 │ │ │ │ + ldrhteq r0, [sp], #-210 @ 0xffffff2e │ │ │ │ + rsbseq r1, lr, sl, ror #25 │ │ │ │ + @ instruction: 0x007d0d9c │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece33cc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ ldrdlt ip, [r9], ip @ │ │ │ │ strcs r4, [r0], #-2358 @ 0xfffff6ca │ │ │ │ ldrbtmi r4, [ip], #3382 @ 0xd36 │ │ │ │ @@ -381239,31 +381239,31 @@ │ │ │ │ stmdals r5, {r0, r1, r2, r3, r4, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6924629 │ │ │ │ bfi pc, fp, (invalid: 31:25) @ │ │ │ │ ldmda r0, {r1, r3, r7, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq r1, sl, lr, ror #30 │ │ │ │ @ instruction: 0xfffff8e9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r1, lr, r2, ror ip │ │ │ │ - rsbseq r1, pc, r8, lsl #31 │ │ │ │ + rsbseq r1, lr, r6, ror ip │ │ │ │ + rsbseq r1, pc, ip, lsl #31 │ │ │ │ @ instruction: 0xffffffab │ │ │ │ @ instruction: 0xfffffbe5 │ │ │ │ @ instruction: 0xfffffe75 │ │ │ │ @ instruction: 0xfffffcfd │ │ │ │ @ instruction: 0xfffffd79 │ │ │ │ @ instruction: 0xfffff8d1 │ │ │ │ @ instruction: 0xfffffc41 │ │ │ │ @ instruction: 0xfffffa49 │ │ │ │ @ instruction: 0xfffffaf9 │ │ │ │ @ instruction: 0xfffff88f │ │ │ │ @ instruction: 0xfffffa57 │ │ │ │ @ instruction: 0xfffffa41 │ │ │ │ addeq r1, sl, r8, ror #29 │ │ │ │ - ldrsbteq r1, [lr], #-180 @ 0xffffff4c │ │ │ │ - rsbseq r0, sp, lr, ror ip │ │ │ │ + ldrsbteq r1, [lr], #-184 @ 0xffffff48 │ │ │ │ + rsbseq r0, sp, r2, lsl #25 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece3508 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd8 │ │ │ │ ldrdlt lr, [r8], r0 │ │ │ │ strcs r4, [r0], #-2355 @ 0xfffff6cd │ │ │ │ ldrdgt pc, [ip], #143 @ 0x8f │ │ │ │ @@ -381315,31 +381315,31 @@ │ │ │ │ @ instruction: 0xf6924478 │ │ │ │ bls 30bfec >::resize(unsigned int)@@Base+0x27408> │ │ │ │ @ instruction: 0xf689e7e3 │ │ │ │ svclt 0x0000efba │ │ │ │ addeq r1, sl, r0, lsr lr │ │ │ │ @ instruction: 0xfffff7ab │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r1, lr, r4, lsr fp │ │ │ │ - rsbseq r1, pc, sl, asr #28 │ │ │ │ + rsbseq r1, lr, r8, lsr fp │ │ │ │ + rsbseq r1, pc, lr, asr #28 │ │ │ │ @ instruction: 0xfffffe69 │ │ │ │ @ instruction: 0xfffffaa3 │ │ │ │ @ instruction: 0xfffffd33 │ │ │ │ @ instruction: 0xfffffbbb │ │ │ │ @ instruction: 0xfffffc37 │ │ │ │ @ instruction: 0xfffff78f │ │ │ │ @ instruction: 0xfffff909 │ │ │ │ @ instruction: 0xfffff9bb │ │ │ │ @ instruction: 0xfffff751 │ │ │ │ @ instruction: 0xfffff919 │ │ │ │ @ instruction: 0xfffff905 │ │ │ │ @ instruction: 0xfffffae1 │ │ │ │ addeq r1, sl, r6, lsr #27 │ │ │ │ - @ instruction: 0x007e1a90 │ │ │ │ - rsbseq r0, sp, ip, lsr fp │ │ │ │ + @ instruction: 0x007e1a94 │ │ │ │ + rsbseq r0, sp, r0, asr #22 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece3638 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldmdbmi r5, {r0, r2, r3, r9, sl, lr} │ │ │ │ stmdavs r0, {r2, r9, sl, lr}^ │ │ │ │ stmib sp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -381358,27 +381358,27 @@ │ │ │ │ tstpvc r7, pc, asr #8 @ p-variant is OBSOLETE │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2l 6, cr15, [ip, #584]! @ 0x248 │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf6924478 │ │ │ │ strtmi pc, [r0], -r7, lsr #29 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ - rsbseq r1, pc, ip, lsr sp @ │ │ │ │ - ldrsbteq r1, [lr], #-148 @ 0xffffff6c │ │ │ │ - rsbseq r0, sp, r0, lsl #21 │ │ │ │ + rsbseq r1, pc, r0, asr #26 │ │ │ │ + ldrsbteq r1, [lr], #-152 @ 0xffffff68 │ │ │ │ + rsbseq r0, sp, r4, lsl #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece36ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460b0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2308 @ 0xfffff6fc │ │ │ │ ldmdavs r8, {r0, r1, r3, r4, fp, sp, lr} │ │ │ │ ldc 6, cr15, [lr, #-552]! @ 0xfffffdd8 │ │ │ │ @ instruction: 0xf080fab0 │ │ │ │ @ instruction: 0xbd080940 │ │ │ │ - rsbseq r1, pc, lr, asr #25 │ │ │ │ + ldrsbteq r1, [pc], #-194 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ @ instruction: 0x47706013 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ ldrbmi r6, [r0, -fp, asr #32]! │ │ │ │ cmppcs sl, r3, asr #12 @ p-variant is OBSOLETE │ │ │ │ smlalbtcs pc, r6, r0, r6 @ │ │ │ │ andcs r6, r1, r1, lsl r0 │ │ │ │ @@ -381425,16 +381425,16 @@ │ │ │ │ ldclt 0, cr11, [r0, #-8] │ │ │ │ ldrmi r2, [r0], -r0, lsl #6 │ │ │ │ andlt r6, r2, r3, lsr #32 │ │ │ │ svclt 0x0000bd10 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ qasxcc lr, ip, r8 │ │ │ │ svccc 0x00d78b56 │ │ │ │ - rsbseq r1, lr, r6, lsl r9 │ │ │ │ - rsbseq r0, sp, lr, lsl #19 │ │ │ │ + rsbseq r1, lr, sl, lsl r9 │ │ │ │ + @ instruction: 0x007d0992 │ │ │ │ ldmdavs r2, {r1, r3, r8, fp, sp, lr} │ │ │ │ bleq bc7bfc │ │ │ │ bleq ff1c808c │ │ │ │ blx 5c8180 │ │ │ │ ldc 8, cr13, [pc, #20] @ 18c5d4 │ │ │ │ andcs r0, r1, sp, lsl #22 │ │ │ │ bleq 1c7bd4 >::_M_default_append(unsigned int)@@Base+0xc3e4> │ │ │ │ @@ -381804,15 +381804,15 @@ │ │ │ │ @ instruction: 0x4640e7d1 │ │ │ │ @ instruction: 0xf14af08b │ │ │ │ blpl 11c864c │ │ │ │ @ instruction: 0xf689e7b8 │ │ │ │ svclt 0x0000ebe0 │ │ │ │ addeq r1, sl, r2, ror #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrdeq r7, [r3], lr │ │ │ │ + addeq r7, r3, r6, ror #31 │ │ │ │ addeq r1, sl, r0, lsl #13 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece3dac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r4], r8, ror #31 │ │ │ │ stmdavs r4, {r1, r3, r8, fp, sp, lr}^ │ │ │ │ ldmdavs r2, {r1, r7, ip, sp, pc} │ │ │ │ @@ -381861,18 +381861,18 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9faf692 │ │ │ │ stmdbls r0, {r3, fp, lr} │ │ │ │ @ instruction: 0xf6924478 │ │ │ │ bls 1cb74c >::_M_default_append(unsigned int)@@Base+0xff5c> │ │ │ │ svclt 0x0000e7ab │ │ │ │ ... │ │ │ │ - rsbseq r1, lr, r4, ror #4 │ │ │ │ - ldrsbteq r0, [sp], #-44 @ 0xffffffd4 │ │ │ │ - rsbseq r1, lr, r4, lsr #4 │ │ │ │ - @ instruction: 0x007d029c │ │ │ │ + rsbseq r1, lr, r8, ror #4 │ │ │ │ + rsbseq r0, sp, r0, ror #5 │ │ │ │ + rsbseq r1, lr, r8, lsr #4 │ │ │ │ + rsbseq r0, sp, r0, lsr #5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece3e9c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ blvs 788324 │ │ │ │ ldc 8, cr6, [r3, #108] @ 0x6c │ │ │ │ vmov.u16 r7, d4[2] │ │ │ │ @@ -382227,22 +382227,22 @@ │ │ │ │ @ instruction: 0xf691113f │ │ │ │ qadd16mi pc, r1, fp @ │ │ │ │ @ instruction: 0xf6914630 │ │ │ │ sbfx pc, r7, #31, #10 │ │ │ │ stm ip, {r0, r3, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ addeq r1, sl, r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, lr, r2, lsl sp │ │ │ │ - rsbseq pc, ip, sl, lsl #27 │ │ │ │ + rsbseq r0, lr, r6, lsl sp │ │ │ │ + rsbseq pc, ip, lr, lsl #27 │ │ │ │ addeq r0, sl, r0, asr #31 │ │ │ │ - ldrshteq r0, [lr], #-204 @ 0xffffff34 │ │ │ │ - @ instruction: 0x007e0c9a │ │ │ │ - rsbseq pc, ip, r2, lsl sp @ │ │ │ │ - rsbseq r0, lr, lr, ror ip │ │ │ │ - ldrshteq pc, [ip], #-204 @ 0xffffff34 @ │ │ │ │ + rsbseq r0, lr, r0, lsl #26 │ │ │ │ + @ instruction: 0x007e0c9e │ │ │ │ + rsbseq pc, ip, r6, lsl sp @ │ │ │ │ + rsbseq r0, lr, r2, lsl #25 │ │ │ │ + rsbseq pc, ip, r0, lsl #26 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece4468 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ addlt ip, r9, r8, ror #1 │ │ │ │ strcs r4, [r0], #-2361 @ 0xfffff6c7 │ │ │ │ ldrbtmi r4, [ip], #3385 @ 0xd39 │ │ │ │ @@ -382300,16 +382300,16 @@ │ │ │ │ stmdals r5, {r0, r1, r3, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6914629 │ │ │ │ ldrb pc, [r9, r7, asr #30] @ │ │ │ │ svc 0x00fcf688 │ │ │ │ ldrdeq r0, [sl], r2 │ │ │ │ @ instruction: 0xfffff525 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, lr, r6, lsl ip │ │ │ │ - rsbseq r0, lr, ip, lsl #24 │ │ │ │ + rsbseq r0, lr, sl, lsl ip │ │ │ │ + rsbseq r0, lr, r0, lsl ip │ │ │ │ @ instruction: 0xffffffab │ │ │ │ @ instruction: 0xfffff211 │ │ │ │ @ instruction: 0xfffff211 │ │ │ │ @ instruction: 0xfffff8dd │ │ │ │ @ instruction: 0xfffff221 │ │ │ │ @ instruction: 0xfffffe61 │ │ │ │ @ instruction: 0xfffff9bd │ │ │ │ @@ -382317,16 +382317,16 @@ │ │ │ │ @ instruction: 0xfffff551 │ │ │ │ @ instruction: 0xfffffa27 │ │ │ │ @ instruction: 0xfffff1ed │ │ │ │ @ instruction: 0xfffff2b3 │ │ │ │ @ instruction: 0xfffff20b │ │ │ │ @ instruction: 0xfffff1fd │ │ │ │ addeq r0, sl, r0, asr #28 │ │ │ │ - rsbseq r0, lr, r0, ror #22 │ │ │ │ - ldrsbteq pc, [ip], #-182 @ 0xffffff4a @ │ │ │ │ + rsbseq r0, lr, r4, ror #22 │ │ │ │ + ldrsbteq pc, [ip], #-186 @ 0xffffff46 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece45b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd8 │ │ │ │ ldrdlt lr, [r8], ip │ │ │ │ strcs r4, [r0], #-2358 @ 0xfffff6ca │ │ │ │ ldrsbgt pc, [r8], #143 @ 0x8f @ │ │ │ │ @@ -382381,16 +382381,16 @@ │ │ │ │ @ instruction: 0xf6914478 │ │ │ │ bls 30cf30 >::resize(unsigned int)@@Base+0x2834c> │ │ │ │ @ instruction: 0xf688e7e3 │ │ │ │ svclt 0x0000ef5c │ │ │ │ addeq r0, sl, r0, lsl #27 │ │ │ │ @ instruction: 0xfffff3d3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, lr, r4, asr #21 │ │ │ │ - ldrhteq r0, [lr], #-170 @ 0xffffff56 │ │ │ │ + rsbseq r0, lr, r8, asr #21 │ │ │ │ + ldrhteq r0, [lr], #-174 @ 0xffffff52 │ │ │ │ @ instruction: 0xfffffe55 │ │ │ │ @ instruction: 0xfffff0bb │ │ │ │ @ instruction: 0xfffff0bb │ │ │ │ @ instruction: 0xfffff787 │ │ │ │ @ instruction: 0xfffffd0d │ │ │ │ @ instruction: 0xfffff869 │ │ │ │ @ instruction: 0xfffff599 │ │ │ │ @@ -382398,16 +382398,16 @@ │ │ │ │ @ instruction: 0xfffff8d5 │ │ │ │ @ instruction: 0xfffff09b │ │ │ │ @ instruction: 0xfffff161 │ │ │ │ @ instruction: 0xfffff0b9 │ │ │ │ @ instruction: 0xfffff0ad │ │ │ │ @ instruction: 0xfffff095 │ │ │ │ addeq r0, sl, sl, ror #25 │ │ │ │ - rsbseq r0, lr, r8, lsl #20 │ │ │ │ - rsbseq pc, ip, r0, lsl #21 │ │ │ │ + rsbseq r0, lr, ip, lsl #20 │ │ │ │ + rsbseq pc, ip, r4, lsl #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece46fc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldmdbmi r5, {r0, r2, r3, r9, sl, lr} │ │ │ │ stmdavs r0, {r2, r9, sl, lr}^ │ │ │ │ stmib sp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -382426,27 +382426,27 @@ │ │ │ │ biccs pc, r3, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ stc2 6, cr15, [sl, #580] @ 0x244 │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf6914478 │ │ │ │ strtmi pc, [r0], -r5, asr #28 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ - @ instruction: 0x007e0998 │ │ │ │ - rsbseq r0, lr, r4, asr #18 │ │ │ │ - ldrhteq pc, [ip], #-156 @ 0xffffff64 @ │ │ │ │ + @ instruction: 0x007e099c │ │ │ │ + rsbseq r0, lr, r8, asr #18 │ │ │ │ + rsbseq pc, ip, r0, asr #19 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece4770 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460b0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2308 @ 0xfffff6fc │ │ │ │ ldmdavs r8, {r0, r1, r3, r4, fp, sp, lr} │ │ │ │ ldcl 6, cr15, [ip], {137} @ 0x89 │ │ │ │ @ instruction: 0xf080fab0 │ │ │ │ @ instruction: 0xbd080940 │ │ │ │ - rsbseq r0, lr, sl, lsr #18 │ │ │ │ + rsbseq r0, lr, lr, lsr #18 │ │ │ │ andeq r0, r0, r0 │ │ │ │ @ instruction: 0x21b5f24c │ │ │ │ teqppl fp, r5, asr #5 @ p-variant is OBSOLETE │ │ │ │ andcs r6, r1, r1, lsl r0 │ │ │ │ submi r6, fp, fp, lsl r8 │ │ │ │ @ instruction: 0x47706013 │ │ │ │ svclt 0x000c2a01 │ │ │ │ @@ -382464,16 +382464,16 @@ │ │ │ │ stmdami r6, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrbtmi r2, [r8], #-411 @ 0xfffffe65 │ │ │ │ @ instruction: 0xf691300c │ │ │ │ stmdami r4, {r0, r2, r3, r4, r5, r8, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6914478 │ │ │ │ strdcs pc, [r1], -r9 │ │ │ │ svclt 0x0000bd08 │ │ │ │ - rsbseq r0, lr, lr, ror #17 │ │ │ │ - ldrshteq r0, [lr], #-140 @ 0xffffff74 │ │ │ │ + ldrshteq r0, [lr], #-130 @ 0xffffff7e │ │ │ │ + rsbseq r0, lr, r0, lsl #18 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece4804 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46940fd8 │ │ │ │ stmdavs r4, {r1, r3, r8, fp, sp, lr}^ │ │ │ │ ldmdavs r2, {r1, r2, r7, ip, sp, pc} │ │ │ │ ldrsbt pc, [r8], #-132 @ 0xffffff7c @ │ │ │ │ @@ -382536,16 +382536,16 @@ │ │ │ │ svccc 0x00f7401c │ │ │ │ ldrpl lr, [sl, #343]! @ 0x157 │ │ │ │ svccc 0x00f6be1c │ │ │ │ ldcgt 4, cr1, [ip], #-420 @ 0xfffffe5c │ │ │ │ svccc 0x00d23531 │ │ │ │ @ instruction: 0xc6ec5a7e │ │ │ │ svccc 0x00d04f20 │ │ │ │ - ldrshteq r0, [lr], #-126 @ 0xffffff82 │ │ │ │ - rsbseq pc, ip, r2, lsr r8 @ │ │ │ │ + rsbseq r0, lr, r2, lsl #16 │ │ │ │ + rsbseq pc, ip, r6, lsr r8 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece4924 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ addlt ip, r9, ip, asr #1 │ │ │ │ strcs r4, [r0], #-2354 @ 0xfffff6ce │ │ │ │ ldrbtmi r4, [ip], #3378 @ 0xd32 │ │ │ │ @@ -382572,15 +382572,15 @@ │ │ │ │ cmpvs sl, #606208 @ 0x94000 │ │ │ │ ldrbtmi r4, [r9], #-2597 @ 0xfffff5db │ │ │ │ ldrbtmi r6, [sl], #-1305 @ 0xfffffae7 │ │ │ │ ldrbvs r4, [sl, #-2340] @ 0xfffff6dc │ │ │ │ ldrbtmi r4, [r9], #-2596 @ 0xfffff5dc │ │ │ │ strmi lr, [lr], #-2499 @ 0xfffff63d │ │ │ │ stmib r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ - bmi a12000 │ │ │ │ + bmi a12000 │ │ │ │ ldrbtmi r4, [sl], #-2837 @ 0xfffff4eb │ │ │ │ ldmdavs sl, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ subsmi r9, sl, r7, lsl #22 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ @ instruction: 0x4628d11b │ │ │ │ ldclt 0, cr11, [r0, #-36]! @ 0xffffffdc │ │ │ │ vfma.f32 d20, d0, d12 │ │ │ │ @@ -382596,28 +382596,28 @@ │ │ │ │ strtmi r9, [r9], -r5, lsl #16 │ │ │ │ ldc2l 6, cr15, [r8], #580 @ 0x244 │ │ │ │ @ instruction: 0xf688e7d9 │ │ │ │ svclt 0x0000edae │ │ │ │ addeq r0, sl, r6, lsl sl │ │ │ │ andeq r0, r0, sp, asr r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, lr, sl, asr #15 │ │ │ │ - rsbseq r0, lr, r0, ror #15 │ │ │ │ + rsbseq r0, lr, lr, asr #15 │ │ │ │ + rsbseq r0, lr, r4, ror #15 │ │ │ │ @ instruction: 0xfffffe8b │ │ │ │ @ instruction: 0xffffffa5 │ │ │ │ andeq r0, r0, r7, ror #5 │ │ │ │ strheq r0, [r0], -r7 │ │ │ │ @ instruction: 0xfffffe43 │ │ │ │ @ instruction: 0xfffffe03 │ │ │ │ @ instruction: 0xfffffe13 │ │ │ │ @ instruction: 0xfffffe1f │ │ │ │ @ instruction: 0xfffffe21 │ │ │ │ addeq r0, sl, r2, lsr #19 │ │ │ │ - rsbseq r0, lr, r6, lsl #14 │ │ │ │ - rsbseq pc, ip, r8, lsr r7 @ │ │ │ │ + rsbseq r0, lr, sl, lsl #14 │ │ │ │ + rsbseq pc, ip, ip, lsr r7 @ │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r8, r4, asr #24 │ │ │ │ strmi r4, [r5], -r4, asr #18 │ │ │ │ mrcls 4, 0, r4, cr2, cr12, {3} │ │ │ │ @@ -382685,33 +382685,33 @@ │ │ │ │ ldmdami r1, {r0, r3, r7, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1617 @ 0xfffff9af │ │ │ │ mcrr2 6, 9, pc, r4, cr1 @ │ │ │ │ @ instruction: 0xf688e7e4 │ │ │ │ svclt 0x0000ecfa │ │ │ │ strdeq r0, [sl], r8 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, lr, r0, asr r6 │ │ │ │ - rsbseq pc, ip, r4, lsl #13 │ │ │ │ + rsbseq r0, lr, r4, asr r6 │ │ │ │ + rsbseq pc, ip, r8, lsl #13 │ │ │ │ @ instruction: 0x008a08ba │ │ │ │ - rsbseq r0, lr, r6, lsl #13 │ │ │ │ - ldrsbteq r0, [lr], #-84 @ 0xffffffac │ │ │ │ - rsbseq pc, ip, r8, lsl #12 │ │ │ │ - ldrhteq r0, [lr], #-90 @ 0xffffffa6 │ │ │ │ - rsbseq pc, ip, lr, ror #11 │ │ │ │ - rsbseq r0, lr, r4, lsr #11 │ │ │ │ - ldrsbteq pc, [ip], #-88 @ 0xffffffa8 @ │ │ │ │ - rsbseq r0, lr, r6, lsl #11 │ │ │ │ - rsbseq r0, lr, r6, ror #11 │ │ │ │ + rsbseq r0, lr, sl, lsl #13 │ │ │ │ + ldrsbteq r0, [lr], #-88 @ 0xffffffa8 │ │ │ │ + rsbseq pc, ip, ip, lsl #12 │ │ │ │ + ldrhteq r0, [lr], #-94 @ 0xffffffa2 │ │ │ │ + ldrshteq pc, [ip], #-82 @ 0xffffffae @ │ │ │ │ + rsbseq r0, lr, r8, lsr #11 │ │ │ │ + ldrsbteq pc, [ip], #-92 @ 0xffffffa4 @ │ │ │ │ + rsbseq r0, lr, sl, lsl #11 │ │ │ │ + rsbseq r0, lr, sl, ror #11 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecf05b4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r5, r6, r7, r8, r9, sl, fp} │ │ │ │ blhi 1c948c >::_M_default_append(unsigned int)@@Base+0xdc9c> │ │ │ │ - blvs 9c9030 │ │ │ │ + blvs 9c9030 │ │ │ │ cdp 0, 11, cr11, cr0, cr2, {4} │ │ │ │ ldmdavs fp, {r3, r6, r8, r9, fp, ip, sp, lr} │ │ │ │ ldc 2, cr9, [r3, #4] │ │ │ │ @ instruction: 0xeeb00b28 │ │ │ │ vcmpe.f64 d5, #0.0 │ │ │ │ vnmul.f64 d0, d16, d0 │ │ │ │ vmls.f64 d0, d5, d0 │ │ │ │ @@ -382903,29 +382903,29 @@ │ │ │ │ tstpne r1, r0, asr #4 @ p-variant is OBSOLETE │ │ │ │ streq pc, [sl], #-111 @ 0xffffff91 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9cef691 │ │ │ │ strtmi r4, [r9], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6914478 │ │ │ │ ldrb pc, [lr, r9, lsl #21] @ │ │ │ │ - ldrsbteq r0, [lr], #-38 @ 0xffffffda │ │ │ │ - rsbseq r0, lr, r2, lsr r2 │ │ │ │ - rsbseq pc, ip, r6, ror #4 │ │ │ │ - rsbseq r0, lr, r0, lsl r2 │ │ │ │ - rsbseq r0, lr, r0, ror r2 │ │ │ │ + ldrsbteq r0, [lr], #-42 @ 0xffffffd6 │ │ │ │ + rsbseq r0, lr, r6, lsr r2 │ │ │ │ + rsbseq pc, ip, sl, ror #4 │ │ │ │ + rsbseq r0, lr, r4, lsl r2 │ │ │ │ + rsbseq r0, lr, r4, ror r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece4eec │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460b0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2308 @ 0xfffff6fc │ │ │ │ ldmdavs r8, {r0, r1, r3, r4, fp, sp, lr} │ │ │ │ ldmdb lr, {r0, r3, r7, r9, sl, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf080fab0 │ │ │ │ @ instruction: 0xbd080940 │ │ │ │ - rsbseq r0, lr, lr, lsr r2 │ │ │ │ + rsbseq r0, lr, r2, asr #4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece4f14 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd8 │ │ │ │ strhlt lr, [r8], ip │ │ │ │ strcs r4, [r0], #-2350 @ 0xfffff6d2 │ │ │ │ ldrsbtgt pc, [r8], pc @ │ │ │ │ @@ -382972,28 +382972,28 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ blx 3cb814 >::resize(unsigned int)@@Base+0xe6c30> │ │ │ │ strb r9, [r3, r5, lsl #20]! │ │ │ │ b ff0cb7f8 │ │ │ │ addeq r0, sl, r4, lsr #8 │ │ │ │ @ instruction: 0xfffffc6b │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrsbteq r0, [lr], #-24 @ 0xffffffe8 │ │ │ │ - rsbseq r0, lr, lr, ror #3 │ │ │ │ + ldrsbteq r0, [lr], #-28 @ 0xffffffe4 │ │ │ │ + ldrshteq r0, [lr], #-18 @ 0xffffffee │ │ │ │ @ instruction: 0xfffff895 │ │ │ │ @ instruction: 0xfffff9af │ │ │ │ @ instruction: 0xfffffcf1 │ │ │ │ @ instruction: 0xfffffac1 │ │ │ │ @ instruction: 0xfffff84d │ │ │ │ @ instruction: 0xfffff80d │ │ │ │ @ instruction: 0xfffff81d │ │ │ │ @ instruction: 0xfffff829 │ │ │ │ @ instruction: 0xfffff82b │ │ │ │ addeq r0, sl, ip, lsr #7 │ │ │ │ - rsbseq r0, lr, lr, lsl #2 │ │ │ │ - rsbseq pc, ip, r2, asr #2 │ │ │ │ + rsbseq r0, lr, r2, lsl r1 │ │ │ │ + rsbseq pc, ip, r6, asr #2 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ @ instruction: 0x47706013 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ ldrbmi r6, [r0, -fp, asr #32]! │ │ │ │ blvc bc9474 │ │ │ │ stc 0, cr2, [r3, #4] │ │ │ │ ldrbmi r7, [r0, -r0, lsl #22]! │ │ │ │ @@ -383064,16 +383064,16 @@ │ │ │ │ @ instruction: 0x21b89001 │ │ │ │ ldrbtmi r4, [r8], #-2053 @ 0xfffff7fb │ │ │ │ @ instruction: 0xf691300c │ │ │ │ stmdami r4, {r0, r2, r3, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2305 @ 0xfffff6ff │ │ │ │ @ instruction: 0xf948f691 │ │ │ │ ldrb r9, [ip, r1, lsl #20] │ │ │ │ - rsbseq r0, lr, sl, lsr #32 │ │ │ │ - rsbseq lr, ip, r2, asr #31 │ │ │ │ + rsbseq r0, lr, lr, lsr #32 │ │ │ │ + rsbseq lr, ip, r6, asr #31 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece5164 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ blvs 7895ec │ │ │ │ ldc 8, cr6, [r3, #108] @ 0x6c │ │ │ │ vmov.u16 r7, d4[2] │ │ │ │ @@ -383353,15 +383353,15 @@ │ │ │ │ ... │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ @ instruction: 0x1628aed2 │ │ │ │ svccc 0x00fb7e15 │ │ │ │ addeq r0, sl, r4, asr r1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq r6, r3, lr, lsl #20 │ │ │ │ + addeq r6, r3, r6, lsl sl │ │ │ │ addeq r0, sl, lr, lsl r0 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r9, fp, lsr ip │ │ │ │ @ instruction: 0x4605493b │ │ │ │ @@ -383421,22 +383421,22 @@ │ │ │ │ stc2l 6, cr15, [r6, #576] @ 0x240 │ │ │ │ ldrtmi r4, [r0], -r1, lsr #12 │ │ │ │ mcr2 6, 4, pc, cr2, cr0, {4} @ │ │ │ │ @ instruction: 0xf687e7ab │ │ │ │ svclt 0x0000ef38 │ │ │ │ addeq pc, r9, r0, asr sp @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, sp, r4, asr #22 │ │ │ │ - ldrsbteq lr, [ip], #-172 @ 0xffffff54 │ │ │ │ + rsbseq pc, sp, r8, asr #22 │ │ │ │ + rsbseq lr, ip, r0, ror #21 │ │ │ │ addeq pc, r9, r2, lsl sp @ │ │ │ │ - rsbseq pc, sp, sl, lsr #22 │ │ │ │ - rsbseq pc, sp, lr, asr #21 │ │ │ │ - rsbseq lr, ip, r6, ror #20 │ │ │ │ - ldrhteq pc, [sp], #-162 @ 0xffffff5e @ │ │ │ │ - rsbseq lr, ip, r0, asr sl │ │ │ │ + rsbseq pc, sp, lr, lsr #22 │ │ │ │ + ldrsbteq pc, [sp], #-162 @ 0xffffff5e @ │ │ │ │ + rsbseq lr, ip, sl, ror #20 │ │ │ │ + ldrhteq pc, [sp], #-166 @ 0xffffff5a @ │ │ │ │ + rsbseq lr, ip, r4, asr sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece5714 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ addlt ip, r9, r4, ror #1 │ │ │ │ strcs r4, [r0], #-2360 @ 0xfffff6c8 │ │ │ │ ldrbtmi r4, [ip], #3384 @ 0xd38 │ │ │ │ @@ -383493,32 +383493,32 @@ │ │ │ │ strtmi r9, [r9], -r5, lsl #16 │ │ │ │ ldc2l 6, cr15, [r4, #576]! @ 0x240 │ │ │ │ @ instruction: 0xf687e7d9 │ │ │ │ svclt 0x0000eeaa │ │ │ │ addeq pc, r9, r6, lsr #24 │ │ │ │ @ instruction: 0xfffff989 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, sp, r2, asr #20 │ │ │ │ - rsbseq pc, sp, ip, lsr sl @ │ │ │ │ + rsbseq pc, sp, r6, asr #20 │ │ │ │ + rsbseq pc, sp, r0, asr #20 │ │ │ │ @ instruction: 0xffffffab │ │ │ │ @ instruction: 0xfffff8b5 │ │ │ │ @ instruction: 0xfffff8b5 │ │ │ │ @ instruction: 0xfffff96d │ │ │ │ @ instruction: 0xfffffe67 │ │ │ │ @ instruction: 0xfffff9db │ │ │ │ @ instruction: 0xfffffa53 │ │ │ │ andeq r0, r0, r9, asr #1 │ │ │ │ @ instruction: 0xfffff8d3 │ │ │ │ @ instruction: 0xfffff8a1 │ │ │ │ @ instruction: 0xfffff88b │ │ │ │ @ instruction: 0xfffff8a3 │ │ │ │ @ instruction: 0xfffff8b5 │ │ │ │ umulleq pc, r9, sl, fp @ │ │ │ │ - @ instruction: 0x007df99a │ │ │ │ - rsbseq lr, ip, r0, lsr r9 │ │ │ │ + @ instruction: 0x007df99e │ │ │ │ + rsbseq lr, ip, r4, lsr r9 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecf1268 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r6], r8 │ │ │ │ @ instruction: 0xf04f6843 │ │ │ │ ldc 12, cr0, [pc, #4] @ 18e674 │ │ │ │ @@ -383728,32 +383728,32 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ ldc2 6, cr15, [ip], {144} @ 0x90 │ │ │ │ strb r9, [r3, r5, lsl #20]! │ │ │ │ ldcl 6, cr15, [r0], {135} @ 0x87 │ │ │ │ addeq pc, r9, r4, ror #16 │ │ │ │ @ instruction: 0xfffff5c7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, sp, r0, lsl #13 │ │ │ │ - rsbseq pc, sp, sl, ror r6 @ │ │ │ │ + rsbseq pc, sp, r4, lsl #13 │ │ │ │ + rsbseq pc, sp, lr, ror r6 @ │ │ │ │ @ instruction: 0xfffffbe5 │ │ │ │ @ instruction: 0xfffff4ef │ │ │ │ @ instruction: 0xfffff4ef │ │ │ │ @ instruction: 0xfffff5a7 │ │ │ │ @ instruction: 0xfffffaa1 │ │ │ │ @ instruction: 0xfffff615 │ │ │ │ @ instruction: 0xfffff68d │ │ │ │ @ instruction: 0xfffffd03 │ │ │ │ @ instruction: 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int)@@Base+0xea38> │ │ │ │ ldr r6, [ip, lr, lsr #1]! │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ - rsbseq pc, sp, ip, lsl r4 @ │ │ │ │ - rsbseq pc, sp, r4, lsr #9 │ │ │ │ - @ instruction: 0x007df490 │ │ │ │ - rsbseq lr, ip, r0, asr r3 │ │ │ │ - addeq r5, r0, r2, asr fp │ │ │ │ + rsbseq pc, sp, r0, lsr #8 │ │ │ │ + rsbseq pc, sp, r8, lsr #9 │ │ │ │ + @ instruction: 0x007df494 │ │ │ │ + rsbseq lr, ip, r4, asr r3 │ │ │ │ + addeq r5, r0, r6, asr fp │ │ │ │ ldmdavs fp, {r0, r1, r3, r8, fp, sp, lr} │ │ │ │ bleq bca24c │ │ │ │ bleq ff1ca6d8 │ │ │ │ blx 5ca7cc │ │ │ │ ldc 8, cr13, [pc, #20] @ 18ec20 │ │ │ │ andcs r0, r1, ip, lsl #22 │ │ │ │ bleq 1ca21c >::_M_default_append(unsigned int)@@Base+0xea2c> │ │ │ │ @@ -383976,19 +383976,19 @@ │ │ │ │ blcs 2ca3f8 │ │ │ │ str r6, [r1, r3, lsr #1]! │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrc2 4, 1, lr, cr7, cr12, {1} │ │ │ │ - rsbseq pc, sp, r2, lsl #5 │ │ │ │ - rsbseq pc, sp, r8, lsl #6 │ │ │ │ - rsbseq pc, sp, lr, ror #5 │ │ │ │ - rsbseq lr, ip, lr, lsr #3 │ │ │ │ - addeq r5, r0, ip, lsr #19 │ │ │ │ + rsbseq pc, sp, r6, lsl #5 │ │ │ │ + rsbseq pc, sp, ip, lsl #6 │ │ │ │ + ldrshteq pc, [sp], #-34 @ 0xffffffde @ │ │ │ │ + ldrhteq lr, [ip], #-18 @ 0xffffffee │ │ │ │ + @ instruction: 0x008059b0 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece5fb8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [r4], -r0, ror #31 │ │ │ │ @ instruction: 0x461a4616 │ │ │ │ addlt r6, r4, fp, lsl #18 │ │ │ │ stmdavs r3!, {r3, r4, fp, sp, lr}^ │ │ │ │ @@ -384016,29 +384016,29 @@ │ │ │ │ sbcsle r2, ip, r1, lsl #16 │ │ │ │ biccs r4, r2, r5, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf918f690 │ │ │ │ strtmi r4, [r1], -r3, lsl #16 │ │ │ │ @ instruction: 0xf6904478 │ │ │ │ @ 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0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r8 │ │ │ │ ldmdbmi r5, {r0, r2, r3, r9, sl, lr} │ │ │ │ stmdavs r0, {r2, r9, sl, lr}^ │ │ │ │ stmib sp, {r0, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -384651,27 +384651,27 @@ │ │ │ │ orrcs pc, r1, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [ip], {143} @ 0x8f │ │ │ │ strtmi r4, [r1], -r5, lsl #16 │ │ │ │ @ instruction: 0xf68f4478 │ │ │ │ @ instruction: 0x4620fcd7 │ │ │ │ ldclt 0, cr11, [r0, #-28]! @ 0xffffffe4 │ │ │ │ - rsbseq lr, sp, r8, lsl #17 │ │ │ │ - rsbseq lr, sp, r0, lsr #16 │ │ │ │ - rsbseq sp, ip, r0, ror #13 │ │ │ │ + rsbseq lr, sp, ip, lsl #17 │ │ │ │ + rsbseq lr, sp, r4, lsr #16 │ │ │ │ + rsbseq sp, ip, r4, ror #13 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fece6a4c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460b0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2308 @ 0xfffff6fc │ │ │ │ ldmdavs r8, {r0, r1, r3, r4, fp, sp, lr} │ │ │ │ bl 1d4d27c │ │ │ │ @ instruction: 0xf080fab0 │ │ │ │ @ instruction: 0xbd080940 │ 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#18 │ │ │ │ @@ -384824,16 +384824,16 @@ │ │ │ │ blx 1b4c87e │ │ │ │ vmlane.f32 s18, s6, s16 │ │ │ │ movwcs fp, #7960 @ 0x1f18 │ │ │ │ @ instruction: 0x46206010 │ │ │ │ andlt r6, r2, r3, lsr r0 │ │ │ │ blhi 24ade0 >::_M_default_append(unsigned int)@@Base+0x8f5f0> │ │ │ │ svclt 0x0000bd70 │ │ │ │ - rsbseq lr, sp, r2, ror #12 │ │ │ │ - rsbseq sp, ip, r6, asr r4 │ │ │ │ + rsbseq lr, sp, r6, ror #12 │ │ │ │ + rsbseq sp, ip, sl, asr r4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecf2714 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ cdp 15, 11, cr0, cr0, cr0, {7} │ │ │ │ addlt r7, r3, r0, asr #22 │ │ │ │ blhi 120b5d4 │ │ │ │ @@ -385269,24 +385269,24 @@ │ │ │ │ mrc2 4, 1, lr, cr7, cr12, {1} │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ ... │ │ │ │ addeq lr, r9, r6, lsr #4 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq lr, r9, r4, ror #2 │ │ │ │ - rsbseq lr, sp, r0, asr r0 │ │ │ │ - rsbseq sp, sp, r0, asr pc │ │ │ │ - rsbseq lr, sp, r8 │ │ │ │ - ldrshteq ip, [ip], #-220 @ 0xffffff24 │ │ │ │ - ldrsbteq sp, [sp], #-252 @ 0xffffff04 │ │ │ │ - ldrsbteq sp, [sp], #-236 @ 0xffffff14 │ │ │ │ - @ instruction: 0x007ddf94 │ │ │ │ - rsbseq ip, ip, r8, lsl #27 │ │ │ │ - addeq r4, r0, sl, lsl #11 │ │ │ │ - addeq r4, r0, r4, ror r5 │ │ │ │ + rsbseq lr, sp, r4, asr r0 │ │ │ │ + rsbseq sp, sp, r4, asr pc │ │ │ │ + rsbseq lr, sp, ip │ │ │ │ + rsbseq ip, ip, r0, lsl #28 │ │ │ │ + rsbseq sp, sp, r0, ror #31 │ │ │ │ + rsbseq sp, sp, r0, ror #29 │ │ │ │ + @ instruction: 0x007ddf98 │ │ │ │ + rsbseq ip, ip, ip, lsl #27 │ │ │ │ + addeq r4, r0, lr, lsl #11 │ │ │ │ + addeq r4, r0, r8, ror r5 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece7418 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r4], -r0, lsr #31 │ │ │ │ addslt r6, r3, sl, lsl #18 │ │ │ │ ldc 8, cr6, [r2, #72] @ 0x48 │ │ │ │ vldr d7, [r2, #208] @ 0xd0 │ │ │ │ @@ -385482,24 +385482,24 @@ │ │ │ │ teqvs fp, r8, lsl #22 │ │ │ │ svclt 0x0000e68b │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrc2 4, 1, lr, cr7, cr12, {1} │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ - rsbseq sp, sp, sl, lsl sp │ │ │ │ - rsbseq sp, sp, r0, lsl ip │ │ │ │ - ldrhteq sp, [sp], #-206 @ 0xffffff32 │ │ │ │ - ldrhteq ip, [ip], #-162 @ 0xffffff5e │ │ │ │ - rsbseq sp, sp, sl, asr #26 │ │ │ │ - rsbseq sp, sp, r4, lsr #23 │ │ │ │ - rsbseq sp, sp, r0, asr ip │ │ │ │ - rsbseq ip, ip, r4, asr #20 │ │ │ │ - addeq r4, r0, r2, asr #4 │ │ │ │ - addeq r4, r0, sl, lsl r2 │ │ │ │ + rsbseq sp, sp, lr, lsl sp │ │ │ │ + rsbseq sp, sp, r4, lsl ip │ │ │ │ + rsbseq sp, sp, r2, asr #25 │ │ │ │ + ldrhteq ip, [ip], #-166 @ 0xffffff5a │ │ │ │ + rsbseq sp, sp, lr, asr #26 │ │ │ │ + rsbseq sp, sp, r8, lsr #23 │ │ │ │ + rsbseq sp, sp, r4, asr ip │ │ │ │ + rsbseq ip, ip, r8, asr #20 │ │ │ │ + addeq r4, r0, r6, asr #4 │ │ │ │ + addeq r4, r0, lr, lsl r2 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece776c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 694514 │ │ │ │ blmi 6bc788 │ │ │ │ ldrbtmi r4, [sl], #-1548 @ 0xfffff9f4 │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -385518,29 +385518,29 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf685bd10 │ │ │ │ svclt 0x0000eec8 │ │ │ │ ldrdeq sp, [r9], r2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq sp, sp, ip, asr fp │ │ │ │ + rsbseq sp, sp, r0, ror #22 │ │ │ │ addeq sp, r9, r4, lsr #23 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fece77dc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addlt r0, r5, r8, ror #31 │ │ │ │ @ instruction: 0xf0839203 │ │ │ │ blmi 34d000 >::resize(unsigned int)@@Base+0x6841c> │ │ │ │ stcvc 2, cr15, [r5], {64} @ 0x40 │ │ │ │ andscs r9, r8, #49152 @ 0xc000 │ │ │ │ @ instruction: 0xf8cd447b │ │ │ │ @ instruction: 0xf68bc000 │ │ │ │ andcs pc, r1, pc, asr #29 │ │ │ │ stclt 0, cr11, [r0, #-20] @ 0xffffffec │ │ │ │ - rsbseq sp, sp, r0, lsl #22 │ │ │ │ + rsbseq sp, sp, r4, lsl #22 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece7810 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ vldr , [pc, #96] @ 190678 │ │ │ │ addslt r7, r8, fp, lsr fp │ │ │ │ @ instruction: 0x4614483d │ │ │ │ vmov.u16 r4, d4[2] │ │ │ │ @@ -385654,16 +385654,16 @@ │ │ │ │ @ instruction: 0xf0837b00 │ │ │ │ andcs pc, r1, r1, ror #6 │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ stmdbls r5, {r2, r9, fp, lr} │ │ │ │ @ instruction: 0xf083447a │ │ │ │ andcs pc, r1, r9, asr r3 @ │ │ │ │ stclt 0, cr11, [r0, #-12] │ │ │ │ - @ instruction: 0x007dda98 │ │ │ │ - rsbseq sp, sp, r4, ror sl │ │ │ │ + @ instruction: 0x007dda9c │ │ │ │ + rsbseq sp, sp, r8, ror sl │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fece79fc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ andsle r2, r6, r1, lsl #20 │ │ │ │ andle r2, r2, r8, lsl #20 │ │ │ │ andlt r2, r3, r1 │ │ │ │ @@ -385682,17 +385682,17 @@ │ │ │ │ andlt r2, r3, r1 │ │ │ │ bmi 37fc48 >::resize(unsigned int)@@Base+0x9b064> │ │ │ │ ldrbtmi r9, [sl], #-2309 @ 0xfffff6fb │ │ │ │ blvc 1cbe84 >::_M_default_append(unsigned int)@@Base+0x10694> │ │ │ │ vhadd.u32 d15, d18, d3 │ │ │ │ andlt r2, r3, r1 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq sp, sp, r2, asr #20 │ │ │ │ - rsbseq r2, sp, sl, ror lr │ │ │ │ - rsbseq sp, sp, r6, lsr #20 │ │ │ │ + rsbseq sp, sp, r6, asr #20 │ │ │ │ + rsbseq r2, sp, lr, ror lr │ │ │ │ + rsbseq sp, sp, sl, lsr #20 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r8 │ │ │ │ bl fece7a70 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldmdbvs r2, {r2, r4, r9, sl, lr} │ │ │ │ stmdavs r0, {r0, r2, r3, r9, sl, lr}^ │ │ │ │ ldmdavs r2, {r0, r3, r4, fp, sp, lr} │ │ │ │ @@ -385779,16 +385779,16 @@ │ │ │ │ movwcs fp, #12204 @ 0x2fac │ │ │ │ eorsvs r2, r3, r1, lsl #6 │ │ │ │ cdp 7, 11, cr14, cr5, cr5, {5} │ │ │ │ vsqrt.f64 d25, d0 │ │ │ │ stmiale r6!, {r4, r9, fp, ip, sp, lr, pc}^ │ │ │ │ svclt 0x0000e7ed │ │ │ │ ... │ │ │ │ - @ instruction: 0x007dd796 │ │ │ │ - rsbseq ip, ip, sl, lsl #11 │ │ │ │ + @ instruction: 0x007dd79a │ │ │ │ + rsbseq ip, ip, lr, lsl #11 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecf3608 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf5000fa8 │ │ │ │ cdp 12, 11, cr6, cr1, cr14, {5} │ │ │ │ addlt r4, pc, r1, asr #22 │ │ │ │ @@ -386044,15 +386044,15 @@ │ │ │ │ blx 5cc9b8 │ │ │ │ mrc 1, 5, sp, cr5, cr14, {3} │ │ │ │ vsqrt.f64 d22, d0 │ │ │ │ vldmdble r9!, {s31-s46} │ │ │ │ blne 1cc8e0 >::_M_default_append(unsigned int)@@Base+0x110f0> │ │ │ │ bleq 12cc8c8 │ │ │ │ blne 120c6e4 │ │ │ │ - bl 9ce824 │ │ │ │ + bl 9ce824 │ │ │ │ mrc 7, 5, lr, cr5, cr3, {2} │ │ │ │ vneg.f64 d23, d0 │ │ │ │ @ instruction: 0xf43ffa10 │ │ │ │ cdp 15, 11, cr10, cr5, cr0, {2} │ │ │ │ vneg.f64 d18, d0 │ │ │ │ tstple r5, r0, lsl sl @ p-variant is OBSOLETE │ │ │ │ blvs ff1cc900 │ │ │ │ @@ -386217,15 +386217,15 @@ │ │ │ │ @ instruction: 0xa327e77a │ │ │ │ movwcs lr, #2515 @ 0x9d3 │ │ │ │ movwcs lr, #2502 @ 0x9c6 │ │ │ │ mrc 7, 1, lr, cr9, cr9, {6} │ │ │ │ vadd.f64 d0, d0, d0 │ │ │ │ @ instruction: 0xf6850b08 │ │ │ │ cdp 14, 11, cr14, cr13, cr14, {2} │ │ │ │ - blmi a13fc4 │ │ │ │ + blmi a13fc4 │ │ │ │ mrc 4, 0, r4, cr0, cr11, {3} │ │ │ │ bl 25b90c >::_M_default_append(unsigned int)@@Base+0xa011c> │ │ │ │ ldmib r3, {r1, r6, r7, r8, r9}^ │ │ │ │ stmib r6, {r8, r9, sp}^ │ │ │ │ strb r2, [r6, r0, lsl #6] │ │ │ │ bleq 144cb9c │ │ │ │ cdp 6, 3, cr15, cr12, cr5, {4} │ │ │ │ @@ -386251,18 +386251,18 @@ │ │ │ │ ... │ │ │ │ @ instruction: 0x812dea11 │ │ │ │ ldclcc 7, cr9, [r1, #-612]! @ 0xfffffd9c │ │ │ │ ldmibls ip!, {r1, r4, r5, r8, r9, sl, fp, sp, lr, pc}^ │ │ │ │ svccc 0x00da8279 │ │ │ │ ldrblt r4, [pc, #1688]! @ 1917e0 │ │ │ │ svccc 0x00d97c62 │ │ │ │ - addeq r3, r3, ip, lsl #19 │ │ │ │ - addeq r3, r3, sl, ror #18 │ │ │ │ - rsbseq sp, sp, r2, lsl r0 │ │ │ │ - rsbseq sp, sp, r4, ror r1 │ │ │ │ + umulleq r3, r3, r4, r9 @ │ │ │ │ + addeq r3, r3, r2, ror r9 │ │ │ │ + rsbseq sp, sp, r6, lsl r0 │ │ │ │ + rsbseq sp, sp, r8, ror r1 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece8364 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ vldr , [pc, #352] @ 1912cc │ │ │ │ @ instruction: 0x46166b52 │ │ │ │ blpl 24c7b8 >::_M_default_append(unsigned int)@@Base+0x90fc8> │ │ │ │ blvc 11ccc38 │ │ │ │ @@ -386343,16 +386343,16 @@ │ │ │ │ stmdami r7, {r0, r1, r2, r3, r4, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r2, [r8], #-256 @ 0xffffff00 │ │ │ │ @ instruction: 0xff9af68d │ │ │ │ ldrmi r9, [r8], -r0, lsl #22 │ │ │ │ ldcllt 0, cr11, [r0, #-24]! @ 0xffffffe8 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - rsbseq ip, sp, r2, ror lr │ │ │ │ - rsbseq fp, ip, r6, ror #24 │ │ │ │ + rsbseq ip, sp, r6, ror lr │ │ │ │ + rsbseq fp, ip, sl, ror #24 │ │ │ │ vst3. {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fece84cc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ blls 295294 >::_M_default_append(unsigned int)@@Base+0xd9aa4> │ │ │ │ andcs r4, r0, #20, 12 @ 0x1400000 │ │ │ │ eorvs r6, r2, fp, asr r8 │ │ │ │ @ instruction: 0x6700e9d3 │ │ │ │ @@ -386379,17 +386379,17 @@ │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xff54f68d │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ svclt 0x0000bdd0 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - rsbseq ip, sp, sl, lsl #28 │ │ │ │ - rsbseq ip, sp, r0, lsl #28 │ │ │ │ - ldrshteq fp, [ip], #-186 @ 0xffffff46 │ │ │ │ + rsbseq ip, sp, lr, lsl #28 │ │ │ │ + rsbseq ip, sp, r4, lsl #28 │ │ │ │ + ldrshteq fp, [ip], #-190 @ 0xffffff42 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fece8560 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ strdlt ip, [r9], r8 │ │ │ │ @ instruction: 0xf64d4a3d │ │ │ │ ldcmi 1, cr2, [sp, #-768]! @ 0xfffffd00 │ │ │ │ @@ -386451,16 +386451,16 @@ │ │ │ │ stmdals r5, {r0, r1, r2, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf68d4629 │ │ │ │ ldrb pc, [r8, r3, asr #29] @ │ │ │ │ svc 0x0078f684 │ │ │ │ ldrdeq ip, [r9], r8 │ │ │ │ @ instruction: 0xffffeb09 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq ip, sp, sl, lsl pc │ │ │ │ - rsbseq ip, sp, r0, lsr pc │ │ │ │ + rsbseq ip, sp, lr, lsl pc │ │ │ │ + rsbseq ip, sp, r4, lsr pc │ │ │ │ @ instruction: 0xffffffaf │ │ │ │ @ instruction: 0xffffff15 │ │ │ │ @ instruction: 0xfffff1ad │ │ │ │ andeq r4, r0, sp │ │ │ │ @ instruction: 0xffffe601 │ │ │ │ @ instruction: 0xfffff3dd │ │ │ │ andeq r3, r0, r1, lsr lr │ │ │ │ @@ -386471,16 +386471,16 @@ │ │ │ │ andeq r0, r0, r7, lsr r8 │ │ │ │ @ instruction: 0xffffea4b │ │ │ │ @ instruction: 0xffffe485 │ │ │ │ @ instruction: 0xffffe495 │ │ │ │ @ instruction: 0xffffe553 │ │ │ │ @ instruction: 0xffffe491 │ │ │ │ addeq ip, r9, sl, lsr sp │ │ │ │ - ldrsbteq ip, [sp], #-206 @ 0xffffff32 │ │ │ │ - ldrsbteq fp, [ip], #-160 @ 0xffffff60 │ │ │ │ + rsbseq ip, sp, r2, ror #25 │ │ │ │ + ldrsbteq fp, [ip], #-164 @ 0xffffff5c │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecf40d8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf5000fb8 │ │ │ │ mrc 4, 5, r6, cr0, cr0, {5} │ │ │ │ vmov.f64 d8, d1 │ │ │ │ @@ -386858,19 +386858,19 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ addeq ip, r9, r4, lsl #20 │ │ │ │ - addeq r3, r3, r4, lsl #6 │ │ │ │ + addeq r3, r3, ip, lsl #6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq ip, r9, r4, ror #17 │ │ │ │ - rsbseq ip, sp, r4, asr #14 │ │ │ │ - rsbseq fp, ip, r8, lsr r5 │ │ │ │ + rsbseq ip, sp, r8, asr #14 │ │ │ │ + rsbseq fp, ip, ip, lsr r5 │ │ │ │ blls ff38d5b8 │ │ │ │ blx 5cd6b0 │ │ │ │ svcge 0x0056f6ff │ │ │ │ blcs fec8f41c │ │ │ │ blcs fec4f620 │ │ │ │ blvc 134d178 │ │ │ │ strcs sl, [r0], #-3356 @ 0xfffff2e4 │ │ │ │ @@ -386941,16 +386941,16 @@ │ │ │ │ ldrbtmi r2, [r8], #-256 @ 0xffffff00 │ │ │ │ blx ffccf63c │ │ │ │ @ instruction: 0xf684e62c │ │ │ │ svclt 0x0000eba2 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - rsbseq ip, sp, r6, lsl r5 │ │ │ │ - rsbseq fp, ip, sl, lsl #6 │ │ │ │ + rsbseq ip, sp, sl, lsl r5 │ │ │ │ + rsbseq fp, ip, lr, lsl #6 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 24d0e4 >::_M_default_append(unsigned int)@@Base+0x918f4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b0f8cc │ │ │ │ stmdavs r5, {r2, r3, r7, ip, sp, pc}^ │ │ │ │ mrcls 12, 0, r9, cr9, cr4, {0} │ │ │ │ @@ -387124,18 +387124,18 @@ │ │ │ │ @ instruction: 0xf68d4478 │ │ │ │ @ instruction: 0xe717f97f │ │ │ │ ... │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ - rsbseq ip, sp, r8, lsr #5 │ │ │ │ - @ instruction: 0x007cb09c │ │ │ │ - rsbseq ip, sp, ip, lsr r2 │ │ │ │ - rsbseq fp, ip, r0, lsr r0 │ │ │ │ + rsbseq ip, sp, ip, lsr #5 │ │ │ │ + rsbseq fp, ip, r0, lsr #1 │ │ │ │ + rsbseq ip, sp, r0, asr #4 │ │ │ │ + rsbseq fp, ip, r4, lsr r0 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecf4b38 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ umullslt r0, r0, r0, pc @ │ │ │ │ cdp 4, 11, cr2, cr0, cr0, {0} │ │ │ │ ldrmi r7, [r6], -r0, asr #22 │ │ │ │ @@ -387662,15 +387662,15 @@ │ │ │ │ cdp 12, 11, cr9, cr0, cr5, {1} │ │ │ │ ldmib sp, {r3, r6, r8, r9, fp}^ │ │ │ │ strls r3, [r0], #-546 @ 0xfffffdde │ │ │ │ mrc2 7, 5, pc, cr4, cr14, {7} │ │ │ │ stmdbls r4!, {r0, r3, r7, sp, lr, pc} │ │ │ │ stmdavs fp!, {r0, r9, sp}^ │ │ │ │ blhi 1e8dde4 │ │ │ │ - bls a2a794 │ │ │ │ + bls a2a794 │ │ │ │ blhi 1cdd78 >::_M_default_append(unsigned int)@@Base+0x12588> │ │ │ │ vstr s18, [r2, #140] @ 0x8c │ │ │ │ @ instruction: 0xf5038b00 │ │ │ │ ldc 2, cr6, [r2, #696] @ 0x2b8 │ │ │ │ cmplt r4, #0, 22 │ │ │ │ blvc 150e248 │ │ │ │ blvc ff40e258 │ │ │ │ @@ -388129,21 +388129,21 @@ │ │ │ │ stclgt 12, cr12, [ip], {205} @ 0xcd │ │ │ │ svccc 0x00eccccc │ │ │ │ ldmibls r9, {r1, r3, r4, r7, r8, fp, ip, pc} │ │ │ │ svccc 0x00b99999 │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ svcvc 0x00efffff │ │ │ │ - rsbseq fp, sp, r6, lsr r4 │ │ │ │ - rsbseq sl, ip, sl, lsr #4 │ │ │ │ - rsbseq fp, sp, sl, lsl #6 │ │ │ │ - rsbseq fp, sp, sl, ror #8 │ │ │ │ - rsbseq sl, ip, r4, ror #1 │ │ │ │ - rsbseq fp, sp, ip, lsl #5 │ │ │ │ - rsbseq sl, ip, r0, lsl #1 │ │ │ │ + rsbseq fp, sp, sl, lsr r4 │ │ │ │ + rsbseq sl, ip, lr, lsr #4 │ │ │ │ + rsbseq fp, sp, lr, lsl #6 │ │ │ │ + rsbseq fp, sp, lr, ror #8 │ │ │ │ + rsbseq sl, ip, r8, ror #1 │ │ │ │ + @ instruction: 0x007db290 │ │ │ │ + rsbseq sl, ip, r4, lsl #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecea0e0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ addslt r0, r5, r0, lsr #31 │ │ │ │ ldcls 12, cr9, [sp, #-96] @ 0xffffffa0 │ │ │ │ blvc 1ce540 >::_M_default_append(unsigned int)@@Base+0x12d50> │ │ │ │ @ instruction: 0xf5046844 │ │ │ │ @@ -388228,16 +388228,16 @@ │ │ │ │ @ instruction: 0xf818f68c │ │ │ │ tstcs r0, r7, lsl #16 │ │ │ │ @ instruction: 0xf68c4478 │ │ │ │ @ instruction: 0x4620f8d3 │ │ │ │ ldclt 0, cr11, [r0, #-84]! @ 0xffffffac │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - rsbseq fp, sp, r4, ror #1 │ │ │ │ - ldrsbteq r9, [ip], #-232 @ 0xffffff18 │ │ │ │ + rsbseq fp, sp, r8, ror #1 │ │ │ │ + ldrsbteq r9, [ip], #-236 @ 0xffffff14 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 34e514 >::resize(unsigned int)@@Base+0x69930> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0028f8cc │ │ │ │ ldrmi fp, [r2], r7, lsr #1 │ │ │ │ pkhtbmi r4, r1, fp, asr #21 │ │ │ │ @@ -388456,21 +388456,21 @@ │ │ │ │ mrcge 6, 6, APSR_nzcv, cr4, cr15, {5} │ │ │ │ svclt 0x0000e7b4 │ │ │ │ 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sp, r8, ror fp │ │ │ │ - rsbseq r5, pc, lr, lsr #22 │ │ │ │ + rsbseq sl, sp, ip, ror fp │ │ │ │ + rsbseq r5, pc, r2, lsr fp @ │ │ │ │ andeq r0, r0, r3, lsr r2 │ │ │ │ @ instruction: 0xffffce61 │ │ │ │ @ instruction: 0xffffdb47 │ │ │ │ @ instruction: 0xffffcde5 │ │ │ │ muleq r0, pc, r4 @ │ │ │ │ @ instruction: 0xffffd067 │ │ │ │ @ instruction: 0xffffca7b │ │ │ │ @@ -388807,31 +388807,31 @@ │ │ │ │ @ instruction: 0xffffc59b │ │ │ │ @ instruction: 0xffffc511 │ │ │ │ @ instruction: 0xffffc457 │ │ │ │ @ instruction: 0xffffc29f │ │ │ │ @ instruction: 0xffffd0e3 │ │ │ │ @ instruction: 0xffffc189 │ │ │ │ @ instruction: 0xffffc0c1 │ │ │ │ - rsbseq sl, sp, lr, lsr #17 │ │ │ │ - ldrshteq sl, [sp], #-160 @ 0xffffff60 │ │ │ │ - rsbseq sl, sp, r2, lsl #18 │ │ │ │ - ldrshteq r9, [ip], #-102 @ 0xffffff9a │ │ │ │ + ldrhteq sl, [sp], #-130 @ 0xffffff7e │ │ │ │ + ldrshteq sl, [sp], #-164 @ 0xffffff5c │ │ │ │ + rsbseq sl, sp, r6, lsl #18 │ │ │ │ + ldrshteq r9, [ip], #-106 @ 0xffffff96 │ │ │ │ addeq sl, r9, ip, lsr #18 │ │ │ │ - ldrsbteq sl, [sp], #-128 @ 0xffffff80 │ │ │ │ - rsbseq r9, ip, r4, asr #13 │ │ │ │ - @ instruction: 0x007daa9e │ │ │ │ - ldrsbteq sl, [sp], #-166 @ 0xffffff5a │ │ │ │ - rsbseq sl, sp, ip, lsl #17 │ │ │ │ - rsbseq r9, ip, r0, lsl #13 │ │ │ │ - ldrhteq sl, [sp], #-162 @ 0xffffff5e │ │ │ │ - ldrshteq sl, [sp], #-172 @ 0xffffff54 │ │ │ │ - rsbseq sl, sp, r2, asr r8 │ │ │ │ - rsbseq r9, ip, r6, asr #12 │ │ │ │ - rsbseq sl, sp, r4, lsr r8 │ │ │ │ - rsbseq r9, ip, r6, lsr #12 │ │ │ │ + ldrsbteq sl, [sp], #-132 @ 0xffffff7c │ │ │ │ + rsbseq r9, ip, r8, asr #13 │ │ │ │ + rsbseq sl, sp, r2, lsr #21 │ │ │ │ + ldrsbteq sl, [sp], #-170 @ 0xffffff56 │ │ │ │ + @ instruction: 0x007da890 │ │ │ │ + rsbseq r9, ip, r4, lsl #13 │ │ │ │ + ldrhteq sl, [sp], #-166 @ 0xffffff5a │ │ │ │ + rsbseq sl, sp, r0, lsl #22 │ │ │ │ + rsbseq sl, sp, r6, asr r8 │ │ │ │ + rsbseq r9, ip, sl, asr #12 │ │ │ │ + rsbseq sl, sp, r8, lsr r8 │ │ │ │ + rsbseq r9, ip, sl, lsr #12 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl feceabac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mcr2 7, 5, pc, cr6, cr15, {7} @ │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -388841,16 +388841,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 1351402 │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf68b4478 │ │ │ │ blls 2129e4 >::_M_default_append(unsigned int)@@Base+0x571f4> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq sl, sp, r0, asr #14 │ │ │ │ - rsbseq r9, ip, r4, lsr r5 │ │ │ │ + rsbseq sl, sp, r4, asr #14 │ │ │ │ + rsbseq r9, ip, r8, lsr r5 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl feceabf8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd8 │ │ │ │ addlt lr, r8, r8, ror #1 │ │ │ │ @ instruction: 0xf64d4a39 │ │ │ │ @ instruction: 0xf8df21c0 │ │ │ │ @@ -388908,16 +388908,16 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ blx fe1d150e │ │ │ │ strb r9, [r3, r5, lsl #20]! │ │ │ │ ldc 6, cr15, [r4], #-520 @ 0xfffffdf8 │ │ │ │ addeq sl, r9, lr, lsr r7 │ │ │ │ @ instruction: 0xffffc46f │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq sl, sp, r0, lsl #17 │ │ │ │ - @ instruction: 0x007da896 │ │ │ │ + rsbseq sl, sp, r4, lsl #17 │ │ │ │ + @ instruction: 0x007da89a │ │ │ │ @ instruction: 0xffffd911 │ │ │ │ @ instruction: 0xffffd877 │ │ │ │ @ instruction: 0xffffcb0f │ │ │ │ andeq r1, r0, pc, ror #18 │ │ │ │ @ instruction: 0xffffcd41 │ │ │ │ muleq r0, r7, r7 │ │ │ │ @ instruction: 0xffffdcb5 │ │ │ │ @@ -388928,16 +388928,16 @@ │ │ │ │ @ instruction: 0xffffc3b1 │ │ │ │ @ instruction: 0xffffbdeb │ │ │ │ @ instruction: 0xffffbdfb │ │ │ │ @ instruction: 0xffffbf27 │ │ │ │ @ instruction: 0xffffbeb5 │ │ │ │ @ instruction: 0xffffbdf3 │ │ │ │ umulleq sl, r9, ip, r6 │ │ │ │ - rsbseq sl, sp, lr, lsr r6 │ │ │ │ - rsbseq r9, ip, r2, lsr r4 │ │ │ │ + rsbseq sl, sp, r2, asr #12 │ │ │ │ + rsbseq r9, ip, r6, lsr r4 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecead54 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r0 @ │ │ │ │ ldrmi r4, [lr], -sp, lsl #12 │ │ │ │ stc 6, cr4, [sp, #16] │ │ │ │ andls r0, r7, #4, 22 @ 0x1000 │ │ │ │ @@ -388980,19 +388980,19 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 193bfc @ │ │ │ │ blx dd162c │ │ │ │ @ instruction: 0xf04f9804 │ │ │ │ @ instruction: 0xf68b31ff │ │ │ │ ldrb pc, [r0, fp, ror #21] @ │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ - rsbseq sl, sp, r2, lsl #11 │ │ │ │ - rsbseq sl, sp, r2, asr r5 │ │ │ │ - rsbseq r9, ip, r6, asr #6 │ │ │ │ - rsbseq sl, sp, r6, lsr r5 │ │ │ │ - rsbseq r9, ip, r6, lsr #6 │ │ │ │ + rsbseq sl, sp, r6, lsl #11 │ │ │ │ + rsbseq sl, sp, r6, asr r5 │ │ │ │ + rsbseq r9, ip, sl, asr #6 │ │ │ │ + rsbseq sl, sp, sl, lsr r5 │ │ │ │ + rsbseq r9, ip, sl, lsr #6 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2cf0e8 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ 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[ip], #-144 @ 0xffffff70 │ │ │ │ - rsbseq r8, sp, r2, lsl #23 │ │ │ │ - rsbseq r7, ip, r6, ror r9 │ │ │ │ - ldrshteq r8, [sp], #-170 @ 0xffffff56 │ │ │ │ - rsbseq r7, ip, lr, ror #17 │ │ │ │ - @ instruction: 0x007d8a9c │ │ │ │ - @ instruction: 0x007c7890 │ │ │ │ - rsbseq r8, sp, r2, lsl #21 │ │ │ │ - rsbseq r7, ip, r6, ror r8 │ │ │ │ - rsbseq r8, sp, r4, asr #20 │ │ │ │ - rsbseq r7, ip, r8, lsr r8 │ │ │ │ - rsbseq r8, sp, r4, lsl sl │ │ │ │ - rsbseq r7, ip, r8, lsl #16 │ │ │ │ + rsbseq r8, sp, r8, lsr #24 │ │ │ │ + rsbseq r7, ip, ip, lsl sl │ │ │ │ + rsbseq r8, sp, r0, asr #23 │ │ │ │ + ldrhteq r7, [ip], #-148 @ 0xffffff6c │ │ │ │ + rsbseq r8, sp, r6, lsl #23 │ │ │ │ + rsbseq r7, ip, sl, ror r9 │ │ │ │ + ldrshteq r8, [sp], #-174 @ 0xffffff52 │ │ │ │ + ldrshteq r7, [ip], #-130 @ 0xffffff7e │ │ │ │ + rsbseq r8, sp, r0, lsr #21 │ │ │ │ + @ instruction: 0x007c7894 │ │ │ │ + rsbseq r8, sp, r6, lsl #21 │ │ │ │ + rsbseq r7, ip, sl, ror r8 │ │ │ │ + rsbseq r8, sp, r8, asr #20 │ │ │ │ + rsbseq r7, ip, ip, lsr r8 │ │ │ │ + rsbseq r8, sp, r8, lsl sl │ │ │ │ + rsbseq r7, ip, ip, lsl #16 │ │ │ │ strbmi r9, [fp], -ip, lsl #18 │ │ │ │ @ instruction: 0x4630463a │ │ │ │ andhi pc, r0, sp, asr #17 │ │ │ │ blx 18d3768 │ │ │ │ stmdacs r1, {r0, r2, r9, sl, lr} │ │ │ │ stmiami sp!, {r0, r1, r3, r4, r5, ip, lr, pc} │ │ │ │ mvnsne pc, r0, asr #12 │ │ │ │ @@ -390901,50 +390901,50 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx b5343a │ │ │ │ @ instruction: 0x4629481e │ │ │ │ @ instruction: 0xf6894478 │ │ │ │ str pc, [sl, #-3041]! @ 0xfffff41f │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - @ instruction: 0x007d8990 │ │ │ │ - rsbseq r7, ip, r4, lsl #15 │ │ │ │ - rsbseq r8, sp, r2, ror #18 │ │ │ │ - rsbseq r7, ip, r6, asr r7 │ │ │ │ - rsbseq r8, sp, r2, lsr r9 │ │ │ │ - rsbseq r7, ip, r6, lsr #14 │ │ │ │ - rsbseq r8, sp, r2, lsl #18 │ │ │ │ - ldrshteq r7, [ip], #-102 @ 0xffffff9a │ │ │ │ - ldrsbteq r8, [sp], #-130 @ 0xffffff7e │ │ │ │ - rsbseq r7, ip, r6, asr #13 │ │ │ │ - rsbseq r8, sp, r2, lsr #17 │ │ │ │ - @ instruction: 0x007c7696 │ │ │ │ - rsbseq r8, sp, r2, ror r8 │ │ │ │ - rsbseq r7, ip, r6, ror #12 │ │ │ │ - ldrshteq r8, [sp], #-120 @ 0xffffff88 │ │ │ │ - rsbseq r7, ip, ip, ror #11 │ │ │ │ - rsbseq r8, sp, sl, asr #15 │ │ │ │ - ldrhteq r7, [ip], #-94 @ 0xffffffa2 │ │ │ │ - @ instruction: 0x007d8792 │ │ │ │ - rsbseq r7, ip, r6, lsl #11 │ │ │ │ - rsbseq r8, sp, lr, asr r7 │ │ │ │ - rsbseq r7, ip, r2, asr r5 │ │ │ │ - rsbseq r8, sp, r0, lsr r7 │ │ │ │ - rsbseq r7, ip, r4, lsr #10 │ │ │ │ - rsbseq r8, sp, r0, lsl #14 │ │ │ │ - ldrshteq r7, [ip], #-68 @ 0xffffffbc │ │ │ │ + @ instruction: 0x007d8994 │ │ │ │ + rsbseq r7, ip, r8, lsl #15 │ │ │ │ + rsbseq r8, sp, r6, ror #18 │ │ │ │ + rsbseq r7, ip, sl, asr r7 │ │ │ │ + rsbseq r8, sp, r6, lsr r9 │ │ │ │ + rsbseq r7, ip, sl, lsr #14 │ │ │ │ + rsbseq r8, sp, r6, lsl #18 │ │ │ │ + ldrshteq r7, [ip], #-106 @ 0xffffff96 │ │ │ │ + ldrsbteq r8, [sp], #-134 @ 0xffffff7a │ │ │ │ + rsbseq r7, ip, sl, asr #13 │ │ │ │ + rsbseq r8, sp, r6, lsr #17 │ │ │ │ + @ instruction: 0x007c769a │ │ │ │ + rsbseq r8, sp, r6, ror r8 │ │ │ │ + rsbseq r7, ip, sl, ror #12 │ │ │ │ + ldrshteq r8, [sp], #-124 @ 0xffffff84 │ │ │ │ + ldrshteq r7, [ip], #-80 @ 0xffffffb0 │ │ │ │ + rsbseq r8, sp, lr, asr #15 │ │ │ │ + rsbseq r7, ip, r2, asr #11 │ │ │ │ + @ instruction: 0x007d8796 │ │ │ │ + rsbseq r7, ip, sl, lsl #11 │ │ │ │ + rsbseq r8, sp, r2, ror #14 │ │ │ │ + rsbseq r7, ip, r6, asr r5 │ │ │ │ + rsbseq r8, sp, r4, lsr r7 │ │ │ │ + rsbseq r7, ip, r8, lsr #10 │ │ │ │ + rsbseq r8, sp, r4, lsl #14 │ │ │ │ + ldrshteq r7, [ip], #-72 @ 0xffffffb8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fececc9c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x460b0ff8 │ │ │ │ ldrbtmi r4, [r9], #-2308 @ 0xfffff6fc │ │ │ │ ldmdavs r8, {r0, r1, r3, r4, fp, sp, lr} │ │ │ │ b 13534b4 │ │ │ │ @ instruction: 0xf080fab0 │ │ │ │ @ instruction: 0xbd080940 │ │ │ │ - rsbseq r8, sp, r6, lsl r8 │ │ │ │ + rsbseq r8, sp, sl, lsl r8 │ │ │ │ bleq 11d1594 │ │ │ │ blx 5d1688 │ │ │ │ strlt sp, [r0, #-117] @ 0xffffff8b │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ cdp 8, 11, cr6, cr0, cr0, {2} │ │ │ │ @@ -391525,19 +391525,19 @@ │ │ │ │ stmdami r9, {r4, r5, r6, r7, r8, pc} │ │ │ │ ldrbtmi r4, [r8], #-1585 @ 0xfffff9cf │ │ │ │ @ instruction: 0xf688300c │ │ │ │ stmdami r7, {r0, r2, r3, r4, r5, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6884478 │ │ │ │ @ instruction: 0xe7edfef7 │ │ │ │ - rsbseq r8, sp, ip, lsl #2 │ │ │ │ - rsbseq r8, sp, ip, asr #1 │ │ │ │ - rsbseq r6, ip, r2, asr #22 │ │ │ │ - rsbseq r8, sp, sl, lsr #1 │ │ │ │ - rsbseq r6, ip, r0, lsr #22 │ │ │ │ + rsbseq r8, sp, r0, lsl r1 │ │ │ │ + ldrsbteq r8, [sp], #-0 │ │ │ │ + rsbseq r6, ip, r6, asr #22 │ │ │ │ + rsbseq r8, sp, lr, lsr #1 │ │ │ │ + rsbseq r6, ip, r4, lsr #22 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl 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#19 │ │ │ │ - ldrshteq r6, [ip], #-54 @ 0xffffffca │ │ │ │ - rsbseq r7, sp, r2, ror #18 │ │ │ │ - ldrsbteq r6, [ip], #-56 @ 0xffffffc8 │ │ │ │ + @ instruction: 0x007d799c │ │ │ │ + rsbseq r6, ip, r4, lsl r4 │ │ │ │ + rsbseq r7, sp, r4, lsl #19 │ │ │ │ + ldrshteq r6, [ip], #-58 @ 0xffffffc6 │ │ │ │ + rsbseq r7, sp, r6, ror #18 │ │ │ │ + ldrsbteq r6, [ip], #-60 @ 0xffffffc4 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecedd78 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r8 │ │ │ │ @ instruction: 0xf04f684b │ │ │ │ @ instruction: 0xf04f0c00 │ │ │ │ stcls 14, cr0, [pc], {1} │ │ │ │ @@ -392074,16 +392074,16 @@ │ │ │ │ mrc 15, 5, fp, cr0, cr8, {5} │ │ │ │ @ instruction: 0xf0e43b42 │ │ │ │ movwcs pc, #6671 @ 0x1a0f @ │ │ │ │ andlt r4, r8, r8, lsl r6 │ │ │ │ svclt 0x0000bd10 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ - rsbseq r7, sp, r8, lsr #17 │ │ │ │ - rsbseq r6, ip, r0, lsr #6 │ │ │ │ + rsbseq r7, sp, ip, lsr #17 │ │ │ │ + rsbseq r6, ip, r4, lsr #6 │ │ │ │ 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#25 │ │ │ │ + ldrsbteq r6, [sp], #-18 @ 0xffffffee │ │ │ │ + rsbseq r4, ip, sl, asr #24 │ │ │ │ + ldrhteq r6, [sp], #-22 @ 0xffffffea │ │ │ │ + rsbseq r4, ip, lr, lsr #24 │ │ │ │ + rsbseq r6, sp, ip, lsl #3 │ │ │ │ + rsbseq r4, ip, r4, lsl #24 │ │ │ │ + rsbseq r6, sp, lr, ror #2 │ │ │ │ + rsbseq r4, ip, ip, ror #23 │ │ │ │ + ldrshteq r6, [sp], #-12 │ │ │ │ + rsbseq r4, ip, r4, ror fp │ │ │ │ + rsbseq r6, sp, r2, ror #1 │ │ │ │ + rsbseq r4, ip, r8, asr fp │ │ │ │ + rsbseq r6, sp, r2, asr #1 │ │ │ │ + rsbseq r4, ip, r8, lsr fp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 353908 >::resize(unsigned int)@@Base+0x6ed24> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0040f8cc │ │ │ │ @ instruction: 0x460e4cff │ │ │ │ strdlt r4, [r1], pc @ │ │ │ │ @@ -393850,32 +393850,32 @@ │ │ │ │ ldmdami r8, {r0, r2, r3, sl, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1609 @ 0xfffff9b7 │ │ │ │ stc2l 6, cr15, [r8], {134} @ 0x86 │ │ │ │ svclt 0x0000e739 │ │ │ │ ... │ │ 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int)@@Base+0x2844> │ │ │ │ stmge pc, {r0, r1, r2, r3, r4, r5, r6, sl, ip, sp, lr, pc} @ │ │ │ │ svclt 0x0000e4c3 │ │ │ │ - rsbseq r5, sp, r8, ror #5 │ │ │ │ - rsbseq r3, ip, r0, ror #26 │ │ │ │ - rsbseq r5, sp, sl, asr #5 │ │ │ │ - rsbseq r3, ip, r2, asr #26 │ │ │ │ - rsbseq r5, sp, ip, lsr #5 │ │ │ │ - rsbseq r3, ip, r4, lsr #26 │ │ │ │ - rsbseq r5, sp, sl, asr r2 │ │ │ │ - ldrsbteq r3, [ip], #-194 @ 0xffffff3e │ │ │ │ - rsbseq r5, sp, r4, lsr #4 │ │ │ │ - @ instruction: 0x007c3c9c │ │ │ │ - rsbseq r5, sp, lr, ror #3 │ │ │ │ - rsbseq r3, ip, r6, ror #24 │ │ │ │ - rsbseq r5, sp, r0, lsr #3 │ │ │ │ - rsbseq r3, ip, r8, lsl ip │ │ │ │ - rsbseq r5, sp, r2, lsl #3 │ │ │ │ - ldrshteq r3, [ip], #-186 @ 0xffffff46 │ │ │ │ - rsbseq r5, sp, r4, ror #2 │ │ │ │ - ldrsbteq r3, [ip], #-188 @ 0xffffff44 │ │ │ │ - rsbseq r5, sp, r6, asr #2 │ │ │ │ - ldrhteq r3, [ip], #-190 @ 0xffffff42 │ │ │ │ - rsbseq r5, sp, r4, lsl r1 │ │ │ │ - rsbseq r3, ip, ip, lsl #23 │ │ │ │ - rsbseq r5, sp, r2, ror #1 │ │ │ │ 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instruction: 0x007c3b90 │ │ │ │ + rsbseq r5, sp, r6, ror #1 │ │ │ │ + rsbseq r3, ip, lr, asr fp │ │ │ │ + ldrhteq r5, [sp], #-4 │ │ │ │ + rsbseq r3, ip, ip, lsr #22 │ │ │ │ + @ instruction: 0x007d5096 │ │ │ │ + rsbseq r3, ip, ip, lsl #22 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00b8f8cc │ │ │ │ bmi e6aee8 │ │ │ │ ldrdgt pc, [r4], -r1 │ │ │ │ blmi e2ad24 │ │ │ │ @@ -394685,19 +394685,19 @@ │ │ │ │ stc2 6, cr15, [r0, #532] @ 0x214 │ │ │ │ strtmi r4, [r1], -r9, lsl #16 │ │ │ │ @ instruction: 0xf6854478 │ │ │ │ @ instruction: 0xe7c9fe3b │ │ │ │ mrc 6, 7, APSR_nzcv, cr0, cr12, {3} │ │ │ │ addeq r4, r9, r0, lsr #25 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - @ instruction: 0x007d4f9a │ │ │ │ - rsbseq r3, ip, r2, lsl sl │ │ │ │ + @ instruction: 0x007d4f9e │ │ │ │ + rsbseq r3, ip, r6, lsl sl │ │ │ │ addeq r4, r9, r8, asr #24 │ │ │ │ - rsbseq r4, sp, r0, lsr pc │ │ │ │ - rsbseq r3, ip, r8, lsr #19 │ │ │ │ + rsbseq r4, sp, r4, lsr pc │ │ │ │ + rsbseq r3, ip, ip, lsr #19 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf0794 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 17dd4fc │ │ │ │ blmi 18057b8 │ │ │ │ ldrbtmi r4, [sl], #-1542 @ 0xfffff9fa │ │ │ │ ldmdavs fp, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ @@ -394785,19 +394785,19 @@ │ │ │ │ @ instruction: 0xf04f4826 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2l 6, cr15, [r4, #-532]! @ 0xfffffdec │ │ │ │ @ instruction: 0xf67ce7c8 │ │ │ │ svclt 0x0000ee2a │ │ │ │ addeq r4, r9, sl, lsr #23 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrhteq r4, [sp], #-226 @ 0xffffff1e │ │ │ │ - rsbseq r5, ip, r4, lsr #31 │ │ │ │ + ldrhteq r4, [sp], #-230 @ 0xffffff1a │ │ │ │ + rsbseq r5, ip, r8, lsr #31 │ │ │ │ @ instruction: 0xffffcb17 │ │ │ │ - rsbseq r4, sp, sl, asr #29 │ │ │ │ - ldrsbteq r4, [sp], #-232 @ 0xffffff18 │ │ │ │ + rsbseq r4, sp, lr, asr #29 │ │ │ │ + ldrsbteq r4, [sp], #-236 @ 0xffffff14 │ │ │ │ andeq r0, r0, r7, lsl #3 │ │ │ │ @ instruction: 0xffffd921 │ │ │ │ @ instruction: 0xffffd94b │ │ │ │ @ instruction: 0xffffd8a5 │ │ │ │ @ instruction: 0xfffffe73 │ │ │ │ @ instruction: 0xffffd9a1 │ │ │ │ @ instruction: 0xffffd79f │ │ │ │ @@ -394809,23 +394809,23 @@ │ │ │ │ @ instruction: 0xffffcc7f │ │ │ │ @ instruction: 0xffffcae5 │ │ │ │ @ instruction: 0xffffcb97 │ │ │ │ @ instruction: 0xffffd9f7 │ │ │ │ @ instruction: 0xffffce1f │ │ │ │ @ instruction: 0xffffcda1 │ │ │ │ @ instruction: 0xffffccd7 │ │ │ │ - rsbseq r4, sp, r2, asr lr │ │ │ │ - @ instruction: 0x007d4e90 │ │ │ │ + rsbseq r4, sp, r6, asr lr │ │ │ │ + @ instruction: 0x007d4e94 │ │ │ │ @ instruction: 0x00894abc │ │ │ │ - ldrsbteq r4, [sp], #-220 @ 0xffffff24 │ │ │ │ - rsbseq r3, ip, r4, asr r8 │ │ │ │ - rsbseq r4, sp, r2, asr #27 │ │ │ │ - rsbseq r3, ip, sl, lsr r8 │ │ │ │ - rsbseq r4, sp, r4, lsr #27 │ │ │ │ - rsbseq r3, ip, sl, lsl r8 │ │ │ │ + rsbseq r4, sp, r0, ror #27 │ │ │ │ + rsbseq r3, ip, r8, asr r8 │ │ │ │ + rsbseq r4, sp, r6, asr #27 │ │ │ │ + rsbseq r3, ip, lr, lsr r8 │ │ │ │ + rsbseq r4, sp, r8, lsr #27 │ │ │ │ + rsbseq r3, ip, lr, lsl r8 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecf0994 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ mrc2 7, 7, pc, cr6, cr15, {7} │ │ │ │ stmdacs r1, {r0, r1, r9, sl, lr} │ │ │ │ ldrmi sp, [r8], -r2, lsl #2 │ │ │ │ @@ -394835,16 +394835,16 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrrc2 6, 8, pc, r2, cr5 @ │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf6854478 │ │ │ │ blls 218bfc >::_M_default_append(unsigned int)@@Base+0x5d40c> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - ldrsbteq r4, [sp], #-196 @ 0xffffff3c │ │ │ │ - rsbseq r3, ip, ip, asr #14 │ │ │ │ + ldrsbteq r4, [sp], #-200 @ 0xffffff38 │ │ │ │ + rsbseq r3, ip, r0, asr r7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf09e0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r0 @ │ │ │ │ ldrmi r4, [r6], -sp, lsl #12 │ │ │ │ @ instruction: 0x4604461f │ │ │ │ bleq 2d4e28 │ │ │ │ @@ -394877,19 +394877,19 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 199860 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx d727e │ │ │ │ @ instruction: 0xf04f4807 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ ldc2 6, cr15, [r6], #532 @ 0x214 │ │ │ │ svclt 0x0000e7dd │ │ │ │ - rsbseq r4, sp, ip, ror #24 │ │ │ │ - rsbseq r4, sp, sl, asr #24 │ │ │ │ - rsbseq r3, ip, r2, asr #13 │ │ │ │ - rsbseq r4, sp, r8, lsr #24 │ │ │ │ - @ instruction: 0x007c369e │ │ │ │ + rsbseq r4, sp, r0, ror ip │ │ │ │ + rsbseq r4, sp, lr, asr #24 │ │ │ │ + rsbseq r3, ip, r6, asr #13 │ │ │ │ + rsbseq r4, sp, ip, lsr #24 │ │ │ │ + rsbseq r3, ip, r2, lsr #13 │ │ │ │ ldc 8, cr6, [r3, #268] @ 0x10c │ │ │ │ ldrbmi r0, [r0, -r0, lsl #22]! │ │ │ │ ldrdcc lr, [r1], -r1 │ │ │ │ ldc 8, cr2, [r3] │ │ │ │ vstr d7, [r2] │ │ │ │ vldrle d7, [r0, #-0] │ │ │ │ stmdbvs r9, {r0, r1, r3, r4, r7, fp, sp, lr} │ │ │ │ @@ -395135,24 +395135,24 @@ │ │ │ │ ldrtmi r4, [r1], -lr, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xf9f4f685 │ │ │ │ @ instruction: 0xf04f480c │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ blx fed57698 │ │ │ │ svclt 0x0000e7c7 │ │ │ │ - rsbseq r4, sp, lr, lsr #20 │ │ │ │ - @ instruction: 0x007d4990 │ │ │ │ - rsbseq r4, sp, lr, lsr r9 │ │ │ │ - ldrshteq r3, [ip], #-44 @ 0xffffffd4 │ │ │ │ - rsbseq r4, sp, sl, lsl r9 │ │ │ │ - ldrsbteq r3, [ip], #-40 @ 0xffffffd8 │ │ │ │ - rsbseq r4, sp, sl, ror #17 │ │ │ │ - rsbseq r3, ip, r8, lsr #5 │ │ │ │ - ldrsbteq r4, [sp], #-128 @ 0xffffff80 │ │ │ │ - rsbseq r3, ip, lr, lsl #5 │ │ │ │ + rsbseq r4, sp, r2, lsr sl │ │ │ │ + @ instruction: 0x007d4994 │ │ │ │ + rsbseq r4, sp, r2, asr #18 │ │ │ │ + rsbseq r3, ip, r0, lsl #6 │ │ │ │ + rsbseq r4, sp, lr, lsl r9 │ │ │ │ + ldrsbteq r3, [ip], #-44 @ 0xffffffd4 │ │ │ │ + rsbseq r4, sp, lr, ror #17 │ │ │ │ + rsbseq r3, ip, ip, lsr #5 │ │ │ │ + ldrsbteq r4, [sp], #-132 @ 0xffffff7c │ │ │ │ + @ instruction: 0x007c3292 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2d5170 │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d8f8cc │ │ │ │ strmi r6, [r8], lr, asr #16 │ │ │ │ blls a55348 │ │ │ │ @@ -395221,15 +395221,15 @@ │ │ │ │ andscs r4, r0, #44, 22 @ 0xb000 │ │ │ │ strls r4, [r0, -r1, lsr #12] │ │ │ │ @ instruction: 0xf683447b │ │ │ │ @ instruction: 0x9006f8b7 │ │ │ │ @ instruction: 0x4603b378 │ │ │ │ ldc 8, cr6, [r6, #712] @ 0x2c8 │ │ │ │ strbmi r1, [r1], -r0, lsl #22 │ │ │ │ - bleq a15464 │ │ │ │ + bleq a15464 │ │ │ │ ldc 6, cr4, [sp, #128] @ 0x80 │ │ │ │ vldr d2, [sp, #8] │ │ │ │ strls r3, [r0, #-2820] @ 0xfffff4fc │ │ │ │ mcr2 3, 7, pc, cr0, cr6, {3} @ │ │ │ │ stmdacs r0, {r0, r1, r3, r5, fp, sp, lr} │ │ │ │ @ instruction: 0xf383fab3 │ │ │ │ cmpne r3, #323584 @ 0x4f000 │ │ │ │ @@ -395259,19 +395259,19 @@ │ │ │ │ ldrb pc, [r2, r1, lsl #20] @ │ │ │ │ b 1ed7858 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ stmdahi r0, {r2, r3, r4, r7, r8, sl, ip, sp, lr} │ │ │ │ mrcvc 4, 1, lr, cr7, cr12, {1} │ │ │ │ addeq r4, r9, r8, lsr #7 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, sp, r8, asr r7 │ │ │ │ - rsbseq r4, sp, r0, lsl r7 │ │ │ │ + rsbseq r4, sp, ip, asr r7 │ │ │ │ + rsbseq r4, sp, r4, lsl r7 │ │ │ │ addeq r4, r9, r8, lsr #6 │ │ │ │ - rsbseq r4, sp, r2, lsl #14 │ │ │ │ - rsbseq r3, ip, r0, asr #1 │ │ │ │ + rsbseq r4, sp, r6, lsl #14 │ │ │ │ + rsbseq r3, ip, r4, asr #1 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf1098 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmib r1, {r4, r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ strmi r6, [ip], -r1, lsl #4 │ │ │ │ stmdals r6, {r0, r1, r2, r8, sl, fp, ip, pc} │ │ │ │ ldrheq r6, [r2], #129 @ 0x81 │ │ │ │ @@ -395324,15 +395324,15 @@ │ │ │ │ vldr d0, [r3, #288] @ 0x120 │ │ │ │ @ instruction: 0x46284b36 │ │ │ │ blne 1d55c4 >::_M_default_append(unsigned int)@@Base+0x19dd4> │ │ │ │ ldc 4, cr3, [r5, #4] │ │ │ │ vqrdmulh.s32 d18, d12, d2 │ │ │ │ ldmvs r3!, {r0, r5, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ stclle 2, cr4, [lr], {163} @ 0xa3 │ │ │ │ - blmi 9ec80c │ │ │ │ + blmi 9ec80c │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ blls 2f3ff4 >::resize(unsigned int)@@Base+0xf410> │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ @ instruction: 0xd12c0300 │ │ │ │ andlt r2, r7, r1 │ │ │ │ blhi 355290 >::resize(unsigned int)@@Base+0x706ac> │ │ │ │ ldc 13, cr11, [r3, #960] @ 0x3c0 │ │ │ │ @@ -395428,21 +395428,21 @@ │ │ │ │ @ instruction: 0xf6c8f079 │ │ │ │ ldr r9, [r7, r3, lsl #22] │ │ │ │ stmdbls r7, {r0, r3, r9, fp, lr} │ │ │ │ @ instruction: 0xf079447a │ │ │ │ ldr pc, [r8, r1, asr #13] │ │ │ │ ldrbtmi r4, [sl], #-2567 @ 0xfffff5f9 │ │ │ │ svclt 0x0000e7c8 │ │ │ │ - rsbseq r9, fp, r2, ror #29 │ │ │ │ - rsbseq r4, sp, sl, lsr #9 │ │ │ │ - ldrsbteq r4, [sp], #-246 @ 0xffffff0a │ │ │ │ - rsbseq r5, ip, r4, lsr #3 │ │ │ │ - ldrhteq r9, [ip], #-84 @ 0xffffffac │ │ │ │ - ldrhteq r4, [sp], #-240 @ 0xffffff10 │ │ │ │ - rsbseq r4, sp, r6, asr #8 │ │ │ │ + rsbseq r9, fp, r6, ror #29 │ │ │ │ + rsbseq r4, sp, lr, lsr #9 │ │ │ │ + ldrsbteq r4, [sp], #-250 @ 0xffffff06 │ │ │ │ + rsbseq r5, ip, r8, lsr #3 │ │ │ │ + ldrhteq r9, [ip], #-88 @ 0xffffffa8 │ │ │ │ + ldrhteq r4, [sp], #-244 @ 0xffffff0c │ │ │ │ + rsbseq r4, sp, sl, asr #8 │ │ │ │ movweq lr, #2512 @ 0x9d0 │ │ │ │ eorcs pc, r2, r3, asr r8 @ │ │ │ │ eorne pc, r1, r3, asr r8 @ │ │ │ │ vsub.i16 q11, q6, q0 │ │ │ │ svclt 0x0000be05 │ │ │ │ svcmi 0x00f8e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @@ -395560,15 +395560,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r7, r1 │ │ │ │ @ instruction: 0xf67cbd30 │ │ │ │ svclt 0x0000e816 │ │ │ │ umulleq r3, r9, r2, lr │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r4, sp, sl, asr #4 │ │ │ │ + rsbseq r4, sp, lr, asr #4 │ │ │ │ addeq r3, r9, r0, asr #28 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2557f8 >::_M_default_append(unsigned int)@@Base+0x9a008> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ addlt r4, r5, r9, lsr lr │ │ │ │ @@ -395625,23 +395625,23 @@ │ │ │ │ ldrtmi r4, [r1], -sp, lsl #16 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ cdp2 6, 1, cr15, cr14, cr4, {4} │ │ │ │ @ instruction: 0xf04f480b │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ cdp2 6, 13, cr15, cr8, cr4, {4} │ │ │ │ svclt 0x0000e7e2 │ │ │ │ - ldrsbteq r4, [sp], #-20 @ 0xffffffec │ │ │ │ - rsbseq r4, sp, lr, ror r1 │ │ │ │ - rsbseq r2, ip, lr, lsr fp │ │ │ │ - rsbseq r4, sp, ip, asr r1 │ │ │ │ - rsbseq r2, ip, sl, lsl fp │ │ │ │ - rsbseq r4, sp, lr, lsr r1 │ │ │ │ - ldrshteq r2, [ip], #-172 @ 0xffffff54 │ │ │ │ - rsbseq r4, sp, r4, lsr #2 │ │ │ │ - rsbseq r2, ip, r2, ror #21 │ │ │ │ + ldrsbteq r4, [sp], #-24 @ 0xffffffe8 │ │ │ │ + rsbseq r4, sp, r2, lsl #3 │ │ │ │ + rsbseq r2, ip, r2, asr #22 │ │ │ │ + rsbseq r4, sp, r0, ror #2 │ │ │ │ + rsbseq r2, ip, lr, lsl fp │ │ │ │ + rsbseq r4, sp, r2, asr #2 │ │ │ │ + rsbseq r2, ip, r0, lsl #22 │ │ │ │ + rsbseq r4, sp, r8, lsr #2 │ │ │ │ + rsbseq r2, ip, r6, ror #21 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf1660 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ strdlt ip, [r9], ip @ │ │ │ │ @ instruction: 0xf6494a3e │ │ │ │ ldcmi 1, cr4, [lr], #-256 @ 0xffffff00 │ │ │ │ @@ -395704,16 +395704,16 @@ │ │ │ │ strtmi r9, [r1], -r5, lsl #16 │ │ │ │ cdp2 6, 4, cr15, cr2, cr4, {4} │ │ │ │ @ instruction: 0xf67be7d8 │ │ │ │ svclt 0x0000eef8 │ │ │ │ ldrdeq r3, [r9], r8 │ │ │ │ @ instruction: 0xfffff419 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrsbteq r4, [sp], #-14 │ │ │ │ - rsbseq r5, lr, r0, ror #25 │ │ │ │ + rsbseq r4, sp, r2, ror #1 │ │ │ │ + rsbseq r5, lr, r4, ror #25 │ │ │ │ @ instruction: 0xffffffaf │ │ │ │ andeq r0, r0, fp, lsl r1 │ │ │ │ @ instruction: 0xfffffdef │ │ │ │ andeq r0, r0, fp, lsr lr │ │ │ │ @ instruction: 0xfffffc8f │ │ │ │ @ instruction: 0xfffffb47 │ │ │ │ @ instruction: 0xfffffa07 │ │ │ │ @@ -395725,16 +395725,16 @@ │ │ │ │ @ instruction: 0xfffff3db │ │ │ │ @ instruction: 0xfffff427 │ │ │ │ @ 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instruction: 0xf95cf683 │ │ │ │ @ instruction: 0x46514819 │ │ │ │ @ instruction: 0xf6834478 │ │ │ │ @ instruction: 0xe6c8fa17 │ │ │ │ b ff4d97a0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r2, r9, r6, ror r7 │ │ │ │ - ldrshteq r2, [sp], #-160 @ 0xffffff60 │ │ │ │ - ldrhteq r1, [ip], #-64 @ 0xffffffc0 │ │ │ │ - rsbseq r2, sp, r6, lsr #20 │ │ │ │ - rsbseq r1, ip, r6, ror #7 │ │ │ │ - rsbseq r2, sp, ip, lsl #20 │ │ │ │ - rsbseq r1, ip, ip, asr #7 │ │ │ │ + ldrshteq r2, [sp], #-164 @ 0xffffff5c │ │ │ │ + ldrhteq r1, [ip], #-68 @ 0xffffffbc │ │ │ │ + rsbseq r2, sp, sl, lsr #20 │ │ │ │ + rsbseq r1, ip, sl, ror #7 │ │ │ │ + rsbseq r2, sp, r0, lsl sl │ │ │ │ + ldrsbteq r1, [ip], #-48 @ 0xffffffd0 │ │ │ │ addeq r2, r9, r2, lsl #12 │ │ │ │ - ldrsbteq r2, [sp], #-140 @ 0xffffff74 │ │ │ │ - @ instruction: 0x007c129c │ │ │ │ - rsbseq r2, sp, r0, asr #17 │ │ │ │ - rsbseq r1, ip, r0, lsl #5 │ │ │ │ - @ instruction: 0x007d289e │ │ │ │ - rsbseq r1, ip, lr, asr r2 │ │ │ │ - rsbseq r2, sp, r0, lsr #16 │ │ │ │ - rsbseq r1, ip, r0, ror #3 │ │ │ │ - ldrshteq r2, [sp], #-116 @ 0xffffff8c │ │ │ │ - ldrhteq r1, [ip], #-20 @ 0xffffffec │ │ │ │ - ldrsbteq r2, [sp], #-120 @ 0xffffff88 │ │ │ │ - @ instruction: 0x007c1198 │ │ │ │ - rsbseq r2, sp, r0, lsr #15 │ │ │ │ - rsbseq r1, ip, r0, ror #2 │ │ │ │ + rsbseq r2, sp, r0, ror #17 │ │ │ │ + rsbseq r1, ip, r0, lsr #5 │ │ │ │ + rsbseq r2, sp, r4, asr #17 │ │ │ │ + rsbseq r1, ip, r4, lsl #5 │ │ │ │ + rsbseq r2, sp, r2, lsr #17 │ │ │ │ + rsbseq r1, ip, r2, ror #4 │ │ │ │ + rsbseq r2, sp, r4, lsr #16 │ │ │ │ + rsbseq r1, ip, r4, ror #3 │ │ │ │ + ldrshteq r2, [sp], #-120 @ 0xffffff88 │ │ │ │ + ldrhteq r1, [ip], #-24 @ 0xffffffe8 │ │ │ │ + ldrsbteq r2, [sp], #-124 @ 0xffffff84 │ │ │ │ + @ instruction: 0x007c119c │ │ │ │ + rsbseq r2, sp, r4, lsr #15 │ │ │ │ + rsbseq r1, ip, r4, ror #2 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2572d4 >::_M_default_append(unsigned int)@@Base+0x9bae4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0060f8cc │ │ │ │ ldrmi r4, [pc], -r2, asr #25 │ │ │ │ addslt r4, sp, r2, asr #23 │ │ │ │ @@ -397481,21 +397481,21 @@ │ │ │ │ @ instruction: 0xf85b1028 │ │ │ │ subvs r3, fp, r4, lsl #30 │ │ │ │ subs sp, r5, r3, asr #24 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r2, r9, ip, lsl r3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r2, sp, ip, asr #13 │ │ │ │ - rsbseq r1, ip, ip, lsl #1 │ │ │ │ + ldrsbteq r2, [sp], #-96 @ 0xffffffa0 │ │ │ │ + @ instruction: 0x007c1090 │ │ │ │ addeq r2, r9, r2, asr #5 │ │ │ │ - rsbseq r2, sp, r2, ror r6 │ │ │ │ - ldrshteq r2, [sp], #-88 @ 0xffffffa8 │ │ │ │ - rsbseq r2, sp, r0, lsl #11 │ │ │ │ - rsbseq r0, ip, r0, asr #30 │ │ │ │ + rsbseq r2, sp, r6, ror r6 │ │ │ │ + ldrshteq r2, [sp], #-92 @ 0xffffffa4 │ │ │ │ + rsbseq r2, sp, r4, lsl #11 │ │ │ │ + rsbseq r0, ip, r4, asr #30 │ │ │ │ ldmdavs r2!, {r2, r4, r8, r9, fp, ip, pc} │ │ │ │ @ instruction: 0xf8539909 │ │ │ │ ldmdavs r2, {r0, r3, ip, sp}^ │ │ │ │ eorcc pc, r5, r3, asr r8 @ │ │ │ │ stmdbls r8, {r2, r8, ip, pc} │ │ │ │ ldmdbge r9, {r0, r1, r8, ip, pc} │ │ │ │ smlabtge r1, sp, r9, lr │ │ │ │ @@ -397782,48 +397782,48 @@ │ │ │ │ stmdami r6!, {r0, r1, r2, r4, r6, sl, sp, lr, pc} │ │ │ │ mvnspl pc, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ ldc2 6, cr15, [lr, #-520]! @ 0xfffffdf8 │ │ │ │ strtmi r4, [r1], -r3, lsr #16 │ │ │ │ @ instruction: 0xf6824478 │ │ │ │ strb pc, [sl], #-3577 @ 0xfffff207 @ │ │ │ │ - rsbseq r2, sp, r2, asr r3 │ │ │ │ - rsbseq r0, ip, r2, lsl sp │ │ │ │ - rsbseq r2, sp, r6, lsr r3 │ │ │ │ - ldrshteq r0, [ip], #-198 @ 0xffffff3a │ │ │ │ - rsbseq r2, sp, lr, lsl r3 │ │ │ │ - ldrsbteq r0, [ip], #-204 @ 0xffffff34 │ │ │ │ - rsbseq r2, sp, ip, lsr #4 │ │ │ │ - rsbseq r0, ip, sl, ror #23 │ │ │ │ - rsbseq r2, sp, lr, lsl #4 │ │ │ │ - rsbseq r0, ip, lr, asr #23 │ │ │ │ - rsbseq r2, sp, r8, asr #3 │ │ │ │ - rsbseq r0, ip, r8, lsl #23 │ │ │ │ - @ instruction: 0x007d2190 │ │ │ │ - rsbseq r0, ip, r0, asr fp │ │ │ │ - rsbseq r2, sp, r2, ror #1 │ │ │ │ - rsbseq r0, ip, r2, lsr #21 │ │ │ │ - rsbseq r2, sp, r6, lsr #1 │ │ │ │ - @ instruction: 0x007d2090 │ │ │ │ - rsbseq r2, sp, r4, asr #32 │ │ │ │ - rsbseq r0, ip, r4, lsl #20 │ │ │ │ - rsbseq r2, sp, ip, lsr #32 │ │ │ │ - rsbseq r0, ip, sl, ror #19 │ │ │ │ - rsbseq r2, sp, r2, lsl r0 │ │ │ │ - ldrsbteq r0, [ip], #-144 @ 0xffffff70 │ │ │ │ - ldrsbteq r1, [sp], #-242 @ 0xffffff0e │ │ │ │ - @ instruction: 0x007c0992 │ │ │ │ - ldrhteq r1, [sp], #-246 @ 0xffffff0a │ │ │ │ - rsbseq r0, ip, r6, ror r9 │ │ │ │ - @ instruction: 0x007d1f9a │ │ │ │ - rsbseq r0, ip, sl, asr r9 │ │ │ │ - rsbseq r1, sp, lr, ror pc │ │ │ │ - rsbseq r0, ip, lr, lsr r9 │ │ │ │ - rsbseq r1, sp, r4, ror #30 │ │ │ │ - rsbseq r0, ip, r4, lsr #18 │ │ │ │ + rsbseq r2, sp, r6, asr r3 │ │ │ │ + rsbseq r0, ip, r6, lsl sp │ │ │ │ + rsbseq r2, sp, sl, lsr r3 │ │ │ │ + ldrshteq r0, [ip], #-202 @ 0xffffff36 │ │ │ │ + rsbseq r2, sp, r2, lsr #6 │ │ │ │ + rsbseq r0, ip, r0, ror #25 │ │ │ │ + rsbseq r2, sp, r0, lsr r2 │ │ │ │ + rsbseq r0, ip, lr, ror #23 │ │ │ │ + rsbseq r2, sp, r2, lsl r2 │ │ │ │ + ldrsbteq r0, [ip], #-178 @ 0xffffff4e │ │ │ │ + rsbseq r2, sp, ip, asr #3 │ │ │ │ + rsbseq r0, ip, ip, lsl #23 │ │ │ │ + @ instruction: 0x007d2194 │ │ │ │ + rsbseq r0, ip, r4, asr fp │ │ │ │ + rsbseq r2, sp, r6, ror #1 │ │ │ │ + rsbseq r0, ip, r6, lsr #21 │ │ │ │ + rsbseq r2, sp, sl, lsr #1 │ │ │ │ + @ instruction: 0x007d2094 │ │ │ │ + rsbseq r2, sp, r8, asr #32 │ │ │ │ + rsbseq r0, ip, r8, lsl #20 │ │ │ │ + rsbseq r2, sp, r0, lsr r0 │ │ │ │ + rsbseq r0, ip, lr, ror #19 │ │ │ │ + rsbseq r2, sp, r6, lsl r0 │ │ │ │ + ldrsbteq r0, [ip], #-148 @ 0xffffff6c │ │ │ │ + ldrsbteq r1, [sp], #-246 @ 0xffffff0a │ │ │ │ + @ instruction: 0x007c0996 │ │ │ │ + ldrhteq r1, [sp], #-250 @ 0xffffff06 │ │ │ │ + rsbseq r0, ip, sl, ror r9 │ │ │ │ + @ instruction: 0x007d1f9e │ │ │ │ + rsbseq r0, ip, lr, asr r9 │ │ │ │ + rsbseq r1, sp, r2, lsl #31 │ │ │ │ + rsbseq r0, ip, r2, asr #18 │ │ │ │ + rsbseq r1, sp, r8, ror #30 │ │ │ │ + rsbseq r0, ip, r8, lsr #18 │ │ │ │ ldmvs r8, {r0, r1, r6, fp, sp, lr} │ │ │ │ svclt 0x00004770 │ │ │ │ ldc 8, cr6, [r3, #268] @ 0x10c │ │ │ │ ldrbmi r0, [r0, -r0, lsl #22]! │ │ │ │ andeq r0, r0, r0 │ │ │ │ msrmi R10_usr, r5 │ │ │ │ orrcs pc, r6, r3, asr #13 │ │ │ │ @@ -398096,16 +398096,16 @@ │ │ │ │ mrc2 7, 7, pc, cr6, cr15, {7} │ │ │ │ ldc 2, cr4, [sp, #672] @ 0x2a0 │ │ │ │ svclt 0x00087b00 │ │ │ │ ldc 3, cr2, [sp, #8] │ │ │ │ svclt 0x00046b02 │ │ │ │ andsvs r9, r3, r8, lsl #20 │ │ │ │ svclt 0x0000e7d7 │ │ │ │ - rsbseq r1, sp, r4, asr fp │ │ │ │ - rsbseq r0, ip, r0, asr #9 │ │ │ │ + rsbseq r1, sp, r8, asr fp │ │ │ │ + rsbseq r0, ip, r4, asr #9 │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecff6fc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x46150fd8 │ │ │ │ stmdavs r2, {r1, r2, r3, r4, r9, sl, lr} │ │ │ │ stmdbvs fp, {r1, r7, ip, sp, pc} │ │ │ │ @@ -398155,16 +398155,16 @@ │ │ │ │ eorsvs fp, r3, r2, lsl pc │ │ │ │ andsvs r9, r3, sl, lsl #20 │ │ │ │ ldc 0, cr11, [sp], #8 │ │ │ │ vldmdblt r0!, {d24-d25} │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ strbpl r2, [r4], #-3352 @ 0xfffff2e8 │ │ │ │ svccc 0x00f921fb │ │ │ │ - rsbseq r1, sp, ip, ror sl │ │ │ │ - rsbseq r0, ip, r8, ror #7 │ │ │ │ + rsbseq r1, sp, r0, lsl #21 │ │ │ │ + rsbseq r0, ip, ip, ror #7 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecff7e8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r4, {r3, r4, r7, r8, r9, sl, fp}^ │ │ │ │ blpl 11d86a8 │ │ │ │ @ instruction: 0xf504b091 │ │ │ │ @@ -398479,16 +398479,16 @@ │ │ │ │ stmdami r6, {r2, r3, r6, r8, ip, sp, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xffcef681 │ │ │ │ stmdbls r1, {r2, fp, lr} │ │ │ │ @ instruction: 0xf6824478 │ │ │ │ bls 21b2f4 >::_M_default_append(unsigned int)@@Base+0x5fb04> │ │ │ │ svclt 0x0000e7db │ │ │ │ - ldrsbteq r1, [sp], #-72 @ 0xffffffb8 │ │ │ │ - rsbseq pc, fp, r4, asr #28 │ │ │ │ + ldrsbteq r1, [sp], #-76 @ 0xffffffb4 │ │ │ │ + rsbseq pc, fp, r8, asr #28 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf42e4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrmi r0, [r4], r8, ror #31 │ │ │ │ stmdavs r4, {r1, r3, r8, fp, sp, lr}^ │ │ │ │ ldmdavs r2, {r0, r1, r7, ip, sp, pc} │ │ │ │ ldrsbt pc, [r8], #-132 @ 0xffffff7c @ │ │ │ │ @@ -398511,16 +398511,16 @@ │ │ │ │ stmdami r6, {r0, r1, r2, r5, r6, r8, lr} │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xff8ef681 │ │ │ │ stmdbls r1, {r2, fp, lr} │ │ │ │ @ instruction: 0xf6824478 │ │ │ │ bls 21b274 >::_M_default_append(unsigned int)@@Base+0x5fa84> │ │ │ │ svclt 0x0000e7db │ │ │ │ - rsbseq r1, sp, r8, asr r4 │ │ │ │ - rsbseq pc, fp, r4, asr #27 │ │ │ │ + rsbseq r1, sp, ip, asr r4 │ │ │ │ + rsbseq pc, fp, r8, asr #27 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fecf4364 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdbvs fp, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ blvs 7987ec │ │ │ │ ldc 8, cr6, [r3, #108] @ 0x6c │ │ │ │ vmov.u16 r7, d4[2] │ │ │ │ @@ -398599,16 +398599,16 @@ │ │ │ │ cdp2 6, 14, cr15, cr2, cr1, {4} │ │ │ │ strtmi r4, [r9], -r6, lsl #16 │ │ │ │ @ instruction: 0xf6814478 │ │ │ │ qadd8mi pc, r8, sp @ │ │ │ │ ldcllt 0, cr11, [r0, #28]! │ │ │ │ strbpl r2, [r4], #-3352 @ 0xfffff2e8 │ │ │ │ strdmi r2, [r9], -fp │ │ │ │ - rsbseq r1, sp, r0, lsl #6 │ │ │ │ - rsbseq pc, fp, ip, ror #24 │ │ │ │ + rsbseq r1, sp, r4, lsl #6 │ │ │ │ + rsbseq pc, fp, r0, ror ip @ │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf44c4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs r2, {r3, r6, r7, r8, r9, sl, fp} │ │ │ │ stmdbvs fp, {r0, r1, r2, r3, r4, r9, sl, lr} │ │ │ │ strmi fp, [r4], -r9, lsl #1 │ │ │ │ ldmdavs r2, {r1, r2, r3, r9, sl, lr}^ │ │ │ │ @@ -398663,16 +398663,16 @@ │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xff20f681 │ │ │ │ andlt r4, r9, r8, lsr #12 │ │ │ │ svclt 0x0000bdf0 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ strbpl r2, [r4], #-3352 @ 0xfffff2e8 │ │ │ │ strdmi r2, [r9], -fp │ │ │ │ - rsbseq r1, sp, r6, lsl #4 │ │ │ │ - rsbseq pc, fp, r2, ror fp @ │ │ │ │ + rsbseq r1, sp, sl, lsl #4 │ │ │ │ + rsbseq pc, fp, r6, ror fp @ │ │ │ │ vst3.16 {d27,d29,d31}, [pc :256], r0 │ │ │ │ stc 12, cr5, [sp, #-512]! @ 0xfffffe00 │ │ │ │ bl fecfffd8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ mrc 15, 5, r0, cr0, cr0, {4} │ │ │ │ ldrmi r7, [r4], -r1, asr #22 │ │ │ │ blne 1d8a20 >::_M_default_append(unsigned int)@@Base+0x1d230> │ │ │ │ @@ -398868,15 +398868,15 @@ │ │ │ │ vnmla.f64 d6, d5, d4 │ │ │ │ ldrb r6, [r6, -r3, lsl #22]! │ │ │ │ bleq 1419198 │ │ │ │ blvc 358d10 >::resize(unsigned int)@@Base+0x7412c> │ │ │ │ blpl 2d8d14 │ │ │ │ mcr 6, 0, pc, cr6, cr9, {3} @ │ │ │ │ blvs 1d8d5c >::_M_default_append(unsigned int)@@Base+0x1d56c> │ │ │ │ - blcs 9d8d68 │ │ │ │ + blcs 9d8d68 │ │ │ │ bleq 258d24 >::_M_default_append(unsigned int)@@Base+0x9d534> │ │ │ │ blvs 11d8fcc │ │ │ │ blcs 1d8d2c >::_M_default_append(unsigned int)@@Base+0x1d53c> │ │ │ │ bleq 259114 >::_M_default_append(unsigned int)@@Base+0x9d924> │ │ │ │ b 1edb0e4 │ │ │ │ blmi ff1d91f8 │ │ │ │ blcc 258d7c >::_M_default_append(unsigned int)@@Base+0x9d58c> │ │ │ │ @@ -399159,15 +399159,15 @@ │ │ │ │ @ instruction: 0x401921fb │ │ │ │ @ instruction: 0x812dea11 │ │ │ │ ldclcc 7, cr9, [r1, #-612]! @ 0xfffffd9c │ │ │ │ addge r9, r7, #46, 30 @ 0xb8 │ │ │ │ ldrbtpl r4, [sp], #-686 @ 0xfffffd52 │ │ │ │ addeq r0, r9, ip, lsr #18 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, sp, r4, asr #26 │ │ │ │ + rsbseq r0, sp, r8, asr #26 │ │ │ │ ldrdeq r0, [r9], lr │ │ │ │ @ instruction: 0xffffedd9 │ │ │ │ @ instruction: 0xffffeca7 │ │ │ │ svclt 0x0000e63e │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fecf4d90 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @@ -399261,25 +399261,25 @@ │ │ │ │ @ instruction: 0xf6814630 │ │ │ │ @ instruction: 0xf105fa75 │ │ │ │ vhadd.s8 d16, d0, d12 │ │ │ │ @ instruction: 0xf681314b │ │ │ │ strtmi pc, [r1], -pc, lsr #19 │ │ │ │ @ instruction: 0xf6814630 │ │ │ │ str pc, [r9, fp, ror #20]! │ │ │ │ - bl 9db6f0 │ │ │ │ + bl 9db6f0 │ │ │ │ addeq r0, r9, r8, lsr #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, sp, r6, asr #18 │ │ │ │ - ldrhteq pc, [fp], #-34 @ 0xffffffde @ │ │ │ │ + rsbseq r0, sp, sl, asr #18 │ │ │ │ + ldrhteq pc, [fp], #-38 @ 0xffffffda @ │ │ │ │ addeq r0, r9, r8, ror #9 │ │ │ │ - rsbseq r0, sp, r0, lsr r9 │ │ │ │ - rsbseq r0, sp, lr, asr #17 │ │ │ │ - rsbseq pc, fp, sl, lsr r2 @ │ │ │ │ - ldrhteq r0, [sp], #-130 @ 0xffffff7e │ │ │ │ - rsbseq pc, fp, r4, lsr #4 │ │ │ │ + rsbseq r0, sp, r4, lsr r9 │ │ │ │ + ldrsbteq r0, [sp], #-130 @ 0xffffff7e │ │ │ │ + rsbseq pc, fp, lr, lsr r2 @ │ │ │ │ + ldrhteq r0, [sp], #-134 @ 0xffffff7a │ │ │ │ + rsbseq pc, fp, r8, lsr #4 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ addlt r4, r9, ip, lsr ip │ │ │ │ @ instruction: 0x4605493c │ │ │ │ mrcls 4, 0, r4, cr2, cr12, {3} │ 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0x3f800000 1.0 │ │ │ │ vldr d7, [r2] │ │ │ │ @@ -399549,15 +399549,15 @@ │ │ │ │ movwcc r0, #4483 @ 0x1183 │ │ │ │ stmdavs r9, {r0, r1, sp, lr}^ │ │ │ │ svclt 0x0000e749 │ │ │ │ strbpl r2, [r4], #-3352 @ 0xfffff2e8 │ │ │ │ svccc 0x00f921fb │ │ │ │ strbpl r2, [r4], #-3352 @ 0xfffff2e8 │ │ │ │ strdmi r2, [r9], -fp │ │ │ │ - rsbseq r0, sp, r8, asr #13 │ │ │ │ + rsbseq r0, sp, ip, asr #13 │ │ │ │ svclt 0x0000e668 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf539c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ addlt ip, r9, r0, ror #1 │ │ │ │ strcs r4, [r0, #-2359] @ 0xfffff6c9 │ │ │ │ @@ -399614,32 +399614,32 @@ │ │ │ │ stmdals r5, {r0, r2, r4, r5, r6, r7, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6804621 │ │ │ │ @ instruction: 0xe7d8ffb1 │ │ │ │ stmda r6!, {r3, r4, r5, r6, r9, sl, ip, sp, lr, pc}^ │ │ │ │ umulleq pc, r8, lr, pc @ │ │ │ │ @ instruction: 0xffffe5a1 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq r0, sp, sl, ror #7 │ │ │ │ - rsbseq r0, sp, r4, ror #7 │ │ │ │ + rsbseq r0, sp, lr, ror #7 │ │ │ │ + rsbseq r0, sp, r8, ror #7 │ │ │ │ @ instruction: 0xffffffab │ │ │ │ @ instruction: 0xffffee6b │ │ │ │ @ instruction: 0xfffffa17 │ │ │ │ @ instruction: 0xfffff98d │ │ │ │ @ instruction: 0xfffffc65 │ │ │ │ andeq r0, r0, r5, lsl #4 │ │ │ │ @ instruction: 0xfffff5f7 │ │ │ │ @ instruction: 0xffffe5d3 │ │ │ │ @ instruction: 0xffffe473 │ │ │ │ @ instruction: 0xffffe591 │ │ │ │ @ instruction: 0xffffe491 │ │ │ │ @ instruction: 0xffffe7df │ │ │ │ @ instruction: 0xfffff08d │ │ │ │ addeq pc, r8, r6, lsl pc @ │ │ │ │ - rsbseq r0, sp, r2, asr #6 │ │ │ │ - rsbseq lr, fp, ip, lsr #25 │ │ │ │ + rsbseq r0, sp, r6, asr #6 │ │ │ │ + ldrhteq lr, [fp], #-192 @ 0xffffff40 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf54e0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ ldrdlt ip, [r9], r8 │ │ │ │ strcs r4, [r0], #-2357 @ 0xfffff6cb │ │ │ │ ldrbtmi r4, [ip], #3381 @ 0xd35 │ │ │ │ @@ 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0xffffdfd9 │ │ │ │ @ instruction: 0xffffded9 │ │ │ │ @ instruction: 0xffffe227 │ │ │ │ @ instruction: 0xffffead5 │ │ │ │ addeq pc, r8, lr, asr r9 @ │ │ │ │ - rsbseq pc, ip, r8, lsl #27 │ │ │ │ - ldrshteq lr, [fp], #-100 @ 0xffffff9c │ │ │ │ + rsbseq pc, ip, ip, lsl #27 │ │ │ │ + ldrshteq lr, [fp], #-104 @ 0xffffff98 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecf5a84 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd8 │ │ │ │ addlt lr, r8, r8, asr #1 │ │ │ │ strcs r4, [r0], #-2353 @ 0xfffff6cf │ │ │ │ ldrdgt pc, [r4], #143 @ 0x8f │ │ │ │ @@ -400050,30 +400050,30 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ mcrr2 6, 8, pc, sl, cr0 @ │ │ │ │ strb r9, [r3, r5, lsl #20]! │ │ │ │ ldcl 6, cr15, [lr], #476 @ 0x1dc │ │ │ │ @ instruction: 0x0088f8b4 │ │ │ │ @ instruction: 0xffffdfe3 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, ip, r0, lsl sp @ │ │ │ │ - ldrshteq pc, [ip], #-198 @ 0xffffff3a @ │ │ │ │ + rsbseq pc, ip, r4, lsl sp @ │ │ │ │ + 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>::_M_default_append(unsigned int)@@Base+0x1e938> │ │ │ │ blvc 1da134 >::_M_default_append(unsigned int)@@Base+0x1e944> │ │ │ │ blvs ff39a5bc │ │ │ │ blx 5da6b4 │ │ │ │ cdp 4, 11, cr13, cr4, cr7, {0} │ │ │ │ @@ -400253,15 +400253,15 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ mrsle r0, LR_svc │ │ │ │ andlt r2, r4, r1 │ │ │ │ @ instruction: 0xf677bd10 │ │ │ │ svclt 0x0000eb64 │ │ │ │ addeq pc, r8, sl, lsl #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, ip, sl, ror r9 @ │ │ │ │ + rsbseq pc, ip, lr, ror r9 @ │ │ │ │ ldrdeq pc, [r8], ip │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecf5ea4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ssub8mi r0, r4, r8 │ │ │ │ @ instruction: 0xf722f074 │ │ │ │ cmpcs r9, #61440 @ 0xf000 │ │ │ │ @@ -400276,17 +400276,17 @@ │ │ │ │ ldrbtmi r2, [r8], #-345 @ 0xfffffea7 │ │ │ │ @ instruction: 0xf680300c │ │ │ │ stmdami r6, {r0, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ mvnscc pc, pc, asr #32 │ │ │ │ @ instruction: 0xf6804478 │ │ │ │ @ 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r6, asr r7 @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf5f70 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd0 │ │ │ │ ldrdlt ip, [r9], r8 │ │ │ │ vpmin.s8 d20, d2, d21 │ │ │ │ ldcmi 1, cr7, [r5], #-64 @ 0xffffffc0 │ │ │ │ @@ -400367,32 +400367,32 @@ │ │ │ │ stmdals r5, {r0, r1, r2, r3, r8, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf6804621 │ │ │ │ ldrb pc, [sl, fp, asr #19] @ │ │ │ │ b fe1dc82c │ │ │ │ addeq pc, r8, r8, asr #7 │ │ │ │ @ instruction: 0xfffffd7d │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, ip, r2, ror r8 @ │ │ │ │ - addeq r7, r0, r0, lsr #6 │ │ │ │ + rsbseq pc, ip, r6, ror r8 @ │ │ │ │ + addeq r7, r0, r4, lsr #6 │ │ │ │ @ instruction: 0xffffffaf │ │ │ │ @ instruction: 0xfffffedb │ │ │ │ @ instruction: 0xfffffe67 │ │ │ │ @ instruction: 0xfffffd0f │ │ │ │ @ instruction: 0xffffff2b │ │ │ │ @ instruction: 0xfffffd63 │ │ │ │ @ instruction: 0xfffffd73 │ │ │ │ @ instruction: 0xfffffd35 │ │ │ │ @ instruction: 0xfffffd39 │ │ │ │ @ instruction: 0xfffffdd3 │ │ │ │ @ instruction: 0xfffffd3d │ │ │ │ @ instruction: 0xfffffdd1 │ │ │ │ @ instruction: 0xfffffdd5 │ │ │ │ addeq pc, r8, r6, asr #6 │ │ │ │ - ldrsbteq pc, [ip], #-112 @ 0xffffff90 @ │ │ │ │ - ldrsbteq lr, [fp], #-14 │ │ │ │ + ldrsbteq pc, [ip], #-116 @ 0xffffff8c @ │ │ │ │ + rsbseq lr, fp, r2, ror #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecf60ac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0xf8df0fd8 │ │ │ │ ldrdlt lr, [r8], r4 │ │ │ │ vpmin.s8 d20, d2, d20 │ │ │ │ @ instruction: 0xf8df7110 │ │ │ │ @@ -400445,32 +400445,32 @@ │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ @ instruction: 0xf930f680 │ │ │ │ strb r9, [r4, r5, lsl #20]! │ │ │ │ stmib r4!, {r0, r1, r2, r4, r5, r6, r9, sl, ip, sp, lr, pc}^ │ │ │ │ addeq pc, r8, sl, lsl #5 │ │ │ │ @ instruction: 0xfffffc3f │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq pc, ip, r4, lsr r7 @ │ │ │ │ - addeq r7, r0, r2, ror #3 │ │ │ │ + rsbseq pc, ip, r8, lsr r7 @ │ │ │ │ + addeq r7, r0, r6, ror #3 │ │ │ │ @ instruction: 0xfffffe6b │ │ │ │ @ instruction: 0xfffffd97 │ │ │ │ @ instruction: 0xfffffd23 │ │ │ │ @ instruction: 0xfffffbcb │ │ │ │ @ instruction: 0xfffffde5 │ │ │ │ @ instruction: 0xfffffc1d │ │ │ │ @ instruction: 0xfffffc2d │ │ │ │ @ instruction: 0xfffffbef │ │ │ │ @ instruction: 0xfffffbf1 │ │ │ │ @ instruction: 0xfffffc89 │ │ │ │ @ instruction: 0xfffffbf3 │ │ │ │ @ instruction: 0xfffffc87 │ │ │ │ @ instruction: 0xfffffc89 │ │ │ │ strdeq pc, [r8], sl │ │ │ │ - rsbseq pc, ip, r2, lsl #13 │ │ │ │ - @ instruction: 0x007bdf92 │ │ │ │ + rsbseq pc, ip, r6, lsl #13 │ │ │ │ + @ instruction: 0x007bdf96 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf61e4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r0 @ │ │ │ │ ldrmi r4, [r6], -sp, lsl #12 │ │ │ │ @ instruction: 0x4604461f │ │ │ │ bleq 2da62c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1874> │ │ │ │ @@ -400502,19 +400502,19 @@ │ │ │ │ ldrbtcc pc, [pc], #79 @ 19f060 @ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ @ instruction: 0xfffcf67f │ │ │ │ @ instruction: 0xf04f4807 │ │ │ │ ldrbtmi r3, [r8], #-511 @ 0xfffffe01 │ │ │ │ @ instruction: 0xf8b6f680 │ │ │ │ svclt 0x0000e7dd │ │ │ │ - ldrsbteq pc, [ip], #-84 @ 0xffffffac @ │ │ │ │ - ldrhteq pc, [ip], #-82 @ 0xffffffae @ │ │ │ │ - rsbseq sp, fp, r2, asr #29 │ │ │ │ - @ instruction: 0x007cf590 │ │ │ │ - @ instruction: 0x007bde9e │ │ │ │ + ldrsbteq pc, [ip], #-88 @ 0xffffffa8 @ │ │ │ │ + ldrhteq pc, [ip], #-86 @ 0xffffffaa @ │ │ │ │ + rsbseq sp, fp, r6, asr #29 │ │ │ │ + @ instruction: 0x007cf594 │ │ │ │ + rsbseq sp, fp, r2, lsr #29 │ │ │ │ ldc 8, cr6, [r3, #268] @ 0x10c │ │ │ │ ldrbmi r0, [r0, -r0, lsl #22]! │ │ │ │ stmdavs r9, {r0, r1, r4, r6, fp, sp, lr}^ │ │ │ │ ldrdcc pc, [r8, -r3]! │ │ │ │ ldrdcs pc, [r8, -r1]! │ │ │ │ blle 26fb0c >::_M_default_append(unsigned int)@@Base+0xb431c> │ │ │ │ andcs fp, r1, r4, lsl pc │ │ │ │ @@ -400642,16 +400642,16 @@ │ │ │ │ @ instruction: 0xf67f4478 │ │ │ │ blls 21f130 >::_M_default_append(unsigned int)@@Base+0x63940> │ │ │ │ @ instruction: 0xf677e7e4 │ │ │ │ svclt 0x0000e85c │ │ │ │ addeq lr, r8, lr, lsl #30 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq lr, r8, r8, ror #29 │ │ │ │ - @ instruction: 0x007cf39c │ │ │ │ - rsbseq sp, fp, r0, lsl #25 │ │ │ │ + rsbseq pc, ip, r0, lsr #7 │ │ │ │ + rsbseq sp, fp, r4, lsl #25 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fecf64b8 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strdlt r0, [r3], r0 @ │ │ │ │ ldmdavs r9, {r2, r8, r9, fp, ip, pc}^ │ │ │ │ @ instruction: 0xf0a36011 │ │ │ │ strmi pc, [r3], -r3, asr #6 │ │ │ │ @@ -400662,28 +400662,28 @@ │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ mrc2 6, 5, pc, cr14, cr15, {3} │ │ │ │ stmdbls r1, {r0, r2, fp, lr} │ │ │ │ @ instruction: 0xf67f4478 │ │ │ │ blls 21f0d4 >::_M_default_append(unsigned int)@@Base+0x638e4> │ │ │ │ andlt r4, r3, r8, lsl r6 │ │ │ │ svclt 0x0000bd00 │ │ │ │ - rsbseq pc, ip, r0, asr #6 │ │ │ │ - rsbseq sp, fp, r4, lsr #24 │ │ │ │ + rsbseq pc, ip, r4, asr #6 │ │ │ │ + rsbseq sp, fp, r8, lsr #24 │ │ │ │ andle r2, r1, r1, lsl #20 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fecf6510 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdavs fp, {r3, r4, r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ stmdbls r3, {r2, r9, fp, lr} │ │ │ │ ldrsbcc pc, [r4], #131 @ 0x83 @ │ │ │ │ @ instruction: 0xf074447a │ │ │ │ @ instruction: 0x2001f5b9 │ │ │ │ svclt 0x0000bd08 │ │ │ │ - addeq r3, r0, r4, lsl #30 │ │ │ │ + addeq r3, r0, r8, lsl #30 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecf6538 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ @ instruction: 0x468c0ff8 │ │ │ │ @ instruction: 0x46194614 │ │ │ │ ldrdcs pc, [r4], -ip │ │ │ │ pli [r2, #132] @ 0x84 │ │ │ │ @@ -400921,45 +400921,45 @@ │ │ │ │ @ instruction: 0xf67f4478 │ │ │ │ @ instruction: 0xe7d5fd79 │ │ │ │ mcr 6, 1, pc, cr14, cr6, {3} @ │ │ │ │ ... │ │ │ │ addeq lr, r8, r0, ror #27 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0088edba │ │ │ │ - rsbseq pc, ip, lr, ror r2 @ │ │ │ │ - rsbseq pc, ip, r8, lsl #3 │ │ │ │ - rsbseq sp, fp, ip, ror #20 │ │ │ │ - rsbseq pc, ip, r2, ror r1 @ │ │ │ │ - rsbseq sp, fp, r6, asr sl │ │ │ │ - ldrsbteq pc, [ip], #-10 @ │ │ │ │ - ldrhteq sp, [fp], #-158 @ 0xffffff62 │ │ │ │ - rsbseq pc, ip, r0, asr #1 │ │ │ │ - rsbseq sp, fp, r4, lsr #19 │ │ │ │ - rsbseq pc, ip, r2, lsr #1 │ │ │ │ - rsbseq sp, fp, r6, lsl #19 │ │ │ │ - rsbseq pc, ip, sl, lsl #1 │ │ │ │ - rsbseq sp, fp, lr, ror #18 │ │ │ │ - rsbseq pc, ip, r2, ror r0 @ │ │ │ │ - rsbseq sp, fp, r6, asr r9 │ │ │ │ - rsbseq pc, ip, sl, asr r0 @ │ │ │ │ - rsbseq sp, fp, lr, lsr r9 │ │ │ │ - rsbseq pc, ip, r2, asr #32 │ │ │ │ - rsbseq sp, fp, r6, lsr #18 │ │ │ │ - rsbseq pc, ip, sl, lsr r0 @ │ │ │ │ - ldrsbteq lr, [ip], #-242 @ 0xffffff0e │ │ │ │ - ldrhteq sp, [fp], #-134 @ 0xffffff7a │ │ │ │ - rsbseq lr, ip, ip, asr #31 │ │ │ │ - @ instruction: 0x007cef94 │ │ │ │ - rsbseq sp, fp, r6, ror r8 │ │ │ │ - rsbseq lr, ip, r6, ror pc │ │ │ │ - rsbseq sp, fp, r8, asr r8 │ │ │ │ - rsbseq lr, ip, ip, asr pc │ │ │ │ - rsbseq sp, fp, lr, lsr r8 │ │ │ │ - rsbseq lr, ip, r2, asr #30 │ │ │ │ - rsbseq sp, fp, r4, lsr #16 │ │ │ │ + rsbseq pc, ip, r2, lsl #5 │ │ │ │ + rsbseq pc, ip, ip, lsl #3 │ │ │ │ + rsbseq sp, fp, r0, ror sl │ │ │ │ + rsbseq pc, ip, r6, ror r1 @ │ │ │ │ + rsbseq sp, fp, sl, asr sl │ │ │ │ + ldrsbteq pc, [ip], #-14 @ │ │ │ │ + rsbseq sp, fp, r2, asr #19 │ │ │ │ + rsbseq pc, ip, r4, asr #1 │ │ │ │ + rsbseq sp, fp, r8, lsr #19 │ │ │ │ + rsbseq pc, ip, r6, lsr #1 │ │ │ │ + rsbseq sp, fp, sl, lsl #19 │ │ │ │ + rsbseq pc, ip, lr, lsl #1 │ │ │ │ + rsbseq sp, fp, r2, ror r9 │ │ │ │ + rsbseq pc, ip, r6, ror r0 @ │ │ │ │ + rsbseq sp, fp, sl, asr r9 │ │ │ │ + rsbseq pc, ip, lr, asr r0 @ │ │ │ │ + rsbseq sp, fp, r2, asr #18 │ │ │ │ + rsbseq pc, ip, r6, asr #32 │ │ │ │ + rsbseq sp, fp, sl, lsr #18 │ │ │ │ + rsbseq pc, ip, lr, lsr r0 @ │ │ │ │ + ldrsbteq lr, [ip], #-246 @ 0xffffff0a │ │ │ │ + ldrhteq sp, [fp], #-138 @ 0xffffff76 │ │ │ │ + ldrsbteq lr, [ip], #-240 @ 0xffffff10 │ │ │ │ + @ instruction: 0x007cef98 │ │ │ │ + rsbseq sp, fp, sl, ror r8 │ │ │ │ + rsbseq lr, ip, sl, ror pc │ │ │ │ + rsbseq sp, fp, ip, asr r8 │ │ │ │ + rsbseq lr, ip, r0, ror #30 │ │ │ │ + rsbseq sp, fp, r2, asr #16 │ │ │ │ + rsbseq lr, ip, r6, asr #30 │ │ │ │ + rsbseq sp, fp, r8, lsr #16 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf698c │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r9], r0 @ │ │ │ │ @ instruction: 0x4d364935 │ │ │ │ ldrbtmi r2, [r9], #-1024 @ 0xfffffc00 │ │ │ │ stmib sp, {r0, r2, r4, r5, r8, r9, fp, lr}^ │ │ │ │ @@ -401012,17 +401012,17 @@ │ │ │ │ @ instruction: 0xf67f21ad │ │ │ │ stmdals r5, {r0, sl, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf67f4629 │ │ │ │ @ instruction: 0xe7d9fcbd │ │ │ │ ldcl 6, cr15, [r2, #-472]! @ 0xfffffe28 │ │ │ │ @ instruction: 0xfffffa67 │ │ │ │ addeq lr, r8, sl, lsr #19 │ │ │ │ - rsbseq lr, ip, r6, lsr #29 │ │ │ │ + rsbseq lr, ip, sl, lsr #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq lr, fp, sl, lsl #11 │ │ │ │ + rsbseq lr, fp, lr, lsl #11 │ │ │ │ @ instruction: 0xffffffb7 │ │ │ │ @ instruction: 0xfffffadb │ │ │ │ @ instruction: 0xfffffa4f │ │ │ │ @ instruction: 0xfffffb73 │ │ │ │ @ instruction: 0xfffff8af │ │ │ │ @ instruction: 0xfffffb13 │ │ │ │ @ instruction: 0xfffff8d3 │ │ │ │ @@ -401030,16 +401030,16 @@ │ │ │ │ @ instruction: 0xfffff8b9 │ │ │ │ @ instruction: 0xfffffb2d │ │ │ │ @ instruction: 0xfffff8b5 │ │ │ │ @ instruction: 0xfffff99b │ │ │ │ @ instruction: 0xfffff99f │ │ │ │ @ instruction: 0xfffff9a1 │ │ │ │ addeq lr, r8, ip, lsr #18 │ │ │ │ - rsbseq lr, ip, r0, ror #27 │ │ │ │ - rsbseq sp, fp, r2, asr #13 │ │ │ │ + rsbseq lr, ip, r4, ror #27 │ │ │ │ + rsbseq sp, fp, r6, asr #13 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecf6acc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r8 │ │ │ │ @ instruction: 0xf8df4931 │ │ │ │ strcs ip, [r0], #-200 @ 0xffffff38 │ │ │ │ blmi df0ac4 │ │ │ │ @@ -401088,17 +401088,17 @@ │ │ │ │ ldmdami r9, {r0, r1, r3, r5, r6, r8, r9, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ stc2 6, cr15, [r6], #-508 @ 0xfffffe04 │ │ │ │ strb r9, [r3, r5, lsl #20]! │ │ │ │ ldcl 6, cr15, [sl], {118} @ 0x76 │ │ │ │ @ instruction: 0xfffff925 │ │ │ │ addeq lr, r8, r8, ror #16 │ │ │ │ - rsbseq lr, ip, r4, ror #26 │ │ │ │ + rsbseq lr, ip, r8, ror #26 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq lr, fp, r6, asr #8 │ │ │ │ + rsbseq lr, fp, sl, asr #8 │ │ │ │ @ instruction: 0xfffffe73 │ │ │ │ @ instruction: 0xfffff997 │ │ │ │ @ instruction: 0xfffff90b │ │ │ │ @ instruction: 0xfffffa2f │ │ │ │ @ instruction: 0xfffff76b │ │ │ │ @ instruction: 0xfffff9cf │ │ │ │ @ instruction: 0xfffff78f │ │ │ │ @@ -401106,16 +401106,16 @@ │ │ │ │ @ instruction: 0xfffff775 │ │ │ │ @ instruction: 0xfffff9e9 │ │ │ │ @ instruction: 0xfffff771 │ │ │ │ @ instruction: 0xfffff857 │ │ │ │ @ instruction: 0xfffff85b │ │ │ │ @ instruction: 0xfffff85d │ │ │ │ addeq lr, r8, r8, ror #15 │ │ │ │ - @ instruction: 0x007cec9a │ │ │ │ - rsbseq sp, fp, lr, ror r5 │ │ │ │ + @ instruction: 0x007cec9e │ │ │ │ + rsbseq sp, fp, r2, lsl #11 │ │ │ │ vst3. {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf6bfc │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r7], r0 @ │ │ │ │ ldrmi r4, [r1], -lr, lsl #12 │ │ │ │ ldrmi r4, [pc], -r5, lsl #12 │ │ │ │ @ instruction: 0xf0a29205 │ │ │ │ @@ -401140,18 +401140,18 @@ │ │ │ │ orrsne pc, pc, r0, asr #4 │ │ │ │ andcc r4, ip, r8, ror r4 │ │ │ │ blx 15d460 │ │ │ │ strtmi r4, [r1], -r6, lsl #16 │ │ │ │ @ instruction: 0xf67f4478 │ │ │ │ @ instruction: 0x4620fbb9 │ │ │ │ ldcllt 0, cr11, [r0, #28]! │ │ │ │ - ldrshteq lr, [ip], #-190 @ 0xffffff42 │ │ │ │ - rsbseq sp, fp, r2, ror #9 │ │ │ │ - rsbseq lr, ip, r0, asr #23 │ │ │ │ - rsbseq sp, fp, r4, lsr #9 │ │ │ │ + rsbseq lr, ip, r2, lsl #24 │ │ │ │ + rsbseq sp, fp, r6, ror #9 │ │ │ │ + rsbseq lr, ip, r4, asr #23 │ │ │ │ + rsbseq sp, fp, r8, lsr #9 │ │ │ │ ldrbmi r6, [r0, -r0, asr #16]! │ │ │ │ andeq r0, r0, r0 │ │ │ │ ldmdavs r2, {r0, r1, r3, r6, fp, sp, lr}^ │ │ │ │ stcle 2, cr4, [r3], {154} @ 0x9a │ │ │ │ @ instruction: 0x2001bfb4 │ │ │ │ ldrbmi r2, [r0, -r0]! │ │ │ │ rscscc pc, pc, pc, asr #32 │ │ │ │ @@ -401200,39 +401200,39 @@ │ │ │ │ stmdami r6, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrbtmi r2, [r8], #-397 @ 0xfffffe73 │ │ │ │ @ instruction: 0xf67f300c │ │ │ │ stmdami r4, {r0, r2, r7, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf67f4478 │ │ │ │ andcs pc, r1, r1, asr #22 │ │ │ │ svclt 0x0000bd08 │ │ │ │ - rsbseq lr, ip, sl, lsl fp │ │ │ │ - rsbseq lr, ip, ip, lsr #22 │ │ │ │ + rsbseq lr, ip, lr, lsl fp │ │ │ │ + rsbseq lr, ip, r0, lsr fp │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fecf6d74 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmdami r6, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ ldrbtmi r2, [r8], #-377 @ 0xfffffe87 │ │ │ │ @ instruction: 0xf67f300c │ │ │ │ stmdami r4, {r0, r2, r3, r5, r6, r9, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf67f4478 │ │ │ │ andcs pc, r1, r9, lsr #22 │ │ │ │ svclt 0x0000bd08 │ │ │ │ - rsbseq lr, ip, sl, ror #21 │ │ │ │ - ldrshteq lr, [ip], #-172 @ 0xffffff54 │ │ │ │ + rsbseq lr, ip, lr, ror #21 │ │ │ │ + rsbseq lr, ip, r0, lsl #22 │ │ │ │ andle r2, r1, r1, lsl #20 │ │ │ │ ldrbmi r2, [r0, -r1]! │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fecf6dac │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ bmi 2a3b94 │ │ │ │ ldrbtmi r6, [sl], #-2123 @ 0xfffff7b5 │ │ │ │ @ instruction: 0xf0749903 │ │ │ │ andcs pc, r1, sp, ror #2 │ │ │ │ svclt 0x0000bd08 │ │ │ │ - rsbseq r8, pc, r2, ror ip @ │ │ │ │ + rsbseq r8, pc, r6, ror ip @ │ │ │ │ vst3.8 {d27,d29,d31}, [pc :256], r0 │ │ │ │ bl fecf6dd0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r9], r0 @ │ │ │ │ @ instruction: 0x4d314930 │ │ │ │ ldrbtmi r2, [r9], #-1024 @ 0xfffffc00 │ │ │ │ stmib sp, {r4, r5, r8, r9, fp, lr}^ │ │ │ │ @@ -401280,31 +401280,31 @@ │ │ │ │ @ instruction: 0xf67f2137 │ │ │ │ stmdals r5, {r0, r3, r5, r6, r7, r8, fp, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf67f4629 │ │ │ │ ldrb pc, [sl, r5, lsr #21] @ │ │ │ │ bl 185d674 │ │ │ │ @ instruction: 0xffffff8b │ │ │ │ addeq lr, r8, r6, ror #10 │ │ │ │ - ldrsbteq lr, [ip], #-166 @ 0xffffff5a │ │ │ │ + ldrsbteq lr, [ip], #-170 @ 0xffffff56 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq lr, ip, r6, lsl fp │ │ │ │ + rsbseq lr, ip, sl, lsl fp │ │ │ │ @ instruction: 0xffffffb7 │ │ │ │ @ instruction: 0xfffffe8b │ │ │ │ @ instruction: 0xfffffe93 │ │ │ │ @ instruction: 0xfffffe67 │ │ │ │ @ instruction: 0xffffff73 │ │ │ │ @ instruction: 0xfffffe97 │ │ │ │ @ instruction: 0xfffffe83 │ │ │ │ @ instruction: 0xffffff01 │ │ │ │ @ instruction: 0xfffffe81 │ │ │ │ @ instruction: 0xfffffee3 │ │ │ │ @ instruction: 0xfffffee9 │ │ │ │ strdeq lr, [r8], sl │ │ │ │ - ldrshteq lr, [ip], #-156 @ 0xffffff64 │ │ │ │ - @ instruction: 0x007bd292 │ │ │ │ + rsbseq lr, ip, r0, lsl #20 │ │ │ │ + @ instruction: 0x007bd296 │ │ │ │ vst3.8 {d27,d29,d31}, [pc :64], r0 │ │ │ │ bl fecf6ef0 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldrdlt r0, [r8], r8 │ │ │ │ @ instruction: 0xf8df492c │ │ │ │ strcs ip, [r0], #-180 @ 0xffffff4c │ │ │ │ blmi cb0ee8 │ │ │ │ @@ -401348,31 +401348,31 @@ │ │ │ │ ldmdami r6, {r0, r1, r5, r6, r8, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r9, [r8], #-2309 @ 0xfffff6fb │ │ │ │ blx 95d7a0 │ │ │ │ strb r9, [r4, r5, lsl #20]! │ │ │ │ b ff65d784 │ │ │ │ @ instruction: 0xfffffe69 │ │ │ │ addeq lr, r8, r4, asr #8 │ │ │ │ - ldrhteq lr, [ip], #-148 @ 0xffffff6c │ │ │ │ + ldrhteq lr, [ip], #-152 @ 0xffffff68 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - ldrshteq lr, [ip], #-146 @ 0xffffff6e │ │ │ │ + ldrshteq lr, [ip], #-150 @ 0xffffff6a │ │ │ │ @ instruction: 0xfffffe93 │ │ │ │ @ instruction: 0xfffffd67 │ │ │ │ @ instruction: 0xfffffd6f │ │ │ │ @ instruction: 0xfffffd43 │ │ │ │ @ instruction: 0xfffffe4f │ │ │ │ @ instruction: 0xfffffd73 │ │ │ │ @ instruction: 0xfffffd5f │ │ │ │ @ instruction: 0xfffffddd │ │ │ │ @ instruction: 0xfffffd5d │ │ │ │ @ instruction: 0xfffffdbf │ │ │ │ @ instruction: 0xfffffdc5 │ │ │ │ ldrdeq lr, [r8], r6 │ │ │ │ - ldrsbteq lr, [ip], #-134 @ 0xffffff7a │ │ │ │ - rsbseq sp, fp, lr, ror #2 │ │ │ │ + ldrsbteq lr, [ip], #-138 @ 0xffffff76 │ │ │ │ + rsbseq sp, fp, r2, ror r1 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r6, pc, lsl sp │ │ │ │ strmi r4, [lr], -r4, lsl #12 │ │ │ │ stmdavs r0, {r0, r2, r3, r4, r5, r6, sl, lr}^ │ │ │ │ @@ -401401,31 +401401,31 @@ │ │ │ │ @ instruction: 0xf67f300c │ │ │ │ stmdami r9, {r0, r1, r2, r4, r5, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ ldrbtmi r4, [r8], #-1577 @ 0xfffff9d7 │ │ │ │ @ instruction: 0xf9b2f67f │ │ │ │ strtmi r9, [r0], -r5, lsl #24 │ │ │ │ pop {r1, r2, ip, sp, pc} │ │ │ │ svclt 0x000081f0 │ │ │ │ - ldrshteq lr, [ip], #-136 @ 0xffffff78 │ │ │ │ - rsbseq lr, ip, lr, lsl r8 │ │ │ │ - ldrhteq sp, [fp], #-6 │ │ │ │ - ldrshteq lr, [ip], #-126 @ 0xffffff82 │ │ │ │ - rsbseq lr, ip, r2, asr #1 │ │ │ │ + ldrshteq lr, [ip], #-140 @ 0xffffff74 │ │ │ │ + rsbseq lr, ip, r2, lsr #16 │ │ │ │ + ldrhteq sp, [fp], #-10 │ │ │ │ + rsbseq lr, ip, r2, lsl #16 │ │ │ │ + rsbseq lr, ip, r6, asr #1 │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r8 │ │ │ │ bl fecf70a4 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ stmvs fp, {r3, r4, r5, r6, r7, r8, r9, sl, fp} │ │ │ │ svclt 0x00c82b00 │ │ │ │ stcle 0, cr2, [r8], {-0} │ │ │ │ stmdbmi r4, {r0, r1, r3, fp, sp, lr} │ │ │ │ ldrbtmi r6, [r9], #-2072 @ 0xfffff7e8 │ │ │ │ ldmda lr!, {r0, r1, r2, r4, r5, r6, r9, sl, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf080fab0 │ │ │ │ @ instruction: 0xbd080940 │ │ │ │ - rsbseq lr, ip, lr, asr #16 │ │ │ │ + rsbseq lr, ip, r2, asr r8 │ │ │ │ ldrbmi r6, [r0, -r0, asr #16]! │ │ │ │ ldrbmi r6, [r0, -r1, asr #32]! │ │ │ │ svclt 0x00004770 │ │ │ │ vnmls.f32 s8, s26, s20 │ │ │ │ ldmpl r0, {r4, r5, r6, r8, r9, sl, fp, ip, sp}^ │ │ │ │ andle r1, r0, r1, asr #24 │ │ │ │ stmdbmi r8, {r4, r5, r6, r8, r9, sl, lr} │ │ │ │ @@ -401469,16 +401469,16 @@ │ │ │ │ movwcs r5, #2277 @ 0x8e5 │ │ │ │ andlt r7, r3, fp, lsr #32 │ │ │ │ svclt 0x0000bd30 │ │ │ │ addeq lr, r8, r0, lsl r2 │ │ │ │ ldrdeq r0, [r0], -r0 @ │ │ │ │ @ instruction: 0x000013b0 │ │ │ │ andeq r0, r0, ip, asr #18 │ │ │ │ - rsbseq r3, lr, lr, lsr #23 │ │ │ │ - rsbseq lr, ip, sl, lsr #15 │ │ │ │ + ldrhteq r3, [lr], #-178 @ 0xffffff4e │ │ │ │ + rsbseq lr, ip, lr, lsr #15 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stmiaeq r0, {r0, r1, r2, r3, r6, r9, fp, sp, lr, pc}^ │ │ │ │ addlt r0, r3, r9, asr #1 │ │ │ │ bcc 25ebd0 >::_M_default_append(unsigned int)@@Base+0xa33e0> │ │ │ │ stcls 8, cr9, [sp], {12} │ │ │ │ bleq ff25ae60 │ │ │ │ blx 3a78da >::resize(unsigned int)@@Base+0xc2cf6> │ │ │ │ @@ -402976,15 +402976,15 @@ │ │ │ │ stmdami r6, {r1, r2, r3, r9, sl, fp, sp, lr, pc} │ │ │ │ @ instruction: 0xf6744478 │ │ │ │ svclt 0x0000ec38 │ │ │ │ addeq ip, r8, r4, lsr #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq ip, r8, lr, ror #20 │ │ │ │ addeq ip, r8, sl, lsr #20 │ │ │ │ - rsbseq sp, ip, r8 │ │ │ │ + rsbseq sp, ip, ip │ │ │ │ rsbsle r2, r5, r0, lsl #16 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ strmi fp, [r0], r3, lsl #1 │ │ │ │ ldrdls pc, [ip], -r8 │ │ │ │ @@ -403124,15 +403124,15 @@ │ │ │ │ @ instruction: 0xf6743101 │ │ │ │ smlaltbcs lr, r0, sl, lr │ │ │ │ @ instruction: 0xf6744650 │ │ │ │ stccs 14, cr14, [r0, #-664] @ 0xfffffd68 │ │ │ │ bvs fe9d6110 │ │ │ │ teqpeq r0, #4, 2 @ p-variant is OBSOLETE │ │ │ │ addsmi r6, r8, #10813440 @ 0xa50000 │ │ │ │ - blvs a159b0 │ │ │ │ + blvs a159b0 │ │ │ │ @ instruction: 0xf6743101 │ │ │ │ stmdbvs r0!, {r1, r3, r4, r7, r9, sl, fp, sp, lr, pc} │ │ │ │ tstpeq r8, #4, 2 @ p-variant is OBSOLETE │ │ │ │ mulle r3, r8, r2 │ │ │ │ smlatbcc r1, r1, r9, r6 │ │ │ │ mrc 6, 4, APSR_nzcv, cr0, cr4, {3} │ │ │ │ strtmi r2, [r0], -r0, asr #2 │ │ │ │ @@ -404157,18 +404157,18 @@ │ │ │ │ svclt 0x0000eb80 │ │ │ │ addeq fp, r8, sl, ror #21 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq fp, r8, r8, lsr r9 │ │ │ │ @ instruction: 0x0088b7ba │ │ │ │ ldrbtmi r4, [r8], #-2049 @ 0xfffff7ff │ │ │ │ svclt 0x00004770 │ │ │ │ - rsbseq ip, ip, sl, lsl #3 │ │ │ │ + rsbseq ip, ip, lr, lsl #3 │ │ │ │ ldrbtmi r4, [r8], #-2049 @ 0xfffff7ff │ │ │ │ svclt 0x00004770 │ │ │ │ - rsbseq fp, ip, sl, lsr #27 │ │ │ │ + rsbseq fp, ip, lr, lsr #27 │ │ │ │ andsne pc, r1, r0, asr #4 │ │ │ │ svclt 0x00004770 │ │ │ │ andvs r2, r8, r1 │ │ │ │ svclt 0x00004770 │ │ │ │ andcs r2, r1, r0, lsl #6 │ │ │ │ ldrbmi r6, [r0, -fp]! │ │ │ │ rsbeq pc, r0, #13828096 @ 0xd30000 │ │ │ │ @@ -404237,15 +404237,15 @@ │ │ │ │ @ instruction: 0xf8d4edfa │ │ │ │ @ instruction: 0xb1200238 │ │ │ │ subne pc, r0, #212, 16 @ 0xd40000 │ │ │ │ @ instruction: 0xf6731a09 │ │ │ │ @ instruction: 0xf104edf2 │ │ │ │ @ instruction: 0xf0150024 │ │ │ │ stmibvs r0!, {r0, r1, r5, r6, sl, fp, ip, sp, lr, pc} │ │ │ │ - bvs a0ef68 │ │ │ │ + bvs a0ef68 │ │ │ │ @ instruction: 0xf6731a09 │ │ │ │ stmiavs r0!, {r3, r5, r6, r7, r8, sl, fp, sp, lr, pc}^ │ │ │ │ stmdbvs r1!, {r3, r4, r8, ip, sp, pc}^ │ │ │ │ @ instruction: 0xf6731a09 │ │ │ │ stmdavs r0!, {r1, r5, r6, r7, r8, sl, fp, sp, lr, pc} │ │ │ │ stmiavs r1!, {r3, r4, r8, ip, sp, pc} │ │ │ │ @ instruction: 0xf6731a09 │ │ │ │ @@ -404272,15 +404272,15 @@ │ │ │ │ blx 175ebca │ │ │ │ @ instruction: 0xf8d4e78c │ │ │ │ @ instruction: 0xf014029c │ │ │ │ @ instruction: 0xe79afb51 │ │ │ │ adceq pc, r8, #212, 16 @ 0xd40000 │ │ │ │ blx 14debde │ │ │ │ svclt 0x0000e791 │ │ │ │ - rsbseq fp, ip, r0, asr #27 │ │ │ │ + rsbseq fp, ip, r4, asr #27 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00a0f8cc │ │ │ │ @ instruction: 0x4690461f │ │ │ │ ldmdbcs r4!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc}^ │ │ │ │ @ instruction: 0xf8dfb08f │ │ │ │ @@ -404886,30 +404886,30 @@ │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ bicsle r0, ip, r0, lsl #6 │ │ │ │ stcl 6, cr15, [r8, #460] @ 0x1cc │ │ │ │ ldrbtmi r4, [r8], #-2066 @ 0xfffff7ee │ │ │ │ stmib r2!, {r0, r1, r4, r5, r6, r9, sl, ip, sp, lr, pc}^ │ │ │ │ umulleq fp, r8, r8, r5 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - rsbseq fp, ip, sl, lsl ip │ │ │ │ - rsbseq sl, fp, r0, lsl r3 │ │ │ │ + rsbseq fp, ip, lr, lsl ip │ │ │ │ + rsbseq sl, fp, r4, lsl r3 │ │ │ │ addeq fp, r8, r2, asr #10 │ │ │ │ - rsbseq fp, ip, r8, lsl #18 │ │ │ │ - ldrshteq r9, [fp], #-254 @ 0xffffff02 │ │ │ │ - ldrsbteq fp, [sp], #-14 │ │ │ │ - ldrshteq fp, [ip], #-70 @ 0xffffffba │ │ │ │ - rsbseq fp, ip, r0, ror #9 │ │ │ │ - rsbseq sl, ip, r6, asr #27 │ │ │ │ - rsbseq sl, ip, r4, asr #28 │ │ │ │ - rsbseq fp, ip, sl, lsr #13 │ │ │ │ + rsbseq fp, ip, ip, lsl #18 │ │ │ │ + rsbseq sl, fp, r2 │ │ │ │ + rsbseq fp, sp, r2, ror #1 │ │ │ │ + ldrshteq fp, [ip], #-74 @ 0xffffffb6 │ │ │ │ + rsbseq fp, ip, r4, ror #9 │ │ │ │ + rsbseq sl, ip, sl, asr #27 │ │ │ │ + rsbseq sl, ip, r8, asr #28 │ │ │ │ + rsbseq fp, ip, lr, lsr #13 │ │ │ │ addeq sl, r8, lr, lsl #25 │ │ │ │ addeq sl, r8, sl, ror #24 │ │ │ │ - rsbseq fp, ip, r8, lsr r3 │ │ │ │ + rsbseq fp, ip, ip, lsr r3 │ │ │ │ addeq sl, r8, r8, asr #24 │ │ │ │ - rsbseq fp, ip, r2, lsr #6 │ │ │ │ + rsbseq fp, ip, r6, lsr #6 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c0f8cc │ │ │ │ @ instruction: 0xf8df4604 │ │ │ │ @ instruction: 0xf8df0418 │ │ │ │ addlt r3, r8, r8, lsl r4 │ │ │ │ @@ -405806,17 +405806,17 @@ │ │ │ │ bleq 1df988 >::_M_default_append(unsigned int)@@Base+0x24198> │ │ │ │ svclt 0x0000e776 │ │ │ │ ... │ │ │ │ ldccc 0, cr0, [r0] │ │ │ │ addeq sl, r8, r0, asr #2 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq sl, r8, r4, lsr #2 │ │ │ │ - rsbseq sl, ip, ip, ror r7 │ │ │ │ - rsbseq sl, ip, ip, lsr #12 │ │ │ │ - rsbseq r8, fp, r4, lsr #26 │ │ │ │ + rsbseq sl, ip, r0, lsl #15 │ │ │ │ + rsbseq sl, ip, r0, lsr r6 │ │ │ │ + rsbseq r8, fp, r8, lsr #26 │ │ │ │ addeq r9, r8, sl, asr pc │ │ │ │ ldrbmi r4, [r0], -r9, lsr #12 │ │ │ │ blx 1be2352 │ │ │ │ @ instruction: 0xf0402800 │ │ │ │ strtmi r8, [r9], -r8, ror #2 │ │ │ │ @ instruction: 0xf7eb4650 │ │ │ │ @ instruction: 0xf8d7fa47 │ │ │ │ @@ -406604,26 +406604,26 @@ │ │ │ │ blvc 13e0624 │ │ │ │ mrc2 0, 4, pc, cr10, cr11, {0} │ │ │ │ ldrdmi pc, [r8], -r9 │ │ │ │ strb r4, [fp, #-1539]! @ 0xfffff9fd │ │ │ │ ... │ │ │ │ subpl r9, r2, sp, ror #22 │ │ │ │ svccc 0x00f20dd7 │ │ │ │ - rsbseq sl, ip, r4, ror #3 │ │ │ │ - rsbseq sl, ip, ip, asr #3 │ │ │ │ - rsbseq r9, ip, r2, asr #22 │ │ │ │ - rsbseq r9, sp, r0, lsl #27 │ │ │ │ - rsbseq r9, ip, lr, lsl #21 │ │ │ │ + rsbseq sl, ip, r8, ror #3 │ │ │ │ + ldrsbteq sl, [ip], #-16 │ │ │ │ + rsbseq r9, ip, r6, asr #22 │ │ │ │ + rsbseq r9, sp, r4, lsl #27 │ │ │ │ + @ instruction: 0x007c9a92 │ │ │ │ andeq r1, r0, r0, asr lr │ │ │ │ andeq r1, r0, r8, lsr #20 │ │ │ │ - rsbseq sl, ip, r6, lsl r2 │ │ │ │ + rsbseq sl, ip, sl, lsl r2 │ │ │ │ andeq r1, r0, r0, lsl #29 │ │ │ │ andeq r1, r0, ip, lsr #21 │ │ │ │ - rsbseq r9, ip, r4, asr r8 │ │ │ │ - rsbseq r7, fp, sl, asr #30 │ │ │ │ + rsbseq r9, ip, r8, asr r8 │ │ │ │ + rsbseq r7, fp, lr, asr #30 │ │ │ │ subspl pc, r4, #216, 16 @ 0xd80000 │ │ │ │ msrmi SPSR_, pc, rrx │ │ │ │ addsne r1, r3, r2, asr fp │ │ │ │ svceq 0x00a2ebb1 │ │ │ │ adchi pc, sl, r0 │ │ │ │ svclt 0x002c2b01 │ │ │ │ movwcc r1, #6363 @ 0x18db │ │ │ │ @@ -406736,18 +406736,18 @@ │ │ │ │ strb lr, [r0, r0, asr #15]! │ │ │ │ strb lr, [r6, r2, ror #15]! │ │ │ │ svclt 0x0000e7e9 │ │ │ │ ... │ │ │ │ addeq r9, r8, r8, asr #32 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r8, r8, sl, ror #31 │ │ │ │ - rsbseq r9, ip, r0, ror #13 │ │ │ │ + rsbseq r9, ip, r4, ror #13 │ │ │ │ @ instruction: 0x00888fbc │ │ │ │ addeq r8, r8, r4, lsr #31 │ │ │ │ - ldrhteq r9, [ip], #-178 @ 0xffffff4e │ │ │ │ + ldrhteq r9, [ip], #-182 @ 0xffffff4a │ │ │ │ addeq r8, r8, lr, asr pc │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 3606f4 >::resize(unsigned int)@@Base+0x7bb10> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 7, cr15, cr8, cr12, {6} │ │ │ │ andls fp, r8, #211 @ 0xd3 │ │ │ │ @@ -409426,17 +409426,17 @@ │ │ │ │ ... │ │ │ │ addeq r6, r8, ip, asr #14 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r6, r8, r8, lsr #12 │ │ │ │ addeq r6, r8, r2, lsl #12 │ │ │ │ umulleq r6, r8, r2, r5 │ │ │ │ addeq r6, r8, lr, ror #10 │ │ │ │ - rsbseq r6, ip, r0, ror #24 │ │ │ │ + rsbseq r6, ip, r4, ror #24 │ │ │ │ addeq r6, r8, lr, asr #10 │ │ │ │ - rsbseq r6, ip, r4, asr #24 │ │ │ │ + rsbseq r6, ip, r8, asr #24 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 2e3118 >::_M_realloc_append(int const&)@@Base+0x31b4> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 9, cr15, cr8, cr12, {6} │ │ │ │ blmi 193fa4 │ │ │ │ bmi 1794c4 │ │ │ │ @@ -409556,20 +409556,20 @@ │ │ │ │ ldmdavc r4, {r0, r1, r7, r8, sl}^ │ │ │ │ blls 36ef9c >::resize(unsigned int)@@Base+0x8a3b8> │ │ │ │ eorcs pc, r4, r8, asr r8 @ │ │ │ │ ldrmi r1, [r6], #-2809 @ 0xfffff507 │ │ │ │ andcc pc, r1, fp, lsl r8 @ │ │ │ │ subsle r2, lr, r0, lsl #22 │ │ │ │ mvnle r2, r0, lsl #24 │ │ │ │ - bge a01f04 │ │ │ │ + bge a01f04 │ │ │ │ ldmdbge pc, {r0, r1, r2, r3, r4, r8, r9, ip, pc} @ │ │ │ │ strtmi r6, [r0], -fp, lsr #17 │ │ │ │ ldrdls pc, [ip], -r5 │ │ │ │ strtmi r9, [r3], -r8, lsl #6 │ │ │ │ - bge 9cc66c │ │ │ │ + bge 9cc66c │ │ │ │ strtmi lr, [r0], #-2509 @ 0xfffff633 │ │ │ │ @ instruction: 0xf900f011 │ │ │ │ ldrmi r9, [r9], #2824 @ 0xb08 │ │ │ │ svccc 0x00fff1b9 │ │ │ │ ldrthi pc, [r6], -r0 @ │ │ │ │ andeq pc, r1, r9, lsl #2 │ │ │ │ ldrtmi r4, [r8], #-1594 @ 0xfffff9c6 │ │ │ │ @@ -412205,15 +412205,15 @@ │ │ │ │ blmi ba5e34 │ │ │ │ ldc 6, cr14, [pc, #72] @ 1aa804 │ │ │ │ strb r6, [r8, #2854] @ 0xb26 │ │ │ │ blvs ae5e40 │ │ │ │ stmiblt r3, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ blpl a65e48 │ │ │ │ stmiblt sp!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ - blvc 9e5e50 │ │ │ │ + blvc 9e5e50 │ │ │ │ stmiblt r6, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ blpl 136629c │ │ │ │ blvs 265de0 >::_M_default_append(unsigned int)@@Base+0xaa5f0> │ │ │ │ stmialt r0!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc}^ │ │ │ │ blvc 13662a8 │ │ │ │ mrclt 7, 3, APSR_nzcv, cr1, cr14, {7} │ │ │ │ blvs 825e6c │ │ │ │ @@ -412248,15 +412248,15 @@ │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ bmi fea7c2c0 │ │ │ │ addslt r4, r3, r3, lsr #23 │ │ │ │ @ instruction: 0x460d447a │ │ │ │ - bleq 9e6cb8 │ │ │ │ + bleq 9e6cb8 │ │ │ │ @ instruction: 0xf8d16b8f │ │ │ │ strmi r9, [r0], r4, asr #32 │ │ │ │ stmdage r6, {r0, r1, r4, r6, r7, fp, ip, lr} │ │ │ │ andcs r4, r0, #93323264 @ 0x5900000 │ │ │ │ tstls r1, #1769472 @ 0x1b0000 │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ stmib sp, {r8, r9, sp}^ │ │ │ │ @@ -412413,15 +412413,15 @@ │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ ldrdeq r3, [r8], r0 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r3, r8, sl, lsr r7 │ │ │ │ umulleq r3, r8, r2, r6 │ │ │ │ addeq r3, r8, sl, ror r6 │ │ │ │ - rsbseq r3, ip, r0, ror sp │ │ │ │ + rsbseq r3, ip, r4, ror sp │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 14, cr15, cr8, cr12, {6} │ │ │ │ @ instruction: 0xf8dfb0bd │ │ │ │ strmi r4, [r5], -ip, lsr #12 │ │ │ │ ldrbtmi r4, [ip], #-1691 @ 0xfffff965 │ │ │ │ @@ -412873,15 +412873,15 @@ │ │ │ │ blvc 366ad0 >::resize(unsigned int)@@Base+0x81eec> │ │ │ │ blvc 326ad4 >::resize(unsigned int)@@Base+0x41ef0> │ │ │ │ blvs 1e6888 >::_M_default_append(unsigned int)@@Base+0x2b098> │ │ │ │ vadd.f32 s12, s12, s5 │ │ │ │ vstr d6, [r3, #28] │ │ │ │ strb r6, [r4], #2816 @ 0xb00 │ │ │ │ bl 4853f8 │ │ │ │ - bvs a2b550 │ │ │ │ + bvs a2b550 │ │ │ │ biceq lr, r3, #11264 @ 0x2c00 │ │ │ │ blvs 1e6898 >::_M_default_append(unsigned int)@@Base+0x2b0a8> │ │ │ │ blvc 1e68a8 >::_M_default_append(unsigned int)@@Base+0x2b0b8> │ │ │ │ blvc 1366b3c │ │ │ │ blvc 1e6870 >::_M_default_append(unsigned int)@@Base+0x2b080> │ │ │ │ ldmib r5, {r0, r2, r4, r5, r7, sl, sp, lr, pc}^ │ │ │ │ bl 473e6c │ │ │ │ @@ -413471,15 +413471,15 @@ │ │ │ │ blls 520538 │ │ │ │ @ instruction: 0xf8505d99 │ │ │ │ @ instruction: 0xf0113026 │ │ │ │ blx fee6c390 │ │ │ │ b 15a89ac │ │ │ │ svclt 0x00081353 │ │ │ │ blcs 1b47a8 │ │ │ │ - blls 9dff64 │ │ │ │ + blls 9dff64 │ │ │ │ eorcc pc, r6, r3, asr r8 @ │ │ │ │ rscle r2, r9, r0, lsl #22 │ │ │ │ biceq lr, r3, #5120 @ 0x1400 │ │ │ │ ldmdavs r9, {r0, r1, r2, r3, sl, fp, ip, pc}^ │ │ │ │ eorscc pc, r1, r5, asr r8 @ │ │ │ │ biceq lr, r1, r5, lsl #22 │ │ │ │ sbcsle r4, pc, r3, lsr #5 │ │ │ │ @@ -413666,15 +413666,15 @@ │ │ │ │ blls 53300c │ │ │ │ ldmdble r1!, {r0, r1, r5, r7, r9, lr}^ │ │ │ │ and r4, r3, r5, lsr #12 │ │ │ │ strcc r9, [r1, #-2830] @ 0xfffff4f2 │ │ │ │ ldmdble fp, {r0, r1, r3, r5, r7, r9, lr} │ │ │ │ @ instruction: 0x3018f8d8 │ │ │ │ blcs 1c3420 >::_M_default_append(unsigned int)@@Base+0x7c30> │ │ │ │ - blls 9e0690 │ │ │ │ + blls 9e0690 │ │ │ │ blcs 1c3428 >::_M_default_append(unsigned int)@@Base+0x7c38> │ │ │ │ @ instruction: 0xf8d8d0f2 │ │ │ │ stmdbls ip, {r2, r3, ip, sp} │ │ │ │ bl 291eec >::_M_default_append(unsigned int)@@Base+0xd66fc> │ │ │ │ ldmib r3, {r0, r2, r6, r7, r8, r9}^ │ │ │ │ stmib sp, {r8, r9, sp}^ │ │ │ │ @ instruction: 0xf01023ba │ │ │ │ @@ -413704,15 +413704,15 @@ │ │ │ │ stmdavc r8, {r1, r4, sl, fp, ip, lr} │ │ │ │ @ instruction: 0xf04fb110 │ │ │ │ andvc r0, r8, r0 │ │ │ │ @ instruction: 0xf0002a08 │ │ │ │ @ instruction: 0xf8df8215 │ │ │ │ stmdbls r1!, {r2, r5, sl, ip, sp} │ │ │ │ @ instruction: 0xf85358cb │ │ │ │ - blls 9c7fd8 │ │ │ │ + blls 9c7fd8 │ │ │ │ bcs 8033c0 │ │ │ │ movwcs fp, #3852 @ 0xf0c │ │ │ │ movweq pc, #4099 @ 0x1003 @ │ │ │ │ sbcsle r2, r1, r0, lsl #22 │ │ │ │ blls 101238c │ │ │ │ eorcc pc, r1, r3, asr r8 @ │ │ │ │ addsmi r9, r9, #573440 @ 0x8c000 │ │ │ │ @@ -414303,15 +414303,15 @@ │ │ │ │ bicsle r4, r8, r3, lsl #5 │ │ │ │ bls 5a7008 │ │ │ │ ldrdlt pc, [r4], #-141 @ 0xffffff73 │ │ │ │ stmdalt sp!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, ip, sp, lr, pc} │ │ │ │ ldmdbge ip, {r3, r4, r7}^ │ │ │ │ blx ffb688cc │ │ │ │ stmibcc r0!, {r0, r1, r2, r3, r4, r6, r7, fp, ip, sp, lr, pc} │ │ │ │ - bls 9f58ac │ │ │ │ + bls 9f58ac │ │ │ │ bleq 2e8f30 >::resize(unsigned int)@@Base+0x434c> │ │ │ │ ldmpl r3, {r0, r1, r5, ip, pc}^ │ │ │ │ blls 18d1530 │ │ │ │ strtls r9, [r1], #-2605 @ 0xfffff5d3 │ │ │ │ svcne 0x0017089b │ │ │ │ stmib sp, {r1, r2, r4, r5, r8, r9, ip, pc}^ │ │ │ │ strtls r4, [lr], #-1108 @ 0xfffffbac │ │ │ │ @@ -414353,15 +414353,15 @@ │ │ │ │ tstcs r0, r4, lsl pc │ │ │ │ tstpeq r1, r1 @ p-variant is OBSOLETE │ │ │ │ ldmdbls pc, {r0, r3, r7, r8, ip, sp, pc} @ │ │ │ │ ldceq 0, cr15, [r8], {79} @ 0x4f │ │ │ │ @ instruction: 0xf8529a30 │ │ │ │ stmdbls sl!, {r0, r5, sp} │ │ │ │ blx 4d1212 │ │ │ │ - bls 9f0d7c │ │ │ │ + bls 9f0d7c │ │ │ │ stmdacs r0, {r0, r3, r6, r7, fp, sp, lr} │ │ │ │ mrshi pc, (UNDEF: 64) @ │ │ │ │ vhsub.s8 d4, d16, d10 │ │ │ │ stmdbls sp, {r6, r8, pc} │ │ │ │ stmdbls sl, {r3, r8, sl, fp, ip, lr} │ │ │ │ stmdacs r1, {r0, r8, fp, ip, sp} │ │ │ │ stmdbcs r1, {r3, r4, r8, r9, sl, fp, ip, sp, pc} │ │ │ │ @@ -414781,15 +414781,15 @@ │ │ │ │ blls 511da4 │ │ │ │ blls fd1dac │ │ │ │ blls 611e04 │ │ │ │ blls f51e0c │ │ │ │ blls a91e24 │ │ │ │ blls 4d1e2c │ │ │ │ blls 411c30 >::resize(unsigned int)@@Base+0x12d04c> │ │ │ │ - blls a11c30 │ │ │ │ + blls a11c30 │ │ │ │ blge fe251c30 │ │ │ │ blge 1b51c30 │ │ │ │ blx 1be90e4 │ │ │ │ cmpcs ip, #3620864 @ 0x374000 │ │ │ │ @ instruction: 0xf8cb603a │ │ │ │ blls ff03903c │ │ │ │ blls ff091d04 │ │ │ │ @@ -415050,15 +415050,15 @@ │ │ │ │ eorpl pc, r3, r2, asr r8 @ │ │ │ │ @ instruction: 0xf0002d00 │ │ │ │ @ instruction: 0xf00a8248 │ │ │ │ svcvs 0x00f3fe15 │ │ │ │ @ instruction: 0xf843211d │ │ │ │ ldrtmi r5, [r0], -r0, lsr #32 │ │ │ │ ldrshtvs r6, [fp], -r3 │ │ │ │ - blx 9e9484 │ │ │ │ + blx 9e9484 │ │ │ │ blcc 2141b0 >::_M_default_append(unsigned int)@@Base+0x589c0> │ │ │ │ blls 4521b4 │ │ │ │ movwcs fp, #12040 @ 0x2f08 │ │ │ │ @ instruction: 0xf7ff930a │ │ │ │ bls 59bd5c │ │ │ │ cdpls 1, 0, cr2, cr9, cr1, {0} │ │ │ │ eorcc pc, r3, r2, asr r8 @ │ │ │ │ @@ -415443,15 +415443,15 @@ │ │ │ │ rsbcc lr, r7, #3358720 @ 0x334000 │ │ │ │ blls fd8478 │ │ │ │ blls 61285c │ │ │ │ blls f52864 │ │ │ │ blls a9287c │ │ │ │ blls 4d2884 │ │ │ │ blls 412688 >::resize(unsigned int)@@Base+0x12daa4> │ │ │ │ - blls a12688 │ │ │ │ + blls a12688 │ │ │ │ blge fe252688 │ │ │ │ blge 1b52688 │ │ │ │ ldc2 0, cr15, [ip, #-176]! @ 0xffffff50 │ │ │ │ blt ff66ba88 │ │ │ │ @ instruction: 0x46419b31 │ │ │ │ ldmdage ip, {r1, r3, r4, r5, r7, r8, r9, ip, pc}^ │ │ │ │ @ instruction: 0x93bb9b3f │ │ │ │ @@ -415680,15 +415680,15 @@ │ │ │ │ stmdbls r8!, {r1, r2, r3, r6, r7, r8, ip, pc} │ │ │ │ blls a92ab8 │ │ │ │ stmdbls lr!, {r0, r1, r2, r3, r6, r7, r8, ip, pc} │ │ │ │ blls 452ad8 │ │ │ │ blls 412d0c >::resize(unsigned int)@@Base+0x12e128> │ │ │ │ blls a52d14 │ │ │ │ blls 992d3c │ │ │ │ - blls a12d44 │ │ │ │ + blls a12d44 │ │ │ │ blls 912d58 │ │ │ │ blls 952dbc │ │ │ │ mvnls r9, #-1073741772 @ 0xc0000034 │ │ │ │ blls 494308 │ │ │ │ sbcsne lr, r7, #3358720 @ 0x334000 │ │ │ │ rscslt pc, ip, #13434880 @ 0xcd0000 │ │ │ │ movwhi pc, #51405 @ 0xc8cd @ │ │ │ │ @@ -416675,21 +416675,21 @@ │ │ │ │ strls r9, [fp, -r8, lsr #28]! │ │ │ │ eor r9, r2, r8, lsr r4 │ │ │ │ ... │ │ │ │ addeq pc, r7, lr, lsl #29 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq pc, r7, sl, ror #28 │ │ │ │ addeq pc, r7, r2, lsl #28 │ │ │ │ - rsbseq r0, ip, lr, asr r4 │ │ │ │ - ldrsbteq r0, [ip], #-52 @ 0xffffffcc │ │ │ │ - rsbseq lr, sl, sl, asr #21 │ │ │ │ + rsbseq r0, ip, r2, ror #8 │ │ │ │ + ldrsbteq r0, [ip], #-56 @ 0xffffffc8 │ │ │ │ + rsbseq lr, sl, lr, asr #21 │ │ │ │ andeq r1, r0, r8, lsr #20 │ │ │ │ - rsbseq r0, ip, r2, asr #15 │ │ │ │ - rsbseq r0, ip, r0, lsr r2 │ │ │ │ - rsbseq lr, sl, r6, lsr #18 │ │ │ │ + rsbseq r0, ip, r6, asr #15 │ │ │ │ + rsbseq r0, ip, r4, lsr r2 │ │ │ │ + rsbseq lr, sl, sl, lsr #18 │ │ │ │ andeq r0, r0, r4, lsr r7 │ │ │ │ strdeq r0, [r0], -ip │ │ │ │ stmdaeq r1, {r3, r8, ip, sp, lr, pc} │ │ │ │ @ instruction: 0xf0804588 │ │ │ │ blls 58f23c │ │ │ │ andcs pc, r8, r3, lsl r8 @ │ │ │ │ eorcc pc, r8, lr, asr r8 @ │ │ │ │ @@ -419651,16 +419651,16 @@ │ │ │ │ @ instruction: 0xf6648082 │ │ │ │ svclt 0x0000eb94 │ │ │ │ ... │ │ │ │ addeq ip, r7, ip, ror sl │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq ip, r7, r4, ror #20 │ │ │ │ addeq ip, r7, r2, asr #19 │ │ │ │ - rsbseq sp, fp, sl, asr #32 │ │ │ │ - rsbseq fp, sl, r0, asr #14 │ │ │ │ + rsbseq sp, fp, lr, asr #32 │ │ │ │ + rsbseq fp, sl, r4, asr #14 │ │ │ │ andeq r1, r0, r4, asr r6 │ │ │ │ addeq ip, r7, r8, lsr r5 │ │ │ │ ldmdals r0, {r0, r2, r4, r8, fp, ip, pc} │ │ │ │ stcl 6, cr15, [r0, #-400] @ 0xfffffe70 │ │ │ │ @ instruction: 0xb1239b0b │ │ │ │ ldrmi r9, [r8], -lr, lsl #20 │ │ │ │ @ instruction: 0xf6641ad1 │ │ │ │ @@ -419687,15 +419687,15 @@ │ │ │ │ svceq 0x0000f1b8 │ │ │ │ bl fec26038 │ │ │ │ strbmi r0, [r0], -r8, lsl #2 │ │ │ │ stc 6, cr15, [sl, #-400] @ 0xfffffe70 │ │ │ │ @ instruction: 0xf1b8e7d8 │ │ │ │ bicle r0, pc, r0, lsl #30 │ │ │ │ @ instruction: 0xe7c3e7d4 │ │ │ │ - blmi a04568 │ │ │ │ + blmi a04568 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ blls c0bd48 │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ orrsle r0, lr, r0, lsl #6 │ │ │ │ ldrbtmi r4, [r8], #-2080 @ 0xfffff7e0 │ │ │ │ ldcl 6, cr15, [sl, #400]! @ 0x190 │ │ │ │ blcs 1d8908 >::_M_default_append(unsigned int)@@Base+0x1d118> │ │ │ │ @@ -419723,20 +419723,20 @@ │ │ │ │ tstcs r8, r5, lsl #16 │ │ │ │ stcl 6, cr15, [r6], {100} @ 0x64 │ │ │ │ ldrb lr, [r5, r0, lsl #15]! │ │ │ │ @ instruction: 0xe77de7f8 │ │ │ │ addeq ip, r7, ip, asr #9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x0087c4b4 │ │ │ │ - rsbseq ip, fp, sl, lsr #23 │ │ │ │ + rsbseq ip, fp, lr, lsr #23 │ │ │ │ addeq ip, r7, r4, ror r4 │ │ │ │ - rsbseq ip, fp, sl, ror #22 │ │ │ │ + rsbseq ip, fp, lr, ror #22 │ │ │ │ addeq ip, r7, r4, asr #8 │ │ │ │ - rsbseq ip, fp, sl, lsr fp │ │ │ │ - rsbseq ip, fp, r8, lsr #22 │ │ │ │ + rsbseq ip, fp, lr, lsr fp │ │ │ │ + rsbseq ip, fp, ip, lsr #22 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ cdpeq 8, 3, cr15, cr0, cr12, {6} │ │ │ │ stcpl 8, cr15, [r4], {223} @ 0xdf │ │ │ │ @ instruction: 0xf8dfb0eb │ │ │ │ ldrbtmi r4, [sp], #-3204 @ 0xfffff37c │ │ │ │ @@ -420541,15 +420541,15 @@ │ │ │ │ svcvc 0x00f80000 │ │ │ │ @ instruction: 0x0087c3b6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq ip, r7, lr, lsr #7 │ │ │ │ addeq ip, r7, r8, ror #6 │ │ │ │ andeq r0, r0, r4, lsr r7 │ │ │ │ strdeq r0, [r0], -ip │ │ │ │ - rsbseq ip, fp, r8, lsl r6 │ │ │ │ + rsbseq ip, fp, ip, lsl r6 │ │ │ │ blcs 1d97c8 >::_M_default_append(unsigned int)@@Base+0x1dfd8> │ │ │ │ mvnhi pc, #65 @ 0x41 │ │ │ │ blcs 1d97c4 >::_M_default_append(unsigned int)@@Base+0x1dfd4> │ │ │ │ mvnhi pc, #65 @ 0x41 │ │ │ │ blcs 1d97c0 >::_M_default_append(unsigned int)@@Base+0x1dfd0> │ │ │ │ bicshi pc, ip, #65 @ 0x41 │ │ │ │ blcs 1d97bc >::_M_default_append(unsigned int)@@Base+0x1dfcc> │ │ │ │ @@ -421799,16 +421799,16 @@ │ │ │ │ @ instruction: 0xf8d32100 │ │ │ │ @ instruction: 0xf66301f8 │ │ │ │ @ instruction: 0xf7fee910 │ │ │ │ svclt 0x0000b8c4 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ andeq r0, r0, r0 │ │ │ │ svcvc 0x00f80000 │ │ │ │ - rsbseq sl, fp, r2, lsl #31 │ │ │ │ - rsbseq sl, fp, ip, asr pc │ │ │ │ + rsbseq sl, fp, r6, lsl #31 │ │ │ │ + rsbseq sl, fp, r0, ror #30 │ │ │ │ @ instruction: 0xf8d99a46 │ │ │ │ bcs 1cfde4 >::_M_default_append(unsigned int)@@Base+0x145f4> │ │ │ │ mrcne 0, 2, sp, cr3, cr13, {1} │ │ │ │ @ instruction: 0xf007fb02 │ │ │ │ stc2 11, cr15, [sl], {2} @ │ │ │ │ blcs 29a318 >::_M_default_append(unsigned int)@@Base+0xdeb28> │ │ │ │ strthi pc, [r6], #576 @ 0x240 │ │ │ │ @@ -422504,24 +422504,24 @@ │ │ │ │ blls 7b3b8c │ │ │ │ adcsle r2, sl, r0, lsl #22 │ │ │ │ @ instruction: 0xf0029810 │ │ │ │ ldr pc, [r6, sp, lsr #25]! │ │ │ │ stmdage lr!, {r0, r1, r2, r4, r5, r6, r7, r8, r9, sl, sp, lr, pc} │ │ │ │ blx fef708e6 │ │ │ │ svclt 0x0000e797 │ │ │ │ - rsbseq sl, fp, lr, lsr #18 │ │ │ │ - rsbseq r9, sl, r4, lsr #32 │ │ │ │ - rsbseq sl, fp, ip, asr #17 │ │ │ │ - rsbseq r8, sl, r0, asr #31 │ │ │ │ - ldrsbteq sl, [fp], #-42 @ 0xffffffd6 │ │ │ │ - ldrsbteq r8, [sl], #-144 @ 0xffffff70 │ │ │ │ - rsbseq sl, fp, ip, lsr r2 │ │ │ │ - rsbseq r8, sl, r2, lsr r9 │ │ │ │ - rsbseq sl, fp, r8, lsl #2 │ │ │ │ - ldrshteq r8, [sl], #-126 @ 0xffffff82 │ │ │ │ + rsbseq sl, fp, r2, lsr r9 │ │ │ │ + rsbseq r9, sl, r8, lsr #32 │ │ │ │ + ldrsbteq sl, [fp], #-128 @ 0xffffff80 │ │ │ │ + rsbseq r8, sl, r4, asr #31 │ │ │ │ + ldrsbteq sl, [fp], #-46 @ 0xffffffd2 │ │ │ │ + ldrsbteq r8, [sl], #-148 @ 0xffffff6c │ │ │ │ + rsbseq sl, fp, r0, asr #4 │ │ │ │ + rsbseq r8, sl, r6, lsr r9 │ │ │ │ + rsbseq sl, fp, ip, lsl #2 │ │ │ │ + rsbseq r8, sl, r2, lsl #16 │ │ │ │ addeq r9, r7, ip, lsr r9 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x008798b8 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0038f8cc │ │ │ │ @@ -422907,19 +422907,19 @@ │ │ │ │ movweq pc, #4163 @ 0x1043 @ │ │ │ │ @ instruction: 0xe7ed6013 │ │ │ │ andhi pc, r0, pc, lsr #7 │ │ │ │ ... │ │ │ │ addeq r9, r7, r4, lsr #16 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x008797b4 │ │ │ │ - rsbseq r9, fp, sl, lsr sp │ │ │ │ - rsbseq r8, sl, r0, lsr r4 │ │ │ │ - rsbseq r9, fp, r0, lsr ip │ │ │ │ - rsbseq r8, sl, r8, lsr #6 │ │ │ │ - rsbseq r9, fp, r8, lsr #19 │ │ │ │ + rsbseq r9, fp, lr, lsr sp │ │ │ │ + rsbseq r8, sl, r4, lsr r4 │ │ │ │ + rsbseq r9, fp, r4, lsr ip │ │ │ │ + rsbseq r8, sl, ip, lsr #6 │ │ │ │ + rsbseq r9, fp, ip, lsr #19 │ │ │ │ stmdals sp, {r0, r2, r5, r7, r8, ip, sp, pc} │ │ │ │ vldr s6, [pc, #16] @ 1b4f54 │ │ │ │ @ instruction: 0xeeb75b8a │ │ │ │ strmi r6, [r1], -r0, lsl #22 │ │ │ │ vstmiaeq r5, {d30-d29} │ │ │ │ svceq 0x0004f852 │ │ │ │ svclt 0x000c4286 │ │ │ │ @@ -423053,24 +423053,24 @@ │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ blls b8f1c4 │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ lslle r0, r0, #6 │ │ │ │ ldrbtmi r4, [r8], #-2060 @ 0xfffff7f4 │ │ │ │ bl ff0f2af0 │ │ │ │ ... │ │ │ │ - rsbseq r9, fp, r0, asr r8 │ │ │ │ + rsbseq r9, fp, r4, asr r8 │ │ │ │ strheq r9, [r7], r6 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r9, r7, ip, asr r0 │ │ │ │ addeq r9, r7, r4, lsr r0 │ │ │ │ - rsbseq r9, fp, sl, lsr #14 │ │ │ │ + rsbseq r9, fp, lr, lsr #14 │ │ │ │ addeq r9, r7, r4, lsl r0 │ │ │ │ - rsbseq r9, fp, sl, lsl #14 │ │ │ │ + rsbseq r9, fp, lr, lsl #14 │ │ │ │ strdeq r8, [r7], r8 @ │ │ │ │ - rsbseq r9, fp, lr, ror #13 │ │ │ │ + ldrshteq r9, [fp], #-98 @ 0xffffff9e │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 27065c >::_M_default_append(unsigned int)@@Base+0xb4e6c> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0090f8cc │ │ │ │ stmmi r4, {r7, r9, sl, lr} │ │ │ │ blmi fe2c6c24 │ │ │ │ @@ -423206,15 +423206,15 @@ │ │ │ │ @ instruction: 0xf661e7ce │ │ │ │ svclt 0x0000ee74 │ │ │ │ umulleq r8, r7, r4, pc @ │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ @ instruction: 0x00878eb4 │ │ │ │ addeq r8, r7, ip, ror #27 │ │ │ │ addeq r8, r7, lr, lsr #27 │ │ │ │ - @ instruction: 0x007b9390 │ │ │ │ + @ instruction: 0x007b9394 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ blhi 27089c >::_M_default_append(unsigned int)@@Base+0xb50ac> │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x0098f8cc │ │ │ │ ldmdami lr, {r7, r9, sl, lr}^ │ │ │ │ blmi 1946e5c │ │ │ │ @@ -423312,15 +423312,15 @@ │ │ │ │ @ instruction: 0xf661e7d4 │ │ │ │ svclt 0x0000eda0 │ │ │ │ addeq r8, r7, r4, asr sp │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ umulleq r8, r7, r2, ip │ │ │ │ addeq r8, r7, r8, lsr ip │ │ │ │ addeq r8, r7, r0, lsr #24 │ │ │ │ - rsbseq r9, fp, r2, lsl #4 │ │ │ │ + rsbseq r9, fp, r6, lsl #4 │ │ │ │ ldrbmi r4, [r0, -r8, lsl #12]! │ │ │ │ ldrbmi r2, [r0, -r0]! │ │ │ │ push {r0, r3, r7, r8, r9, ip, sp, pc} │ │ │ │ vst2. {d20-d23}, [pc :256], r8 │ │ │ │ bl fed0c798 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ ldmdavs r6, {r5, r6, r7, r8, r9, sl, fp}^ │ │ │ │ @@ -424392,20 +424392,20 @@ │ │ │ │ addsmi r2, r3, #-2147483646 @ 0x80000002 │ │ │ │ strtmi sp, [r0], -lr, ror #1 │ │ │ │ @ instruction: 0x46014798 │ │ │ │ @ instruction: 0xf65fe7ea │ │ │ │ svclt 0x0000eec0 │ │ │ │ addeq r7, r7, ip, asr #24 │ │ │ │ strdeq r0, [r0], -ip │ │ │ │ - rsbseq sp, ip, r2, asr #11 │ │ │ │ - rsbseq sp, pc, sl, lsr #30 │ │ │ │ - rsbseq r3, pc, lr, ror #24 │ │ │ │ - rsbseq r8, fp, r0, lsl #11 │ │ │ │ - rsbseq pc, fp, lr, lsr #26 │ │ │ │ - rsbseq sp, r9, r2, lsr r9 │ │ │ │ + rsbseq sp, ip, r6, asr #11 │ │ │ │ + rsbseq sp, pc, lr, lsr #30 │ │ │ │ + rsbseq r3, pc, r2, ror ip @ │ │ │ │ + rsbseq r8, fp, r4, lsl #11 │ │ │ │ + rsbseq pc, fp, r2, lsr sp @ │ │ │ │ + rsbseq sp, r9, r6, lsr r9 │ │ │ │ muleq r0, r4, r4 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ stmdbvs lr, {r1, r7, ip, sp, pc} │ │ │ │ stmdaeq ip, {r0, r1, r2, r3, r6, ip, sp, lr, pc} │ │ │ │ @@ -424512,20 +424512,20 @@ │ │ │ │ addsmi r5, r3, #11141120 @ 0xaa0000 │ │ │ │ strtmi sp, [r0], -r2, ror #1 │ │ │ │ @ instruction: 0x46014798 │ │ │ │ @ instruction: 0xf65fe7de │ │ │ │ svclt 0x0000edd0 │ │ │ │ addeq r7, r7, r6, lsr #21 │ │ │ │ strdeq r0, [r0], -ip │ │ │ │ - rsbseq r5, pc, lr, lsr #1 │ │ │ │ - addeq r9, r0, ip, asr #22 │ │ │ │ - rsbseq r4, fp, sl, lsr #29 │ │ │ │ - rsbseq r3, pc, ip, ror sl @ │ │ │ │ - rsbseq r8, fp, lr, lsl #7 │ │ │ │ - rsbseq sp, r9, sl, ror #14 │ │ │ │ + ldrhteq r5, [pc], #-2 │ │ │ │ + addeq r9, r0, r0, asr fp │ │ │ │ + rsbseq r4, fp, lr, lsr #29 │ │ │ │ + rsbseq r3, pc, r0, lsl #21 │ │ │ │ + @ instruction: 0x007b8392 │ │ │ │ + rsbseq sp, r9, lr, ror #14 │ │ │ │ muleq r0, r4, r4 │ │ │ │ ldrbmi lr, [r0, sp, lsr #18]! │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ stmdals r9, {r2, r3, r8, fp, sp, lr} │ │ │ │ @ instruction: 0xf8dd4d80 │ │ │ │ @@ -424654,29 +424654,29 @@ │ │ │ │ umullsle r4, sp, r3, r2 │ │ │ │ @ instruction: 0x47984630 │ │ │ │ ldr r4, [r9, r1, lsl #12] │ │ │ │ ldc 6, cr15, [r4], #380 @ 0x17c │ │ │ │ ldrdls pc, [r0], #-143 @ 0xffffff71 │ │ │ │ @ instruction: 0xe7d044f9 │ │ │ │ addeq r7, r7, ip, asr #17 │ │ │ │ - rsbseq sl, sl, ip, asr #11 │ │ │ │ - rsbseq r6, sl, r2, asr r7 │ │ │ │ + ldrsbteq sl, [sl], #-80 @ 0xffffffb0 │ │ │ │ + rsbseq r6, sl, r6, asr r7 │ │ │ │ strdeq r0, [r0], -ip │ │ │ │ - rsbseq sp, ip, r2, asr r2 │ │ │ │ - ldrhteq ip, [sl], #-210 @ 0xffffff2e │ │ │ │ - rsbseq pc, fp, r4, ror #19 │ │ │ │ - rsbseq r8, fp, sl, ror #3 │ │ │ │ - ldrsbteq r7, [pc], #-246 │ │ │ │ - rsbseq r6, sl, r0, lsr r6 │ │ │ │ - rsbseq fp, sp, r4, lsl r3 │ │ │ │ - rsbseq r8, fp, r6, lsr r1 │ │ │ │ - rsbseq r6, sl, r2, ror #11 │ │ │ │ - rsbseq r0, sl, r6, lsl #15 │ │ │ │ + rsbseq sp, ip, r6, asr r2 │ │ │ │ + ldrhteq ip, [sl], #-214 @ 0xffffff2a │ │ │ │ + rsbseq pc, fp, r8, ror #19 │ │ │ │ + rsbseq r8, fp, lr, ror #3 │ │ │ │ + ldrsbteq r7, [pc], #-250 │ │ │ │ + rsbseq r6, sl, r4, lsr r6 │ │ │ │ + rsbseq fp, sp, r8, lsl r3 │ │ │ │ + rsbseq r8, fp, sl, lsr r1 │ │ │ │ + rsbseq r6, sl, r6, ror #11 │ │ │ │ + rsbseq r0, sl, sl, lsl #15 │ │ │ │ muleq r0, r4, r4 │ │ │ │ - rsbseq sp, ip, r0, lsr #1 │ │ │ │ + rsbseq sp, ip, r4, lsr #1 │ │ │ │ mvnsmi lr, #737280 @ 0xb4000 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ @ instruction: 0x46984d92 │ │ │ │ @ instruction: 0x460e4b92 │ │ │ │ ldmibmi r2, {r0, r2, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -424822,22 +424822,22 @@ │ │ │ │ ldrb r4, [r2, -r1, lsl #12] │ │ │ │ strbmi r2, [r0], -sl, lsl #2 │ │ │ │ @ instruction: 0x46014798 │ │ │ │ @ instruction: 0xf65fe772 │ │ │ │ svclt 0x0000eb64 │ │ │ │ addeq r7, r7, r0, lsl #13 │ │ │ │ andeq r1, r0, r0, lsr #21 │ │ │ │ + rsbseq r8, fp, r8, ror r0 │ │ │ │ rsbseq r8, fp, r4, ror r0 │ │ │ │ - rsbseq r8, fp, r0, ror r0 │ │ │ │ - rsbseq r8, fp, r4, rrx │ │ │ │ - rsbseq r3, pc, r4, asr r9 @ │ │ │ │ - rsbseq r8, fp, r2 │ │ │ │ - ldrshteq r7, [fp], #-250 @ 0xffffff06 │ │ │ │ - ldrhteq r3, [pc], #-140 │ │ │ │ - rsbseq r7, fp, r4, lsr pc │ │ │ │ + rsbseq r8, fp, r8, rrx │ │ │ │ + rsbseq r3, pc, r8, asr r9 @ │ │ │ │ + rsbseq r8, fp, r6 │ │ │ │ + ldrshteq r7, [fp], #-254 @ 0xffffff02 │ │ │ │ + rsbseq r3, pc, r0, asr #17 │ │ │ │ + rsbseq r7, fp, r8, lsr pc │ │ │ │ muleq r0, r4, r4 │ │ │ │ mvnsmi lr, sp, lsr #18 │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00e0f8cc │ │ │ │ addlt r4, r2, fp, lsr ip │ │ │ │ @ instruction: 0x46064b3b │ │ │ │ @@ -424899,23 +424899,23 @@ │ │ │ │ ldmdavs ip!, {r8, r9, ip, pc} │ │ │ │ @ instruction: 0x47a0447a │ │ │ │ svclt 0x0000e7d2 │ │ │ │ strdeq r7, [r7], r8 │ │ │ │ ldrdeq r0, [r0], -r0 @ │ │ │ │ @ instruction: 0x000013b0 │ │ │ │ andeq r0, r0, ip, asr #18 │ │ │ │ - rsbseq r7, fp, r4, asr lr │ │ │ │ - rsbseq r7, fp, sl, ror #18 │ │ │ │ - rsbseq r7, fp, sl, lsr #28 │ │ │ │ - rsbseq ip, ip, r4, lsr #26 │ │ │ │ - rsbseq r7, fp, lr, lsl r9 │ │ │ │ - rsbseq ip, ip, r2, lsl #26 │ │ │ │ - ldrshteq r7, [fp], #-136 @ 0xffffff78 │ │ │ │ - rsbseq ip, ip, r2, ror #25 │ │ │ │ - ldrsbteq r7, [fp], #-140 @ 0xffffff74 │ │ │ │ + rsbseq r7, fp, r8, asr lr │ │ │ │ + rsbseq r7, fp, lr, ror #18 │ │ │ │ + rsbseq r7, fp, lr, lsr #28 │ │ │ │ + rsbseq ip, ip, r8, lsr #26 │ │ │ │ + rsbseq r7, fp, r2, lsr #18 │ │ │ │ + rsbseq ip, ip, r6, lsl #26 │ │ │ │ + ldrshteq r7, [fp], #-140 @ 0xffffff74 │ │ │ │ + rsbseq ip, ip, r6, ror #25 │ │ │ │ + rsbseq r7, fp, r0, ror #17 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00d0f8cc │ │ │ │ addlt r4, r3, r1, ror #25 │ │ │ │ strmi r4, [r6], -r1, ror #23 │ │ │ │ @ instruction: 0x460f447c │ │ │ │ @@ -425484,21 +425484,21 @@ │ │ │ │ ldcl 6, cr15, [ip, #376]! @ 0x178 │ │ │ │ stc 6, cr15, [r6], #380 @ 0x17c │ │ │ │ addeq r6, r7, r4, lsl ip │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ addeq r6, r7, sl, lsl #24 │ │ │ │ addeq r6, r7, r6, lsl #23 │ │ │ │ strdeq r0, [r0], -ip │ │ │ │ - ldrsbteq ip, [ip], #-74 @ 0xffffffb6 │ │ │ │ - rsbseq r7, fp, sl, asr #11 │ │ │ │ - rsbseq r2, pc, r4, lsl #23 │ │ │ │ - rsbseq lr, fp, lr, ror #24 │ │ │ │ - rsbseq r7, fp, ip, ror #8 │ │ │ │ - rsbseq lr, fp, sl, lsl ip │ │ │ │ - rsbseq ip, r9, lr, lsl r8 │ │ │ │ + ldrsbteq ip, [ip], #-78 @ 0xffffffb2 │ │ │ │ + rsbseq r7, fp, lr, asr #11 │ │ │ │ + rsbseq r2, pc, r8, lsl #23 │ │ │ │ + rsbseq lr, fp, r2, ror ip │ │ │ │ + rsbseq r7, fp, r0, ror r4 │ │ │ │ + rsbseq lr, fp, lr, lsl ip │ │ │ │ + rsbseq ip, r9, r2, lsr #16 │ │ │ │ addeq r6, r7, r8, lsl #20 │ │ │ │ svcmi 0x00f0e92d │ │ │ │ stcpl 4, cr15, [r0], {79} @ 0x4f │ │ │ │ @ instruction: 0x0c0cebad │ │ │ │ svceq 0x00c8f8cc │ │ │ │ stmiami r5, {r2, r9, sl, lr}^ │ │ │ │ addlt r4, r5, r5, asr #23 │ │ │ │ @@ -426009,35 +426009,35 @@ │ │ │ │ movweq pc, #79 @ 0x4f @ │ │ │ │ ldmdami r9, {r0, r2, r5, r7, r8, ip, lr, pc} │ │ │ │ bleq 8f43c8 │ │ │ │ @ instruction: 0xf65e4478 │ │ │ │ svclt 0x0000eca6 │ │ │ │ addeq r6, r7, lr, ror #10 │ │ │ │ andeq r1, r0, r0, lsl #17 │ │ │ │ - addeq sp, r0, ip, lsr r8 │ │ │ │ - rsbseq r7, fp, r0, lsr #32 │ │ │ │ + addeq sp, r0, r4, asr #16 │ │ │ │ + rsbseq r7, fp, r4, lsr #32 │ │ │ │ @ instruction: 0x008764b6 │ │ │ │ - @ instruction: 0x007b6f96 │ │ │ │ - rsbseq r7, fp, r0 │ │ │ │ - ldrsbteq r6, [fp], #-226 @ 0xffffff1e │ │ │ │ - ldrsbteq r6, [fp], #-226 @ 0xffffff1e │ │ │ │ - @ instruction: 0x007b6e90 │ │ │ │ - rsbseq r6, fp, lr, lsr #29 │ │ │ │ - ldrsbteq r6, [fp], #-236 @ 0xffffff14 │ │ │ │ - ldrsbteq r6, [fp], #-234 @ 0xffffff16 │ │ │ │ + @ instruction: 0x007b6f9a │ │ │ │ + rsbseq r7, fp, r4 │ │ │ │ + ldrsbteq r6, [fp], #-230 @ 0xffffff1a │ │ │ │ + ldrsbteq r6, [fp], #-230 @ 0xffffff1a │ │ │ │ + @ instruction: 0x007b6e94 │ │ │ │ + ldrhteq r6, [fp], #-226 @ 0xffffff1e │ │ │ │ + rsbseq r6, fp, r0, ror #29 │ │ │ │ + ldrsbteq r6, [fp], #-238 @ 0xffffff12 │ │ │ │ addeq r6, r7, r2, lsl #5 │ │ │ │ addeq r6, r7, r0, asr #4 │ │ │ │ addeq r6, r7, r8, lsr #4 │ │ │ │ - rsbseq r6, fp, sl, lsr #27 │ │ │ │ - @ instruction: 0x007b6d96 │ │ │ │ + rsbseq r6, fp, lr, lsr #27 │ │ │ │ + @ instruction: 0x007b6d9a │ │ │ │ strdeq r6, [r7], r4 │ │ │ │ - rsbseq r6, fp, r2, lsr #26 │ │ │ │ - rsbseq r6, fp, r8, lsr sp │ │ │ │ + rsbseq r6, fp, r6, lsr #26 │ │ │ │ + rsbseq r6, fp, ip, lsr sp │ │ │ │ addeq r6, r7, lr, asr #3 │ │ │ │ - rsbseq r6, fp, r0, asr sp │ │ │ │ + rsbseq r6, fp, r4, asr sp │ │ │ │ vst3.8 {d27,d29,d31}, [pc], r0 │ │ │ │ bl fed0f200 │ │ │ │ @ instruction: 0xf8cc0c0c │ │ │ │ strmi r0, [r3], -r8, ror #31 │ │ │ │ ldmdbmi r6, {r3, r9, sl, lr} │ │ │ │ bmi 764224 │ │ │ │ stmpl sl, {r0, r3, r4, r5, r6, sl, lr} │ │ │ │ @@ -426217,15 +426217,15 @@ │ │ │ │ ldmib r0, {r8, r9}^ │ │ │ │ mrrcne 3, 0, r2, pc, cr0 @ │ │ │ │ andsle r4, r4, #805306377 @ 0x30000009 │ │ │ │ subvs r6, r7, r2, lsl #17 │ │ │ │ ldrdeq lr, [r0, -r1] │ │ │ │ biceq lr, r3, #2048 @ 0x800 │ │ │ │ smlabteq r0, r3, r9, lr │ │ │ │ - blmi a0ab70 │ │ │ │ + blmi a0ab70 │ │ │ │ ldmpl r3, {r1, r3, r4, r5, r6, sl, lr}^ │ │ │ │ blls 212358 >::_M_default_append(unsigned int)@@Base+0x56b68> │ │ │ │ @ instruction: 0xf04f405a │ │ │ │ teqle r4, r0, lsl #6 │ │ │ │ pop {r1, ip, sp, pc} │ │ │ │ mrrcne 1, 15, r8, sl, cr0 │ │ │ │ strbtmi sp, [r9], -r9, lsr #32 │ │ │ │ @@ -427719,15 +427719,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ ldr r4, [r2, #100] @ 0x64 │ │ │ │ lsls r7, r0, #2 │ │ │ │ ldr r6, [pc, #472] @ (1b9504 >::_M_deallocate()@@Base+0x4c8>) │ │ │ │ lsls r7, r0, #2 │ │ │ │ ldr r6, [pc, #368] @ (1b94a0 >::_M_deallocate()@@Base+0x464>) │ │ │ │ lsls r7, r0, #2 │ │ │ │ - ldrh r2, [r5, r1] │ │ │ │ + ldrh r6, [r5, r1] │ │ │ │ lsls r3, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ ldr.w r1, [pc, #2216] @ 1b9bf0 >::_M_deallocate()@@Base+0xbb4> │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ @@ -431021,15 +431021,15 @@ │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #16] @ (1bb7e8 >::_M_deallocate()@@Base+0x27ac>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - adds r5, #174 @ 0xae │ │ │ │ + adds r5, #178 @ 0xb2 │ │ │ │ lsls r3, r7, #1 │ │ │ │ movs r0, r0 │ │ │ │ ... │ │ │ │ │ │ │ │ 001bb7f0 >::_M_default_append(unsigned int)@@Base>: │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 1bb896 >::_M_default_append(unsigned int)@@Base+0xa6> │ │ │ │ @@ -431119,15 +431119,15 @@ │ │ │ │ bne.n 1bb870 >::_M_default_append(unsigned int)@@Base+0x80> │ │ │ │ b.n 1bb87e >::_M_default_append(unsigned int)@@Base+0x8e> │ │ │ │ ldr r0, [pc, #16] @ (1bb8e8 >::_M_default_append(unsigned int)@@Base+0xf8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - adds r4, #174 @ 0xae │ │ │ │ + adds r4, #178 @ 0xb2 │ │ │ │ lsls r3, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r5, [r0, #100] @ 0x64 │ │ │ │ sub sp, #8 │ │ │ │ @@ -435109,17 +435109,17 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, #70 @ 0x46 │ │ │ │ lsls r7, r0, #2 │ │ │ │ adds r0, r0, r6 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r1, #5 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r2, r3] │ │ │ │ + ldrh r0, [r3, r3] │ │ │ │ lsls r4, r7, #1 │ │ │ │ - lsls r2, r1, #27 │ │ │ │ + lsls r6, r1, #27 │ │ │ │ lsls r3, r7, #1 │ │ │ │ lsls r0, r4, #3 │ │ │ │ lsls r7, r0, #2 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -436366,56 +436366,56 @@ │ │ │ │ blx 168e0 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stc2l 0, cr0, [r0, #-536] @ 0xfffffde8 │ │ │ │ ldc2 0, cr0, [r8, #-536]! @ 0xfffffde8 │ │ │ │ subs r0, r2, #1 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r0, r6, #3 │ │ │ │ + lsrs r4, r6, #3 │ │ │ │ lsls r3, r7, #1 │ │ │ │ lsrs r0, r1, #32 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r2, #16 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r7, #30 │ │ │ │ + lsls r2, r0, #31 │ │ │ │ lsls r3, r7, #1 │ │ │ │ lsrs r0, r0, #9 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r5, #25 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r2, r7, #22 │ │ │ │ + lsls r6, r7, #22 │ │ │ │ lsls r3, r7, #1 │ │ │ │ ldrh.w r0, [r4, #134] @ 0x86 │ │ │ │ asrs r0, r0, #30 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r4, #2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r7, #31 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r4, #12 │ │ │ │ + lsls r2, r5, #12 │ │ │ │ lsls r3, r7, #1 │ │ │ │ and.w r0, r2, #4390912 @ 0x430000 │ │ │ │ @ instruction: 0xf3e80086 │ │ │ │ - vqadd.u32 q8, q7, q13 │ │ │ │ + vqadd.u64 q8, q1, q13 │ │ │ │ ubfx r0, ip, #2, #7 │ │ │ │ - vqadd.u16 q8, q1, q13 │ │ │ │ + vqadd.u16 q8, q3, q13 │ │ │ │ usat r0, #6, ip, lsl #2 │ │ │ │ @ instruction: 0xf3720086 │ │ │ │ - mrc2 0, 7, r0, cr8, cr10, {3} │ │ │ │ + mrc2 0, 7, r0, cr12, cr10, {3} │ │ │ │ @ instruction: 0xf3540086 │ │ │ │ - mrc2 0, 6, r0, cr10, cr10, {3} │ │ │ │ + mrc2 0, 6, r0, cr14, cr10, {3} │ │ │ │ ssat r0, #7, sl, asr #2 │ │ │ │ - mrc2 0, 5, r0, cr0, cr10, {3} │ │ │ │ + mrc2 0, 5, r0, cr4, cr10, {3} │ │ │ │ ssat r0, #7, lr, lsl #2 │ │ │ │ - mrc2 0, 4, r0, cr4, cr10, {3} │ │ │ │ + mrc2 0, 4, r0, cr8, cr10, {3} │ │ │ │ @ instruction: 0xf2dc0086 │ │ │ │ - mcr2 0, 3, r0, cr0, cr10, {3} │ │ │ │ + mcr2 0, 3, r0, cr4, cr10, {3} │ │ │ │ @ instruction: 0xf2be0086 │ │ │ │ - mcr2 0, 2, r0, cr2, cr10, {3} │ │ │ │ - mrc2 0, 1, r0, cr10, cr10, {3} │ │ │ │ + mcr2 0, 2, r0, cr6, cr10, {3} │ │ │ │ + mrc2 0, 1, r0, cr14, cr10, {3} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r5, [pc, #148] @ (1befe0 >::_M_default_append(unsigned int)@@Base+0x37f0>) │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [pc, #148] @ (1befe4 >::_M_default_append(unsigned int)@@Base+0x37f4>) │ │ │ │ @@ -437754,51 +437754,51 @@ │ │ │ │ mov.w r3, #0 │ │ │ │ beq.w 1bfbe6 >::_M_default_append(unsigned int)@@Base+0x43f6> │ │ │ │ b.n 1bfbc8 >::_M_default_append(unsigned int)@@Base+0x43d8> │ │ │ │ nop │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strd r0, r0, [r6, #-536] @ 0x218 │ │ │ │ - bvc.n 1bfe18 >::_M_default_append(unsigned int)@@Base+0x4628> │ │ │ │ + bvc.n 1bfc20 >::_M_default_append(unsigned int)@@Base+0x4430> │ │ │ │ lsls r1, r7, #1 │ │ │ │ - @ instruction: 0xf596007a │ │ │ │ - ldr r5, [pc, #848] @ (1c0074 >::_M_default_append(unsigned int)@@Base+0x4884>) │ │ │ │ + @ instruction: 0xf59a007a │ │ │ │ + ldr r5, [pc, #864] @ (1c0084 >::_M_default_append(unsigned int)@@Base+0x4894>) │ │ │ │ lsls r0, r0, #2 │ │ │ │ - @ instruction: 0xf524007a │ │ │ │ + @ instruction: 0xf528007a │ │ │ │ b.n 1bfc24 >::_M_default_append(unsigned int)@@Base+0x4434> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - @ instruction: 0xf33a007a │ │ │ │ + @ instruction: 0xf33e007a │ │ │ │ b.n 1bf854 >::_M_default_append(unsigned int)@@Base+0x4064> │ │ │ │ lsls r6, r0, #2 │ │ │ │ b.n 1bf81c >::_M_default_append(unsigned int)@@Base+0x402c> │ │ │ │ lsls r6, r0, #2 │ │ │ │ b.n 1bf7f0 >::_M_default_append(unsigned int)@@Base+0x4000> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - @ instruction: 0xf0de007a │ │ │ │ + @ instruction: 0xf0e2007a │ │ │ │ b.n 1bf7b0 >::_M_default_append(unsigned int)@@Base+0x3fc0> │ │ │ │ lsls r6, r0, #2 │ │ │ │ b.n 1bf788 >::_M_default_append(unsigned int)@@Base+0x3f98> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - @ instruction: 0xf0a6007a │ │ │ │ + @ instruction: 0xf0aa007a │ │ │ │ b.n 1bf758 >::_M_default_append(unsigned int)@@Base+0x3f68> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - eor.w r0, sl, #122 @ 0x7a │ │ │ │ + eor.w r0, lr, #122 @ 0x7a │ │ │ │ b.n 1bf728 >::_M_default_append(unsigned int)@@Base+0x3f38> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - orn r0, lr, #122 @ 0x7a │ │ │ │ + orns r0, r2, #122 @ 0x7a │ │ │ │ b.n 1bf6e0 >::_M_default_append(unsigned int)@@Base+0x3ef0> │ │ │ │ lsls r6, r0, #2 │ │ │ │ b.n 1bf6b4 >::_M_default_append(unsigned int)@@Base+0x3ec4> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - bic.w r0, lr, #122 @ 0x7a │ │ │ │ + bics.w r0, r2, #122 @ 0x7a │ │ │ │ b.n 1bf67c >::_M_default_append(unsigned int)@@Base+0x3e8c> │ │ │ │ lsls r6, r0, #2 │ │ │ │ b.n 1bf654 >::_M_default_append(unsigned int)@@Base+0x3e64> │ │ │ │ lsls r6, r0, #2 │ │ │ │ - vshr.s32 q8, q13, #10 │ │ │ │ + vshr.s32 q8, q13, #6 │ │ │ │ b.n 1bf614 >::_M_default_append(unsigned int)@@Base+0x3e24> │ │ │ │ lsls r6, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r5, [pc, #156] @ (1bfe28 >::_M_default_append(unsigned int)@@Base+0x4638>) │ │ │ │ @@ -444321,21 +444321,21 @@ │ │ │ │ vldmia r6!, {d0} │ │ │ │ mov r0, r7 │ │ │ │ blx 16bd4 (double)@plt> │ │ │ │ cmp r8, r5 │ │ │ │ bne.n 1c3f76 >::_M_default_append(unsigned int)@@Base+0x8786> │ │ │ │ ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ nop │ │ │ │ - add r7, sp, #384 @ 0x180 │ │ │ │ + add r7, sp, #400 @ 0x190 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - add r7, sp, #408 @ 0x198 │ │ │ │ + add r7, sp, #424 @ 0x1a8 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - add r7, sp, #168 @ 0xa8 │ │ │ │ + add r7, sp, #184 @ 0xb8 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - add r7, sp, #144 @ 0x90 │ │ │ │ + add r7, sp, #160 @ 0xa0 │ │ │ │ lsls r2, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov r5, r3 │ │ │ │ ldrb r3, [r3, r0] │ │ │ │ sub sp, #20 │ │ │ │ cbnz r3, 1c3fca >::_M_default_append(unsigned int)@@Base+0x87da> │ │ │ │ add sp, #20 │ │ │ │ @@ -445688,24 +445688,24 @@ │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r6, [sp, #336] @ 0x150 │ │ │ │ lsls r6, r0, #2 │ │ │ │ lsrs r4, r7, #23 │ │ │ │ movs r0, r0 │ │ │ │ - vqadd.s16 q0, q3, │ │ │ │ - add r2, pc, #592 @ (adr r2, 1c5068 >::_M_default_append(unsigned int)@@Base+0x9878>) │ │ │ │ + vqadd.s16 q0, q5, │ │ │ │ + add r2, pc, #608 @ (adr r2, 1c5078 >::_M_default_append(unsigned int)@@Base+0x9888>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ - strb r2, [r1, r7] │ │ │ │ + strb r6, [r1, r7] │ │ │ │ lsls r6, r7, #1 │ │ │ │ - ldr r6, [sp, #880] @ 0x370 │ │ │ │ + ldr r6, [sp, #896] @ 0x380 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - asrs r0, r4, #26 │ │ │ │ + asrs r4, r4, #26 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - @ instruction: 0xf29c0078 │ │ │ │ + subw r0, r0, #120 @ 0x78 │ │ │ │ asrs r4, r2, #18 │ │ │ │ movs r0, r0 │ │ │ │ str r3, [sp, #592] @ 0x250 │ │ │ │ lsls r6, r0, #2 │ │ │ │ str r3, [sp, #440] @ 0x1b8 │ │ │ │ lsls r6, r0, #2 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ @@ -448058,15 +448058,15 @@ │ │ │ │ bl 1bf60c >::_M_default_append(unsigned int)@@Base+0x3e1c> │ │ │ │ mov r3, r0 │ │ │ │ mov r2, r7 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r4 │ │ │ │ bl 1a23f0 │ │ │ │ b.n 1c65a8 >::_M_default_append(unsigned int)@@Base+0xadb8> │ │ │ │ - str.w r0, [sl, #127] @ 0x7f │ │ │ │ + ldr.w r0, [r2, #127] @ 0x7f │ │ │ │ strh r6, [r4, #38] @ 0x26 │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r3, [sp, #20] │ │ │ │ movs r1, #1 │ │ │ │ str r3, [sp, #280] @ 0x118 │ │ │ │ @@ -452876,15 +452876,15 @@ │ │ │ │ ldr r0, [sp, #44] @ 0x2c │ │ │ │ bl 1b7220 │ │ │ │ cmp r5, #0 │ │ │ │ beq.w 1c932e >::_M_default_append(unsigned int)@@Base+0xdb3e> │ │ │ │ b.n 1c9688 >::_M_default_append(unsigned int)@@Base+0xde98> │ │ │ │ adds r0, r3, r3 │ │ │ │ movs r0, r0 │ │ │ │ - add r0, sp, #280 @ 0x118 │ │ │ │ + add r0, sp, #296 @ 0x128 │ │ │ │ lsls r3, r7, #1 │ │ │ │ ldr r5, [pc, #792] @ (1c9a50 >::_M_default_append(unsigned int)@@Base+0xe260>) │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [sp, #56] @ 0x38 │ │ │ │ bl 1b7220 │ │ │ │ @@ -455064,25 +455064,25 @@ │ │ │ │ bne.n 1cacec >::_M_default_append(unsigned int)@@Base+0xf4fc> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ adds r6, #28 │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - muls r2, r6 │ │ │ │ + muls r6, r6 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - add r0, sp, #376 @ 0x178 │ │ │ │ + add r0, sp, #408 @ 0x198 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - movs r4, #28 │ │ │ │ + movs r4, #32 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - cmp r0, r7 │ │ │ │ + cmp r4, r7 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - add r7, pc, #696 @ (adr r7, 1cafe4 >::_M_default_append(unsigned int)@@Base+0xf7f4>) │ │ │ │ + add r7, pc, #728 @ (adr r7, 1cb004 >::_M_default_append(unsigned int)@@Base+0xf814>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ - movs r3, #110 @ 0x6e │ │ │ │ + movs r3, #114 @ 0x72 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r4, #158 @ 0x9e │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r4, #108 @ 0x6c │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r4, #78 @ 0x4e │ │ │ │ lsls r6, r0, #2 │ │ │ │ @@ -457824,15 +457824,15 @@ │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ subs r4, r5, r6 │ │ │ │ lsls r6, r0, #2 │ │ │ │ lsls r4, r6, #28 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r5, #48] @ 0x30 │ │ │ │ + ldrh r4, [r6, #48] @ 0x30 │ │ │ │ lsls r7, r7, #1 │ │ │ │ lsrs r4, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ adds r2, r2, r6 │ │ │ │ lsls r6, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -458563,15 +458563,15 @@ │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r3, #18 │ │ │ │ lsls r6, r0, #2 │ │ │ │ lsls r4, r6, #28 │ │ │ │ movs r0, r0 │ │ │ │ - strh r4, [r3, #56] @ 0x38 │ │ │ │ + strh r4, [r4, #56] @ 0x38 │ │ │ │ lsls r7, r7, #1 │ │ │ │ lsrs r4, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r0, #10 │ │ │ │ lsls r6, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -459327,17 +459327,17 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r7, r6 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r5, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r4, #12 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 1cdb50 >::_M_default_append(unsigned int)@@Base+0x12360> │ │ │ │ + b.n 1cdb58 >::_M_default_append(unsigned int)@@Base+0x12368> │ │ │ │ lsls r5, r7, #1 │ │ │ │ - lsrs r6, r4, #25 │ │ │ │ + lsrs r2, r5, #25 │ │ │ │ lsls r2, r7, #1 │ │ │ │ lsrs r2, r5, #10 │ │ │ │ lsls r6, r0, #2 │ │ │ │ add r1, sp, #128 @ 0x80 │ │ │ │ add r0, sp, #64 @ 0x40 │ │ │ │ blx 17378 , std::allocator >::_M_assign(std::__cxx11::basic_string, std::allocator > const&)@plt+0x4> │ │ │ │ b.n 1cd582 >::_M_default_append(unsigned int)@@Base+0x11d92> │ │ │ │ @@ -459712,17 +459712,17 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r7, r6 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r5, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r4, #12 │ │ │ │ movs r0, r0 │ │ │ │ - udf #22 │ │ │ │ + udf #26 │ │ │ │ lsls r5, r7, #1 │ │ │ │ - lsrs r6, r1, #10 │ │ │ │ + lsrs r2, r2, #10 │ │ │ │ lsls r2, r7, #1 │ │ │ │ lsls r2, r2, #27 │ │ │ │ lsls r6, r0, #2 │ │ │ │ ldr r2, [sp, #68] @ 0x44 │ │ │ │ cbz r2, 1cdb5e >::_M_default_append(unsigned int)@@Base+0x1236e> │ │ │ │ cmp r2, #1 │ │ │ │ itt eq │ │ │ │ @@ -460119,17 +460119,17 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r7, r6 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r5, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r4, #12 │ │ │ │ movs r0, r0 │ │ │ │ - bge.n 1cdf98 >::_M_default_append(unsigned int)@@Base+0x127a8> │ │ │ │ + bge.n 1cdfa0 >::_M_default_append(unsigned int)@@Base+0x127b0> │ │ │ │ lsls r5, r7, #1 │ │ │ │ - lsls r6, r5, #26 │ │ │ │ + lsls r2, r6, #26 │ │ │ │ lsls r2, r7, #1 │ │ │ │ lsls r2, r6, #11 │ │ │ │ lsls r6, r0, #2 │ │ │ │ add r1, sp, #128 @ 0x80 │ │ │ │ add r0, sp, #64 @ 0x40 │ │ │ │ blx 17378 , std::allocator >::_M_assign(std::__cxx11::basic_string, std::allocator > const&)@plt+0x4> │ │ │ │ b.n 1cdd3a >::_M_default_append(unsigned int)@@Base+0x1254a> │ │ │ │ @@ -461323,129 +461323,129 @@ │ │ │ │ nop │ │ │ │ lsls r4, r4, #5 │ │ │ │ lsls r6, r0, #2 │ │ │ │ lsls r0, r4, #5 │ │ │ │ lsls r6, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r0, r0, #27 │ │ │ │ + lsrs r4, r0, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ lsrs r4, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r6, #19 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r7, #30 │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r7, r6 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r5, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r4, #12 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r0, r3, #23 │ │ │ │ + lsrs r4, r3, #23 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldrh r2, [r0, r0] │ │ │ │ + ldrh r6, [r0, r0] │ │ │ │ lsls r3, r7, #1 │ │ │ │ - bpl.n 1ceb5c >::_M_default_append(unsigned int)@@Base+0x1336c> │ │ │ │ + bpl.n 1ceb64 >::_M_default_append(unsigned int)@@Base+0x13374> │ │ │ │ lsls r5, r7, #1 │ │ │ │ asrs r0, r7, #8 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsb r2, [r4, r7] │ │ │ │ + ldrsb r6, [r4, r7] │ │ │ │ lsls r3, r7, #1 │ │ │ │ lsrs r0, r2, #4 │ │ │ │ movs r0, r0 │ │ │ │ adds r4, r7, r5 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r4, r4, #12 │ │ │ │ + lsrs r0, r5, #12 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsrs r4, r7, #12 │ │ │ │ + lsrs r0, r0, #13 │ │ │ │ lsls r2, r7, #1 │ │ │ │ stc2 0, cr0, [r0, #-532] @ 0xfffffdec │ │ │ │ - ldrsb r0, [r0, r0] │ │ │ │ + ldrsb r4, [r0, r0] │ │ │ │ lsls r3, r7, #1 │ │ │ │ lsrs r0, r2, #13 │ │ │ │ movs r0, r0 │ │ │ │ - strb r0, [r3, r7] │ │ │ │ + strb r4, [r3, r7] │ │ │ │ lsls r3, r7, #1 │ │ │ │ - vqadd.u16 q0, q6, │ │ │ │ - lsrs r2, r5, #4 │ │ │ │ + vqadd.u32 q0, q0, │ │ │ │ + lsrs r6, r5, #4 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsrs r0, r0, #6 │ │ │ │ + lsrs r4, r0, #6 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsrs r4, r0, #2 │ │ │ │ + lsrs r0, r1, #2 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsrs r4, r5, #1 │ │ │ │ + lsrs r0, r6, #1 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r1, #28 │ │ │ │ + lsls r2, r2, #28 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r2, #28 │ │ │ │ + lsls r4, r2, #28 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r5, #27 │ │ │ │ + lsls r2, r6, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r3, #27 │ │ │ │ + lsls r0, r4, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r7, #26 │ │ │ │ + lsls r6, r7, #26 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r7, #26 │ │ │ │ + lsls r0, r0, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r4, #27 │ │ │ │ + lsls r2, r5, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r3, #25 │ │ │ │ + lsls r6, r3, #25 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r2, #25 │ │ │ │ + lsls r6, r2, #25 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r2, #27 │ │ │ │ + lsls r6, r2, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r1, #27 │ │ │ │ + lsls r6, r1, #27 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r7, #23 │ │ │ │ + lsls r4, r7, #23 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r6, #23 │ │ │ │ + lsls r4, r6, #23 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r4, #23 │ │ │ │ + lsls r2, r5, #23 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r1, #23 │ │ │ │ + lsls r0, r2, #23 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r2, #23 │ │ │ │ + lsls r6, r2, #23 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r5, #21 │ │ │ │ + lsls r6, r5, #21 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r2, #21 │ │ │ │ + lsls r0, r3, #21 │ │ │ │ + lsls r2, r7, #1 │ │ │ │ + lsls r2, r7, #20 │ │ │ │ lsls r2, r7, #1 │ │ │ │ lsls r6, r6, #20 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r6, #20 │ │ │ │ + lsls r0, r2, #20 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r1, #20 │ │ │ │ + lsls r2, r5, #19 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r4, #19 │ │ │ │ + lsls r4, r6, #18 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r6, #18 │ │ │ │ + lsls r6, r0, #18 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r0, #18 │ │ │ │ + lsls r2, r1, #18 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r0, #18 │ │ │ │ + lsls r0, r1, #18 │ │ │ │ lsls r2, r7, #1 │ │ │ │ lsls r4, r0, #18 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r0, #18 │ │ │ │ - lsls r2, r7, #1 │ │ │ │ - cmp r6, #222 @ 0xde │ │ │ │ + cmp r6, #226 @ 0xe2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r2, r1, #17 │ │ │ │ + lsls r6, r1, #17 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r2, #17 │ │ │ │ + lsls r6, r2, #17 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - cmp r6, #164 @ 0xa4 │ │ │ │ + cmp r6, #168 @ 0xa8 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r0, r6, #15 │ │ │ │ + lsls r4, r6, #15 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r2, r6, #15 │ │ │ │ + lsls r6, r6, #15 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r2, #15 │ │ │ │ + lsls r0, r3, #15 │ │ │ │ lsls r2, r7, #1 │ │ │ │ ldr.w r1, [pc, #1196] @ 1cf11c >::_M_default_append(unsigned int)@@Base+0x1392c> │ │ │ │ mov r2, r7 │ │ │ │ mov r0, r4 │ │ │ │ movs r3, #5 │ │ │ │ add r1, pc │ │ │ │ bl 1cd448 >::_M_default_append(unsigned int)@@Base+0x11c58> │ │ │ │ @@ -461899,74 +461899,74 @@ │ │ │ │ ldr r2, [r3, #0] │ │ │ │ ldr r3, [sp, #324] @ 0x144 │ │ │ │ eors r2, r3 │ │ │ │ mov.w r3, #0 │ │ │ │ beq.n 1cf020 >::_M_default_append(unsigned int)@@Base+0x13830> │ │ │ │ b.n 1cefd4 >::_M_default_append(unsigned int)@@Base+0x137e4> │ │ │ │ b.n 1cefb4 >::_M_default_append(unsigned int)@@Base+0x137c4> │ │ │ │ - lsls r6, r6, #10 │ │ │ │ + lsls r2, r7, #10 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r1, #9 │ │ │ │ + lsls r4, r1, #9 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r0, #9 │ │ │ │ + lsls r2, r1, #9 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r0, #10 │ │ │ │ + lsls r4, r0, #10 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r0, r6, #9 │ │ │ │ + lsls r4, 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│ lsls r2, r7, #1 │ │ │ │ - lsls r0, r6, #1 │ │ │ │ + lsls r4, r6, #1 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r6, r3, #1 │ │ │ │ + lsls r2, r4, #1 │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r4, r7, r5 │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r0, r6 │ │ │ │ movs r0, r0 │ │ │ │ asrs r2, r6, #3 │ │ │ │ lsls r6, r0, #2 │ │ │ │ - vshr.u16 q8, , #4 │ │ │ │ - vshr.u32 q0, , #2 │ │ │ │ - vshr.u8 q0, , #6 │ │ │ │ - vqadd.u32 q8, q5, │ │ │ │ + vshr.u32 q8, , #32 │ │ │ │ + vmvn.i32 q8, #169 @ 0x000000a9 │ │ │ │ + vshr.u8 q0, , #2 │ │ │ │ + vqadd.u32 q8, q7, │ │ │ │ @ instruction: 0xf1840085 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xf1380085 │ │ │ │ adds.w r0, sl, #133 @ 0x85 │ │ │ │ @ instruction: 0xf0fe0085 │ │ │ │ @ instruction: 0xf0e20085 │ │ │ │ @ instruction: 0xf0c00085 │ │ │ │ @ instruction: 0xf0aa0085 │ │ │ │ - @ instruction: 0xf68c0079 │ │ │ │ + @ instruction: 0xf6900079 │ │ │ │ orrs.w r0, ip, #133 @ 0x85 │ │ │ │ orr.w r0, r0, #133 @ 0x85 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ @@ -462417,16 +462417,16 @@ │ │ │ │ vhadd.s16 d16, d18, d5 │ │ │ │ lsls r4, r6, #28 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r7, #23 │ │ │ │ movs r0, r0 │ │ │ │ - str.w r0, [r0, #121] @ 0x79 │ │ │ │ - str.w r0, [r0, #121] @ 0x79 │ │ │ │ + str.w r0, [r4, #121] @ 0x79 │ │ │ │ + str.w r0, [r4, #121] @ 0x79 │ │ │ │ add.w r0, r2, r5, lsl #2 │ │ │ │ ldr.w r3, [sl, #92] @ 0x5c │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ movs r1, #0 │ │ │ │ str.w r2, [r3, r5, lsl #2] │ │ │ │ ldr.w r3, [sl, #116] @ 0x74 │ │ │ │ strb r1, [r3, r5] │ │ │ │ @@ -463954,23 +463954,23 @@ │ │ │ │ movs r0, r0 │ │ │ │ blt.n 1d076c >::_M_default_append(unsigned int)@@Base+0x14f7c> │ │ │ │ lsls r5, r0, #2 │ │ │ │ blt.n 1d06fc >::_M_default_append(unsigned int)@@Base+0x14f0c> │ │ │ │ lsls r5, r0, #2 │ │ │ │ bge.n 1d06d0 >::_M_default_append(unsigned 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r0 │ │ │ │ - udf #60 @ 0x3c │ │ │ │ + udf #64 @ 0x40 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r4, r4, #7 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r6, #14 │ │ │ │ movs r0, r0 │ │ │ │ - blt.n 1d1b58 >::_M_default_append(unsigned int)@@Base+0x16368> │ │ │ │ + blt.n 1d1b60 >::_M_default_append(unsigned int)@@Base+0x16370> │ │ │ │ lsls r1, r7, #1 │ │ │ │ ldmia r5, {r1, r2, r4, r5, r7} │ │ │ │ lsls r5, r0, #2 │ │ │ │ asrs r4, r2, #29 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r0, #13 │ │ │ │ movs r0, r0 │ │ │ │ - bvs.n 1d1aac >::_M_default_append(unsigned int)@@Base+0x162bc> │ │ │ │ + bvs.n 1d1ab4 >::_M_default_append(unsigned int)@@Base+0x162c4> │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r4, r5, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r6, #13 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r5, #30 │ │ │ │ movs r0, r0 │ │ │ │ - bpl.n 1d1b3c >::_M_default_append(unsigned int)@@Base+0x1634c> │ │ │ │ + bpl.n 1d1b44 >::_M_default_append(unsigned int)@@Base+0x16354> │ │ │ │ lsls r1, r7, #1 │ │ │ │ ldr r6, [sp, #84] @ 0x54 │ │ │ │ cmp r6, #0 │ │ │ │ beq.w 1d17be >::_M_default_append(unsigned int)@@Base+0x15fce> │ │ │ │ subs r3, r6, #1 │ │ │ │ ldr r2, [sp, #104] @ 0x68 │ │ │ │ ldr r1, [sp, #120] @ 0x78 │ │ │ │ @@ -466112,47 +466112,47 @@ │ │ │ │ b.n 1d1cee >::_M_default_append(unsigned int)@@Base+0x164fe> │ │ │ │ stmia r5!, {r1, r2, r3, r4, r5} │ │ │ │ lsls r5, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmia r5!, {r2, r5} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - beq.n 1d1cec >::_M_default_append(unsigned int)@@Base+0x164fc> │ │ │ │ + beq.n 1d1cf4 >::_M_default_append(unsigned int)@@Base+0x16504> │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r5!, {r3} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - beq.n 1d1cbc >::_M_default_append(unsigned int)@@Base+0x164cc> │ │ │ │ + beq.n 1d1cc4 >::_M_default_append(unsigned int)@@Base+0x164d4> │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r4!, {r2, r6, r7} │ │ │ │ lsls r5, r0, #2 │ │ │ │ stmia r4!, {r1, r3, r5, r7} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - beq.n 1d1e0c >::_M_default_append(unsigned int)@@Base+0x1661c> │ │ │ │ + beq.n 1d1e14 >::_M_default_append(unsigned int)@@Base+0x16624> │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r4!, {r1, r2, r3, r7} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - beq.n 1d1ddc >::_M_default_append(unsigned int)@@Base+0x165ec> │ │ │ │ + beq.n 1d1de4 >::_M_default_append(unsigned int)@@Base+0x165f4> │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r4!, {r1, r4, r5, r6} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - ldmia r7, {r3, r4, r5, r6, r7} │ │ │ │ + ldmia r7, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r4!, {r1, r4, r5} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - ldmia r7, {r1, r2, r4, r5, r7} │ │ │ │ + ldmia r7, {r1, r3, r4, r5, r7} │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r4!, {r3} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - ldmia r7, {r2, r3, r7} │ │ │ │ + ldmia r7, {r4, r7} │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldmia r7, {r2, r7} │ │ │ │ + ldmia r7, {r3, r7} │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmia r3!, {r1, r5, r6, r7} │ │ │ │ lsls r5, r0, #2 │ │ │ │ - ldmia r7!, {r1, r2, r5, r6} │ │ │ │ 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│ │ │ b.n 1d6b7a >::_M_default_append(unsigned int)@@Base+0x1b38a> │ │ │ │ ldr r7, [sp, #260] @ 0x104 │ │ │ │ ldr.w r6, [r7, #-16] │ │ │ │ @@ -475478,27 +475478,27 @@ │ │ │ │ bl 1b7220 │ │ │ │ b.n 1d7e7c >::_M_default_append(unsigned int)@@Base+0x1c68c> │ │ │ │ nop │ │ │ │ ldr r2, [r7, #108] @ 0x6c │ │ │ │ lsls r5, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strb r2, [r6, #13] │ │ │ │ + strb r6, [r6, #13] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - strb r6, [r2, #12] │ │ │ │ + strb r2, [r3, #12] │ │ │ │ lsls r1, r7, #1 │ │ │ │ str r6, [r2, #72] @ 0x48 │ │ │ │ lsls r5, r0, #2 │ │ │ │ - strb r6, [r4, #6] │ │ │ │ + strb r2, [r5, #6] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - strh r2, [r5, r3] │ │ │ │ + strh r6, [r5, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r3, #5] │ │ │ │ + strb r6, [r3, #5] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - strh r0, [r6, r2] │ │ │ │ + strh r4, [r6, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ str r2, [r6, #44] @ 0x2c │ │ │ │ lsls r5, r0, #2 │ │ │ │ push {r4, lr} │ │ │ │ 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│ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ strd r2, r0, [sp, #8] │ │ │ │ @@ -484659,19 +484659,19 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop.w │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ - b.n 1dde3c >::_M_default_append(unsigned int)@@Base+0x2264c> │ │ │ │ + b.n 1dde44 >::_M_default_append(unsigned int)@@Base+0x22654> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r2, #2 │ │ │ │ + asrs r2, r3, #2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - asrs r4, r7, #1 │ │ │ │ + asrs r0, r0, #2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r4, r0 │ │ │ │ sub sp, #12 │ │ │ │ @@ -484700,17 +484700,17 @@ │ │ │ │ add r2, pc │ │ │ │ vstr d0, [sp] │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - asrs r2, r7, #32 │ │ │ │ + asrs r6, r7, #32 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - asrs r2, r6, #32 │ │ │ │ + asrs r6, r6, #32 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ strd r2, r0, [sp, #8] │ │ │ │ @@ -484733,17 +484733,17 @@ │ │ │ │ ldr r2, [pc, #20] @ (1de134 >::_M_default_append(unsigned int)@@Base+0x22944>) │ │ │ │ vstr d0, [sp] │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - lsrs r2, r2, #31 │ │ │ │ + lsrs r6, r2, #31 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r0, r2, #31 │ │ │ │ + lsrs r4, r2, #31 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r4, r0 │ │ │ │ @@ -484798,19 +484798,19 @@ │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ pop {r4, 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sub sp, #20 │ │ │ │ strd r2, r0, [sp, #8] │ │ │ │ @@ -484978,17 +484978,17 @@ │ │ │ │ ldr r2, [pc, #20] @ (1de3e4 >::_M_default_append(unsigned int)@@Base+0x22bf4>) │ │ │ │ vstr d0, [sp] │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - lsrs r2, r4, #20 │ │ │ │ + lsrs r6, r4, #20 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r0, r4, #20 │ │ │ │ + lsrs r4, r4, #20 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r4, r0 │ │ │ │ @@ -485043,19 +485043,19 @@ │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - lsrs r0, r1, #19 │ │ │ │ + lsrs r4, r1, #19 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r4, r6, #17 │ │ │ │ + lsrs r0, r7, #17 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r2, r5, #17 │ │ │ │ + lsrs r6, r5, #17 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ strd r2, r0, [sp, #8] │ │ │ │ @@ -485087,19 +485087,19 @@ │ │ │ │ pop {pc} │ │ │ │ ldr r2, [pc, #20] @ (1de51c >::_M_default_append(unsigned int)@@Base+0x22d2c>) │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - lsrs r0, r1, #16 │ │ │ │ + lsrs r4, r1, #16 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r2, r0, #16 │ │ │ │ + lsrs r6, r0, #16 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r4, r3, #15 │ │ │ │ + lsrs r0, r4, #15 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #8 │ │ │ │ mov r6, r0 │ │ │ │ @@ -485559,33 +485559,33 @@ │ │ │ │ b.n 1de990 >::_M_default_append(unsigned int)@@Base+0x231a0> │ │ │ │ ldr r3, [pc, #40] @ (1dea10 >::_M_default_append(unsigned int)@@Base+0x23220>) │ │ │ │ add r3, pc │ │ │ │ b.n 1de990 >::_M_default_append(unsigned int)@@Base+0x231a0> │ │ │ │ ldr r3, [pc, #40] @ (1dea14 >::_M_default_append(unsigned int)@@Base+0x23224>) │ │ │ │ add r3, pc │ │ │ │ b.n 1de990 >::_M_default_append(unsigned int)@@Base+0x231a0> │ │ │ │ - str r0, [r2, r7] │ │ │ │ + str r4, [r2, r7] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsrs r2, r0, #32 │ │ │ │ + lsrs r6, r0, #32 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldmia r6, {r1, r3, r5, r6} │ │ │ │ + ldmia r6, {r1, r2, r3, r5, r6} │ │ │ │ lsls r4, r7, #1 │ │ │ │ - lsls r2, r2, #30 │ │ │ │ + lsls r6, r2, #30 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r4, r5, #30 │ │ │ │ + lsls r0, r6, #30 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r6, r4, #29 │ │ │ │ + lsls r2, r5, #29 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r0, r4, #29 │ │ │ │ + lsls r4, r4, #29 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - bne.n 1dea10 >::_M_default_append(unsigned int)@@Base+0x23220> │ │ │ │ + bne.n 1dea18 >::_M_default_append(unsigned int)@@Base+0x23228> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r6, #76] @ 0x4c │ │ │ │ + ldr r2, [r7, #76] @ 0x4c │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r0, r2, #29 │ │ │ │ + lsls r4, r2, #29 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -485718,28 +485718,28 @@ │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 1ded90 >::_M_default_append(unsigned int)@@Base+0x235a0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ @ instruction: 0xf69a0084 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r4, r7, #25 │ │ │ │ + lsls r0, r0, #26 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r2, r1, #25 │ │ │ │ + lsls r6, r1, #25 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - b.n 1df380 >::_M_default_append(unsigned int)@@Base+0x23b90> │ │ │ │ + b.n 1df388 >::_M_default_append(unsigned int)@@Base+0x23b98> │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xf6300084 │ │ │ │ - lsls r0, r0, #25 │ │ │ │ + lsls r4, r0, #25 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r6, r0, #24 │ │ │ │ + lsls r2, r1, #24 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - b.n 1df308 >::_M_default_append(unsigned int)@@Base+0x23b18> │ │ │ │ + b.n 1df310 >::_M_default_append(unsigned int)@@Base+0x23b20> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - lsls r0, r1, #24 │ │ │ │ + lsls r4, r1, #24 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #8 │ │ │ │ mov r6, r0 │ │ │ │ @@ -485924,17 +485924,17 @@ │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ vcmpe.f64 d5, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ it ge │ │ │ │ vmovge.f64 d7, d5 │ │ │ │ b.n 1ded5a >::_M_default_append(unsigned int)@@Base+0x2356a> │ │ │ │ nop │ │ │ │ - lsls r4, r0, #16 │ │ │ │ + lsls r0, r1, #16 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldmia r2!, {r1, r6} │ │ │ │ + ldmia r2, {r1, r2, r6} │ │ │ │ lsls r4, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1dee2c >::_M_default_append(unsigned int)@@Base+0x2363c>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -485973,15 +485973,15 @@ │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ @ instruction: 0xf3720084 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r2, r1, #14 │ │ │ │ + lsls r6, r1, #14 │ │ │ │ lsls r1, r7, #1 │ │ │ │ @ instruction: 0xf3360084 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r5, r0 │ │ │ │ @@ -486030,17 +486030,17 @@ │ │ │ │ moveq r3, #35 @ 0x23 │ │ │ │ b.n 1dee8c >::_M_default_append(unsigned int)@@Base+0x2369c> │ │ │ │ mov r1, r0 │ │ │ │ mov r0, r6 │ │ │ │ bl 4ef5fc │ │ │ │ b.n 1dee58 >::_M_default_append(unsigned int)@@Base+0x23668> │ │ │ │ nop │ │ │ │ - ldmia r1, {r1, r2, r5, r6} │ │ │ │ + ldmia r1, {r1, r3, r5, r6} │ │ │ │ lsls r4, r7, #1 │ │ │ │ - add r0, sp, #536 @ 0x218 │ │ │ │ + add r0, sp, #552 @ 0x228 │ │ │ │ lsls r0, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r4, r0 │ │ │ │ @@ -486080,19 +486080,19 @@ │ │ │ │ mov r1, r5 │ │ │ │ vstr d0, [sp] │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ - lsls r4, r5, #7 │ │ │ │ + lsls r0, r6, #7 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r2, r0, #7 │ │ │ │ + lsls r6, r0, #7 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r4, r7, #6 │ │ │ │ + lsls r0, r0, #7 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r0 │ │ │ │ mov r6, r2 │ │ │ │ @@ -486117,15 +486117,15 @@ │ │ │ │ movs r3, #5 │ │ │ │ mov r2, r0 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r5 │ │ │ │ bl 4efa60 │ │ │ │ movs r0, #1 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - lsls r0, r5, #8 │ │ │ │ + lsls r4, r5, #8 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #20 │ │ │ │ @@ -486170,17 +486170,17 @@ │ │ │ │ mov r1, r5 │ │ │ │ add r2, pc │ │ │ │ bl 613e94 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8} │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ - lsls r2, r6, #6 │ │ │ │ + lsls r6, r6, #6 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r4, r0, #5 │ │ │ │ + lsls r0, r1, #5 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r5, r1 │ │ │ │ mov r4, r0 │ │ │ │ @@ -486207,19 +486207,19 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #24] @ (1df0a4 >::_M_default_append(unsigned int)@@Base+0x238b4>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ - lsls r2, r5, #4 │ │ │ │ + lsls r6, r5, #4 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r2, r1, #3 │ │ │ │ + lsls r6, r1, #3 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - udf #120 @ 0x78 │ │ │ │ + udf #124 @ 0x7c │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ ldr.w r4, [pc, #3548] @ 1dfe98 >::_M_default_append(unsigned int)@@Base+0x246a8> │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ @@ -487442,278 +487442,278 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #808] @ (1e01b4 >::_M_default_append(unsigned int)@@Base+0x249c4>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1df0cc >::_M_default_append(unsigned int)@@Base+0x238dc> │ │ │ │ - lsls r0, r6, #5 │ │ │ │ + lsls r4, r6, #5 │ │ │ │ lsls r1, r7, #1 │ │ │ │ stc2l 15, cr15, [sp, #-1020] @ 0xfffffc04 │ │ │ │ - stmia r6!, {r2, r5, r6, r7} │ │ │ │ + stmia r6!, {r3, r5, r6, r7} │ │ │ │ lsls r4, r7, #1 │ │ │ │ bl f7ea6 │ │ │ │ asrs r1, r5, #17 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r2, #2 │ │ │ │ + lsls r2, r3, #2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ udiv pc, r7, pc │ │ │ │ - lsls r6, r5, #2 │ │ │ │ + lsls r2, r6, #2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ ldc2l 15, cr15, [r5], #-1020 @ 0xfffffc04 │ │ │ │ - lsls r4, r3, #3 │ │ │ │ + lsls r0, r4, #3 │ │ │ │ lsls r1, r7, #1 │ │ │ │ mcr2 15, 7, pc, cr3, cr15, {7} @ │ │ │ │ - vshr.u8 q8, q12, #4 │ │ │ │ - ble.n 1dffc0 >::_M_default_append(unsigned int)@@Base+0x247d0> │ │ │ │ + vshr.u16 q8, q12, #16 │ │ │ │ + ble.n 1dffc8 >::_M_default_append(unsigned int)@@Base+0x247d8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - vshr.u32 q0, q12, #18 │ │ │ │ - ble.n 1dff8c >::_M_default_append(unsigned int)@@Base+0x2479c> │ │ │ │ + vshr.u32 q0, q12, #14 │ │ │ │ + ble.n 1dff94 >::_M_default_append(unsigned int)@@Base+0x247a4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xfaedffff │ │ │ │ - adds r0, #72 @ 0x48 │ │ │ │ + adds r0, #76 @ 0x4c │ │ │ │ lsls r2, r7, #1 │ │ │ │ - lsls r4, r1, #1 │ │ │ │ + lsls r0, r2, #1 │ │ │ │ lsls r1, r7, #1 │ │ │ │ @ instruction: 0xf967ffff │ │ │ │ - ldrsh r2, [r6, r5] │ │ │ │ + ldrsh r6, [r6, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r4, [r5, #84] @ 0x54 │ │ │ │ + str r0, [r6, #84] @ 0x54 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - movs r6, r0 │ │ │ │ + movs r2, r1 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - mcr2 0, 7, r0, cr0, cr8, {3} │ │ │ │ - bgt.n 1dfe14 >::_M_default_append(unsigned int)@@Base+0x24624> │ │ │ │ + mcr2 0, 7, r0, cr4, cr8, {3} │ │ │ │ + bgt.n 1dfe1c >::_M_default_append(unsigned int)@@Base+0x2462c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mcr2 0, 6, r0, cr2, cr8, {3} │ │ │ │ - bgt.n 1dffe0 >::_M_default_append(unsigned int)@@Base+0x247f0> │ │ │ │ + mcr2 0, 6, r0, cr6, cr8, {3} │ │ │ │ + bgt.n 1dffe8 >::_M_default_append(unsigned int)@@Base+0x247f8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr??.w pc, [r7, #4095] @ 0xfff │ │ │ │ - adds r2, r2, r6 │ │ │ │ + adds r6, r2, r6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vmvn.i32 q8, #136 @ 0x00000088 │ │ │ │ - vshr.u16 q0, q12, #2 │ │ │ │ - mrc2 0, 2, r0, cr10, cr8, {3} │ │ │ │ - bgt.n 1dff28 >::_M_default_append(unsigned int)@@Base+0x24738> │ │ │ │ + vmvn.i32 q8, #200 @ 0x000000c8 │ │ │ │ + vshr.u32 q0, q12, #30 │ │ │ │ + mrc2 0, 2, r0, cr14, cr8, {3} │ │ │ │ + bgt.n 1dff30 >::_M_default_append(unsigned int)@@Base+0x24740> │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrsh.w pc, [fp, #255]! │ │ │ │ + vqadd.u64 q8, q2, q12 │ │ │ │ + vshr.u32 q0, q12, #18 │ │ │ │ vqadd.u64 q8, q0, q12 │ │ │ │ - vshr.u32 q0, q12, #22 │ │ │ │ - vqadd.u32 q8, q6, q12 │ │ │ │ - ldc2l 0, cr0, [r8, #480]! @ 0x1e0 │ │ │ │ - blt.n 1dfe7c >::_M_default_append(unsigned int)@@Base+0x2468c> │ │ │ │ + ldc2l 0, cr0, [ip, #480]! @ 0x1e0 │ │ │ │ + blt.n 1dfe84 >::_M_default_append(unsigned int)@@Base+0x24694> │ │ │ │ lsls r7, r6, #1 │ │ │ │ pld [sp, #4095] @ 0xfff │ │ │ │ + vqadd.u16 q8, q7, q12 │ │ │ │ + vshr.u8 q0, q12, #8 │ │ │ │ vqadd.u16 q8, q5, q12 │ │ │ │ - vmvn.i32 q0, #200 @ 0x000000c8 │ │ │ │ - vqadd.u16 q8, q3, q12 │ │ │ │ - ldc2 0, cr0, [r6, #480] @ 0x1e0 │ │ │ │ - blt.n 1dffd0 >::_M_default_append(unsigned int)@@Base+0x247e0> │ │ │ │ + ldc2 0, cr0, [sl, #480] @ 0x1e0 │ │ │ │ + blt.n 1dffd8 >::_M_default_append(unsigned int)@@Base+0x247e8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 1dbf4a >::_M_default_append(unsigned int)@@Base+0x2075a> │ │ │ │ + vqadd.u64 q0, q3, q12 │ │ │ │ + vqadd.u16 q8, q4, q12 │ │ │ │ vqadd.u64 q0, q1, q12 │ │ │ │ - vqadd.u16 q8, q2, q12 │ │ │ │ - vqadd.u32 q0, q7, q12 │ │ │ │ - ldc2 0, cr0, [r0, #-480]! @ 0xfffffe20 │ │ │ │ - bge.n 1dff1c >::_M_default_append(unsigned int)@@Base+0x2472c> │ │ │ │ + ldc2 0, cr0, [r4, #-480]! @ 0xfffffe20 │ │ │ │ + bge.n 1dff24 >::_M_default_append(unsigned int)@@Base+0x24734> │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xfb5fffff │ │ │ │ - vqadd.u16 q0, q2, q12 │ │ │ │ - vqadd.u8 q8, q5, q12 │ │ │ │ - vqadd.u8 q0, q0, q12 │ │ │ │ - stc2l 0, cr0, [sl], {120} @ 0x78 │ │ │ │ - bge.n 1e0068 >::_M_default_append(unsigned int)@@Base+0x24878> │ │ │ │ + vqadd.u16 q0, q4, q12 │ │ │ │ + vqadd.u8 q8, q7, q12 │ │ │ │ + vqadd.u8 q0, q2, q12 │ │ │ │ + stc2l 0, cr0, [lr], {120} @ 0x78 │ │ │ │ + bge.n 1e0070 >::_M_default_append(unsigned int)@@Base+0x24880> │ │ │ │ lsls r7, r6, #1 │ │ │ │ asrs r1, r1, #3 │ │ │ │ movs r0, r0 │ │ │ │ bl fffcdf7e │ │ │ │ + mcr2 0, 7, r0, cr10, cr8, {3} │ │ │ │ + vqadd.u16 q0, q3, q12 │ │ │ │ mcr2 0, 7, r0, cr6, cr8, {3} │ │ │ │ - vqadd.u16 q0, q1, q12 │ │ │ │ - mcr2 0, 7, r0, cr2, cr8, {3} │ │ │ │ - mrrc2 0, 7, r0, ip, cr8 │ │ │ │ - bge.n 1dffa8 >::_M_default_append(unsigned int)@@Base+0x247b8> │ │ │ │ + stc2l 0, cr0, [r0], #-480 @ 0xfffffe20 │ │ │ │ + bge.n 1dffb0 >::_M_default_append(unsigned int)@@Base+0x247c0> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl fff2bf96 │ │ │ │ - mrc2 0, 6, r0, cr0, cr8, {3} │ │ │ │ - mcr2 0, 6, r0, cr2, cr8, {3} │ │ │ │ - mrc2 0, 7, r0, cr4, cr8, {3} │ │ │ │ - @ instruction: 0xfbf60078 │ │ │ │ - bls.n 1dfef4 >::_M_default_append(unsigned int)@@Base+0x24704> │ │ │ │ + mrc2 0, 6, r0, cr4, cr8, {3} │ │ │ │ + mcr2 0, 6, r0, cr6, cr8, {3} │ │ │ │ + mrc2 0, 7, r0, cr8, cr8, {3} │ │ │ │ + @ instruction: 0xfbfa0078 │ │ │ │ + bls.n 1dfefc >::_M_default_append(unsigned int)@@Base+0x2470c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl ffe75fae │ │ │ │ - mcr2 0, 4, r0, cr14, cr8, {3} │ │ │ │ - ldrsh r4, [r6, r0] │ │ │ │ + mrc2 0, 4, r0, cr2, cr8, {3} │ │ │ │ + ldrsh r0, [r7, r0] │ │ │ │ lsls r5, r7, #1 │ │ │ │ - @ instruction: 0xfb920078 │ │ │ │ - bls.n 1e0040 >::_M_default_append(unsigned int)@@Base+0x24850> │ │ │ │ + @ instruction: 0xfb960078 │ │ │ │ + bls.n 1e0048 >::_M_default_append(unsigned int)@@Base+0x24858> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 4f5fc2 │ │ │ │ bl 3fbfc6 >::resize(unsigned int)@@Base+0x1173e2> │ │ │ │ - mcr2 0, 1, r0, cr4, cr8, {3} │ │ │ │ - mcr2 0, 4, r0, cr12, cr8, {3} │ │ │ │ - mcr2 0, 1, r0, cr2, cr8, {3} │ │ │ │ - @ instruction: 0xfb1a0078 │ │ │ │ - bhi.n 1dff6c >::_M_default_append(unsigned int)@@Base+0x2477c> │ │ │ │ + mcr2 0, 1, r0, cr8, cr8, {3} │ │ │ │ + mrc2 0, 4, r0, cr0, cr8, {3} │ │ │ │ + mcr2 0, 1, r0, cr6, cr8, {3} │ │ │ │ + @ instruction: 0xfb1e0078 │ │ │ │ + bhi.n 1dff74 >::_M_default_append(unsigned int)@@Base+0x24784> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 363fde >::resize(unsigned int)@@Base+0x7f3fa> │ │ │ │ - lsrs r6, r4, #16 │ │ │ │ + lsrs r2, r5, #16 │ │ │ │ lsls r5, r7, #1 │ │ │ │ - mrc2 0, 1, r0, cr2, cr8, {3} │ │ │ │ - @ instruction: 0xfab80078 │ │ │ │ - bhi.n 1e00bc >::_M_default_append(unsigned int)@@Base+0x248cc> │ │ │ │ + mrc2 0, 1, r0, cr6, cr8, {3} │ │ │ │ + @ instruction: 0xfabc0078 │ │ │ │ + bhi.n 1e00c4 >::_M_default_append(unsigned int)@@Base+0x248d4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 2cdff2 │ │ │ │ - ldc2l 0, cr0, [r0, #480]! @ 0x1e0 │ │ │ │ - str r1, [sp, #56] @ 0x38 │ │ │ │ + ldc2l 0, cr0, [r4, #480]! @ 0x1e0 │ │ │ │ + str r1, [sp, #72] @ 0x48 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - stc2l 0, cr0, [ip, #480]! @ 0x1e0 │ │ │ │ - @ instruction: 0xfa520078 │ │ │ │ - bhi.n 1e0008 >::_M_default_append(unsigned int)@@Base+0x24818> │ │ │ │ + ldc2l 0, cr0, [r0, #480]! @ 0x1e0 │ │ │ │ + @ instruction: 0xfa560078 │ │ │ │ + bhi.n 1e0010 >::_M_default_append(unsigned int)@@Base+0x24820> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 23400a >::_M_default_append(unsigned int)@@Base+0x7881a> │ │ │ │ + ldc2 0, cr0, [lr, #480]! @ 0x1e0 │ │ │ │ + ldc2l 0, cr0, [r8, #480] @ 0x1e0 │ │ │ │ ldc2 0, cr0, [sl, #480]! @ 0x1e0 │ │ │ │ - ldc2l 0, cr0, [r4, #480] @ 0x1e0 │ │ │ │ - ldc2 0, cr0, [r6, #480]! @ 0x1e0 │ │ │ │ - vld1.8 @ instruction: 0xf9ec0078 │ │ │ │ - bvc.n 1dff54 >::_M_default_append(unsigned int)@@Base+0x24764> │ │ │ │ + ldr??.w r0, [r0, #120] @ 0x78 │ │ │ │ + bvc.n 1dff5c >::_M_default_append(unsigned int)@@Base+0x2476c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 1a6022 │ │ │ │ - ldrb r0, [r2, #27] │ │ │ │ + ldrb r4, [r2, #27] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldc2 0, cr0, [r2, #480]! @ 0x1e0 │ │ │ │ - ldc2l 0, cr0, [r4, #-480]! @ 0xfffffe20 │ │ │ │ - vst1.8 @ instruction: 0xf9860078 │ │ │ │ - bvc.n 1e00a0 >::_M_default_append(unsigned int)@@Base+0x248b0> │ │ │ │ + ldc2 0, cr0, [r6, #480]! @ 0x1e0 │ │ │ │ + ldc2l 0, cr0, [r8, #-480]! @ 0xfffffe20 │ │ │ │ + vst1.8 @ instruction: 0xf98a0078 │ │ │ │ + bvc.n 1e00a8 >::_M_default_append(unsigned int)@@Base+0x248b8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ vrecps.f16 , , │ │ │ │ + ldc2l 0, cr0, [lr, #-480] @ 0xfffffe20 │ │ │ │ + ldc2 0, cr0, [ip, #480] @ 0x1e0 │ │ │ │ ldc2l 0, cr0, [sl, #-480] @ 0xfffffe20 │ │ │ │ - ldc2 0, cr0, [r8, #480] @ 0x1e0 │ │ │ │ - ldc2l 0, cr0, [r6, #-480] @ 0xfffffe20 │ │ │ │ - vld4.16 {d0-d3}, [r0 :256], r8 │ │ │ │ - bvs.n 1dffec >::_M_default_append(unsigned int)@@Base+0x247fc> │ │ │ │ + vld4.16 {d0-d3}, [r4 :256], r8 │ │ │ │ + bvs.n 1dfff4 >::_M_default_append(unsigned int)@@Base+0x24804> │ │ │ │ lsls r7, r6, #1 │ │ │ │ mrc 15, 5, APSR_nzcv, cr11, cr15, {7} │ │ │ │ - ldc2l 0, cr0, [r4, #-480] @ 0xfffffe20 │ │ │ │ - subs r5, #2 │ │ │ │ + ldc2l 0, cr0, [r8, #-480] @ 0xfffffe20 │ │ │ │ + subs r5, #6 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - str.w r0, [r2, #120] @ 0x78 │ │ │ │ - bvs.n 1e0144 >::_M_default_append(unsigned int)@@Base+0x24954> │ │ │ │ + str.w r0, [r6, #120] @ 0x78 │ │ │ │ + bvs.n 1e014c >::_M_default_append(unsigned int)@@Base+0x2495c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ lsrs r1, r0, #19 │ │ │ │ movs r0, r0 │ │ │ │ mcr 15, 1, pc, cr9, cr15, {7} @ │ │ │ │ - ldr r7, [pc, #784] @ (1e0380 >::_M_default_append(unsigned int)@@Base+0x24b90>) │ │ │ │ + ldr r7, [pc, #800] @ (1e0390 >::_M_default_append(unsigned int)@@Base+0x24ba0>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldmia r0!, {r2, r3, r4, r5, r6} │ │ │ │ + ldmia r0!, {r7} │ │ │ │ lsls r3, r7, #1 │ │ │ │ - ldc2l 0, cr0, [r8], #480 @ 0x1e0 │ │ │ │ - ldr.w r0, [r4, r8, lsl #3] │ │ │ │ - bvs.n 1e0084 >::_M_default_append(unsigned int)@@Base+0x24894> │ │ │ │ + ldc2l 0, cr0, [ip], #480 @ 0x1e0 │ │ │ │ + ldr.w r0, [r8, r8, lsl #3] │ │ │ │ + bvs.n 1e008c >::_M_default_append(unsigned int)@@Base+0x2489c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ stc 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ + ldc2l 0, cr0, [sl], {120} @ 0x78 │ │ │ │ + stc2 0, cr0, [ip, #-480] @ 0xfffffe20 │ │ │ │ ldc2l 0, cr0, [r6], {120} @ 0x78 │ │ │ │ - stc2 0, cr0, [r8, #-480] @ 0xfffffe20 │ │ │ │ - ldc2l 0, cr0, [r2], {120} @ 0x78 │ │ │ │ - @ instruction: 0xf7ec0078 │ │ │ │ - bpl.n 1dffcc >::_M_default_append(unsigned int)@@Base+0x247dc> │ │ │ │ + @ instruction: 0xf7f00078 │ │ │ │ + bpl.n 1dffd4 >::_M_default_append(unsigned int)@@Base+0x247e4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ stcl 15, cr15, [r7], #1020 @ 0x3fc │ │ │ │ + ldc2 0, cr0, [r6], #480 @ 0x1e0 │ │ │ │ + stc2l 0, cr0, [r0], #480 @ 0x1e0 │ │ │ │ ldc2 0, cr0, [r2], #480 @ 0x1e0 │ │ │ │ - ldc2l 0, cr0, [ip], {120} @ 0x78 │ │ │ │ - stc2 0, cr0, [lr], #480 @ 0x1e0 │ │ │ │ - @ instruction: 0xf7840078 │ │ │ │ - bpl.n 1e0114 >::_M_default_append(unsigned int)@@Base+0x24924> │ │ │ │ + @ instruction: 0xf7880078 │ │ │ │ + bpl.n 1e011c >::_M_default_append(unsigned int)@@Base+0x2492c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ mcrr 15, 15, pc, fp, cr15 @ │ │ │ │ - ldrb r6, [r3, #6] │ │ │ │ + ldrb r2, [r4, #6] │ │ │ │ lsls r3, r7, #1 │ │ │ │ - stc2 0, cr0, [r0], #480 @ 0x1e0 │ │ │ │ - ldc2l 0, cr0, [r6], #-480 @ 0xfffffe20 │ │ │ │ - @ instruction: 0xf71c0078 │ │ │ │ - bmi.n 1e005c >::_M_default_append(unsigned int)@@Base+0x2486c> │ │ │ │ + stc2 0, cr0, [r4], #480 @ 0x1e0 │ │ │ │ + ldc2l 0, cr0, [sl], #-480 @ 0xfffffe20 │ │ │ │ + @ instruction: 0xf7200078 │ │ │ │ + bmi.n 1e0064 >::_M_default_append(unsigned int)@@Base+0x24874> │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xebb3ffff │ │ │ │ - ldrh r6, [r0, #50] @ 0x32 │ │ │ │ + ldrh r2, [r1, #50] @ 0x32 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - ldc2 0, cr0, [r8], #-480 @ 0xfffffe20 │ │ │ │ - @ instruction: 0xf6b80078 │ │ │ │ - bmi.n 1e01a8 >::_M_default_append(unsigned int)@@Base+0x249b8> │ │ │ │ + ldc2 0, cr0, [ip], #-480 @ 0xfffffe20 │ │ │ │ + @ instruction: 0xf6bc0078 │ │ │ │ + bmi.n 1e01b0 >::_M_default_append(unsigned int)@@Base+0x249c0> │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xeb1dffff │ │ │ │ - lsrs r2, r4, #19 │ │ │ │ + lsrs r6, r4, #19 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - mcrr2 0, 7, r0, r4, cr8 │ │ │ │ - stc2 0, cr0, [r2], {120} @ 0x78 │ │ │ │ - @ instruction: 0xf6520078 │ │ │ │ - bmi.n 1e00f4 >::_M_default_append(unsigned int)@@Base+0x24904> │ │ │ │ + mcrr2 0, 7, r0, r8, cr8 │ │ │ │ + stc2 0, cr0, [r6], {120} @ 0x78 │ │ │ │ + @ instruction: 0xf6560078 │ │ │ │ + bmi.n 1e00fc >::_M_default_append(unsigned int)@@Base+0x2490c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xea7dffff │ │ │ │ - add r7, pc, #592 @ (adr r7, 1e034c >::_M_default_append(unsigned int)@@Base+0x24b5c>) │ │ │ │ + add r7, pc, #608 @ (adr r7, 1e035c >::_M_default_append(unsigned int)@@Base+0x24b6c>) │ │ │ │ lsls r3, r7, #1 │ │ │ │ - stc2 0, cr0, [sl], {120} @ 0x78 │ │ │ │ - @ instruction: 0xfbe00078 │ │ │ │ - @ instruction: 0xf5ea0078 │ │ │ │ - bcc.n 1e003c >::_M_default_append(unsigned int)@@Base+0x2484c> │ │ │ │ + stc2 0, cr0, [lr], {120} @ 0x78 │ │ │ │ + @ instruction: 0xfbe40078 │ │ │ │ + @ instruction: 0xf5ee0078 │ │ │ │ + bcc.n 1e0044 >::_M_default_append(unsigned int)@@Base+0x24854> │ │ │ │ lsls r7, r6, #1 │ │ │ │ strd pc, pc, [sp, #1020] @ 0x3fc │ │ │ │ + @ instruction: 0xfbb80078 │ │ │ │ + @ instruction: 0xfbf20078 │ │ │ │ @ instruction: 0xfbb40078 │ │ │ │ - @ instruction: 0xfbee0078 │ │ │ │ - @ instruction: 0xfbb00078 │ │ │ │ - @ instruction: 0xf5820078 │ │ │ │ - bcc.n 1e0184 >::_M_default_append(unsigned int)@@Base+0x24994> │ │ │ │ + @ instruction: 0xf5860078 │ │ │ │ + bcc.n 1e018c >::_M_default_append(unsigned int)@@Base+0x2499c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb r7!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ - @ instruction: 0xfbcc0078 │ │ │ │ - @ instruction: 0xfb900078 │ │ │ │ + @ instruction: 0xfbd00078 │ │ │ │ @ instruction: 0xfb940078 │ │ │ │ - adds.w r0, sl, #16252928 @ 0xf80000 │ │ │ │ - bcs.n 1e00cc >::_M_default_append(unsigned int)@@Base+0x248dc> │ │ │ │ + @ instruction: 0xfb980078 │ │ │ │ + adds.w r0, lr, #16252928 @ 0xf80000 │ │ │ │ + bcs.n 1e00d4 >::_M_default_append(unsigned int)@@Base+0x248e4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ strex pc, pc, [r1, #1020] @ 0x3fc │ │ │ │ - @ instruction: 0xfb700078 │ │ │ │ - @ instruction: 0xfb760078 │ │ │ │ - @ instruction: 0xf4b60078 │ │ │ │ - bcs.n 1e0218 >::_M_default_append(unsigned int)@@Base+0x24a28> │ │ │ │ + @ instruction: 0xfb740078 │ │ │ │ + @ instruction: 0xfb7a0078 │ │ │ │ + @ instruction: 0xf4ba0078 │ │ │ │ + bcs.n 1e0220 >::_M_default_append(unsigned int)@@Base+0x24a30> │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 3e6152 >::resize(unsigned int)@@Base+0x10156e> │ │ │ │ - @ instruction: 0xfb320078 │ │ │ │ + @ instruction: 0xfb360078 │ │ │ │ lsrs r5, r3, #2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfb2c0078 │ │ │ │ - orr.w r0, r6, #16252928 @ 0xf80000 │ │ │ │ - bne.n 1e0150 >::_M_default_append(unsigned int)@@Base+0x24960> │ │ │ │ + @ instruction: 0xfb300078 │ │ │ │ + orr.w r0, sl, #16252928 @ 0xf80000 │ │ │ │ + bne.n 1e0158 >::_M_default_append(unsigned int)@@Base+0x24968> │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1dfed6 >::_M_default_append(unsigned int)@@Base+0x246e6> │ │ │ │ - @ instruction: 0xfffffaf0 │ │ │ │ + @ instruction: 0xfffffaf4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xfaf40078 │ │ │ │ - @ instruction: 0xf3e20078 │ │ │ │ - bne.n 1e009c >::_M_default_append(unsigned int)@@Base+0x248ac> │ │ │ │ + @ instruction: 0xfaf80078 │ │ │ │ + @ instruction: 0xf3e60078 │ │ │ │ + bne.n 1e00a4 >::_M_default_append(unsigned int)@@Base+0x248b4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1dfd72 >::_M_default_append(unsigned int)@@Base+0x24582> │ │ │ │ - vtbl.8 d31, {d15-d17}, d4 │ │ │ │ + vtbl.8 d31, {d15-d17}, d8 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - @ instruction: 0xfab20078 │ │ │ │ - @ instruction: 0xf3860078 │ │ │ │ - bne.n 1e01fc >::_M_default_append(unsigned int)@@Base+0x24a0c> │ │ │ │ + @ instruction: 0xfab60078 │ │ │ │ + @ instruction: 0xf38a0078 │ │ │ │ + bne.n 1e0204 >::_M_default_append(unsigned int)@@Base+0x24a14> │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1dfc1a >::_M_default_append(unsigned int)@@Base+0x2442a> │ │ │ │ - @ instruction: 0xfffffa9c │ │ │ │ + vtbl.8 d31, {d31- instruction: 0xfaa20078 │ │ │ │ - @ instruction: 0xf32e0078 │ │ │ │ - beq.n 1e0160 >::_M_default_append(unsigned int)@@Base+0x24970> │ │ │ │ + @ instruction: 0xfaa60078 │ │ │ │ + @ instruction: 0xf3320078 │ │ │ │ + beq.n 1e0168 >::_M_default_append(unsigned int)@@Base+0x24978> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r5!, {r2} │ │ │ │ + ldmia r5!, {r3} │ │ │ │ lsls r3, r7, #1 │ │ │ │ - @ instruction: 0xfa800078 │ │ │ │ + @ instruction: 0xfa840078 │ │ │ │ b.n 1e08fe >::_M_default_append(unsigned int)@@Base+0x2510e> │ │ │ │ - vmlal.u , d31, d10[0] │ │ │ │ + vmlal.u , d31, d14[0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - beq.n 1e02ac >::_M_default_append(unsigned int)@@Base+0x24abc> │ │ │ │ + beq.n 1e02b4 >::_M_default_append(unsigned int)@@Base+0x24ac4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ movs r3, #14 │ │ │ │ ldr r1, [pc, #776] @ (1e04c4 >::_M_default_append(unsigned int)@@Base+0x24cd4>) │ │ │ │ strd r5, r3, [sp, #32] │ │ │ │ ldr r3, [pc, #772] @ (1e04c8 >::_M_default_append(unsigned int)@@Base+0x24cd8>) │ │ │ │ add r1, pc │ │ │ │ ldr r2, [pc, #772] @ (1e04cc >::_M_default_append(unsigned int)@@Base+0x24cdc>) │ │ │ │ @@ -488003,73 +488003,73 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #180] @ (1e056c >::_M_default_append(unsigned int)@@Base+0x24d7c>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1df0cc >::_M_default_append(unsigned int)@@Base+0x238dc> │ │ │ │ nop │ │ │ │ - @ instruction: 0xf7ae0078 │ │ │ │ + @ instruction: 0xf7b20078 │ │ │ │ b.n 1e06a6 >::_M_default_append(unsigned int)@@Base+0x24eb6> │ │ │ │ - vabdl.u , d15, d12 │ │ │ │ + vqshl.u32 d31, d0, #31 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vqadd.s8 q8, q4, q12 │ │ │ │ - ldmia r4, {r3, r4, r5, r6, r7} │ │ │ │ + vqadd.s8 q8, q6, q12 │ │ │ │ + ldmia r4, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ svc 13 │ │ │ │ - vabdl.u , d15, d2 │ │ │ │ + vabdl.u , d15, d6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movt r0, #34936 @ 0x8878 │ │ │ │ - mcr 0, 7, r0, cr14, cr8, {3} │ │ │ │ - ldmia r4, {r1, r2, r3, r4, r7} │ │ │ │ + movt r0, #51320 @ 0xc878 │ │ │ │ + mrc 0, 7, r0, cr2, cr8, {3} │ │ │ │ + ldmia r4!, {r1, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ udf #73 @ 0x49 │ │ │ │ - vqshlu.s64 , q3, #63 @ 0x3f │ │ │ │ + vqshlu.s64 , q5, #63 @ 0x3f │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subw r0, r0, #2168 @ 0x878 │ │ │ │ - mcr 0, 4, r0, cr8, cr8, {3} │ │ │ │ - ldmia r4, {r3, r4, r5} │ │ │ │ + subw r0, r4, #2168 @ 0x878 │ │ │ │ + mcr 0, 4, r0, cr12, cr8, {3} │ │ │ │ + ldmia r4, {r2, r3, r4, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ ble.n 1e05fe >::_M_default_append(unsigned int)@@Base+0x24e0e> │ │ │ │ - vrsubhn.i d31, , q6 │ │ │ │ + vqshlu.s64 d31, d0, #63 @ 0x3f │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xf6780078 │ │ │ │ - mcr 0, 1, r0, cr4, cr8, {3} │ │ │ │ - ldmia r3!, {r2, r4, r6, r7} │ │ │ │ + @ instruction: 0xf67c0078 │ │ │ │ + mcr 0, 1, r0, cr8, cr8, {3} │ │ │ │ + ldmia r3, {r3, r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ bgt.n 1e0442 >::_M_default_append(unsigned int)@@Base+0x24c52> │ │ │ │ - vmlal.u , d15, d6[0] │ │ │ │ + vmlal.u , d15, d10[0] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - movw r0, #2168 @ 0x878 │ │ │ │ - stcl 0, cr0, [sl, #480] @ 0x1e0 │ │ │ │ - ldmia r3, {r1, r3, r4, r5, r6} │ │ │ │ + movw r0, #18552 @ 0x4878 │ │ │ │ + stcl 0, cr0, [lr, #480] @ 0x1e0 │ │ │ │ + ldmia r3, {r1, r2, r3, r4, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ blt.n 1e048a >::_M_default_append(unsigned int)@@Base+0x24c9a> │ │ │ │ vsra.u64 d16, d19, #1 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf6700078 │ │ │ │ - str r1, [sp, #864] @ 0x360 │ │ │ │ + @ instruction: 0xf6740078 │ │ │ │ + str r1, [sp, #880] @ 0x370 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - @ instruction: 0xf6140078 │ │ │ │ - stcl 0, cr0, [r0, #-480]! @ 0xfffffe20 │ │ │ │ - ldmia r3!, {r4} │ │ │ │ + @ instruction: 0xf6180078 │ │ │ │ + stcl 0, cr0, [r4, #-480]! @ 0xfffffe20 │ │ │ │ + ldmia r3!, {r2, r4} │ │ │ │ lsls r7, r6, #1 │ │ │ │ bls.n 1e052e >::_M_default_append(unsigned int)@@Base+0x24d3e> │ │ │ │ - vqshlu.s32 d31, d6, #31 │ │ │ │ + vqshlu.s32 d31, d10, #31 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - addw r0, sl, #2168 @ 0x878 │ │ │ │ - movw r0, #18552 @ 0x4878 │ │ │ │ - ldcl 0, cr0, [r8], #480 @ 0x1e0 │ │ │ │ - ldmia r2!, {r3, r5, r7} │ │ │ │ + addw r0, lr, #2168 @ 0x878 │ │ │ │ + movw r0, #34936 @ 0x8878 │ │ │ │ + ldcl 0, cr0, [ip], #480 @ 0x1e0 │ │ │ │ + ldmia r2, {r2, r3, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ bls.n 1e061e >::_M_default_append(unsigned int)@@Base+0x24e2e> │ │ │ │ - vsli.64 , q15, #63 @ 0x3f │ │ │ │ + vrsubhn.i d31, , q1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - addw r0, r0, #2168 @ 0x878 │ │ │ │ - stc 0, cr0, [r0], #480 @ 0x1e0 │ │ │ │ - ldmia r2!, {r4, r6} │ │ │ │ + addw r0, r4, #2168 @ 0x878 │ │ │ │ + stc 0, cr0, [r4], #480 @ 0x1e0 │ │ │ │ + ldmia r2, {r2, r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -488096,16 +488096,16 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #16] @ (1e05c8 >::_M_default_append(unsigned int)@@Base+0x24dd8>) │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ b.n 1e0594 >::_M_default_append(unsigned int)@@Base+0x24da4> │ │ │ │ - @ instruction: 0xeb9e0078 │ │ │ │ - ldmia r1, {r1, r2, r3, r6} │ │ │ │ + sub.w r0, r2, r8, ror #1 │ │ │ │ + ldmia r1, {r1, r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d14} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -488432,16 +488432,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xf0b80078 │ │ │ │ - stmia r5!, {r2} │ │ │ │ + @ instruction: 0xf0bc0078 │ │ │ │ + stmia r5!, {r3} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -488469,16 +488469,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - orrs.w r0, ip, #120 @ 0x78 │ │ │ │ - stmia r4!, {r3, r5, r7} │ │ │ │ + orn r0, r0, #120 @ 0x78 │ │ │ │ + stmia r4!, {r2, r3, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (1e0ae0 >::_M_default_append(unsigned int)@@Base+0x252f0>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -488518,15 +488518,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ bvs.n 1e0a58 >::_M_default_append(unsigned int)@@Base+0x25268> │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bic.w r0, r4, #120 @ 0x78 │ │ │ │ + bic.w r0, r8, #120 @ 0x78 │ │ │ │ bvs.n 1e09f4 >::_M_default_append(unsigned int)@@Base+0x25204> │ │ │ │ lsls r4, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -488583,16 +488583,16 @@ │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ nop │ │ │ │ - vqadd.s64 q0, q2, q12 │ │ │ │ - stmia r3!, {r7} │ │ │ │ + vqadd.s64 q0, q4, q12 │ │ │ │ + stmia r3!, {r2, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #520] @ (1e0db8 >::_M_default_append(unsigned int)@@Base+0x255c8>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -488794,46 +488794,46 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ bpl.n 1e0ce0 >::_M_default_append(unsigned int)@@Base+0x254f0> │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - vqadd.s8 q0, q3, q12 │ │ │ │ + vqadd.s8 q0, q5, q12 │ │ │ │ vmaxnm.f32 , , │ │ │ │ - vqadd.s8 q8, q2, q12 │ │ │ │ - mrc 0, 7, r0, cr2, cr8, {3} │ │ │ │ + vqadd.s8 q8, q4, q12 │ │ │ │ + mrc 0, 7, r0, cr6, cr8, {3} │ │ │ │ lsls r3, r6, #7 │ │ │ │ movs r0, r0 │ │ │ │ - mrc 0, 3, r0, cr4, cr8, {3} │ │ │ │ - stmia r2!, {r6, r7} │ │ │ │ + mrc 0, 3, r0, cr8, cr8, {3} │ │ │ │ + stmia r2!, {r2, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ bmi.n 1e0dcc >::_M_default_append(unsigned int)@@Base+0x255dc> │ │ │ │ lsls r4, r0, #2 │ │ │ │ - mcr 0, 2, r0, cr0, cr8, {3} │ │ │ │ - stmia r2!, {r2, r3, r7} │ │ │ │ + mcr 0, 2, r0, cr4, cr8, {3} │ │ │ │ + stmia r2!, {r4, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ stc2l 15, cr15, [fp, #1020]! @ 0x3fc │ │ │ │ ldc2l 15, cr15, [sp, #-1020]! @ 0xfffffc04 │ │ │ │ - mcr 0, 0, r0, cr2, cr8, {3} │ │ │ │ - stmia r2!, {r1, r2, r3, r6} │ │ │ │ + mcr 0, 0, r0, cr6, cr8, {3} │ │ │ │ + stmia r2!, {r1, r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stcl 0, cr0, [r8, #480]! @ 0x1e0 │ │ │ │ - stmia r2!, {r2, r4, r5} │ │ │ │ + stcl 0, cr0, [ip, #480]! @ 0x1e0 │ │ │ │ + stmia r2!, {r3, r4, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldc2l 15, cr15, [pc], {255} @ 0xff │ │ │ │ str.w pc, [r9, #4095] @ 0xfff │ │ │ │ - stcl 0, cr0, [lr, #-480]! @ 0xfffffe20 │ │ │ │ - stmia r1!, {r1, r3, r4, r5, r7} │ │ │ │ + ldcl 0, cr0, [r2, #-480]! @ 0xfffffe20 │ │ │ │ + stmia r1!, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldcl 0, cr0, [r4, #-480] @ 0xfffffe20 │ │ │ │ - stmia r1!, {r5, r7} │ │ │ │ + ldcl 0, cr0, [r8, #-480] @ 0xfffffe20 │ │ │ │ + stmia r1!, {r2, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldc 0, cr0, [r6, #-480]! @ 0xfffffe20 │ │ │ │ - stmia r1!, {r7} │ │ │ │ + ldc 0, cr0, [sl, #-480]! @ 0xfffffe20 │ │ │ │ + stmia r1!, {r2, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1e0ba0 >::_M_default_append(unsigned int)@@Base+0x253b0> │ │ │ │ @@ -488853,16 +488853,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - stcl 0, cr0, [sl], #-480 @ 0xfffffe20 │ │ │ │ - stmia r0!, {r1, r2, r4, r5, r7} │ │ │ │ + stcl 0, cr0, [lr], #-480 @ 0xfffffe20 │ │ │ │ + stmia r0!, {r1, r3, r4, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -488888,16 +488888,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - ldc 0, cr0, [r0], #480 @ 0x1e0 │ │ │ │ - stmia r0!, {r5, r6} │ │ │ │ + ldc 0, cr0, [r4], #480 @ 0x1e0 │ │ │ │ + stmia r0!, {r2, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #16 │ │ │ │ mov r5, r0 │ │ │ │ @@ -488949,20 +488949,20 @@ │ │ │ │ adds r2, r4, r0 │ │ │ │ mov r0, r5 │ │ │ │ bl 6206a8 │ │ │ │ mov r0, r6 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - ldcl 0, cr0, [r6], #-480 @ 0xfffffe20 │ │ │ │ - ldc 0, cr0, [r6], #-480 @ 0xfffffe20 │ │ │ │ - itte al │ │ │ │ + ldcl 0, cr0, [sl], #-480 @ 0xfffffe20 │ │ │ │ + ldc 0, cr0, [sl], #-480 @ 0xfffffe20 │ │ │ │ + itet al │ │ │ │ lslal r7, r6, #1 │ │ │ │ - pushal {r4, r5, lr} │ │ │ │ - mov.w ip, #4096 @ 0x1000 │ │ │ │ + push {r4, r5, lr} │ │ │ │ + moval.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #120] @ (1e0fe8 >::_M_default_append(unsigned int)@@Base+0x257f8>) │ │ │ │ sub sp, #20 │ │ │ │ ldr r3, [pc, #120] @ (1e0fec >::_M_default_append(unsigned int)@@Base+0x257fc>) │ │ │ │ mov r5, r0 │ │ │ │ add r2, pc │ │ │ │ @@ -489013,16 +489013,16 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ bne.n 1e0f90 >::_M_default_append(unsigned int)@@Base+0x257a0> │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - rsb r0, ip, r8, ror #1 │ │ │ │ - subs.w r0, r6, r8, ror #1 │ │ │ │ + rsbs r0, r0, r8, ror #1 │ │ │ │ + subs.w r0, sl, r8, ror #1 │ │ │ │ bne.n 1e10f4 >::_M_default_append(unsigned int)@@Base+0x25904> │ │ │ │ lsls r4, r0, #2 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -489154,16 +489154,16 @@ │ │ │ │ bl 4fbcb8 │ │ │ │ b.n 1e1160 >::_M_default_append(unsigned int)@@Base+0x25970> │ │ │ │ nop.w │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 1e13b8 >::_M_default_append(unsigned int)@@Base+0x25bc8>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - @ instruction: 0xeadc0078 │ │ │ │ - adds.w r0, r6, r8, ror #1 │ │ │ │ + @ instruction: 0xeae00078 │ │ │ │ + adds.w r0, sl, r8, ror #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3944] @ 0xf68 │ │ │ │ ldr.w r2, [pc, #1824] @ 1e18e0 >::_M_default_append(unsigned int)@@Base+0x260f0> │ │ │ │ mov r4, r3 │ │ │ │ @@ -489804,69 +489804,69 @@ │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ldmia r7, {r7} │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r7!, {r1, r2, r3, r6} │ │ │ │ lsls r4, r0, #2 │ │ │ │ - b.n 1e18a4 >::_M_default_append(unsigned int)@@Base+0x260b4> │ │ │ │ + b.n 1e18ac >::_M_default_append(unsigned int)@@Base+0x260bc> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e17ac >::_M_default_append(unsigned int)@@Base+0x25fbc> │ │ │ │ + b.n 1e17b4 >::_M_default_append(unsigned int)@@Base+0x25fc4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbnz r2, 1e193a >::_M_default_append(unsigned int)@@Base+0x2614a> │ │ │ │ + cbnz r6, 1e193a >::_M_default_append(unsigned int)@@Base+0x2614a> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e177c >::_M_default_append(unsigned int)@@Base+0x25f8c> │ │ │ │ + b.n 1e1784 >::_M_default_append(unsigned int)@@Base+0x25f94> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - revsh r6, r5 │ │ │ │ + revsh r2, r6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e1764 >::_M_default_append(unsigned int)@@Base+0x25f74> │ │ │ │ + b.n 1e176c >::_M_default_append(unsigned int)@@Base+0x25f7c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e1728 >::_M_default_append(unsigned int)@@Base+0x25f38> │ │ │ │ + b.n 1e1730 >::_M_default_append(unsigned int)@@Base+0x25f40> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e15c0 >::_M_default_append(unsigned int)@@Base+0x25dd0> │ │ │ │ + b.n 1e15c8 >::_M_default_append(unsigned int)@@Base+0x25dd8> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - rev r6, r0 │ │ │ │ + rev r2, r1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e1584 >::_M_default_append(unsigned int)@@Base+0x25d94> │ │ │ │ + b.n 1e158c >::_M_default_append(unsigned int)@@Base+0x25d9c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbnz r6, 1e1950 >::_M_default_append(unsigned int)@@Base+0x26160> │ │ │ │ + cbnz r2, 1e1952 >::_M_default_append(unsigned int)@@Base+0x26162> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e1540 >::_M_default_append(unsigned int)@@Base+0x25d50> │ │ │ │ + b.n 1e1548 >::_M_default_append(unsigned int)@@Base+0x25d58> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbnz r0, 1e1950 >::_M_default_append(unsigned int)@@Base+0x26160> │ │ │ │ + cbnz r4, 1e1950 >::_M_default_append(unsigned int)@@Base+0x26160> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e13e8 >::_M_default_append(unsigned int)@@Base+0x25bf8> │ │ │ │ + b.n 1e13f0 >::_M_default_append(unsigned int)@@Base+0x25c00> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e132c >::_M_default_append(unsigned int)@@Base+0x25b3c> │ │ │ │ + b.n 1e1334 >::_M_default_append(unsigned int)@@Base+0x25b44> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xb8b2 │ │ │ │ + @ instruction: 0xb8b6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e12f0 >::_M_default_append(unsigned int)@@Base+0x25b00> │ │ │ │ + b.n 1e12f8 >::_M_default_append(unsigned int)@@Base+0x25b08> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e13b0 >::_M_default_append(unsigned int)@@Base+0x25bc0> │ │ │ │ + b.n 1e13b8 >::_M_default_append(unsigned int)@@Base+0x25bc8> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e12f4 >::_M_default_append(unsigned int)@@Base+0x25b04> │ │ │ │ + b.n 1e12fc >::_M_default_append(unsigned int)@@Base+0x25b0c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e20b4 >::_M_default_append(unsigned int)@@Base+0x268c4> │ │ │ │ + b.n 1e20bc >::_M_default_append(unsigned int)@@Base+0x268cc> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xb76a │ │ │ │ + @ instruction: 0xb76e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e207c >::_M_default_append(unsigned int)@@Base+0x2688c> │ │ │ │ + b.n 1e2084 >::_M_default_append(unsigned int)@@Base+0x26894> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xb74a │ │ │ │ + @ instruction: 0xb74e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e205c >::_M_default_append(unsigned int)@@Base+0x2686c> │ │ │ │ + b.n 1e2064 >::_M_default_append(unsigned int)@@Base+0x26874> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e1ed8 >::_M_default_append(unsigned int)@@Base+0x266e8> │ │ │ │ + b.n 1e1ee0 >::_M_default_append(unsigned int)@@Base+0x266f0> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cpsid i │ │ │ │ + cpsid ai │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e1eac >::_M_default_append(unsigned int)@@Base+0x266bc> │ │ │ │ + b.n 1e1eb4 >::_M_default_append(unsigned int)@@Base+0x266c4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - setend be │ │ │ │ + @ instruction: 0xb65c │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r4, [pc, #1040] @ 1e1d80 >::_M_default_append(unsigned int)@@Base+0x26590> │ │ │ │ sub sp, #56 @ 0x38 │ │ │ │ @@ -490273,123 +490273,123 @@ │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ subs r7, #195 @ 0xc3 │ │ │ │ stmia r7!, {r4, r6, r7} │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 1e2164 >::_M_default_append(unsigned int)@@Base+0x26974> │ │ │ │ + b.n 1e216c >::_M_default_append(unsigned int)@@Base+0x2697c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ bl 1bfd8e >::_M_default_append(unsigned int)@@Base+0x459e> │ │ │ │ - b.n 1e2214 >::_M_default_append(unsigned int)@@Base+0x26a24> │ │ │ │ + b.n 1e221c >::_M_default_append(unsigned int)@@Base+0x26a2c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e2174 >::_M_default_append(unsigned int)@@Base+0x26984> │ │ │ │ + b.n 1e217c >::_M_default_append(unsigned int)@@Base+0x2698c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e2028 >::_M_default_append(unsigned int)@@Base+0x26838> │ │ │ │ + b.n 1e2030 >::_M_default_append(unsigned int)@@Base+0x26840> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r1, r2, r4, r5, r6, r7} │ │ │ │ + push {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmia r7!, {r2, r3, r5} │ │ │ │ lsls r4, r0, #2 │ │ │ │ - b.n 1e1fc8 >::_M_default_append(unsigned int)@@Base+0x267d8> │ │ │ │ + b.n 1e1fd0 >::_M_default_append(unsigned int)@@Base+0x267e0> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r6, r7} │ │ │ │ + push {r2, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ lsls r1, r0, #16 │ │ │ │ movs r0, r0 │ │ │ │ bl ffec5db2 │ │ │ │ - b.n 1e1f38 >::_M_default_append(unsigned int)@@Base+0x26748> │ │ │ │ + b.n 1e1f40 >::_M_default_append(unsigned int)@@Base+0x26750> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r4, r5, r6} │ │ │ │ + push {r2, r4, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e1f0c >::_M_default_append(unsigned int)@@Base+0x2671c> │ │ │ │ + b.n 1e1f14 >::_M_default_append(unsigned int)@@Base+0x26724> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r1, r2, r4, r6} │ │ │ │ + push {r1, r3, r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 5dfdc6 │ │ │ │ bl 575dca │ │ │ │ - b.n 1e1ea0 >::_M_default_append(unsigned int)@@Base+0x266b0> │ │ │ │ + b.n 1e1ea8 >::_M_default_append(unsigned int)@@Base+0x266b8> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r3, r4} │ │ │ │ + push {r2, r3, r4} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e1e74 >::_M_default_append(unsigned int)@@Base+0x26684> │ │ │ │ + b.n 1e1e7c >::_M_default_append(unsigned int)@@Base+0x2668c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbz r6, 1e1e5a >::_M_default_append(unsigned int)@@Base+0x2666a> │ │ │ │ + push {r1} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e2018 >::_M_default_append(unsigned int)@@Base+0x26828> │ │ │ │ + b.n 1e2020 >::_M_default_append(unsigned int)@@Base+0x26830> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e20d8 >::_M_default_append(unsigned int)@@Base+0x268e8> │ │ │ │ + b.n 1e20e0 >::_M_default_append(unsigned int)@@Base+0x268f0> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 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│ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e2334 >::_M_default_append(unsigned int)@@Base+0x26b44> │ │ │ │ + b.n 1e233c >::_M_default_append(unsigned int)@@Base+0x26b4c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e23bc >::_M_default_append(unsigned int)@@Base+0x26bcc> │ │ │ │ + b.n 1e23c4 >::_M_default_append(unsigned int)@@Base+0x26bd4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - udf #160 @ 0xa0 │ │ │ │ + udf #164 @ 0xa4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - sxtb r0, r2 │ │ │ │ + sxtb r4, r2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e2360 >::_M_default_append(unsigned int)@@Base+0x26b70> │ │ │ │ + b.n 1e2368 >::_M_default_append(unsigned int)@@Base+0x26b78> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e23ac >::_M_default_append(unsigned int)@@Base+0x26bbc> │ │ │ │ + b.n 1e23b4 >::_M_default_append(unsigned int)@@Base+0x26bc4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - udf #72 @ 0x48 │ │ │ │ + udf #76 @ 0x4c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbz r0, 1e1e9a >::_M_default_append(unsigned int)@@Base+0x266aa> │ │ │ │ + cbz r4, 1e1e9a >::_M_default_append(unsigned int)@@Base+0x266aa> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1e239c >::_M_default_append(unsigned int)@@Base+0x26bac> │ │ │ │ + b.n 1e23a4 >::_M_default_append(unsigned int)@@Base+0x26bb4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - b.n 1e2454 >::_M_default_append(unsigned int)@@Base+0x26c64> │ │ │ │ + b.n 1e245c >::_M_default_append(unsigned int)@@Base+0x26c6c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - udf #2 │ │ │ │ + udf #6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbz r2, 1e1e98 >::_M_default_append(unsigned int)@@Base+0x266a8> │ │ │ │ + cbz r6, 1e1e98 >::_M_default_append(unsigned int)@@Base+0x266a8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1e195c >::_M_default_append(unsigned int)@@Base+0x2616c> │ │ │ │ @@ -490409,17 +490409,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - bgt.n 1e1e24 >::_M_default_append(unsigned int)@@Base+0x26634> │ │ │ │ + bgt.n 1e1e2c >::_M_default_append(unsigned int)@@Base+0x2663c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add sp, #424 @ 0x1a8 │ │ │ │ + add sp, #440 @ 0x1b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ @@ -490462,15 +490462,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ stmia r2!, {r1, r3, r4, r5, r6} │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 1e21e4 >::_M_default_append(unsigned int)@@Base+0x269f4> │ │ │ │ + b.n 1e21ec >::_M_default_append(unsigned int)@@Base+0x269fc> │ │ │ │ lsls r0, r7, #1 │ │ │ │ stmia r2!, {r6} │ │ │ │ lsls r4, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -490864,57 +490864,57 @@ │ │ │ │ eors r1, r3 │ │ │ │ stmia r1!, {r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmia r1!, {r3, r4, r5, r6} │ │ │ │ lsls r4, r0, #2 │ │ │ │ - b.n 1e238c >::_M_default_append(unsigned int)@@Base+0x26b9c> │ │ │ │ + b.n 1e2394 >::_M_default_append(unsigned int)@@Base+0x26ba4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r6, sp, #760 @ 0x2f8 │ │ │ │ + add r6, sp, #776 @ 0x308 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - svc 136 @ 0x88 │ │ │ │ + svc 140 @ 0x8c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - udf #238 @ 0xee │ │ │ │ + udf #242 @ 0xf2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, sp, #536 @ 0x218 │ │ │ │ + add r5, sp, #552 @ 0x228 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - udf #190 @ 0xbe │ │ │ │ + udf #194 @ 0xc2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, sp, #344 @ 0x158 │ │ │ │ + add r5, sp, #360 @ 0x168 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - udf #162 @ 0xa2 │ │ │ │ + udf #166 @ 0xa6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, sp, #232 @ 0xe8 │ │ │ │ + add r5, sp, #248 @ 0xf8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - udf #134 @ 0x86 │ │ │ │ + udf #138 @ 0x8a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, sp, #120 @ 0x78 │ │ │ │ + add r5, sp, #136 @ 0x88 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - udf #106 @ 0x6a │ │ │ │ + udf #110 @ 0x6e │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, sp, #8 │ │ │ │ + add r5, sp, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - udf #54 @ 0x36 │ │ │ │ + udf #58 @ 0x3a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ble.n 1e2360 >::_M_default_append(unsigned int)@@Base+0x26b70> │ │ │ │ + ble.n 1e2368 >::_M_default_append(unsigned int)@@Base+0x26b78> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, sp, #560 @ 0x230 │ │ │ │ + add r4, sp, #576 @ 0x240 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1e22a4 >::_M_default_append(unsigned int)@@Base+0x26ab4> │ │ │ │ + ble.n 1e22ac >::_M_default_append(unsigned int)@@Base+0x26abc> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, sp, #168 @ 0xa8 │ │ │ │ + add r4, sp, #184 @ 0xb8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1e2474 >::_M_default_append(unsigned int)@@Base+0x26c84> │ │ │ │ + ble.n 1e247c >::_M_default_append(unsigned int)@@Base+0x26c8c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, sp, #56 @ 0x38 │ │ │ │ + add r4, sp, #72 @ 0x48 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1e243c >::_M_default_append(unsigned int)@@Base+0x26c4c> │ │ │ │ + ble.n 1e2444 >::_M_default_append(unsigned int)@@Base+0x26c54> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r3, sp, #952 @ 0x3b8 │ │ │ │ + add r3, sp, #968 @ 0x3c8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r5, [pc, #416] @ (1e2544 >::_M_default_append(unsigned int)@@Base+0x26d54>) │ │ │ │ sub sp, #28 │ │ │ │ @@ -491091,33 +491091,33 @@ │ │ │ │ nop │ │ │ │ pop {r1, r2, r3, r4, r7, pc} │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ pop {r1, r2, r3, r4, r5, r6, pc} │ │ │ │ lsls r4, r0, #2 │ │ │ │ - bgt.n 1e2570 >::_M_default_append(unsigned int)@@Base+0x26d80> │ │ │ │ + bgt.n 1e2578 >::_M_default_append(unsigned int)@@Base+0x26d88> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r2, sp, #664 @ 0x298 │ │ │ │ + add r2, sp, #680 @ 0x2a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1e24b4 >::_M_default_append(unsigned int)@@Base+0x26cc4> │ │ │ │ + blt.n 1e24bc >::_M_default_append(unsigned int)@@Base+0x26ccc> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r2, sp, #272 @ 0x110 │ │ │ │ + add r2, sp, #288 @ 0x120 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1e2480 >::_M_default_append(unsigned int)@@Base+0x26c90> │ │ │ │ + blt.n 1e2488 >::_M_default_append(unsigned int)@@Base+0x26c98> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r2, sp, #152 @ 0x98 │ │ │ │ + add r2, sp, #168 @ 0xa8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1e264c >::_M_default_append(unsigned int)@@Base+0x26e5c> │ │ │ │ + blt.n 1e2654 >::_M_default_append(unsigned int)@@Base+0x26e64> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r2, sp, #32 │ │ │ │ + add r2, sp, #48 @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1e25ec >::_M_default_append(unsigned int)@@Base+0x26dfc> │ │ │ │ + blt.n 1e25f4 >::_M_default_append(unsigned int)@@Base+0x26e04> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r1, sp, #848 @ 0x350 │ │ │ │ + add r1, sp, #864 @ 0x360 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #476] @ (1e2768 >::_M_default_append(unsigned int)@@Base+0x26f78>) │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -491306,67 +491306,67 @@ │ │ │ │ b.n 1e2624 >::_M_default_append(unsigned int)@@Base+0x26e34> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ cbnz r0, 1e27da >::_M_default_append(unsigned int)@@Base+0x26fea> │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bge.n 1e26bc >::_M_default_append(unsigned int)@@Base+0x26ecc> │ │ │ │ + bge.n 1e26c4 >::_M_default_append(unsigned int)@@Base+0x26ed4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldc2l 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ - ldr r4, [r0, #44] @ 0x2c │ │ │ │ + ldr r0, [r1, #44] @ 0x2c │ │ │ │ lsls r2, r7, #1 │ │ │ │ - blt.n 1e2814 >::_M_default_append(unsigned int)@@Base+0x27024> │ │ │ │ + blt.n 1e281c >::_M_default_append(unsigned int)@@Base+0x2702c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsls r5, r3, #7 │ │ │ │ movs r0, r0 │ │ │ │ - bge.n 1e282c >::_M_default_append(unsigned int)@@Base+0x2703c> │ │ │ │ + bge.n 1e2834 >::_M_default_append(unsigned int)@@Base+0x27044> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r0, sp, #936 @ 0x3a8 │ │ │ │ + add r0, sp, #952 @ 0x3b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbnz r0, 1e27d8 >::_M_default_append(unsigned int)@@Base+0x26fe8> │ │ │ │ lsls r4, r0, #2 │ │ │ │ - bge.n 1e27cc >::_M_default_append(unsigned int)@@Base+0x26fdc> │ │ │ │ + bge.n 1e27d4 >::_M_default_append(unsigned int)@@Base+0x26fe4> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r0, sp, #720 @ 0x2d0 │ │ │ │ + add r0, sp, #736 @ 0x2e0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr.w pc, [r3, #255]! │ │ │ │ - blt.n 1e27a8 >::_M_default_append(unsigned int)@@Base+0x26fb8> │ │ │ │ + blt.n 1e27b0 >::_M_default_append(unsigned int)@@Base+0x26fc0> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - blt.n 1e2838 >::_M_default_append(unsigned int)@@Base+0x27048> │ │ │ │ + blt.n 1e2840 >::_M_default_append(unsigned int)@@Base+0x27050> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bls.n 1e274c >::_M_default_append(unsigned int)@@Base+0x26f5c> │ │ │ │ + bls.n 1e2754 >::_M_default_append(unsigned int)@@Base+0x26f64> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r0, sp, #424 @ 0x1a8 │ │ │ │ + add r0, sp, #440 @ 0x1b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1e2720 >::_M_default_append(unsigned int)@@Base+0x26f30> │ │ │ │ + bls.n 1e2728 >::_M_default_append(unsigned int)@@Base+0x26f38> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r0, sp, #320 @ 0x140 │ │ │ │ + add r0, sp, #336 @ 0x150 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1e27e8 >::_M_default_append(unsigned int)@@Base+0x26ff8> │ │ │ │ + blt.n 1e27f0 >::_M_default_append(unsigned int)@@Base+0x27000> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - blt.n 1e2894 >::_M_default_append(unsigned int)@@Base+0x270a4> │ │ │ │ + blt.n 1e289c >::_M_default_append(unsigned int)@@Base+0x270ac> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - blt.n 1e2770 >::_M_default_append(unsigned int)@@Base+0x26f80> │ │ │ │ + blt.n 1e2778 >::_M_default_append(unsigned int)@@Base+0x26f88> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - blt.n 1e2890 >::_M_default_append(unsigned int)@@Base+0x270a0> │ │ │ │ + blt.n 1e2898 >::_M_default_append(unsigned int)@@Base+0x270a8> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - blt.n 1e2728 >::_M_default_append(unsigned int)@@Base+0x26f38> │ │ │ │ + blt.n 1e2730 >::_M_default_append(unsigned int)@@Base+0x26f40> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bls.n 1e286c >::_M_default_append(unsigned int)@@Base+0x2707c> │ │ │ │ + bls.n 1e2874 >::_M_default_append(unsigned int)@@Base+0x27084> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r7, pc, #928 @ (adr r7, 1e2b70 >::_M_default_append(unsigned int)@@Base+0x27380>) │ │ │ │ + add r7, pc, #944 @ (adr r7, 1e2b80 >::_M_default_append(unsigned int)@@Base+0x27390>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1e2840 >::_M_default_append(unsigned int)@@Base+0x27050> │ │ │ │ + bls.n 1e2848 >::_M_default_append(unsigned int)@@Base+0x27058> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r7, pc, #824 @ (adr r7, 1e2b10 >::_M_default_append(unsigned int)@@Base+0x27320>) │ │ │ │ + add r7, pc, #840 @ (adr r7, 1e2b20 >::_M_default_append(unsigned int)@@Base+0x27330>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1e280c >::_M_default_append(unsigned int)@@Base+0x2701c> │ │ │ │ + bls.n 1e2814 >::_M_default_append(unsigned int)@@Base+0x27024> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r7, pc, #696 @ (adr r7, 1e2a98 >::_M_default_append(unsigned int)@@Base+0x272a8>) │ │ │ │ + add r7, pc, #712 @ (adr r7, 1e2aa8 >::_M_default_append(unsigned int)@@Base+0x272b8>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ 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r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bge.n 1e2934 >::_M_default_append(unsigned int)@@Base+0x27144> │ │ │ │ + bge.n 1e293c >::_M_default_append(unsigned int)@@Base+0x2714c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ @ instruction: 0xb890 │ │ │ │ lsls r4, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -492018,42 +492018,42 @@ │ │ │ │ ... │ │ │ │ @ instruction: 0xb842 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xb804 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - bhi.n 1e2ff0 >::_M_default_append(unsigned int)@@Base+0x27800> │ │ │ │ + bhi.n 1e2ff8 >::_M_default_append(unsigned int)@@Base+0x27808> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bhi.n 1e2fd4 >::_M_default_append(unsigned int)@@Base+0x277e4> │ │ │ │ + bhi.n 1e2fdc >::_M_default_append(unsigned int)@@Base+0x277ec> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, pc, #392 @ (adr r4, 1e30a0 >::_M_default_append(unsigned int)@@Base+0x278b0>) │ │ │ │ + add r4, pc, #408 @ (adr r4, 1e30b0 >::_M_default_append(unsigned int)@@Base+0x278c0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1e2f6c >::_M_default_append(unsigned int)@@Base+0x2777c> │ │ │ │ + bhi.n 1e2f74 >::_M_default_append(unsigned int)@@Base+0x27784> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, pc, #168 @ (adr r4, 1e2fc8 >::_M_default_append(unsigned int)@@Base+0x277d8>) │ │ │ │ + add r4, pc, #184 @ (adr r4, 1e2fd8 >::_M_default_append(unsigned int)@@Base+0x277e8>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1e2eb0 >::_M_default_append(unsigned int)@@Base+0x276c0> │ │ │ │ + bvc.n 1e2eb8 >::_M_default_append(unsigned int)@@Base+0x276c8> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r3, pc, #800 @ (adr r3, 1e3248 >::_M_default_append(unsigned int)@@Base+0x27a58>) │ │ │ │ + add r3, pc, #816 @ (adr r3, 1e3258 >::_M_default_append(unsigned int)@@Base+0x27a68>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1e2e2c >::_M_default_append(unsigned int)@@Base+0x2763c> │ │ │ │ + bvc.n 1e2e34 >::_M_default_append(unsigned int)@@Base+0x27644> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r3, pc, #528 @ (adr r3, 1e3140 >::_M_default_append(unsigned int)@@Base+0x27950>) │ │ │ │ + add r3, pc, #544 @ (adr r3, 1e3150 >::_M_default_append(unsigned int)@@Base+0x27960>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1e2f88 >::_M_default_append(unsigned int)@@Base+0x27798> │ │ │ │ + bvc.n 1e2f90 >::_M_default_append(unsigned int)@@Base+0x277a0> │ │ │ │ lsls r0, r7, #1 │ │ │ │ udiv pc, r9, pc │ │ │ │ - bmi.n 1e2fa0 >::_M_default_append(unsigned int)@@Base+0x277b0> │ │ │ │ + bmi.n 1e2fa8 >::_M_default_append(unsigned int)@@Base+0x277b8> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r0, pc, #216 @ (adr r0, 1e3018 >::_M_default_append(unsigned int)@@Base+0x27828>) │ │ │ │ + add r0, pc, #232 @ (adr r0, 1e3028 >::_M_default_append(unsigned int)@@Base+0x27838>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bmi.n 1e2f74 >::_M_default_append(unsigned int)@@Base+0x27784> │ │ │ │ + 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nop.w │ │ │ │ ... │ │ │ │ - beq.n 1e3660 >::_M_default_append(unsigned int)@@Base+0x27e70> │ │ │ │ + beq.n 1e3668 >::_M_default_append(unsigned int)@@Base+0x27e78> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [sp, #624] @ 0x270 │ │ │ │ + ldr r4, [sp, #640] @ 0x280 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - beq.n 1e37c8 >::_M_default_append(unsigned int)@@Base+0x27fd8> │ │ │ │ + beq.n 1e37d0 >::_M_default_append(unsigned int)@@Base+0x27fe0> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [sp, #304] @ 0x130 │ │ │ │ + ldr r4, [sp, #320] @ 0x140 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7, {r1, r2, r7} │ │ │ │ + ldmia r7, {r1, r3, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r3, [sp, #552] @ 0x228 │ │ │ │ + ldr r3, [sp, #568] @ 0x238 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7!, {r1, r2, r6} │ │ │ │ + ldmia r7!, {r1, r3, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r3, [sp, #296] @ 0x128 │ │ │ │ + ldr r3, [sp, #312] @ 0x138 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7!, {r1, r4} │ │ │ │ + ldmia r7!, {r1, r2, r4} │ │ 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│ + ldrh r4, [r4, #60] @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r4, r5, r6} │ │ │ │ + stmia r3!, {r2, r4, r5, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r6, #58] @ 0x3a │ │ │ │ + ldrh r6, [r6, #58] @ 0x3a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r6} │ │ │ │ + stmia r3!, {r2, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r0, #58] @ 0x3a │ │ │ │ + ldrh r6, [r0, #58] @ 0x3a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r4} │ │ │ │ + stmia r3!, {r2, r4} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r2, #56] @ 0x38 │ │ │ │ + ldrh r6, [r2, #56] @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r0, r6, #2 │ │ │ │ + asrs r4, r6, #2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r4, [r6, #60] @ 0x3c │ │ │ │ + ldrh r0, [r7, #60] @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r2!, {r2, r6} │ │ │ │ + stmia r2!, {r3, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r0, [r1, #50] @ 0x32 │ │ │ │ + ldrh r4, [r1, #50] @ 0x32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r4, r5, r6, r7} │ │ │ │ + stmia r1!, {r2, r4, r5, r6, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r6, #46] @ 0x2e │ │ │ │ + ldrh r0, [r7, #46] @ 0x2e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r1, r4, r5, r6} │ │ │ │ + stmia r1!, {r1, r2, r4, r5, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - stmia r1!, {r2, r7} │ │ │ │ + stmia r1!, {r3, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r0, [r1, #44] @ 0x2c │ │ │ │ + ldrh r4, [r1, #44] @ 0x2c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r3, r5, r6} │ │ │ │ + stmia r1!, {r2, r3, r5, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r5, #42] @ 0x2a │ │ │ │ + ldrh r0, [r6, #42] @ 0x2a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r2, r3, r6} │ │ │ │ + stmia r1!, {r4, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r0, [r2, #42] @ 0x2a │ │ │ │ + ldrh r4, [r2, #42] @ 0x2a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r1, r4, r5, r6, r7} │ │ │ │ + stmia r0!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r6, #38] @ 0x26 │ │ │ │ + ldrh r2, [r7, #38] @ 0x26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r5, r6, r7} │ │ │ │ + stmia r0!, {r1, r3, r5, r6, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - stmia r0!, {r1, r4, r7} │ │ │ │ + stmia r0!, {r1, r2, r4, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r2, #36] @ 0x24 │ │ │ │ + ldrh r2, [r3, #36] @ 0x24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r2, r6} │ │ │ │ + stmia r0!, {r3, r6} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r0, [r1, #34] @ 0x22 │ │ │ │ + ldrh r4, [r1, #34] @ 0x22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r3} │ │ │ │ + stmia r0!, {r1, r4} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r2, #32] │ │ │ │ + ldrh r6, [r2, #32] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ittt al │ │ │ │ + itte al │ │ │ │ lslal r0, r7, #1 │ │ │ │ - ldrhal r6, [r4, #30] │ │ │ │ - lslal r7, r6, #1 │ │ │ │ + ldrhal r2, [r5, #30] │ │ │ │ + lsl r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w 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│ │ │ │ + ittt eq │ │ │ │ + lsleq r0, r7, #1 │ │ │ │ + popeq {r1, r2, r4, r5, r6, r7} │ │ │ │ + lsleq r0, r7, #1 │ │ │ │ + ldrh r2, [r7, #6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r3, r4, r6, r7} │ │ │ │ + pop {r2, r3, r4, r6, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r3, #6] │ │ │ │ + ldrh r0, [r4, #6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bkpt 0x00be │ │ │ │ + bkpt 0x00c2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bkpt 0x00ea │ │ │ │ + bkpt 0x00ee │ │ │ │ lsls r0, r7, #1 │ │ │ │ - pop {r1, r7} │ │ │ │ + pop {r1, r2, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r0, #4] │ │ │ │ + ldrh r2, [r1, #4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bkpt 0x00b8 │ │ │ │ + bkpt 0x00bc │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bkpt 0x00ea │ │ │ │ + bkpt 0x00ee │ │ │ │ lsls r0, r7, #1 │ │ │ │ - pop {r1, r3, r5} │ │ │ │ + pop {r1, r2, r3, r5} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r5, #0] │ │ │ │ + ldrh r2, [r6, #0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r2, r3} │ │ │ │ + pop {r4} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r1, #0] │ │ │ │ + ldrh r2, [r2, #0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bkpt 0x00cc │ │ │ │ + bkpt 0x00d0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bkpt 0x008e │ │ │ │ + bkpt 0x0092 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cbnz r2, 1e4a22 >::_M_default_append(unsigned int)@@Base+0x29232> │ │ │ │ + cbnz r6, 1e4a22 >::_M_default_append(unsigned int)@@Base+0x29232> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r6, [r7, #60] @ 0x3c │ │ │ │ + strh r2, [r0, #62] @ 0x3e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bkpt 0x00ac │ │ │ │ + bkpt 0x00b0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ittt eq │ │ │ │ - lsleq r0, r7, #1 │ │ │ │ - cbnz r4, 1e4a20 >::_M_default_append(unsigned int)@@Base+0x29230> @ unpredictable │ │ │ │ + itte eq │ │ │ │ lsleq r0, r7, #1 │ │ │ │ - strh r0, [r7, #58] @ 0x3a │ │ │ │ + cbnz r0, 1e4a22 >::_M_default_append(unsigned int)@@Base+0x29232> @ unpredictable │ │ │ │ + lslne r0, r7, #1 │ │ │ │ + strh r4, [r7, #58] @ 0x3a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bkpt 0x00da │ │ │ │ + bkpt 0x00de │ │ │ │ lsls r0, r7, #1 │ │ │ │ - itt ne │ │ │ │ - lslne r0, r7, #1 │ │ │ │ - cbnz r0, 1e4a20 >::_M_default_append(unsigned int)@@Base+0x29230> @ unpredictable │ │ │ │ + wfe │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r6, #56] @ 0x38 │ │ │ │ + cbnz r4, 1e4a20 >::_M_default_append(unsigned int)@@Base+0x29230> │ │ │ │ + lsls r0, r7, #1 │ │ │ │ + strh r0, [r7, #56] @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ittt cc │ │ │ │ - lslcc r0, r7, #1 │ │ │ │ - bkpt 0x00f2 │ │ │ │ - lslcc r0, r7, #1 │ │ │ │ - revsh r0, r5 │ │ │ │ + ittt mi │ │ │ │ + lslmi r0, r7, #1 │ │ │ │ + bkpt 0x00f6 │ │ │ │ + lslmi r0, r7, #1 │ │ │ │ + revsh r4, r5 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r5, #54] @ 0x36 │ │ │ │ + strh r0, [r6, #54] @ 0x36 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - it ne │ │ │ │ + itt ne │ │ │ │ lslne r0, r7, #1 │ │ │ │ - ittt vs │ │ │ │ - lslvs r0, r7, #1 │ │ │ │ - hlt 0x002a │ │ │ │ + itte vs @ unpredictable │ │ │ │ lslvs r0, r7, #1 │ │ │ │ - strh r6, [r5, #52] @ 0x34 │ │ │ │ + hlt 0x002e │ │ │ │ + lslvc r0, r7, #1 │ │ │ │ + strh r2, [r6, #52] @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - it mi │ │ │ │ + ite mi │ │ │ │ lslmi r0, r7, #1 │ │ │ │ - ittt ge │ │ │ │ + itte ge @ unpredictable │ │ │ │ lslge r0, r7, #1 │ │ │ │ - rev16ge r0, r6 │ │ │ │ - lslge r0, r7, #1 │ │ │ │ - strh r4, [r6, #50] @ 0x32 │ │ │ │ + rev16ge r4, r6 │ │ │ │ + lsllt r0, r7, #1 │ │ │ │ + strh r0, [r7, #50] @ 0x32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ittt hi │ │ │ │ + itte hi │ │ │ │ lslhi r0, r7, #1 │ │ │ │ - itee lt @ unpredictable │ │ │ │ + itet lt @ unpredictable │ │ │ │ lsllt r0, r7, #1 │ │ │ │ - revge r6, r4 │ │ │ │ - lslge r0, r7, #1 │ │ │ │ - strh r2, [r5, #48] @ 0x30 │ │ │ │ + revge r2, r5 │ │ │ │ + lsllt r0, r7, #1 │ │ │ │ + strh r6, [r5, #48] @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1e445c >::_M_default_append(unsigned int)@@Base+0x28c6c> │ │ │ │ @@ -494665,17 +494665,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xb8b8 │ │ │ │ + @ instruction: 0xb8bc │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r7, #36] @ 0x24 │ │ │ │ + strh r0, [r0, #38] @ 0x26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -494873,17 +494873,17 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ - pop {r1, r3, r4, r6, r7} │ │ │ │ + pop {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - pop {r4, r5, r6, r7} │ │ │ │ + pop {r2, r4, r5, r6, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -494908,17 +494908,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - cbnz r2, 1e4d88 >::_M_default_append(unsigned int)@@Base+0x29598> │ │ │ │ + cbnz r6, 1e4d88 >::_M_default_append(unsigned int)@@Base+0x29598> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r2, [r6, #14] │ │ │ │ + strh r6, [r6, #14] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -494945,17 +494945,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - cbnz r2, 1e4dca >::_M_default_append(unsigned int)@@Base+0x295da> │ │ │ │ + cbnz r6, 1e4dca >::_M_default_append(unsigned int)@@Base+0x295da> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r2, [r3, #12] │ │ │ │ + strh r6, [r3, #12] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (1e4dec >::_M_default_append(unsigned int)@@Base+0x295fc>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -494995,15 +494995,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ str r3, [sp, #696] @ 0x2b8 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cbnz r0, 1e4e3c >::_M_default_append(unsigned int)@@Base+0x2964c> │ │ │ │ + cbnz r4, 1e4e3c >::_M_default_append(unsigned int)@@Base+0x2964c> │ │ │ │ lsls r0, r7, #1 │ │ │ │ str r3, [sp, #472] @ 0x1d8 │ │ │ │ lsls r4, r0, #2 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ @@ -495049,17 +495049,17 @@ │ │ │ │ mov r0, r4 │ │ │ │ add sp, #28 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - rev r2, r6 │ │ │ │ + rev r6, r6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r2, [r4, #4] │ │ │ │ + strh r6, [r4, #4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #528] @ (1e50a8 >::_M_default_append(unsigned int)@@Base+0x298b8>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -495266,56 +495266,56 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ str r2, [sp, #680] @ 0x2a8 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - rev r6, r2 │ │ │ │ + rev r2, r3 │ │ │ │ lsls r0, r7, #1 │ │ │ │ vminnm.f32 , , │ │ │ │ - rev16 r4, r2 │ │ │ │ + rev16 r0, r3 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - rev r2, r0 │ │ │ │ + rev r6, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsls r3, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ - cbnz r0, 1e50e2 >::_M_default_append(unsigned int)@@Base+0x298f2> │ │ │ │ + cbnz r4, 1e50e2 >::_M_default_append(unsigned int)@@Base+0x298f2> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r0, [r3, #31] │ │ │ │ + ldrb r4, [r3, #31] │ │ │ │ lsls r7, r6, #1 │ │ │ │ str r2, [sp, #56] @ 0x38 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - cbnz r4, 1e50e0 >::_M_default_append(unsigned int)@@Base+0x298f0> │ │ │ │ + cbnz r0, 1e50e2 >::_M_default_append(unsigned int)@@Base+0x298f2> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r4, [r4, #30] │ │ │ │ + ldrb r0, [r5, #30] │ │ │ │ lsls r7, r6, #1 │ │ │ │ mcr2 15, 0, pc, cr15, cr15, {7} @ │ │ │ │ stc2 15, cr15, [r5, #1020]! @ 0x3fc │ │ │ │ - @ instruction: 0xb8f6 │ │ │ │ + @ instruction: 0xb8fa │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r4, #29] │ │ │ │ + ldrb r2, [r5, #29] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xb8dc │ │ │ │ + @ instruction: 0xb8e0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r4, [r1, #29] │ │ │ │ + ldrb r0, [r2, #29] │ │ │ │ lsls r7, r6, #1 │ │ │ │ stc2 15, cr15, [fp, #-1020] @ 0xfffffc04 │ │ │ │ @ instruction: 0xfa7dffff │ │ │ │ - @ instruction: 0xb860 │ │ │ │ + @ instruction: 0xb864 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r0, [r2, #27] │ │ │ │ + ldrb r4, [r2, #27] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xb846 │ │ │ │ + @ instruction: 0xb84a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r6, #26] │ │ │ │ + ldrb r2, [r7, #26] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xb828 │ │ │ │ + @ instruction: 0xb82c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r2, #26] │ │ │ │ + ldrb r2, [r3, #26] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1e4e88 >::_M_default_append(unsigned int)@@Base+0x29698> │ │ │ │ @@ -495335,17 +495335,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - @ instruction: 0xb756 │ │ │ │ + @ instruction: 0xb75a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r0, #23] │ │ │ │ + ldrb r2, [r1, #23] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1e51c4 >::_M_default_append(unsigned int)@@Base+0x299d4>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -495386,15 +495386,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrh r2, [r3, #62] @ 0x3e │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xb7ae │ │ │ │ + @ instruction: 0xb7b2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldrh r0, [r4, #60] @ 0x3c │ │ │ │ lsls r4, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d13} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -495702,27 +495702,27 @@ │ │ │ │ ldr r3, [r1, #8] │ │ │ │ strb r7, [r0, r1] │ │ │ │ ... │ │ │ │ ldrh r4, [r2, #58] @ 0x3a │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xb6e8 │ │ │ │ + @ instruction: 0xb6ec │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r1, r2, r5, r6, r7, lr} │ │ │ │ + push {r1, r3, r5, r6, r7, lr} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r2, r3, r4, r6, r7, lr} │ │ │ │ + push {r5, r6, r7, lr} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - push {r2, r7} │ │ │ │ + push {r3, r7} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r0, [r4, #8] │ │ │ │ + ldrb r4, [r4, #8] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r6, 1e5626 >::_M_default_append(unsigned int)@@Base+0x29e36> │ │ │ │ + push {r1} │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r2, [r3, #6] │ │ │ │ + ldrb r6, [r3, #6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ mov r0, r6 │ │ │ │ vmov.f64 d13, d9 │ │ │ │ bl 61bf38 │ │ │ │ ldr r3, [r6, #4] │ │ │ │ cmp r0, #1 │ │ │ │ add.w r3, r3, #1392 @ 0x570 │ │ │ │ @@ -496043,91 +496043,91 @@ │ │ │ │ ldr r1, [sp, #12] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ b.n 1e564e >::_M_default_append(unsigned int)@@Base+0x29e5e> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - ldr r1, [sp, #288] @ 0x120 │ │ │ │ + ldr r1, [sp, #304] @ 0x130 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - cbz r6, 1e5976 >::_M_default_append(unsigned int)@@Base+0x2a186> │ │ │ │ + cbz r2, 1e5978 >::_M_default_append(unsigned int)@@Base+0x2a188> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r2, [r5, #3] │ │ │ │ + ldrb r6, [r5, #3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrh r0, [r6, #22] │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - sxth r6, r7 │ │ │ │ - lsls r0, r7, #1 │ │ │ │ - strb r2, [r3, #31] │ │ │ │ - lsls r7, r6, #1 │ │ │ │ - sxth r0, r4 │ │ │ │ - lsls r0, r7, #1 │ │ │ │ - strb r4, [r7, #30] │ │ │ │ - lsls r7, r6, #1 │ │ │ │ - sxth r2, r0 │ │ │ │ + sxtb r2, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r3, #30] │ │ │ │ + strb r6, [r3, #31] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r6, 1e5984 >::_M_default_append(unsigned int)@@Base+0x2a194> │ │ │ │ + sxth r4, r4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r0, #30] │ │ │ │ + strb r0, [r0, #31] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r0, 1e5986 >::_M_default_append(unsigned int)@@Base+0x2a196> │ │ │ │ + sxth r6, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r4, #29] │ │ │ │ + strb r2, [r4, #30] │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbz r2, 1e5986 >::_M_default_append(unsigned int)@@Base+0x2a196> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r0, #29] │ │ │ │ + strb r6, [r0, #30] │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbz r4, 1e5986 >::_M_default_append(unsigned int)@@Base+0x2a196> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r5, #28] │ │ │ │ + strb r0, [r5, #29] │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbz r6, 1e5986 >::_M_default_append(unsigned int)@@Base+0x2a196> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r1, #28] │ │ │ │ + strb r2, [r1, #29] │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbz r0, 1e5988 >::_M_default_append(unsigned int)@@Base+0x2a198> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r5, #27] │ │ │ │ + strb r4, [r5, #28] │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbz r2, 1e5988 >::_M_default_append(unsigned int)@@Base+0x2a198> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r1, #27] │ │ │ │ + strb r6, [r1, #28] │ │ │ │ lsls r7, r6, #1 │ │ │ │ cbz r4, 1e5988 >::_M_default_append(unsigned int)@@Base+0x2a198> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r6, #26] │ │ │ │ + strb r0, [r6, #27] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - sub sp, #472 @ 0x1d8 │ │ │ │ + cbz r6, 1e5988 >::_M_default_append(unsigned int)@@Base+0x2a198> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r2, #26] │ │ │ │ + strb r2, [r2, #27] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - sub sp, #352 @ 0x160 │ │ │ │ + cbz r0, 1e598a >::_M_default_append(unsigned int)@@Base+0x2a19a> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r6, #25] │ │ │ │ + strb r4, [r6, #26] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - sub sp, #232 @ 0xe8 │ │ │ │ + sub sp, #488 @ 0x1e8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r2, #25] │ │ │ │ + strb r6, [r2, #26] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - sub sp, #112 @ 0x70 │ │ │ │ + sub sp, #368 @ 0x170 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r7, #24] │ │ │ │ + strb r0, [r7, #25] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add sp, #504 @ 0x1f8 │ │ │ │ + sub sp, #248 @ 0xf8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r3, #24] │ │ │ │ + strb r2, [r3, #25] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add sp, #384 @ 0x180 │ │ │ │ + sub sp, #128 @ 0x80 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r7, #23] │ │ │ │ + strb r4, [r7, #24] │ │ │ │ + lsls r7, r6, #1 │ │ │ │ + sub sp, #8 │ │ │ │ + lsls r0, r7, #1 │ │ │ │ + strb r6, [r3, #24] │ │ │ │ + lsls r7, r6, #1 │ │ │ │ + add sp, #400 @ 0x190 │ │ │ │ + lsls r0, r7, #1 │ │ │ │ + strb r0, [r0, #24] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -496161,17 +496161,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - add r7, sp, #344 @ 0x158 │ │ │ │ + add r7, sp, #360 @ 0x168 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r6, #19] │ │ │ │ + strb r6, [r6, #19] │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3832] @ 0xef8 │ │ │ │ ldr.w r5, [pc, #1284] @ 1e5f48 >::_M_default_append(unsigned int)@@Base+0x2a758> │ │ │ │ @@ -496607,29 +496607,29 @@ │ │ │ │ subs r7, #211 @ 0xd3 │ │ │ │ strh r6, [r7, #54] @ 0x36 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strh r2, [r3, #54] @ 0x36 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - add r5, sp, #216 @ 0xd8 │ │ │ │ + add r5, sp, #232 @ 0xe8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, sp, #136 @ 0x88 │ │ │ │ + add r4, sp, #152 @ 0x98 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r7, #6] │ │ │ │ + strb r2, [r0, #7] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, sp, #40 @ 0x28 │ │ │ │ + add r4, sp, #56 @ 0x38 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r4, #6] │ │ │ │ + strb r2, [r5, #6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r3, sp, #960 @ 0x3c0 │ │ │ │ + add r3, sp, #976 @ 0x3d0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r3, sp, #552 @ 0x228 │ │ │ │ + add r3, sp, #568 @ 0x238 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r4, #4] │ │ │ │ + strb r2, [r5, #4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrb.w r3, [r7, #385] @ 0x181 │ │ │ │ lsls r1, r3, #30 │ │ │ │ bne.w 1e5e4a >::_M_default_append(unsigned int)@@Base+0x2a65a> │ │ │ │ vsub.f64 d5, d0, d9 │ │ │ │ vabs.f64 d5, d5 │ │ │ │ vcmpe.f64 d5, d6 │ │ │ │ @@ -497060,59 +497060,59 @@ │ │ │ │ mov r0, r5 │ │ │ │ bl 1f1dc │ │ │ │ mov.w r1, #494 @ 0x1ee │ │ │ │ b.n 1e61d4 >::_M_default_append(unsigned int)@@Base+0x2a9e4> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - add r0, sp, #904 @ 0x388 │ │ │ │ + add r0, sp, #920 @ 0x398 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [r7, #100] @ 0x64 │ │ │ │ + ldr r0, [r0, #104] @ 0x68 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r7, pc, #656 @ (adr r7, 1e6744 >::_M_default_append(unsigned int)@@Base+0x2af54>) │ │ │ │ + add r7, pc, #672 @ (adr r7, 1e6754 >::_M_default_append(unsigned int)@@Base+0x2af64>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r0, #84] @ 0x54 │ │ │ │ + ldr r2, [r1, #84] @ 0x54 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r7, pc, #472 @ (adr r7, 1e6694 >::_M_default_append(unsigned int)@@Base+0x2aea4>) │ │ │ │ + add r7, pc, #488 @ (adr r7, 1e66a4 >::_M_default_append(unsigned int)@@Base+0x2aeb4>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r2, #80] @ 0x50 │ │ │ │ + ldr r6, [r2, #80] @ 0x50 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r7, pc, #312 @ (adr r7, 1e65fc >::_M_default_append(unsigned int)@@Base+0x2ae0c>) │ │ │ │ + add r7, pc, #328 @ (adr r7, 1e660c >::_M_default_append(unsigned int)@@Base+0x2ae1c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r5, #76] @ 0x4c │ │ │ │ + ldr r6, [r5, #76] @ 0x4c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r6, pc, #624 @ (adr r6, 1e673c >::_M_default_append(unsigned int)@@Base+0x2af4c>) │ │ │ │ + add r6, pc, #640 @ (adr r6, 1e674c >::_M_default_append(unsigned int)@@Base+0x2af5c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r7, #64] @ 0x40 │ │ │ │ + ldr r4, [r7, #64] @ 0x40 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r6, pc, #240 @ (adr r6, 1e65c4 >::_M_default_append(unsigned int)@@Base+0x2add4>) │ │ │ │ + add r6, pc, #256 @ (adr r6, 1e65d4 >::_M_default_append(unsigned int)@@Base+0x2ade4>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r3, #60] @ 0x3c │ │ │ │ + ldr r4, [r3, #60] @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r6, pc, #80 @ (adr r6, 1e652c >::_M_default_append(unsigned int)@@Base+0x2ad3c>) │ │ │ │ + add r6, pc, #96 @ (adr r6, 1e653c >::_M_default_append(unsigned int)@@Base+0x2ad4c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r6, #56] @ 0x38 │ │ │ │ + ldr r4, [r6, #56] @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, pc, #432 @ (adr r5, 1e6694 >::_M_default_append(unsigned int)@@Base+0x2aea4>) │ │ │ │ + add r5, pc, #448 @ (adr r5, 1e66a4 >::_M_default_append(unsigned int)@@Base+0x2aeb4>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r1, #48] @ 0x30 │ │ │ │ + ldr r4, [r1, #48] @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, pc, #872 @ (adr r5, 1e6854 >::_M_default_append(unsigned int)@@Base+0x2b064>) │ │ │ │ + add r5, pc, #888 @ (adr r5, 1e6864 >::_M_default_append(unsigned int)@@Base+0x2b074>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, pc, #136 @ (adr r5, 1e6578 >::_M_default_append(unsigned int)@@Base+0x2ad88>) │ │ │ │ + add r5, pc, #152 @ (adr r5, 1e6588 >::_M_default_append(unsigned int)@@Base+0x2ad98>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r7, #40] @ 0x28 │ │ │ │ + ldr r2, [r0, #44] @ 0x2c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, pc, #16 @ (adr r5, 1e6508 >::_M_default_append(unsigned int)@@Base+0x2ad18>) │ │ │ │ + add r5, pc, #32 @ (adr r5, 1e6518 >::_M_default_append(unsigned int)@@Base+0x2ad28>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r4, #40] @ 0x28 │ │ │ │ + ldr r2, [r5, #40] @ 0x28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, pc, #896 @ (adr r4, 1e6880 >::_M_default_append(unsigned int)@@Base+0x2b090>) │ │ │ │ + add r4, pc, #912 @ (adr r4, 1e6890 >::_M_default_append(unsigned int)@@Base+0x2b0a0>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r0, #40] @ 0x28 │ │ │ │ + ldr r6, [r0, #40] @ 0x28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr.w r2, [pc, #1408] @ 1e6a88 >::_M_default_append(unsigned int)@@Base+0x2b298> │ │ │ │ mov r0, r5 │ │ │ │ ldr.w r1, [pc, #1408] @ 1e6a8c >::_M_default_append(unsigned int)@@Base+0x2b29c> │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ bl 613cc0 │ │ │ │ @@ -497572,80 +497572,80 @@ │ │ │ │ mov r0, r5 │ │ │ │ bl 1f1dc │ │ │ │ mov.w r1, #648 @ 0x288 │ │ │ │ b.w 1e61d4 >::_M_default_append(unsigned int)@@Base+0x2a9e4> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - add r4, pc, #888 @ (adr r4, 1e6e04 >::_M_default_append(unsigned int)@@Base+0x2b614>) │ │ │ │ + add r4, pc, #904 @ (adr r4, 1e6e14 >::_M_default_append(unsigned int)@@Base+0x2b624>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r5, pc, #944 @ (adr r5, 1e6e40 >::_M_default_append(unsigned int)@@Base+0x2b650>) │ │ │ │ + add r5, pc, #960 @ (adr r5, 1e6e50 >::_M_default_append(unsigned int)@@Base+0x2b660>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, pc, #104 @ (adr r4, 1e6afc >::_M_default_append(unsigned int)@@Base+0x2b30c>) │ │ │ │ + add r4, pc, #120 @ (adr r4, 1e6b0c >::_M_default_append(unsigned int)@@Base+0x2b31c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r4, pc, #120 @ (adr r4, 1e6b10 >::_M_default_append(unsigned int)@@Base+0x2b320>) │ │ │ │ + add r4, pc, #136 @ (adr r4, 1e6b20 >::_M_default_append(unsigned int)@@Base+0x2b330>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r7, #24] │ │ │ │ + ldr r4, [r7, #24] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, pc, #968 @ (adr r2, 1e6e68 >::_M_default_append(unsigned int)@@Base+0x2b678>) │ │ │ │ + add r2, pc, #984 @ (adr r2, 1e6e78 >::_M_default_append(unsigned int)@@Base+0x2b688>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [r1, #8] │ │ │ │ + ldr r0, [r2, #8] │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 50caa6 │ │ │ │ - add r3, pc, #560 @ (adr r3, 1e6cdc >::_M_default_append(unsigned int)@@Base+0x2b4ec>) │ │ │ │ + add r3, pc, #576 @ (adr r3, 1e6cec >::_M_default_append(unsigned int)@@Base+0x2b4fc>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r3, pc, #368 @ (adr r3, 1e6c20 >::_M_default_append(unsigned int)@@Base+0x2b430>) │ │ │ │ + add r3, pc, #384 @ (adr r3, 1e6c30 >::_M_default_append(unsigned int)@@Base+0x2b440>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r2, pc, #520 @ (adr r2, 1e6cbc >::_M_default_append(unsigned int)@@Base+0x2b4cc>) │ │ │ │ + add r2, pc, #536 @ (adr r2, 1e6ccc >::_M_default_append(unsigned int)@@Base+0x2b4dc>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r2, pc, #264 @ (adr r2, 1e6bc0 >::_M_default_append(unsigned int)@@Base+0x2b3d0>) │ │ │ │ + add r2, pc, #280 @ (adr r2, 1e6bd0 >::_M_default_append(unsigned int)@@Base+0x2b3e0>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [r3, 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int)@@Base+0x2b5a0>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r0, [r1, #100] @ 0x64 │ │ │ │ + str r4, [r1, #100] @ 0x64 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r0, pc, #560 @ (adr r0, 1e6d08 >::_M_default_append(unsigned int)@@Base+0x2b518>) │ │ │ │ + add r0, pc, #576 @ (adr r0, 1e6d18 >::_M_default_append(unsigned int)@@Base+0x2b528>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [r5, #96] @ 0x60 │ │ │ │ + str r2, [r6, #96] @ 0x60 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r2, #68 @ 0x44 │ │ │ │ + movs r2, #72 @ 0x48 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r0, pc, #352 @ (adr r0, 1e6c44 >::_M_default_append(unsigned int)@@Base+0x2b454>) │ │ │ │ + add r0, pc, #368 @ (adr r0, 1e6c54 >::_M_default_append(unsigned int)@@Base+0x2b464>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r4, [r6, #92] @ 0x5c │ │ │ │ + str r0, [r7, #92] @ 0x5c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r0, pc, #48 @ (adr r0, 1e6b1c >::_M_default_append(unsigned int)@@Base+0x2b32c>) │ │ │ │ + add r0, pc, #64 @ (adr r0, 1e6b2c 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│ │ │ + str r4, [sp, #792] @ 0x318 │ │ │ │ lsls r0, r7, #1 │ │ │ │ b.n 1e73d2 >::_M_default_append(unsigned int)@@Base+0x2bbe2> │ │ │ │ - vabdl.u , d31, d24 │ │ │ │ + vabdl.u , d31, d28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r5, [sp, #232] @ 0xe8 │ │ │ │ + str r5, [sp, #248] @ 0xf8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsls r1, r6, #26 │ │ │ │ movs r0, r0 │ │ │ │ - str r4, [sp, #488] @ 0x1e8 │ │ │ │ + str r4, [sp, #504] @ 0x1f8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r2, r0] │ │ │ │ + ldrh r2, [r3, r0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r4, [r1, #68] @ 0x44 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - str r4, [sp, #272] @ 0x110 │ │ │ │ + str r4, [sp, #288] @ 0x120 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r4, r7] │ │ │ │ + ldr r4, [r4, r7] │ │ │ │ lsls r7, r6, #1 │ │ │ │ bgt.n 1e790a >::_M_default_append(unsigned int)@@Base+0x2c11a> │ │ │ │ - @ instruction: 0xffff8fb0 │ │ │ │ + @ instruction: 0xffff8fb4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r7, [sp, #208] @ 0xd0 │ │ │ │ + str r7, [sp, #224] @ 0xe0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r3, [sp, #880] @ 0x370 │ │ │ │ + str r3, [sp, #896] @ 0x380 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r7, r5] │ │ │ │ + ldr r4, [r7, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r3, [sp, #776] @ 0x308 │ │ │ │ + str r3, [sp, #792] @ 0x318 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r3, r5] │ │ │ │ + ldr r2, [r4, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r2, [r5, #62] @ 0x3e │ │ │ │ + ldrh r6, [r5, #62] @ 0x3e │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #920] @ 0x398 │ │ │ │ + str r6, [sp, #936] @ 0x3a8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #872] @ 0x368 │ │ │ │ + str r6, [sp, #888] @ 0x378 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #1008] @ 0x3f0 │ │ │ │ + str r7, [sp, #0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r3, [sp, #272] @ 0x110 │ │ │ │ + str r3, [sp, #288] @ 0x120 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r4, r3] │ │ │ │ + ldr r4, [r4, r3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r3, [sp, #168] @ 0xa8 │ │ │ │ + str r3, [sp, #184] @ 0xb8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r0, r3] │ │ │ │ + ldr r2, [r1, r3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #832] @ 0x340 │ │ │ │ + str r6, [sp, #848] @ 0x350 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r7, [sp, #56] @ 0x38 │ │ │ │ + str r7, [sp, #72] @ 0x48 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [sp, #960] @ 0x3c0 │ │ │ │ + str r2, [sp, #976] @ 0x3d0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [r1, r2] │ │ │ │ + ldr r0, [r2, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #904] @ 0x388 │ │ │ │ + str r6, [sp, #920] @ 0x398 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r5, #52] @ 0x34 │ │ │ │ + ldrh r6, [r5, #52] @ 0x34 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [sp, #616] @ 0x268 │ │ │ │ + str r2, [sp, #632] @ 0x278 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r6, r0] │ │ │ │ + ldr r2, [r7, r0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [sp, #496] @ 0x1f0 │ │ │ │ + str r2, [sp, #512] @ 0x200 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r2, r0] │ │ │ │ + ldr r2, [r3, r0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r4, [r0, #56] @ 0x38 │ │ │ │ + ldrh r0, [r1, #56] @ 0x38 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #632] @ 0x278 │ │ │ │ + str r6, [sp, #648] @ 0x288 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [sp, #216] @ 0xd8 │ │ │ │ + str r2, [sp, #232] @ 0xe8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r2, r7] │ │ │ │ + ldrsb r6, [r2, r7] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #528] @ 0x210 │ │ │ │ + str r6, [sp, #544] @ 0x220 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #776] @ 0x308 │ │ │ │ + str r6, [sp, #792] @ 0x318 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r1, [sp, #952] @ 0x3b8 │ │ │ │ + str r1, [sp, #968] @ 0x3c8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r1, r6] │ │ │ │ + ldrsb r6, [r1, r6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #616] @ 0x268 │ │ │ │ + str r6, [sp, #632] @ 0x278 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #880] @ 0x370 │ │ │ │ + str r6, [sp, #896] @ 0x380 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r1, [sp, #680] @ 0x2a8 │ │ │ │ + str r1, [sp, #696] @ 0x2b8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r6, [r0, r5] │ │ │ │ + ldrsb r2, [r1, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #800] @ 0x320 │ │ │ │ + str r6, [sp, #816] @ 0x330 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r7, [sp, #264] @ 0x108 │ │ │ │ + str r7, [sp, #280] @ 0x118 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r1, [sp, #408] @ 0x198 │ │ │ │ + str r1, [sp, #424] @ 0x1a8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r0, r4] │ │ │ │ + ldrsb r6, [r0, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r7, [sp, #160] @ 0xa0 │ │ │ │ + str r7, [sp, #176] @ 0xb0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r7, [sp, #376] @ 0x178 │ │ │ │ + str r7, [sp, #392] @ 0x188 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r1, [sp, #112] @ 0x70 │ │ │ │ + str r1, [sp, #128] @ 0x80 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r0, [r7, r2] │ │ │ │ + ldrsb r4, [r7, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r2, [pc, #424] @ (1e7b28 >::_M_default_append(unsigned int)@@Base+0x2c338>) │ │ │ │ add.w r3, r6, #92 @ 0x5c │ │ │ │ ldr r1, [pc, #424] @ (1e7b2c >::_M_default_append(unsigned int)@@Base+0x2c33c>) │ │ │ │ mov r0, r7 │ │ │ │ add r2, pc │ │ │ │ strd r5, r5, [sp, #8] │ │ │ │ @@ -499196,61 +499196,61 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 1e74f8 >::_M_default_append(unsigned int)@@Base+0x2bd08> │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffff7fff │ │ │ │ - str r6, [sp, #136] @ 0x88 │ │ │ │ + str r6, [sp, #152] @ 0x98 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #320] @ 0x140 │ │ │ │ + str r6, [sp, #336] @ 0x150 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r7, #60] @ 0x3c │ │ │ │ + ldrh r2, [r0, #62] @ 0x3e │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r3, r5] │ │ │ │ + strb r6, [r3, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #216] @ 0xd8 │ │ │ │ + str r6, [sp, #232] @ 0xe8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #536] @ 0x218 │ │ │ │ + str r6, [sp, #552] @ 0x228 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r6, #58] @ 0x3a │ │ │ │ + ldrh r2, [r7, #58] @ 0x3a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r2, r4] │ │ │ │ + strb r6, [r2, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #664] @ 0x298 │ │ │ │ + str r6, [sp, #680] @ 0x2a8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #392] @ 0x188 │ │ │ │ + str r6, [sp, #408] @ 0x198 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r5, #56] @ 0x38 │ │ │ │ + ldrh r2, [r6, #56] @ 0x38 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r1, r3] │ │ │ │ + strb r6, [r1, r3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #576] @ 0x240 │ │ │ │ + str r6, [sp, #592] @ 0x250 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #744] @ 0x2e8 │ │ │ │ + str r6, [sp, #760] @ 0x2f8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r6, #54] @ 0x36 │ │ │ │ + ldrh r0, [r7, #54] @ 0x36 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r2, r2] │ │ │ │ + strb r4, [r2, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #632] @ 0x278 │ │ │ │ + str r6, [sp, #648] @ 0x288 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #800] @ 0x320 │ │ │ │ + str r6, [sp, #816] @ 0x330 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r0, [r5, #52] @ 0x34 │ │ │ │ + ldrh r4, [r5, #52] @ 0x34 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r0, r1] │ │ │ │ + strb r0, [r1, r1] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #640] @ 0x280 │ │ │ │ + str r6, [sp, #656] @ 0x290 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [sp, #840] @ 0x348 │ │ │ │ + str r6, [sp, #856] @ 0x358 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r0, [r4, #50] @ 0x32 │ │ │ │ + ldrh r4, [r4, #50] @ 0x32 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r7, r7] │ │ │ │ + strb r0, [r0, r0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1e7448 >::_M_default_append(unsigned int)@@Base+0x2bc58> │ │ │ │ @@ -499271,17 +499271,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrh r0, [r6, #44] @ 0x2c │ │ │ │ + ldrh r4, [r6, #44] @ 0x2c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r1, r5] │ │ │ │ + strh r0, [r2, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -499746,25 +499746,25 @@ │ │ │ │ sub.w r0, r0, #1 │ │ │ │ vldr d6, [sp, #8] │ │ │ │ clz r0, r0 │ │ │ │ vldr d7, [sp] │ │ │ │ lsrs r0, r0, #5 │ │ │ │ b.n 1e7e22 >::_M_default_append(unsigned int)@@Base+0x2c632> │ │ │ │ nop │ │ │ │ - str r0, [sp, #1016] @ 0x3f8 │ │ │ │ + str r1, [sp, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r6, [r7, #60] @ 0x3c │ │ │ │ + strh r2, [r0, #62] @ 0x3e │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [pc, #8] @ (1e81d0 >::_M_default_append(unsigned int)@@Base+0x2c9e0>) │ │ │ │ + ldr r6, [pc, #24] @ (1e81e0 >::_M_default_append(unsigned int)@@Base+0x2c9f0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [sp, #768] @ 0x300 │ │ │ │ + str r0, [sp, #784] @ 0x310 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r0, [r0, #60] @ 0x3c │ │ │ │ + strh r4, [r0, #60] @ 0x3c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r5, [pc, #784] @ (1e84e4 >::_M_default_append(unsigned int)@@Base+0x2ccf4>) │ │ │ │ + ldr r5, [pc, #800] @ (1e84f4 >::_M_default_append(unsigned int)@@Base+0x2cd04>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -499789,17 +499789,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrh r2, [r3, #62] @ 0x3e │ │ │ │ + ldrh r6, [r3, #62] @ 0x3e │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [pc, #984] @ (1e8600 >::_M_default_append(unsigned int)@@Base+0x2ce10>) │ │ │ │ + ldr r4, [pc, #1000] @ (1e8610 >::_M_default_append(unsigned int)@@Base+0x2ce20>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -499826,17 +499826,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrh r2, [r0, #60] @ 0x3c │ │ │ │ + ldrh r6, [r0, #60] @ 0x3c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [pc, #632] @ (1e84f8 >::_M_default_append(unsigned int)@@Base+0x2cd08>) │ │ │ │ + ldr r4, [pc, #648] @ (1e8508 >::_M_default_append(unsigned int)@@Base+0x2cd18>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (1e82e8 >::_M_default_append(unsigned int)@@Base+0x2caf8>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -499876,15 +499876,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldrsh r2, [r6, r2] │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r1, #58] @ 0x3a │ │ │ │ + ldrh r0, [r2, #58] @ 0x3a │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldrsh r2, [r7, r1] │ │ │ │ lsls r4, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ @@ -499937,17 +499937,17 @@ │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ nop │ │ │ │ - ldrh r4, [r5, #50] @ 0x32 │ │ │ │ + ldrh r0, [r6, #50] @ 0x32 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r3, [pc, #544] @ (1e85b8 >::_M_default_append(unsigned int)@@Base+0x2cdc8>) │ │ │ │ + ldr r3, [pc, #560] @ (1e85c8 >::_M_default_append(unsigned int)@@Base+0x2cdd8>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #788] @ (1e86c0 >::_M_default_append(unsigned int)@@Base+0x2ced0>) │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -500254,88 +500254,88 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ ldrb r0, [r3, r6] │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r7, #48] @ 0x30 │ │ │ │ + ldrh r0, [r0, #50] @ 0x32 │ │ │ │ lsls r0, r7, #1 │ │ │ │ vmaxnm.f16 , , │ │ │ │ - ldrh r4, [r5, #50] @ 0x32 │ │ │ │ + ldrh r0, [r6, #50] @ 0x32 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r4, #48] @ 0x30 │ │ │ │ + ldrh r6, [r4, #48] @ 0x30 │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsls r1, r0, #13 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r5, #44] @ 0x2c │ │ │ │ + ldrh r6, [r5, #44] @ 0x2c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [pc, #792] @ (1e89fc >::_M_default_append(unsigned int)@@Base+0x2d20c>) │ │ │ │ + ldr r2, [pc, #808] @ (1e8a0c >::_M_default_append(unsigned int)@@Base+0x2d21c>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrb r4, [r7, r3] │ │ │ │ lsls r4, r0, #2 │ │ │ │ - ldrh r4, [r6, #42] @ 0x2a │ │ │ │ + ldrh r0, [r7, #42] @ 0x2a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [pc, #576] @ (1e8930 >::_M_default_append(unsigned int)@@Base+0x2d140>) │ │ │ │ + ldr r2, [pc, #592] @ (1e8940 >::_M_default_append(unsigned int)@@Base+0x2d150>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldc2l 15, cr15, [r7, #1020]! @ 0x3fc │ │ │ │ stc2 15, cr15, [sp, #1020] @ 0x3fc │ │ │ │ - ldrh r6, [r6, #40] @ 0x28 │ │ │ │ + ldrh r2, [r7, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [pc, #328] @ (1e8848 >::_M_default_append(unsigned int)@@Base+0x2d058>) │ │ │ │ + ldr r2, [pc, #344] @ (1e8858 >::_M_default_append(unsigned int)@@Base+0x2d068>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r4, [r3, #40] @ 0x28 │ │ │ │ + ldrh r0, [r4, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [pc, #224] @ (1e87e8 >::_M_default_append(unsigned int)@@Base+0x2cff8>) │ │ │ │ + ldr r2, [pc, #240] @ (1e87f8 >::_M_default_append(unsigned int)@@Base+0x2d008>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldc2l 15, cr15, [r3], #1020 @ 0x3fc │ │ │ │ bl c470e │ │ │ │ - ldrh r0, [r4, #36] @ 0x24 │ │ │ │ + ldrh r4, [r4, #36] @ 0x24 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r1, [pc, #752] @ (1e8a08 >::_M_default_append(unsigned int)@@Base+0x2d218>) │ │ │ │ + ldr r1, [pc, #768] @ (1e8a18 >::_M_default_append(unsigned int)@@Base+0x2d228>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r0, #36] @ 0x24 │ │ │ │ + ldrh r2, [r1, #36] @ 0x24 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r1, [pc, #648] @ (1e89a8 >::_M_default_append(unsigned int)@@Base+0x2d1b8>) │ │ │ │ + ldr r1, [pc, #664] @ (1e89b8 >::_M_default_append(unsigned int)@@Base+0x2d1c8>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r7, #38] @ 0x26 │ │ │ │ + ldrh r2, [r0, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r3, #40] @ 0x28 │ │ │ │ + ldrh r0, [r4, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r1, #34] @ 0x22 │ │ │ │ + ldrh r0, [r2, #34] @ 0x22 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r1, [pc, #416] @ (1e88d0 >::_M_default_append(unsigned int)@@Base+0x2d0e0>) │ │ │ │ + ldr r1, [pc, #432] @ (1e88e0 >::_M_default_append(unsigned int)@@Base+0x2d0f0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r1, #40] @ 0x28 │ │ │ │ + ldrh r4, [r1, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r6, #40] @ 0x28 │ │ │ │ + ldrh r6, [r6, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r2, #32] │ │ │ │ + ldrh r6, [r2, #32] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r1, [pc, #184] @ (1e87f8 >::_M_default_append(unsigned int)@@Base+0x2d008>) │ │ │ │ + ldr r1, [pc, #200] @ (1e8808 >::_M_default_append(unsigned int)@@Base+0x2d018>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r4, [r6, #30] │ │ │ │ + ldrh r0, [r7, #30] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r1, [pc, #56] @ (1e8780 >::_M_default_append(unsigned int)@@Base+0x2cf90>) │ │ │ │ + ldr r1, [pc, #72] @ (1e8790 >::_M_default_append(unsigned int)@@Base+0x2cfa0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r0, #40] @ 0x28 │ │ │ │ + ldrh r4, [r0, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r4, #40] @ 0x28 │ │ │ │ + ldrh r2, [r5, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r6, [r5, #28] │ │ │ │ + ldrh r2, [r6, #28] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [pc, #808] @ (1e8a80 >::_M_default_append(unsigned int)@@Base+0x2d290>) │ │ │ │ + ldr r0, [pc, #824] @ (1e8a90 >::_M_default_append(unsigned int)@@Base+0x2d2a0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r2, #40] @ 0x28 │ │ │ │ + ldrh r2, [r3, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r1, #42] @ 0x2a │ │ │ │ + ldrh r0, [r2, #42] @ 0x2a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r4, #26] │ │ │ │ + ldrh r0, [r5, #26] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [pc, #512] @ (1e8968 >::_M_default_append(unsigned int)@@Base+0x2d178>) │ │ │ │ + ldr r0, [pc, #528] @ (1e8978 >::_M_default_append(unsigned int)@@Base+0x2d188>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1e8398 >::_M_default_append(unsigned int)@@Base+0x2cba8> │ │ │ │ @@ -500355,17 +500355,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - ldrh r2, [r2, #18] │ │ │ │ + ldrh r6, [r2, #18] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bx sp │ │ │ │ + bx lr │ │ │ │ lsls r7, r6, #1 │ │ │ │ mov r0, r1 │ │ │ │ bx lr │ │ │ │ push {lr} │ │ │ │ ldr.w lr, [r1, #4] │ │ │ │ cmp.w lr, #0 │ │ │ │ ble.n 1e87e2 >::_M_default_append(unsigned int)@@Base+0x2cff2> │ │ │ │ @@ -500452,15 +500452,15 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldr r0, [r0, r5] │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r6, [r4, #28] │ │ │ │ + ldrh r2, [r5, #28] │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldr r2, [r2, r3] │ │ │ │ lsls r4, r0, #2 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -500523,24 +500523,24 @@ │ │ │ │ ldr r0, [pc, #36] @ (1e896c >::_M_default_append(unsigned int)@@Base+0x2d17c>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r5 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ - ldrh r6, [r7, #22] │ │ │ │ + ldrh r2, [r0, #24] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - mov r2, r1 │ │ │ │ + mov r6, r1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ mrc2 15, 4, pc, cr11, cr15, {7} │ │ │ │ mcr2 15, 6, pc, cr13, cr15, {7} @ │ │ │ │ mcr2 15, 4, pc, cr3, cr15, {7} @ │ │ │ │ - ldrh r4, [r6, #20] │ │ │ │ + ldrh r0, [r7, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r8, r8 │ │ │ │ + cmp ip, r8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1e89dc >::_M_default_append(unsigned int)@@Base+0x2d1ec>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -500581,15 +500581,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrsb r2, [r0, r7] │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r5, #16] │ │ │ │ + ldrh r6, [r5, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldrsb r0, [r1, r6] │ │ │ │ lsls r4, r0, #2 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -500735,23 +500735,23 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 1e8b6a >::_M_default_append(unsigned int)@@Base+0x2d37a> │ │ │ │ ldr r7, [r5, #0] │ │ │ │ str r6, [r7, #4] │ │ │ │ beq.n 1e8b16 >::_M_default_append(unsigned int)@@Base+0x2d326> │ │ │ │ movs r3, #1 │ │ │ │ b.n 1e8b36 >::_M_default_append(unsigned int)@@Base+0x2d346> │ │ │ │ - ldrh r0, [r1, #10] │ │ │ │ + ldrh r4, [r1, #10] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r3, #4] │ │ │ │ + ldrh r6, [r3, #4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bics r4, r4 │ │ │ │ + bics r0, r5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r7, #2] │ │ │ │ + ldrh r4, [r7, #2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bics r2, r0 │ │ │ │ + bics r6, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ mov sl, r2 │ │ │ │ @@ -500954,21 +500954,21 @@ │ │ │ │ nop │ │ │ │ strb r6, [r7, r5] │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r4, [r5, r1] │ │ │ │ lsls r4, r0, #2 │ │ │ │ - strh r0, [r3, #52] @ 0x34 │ │ │ │ + strh r4, [r3, #52] @ 0x34 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - sbcs r4, r4 │ │ │ │ + sbcs r0, r5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r2, [r7, #50] @ 0x32 │ │ │ │ + strh r6, [r7, #50] @ 0x32 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - sbcs r4, r0 │ │ │ │ + sbcs r0, r1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ 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│ lsls r0, r7, #1 │ │ │ │ - strh r0, [r0, #18] │ │ │ │ + strh r4, [r0, #18] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r5, #74 @ 0x4a │ │ │ │ + subs r5, #78 @ 0x4e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r2, [r4, #16] │ │ │ │ + strh r6, [r4, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r5, #44 @ 0x2c │ │ │ │ + subs r5, #48 @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r0, [r1, #12] │ │ │ │ + strh r4, [r1, #12] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r4, #146 @ 0x92 │ │ │ │ + subs r4, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r2, [r0, #0] │ │ │ │ + strh r6, [r0, #0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r3, #10 │ │ │ │ + subs r3, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r4, #31] │ │ │ │ + ldrb r0, [r5, #31] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r2, #238 @ 0xee │ │ │ │ + subs r2, #242 @ 0xf2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r6, #30] │ │ │ │ + ldrb r6, [r6, #30] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r2, #188 @ 0xbc │ │ │ │ + subs r2, #192 @ 0xc0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r4, #29] │ │ │ │ + ldrb r2, [r5, #29] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r2, #112 @ 0x70 │ │ │ │ + subs r2, #116 @ 0x74 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r7, #28] │ │ │ │ + ldrb r6, [r7, #28] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r2, #68 @ 0x44 │ │ │ │ + subs r2, #72 @ 0x48 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r4, #27] │ │ │ │ + ldrb r2, [r5, #27] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r2, [r0, #27] │ │ │ │ + ldrb r6, [r0, #27] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r1, #212 @ 0xd4 │ │ │ │ + subs r1, #216 @ 0xd8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r3, pc, #720 @ (adr r3, 1e9db0 >::_M_default_append(unsigned int)@@Base+0x2e5c0>) │ │ │ │ + add r3, pc, #736 @ (adr r3, 1e9dc0 >::_M_default_append(unsigned int)@@Base+0x2e5d0>) │ │ │ │ lsls r3, r7, #1 │ │ │ │ - ldrb r6, [r2, #25] │ │ │ │ + ldrb r2, [r3, #25] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r1, #96 @ 0x60 │ │ │ │ + subs r1, #100 @ 0x64 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r4, #23] │ │ │ │ + ldrb r2, [r5, #23] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r0, #240 @ 0xf0 │ │ │ │ + subs r0, #244 @ 0xf4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl 16baf2 │ │ │ │ - ldrb r4, [r0, #24] │ │ │ │ + ldrb r0, [r1, #24] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r4, [r2, #23] │ │ │ │ + ldrb r0, [r3, #23] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r5, #21] │ │ │ │ + ldrb r2, [r6, #21] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - eor.w r0, r8, #16121856 @ 0xf60000 │ │ │ │ - ldrb r2, [r5, #20] │ │ │ │ + eor.w r0, ip, #16121856 @ 0xf60000 │ │ │ │ + ldrb r6, [r5, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r0, #52 @ 0x34 │ │ │ │ + subs r0, #56 @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r1, #20] │ │ │ │ + ldrb r0, [r2, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r0, #22 │ │ │ │ + subs r0, #26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r5, #19] │ │ │ │ + ldrb r6, [r5, #19] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #244 @ 0xf4 │ │ │ │ + adds r7, #248 @ 0xf8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r1, #19] │ │ │ │ + ldrb r0, [r2, #19] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #216 @ 0xd8 │ │ │ │ + adds r7, #220 @ 0xdc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xf3d20076 │ │ │ │ - ldrb r6, [r3, #18] │ │ │ │ + @ instruction: 0xf3d60076 │ │ │ │ + ldrb r2, [r4, #18] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #170 @ 0xaa │ │ │ │ + adds r7, #174 @ 0xae │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r0, #18] │ │ │ │ + ldrb r0, [r1, #18] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #142 @ 0x8e │ │ │ │ + adds r7, #146 @ 0x92 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [r0, #68] @ 0x44 │ │ │ │ + ldr r6, [r0, #68] @ 0x44 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r1, #17] │ │ │ │ + ldrb r2, [r2, #17] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #90 @ 0x5a │ │ │ │ + adds r7, #94 @ 0x5e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r6, #16] │ │ │ │ + ldrb r4, [r6, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #58 @ 0x3a │ │ │ │ + adds r7, #62 @ 0x3e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r2, #16] │ │ │ │ + ldrb r0, [r3, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #30 │ │ │ │ + adds r7, #34 @ 0x22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r7, #15] │ │ │ │ + ldrb r4, [r7, #15] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r7, #2 │ │ │ │ + adds r7, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r3, #15] │ │ │ │ + ldrb r4, [r3, #15] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r6, [r4, #16] │ │ │ │ + ldrb r2, [r5, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r2, #25 │ │ │ │ + lsls r6, r2, #25 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r5, #14] │ │ │ │ + ldrb r6, [r5, #14] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r6, #182 @ 0xb6 │ │ │ │ + adds r6, #186 @ 0xba │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r0, #14] │ │ │ │ + ldrb r4, [r0, #14] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r6, #140 @ 0x8c │ │ │ │ + adds r6, #144 @ 0x90 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - lsls r6, r6, #22 │ │ │ │ + lsls r2, r7, #22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r0, #13] │ │ │ │ + ldrb r0, [r1, #13] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r6, #80 @ 0x50 │ │ │ │ + adds r6, #84 @ 0x54 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r2, #12] │ │ │ │ + ldrb r2, [r3, #12] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r6, #34 @ 0x22 │ │ │ │ + adds r6, #38 @ 0x26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r5, #11] │ │ │ │ + ldrb r4, [r5, #11] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r5, #244 @ 0xf4 │ │ │ │ + adds r5, #248 @ 0xf8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r7, #10] │ │ │ │ + ldrb r6, [r7, #10] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r5, #198 @ 0xc6 │ │ │ │ + adds r5, #202 @ 0xca │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r2, [r2, r1] │ │ │ │ + ldrsh r6, [r2, r1] │ │ │ │ lsls r4, r7, #1 │ │ │ │ - strb r4, [r4, #4] │ │ │ │ + strb r0, [r5, #4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vst4.16 {d0-d3}, [r2 :256], r9 │ │ │ │ - ldrb r0, [r7, #11] │ │ │ │ + vst4.16 {d0-d3}, [r6 :256], r9 │ │ │ │ + ldrb r4, [r7, #11] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xb71c │ │ │ │ + @ instruction: 0xb720 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r6, #30 │ │ │ │ + adds r6, #34 @ 0x22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r5, #16] │ │ │ │ + ldr r2, [r6, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r0, [r0, #11] │ │ │ │ + ldrb r4, [r0, #11] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r4, [r6, #10] │ │ │ │ + ldrb r0, [r7, #10] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r1, #28] │ │ │ │ + ldr r6, [r1, #28] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r4, [r7, #6] │ │ │ │ + ldrb r0, [r0, #7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r4, #200 @ 0xc8 │ │ │ │ + adds r4, #204 @ 0xcc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r4, #6] │ │ │ │ + ldrb r4, [r4, #6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r4, #172 @ 0xac │ │ │ │ + adds r4, #176 @ 0xb0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r0, #6] │ │ │ │ + ldrb r0, [r1, #6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r4, #144 @ 0x90 │ │ │ │ + adds r4, #148 @ 0x94 │ │ │ │ lsls r7, r6, #1 │ │ │ │ mov r0, r5 │ │ │ │ bl 62f4bc │ │ │ │ mov r0, r5 │ │ │ │ vstr d0, [sp, #32] │ │ │ │ bl 617e24 │ │ │ │ vldr d7, [sp, #32] │ │ │ │ @@ -502736,71 +502736,71 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #124] @ (1ea090 >::_M_default_append(unsigned int)@@Base+0x2e8a0>) │ │ │ │ mov r1, r7 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1e949e >::_M_default_append(unsigned int)@@Base+0x2dcae> │ │ │ │ - strb r2, [r7, #28] │ │ │ │ + strb r6, [r7, #28] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r2, #70 @ 0x46 │ │ │ │ + adds r2, #74 @ 0x4a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r3, #28] │ │ │ │ + strb r0, [r4, #28] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r2, #40 @ 0x28 │ │ │ │ + adds r2, #44 @ 0x2c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r3, #27] │ │ │ │ + strb r2, [r4, #27] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r1, #234 @ 0xea │ │ │ │ + adds r1, #238 @ 0xee │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r2, #26] │ │ │ │ + strb r4, [r2, #26] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r1, #156 @ 0x9c │ │ │ │ + adds r1, #160 @ 0xa0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r5, #25] │ │ │ │ + strb r4, [r5, #25] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r1, #116 @ 0x74 │ │ │ │ + adds r1, #120 @ 0x78 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r6, #24] │ │ │ │ + strb r4, [r6, #24] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r1, #60 @ 0x3c │ │ │ │ + adds r1, #64 @ 0x40 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r4, #23] │ │ │ │ + strb r4, [r4, #23] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r0, #236 @ 0xec │ │ │ │ + adds r0, #240 @ 0xf0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r6, #22] │ │ │ │ + strb r4, [r6, #22] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r0, #188 @ 0xbc │ │ │ │ + adds r0, #192 @ 0xc0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r0, #22] │ │ │ │ + strb r4, [r0, #22] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r0, #140 @ 0x8c │ │ │ │ + adds r0, #144 @ 0x90 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r4, #21] │ │ │ │ + strb r6, [r4, #21] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r0, #110 @ 0x6e │ │ │ │ + adds r0, #114 @ 0x72 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r6, #20] │ │ │ │ + strb r6, [r6, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r0, #62 @ 0x3e │ │ │ │ + adds r0, #66 @ 0x42 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r5, #16] │ │ │ │ + strb r0, [r6, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r5, #16] │ │ │ │ + strb r4, [r5, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r7, #52 @ 0x34 │ │ │ │ + cmp r7, #56 @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r1, #16] │ │ │ │ + strb r4, [r1, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r7, #16 │ │ │ │ + cmp r7, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r4, #15] │ │ │ │ + strb r2, [r5, #15] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r6, #242 @ 0xf2 │ │ │ │ + cmp r6, #246 @ 0xf6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1224] @ 1ea570 >::_M_default_append(unsigned int)@@Base+0x2ed80> │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -503250,131 +503250,131 @@ │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ lsls r0, r3 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strb r2, [r1, #12] │ │ │ │ + strb r6, [r1, #12] │ │ │ │ lsls r0, r7, #1 │ │ │ │ stcl 15, cr15, [r9, #-1020] @ 0xfffffc04 │ │ │ │ - strb r6, [r6, #14] │ │ │ │ + strb r2, [r7, #14] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [sp, #48] @ 0x30 │ │ │ │ + ldr r0, [sp, #64] @ 0x40 │ │ │ │ lsls r3, r7, #1 │ │ │ │ lsls r7, r0, #28 │ │ │ │ movs r0, r0 │ │ │ │ - strb r6, [r5, #10] │ │ │ │ + strb r2, [r6, #10] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r5, #184 @ 0xb8 │ │ │ │ + cmp r5, #188 @ 0xbc │ │ │ │ lsls r7, r6, #1 │ │ │ │ subs r7, #234 @ 0xea │ │ │ │ lsls r4, r0, #2 │ │ │ │ - strb r0, [r6, #9] │ │ │ │ + strb r4, [r6, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r5, #122 @ 0x7a │ │ │ │ + cmp r5, #126 @ 0x7e │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1ea542 >::_M_default_append(unsigned int)@@Base+0x2ed52> │ │ │ │ vqshlu.s64 q15, , #63 @ 0x3f │ │ │ │ - vsubl.u , d15, d30 │ │ │ │ + vrshr.u32 d23, d18, #1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r5, #58 @ 0x3a │ │ │ │ + cmp r5, #62 @ 0x3e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r2, #8] │ │ │ │ + strb r0, [r3, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r5, #32 │ │ │ │ + cmp r5, #36 @ 0x24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1ea1aa >::_M_default_append(unsigned int)@@Base+0x2e9ba> │ │ │ │ - vrsra.u32 d22, d30, #1 │ │ │ │ + @ instruction: 0xffff6342 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r0, #12] │ │ │ │ + strb r4, [r0, #12] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r5, #6] │ │ │ │ + strb r6, [r5, #6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r4, #182 @ 0xb6 │ │ │ │ + cmp r4, #186 @ 0xba │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r2, #6] │ │ │ │ + strb r4, [r2, #6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r4, #156 @ 0x9c │ │ │ │ + cmp r4, #160 @ 0xa0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r0, #40] @ 0x28 │ │ │ │ + str r4, [r0, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r5, #10] │ │ │ │ + strb r0, [r6, #10] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r7, #4] │ │ │ │ + strb r0, [r0, #5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r4, #72 @ 0x48 │ │ │ │ + cmp r4, #76 @ 0x4c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r7, #9] │ │ │ │ + strb r4, [r7, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r4, [r0, #44] @ 0x2c │ │ │ │ + str r0, [r1, #44] @ 0x2c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r5, #3] │ │ │ │ + strb r4, [r5, #3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r3, #244 @ 0xf4 │ │ │ │ + cmp r3, #248 @ 0xf8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r1, #3] │ │ │ │ + strb r6, [r1, #3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r3, #212 @ 0xd4 │ │ │ │ + cmp r3, #216 @ 0xd8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r4, #8] │ │ │ │ + strb r2, [r5, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r2, #9] │ │ │ │ + strb r4, [r2, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r0, #2] │ │ │ │ + strb r6, [r0, #2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r3, #142 @ 0x8e │ │ │ │ + cmp r3, #146 @ 0x92 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r4, #9] │ │ │ │ + strb r0, [r5, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r3, #8] │ │ │ │ + strb r2, [r4, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r5, #0] │ │ │ │ + strb r6, [r5, #0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r3, #54 @ 0x36 │ │ │ │ + cmp r3, #58 @ 0x3a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r4, #32] │ │ │ │ + str r0, [r5, #32] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r1, #9] │ │ │ │ + strb r6, [r1, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r4, #124] @ 0x7c │ │ │ │ + ldr r2, [r5, #124] @ 0x7c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r2, #242 @ 0xf2 │ │ │ │ + cmp r2, #246 @ 0xf6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r5, #8] │ │ │ │ + strb r0, [r6, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r4, #9] │ │ │ │ + strb r2, [r5, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r4, #120] @ 0x78 │ │ │ │ + ldr r6, [r4, #120] @ 0x78 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r2, #174 @ 0xae │ │ │ │ + cmp r2, #178 @ 0xb2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r0, #9] │ │ │ │ + strb r0, [r1, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r7, #9] │ │ │ │ + strb r2, [r0, #10] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r3, #116] @ 0x74 │ │ │ │ + ldr r6, [r3, #116] @ 0x74 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r2, #102 @ 0x66 │ │ │ │ + cmp r2, #106 @ 0x6a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r4, [r2, #16] │ │ │ │ + ldr r0, [r3, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r3, #9] │ │ │ │ + strb r6, [r3, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r2, #112] @ 0x70 │ │ │ │ + ldr r2, [r3, #112] @ 0x70 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r2, #34 @ 0x22 │ │ │ │ + cmp r2, #38 @ 0x26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r7, #8] │ │ │ │ + strb r2, [r0, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r6, #9] │ │ │ │ + strb r4, [r6, #9] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r3, #108] @ 0x6c │ │ │ │ + ldr r6, [r3, #108] @ 0x6c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r1, #230 @ 0xe6 │ │ │ │ + cmp r1, #234 @ 0xea │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r2, [pc, #360] @ (1ea7d8 >::_M_default_append(unsigned int)@@Base+0x2efe8>) │ │ │ │ add.w r3, r5, #124 @ 0x7c │ │ │ │ ldr r1, [pc, #360] @ (1ea7dc >::_M_default_append(unsigned int)@@Base+0x2efec>) │ │ │ │ strd r0, r7, [sp] │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ @@ -503505,61 +503505,61 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #100] @ (1ea834 >::_M_default_append(unsigned int)@@Base+0x2f044>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 1ea156 >::_M_default_append(unsigned int)@@Base+0x2e966> │ │ │ │ - strb r0, [r3, #4] │ │ │ │ + strb r4, [r3, #4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r2, #5] │ │ │ │ + strb r2, [r3, #5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r3, #84] @ 0x54 │ │ │ │ + ldr r2, [r4, #84] @ 0x54 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r0, #106 @ 0x6a │ │ │ │ + cmp r0, #110 @ 0x6e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r0, #5] │ │ │ │ + strb r6, [r0, #5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r0, #6] │ │ │ │ + strb r4, [r0, #6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [r4, #80] @ 0x50 │ │ │ │ + ldr r0, [r5, #80] @ 0x50 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r0, #48 @ 0x30 │ │ │ │ + cmp r0, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r5, #5] │ │ │ │ + strb r4, [r5, #5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r1, #7] │ │ │ │ + strb r6, [r1, #7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r2, [r5, #76] @ 0x4c │ │ │ │ + ldr r6, [r5, #76] @ 0x4c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r7, #246 @ 0xf6 │ │ │ │ + movs r7, #250 @ 0xfa │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r6, #6] │ │ │ │ + strb r6, [r6, #6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r6, #7] │ │ │ │ + strb r4, [r6, #7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r6, #72] @ 0x48 │ │ │ │ + ldr r4, [r6, #72] @ 0x48 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r7, #188 @ 0xbc │ │ │ │ + movs r7, #192 @ 0xc0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r1, #8] │ │ │ │ + strb r2, [r2, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r1, #7] │ │ │ │ + strb r2, [r2, #7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r5, #68] @ 0x44 │ │ │ │ + ldr r4, [r5, #68] @ 0x44 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r7, #116 @ 0x74 │ │ │ │ + movs r7, #120 @ 0x78 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r5, #7] │ │ │ │ + strb r2, [r6, #7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r6, #8] │ │ │ │ + strb r4, [r6, #8] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [r5, #64] @ 0x40 │ │ │ │ + ldr r0, [r6, #64] @ 0x40 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r7, #56 @ 0x38 │ │ │ │ + movs r7, #60 @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1ea094 >::_M_default_append(unsigned int)@@Base+0x2e8a4> │ │ │ │ @@ -503580,17 +503580,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldr r0, [r2, #56] @ 0x38 │ │ │ │ + ldr r4, [r2, #56] @ 0x38 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r6, #156 @ 0x9c │ │ │ │ + movs r6, #160 @ 0xa0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ @@ -503612,15 +503612,15 @@ │ │ │ │ add r3, pc │ │ │ │ str.w ip, [sp] │ │ │ │ lsls r2, r2, #2 │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - strb r6, [r7, #4] │ │ │ │ + strb r2, [r0, #5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1ea93c >::_M_default_append(unsigned int)@@Base+0x2f14c>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -503661,15 +503661,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ subs r0, #98 @ 0x62 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strb r6, [r5, #3] │ │ │ │ + strb r2, [r6, #3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ subs r0, #40 @ 0x28 │ │ │ │ lsls r4, r0, #2 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -504072,45 +504072,45 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r5, #200 @ 0xc8 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - ldr r4, [r6, #100] @ 0x64 │ │ │ │ + ldr r0, [r7, #100] @ 0x64 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r0, [r4, #100] @ 0x64 │ │ │ │ + ldr r4, [r4, #100] @ 0x64 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r3, #60 @ 0x3c │ │ │ │ + movs r3, #64 @ 0x40 │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r5, #114 @ 0x72 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - ldr r4, [r6, #92] @ 0x5c │ │ │ │ + ldr r0, [r7, #92] @ 0x5c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r1, #76] @ 0x4c │ │ │ │ + ldr r2, [r2, #76] @ 0x4c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r1, #170 @ 0xaa │ │ │ │ + movs r1, #174 @ 0xae │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r3, #72] @ 0x48 │ │ │ │ + ldr r4, [r3, #72] @ 0x48 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r1, #116 @ 0x74 │ │ │ │ + movs r1, #120 @ 0x78 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r7, #68] @ 0x44 │ │ │ │ + ldr r2, [r0, #72] @ 0x48 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r1, #90 @ 0x5a │ │ │ │ + movs r1, #94 @ 0x5e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r7, #64] @ 0x40 │ │ │ │ - lsls r0, r7, #1 │ │ │ │ ldr r4, [r7, #64] @ 0x40 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r1, #22 │ │ │ │ + ldr r0, [r0, #68] @ 0x44 │ │ │ │ + lsls r0, r7, #1 │ │ │ │ + movs r1, #26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r3, #64] @ 0x40 │ │ │ │ + ldr r2, [r4, #64] @ 0x40 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r0, #248 @ 0xf8 │ │ │ │ + movs r0, #252 @ 0xfc │ │ │ │ lsls r7, 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#4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - ldr r0, [r0, #44] @ 0x2c │ │ │ │ + ldr r4, [r0, #44] @ 0x2c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r4, r3, #6 │ │ │ │ + subs r0, r4, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3848] @ 0xf08 │ │ │ │ ldr.w lr, [pc, #1684] @ 1eb630 >::_M_default_append(unsigned int)@@Base+0x2fe40> │ │ │ │ @@ -504810,35 +504810,35 @@ │ │ │ │ ... │ │ │ │ adds r1, #164 @ 0xa4 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r1, #128 @ 0x80 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - ldr r2, [r7, #0] │ │ │ │ + ldr r6, [r7, #0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [r0, #104] @ 0x68 │ │ │ │ + str r6, [r0, #104] @ 0x68 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r6, r3, r5 │ │ │ │ + subs r2, r4, r5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r6, #92] @ 0x5c │ │ │ │ + str r4, [r6, #92] @ 0x5c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r4, r1, r3 │ │ │ │ + subs r0, r2, r3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r3, #80] @ 0x50 │ │ │ │ + str r4, [r3, #80] @ 0x50 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r4, r6, r7 │ │ │ │ + adds r0, r7, r7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r1, #76] @ 0x4c │ │ │ │ + str r4, [r1, #76] @ 0x4c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - adds r4, r4, r6 │ │ │ │ + adds r0, r5, r6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r3, #64] @ 0x40 │ │ │ │ + str r4, [r3, #64] @ 0x40 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [r7, #60] @ 0x3c │ │ │ │ + str r6, [r7, #60] @ 0x3c │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldr r1, [sp, #32] │ │ │ │ mov r0, sl │ │ │ │ bl 613b20 │ │ │ │ mov r5, r0 │ │ │ │ str r0, [sp, #40] @ 0x28 │ │ │ │ mov r0, sl │ │ │ │ @@ -505819,198 +505819,198 @@ │ │ │ │ ldr r0, [pc, #384] @ (1ec29c >::_M_default_append(unsigned int)@@Base+0x30aac>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1eb7ac >::_M_default_append(unsigned int)@@Base+0x2ffbc> │ │ │ │ vadd.f64 d7, d7, d6 │ │ │ │ b.n 1ec0a4 >::_M_default_append(unsigned int)@@Base+0x308b4> │ │ │ │ - str r6, [r1, #40] @ 0x28 │ │ │ │ + str r2, [r2, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r0, [r1, #40] @ 0x28 │ │ │ │ + str r4, [r1, #40] @ 0x28 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r2, r4, #29 │ │ │ │ + asrs r6, r4, #29 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r3, #36] @ 0x24 │ │ │ │ + str r0, [r4, #36] @ 0x24 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r6, #28 │ │ │ │ + asrs r2, r7, #28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r4, #24] │ │ │ │ + str r2, [r5, #24] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [r4, #20] │ │ │ │ + str r2, [r5, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r0, #25 │ │ │ │ + asrs r4, r0, #25 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r0, #20] │ │ │ │ + str r0, [r1, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r4, r3, #24 │ │ │ │ + asrs r0, r4, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ bl ffff4156 │ │ │ │ - str r2, [r3, #20] │ │ │ │ + str r6, [r3, #20] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [r6, #16] │ │ │ │ + str r6, [r6, #16] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [r6, #0] │ │ │ │ + str r6, [r6, #0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r4, r1, #20 │ │ │ │ + asrs r0, r2, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r2, #0] │ │ │ │ + str r0, [r3, #0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r5, #19 │ │ │ │ + asrs r2, r6, #19 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r6, [r6, r7] │ │ │ │ + ldrsh r2, [r7, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r1, #19 │ │ │ │ + asrs r2, r2, #19 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r0, [r2, r7] │ │ │ │ + ldrsh r4, [r2, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r4, #18 │ │ │ │ + asrs r2, r5, #18 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r4, [r2, r6] │ │ │ │ + ldrsh r0, [r3, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r5, #17 │ │ │ │ + asrs r2, r6, #17 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r4, [r6, r5] │ │ │ │ + ldrsh r0, [r7, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r4, r1, #17 │ │ │ │ + asrs r0, r2, #17 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r6, [r7, r4] │ │ │ │ + ldrsh r2, [r0, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r3, #16 │ │ │ │ + asrs r4, r3, #16 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r6, [r3, r4] │ │ │ │ + ldrsh r2, [r4, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r7, #15 │ │ │ │ + asrs r4, r7, #15 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - beq.n 1ec1d0 >::_M_default_append(unsigned int)@@Base+0x309e0> │ │ │ │ + beq.n 1ec1d8 >::_M_default_append(unsigned int)@@Base+0x309e8> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsh r0, [r5, r3] │ │ │ │ + ldrsh r4, [r5, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r2, r0, #15 │ │ │ │ + asrs r6, r0, #15 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r6, [r0, r3] │ │ │ │ + ldrsh r2, [r1, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsh r6, [r0, r4] │ │ │ │ + ldrsh r2, [r1, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsh r6, [r4, r2] │ │ │ │ + ldrsh r2, [r5, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r0, #14 │ │ │ │ + asrs r4, r0, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7!, {r3, r4, r5, r6} │ │ │ │ + ldmia r7!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsh r2, [r6, r1] │ │ │ │ + ldrsh r6, [r6, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r4, r1, #13 │ │ │ │ + asrs r0, r2, #13 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [pc, #16] @ (1ec1dc >::_M_default_append(unsigned int)@@Base+0x309ec>) │ │ │ │ + ldr r0, [pc, #32] @ (1ec1ec >::_M_default_append(unsigned int)@@Base+0x309fc>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsh r6, [r7, r0] │ │ │ │ + ldrsh r2, [r0, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r3, #12 │ │ │ │ + asrs r4, r3, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r0, [r2, r0] │ │ │ │ + ldrsh r4, [r2, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r2, r5, #11 │ │ │ │ + asrs r6, r5, #11 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ec604 >::_M_default_append(unsigned int)@@Base+0x30e14> │ │ │ │ + b.n 1ec60c >::_M_default_append(unsigned int)@@Base+0x30e1c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r1, #118 @ 0x76 │ │ │ │ + movs r1, #122 @ 0x7a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r0, [r4, r6] │ │ │ │ + ldrb r4, [r4, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r2, r7, #9 │ │ │ │ + asrs r6, r7, #9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r7, r5] │ │ │ │ + ldrb r2, [r0, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r3, #9 │ │ │ │ + asrs r4, r3, #9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ec57c >::_M_default_append(unsigned int)@@Base+0x30d8c> │ │ │ │ + b.n 1ec584 >::_M_default_append(unsigned int)@@Base+0x30d94> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r2, [r1, r5] │ │ │ │ + ldrb r6, [r1, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r4, r4, #8 │ │ │ │ + asrs r0, r5, #8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r3, r4] │ │ │ │ + ldrb r4, [r3, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r2, r6, #7 │ │ │ │ + asrs r6, r6, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r4, r3] │ │ │ │ + ldrb r2, [r5, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r0, #7 │ │ │ │ + asrs r4, r0, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r4, [r6, r2] │ │ │ │ + ldrb r0, [r7, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r1, #6 │ │ │ │ + asrs r2, r2, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r2, #24 │ │ │ │ + subs r2, #28 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - ldr r4, [pc, #928] @ (1ec5c0 >::_M_default_append(unsigned int)@@Base+0x30dd0>) │ │ │ │ + ldr r4, [pc, #944] @ (1ec5d0 >::_M_default_append(unsigned int)@@Base+0x30de0>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bmi.n 1ec1ac >::_M_default_append(unsigned int)@@Base+0x309bc> │ │ │ │ + bmi.n 1ec1b4 >::_M_default_append(unsigned int)@@Base+0x309c4> │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldrsb r0, [r7, r2] │ │ │ │ + ldrsb r4, [r7, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [sp, #872] @ 0x368 │ │ │ │ + str r2, [sp, #888] @ 0x378 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r2, r3, #7 │ │ │ │ + asrs r6, r3, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r8, sp │ │ │ │ + add ip, sp │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r7, r1] │ │ │ │ + ldrsb r6, [r7, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r0, [r6, r1] │ │ │ │ + ldrsb r4, [r6, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - cmp r8, r1 │ │ │ │ + cmp ip, r1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r4, [r5, r6] │ │ │ │ + ldrh r0, [r6, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r0, r1, #2 │ │ │ │ + asrs r4, r1, #2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r1, r6] │ │ │ │ + ldrh r2, [r2, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r2, r5, #1 │ │ │ │ + asrs r6, r5, #1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r6, r5] │ │ │ │ + ldrh r4, [r6, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r4, r1, #1 │ │ │ │ + asrs r0, r2, #1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r3, r2] │ │ │ │ + ldrh r2, [r4, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r2, r7, #29 │ │ │ │ + lsrs r6, r7, #29 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r6, r1] │ │ │ │ + ldrh r4, [r6, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r1, #29 │ │ │ │ + lsrs r0, r2, #29 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r0, r1] │ │ │ │ + ldrh r4, [r0, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r3, #28 │ │ │ │ + lsrs r0, r4, #28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r2, r0] │ │ │ │ + ldrh r4, [r2, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r5, #27 │ │ │ │ + lsrs r0, r6, #27 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r6, r7] │ │ │ │ + ldr r4, [r6, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r1, #27 │ │ │ │ + lsrs r0, r2, #27 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r2, r7] │ │ │ │ + ldr r4, [r2, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r5, #26 │ │ │ │ + lsrs r0, r6, #26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r6, r6] │ │ │ │ + ldr r4, [r6, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r1, #26 │ │ │ │ + lsrs r0, r2, #26 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r6, r4] │ │ │ │ + ldr r4, [r6, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r1, #24 │ │ │ │ + lsrs r0, r2, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r2, r4] │ │ │ │ + ldr r4, [r2, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r5, #23 │ │ │ │ + lsrs r0, r6, #23 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1220] @ 1ec778 >::_M_default_append(unsigned int)@@Base+0x30f88> │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -506457,131 +506457,131 @@ │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ subs r7, #211 @ 0xd3 │ │ │ │ subs r4, r1, #2 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsb r2, [r4, r4] │ │ │ │ + ldrsb r6, [r4, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldc 15, cr15, [r3], {255} @ 0xff │ │ │ │ - ldrsb r4, [r0, r6] │ │ │ │ + ldrsb r0, [r1, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r3, r4] │ │ │ │ + ldrsb r6, [r3, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsls r1, r6, #25 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsb r4, [r2, r3] │ │ │ │ + ldrsb r0, [r3, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r6, r5, #14 │ │ │ │ + lsrs r2, r6, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r4, #7 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - ldrsb r6, [r2, r2] │ │ │ │ + ldrsb r2, [r3, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r6, #13 │ │ │ │ + lsrs r4, r6, #13 │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1ec1f6 >::_M_default_append(unsigned int)@@Base+0x30a06> │ │ │ │ @ instruction: 0xffffeab3 │ │ │ │ - vqshlu.s32 , q2, #31 │ │ │ │ + vqshlu.s32 , q4, #31 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r6, #12 │ │ │ │ + lsrs r4, r6, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r2, [r7, r0] │ │ │ │ + ldrsb r6, [r7, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r6, r2, #12 │ │ │ │ + lsrs r2, r3, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ b.n 1ec0ce >::_M_default_append(unsigned int)@@Base+0x308de> │ │ │ │ - vsra.u32 d20, d20, #1 │ │ │ │ + vsra.u32 d20, d24, #1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r6, [r4, r2] │ │ │ │ + ldrsb r2, [r5, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r2, r7] │ │ │ │ + strb r6, [r2, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r6, r5, #10 │ │ │ │ + lsrs r2, r6, #10 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r7, r6] │ │ │ │ + strb r4, [r7, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r2, #10 │ │ │ │ + lsrs r0, r3, #10 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adcs r6, r7 │ │ │ │ + sbcs r2, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r0, [r3, r1] │ │ │ │ + ldrsb r4, [r3, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r6, r5] │ │ │ │ + strb r0, [r7, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r2, #9 │ │ │ │ + lsrs r4, r2, #9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r4, [r4, r0] │ │ │ │ + ldrsb r0, [r5, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r1 │ │ │ │ + lsrs r4, r1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r4, r4] │ │ │ │ + strb r4, [r4, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r7, #7 │ │ │ │ + lsrs r0, r0, #8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r0, r4] │ │ │ │ + strb r6, [r0, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r3, #7 │ │ │ │ + lsrs r0, r4, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r4, r7] │ │ │ │ + strb r6, [r4, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r0, r1] │ │ │ │ + ldrsb r6, [r0, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r7, r2] │ │ │ │ + strb r0, [r0, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r3, #6 │ │ │ │ + lsrs r4, r3, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r0, [r4, r1] │ │ │ │ + ldrsb r4, [r4, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r2, [r1, r0] │ │ │ │ + ldrsb r6, [r1, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r6, r1] │ │ │ │ + strb r0, [r7, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r2, #5 │ │ │ │ + lsrs r4, r2, #5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r7, #48 @ 0x30 │ │ │ │ + subs r7, #52 @ 0x34 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r0, [r6, r0] │ │ │ │ + ldrsb r4, [r6, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r3, r0] │ │ │ │ + strb r0, [r4, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r7, #3 │ │ │ │ + lsrs r4, r7, #3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r6, [r0, r0] │ │ │ │ + ldrsb r2, [r1, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrsb r4, [r7, r0] │ │ │ │ + ldrsb r0, [r0, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r0, [r3, r7] │ │ │ │ + strh r4, [r3, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r6, #2 │ │ │ │ + lsrs r0, r7, #2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r2, [r0, r0] │ │ │ │ + ldrsb r6, [r0, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r7, [pc, #288] @ (1ec96c >::_M_default_append(unsigned int)@@Base+0x3117c>) │ │ │ │ + ldr r7, [pc, #304] @ (1ec97c >::_M_default_append(unsigned int)@@Base+0x3118c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r0, [r0, r6] │ │ │ │ + strh r4, [r0, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r4, r3, #1 │ │ │ │ + lsrs r0, r4, #1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ bx r1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r3, r7] │ │ │ │ + strb r0, [r4, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r7, r4] │ │ │ │ + strh r0, [r0, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r0, r3, #32 │ │ │ │ + lsrs r4, r3, #32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r5, #66 @ 0x42 │ │ │ │ + subs r5, #70 @ 0x46 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r4, [r6, r6] │ │ │ │ + strb r0, [r7, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r6, [r6, r3] │ │ │ │ + strh r2, [r7, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r2, #31 │ │ │ │ + lsls r6, r2, #31 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r2, [pc, #244] @ (1ec96c >::_M_default_append(unsigned int)@@Base+0x3117c>) │ │ │ │ add.w r3, r5, #104 @ 0x68 │ │ │ │ ldr r1, [pc, #244] @ (1ec970 >::_M_default_append(unsigned int)@@Base+0x31180>) │ │ │ │ strd r0, r7, [sp] │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ @@ -506667,45 +506667,45 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #68] @ (1ec9a8 >::_M_default_append(unsigned int)@@Base+0x311b8>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 1ec360 >::_M_default_append(unsigned int)@@Base+0x30b70> │ │ │ │ - ldr r7, [pc, #464] @ (1ecb40 >::_M_default_append(unsigned int)@@Base+0x31350>) │ │ │ │ + ldr r7, [pc, #480] @ (1ecb50 >::_M_default_append(unsigned int)@@Base+0x31360>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r3, r1] │ │ │ │ + strb r2, [r4, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [r0, r6] │ │ │ │ + str r2, [r1, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r4, #25 │ │ │ │ + lsls r6, r4, #25 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #616] @ (1ecbe8 >::_M_default_append(unsigned int)@@Base+0x313f8>) │ │ │ │ + ldr r7, [pc, #632] @ (1ecbf8 >::_M_default_append(unsigned int)@@Base+0x31408>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r0, [r0, r1] │ │ │ │ + strb r4, [r0, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r4, [r1, r5] │ │ │ │ + str r0, [r2, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r0, r5, #24 │ │ │ │ + lsls r4, r5, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r4, r2] │ │ │ │ + str r0, [r5, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r2, [r4, r0] │ │ │ │ + strb r6, [r4, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [r2, r4] │ │ │ │ + str r6, [r2, r4] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r6, r5, #23 │ │ │ │ + lsls r2, r6, #23 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #1000] @ (1ecd88 >::_M_default_append(unsigned int)@@Base+0x31598>) │ │ │ │ + ldr r7, [pc, #1016] @ (1ecd98 >::_M_default_append(unsigned int)@@Base+0x315a8>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r4, [r5, r7] │ │ │ │ + strh r0, [r6, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r0, [r1, r3] │ │ │ │ + str r4, [r1, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r4, r4, #22 │ │ │ │ + lsls r0, r5, #22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1ec2a0 >::_M_default_append(unsigned int)@@Base+0x30ab0> │ │ │ │ @@ -506726,17 +506726,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r4, [r1, r1] │ │ │ │ + str r0, [r2, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r0, r5, #20 │ │ │ │ + lsls r4, r5, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r5, [r1, #48] @ 0x30 │ │ │ │ @@ -507040,39 +507040,39 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #241 @ 0xf1 │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 1ecf40 >::_M_default_append(unsigned int)@@Base+0x31750>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strh r2, [r7, r3] │ │ │ │ + strh r6, [r7, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strh r2, [r0, r0] │ │ │ │ + strh r6, [r0, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [r5, r6] │ │ │ │ + str r2, [r6, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r6, #12 │ │ │ │ + lsls r6, r6, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r3, r5] │ │ │ │ + str r0, [r4, r5] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r2, [r1, r3] │ │ │ │ + str r6, [r1, r3] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r4, r1, #9 │ │ │ │ + lsls r0, r2, #9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r5, r2] │ │ │ │ + str r0, [r6, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r6, r5, #8 │ │ │ │ + lsls r2, r6, #8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r2, r2] │ │ │ │ + str r6, [r2, r2] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r4, r2, #8 │ │ │ │ + lsls r0, r3, #8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r7, r1] │ │ │ │ + str r4, [r7, r1] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r7, #7 │ │ │ │ + lsls r6, r7, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r0, [pc, #232] @ (1ece48 >::_M_default_append(unsigned int)@@Base+0x31658>) │ │ │ │ mov r1, r7 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #224] @ (1ece4c >::_M_default_append(unsigned int)@@Base+0x3165c>) │ │ │ │ @@ -507157,49 +507157,49 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #80] @ (1ece8c >::_M_default_append(unsigned int)@@Base+0x3169c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 1eccc2 >::_M_default_append(unsigned int)@@Base+0x314d2> │ │ │ │ nop │ │ │ │ - str r0, [r3, r0] │ │ │ │ + str r4, [r3, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r3, #6 │ │ │ │ + lsls r6, r3, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #1016] @ (1ed24c >::_M_default_append(unsigned int)@@Base+0x31a5c>) │ │ │ │ + str r2, [r0, r0] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r0, r0, #6 │ │ │ │ + lsls r4, r0, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #912] @ (1ed1ec >::_M_default_append(unsigned int)@@Base+0x319fc>) │ │ │ │ + ldr r7, [pc, #928] @ (1ed1fc >::_M_default_append(unsigned int)@@Base+0x31a0c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r6, r4, #5 │ │ │ │ + lsls r2, r5, #5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #808] @ (1ed18c >::_M_default_append(unsigned int)@@Base+0x3199c>) │ │ │ │ + ldr r7, [pc, #824] @ (1ed19c >::_M_default_append(unsigned int)@@Base+0x319ac>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r4, r1, #5 │ │ │ │ + lsls r0, r2, #5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #704] @ (1ed12c >::_M_default_append(unsigned int)@@Base+0x3193c>) │ │ │ │ + ldr r7, [pc, #720] @ (1ed13c >::_M_default_append(unsigned int)@@Base+0x3194c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r6, #4 │ │ │ │ + lsls r6, r6, #4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #600] @ (1ed0cc >::_M_default_append(unsigned int)@@Base+0x318dc>) │ │ │ │ + ldr r7, [pc, #616] @ (1ed0dc >::_M_default_append(unsigned int)@@Base+0x318ec>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r0, r3, #4 │ │ │ │ + lsls r4, r3, #4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #496] @ (1ed06c >::_M_default_append(unsigned int)@@Base+0x3187c>) │ │ │ │ + ldr r7, [pc, #512] @ (1ed07c >::_M_default_append(unsigned int)@@Base+0x3188c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r6, r7, #3 │ │ │ │ + lsls r2, r0, #4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #392] @ (1ed00c >::_M_default_append(unsigned int)@@Base+0x3181c>) │ │ │ │ + ldr r7, [pc, #408] @ (1ed01c >::_M_default_append(unsigned int)@@Base+0x3182c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r4, r4, #3 │ │ │ │ + lsls r0, r5, #3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r7, [pc, #288] @ (1ecfac >::_M_default_append(unsigned int)@@Base+0x317bc>) │ │ │ │ + ldr r7, [pc, #304] @ (1ecfbc >::_M_default_append(unsigned int)@@Base+0x317cc>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r1, #3 │ │ │ │ + lsls r6, r1, #3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -507225,17 +507225,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - ldr r6, [pc, #720] @ (1ed1b4 >::_M_default_append(unsigned int)@@Base+0x319c4>) │ │ │ │ + ldr r6, [pc, #736] @ (1ed1c4 >::_M_default_append(unsigned int)@@Base+0x319d4>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movs r0, r7 │ │ │ │ + movs r4, r7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -507263,17 +507263,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - ldr r6, [pc, #352] @ (1ed0a0 >::_M_default_append(unsigned int)@@Base+0x318b0>) │ │ │ │ + ldr r6, [pc, #368] @ (1ed0b0 >::_M_default_append(unsigned int)@@Base+0x318c0>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vshr.u16 q8, q11, #4 │ │ │ │ + vshr.u32 q8, q11, #32 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1ecfb0 >::_M_default_append(unsigned int)@@Base+0x317c0>) │ │ │ │ sub sp, #20 │ │ │ │ ldr r3, [pc, #92] @ (1ecfb4 >::_M_default_append(unsigned int)@@Base+0x317c4>) │ │ │ │ @@ -507313,15 +507313,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ asrs r6, r5, #7 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r5, [pc, #840] @ (1ed304 >::_M_default_append(unsigned int)@@Base+0x31b14>) │ │ │ │ + ldr r5, [pc, #856] @ (1ed314 >::_M_default_append(unsigned int)@@Base+0x31b24>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ asrs r4, r6, #6 │ │ │ │ lsls r4, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -507545,28 +507545,28 @@ │ │ │ │ mov r2, r7 │ │ │ │ add.w r1, r6, #40 @ 0x28 │ │ │ │ movw r3, #595 @ 0x253 │ │ │ │ bl 1e248 │ │ │ │ b.n 1ed0aa >::_M_default_append(unsigned int)@@Base+0x318ba> │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - ldr r5, [pc, #32] @ (1ed264 >::_M_default_append(unsigned int)@@Base+0x31a74>) │ │ │ │ + ldr r5, [pc, #48] @ (1ed274 >::_M_default_append(unsigned int)@@Base+0x31a84>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - mcr2 0, 4, r0, cr12, cr6, {3} │ │ │ │ - ldr r4, [pc, #952] @ (1ed604 >::_M_default_append(unsigned int)@@Base+0x31e14>) │ │ │ │ + mrc2 0, 4, r0, cr0, cr6, {3} │ │ │ │ + ldr r4, [pc, #968] @ (1ed614 >::_M_default_append(unsigned int)@@Base+0x31e24>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - mrc2 0, 3, r0, cr2, cr6, {3} │ │ │ │ - ldr r4, [pc, #672] @ (1ed4f4 >::_M_default_append(unsigned int)@@Base+0x31d04>) │ │ │ │ + mrc2 0, 3, r0, cr6, cr6, {3} │ │ │ │ + ldr r4, [pc, #688] @ (1ed504 >::_M_default_append(unsigned int)@@Base+0x31d14>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [pc, #280] @ (1ed370 >::_M_default_append(unsigned int)@@Base+0x31b80>) │ │ │ │ + ldr r4, [pc, #296] @ (1ed380 >::_M_default_append(unsigned int)@@Base+0x31b90>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r3, [pc, #864] @ (1ed5bc >::_M_default_append(unsigned int)@@Base+0x31dcc>) │ │ │ │ + ldr r3, [pc, #880] @ (1ed5cc >::_M_default_append(unsigned int)@@Base+0x31ddc>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - stc2l 0, cr0, [r4, #-472]! @ 0xfffffe28 │ │ │ │ - ldr r3, [pc, #472] @ (1ed43c >::_M_default_append(unsigned int)@@Base+0x31c4c>) │ │ │ │ + stc2l 0, cr0, [r8, #-472]! @ 0xfffffe28 │ │ │ │ + ldr r3, [pc, #488] @ (1ed44c >::_M_default_append(unsigned int)@@Base+0x31c5c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1ed2d0 >::_M_default_append(unsigned int)@@Base+0x31ae0>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -507607,15 +507607,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ lsrs r6, r1, #27 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [pc, #712] @ (1ed5a4 >::_M_default_append(unsigned int)@@Base+0x31db4>) │ │ │ │ + ldr r2, [pc, #728] @ (1ed5b4 >::_M_default_append(unsigned int)@@Base+0x31dc4>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsrs r4, r2, #26 │ │ │ │ lsls r4, r0, #2 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -508072,17 +508072,17 @@ │ │ │ │ b.n 1ed9d0 >::_M_default_append(unsigned int)@@Base+0x321e0> │ │ │ │ nop │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 1edac0 >::_M_default_append(unsigned int)@@Base+0x322d0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ - cmp lr, fp │ │ │ │ + cmp sl, ip │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xf7680076 │ │ │ │ + @ instruction: 0xf76c0076 │ │ │ │ lsrs r2, r0, #6 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ vldr d7, [sp, #120] @ 0x78 │ │ │ │ vmov.f64 d1, d13 │ │ │ │ vldr d6, [sp, #112] @ 0x70 │ │ │ │ @@ -508435,23 +508435,23 @@ │ │ │ │ vmov.f64 d7, d8 │ │ │ │ movs r2, #1 │ │ │ │ movs r3, #0 │ │ │ │ b.n 1edcec >::_M_default_append(unsigned int)@@Base+0x324fc> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - lsrs r6, r7 │ │ │ │ + asrs r2, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xf2820076 │ │ │ │ - lsrs r6, r4 │ │ │ │ + @ instruction: 0xf2860076 │ │ │ │ + lsrs r2, r5 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xf26a0076 │ │ │ │ - lsrs r2, r1 │ │ │ │ + @ instruction: 0xf26e0076 │ │ │ │ + lsrs r6, r1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - movw r0, #57462 @ 0xe076 │ │ │ │ + @ instruction: 0xf2520076 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #780] @ (1ee050 >::_M_default_append(unsigned int)@@Base+0x32860>) │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ ldr r3, [pc, #780] @ (1ee054 >::_M_default_append(unsigned int)@@Base+0x32864>) │ │ │ │ @@ -508756,74 +508756,74 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ lsls r0, r0, #16 │ │ │ │ lsls r4, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ands r4, r0 │ │ │ │ + ands r0, r1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ bl fff2c05e │ │ │ │ - subs r7, #254 @ 0xfe │ │ │ │ + ands r2, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r7, #32] │ │ │ │ + ldr r2, [r0, #36] @ 0x24 │ │ │ │ lsls r6, r6, #1 │ │ │ │ bl ffe8c06a │ │ │ │ - subs r7, #162 @ 0xa2 │ │ │ │ + subs r7, #166 @ 0xa6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xf1260076 │ │ │ │ + @ instruction: 0xf12a0076 │ │ │ │ lsls r4, r3, #13 │ │ │ │ lsls r4, r0, #2 │ │ │ │ - subs r7, #108 @ 0x6c │ │ │ │ + subs r7, #112 @ 0x70 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0xf0f00076 │ │ │ │ + @ instruction: 0xf0f40076 │ │ │ │ bl 382082 >::resize(unsigned int)@@Base+0x9d49e> │ │ │ │ - subs r7, #202 @ 0xca │ │ │ │ + subs r7, #206 @ 0xce │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r7, #114 @ 0x72 │ │ │ │ + subs r7, #118 @ 0x76 │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsls r3, r0, #10 │ │ │ │ movs r0, r0 │ │ │ │ - subs r6, #248 @ 0xf8 │ │ │ │ + subs r6, #252 @ 0xfc │ │ │ │ lsls r0, r7, #1 │ │ │ │ - orns r0, ip, #118 @ 0x76 │ │ │ │ - subs r6, #222 @ 0xde │ │ │ │ + eor.w r0, r0, #118 @ 0x76 │ │ │ │ + subs r6, #226 @ 0xe2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - orn r0, r2, #118 @ 0x76 │ │ │ │ + orn r0, r6, #118 @ 0x76 │ │ │ │ bl 27c0a2 >::_M_default_append(unsigned int)@@Base+0xc08b2> │ │ │ │ bl 20e0a6 >::_M_default_append(unsigned int)@@Base+0x528b6> │ │ │ │ - subs r6, #160 @ 0xa0 │ │ │ │ + subs r6, #164 @ 0xa4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bic.w r0, r4, #118 @ 0x76 │ │ │ │ - subs r6, #134 @ 0x86 │ │ │ │ + bic.w r0, r8, #118 @ 0x76 │ │ │ │ + subs r6, #138 @ 0x8a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - and.w r0, sl, #118 @ 0x76 │ │ │ │ + and.w r0, lr, #118 @ 0x76 │ │ │ │ @ instruction: 0xef81ffff │ │ │ │ - subs r6, #90 @ 0x5a │ │ │ │ + subs r6, #94 @ 0x5e │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vshr.s16 q8, q11, #2 │ │ │ │ + vshr.s32 q8, q11, #30 │ │ │ │ bl 5e00c6 │ │ │ │ - subs r5, #242 @ 0xf2 │ │ │ │ + subs r5, #246 @ 0xf6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vqadd.s64 q8, q3, q11 │ │ │ │ - subs r5, #216 @ 0xd8 │ │ │ │ + vqadd.s64 q8, q5, q11 │ │ │ │ + subs r5, #220 @ 0xdc │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vqadd.s16 q8, q5, q11 │ │ │ │ - subs r5, #184 @ 0xb8 │ │ │ │ + vqadd.s16 q8, q7, q11 │ │ │ │ + subs r5, #188 @ 0xbc │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vqadd.s64 q0, q5, q11 │ │ │ │ - subs r7, #4 │ │ │ │ + vqadd.s64 q0, q7, q11 │ │ │ │ + subs r7, #8 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r6, #56 @ 0x38 │ │ │ │ + subs r6, #60 @ 0x3c │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r6, #194 @ 0xc2 │ │ │ │ + subs r6, #198 @ 0xc6 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r5, #110 @ 0x6e │ │ │ │ + subs r5, #114 @ 0x72 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - mrc 0, 7, r0, cr2, cr6, {3} │ │ │ │ + mrc 0, 7, r0, cr6, cr6, {3} │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1edd30 >::_M_default_append(unsigned int)@@Base+0x32540> │ │ │ │ mov r3, r0 │ │ │ │ @@ -508843,17 +508843,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - subs r4, #92 @ 0x5c │ │ │ │ + subs r4, #96 @ 0x60 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - stcl 0, cr0, [r0, #472]! @ 0x1d8 │ │ │ │ + stcl 0, cr0, [r4, #472]! @ 0x1d8 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (1ee1ac >::_M_default_append(unsigned int)@@Base+0x329bc>) │ │ │ │ sub sp, #20 │ │ │ │ ldr r3, [pc, #92] @ (1ee1b0 >::_M_default_append(unsigned int)@@Base+0x329c0>) │ │ │ │ @@ -508892,15 +508892,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ vtrn.8 d16, d3 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - subs r5, #114 @ 0x72 │ │ │ │ + subs r5, #118 @ 0x76 │ │ │ │ lsls r0, r7, #1 │ │ │ │ vrev32.32 d0, d3 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ @@ -510070,15 +510070,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r1, r0 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xf2de0083 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, #46 @ 0x2e │ │ │ │ + adds r0, #50 @ 0x32 │ │ │ │ lsls r0, r7, #1 │ │ │ │ vmov s15, r6 │ │ │ │ vcvt.f64.s32 d12, s29 │ │ │ │ ldr.w r3, [fp, #4] │ │ │ │ vcvt.f64.s32 d11, s31 │ │ │ │ vcvt.f64.s32 d7, s15 │ │ │ │ vcvt.f64.s32 d9, s30 │ │ │ │ @@ -511655,41 +511655,41 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 1effdc >::_M_default_append(unsigned int)@@Base+0x347ec> │ │ │ │ nop │ │ │ │ ldcl 0, cr0, [sl], #-524 @ 0xfffffdf4 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r0, #22 │ │ │ │ + movs r0, #26 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r4, r7, #4 │ │ │ │ + subs r0, r0, #5 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldmia r7!, {r1, r4, r5} │ │ │ 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│ │ │ + lsrs r4, r1, #5 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r2, r0, #30 │ │ │ │ + lsls r6, r0, #30 │ │ │ │ lsls r0, r7, #1 │ │ │ │ vldr d7, [pc, #716] @ 1f1cb0 >::_M_default_append(unsigned int)@@Base+0x364c0> │ │ │ │ vmov.f64 d11, d7 │ │ │ │ ldr r3, [sp, #228] @ 0xe4 │ │ │ │ mov r0, r5 │ │ │ │ str r3, [sp, #132] @ 0x84 │ │ │ │ movw r4, #565 @ 0x235 │ │ │ │ @@ -514181,19 +514181,19 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 1f1ed8 >::_M_default_append(unsigned int)@@Base+0x366e8>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - lsls r2, r6, #19 │ │ │ │ + lsls r6, r6, #19 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r0, r0, #18 │ │ │ │ + lsls r4, r0, #18 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsls r6, r7, #9 │ │ │ │ + lsls r2, r0, #10 │ │ │ │ lsls r0, r7, #1 │ │ │ │ cmp r8, r7 │ │ │ │ mov r3, r8 │ │ │ │ mov r0, r5 │ │ │ │ it ge │ │ │ │ movge r3, r7 │ │ │ │ adds r4, r3, #1 │ │ │ │ @@ -514671,80 +514671,80 @@ │ │ │ │ bl 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+ cbz r4, 1f21fe >::_M_default_append(unsigned int)@@Base+0x36a0e> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r4, r6, #3 │ │ │ │ + lsls r2, r5, #4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - sub sp, #432 @ 0x1b0 │ │ │ │ + cbz r0, 1f21fc >::_M_default_append(unsigned int)@@Base+0x36a0c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r4, r3, #2 │ │ │ │ + lsls r0, r7, #3 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - sub sp, #80 @ 0x50 │ │ │ │ + sub sp, #448 @ 0x1c0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r2, r0, #2 │ │ │ │ + lsls r0, r4, #2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add sp, #480 @ 0x1e0 │ │ │ │ + sub sp, #96 @ 0x60 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r4, r4, #1 │ │ │ │ + lsls r6, r0, #2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add sp, #360 @ 0x168 │ │ │ │ + add sp, #496 @ 0x1f0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r6, r0, #1 │ │ │ │ + lsls r0, r5, #1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add sp, #240 @ 0xf0 │ │ │ │ + add sp, #376 @ 0x178 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - vshr.u32 q0, , #32 │ │ │ │ - vqadd.u16 q0, q5, │ │ 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0x2b8 │ │ │ │ + ldc2l 0, cr0, [sl, #476] @ 0x1dc │ │ │ │ + add r5, sp, #832 @ 0x340 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2 0, cr0, [r0, #476] @ 0x1dc │ │ │ │ - add r5, sp, #536 @ 0x218 │ │ │ │ + ldc2 0, cr0, [ip, #476]! @ 0x1dc │ │ │ │ + add r5, sp, #712 @ 0x2c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r6, #-476]! @ 0xfffffe24 │ │ │ │ - add r5, sp, #432 @ 0x1b0 │ │ │ │ + ldc2 0, cr0, [r4, #476] @ 0x1dc │ │ │ │ + add r5, sp, #552 @ 0x228 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2l 0, cr0, [sl, #-476] @ 0xfffffe24 │ │ │ │ - add r5, sp, #320 @ 0x140 │ │ │ │ + ldc2l 0, cr0, [sl, #-476]! @ 0xfffffe24 │ │ │ │ + add r5, sp, #448 @ 0x1c0 │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + ldc2l 0, cr0, [lr, #-476] @ 0xfffffe24 │ │ │ │ + add r5, sp, #336 @ 0x150 │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr r3, [sp, #292] @ 0x124 │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 1f2b9c >::_M_default_append(unsigned int)@@Base+0x373ac> │ │ │ │ ldr r0, [sp, #108] @ 0x6c │ │ │ │ cmp r0, #0 │ │ │ │ blt.w 1f2390 >::_M_default_append(unsigned int)@@Base+0x36ba0> │ │ │ │ @@ -515049,18 +515049,18 @@ │ │ │ │ ldr.w r0, [r8, #16] │ │ │ │ movs r1, #0 │ │ │ │ mov lr, r2 │ │ │ │ subs r0, #4 │ │ │ │ b.n 1f25a4 >::_M_default_append(unsigned int)@@Base+0x36db4> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldrb r4, [r7, #8] │ │ │ │ + ldrb r0, [r0, #9] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfa9a0077 │ │ │ │ - add r2, sp, #584 @ 0x248 │ │ │ │ + @ instruction: 0xfa9e0077 │ │ │ │ + add r2, sp, #600 @ 0x258 │ │ │ │ lsls r6, r6, #1 │ │ │ │ adds r1, #1 │ │ │ │ cmp ip, r1 │ │ │ │ beq.w 1f27ca >::_M_default_append(unsigned int)@@Base+0x36fda> │ │ │ │ ldr.w r2, [r0, #4]! │ │ │ │ cmp lr, r2 │ │ │ │ bne.n 1f259c >::_M_default_append(unsigned int)@@Base+0x36dac> │ │ │ │ @@ -515355,30 +515355,30 @@ │ │ │ │ ldr.w r3, [r0], #4 │ │ │ │ str.w r3, [r5], #4 │ │ │ │ cmp r0, r2 │ │ │ │ bne.n 1f28e6 >::_M_default_append(unsigned int)@@Base+0x370f6> │ │ │ │ b.n 1f2310 >::_M_default_append(unsigned int)@@Base+0x36b20> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldrsb.w r0, [r4, r7, lsl #3] │ │ │ │ - ldrh.w r0, [lr, #119] @ 0x77 │ │ │ │ - @ instruction: 0xf7be0077 │ │ │ │ - add r7, pc, #728 @ (adr r7, 1f2be8 >::_M_default_append(unsigned int)@@Base+0x373f8>) │ │ │ │ - lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf7a60077 │ │ │ │ - add r7, pc, #632 @ (adr r7, 1f2b90 >::_M_default_append(unsigned int)@@Base+0x373a0>) │ │ │ │ + ldrsb.w r0, [r8, r7, lsl #3] │ │ │ │ + str.w r0, [r2, #119] @ 0x77 │ │ │ │ + @ instruction: 0xf7c20077 │ │ │ │ + add r7, pc, #744 @ (adr r7, 1f2bf8 >::_M_default_append(unsigned int)@@Base+0x37408>) │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + @ instruction: 0xf7aa0077 │ │ │ │ + add r7, pc, #648 @ (adr r7, 1f2ba0 >::_M_default_append(unsigned int)@@Base+0x373b0>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf6b20077 │ │ │ │ - add r6, pc, #680 @ (adr r6, 1f2bc8 >::_M_default_append(unsigned int)@@Base+0x373d8>) │ │ │ │ + @ instruction: 0xf6b60077 │ │ │ │ + add r6, pc, #696 @ (adr r6, 1f2bd8 >::_M_default_append(unsigned int)@@Base+0x373e8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf6840077 │ │ │ │ - add r6, pc, #496 @ (adr r6, 1f2b18 >::_M_default_append(unsigned int)@@Base+0x37328>) │ │ │ │ + @ instruction: 0xf6880077 │ │ │ │ + add r6, pc, #512 @ (adr r6, 1f2b28 >::_M_default_append(unsigned int)@@Base+0x37338>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf6560077 │ │ │ │ - add r6, pc, #312 @ (adr r6, 1f2a68 >::_M_default_append(unsigned int)@@Base+0x37278>) │ │ │ │ + @ instruction: 0xf65a0077 │ │ │ │ + add r6, pc, #328 @ (adr r6, 1f2a78 >::_M_default_append(unsigned int)@@Base+0x37288>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr.w r0, [r8, #4] │ │ │ │ mov r1, r6 │ │ │ │ bl 60008c │ │ │ │ cmp r0, #1 │ │ │ │ bne.w 1f2f34 >::_M_default_append(unsigned int)@@Base+0x37744> │ │ │ │ ldr r3, [r5, #0] │ │ │ │ @@ -516544,197 +516544,197 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #504] @ (1f3844 >::_M_default_append(unsigned int)@@Base+0x38054>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1f0822 >::_M_default_append(unsigned int)@@Base+0x35032> │ │ │ │ - @ instruction: 0xf5960077 │ │ │ │ - sbcs.w r0, r8, #16187392 @ 0xf70000 │ │ │ │ - strb r4, [r7, #15] │ │ │ │ + @ instruction: 0xf59a0077 │ │ │ │ + sbcs.w r0, ip, #16187392 @ 0xf70000 │ │ │ │ + strb r0, [r0, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r3, #15] │ │ │ │ + strb r4, [r3, #15] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - orns r0, r4, #16187392 @ 0xf70000 │ │ │ │ - add r4, pc, #424 @ (adr r4, 1f3818 >::_M_default_append(unsigned int)@@Base+0x38028>) │ │ │ │ + orns r0, r8, #16187392 @ 0xf70000 │ │ │ │ + add r4, pc, #440 @ (adr r4, 1f3828 >::_M_default_append(unsigned int)@@Base+0x38038>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf3120077 │ │ │ │ - @ instruction: 0xf2dc0077 │ │ │ │ - add r2, pc, #840 @ (adr r2, 1f39c4 >::_M_default_append(unsigned int)@@Base+0x381d4>) │ │ │ │ + @ instruction: 0xf3160077 │ │ │ │ + @ instruction: 0xf2e00077 │ │ │ │ + add r2, pc, #856 @ (adr r2, 1f39d4 >::_M_default_append(unsigned int)@@Base+0x381e4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subw r0, r0, #119 @ 0x77 │ │ │ │ - add r2, pc, #592 @ (adr r2, 1f38d4 >::_M_default_append(unsigned int)@@Base+0x380e4>) │ │ │ │ + subw r0, r4, #119 @ 0x77 │ │ │ │ + add r2, pc, #608 @ (adr r2, 1f38e4 >::_M_default_append(unsigned int)@@Base+0x380f4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf2800077 │ │ │ │ - add r2, pc, #464 @ (adr r2, 1f385c >::_M_default_append(unsigned int)@@Base+0x3806c>) │ │ │ │ + @ instruction: 0xf2840077 │ │ │ │ + add r2, pc, #480 @ (adr r2, 1f386c >::_M_default_append(unsigned int)@@Base+0x3807c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf2320077 │ │ │ │ - add r2, pc, #152 @ (adr r2, 1f372c >::_M_default_append(unsigned int)@@Base+0x37f3c>) │ │ │ │ + @ instruction: 0xf2360077 │ │ │ │ + add r2, pc, #168 @ (adr r2, 1f373c >::_M_default_append(unsigned int)@@Base+0x37f4c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf2120077 │ │ │ │ - add r2, pc, #24 @ (adr r2, 1f36b4 >::_M_default_append(unsigned int)@@Base+0x37ec4>) │ │ │ │ + @ instruction: 0xf2160077 │ │ │ │ + add r2, pc, #40 @ (adr r2, 1f36c4 >::_M_default_append(unsigned int)@@Base+0x37ed4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rsbs r0, lr, #119 @ 0x77 │ │ │ │ - add r1, pc, #848 @ (adr r1, 1f39f4 >::_M_default_append(unsigned int)@@Base+0x38204>) │ │ │ │ + @ instruction: 0xf1e20077 │ │ │ │ + add r1, pc, #864 @ (adr r1, 1f3a04 >::_M_default_append(unsigned int)@@Base+0x38214>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs.w r0, r0, #119 @ 0x77 │ │ │ │ - add r1, pc, #664 @ (adr r1, 1f3944 >::_M_default_append(unsigned int)@@Base+0x38154>) │ │ │ │ + subs.w r0, r4, #119 @ 0x77 │ │ │ │ + add r1, pc, #680 @ (adr r1, 1f3954 >::_M_default_append(unsigned int)@@Base+0x38164>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf18a0077 │ │ │ │ - add r1, pc, #504 @ (adr r1, 1f38ac >::_M_default_append(unsigned int)@@Base+0x380bc>) │ │ │ │ + @ instruction: 0xf18e0077 │ │ │ │ + add r1, pc, #520 @ (adr r1, 1f38bc >::_M_default_append(unsigned int)@@Base+0x380cc>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adcs.w r0, r0, #119 @ 0x77 │ │ │ │ - add r1, pc, #280 @ (adr r1, 1f37d4 >::_M_default_append(unsigned int)@@Base+0x37fe4>) │ │ │ │ + adcs.w r0, r4, #119 @ 0x77 │ │ │ │ + add r1, pc, #296 @ (adr r1, 1f37e4 >::_M_default_append(unsigned int)@@Base+0x37ff4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf1260077 │ │ │ │ - add r1, pc, #104 @ (adr r1, 1f372c >::_M_default_append(unsigned int)@@Base+0x37f3c>) │ │ │ │ + @ instruction: 0xf12a0077 │ │ │ │ + add r1, pc, #120 @ (adr r1, 1f373c >::_M_default_append(unsigned int)@@Base+0x37f4c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add.w r0, r6, #119 @ 0x77 │ │ │ │ - add r0, pc, #1000 @ (adr r0, 1f3ab4 >::_M_default_append(unsigned int)@@Base+0x382c4>) │ │ │ │ + add.w r0, sl, #119 @ 0x77 │ │ │ │ + add r0, pc, #1016 @ (adr r0, 1f3ac4 >::_M_default_append(unsigned int)@@Base+0x382d4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf0e60077 │ │ │ │ - add r0, pc, #872 @ (adr r0, 1f3a3c >::_M_default_append(unsigned int)@@Base+0x3824c>) │ │ │ │ + @ instruction: 0xf0ea0077 │ │ │ │ + add r0, pc, #888 @ (adr r0, 1f3a4c >::_M_default_append(unsigned int)@@Base+0x3825c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf0c60077 │ │ │ │ - add r0, pc, #744 @ (adr r0, 1f39c4 >::_M_default_append(unsigned int)@@Base+0x381d4>) │ │ │ │ + @ instruction: 0xf0ca0077 │ │ │ │ + add r0, pc, #760 @ (adr r0, 1f39d4 >::_M_default_append(unsigned int)@@Base+0x381e4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf0a60077 │ │ │ │ - add r0, pc, #616 @ (adr r0, 1f394c >::_M_default_append(unsigned int)@@Base+0x3815c>) │ │ │ │ + @ instruction: 0xf0aa0077 │ │ │ │ + add r0, pc, #632 @ (adr r0, 1f395c >::_M_default_append(unsigned int)@@Base+0x3816c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - eor.w r0, r6, #119 @ 0x77 │ │ │ │ - add r0, pc, #488 @ (adr r0, 1f38d4 >::_M_default_append(unsigned int)@@Base+0x380e4>) │ │ │ │ + eor.w r0, sl, #119 @ 0x77 │ │ │ │ + add r0, pc, #504 @ (adr r0, 1f38e4 >::_M_default_append(unsigned int)@@Base+0x380f4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - orr.w r0, sl, #119 @ 0x77 │ │ │ │ - add r0, pc, #256 @ (adr r0, 1f37f4 >::_M_default_append(unsigned int)@@Base+0x38004>) │ │ │ │ + orr.w r0, lr, #119 @ 0x77 │ │ │ │ + add r0, pc, #272 @ (adr r0, 1f3804 >::_M_default_append(unsigned int)@@Base+0x38014>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bic.w r0, ip, #119 @ 0x77 │ │ │ │ - add r0, pc, #128 @ (adr r0, 1f377c >::_M_default_append(unsigned int)@@Base+0x37f8c>) │ │ │ │ + bics.w r0, r0, #119 @ 0x77 │ │ │ │ + add r0, pc, #144 @ (adr r0, 1f378c >::_M_default_append(unsigned int)@@Base+0x37f9c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - vshr.s32 q8, , #24 │ │ │ │ - ldr r7, [sp, #888] @ 0x378 │ │ │ │ + vshr.s32 q8, , #20 │ │ │ │ + ldr r7, [sp, #904] @ 0x388 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - vmvn.i32 q8, #103 @ 0x00000067 │ │ │ │ - ldr r7, [sp, #752] @ 0x2f0 │ │ │ │ + vshr.s8 q8, , #6 │ │ │ │ + ldr r7, [sp, #768] @ 0x300 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - vshr.s32 q0, , #22 │ │ │ │ - ldr r7, [sp, #632] @ 0x278 │ │ │ │ + vshr.s32 q0, , #18 │ │ │ │ + ldr r7, [sp, #648] @ 0x288 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - vqadd.s16 q8, q4, │ │ │ │ - ldr r7, [sp, #312] @ 0x138 │ │ │ │ + vqadd.s16 q8, q6, │ │ │ │ + ldr r7, [sp, #328] @ 0x148 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mcr 0, 2, r0, cr6, cr7, {3} │ │ │ │ - ldr r6, [sp, #240] @ 0xf0 │ │ │ │ + mcr 0, 2, r0, cr10, cr7, {3} │ │ │ │ + ldr r6, [sp, #256] @ 0x100 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mrc 0, 0, r0, cr6, cr7, {3} │ │ │ │ - ldr r6, [sp, #48] @ 0x30 │ │ │ │ + mrc 0, 0, r0, cr10, cr7, {3} │ │ │ │ + ldr r6, [sp, #64] @ 0x40 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldcl 0, cr0, [r4, #476]! @ 0x1dc │ │ │ │ - ldr r5, [sp, #936] @ 0x3a8 │ │ │ │ + ldcl 0, cr0, [r8, #476]! @ 0x1dc │ │ │ │ + ldr r5, [sp, #952] @ 0x3b8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stcl 0, cr0, [r4, #-476]! @ 0xfffffe24 │ │ │ │ - ldr r5, [sp, #352] @ 0x160 │ │ │ │ + stcl 0, cr0, [r8, #-476]! @ 0xfffffe24 │ │ │ │ + ldr r5, [sp, #368] @ 0x170 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stcl 0, cr0, [r2, #-476] @ 0xfffffe24 │ │ │ │ - ldr r5, [sp, #224] @ 0xe0 │ │ │ │ + stcl 0, cr0, [r6, #-476] @ 0xfffffe24 │ │ │ │ + ldr r5, [sp, #240] @ 0xf0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc 0, cr0, [r0, #-476] @ 0xfffffe24 │ │ │ │ - stc 0, cr0, [r4], {119} @ 0x77 │ │ │ │ - ldr r4, [sp, #488] @ 0x1e8 │ │ │ │ + stc 0, cr0, [r4, #-476] @ 0xfffffe24 │ │ │ │ + stc 0, cr0, [r8], {119} @ 0x77 │ │ │ │ + ldr r4, [sp, #504] @ 0x1f8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stcl 0, cr0, [r6], #-476 @ 0xfffffe24 │ │ │ │ - ldr r4, [sp, #360] @ 0x168 │ │ │ │ + stcl 0, cr0, [sl], #-476 @ 0xfffffe24 │ │ │ │ + ldr r4, [sp, #376] @ 0x178 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r4, [r6, r1] │ │ │ │ + ldr r0, [r7, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc 0, cr0, [ip], #-476 @ 0xfffffe24 │ │ │ │ - ldr r4, [sp, #136] @ 0x88 │ │ │ │ + ldc 0, cr0, [r0], #-476 @ 0xfffffe24 │ │ │ │ + ldr r4, [sp, #152] @ 0x98 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc 0, cr0, [lr], {119} @ 0x77 │ │ │ │ - ldr r4, [sp, #8] │ │ │ │ + ldc 0, cr0, [r2], {119} @ 0x77 │ │ │ │ + ldr r4, [sp, #24] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xebec0077 │ │ │ │ - ldr r3, [sp, #904] @ 0x388 │ │ │ │ + @ instruction: 0xebf00077 │ │ │ │ + ldr r3, [sp, #920] @ 0x398 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rsb r0, sl, r7, ror #1 │ │ │ │ - ldr r3, [sp, #768] @ 0x300 │ │ │ │ + rsb r0, lr, r7, ror #1 │ │ │ │ + ldr r3, [sp, #784] @ 0x310 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rsbs r0, r2, r7, ror #1 │ │ │ │ - stc 0, cr0, [r0], {119} @ 0x77 │ │ │ │ + rsbs r0, r6, r7, ror #1 │ │ │ │ stc 0, cr0, [r4], {119} @ 0x77 │ │ │ │ - rsbs r0, r4, r7, ror #1 │ │ │ │ - adcs.w r0, lr, r7, ror #1 │ │ │ │ - ldr r3, [sp, #344] @ 0x158 │ │ │ │ + stc 0, cr0, [r8], {119} @ 0x77 │ │ │ │ + rsbs r0, r8, r7, ror #1 │ │ │ │ + sbc.w r0, r2, r7, ror #1 │ │ │ │ + ldr r3, [sp, #360] @ 0x168 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adc.w r0, r2, r7, ror #1 │ │ │ │ - ldr r3, [sp, #232] @ 0xe8 │ │ │ │ + adc.w r0, r6, r7, ror #1 │ │ │ │ + ldr r3, [sp, #248] @ 0xf8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsb r2, [r6, r4] │ │ │ │ + ldrsb r6, [r6, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds.w r0, r2, r7, ror #1 │ │ │ │ - ldr r3, [sp, #40] @ 0x28 │ │ │ │ + adds.w r0, r6, r7, ror #1 │ │ │ │ + ldr r3, [sp, #56] @ 0x38 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xeaf80077 │ │ │ │ - ldr r2, [sp, #952] @ 0x3b8 │ │ │ │ + @ instruction: 0xeafc0077 │ │ │ │ + ldr r2, [sp, #968] @ 0x3c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xeadc0077 │ │ │ │ - ldr r2, [sp, #840] @ 0x348 │ │ │ │ + @ instruction: 0xeae00077 │ │ │ │ + ldr r2, [sp, #856] @ 0x358 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xeabc0077 │ │ │ │ - ldr r2, [sp, #712] @ 0x2c8 │ │ │ │ + @ instruction: 0xeac00077 │ │ │ │ + ldr r2, [sp, #728] @ 0x2d8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xeaa20077 │ │ │ │ - ldr r2, [sp, #608] @ 0x260 │ │ │ │ + @ instruction: 0xeaa60077 │ │ │ │ + ldr r2, [sp, #624] @ 0x270 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - eor.w r0, r6, r7, ror #1 │ │ │ │ - ldr r2, [sp, #496] @ 0x1f0 │ │ │ │ + eor.w r0, sl, r7, ror #1 │ │ │ │ + ldr r2, [sp, #512] @ 0x200 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - orn r0, sl, r7, ror #1 │ │ │ │ - ldr r2, [sp, #384] @ 0x180 │ │ │ │ + orn r0, lr, r7, ror #1 │ │ │ │ + ldr r2, [sp, #400] @ 0x190 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - orr.w r0, lr, r7, ror #1 │ │ │ │ - ldr r2, [sp, #272] @ 0x110 │ │ │ │ + orrs.w r0, r2, r7, ror #1 │ │ │ │ + ldr r2, [sp, #288] @ 0x120 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bics.w r0, r2, r7, ror #1 │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ + bics.w r0, r6, r7, ror #1 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ands.w r0, r6, r7, ror #1 │ │ │ │ - ldr r2, [sp, #48] @ 0x30 │ │ │ │ + ands.w r0, sl, r7, ror #1 │ │ │ │ + ldr r2, [sp, #64] @ 0x40 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrd r0, r0, [r6, #476]! @ 0x1dc │ │ │ │ - ldr r1, [sp, #952] @ 0x3b8 │ │ │ │ + ldrd r0, r0, [sl, #476]! @ 0x1dc │ │ │ │ + ldr r1, [sp, #968] @ 0x3c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrd r0, r0, [r8, #476] @ 0x1dc │ │ │ │ - ldr r1, [sp, #832] @ 0x340 │ │ │ │ + ldrd r0, r0, [ip, #476] @ 0x1dc │ │ │ │ + ldr r1, [sp, #848] @ 0x350 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xe9b40077 │ │ │ │ - ldr r1, [sp, #688] @ 0x2b0 │ │ │ │ + @ instruction: 0xe9b80077 │ │ │ │ + ldr r1, [sp, #704] @ 0x2c0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xe9860077 │ │ │ │ - ldr r1, [sp, #504] @ 0x1f8 │ │ │ │ + @ instruction: 0xe98a0077 │ │ │ │ + ldr r1, [sp, #520] @ 0x208 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strd r0, r0, [ip, #-476]! @ 0x1dc │ │ │ │ - ldr r1, [sp, #392] @ 0x188 │ │ │ │ + ldrd r0, r0, [r0, #-476]! @ 0x1dc │ │ │ │ + ldr r1, [sp, #408] @ 0x198 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrd r0, r0, [r0, #-476] @ 0x1dc │ │ │ │ - ldr r1, [sp, #280] @ 0x118 │ │ │ │ + ldrd r0, r0, [r4, #-476] @ 0x1dc │ │ │ │ + ldr r1, [sp, #296] @ 0x128 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmdb r4!, {r0, r1, r2, r4, r5, r6} │ │ │ │ - ldr r1, [sp, #168] @ 0xa8 │ │ │ │ + ldmdb r8!, {r0, r1, r2, r4, r5, r6} │ │ │ │ + ldr r1, [sp, #184] @ 0xb8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmdb r8, {r0, r1, r2, r4, r5, r6} │ │ │ │ - ldr r1, [sp, #56] @ 0x38 │ │ │ │ + ldmdb ip, {r0, r1, r2, r4, r5, r6} │ │ │ │ + ldr r1, [sp, #72] @ 0x48 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrd r0, r0, [ip], #476 @ 0x1dc │ │ │ │ - ldr r0, [sp, #968] @ 0x3c8 │ │ │ │ + stmdb r0, {r0, r1, r2, r4, r5, r6} │ │ │ │ + ldr r0, [sp, #984] @ 0x3d8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strd r0, r0, [r0], #476 @ 0x1dc │ │ │ │ - ldr r0, [sp, #856] @ 0x358 │ │ │ │ + strd r0, r0, [r4], #476 @ 0x1dc │ │ │ │ + ldr r0, [sp, #872] @ 0x368 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strexd r7, r0, r0, [r4] │ │ │ │ - ldr r0, [sp, #744] @ 0x2e8 │ │ │ │ + strexd r7, r0, r0, [r8] │ │ │ │ + ldr r0, [sp, #760] @ 0x2f8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr r0, [pc, #324] @ (1f3990 >::_M_default_append(unsigned int)@@Base+0x381a0>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #316] @ (1f3994 >::_M_default_append(unsigned int)@@Base+0x381a4>) │ │ │ │ @@ -516846,59 +516846,59 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #100] @ (1f39e8 >::_M_default_append(unsigned int)@@Base+0x381f8>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1f1d8e >::_M_default_append(unsigned int)@@Base+0x3659e> │ │ │ │ - b.n 1f3704 >::_M_default_append(unsigned int)@@Base+0x37f14> │ │ │ │ + b.n 1f370c >::_M_default_append(unsigned int)@@Base+0x37f1c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #696] @ 0x2b8 │ │ │ │ + str r6, [sp, #712] @ 0x2c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f36d4 >::_M_default_append(unsigned int)@@Base+0x37ee4> │ │ │ │ + b.n 1f36dc >::_M_default_append(unsigned int)@@Base+0x37eec> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #584] @ 0x248 │ │ │ │ + str r6, [sp, #600] @ 0x258 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f36a4 >::_M_default_append(unsigned int)@@Base+0x37eb4> │ │ │ │ + b.n 1f36ac >::_M_default_append(unsigned int)@@Base+0x37ebc> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #472] @ 0x1d8 │ │ │ │ + str r6, [sp, #488] @ 0x1e8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3674 >::_M_default_append(unsigned int)@@Base+0x37e84> │ │ │ │ + b.n 1f367c >::_M_default_append(unsigned int)@@Base+0x37e8c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #360] @ 0x168 │ │ │ │ + str r6, [sp, #376] @ 0x178 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3644 >::_M_default_append(unsigned int)@@Base+0x37e54> │ │ │ │ + b.n 1f364c >::_M_default_append(unsigned int)@@Base+0x37e5c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #248] @ 0xf8 │ │ │ │ + str r6, [sp, #264] @ 0x108 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3614 >::_M_default_append(unsigned int)@@Base+0x37e24> │ │ │ │ + b.n 1f361c >::_M_default_append(unsigned int)@@Base+0x37e2c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #136] @ 0x88 │ │ │ │ + str r6, [sp, #152] @ 0x98 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f35e4 >::_M_default_append(unsigned int)@@Base+0x37df4> │ │ │ │ + b.n 1f35ec >::_M_default_append(unsigned int)@@Base+0x37dfc> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #24] │ │ │ │ + str r6, [sp, #40] @ 0x28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f35b4 >::_M_default_append(unsigned int)@@Base+0x37dc4> │ │ │ │ + b.n 1f35bc >::_M_default_append(unsigned int)@@Base+0x37dcc> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #936] @ 0x3a8 │ │ │ │ + str r5, [sp, #952] @ 0x3b8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3584 >::_M_default_append(unsigned int)@@Base+0x37d94> │ │ │ │ + b.n 1f358c >::_M_default_append(unsigned int)@@Base+0x37d9c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #824] @ 0x338 │ │ │ │ + str r5, [sp, #840] @ 0x348 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3554 >::_M_default_append(unsigned int)@@Base+0x37d64> │ │ │ │ + b.n 1f355c >::_M_default_append(unsigned int)@@Base+0x37d6c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #712] @ 0x2c8 │ │ │ │ + str r5, [sp, #728] @ 0x2d8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2!, {r1, r3, r5, r6} │ │ │ │ + ldmia r2, {r1, r2, r3, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f34fc >::_M_default_append(unsigned int)@@Base+0x37d0c> │ │ │ │ + b.n 1f3504 >::_M_default_append(unsigned int)@@Base+0x37d14> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #520] @ 0x208 │ │ │ │ + str r5, [sp, #536] @ 0x218 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1612] @ 1f4048 >::_M_default_append(unsigned int)@@Base+0x38858> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -517476,193 +517476,193 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ add r7, pc, #264 @ (adr r7, 1f4154 >::_M_default_append(unsigned int)@@Base+0x38964>) │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 1f39e4 >::_M_default_append(unsigned int)@@Base+0x381f4> │ │ │ │ + b.n 1f39ec >::_M_default_append(unsigned int)@@Base+0x381fc> │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmia r7!, {r0, r4, r6, r7} │ │ │ │ - @ instruction: 0xffffe56c │ │ │ │ + vsli.32 q15, q8, #31 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3b6c >::_M_default_append(unsigned int)@@Base+0x3837c> │ │ │ │ + b.n 1f3b74 >::_M_default_append(unsigned int)@@Base+0x38384> │ │ │ │ lsls r7, r6, #1 │ │ │ │ lsls r7, r6, #28 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 1f3944 >::_M_default_append(unsigned int)@@Base+0x38154> │ │ │ │ + b.n 1f394c >::_M_default_append(unsigned int)@@Base+0x3815c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [sp, #400] @ 0x190 │ │ │ │ + str r4, [sp, #416] @ 0x1a0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ add r6, pc, #600 @ (adr r6, 1f42c8 >::_M_default_append(unsigned int)@@Base+0x38ad8>) │ │ │ │ lsls r3, r0, #2 │ │ │ │ - b.n 1f38d8 >::_M_default_append(unsigned int)@@Base+0x380e8> │ │ │ │ + b.n 1f38e0 >::_M_default_append(unsigned int)@@Base+0x380f0> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [sp, #160] @ 0xa0 │ │ │ │ + str r4, [sp, #176] @ 0xb0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ add r6, pc, #308 @ (adr r6, 1f41b0 >::_M_default_append(unsigned int)@@Base+0x389c0>) │ │ │ │ - vsri.64 q15, q8, #1 │ │ │ │ + vsri.64 q15, q10, #1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3ab0 >::_M_default_append(unsigned int)@@Base+0x382c0> │ │ │ │ + b.n 1f3ab8 >::_M_default_append(unsigned int)@@Base+0x382c8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f4834 >::_M_default_append(unsigned int)@@Base+0x39044> │ │ │ │ + b.n 1f483c >::_M_default_append(unsigned int)@@Base+0x3904c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r3, [sp, #816] @ 0x330 │ │ │ │ + str r3, [sp, #832] @ 0x340 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f4800 >::_M_default_append(unsigned int)@@Base+0x39010> │ │ │ │ + b.n 1f4808 >::_M_default_append(unsigned int)@@Base+0x39018> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r3, [sp, #696] @ 0x2b8 │ │ │ │ + str r3, [sp, #712] @ 0x2c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3a30 >::_M_default_append(unsigned int)@@Base+0x38240> │ │ │ │ + b.n 1f3a38 >::_M_default_append(unsigned int)@@Base+0x38248> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3aa0 >::_M_default_append(unsigned int)@@Base+0x382b0> │ │ │ │ + b.n 1f3aa8 >::_M_default_append(unsigned int)@@Base+0x382b8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3a90 >::_M_default_append(unsigned int)@@Base+0x382a0> │ │ │ │ + b.n 1f3a98 >::_M_default_append(unsigned int)@@Base+0x382a8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3b20 >::_M_default_append(unsigned int)@@Base+0x38330> │ │ │ │ + b.n 1f3b28 >::_M_default_append(unsigned int)@@Base+0x38338> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f4738 >::_M_default_append(unsigned int)@@Base+0x38f48> │ │ │ │ + b.n 1f4740 >::_M_default_append(unsigned int)@@Base+0x38f50> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r3, [sp, #248] @ 0xf8 │ │ │ │ + str r3, [sp, #264] @ 0x108 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f4704 >::_M_default_append(unsigned int)@@Base+0x38f14> │ │ │ │ + b.n 1f470c >::_M_default_append(unsigned int)@@Base+0x38f1c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r3, [sp, #128] @ 0x80 │ │ │ │ + str r3, [sp, #144] @ 0x90 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3ab0 >::_M_default_append(unsigned int)@@Base+0x382c0> │ │ │ │ + b.n 1f3ab8 >::_M_default_append(unsigned int)@@Base+0x382c8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3b50 >::_M_default_append(unsigned int)@@Base+0x38360> │ │ │ │ + b.n 1f3b58 >::_M_default_append(unsigned int)@@Base+0x38368> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f4690 >::_M_default_append(unsigned int)@@Base+0x38ea0> │ │ │ │ + b.n 1f4698 >::_M_default_append(unsigned int)@@Base+0x38ea8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [sp, #888] @ 0x378 │ │ │ │ + str r2, [sp, #904] @ 0x388 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3b14 >::_M_default_append(unsigned int)@@Base+0x38324> │ │ │ │ + b.n 1f3b1c >::_M_default_append(unsigned int)@@Base+0x3832c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3bdc >::_M_default_append(unsigned int)@@Base+0x383ec> │ │ │ │ + b.n 1f3be4 >::_M_default_append(unsigned int)@@Base+0x383f4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f461c >::_M_default_append(unsigned int)@@Base+0x38e2c> │ │ │ │ + b.n 1f4624 >::_M_default_append(unsigned int)@@Base+0x38e34> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [sp, #624] @ 0x270 │ │ │ │ + str r2, [sp, #640] @ 0x280 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f45e0 >::_M_default_append(unsigned int)@@Base+0x38df0> │ │ │ │ + b.n 1f45e8 >::_M_default_append(unsigned int)@@Base+0x38df8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [sp, #480] @ 0x1e0 │ │ │ │ + str r2, [sp, #496] @ 0x1f0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 1f3b68 >::_M_default_append(unsigned int)@@Base+0x38378> │ │ │ │ + b.n 1f3b70 >::_M_default_append(unsigned int)@@Base+0x38380> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f3c00 >::_M_default_append(unsigned int)@@Base+0x38410> │ │ │ │ + b.n 1f3c08 >::_M_default_append(unsigned int)@@Base+0x38418> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1f4568 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>::_M_default_append(unsigned int)@@Base+0x39218>) │ │ │ │ + add r6, pc, #480 @ (adr r6, 1f4a18 >::_M_default_append(unsigned int)@@Base+0x39228>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ ldrb.w r3, [r1, #385] @ 0x181 │ │ │ │ and.w r3, r3, #28 │ │ │ │ cmp r3, #24 │ │ │ │ beq.w 1f4bb2 >::_M_default_append(unsigned int)@@Base+0x393c2> │ │ │ │ ldr r3, [r7, #0] │ │ │ │ adds r6, #1 │ │ │ │ @@ -518620,23 +518620,23 @@ │ │ │ │ beq.n 1f4c7a >::_M_default_append(unsigned int)@@Base+0x3948a> │ │ │ │ movs r0, #0 │ │ │ │ adds r2, #8 │ │ │ │ b.n 1f4ae2 >::_M_default_append(unsigned int)@@Base+0x392f2> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - udf #190 @ 0xbe │ │ │ │ + udf #194 @ 0xc2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - udf #52 @ 0x34 │ │ │ │ + udf #56 @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r7, r6] │ │ │ │ + strb r0, [r0, r7] │ │ │ │ lsls r3, r7, #1 │ │ │ │ - blt.n 1f4b80 >::_M_default_append(unsigned int)@@Base+0x39390> │ │ │ │ + blt.n 1f4b88 >::_M_default_append(unsigned int)@@Base+0x39398> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r0, [r4, #26] │ │ │ │ + strh r4, [r4, #26] │ │ │ │ lsls r6, r6, #1 │ │ │ │ vneg.f64 d1, d6 │ │ │ │ vldr d2, [r8] │ │ │ │ cbnz r0, 1f4c9c >::_M_default_append(unsigned int)@@Base+0x394ac> │ │ │ │ vcmpe.f64 d2, d5 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bls.n 1f4c9c >::_M_default_append(unsigned int)@@Base+0x394ac> │ │ │ │ @@ -518994,95 +518994,95 @@ │ │ │ │ bl 613ef8 │ │ │ │ str.w r6, [r8] │ │ │ │ b.n 1f4cfa >::_M_default_append(unsigned int)@@Base+0x3950a> │ │ │ │ movs r4, #1 │ │ │ │ b.n 1f4c70 >::_M_default_append(unsigned int)@@Base+0x39480> │ │ │ │ movs r0, #0 │ │ │ │ b.n 1f4b1e >::_M_default_append(unsigned int)@@Base+0x3932e> │ │ │ │ - bge.n 1f5080 >::_M_default_append(unsigned int)@@Base+0x39890> │ │ │ │ + bge.n 1f5088 >::_M_default_append(unsigned int)@@Base+0x39898> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1f4f70 >::_M_default_append(unsigned int)@@Base+0x39780> │ │ │ │ + bls.n 1f4f78 >::_M_default_append(unsigned int)@@Base+0x39788> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r2, [r3, #10] │ │ │ │ + strh r6, [r3, #10] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bls.n 1f50e8 >::_M_default_append(unsigned int)@@Base+0x398f8> │ │ │ │ + bls.n 1f50f0 >::_M_default_append(unsigned int)@@Base+0x39900> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r2, [r2, #8] │ │ │ │ + strh r6, [r2, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bls.n 1f50ac >::_M_default_append(unsigned int)@@Base+0x398bc> │ │ │ │ + bls.n 1f50b4 >::_M_default_append(unsigned int)@@Base+0x398c4> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r0, [r6, #6] │ │ │ │ + strh r4, [r6, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bls.n 1f5070 >::_M_default_append(unsigned int)@@Base+0x39880> │ │ │ │ + bls.n 1f5078 >::_M_default_append(unsigned int)@@Base+0x39888> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r6, [r1, #6] │ │ │ │ + strh r2, [r2, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bhi.n 1f5038 >::_M_default_append(unsigned int)@@Base+0x39848> │ │ │ │ + bhi.n 1f5040 >::_M_default_append(unsigned int)@@Base+0x39850> │ │ │ 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│ lsls r7, r6, #1 │ │ │ │ - strh r2, [r5, #0] │ │ │ │ + strh r6, [r5, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bhi.n 1f5120 >::_M_default_append(unsigned int)@@Base+0x39930> │ │ │ │ + bhi.n 1f5128 >::_M_default_append(unsigned int)@@Base+0x39938> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strh r6, [r1, #0] │ │ │ │ + strh r2, [r2, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bhi.n 1f50e8 >::_M_default_append(unsigned int)@@Base+0x398f8> │ │ │ │ + bhi.n 1f50f0 >::_M_default_append(unsigned int)@@Base+0x39900> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r5, #31] │ │ │ │ + ldrb r2, [r6, #31] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bhi.n 1f50b0 >::_M_default_append(unsigned int)@@Base+0x398c0> │ │ │ │ + bhi.n 1f50b8 >::_M_default_append(unsigned int)@@Base+0x398c8> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r1, #31] │ │ │ │ + ldrb r2, [r2, #31] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 1f5078 >::_M_default_append(unsigned int)@@Base+0x39888> │ │ │ │ + bvc.n 1f5080 >::_M_default_append(unsigned int)@@Base+0x39890> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r5, #30] │ │ │ │ + ldrb r2, [r6, #30] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 1f5040 >::_M_default_append(unsigned int)@@Base+0x39850> │ │ │ │ + bvc.n 1f5048 >::_M_default_append(unsigned int)@@Base+0x39858> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r1, #30] │ │ │ │ + ldrb r2, [r2, #30] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 1f5008 >::_M_default_append(unsigned int)@@Base+0x39818> │ │ │ │ + bvc.n 1f5010 >::_M_default_append(unsigned int)@@Base+0x39820> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r5, #29] │ │ │ │ + ldrb r2, [r6, #29] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 1f4fd4 >::_M_default_append(unsigned int)@@Base+0x397e4> │ │ │ │ + bvc.n 1f4fdc >::_M_default_append(unsigned int)@@Base+0x397ec> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r1, #29] │ │ │ │ + ldrb r2, [r2, #29] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 1f51a8 >::_M_default_append(unsigned int)@@Base+0x399b8> │ │ │ │ + bvc.n 1f51b0 >::_M_default_append(unsigned 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{d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ ldr.w r5, [pc, #1292] @ 1f5c28 >::_M_default_append(unsigned int)@@Base+0x3a438> │ │ │ │ @@ -520080,27 +520080,27 @@ │ │ │ │ b.n 1f5bf6 >::_M_default_append(unsigned int)@@Base+0x3a406> │ │ │ │ nop │ │ │ │ ... │ │ │ │ ldrh r4, [r4, #16] │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmia r7, {r1, r2, r4, r6, r7} │ │ │ │ + ldmia r7, {r1, r3, r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7!, {r1, r2, r3, r4, r5} │ │ │ │ + ldmia r7!, {r1, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r0, #28] │ │ │ │ + strb r4, [r0, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldrh r2, [r6, #8] │ │ │ │ lsls r3, r0, #2 │ │ │ │ - ldmia r6, {r3, r4, r6, r7} │ │ │ │ + ldmia r6, {r2, r3, r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r3, #26] │ │ │ │ + strb r0, [r4, #26] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r6!, {r4} │ │ │ │ + ldmia r6!, {r2, r4} │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r0, [pc, #200] @ (1f5d18 >::_M_default_append(unsigned int)@@Base+0x3a528>) │ │ │ │ mov.w r1, #932 @ 0x3a4 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #192] @ (1f5d1c >::_M_default_append(unsigned int)@@Base+0x3a52c>) │ │ │ │ @@ -520168,37 +520168,37 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldr r7, [r4, #24] │ │ │ │ b.n 1f5bb8 >::_M_default_append(unsigned int)@@Base+0x3a3c8> │ │ │ │ vldr d7, [pc, #8] @ 1f5d10 >::_M_default_append(unsigned int)@@Base+0x3a520> │ │ │ │ b.n 1f5b74 >::_M_default_append(unsigned int)@@Base+0x3a384> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldmia r2, {r1, r2, r5, r6, r7} │ │ │ │ + ldmia r2!, {r1, r3, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r2, [r5, #10] │ │ │ │ + strb r6, [r5, #10] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2, {r2, r3, r6, r7} │ │ │ │ + ldmia r2!, {r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r1, #10] │ │ │ │ + strb r2, [r2, #10] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r3, r5, r7} │ │ │ │ + ldmia r2!, {r1, r4, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r6, #9] │ │ │ │ + strb r4, [r6, #9] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2!, {r1, r4, r7} │ │ │ │ + ldmia r2, {r1, r2, r4, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r6, [r2, #9] │ │ │ │ + strb r2, [r3, #9] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2!, {r3, r4, r5, r6} │ │ │ │ + ldmia r2, {r2, r3, r4, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r7, #8] │ │ │ │ + strb r0, [r0, #9] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2, {r2, r3, r4, r6} │ │ │ │ + ldmia r2!, {r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r0, [r4, #8] │ │ │ │ + strb r4, [r4, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -520510,70 +520510,70 @@ │ │ │ │ mov r1, r8 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 1f5f00 >::_M_default_append(unsigned int)@@Base+0x3a710> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - ldmia r1!, {r2, r3, r4, r5, r7} │ │ │ │ + ldmia r1!, {r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ strh r0, [r3, #30] │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmia r0!, {r1, r2, r3, r5} │ │ │ │ + ldmia r0!, {r1, r4, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ strh r4, [r0, #18] │ │ │ │ lsls r3, r0, #2 │ │ │ │ - stmia r7!, {r1, r2, r4, r6, r7} │ │ │ │ + stmia r7!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [r3, #120] @ 0x78 │ │ │ │ + ldr r6, [r3, #120] @ 0x78 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r7!, {r2, r3, r6} │ │ │ │ + stmia r7!, {r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r2, #112] @ 0x70 │ │ │ │ + ldr r4, [r2, #112] @ 0x70 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r7!, {r4, r5} │ │ │ │ + stmia r7!, {r2, r4, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r4, [r6, #108] @ 0x6c │ │ │ │ + ldr r0, [r7, #108] @ 0x6c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r7!, {r2, r4} │ │ │ │ + stmia r7!, {r3, r4} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r3, #108] @ 0x6c │ │ │ │ + ldr r4, [r3, #108] @ 0x6c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r1, r3, r4, r5, r6, r7} │ │ │ │ + stmia r6!, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r7, #104] @ 0x68 │ │ │ │ + ldr r2, [r0, #108] @ 0x6c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r6, r7} │ │ │ │ + stmia r6!, {r1, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r4, #104] @ 0x68 │ │ │ │ + ldr r4, [r4, #104] @ 0x68 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r2, r3, r4, r5, r7} │ │ │ │ + stmia r6!, {r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r0, #104] @ 0x68 │ │ │ │ + ldr r4, [r0, #104] @ 0x68 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r1, r5, r7} │ │ │ │ + stmia r6!, {r1, r2, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r4, #100] @ 0x64 │ │ │ │ + ldr r2, [r5, #100] @ 0x64 │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr r0, [pc, #24] @ (1f6128 >::_M_default_append(unsigned int)@@Base+0x3a938>) │ │ │ │ movw r1, #1499 @ 0x5db │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #16] @ (1f612c >::_M_default_append(unsigned int)@@Base+0x3a93c>) │ │ │ │ mov r1, r8 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 1f5f00 >::_M_default_append(unsigned int)@@Base+0x3a710> │ │ │ │ nop │ │ │ │ - stmia r6!, {r1, r2, r5} │ │ │ │ + stmia r6!, {r1, r3, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [r5, #92] @ 0x5c │ │ │ │ + ldr r6, [r5, #92] @ 0x5c │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r0 │ │ │ │ @@ -520626,17 +520626,17 @@ │ │ │ │ b.n 1f617a >::_M_default_append(unsigned int)@@Base+0x3a98a> │ │ │ │ mov r0, r4 │ │ │ │ bl 62f1e0 │ │ │ │ vabs.f64 d0, d0 │ │ │ │ vdiv.f64 d8, d8, d0 │ │ │ │ b.n 1f6164 >::_M_default_append(unsigned int)@@Base+0x3a974> │ │ │ │ ... │ │ │ │ - stmia r5!, {r2, r3, r4, r5, r6} │ │ │ │ + stmia r5!, {r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r0, #84] @ 0x54 │ │ │ │ + ldr r4, [r0, #84] @ 0x54 │ │ │ │ lsls r6, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3808] @ 0xee0 │ │ │ │ sub sp, #244 @ 0xf4 │ │ │ │ @@ -521023,57 +521023,57 @@ │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ ldrb r2, [r7, #28] │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r6, [r4, #27] │ │ │ │ lsls r3, r0, #2 │ │ │ │ - subs r3, #54 @ 0x36 │ │ │ │ + subs r3, #58 @ 0x3a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r2, r3, r6} │ │ │ │ + stmia r4!, {r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r2, #64] @ 0x40 │ │ │ │ + ldr r4, [r2, #64] @ 0x40 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #24 │ │ │ │ + subs r3, #28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r4, r5, r6} │ │ │ │ + stmia r4!, {r1, r3, r4, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r4, r5, r7} │ │ │ │ + stmia r3!, {r2, r4, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r4, [r6, #52] @ 0x34 │ │ │ │ + ldr r0, [r7, #52] @ 0x34 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r3!, {r1, r4, r7} │ │ │ │ + stmia r3!, {r1, r2, r4, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r2, #52] @ 0x34 │ │ │ │ + ldr r2, [r3, #52] @ 0x34 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r1, r5} │ │ │ │ + stmia r4!, {r1, r2, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r6} │ │ │ │ + stmia r3!, {r2, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r4, [r0, #48] @ 0x30 │ │ │ │ + ldr r0, [r1, #48] @ 0x30 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r2!, {r1, r4, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r2!, {r1, r3, r4} │ │ │ │ + stmia r2!, {r1, r2, r3, r4} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r3, #28] │ │ │ │ + ldr r2, [r4, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r1!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + stmia r2!, {} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r0, #28] │ │ │ │ + ldr r4, [r0, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r2!, {r3, r7} │ │ │ │ + stmia r2!, {r2, r3, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r1, r2, r6, r7} │ │ │ │ + stmia r1!, {r1, r3, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [r1, #24] │ │ │ │ + ldr r6, [r1, #24] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r1!, {r1, r2, r3, r4, r5, r6} │ │ │ │ + stmia r1!, {r1, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [r0, #20] │ │ │ │ + ldr r6, [r0, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr.w r1, [pc, #3100] @ 1f725c >::_M_default_append(unsigned int)@@Base+0x3ba6c> │ │ │ │ ldr r2, [sp, #172] @ 0xac │ │ │ │ ldr r0, [sp, #40] @ 0x28 │ │ │ │ add r1, pc │ │ │ │ bl 61963c │ │ │ │ cmp r0, #1 │ │ │ │ @@ -522208,193 +522208,193 @@ │ │ │ │ ldr r0, [pc, #372] @ (1f73c0 >::_M_default_append(unsigned int)@@Base+0x3bbd0>) │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ b.w 1f625e >::_M_default_append(unsigned int)@@Base+0x3aa6e> │ │ │ │ nop │ │ │ │ - stmia r1!, {r6, r7} │ │ │ │ + stmia r1!, {r2, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r7} │ │ │ │ + stmia r0!, {r1, r3, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r5, r6} │ │ │ │ + stmia r0!, {r1, r3, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r1, r3, r5} │ │ │ │ + stmia r0!, {r1, r2, r3, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - itte vc │ │ │ │ + ittt vc │ │ │ │ lslvc r7, r6, #1 │ │ │ │ - ittt pl @ unpredictable │ │ │ │ - lslpl r7, r6, #1 │ │ │ │ - bkpt 0x00da │ │ │ │ - lslpl r7, r6, #1 │ │ │ │ - str r4, [r3, #104] @ 0x68 │ │ │ │ + ittt vs @ unpredictable │ │ │ │ + lslvs r7, r6, #1 │ │ │ │ + bkpt 0x00de │ │ │ │ + lslvs r7, r6, #1 │ │ │ │ + str r0, [r4, #104] @ 0x68 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bkpt 0x00b8 │ │ │ │ + bkpt 0x00bc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r7, #100] @ 0x64 │ │ │ │ + str r6, [r7, #100] @ 0x64 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bkpt 0x0068 │ │ │ │ + bkpt 0x006c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r5, #96] @ 0x60 │ │ │ │ + str r6, [r5, #96] @ 0x60 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bkpt 0x0048 │ │ │ │ + bkpt 0x004c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r1, #96] @ 0x60 │ │ │ │ + str r6, [r1, #96] @ 0x60 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r5, r6, r7, pc} │ │ │ │ + pop {r2, r5, r6, r7, pc} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r4, #88] @ 0x58 │ │ │ │ + str r6, [r4, #88] @ 0x58 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r3, r5, r7, pc} │ │ │ │ + pop {r1, r2, r3, r5, r7, pc} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r5, #84] @ 0x54 │ │ │ │ + str r0, [r6, #84] @ 0x54 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r3, r7, pc} │ │ │ │ + pop {r1, r2, r3, r7, pc} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r1, #84] @ 0x54 │ │ │ │ + str r0, [r2, #84] @ 0x54 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r3, r4, r5, pc} │ │ │ │ + pop {r1, r2, r3, r4, r5, pc} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bkpt 0x001a │ │ │ │ + bkpt 0x001e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r2, r4, pc} │ │ │ │ + pop {r3, r4, pc} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r2, r3, r5, r6, r7} │ │ │ │ + pop {r4, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r5, #72] @ 0x48 │ │ │ │ + str r2, [r6, #72] @ 0x48 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r2, r3, r6, r7} │ │ │ │ + pop {r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r1, #72] @ 0x48 │ │ │ │ + str r2, [r2, #72] @ 0x48 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r5, r7} │ │ │ │ + pop {r2, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r4, #68] @ 0x44 │ │ │ │ + str r6, [r4, #68] @ 0x44 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r5, r6} │ │ │ │ + pop {r2, r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r2, r4, r5} │ │ │ │ + pop {r3, r4, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r1, r3, r4} │ │ │ │ + pop {r1, r2, r3, r4} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {} │ │ │ │ + pop {r2} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbnz r6, 1f735c >::_M_default_append(unsigned int)@@Base+0x3bb6c> │ │ │ │ + cbnz r2, 1f735e >::_M_default_append(unsigned int)@@Base+0x3bb6e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbnz r0, 1f735e >::_M_default_append(unsigned int)@@Base+0x3bb6e> │ │ │ │ + cbnz r4, 1f735e >::_M_default_append(unsigned int)@@Base+0x3bb6e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r3, #56] @ 0x38 │ │ │ │ + str r6, [r3, #56] @ 0x38 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 1f7352 >::_M_default_append(unsigned int)@@Base+0x3bb62> │ │ │ │ + cbnz r0, 1f7354 >::_M_default_append(unsigned int)@@Base+0x3bb64> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r1, #52] @ 0x34 │ │ │ │ + str r2, [r2, #52] @ 0x34 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 1f734e >::_M_default_append(unsigned int)@@Base+0x3bb5e> │ │ │ │ + cbnz r0, 1f7350 >::_M_default_append(unsigned int)@@Base+0x3bb60> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r3, #48] @ 0x30 │ │ │ │ + str r2, [r4, #48] @ 0x30 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 1f734e >::_M_default_append(unsigned int)@@Base+0x3bb5e> │ │ │ │ + cbnz r0, 1f7350 >::_M_default_append(unsigned int)@@Base+0x3bb60> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r7, #44] @ 0x2c │ │ │ │ + str r0, [r0, #48] @ 0x30 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r6, 1f734c >::_M_default_append(unsigned int)@@Base+0x3bb5c> │ │ │ │ + cbnz r2, 1f734e >::_M_default_append(unsigned int)@@Base+0x3bb5e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r2, #44] @ 0x2c │ │ │ │ + str r2, [r3, #44] @ 0x2c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - revsh r6, r6 │ │ │ │ + revsh r2, r7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r6, #40] @ 0x28 │ │ │ │ + str r2, [r7, #40] @ 0x28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - revsh r6, r2 │ │ │ │ + revsh r2, r3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r2, #40] @ 0x28 │ │ │ │ + str r2, [r3, #40] @ 0x28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - hlt 0x0036 │ │ │ │ + hlt 0x003a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r6, #36] @ 0x24 │ │ │ │ + str r2, [r7, #36] @ 0x24 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - hlt 0x000a │ │ │ │ + hlt 0x000e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r1, #36] @ 0x24 │ │ │ │ + str r0, [r2, #36] @ 0x24 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r2, 1f736a >::_M_default_append(unsigned int)@@Base+0x3bb7a> │ │ │ │ + cbnz r6, 1f736a >::_M_default_append(unsigned int)@@Base+0x3bb7a> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r5, #24] │ │ │ │ + str r0, [r6, #24] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r0, 1f7358 >::_M_default_append(unsigned int)@@Base+0x3bb68> │ │ │ │ + cbnz r4, 1f7358 >::_M_default_append(unsigned int)@@Base+0x3bb68> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r0, #20] │ │ │ │ + str r4, [r0, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 1f7354 >::_M_default_append(unsigned int)@@Base+0x3bb64> │ │ │ │ + cbnz r0, 1f7356 >::_M_default_append(unsigned int)@@Base+0x3bb66> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r2, #16] │ │ │ │ + str r2, [r3, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 1f7354 >::_M_default_append(unsigned int)@@Base+0x3bb64> │ │ │ │ + cbnz r0, 1f7356 >::_M_default_append(unsigned int)@@Base+0x3bb66> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r6, #12] │ │ │ │ + str r2, [r7, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r0, 1f7352 >::_M_default_append(unsigned int)@@Base+0x3bb62> │ │ │ │ + cbnz r4, 1f7352 >::_M_default_append(unsigned int)@@Base+0x3bb62> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r1, #12] │ │ │ │ + str r6, [r1, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb8dc │ │ │ │ + @ instruction: 0xb8e0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [r3, #8] │ │ │ │ + str r2, [r4, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb8ae │ │ │ │ + @ instruction: 0xb8b2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r6, #4] │ │ │ │ + str r4, [r6, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb880 │ │ │ │ + @ instruction: 0xb884 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r2, [r0, #4] │ │ │ │ + str r6, [r0, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r6, #124 @ 0x7c │ │ │ │ + adds r6, #128 @ 0x80 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb84e │ │ │ │ + @ instruction: 0xb852 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r2, #0] │ │ │ │ + str r4, [r2, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r6, r5, #0 │ │ │ │ + adds r2, r6, #0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb81c │ │ │ │ + @ instruction: 0xb820 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r6, [r3, r7] │ │ │ │ + ldrsh r2, [r4, r7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r4, r2, r7 │ │ │ │ + subs r0, r3, r7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb7e8 │ │ │ │ + @ instruction: 0xb7ec │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r2, [r5, r6] │ │ │ │ + ldrsh r6, [r5, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r4, [sp, #384] @ 0x180 │ │ │ │ + str r4, [sp, #400] @ 0x190 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xb7b4 │ │ │ │ + @ instruction: 0xb7b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r6, [r6, r5] │ │ │ │ + ldrsh r2, [r7, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r4, [sp, #280] @ 0x118 │ │ │ │ + str r4, [sp, #296] @ 0x128 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xb784 │ │ │ │ + @ instruction: 0xb788 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsh r0, [r1, r5] │ │ │ │ + ldrsh r4, [r1, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb68e │ │ │ │ + @ instruction: 0xb692 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cpsid a │ │ │ │ + @ instruction: 0xb678 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - push {r1, r2, r6, lr} │ │ │ │ + push {r1, r3, r6, lr} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - push {r1, r4, lr} │ │ │ │ + push {r1, r2, r4, lr} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r6, [r2, r3] │ │ │ │ + ldrb r2, [r3, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r1, r2, r4, r5, r6, r7} │ │ │ │ + push {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r7, r2] │ │ │ │ + ldrb r6, [r7, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ str r0, [sp, #40] @ 0x28 │ │ │ │ movw r1, #269 @ 0x10d │ │ │ │ ldr.w r0, [pc, #1540] @ 1f79d0 >::_M_default_append(unsigned int)@@Base+0x3c1e0> │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -522949,100 +522949,100 @@ │ │ │ │ vldr d7, [pc, #12] @ 1f79c8 >::_M_default_append(unsigned int)@@Base+0x3c1d8> │ │ │ │ add r3, r6 │ │ │ │ mov r6, r5 │ │ │ │ str r3, [sp, #80] @ 0x50 │ │ │ │ b.n 1f7a8c >::_M_default_append(unsigned int)@@Base+0x3c29c> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - cbz r2, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ + cbz r6, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r4, [r5, r4] │ │ │ │ + ldrh r0, [r6, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r0, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ + cbz r4, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r1, r4] │ │ │ │ + ldrh r4, [r1, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r0, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ + cbz r4, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r5, r3] │ │ │ │ + ldrh r4, [r5, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 1f7a2c >::_M_default_append(unsigned int)@@Base+0x3c23c> │ │ │ │ + cbz r2, 1f7a2e >::_M_default_append(unsigned int)@@Base+0x3c23e> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r0, r3] │ │ │ │ + ldrh r2, [r1, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - uxtb r4, r4 │ │ │ │ + uxtb r0, r5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r4, [r4, r2] │ │ │ │ + ldrh r0, [r5, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - uxtb r2, r0 │ │ │ │ + uxtb r6, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r2, [r0, r2] │ │ │ │ + ldrh r6, [r0, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - uxth r0, r4 │ │ │ │ + uxth r4, r4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r0, [r4, r1] │ │ │ │ + ldrh r4, [r4, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - sxtb r6, r7 │ │ │ │ + uxth r2, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh r6, [r7, r0] │ │ │ │ + ldrh r2, [r0, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r2, 1f7a3c >::_M_default_append(unsigned int)@@Base+0x3c24c> │ │ │ │ + cbz r6, 1f7a3c >::_M_default_append(unsigned int)@@Base+0x3c24c> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r4, 1f7a26 >::_M_default_append(unsigned int)@@Base+0x3c236> │ │ │ │ + cbz r0, 1f7a28 >::_M_default_append(unsigned int)@@Base+0x3c238> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r2, 1f7a2a >::_M_default_append(unsigned int)@@Base+0x3c23a> │ │ │ │ + cbz r6, 1f7a2a >::_M_default_append(unsigned int)@@Base+0x3c23a> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [r7, r3] │ │ │ │ + ldr r6, [r7, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 1f7a28 >::_M_default_append(unsigned int)@@Base+0x3c238> │ │ │ │ + cbz r2, 1f7a2a >::_M_default_append(unsigned int)@@Base+0x3c23a> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [r3, r3] │ │ │ │ + ldr r4, [r3, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - sub sp, #480 @ 0x1e0 │ │ │ │ + sub sp, #496 @ 0x1f0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r4, [r7, r2] │ │ │ │ + ldr r0, [r0, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - sub sp, #360 @ 0x168 │ │ │ │ + sub sp, #376 @ 0x178 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r6, [r3, r2] │ │ │ │ + ldr r2, [r4, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - sub sp, #88 @ 0x58 │ │ │ │ + sub sp, #104 @ 0x68 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r7, #50 @ 0x32 │ │ │ │ + movs r7, #54 @ 0x36 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [r6, r0] │ │ │ │ + ldr r4, [r6, r0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r2, 1f7a66 >::_M_default_append(unsigned int)@@Base+0x3c276> │ │ │ │ + cbz r6, 1f7a66 >::_M_default_append(unsigned int)@@Base+0x3c276> │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add sp, #80 @ 0x50 │ │ │ │ + add sp, #96 @ 0x60 │ │ │ │ lsls r7, r6, #1 │ │ │ │ @ instruction: 0xe989ffff │ │ │ │ - sub sp, #40 @ 0x28 │ │ │ │ + sub sp, #56 @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r6, sp, #984 @ 0x3d8 │ │ │ │ + add r6, sp, #1000 @ 0x3e8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r2, [r7, r2] │ │ │ │ + ldrsb r6, [r7, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r6, sp, #856 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r0, [pc, #904] @ (1f8c24 >::_M_default_append(unsigned int)@@Base+0x3d434>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #1016 @ (adr r0, 1f8c98 >::_M_default_append(unsigned int)@@Base+0x3d4a8>) │ │ │ │ + add r1, pc, #8 @ (adr r1, 1f88a8 >::_M_default_append(unsigned int)@@Base+0x3d0b8>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [pc, #776] @ (1f8bac >::_M_default_append(unsigned int)@@Base+0x3d3bc>) │ │ │ │ + ldr r0, [pc, #792] @ (1f8bbc >::_M_default_append(unsigned int)@@Base+0x3d3cc>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #672 @ (adr r0, 1f8b48 >::_M_default_append(unsigned int)@@Base+0x3d358>) │ │ │ │ + add r0, pc, #688 @ (adr r0, 1f8b58 >::_M_default_append(unsigned int)@@Base+0x3d368>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [pc, #432] @ (1f8a5c >::_M_default_append(unsigned int)@@Base+0x3d26c>) │ │ │ │ + ldr r0, [pc, #448] @ (1f8a6c >::_M_default_append(unsigned int)@@Base+0x3d27c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #320 @ (adr r0, 1f89f0 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#1 │ │ │ │ - mov r4, r7 │ │ │ │ + mov r0, r8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [sp, #352] @ 0x160 │ │ │ │ + ldr r6, [sp, #368] @ 0x170 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mov r2, r3 │ │ │ │ + mov r6, r3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [sp, #120] @ 0x78 │ │ │ │ + ldr r6, [sp, #136] @ 0x88 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r8, ip │ │ │ │ + cmp ip, ip │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [sp, #1016] @ 0x3f8 │ │ │ │ + ldr r6, [sp, #8] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp lr, r7 │ │ │ │ + cmp sl, r8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [sp, #656] @ 0x290 │ │ │ │ + ldr r5, [sp, #672] @ 0x2a0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r6, ip │ │ │ │ + cmp r2, sp │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [sp, #520] @ 0x208 │ │ │ │ + ldr r5, [sp, #536] @ 0x218 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r4, r8 │ │ │ │ + cmp r0, r9 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r2, r4, #5 │ │ │ │ + lsls r6, r4, #5 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r0, r3, #4 │ │ │ │ + lsls r4, r3, #4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r0, #7] │ │ │ │ + ldrb r0, [r1, #7] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r4, r2, r4 │ │ │ │ + subs r0, r3, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r2, #6] │ │ │ │ + ldrb r0, [r3, #6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r5, [sp, #752] @ 0x2f0 │ │ │ │ + ldr r5, [sp, #768] @ 0x300 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r5, [sp, #664] @ 0x298 │ │ │ │ + ldr r5, [sp, #680] @ 0x2a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r0, r5, #14 │ │ │ │ + asrs r4, r5, #14 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r2, r1, #13 │ │ │ │ + asrs r6, r1, #13 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r0, r0, #14 │ │ │ │ + asrs r4, r0, #14 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mvns r6, r3 │ │ │ │ + mvns r2, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #792] @ 0x318 │ │ │ │ + ldr r3, [sp, #808] @ 0x328 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bics r2, r1 │ │ │ │ + bics r6, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #664] @ 0x298 │ │ │ │ + ldr r3, [sp, #680] @ 0x2a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - muls r2, r5 │ │ │ │ + muls r6, r5 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #544] @ 0x220 │ │ │ │ + ldr r3, [sp, #560] @ 0x230 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - muls r4, r1 │ │ │ │ + muls r0, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #424] @ 0x1a8 │ │ │ │ + ldr r3, [sp, #440] @ 0x1b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - orrs r6, r5 │ │ │ │ + orrs r2, r6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #280] @ 0x118 │ │ │ │ + ldr r3, [sp, #296] @ 0x128 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - orrs r2, r1 │ │ │ │ + orrs r6, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r6, r6, #7 │ │ │ │ + asrs r2, r7, #7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r4, r2, #8 │ │ │ │ + asrs r0, r3, #8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [r2, r6] │ │ │ │ + str r6, [r2, r6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [sp, #848] @ 0x350 │ │ │ │ + ldr r2, [sp, #864] @ 0x360 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r0, r3 │ │ │ │ + cmp r4, r3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - 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#8] │ │ │ │ + ldr r2, [sp, #24] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - rors r6, r0 │ │ │ │ + rors r2, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #912] @ 0x390 │ │ │ │ + ldr r1, [sp, #928] @ 0x3a0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - sbcs r0, r5 │ │ │ │ + sbcs r4, r5 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #792] @ 0x318 │ │ │ │ + ldr r1, [sp, #808] @ 0x328 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - sbcs r2, r1 │ │ │ │ + sbcs r6, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #672] @ 0x2a0 │ │ │ │ + ldr r1, [sp, #688] @ 0x2b0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adcs r4, r5 │ │ │ │ + adcs r0, r6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #552] @ 0x228 │ │ │ │ + ldr r1, [sp, #568] @ 0x238 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adcs r6, r1 │ │ │ │ + adcs r2, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #432] @ 0x1b0 │ │ │ │ + ldr r1, [sp, #448] @ 0x1c0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r0, r6 │ │ │ │ + asrs r4, r6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #312] @ 0x138 │ │ │ │ + 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>::_M_default_append(unsigned int)@@Base+0x3db32> │ │ │ │ - @ instruction: 0xffff98d0 │ │ │ │ + @ instruction: 0xffff98d4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [sp, #96] @ 0x60 │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ lsls r7, r6, #1 │ │ │ │ lsls r7, r6, #12 │ │ │ │ movs r0, r0 │ │ │ │ - str r7, [sp, #304] @ 0x130 │ │ │ │ + str r7, [sp, #320] @ 0x140 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r7, #16 │ │ │ │ + subs r7, #20 │ │ │ │ lsls r6, r6, #1 │ │ │ │ str r6, [r0, r5] │ │ │ │ lsls r3, r0, #2 │ │ │ │ - str r7, [sp, #96] @ 0x60 │ │ │ │ + str r7, [sp, #112] @ 0x70 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r6, #220 @ 0xdc │ │ │ │ + subs r6, #224 @ 0xe0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ cbz r3, 1f92c6 >::_M_default_append(unsigned int)@@Base+0x3dad6> │ │ │ │ - vtbx.8 d25, {d15}, d16 │ │ │ │ + vtbx.8 d25, {d15}, d20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [sp, #496] @ 0x1f0 │ │ │ │ + ldr r0, [sp, #512] @ 0x200 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r6, [sp, #776] @ 0x308 │ │ │ │ + str r6, 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0xe4 │ │ │ │ + subs r5, #232 @ 0xe8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [sp, #600] @ 0x258 │ │ │ │ + ldr r0, [sp, #616] @ 0x268 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [sp, #880] @ 0x370 │ │ │ │ + ldr r0, [sp, #896] @ 0x380 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #920] @ 0x398 │ │ │ │ + str r5, [sp, #936] @ 0x3a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r5, #170 @ 0xaa │ │ │ │ + subs r5, #174 @ 0xae │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [sp, #784] @ 0x310 │ │ │ │ + ldr r0, [sp, #800] @ 0x320 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [sp, #936] @ 0x3a8 │ │ │ │ + ldr r0, [sp, #952] @ 0x3b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #688] @ 0x2b0 │ │ │ │ + str r5, [sp, #704] @ 0x2c0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r5, #112 @ 0x70 │ │ │ │ + subs r5, #116 @ 0x74 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r5, [sp, #568] @ 0x238 │ │ │ │ + str r5, [sp, #584] @ 0x248 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r5, #80 @ 0x50 │ │ │ │ + subs r5, #84 @ 0x54 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [sp, #688] @ 0x2b0 │ │ │ │ + ldr r0, [sp, #704] @ 0x2c0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [sp, #872] @ 0x368 │ │ │ │ + ldr r0, [sp, #888] @ 0x378 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #328] @ 0x148 │ │ │ │ + str r5, [sp, #344] @ 0x158 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r5, #22 │ │ │ │ + subs r5, #26 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [sp, #704] @ 0x2c0 │ │ │ │ + ldr r0, [sp, #720] @ 0x2d0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r1, [sp, #72] @ 0x48 │ │ │ │ + ldr r1, [sp, #88] @ 0x58 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ + str r5, [sp, #72] @ 0x48 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r4, #210 @ 0xd2 │ │ │ │ + subs r4, #214 @ 0xd6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1f8f50 >::_M_default_append(unsigned int)@@Base+0x3d760> │ │ │ │ @@ -525445,17 +525445,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r3, [sp, #1008] @ 0x3f0 │ │ │ │ + str r4, [sp, #0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r3, #192 @ 0xc0 │ │ │ │ + subs r3, #196 @ 0xc4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r2, [pc, #84] @ (1f93c4 >::_M_default_append(unsigned int)@@Base+0x3dbd4>) │ │ │ │ sub sp, #16 │ │ │ │ @@ -525492,15 +525492,15 @@ │ │ │ │ pop {r4, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldr r5, [pc, #840] @ (1f9710 >::_M_default_append(unsigned int)@@Base+0x3df20>) │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r7, [sp, #672] @ 0x2a0 │ │ │ │ + str r7, [sp, #688] @ 0x2b0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r5, [pc, #640] @ (1f9654 >::_M_default_append(unsigned int)@@Base+0x3de64>) │ │ │ │ lsls r3, r0, #2 │ │ │ │ push {lr} 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r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #416] @ (1f963c >::_M_default_append(unsigned int)@@Base+0x3de4c>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -525744,39 +525744,39 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 1f95cc >::_M_default_append(unsigned int)@@Base+0x3dddc> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldr r4, [pc, #680] @ (1f98e8 >::_M_default_append(unsigned int)@@Base+0x3e0f8>) │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r6, [sp, #440] @ 0x1b8 │ │ │ │ + str r6, [sp, #456] @ 0x1c8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blx r7 │ │ │ │ + blxns r7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [sp, #136] @ 0x88 │ │ │ │ + str r6, [sp, #152] @ 0x98 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #792] @ 0x318 │ │ │ │ + str r5, [sp, #808] @ 0x328 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r1, #102 @ 0x66 │ │ │ │ + subs r1, #106 @ 0x6a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r5, [sp, #648] @ 0x288 │ │ │ │ + str r5, [sp, #664] @ 0x298 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r1, #66 @ 0x42 │ │ │ │ + subs r1, #70 @ 0x46 │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr r3, [pc, #480] @ (1f9844 >::_M_default_append(unsigned int)@@Base+0x3e054>) │ │ │ │ lsls r3, r0, #2 │ │ │ │ - str r5, [sp, #408] @ 0x198 │ │ │ │ + str r5, [sp, #424] @ 0x1a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r1, #6 │ │ │ │ + subs r1, #10 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r5, [sp, #408] @ 0x198 │ │ │ │ + str r5, [sp, #424] @ 0x1a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r5, [sp, #232] @ 0xe8 │ │ │ │ + str r5, [sp, #248] @ 0xf8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r0, #216 @ 0xd8 │ │ │ │ + subs r0, #220 @ 0xdc │ │ │ │ lsls r6, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ mov r8, r0 │ │ │ │ @@ -526029,49 +526029,49 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 1f974c 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│ lsls r6, r6, #1 │ │ │ │ - str r2, [sp, #848] @ 0x350 │ │ │ │ + str r2, [sp, #864] @ 0x360 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r6, #116 @ 0x74 │ │ │ │ + adds r6, #120 @ 0x78 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [sp, #744] @ 0x2e8 │ │ │ │ + str r2, [sp, #760] @ 0x2f8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r6, #90 @ 0x5a │ │ │ │ + adds r6, #94 @ 0x5e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [sp, #640] @ 0x280 │ │ │ │ + str r2, [sp, #656] @ 0x290 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r6, #64 @ 0x40 │ │ │ │ + adds r6, #68 @ 0x44 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [sp, #536] @ 0x218 │ │ │ │ + str r2, [sp, #552] @ 0x228 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r6, #38 @ 0x26 │ │ │ │ + adds r6, #42 @ 0x2a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [sp, #432] @ 0x1b0 │ │ │ │ + str r2, [sp, #448] @ 0x1c0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r6, #12 │ │ │ │ + adds r6, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ movs r1, #24 │ │ │ │ @@ -526719,77 +526719,77 @@ │ │ │ │ b.n 1f9ed0 >::_M_default_append(unsigned int)@@Base+0x3e6e0> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ bxns pc │ │ │ │ lsls r3, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r1, [sp, #424] @ 0x1a8 │ │ │ │ + str r1, [sp, #440] @ 0x1b8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r1, [sp, #0] │ │ │ │ + str r1, [sp, #16] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r4, #158 @ 0x9e │ │ │ │ + adds r4, #162 @ 0xa2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ mov r8, sl │ │ │ │ lsls r3, r0, #2 │ │ │ │ - ldrh r0, [r0, #46] @ 0x2e │ │ │ │ + ldrh r4, [r0, #46] @ 0x2e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r1, #102 @ 0x66 │ │ │ │ + adds r1, #106 @ 0x6a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r4, #36] @ 0x24 │ │ │ │ + ldrh r0, [r5, #36] @ 0x24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r0, #74 @ 0x4a │ │ │ │ + adds r0, #78 @ 0x4e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r6, #34] @ 0x22 │ │ │ │ + ldrh r6, [r6, #34] @ 0x22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r0, #24 │ │ │ │ + adds r0, #28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r2, #34] @ 0x22 │ │ │ │ + ldrh r4, [r2, #34] @ 0x22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #246 @ 0xf6 │ │ │ │ + cmp r7, #250 @ 0xfa │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r6, [r5, #32] │ │ │ │ + ldrh r2, [r6, #32] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #212 @ 0xd4 │ │ │ │ + cmp r7, #216 @ 0xd8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r1, #32] │ │ │ │ + ldrh r0, [r2, #32] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #178 @ 0xb2 │ │ │ │ + cmp r7, #182 @ 0xb6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r5, #30] │ │ │ │ + ldrh r6, [r5, #30] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #144 @ 0x90 │ │ │ │ + cmp r7, #148 @ 0x94 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r1, #30] │ │ │ │ + ldrh r4, [r1, #30] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #110 @ 0x6e │ │ │ │ + cmp r7, #114 @ 0x72 │ │ │ │ lsls r6, r6, #1 │ │ │ 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[r6, r7] │ │ │ │ + @ instruction: 0xfbb20075 │ │ │ │ + ldrsb r2, [r7, r7] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xfb960075 │ │ │ │ - ldrsb r0, [r7, r6] │ │ │ │ + @ instruction: 0xfb9a0075 │ │ │ │ + ldrsb r4, [r7, r6] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xfb580075 │ │ │ │ - ldr r6, [r7, r2] │ │ │ │ + @ instruction: 0xfb5c0075 │ │ │ │ + ldr r2, [r0, r3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrsb r0, [r5, r5] │ │ │ │ + ldrsb r4, [r5, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xfb080075 │ │ │ │ - ldr r2, [r5, r2] │ │ │ │ + @ instruction: 0xfb0c0075 │ │ │ │ + ldr r6, [r5, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r3, r5} │ │ │ │ + ldmia r2!, {r1, r4, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsb r6, [r4, r4] │ │ │ │ + ldrsb r2, [r5, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xfac60075 │ │ │ │ - ldrsb r4, [r1, r4] │ │ │ │ + @ instruction: 0xfaca0075 │ │ │ │ + ldrsb r0, [r2, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xfaac0075 │ │ │ │ + @ instruction: 0xfab00075 │ │ │ │ vldr d0, [pc, #708] @ 1fd7a0 >::_M_default_append(unsigned int)@@Base+0x41fb0> │ │ │ │ ldr r3, [r5, #4] │ │ │ │ mov r0, r6 │ │ │ │ ldr r1, [sp, #104] @ 0x68 │ │ │ │ ldr r2, [r3, r7] │ │ │ │ vldr d6, [r2, #128] @ 0x80 │ │ │ │ vldr d7, [r2, #136] @ 0x88 │ │ │ │ @@ -531762,37 +531762,37 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ movs r0, #0 │ │ │ │ add r0, pc, #380 @ (adr r0, 1fd92c >::_M_default_append(unsigned int)@@Base+0x4213c>) │ │ │ │ tst r2, r0 │ │ │ │ - strb r6, [r5, r4] │ │ │ │ + strb r2, [r6, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str.w r0, [lr, #117] @ 0x75 │ │ │ │ - strb r2, [r2, r4] │ │ │ │ + ldr.w r0, [r2, #117] @ 0x75 │ │ │ │ + strb r6, [r2, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh.w r0, [r2, #117] @ 0x75 │ │ │ │ - stmia r7!, {r4, r6, r7} │ │ │ │ + ldrh.w r0, [r6, #117] @ 0x75 │ │ │ │ + stmia r7!, {r2, r4, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r1, r3] │ │ │ │ + strb r6, [r1, r3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str??.w r0, [sl, r5, lsl #3] │ │ │ │ - strb r6, [r5, r2] │ │ │ │ + str??.w r0, [lr, r5, lsl #3] │ │ │ │ + strb r2, [r6, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str.w r0, [lr, r5, lsl #3] │ │ │ │ - strb r2, [r2, r2] │ │ │ │ + ldr.w r0, [r2, r5, lsl #3] │ │ │ │ + strb r6, [r2, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrh.w r0, [r2, r5, lsl #3] │ │ │ │ - strb r0, [r7, r1] │ │ │ │ + ldrh.w r0, [r6, r5, lsl #3] │ │ │ │ + strb r4, [r7, r1] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb.w r0, [r8, r5, lsl #3] │ │ │ │ - strb r4, [r3, r1] │ │ │ │ + ldrb.w r0, [ip, r5, lsl #3] │ │ │ │ + strb r0, [r4, r1] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xf7fc0075 │ │ │ │ + strb.w r0, [r0, r5, lsl #3] │ │ │ │ ldrb.w r2, [r4, #385] @ 0x181 │ │ │ │ and.w r2, r2, #28 │ │ │ │ subs r2, #4 │ │ │ │ tst.w r2, #248 @ 0xf8 │ │ │ │ bne.n 1fd8a6 >::_M_default_append(unsigned int)@@Base+0x420b6> │ │ │ │ vldr d7, [r4, #64] @ 0x40 │ │ │ │ vcmpe.f64 d7, d8 │ │ │ │ @@ -532161,25 +532161,25 @@ │ │ │ │ ble.w 1fed8a >::_M_default_append(unsigned int)@@Base+0x4359a> │ │ │ │ movs r4, #0 │ │ │ │ strd r8, r6, [sp, #96] @ 0x60 │ │ │ │ mov r8, r7 │ │ │ │ mov r7, r4 │ │ │ │ b.n 1fdc4e >::_M_default_append(unsigned int)@@Base+0x4245e> │ │ │ │ ... │ │ │ │ - strh r2, [r1, r3] │ │ │ │ + strh r6, [r1, r3] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xf66a0075 │ │ │ │ - strb r4, [r0, r0] │ │ │ │ + @ instruction: 0xf66e0075 │ │ │ │ + strb r0, [r1, r0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r0, [r6, r5] │ │ │ │ + str r4, [r6, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds.w r0, r0, #16056320 @ 0xf50000 │ │ │ │ - str r2, [r6, r2] │ │ │ │ + adds.w r0, r4, #16056320 @ 0xf50000 │ │ │ │ + str r6, [r6, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xf7460075 │ │ │ │ + @ instruction: 0xf74a0075 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ adds r7, #1 │ │ │ │ cmp r3, r7 │ │ │ │ beq.w 1fe076 >::_M_default_append(unsigned int)@@Base+0x42886> │ │ │ │ ldr r0, [sp, #84] @ 0x54 │ │ │ │ bl 4ce02c │ │ │ │ ldr.w r4, [r0, r7, lsl #2] │ │ │ │ @@ -532572,36 +532572,36 @@ │ │ │ │ b.w 1fd2e4 >::_M_default_append(unsigned int)@@Base+0x41af4> │ │ │ │ ldrb.w r3, [r2, #385] @ 0x181 │ │ │ │ lsls r2, r3, #30 │ │ │ │ beq.w 1fdfc8 >::_M_default_append(unsigned int)@@Base+0x427d8> │ │ │ │ b.n 1fdfb4 >::_M_default_append(unsigned int)@@Base+0x427c4> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - movs r0, r2 │ │ │ │ + movs r4, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r4, [pc, #760] @ (1fe3d8 >::_M_default_append(unsigned int)@@Base+0x42be8>) │ │ │ │ + ldr r4, [pc, #776] @ (1fe3e8 >::_M_default_append(unsigned int)@@Base+0x42bf8>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - orrs.w r0, lr, #117 @ 0x75 │ │ │ │ - ldr r4, [pc, #664] @ (1fe380 >::_M_default_append(unsigned int)@@Base+0x42b90>) │ │ │ │ + orn r0, r2, #117 @ 0x75 │ │ │ │ + ldr r4, [pc, #680] @ (1fe390 >::_M_default_append(unsigned int)@@Base+0x42ba0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - orr.w r0, r6, #117 @ 0x75 │ │ │ │ - ldr r4, [pc, #568] @ (1fe328 >::_M_default_append(unsigned int)@@Base+0x42b38>) │ │ │ │ + orr.w r0, sl, #117 @ 0x75 │ │ │ │ + ldr r4, [pc, #584] @ (1fe338 >::_M_default_append(unsigned int)@@Base+0x42b48>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bic.w r0, lr, #117 @ 0x75 │ │ │ │ - lsrs r4, r7, #24 │ │ │ │ + bics.w r0, r2, #117 @ 0x75 │ │ │ │ + lsrs r0, r0, #25 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldr r3, [pc, #72] @ (1fe144 >::_M_default_append(unsigned int)@@Base+0x42954>) │ │ │ │ + ldr r3, [pc, #88] @ (1fe154 >::_M_default_append(unsigned int)@@Base+0x42964>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mrc 0, 5, r0, cr2, cr5, {3} │ │ │ │ - ldr r2, [pc, #1000] @ (1fe4ec >::_M_default_append(unsigned int)@@Base+0x42cfc>) │ │ │ │ + mrc 0, 5, r0, cr6, cr5, {3} │ │ │ │ + ldr r2, [pc, #1016] @ (1fe4fc >::_M_default_append(unsigned int)@@Base+0x42d0c>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mrc 0, 4, r0, cr10, cr5, {3} │ │ │ │ - ldr r2, [pc, #712] @ (1fe3d4 >::_M_default_append(unsigned int)@@Base+0x42be4>) │ │ │ │ + mrc 0, 4, r0, cr14, cr5, {3} │ │ │ │ + ldr r2, [pc, #728] @ (1fe3e4 >::_M_default_append(unsigned int)@@Base+0x42bf4>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mrc 0, 2, r0, cr2, cr5, {3} │ │ │ │ + mrc 0, 2, r0, cr6, cr5, {3} │ │ │ │ ldr r6, [sp, #68] @ 0x44 │ │ │ │ ldr r7, [sp, #88] @ 0x58 │ │ │ │ mov r3, r0 │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ ldr r0, [sp, #72] @ 0x48 │ │ │ │ mov r1, sl │ │ │ │ bl 59a018 │ │ │ │ @@ -533012,34 +533012,34 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.w 1fd2e4 >::_M_default_append(unsigned int)@@Base+0x41af4> │ │ │ │ movs r0, r0 │ │ │ │ add r2, pc, #0 @ (adr r2, 1fe5ac >::_M_default_append(unsigned int)@@Base+0x42dbc>) │ │ │ │ subs r4, r2, r2 │ │ │ │ negs r5, r5 │ │ │ │ ... │ │ │ │ - ldr r4, [pc, #576] @ (1fe7fc >::_M_default_append(unsigned int)@@Base+0x4300c>) │ │ │ │ + ldr r4, [pc, #592] @ (1fe80c >::_M_default_append(unsigned int)@@Base+0x4301c>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r0, [pc, #768] @ (1fe8c0 >::_M_default_append(unsigned int)@@Base+0x430d0>) │ │ │ │ + ldr r0, [pc, #784] @ (1fe8d0 >::_M_default_append(unsigned int)@@Base+0x430e0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stcl 0, cr0, [r0], #-468 @ 0xfffffe2c │ │ │ │ - ldr r0, [pc, #440] @ (1fe780 >::_M_default_append(unsigned int)@@Base+0x42f90>) │ │ │ │ + stcl 0, cr0, [r4], #-468 @ 0xfffffe2c │ │ │ │ + ldr r0, [pc, #456] @ (1fe790 >::_M_default_append(unsigned int)@@Base+0x42fa0>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0x47a2 │ │ │ │ + @ instruction: 0x47a6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adc.w r0, r2, r5, ror #1 │ │ │ │ - ldr r0, [pc, #1008] @ (1fe9c4 >::_M_default_append(unsigned int)@@Base+0x431d4>) │ │ │ │ + adc.w r0, r6, r5, ror #1 │ │ │ │ + ldr r1, [pc, #0] @ (1fe5d4 >::_M_default_append(unsigned int)@@Base+0x42de4>) │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp ip, pc │ │ │ │ + mov r0, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xe99c0075 │ │ │ │ - @ instruction: 0xb8d2 │ │ │ │ + @ instruction: 0xe9a00075 │ │ │ │ + @ instruction: 0xb8d6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp sl, r9 │ │ │ │ + cmp lr, r9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strd r0, r0, [sl, #-468]! @ 0x1d4 │ │ │ │ + strd r0, r0, [lr, #-468]! @ 0x1d4 │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ mov r6, r7 │ │ │ │ mov r7, r9 │ │ │ │ ldr.w r3, [r5, #160] @ 0xa0 │ │ │ │ cmp r3, #0 │ │ │ │ bne.w 1fec9c >::_M_default_append(unsigned int)@@Base+0x434ac> │ │ │ │ ldr r3, [sp, #144] @ 0x90 │ │ │ │ @@ -533442,45 +533442,45 @@ │ │ │ │ add r1, sp, #168 @ 0xa8 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ bl 1c398 │ │ │ │ b.n 1fe9fe >::_M_default_append(unsigned int)@@Base+0x4320e> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - bx r0 │ │ │ │ + bxns r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mov lr, sp │ │ │ │ + mov sl, lr │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add lr, r3 │ │ │ │ + add sl, r4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strex r0, r0, [r6, #468] @ 0x1d4 │ │ │ │ - add r4, sp │ │ │ │ + strex r0, r0, [sl, #468] @ 0x1d4 │ │ │ │ + add r0, lr │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xe80c0075 │ │ │ │ - add r2, r8 │ │ │ │ + @ instruction: 0xe8100075 │ │ │ │ + add r6, r8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1fea54 >::_M_default_append(unsigned int)@@Base+0x43264> │ │ │ │ + b.n 1fea5c >::_M_default_append(unsigned int)@@Base+0x4326c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r0, r3 │ │ │ │ + add r4, r3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1fea08 >::_M_default_append(unsigned int)@@Base+0x43218> │ │ │ │ + b.n 1fea10 >::_M_default_append(unsigned int)@@Base+0x43220> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mvns r2, r3 │ │ │ │ + mvns r6, r3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - mvns r4, r2 │ │ │ │ + mvns r0, r3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7, {r1, r2, r4, r5, r6, r7} │ │ │ │ + ldmia r7, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - cmp ip, lr │ │ │ │ + cmp r8, pc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - tst r0, r5 │ │ │ │ + tst r4, r5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add sl, r1 │ │ │ │ + add lr, r1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, ip │ │ │ │ + add r6, ip │ │ │ │ lsls r7, r6, #1 │ │ │ │ vldr d5, [r8, #128] @ 0x80 │ │ │ │ vmov.f64 d6, #112 @ 0x3f800000 1.0 │ │ │ │ vldr d7, [r8, #136] @ 0x88 │ │ │ │ vabs.f64 d3, d5 │ │ │ │ vsub.f64 d2, d5, d7 │ │ │ │ vabs.f64 d4, d7 │ │ │ │ @@ -533809,61 +533809,61 @@ │ │ │ │ vcmpe.f64 d4, d6 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ it ge │ │ │ │ vmovge.f64 d7, d4 │ │ │ │ b.w 1fe1e2 >::_M_default_append(unsigned int)@@Base+0x429f2> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - subs r7, #46 @ 0x2e │ │ │ │ + subs r7, #50 @ 0x32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r7, #20 │ │ │ │ + subs r7, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r6, #196 @ 0xc4 │ │ │ │ + subs r6, #200 @ 0xc8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r7, #252 @ 0xfc │ │ │ │ + ands r0, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r6, #146 @ 0x92 │ │ │ │ + subs r6, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff304 >::_M_default_append(unsigned int)@@Base+0x43b14> │ │ │ │ + b.n 1ff30c >::_M_default_append(unsigned int)@@Base+0x43b1c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, #100 @ 0x64 │ │ │ │ + subs r6, #104 @ 0x68 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff2b0 >::_M_default_append(unsigned int)@@Base+0x43ac0> │ │ │ │ + b.n 1ff2b8 >::_M_default_append(unsigned int)@@Base+0x43ac8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, #76 @ 0x4c │ │ │ │ + subs r6, #80 @ 0x50 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff288 >::_M_default_append(unsigned int)@@Base+0x43a98> │ │ │ │ + b.n 1ff290 >::_M_default_append(unsigned int)@@Base+0x43aa0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, #48 @ 0x30 │ │ │ │ + subs r6, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff258 >::_M_default_append(unsigned int)@@Base+0x43a68> │ │ │ │ + b.n 1ff260 >::_M_default_append(unsigned int)@@Base+0x43a70> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, #0 │ │ │ │ + subs r6, #4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff200 >::_M_default_append(unsigned int)@@Base+0x43a10> │ │ │ │ + b.n 1ff208 >::_M_default_append(unsigned int)@@Base+0x43a18> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r5, #230 @ 0xe6 │ │ │ │ + subs r5, #234 @ 0xea │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff1d4 >::_M_default_append(unsigned int)@@Base+0x439e4> │ │ │ │ + b.n 1ff1dc >::_M_default_append(unsigned int)@@Base+0x439ec> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r5, #164 @ 0xa4 │ │ │ │ + subs r5, #168 @ 0xa8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff158 >::_M_default_append(unsigned int)@@Base+0x43968> │ │ │ │ + b.n 1ff160 >::_M_default_append(unsigned int)@@Base+0x43970> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r5, #118 @ 0x76 │ │ │ │ + subs r5, #122 @ 0x7a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff104 >::_M_default_append(unsigned int)@@Base+0x43914> │ │ │ │ + b.n 1ff10c >::_M_default_append(unsigned int)@@Base+0x4391c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r5, #76 @ 0x4c │ │ │ │ + subs r5, #80 @ 0x50 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff0b8 >::_M_default_append(unsigned int)@@Base+0x438c8> │ │ │ │ + b.n 1ff0c0 >::_M_default_append(unsigned int)@@Base+0x438d0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r5, #8 │ │ │ │ + subs r5, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - b.n 1ff038 >::_M_default_append(unsigned int)@@Base+0x43848> │ │ │ │ + b.n 1ff040 >::_M_default_append(unsigned int)@@Base+0x43850> │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr.w r8, [pc, #852] @ 1ff240 >::_M_default_append(unsigned int)@@Base+0x43a50> │ │ │ │ mov r0, r6 │ │ │ │ bl 613af8 │ │ │ │ add r1, sp, #120 @ 0x78 │ │ │ │ add r8, pc │ │ │ │ movw r3, #2202 @ 0x89a │ │ │ │ @@ -534157,58 +534157,58 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.w 1fd2e4 >::_M_default_append(unsigned int)@@Base+0x41af4> │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ - subs r4, #76 @ 0x4c │ │ │ │ + subs r4, #80 @ 0x50 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r3, #214 @ 0xd6 │ │ │ │ + subs r3, #218 @ 0xda │ │ │ │ lsls r7, r6, #1 │ │ │ │ - svc 118 @ 0x76 │ │ │ │ + svc 122 @ 0x7a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r3, #162 @ 0xa2 │ │ │ │ + subs r3, #166 @ 0xa6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - svc 66 @ 0x42 │ │ │ │ + svc 70 @ 0x46 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r3, #132 @ 0x84 │ │ │ │ + subs r3, #136 @ 0x88 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - svc 36 @ 0x24 │ │ │ │ + svc 40 @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r3, #102 @ 0x66 │ │ │ │ + subs r3, #106 @ 0x6a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - svc 6 │ │ │ │ + svc 10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, #158 @ 0x9e │ │ │ │ + subs r2, #162 @ 0xa2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xebf40075 │ │ │ │ - subs r2, #90 @ 0x5a │ │ │ │ + @ instruction: 0xebf80075 │ │ │ │ + subs r2, #94 @ 0x5e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r2, #8 │ │ │ │ + subs r2, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r1, #236 @ 0xec │ │ │ │ + subs r1, #240 @ 0xf0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1ff194 >::_M_default_append(unsigned int)@@Base+0x439a4> │ │ │ │ + ble.n 1ff19c >::_M_default_append(unsigned int)@@Base+0x439ac> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r1, #208 @ 0xd0 │ │ │ │ + subs r1, #212 @ 0xd4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1ff364 >::_M_default_append(unsigned int)@@Base+0x43b74> │ │ │ │ + ble.n 1ff36c >::_M_default_append(unsigned int)@@Base+0x43b7c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r1, #180 @ 0xb4 │ │ │ │ + subs r1, #184 @ 0xb8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1ff334 >::_M_default_append(unsigned int)@@Base+0x43b44> │ │ │ │ + ble.n 1ff33c >::_M_default_append(unsigned int)@@Base+0x43b4c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r1, #148 @ 0x94 │ │ │ │ + subs r1, #152 @ 0x98 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ble.n 1ff2f8 >::_M_default_append(unsigned int)@@Base+0x43b08> │ │ │ │ + ble.n 1ff300 >::_M_default_append(unsigned int)@@Base+0x43b10> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r1, #74 @ 0x4a │ │ │ │ + subs r1, #78 @ 0x4e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bgt.n 1ff270 >::_M_default_append(unsigned int)@@Base+0x43a80> │ │ │ │ + bgt.n 1ff278 >::_M_default_append(unsigned int)@@Base+0x43a88> │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r9, r0 │ │ │ │ mov r0, r7 │ │ │ │ movs r3, #0 │ │ │ │ ldr r6, [sp, #72] @ 0x48 │ │ │ │ str r3, [sp, #108] @ 0x6c │ │ │ │ bl 4fc868 │ │ │ │ @@ -534708,145 +534708,145 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #272] @ (1ff920 >::_M_default_append(unsigned int)@@Base+0x44130>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 1fd2e4 >::_M_default_append(unsigned int)@@Base+0x41af4> │ │ │ │ - subs r0, #48 @ 0x30 │ │ │ │ + subs r0, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff7c0 >::_M_default_append(unsigned int)@@Base+0x43fd0> │ │ │ │ + blt.n 1ff7c8 >::_M_default_append(unsigned int)@@Base+0x43fd8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, #20 │ │ │ │ + subs r0, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff790 >::_M_default_append(unsigned int)@@Base+0x43fa0> │ │ │ │ + blt.n 1ff798 >::_M_default_append(unsigned int)@@Base+0x43fa8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #228 @ 0xe4 │ │ │ │ + adds r7, #232 @ 0xe8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff738 >::_M_default_append(unsigned int)@@Base+0x43f48> │ │ │ │ + blt.n 1ff740 >::_M_default_append(unsigned int)@@Base+0x43f50> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #200 @ 0xc8 │ │ │ │ + adds r7, #204 @ 0xcc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff904 >::_M_default_append(unsigned int)@@Base+0x44114> │ │ │ │ + blt.n 1ff90c >::_M_default_append(unsigned int)@@Base+0x4411c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #168 @ 0xa8 │ │ │ │ + adds r7, #172 @ 0xac │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff8d0 >::_M_default_append(unsigned int)@@Base+0x440e0> │ │ │ │ + blt.n 1ff8d8 >::_M_default_append(unsigned int)@@Base+0x440e8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #136 @ 0x88 │ │ │ │ + adds r7, #140 @ 0x8c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff898 >::_M_default_append(unsigned int)@@Base+0x440a8> │ │ │ │ + blt.n 1ff8a0 >::_M_default_append(unsigned int)@@Base+0x440b0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #104 @ 0x68 │ │ │ │ + adds r7, #108 @ 0x6c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - blt.n 1ff860 >::_M_default_append(unsigned int)@@Base+0x44070> │ │ │ │ + blt.n 1ff868 >::_M_default_append(unsigned int)@@Base+0x44078> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #12 │ │ │ │ + adds r7, #16 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bge.n 1ff7b4 >::_M_default_append(unsigned int)@@Base+0x43fc4> │ │ │ │ + bge.n 1ff7bc >::_M_default_append(unsigned int)@@Base+0x43fcc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #240 @ 0xf0 │ │ │ │ + adds r6, #244 @ 0xf4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bge.n 1ff784 >::_M_default_append(unsigned int)@@Base+0x43f94> │ │ │ │ + bge.n 1ff78c >::_M_default_append(unsigned int)@@Base+0x43f9c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, #128 @ 0x80 │ │ │ │ + subs r0, #132 @ 0x84 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r6, #176 @ 0xb0 │ │ │ │ + adds r6, #180 @ 0xb4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bge.n 1ff910 >::_M_default_append(unsigned int)@@Base+0x44120> │ │ │ │ + bge.n 1ff918 >::_M_default_append(unsigned int)@@Base+0x44128> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #148 @ 0x94 │ │ │ │ + adds r6, #152 @ 0x98 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bge.n 1ff8e0 >::_M_default_append(unsigned int)@@Base+0x440f0> │ │ │ │ + bge.n 1ff8e8 >::_M_default_append(unsigned int)@@Base+0x440f8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #120 @ 0x78 │ │ │ │ + adds r6, #124 @ 0x7c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bge.n 1ff8b0 >::_M_default_append(unsigned int)@@Base+0x440c0> │ │ │ │ + bge.n 1ff8b8 >::_M_default_append(unsigned int)@@Base+0x440c8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #92 @ 0x5c │ │ │ │ + adds r6, #96 @ 0x60 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1ff880 >::_M_default_append(unsigned int)@@Base+0x44090> │ │ │ │ + bge.n 1ff888 >::_M_default_append(unsigned int)@@Base+0x44098> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #62 @ 0x3e │ │ │ │ + adds r6, #66 @ 0x42 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1ff84c >::_M_default_append(unsigned int)@@Base+0x4405c> │ │ │ │ + bls.n 1ff854 >::_M_default_append(unsigned int)@@Base+0x44064> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #36 @ 0x24 │ │ │ │ + adds r6, #40 @ 0x28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1ff81c >::_M_default_append(unsigned int)@@Base+0x4402c> │ │ │ │ + bls.n 1ff824 >::_M_default_append(unsigned int)@@Base+0x44034> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #10 │ │ │ │ + adds r6, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1ff7f0 >::_M_default_append(unsigned int)@@Base+0x44000> │ │ │ │ + bls.n 1ff7f8 >::_M_default_append(unsigned int)@@Base+0x44008> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r5, #240 @ 0xf0 │ │ │ │ + adds r5, #244 @ 0xf4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1ff7c4 >::_M_default_append(unsigned int)@@Base+0x43fd4> │ │ │ │ + bls.n 1ff7cc >::_M_default_append(unsigned int)@@Base+0x43fdc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r7, #186 @ 0xba │ │ │ │ + adds r7, #190 @ 0xbe │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r5, #174 @ 0xae │ │ │ │ + adds r5, #178 @ 0xb2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 1ff950 >::_M_default_append(unsigned int)@@Base+0x44160> │ │ │ │ + bls.n 1ff958 >::_M_default_append(unsigned int)@@Base+0x44168> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r5, #72 @ 0x48 │ │ │ │ + adds r5, #76 @ 0x4c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1ff88c >::_M_default_append(unsigned int)@@Base+0x4409c> │ │ │ │ + bhi.n 1ff894 >::_M_default_append(unsigned int)@@Base+0x440a4> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r5, #46 @ 0x2e │ │ │ │ + adds r5, #50 @ 0x32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1ff85c >::_M_default_append(unsigned int)@@Base+0x4406c> │ │ │ │ + bhi.n 1ff864 >::_M_default_append(unsigned int)@@Base+0x44074> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #246 @ 0xf6 │ │ │ │ + adds r4, #250 @ 0xfa │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1ff7f8 >::_M_default_append(unsigned int)@@Base+0x44008> │ │ │ │ + bhi.n 1ff800 >::_M_default_append(unsigned int)@@Base+0x44010> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #216 @ 0xd8 │ │ │ │ + adds r4, #220 @ 0xdc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1ff9c4 >::_M_default_append(unsigned int)@@Base+0x441d4> │ │ │ │ + bhi.n 1ff9cc >::_M_default_append(unsigned int)@@Base+0x441dc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #176 @ 0xb0 │ │ │ │ + adds r4, #180 @ 0xb4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1ff97c >::_M_default_append(unsigned int)@@Base+0x4418c> │ │ │ │ + bhi.n 1ff984 >::_M_default_append(unsigned int)@@Base+0x44194> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #114 @ 0x72 │ │ │ │ + adds r4, #118 @ 0x76 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bhi.n 1ff908 >::_M_default_append(unsigned int)@@Base+0x44118> │ │ │ │ + bhi.n 1ff910 >::_M_default_append(unsigned int)@@Base+0x44120> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #84 @ 0x54 │ │ │ │ + adds r4, #88 @ 0x58 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff8d4 >::_M_default_append(unsigned int)@@Base+0x440e4> │ │ │ │ + bvc.n 1ff8dc >::_M_default_append(unsigned int)@@Base+0x440ec> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #44 @ 0x2c │ │ │ │ + adds r4, #48 @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff888 >::_M_default_append(unsigned int)@@Base+0x44098> │ │ │ │ + bvc.n 1ff890 >::_M_default_append(unsigned int)@@Base+0x440a0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #16 │ │ │ │ + adds r4, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff85c >::_M_default_append(unsigned int)@@Base+0x4406c> │ │ │ │ + bvc.n 1ff864 >::_M_default_append(unsigned int)@@Base+0x44074> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #206 @ 0xce │ │ │ │ + adds r3, #210 @ 0xd2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff9e0 >::_M_default_append(unsigned int)@@Base+0x441f0> │ │ │ │ + bvc.n 1ff9e8 >::_M_default_append(unsigned int)@@Base+0x441f8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #176 @ 0xb0 │ │ │ │ + adds r3, #180 @ 0xb4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff9ac >::_M_default_append(unsigned int)@@Base+0x441bc> │ │ │ │ + bvc.n 1ff9b4 >::_M_default_append(unsigned int)@@Base+0x441c4> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #146 @ 0x92 │ │ │ │ + adds r3, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff978 >::_M_default_append(unsigned int)@@Base+0x44188> │ │ │ │ + bvc.n 1ff980 >::_M_default_append(unsigned int)@@Base+0x44190> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #116 @ 0x74 │ │ │ │ + adds r3, #120 @ 0x78 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvc.n 1ff944 >::_M_default_append(unsigned int)@@Base+0x44154> │ │ │ │ + bvc.n 1ff94c >::_M_default_append(unsigned int)@@Base+0x4415c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #86 @ 0x56 │ │ │ │ + adds r3, #90 @ 0x5a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bvs.n 1ff910 >::_M_default_append(unsigned int)@@Base+0x44120> │ │ │ │ + bvs.n 1ff918 >::_M_default_append(unsigned int)@@Base+0x44128> │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r6, r0 │ │ │ │ mov r0, r1 │ │ │ │ @@ -534902,17 +534902,17 @@ │ │ │ │ bl 4fc8a4 │ │ │ │ b.n 1ff9a6 >::_M_default_append(unsigned int)@@Base+0x441b6> │ │ │ │ nop │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xffc0ffff │ │ │ │ rors r7, r3 │ │ │ │ ... │ │ │ │ - adds r1, #218 @ 0xda │ │ │ │ + adds r1, #222 @ 0xde │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bpl.n 1ffac4 >::_M_default_append(unsigned int)@@Base+0x442d4> │ │ │ │ + bpl.n 1ffacc >::_M_default_append(unsigned int)@@Base+0x442dc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1464] @ 1fff98 >::_M_default_append(unsigned int)@@Base+0x447a8> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -535451,173 +535451,173 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ b.n 1ffe58 >::_M_default_append(unsigned int)@@Base+0x44668> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r1, #56 @ 0x38 │ │ │ │ + adds r1, #60 @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ mrc2 15, 7, pc, cr11, cr15, {7} │ │ │ │ - adds r3, #250 @ 0xfa │ │ │ │ + adds r3, #254 @ 0xfe │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r4, #26 │ │ │ │ + adds r4, #30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ lsls r7, r7, #25 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, #222 @ 0xde │ │ │ │ + adds r0, #226 @ 0xe2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bmi.n 2000b4 >::_M_default_append(unsigned int)@@Base+0x448c4> │ │ │ │ + bmi.n 1ffebc >::_M_default_append(unsigned int)@@Base+0x446cc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ b.n 1ffd1c >::_M_default_append(unsigned int)@@Base+0x4452c> │ │ │ │ lsls r2, r0, #2 │ │ │ │ - adds r0, #162 @ 0xa2 │ │ │ │ + adds r0, #166 @ 0xa6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bmi.n 200048 >::_M_default_append(unsigned int)@@Base+0x44858> │ │ │ │ + bmi.n 200050 >::_M_default_append(unsigned int)@@Base+0x44860> │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r0, [sp, #532] @ 0x214 │ │ │ │ vabal.u , d15, d1 │ │ │ │ - vshr.u32 , q6, #1 │ │ │ │ + vmla.i , , d16[0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 1fffcc >::_M_default_append(unsigned int)@@Base+0x447dc> │ │ │ │ + bcc.n 1fffd4 >::_M_default_append(unsigned int)@@Base+0x447e4> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, #62 @ 0x3e │ │ │ │ + adds r0, #66 @ 0x42 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 1fff98 >::_M_default_append(unsigned int)@@Base+0x447a8> │ │ │ │ + bcc.n 1fffa0 >::_M_default_append(unsigned int)@@Base+0x447b0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r6, [sp, #452] @ 0x1c4 │ │ │ │ @ instruction: 0xffff9e21 │ │ │ │ - @ instruction: 0xffff2ff8 │ │ │ │ + @ instruction: 0xffff2ffc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 1fff1c >::_M_default_append(unsigned int)@@Base+0x4472c> │ │ │ │ + bcc.n 1fff24 >::_M_default_append(unsigned int)@@Base+0x44734> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r7, #218 @ 0xda │ │ │ │ + cmp r7, #222 @ 0xde │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 2000e8 >::_M_default_append(unsigned int)@@Base+0x448f8> │ │ │ │ + bcc.n 2000f0 >::_M_default_append(unsigned int)@@Base+0x44900> │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r5, [sp, #724] @ 0x2d4 │ │ │ │ - @ instruction: 0xffff2fa8 │ │ │ │ + @ instruction: 0xffff2fac │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 200090 >::_M_default_append(unsigned int)@@Base+0x448a0> │ │ │ │ + bcc.n 200098 >::_M_default_append(unsigned int)@@Base+0x448a8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #146 @ 0x92 │ │ │ │ + adds r2, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r2, #180 @ 0xb4 │ │ │ │ + adds r2, #184 @ 0xb8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #102 @ 0x66 │ │ │ │ + cmp r7, #106 @ 0x6a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 20001c >::_M_default_append(unsigned int)@@Base+0x4482c> │ │ │ │ + bcc.n 200024 >::_M_default_append(unsigned int)@@Base+0x44834> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r7, #68 @ 0x44 │ │ │ │ + cmp r7, #72 @ 0x48 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcs.n 1fffe0 >::_M_default_append(unsigned int)@@Base+0x447f0> │ │ │ │ + bcs.n 1fffe8 >::_M_default_append(unsigned int)@@Base+0x447f8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #126 @ 0x7e │ │ │ │ + adds r2, #130 @ 0x82 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r2, #184 @ 0xb8 │ │ │ │ + adds r2, #188 @ 0xbc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r7, #8 │ │ │ │ + cmp r7, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcs.n 1fff7c >::_M_default_append(unsigned int)@@Base+0x4478c> │ │ │ │ + bcs.n 1fff84 >::_M_default_append(unsigned int)@@Base+0x44794> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #162 @ 0xa2 │ │ │ │ + adds r2, #166 @ 0xa6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r2, #230 @ 0xe6 │ │ │ │ + adds r2, #234 @ 0xea │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r6, #204 @ 0xcc │ │ │ │ + cmp r6, #208 @ 0xd0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcs.n 200114 >::_M_default_append(unsigned int)@@Base+0x44924> │ │ │ │ + bcs.n 20011c >::_M_default_append(unsigned int)@@Base+0x4492c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #206 @ 0xce │ │ │ │ + adds r2, #210 @ 0xd2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #8 │ │ │ │ + adds r3, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r6, #146 @ 0x92 │ │ │ │ + cmp r6, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcs.n 2000b0 >::_M_default_append(unsigned int)@@Base+0x448c0> │ │ │ │ + bcs.n 2000b8 >::_M_default_append(unsigned int)@@Base+0x448c8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #248 @ 0xf8 │ │ │ │ + adds r2, #252 @ 0xfc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #18 │ │ │ │ + adds r3, #22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r6, #88 @ 0x58 │ │ │ │ + cmp r6, #92 @ 0x5c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bne.n 20004c >::_M_default_append(unsigned int)@@Base+0x4485c> │ │ │ │ + bne.n 200054 >::_M_default_append(unsigned int)@@Base+0x44864> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #250 @ 0xfa │ │ │ │ + adds r2, #254 @ 0xfe │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #46 @ 0x2e │ │ │ │ + adds r3, #50 @ 0x32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r6, #20 │ │ │ │ + cmp r6, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bne.n 1fffd4 >::_M_default_append(unsigned int)@@Base+0x447e4> │ │ │ │ + bne.n 1fffdc >::_M_default_append(unsigned int)@@Base+0x447ec> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #28 │ │ │ │ + adds r3, #32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #70 @ 0x46 │ │ │ │ + adds r3, #74 @ 0x4a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r5, #214 @ 0xd6 │ │ │ │ + cmp r5, #218 @ 0xda │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bne.n 200168 >::_M_default_append(unsigned int)@@Base+0x44978> │ │ │ │ + bne.n 200170 >::_M_default_append(unsigned int)@@Base+0x44980> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #112 @ 0x70 │ │ │ │ + adds r3, #116 @ 0x74 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #30 │ │ │ │ + adds r3, #34 @ 0x22 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r5, #146 @ 0x92 │ │ │ │ + cmp r5, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bne.n 2000f0 >::_M_default_append(unsigned int)@@Base+0x44900> │ │ │ │ + bne.n 2000f8 >::_M_default_append(unsigned int)@@Base+0x44908> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #152 @ 0x98 │ │ │ │ + adds r3, #156 @ 0x9c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #66 @ 0x42 │ │ │ │ + adds r3, #70 @ 0x46 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r5, #78 @ 0x4e │ │ │ │ + cmp r5, #82 @ 0x52 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - beq.n 200078 >::_M_default_append(unsigned int)@@Base+0x44888> │ │ │ │ + beq.n 200080 >::_M_default_append(unsigned int)@@Base+0x44890> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #116 @ 0x74 │ │ │ │ + adds r3, #120 @ 0x78 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #174 @ 0xae │ │ │ │ + adds r3, #178 @ 0xb2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r5, #16 │ │ │ │ + cmp r5, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - beq.n 20000c >::_M_default_append(unsigned int)@@Base+0x4481c> │ │ │ │ + beq.n 200014 >::_M_default_append(unsigned int)@@Base+0x44824> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #128 @ 0x80 │ │ │ │ + adds r3, #132 @ 0x84 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r3, #226 @ 0xe2 │ │ │ │ + adds r3, #230 @ 0xe6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r4, #200 @ 0xc8 │ │ │ │ + cmp r4, #204 @ 0xcc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - beq.n 20018c >::_M_default_append(unsigned int)@@Base+0x4499c> │ │ │ │ + beq.n 200194 >::_M_default_append(unsigned int)@@Base+0x449a4> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #214 @ 0xd6 │ │ │ │ + adds r3, #218 @ 0xda │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r4, #52 @ 0x34 │ │ │ │ + adds r4, #56 @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r4, #132 @ 0x84 │ │ │ │ + cmp r4, #136 @ 0x88 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - beq.n 200114 >::_M_default_append(unsigned int)@@Base+0x44924> │ │ │ │ + beq.n 20011c >::_M_default_append(unsigned int)@@Base+0x4492c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #10 │ │ │ │ + adds r4, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r4, #54 @ 0x36 │ │ │ │ + adds r4, #58 @ 0x3a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r4, #56 @ 0x38 │ │ │ │ + cmp r4, #60 @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7, {r3, r4, r6, r7} │ │ │ │ + ldmia r7, {r2, r3, r4, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #26 │ │ │ │ + adds r4, #30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r4, #68 @ 0x44 │ │ │ │ + adds r4, #72 @ 0x48 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r3, #242 @ 0xf2 │ │ │ │ + cmp r3, #246 @ 0xf6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r7, {r1, r4, r7} │ │ │ │ + ldmia r7, {r1, r2, r4, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 1ff9d0 >::_M_default_append(unsigned int)@@Base+0x441e0> │ │ │ │ @@ -535638,17 +535638,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - cmp r2, #72 @ 0x48 │ │ │ │ + cmp r2, #76 @ 0x4c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r5, {r3, r5, r6, r7} │ │ │ │ + ldmia r5, {r2, r3, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -535808,17 +535808,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - adds r0, #176 @ 0xb0 │ │ │ │ + adds r0, #180 @ 0xb4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r3, {r3, r4, r5, r6, r7} │ │ │ │ + ldmia r3, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -535851,17 +535851,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ ... │ │ │ │ - adds r0, #70 @ 0x46 │ │ │ │ + adds r0, #74 @ 0x4a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r7} │ │ │ │ + ldmia r3!, {r1, r4, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (200404 >::_M_default_append(unsigned int)@@Base+0x44c14>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -535902,15 +535902,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ble.n 20033c >::_M_default_append(unsigned int)@@Base+0x44b4c> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, #2 │ │ │ │ + adds r0, #6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ble.n 2004d4 >::_M_default_append(unsigned int)@@Base+0x44ce4> │ │ │ │ lsls r2, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -536059,23 +536059,23 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ble.n 2005fc >::_M_default_append(unsigned int)@@Base+0x44e0c> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r7, #132 @ 0x84 │ │ │ │ + cmp r7, #136 @ 0x88 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r6, #210 @ 0xd2 │ │ │ │ + cmp r6, #214 @ 0xd6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ bgt.n 200648 >::_M_default_append(unsigned int)@@Base+0x44e58> │ │ │ │ lsls r2, r0, #2 │ │ │ │ - cmp r6, #36 @ 0x24 │ │ │ │ + cmp r6, #40 @ 0x28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldmia r1, {r1, r3, r5, r6} │ │ │ │ + ldmia r1, {r1, r2, r3, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [pc, #536] @ (200808 >::_M_default_append(unsigned int)@@Base+0x45018>) │ │ │ │ @@ -536297,29 +536297,29 @@ │ │ │ │ @ instruction: 0xffffffff │ │ │ │ blt.n 2008ac >::_M_default_append(unsigned int)@@Base+0x450bc> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bge.n 200760 >::_M_default_append(unsigned int)@@Base+0x44f70> │ │ │ │ lsls r2, r0, #2 │ │ │ │ - cmp r4, #138 @ 0x8a │ │ │ │ + cmp r4, #142 @ 0x8e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r7!, {r1, r4, r6, r7} │ │ │ │ + stmia r7!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r4, #108 @ 0x6c │ │ │ │ + cmp r4, #112 @ 0x70 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r7!, {r2, r4, r5, r7} │ │ │ │ + stmia r7!, {r3, r4, r5, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r3, #254 @ 0xfe │ │ │ │ + cmp r4, #2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r7!, {r2, r6} │ │ │ │ + stmia r7!, {r3, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r3, #212 @ 0xd4 │ │ │ │ + cmp r3, #216 @ 0xd8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r7!, {r1, r3, r4} │ │ │ │ + stmia r7!, {r1, r2, r3, r4} │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #968] @ (200c10 >::_M_default_append(unsigned int)@@Base+0x45420>) │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -536695,111 +536695,111 @@ │ │ │ │ orrs r5, r5 │ │ │ │ adds.w r6, ip, r2, asr #15 │ │ │ │ subs r7, #26 │ │ │ │ bhi.n 200c0c >::_M_default_append(unsigned int)@@Base+0x4541c> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r3, #112 @ 0x70 │ │ │ │ + cmp r3, #116 @ 0x74 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldc2l 15, cr15, [pc, #-1020] @ 200824 >::_M_default_append(unsigned int)@@Base+0x45034> │ │ │ │ - cmp r3, #150 @ 0x96 │ │ │ │ + cmp r3, #154 @ 0x9a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r3, #80 @ 0x50 │ │ │ │ + cmp r3, #84 @ 0x54 │ │ │ │ lsls r7, r6, #1 │ │ │ │ lsls r3, r4, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r2, #224 @ 0xe0 │ │ │ │ + cmp r2, #228 @ 0xe4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r6!, {r3, r5} │ │ │ │ + stmia r6!, {r2, r3, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ bhi.n 200cf4 >::_M_default_append(unsigned int)@@Base+0x45504> │ │ │ │ lsls r2, r0, #2 │ │ │ │ - cmp r2, #170 @ 0xaa │ │ │ │ + cmp r2, #174 @ 0xae │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r5!, {r1, r4, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ @ instruction: 0xfa71ffff │ │ │ │ vld4.32 {d31[],d33[],d35[],d37[]}, [pc :128] │ │ │ │ - cmp r2, #108 @ 0x6c │ │ │ │ + cmp r2, #112 @ 0x70 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r5!, {r2, r4, r5, r7} │ │ │ │ + stmia r5!, {r3, r4, r5, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, #82 @ 0x52 │ │ │ │ + cmp r2, #86 @ 0x56 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r5!, {r1, r3, r4, r7} │ │ │ │ + stmia r5!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr??.w pc, [r1, #255]! │ │ │ │ bl 1a8c5e │ │ │ │ - cmp r2, #20 │ │ │ │ + cmp r2, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r5!, {r2, r3, r4, r6} │ │ │ │ + stmia r5!, {r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #250 @ 0xfa │ │ │ │ + cmp r1, #254 @ 0xfe │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r5!, {r1, r6} │ │ │ │ + stmia r5!, {r1, r2, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ bl 188c72 │ │ │ │ - cmp r1, #144 @ 0x90 │ │ │ │ + cmp r1, #148 @ 0x94 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r3, r4, r6, r7} │ │ │ │ + stmia r4!, {r2, r3, r4, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #252 @ 0xfc │ │ │ │ + cmp r2, #0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r2, #46 @ 0x2e │ │ │ │ + cmp r2, #50 @ 0x32 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r1, #86 @ 0x56 │ │ │ │ + cmp r1, #90 @ 0x5a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r4, r7} │ │ │ │ + stmia r4!, {r1, r5, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #56 @ 0x38 │ │ │ │ + cmp r1, #60 @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r4, r5, r6} │ │ │ │ + stmia r4!, {r1, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #250 @ 0xfa │ │ │ │ + cmp r1, #254 @ 0xfe │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r2, #20 │ │ │ │ + cmp r2, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r0, #252 @ 0xfc │ │ │ │ + cmp r1, #0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r2, r6} │ │ │ │ + stmia r4!, {r3, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, #96 @ 0x60 │ │ │ │ + cmp r2, #100 @ 0x64 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r1, #248 @ 0xf8 │ │ │ │ + cmp r1, #252 @ 0xfc │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r0, #190 @ 0xbe │ │ │ │ + cmp r0, #194 @ 0xc2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r1, r2} │ │ │ │ + stmia r4!, {r1, r3} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, #66 @ 0x42 │ │ │ │ + cmp r2, #70 @ 0x46 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r2, #116 @ 0x74 │ │ │ │ + cmp r2, #120 @ 0x78 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r0, #122 @ 0x7a │ │ │ │ + cmp r0, #126 @ 0x7e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r1, r6, r7} │ │ │ │ + stmia r3!, {r1, r2, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, #122 @ 0x7a │ │ │ │ + cmp r2, #126 @ 0x7e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r2, #74 @ 0x4a │ │ │ │ + cmp r2, #78 @ 0x4e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r0, #48 @ 0x30 │ │ │ │ + cmp r0, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r3, r4, r5, r6} │ │ │ │ + stmia r3!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, #192 @ 0xc0 │ │ │ │ + cmp r2, #196 @ 0xc4 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r2, #146 @ 0x92 │ │ │ │ + cmp r2, #150 @ 0x96 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cmp r2, #80 @ 0x50 │ │ │ │ + cmp r2, #84 @ 0x54 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r7, #232 @ 0xe8 │ │ │ │ + movs r7, #236 @ 0xec │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r3!, {r4, r5} │ │ │ │ + stmia r3!, {r2, r4, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 200834 >::_M_default_append(unsigned int)@@Base+0x45044> │ │ │ │ @@ -536820,17 +536820,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - movs r6, #164 @ 0xa4 │ │ │ │ + movs r6, #168 @ 0xa8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r2, r3, r5, r6, r7} │ │ │ │ + stmia r1!, {r4, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -536884,21 +536884,21 @@ │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ mov r0, r5 │ │ │ │ add.w r1, r6, #84 @ 0x54 │ │ │ │ bl 620688 │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - cmp r0, #236 @ 0xec │ │ │ │ + cmp r0, #240 @ 0xf0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r2, r3, r4, r5, r6} │ │ │ │ + stmia r1!, {r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #194 @ 0xc2 │ │ │ │ + cmp r0, #198 @ 0xc6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r1!, {r1, r4, r6} │ │ │ │ + stmia r1!, {r1, r2, r4, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r5, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -536961,25 +536961,25 @@ │ │ │ │ ldr r0, [pc, #40] @ (200eac >::_M_default_append(unsigned int)@@Base+0x456bc>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 200e22 >::_M_default_append(unsigned int)@@Base+0x45632> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - cmp r0, #92 @ 0x5c │ │ │ │ + cmp r0, #96 @ 0x60 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r2, r3, r5, r6, r7} │ │ │ │ + stmia r0!, {r4, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #48 @ 0x30 │ │ │ │ + cmp r0, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r6, r7} │ │ │ │ + stmia r0!, {r2, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r7, #244 @ 0xf4 │ │ │ │ + movs r7, #248 @ 0xf8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r0!, {r2, r7} │ │ │ │ + stmia r0!, {r3, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (200f1c >::_M_default_append(unsigned int)@@Base+0x4572c>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -537020,15 +537020,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ bcs.n 200e24 >::_M_default_append(unsigned int)@@Base+0x45634> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r7, #158 @ 0x9e │ │ │ │ + movs r7, #162 @ 0xa2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ bcs.n 200fbc >::_M_default_append(unsigned int)@@Base+0x457cc> │ │ │ │ lsls r2, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -537289,49 +537289,49 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ bne.n 2011f0 >::_M_default_append(unsigned int)@@Base+0x45a00> │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r7, #48 @ 0x30 │ │ │ │ + movs r7, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r6, #212 @ 0xd4 │ │ │ │ + movs r6, #216 @ 0xd8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - itt vs │ │ │ │ + it vs │ │ │ │ lslvs r5, r6, #1 │ │ │ │ - bne.n 201154 >::_M_default_append(unsigned int)@@Base+0x45964> @ unpredictable │ │ │ │ + bne.n 201154 >::_M_default_append(unsigned int)@@Base+0x45964> │ │ │ │ lsls r2, r0, #2 │ │ │ │ - movs r6, #172 @ 0xac │ │ │ │ + movs r6, #176 @ 0xb0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r5, #74 @ 0x4a │ │ │ │ + movs r5, #78 @ 0x4e │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r1, r3, r4, r6, r7, pc} │ │ │ │ + pop {r1, r2, r3, r4, r6, r7, pc} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #48 @ 0x30 │ │ │ │ + movs r5, #52 @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r6, r7, pc} │ │ │ │ + pop {r2, r6, r7, pc} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #20 │ │ │ │ + movs r5, #24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r2, r5, r7, pc} │ │ │ │ + pop {r3, r5, r7, pc} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r4, #236 @ 0xec │ │ │ │ + movs r4, #240 @ 0xf0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r2, r3, r4, r5, r6, pc} │ │ │ │ + pop {r7, pc} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r4, #234 @ 0xea │ │ │ │ + movs r4, #238 @ 0xee │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r4, #170 @ 0xaa │ │ │ │ + movs r4, #174 @ 0xae │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r2, r3, r4, r5, pc} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r4, #140 @ 0x8c │ │ │ │ + movs r4, #144 @ 0x90 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - pop {r1, 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#74 @ 0x4a │ │ │ │ lsls r7, r6, #1 │ │ │ │ - revsh r6, r2 │ │ │ │ + revsh r2, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r2, #82 @ 0x52 │ │ │ │ + movs r2, #86 @ 0x56 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - movs r1, #196 @ 0xc4 │ │ │ │ + movs r1, #200 @ 0xc8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - rev16 r4, r2 │ │ │ │ + rev16 r0, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r1, #168 @ 0xa8 │ │ │ │ + movs r1, #172 @ 0xac │ │ │ │ lsls r7, r6, #1 │ │ │ │ - rev r0, r7 │ │ │ │ + rev r4, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r1, #136 @ 0x88 │ │ │ │ + movs r1, #140 @ 0x8c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - rev r0, r3 │ │ │ │ + rev r4, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ vldr d7, [r2, #152] @ 0x98 │ │ │ │ @@ -537705,21 +537705,21 @@ │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #20 │ │ │ │ vpop {d8-d11} │ │ │ │ pop {r4, r5, pc} │ │ │ │ - movs r0, #132 @ 0x84 │ │ │ │ + movs r0, #136 @ 0x88 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbnz r4, 201634 >::_M_default_append(unsigned int)@@Base+0x45e44> │ │ │ │ + cbnz r0, 201636 >::_M_default_append(unsigned int)@@Base+0x45e46> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #96 @ 0x60 │ │ │ │ + movs r0, #100 @ 0x64 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - @ instruction: 0xb8f0 │ │ │ │ + @ instruction: 0xb8f4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ subs.w r8, r3, #0 │ │ │ │ @@ -537825,17 +537825,17 @@ │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ subs r7, #230 @ 0xe6 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ iteet le │ │ │ │ - suble r6, r2, #4 │ │ │ │ + suble r2, r3, #4 │ │ │ │ lslgt r7, r6, #1 │ │ │ │ - @ instruction: 0xb7a6 │ │ │ │ + @ instruction: 0xb7aa │ │ │ │ lslle r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d13} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3800] @ 0xed8 │ │ │ │ ldr.w ip, [pc, #2040] @ 201fb8 >::_M_default_append(unsigned int)@@Base+0x467c8> │ │ │ │ @@ -538553,43 +538553,43 @@ │ │ │ │ ... │ │ │ │ ldmia r1!, {r7} │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r1, {r1, r2, r3, r4, r6} │ │ │ │ lsls r2, r0, #2 │ │ │ │ - adds r6, r4, #2 │ │ │ │ + adds r2, r5, #2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r2, r6, #2 │ │ │ │ + adds r6, r6, #2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r0, r7, #1 │ │ │ │ + adds r4, r7, #1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - adds r4, r1, #0 │ │ │ │ + adds r0, r2, #0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - push {r1, r3, r4, r7} │ │ │ │ + push {r1, r2, r3, r4, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r5, r7 │ │ │ │ + subs r0, r6, r7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - push {r1, r3, r4, r5, r6} │ │ │ │ + push {r1, r2, r3, r4, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, r3, r6 │ │ │ │ + subs r2, r4, r6 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - subs r2, r6, r2 │ │ │ │ + subs r6, r6, r2 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r0, 20203c >::_M_default_append(unsigned int)@@Base+0x4684c> │ │ │ │ + cbz r4, 20203c >::_M_default_append(unsigned int)@@Base+0x4684c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r0, r1 │ │ │ │ + subs r6, r0, r1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - uxtb r2, r2 │ │ │ │ + uxtb r6, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r4, r0 │ │ │ │ + subs r0, r5, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - uxth r4, r6 │ │ │ │ + uxth r0, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r5, r5 │ │ │ │ + adds r6, r5, r5 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r3, [sp, #24] │ │ │ │ vmov.f64 d1, #112 @ 0x3f800000 1.0 │ │ │ │ vldr d0, [pc, #760] @ 202300 >::_M_default_append(unsigned int)@@Base+0x46b10> │ │ │ │ vstr d7, [sp, #40] @ 0x28 │ │ │ │ ldr r0, [r3, #84] @ 0x54 │ │ │ │ bl 5b42c8 │ │ │ │ @@ -538854,53 +538854,53 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r2, [sp, #20] │ │ │ │ b.w 201a76 >::_M_default_append(unsigned int)@@Base+0x46286> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - asrs r2, r2, #20 │ │ │ │ + asrs r6, r2, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, sp, #648 @ 0x288 │ │ │ │ + add r5, sp, #664 @ 0x298 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r0, #28] │ │ │ │ + ldr r4, [r0, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r4, #19 │ │ │ │ + asrs r0, r5, #19 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, sp, #464 @ 0x1d0 │ │ │ │ + add r5, sp, #480 @ 0x1e0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r5, #20] │ │ │ │ + ldr r4, [r5, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r6, #18 │ │ │ │ + asrs r4, r6, #18 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, sp, #256 @ 0x100 │ │ │ │ + add r5, sp, #272 @ 0x110 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r4, #18 │ │ │ │ + asrs r4, r4, #18 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r6, r4, #16 │ │ │ │ + asrs r2, r5, #16 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, sp, #728 @ 0x2d8 │ │ │ │ + add r4, sp, #744 @ 0x2e8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r6, r0, #16 │ │ │ │ + asrs r2, r1, #16 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, sp, #600 @ 0x258 │ │ │ │ + add r4, sp, #616 @ 0x268 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r6, r2, #15 │ │ │ │ + asrs r2, r3, #15 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, sp, #408 @ 0x198 │ │ │ │ + add r4, sp, #424 @ 0x1a8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r7, #14 │ │ │ │ + asrs r4, r7, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, sp, #288 @ 0x120 │ │ │ │ + add r4, sp, #304 @ 0x130 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r7, #17 │ │ │ │ + asrs r0, r0, #18 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r2, r1, #14 │ │ │ │ + asrs r6, r1, #14 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, sp, #104 @ 0x68 │ │ │ │ + add r4, sp, #120 @ 0x78 │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r4, r5 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ mov r0, r4 │ │ │ │ adds r5, r3, #1 │ │ │ │ bl 613af8 │ │ │ │ ldr.w r2, [pc, #1576] @ 202990 >::_M_default_append(unsigned int)@@Base+0x471a0> │ │ │ │ @@ -539452,25 +539452,25 @@ │ │ │ │ ldr r1, [sp, #20] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r2, [sp, #20] │ │ │ │ b.w 201a76 >::_M_default_append(unsigned int)@@Base+0x46286> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - asrs r0, r3, #12 │ │ │ │ + asrs r4, r3, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r2, r5, #11 │ │ │ │ + asrs r6, r5, #11 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r2, r6, #12 │ │ │ │ + asrs r6, r6, #12 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - strb r4, [r6, #19] │ │ │ │ + strb r0, [r7, #19] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r7, #19 │ │ │ │ + lsrs r2, r0, #20 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, pc, #568 @ (adr r5, 202be0 >::_M_default_append(unsigned int)@@Base+0x473f0>) │ │ │ │ + add r5, pc, #584 @ (adr r5, 202bf0 >::_M_default_append(unsigned int)@@Base+0x47400>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r0, [sp, #144] @ 0x90 │ │ │ │ movs r1, #0 │ │ │ │ bl 61eafc │ │ │ │ cmp r0, #1 │ │ │ │ beq.w 202204 >::_M_default_append(unsigned int)@@Base+0x46a14> │ │ │ │ str r0, [sp, #20] │ │ │ │ @@ -539756,63 +539756,63 @@ │ │ │ │ ldr r0, [pc, #116] @ (202d20 >::_M_default_append(unsigned int)@@Base+0x47530>) │ │ │ │ ldr r1, [sp, #20] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r2, [sp, #20] │ │ │ │ b.w 2017e2 >::_M_default_append(unsigned int)@@Base+0x45ff2> │ │ │ │ ... │ │ │ │ - lsrs r6, r5, #18 │ │ │ │ + lsrs r2, r6, #18 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r5, pc, #248 @ (adr r5, 202dc0 >::_M_default_append(unsigned int)@@Base+0x475d0>) │ │ │ │ + add r5, pc, #264 @ (adr r5, 202dd0 >::_M_default_append(unsigned int)@@Base+0x475e0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r3, #17 │ │ │ │ + lsrs r2, r4, #17 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, pc, #952 @ (adr r4, 203088 >::_M_default_append(unsigned int)@@Base+0x47898>) │ │ │ │ + add r4, pc, #968 @ (adr r4, 203098 >::_M_default_append(unsigned int)@@Base+0x478a8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r0, #17 │ │ │ │ + lsrs r4, r0, #17 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, pc, #824 @ (adr r4, 203010 >::_M_default_append(unsigned int)@@Base+0x47820>) │ │ │ │ + add r4, pc, #840 @ (adr r4, 203020 >::_M_default_append(unsigned int)@@Base+0x47830>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r3, #16 │ │ │ │ + lsrs r0, r4, #16 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, pc, #688 @ (adr r4, 202f90 >::_M_default_append(unsigned int)@@Base+0x477a0>) │ │ │ │ + add r4, pc, #704 @ (adr r4, 202fa0 >::_M_default_append(unsigned int)@@Base+0x477b0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r7, #15 │ │ │ │ + lsrs r0, r0, #16 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r4, pc, #560 @ (adr r4, 202f18 >::_M_default_append(unsigned int)@@Base+0x47728>) │ │ │ │ + add r4, pc, #576 @ (adr r4, 202f28 >::_M_default_append(unsigned int)@@Base+0x47738>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r7, #12 │ │ │ │ + lsrs r2, r0, #13 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - lsrs r0, r7, #10 │ │ │ │ + lsrs r4, r7, #10 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r3, pc, #288 @ (adr r3, 202e14 >::_M_default_append(unsigned int)@@Base+0x47624>) │ │ │ │ + add r3, pc, #304 @ (adr r3, 202e24 >::_M_default_append(unsigned int)@@Base+0x47634>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r3, #10 │ │ │ │ + lsrs r4, r3, #10 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r3, pc, #160 @ (adr r3, 202d9c >::_M_default_append(unsigned int)@@Base+0x475ac>) │ │ │ │ + add r3, pc, #176 @ (adr r3, 202dac >::_M_default_append(unsigned int)@@Base+0x475bc>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r5, #9 │ │ │ │ + lsrs r0, r6, #9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, pc, #1008 @ (adr r2, 2030f4 >::_M_default_append(unsigned int)@@Base+0x47904>) │ │ │ │ + add r3, pc, #0 @ (adr r3, 202d04 >::_M_default_append(unsigned int)@@Base+0x47514>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r0, #9 │ │ │ │ + lsrs r4, r0, #9 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, pc, #832 @ (adr r2, 20304c >::_M_default_append(unsigned int)@@Base+0x4785c>) │ │ │ │ + add r2, pc, #848 @ (adr r2, 20305c >::_M_default_append(unsigned int)@@Base+0x4786c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r2, #8 │ │ │ │ + lsrs r0, r3, #8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, pc, #656 @ (adr r2, 202fa4 >::_M_default_append(unsigned int)@@Base+0x477b4>) │ │ │ │ + add r2, pc, #672 @ (adr r2, 202fb4 >::_M_default_append(unsigned int)@@Base+0x477c4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r5, #7 │ │ │ │ + lsrs r4, r5, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, pc, #480 @ (adr r2, 202efc >::_M_default_append(unsigned int)@@Base+0x4770c>) │ │ │ │ + add r2, pc, #496 @ (adr r2, 202f0c >::_M_default_append(unsigned int)@@Base+0x4771c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r1, #7 │ │ │ │ + lsrs r0, r2, #7 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, pc, #368 @ (adr r2, 202e94 >::_M_default_append(unsigned int)@@Base+0x476a4>) │ │ │ │ + add r2, pc, #384 @ (adr r2, 202ea4 >::_M_default_append(unsigned int)@@Base+0x476b4>) │ │ │ │ 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│ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r8, #-472] @ 0xfffffe28 │ │ │ │ - str r5, [sp, #928] @ 0x3a0 │ │ │ │ + ldc2l 0, cr0, [ip, #-472] @ 0xfffffe28 │ │ │ │ + str r5, [sp, #944] @ 0x3b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2 0, cr0, [r8, #-472]! @ 0xfffffe28 │ │ │ │ - str r5, [sp, #800] @ 0x320 │ │ │ │ + ldc2 0, cr0, [ip, #-472]! @ 0xfffffe28 │ │ │ │ + str r5, [sp, #816] @ 0x330 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2 0, cr0, [r8, #-472] @ 0xfffffe28 │ │ │ │ - str r5, [sp, #672] @ 0x2a0 │ │ │ │ + ldc2 0, cr0, [ip, #-472] @ 0xfffffe28 │ │ │ │ + str r5, [sp, #688] @ 0x2b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2l 0, cr0, [r8], #472 @ 0x1d8 │ │ │ │ - str r5, [sp, #480] @ 0x1e0 │ │ │ │ + stc2l 0, cr0, [ip], #472 @ 0x1d8 │ │ │ │ + str r5, [sp, #496] @ 0x1f0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1304] @ 203f58 >::_M_default_append(unsigned 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lsls r2, r0, #2 │ │ │ │ - @ instruction: 0xfb560076 │ │ │ │ - str r3, [sp, #912] @ 0x390 │ │ │ │ + @ instruction: 0xfb5a0076 │ │ │ │ + str r3, [sp, #928] @ 0x3a0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bcc.n 20407e >::_M_default_append(unsigned int)@@Base+0x4888e> │ │ │ │ vrshr.u64 d29, d5, #1 │ │ │ │ - @ instruction: 0xfffffb10 │ │ │ │ + @ instruction: 0xfffffb14 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r3, [sp, #632] @ 0x278 │ │ │ │ + str r3, [sp, #648] @ 0x288 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfaf20076 │ │ │ │ - str r3, [sp, #512] @ 0x200 │ │ │ │ + @ instruction: 0xfaf60076 │ │ │ │ + str r3, [sp, #528] @ 0x210 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bne.n 203f16 >::_M_default_append(unsigned int)@@Base+0x48726> │ │ │ │ vqshl.u64 , , #63 @ 0x3f │ │ │ │ - @ instruction: 0xfffffab0 │ │ │ │ + @ instruction: 0xfffffab4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r3, [sp, #256] @ 0x100 │ │ │ │ + str r3, [sp, #272] @ 0x110 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfa960076 │ │ │ │ - str r3, [sp, #152] @ 0x98 │ │ │ │ + @ instruction: 0xfa9a0076 │ │ │ │ + str r3, [sp, #168] @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bne.n 204046 >::_M_default_append(unsigned int)@@Base+0x48856> │ │ │ │ - vtbx.8 d31, {d15-d17}, d26 │ │ │ │ + vtbx.8 d31, {d15-d17}, d30 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [sp, #1000] @ 0x3e8 │ │ │ │ + str r2, [sp, #1016] @ 0x3f8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r5, r6, r7} │ │ │ │ + stmia r2!, {r2, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2 0, cr0, [lr, #-472] @ 0xfffffe28 │ │ │ │ - @ instruction: 0xfa260076 │ │ │ │ - str r2, [sp, #728] @ 0x2d8 │ │ │ │ + ldc2 0, cr0, [r2, #-472] @ 0xfffffe28 │ │ │ │ + @ instruction: 0xfa2a0076 │ │ │ │ + str r2, [sp, #744] @ 0x2e8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfa080076 │ │ │ │ - str r2, [sp, #600] @ 0x258 │ │ │ │ + @ instruction: 0xfa0c0076 │ │ │ │ + str r2, [sp, #616] @ 0x268 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r4], {118} @ 0x76 │ │ │ │ - stc2 0, cr0, [r6, #-472]! @ 0xfffffe28 │ │ │ │ - vst1.8 @ instruction: 0xf9c20076 │ │ │ │ - str r2, [sp, #328] @ 0x148 │ │ │ │ + ldc2l 0, cr0, [r8], {118} @ 0x76 │ │ │ │ + stc2 0, cr0, [sl, #-472]! @ 0xfffffe28 │ │ │ │ + vst1.8 @ instruction: 0xf9c60076 │ │ │ │ + str r2, [sp, #344] @ 0x158 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2 0, cr0, [r4, #-472] @ 0xfffffe28 │ │ │ │ - stc2l 0, cr0, [r6, #-472] @ 0xfffffe28 │ │ │ │ - ldr??.w r0, [ip, r6, lsl #3] │ │ │ │ - str r2, [sp, #48] @ 0x30 │ │ │ │ + stc2 0, cr0, [r8, #-472] @ 0xfffffe28 │ │ │ │ + stc2l 0, cr0, [sl, #-472] @ 0xfffffe28 │ │ │ │ + vst1.8 @ instruction: 0xf9800076 │ │ │ │ + str r2, [sp, #64] @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2 0, cr0, [ip, #-472] @ 0xfffffe28 │ │ │ │ - stc2l 0, cr0, [r2, #-472]! @ 0xfffffe28 │ │ │ │ - ldrsh.w r0, [r8, r6, lsl #3] │ │ │ │ - str r1, [sp, #800] @ 0x320 │ │ │ │ + stc2 0, cr0, [r0, #-472]! @ 0xfffffe28 │ │ │ │ + stc2l 0, cr0, [r6, #-472]! @ 0xfffffe28 │ │ │ │ + ldrsh.w r0, [ip, r6, lsl #3] │ │ │ │ + str r1, [sp, #816] @ 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0xfffffe28 │ │ │ │ - ldc2 0, cr0, [ip, #472] @ 0x1d8 │ │ │ │ - ldrb.w r0, [r4, r6, lsl #3] │ │ │ │ - str r0, [sp, #656] @ 0x290 │ │ │ │ + stc2l 0, cr0, [ip, #-472] @ 0xfffffe28 │ │ │ │ + ldc2l 0, cr0, [r6, #-472]! @ 0xfffffe28 │ │ │ │ + str??.w r0, [r0, r6, lsl #3] │ │ │ │ + str r0, [sp, #960] @ 0x3c0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2 0, cr0, [r4, #472] @ 0x1d8 │ │ │ │ - stc2l 0, cr0, [r0, #472] @ 0x1d8 │ │ │ │ - @ instruction: 0xf7d00076 │ │ │ │ - str r0, [sp, #384] @ 0x180 │ │ │ │ + ldc2l 0, cr0, [r6, #-472] @ 0xfffffe28 │ │ │ │ + stc2 0, cr0, [r0, #472]! @ 0x1d8 │ │ │ │ + ldrb.w r0, [r8, r6, lsl #3] │ │ │ │ + str r0, [sp, #672] @ 0x2a0 │ │ │ │ + lsls r5, r6, #1 │ │ │ │ + stc2 0, cr0, [r8, #472] @ 0x1d8 │ │ │ │ + stc2l 0, cr0, [r4, #472] @ 0x1d8 │ │ │ │ + @ instruction: 0xf7d40076 │ │ │ │ + str r0, [sp, #400] @ 0x190 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2l 0, cr0, [r0, #472]! @ 0x1d8 │ │ │ │ - ldc2 0, cr0, [sl, #472] @ 0x1d8 │ │ │ │ - @ instruction: 0xf78e0076 │ │ │ │ - str r0, [sp, #120] @ 0x78 │ │ │ │ + stc2l 0, cr0, [r4, #472]! @ 0x1d8 │ │ │ │ + ldc2 0, cr0, [lr, #472] @ 0x1d8 │ │ │ │ + @ instruction: 0xf7920076 │ │ │ │ + str r0, [sp, #136] @ 0x88 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2l 0, cr0, [r6, #472] @ 0x1d8 │ │ │ │ - ldc2l 0, cr0, [r6, #472]! @ 0x1d8 │ │ │ │ - @ instruction: 0xf7480076 │ │ │ │ - ldrh r0, [r3, #62] @ 0x3e │ │ │ │ + stc2l 0, cr0, [sl, #472] @ 0x1d8 │ │ │ │ + ldc2l 0, cr0, [sl, #472]! @ 0x1d8 │ │ │ │ + @ instruction: 0xf74c0076 │ │ │ │ + ldrh r4, [r3, #62] @ 0x3e │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r2, [pc, #360] @ (2041e8 >::_M_default_append(unsigned int)@@Base+0x489f8>) │ │ │ │ mvn.w r3, #2147483648 @ 0x80000000 │ │ │ │ ldr r1, [pc, #360] @ (2041ec >::_M_default_append(unsigned int)@@Base+0x489fc>) │ │ │ │ str r3, [sp, #12] │ │ │ │ add r2, pc │ │ │ │ movs r3, #18 │ │ │ │ @@ -541818,44 +541818,44 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #100] @ (204244 >::_M_default_append(unsigned int)@@Base+0x48a54>) │ │ │ │ mov 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lsls r5, r6, #1 │ │ │ │ - stc2 0, cr0, [ip, #-472]! @ 0xfffffe28 │ │ │ │ - ldc2l 0, cr0, [r6, #-472]! @ 0xfffffe28 │ │ │ │ - add.w r0, lr, #16121856 @ 0xf60000 │ │ │ │ - ldrh r6, [r3, #44] @ 0x2c │ │ │ │ + ldc2l 0, cr0, [ip], #472 @ 0x1d8 │ │ │ │ + stc2l 0, cr0, [sl, #-472] @ 0xfffffe28 │ │ │ │ + adc.w r0, ip, #16121856 @ 0xf60000 │ │ │ │ + ldrh r4, [r3, #46] @ 0x2e │ │ │ │ + lsls r5, r6, #1 │ │ │ │ + ldc2 0, cr0, [r0, #-472]! @ 0xfffffe28 │ │ │ │ + ldc2l 0, cr0, [sl, #-472]! @ 0xfffffe28 │ │ │ │ + adds.w r0, r2, #16121856 @ 0xf60000 │ │ │ │ + ldrh r2, [r4, #44] @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2l 0, cr0, [r4, #-472]! @ 0xfffffe28 │ │ │ │ - stc2 0, cr0, [sl, #472]! @ 0x1d8 │ │ │ │ - @ instruction: 0xf4d40076 │ │ │ │ - ldrh r4, [r4, #42] @ 0x2a │ │ │ │ + stc2l 0, cr0, [r8, #-472]! @ 0xfffffe28 │ │ │ │ + stc2 0, cr0, [lr, #472]! @ 0x1d8 │ │ │ │ + @ instruction: 0xf4d80076 │ │ │ │ + ldrh r0, [r5, #42] @ 0x2a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r4, r7} │ │ │ │ + stmia r5!, {r1, r2, r4, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2 0, cr0, [ip, #472] @ 0x1d8 │ │ │ │ - eors.w r0, r8, #16121856 @ 0xf60000 │ │ │ │ - ldrh r0, [r5, #40] @ 0x28 │ │ │ │ + ldc2 0, cr0, [r0, #472] @ 0x1d8 │ │ │ │ + eors.w r0, ip, #16121856 @ 0xf60000 │ │ │ │ + ldrh r4, [r5, #40] @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 203a30 >::_M_default_append(unsigned int)@@Base+0x48240> │ │ │ │ @@ -541876,16 +541876,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xf3fc0076 │ │ │ │ - ldrh r4, [r1, #36] @ 0x24 │ │ │ │ + and.w r0, r0, #16121856 @ 0xf60000 │ │ │ │ + ldrh r0, [r2, #36] @ 0x24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ @@ -541928,15 +541928,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldr r6, [sp, #616] @ 0x268 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldc2 0, cr0, [r8], {118} @ 0x76 │ │ │ │ + ldc2 0, cr0, [ip], {118} @ 0x76 │ │ │ │ ldr r6, [sp, #384] @ 0x180 │ │ │ │ lsls r2, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ @@ -542334,40 +542334,40 @@ │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ ldr r6, [sp, #80] @ 0x50 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r5, [sp, #992] @ 0x3e0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - @ instruction: 0xfbb80076 │ │ │ │ - ldrh r4, [r5, #24] │ │ │ │ + @ instruction: 0xfbbc0076 │ │ │ │ + ldrh r0, [r6, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfb9c0076 │ │ │ │ - ldrh r0, [r2, #24] │ │ │ │ + @ instruction: 0xfba00076 │ │ │ │ + ldrh r4, [r2, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfb800076 │ │ │ │ - ldrh r4, [r6, #22] │ │ │ │ + @ instruction: 0xfb840076 │ │ │ │ + ldrh r0, [r7, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr??.w r0, [sl, #118] @ 0x76 │ │ │ │ - ldrh r6, [r5, #10] │ │ │ │ + ldr??.w r0, [lr, #118] @ 0x76 │ │ │ │ + ldrh r2, [r6, #10] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - vld1.8 @ instruction: 0xf9ac0076 │ │ │ │ - ldrh r0, [r5, #8] │ │ │ │ + ldrsh.w r0, [r0, #118] @ 0x76 │ │ │ │ + ldrh r4, [r5, #8] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr??.w r0, [r2, #118] @ 0x76 │ │ │ │ - ldrh r6, [r4, #2] │ │ │ │ + ldr??.w r0, [r6, #118] @ 0x76 │ │ │ │ + ldrh r2, [r5, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb.w r0, [r8, #118] @ 0x76 │ │ │ │ - ldrh r4, [r1, #0] │ │ │ │ + ldrb.w r0, [ip, #118] @ 0x76 │ │ │ │ + ldrh r0, [r2, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr??.w r0, [sl, r6, lsl #3] │ │ │ │ - strh r6, [r5, #62] @ 0x3e │ │ │ │ + ldr??.w r0, [lr, r6, lsl #3] │ │ │ │ + strh r2, [r6, #62] @ 0x3e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr.w r0, [ip, r6, lsl #3] │ │ │ │ - strh r0, [r2, #62] @ 0x3e │ │ │ │ + str??.w r0, [r0, r6, lsl #3] │ │ │ │ + strh r4, [r2, #62] @ 0x3e │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #412] @ (204954 >::_M_default_append(unsigned int)@@Base+0x49164>) │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -542532,44 +542532,44 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 204850 >::_M_default_append(unsigned int)@@Base+0x49060> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldr r1, [sp, #560] @ 0x230 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf7940076 │ │ │ │ + @ instruction: 0xf7980076 │ │ │ │ @ instruction: 0xfb27ffff │ │ │ │ - @ instruction: 0xf7d80076 │ │ │ │ - @ instruction: 0xf79e0076 │ │ │ │ + @ instruction: 0xf7dc0076 │ │ │ │ + @ instruction: 0xf7a20076 │ │ │ │ lsls r1, r1, #6 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf74a0076 │ │ │ │ - strh r6, [r7, #52] @ 0x34 │ │ │ │ + @ instruction: 0xf74e0076 │ │ │ │ + strh r2, [r0, #54] @ 0x36 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r0, [sp, #976] @ 0x3d0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - @ instruction: 0xf7160076 │ │ │ │ - strh r2, [r1, #52] @ 0x34 │ │ │ │ + @ instruction: 0xf71a0076 │ │ │ │ + strh r6, [r1, #52] @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @ instruction: 0xfa09ffff │ │ │ │ - @ instruction: 0xf74c0076 │ │ │ │ - @ instruction: 0xf7960076 │ │ │ │ - movt r0, #18550 @ 0x4876 │ │ │ │ - strh r0, [r7, #48] @ 0x30 │ │ │ │ + @ instruction: 0xf7500076 │ │ │ │ + @ instruction: 0xf79a0076 │ │ │ │ + movt r0, #34934 @ 0x8876 │ │ │ │ + strh r4, [r7, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subw r0, sl, #2166 @ 0x876 │ │ │ │ - strh r6, [r3, #48] @ 0x30 │ │ │ │ + subw r0, lr, #2166 @ 0x876 │ │ │ │ + strh r2, [r4, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf7a20076 │ │ │ │ - @ instruction: 0xf7600076 │ │ │ │ - @ instruction: 0xf66c0076 │ │ │ │ - strh r0, [r4, #46] @ 0x2e │ │ │ │ + @ instruction: 0xf7a60076 │ │ │ │ + @ instruction: 0xf7640076 │ │ │ │ + @ instruction: 0xf6700076 │ │ │ │ + strh r4, [r4, #46] @ 0x2e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movw r0, #59510 @ 0xe876 │ │ │ │ - strh r0, [r0, #46] @ 0x2e │ │ │ │ + @ instruction: 0xf6520076 │ │ │ │ + strh r4, [r0, #46] @ 0x2e │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2047a4 >::_M_default_append(unsigned int)@@Base+0x48fb4> │ │ │ │ @@ -542589,16 +542589,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - sub.w r0, sl, #16121856 @ 0xf60000 │ │ │ │ - strh r6, [r3, #40] @ 0x28 │ │ │ │ + sub.w r0, lr, #16121856 @ 0xf60000 │ │ │ │ + strh r2, [r4, #40] @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -542623,16 +542623,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xf6960076 │ │ │ │ - strh r2, [r1, #38] @ 0x26 │ │ │ │ + @ instruction: 0xf69a0076 │ │ │ │ + strh r6, [r1, #38] @ 0x26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -542659,16 +542659,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xf63e0076 │ │ │ │ - strh r2, [r6, #34] @ 0x22 │ │ │ │ + movw r0, #10358 @ 0x2876 │ │ │ │ + strh r6, [r6, #34] @ 0x22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (204b14 >::_M_default_append(unsigned int)@@Base+0x49324>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -542708,15 +542708,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ str r6, [sp, #536] @ 0x218 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - addw r0, r4, #2166 @ 0x876 │ │ │ │ + addw r0, r8, #2166 @ 0x876 │ │ │ │ str r6, [sp, #312] @ 0x138 │ │ │ │ lsls r2, r0, #2 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #28 │ │ │ │ @@ -542763,16 +542763,16 @@ │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #28 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - adc.w r0, r2, #16121856 @ 0xf60000 │ │ │ │ - strh r6, [r6, #26] │ │ │ │ + adc.w r0, r6, #16121856 @ 0xf60000 │ │ │ │ + strh r2, [r7, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ vmov.f64 d8, d1 │ │ │ │ @@ -543134,46 +543134,46 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ str r3, [sp, #736] @ 0x2e0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf3400076 │ │ │ │ + @ instruction: 0xf3440076 │ │ │ │ stc2l 15, cr15, [r5, #-1020]! @ 0xfffffc04 │ │ │ │ - @ instruction: 0xf3700076 │ │ │ │ - @ instruction: 0xf31e0076 │ │ │ │ + @ instruction: 0xf3740076 │ │ │ │ + @ instruction: 0xf3220076 │ │ │ │ lsls r7, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf2b00076 │ │ │ │ - strh r4, [r4, #6] │ │ │ │ + @ instruction: 0xf2b40076 │ │ │ │ + strh r0, [r5, #6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ str r3, [sp, #104] @ 0x68 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - @ instruction: 0xf27a0076 │ │ │ │ - strh r6, [r5, #4] │ │ │ │ + @ instruction: 0xf27e0076 │ │ │ │ + strh r2, [r6, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ mcrr2 15, 15, pc, r1, cr15 @ │ │ │ │ @ instruction: 0xfbd7ffff │ │ │ │ - @ instruction: 0xf23c0076 │ │ │ │ - strh r0, [r6, #2] │ │ │ │ + movw r0, #118 @ 0x76 │ │ │ │ + strh r4, [r6, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf2220076 │ │ │ │ - strh r6, [r2, #2] │ │ │ │ + @ instruction: 0xf2260076 │ │ │ │ + strh r2, [r3, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ @ instruction: 0xfb3dffff │ │ │ │ stc2l 15, cr15, [r1], {255} @ 0xff │ │ │ │ - sub.w r0, r8, #118 @ 0x76 │ │ │ │ - ldrb r4, [r3, #31] │ │ │ │ + sub.w r0, ip, #118 @ 0x76 │ │ │ │ + ldrb r0, [r4, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf18e0076 │ │ │ │ - ldrb r2, [r0, #31] │ │ │ │ + @ instruction: 0xf1920076 │ │ │ │ + ldrb r6, [r0, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sbcs.w r0, r0, #118 @ 0x76 │ │ │ │ - ldrb r2, [r4, #30] │ │ │ │ + sbcs.w r0, r4, #118 @ 0x76 │ │ │ │ + ldrb r6, [r4, #30] │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 204d78 >::_M_default_append(unsigned int)@@Base+0x49588> │ │ │ │ @@ -543193,16 +543193,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - eors.w r0, sl, #118 @ 0x76 │ │ │ │ - ldrb r6, [r1, #27] │ │ │ │ + eors.w r0, lr, #118 @ 0x76 │ │ │ │ + ldrb r2, [r2, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ cmp r1, r2 │ │ │ │ beq.n 2050e4 >::_M_default_append(unsigned int)@@Base+0x498f4> │ │ │ │ ldr.w ip, [r0, #16] │ │ │ │ ldr.w r3, [ip, r1, lsl #2] │ │ │ │ cmp.w r3, #4294967295 @ 0xffffffff │ │ │ │ beq.n 205080 >::_M_default_append(unsigned int)@@Base+0x49890> │ │ │ │ @@ -543364,15 +543364,15 @@ │ │ │ │ bl 1c398 │ │ │ │ movs r3, #0 │ │ │ │ str r3, [r7, #72] @ 0x48 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - bics.w r0, r2, #118 @ 0x76 │ │ │ │ + bics.w r0, r6, #118 @ 0x76 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #12 │ │ │ │ mov r6, r0 │ │ │ │ mov r0, r1 │ │ │ │ @@ -543416,15 +543416,15 @@ │ │ │ │ movs r3, #0 │ │ │ │ movs r0, #1 │ │ │ │ str r3, [r4, #84] @ 0x54 │ │ │ │ str r3, [r4, #76] @ 0x4c │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - vqadd.s8 q0, q2, q11 │ │ │ │ + vqadd.s8 q0, q4, q11 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, r1 │ │ │ │ @@ -543468,16 +543468,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r2, [sp, #4] │ │ │ │ mov r0, r2 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - mcr 0, 2, r0, cr12, cr6, {3} │ │ │ │ - ldrb r0, [r3, #15] │ │ │ │ + mrc 0, 2, r0, cr0, cr6, {3} │ │ │ │ + ldrb r4, [r3, #15] │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (2053b4 >::_M_default_append(unsigned int)@@Base+0x49bc4>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -543518,15 +543518,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrh r2, [r5, #46] @ 0x2e │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldcl 0, cr0, [r6, #472] @ 0x1d8 │ │ │ │ + ldcl 0, cr0, [sl, #472] @ 0x1d8 │ │ │ │ ldrh r0, [r6, #44] @ 0x2c │ │ │ │ lsls r2, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ mov r9, r2 │ │ │ │ @@ -543657,23 +543657,23 @@ │ │ │ │ b.n 2054bc >::_M_default_append(unsigned int)@@Base+0x49ccc> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrh r4, [r5, #42] @ 0x2a │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldc 0, cr0, [lr, #-472]! @ 0xfffffe28 │ │ │ │ - stc 0, cr0, [r2], #472 @ 0x1d8 │ │ │ │ + stcl 0, cr0, [r2, #-472] @ 0xfffffe28 │ │ │ │ + stc 0, cr0, [r6], #472 @ 0x1d8 │ │ │ │ ldrh r0, [r1, #36] @ 0x24 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - stc 0, cr0, [r2], {118} @ 0x76 │ │ │ │ - ldrb r6, [r1, #8] │ │ │ │ + stc 0, cr0, [r6], {118} @ 0x76 │ │ │ │ + ldrb r2, [r2, #8] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stcl 0, cr0, [r4], #-472 @ 0xfffffe28 │ │ │ │ - ldrb r6, [r5, #7] │ │ │ │ + stcl 0, cr0, [r8], #-472 @ 0xfffffe28 │ │ │ │ + ldrb r2, [r6, #7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r4, r1 │ │ │ │ sub sp, #16 │ │ │ │ @@ -543742,20 +543742,20 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (205624 >::_M_default_append(unsigned int)@@Base+0x49e34>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2055f2 >::_M_default_append(unsigned int)@@Base+0x49e02> │ │ │ │ - rsb r0, r4, r6, ror #1 │ │ │ │ - @ instruction: 0xeb920076 │ │ │ │ - ldrb r4, [r3, #4] │ │ │ │ + rsb r0, r8, r6, ror #1 │ │ │ │ + @ instruction: 0xeb960076 │ │ │ │ + ldrb r0, [r4, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sbcs.w r0, r2, r6, ror #1 │ │ │ │ - ldrb r4, [r7, #3] │ │ │ │ + sbcs.w r0, r6, r6, ror #1 │ │ │ │ + ldrb r0, [r0, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ mov r5, r2 │ │ │ │ ldr r2, [pc, #332] @ (205788 >::_M_default_append(unsigned int)@@Base+0x49f98>) │ │ │ │ @@ -543873,16 +543873,16 @@ │ │ │ │ eors r1, r3 │ │ │ │ ldrh r0, [r1, #24] │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrh r4, [r0, #16] │ │ │ │ lsls r2, r0, #2 │ │ │ │ - and.w r0, r8, r6, ror #1 │ │ │ │ - strb r4, [r2, #30] │ │ │ │ + and.w r0, ip, r6, ror #1 │ │ │ │ + strb r0, [r3, #30] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ sub sp, #12 │ │ │ │ @@ -543968,16 +543968,16 @@ │ │ │ │ add sp, #12 │ │ │ │ vpop {d8-d12} │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ vldr d9, [sl, #136] @ 0x88 │ │ │ │ vabs.f64 d7, d9 │ │ │ │ b.n 205804 >::_M_default_append(unsigned int)@@Base+0x4a014> │ │ │ │ ... │ │ │ │ - @ instruction: 0xe9a80076 │ │ │ │ - @ instruction: 0xe9ba0076 │ │ │ │ + @ instruction: 0xe9ac0076 │ │ │ │ + @ instruction: 0xe9be0076 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r4, [r1, #40] @ 0x28 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ cbnz r4, 2058e6 >::_M_default_append(unsigned int)@@Base+0x4a0f6> │ │ │ │ @@ -545446,87 +545446,87 @@ │ │ │ │ nop │ │ │ │ strh r4, [r1, #32] │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strh r4, [r4, #30] │ │ │ │ lsls r2, r0, #2 │ │ │ │ - b.n 206e54 >::_M_default_append(unsigned int)@@Base+0x4b664> │ │ │ │ + b.n 206e5c >::_M_default_append(unsigned int)@@Base+0x4b66c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r7, #2] │ │ │ │ + strb r4, [r7, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 206e20 >::_M_default_append(unsigned int)@@Base+0x4b630> │ │ │ │ + b.n 206e28 >::_M_default_append(unsigned int)@@Base+0x4b638> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r3, #2] │ │ │ │ + strb r6, [r3, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 206db0 >::_M_default_append(unsigned int)@@Base+0x4b5c0> │ │ │ │ + b.n 206db8 >::_M_default_append(unsigned int)@@Base+0x4b5c8> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 206d0c >::_M_default_append(unsigned int)@@Base+0x4b51c> │ │ │ │ + b.n 206d14 >::_M_default_append(unsigned int)@@Base+0x4b524> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 206ccc >::_M_default_append(unsigned int)@@Base+0x4b4dc> │ │ │ │ + b.n 206cd4 >::_M_default_append(unsigned int)@@Base+0x4b4e4> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 206c00 >::_M_default_append(unsigned int)@@Base+0x4b410> │ │ │ │ + b.n 206c08 >::_M_default_append(unsigned int)@@Base+0x4b418> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 2068c4 >::_M_default_append(unsigned int)@@Base+0x4b0d4> │ │ │ │ + b.n 2068cc >::_M_default_append(unsigned int)@@Base+0x4b0dc> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - svc 62 @ 0x3e │ │ │ │ + svc 66 @ 0x42 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [r1, #76] @ 0x4c │ │ │ │ + ldr r4, [r1, #76] @ 0x4c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - svc 30 │ │ │ │ + svc 34 @ 0x22 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [r5, #72] @ 0x48 │ │ │ │ + ldr r4, [r5, #72] @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - udf #254 @ 0xfe │ │ │ │ + svc 2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [r1, #72] @ 0x48 │ │ │ │ + ldr r4, [r1, #72] @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bgt.n 206778 >::_M_default_append(unsigned int)@@Base+0x4af88> │ │ │ │ + bgt.n 206780 >::_M_default_append(unsigned int)@@Base+0x4af90> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20679c >::_M_default_append(unsigned int)@@Base+0x4afac> │ │ │ │ + bgt.n 2067a4 >::_M_default_append(unsigned int)@@Base+0x4afb4> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r5, #220 @ 0xdc │ │ │ │ + movs r5, #224 @ 0xe0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bgt.n 206844 >::_M_default_append(unsigned int)@@Base+0x4b054> │ │ │ │ + bgt.n 20684c >::_M_default_append(unsigned int)@@Base+0x4b05c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r1, #24] │ │ │ │ + ldr r2, [r2, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 206818 >::_M_default_append(unsigned int)@@Base+0x4b028> │ │ │ │ + blt.n 206820 >::_M_default_append(unsigned int)@@Base+0x4b030> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r4, [r6, #20] │ │ │ │ + ldr r0, [r7, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #108 @ 0x6c │ │ │ │ + movs r5, #112 @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 2067c8 >::_M_default_append(unsigned int)@@Base+0x4afd8> │ │ │ │ + blt.n 2067d0 >::_M_default_append(unsigned int)@@Base+0x4afe0> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r0, #20] │ │ │ │ + ldr r2, [r1, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [sp, #0] │ │ │ │ + ldr r6, [sp, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - blt.n 206778 >::_M_default_append(unsigned int)@@Base+0x4af88> │ │ │ │ + blt.n 206780 >::_M_default_append(unsigned int)@@Base+0x4af90> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [r3, #16] │ │ │ │ + ldr r4, [r3, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 20693c >::_M_default_append(unsigned int)@@Base+0x4b14c> │ │ │ │ + blt.n 206944 >::_M_default_append(unsigned int)@@Base+0x4b154> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r6, #12] │ │ │ │ + ldr r2, [r7, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 20687c >::_M_default_append(unsigned int)@@Base+0x4b08c> │ │ │ │ + blt.n 206884 >::_M_default_append(unsigned int)@@Base+0x4b094> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bge.n 206930 >::_M_default_append(unsigned int)@@Base+0x4b140> │ │ │ │ + bge.n 206938 >::_M_default_append(unsigned int)@@Base+0x4b148> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r7, #6 │ │ │ │ + adds r7, #10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 206838 >::_M_default_append(unsigned int)@@Base+0x4b048> │ │ │ │ + bls.n 206840 >::_M_default_append(unsigned int)@@Base+0x4b050> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [r5, #116] @ 0x74 │ │ │ │ + str r6, [r5, #116] @ 0x74 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 2067c4 >::_M_default_append(unsigned int)@@Base+0x4afd4> │ │ │ │ + bls.n 2067cc >::_M_default_append(unsigned int)@@Base+0x4afdc> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r4, [r5, #112] @ 0x70 │ │ │ │ + str r0, [r6, #112] @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r0, r7 │ │ │ │ bl 613af8 │ │ │ │ ldr r1, [sp, #208] @ 0xd0 │ │ │ │ ldrd r2, r3, [sp, #212] @ 0xd4 │ │ │ │ add r2, r3 │ │ │ │ ldr r3, [pc, #896] @ (206c18 >::_M_default_append(unsigned int)@@Base+0x4b428>) │ │ │ │ @@ -545853,29 +545853,29 @@ │ │ │ │ mov r7, r3 │ │ │ │ b.n 206cb4 >::_M_default_append(unsigned int)@@Base+0x4b4c4> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ - bhi.n 206b9c >::_M_default_append(unsigned int)@@Base+0x4b3ac> │ │ │ │ + bhi.n 206ba4 >::_M_default_append(unsigned int)@@Base+0x4b3b4> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bhi.n 206c74 >::_M_default_append(unsigned int)@@Base+0x4b484> │ │ │ │ + bhi.n 206c7c >::_M_default_append(unsigned int)@@Base+0x4b48c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bhi.n 206c64 >::_M_default_append(unsigned int)@@Base+0x4b474> │ │ │ │ + bhi.n 206c6c >::_M_default_append(unsigned int)@@Base+0x4b47c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 206c78 >::_M_default_append(unsigned int)@@Base+0x4b488> │ │ │ │ + bvc.n 206c80 >::_M_default_append(unsigned int)@@Base+0x4b490> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvs.n 206c04 >::_M_default_append(unsigned int)@@Base+0x4b414> │ │ │ │ + bvs.n 206c0c >::_M_default_append(unsigned int)@@Base+0x4b41c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r0, [r7, #68] @ 0x44 │ │ │ │ + str r4, [r7, #68] @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bpl.n 206bfc >::_M_default_append(unsigned int)@@Base+0x4b40c> │ │ │ │ + bpl.n 206c04 >::_M_default_append(unsigned int)@@Base+0x4b414> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r0, [r6, #52] @ 0x34 │ │ │ │ + str r4, [r6, #52] @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r2, [r5, #0] │ │ │ │ mov r0, r6 │ │ │ │ ldr r1, [sp, #112] @ 0x70 │ │ │ │ str r2, [sp, #48] @ 0x30 │ │ │ │ bl 623cec │ │ │ │ ldr r1, [r6, #4] │ │ │ │ @@ -547022,119 +547022,119 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ b.n 207390 >::_M_default_append(unsigned int)@@Base+0x4bba0> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - bcc.n 20790c >::_M_default_append(unsigned int)@@Base+0x4c11c> │ │ │ │ + bcc.n 207914 >::_M_default_append(unsigned int)@@Base+0x4c124> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bcs.n 207884 >::_M_default_append(unsigned int)@@Base+0x4c094> │ │ │ │ + bcs.n 20788c >::_M_default_append(unsigned int)@@Base+0x4c09c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bcs.n 20793c >::_M_default_append(unsigned int)@@Base+0x4c14c> │ │ │ │ + bcs.n 207944 >::_M_default_append(unsigned int)@@Base+0x4c154> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bne.n 207820 >::_M_default_append(unsigned int)@@Base+0x4c030> │ │ │ │ + bne.n 207828 >::_M_default_append(unsigned int)@@Base+0x4c038> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bne.n 207974 >::_M_default_append(unsigned int)@@Base+0x4c184> │ │ │ │ + bne.n 20797c >::_M_default_append(unsigned int)@@Base+0x4c18c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bne.n 207910 >::_M_default_append(unsigned int)@@Base+0x4c120> │ │ │ │ + bne.n 207918 >::_M_default_append(unsigned int)@@Base+0x4c128> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bne.n 207904 >::_M_default_append(unsigned int)@@Base+0x4c114> │ │ │ │ + bne.n 20790c >::_M_default_append(unsigned int)@@Base+0x4c11c> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsh r4, [r1, r2] │ │ │ │ + ldrsh r0, [r2, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - beq.n 2078c8 >::_M_default_append(unsigned int)@@Base+0x4c0d8> │ │ │ │ + beq.n 2078d0 >::_M_default_append(unsigned int)@@Base+0x4c0e0> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsh r4, [r6, r1] │ │ │ │ + ldrsh r0, [r7, r1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - beq.n 207a08 >::_M_default_append(unsigned int)@@Base+0x4c218> │ │ │ │ + beq.n 207810 >::_M_default_append(unsigned int)@@Base+0x4c020> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r7, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ + beq.n 207914 >::_M_default_append(unsigned int)@@Base+0x4c124> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r0, [r1, r6] │ │ │ │ + ldrb r4, [r1, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r7, {r1, r2, r3, r4, r6, r7} │ │ │ │ + ldmia r7, {r1, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r6, [r4, r5] │ │ │ │ + ldrb r2, [r5, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r7, {r1, r3, r4, r5, r7} │ │ │ │ + ldmia r7, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r6, [r1, r5] │ │ │ │ + ldrb r2, [r2, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r6, {r1, r2, r3, r4, r5, r6} │ │ │ │ + ldmia r6!, {r1, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r0, [r1, r0] │ │ │ │ + ldrb r4, [r1, r0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r6, {r1, r2, r3, r4, r6} │ │ │ │ + ldmia r6, {r1, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r5, r7] │ │ │ │ + ldrh r4, [r5, r7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r6!, {r3, r4} │ │ │ │ + ldmia r6!, {r2, r3, r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r4, r6] │ │ │ │ + ldrh r6, [r4, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5, {r1, r2, r4, r5, r6, r7} │ │ │ │ + ldmia r5, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r0, r6] │ │ │ │ + ldrh r4, [r0, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5!, {r1, r2, r4, r6, r7} │ │ │ │ + ldmia r5!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r4, r5] │ │ │ │ + ldrh r4, [r4, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5, {r1, r4, r5, r7} │ │ │ │ + ldmia r5, {r1, r2, r4, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r7, r4] │ │ │ │ + ldrh r0, [r0, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5!, {r1, r3, r4, r6} │ │ │ │ - lsls r6, r6, #1 │ │ │ │ ldmia r5!, {r1, r2, r3, r4, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r5, r3] │ │ │ │ + ldmia r5, {r1, r5, r6} │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + ldrh r4, [r5, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5, {r1, r2, r3, r4, r5} │ │ │ │ + ldmia r5!, {r1, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r6, [r0, r3] │ │ │ │ + ldrh r2, [r1, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5!, {r4} │ │ │ │ + ldmia r5!, {r2, r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r3, r2] │ │ │ │ + ldrh r6, [r3, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r4!, {r1, r2, r3, r6} │ │ │ │ + ldmia r4, {r1, r4, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r2, r7] │ │ │ │ + ldr r2, [r3, r7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r4!, {r2, r5} │ │ │ │ + ldmia r4!, {r3, r5} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r5, r6] │ │ │ │ + ldr r2, [r6, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r4!, {} │ │ │ │ + ldmia r4!, {r2} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [r1, r6] │ │ │ │ + ldr r6, [r1, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r3!, {r6, r7} │ │ │ │ + ldmia r3!, {r2, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2!, {r1, r4, r6, r7} │ │ │ │ + ldmia r2, {r1, r2, r4, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r1, {r1, r2, r3, r5, r6, r7} │ │ │ │ + ldmia r1, {r1, r4, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r1!, {r2, r5, r6, r7} │ │ │ │ + ldmia r1!, {r3, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsb r0, [r6, r5] │ │ │ │ + ldrsb r4, [r6, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r1, {r1, r2, r6, r7} │ │ │ │ + ldmia r1, {r1, r3, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsb r2, [r2, r5] │ │ │ │ + ldrsb r6, [r2, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r1!, {r2, r3, r4, r5, r6} │ │ │ │ + ldmia r1!, {r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2, r3, r5, r6, r7} │ │ │ │ + ldmia r0!, {r1, r4, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r2, r4, r5, r7} │ │ │ │ + ldmia r0!, {r3, r4, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsb r0, [r0, r1] │ │ │ │ + ldrsb r4, [r0, r1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r0, r7 │ │ │ │ movs r5, #100 @ 0x64 │ │ │ │ bl 62ee24 │ │ │ │ ldr.w r2, [r6, #164] @ 0xa4 │ │ │ │ mov.w ip, #2 │ │ │ │ sub.w r4, r2, #32 │ │ │ │ @@ -547621,145 +547621,145 @@ │ │ │ │ ldr r0, [pc, #280] @ (20804c >::_M_default_append(unsigned int)@@Base+0x4c85c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 207538 >::_M_default_append(unsigned int)@@Base+0x4bd48> │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ - ldrb r6, [r5, #22] │ │ │ │ + ldrb r2, [r6, #22] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - str r0, [sp, #512] @ 0x200 │ │ │ │ + str r0, [sp, #528] @ 0x210 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvs.n 207e90 >::_M_default_append(unsigned int)@@Base+0x4c6a0> │ │ │ │ + bvs.n 207e98 >::_M_default_append(unsigned int)@@Base+0x4c6a8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r0, [r4, r6] │ │ │ │ + strb r4, [r4, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r5, #4] │ │ │ │ + ldrh r2, [r6, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [sp, #264] @ 0x108 │ │ │ │ + ldr r2, [sp, #280] @ 0x118 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [sp, #216] @ 0xd8 │ │ │ │ + ldr r2, [sp, #232] @ 0xe8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r1, #10] │ │ │ │ + ldrh r0, [r2, #10] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r5, r7} │ │ │ │ + stmia r6!, {r1, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r1, r1] │ │ │ │ + strb r4, [r1, r1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r7} │ │ │ │ + stmia r6!, {r1, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r6, [r4, r0] │ │ │ │ + strb r2, [r5, r0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4} │ │ │ │ + stmia r6!, {r1, r5} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r0, [r5, r6] │ │ │ │ + strh r4, [r5, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ + stmia r6!, {r1} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r6, [r0, r6] │ │ │ │ + strh r2, [r1, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r4, [r5, r5] │ │ │ │ + strh r0, [r6, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r6, r7} │ │ │ │ + stmia r5!, {r1, r3, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r0, [r2, r5] │ │ │ │ + strh r4, [r2, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r3, r5, r7} │ │ │ │ + stmia r5!, {r1, r2, r3, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r4, [r6, r4] │ │ │ │ + strh r0, [r7, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r4, r7} │ │ │ │ + stmia r5!, {r2, r4, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r2, [r3, r4] │ │ │ │ + strh r6, [r3, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r5, r6} │ │ │ │ + stmia r5!, {r2, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r2, [r5, r3] │ │ │ │ + strh r6, [r5, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r6} │ │ │ │ + stmia r5!, {r1, r3, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r0, [r2, r3] │ │ │ │ + strh r4, [r2, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r3} │ │ │ │ + stmia r5!, {r1, r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r0, [r3, r2] │ │ │ │ + strh r4, [r3, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r4, r5, r6, r7} │ │ │ │ + stmia r4!, {r2, r4, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r4, [r7, r1] │ │ │ │ + strh r0, [r0, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r1, r4, r6, r7} │ │ │ │ + stmia r4!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r4, [r3, r1] │ │ │ │ + strh r0, [r4, r1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r4, r5, r7} │ │ │ │ + stmia r4!, {r1, r3, r4, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r0, [r0, r1] │ │ │ │ + strh r4, [r0, r1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r1, r3, r4, r7} │ │ │ │ + stmia r4!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r4, [r4, r0] │ │ │ │ + strh r0, [r5, r0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r3, r4, r5, r6} │ │ │ │ + stmia r4!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r2, [r0, r0] │ │ │ │ + strh r6, [r0, r0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r1, r3, r4, r6} │ │ │ │ + stmia r4!, {r1, r2, r3, r4, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [r4, r7] │ │ │ │ + str r2, [r5, r7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r6} │ │ │ │ + stmia r4!, {r2, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [r1, r7] │ │ │ │ + str r6, [r1, r7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r1, r4} │ │ │ │ + stmia r4!, {r1, r2, r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [r3, r6] │ │ │ │ + str r2, [r4, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r2, r5, r6, r7} │ │ │ │ + stmia r3!, {r3, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r0, [r6, r5] │ │ │ │ + str r4, [r6, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r6, r7} │ │ │ │ + stmia r3!, {r1, r3, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [r2, r5] │ │ │ │ + str r6, [r2, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r3, r5, r7} │ │ │ │ + stmia r3!, {r2, r3, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r4, [r6, r4] │ │ │ │ + str r0, [r7, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r2, r3, r7} │ │ │ │ + stmia r3!, {r4, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [r2, r4] │ │ │ │ + str r2, [r3, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r4, r5, r6} │ │ │ │ + stmia r3!, {r2, r4, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [r7, r3] │ │ │ │ + str r6, [r7, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r2, r4, r6} │ │ │ │ + stmia r3!, {r3, r4, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [r3, r3] │ │ │ │ + str r2, [r4, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r5, r7} │ │ │ │ + stmia r2!, {r2, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r4, [r5, r0] │ │ │ │ + str r0, [r6, r0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r7} │ │ │ │ + stmia r2!, {r2, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r2, [r1, r0] │ │ │ │ + str r6, [r1, r0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r5, r6} │ │ │ │ + stmia r2!, {r1, r3, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [pc, #960] @ (208408 >::_M_default_append(unsigned int)@@Base+0x4cc18>) │ │ │ │ + ldr r7, [pc, #976] @ (208418 >::_M_default_append(unsigned int)@@Base+0x4cc28>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r3, r6} │ │ │ │ + stmia r2!, {r2, r3, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [pc, #840] @ (208398 >::_M_default_append(unsigned int)@@Base+0x4cba8>) │ │ │ │ + ldr r7, [pc, #856] @ (2083a8 >::_M_default_append(unsigned int)@@Base+0x4cbb8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r1, r8 │ │ │ │ mov r0, r7 │ │ │ │ bl 605b84 │ │ │ │ cmp r0, #1 │ │ │ │ beq.n 2080c2 >::_M_default_append(unsigned int)@@Base+0x4c8d2> │ │ │ │ mov r4, r0 │ │ │ │ @@ -548136,91 +548136,91 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ ldmia r4!, {r0, r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ subs r7, #240 @ 0xf0 │ │ │ │ - stmia r1!, {r2, r3} │ │ │ │ + stmia r1!, {r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [pc, #608] @ (2086b0 >::_M_default_append(unsigned int)@@Base+0x4cec0>) │ │ │ │ + ldr r6, [pc, #624] @ (2086c0 >::_M_default_append(unsigned int)@@Base+0x4ced0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r5, r6, r7} │ │ │ │ + stmia r0!, {r3, r4, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [pc, #512] @ (208658 >::_M_default_append(unsigned int)@@Base+0x4ce68>) │ │ │ │ + ldr r6, [pc, #528] @ (208668 >::_M_default_append(unsigned int)@@Base+0x4ce78>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, r0, #6 │ │ │ │ + adds r2, r1, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r7} │ │ │ │ + stmia r0!, {r3, r4, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [pc, #128] @ (2084e4 >::_M_default_append(unsigned int)@@Base+0x4ccf4>) │ │ │ │ + ldr r6, [pc, #144] @ (2084f4 >::_M_default_append(unsigned int)@@Base+0x4cd04>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r2, [r4, r3] │ │ │ │ + ldrb r6, [r4, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r0!, {r5, r6} │ │ │ │ + stmia r0!, {r2, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [pc, #944] @ (208820 >::_M_default_append(unsigned int)@@Base+0x4d030>) │ │ │ │ + ldr r5, [pc, #960] @ (208830 >::_M_default_append(unsigned int)@@Base+0x4d040>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r6} │ │ │ │ + stmia r0!, {r1, r3, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [pc, #832] @ (2087b8 >::_M_default_append(unsigned int)@@Base+0x4cfc8>) │ │ │ │ + ldr r5, [pc, #848] @ (2087c8 >::_M_default_append(unsigned int)@@Base+0x4cfd8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r3, r5} │ │ │ │ + stmia r0!, {r4, r5} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [pc, #728] @ (208758 >::_M_default_append(unsigned int)@@Base+0x4cf68>) │ │ │ │ + ldr r5, [pc, #744] @ (208768 >::_M_default_append(unsigned int)@@Base+0x4cf78>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r1, r4} │ │ │ │ + stmia r0!, {r1, r2, r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [pc, #624] @ (2086f8 >::_M_default_append(unsigned int)@@Base+0x4cf08>) │ │ │ │ + ldr r5, [pc, #640] @ (208708 >::_M_default_append(unsigned int)@@Base+0x4cf18>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - it │ │ │ │ + itt │ │ │ │ lsl r6, r6, #1 │ │ │ │ - ldr r5, [pc, #520] @ (208698 >::_M_default_append(unsigned int)@@Base+0x4cea8>) │ │ │ │ + ldr r5, [pc, #536] @ (2086a8 >::_M_default_append(unsigned int)@@Base+0x4ceb8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - itt le │ │ │ │ - lslle r6, r6, #1 │ │ │ │ - ldrle r5, [pc, #408] @ (208630 >::_M_default_append(unsigned int)@@Base+0x4ce40>) │ │ │ │ + nop {14} │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + ldr r5, [pc, #424] @ (208640 >::_M_default_append(unsigned int)@@Base+0x4ce50>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ittt gt │ │ │ │ + itte gt │ │ │ │ lslgt r6, r6, #1 │ │ │ │ - ldrgt r5, [pc, #304] @ (2085d0 >::_M_default_append(unsigned int)@@Base+0x4cde0>) │ │ │ │ - lslgt r5, r6, #1 │ │ │ │ - it ge │ │ │ │ + ldrgt r5, [pc, #320] @ (2085e0 >::_M_default_append(unsigned int)@@Base+0x4cdf0>) │ │ │ │ + lslle r5, r6, #1 │ │ │ │ + ite ge │ │ │ │ lslge r6, r6, #1 │ │ │ │ - ldr r5, [pc, #200] @ (208570 >::_M_default_append(unsigned int)@@Base+0x4cd80>) │ │ │ │ + ldrlt r5, [pc, #216] @ (208580 >::_M_default_append(unsigned int)@@Base+0x4cd90>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - itee hi │ │ │ │ - lslhi r6, r6, #1 │ │ │ │ - ldrls r5, [pc, #96] @ (208510 >::_M_default_append(unsigned int)@@Base+0x4cd20>) │ │ │ │ - lslls r5, r6, #1 │ │ │ │ - adds r4, r0, #1 │ │ │ │ + itee ls │ │ │ │ + lslls r6, r6, #1 │ │ │ │ + ldrhi r5, [pc, #112] @ (208520 >::_M_default_append(unsigned int)@@Base+0x4cd30>) │ │ │ │ + lslhi r5, r6, #1 │ │ │ │ + adds r0, r1, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #904] @ (208840 >::_M_default_append(unsigned int)@@Base+0x4d050>) │ │ │ │ + ldr r4, [pc, #920] @ (208850 >::_M_default_append(unsigned int)@@Base+0x4d060>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bkpt 0x007c │ │ │ │ + bkpt 0x0080 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r3, r6, r7, pc} │ │ │ │ + pop {r1, r2, r3, r6, r7, pc} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [pc, #344] @ (20861c >::_M_default_append(unsigned int)@@Base+0x4ce2c>) │ │ │ │ + ldr r3, [pc, #360] @ (20862c >::_M_default_append(unsigned int)@@Base+0x4ce3c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r1, r3, r5, r7, pc} │ │ │ │ + pop {r1, r2, r3, r5, r7, pc} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [pc, #216] @ (2085a4 >::_M_default_append(unsigned int)@@Base+0x4cdb4>) │ │ │ │ + ldr r3, [pc, #232] @ (2085b4 >::_M_default_append(unsigned int)@@Base+0x4cdc4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r1, r3, r7, pc} │ │ │ │ + pop {r1, r2, r3, r7, pc} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [pc, #88] @ (20852c >::_M_default_append(unsigned int)@@Base+0x4cd3c>) │ │ │ │ + ldr r3, [pc, #104] @ (20853c >::_M_default_append(unsigned int)@@Base+0x4cd4c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r1, r3, r5, r6, pc} │ │ │ │ + pop {r1, r2, r3, r5, r6, pc} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [pc, #984] @ (2088b4 >::_M_default_append(unsigned int)@@Base+0x4d0c4>) │ │ │ │ + ldr r2, [pc, #1000] @ (2088c4 >::_M_default_append(unsigned int)@@Base+0x4d0d4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r2, r3, r6, pc} │ │ │ │ + pop {r4, r6, pc} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [pc, #864] @ (208844 >::_M_default_append(unsigned int)@@Base+0x4d054>) │ │ │ │ + ldr r2, [pc, #880] @ (208854 >::_M_default_append(unsigned int)@@Base+0x4d064>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #1676] @ 208b80 >::_M_default_append(unsigned int)@@Base+0x4d390> │ │ │ │ sub sp, #64 @ 0x40 │ │ │ │ @@ -548832,186 +548832,186 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #217 @ 0xd9 │ │ │ │ ldrb r2, [r1, r1] │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - pop {r6} │ │ │ │ + pop {r2, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ bvc.n 208b66 >::_M_default_append(unsigned int)@@Base+0x4d376> │ │ │ │ - vcvt.f16.u16 , q3, #1 │ │ │ │ + vcvt.f16.u16 , q5, #1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r2, r3, r6} │ │ │ │ + pop {r4, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsrs r1, r7, #3 │ │ │ │ movs r0, r0 │ │ │ │ - cbnz r0, 208c16 >::_M_default_append(unsigned int)@@Base+0x4d426> │ │ │ │ + cbnz r4, 208c16 >::_M_default_append(unsigned int)@@Base+0x4d426> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #392] @ (208d2c >::_M_default_append(unsigned int)@@Base+0x4d53c>) │ │ │ │ + ldr r1, [pc, #408] @ (208d3c >::_M_default_append(unsigned int)@@Base+0x4d54c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldrh r4, [r2, r6] │ │ │ │ lsls r2, r0, #2 │ │ │ │ - cbnz r4, 208c12 >::_M_default_append(unsigned int)@@Base+0x4d422> │ │ │ │ + cbnz r0, 208c14 >::_M_default_append(unsigned int)@@Base+0x4d424> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #152] @ (208c48 >::_M_default_append(unsigned int)@@Base+0x4d458>) │ │ │ │ + ldr r1, [pc, #168] @ (208c58 >::_M_default_append(unsigned int)@@Base+0x4d468>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldmia r5!, {r0, r1, r4, r6} │ │ │ │ vmull.u q14, d31, d31 │ │ │ │ - @ instruction: 0xffffbb56 │ │ │ │ + @ instruction: 0xffffbb5a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #896] @ (208f40 >::_M_default_append(unsigned int)@@Base+0x4d750>) │ │ │ │ + ldr r0, [pc, #912] @ (208f50 >::_M_default_append(unsigned int)@@Base+0x4d760>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 208c12 >::_M_default_append(unsigned int)@@Base+0x4d422> │ │ │ │ + cbnz r4, 208c12 >::_M_default_append(unsigned int)@@Base+0x4d422> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #776] @ (208ed0 >::_M_default_append(unsigned int)@@Base+0x4d6e0>) │ │ │ │ + ldr r0, [pc, #792] @ (208ee0 >::_M_default_append(unsigned int)@@Base+0x4d6f0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldmia r3!, {r0, r1, r4, r6, r7} │ │ │ │ vtbl.8 d28, {d31- instruction: 0xffffbaf2 │ │ │ │ + @ instruction: 0xffffbaf6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #496] @ (208dc8 >::_M_default_append(unsigned int)@@Base+0x4d5d8>) │ │ │ │ + ldr r0, [pc, #512] @ (208dd8 >::_M_default_append(unsigned int)@@Base+0x4d5e8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - revsh r4, r2 │ │ │ │ + revsh r0, r3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #376] @ (208d58 >::_M_default_append(unsigned int)@@Base+0x4d568>) │ │ │ │ + ldr r0, [pc, #392] @ (208d68 >::_M_default_append(unsigned int)@@Base+0x4d578>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r6, 208c2c >::_M_default_append(unsigned int)@@Base+0x4d43c> │ │ │ │ + cbnz r2, 208c2e >::_M_default_append(unsigned int)@@Base+0x4d43e> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r2, [r0, #26] │ │ │ │ + ldrb r6, [r0, #26] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - hlt 0x0006 │ │ │ │ + hlt 0x000a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #64] @ (208c30 >::_M_default_append(unsigned int)@@Base+0x4d440>) │ │ │ │ + ldr r0, [pc, #80] @ (208c40 >::_M_default_append(unsigned int)@@Base+0x4d450>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - revsh r6, r6 │ │ │ │ + revsh r2, r7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r4, #23] │ │ │ │ + ldrb r0, [r5, #23] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev r0, r7 │ │ │ │ + rev r4, r7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0x47c2 │ │ │ │ + @ instruction: 0x47c6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev r6, r2 │ │ │ │ + rev r2, r3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0x479e │ │ │ │ + @ instruction: 0x47a2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - hlt 0x0020 │ │ │ │ + hlt 0x0024 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r2, [r3, #24] │ │ │ │ + ldrb r6, [r3, #24] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r6, 208c44 >::_M_default_append(unsigned int)@@Base+0x4d454> │ │ │ │ + cbnz r2, 208c46 >::_M_default_append(unsigned int)@@Base+0x4d456> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bx sl │ │ │ │ + bxns sl │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r6, #46] @ 0x2e │ │ │ │ + ldrh r4, [r6, #46] @ 0x2e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev16 r4, r5 │ │ │ │ + rev16 r0, r6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r6, 208c40 >::_M_default_append(unsigned int)@@Base+0x4d450> │ │ │ │ + cbnz r2, 208c42 >::_M_default_append(unsigned int)@@Base+0x4d452> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bx r0 │ │ │ │ + bxns r0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev16 r4, r1 │ │ │ │ + rev16 r0, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r2, #23] │ │ │ │ + ldrb r0, [r3, #23] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r2, 208c3e >::_M_default_append(unsigned int)@@Base+0x4d44e> │ │ │ │ + cbnz r6, 208c3e >::_M_default_append(unsigned int)@@Base+0x4d44e> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mov lr, r6 │ │ │ │ + mov sl, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev r0, r1 │ │ │ │ + rev r4, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r1, #46] @ 0x2e │ │ │ │ + ldrh r6, [r1, #46] @ 0x2e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb8c4 │ │ │ │ + @ instruction: 0xb8c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mov r0, sl │ │ │ │ + mov r4, sl │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r6, 208c80 >::_M_default_append(unsigned int)@@Base+0x4d490> │ │ │ │ + cbnz r2, 208c82 >::_M_default_append(unsigned int)@@Base+0x4d492> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev r6, r0 │ │ │ │ + rev r2, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb87a │ │ │ │ + @ instruction: 0xb87e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mov r6, r0 │ │ │ │ + mov r2, r1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r4, #54] @ 0x36 │ │ │ │ + ldrh r4, [r4, #54] @ 0x36 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r6, 208c98 >::_M_default_append(unsigned int)@@Base+0x4d4a8> │ │ │ │ + cbnz r2, 208c9a >::_M_default_append(unsigned int)@@Base+0x4d4aa> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb83e │ │ │ │ + @ instruction: 0xb842 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp sl, r9 │ │ │ │ + cmp lr, r9 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r0, #56] @ 0x38 │ │ │ │ + ldrh r0, [r1, #56] @ 0x38 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r2, 208ca0 >::_M_default_append(unsigned int)@@Base+0x4d4b0> │ │ │ │ + cbnz r6, 208ca0 >::_M_default_append(unsigned int)@@Base+0x4d4b0> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb802 │ │ │ │ + @ instruction: 0xb806 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp lr, r1 │ │ │ │ + cmp sl, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r4, 208ca6 >::_M_default_append(unsigned int)@@Base+0x4d4b6> │ │ │ │ + cbnz r0, 208ca8 >::_M_default_append(unsigned int)@@Base+0x4d4b8> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r6, 208cb8 >::_M_default_append(unsigned int)@@Base+0x4d4c8> │ │ │ │ + cbnz r2, 208cba >::_M_default_append(unsigned int)@@Base+0x4d4ca> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb7c6 │ │ │ │ + @ instruction: 0xb7ca │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r2, sl │ │ │ │ + cmp r6, sl │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r4, #58] @ 0x3a │ │ │ │ + ldrh r6, [r4, #58] @ 0x3a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r2, 208cbe >::_M_default_append(unsigned int)@@Base+0x4d4ce> │ │ │ │ + cbnz r6, 208cbe >::_M_default_append(unsigned int)@@Base+0x4d4ce> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb77c │ │ │ │ + @ instruction: 0xb780 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, r1 │ │ │ │ + cmp r4, r1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r4, 208cc0 >::_M_default_append(unsigned int)@@Base+0x4d4d0> │ │ │ │ + cbnz r0, 208cc2 >::_M_default_append(unsigned int)@@Base+0x4d4d2> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev r6, r4 │ │ │ │ + rev r2, r5 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb732 │ │ │ │ + @ instruction: 0xb736 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add lr, r7 │ │ │ │ + add sl, r8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - hlt 0x0002 │ │ │ │ + hlt 0x0006 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev r0, r0 │ │ │ │ + rev r4, r0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev16 r0, r4 │ │ │ │ + rev16 r4, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb6ee │ │ │ │ + @ instruction: 0xb6f2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r2, pc │ │ │ │ + add r6, pc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev16 r0, r0 │ │ │ │ + rev16 r4, r0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - hlt 0x0016 │ │ │ │ + hlt 0x001a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb6b0 │ │ │ │ + @ instruction: 0xb6b4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, r7 │ │ │ │ + add r0, r8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - hlt 0x0004 │ │ │ │ + hlt 0x0008 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - revsh r2, r4 │ │ │ │ + revsh r6, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cpsid a │ │ │ │ + @ instruction: 0xb678 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, r0 │ │ │ │ + add r4, r0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - revsh r6, r1 │ │ │ │ + revsh r2, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r6, 208d2c >::_M_default_append(unsigned int)@@Base+0x4d53c> │ │ │ │ + cbnz r2, 208d2e >::_M_default_append(unsigned int)@@Base+0x4d53e> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb62c │ │ │ │ + @ instruction: 0xb630 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bics r0, r7 │ │ │ │ + bics r4, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ vldr d1, [pc, #312] @ 208e28 >::_M_default_append(unsigned int)@@Base+0x4d638> │ │ │ │ movs r2, #0 │ │ │ │ ldr r1, [pc, #316] @ (208e30 >::_M_default_append(unsigned int)@@Base+0x4d640>) │ │ │ │ add.w r3, r5, #24 │ │ │ │ strd r2, r2, [sp, #4] │ │ │ │ vmov.f64 d2, #112 @ 0x3f800000 1.0 │ │ │ │ @@ -549124,53 +549124,53 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #96] @ (208e7c >::_M_default_append(unsigned int)@@Base+0x4d68c>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 2085ac >::_M_default_append(unsigned int)@@Base+0x4cdbc> │ │ │ │ ... │ │ │ │ - cbnz r4, 208e62 >::_M_default_append(unsigned int)@@Base+0x4d672> │ │ │ │ + cbnz r0, 208e64 >::_M_default_append(unsigned int)@@Base+0x4d674> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r2, 208e52 >::_M_default_append(unsigned int)@@Base+0x4d662> │ │ │ │ + cbnz r6, 208e52 >::_M_default_append(unsigned int)@@Base+0x4d662> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r1, r4, r6} │ │ │ │ + push {r1, r2, r4, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rors r6, r3 │ │ │ │ + rors r2, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r4, 208e78 >::_M_default_append(unsigned int)@@Base+0x4d688> │ │ │ │ + cbnz r0, 208e7a >::_M_default_append(unsigned int)@@Base+0x4d68a> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 208e6c >::_M_default_append(unsigned int)@@Base+0x4d67c> │ │ │ │ + cbnz r0, 208e6e >::_M_default_append(unsigned int)@@Base+0x4d67e> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r1, r2, r4} │ │ │ │ + push {r1, r3, r4} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - sbcs r2, r4 │ │ │ │ + sbcs r6, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r2, 208e80 >::_M_default_append(unsigned int)@@Base+0x4d690> │ │ │ │ + cbnz r6, 208e80 >::_M_default_append(unsigned int)@@Base+0x4d690> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev r0, r2 │ │ │ │ + rev r4, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r2, 208ed2 >::_M_default_append(unsigned int)@@Base+0x4d6e2> │ │ │ │ + cbz r6, 208ed2 >::_M_default_append(unsigned int)@@Base+0x4d6e2> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adcs r6, r4 │ │ │ │ + adcs r2, r5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev16 r4, r3 │ │ │ │ + rev16 r0, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r4, 208ea6 >::_M_default_append(unsigned int)@@Base+0x4d6b6> │ │ │ │ + rev r0, r0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 208ed2 >::_M_default_append(unsigned int)@@Base+0x4d6e2> │ │ │ │ + cbz r2, 208ed4 >::_M_default_append(unsigned int)@@Base+0x4d6e4> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r2, r5 │ │ │ │ + asrs r6, r5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev r6, r7 │ │ │ │ + rev16 r2, r0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - rev16 r2, r7 │ │ │ │ + rev16 r6, r7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 208ed2 >::_M_default_append(unsigned int)@@Base+0x4d6e2> │ │ │ │ + cbz r2, 208ed4 >::_M_default_append(unsigned int)@@Base+0x4d6e4> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r5 │ │ │ │ + lsrs r6, r5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2084e4 >::_M_default_append(unsigned int)@@Base+0x4ccf4> │ │ │ │ @@ -549191,17 +549191,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - uxtb r0, r1 │ │ │ │ + uxtb r4, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - eors r4, r2 │ │ │ │ + eors r0, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -549345,17 +549345,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xb84a │ │ │ │ + @ instruction: 0xb84e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r6, #170 @ 0xaa │ │ │ │ + subs r6, #174 @ 0xae │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -549382,17 +549382,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xb7f2 │ │ │ │ + @ instruction: 0xb7f6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r6, #82 @ 0x52 │ │ │ │ + subs r6, #86 @ 0x56 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (209134 >::_M_default_append(unsigned int)@@Base+0x4d944>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -549432,15 +549432,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ str r6, [r4, r1] │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xb7b8 │ │ │ │ + @ instruction: 0xb7bc │ │ │ │ lsls r6, r6, #1 │ │ │ │ str r6, [r5, r0] │ │ │ │ lsls r2, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -549510,17 +549510,17 @@ │ │ │ │ ldr r0, [pc, #20] @ (20920c >::_M_default_append(unsigned int)@@Base+0x4da1c>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 20916a >::_M_default_append(unsigned int)@@Base+0x4d97a> │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - @ instruction: 0xb6b0 │ │ │ │ + @ instruction: 0xb6b4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r5, #16 │ │ │ │ + subs r5, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #528] @ (209430 >::_M_default_append(unsigned int)@@Base+0x4dc40>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -549725,57 +549725,57 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ ldr r7, [pc, #136] @ (2094bc >::_M_default_append(unsigned int)@@Base+0x4dccc>) │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xb67e │ │ │ │ + @ instruction: 0xb682 │ │ │ │ lsls r6, r6, #1 │ │ │ │ mcr2 15, 7, pc, cr15, cr15, {7} @ │ │ │ │ - @ instruction: 0xb6c0 │ │ │ │ + @ instruction: 0xb6c4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb66a │ │ │ │ + @ instruction: 0xb66e │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r5, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ - push {r1, r2, r3, r5, r6, r7, lr} │ │ │ │ + push {r1, r4, r5, r6, r7, lr} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r4, #78 @ 0x4e │ │ │ │ + subs r4, #82 @ 0x52 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r6, [pc, #528] @ (209668 >::_M_default_append(unsigned int)@@Base+0x4de78>) │ │ │ │ lsls r2, r0, #2 │ │ │ │ - push {r1, r3, r4, r5, r7, lr} │ │ │ │ + push {r1, r2, r3, r4, r5, r7, lr} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r4, #26 │ │ │ │ + subs r4, #30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stc2l 15, cr15, [sp, #1020] @ 0x3fc │ │ │ │ stc2l 15, cr15, [r3, #-1020]! @ 0xfffffc04 │ │ │ │ - push {r2, r3, r4, r5, r6, lr} │ │ │ │ + push {r7, lr} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #220 @ 0xdc │ │ │ │ + subs r3, #224 @ 0xe0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - push {r1, r5, r6, lr} │ │ │ │ + push {r1, r2, r5, r6, lr} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #194 @ 0xc2 │ │ │ │ + subs r3, #198 @ 0xc6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stc2l 15, cr15, [r9], {255} @ 0xff │ │ │ │ @ instruction: 0xfb5fffff │ │ │ │ @ instruction: 0xfb8dffff │ │ │ │ - push {r2, r5, r6, r7} │ │ │ │ + push {r3, r5, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #68 @ 0x44 │ │ │ │ + subs r3, #72 @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - push {r1, r3, r6, r7} │ │ │ │ + push {r1, r2, r3, r6, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #42 @ 0x2a │ │ │ │ + subs r3, #46 @ 0x2e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - push {r2, r3, r5, r7} │ │ │ │ + push {r4, r5, r7} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #10 │ │ │ │ + subs r3, #14 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 209210 >::_M_default_append(unsigned int)@@Base+0x4da20> │ │ │ │ @@ -549795,17 +549795,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - cbz r2, 209556 >::_M_default_append(unsigned int)@@Base+0x4dd66> │ │ │ │ + cbz r6, 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- adds r7, #124 @ 0x7c │ │ │ │ + adds r7, #128 @ 0x80 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r1, [pc, #712] @ (209c84 >::_M_default_append(unsigned int)@@Base+0x4e494>) │ │ │ │ lsls r2, r0, #2 │ │ │ │ - cbz r0, 2099e2 >::_M_default_append(unsigned int)@@Base+0x4e1f2> │ │ │ │ + cbz r4, 2099e2 >::_M_default_append(unsigned int)@@Base+0x4e1f2> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r7, #44 @ 0x2c │ │ │ │ + adds r7, #48 @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r4, 2099d2 >::_M_default_append(unsigned int)@@Base+0x4e1e2> │ │ │ │ + cbz r0, 2099d4 >::_M_default_append(unsigned int)@@Base+0x4e1e4> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r6, #208 @ 0xd0 │ │ │ │ + adds r6, #212 @ 0xd4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r0, 2099d2 >::_M_default_append(unsigned int)@@Base+0x4e1e2> │ │ │ │ + cbz r4, 2099d2 >::_M_default_append(unsigned int)@@Base+0x4e1e2> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r6, #172 @ 0xac │ │ │ │ + adds r6, #176 @ 0xb0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sub sp, #384 @ 0x180 │ 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0x3a0 │ │ │ │ + add r7, sp, #944 @ 0x3b0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r5, #140 @ 0x8c │ │ │ │ + adds r5, #144 @ 0x90 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, sp, #824 @ 0x338 │ │ │ │ + add r7, sp, #840 @ 0x348 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r5, #114 @ 0x72 │ │ │ │ + adds r5, #118 @ 0x76 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ mov r9, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -550888,95 +550888,95 @@ │ │ │ │ ... │ │ │ │ bxns r2 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ mov lr, ip │ │ │ │ lsls r2, r0, #2 │ │ │ │ - add r6, sp, #440 @ 0x1b8 │ │ │ │ + add r6, sp, #456 @ 0x1c8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r4, #16 │ │ │ │ + adds r4, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, sp, #112 @ 0x70 │ │ │ │ + add r6, sp, #128 @ 0x80 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, sp, #720 @ 0x2d0 │ │ │ │ + add r5, sp, #736 @ 0x2e0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, sp, #336 @ 0x150 │ │ │ │ + add r5, sp, #352 @ 0x160 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r2, #248 @ 0xf8 │ │ │ │ + adds r2, #252 @ 0xfc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r5, sp, #240 @ 0xf0 │ │ │ │ + add r5, sp, #256 @ 0x100 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r2, #224 @ 0xe0 │ │ │ │ + adds r2, #228 @ 0xe4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, sp, #752 @ 0x2f0 │ │ │ │ + add r4, sp, #768 @ 0x300 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, sp, #152 @ 0x98 │ │ │ │ + add r4, sp, #168 @ 0xa8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r1, #202 @ 0xca │ │ │ │ + adds r1, #206 @ 0xce │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #1000 @ 0x3e8 │ │ │ │ + add r3, sp, #1016 @ 0x3f8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r1, #158 @ 0x9e │ │ │ │ + adds r1, #162 @ 0xa2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #720 @ 0x2d0 │ │ │ │ + add r3, sp, #736 @ 0x2e0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r1, #88 @ 0x58 │ │ │ │ + adds r1, #92 @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #624 @ 0x270 │ │ │ │ + add r3, sp, #640 @ 0x280 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r1, #64 @ 0x40 │ │ │ │ + adds r1, #68 @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #528 @ 0x210 │ │ │ │ + add r3, sp, #544 @ 0x220 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r1, #40 @ 0x28 │ │ │ │ + adds r1, #44 @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #424 @ 0x1a8 │ │ │ │ + add r3, sp, #440 @ 0x1b8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r1, #14 │ │ │ │ + adds r1, #18 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #144 @ 0x90 │ │ │ │ + add r3, sp, #160 @ 0xa0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r0, #200 @ 0xc8 │ │ │ │ + adds r0, #204 @ 0xcc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #40 @ 0x28 │ │ │ │ + add r3, sp, #56 @ 0x38 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r0, #174 @ 0xae │ │ │ │ + adds r0, #178 @ 0xb2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #952 @ 0x3b8 │ │ │ │ + add r2, sp, #968 @ 0x3c8 │ │ │ │ lsls r6, r6, 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int)@@Base+0x4ebbc>) │ │ │ │ + add r7, pc, #184 @ (adr r7, 20a3bc >::_M_default_append(unsigned int)@@Base+0x4ebcc>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r4, #206 @ 0xce │ │ │ │ + cmp r4, #210 @ 0xd2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, pc, #816 @ (adr r7, 20a63c >::_M_default_append(unsigned int)@@Base+0x4ee4c>) │ │ │ │ + add r7, pc, #832 @ (adr r7, 20a64c >::_M_default_append(unsigned int)@@Base+0x4ee5c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r7, pc, #984 @ (adr r7, 20a6e8 >::_M_default_append(unsigned int)@@Base+0x4eef8>) │ │ │ │ + add r7, pc, #1000 @ (adr r7, 20a6f8 >::_M_default_append(unsigned int)@@Base+0x4ef08>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r6, pc, #952 @ (adr r6, 20a6cc >::_M_default_append(unsigned int)@@Base+0x4eedc>) │ │ │ │ + add r6, pc, #968 @ (adr r6, 20a6dc >::_M_default_append(unsigned int)@@Base+0x4eeec>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r4, #146 @ 0x92 │ │ │ │ + cmp r4, #150 @ 0x96 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, pc, #832 @ (adr r6, 20a65c >::_M_default_append(unsigned int)@@Base+0x4ee6c>) │ │ │ │ + add r6, pc, #848 @ (adr r6, 20a66c >::_M_default_append(unsigned int)@@Base+0x4ee7c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r4, #114 @ 0x72 │ │ │ │ + cmp r4, #118 @ 0x76 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 20a088 >::_M_default_append(unsigned int)@@Base+0x4e898> │ │ │ │ @@ -551262,17 +551262,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - add r6, pc, #64 @ (adr r6, 20a3a8 >::_M_default_append(unsigned int)@@Base+0x4ebb8>) │ │ │ │ + add r6, pc, #80 @ (adr r6, 20a3b8 >::_M_default_append(unsigned int)@@Base+0x4ebc8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r3, #180 @ 0xb4 │ │ │ │ + cmp r3, #184 @ 0xb8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ vmov.f64 d8, d0 │ │ │ │ @@ -551357,25 +551357,25 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #36] @ (20a47c >::_M_default_append(unsigned int)@@Base+0x4ec8c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ b.n 20a404 >::_M_default_append(unsigned int)@@Base+0x4ec14> │ │ │ │ - add r5, pc, #520 @ (adr r5, 20a674 >::_M_default_append(unsigned int)@@Base+0x4ee84>) │ │ │ │ + add r5, pc, #536 @ (adr r5, 20a684 >::_M_default_append(unsigned int)@@Base+0x4ee94>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, pc, #424 @ (adr r5, 20a618 >::_M_default_append(unsigned int)@@Base+0x4ee28>) │ │ │ │ + add r5, pc, #440 @ (adr r5, 20a628 >::_M_default_append(unsigned int)@@Base+0x4ee38>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, pc, #152 @ (adr r5, 20a50c >::_M_default_append(unsigned int)@@Base+0x4ed1c>) │ │ │ │ + add r5, pc, #168 @ (adr r5, 20a51c >::_M_default_append(unsigned int)@@Base+0x4ed2c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r2, #200 @ 0xc8 │ │ │ │ + cmp r2, #204 @ 0xcc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r5, pc, #40 @ (adr r5, 20a4a4 >::_M_default_append(unsigned int)@@Base+0x4ecb4>) │ │ │ │ + add r5, pc, #56 @ (adr r5, 20a4b4 >::_M_default_append(unsigned int)@@Base+0x4ecc4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r2, #172 @ 0xac │ │ │ │ + cmp r2, #176 @ 0xb0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ ldr r5, [pc, #500] @ (20a68c >::_M_default_append(unsigned int)@@Base+0x4ee9c>) │ │ │ │ @@ -551573,31 +551573,31 @@ │ │ │ │ movs r0, r0 │ │ │ │ subs r4, #156 @ 0x9c │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ subs r3, #246 @ 0xf6 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - add r4, pc, #888 @ (adr r4, 20aa1c >::_M_default_append(unsigned int)@@Base+0x4f22c>) │ │ │ │ + add r4, pc, #904 @ (adr r4, 20aa2c >::_M_default_append(unsigned int)@@Base+0x4f23c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, pc, #464 @ (adr r4, 20a878 >::_M_default_append(unsigned int)@@Base+0x4f088>) │ │ │ │ + add r4, pc, #480 @ (adr r4, 20a888 >::_M_default_append(unsigned int)@@Base+0x4f098>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #222 @ 0xde │ │ │ │ + cmp r0, #226 @ 0xe2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, pc, #344 @ (adr r4, 20a808 >::_M_default_append(unsigned int)@@Base+0x4f018>) │ │ │ │ + add r4, pc, #360 @ (adr r4, 20a818 >::_M_default_append(unsigned int)@@Base+0x4f028>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #192 @ 0xc0 │ │ │ │ + cmp r0, #196 @ 0xc4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, pc, #232 @ (adr r4, 20a7a0 >::_M_default_append(unsigned int)@@Base+0x4efb0>) │ │ │ │ + add r4, pc, #248 @ (adr r4, 20a7b0 >::_M_default_append(unsigned int)@@Base+0x4efc0>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #164 @ 0xa4 │ │ │ │ + cmp r0, #168 @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, pc, #128 @ (adr r4, 20a740 >::_M_default_append(unsigned int)@@Base+0x4ef50>) │ │ │ │ + add r4, pc, #144 @ (adr r4, 20a750 >::_M_default_append(unsigned int)@@Base+0x4ef60>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #138 @ 0x8a │ │ │ │ + cmp r0, #142 @ 0x8e │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r5, r0 │ │ │ │ @@ -551731,25 +551731,25 @@ │ │ │ │ mov r0, r5 │ │ │ │ add r1, pc │ │ │ │ str r3, [r6, #4] │ │ │ │ bl 5ffe98 │ │ │ │ str r0, [r6, #8] │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - add r2, pc, #736 @ (adr r2, 20ab2c >::_M_default_append(unsigned int)@@Base+0x4f33c>) │ │ │ │ + add r2, pc, #752 @ (adr r2, 20ab3c >::_M_default_append(unsigned int)@@Base+0x4f34c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r7, #36 @ 0x24 │ │ │ │ + movs r7, #40 @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, pc, #496 @ (adr r2, 20aa44 >::_M_default_append(unsigned int)@@Base+0x4f254>) │ │ │ │ + add r2, pc, #512 @ (adr r2, 20aa54 >::_M_default_append(unsigned int)@@Base+0x4f264>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r6, #232 @ 0xe8 │ │ │ │ + movs r6, #236 @ 0xec │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #250 @ 0xfa │ │ │ │ + cmp r1, #254 @ 0xfe │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, r6 │ │ │ │ + cmp r6, r6 │ │ │ │ lsls r1, r7, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (20a8cc >::_M_default_append(unsigned int)@@Base+0x4f0dc>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -551790,15 +551790,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ subs r0, #210 @ 0xd2 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - add r1, pc, #840 @ (adr r1, 20ac20 >::_M_default_append(unsigned int)@@Base+0x4f430>) │ │ │ │ + add r1, pc, #856 @ (adr r1, 20ac30 >::_M_default_append(unsigned int)@@Base+0x4f440>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ subs r0, #152 @ 0x98 │ │ │ │ lsls r2, r0, #2 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -551832,17 +551832,17 @@ │ │ │ │ bl 5ffe98 │ │ │ │ bl 4ce064 │ │ │ │ clz r0, r0 │ │ │ │ lsrs r0, r0, #5 │ │ │ │ str r0, [r4, #0] │ │ │ │ b.n 20a908 >::_M_default_append(unsigned int)@@Base+0x4f118> │ │ │ │ nop │ │ │ │ - cmp r1, #54 @ 0x36 │ │ │ │ + cmp r1, #58 @ 0x3a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, r8 │ │ │ │ + add r2, r9 │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d13} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ sub sp, #76 @ 0x4c │ │ │ │ @@ -552345,45 +552345,45 @@ │ │ │ │ nop │ │ │ │ adds r7, #224 @ 0xe0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r7, #212 @ 0xd4 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - add r0, pc, #608 @ (adr r0, 20b1a4 >::_M_default_append(unsigned int)@@Base+0x4f9b4>) │ │ │ │ + add r0, pc, #624 @ (adr r0, 20b1b4 >::_M_default_append(unsigned int)@@Base+0x4f9c4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r7, [sp, #488] @ 0x1e8 │ │ │ │ + ldr r7, [sp, #504] @ 0x1f8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r3, #226 @ 0xe2 │ │ │ │ + movs r3, #230 @ 0xe6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r7, [sp, #88] @ 0x58 │ │ │ │ + ldr r7, [sp, #104] @ 0x68 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [sp, #264] @ 0x108 │ │ │ │ + ldr r5, [sp, #280] @ 0x118 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [sp, #336] @ 0x150 │ │ │ │ + ldr r5, [sp, #352] @ 0x160 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r1, #190 @ 0xbe │ │ │ │ + movs r1, #194 @ 0xc2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r3, #208 @ 0xd0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - ldr r3, [sp, #680] @ 0x2a8 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[sp, #848] @ 0x350 │ │ │ │ + str r7, [sp, #864] @ 0x360 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r0, r0, #1 │ │ │ │ + adds r4, r0, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r6, [pc, #960] @ (20b730 >::_M_default_append(unsigned int)@@Base+0x4ff40>) │ │ │ │ mov r0, r5 │ │ │ │ bl 613af8 │ │ │ │ mov.w r3, #968 @ 0x3c8 │ │ │ │ add r6, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -553053,31 +553053,31 @@ │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r5 │ │ │ │ - str r6, [sp, #976] @ 0x3d0 │ │ │ │ + str r6, [sp, #992] @ 0x3e0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r4, [sp, #760] @ 0x2f8 │ │ │ │ + str r4, [sp, #776] @ 0x308 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r2, r5, r4 │ │ │ │ + adds r6, r5, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #360] @ 0x168 │ │ │ │ + str r4, [sp, #376] @ 0x178 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r6, r0, r3 │ │ │ │ + adds r2, r1, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #248] @ 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[r3, #48] @ 0x30 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r0, r0, #10 │ │ │ │ + asrs r4, r0, #10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r7, #46] @ 0x2e │ │ │ │ + ldrh r4, [r7, #46] @ 0x2e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r4, r4, #9 │ │ │ │ + asrs r0, r5, #9 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r4, #42] @ 0x2a │ │ │ │ + ldrh r2, [r5, #42] @ 0x2a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r2, r2, #7 │ │ │ │ + asrs r6, r2, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r1, #42] @ 0x2a │ │ │ │ + ldrh r4, [r1, #42] @ 0x2a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r4, r6, #6 │ │ │ │ + asrs r0, r7, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r5, #40] @ 0x28 │ │ │ │ + ldrh r6, [r5, #40] @ 0x28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r6, r2, #6 │ │ │ │ + asrs r2, r3, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r3, #36] @ 0x24 │ │ │ │ + ldrh r6, [r3, #36] @ 0x24 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r6, r0, #4 │ │ │ │ + asrs r2, r1, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r7, #34] @ 0x22 │ │ │ │ + ldrh r0, [r0, #36] @ 0x24 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r0, r5, #3 │ │ │ │ + asrs r4, r5, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r3, #34] @ 0x22 │ │ │ │ + ldrh r2, [r4, #34] @ 0x22 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r2, r1, #3 │ │ │ │ + asrs r6, r1, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r4, #32] │ │ │ │ + ldrh r4, [r4, #32] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r4, r1, #2 │ │ │ │ + asrs r0, r2, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r0, #32] │ │ │ │ + ldrh r2, [r1, #32] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r0, r6, #1 │ │ │ │ + asrs r4, r6, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r5, #30] │ │ │ │ + ldrh r4, [r5, #30] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r2, r2, #1 │ │ │ │ + asrs r6, r2, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #852] @ (20c2b8 >::_M_default_append(unsigned int)@@Base+0x50ac8>) │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -554170,97 +554170,97 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ movs r1, #224 @ 0xe0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r5, #22] │ │ │ │ + ldrh r0, [r6, #22] │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr??.w pc, [r9, #4095] @ 0xfff │ │ │ │ - ldrh r6, [r2, #26] │ │ │ │ + ldrh r2, [r3, #26] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r6, #22] │ │ │ │ + ldrh r0, [r7, #22] │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r5, r2, #14 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r4, #20] │ │ │ │ + ldrh r6, [r4, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r6, r1, #28 │ │ │ │ + lsrs r2, r2, #28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r1, #68 @ 0x44 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - ldrh r4, [r5, #18] │ │ │ │ + ldrh r0, [r6, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r0, r3, #27 │ │ │ │ + lsrs r4, r3, #27 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @ instruction: 0xe81fffff │ │ │ │ b.n 20c19a >::_M_default_append(unsigned int)@@Base+0x509aa> │ │ │ │ - vtbl.8 d24, {d15-d17}, d30 │ │ │ │ + vshll.u32 q12, d18, #31 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r3, #26 │ │ │ │ + lsrs r6, r3, #26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r2, #16] │ │ │ │ + ldrh r0, [r3, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r0, r0, #26 │ │ │ │ + lsrs r4, r0, #26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bl 1c4302 >::_M_default_append(unsigned int)@@Base+0x8b12> │ │ │ │ @ instruction: 0xe82dffff │ │ │ │ mcr 15, 6, pc, cr1, cr15, {7} @ │ │ │ │ - ldrh r4, [r2, #12] │ │ │ │ + ldrh r0, [r3, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r0, r0, #24 │ │ │ │ + lsrs r4, r0, #24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r7, #10] │ │ │ │ + ldrh r6, [r7, #10] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r6, r4, #23 │ │ │ │ + lsrs r2, r5, #23 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r5, #14] │ │ │ │ + ldrh r4, [r5, #14] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r5, #16] │ │ │ │ + ldrh r6, [r5, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r6, [r6, #8] │ │ │ │ + ldrh r2, [r7, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r4, #22 │ │ │ │ + lsrs r6, r4, #22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r2, #16] │ │ │ │ + ldrh r6, [r2, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r3, #18] │ │ │ │ + ldrh r4, [r3, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r7, #6] │ │ │ │ + ldrh r4, [r7, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r4, r4, #21 │ │ │ │ + lsrs r0, r5, #21 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r3, #6] │ │ │ │ + ldrh r6, [r3, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r4, r0, #21 │ │ │ │ + lsrs r0, r1, #21 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r4, #16] │ │ │ │ + ldrh r6, [r4, #16] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r7, #18] │ │ │ │ + ldrh r6, [r7, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r3, #4] │ │ │ │ + ldrh r4, [r3, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r4, r0, #20 │ │ │ │ + lsrs r0, r1, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r5, #18] │ │ │ │ + ldrh r2, [r6, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r2, #20] │ │ │ │ + ldrh r0, [r3, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r2, [r3, #2] │ │ │ │ + ldrh r6, [r3, #2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r6, r0, #19 │ │ │ │ + lsrs r2, r1, #19 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r1, #20] │ │ │ │ + ldrh r0, [r2, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r6, [r2, #22] │ │ │ │ + ldrh r2, [r3, #22] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r6, [r3, #0] │ │ │ │ + ldrh r2, [r4, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r1, #18 │ │ │ │ + lsrs r6, r1, #18 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 20bf50 >::_M_default_append(unsigned int)@@Base+0x50760> │ │ │ │ @@ -554281,17 +554281,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ 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│ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r2, r2, #0 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - strh r4, [r0, #46] @ 0x2e │ │ │ │ + strh r0, [r1, #46] @ 0x2e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r2, r4, #29 │ │ │ │ + lsls r6, r4, #29 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r4, [r2, #44] @ 0x2c │ │ │ │ + strh r0, [r3, #44] @ 0x2c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r2, r6, #28 │ │ │ │ + lsls r6, r6, #28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r0, [r4, #40] @ 0x28 │ │ │ │ - lsls r6, r6, #1 │ │ │ │ - strh r2, [r2, #28] │ │ │ │ + strh r4, [r4, #40] @ 0x28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ strh r6, [r2, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ + strh r2, [r3, #28] │ │ │ │ + lsls r6, r6, #1 │ │ │ │ mov r4, r6 │ │ │ │ cmp.w r8, #4294967295 @ 0xffffffff │ │ │ │ beq.w 20d036 >::_M_default_append(unsigned int)@@Base+0x51846> │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ vmov.f64 d6, #96 @ 0x3f000000 0.5 │ │ │ │ ldr.w r3, [r3, r8, lsl #2] │ │ │ │ vldr d5, [r3, #160] @ 0xa0 │ │ │ │ @@ -555558,40 +555558,40 @@ │ │ │ │ b.n 20d252 >::_M_default_append(unsigned int)@@Base+0x51a62> │ │ │ │ nop │ │ │ │ ... │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 20d4a0 >::_M_default_append(unsigned int)@@Base+0x51cb0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - ldrb r4, [r5, #29] │ │ │ │ + ldrb r0, [r6, #29] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r2, [r5, #15] │ │ │ │ + ldrb r6, [r5, #15] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2 0, cr0, [sl, #464] @ 0x1d0 │ │ │ │ - ldrb r2, [r1, #15] │ │ │ │ + stc2 0, cr0, [lr, #464] @ 0x1d0 │ │ │ │ + ldrb r6, [r1, #15] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2l 0, cr0, [sl, #-464]! @ 0xfffffe30 │ │ │ │ - ldrb r2, [r5, #14] │ │ │ │ + stc2l 0, cr0, [lr, #-464]! @ 0xfffffe30 │ │ │ │ + ldrb r6, [r5, #14] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2l 0, cr0, [sl, #-464] @ 0xfffffe30 │ │ │ │ - ldrb r0, [r0, #14] │ │ │ │ + stc2l 0, cr0, [lr, #-464] @ 0xfffffe30 │ │ │ │ + ldrb r4, [r0, #14] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2 0, cr0, [r0, #-464]! @ 0xfffffe30 │ │ │ │ - ldrb r0, [r4, #13] │ │ │ │ + stc2 0, cr0, [r4, #-464]! @ 0xfffffe30 │ │ │ │ + ldrb r4, [r4, #13] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stc2 0, cr0, [r0, #-464] @ 0xfffffe30 │ │ │ │ - ldrb r4, [r7, #12] │ │ │ │ + stc2 0, cr0, [r4, #-464] @ 0xfffffe30 │ │ │ │ + ldrb r0, [r0, #13] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2l 0, cr0, [ip], {116} @ 0x74 │ │ │ │ - ldrb r6, [r3, #12] │ │ │ │ + stc2l 0, cr0, [r0], #464 @ 0x1d0 │ │ │ │ + ldrb r2, [r4, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2 0, cr0, [ip], #464 @ 0x1d0 │ │ │ │ - ldrb r4, [r7, #11] │ │ │ │ + stc2l 0, cr0, [r0], {116} @ 0x74 │ │ │ │ + ldrb r0, [r0, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2 0, cr0, [sl], {116} @ 0x74 │ │ │ │ + ldc2 0, cr0, [lr], {116} @ 0x74 │ │ │ │ movs r3, #1 │ │ │ │ ldr r4, [sp, #16] │ │ │ │ str r3, [sp, #100] @ 0x64 │ │ │ │ b.n 20ce00 >::_M_default_append(unsigned int)@@Base+0x51610> │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ mov r0, r4 │ │ │ │ ldr r1, [r3, #0] │ │ │ │ @@ -555662,23 +555662,23 @@ │ │ │ │ ldr r0, [pc, #36] @ (20d39c >::_M_default_append(unsigned int)@@Base+0x51bac>) │ │ │ │ ldr r1, [sp, #48] @ 0x30 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ b.w 20c52e >::_M_default_append(unsigned int)@@Base+0x50d3e> │ │ │ │ nop │ │ │ │ - ldrb r6, [r2, #9] │ │ │ │ + ldrb r2, [r3, #9] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfbf60074 │ │ │ │ - ldrb r6, [r1, #8] │ │ │ │ + @ instruction: 0xfbfa0074 │ │ │ │ + ldrb r2, [r2, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfbae0074 │ │ │ │ - ldrb r6, [r5, #7] │ │ │ │ + @ instruction: 0xfbb20074 │ │ │ │ + ldrb r2, [r6, #7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfb8e0074 │ │ │ │ + @ instruction: 0xfb920074 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1032] @ 20d7b8 >::_M_default_append(unsigned int)@@Base+0x51fc8> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr.w r3, [pc, #1028] @ 20d7bc >::_M_default_append(unsigned int)@@Base+0x51fcc> │ │ │ │ @@ -556069,109 +556069,109 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ lsrs r6, r1, #22 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r2, [r5, #6] │ │ │ │ + ldrb r6, [r5, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ bl 3177c6 >::resize(unsigned int)@@Base+0x32be2> │ │ │ │ - ldrb r2, [r3, #7] │ │ │ │ + ldrb r6, [r3, #7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r4, #8] │ │ │ │ + ldrb r0, [r5, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r5, r6, #17 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r3, #4] │ │ │ │ + ldrb r2, [r4, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfabe0074 │ │ │ │ + @ instruction: 0xfac20074 │ │ │ │ lsrs r4, r6, #19 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - ldrb r2, [r5, #3] │ │ │ │ + ldrb r6, [r5, #3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfa8a0074 │ │ │ │ + @ instruction: 0xfa8e0074 │ │ │ │ @ instruction: 0xefedffff │ │ │ │ vrsqrts.f16 , , │ │ │ │ - ldrb r4, [r5, #2] │ │ │ │ + ldrb r0, [r6, #2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfa4c0074 │ │ │ │ - ldrb r2, [r2, #2] │ │ │ │ + @ instruction: 0xfa500074 │ │ │ │ + ldrb r6, [r2, #2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfa320074 │ │ │ │ + @ instruction: 0xfa360074 │ │ │ │ mrc 15, 6, APSR_nzcv, cr9, cr15, {7} │ │ │ │ - ldrb r6, [r7, #4] │ │ │ │ + ldrb r2, [r0, #5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r4, #5] │ │ │ │ + ldrb r0, [r5, #5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r7, #0] │ │ │ │ + ldrb r0, [r0, #1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr??.w r0, [ip, #116] @ 0x74 │ │ │ │ - ldrb r2, [r4, #0] │ │ │ │ + vld1.8 @ instruction: 0xf9e00074 │ │ │ │ + ldrb r6, [r4, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - vst1.8 @ instruction: 0xf9c20074 │ │ │ │ - ldrb r6, [r5, #4] │ │ │ │ + vst1.8 @ instruction: 0xf9c60074 │ │ │ │ + ldrb r2, [r6, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r0, [r2, #5] │ │ │ │ + ldrb r4, [r2, #5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r6, [r3, #31] │ │ │ │ + strb r2, [r4, #31] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr??.w r0, [lr, r4, lsl #3] │ │ │ │ - cmp r1, #100 @ 0x64 │ │ │ │ + vst1.8 @ instruction: 0xf9820074 │ │ │ │ + cmp r1, #104 @ 0x68 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r2, [r7, #4] │ │ │ │ + ldrb r6, [r7, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r3, #30] │ │ │ │ + strb r6, [r3, #30] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsh.w r0, [sl, r4, lsl #3] │ │ │ │ - strb r4, [r7, #29] │ │ │ │ + ldrsh.w r0, [lr, r4, lsl #3] │ │ │ │ + strb r0, [r0, #30] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsb.w r0, [sl, r4, lsl #3] │ │ │ │ - ldrb r2, [r7, #3] │ │ │ │ + ldrsb.w r0, [lr, r4, lsl #3] │ │ │ │ + ldrb r6, [r7, #3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r1, #100 @ 0x64 │ │ │ │ + cmp r1, #104 @ 0x68 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r4, [r6, #28] │ │ │ │ + strb r0, [r7, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr.w r0, [r4, #116] @ 0x74 │ │ │ │ - ldrb r6, [r3, #3] │ │ │ │ + ldr.w r0, [r8, #116] @ 0x74 │ │ │ │ + ldrb r2, [r4, #3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r0, #5] │ │ │ │ + ldrb r0, [r1, #5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r4, [r5, #27] │ │ │ │ + strb r0, [r6, #27] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb.w r0, [ip, #116] @ 0x74 │ │ │ │ - ldrb r2, [r4, #4] │ │ │ │ + ldrb.w r0, [r0, #116] @ 0x74 │ │ │ │ + ldrb r6, [r4, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r0, [r3, #6] │ │ │ │ + ldrb r4, [r3, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r5, #26] │ │ │ │ + strb r4, [r5, #26] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str.w r0, [r8, r4, lsl #3] │ │ │ │ - ldrb r2, [r0, #6] │ │ │ │ + str.w r0, [ip, r4, lsl #3] │ │ │ │ + ldrb r6, [r0, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r4, [r7, #6] │ │ │ │ + ldrb r0, [r0, #7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r4, [r4, #25] │ │ │ │ + strb r0, [r5, #25] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb.w r0, [r4, r4, lsl #3] │ │ │ │ - ldrb r2, [r3, #6] │ │ │ │ + strb.w r0, [r8, r4, lsl #3] │ │ │ │ + ldrb r6, [r3, #6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r0, [r3, #7] │ │ │ │ + ldrb r4, [r3, #7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r4, [r3, #24] │ │ │ │ + strb r0, [r4, #24] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf7bc0074 │ │ │ │ - ldrb r2, [r1, #7] │ │ │ │ + @ instruction: 0xf7c00074 │ │ │ │ + ldrb r6, [r1, #7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r0, [r1, #8] │ │ │ │ + ldrb r4, [r1, #8] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r4, #23] │ │ │ │ + strb r4, [r4, #23] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf7800074 │ │ │ │ + @ instruction: 0xf7840074 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 20d3a0 >::_M_default_append(unsigned int)@@Base+0x51bb0> │ │ │ │ mov r3, r0 │ │ │ │ @@ -556190,17 +556190,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - strb r2, [r2, #18] │ │ │ │ + strb r6, [r2, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf6320074 │ │ │ │ + @ instruction: 0xf6360074 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ @@ -556276,20 +556276,20 @@ │ │ │ │ bl 4fc86c │ │ │ │ b.n 20d972 >::_M_default_append(unsigned int)@@Base+0x52182> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ lsrs r2, r2, #32 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r4, [r5, #0] │ │ │ │ + ldrb r0, [r6, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf59c0074 │ │ │ │ + sub.w r0, r0, #15990784 @ 0xf40000 │ │ │ │ lsls r2, r2, #31 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - ldrb r0, [r1, #0] │ │ │ │ + ldrb r4, [r1, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r7, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -556353,25 +556353,25 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #36] @ (20daa8 >::_M_default_append(unsigned int)@@Base+0x522b8>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 20da34 >::_M_default_append(unsigned int)@@Base+0x52244> │ │ │ │ - strb r2, [r7, #30] │ │ │ │ + strb r6, [r7, #30] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r6, [r1, #29] │ │ │ │ + strb r2, [r2, #29] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf4be0074 │ │ │ │ - strb r2, [r6, #28] │ │ │ │ + @ instruction: 0xf4c20074 │ │ │ │ + strb r6, [r6, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf4a20074 │ │ │ │ - strb r2, [r2, #28] │ │ │ │ + @ instruction: 0xf4a60074 │ │ │ │ + strb r6, [r2, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - eor.w r0, r0, #15990784 @ 0xf40000 │ │ │ │ + eor.w r0, r4, #15990784 @ 0xf40000 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov r5, r3 │ │ │ │ ldr r6, [sp, #32] │ │ │ │ ldr.w sl, [sp, #36] @ 0x24 │ │ │ │ ldr.w r3, [r6, #216] @ 0xd8 │ │ │ │ cmp r3, #0 │ │ │ │ ble.n 20db60 >::_M_default_append(unsigned int)@@Base+0x52370> │ │ │ │ @@ -556960,27 +556960,27 @@ │ │ │ │ ... │ │ │ │ lsls r4, r0, #23 │ │ │ │ lsls r2, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsls r0, r4, #22 │ │ │ │ lsls r2, r0, #2 │ │ │ │ - strb r4, [r6, #18] │ │ │ │ + strb r0, [r7, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xf2220074 │ │ │ │ - strb r6, [r2, #18] │ │ │ │ + @ instruction: 0xf2260074 │ │ │ │ + strb r2, [r3, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - addw r0, r4, #116 @ 0x74 │ │ │ │ - strb r0, [r0, #18] │ │ │ │ + addw r0, r8, #116 @ 0x74 │ │ │ │ + strb r4, [r0, #18] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r4, #17] │ │ │ │ + strb r6, [r4, #17] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r1, #2] │ │ │ │ + strb r4, [r1, #2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldcl 0, cr0, [r8, #464]! @ 0x1d0 │ │ │ │ + ldcl 0, cr0, [ip, #464]! @ 0x1d0 │ │ │ │ movs r1, r0 │ │ │ │ movs r0, r0 │ │ │ │ mov r1, fp │ │ │ │ mov r0, sl │ │ │ │ bl 6243fc │ │ │ │ ldr r2, [sp, #144] @ 0x90 │ │ │ │ vmov.f64 d13, d0 │ │ │ │ @@ -557364,15 +557364,15 @@ │ │ │ │ vmovlt.f64 d0, d5 │ │ │ │ b.n 20e3b8 >::_M_default_append(unsigned int)@@Base+0x52bc8> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ - ldr r0, [r3, #68] @ 0x44 │ │ │ │ + ldr r4, [r3, #68] @ 0x44 │ │ │ │ lsls r6, r6, #1 │ │ │ │ ldr r2, [sp, #72] @ 0x48 │ │ │ │ cmp r2, #0 │ │ │ │ beq.w 20e534 >::_M_default_append(unsigned int)@@Base+0x52d44> │ │ │ │ ldr.w r5, [sl, #4] │ │ │ │ vsub.f64 d7, d11, d10 │ │ │ │ str r5, [sp, #88] @ 0x58 │ │ │ │ @@ -558428,87 +558428,87 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #156] @ (20f3c4 >::_M_default_append(unsigned int)@@Base+0x53bd4>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 20dba0 >::_M_default_append(unsigned int)@@Base+0x523b0> │ │ │ │ nop │ │ │ │ - str r4, [r5, #32] │ │ │ │ + str r0, [r6, #32] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - svc 156 @ 0x9c │ │ │ │ + svc 160 @ 0xa0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r3, #28] │ │ │ │ + str r4, [r3, #28] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - svc 72 @ 0x48 │ │ │ │ + svc 76 @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r1, #20] │ │ │ │ + str r4, [r1, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - udf #184 @ 0xb8 │ │ │ │ + udf #188 @ 0xbc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r1, #12] │ │ │ │ + str r0, [r2, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - udf #60 @ 0x3c │ │ │ │ + udf #64 @ 0x40 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r3, #12] │ │ │ │ + str r0, [r4, #12] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [r4, #4] │ │ │ │ + str r2, [r5, #4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ble.n 20f30c >::_M_default_append(unsigned int)@@Base+0x53b1c> │ │ │ │ + ble.n 20f314 >::_M_default_append(unsigned int)@@Base+0x53b24> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r7, #0] │ │ │ │ + str r6, [r7, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ble.n 20f2bc >::_M_default_append(unsigned int)@@Base+0x53acc> │ │ │ │ + ble.n 20f2c4 >::_M_default_append(unsigned int)@@Base+0x53ad4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r3, #0] │ │ │ │ + str r4, [r3, #0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ble.n 20f280 >::_M_default_append(unsigned int)@@Base+0x53a90> │ │ │ │ + ble.n 20f288 >::_M_default_append(unsigned int)@@Base+0x53a98> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r0, [r6, r7] │ │ │ │ + ldrsh r4, [r6, r7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ble.n 20f438 >::_M_default_append(unsigned int)@@Base+0x53c48> │ │ │ │ + ble.n 20f440 >::_M_default_append(unsigned int)@@Base+0x53c50> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r6, r6] │ │ │ │ + ldrsh r2, [r7, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ble.n 20f3cc >::_M_default_append(unsigned int)@@Base+0x53bdc> │ │ │ │ + ble.n 20f3d4 >::_M_default_append(unsigned int)@@Base+0x53be4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r0, [r2, r6] │ │ │ │ + ldrsh r4, [r2, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f384 >::_M_default_append(unsigned int)@@Base+0x53b94> │ │ │ │ + ble.n 20f38c >::_M_default_append(unsigned int)@@Base+0x53b9c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r5, r5] │ │ │ │ + ldrsh r2, [r6, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f348 >::_M_default_append(unsigned int)@@Base+0x53b58> │ │ │ │ + bgt.n 20f350 >::_M_default_append(unsigned int)@@Base+0x53b60> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r2, r5] │ │ │ │ + ldrsh r6, [r2, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f318 >::_M_default_append(unsigned int)@@Base+0x53b28> │ │ │ │ + bgt.n 20f320 >::_M_default_append(unsigned int)@@Base+0x53b30> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r6, r4] │ │ │ │ + ldrsh r2, [r7, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f2e8 >::_M_default_append(unsigned int)@@Base+0x53af8> │ │ │ │ + bgt.n 20f2f0 >::_M_default_append(unsigned int)@@Base+0x53b00> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r3, r4] │ │ │ │ + ldrsh r6, [r3, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f2b8 >::_M_default_append(unsigned int)@@Base+0x53ac8> │ │ │ │ + bgt.n 20f2c0 >::_M_default_append(unsigned int)@@Base+0x53ad0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r7, r3] │ │ │ │ + ldrsh r2, [r0, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f488 >::_M_default_append(unsigned int)@@Base+0x53c98> │ │ │ │ + bgt.n 20f490 >::_M_default_append(unsigned int)@@Base+0x53ca0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r4, r3] │ │ │ │ + ldrsh r6, [r4, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bgt.n 20f458 >::_M_default_append(unsigned int)@@Base+0x53c68> │ │ │ │ + bgt.n 20f460 >::_M_default_append(unsigned int)@@Base+0x53c70> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r1, r2] │ │ │ │ + ldrsh r2, [r2, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - blt.n 20f3bc >::_M_default_append(unsigned int)@@Base+0x53bcc> │ │ │ │ + bgt.n 20f3c4 >::_M_default_append(unsigned int)@@Base+0x53bd4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r0, [r6, r1] │ │ │ │ + ldrsh r4, [r6, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - blt.n 20f388 >::_M_default_append(unsigned int)@@Base+0x53b98> │ │ │ │ + blt.n 20f390 >::_M_default_append(unsigned int)@@Base+0x53ba0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ movs r3, #0 │ │ │ │ @@ -558640,43 +558640,43 @@ │ │ │ │ b.n 20f444 >::_M_default_append(unsigned int)@@Base+0x53c54> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ b.n 20f402 >::_M_default_append(unsigned int)@@Base+0x53c12> │ │ │ │ vqrdmulh.s q15, , d10[0] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsh r6, [r1, r0] │ │ │ │ + ldrsh r2, [r2, r0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsh r0, [r3, r1] │ │ │ │ + ldrsh r4, [r3, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrb r2, [r3, r5] │ │ │ │ + ldrb r6, [r3, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bge.n 20f4c8 >::_M_default_append(unsigned int)@@Base+0x53cd8> │ │ │ │ + bge.n 20f4d0 >::_M_default_append(unsigned int)@@Base+0x53ce0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ stc 0, cr0, [r0, #-516] @ 0xfffffdfc │ │ │ │ lsls r3, r7, #3 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r0, [r2, r4] │ │ │ │ + ldrb r4, [r2, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bge.n 20f444 >::_M_default_append(unsigned int)@@Base+0x53c54> │ │ │ │ + bge.n 20f44c >::_M_default_append(unsigned int)@@Base+0x53c5c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 20efbe >::_M_default_append(unsigned int)@@Base+0x537ce> │ │ │ │ vsri.32 q15, , #1 │ │ │ │ - @ instruction: 0xffff5cd2 │ │ │ │ + @ instruction: 0xffff5cd6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bge.n 20f5d8 >::_M_default_append(unsigned int)@@Base+0x53de8> │ │ │ │ + bge.n 20f5e0 >::_M_default_append(unsigned int)@@Base+0x53df0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r7, r2] │ │ │ │ + ldrb r4, [r7, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bge.n 20f5ac >::_M_default_append(unsigned int)@@Base+0x53dbc> │ │ │ │ + bge.n 20f5b4 >::_M_default_append(unsigned int)@@Base+0x53dc4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 20fd5e >::_M_default_append(unsigned int)@@Base+0x5456e> │ │ │ │ - vmull.u , d31, d12 │ │ │ │ + @ instruction: 0xffff5c90 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bls.n 20f560 >::_M_default_append(unsigned int)@@Base+0x53d70> │ │ │ │ + bge.n 20f568 >::_M_default_append(unsigned int)@@Base+0x53d78> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 20f3c8 >::_M_default_append(unsigned int)@@Base+0x53bd8> │ │ │ │ @@ -558697,17 +558697,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrh r4, [r7, r7] │ │ │ │ + ldrb r0, [r0, r0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bls.n 20f68c >::_M_default_append(unsigned int)@@Base+0x53e9c> │ │ │ │ + bls.n 20f694 >::_M_default_append(unsigned int)@@Base+0x53ea4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -558847,21 +558847,21 @@ │ │ │ │ b.n 20f6dc >::_M_default_append(unsigned int)@@Base+0x53eec> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ands r0, r0 │ │ │ │ lsls r7, r1 │ │ │ │ - ldrh r0, [r7, r7] │ │ │ │ + ldrh r4, [r7, r7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r6, r3, #8 │ │ │ │ + asrs r2, r4, #8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r2, r7] │ │ │ │ + ldrh r4, [r2, r7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r6, r6, #7 │ │ │ │ + asrs r2, r7, #7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -558886,17 +558886,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrh r2, [r1, r3] │ │ │ │ + ldrh r6, [r1, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvc.n 20f868 >::_M_default_append(unsigned int)@@Base+0x54078> │ │ │ │ + bvc.n 20f870 >::_M_default_append(unsigned int)@@Base+0x54080> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -558923,17 +558923,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrh r2, [r6, r1] │ │ │ │ + ldrh r6, [r6, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvs.n 20f810 >::_M_default_append(unsigned int)@@Base+0x54020> │ │ │ │ + bvs.n 20f818 >::_M_default_append(unsigned int)@@Base+0x54028> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (20f894 >::_M_default_append(unsigned int)@@Base+0x540a4>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -558972,15 +558972,15 @@ │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ stmdb r6, {r0, r7} │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r7, r0] │ │ │ │ + ldrh r0, [r0, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ @ instruction: 0xe8ce0081 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #28 │ │ │ │ @@ -559027,17 +559027,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #28 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - ldr r6, [r6, r5] │ │ │ │ + ldr r2, [r7, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bpl.n 20f91c >::_M_default_append(unsigned int)@@Base+0x5412c> │ │ │ │ + bpl.n 20f924 >::_M_default_append(unsigned int)@@Base+0x54134> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #528] @ (20fb50 >::_M_default_append(unsigned int)@@Base+0x54360>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -559242,56 +559242,56 @@ │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ @ instruction: 0xe8020081 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [r0, r5] │ │ │ │ + ldr r6, [r0, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ vminnm.f32 , , │ │ │ │ - ldr r4, [r3, r6] │ │ │ │ + ldr r0, [r4, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [r6, r4] │ │ │ │ + ldr r6, [r6, r4] │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r1, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r6, [r5, r2] │ │ │ │ + ldr r2, [r6, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bpl.n 20fbd0 >::_M_default_append(unsigned int)@@Base+0x543e0> │ │ │ │ + bpl.n 20fbd8 >::_M_default_append(unsigned int)@@Base+0x543e8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 20fa40 >::_M_default_append(unsigned int)@@Base+0x54250> │ │ │ │ lsls r1, r0, #2 │ │ │ │ - ldr r2, [r7, r1] │ │ │ │ + ldr r6, [r7, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bmi.n 20fb74 >::_M_default_append(unsigned int)@@Base+0x54384> │ │ │ │ + bmi.n 20fb7c >::_M_default_append(unsigned int)@@Base+0x5438c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ mcr2 15, 0, pc, cr13, cr15, {7} @ │ │ │ │ stc2 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ - ldr r4, [r7, r0] │ │ │ │ + ldr r0, [r0, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bmi.n 20fb08 >::_M_default_append(unsigned int)@@Base+0x54318> │ │ │ │ + bmi.n 20fb10 >::_M_default_append(unsigned int)@@Base+0x54320> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r2, [r4, r0] │ │ │ │ + ldr r6, [r4, r0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bmi.n 20fadc >::_M_default_append(unsigned int)@@Base+0x542ec> │ │ │ │ + bmi.n 20fae4 >::_M_default_append(unsigned int)@@Base+0x542f4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ stc2 15, cr15, [r9, #-1020] @ 0xfffffc04 │ │ │ │ @ instruction: 0xfb23ffff │ │ │ │ - ldrsb r6, [r4, r6] │ │ │ │ + ldrsb r2, [r5, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bmi.n 20fbf4 >::_M_default_append(unsigned int)@@Base+0x54404> │ │ │ │ + bmi.n 20fbfc >::_M_default_append(unsigned int)@@Base+0x5440c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r4, [r1, r6] │ │ │ │ + ldrsb r0, [r2, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bmi.n 20fbc8 >::_M_default_append(unsigned int)@@Base+0x543d8> │ │ │ │ + bmi.n 20fbd0 >::_M_default_append(unsigned int)@@Base+0x543e0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r6, [r5, r5] │ │ │ │ + ldrsb r2, [r6, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bcc.n 20fb90 >::_M_default_append(unsigned int)@@Base+0x543a0> │ │ │ │ + bcc.n 20fb98 >::_M_default_append(unsigned int)@@Base+0x543a8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 20f930 >::_M_default_append(unsigned int)@@Base+0x54140> │ │ │ │ @@ -559311,17 +559311,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - ldrsb r6, [r3, r2] │ │ │ │ + ldrsb r2, [r4, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bcc.n 20fc3c >::_M_default_append(unsigned int)@@Base+0x5444c> │ │ │ │ + bcc.n 20fc44 >::_M_default_append(unsigned int)@@Base+0x54454> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -559382,15 +559382,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ b.n 20f694 >::_M_default_append(unsigned int)@@Base+0x53ea4> │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsb r2, [r0, r3] │ │ │ │ + ldrsb r6, [r0, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ b.n 20f62c >::_M_default_append(unsigned int)@@Base+0x53e3c> │ │ │ │ lsls r1, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -559701,49 +559701,49 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 20ffd0 >::_M_default_append(unsigned int)@@Base+0x547e0> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ b.n 20f900 >::_M_default_append(unsigned int)@@Base+0x54110> │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - subs r1, #158 @ 0x9e │ │ │ │ + subs r1, #162 @ 0xa2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrsb r6, [r6, r0] │ │ │ │ + ldrsb r2, [r7, r0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bne.n 20ffe0 >::_M_default_append(unsigned int)@@Base+0x547f0> │ │ │ │ + bne.n 20ffe8 >::_M_default_append(unsigned int)@@Base+0x547f8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 20f850 >::_M_default_append(unsigned int)@@Base+0x54060> │ │ │ │ lsls r1, r0, #2 │ │ │ │ - strb r6, [r1, r7] │ │ │ │ + strb r2, [r2, r7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r0, r3] │ │ │ │ + strb r4, [r0, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - beq.n 210104 >::_M_default_append(unsigned int)@@Base+0x54914> │ │ │ │ + beq.n 21010c >::_M_default_append(unsigned int)@@Base+0x5491c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r4, [r1, r2] │ │ │ │ + strb r0, [r2, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - beq.n 2100a4 >::_M_default_append(unsigned int)@@Base+0x548b4> │ │ │ │ + beq.n 2100ac >::_M_default_append(unsigned int)@@Base+0x548bc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r4, [r6, r1] │ │ │ │ + strb r0, [r7, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - beq.n 21007c >::_M_default_append(unsigned int)@@Base+0x5488c> │ │ │ │ + beq.n 210084 >::_M_default_append(unsigned int)@@Base+0x54894> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r4, r7] │ │ │ │ + strh r0, [r5, r7] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r7, {r7} │ │ │ │ + ldmia r7, {r2, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r4, r6] │ │ │ │ + strh r0, [r5, r6] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r7!, {r1, r2, r3, r4, r5} │ │ │ │ + ldmia r7!, {r1, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r3, r5] │ │ │ │ + strh r0, [r4, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strh r2, [r2, r5] │ │ │ │ + strh r6, [r2, r5] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r6, {r2, r3, r5, r6, r7} │ │ │ │ + ldmia r6, {r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ mov r4, r0 │ │ │ │ @@ -560369,91 +560369,91 @@ │ │ │ │ b.n 210336 >::_M_default_append(unsigned int)@@Base+0x54b46> │ │ │ │ b.n 210868 >::_M_default_append(unsigned int)@@Base+0x55078> │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ b.n 210810 >::_M_default_append(unsigned int)@@Base+0x55020> │ │ │ │ lsls r1, r0, #2 │ │ │ │ - str r2, [r2, r3] │ │ │ │ + str r6, [r2, r3] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r4!, {r2, r3, r5, r6} │ │ │ │ + ldmia r4, {r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r1, #3 │ │ │ │ + lsls r4, r1, #3 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - str r4, [r0, r2] │ │ │ │ + str r0, [r1, r2] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r4, {r1, r2, r3, r4} │ │ │ │ + ldmia r4!, {r1, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r0, r1] │ │ │ │ + str r4, [r0, r1] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r3, {r1, r3, r4, r6, r7} │ │ │ │ + ldmia r3, {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r2, r0] │ │ │ │ + str r6, [r2, r0] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r5, r7} │ │ │ │ + ldmia r3!, {r1, r4, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #896] @ (210ac0 >::_M_default_append(unsigned int)@@Base+0x552d0>) │ │ │ │ + ldr r7, [pc, #912] @ (210ad0 >::_M_default_append(unsigned int)@@Base+0x552e0>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r3, {r2, r3, r4, r5, r6} │ │ │ │ + ldmia r3!, {r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #888] @ (210ac0 >::_M_default_append(unsigned int)@@Base+0x552d0>) │ │ │ │ + ldr r7, [pc, #904] @ (210ad0 >::_M_default_append(unsigned int)@@Base+0x552e0>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [pc, #392] @ (2108d4 >::_M_default_append(unsigned int)@@Base+0x550e4>) │ │ │ │ + ldr r7, [pc, #408] @ (2108e4 >::_M_default_append(unsigned int)@@Base+0x550f4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r3, r0, #15 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r7, [pc, #832] @ (210a94 >::_M_default_append(unsigned int)@@Base+0x552a4>) │ │ │ │ + ldr r7, [pc, #848] @ (210aa4 >::_M_default_append(unsigned int)@@Base+0x552b4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [pc, #624] @ (2109c8 >::_M_default_append(unsigned int)@@Base+0x551d8>) │ │ │ │ + ldr r7, [pc, #640] @ (2109d8 >::_M_default_append(unsigned int)@@Base+0x551e8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [pc, #112] @ (2107cc >::_M_default_append(unsigned int)@@Base+0x54fdc>) │ │ │ │ + ldr r7, [pc, #128] @ (2107dc >::_M_default_append(unsigned int)@@Base+0x54fec>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [pc, #792] @ (210a78 >::_M_default_append(unsigned int)@@Base+0x55288>) │ │ │ │ + ldr r6, [pc, #808] @ (210a88 >::_M_default_append(unsigned int)@@Base+0x55298>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2!, {r1, r5, r6} │ │ │ │ + ldmia r2, {r1, r2, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #680] @ (210a10 >::_M_default_append(unsigned int)@@Base+0x55220>) │ │ │ │ + ldr r6, [pc, #696] @ (210a20 >::_M_default_append(unsigned int)@@Base+0x55230>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r6} │ │ │ │ + ldmia r2!, {r1, r3, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #568] @ (2109a8 >::_M_default_append(unsigned int)@@Base+0x551b8>) │ │ │ │ + ldr r6, [pc, #584] @ (2109b8 >::_M_default_append(unsigned int)@@Base+0x551c8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r2!, {r1, r3, r5} │ │ │ │ + ldmia r2, {r1, r2, r3, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #312] @ (2108b0 >::_M_default_append(unsigned int)@@Base+0x550c0>) │ │ │ │ + ldr r6, [pc, #328] @ (2108c0 >::_M_default_append(unsigned int)@@Base+0x550d0>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r1, {r1, r3, r5, r6, r7} │ │ │ │ + ldmia r1, {r1, r2, r3, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #24] @ (210798 >::_M_default_append(unsigned int)@@Base+0x54fa8>) │ │ │ │ + ldr r6, [pc, #40] @ (2107a8 >::_M_default_append(unsigned int)@@Base+0x54fb8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r1, {r1, r5, r7} │ │ │ │ + ldmia r1, {r1, r2, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r5, [pc, #344] @ (2108e0 >::_M_default_append(unsigned int)@@Base+0x550f0>) │ │ │ │ + ldr r5, [pc, #360] @ (2108f0 >::_M_default_append(unsigned int)@@Base+0x55100>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r1, r4, r5, r6, r7} │ │ │ │ + ldmia r0!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r5, [pc, #224] @ (210870 >::_M_default_append(unsigned int)@@Base+0x55080>) │ │ │ │ + ldr r5, [pc, #240] @ (210880 >::_M_default_append(unsigned int)@@Base+0x55090>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r2, r4, r6, r7} │ │ │ │ + ldmia r0!, {r3, r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #816] @ (210ac8 >::_M_default_append(unsigned int)@@Base+0x552d8>) │ │ │ │ + ldr r4, [pc, #832] @ (210ad8 >::_M_default_append(unsigned int)@@Base+0x552e8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2, r5, r6} │ │ │ │ + ldmia r0!, {r1, r3, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #664] @ (210a38 >::_M_default_append(unsigned int)@@Base+0x55248>) │ │ │ │ + ldr r4, [pc, #680] @ (210a48 >::_M_default_append(unsigned int)@@Base+0x55258>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [pc, #64] @ (2107e4 >::_M_default_append(unsigned int)@@Base+0x54ff4>) │ │ │ │ + ldr r5, [pc, #80] @ (2107f4 >::_M_default_append(unsigned int)@@Base+0x55004>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r4, [pc, #544] @ (2109c8 >::_M_default_append(unsigned int)@@Base+0x551d8>) │ │ │ │ + ldr r4, [pc, #560] @ (2109d8 >::_M_default_append(unsigned int)@@Base+0x551e8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r2, r5} │ │ │ │ + ldmia r0!, {r3, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #424] @ (210958 >::_M_default_append(unsigned int)@@Base+0x55168>) │ │ │ │ + ldr r4, [pc, #440] @ (210968 >::_M_default_append(unsigned int)@@Base+0x55178>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2} │ │ │ │ + ldmia r0!, {r1, r3} │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -560488,17 +560488,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - ldr r3, [pc, #352] @ (210988 >::_M_default_append(unsigned int)@@Base+0x55198>) │ │ │ │ + ldr r3, [pc, #368] @ (210998 >::_M_default_append(unsigned int)@@Base+0x551a8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r2, r4, r5, r6, r7} │ │ │ │ + stmia r6!, {r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1124] @ 210ca0 >::_M_default_append(unsigned int)@@Base+0x554b0> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -560921,130 +560921,130 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ bls.n 210ca8 >::_M_default_append(unsigned int)@@Base+0x554b8> │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [pc, #880] @ (21101c >::_M_default_append(unsigned int)@@Base+0x5582c>) │ │ │ │ + ldr r2, [pc, #896] @ (21102c >::_M_default_append(unsigned int)@@Base+0x5583c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ bl 20ecae >::_M_default_append(unsigned int)@@Base+0x534be> │ │ │ │ - ldr r3, [pc, #424] @ (210e5c >::_M_default_append(unsigned int)@@Base+0x5566c>) │ │ │ │ + ldr r3, [pc, #440] @ (210e6c >::_M_default_append(unsigned int)@@Base+0x5567c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [pc, #880] @ (211028 >::_M_default_append(unsigned int)@@Base+0x55838>) │ │ │ │ + ldr r2, [pc, #896] @ (211038 >::_M_default_append(unsigned int)@@Base+0x55848>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r5, r3, #19 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [pc, #568] @ (210ef8 >::_M_default_append(unsigned int)@@Base+0x55708>) │ │ │ │ + ldr r2, [pc, #584] @ (210f08 >::_M_default_append(unsigned int)@@Base+0x55718>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r6!, {r1, r3, r5} │ │ │ │ + stmia r6!, {r1, r2, r3, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ bhi.n 210d88 >::_M_default_append(unsigned int)@@Base+0x55598> │ │ │ │ lsls r1, r0, #2 │ │ │ │ - ldr r2, [pc, #360] @ (210e34 >::_M_default_append(unsigned int)@@Base+0x55644>) │ │ │ │ + ldr r2, [pc, #376] @ (210e44 >::_M_default_append(unsigned int)@@Base+0x55654>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r4, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ bl 52ecd2 │ │ │ │ bl 4dccd6 │ │ │ │ - ldr r2, [pc, #112] @ (210d4c >::_M_default_append(unsigned int)@@Base+0x5555c>) │ │ │ │ + ldr r2, [pc, #128] @ (210d5c >::_M_default_append(unsigned int)@@Base+0x5556c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r5!, {r3, r4, r5, r7} │ │ │ │ + stmia r5!, {r2, r3, r4, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r2, [pc, #8] @ (210cec >::_M_default_append(unsigned int)@@Base+0x554fc>) │ │ │ │ + ldr r2, [pc, #24] @ (210cfc >::_M_default_append(unsigned int)@@Base+0x5550c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r4, r7} │ │ │ │ + stmia r5!, {r1, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xfbd80075 │ │ │ │ - ldr r2, [pc, #728] @ (210fc8 >::_M_default_append(unsigned int)@@Base+0x557d8>) │ │ │ │ + @ instruction: 0xfbdc0075 │ │ │ │ + ldr r2, [pc, #744] @ (210fd8 >::_M_default_append(unsigned int)@@Base+0x557e8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - asrs r6, r6, #7 │ │ │ │ + asrs r2, r7, #7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [pc, #728] @ (210fd0 >::_M_default_append(unsigned int)@@Base+0x557e0>) │ │ │ │ + ldr r2, [pc, #744] @ (210fe0 >::_M_default_append(unsigned int)@@Base+0x557f0>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #592] @ (210f4c >::_M_default_append(unsigned int)@@Base+0x5575c>) │ │ │ │ + ldr r1, [pc, #608] @ (210f5c >::_M_default_append(unsigned int)@@Base+0x5576c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r5!, {r4, r5} │ │ │ │ + stmia r5!, {r2, r4, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [pc, #488] @ (210eec >::_M_default_append(unsigned int)@@Base+0x556fc>) │ │ │ │ + ldr r1, [pc, #504] @ (210efc >::_M_default_append(unsigned int)@@Base+0x5570c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r4} │ │ │ │ + stmia r5!, {r1, r3, r4} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stc2 0, cr0, [r0], {117} @ 0x75 │ │ │ │ - ldr r2, [pc, #504] @ (210f08 >::_M_default_append(unsigned int)@@Base+0x55718>) │ │ │ │ + stc2 0, cr0, [r4], {117} @ 0x75 │ │ │ │ + ldr r2, [pc, #520] @ (210f18 >::_M_default_append(unsigned int)@@Base+0x55728>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #216] @ (210dec >::_M_default_append(unsigned int)@@Base+0x555fc>) │ │ │ │ + ldr r1, [pc, #232] @ (210dfc >::_M_default_append(unsigned int)@@Base+0x5560c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r1, r4, r6, r7} │ │ │ │ + stmia r4!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r0, #14 │ │ │ │ + lsls r4, r0, #14 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [pc, #376] @ (210e98 >::_M_default_append(unsigned int)@@Base+0x556a8>) │ │ │ │ + ldr r2, [pc, #392] @ (210ea8 >::_M_default_append(unsigned int)@@Base+0x556b8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #968] @ (2110ec >::_M_default_append(unsigned int)@@Base+0x558fc>) │ │ │ │ + ldr r0, [pc, #984] @ (2110fc >::_M_default_append(unsigned int)@@Base+0x5590c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r7} │ │ │ │ + stmia r4!, {r1, r4, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [pc, #848] @ (21107c >::_M_default_append(unsigned int)@@Base+0x5588c>) │ │ │ │ + ldr r0, [pc, #864] @ (21108c >::_M_default_append(unsigned int)@@Base+0x5589c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r5, r6} │ │ │ │ + stmia r4!, {r1, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xfafe0075 │ │ │ │ - ldr r2, [pc, #96] @ (210d98 >::_M_default_append(unsigned int)@@Base+0x555a8>) │ │ │ │ + @ instruction: 0xfb020075 │ │ │ │ + ldr r2, [pc, #112] @ (210da8 >::_M_default_append(unsigned int)@@Base+0x555b8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #560] @ (210f6c >::_M_default_append(unsigned int)@@Base+0x5577c>) │ │ │ │ + ldr r0, [pc, #576] @ (210f7c >::_M_default_append(unsigned int)@@Base+0x5578c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r4!, {r3, r5} │ │ │ │ + stmia r4!, {r2, r3, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [pc, #1008] @ (211134 >::_M_default_append(unsigned int)@@Base+0x55944>) │ │ │ │ + ldr r2, [pc, #0] @ (210d44 >::_M_default_append(unsigned int)@@Base+0x55554>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xfa060075 │ │ │ │ - ldr r0, [pc, #264] @ (210e54 >::_M_default_append(unsigned int)@@Base+0x55664>) │ │ │ │ + @ instruction: 0xfa0a0075 │ │ │ │ + ldr r0, [pc, #280] @ (210e64 >::_M_default_append(unsigned int)@@Base+0x55674>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r3, r4, r6, r7} │ │ │ │ + stmia r3!, {r1, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [pc, #864] @ (2110b4 >::_M_default_append(unsigned int)@@Base+0x558c4>) │ │ │ │ + ldr r1, [pc, #880] @ (2110c4 >::_M_default_append(unsigned int)@@Base+0x558d4>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r0, #10 │ │ │ │ + lsrs r6, r0, #10 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r0, [pc, #0] @ (210d5c >::_M_default_append(unsigned int)@@Base+0x5556c>) │ │ │ │ + ldr r0, [pc, #16] @ (210d6c >::_M_default_append(unsigned int)@@Base+0x5557c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r3!, {r2, r3, r4, r7} │ │ │ │ + stmia r3!, {r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [pc, #776] @ (21106c >::_M_default_append(unsigned int)@@Base+0x5587c>) │ │ │ │ + ldr r1, [pc, #792] @ (21107c >::_M_default_append(unsigned int)@@Base+0x5588c>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [pc, #16] @ (210d78 >::_M_default_append(unsigned int)@@Base+0x55588>) │ │ │ │ + ldr r2, [pc, #32] @ (210d88 >::_M_default_append(unsigned int)@@Base+0x55598>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - blxns r7 │ │ │ │ + blx r8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r3!, {r3, r4, r6} │ │ │ │ + stmia r3!, {r2, r3, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r5, #16 │ │ │ │ + lsrs r0, r6, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #936] @ (211120 >::_M_default_append(unsigned int)@@Base+0x55930>) │ │ │ │ + ldr r1, [pc, #952] @ (211130 >::_M_default_append(unsigned int)@@Base+0x55940>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bx pc │ │ │ │ + @ instruction: 0x4782 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r3!, {r1, r3, r4} │ │ │ │ + stmia r3!, {r1, r2, r3, r4} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r2, #17 │ │ │ │ + lsrs r6, r2, #17 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #848] @ (2110d8 >::_M_default_append(unsigned int)@@Base+0x558e8>) │ │ │ │ + ldr r1, [pc, #864] @ (2110e8 >::_M_default_append(unsigned int)@@Base+0x558f8>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bxns r8 │ │ │ │ + bx r9 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r2!, {r5, r6, r7} │ │ │ │ + stmia r2!, {r2, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r5, #19 │ │ │ │ + lsrs r0, r6, #19 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [pc, #680] @ (211040 >::_M_default_append(unsigned int)@@Base+0x55850>) │ │ │ │ + ldr r1, [pc, #696] @ (211050 >::_M_default_append(unsigned int)@@Base+0x55860>) │ │ │ │ lsls r6, r6, #1 │ │ │ │ - mov sl, pc │ │ │ │ + mov lr, pc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r4, r7} │ │ │ │ + stmia r2!, {r1, r3, r4, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 21082c >::_M_default_append(unsigned int)@@Base+0x5503c> │ │ │ │ @@ -561065,17 +561065,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - cmp r8, r3 │ │ │ │ + cmp ip, r3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - stmia r1!, {r2, r4, r5} │ │ │ │ + stmia r1!, {r3, r4, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -561144,15 +561144,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ bcs.n 210e84 >::_M_default_append(unsigned int)@@Base+0x55694> │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0x479a │ │ │ │ + @ instruction: 0x479e │ │ │ │ lsls r6, r6, #1 │ │ │ │ bcs.n 210e1c >::_M_default_append(unsigned int)@@Base+0x5562c> │ │ │ │ lsls r1, r0, #2 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -561197,21 +561197,21 @@ │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 211178 >::_M_default_append(unsigned int)@@Base+0x55988>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - bx r4 │ │ │ │ + bxns r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bx r1 │ │ │ │ + bx r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - it gt │ │ │ │ + ite gt │ │ │ │ lslgt r4, r6, #1 │ │ │ │ - push {r4, lr} │ │ │ │ + pushle {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ str r3, [sp, #4] │ │ │ │ bl 62ee6c │ │ │ │ @@ -561244,19 +561244,19 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - mov r8, r0 │ │ │ │ + mov ip, r0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - itt cc │ │ │ │ - lslcc r4, r6, #1 │ │ │ │ - stmdbcc sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + sev │ │ │ │ + lsls r4, r6, #1 │ │ │ │ + stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2864] @ 0xb30 │ │ │ │ subw sp, sp, #1188 @ 0x4a4 │ │ │ │ mov r7, r2 │ │ │ │ ldr r2, [pc, #1000] @ (2113e8 >::_M_default_append(unsigned int)@@Base+0x55bf8>) │ │ │ │ @@ -561617,57 +561617,57 @@ │ │ │ │ b.n 211452 >::_M_default_append(unsigned int)@@Base+0x55c62> │ │ │ │ nop │ │ │ │ ... │ │ │ │ bne.n 21146c >::_M_default_append(unsigned int)@@Base+0x55c7c> │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - mov r2, r1 │ │ │ │ + mov r6, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r2, r1 │ │ │ │ + cmp r6, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r2, r6, r7, pc} │ │ │ │ + pop {r1, r3, r6, r7, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r4, #6] │ │ │ │ + ldrb r4, [r4, #6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add ip, r7 │ │ │ │ + add r8, r8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r3, r4, r5, r6, pc} │ │ │ │ + pop {r2, r3, r4, r5, r6, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, ip │ │ │ │ + add r0, sp │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r2, r5, pc} │ │ │ │ + pop {r1, r3, r5, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldmia r7!, {r6} │ │ │ │ lsls r1, r0, #2 │ │ │ │ - bics r6, r3 │ │ │ │ + bics r2, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r1, r3, r4, r6} │ │ │ │ + pop {r1, r2, r3, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bics r4, r0 │ │ │ │ + bics r0, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - pop {r6} │ │ │ │ + pop {r2, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orrs r6, r6 │ │ │ │ + orrs r2, r7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r2, 2114a8 >::_M_default_append(unsigned int)@@Base+0x55cb8> │ │ │ │ + cbnz r6, 2114a8 >::_M_default_append(unsigned int)@@Base+0x55cb8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orrs r4, r3 │ │ │ │ + orrs r0, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r0, 2114aa >::_M_default_append(unsigned int)@@Base+0x55cba> │ │ │ │ + cbnz r4, 2114aa >::_M_default_append(unsigned int)@@Base+0x55cba> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orrs r6, r0 │ │ │ │ + orrs r2, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmn r4, r1 │ │ │ │ + cmn r0, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbnz r0, 2114a2 >::_M_default_append(unsigned int)@@Base+0x55cb2> │ │ │ │ + cbnz r4, 2114a2 >::_M_default_append(unsigned int)@@Base+0x55cb2> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - negs r2, r3 │ │ │ │ + negs r6, r3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - negs r0, r2 │ │ │ │ + negs r4, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ add.w fp, fp, #1 │ │ │ │ cmp fp, r1 │ │ │ │ bge.w 211628 >::_M_default_append(unsigned int)@@Base+0x55e38> │ │ │ │ ldr.w r3, [sl] │ │ │ │ mov.w r8, fp, lsl #2 │ │ │ │ ldr.w r3, [r3, fp, lsl #2] │ │ │ │ @@ -562165,96 +562165,96 @@ │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 211846 >::_M_default_append(unsigned int)@@Base+0x56056> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ands r4, r5 │ │ │ │ + ands r0, r6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r7, #126 @ 0x7e │ │ │ │ + subs r7, #130 @ 0x82 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb83a │ │ │ │ + @ instruction: 0xb83e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #102 @ 0x66 │ │ │ │ + subs r7, #106 @ 0x6a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb822 │ │ │ │ + @ instruction: 0xb826 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #66 @ 0x42 │ │ │ │ + subs r7, #70 @ 0x46 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb7fe │ │ │ │ + @ instruction: 0xb802 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #40 @ 0x28 │ │ │ │ + subs r7, #44 @ 0x2c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb7e4 │ │ │ │ + @ instruction: 0xb7e8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #224 @ 0xe0 │ │ │ │ + subs r6, #228 @ 0xe4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r6, #222 @ 0xde │ │ │ │ + subs r6, #226 @ 0xe2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb79a │ │ │ │ + @ instruction: 0xb79e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #148 @ 0x94 │ │ │ │ + subs r6, #152 @ 0x98 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb750 │ │ │ │ + @ instruction: 0xb754 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r6, [r2, #12] │ │ │ │ + strb r2, [r3, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #12 │ │ │ │ + subs r6, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb6c8 │ │ │ │ + @ instruction: 0xb6cc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #244 @ 0xf4 │ │ │ │ + subs r5, #248 @ 0xf8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb6b0 │ │ │ │ + @ instruction: 0xb6b4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - sbc.w r0, sl, r5, ror #1 │ │ │ │ - subs r5, #200 @ 0xc8 │ │ │ │ + sbc.w r0, lr, r5, ror #1 │ │ │ │ + subs r5, #204 @ 0xcc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb684 │ │ │ │ + @ instruction: 0xb688 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #176 @ 0xb0 │ │ │ │ + subs r5, #180 @ 0xb4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb66c │ │ │ │ + cpsid │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #152 @ 0x98 │ │ │ │ + subs r5, #156 @ 0x9c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb654 │ │ │ │ + setend be │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #96 @ 0x60 │ │ │ │ + subs r5, #100 @ 0x64 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb61c │ │ │ │ + @ instruction: 0xb620 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #70 @ 0x46 │ │ │ │ + subs r5, #74 @ 0x4a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - @ instruction: 0xb602 │ │ │ │ + @ instruction: 0xb606 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #28 │ │ │ │ + subs r5, #32 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r3, r4, r6, r7, lr} │ │ │ │ + push {r2, r3, r4, r6, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, #234 @ 0xea │ │ │ │ + subs r4, #238 @ 0xee │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r2, r5, r7, lr} │ │ │ │ + push {r3, r5, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, #204 @ 0xcc │ │ │ │ + subs r4, #208 @ 0xd0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r3, r7, lr} │ │ │ │ + push {r2, r3, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, #176 @ 0xb0 │ │ │ │ + subs r4, #180 @ 0xb4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r2, r3, r5, r6, lr} │ │ │ │ + push {r4, r5, r6, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, #148 @ 0x94 │ │ │ │ + subs r4, #152 @ 0x98 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r4, r6, lr} │ │ │ │ + push {r2, r4, r6, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, #106 @ 0x6a │ │ │ │ + subs r4, #110 @ 0x6e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r1, r2, r5, lr} │ │ │ │ + push {r1, r3, r5, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r1, [pc, #328] @ (211bec >::_M_default_append(unsigned int)@@Base+0x563fc>) │ │ │ │ mov r0, r9 │ │ │ │ add r1, pc │ │ │ │ bl 617dc0 │ │ │ │ cbz r0, 211abc >::_M_default_append(unsigned int)@@Base+0x562cc> │ │ │ │ ldr r5, [pc, #320] @ (211bf0 >::_M_default_append(unsigned int)@@Base+0x56400>) │ │ │ │ @@ -562382,44 +562382,44 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #76] @ (211c2c >::_M_default_append(unsigned int)@@Base+0x5643c>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 211846 >::_M_default_append(unsigned int)@@Base+0x56056> │ │ │ │ nop │ │ │ │ - subs r3, #232 @ 0xe8 │ │ │ │ + subs r3, #236 @ 0xec │ │ │ │ lsls r6, r6, #1 │ │ │ │ - subs r3, #232 @ 0xe8 │ │ │ │ + subs r3, #236 @ 0xec │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r5, #244 @ 0xf4 │ │ │ │ + adds r5, #248 @ 0xf8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r3, r4, r5, r6, r7} │ │ │ │ + push {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xe80c0075 │ │ │ │ - vld1.8 @ instruction: 0xf9a20075 │ │ │ │ - ldrsb.w r0, [r8, #117] @ 0x75 │ │ │ │ - subs r3, #2 │ │ │ │ + @ instruction: 0xe8100075 │ │ │ │ + vld1.8 @ instruction: 0xf9a60075 │ │ │ │ + ldrsb.w r0, [ip, #117] @ 0x75 │ │ │ │ + subs r3, #6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 211c7e >::_M_default_append(unsigned int)@@Base+0x5648e> │ │ │ │ + cbz r2, 211c80 >::_M_default_append(unsigned int)@@Base+0x56490> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #226 @ 0xe2 │ │ │ │ + subs r2, #230 @ 0xe6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 211c7e >::_M_default_append(unsigned int)@@Base+0x5648e> │ │ │ │ + cbz r2, 211c80 >::_M_default_append(unsigned int)@@Base+0x56490> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #180 @ 0xb4 │ │ │ │ + subs r2, #184 @ 0xb8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r0, 211c7c >::_M_default_append(unsigned int)@@Base+0x5648c> │ │ │ │ + cbz r4, 211c7c >::_M_default_append(unsigned int)@@Base+0x5648c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #134 @ 0x86 │ │ │ │ + subs r2, #138 @ 0x8a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r2, 211c78 >::_M_default_append(unsigned int)@@Base+0x56488> │ │ │ │ + cbz r6, 211c78 >::_M_default_append(unsigned int)@@Base+0x56488> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #106 @ 0x6a │ │ │ │ + subs r2, #110 @ 0x6e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r6, 211c78 >::_M_default_append(unsigned int)@@Base+0x56488> │ │ │ │ + cbz r2, 211c7a >::_M_default_append(unsigned int)@@Base+0x5648a> │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #16 │ │ │ │ mov r6, r0 │ │ │ │ @@ -562489,21 +562489,21 @@ │ │ │ │ mov r0, r3 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 211f10 >::_M_default_append(unsigned int)@@Base+0x56720>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - subs r1, #172 @ 0xac │ │ │ │ - lsls r6, r6, #1 │ │ │ │ - subs r1, #126 @ 0x7e │ │ │ │ + subs r1, #176 @ 0xb0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ subs r1, #130 @ 0x82 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - sxtb r6, r0 │ │ │ │ + subs r1, #134 @ 0x86 │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + sxtb r2, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, 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+ adds r5, #128 @ 0x80 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r6, sp, #216 @ 0xd8 │ │ │ │ + add r6, sp, #232 @ 0xe8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #96 @ 0x60 │ │ │ │ + adds r5, #100 @ 0x64 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r6, sp, #112 @ 0x70 │ │ │ │ + add r6, sp, #128 @ 0x80 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #58 @ 0x3a │ │ │ │ + adds r5, #62 @ 0x3e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, sp, #984 @ 0x3d8 │ │ │ │ + add r5, sp, #1000 @ 0x3e8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r6, #19] │ │ │ │ + ldrb r4, [r6, #19] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #12 │ │ │ │ + adds r5, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, sp, #800 @ 0x320 │ │ │ │ + add r5, sp, #816 @ 0x330 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #238 @ 0xee │ │ │ │ + adds r4, #242 @ 0xf2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r5, #148 @ 0x94 │ │ │ │ + adds r5, #152 @ 0x98 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - adds r4, #214 @ 0xd6 │ │ │ │ + adds r4, #218 @ 0xda │ │ │ │ lsls r6, r6, #1 │ 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add r2, sp, #1008 @ 0x3f0 │ │ │ │ + adds r2, #68 @ 0x44 │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + add r3, sp, #0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #38 @ 0x26 │ │ │ │ + adds r2, #42 @ 0x2a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r2, sp, #896 @ 0x380 │ │ │ │ + add r2, sp, #912 @ 0x390 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r1, #150 @ 0x96 │ │ │ │ + adds r1, #154 @ 0x9a │ │ │ │ lsls r6, r6, #1 │ │ │ │ mov r0, sl │ │ │ │ bl 613af8 │ │ │ │ ldr.w r3, [pc, #1624] @ 212ba8 >::_M_default_append(unsigned int)@@Base+0x573b8> │ │ │ │ movw r2, #1251 @ 0x4e3 │ │ │ │ ldr r1, [sp, #68] @ 0x44 │ │ │ │ add r3, pc │ │ │ │ @@ -563823,93 +563823,93 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 212dc0 >::_M_default_append(unsigned int)@@Base+0x575d0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - adds r0, #204 @ 0xcc │ │ │ │ + adds r0, #208 @ 0xd0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r7, #68 @ 0x44 │ │ │ │ + cmp r7, #72 @ 0x48 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r7, #38 @ 0x26 │ │ │ │ + cmp r7, #42 @ 0x2a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r7, pc, #888 @ (adr r7, 212f30 >::_M_default_append(unsigned int)@@Base+0x57740>) │ │ │ │ + add r7, pc, #904 @ (adr r7, 212f40 >::_M_default_append(unsigned int)@@Base+0x57750>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #254 @ 0xfe │ │ │ │ + cmp r7, #2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r7, pc, #728 @ (adr r7, 212e98 >::_M_default_append(unsigned int)@@Base+0x576a8>) │ │ │ │ + add r7, pc, #744 @ (adr r7, 212ea8 >::_M_default_append(unsigned int)@@Base+0x576b8>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #216 @ 0xd8 │ │ │ │ + cmp r6, #220 @ 0xdc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r7, pc, #576 @ (adr r7, 212e08 >::_M_default_append(unsigned int)@@Base+0x57618>) │ │ │ │ + add r7, pc, #592 @ (adr r7, 212e18 >::_M_default_append(unsigned int)@@Base+0x57628>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #184 @ 0xb8 │ │ │ │ + cmp r6, #188 @ 0xbc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r7, pc, #448 @ (adr r7, 212d90 >::_M_default_append(unsigned int)@@Base+0x575a0>) │ │ │ │ + add r7, pc, #464 @ (adr r7, 212da0 >::_M_default_append(unsigned int)@@Base+0x575b0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #108 @ 0x6c │ │ │ │ + cmp r6, #112 @ 0x70 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r7, pc, #160 @ (adr r7, 212c78 >::_M_default_append(unsigned int)@@Base+0x57488>) │ │ │ │ + add r7, pc, #176 @ (adr r7, 212c88 >::_M_default_append(unsigned int)@@Base+0x57498>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #34 @ 0x22 │ │ │ │ + cmp r6, #38 @ 0x26 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r6, pc, #888 @ (adr r6, 212f58 >::_M_default_append(unsigned int)@@Base+0x57768>) │ │ │ │ + add r6, pc, #904 @ (adr r6, 212f68 >::_M_default_append(unsigned int)@@Base+0x57778>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r5, #238 @ 0xee │ │ │ │ + cmp r5, #242 @ 0xf2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r6, pc, #672 @ (adr r6, 212e88 >::_M_default_append(unsigned int)@@Base+0x57698>) │ │ │ │ + add r6, pc, #688 @ (adr r6, 212e98 >::_M_default_append(unsigned int)@@Base+0x576a8>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r6, [r1, #20] │ │ │ │ + strb r2, [r2, #20] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r5, #54 @ 0x36 │ │ │ │ + cmp r5, #58 @ 0x3a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, pc, #968 @ (adr r5, 212fbc >::_M_default_append(unsigned int)@@Base+0x577cc>) │ │ │ │ + add r5, pc, #984 @ (adr r5, 212fcc >::_M_default_append(unsigned int)@@Base+0x577dc>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r5, #22 │ │ │ │ + cmp r5, #26 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, pc, #840 @ (adr r5, 212f44 >::_M_default_append(unsigned int)@@Base+0x57754>) │ │ │ │ + add r5, pc, #856 @ (adr r5, 212f54 >::_M_default_append(unsigned int)@@Base+0x57764>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #214 @ 0xd6 │ │ │ │ + cmp r4, #218 @ 0xda │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r3, #18] │ │ │ │ + strb r6, [r3, #18] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #182 @ 0xb6 │ │ │ │ + cmp r4, #186 @ 0xba │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, pc, #456 @ (adr r5, 212dd4 >::_M_default_append(unsigned int)@@Base+0x575e4>) │ │ │ │ + add r5, pc, #472 @ (adr r5, 212de4 >::_M_default_append(unsigned int)@@Base+0x575f4>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r4, [r5, #19] │ │ │ │ + strb r0, [r6, #19] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #132 @ 0x84 │ │ │ │ + cmp r4, #136 @ 0x88 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r5, pc, #256 @ (adr r5, 212d18 >::_M_default_append(unsigned int)@@Base+0x57528>) │ │ │ │ + add r5, pc, #272 @ (adr r5, 212d28 >::_M_default_append(unsigned int)@@Base+0x57538>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r2, [r1, #19] │ │ │ │ + strb r6, [r1, #19] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #62 @ 0x3e │ │ │ │ + cmp r4, #66 @ 0x42 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, pc, #1000 @ (adr r4, 21300c >::_M_default_append(unsigned int)@@Base+0x5781c>) │ │ │ │ + add r4, pc, #1016 @ (adr r4, 21301c >::_M_default_append(unsigned int)@@Base+0x5782c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #34 @ 0x22 │ │ │ │ + cmp r4, #38 @ 0x26 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, pc, #888 @ (adr r4, 212fa4 >::_M_default_append(unsigned int)@@Base+0x577b4>) │ │ │ │ + add r4, pc, #904 @ (adr r4, 212fb4 >::_M_default_append(unsigned int)@@Base+0x577c4>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r3, #228 @ 0xe4 │ │ │ │ + cmp r3, #232 @ 0xe8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, pc, #640 @ (adr r4, 212eb4 >::_M_default_append(unsigned int)@@Base+0x576c4>) │ │ │ │ + add r4, pc, #656 @ (adr r4, 212ec4 >::_M_default_append(unsigned int)@@Base+0x576d4>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r3, #36 @ 0x24 │ │ │ │ + cmp r3, #40 @ 0x28 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r2, #250 @ 0xfa │ │ │ │ + cmp r2, #254 @ 0xfe │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r3, pc, #728 @ (adr r3, 212f18 >::_M_default_append(unsigned int)@@Base+0x57728>) │ │ │ │ + add r3, pc, #744 @ (adr r3, 212f28 >::_M_default_append(unsigned int)@@Base+0x57738>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r2, #222 @ 0xde │ │ │ │ + cmp r2, #226 @ 0xe2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r3, pc, #600 @ (adr r3, 212ea0 >::_M_default_append(unsigned int)@@Base+0x576b0>) │ │ │ │ + add r3, pc, #616 @ (adr r3, 212eb0 >::_M_default_append(unsigned int)@@Base+0x576c0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ mov r0, sl │ │ │ │ bl 62ee24 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ mov.w lr, #2 │ │ │ │ mov.w ip, #100 @ 0x64 │ │ │ │ ldr r2, [r3, #40] @ 0x28 │ │ │ │ @@ -564411,150 +564411,150 @@ │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ push {r1, r2, r3, r5, r7} │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r1, #112 @ 0x70 │ │ │ │ + cmp r1, #116 @ 0x74 │ │ │ │ lsls r6, r6, #1 │ │ │ │ bl 24d1c6 >::_M_default_append(unsigned int)@@Base+0x919d6> │ │ │ │ - cmp r2, #32 │ │ │ │ + cmp r2, #36 @ 0x24 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r1, #106 @ 0x6a │ │ │ │ + cmp r1, #110 @ 0x6e │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsls r5, r2, #24 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r1, #16 │ │ │ │ + cmp r1, #20 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r1, pc, #808 @ (adr r1, 213504 >::_M_default_append(unsigned int)@@Base+0x57d14>) │ │ │ │ + add r1, pc, #824 @ (adr r1, 213514 >::_M_default_append(unsigned int)@@Base+0x57d24>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ cbz r4, 21325e >::_M_default_append(unsigned int)@@Base+0x57a6e> │ │ │ │ lsls r1, r0, #2 │ │ │ │ - cmp r0, #212 @ 0xd4 │ │ │ │ + cmp r0, #216 @ 0xd8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r1, pc, #568 @ (adr r1, 213420 >::_M_default_append(unsigned int)@@Base+0x57c30>) │ │ │ │ + add r1, pc, #584 @ (adr r1, 213430 >::_M_default_append(unsigned int)@@Base+0x57c40>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 213372 >::_M_default_append(unsigned int)@@Base+0x57b82> │ │ │ │ vmla.i q15, , d15[0] │ │ │ │ - vtbl.8 d18, {d31}, d14 │ │ │ │ + @ instruction: 0xffff2892 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r1, pc, #288 @ (adr r1, 213318 >::_M_default_append(unsigned int)@@Base+0x57b28>) │ │ │ │ + add r1, pc, #304 @ (adr r1, 213328 >::_M_default_append(unsigned int)@@Base+0x57b38>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #112 @ 0x70 │ │ │ │ + cmp r0, #116 @ 0x74 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r1, pc, #168 @ (adr r1, 2132a8 >::_M_default_append(unsigned int)@@Base+0x57ab8>) │ │ │ │ + add r1, pc, #184 @ (adr r1, 2132b8 >::_M_default_append(unsigned int)@@Base+0x57ac8>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 2133ba >::_M_default_append(unsigned int)@@Base+0x57bca> │ │ │ │ @ instruction: 0xffffee2b │ │ │ │ - vtbl.8 d18, {d15}, d28 │ │ │ │ + vqshrun.s64 d18, q8, #1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #928 @ (adr r0, 2135b0 >::_M_default_append(unsigned int)@@Base+0x57dc0>) │ │ │ │ + add r0, pc, #944 @ (adr r0, 2135c0 >::_M_default_append(unsigned int)@@Base+0x57dd0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #18 │ │ │ │ + cmp r0, #22 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #824 @ (adr r0, 213550 >::_M_default_append(unsigned int)@@Base+0x57d60>) │ │ │ │ + add r0, pc, #840 @ (adr r0, 213560 >::_M_default_append(unsigned int)@@Base+0x57d70>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #232 @ 0xe8 │ │ │ │ + movs r7, #236 @ 0xec │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #656 @ (adr r0, 2134b0 >::_M_default_append(unsigned int)@@Base+0x57cc0>) │ │ │ │ + add r0, pc, #672 @ (adr r0, 2134c0 >::_M_default_append(unsigned int)@@Base+0x57cd0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 2131c8 >::_M_default_append(unsigned int)@@Base+0x579d8> │ │ │ │ + bvs.n 2131d0 >::_M_default_append(unsigned int)@@Base+0x579e0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #216 @ 0xd8 │ │ │ │ + cmp r0, #220 @ 0xdc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r7, #144 @ 0x90 │ │ │ │ + movs r7, #148 @ 0x94 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #304 @ (adr r0, 213360 >::_M_default_append(unsigned int)@@Base+0x57b70>) │ │ │ │ + add r0, pc, #320 @ (adr r0, 213370 >::_M_default_append(unsigned int)@@Base+0x57b80>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #114 @ 0x72 │ │ │ │ + movs r7, #118 @ 0x76 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r0, pc, #176 @ (adr r0, 2132e8 >::_M_default_append(unsigned int)@@Base+0x57af8>) │ │ │ │ + add r0, pc, #192 @ (adr r0, 2132f8 >::_M_default_append(unsigned int)@@Base+0x57b08>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 213264 >::_M_default_append(unsigned int)@@Base+0x57a74> │ │ │ │ + bvs.n 21326c >::_M_default_append(unsigned int)@@Base+0x57a7c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #138 @ 0x8a │ │ │ │ + cmp r0, #142 @ 0x8e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r7, #42 @ 0x2a │ │ │ │ + movs r7, #46 @ 0x2e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [sp, #920] @ 0x398 │ │ │ │ + ldr r7, [sp, #936] @ 0x3a8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #72 @ 0x48 │ │ │ │ + cmp r0, #76 @ 0x4c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - bvs.n 213304 >::_M_default_append(unsigned int)@@Base+0x57b14> │ │ │ │ + bvs.n 21330c >::_M_default_append(unsigned int)@@Base+0x57b1c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #210 @ 0xd2 │ │ │ │ + movs r6, #214 @ 0xd6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [sp, #568] @ 0x238 │ │ │ │ + ldr r7, [sp, #584] @ 0x248 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 213354 >::_M_default_append(unsigned int)@@Base+0x57b64> │ │ │ │ + bvs.n 21315c >::_M_default_append(unsigned int)@@Base+0x5796c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #38 @ 0x26 │ │ │ │ + cmp r0, #42 @ 0x2a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r6, #142 @ 0x8e │ │ │ │ + movs r6, #146 @ 0x92 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [sp, #296] @ 0x128 │ │ │ │ + ldr r7, [sp, #312] @ 0x138 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #4 │ │ │ │ + cmp r0, #8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #66 @ 0x42 │ │ │ │ + cmp r0, #70 @ 0x46 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r6, #74 @ 0x4a │ │ │ │ + movs r6, #78 @ 0x4e │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r7, [sp, #24] │ │ │ │ + ldr r7, [sp, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 2131dc >::_M_default_append(unsigned int)@@Base+0x579ec> │ │ │ │ + ble.n 2131e4 >::_M_default_append(unsigned int)@@Base+0x579f4> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #22 │ │ │ │ + cmp r0, #26 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r6, #2 │ │ │ │ + movs r6, #6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [sp, #760] @ 0x2f8 │ │ │ │ + ldr r6, [sp, #776] @ 0x308 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 2131b8 >::_M_default_append(unsigned int)@@Base+0x579c8> │ │ │ │ + b.n 2131c0 >::_M_default_append(unsigned int)@@Base+0x579d0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r7, #244 @ 0xf4 │ │ │ │ + movs r7, #248 @ 0xf8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r5, #200 @ 0xc8 │ │ │ │ + movs r5, #204 @ 0xcc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [sp, #528] @ 0x210 │ │ │ │ + ldr r6, [sp, #544] @ 0x220 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #216 @ 0xd8 │ │ │ │ + movs r7, #220 @ 0xdc │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #14 │ │ │ │ + cmp r0, #18 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r5, #142 @ 0x8e │ │ │ │ + movs r5, #146 @ 0x92 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [sp, #296] @ 0x128 │ │ │ │ + ldr r6, [sp, #312] @ 0x138 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #254 @ 0xfe │ │ │ │ + cmp r0, #2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cmp r0, #56 @ 0x38 │ │ │ │ + cmp r0, #60 @ 0x3c │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r5, #84 @ 0x54 │ │ │ │ + movs r5, #88 @ 0x58 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [sp, #64] @ 0x40 │ │ │ │ + ldr r6, [sp, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 21314c >::_M_default_append(unsigned int)@@Base+0x5795c> │ │ │ │ + b.n 213154 >::_M_default_append(unsigned int)@@Base+0x57964> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #30 │ │ │ │ + cmp r0, #34 @ 0x22 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r5, #26 │ │ │ │ + movs r5, #30 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r5, [sp, #856] @ 0x358 │ │ │ │ + ldr r5, [sp, #872] @ 0x368 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #154 @ 0x9a │ │ │ │ + cmp r0, #158 @ 0x9e │ │ │ │ lsls r6, r6, #1 │ │ │ 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0xf2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r3, #50 @ 0x32 │ │ │ │ + movs r3, #54 @ 0x36 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #952] @ 0x3b8 │ │ │ │ + ldr r3, [sp, #968] @ 0x3c8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 212c80 >::_M_default_append(unsigned int)@@Base+0x57490> │ │ │ │ @@ -564610,17 +564610,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - movs r2, #228 @ 0xe4 │ │ │ │ + movs r2, #232 @ 0xe8 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #640] @ 0x280 │ │ │ │ + ldr r3, [sp, #656] @ 0x290 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ @@ -564664,17 +564664,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - movs r6, #150 @ 0x96 │ │ │ │ + movs r6, #154 @ 0x9a │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r3, [sp, #104] @ 0x68 │ │ │ │ + ldr r3, [sp, #120] @ 0x78 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r2, [pc, #84] @ (213474 >::_M_default_append(unsigned int)@@Base+0x57c84>) │ │ │ │ sub sp, #16 │ │ │ │ @@ -564711,15 +564711,15 @@ │ │ │ │ pop {r4, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ add r5, sp, #136 @ 0x88 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r6, #76 @ 0x4c │ │ │ │ + movs r6, #80 @ 0x50 │ │ │ │ lsls r6, r6, #1 │ │ │ │ add r4, sp, #960 @ 0x3c0 │ │ │ │ lsls r1, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -565451,33 +565451,33 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add r4, sp, #632 @ 0x278 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - movs r5, #112 @ 0x70 │ │ │ │ + movs r5, #116 @ 0x74 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #968] @ 0x3c8 │ │ │ │ + ldr r1, [sp, #984] @ 0x3d8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r4, sp, #144 @ 0x90 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - movs r5, #66 @ 0x42 │ │ │ │ + movs r5, #70 @ 0x46 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r4, #188 @ 0xbc │ │ │ │ + movs r4, #192 @ 0xc0 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r1, [sp, #248] @ 0xf8 │ │ │ │ + ldr r1, [sp, #264] @ 0x108 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r3, #80 @ 0x50 │ │ │ │ + movs r3, #84 @ 0x54 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - movs r1, #208 @ 0xd0 │ │ │ │ + movs r1, #212 @ 0xd4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - str r6, [sp, #328] @ 0x148 │ │ │ │ + str r6, [sp, #344] @ 0x158 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r0, #118 @ 0x76 │ │ │ │ + movs r0, #122 @ 0x7a │ │ │ │ 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r6, #1 │ │ │ │ - ldrh r2, [r3, #42] @ 0x2a │ │ │ │ + ldrh r6, [r3, #42] @ 0x2a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, r7, r2 │ │ │ │ + adds r4, r7, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r7, #40] @ 0x28 │ │ │ │ + ldrh r0, [r0, #42] @ 0x2a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, r3, r2 │ │ │ │ + adds r4, r3, r2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r3, #40] @ 0x28 │ │ │ │ + ldrh r0, [r4, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, r7, r1 │ │ │ │ + adds r4, r7, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r4, [r7, #38] @ 0x26 │ │ │ │ + ldrh r0, [r0, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r6, r3, r1 │ │ │ │ + adds r2, r4, r1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldrh r0, [r4, #38] @ 0x26 │ │ │ │ + ldrh r4, [r4, #38] @ 0x26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ ldr.w ip, [pc, #1564] @ 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│ │ │ movs r0, r0 │ │ │ │ cmp r1, r2 │ │ │ │ beq.n 215688 >::_M_default_append(unsigned int)@@Base+0x59e98> │ │ │ │ ldrb r3, [r0, #20] │ │ │ │ push {r4, lr} │ │ │ │ @@ -568185,74 +568185,74 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldrh r0, [r7, #18] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r4, r6, #2 │ │ │ │ + lsrs r0, r7, #2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldc2 0, cr0, [sl, #488]! @ 0x1e8 │ │ │ │ + stc2l 0, cr0, [r2, #488] @ 0x1e8 │ │ │ │ ldrh r4, [r7, #16] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ - lsls r6, r6, #1 │ │ │ │ - lsrs r4, r4, #1 │ │ │ │ - lsls r6, r6, #1 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ + lsrs r6, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r4, r3, #3 │ │ │ │ + lsrs r0, r5, #1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ + lsrs r6, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r0, r3, #3 │ │ │ │ + lsrs r0, r4, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ + lsrs r6, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsrs r4, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - add r4, pc, #40 @ (adr r4, 215a00 >::_M_default_append(unsigned int)@@Base+0x5a210>) │ │ │ │ - lsls r1, r7, #1 │ │ │ │ - lsrs r4, r2, #3 │ │ │ │ + lsrs r6, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ + lsrs r0, r4, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ + add r4, pc, #56 @ (adr r4, 215a10 >::_M_default_append(unsigned int)@@Base+0x5a220>) │ │ │ │ + lsls r1, r7, #1 │ │ │ │ lsrs r0, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsrs r6, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r0, r4, #3 │ │ │ │ + lsrs r4, r3, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsrs r2, r4, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsrs r4, r4, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ lsrs r6, r4, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r4, r5, #3 │ │ │ │ + lsrs r0, r5, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r6, #3 │ │ │ │ + lsrs r2, r5, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r4, r6, #31 │ │ │ │ + lsrs r0, r6, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r4, r3, #3 │ │ │ │ + lsrs r6, r6, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - push {r2} │ │ │ │ + lsls r0, r7, #31 │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + lsrs r0, r4, #3 │ │ │ │ + lsls r6, r6, #1 │ │ │ │ + push {r3} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r0, #3 │ │ │ │ + lsrs r2, r1, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - cbz r4, 215a7a >::_M_default_append(unsigned int)@@Base+0x5a28a> │ │ │ │ + cbz r0, 215a7c >::_M_default_append(unsigned int)@@Base+0x5a28c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r3, #32 │ │ │ │ + lsrs r4, r3, #32 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsrs r2, r2, #32 │ │ │ │ + lsrs r6, r2, #32 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r0, r3, #31 │ │ │ │ + lsls r4, r3, #31 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldcl 0, cr0, [lr, #476]! @ 0x1dc │ │ │ │ + mcr 0, 0, r0, cr2, cr7, {3} │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r7, r0 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -568298,17 +568298,17 @@ │ │ │ │ cbz r0, 215aaa >::_M_default_append(unsigned int)@@Base+0x5a2ba> │ │ │ │ blx 161c4 │ │ │ │ movs r3, #0 │ │ │ │ str r3, [r6, #16] │ │ │ │ movs r5, #1 │ │ │ │ mov r0, r5 │ │ │ │ pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - lsls r2, r2, #25 │ │ │ │ + lsls r6, r2, #25 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r2, #18] │ │ │ │ + strb r4, [r2, #18] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r2, [pc, #828] @ (215e08 >::_M_default_append(unsigned int)@@Base+0x5a618>) │ │ │ │ sub sp, #32 │ │ │ │ @@ -568622,59 +568622,59 @@ │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ strh r0, [r7, #50] @ 0x32 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r3, #23 │ │ │ │ + lsls r2, r4, #23 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r4, r5, #18 │ │ │ │ + lsls r0, r6, #18 │ │ │ │ lsls r6, r6, #1 │ │ │ │ strh r6, [r1, #40] @ 0x28 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - lsls r2, r5, #17 │ │ │ │ + lsls r6, r5, #17 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r4, #10] │ │ │ │ + strb r6, [r4, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r6, r5, #16 │ │ │ │ + lsls r2, r6, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r6, [r4, #9] │ │ │ │ + strb r2, [r5, #9] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r2, #16 │ │ │ │ + lsls r4, r2, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r2, r6, #16 │ │ │ │ + lsls r6, r6, #16 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r6, r6, #15 │ │ │ │ + lsls r2, r7, #15 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r6, [r5, #8] │ │ │ │ + strb r2, [r6, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r6, r3, #14 │ │ │ │ + lsls r2, r4, #14 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r6, [r2, #7] │ │ │ │ + strb r2, [r3, #7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r2, r4, #13 │ │ │ │ + lsls r6, r4, #13 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r3, #6] │ │ │ │ + strb r6, [r3, #6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r4, r6, #12 │ │ │ │ + lsls r0, r7, #12 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r4, [r5, #5] │ │ │ │ + strb r0, [r6, #5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r2, r3, #12 │ │ │ │ + lsls r6, r3, #12 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r2, #5] │ │ │ │ + strb r6, [r2, #5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r0, #12 │ │ │ │ + lsls r4, r0, #12 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r0, [r7, #4] │ │ │ │ + strb r4, [r7, #4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r4, r4, #11 │ │ │ │ + lsls r0, r5, #11 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - strb r2, [r3, #4] │ │ │ │ + strb r6, [r3, #4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ mov r9, r0 │ │ │ │ @@ -568806,34 +568806,34 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 215f28 >::_M_default_append(unsigned int)@@Base+0x5a738> │ │ │ │ nop.w │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #201 @ 0xc9 │ │ │ │ - lsls r6, r0, #7 │ │ │ │ + lsls r2, r1, #7 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r7, #124] @ 0x7c │ │ │ │ + strb r2, [r0, #0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r6, r5, #6 │ │ │ │ + lsls r2, r6, #6 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r6, [r4, #124] @ 0x7c │ │ │ │ + ldr r2, [r5, #124] @ 0x7c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r4, r2, #5 │ │ │ │ + lsls r0, r3, #5 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r2, [r2, #120] @ 0x78 │ │ │ │ + ldr r6, [r2, #120] @ 0x78 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r4, r3, #4 │ │ │ │ + lsls r0, r4, #4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ldr r4, [r2, #116] @ 0x74 │ │ │ │ + ldr r0, [r3, #116] @ 0x74 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bics.w r0, r2, r9, ror #1 │ │ │ │ - lsls r6, r5, #3 │ │ │ │ + bics.w r0, r6, r9, ror #1 │ │ │ │ + lsls r2, r6, #3 │ │ │ │ lsls r6, r6, #1 │ │ │ │ - lsls r0, r6, #4 │ │ │ │ + lsls r4, r6, #4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #12] │ │ │ │ @@ -568846,15 +568846,15 @@ │ │ │ │ str.w ip, [sp] │ │ │ │ add r3, pc │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - lsls r2, r2, #2 │ │ │ │ + lsls r6, r2, #2 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #12] │ │ │ │ @@ -568867,15 +568867,15 @@ │ │ │ │ str.w ip, [sp] │ │ │ │ add r3, pc │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - lsls r2, r3, #1 │ │ │ │ + lsls r6, r3, #1 │ │ │ │ lsls r6, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #12] │ │ │ │ @@ -568888,15 +568888,15 @@ │ │ │ │ str.w ip, [sp] │ │ │ │ add r3, pc │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - movs r2, r4 │ │ │ │ + movs r6, r4 │ │ │ │ lsls r6, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r2, [pc, #396] @ (21626c >::_M_default_append(unsigned int)@@Base+0x5aa7c>) │ │ │ │ sub sp, #28 │ │ │ │ @@ -569051,33 +569051,33 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 21618c >::_M_default_append(unsigned int)@@Base+0x5a99c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ strh r4, [r4, #2] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - vshr.u32 q0, , #2 │ │ │ │ - vshr.u32 q0, , #4 │ │ │ │ - vqadd.u32 q8, q1, │ │ │ │ - ldr r2, [r3, #88] @ 0x58 │ │ │ │ + vmvn.i32 q8, #165 @ 0x000000a5 │ │ │ │ + vmvn.i32 q8, #133 @ 0x00000085 │ │ │ │ + vqadd.u32 q8, q3, │ │ │ │ + ldr r6, [r3, #88] @ 0x58 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - vqadd.u8 q8, q5, │ │ │ │ - ldr r2, [r0, #88] @ 0x58 │ │ │ │ + vqadd.u8 q8, q7, │ │ │ │ + ldr r6, [r0, #88] @ 0x58 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrb r0, [r7, #30] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - vqadd.u8 q0, q3, │ │ │ │ - ldr r6, [r7, #80] @ 0x50 │ │ │ │ + vqadd.u8 q0, q5, │ │ │ │ + ldr r2, [r0, #84] @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc2 0, 6, r0, cr6, cr5, {3} │ │ │ │ - mcr2 0, 4, r0, cr10, cr5, {3} │ │ │ │ - ldr r2, [r0, #76] @ 0x4c │ │ │ │ + mrc2 0, 6, r0, cr10, cr5, {3} │ │ │ │ + mcr2 0, 4, r0, cr14, cr5, {3} │ │ │ │ + ldr r6, [r0, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc2 0, 3, r0, cr0, cr5, {3} │ │ │ │ - ldr r0, [r5, #72] @ 0x48 │ │ │ │ + mrc2 0, 3, r0, cr4, cr5, {3} │ │ │ │ + ldr r4, [r5, #72] @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r0 │ │ │ │ @@ -569277,22 +569277,22 @@ │ │ │ │ nop │ │ │ │ ldrb r0, [r5, #23] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r4, [r5, #19] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - mcrr2 0, 7, r0, r6, cr5 │ │ │ │ - ldr r6, [r7, #36] @ 0x24 │ │ │ │ + mcrr2 0, 7, r0, sl, cr5 │ │ │ │ + ldr r2, [r0, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stc2 0, cr0, [sl], #-468 @ 0xfffffe2c │ │ │ │ - ldr r2, [r4, #36] @ 0x24 │ │ │ │ + stc2 0, cr0, [lr], #-468 @ 0xfffffe2c │ │ │ │ + ldr r6, [r4, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stc2 0, cr0, [lr], {117} @ 0x75 │ │ │ │ - ldr r6, [r0, #36] @ 0x24 │ │ │ │ + ldc2 0, cr0, [r2], {117} @ 0x75 │ │ │ │ + ldr r2, [r1, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ mov sl, r2 │ │ │ │ @@ -569470,28 +569470,28 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldrb r0, [r7, #16] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r0, [r1, #16] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - @ instruction: 0xfb4e0075 │ │ │ │ - @ instruction: 0xfb220075 │ │ │ │ - @ instruction: 0xfa8a0075 │ │ │ │ - ldr r2, [r0, #12] │ │ │ │ + @ instruction: 0xfb520075 │ │ │ │ + @ instruction: 0xfb260075 │ │ │ │ + @ instruction: 0xfa8e0075 │ │ │ │ + ldr r6, [r0, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xfa700075 │ │ │ │ - ldr r0, [r5, #8] │ │ │ │ + @ instruction: 0xfa740075 │ │ │ │ + ldr r4, [r5, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xfa480075 │ │ │ │ - ldr r0, [r0, #8] │ │ │ │ + @ instruction: 0xfa4c0075 │ │ │ │ + ldr r4, [r0, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xfa360075 │ │ │ │ - @ instruction: 0xfa0e0075 │ │ │ │ - ldr r4, [r0, #4] │ │ │ │ + @ instruction: 0xfa3a0075 │ │ │ │ + @ instruction: 0xfa120075 │ │ │ │ + ldr r0, [r1, #4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #16 │ │ │ │ mov r4, r0 │ │ │ │ @@ -569532,16 +569532,16 @@ │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #201 @ 0xc9 │ │ │ │ - vld4.16 {d16-d19}, [r4 :256], r5 │ │ │ │ - str r4, [r3, #120] @ 0x78 │ │ │ │ + vld4.16 {d16-d19}, [r8 :256], r5 │ │ │ │ + str r0, [r4, #120] @ 0x78 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ str r1, [sp, #4] │ │ │ │ @@ -569643,21 +569643,21 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ... │ │ │ │ ldrb r4, [r6, #5] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh.w r0, [sl, #117] @ 0x75 │ │ │ │ - str r2, [r6, #108] @ 0x6c │ │ │ │ + ldrh.w r0, [lr, #117] @ 0x75 │ │ │ │ + str r6, [r6, #108] @ 0x6c │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrb r0, [r5, #4] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - str.w r0, [r0, r5, lsl #3] │ │ │ │ - str r0, [r7, #100] @ 0x64 │ │ │ │ + str.w r0, [r4, r5, lsl #3] │ │ │ │ + str r4, [r7, #100] @ 0x64 │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -569794,22 +569794,22 @@ │ │ │ │ ... │ │ │ │ ldrb r0, [r5, #1] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r6, [r5, #0] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - @ instruction: 0xf6ee0075 │ │ │ │ - str r6, [r4, #80] @ 0x50 │ │ │ │ + @ instruction: 0xf6f20075 │ │ │ │ + str r2, [r5, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf6d20075 │ │ │ │ - str r2, [r1, #80] @ 0x50 │ │ │ │ + @ instruction: 0xf6d60075 │ │ │ │ + str r6, [r1, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf6b40075 │ │ │ │ - str r4, [r5, #76] @ 0x4c │ │ │ │ + @ instruction: 0xf6b80075 │ │ │ │ + str r0, [r6, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ ldr.w r1, [r1, #168] @ 0xa8 │ │ │ │ adds r1, #4 │ │ │ │ @@ -569833,15 +569833,15 @@ │ │ │ │ add r3, pc │ │ │ │ mov r1, r4 │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - movw r0, #10357 @ 0x2875 │ │ │ │ + movw r0, #26741 @ 0x6875 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr.w r3, [r1, #168] @ 0xa8 │ │ │ │ sub sp, #12 │ │ │ │ mov r4, r0 │ │ │ │ @@ -569875,16 +569875,16 @@ │ │ │ │ ldr r0, [pc, #16] @ (216b1c >::_M_default_append(unsigned int)@@Base+0x5b32c>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ - rsb r0, r4, #16056320 @ 0xf50000 │ │ │ │ - str r4, [r7, #60] @ 0x3c │ │ │ │ + rsb r0, r8, #16056320 @ 0xf50000 │ │ │ │ + str r0, [r0, #64] @ 0x40 │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r4, [pc, #540] @ (216d54 >::_M_default_append(unsigned int)@@Base+0x5b564>) │ │ │ │ @@ -570099,31 +570099,31 @@ │ │ │ │ nop │ │ │ │ strb r4, [r1, #24] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r0, [r4, #23] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - add.w r0, r2, #16056320 @ 0xf50000 │ │ │ │ - str r2, [r7, #48] @ 0x30 │ │ │ │ + add.w r0, r6, #16056320 @ 0xf50000 │ │ │ │ + str r6, [r7, #48] @ 0x30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orns r0, r8, #16056320 @ 0xf50000 │ │ │ │ - str r0, [r6, #40] @ 0x28 │ │ │ │ + orns r0, ip, #16056320 @ 0xf50000 │ │ │ │ + str r4, [r6, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orn r0, r0, #16056320 @ 0xf50000 │ │ │ │ - str r0, [r3, #40] @ 0x28 │ │ │ │ + orn r0, r4, #16056320 @ 0xf50000 │ │ │ │ + str r4, [r3, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf3c20075 │ │ │ │ - str r2, [r7, #28] │ │ │ │ + @ instruction: 0xf3c60075 │ │ │ │ + str r6, [r7, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf3a60075 │ │ │ │ - str r6, [r3, #28] │ │ │ │ + @ instruction: 0xf3aa0075 │ │ │ │ + str r2, [r4, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf38a0075 │ │ │ │ - str r2, [r0, #28] │ │ │ │ + @ instruction: 0xf38e0075 │ │ │ │ + str r6, [r0, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r1 │ │ │ │ @@ -570169,20 +570169,20 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (216e2c >::_M_default_append(unsigned int)@@Base+0x5b63c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 216dd8 >::_M_default_append(unsigned int)@@Base+0x5b5e8> │ │ │ │ - @ instruction: 0xf32c0075 │ │ │ │ - @ instruction: 0xf2e00075 │ │ │ │ - str r0, [r3, #16] │ │ │ │ + @ instruction: 0xf3300075 │ │ │ │ + @ instruction: 0xf2e40075 │ │ │ │ + str r4, [r3, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf2be0075 │ │ │ │ - str r4, [r6, #12] │ │ │ │ + movt r0, #8309 @ 0x2075 │ │ │ │ + str r0, [r7, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ ldr r4, [pc, #428] @ (216ff0 >::_M_default_append(unsigned int)@@Base+0x5b800>) │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ @@ -570349,19 +570349,19 @@ │ │ │ │ nop │ │ │ │ strb r0, [r0, #12] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r4, [r3, #11] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - adc.w r0, r4, #117 @ 0x75 │ │ │ │ - ldrsh r4, [r7, r5] │ │ │ │ + adc.w r0, r8, #117 @ 0x75 │ │ │ │ + ldrsh r0, [r0, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add.w r0, r8, #117 @ 0x75 │ │ │ │ - ldrsh r6, [r7, r4] │ │ │ │ + add.w r0, ip, #117 @ 0x75 │ │ │ │ + ldrsh r2, [r0, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2984] @ 0xba8 │ │ │ │ subw sp, sp, #1076 @ 0x434 │ │ │ │ mov r4, r2 │ │ │ │ @@ -570632,48 +570632,48 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ strb r6, [r3, #4] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf0a60075 │ │ │ │ - and.w r0, r2, #117 @ 0x75 │ │ │ │ - ldrsh r2, [r7, r0] │ │ │ │ + @ instruction: 0xf0aa0075 │ │ │ │ + and.w r0, r6, #117 @ 0x75 │ │ │ │ + ldrsh r6, [r7, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ strb r0, [r6, #1] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - vshr.s8 q8, , #8 │ │ │ │ - ldrsh r0, [r0, r0] │ │ │ │ + vshr.s8 q8, , #4 │ │ │ │ + ldrsh r4, [r0, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ands.w r0, r0, #117 @ 0x75 │ │ │ │ - ands.w r0, sl, #117 @ 0x75 │ │ │ │ - bic.w r0, r2, #117 @ 0x75 │ │ │ │ - bic.w r0, sl, #117 @ 0x75 │ │ │ │ - vqadd.s16 q0, q5, │ │ │ │ - ldrb r2, [r2, r5] │ │ │ │ + ands.w r0, r4, #117 @ 0x75 │ │ │ │ + ands.w r0, lr, #117 @ 0x75 │ │ │ │ + bic.w r0, r6, #117 @ 0x75 │ │ │ │ + bic.w r0, lr, #117 @ 0x75 │ │ │ │ + vqadd.s16 q0, q7, │ │ │ │ + ldrb r6, [r2, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - vqadd.s8 q0, q0, │ │ │ │ - ldrb r0, [r7, r4] │ │ │ │ + vqadd.s8 q0, q2, │ │ │ │ + ldrb r4, [r7, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - and.w r0, r6, #117 @ 0x75 │ │ │ │ - and.w r0, r8, #117 @ 0x75 │ │ │ │ - ands.w r0, r0, #117 @ 0x75 │ │ │ │ and.w r0, sl, #117 @ 0x75 │ │ │ │ - mcr 0, 3, r0, cr6, cr5, {3} │ │ │ │ - ldrb r6, [r3, r2] │ │ │ │ + and.w r0, ip, #117 @ 0x75 │ │ │ │ + ands.w r0, r4, #117 @ 0x75 │ │ │ │ + and.w r0, lr, #117 @ 0x75 │ │ │ │ + mcr 0, 3, r0, cr10, cr5, {3} │ │ │ │ + ldrb r2, [r4, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcr 0, 2, r0, cr12, cr5, {3} │ │ │ │ - ldrb r4, [r0, r2] │ │ │ │ + mrc 0, 2, r0, cr0, cr5, {3} │ │ │ │ + ldrb r0, [r1, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc 0, 1, r0, cr4, cr5, {3} │ │ │ │ - ldr r5, [pc, #824] @ (217688 >::_M_default_append(unsigned int)@@Base+0x5be98>) │ │ │ │ + mrc 0, 1, r0, cr8, cr5, {3} │ │ │ │ + ldr r5, [pc, #840] @ (217698 >::_M_default_append(unsigned int)@@Base+0x5bea8>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ - mrc 0, 0, r0, cr8, cr5, {3} │ │ │ │ - ldrb r6, [r1, r1] │ │ │ │ + mrc 0, 0, r0, cr12, cr5, {3} │ │ │ │ + ldrb r2, [r2, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -570715,16 +570715,16 @@ │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ ldr r2, [sp, #36] @ 0x24 │ │ │ │ movs r3, #1 │ │ │ │ str r0, [r2, #0] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - ldc 0, cr0, [lr, #-468] @ 0xfffffe2c │ │ │ │ - ldrh r6, [r2, r5] │ │ │ │ + stc 0, cr0, [r2, #-468]! @ 0xfffffe2c │ │ │ │ + ldrh r2, [r3, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3952] @ 0xf70 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -570980,27 +570980,27 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ ldr r0, [r3, #84] @ 0x54 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xeb2a0075 │ │ │ │ - ldr r2, [r4, r5] │ │ │ │ + @ instruction: 0xeb2e0075 │ │ │ │ + ldr r6, [r4, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - eor.w r0, r0, r5, ror #1 │ │ │ │ - ldr r0, [r7, r2] │ │ │ │ + eor.w r0, r4, r5, ror #1 │ │ │ │ + ldr r4, [r7, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r6, [r5, #44] @ 0x2c │ │ │ │ lsls r1, r0, #2 │ │ │ │ - and.w r0, lr, r5, ror #1 │ │ │ │ - ldr r6, [r0, r1] │ │ │ │ + ands.w r0, r2, r5, ror #1 │ │ │ │ + ldr r2, [r1, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrd r0, r0, [r4, #468]! @ 0x1d4 │ │ │ │ - ldr r4, [r5, r0] │ │ │ │ + ldrd r0, r0, [r8, #468]! @ 0x1d4 │ │ │ │ + ldr r0, [r6, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ ldr r5, [pc, #336] @ (21788c >::_M_default_append(unsigned int)@@Base+0x5c09c>) │ │ │ │ @@ -571130,16 +571130,16 @@ │ │ │ │ nop │ │ │ │ ldr r0, [r1, #32] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r4, [r5, #20] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - @ instruction: 0xe8520075 │ │ │ │ - ldrsb r2, [r1, r2] │ │ │ │ + @ instruction: 0xe8560075 │ │ │ │ + ldrsb r6, [r1, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r5, [pc, #412] @ (217a50 >::_M_default_append(unsigned int)@@Base+0x5c260>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -571303,25 +571303,25 @@ │ │ │ │ nop │ │ │ │ ldr r0, [r2, #8] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r4, [r3, #4] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - b.n 2179b8 >::_M_default_append(unsigned int)@@Base+0x5c1c8> │ │ │ │ + b.n 2179c0 >::_M_default_append(unsigned int)@@Base+0x5c1d0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21782c >::_M_default_append(unsigned int)@@Base+0x5c03c> │ │ │ │ + b.n 217834 >::_M_default_append(unsigned int)@@Base+0x5c044> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r3, r4] │ │ │ │ + strb r0, [r4, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 21780c >::_M_default_append(unsigned int)@@Base+0x5c01c> │ │ │ │ + b.n 217814 >::_M_default_append(unsigned int)@@Base+0x5c024> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 217790 >::_M_default_append(unsigned int)@@Base+0x5bfa0> │ │ │ │ + b.n 217798 >::_M_default_append(unsigned int)@@Base+0x5bfa8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r0, r3] │ │ │ │ + strb r2, [r1, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ mov sl, r1 │ │ │ │ @@ -571492,25 +571492,25 @@ │ │ │ │ b.n 217ad8 >::_M_default_append(unsigned int)@@Base+0x5c2e8> │ │ │ │ str r4, [r6, #104] @ 0x68 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [r5, #100] @ 0x64 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - b.n 2177b4 >::_M_default_append(unsigned int)@@Base+0x5bfc4> │ │ │ │ + b.n 2177bc >::_M_default_append(unsigned int)@@Base+0x5bfcc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 217604 >::_M_default_append(unsigned int)@@Base+0x5be14> │ │ │ │ + b.n 21760c >::_M_default_append(unsigned int)@@Base+0x5be1c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r6, [r0, r4] │ │ │ │ + strh r2, [r1, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 2175d8 >::_M_default_append(unsigned int)@@Base+0x5bde8> │ │ │ │ + b.n 2175e0 >::_M_default_append(unsigned int)@@Base+0x5bdf0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 217580 >::_M_default_append(unsigned int)@@Base+0x5bd90> │ │ │ │ + b.n 217588 >::_M_default_append(unsigned int)@@Base+0x5bd98> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r4, [r7, r2] │ │ │ │ + strh r0, [r0, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3896] @ 0xf38 │ │ │ │ ldr.w r4, [pc, #1680] @ 218320 >::_M_default_append(unsigned int)@@Base+0x5cb30> │ │ │ │ @@ -572106,37 +572106,37 @@ │ │ │ │ ... │ │ │ │ str r0, [r6, #72] @ 0x48 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [r0, #72] @ 0x48 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - b.n 218a70 >::_M_default_append(unsigned int)@@Base+0x5d280> │ │ │ │ + b.n 218a78 >::_M_default_append(unsigned int)@@Base+0x5d288> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 2188b0 >::_M_default_append(unsigned int)@@Base+0x5d0c0> │ │ │ │ + b.n 2188b8 >::_M_default_append(unsigned int)@@Base+0x5d0c8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - svc 236 @ 0xec │ │ │ │ + svc 240 @ 0xf0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - svc 48 @ 0x30 │ │ │ │ + svc 52 @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [pc, #416] @ (2184e0 >::_M_default_append(unsigned int)@@Base+0x5ccf0>) │ │ │ │ + ldr r5, [pc, #432] @ (2184f0 >::_M_default_append(unsigned int)@@Base+0x5cd00>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - udf #122 @ 0x7a │ │ │ │ + udf #126 @ 0x7e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #712] @ (218610 >::_M_default_append(unsigned int)@@Base+0x5ce20>) │ │ │ │ + ldr r4, [pc, #728] @ (218620 >::_M_default_append(unsigned int)@@Base+0x5ce30>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ bcc.n 21844a >::_M_default_append(unsigned int)@@Base+0x5cc5a> │ │ │ │ - @ instruction: 0xffffde2e │ │ │ │ + vcvt.f32.u32 d29, d18, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #408] @ (2184ec >::_M_default_append(unsigned int)@@Base+0x5ccfc>) │ │ │ │ + ldr r4, [pc, #424] @ (2184fc >::_M_default_append(unsigned int)@@Base+0x5cd0c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ bcs.n 21834a >::_M_default_append(unsigned int)@@Base+0x5cb5a> │ │ │ │ - vqrdmulh.s , , d8[0] │ │ │ │ + vqrdmulh.s , , d12[0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #1016] @ (218758 >::_M_default_append(unsigned int)@@Base+0x5cf68>) │ │ │ │ + ldr r4, [pc, #8] @ (218368 >::_M_default_append(unsigned int)@@Base+0x5cb78>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r0, [pc, #196] @ (218428 >::_M_default_append(unsigned int)@@Base+0x5cc38>) │ │ │ │ movw r1, #1493 @ 0x5d5 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #188] @ (21842c >::_M_default_append(unsigned int)@@Base+0x5cc3c>) │ │ │ │ @@ -572202,41 +572202,41 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #64] @ (21845c >::_M_default_append(unsigned int)@@Base+0x5cc6c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 218310 >::_M_default_append(unsigned int)@@Base+0x5cb20> │ │ │ │ nop │ │ │ │ - ble.n 2184e8 >::_M_default_append(unsigned int)@@Base+0x5ccf8> │ │ │ │ + ble.n 2184f0 >::_M_default_append(unsigned int)@@Base+0x5cd00> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #592] @ (218680 >::_M_default_append(unsigned int)@@Base+0x5ce90>) │ │ │ │ + ldr r3, [pc, #608] @ (218690 >::_M_default_append(unsigned int)@@Base+0x5cea0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 2184b8 >::_M_default_append(unsigned int)@@Base+0x5ccc8> │ │ │ │ + ble.n 2184c0 >::_M_default_append(unsigned int)@@Base+0x5ccd0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #480] @ (218618 >::_M_default_append(unsigned int)@@Base+0x5ce28>) │ │ │ │ + ldr r3, [pc, #496] @ (218628 >::_M_default_append(unsigned int)@@Base+0x5ce38>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 218488 >::_M_default_append(unsigned int)@@Base+0x5cc98> │ │ │ │ + ble.n 218490 >::_M_default_append(unsigned int)@@Base+0x5cca0> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #368] @ (2185b0 >::_M_default_append(unsigned int)@@Base+0x5cdc0>) │ │ │ │ + ldr r3, [pc, #384] @ (2185c0 >::_M_default_append(unsigned int)@@Base+0x5cdd0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 218458 >::_M_default_append(unsigned int)@@Base+0x5cc68> │ │ │ │ + ble.n 218460 >::_M_default_append(unsigned int)@@Base+0x5cc70> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #256] @ (218548 >::_M_default_append(unsigned int)@@Base+0x5cd58>) │ │ │ │ + ldr r3, [pc, #272] @ (218558 >::_M_default_append(unsigned int)@@Base+0x5cd68>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 218428 >::_M_default_append(unsigned int)@@Base+0x5cc38> │ │ │ │ + bgt.n 218430 >::_M_default_append(unsigned int)@@Base+0x5cc40> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #144] @ (2184e0 >::_M_default_append(unsigned int)@@Base+0x5ccf0>) │ │ │ │ + ldr r3, [pc, #160] @ (2184f0 >::_M_default_append(unsigned int)@@Base+0x5cd00>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 2183f8 >::_M_default_append(unsigned int)@@Base+0x5cc08> │ │ │ │ + bgt.n 218400 >::_M_default_append(unsigned int)@@Base+0x5cc10> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #32] @ (218478 >::_M_default_append(unsigned int)@@Base+0x5cc88>) │ │ │ │ + ldr r3, [pc, #48] @ (218488 >::_M_default_append(unsigned int)@@Base+0x5cc98>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 2183c4 >::_M_default_append(unsigned int)@@Base+0x5cbd4> │ │ │ │ + bgt.n 2183cc >::_M_default_append(unsigned int)@@Base+0x5cbdc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [pc, #936] @ (218808 >::_M_default_append(unsigned int)@@Base+0x5d018>) │ │ │ │ + ldr r2, [pc, #952] @ (218818 >::_M_default_append(unsigned int)@@Base+0x5d028>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #1584] @ 0x630 │ │ │ │ subw sp, sp, #2468 @ 0x9a4 │ │ │ │ @@ -572627,41 +572627,41 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ ldrb r6, [r7, r2] │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r4, r6, r2 │ │ │ │ + adds r0, r7, r2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, r2, r2 │ │ │ │ + adds r6, r2, r2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 218944 >::_M_default_append(unsigned int)@@Base+0x5d154> │ │ │ │ + blt.n 21894c >::_M_default_append(unsigned int)@@Base+0x5d15c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [pc, #432] @ (218a90 >::_M_default_append(unsigned int)@@Base+0x5d2a0>) │ │ │ │ + ldr r1, [pc, #448] @ (218aa0 >::_M_default_append(unsigned int)@@Base+0x5d2b0>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 21891c >::_M_default_append(unsigned int)@@Base+0x5d12c> │ │ │ │ + blt.n 218924 >::_M_default_append(unsigned int)@@Base+0x5d134> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [pc, #336] @ (218a38 >::_M_default_append(unsigned int)@@Base+0x5d248>) │ │ │ │ + ldr r1, [pc, #352] @ (218a48 >::_M_default_append(unsigned int)@@Base+0x5d258>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrh r4, [r7, r5] │ │ │ │ lsls r1, r0, #2 │ │ │ │ - bge.n 218878 >::_M_default_append(unsigned int)@@Base+0x5d088> │ │ │ │ + bge.n 218880 >::_M_default_append(unsigned int)@@Base+0x5d090> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [pc, #1008] @ (218ce4 >::_M_default_append(unsigned int)@@Base+0x5d4f4>) │ │ │ │ + ldr r1, [pc, #0] @ (2188f4 >::_M_default_append(unsigned int)@@Base+0x5d104>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r6, r0, r0 │ │ │ │ + adds r2, r1, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 218840 >::_M_default_append(unsigned int)@@Base+0x5d050> │ │ │ │ + bhi.n 218848 >::_M_default_append(unsigned int)@@Base+0x5d058> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mov sl, fp │ │ │ │ + mov lr, fp │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 218934 >::_M_default_append(unsigned int)@@Base+0x5d144> │ │ │ │ + bhi.n 21893c >::_M_default_append(unsigned int)@@Base+0x5d14c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mov r0, sl │ │ │ │ + mov r4, sl │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r6, [pc, #908] @ (218c98 >::_M_default_append(unsigned int)@@Base+0x5d4a8>) │ │ │ │ mov r0, r5 │ │ │ │ bl 613af8 │ │ │ │ movw r3, #2459 @ 0x99b │ │ │ │ add r6, pc │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -572978,21 +572978,21 @@ │ │ │ │ bgt.n 218c62 >::_M_default_append(unsigned int)@@Base+0x5d472> │ │ │ │ add r1, sp, #376 @ 0x178 │ │ │ │ cmp r8, r1 │ │ │ │ beq.w 218eac >::_M_default_append(unsigned int)@@Base+0x5d6bc> │ │ │ │ add.w r8, r8, #8 │ │ │ │ b.n 218c58 >::_M_default_append(unsigned int)@@Base+0x5d468> │ │ │ │ ... │ │ │ │ - bvc.n 218c2c >::_M_default_append(unsigned int)@@Base+0x5d43c> │ │ │ │ + bvc.n 218c34 >::_M_default_append(unsigned int)@@Base+0x5d444> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bpl.n 218c4c >::_M_default_append(unsigned int)@@Base+0x5d45c> │ │ │ │ + bpl.n 218c54 >::_M_default_append(unsigned int)@@Base+0x5d464> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r0!, {r6, r7} │ │ │ │ + ldmia r0!, {r3, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - bvs.n 218c0c >::_M_default_append(unsigned int)@@Base+0x5d41c> │ │ │ │ + bvs.n 218c14 >::_M_default_append(unsigned int)@@Base+0x5d424> │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r0, r8 │ │ │ │ vstr d7, [sp, #80] @ 0x50 │ │ │ │ bl 4fc8dc │ │ │ │ blx 168a0 <__aeabi_l2d@plt> │ │ │ │ vmov.f64 d4, #112 @ 0x3f800000 1.0 │ │ │ │ vmov d5, r0, r1 │ │ │ │ @@ -573244,37 +573244,37 @@ │ │ │ │ ldr r0, [pc, #64] @ (218fac >::_M_default_append(unsigned int)@@Base+0x5d7bc>) │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ b.w 2185c8 >::_M_default_append(unsigned int)@@Base+0x5cdd8> │ │ │ │ ... │ │ │ │ - bpl.n 218fb4 >::_M_default_append(unsigned int)@@Base+0x5d7c4> │ │ │ │ + bpl.n 218fbc >::_M_default_append(unsigned int)@@Base+0x5d7cc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bcs.n 219080 >::_M_default_append(unsigned int)@@Base+0x5d890> │ │ │ │ + bcs.n 218e88 >::_M_default_append(unsigned int)@@Base+0x5d698> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r4, r6 │ │ │ │ + lsls r0, r7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bcs.n 219018 >::_M_default_append(unsigned int)@@Base+0x5d828> │ │ │ │ + bcs.n 219020 >::_M_default_append(unsigned int)@@Base+0x5d830> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r2, r0 │ │ │ │ + lsls r6, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r0, sp, #80 @ 0x50 │ │ │ │ + add r0, sp, #96 @ 0x60 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bne.n 218f0c >::_M_default_append(unsigned int)@@Base+0x5d71c> │ │ │ │ + bne.n 218f14 >::_M_default_append(unsigned int)@@Base+0x5d724> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r7, #248 @ 0xf8 │ │ │ │ + subs r7, #252 @ 0xfc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 218ea4 >::_M_default_append(unsigned int)@@Base+0x5d6b4> │ │ │ │ + bne.n 218eac >::_M_default_append(unsigned int)@@Base+0x5d6bc> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r7, #184 @ 0xb8 │ │ │ │ + subs r7, #188 @ 0xbc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 219074 >::_M_default_append(unsigned int)@@Base+0x5d884> │ │ │ │ + bne.n 21907c >::_M_default_append(unsigned int)@@Base+0x5d88c> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r7, #156 @ 0x9c │ │ │ │ + subs r7, #160 @ 0xa0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ cmp r3, r0 │ │ │ │ bge.w 218aa0 >::_M_default_append(unsigned int)@@Base+0x5d2b0> │ │ │ │ mov r0, r5 │ │ │ │ bl 61cca4 │ │ │ │ str r0, [sp, #88] @ 0x58 │ │ │ │ mov r0, r5 │ │ │ │ @@ -573798,31 +573798,31 @@ │ │ │ │ b.w 218c16 >::_M_default_append(unsigned int)@@Base+0x5d426> │ │ │ │ nop.w │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ ... │ │ │ │ - beq.n 21956c >::_M_default_append(unsigned int)@@Base+0x5dd7c> │ │ │ │ + beq.n 219574 >::_M_default_append(unsigned int)@@Base+0x5dd84> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r7, {r2, r3, r4, r6, r7} │ │ │ │ + ldmia r7, {r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5!, {r4, r6} │ │ │ │ + ldmia r5!, {r2, r4, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r3, #142 @ 0x8e │ │ │ │ + subs r3, #146 @ 0x92 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r5!, {r1, r3, r4} │ │ │ │ + ldmia r5!, {r1, r2, r3, r4} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r3, #90 @ 0x5a │ │ │ │ + subs r3, #94 @ 0x5e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4!, {r1, r3, r7} │ │ │ │ + ldmia r4!, {r1, r2, r3, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r4!, {r1, r2, r5} │ │ │ │ + ldmia r4!, {r1, r3, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, #94 @ 0x5e │ │ │ │ + subs r2, #98 @ 0x62 │ │ │ │ lsls r4, r6, #1 │ │ │ │ mov r0, r8 │ │ │ │ bl 4fc8cc │ │ │ │ ldr.w r3, [r4, #204] @ 0xcc │ │ │ │ ldr r2, [sp, #80] @ 0x50 │ │ │ │ cmp r0, r3 │ │ │ │ ldr r5, [r2, #0] │ │ │ │ @@ -574559,154 +574559,154 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 21969a >::_M_default_append(unsigned int)@@Base+0x5deaa> │ │ │ │ nop │ │ │ │ asrs r3, r7, #17 │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ - @ instruction: 0xf4ca0073 │ │ │ │ - ldmia r2, {r1, r2, r3, r4, r5} │ │ │ │ + @ instruction: 0xf4ce0073 │ │ │ │ + ldmia r2!, {r1, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, #116 @ 0x74 │ │ │ │ + subs r0, #120 @ 0x78 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r2!, {r5} │ │ │ │ + ldmia r2, {r2, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, #86 @ 0x56 │ │ │ │ + subs r0, #90 @ 0x5a │ │ │ │ lsls r4, r6, #1 │ │ │ │ bkpt 0x00cd │ │ │ │ - vtbx.8 d28, {d15-d16}, d14 │ │ │ │ + vqrshrn.u64 d28, q1, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r4, r5, r6} │ │ │ │ + ldmia r0!, {r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #188 @ 0xbc │ │ │ │ + adds r6, #192 @ 0xc0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subw r0, r2, #115 @ 0x73 │ │ │ │ - ldmia r0!, {r1, r6} │ │ │ │ + subw r0, r6, #115 @ 0x73 │ │ │ │ + ldmia r0!, {r1, r2, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #120 @ 0x78 │ │ │ │ + adds r6, #124 @ 0x7c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r1, r2, r6, r7} │ │ │ │ + stmia r7!, {r1, r3, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, #6 │ │ │ │ + adds r6, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r2, r7} │ │ │ │ + stmia r7!, {r3, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r5, #186 @ 0xba │ │ │ │ + adds r5, #190 @ 0xbe │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [r6, #36] @ 0x24 │ │ │ │ + ldr r4, [r6, #36] @ 0x24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r7!, {r4, r6} │ │ │ │ + stmia r7!, {r2, r4, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r5, #134 @ 0x86 │ │ │ │ + adds r5, #138 @ 0x8a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r4, r5} │ │ │ │ + stmia r7!, {r2, r4, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r5, #102 @ 0x66 │ │ │ │ + adds r5, #106 @ 0x6a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r4, r2, #18 │ │ │ │ + lsls r0, r3, #18 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r2, r3, r4, r7} │ │ │ │ + stmia r6!, {r5, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #210 @ 0xd2 │ │ │ │ + adds r4, #214 @ 0xd6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r2, r3, r4, r5, r6} │ │ │ │ + stmia r6!, {r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #178 @ 0xb2 │ │ │ │ + adds r4, #182 @ 0xb6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r6} │ │ │ │ + stmia r6!, {r1, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #150 @ 0x96 │ │ │ │ + adds r4, #154 @ 0x9a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r5} │ │ │ │ + stmia r6!, {r1, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, #118 @ 0x76 │ │ │ │ + adds r4, #122 @ 0x7a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r2, r3, r4, r7} │ │ │ │ + stmia r5!, {r5, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #212 @ 0xd4 │ │ │ │ + adds r3, #216 @ 0xd8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r7} │ │ │ │ + stmia r5!, {r2, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #184 @ 0xb8 │ │ │ │ + adds r3, #188 @ 0xbc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r5, r6} │ │ │ │ + stmia r5!, {r2, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - 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stmia r4!, {r1, r3, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #188 @ 0xbc │ │ │ │ + adds r2, #192 @ 0xc0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r5, r6} │ │ │ │ + stmia r4!, {r1, r3, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #156 @ 0x9c │ │ │ │ + adds r2, #160 @ 0xa0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {r1, r3, r6} │ │ │ │ + stmia r4!, {r1, r2, r3, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #128 @ 0x80 │ │ │ │ + adds r2, #132 @ 0x84 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r5} │ │ │ │ + stmia r4!, {r1, r4, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #100 @ 0x64 │ │ │ │ + adds r2, #104 @ 0x68 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {r1, r4} │ │ │ │ + stmia r4!, {r1, r2, r4} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #72 @ 0x48 │ │ │ │ + adds r2, #76 @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r4, r5, r6, r7} │ │ │ │ + stmia r3!, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #44 @ 0x2c │ │ │ │ + adds r2, #48 @ 0x30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r2, r3, r4, r6, r7} │ │ │ │ + stmia r3!, {r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, #18 │ │ │ │ + adds r2, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r3, r4, r5, r7} │ │ │ │ + stmia r3!, {r1, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r1, #246 @ 0xf6 │ │ │ │ + adds r1, #250 @ 0xfa │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r7, r1] │ │ │ │ + ldrh r2, [r0, r2] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldr r2, [r2, #84] @ 0x54 │ │ │ │ + ldr r6, [r2, #84] @ 0x54 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r2, 219f50 >::_M_default_append(unsigned int)@@Base+0x5e760> │ │ │ │ + cbz r6, 219f50 >::_M_default_append(unsigned int)@@Base+0x5e760> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r2, #118 @ 0x76 │ │ │ │ + adds r2, #122 @ 0x7a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r6, [r0, #88] @ 0x58 │ │ │ │ + str r2, [r1, #88] @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r3, #28] │ │ │ │ + strb r0, [r4, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r2, #28] │ │ │ │ + strb r6, [r2, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r5, #96] @ 0x60 │ │ │ │ + str r6, [r5, #96] @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r1, r4, r5, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r1, #42 @ 0x2a │ │ │ │ + adds r1, #46 @ 0x2e │ │ │ │ lsls r4, r6, #1 │ │ │ │ mov r4, r0 │ │ │ │ ldr.w r0, [pc, #1932] @ 21a6a0 >::_M_default_append(unsigned int)@@Base+0x5eeb0> │ │ │ │ movw r1, #2243 @ 0x8c3 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -575328,95 +575328,95 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ b.w 2185c8 >::_M_default_append(unsigned int)@@Base+0x5cdd8> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ - stmia r1!, {r1, r3, r5, r7} │ │ │ │ + stmia r1!, {r1, r2, r3, r5, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r7, #224 @ 0xe0 │ │ │ │ + cmp r7, #228 @ 0xe4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r3, r7} │ │ │ │ + stmia r1!, {r2, r3, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r7, #190 @ 0xbe │ │ │ │ + cmp r7, #194 @ 0xc2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc2 0, 0, r0, cr4, cr3, {3} │ │ │ │ - stmia r0!, {r2, r4, r5, r6} │ │ │ │ + mrc2 0, 0, r0, cr8, cr3, {3} │ │ │ │ + stmia r0!, {r3, r4, r5, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r6, #170 @ 0xaa │ │ │ │ + cmp r6, #174 @ 0xae │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r0!, {r3, r4, r6} │ │ │ │ + stmia r0!, {r2, r3, r4, r6} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r6, #142 @ 0x8e │ │ │ │ + cmp r6, #146 @ 0x92 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r4, r5} │ │ │ │ + stmia r0!, {r1, r3, r4, r5} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r6, #108 @ 0x6c │ │ │ │ + cmp r6, #112 @ 0x70 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #48 @ 0x30 │ │ │ │ + subs r5, #52 @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ittt │ │ │ │ - lsl r5, r6, #1 │ │ │ │ - cmp r6, #52 @ 0x34 │ │ │ │ - lsl r4, r6, #1 │ │ │ │ - push {r3, r4, r6, lr} │ │ │ │ + stmia r0!, {r1} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - itte mi │ │ │ │ + cmp r6, #56 @ 0x38 │ │ │ │ + lsls r4, r6, #1 │ │ │ │ + push {r2, r3, r4, r6, lr} │ │ │ │ + lsls r5, r6, #1 │ │ │ │ + itet mi │ │ │ │ lslmi r5, r6, #1 │ │ │ │ - cmpmi r5, #124 @ 0x7c │ │ │ │ - lslpl r4, r6, #1 │ │ │ │ - ldc2 0, cr0, [r2], #-460 @ 0xfffffe34 │ │ │ │ - bkpt 0x00de │ │ │ │ + cmppl r5, #128 @ 0x80 │ │ │ │ + lslmi r4, r6, #1 │ │ │ │ + ldc2 0, cr0, [r6], #-460 @ 0xfffffe34 │ │ │ │ + bkpt 0x00e2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r5, #20 │ │ │ │ + cmp r5, #24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bkpt 0x00ae │ │ │ │ + bkpt 0x00b2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r4, #228 @ 0xe4 │ │ │ │ + cmp r4, #232 @ 0xe8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bkpt 0x008c │ │ │ │ + bkpt 0x0090 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r4, #194 @ 0xc2 │ │ │ │ + cmp r4, #198 @ 0xc6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xfbb60073 │ │ │ │ + @ instruction: 0xfbba0073 │ │ │ │ ldmia r0, {r0, r4, r7} │ │ │ │ - vqrdmlsh.s , , d24[0] │ │ │ │ + vqrdmlsh.s , , d28[0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2} │ │ │ │ + stmia r0!, {r3} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r6, 21a78c >::_M_default_append(unsigned int)@@Base+0x5ef9c> │ │ │ │ + cbnz r2, 21a78e >::_M_default_append(unsigned int)@@Base+0x5ef9e> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, #30 │ │ │ │ + cmp r2, #34 @ 0x22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r6, 21a75e >::_M_default_append(unsigned int)@@Base+0x5ef6e> │ │ │ │ + cbnz r2, 21a760 >::_M_default_append(unsigned int)@@Base+0x5ef70> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #70 @ 0x46 │ │ │ │ + cmp r1, #74 @ 0x4a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - revsh r0, r5 │ │ │ │ + revsh r4, r5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #32 │ │ │ │ + cmp r1, #36 @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - revsh r4, r1 │ │ │ │ + revsh r0, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r1, #4 │ │ │ │ + cmp r1, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r2, r4, r7} │ │ │ │ + pop {r3, r4, r7} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - hlt 0x000e │ │ │ │ + hlt 0x0012 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #198 @ 0xc6 │ │ │ │ + cmp r0, #202 @ 0xca │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rev16 r0, r6 │ │ │ │ + rev16 r4, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #168 @ 0xa8 │ │ │ │ + cmp r0, #172 @ 0xac │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rev16 r0, r2 │ │ │ │ + rev16 r4, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #136 @ 0x88 │ │ │ │ + cmp r0, #140 @ 0x8c │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r3, [sp, #172] @ 0xac │ │ │ │ mov r4, r9 │ │ │ │ ldr.w r8, [sp, #104] @ 0x68 │ │ │ │ ldr r6, [sp, #56] @ 0x38 │ │ │ │ cbz r3, 21a7a4 >::_M_default_append(unsigned int)@@Base+0x5efb4> │ │ │ │ add r0, sp, #172 @ 0xac │ │ │ │ @@ -575614,69 +575614,69 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #120] @ (21a9f4 >::_M_default_append(unsigned int)@@Base+0x5f204>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 21969a >::_M_default_append(unsigned int)@@Base+0x5deaa> │ │ │ │ - cbnz r4, 21a9a6 >::_M_default_append(unsigned int)@@Base+0x5f1b6> │ │ │ │ + cbnz r0, 21a9a8 >::_M_default_append(unsigned int)@@Base+0x5f1b8> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r6, 21a99a >::_M_default_append(unsigned int)@@Base+0x5f1aa> │ │ │ │ + cbnz r2, 21a99c >::_M_default_append(unsigned int)@@Base+0x5f1ac> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 21a99c >::_M_default_append(unsigned int)@@Base+0x5f1ac> │ │ │ │ + cbnz r4, 21a99c >::_M_default_append(unsigned int)@@Base+0x5f1ac> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb8e6 │ │ │ │ + @ instruction: 0xb8ea │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r7, #30 │ │ │ │ + movs r7, #34 @ 0x22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb8c8 │ │ │ │ + @ instruction: 0xb8cc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r7, #0 │ │ │ │ + movs r7, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb8a8 │ │ │ │ + @ instruction: 0xb8ac │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #224 @ 0xe0 │ │ │ │ + movs r6, #228 @ 0xe4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb888 │ │ │ │ + @ instruction: 0xb88c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #192 @ 0xc0 │ │ │ │ + movs r6, #196 @ 0xc4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 21aa30 >::_M_default_append(unsigned int)@@Base+0x5f240> │ │ │ │ + b.n 21aa38 >::_M_default_append(unsigned int)@@Base+0x5f248> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xb850 │ │ │ │ + @ instruction: 0xb854 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #136 @ 0x88 │ │ │ │ + movs r6, #140 @ 0x8c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb834 │ │ │ │ + @ instruction: 0xb838 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #106 @ 0x6a │ │ │ │ + movs r6, #110 @ 0x6e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb816 │ │ │ │ + @ instruction: 0xb81a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #76 @ 0x4c │ │ │ │ + movs r6, #80 @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb7f8 │ │ │ │ + @ instruction: 0xb7fc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #46 @ 0x2e │ │ │ │ + movs r6, #50 @ 0x32 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb7da │ │ │ │ + @ instruction: 0xb7de │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r6, #16 │ │ │ │ + movs r6, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb79e │ │ │ │ + @ instruction: 0xb7a2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #214 @ 0xd6 │ │ │ │ + movs r5, #218 @ 0xda │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb770 │ │ │ │ + @ instruction: 0xb774 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #168 @ 0xa8 │ │ │ │ + movs r5, #172 @ 0xac │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb752 │ │ │ │ + @ instruction: 0xb756 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #138 @ 0x8a │ │ │ │ + movs r5, #142 @ 0x8e │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ sub sp, #72 @ 0x48 │ │ │ │ @@ -576075,41 +576075,41 @@ │ │ │ │ ... │ │ │ │ adds r7, #44 @ 0x2c │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r6, #234 @ 0xea │ │ │ │ lsls r1, r0, #2 │ │ │ │ - push {r2, r4, r6, r7, lr} │ │ │ │ + push {r3, r4, r6, r7, lr} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r4, #12 │ │ │ │ + movs r4, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r4, r5, r7, lr} │ │ │ │ + push {r1, r3, r4, r5, r7, lr} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r3, #238 @ 0xee │ │ │ │ + movs r3, #242 @ 0xf2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r5, r7, lr} │ │ │ │ + push {r1, r3, r5, r7, lr} │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r0, 21af02 >::_M_default_append(unsigned int)@@Base+0x5f712> │ │ │ │ + cbz r4, 21af02 >::_M_default_append(unsigned int)@@Base+0x5f712> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r1, #80 @ 0x50 │ │ │ │ + movs r1, #84 @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbz r0, 21af06 >::_M_default_append(unsigned int)@@Base+0x5f716> │ │ │ │ + cbz r4, 21af06 >::_M_default_append(unsigned int)@@Base+0x5f716> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - uxtb r2, r2 │ │ │ │ + uxtb r6, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r1, #10 │ │ │ │ + movs r1, #14 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - sxtb r0, r6 │ │ │ │ + sxtb r4, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #168 @ 0xa8 │ │ │ │ + movs r0, #172 @ 0xac │ │ │ │ lsls r4, r6, #1 │ │ │ │ - sxtb r0, r2 │ │ │ │ + sxtb r4, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #134 @ 0x86 │ │ │ │ + movs r0, #138 @ 0x8a │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ ldr r5, [pc, #920] @ (21b288 >::_M_default_append(unsigned int)@@Base+0x5fa98>) │ │ │ │ sub sp, #76 @ 0x4c │ │ │ │ @@ -576422,29 +576422,29 @@ │ │ │ │ ... │ │ │ │ adds r2, #84 @ 0x54 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r2, #38 @ 0x26 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - cbz r4, 21b2b0 >::_M_default_append(unsigned int)@@Base+0x5fac0> │ │ │ │ + cbz r0, 21b2b2 >::_M_default_append(unsigned int)@@Base+0x5fac2> │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add sp, #304 @ 0x130 │ │ │ │ + add sp, #320 @ 0x140 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add sp, #40 @ 0x28 │ │ │ │ + add sp, #56 @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r0, #1 │ │ │ │ + subs r6, r0, #1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r6, sp, #496 @ 0x1f0 │ │ │ │ + add r6, sp, #512 @ 0x200 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r6, #2 │ │ │ │ + adds r6, r6, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r6, sp, #368 @ 0x170 │ │ │ │ + add r6, sp, #384 @ 0x180 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r2, #2 │ │ │ │ + adds r6, r2, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ ldr.w r2, [pc, #2256] @ 21bb98 >::_M_default_append(unsigned int)@@Base+0x603a8> │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ @@ -577252,221 +577252,221 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ cmp r6, #120 @ 0x78 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - add r6, sp, #8 │ │ │ │ + add r6, sp, #24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bne.n 21bbe6 >::_M_default_append(unsigned int)@@Base+0x603f6> │ │ │ │ - vcvt.f16.u16 d26, d16, #1 │ │ │ │ + vcvt.f16.u16 d26, d20, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, sp, #696 @ 0x2b8 │ │ │ │ + add r7, sp, #712 @ 0x2c8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ add r7, sp, #532 @ 0x214 │ │ │ │ @ instruction: 0xffffafab │ │ │ │ @ instruction: 0xfffffb35 │ │ │ │ - @ instruction: 0xffffafd8 │ │ │ │ + @ instruction: 0xffffafdc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r5, sp, #0 │ │ │ │ + add r5, sp, #16 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, r6, r4 │ │ │ │ + subs r2, r7, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, sp, #912 @ 0x390 │ │ │ │ + add r4, sp, #928 @ 0x3a0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r3, r4 │ │ │ │ + subs r6, r3, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ cmp r5, #76 @ 0x4c │ │ │ │ lsls r1, r0, #2 │ │ │ │ - add r4, sp, #664 @ 0x298 │ │ │ │ + add r4, sp, #680 @ 0x2a8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r3, r3 │ │ │ │ + subs r0, r4, r3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r6, sp, #428 @ 0x1ac │ │ │ │ @ instruction: 0xffffb9df │ │ │ │ - vcvt.u32.f32 d26, d22, #1 │ │ │ │ + vcvt.u32.f32 d26, d26, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r0, r3, r4, r5, r6, r7, lr} │ │ │ │ vtbl.8 d27, {d15-d16}, d11 │ │ │ │ @ instruction: 0xffffc5e5 │ │ │ │ - @ instruction: 0xffffaf02 │ │ │ │ + @ instruction: 0xffffaf06 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, sp, #104 @ 0x68 │ │ │ │ + add r4, sp, #120 @ 0x78 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, r2, r1 │ │ │ │ + subs r4, r2, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #1008 @ 0x3f0 │ │ │ │ + add r4, sp, #0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r6, r0 │ │ │ │ + subs r6, r6, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r5, sp, #1012 @ 0x3f4 │ │ │ │ vsubl.u , d15, d15 │ │ │ │ - @ instruction: 0xffff9e82 │ │ │ │ + @ instruction: 0xffff9e86 │ │ │ │ lsls r5, r6, #1 │ │ │ │ add r1, pc, #516 @ (adr r1, 21be1c >::_M_default_append(unsigned int)@@Base+0x6062c>) │ │ │ │ vtbx.8 d26, {d15-d18}, d23 │ │ │ │ vsli.32 d27, d13, #31 │ │ │ │ vsli.32 , , #31 │ │ │ │ vrsra.u32 q14, , #1 │ │ │ │ - vrsra.u64 q12, q2, #1 │ │ │ │ + vrsra.u64 q12, q4, #1 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - add r3, sp, #400 @ 0x190 │ │ │ │ + add r3, sp, #416 @ 0x1a0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r3, r6 │ │ │ │ + adds r6, r3, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #280 @ 0x118 │ │ │ │ + add r3, sp, #296 @ 0x128 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, r7, r5 │ │ │ │ + adds r0, r0, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, sp, #856 @ 0x358 │ │ │ │ + add r5, sp, #872 @ 0x368 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, sp, #48 @ 0x30 │ │ │ │ + add r6, sp, #64 @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #880 @ 0x370 │ │ │ │ + add r2, sp, #896 @ 0x380 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r2, r4 │ │ │ │ + adds r6, r2, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r4, sp, #868 @ 0x364 │ │ │ │ @ instruction: 0xffffac97 │ │ │ │ vrshr.u64 d27, d15, #1 │ │ │ │ - vqrdmulh.s q13, , d10[0] │ │ │ │ + vqrdmulh.s q13, , d14[0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #488 @ 0x1e8 │ │ │ │ + add r2, sp, #504 @ 0x1f8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r6, r2 │ │ │ │ + adds r4, r6, r2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #376 @ 0x178 │ │ │ │ + add r2, sp, #392 @ 0x188 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r2, r2 │ │ │ │ + adds r6, r2, r2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #232 @ 0xe8 │ │ │ │ + add r2, sp, #248 @ 0xf8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, r5, r1 │ │ │ │ + adds r2, r6, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ sub sp, #388 @ 0x184 │ │ │ │ vshr.u64 , , #1 │ │ │ │ - vqrdmulh.s q13, , d2[0] │ │ │ │ + vqrdmulh.s q13, , d6[0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #920 @ 0x398 │ │ │ │ + add r1, sp, #936 @ 0x3a8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, r3, r0 │ │ │ │ + adds r0, r4, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r1, sp, #364 @ 0x16c │ │ │ │ vqdmulh.s , , d5[0] │ │ │ │ vrshr.u64 , , #1 │ │ │ │ - vrsra.u32 d22, d8, #1 │ │ │ │ + vrsra.u32 d22, d12, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #576 @ 0x240 │ │ │ │ + add r1, sp, #592 @ 0x250 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r6, r0, #31 │ │ │ │ + asrs r2, r1, #31 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r1, sp, #512 @ 0x200 │ │ │ │ + add r1, sp, #528 @ 0x210 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, sp, #896 @ 0x380 │ │ │ │ + add r4, sp, #912 @ 0x390 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, sp, #576 @ 0x240 │ │ │ │ + add r4, sp, #592 @ 0x250 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #144 @ 0x90 │ │ │ │ + add r1, sp, #160 @ 0xa0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r2, r3, #29 │ │ │ │ + asrs r6, r3, #29 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r0, sp, #388 @ 0x184 │ │ │ │ vtbl.8 d27, {d31- q13, d31, d16 │ │ │ │ + vmull.u q13, d31, d20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r0, sp, #848 @ 0x350 │ │ │ │ + add r0, sp, #864 @ 0x360 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r2, r1, #28 │ │ │ │ + asrs r6, r1, #28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, sp, #336 @ 0x150 │ │ │ │ + add r4, sp, #352 @ 0x160 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, sp, #616 @ 0x268 │ │ │ │ + add r4, sp, #632 @ 0x278 │ │ │ │ lsls r5, r6, #1 │ │ │ │ asrs r1, r3, #2 │ │ │ │ movs r0, r0 │ │ │ │ - add r0, sp, #320 @ 0x140 │ │ │ │ + add r0, sp, #336 @ 0x150 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r6, r0, #26 │ │ │ │ + asrs r2, r1, #26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r0, sp, #220 @ 0xdc │ │ │ │ - vqshrun.s64 d26, q7, #1 │ │ │ │ + vtbl.8 d26, {d15}, d18 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r2, #25 │ │ │ │ + asrs r0, r3, #25 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r5, pc, #660 @ (adr r5, 21bf80 >::_M_default_append(unsigned int)@@Base+0x60790>) │ │ │ │ - @ instruction: 0xffffa7ec │ │ │ │ + vqshl.u64 q13, q8, #63 @ 0x3f │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r2, r4, #24 │ │ │ │ + asrs r6, r4, #24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r1, pc, #764 @ (adr r1, 21bff4 >::_M_default_append(unsigned int)@@Base+0x60804>) │ │ │ │ - vqshl.u64 d26, d28, #63 @ 0x3f │ │ │ │ + @ instruction: 0xffffa7c0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r6, #23 │ │ │ │ + asrs r0, r7, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r0, pc, #1020 @ (adr r0, 21c100 >::_M_default_append(unsigned int)@@Base+0x60910>) │ │ │ │ - vqshl.u64 d26, d0, #63 @ 0x3f │ │ │ │ + vqshl.u64 d26, d4, #63 @ 0x3f │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r1, #23 │ │ │ │ + asrs r4, r1, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #680 @ 0x2a8 │ │ │ │ + add r3, sp, #696 @ 0x2b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #816 @ 0x330 │ │ │ │ + add r3, sp, #832 @ 0x340 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, pc, #336 @ (adr r7, 21be68 >::_M_default_append(unsigned int)@@Base+0x60678>) │ │ │ │ + add r7, pc, #352 @ (adr r7, 21be78 >::_M_default_append(unsigned int)@@Base+0x60688>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r1, #22 │ │ │ │ + asrs r0, r2, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r3, [pc, #432] @ (21bed0 >::_M_default_append(unsigned int)@@Base+0x606e0>) │ │ │ │ + ldr r3, [pc, #448] @ (21bee0 >::_M_default_append(unsigned int)@@Base+0x606f0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #640 @ 0x280 │ │ │ │ + add r3, sp, #656 @ 0x290 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, pc, #1008 @ (adr r6, 21c118 >::_M_default_append(unsigned int)@@Base+0x60928>) │ │ │ │ + add r7, pc, #0 @ (adr r7, 21bd28 >::_M_default_append(unsigned int)@@Base+0x60538>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r6, #20 │ │ │ │ + asrs r0, r7, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #424 @ 0x1a8 │ │ │ │ + add r3, sp, #440 @ 0x1b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #544 @ 0x220 │ │ │ │ + add r3, sp, #560 @ 0x230 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, pc, #672 @ (adr r6, 21bfd8 >::_M_default_append(unsigned int)@@Base+0x607e8>) │ │ │ │ + add r6, pc, #688 @ (adr r6, 21bfe8 >::_M_default_append(unsigned int)@@Base+0x607f8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r4, #19 │ │ │ │ + asrs r4, r4, #19 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #352 @ 0x160 │ │ │ │ + add r3, sp, #368 @ 0x170 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #544 @ 0x220 │ │ │ │ + add r3, sp, #560 @ 0x230 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, pc, #336 @ (adr r6, 21be98 >::_M_default_append(unsigned int)@@Base+0x606a8>) │ │ │ │ + add r6, pc, #352 @ (adr r6, 21bea8 >::_M_default_append(unsigned int)@@Base+0x606b8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r1, #18 │ │ │ │ + asrs r0, r2, #18 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #640 @ 0x280 │ │ │ │ + add r3, sp, #656 @ 0x290 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #288 @ 0x120 │ │ │ │ + add r3, sp, #304 @ 0x130 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, pc, #0 @ (adr r6, 21bd58 >::_M_default_append(unsigned int)@@Base+0x60568>) │ │ │ │ + add r6, pc, #16 @ (adr r6, 21bd68 >::_M_default_append(unsigned int)@@Base+0x60578>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r7, #16 │ │ │ │ + asrs r4, r7, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #664 @ 0x298 │ │ │ │ + add r3, sp, #680 @ 0x2a8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #480 @ 0x1e0 │ │ │ │ + add r3, sp, #496 @ 0x1f0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r5, pc, #744 @ (adr r5, 21c050 >::_M_default_append(unsigned int)@@Base+0x60860>) │ │ │ │ + add r5, pc, #760 @ (adr r5, 21c060 >::_M_default_append(unsigned int)@@Base+0x60870>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r2, r6, #15 │ │ │ │ + asrs r6, r6, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, pc, #640 @ (adr r5, 21bff0 >::_M_default_append(unsigned int)@@Base+0x60800>) │ │ │ │ + add r5, pc, #656 @ (adr r5, 21c000 >::_M_default_append(unsigned int)@@Base+0x60810>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r3, #15 │ │ │ │ + asrs r4, r3, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, pc, #536 @ (adr r5, 21bf90 >::_M_default_append(unsigned int)@@Base+0x607a0>) │ │ │ │ + add r5, pc, #552 @ (adr r5, 21bfa0 >::_M_default_append(unsigned int)@@Base+0x607b0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r7, #14 │ │ │ │ + asrs r0, r0, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ vldr d1, [pc, #816] @ 21c0b0 >::_M_default_append(unsigned int)@@Base+0x608c0> │ │ │ │ add.w r3, r6, #80 @ 0x50 │ │ │ │ ldr r2, [pc, #848] @ (21c0d8 >::_M_default_append(unsigned int)@@Base+0x608e8>) │ │ │ │ mov r0, r7 │ │ │ │ ldr r1, [pc, #848] @ (21c0dc >::_M_default_append(unsigned int)@@Base+0x608ec>) │ │ │ │ vmov.f64 d2, #112 @ 0x3f800000 1.0 │ │ │ │ @@ -577772,111 +577772,111 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ orrs r5, r5 │ │ │ │ adds.w r6, ip, r2, asr #15 │ │ │ │ subs r7, #90 @ 0x5a │ │ │ │ - add r0, sp, #936 @ 0x3a8 │ │ │ │ + add r0, sp, #952 @ 0x3b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #224 @ 0xe0 │ │ │ │ + add r1, sp, #240 @ 0xf0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, pc, #96 @ (adr r3, 21c144 >::_M_default_append(unsigned int)@@Base+0x60954>) │ │ │ │ + add r3, pc, #112 @ (adr r3, 21c154 >::_M_default_append(unsigned int)@@Base+0x60964>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r2, #5 │ │ │ │ + asrs r4, r2, #5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r1, sp, #128 @ 0x80 │ │ │ │ + add r1, sp, #144 @ 0x90 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #344 @ 0x158 │ │ │ │ + add r1, sp, #360 @ 0x168 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, pc, #824 @ (adr r2, 21c42c >::_M_default_append(unsigned int)@@Base+0x60c3c>) │ │ │ │ + add r2, pc, #840 @ (adr r2, 21c43c >::_M_default_append(unsigned int)@@Base+0x60c4c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r6, r0, #4 │ │ │ │ + asrs r2, r1, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, pc, #712 @ (adr r2, 21c3c4 >::_M_default_append(unsigned int)@@Base+0x60bd4>) │ │ │ │ + add r2, pc, #728 @ (adr r2, 21c3d4 >::_M_default_append(unsigned int)@@Base+0x60be4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r5, #3 │ │ │ │ + asrs r4, r5, #3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, pc, #600 @ (adr r2, 21c35c >::_M_default_append(unsigned int)@@Base+0x60b6c>) │ │ │ │ + add r2, pc, #616 @ (adr r2, 21c36c >::_M_default_append(unsigned int)@@Base+0x60b7c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r1, #3 │ │ │ │ + asrs r0, r2, #3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r0, sp, #1016 @ 0x3f8 │ │ │ │ + add r1, sp, #8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #224 @ 0xe0 │ │ │ │ + add r1, sp, #240 @ 0xf0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, pc, #320 @ (adr r2, 21c254 >::_M_default_append(unsigned int)@@Base+0x60a64>) │ │ │ │ + add r2, pc, #336 @ (adr r2, 21c264 >::_M_default_append(unsigned int)@@Base+0x60a74>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r1, #2 │ │ │ │ + asrs r4, r1, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r1, sp, #96 @ 0x60 │ │ │ │ + add r1, sp, #112 @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #312 @ 0x138 │ │ │ │ + add r1, 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- ldr r5, [sp, #952] @ 0x3b8 │ │ │ │ + ldr r5, [sp, #968] @ 0x3c8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r4, #16 │ │ │ │ + lsrs r2, r5, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #568 @ 0x238 │ │ │ │ + add r2, sp, #584 @ 0x248 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #224 @ 0xe0 │ │ │ │ + add r2, sp, #240 @ 0xf0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [sp, #672] @ 0x2a0 │ │ │ │ + ldr r5, [sp, #688] @ 0x2b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r4, #15 │ │ │ │ + lsrs r4, r4, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #896 @ 0x380 │ │ │ │ + add r2, sp, #912 @ 0x390 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #344 @ 0x158 │ │ │ │ + add r2, sp, #360 @ 0x168 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [sp, #392] @ 0x188 │ │ │ │ + ldr r5, [sp, #408] @ 0x198 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r2, r3, #14 │ │ │ │ + lsrs r6, r3, #14 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #752 @ 0x2f0 │ │ │ │ + add r2, sp, #768 @ 0x300 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #56 @ 0x38 │ │ │ │ + add r3, sp, #72 @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [sp, #152] @ 0x98 │ │ │ │ + ldr r5, [sp, #168] @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r3, #13 │ │ │ │ + lsrs r2, r4, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #992 @ 0x3e0 │ │ │ │ + add r2, sp, #1008 @ 0x3f0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #168 @ 0xa8 │ │ │ │ + add r3, sp, #184 @ 0xb8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [sp, #936] @ 0x3a8 │ │ │ │ + ldr r4, [sp, #952] @ 0x3b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r2, r4, #12 │ │ │ │ + lsrs r6, r4, #12 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #72 @ 0x48 │ │ │ │ + add r3, sp, #88 @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #272 @ 0x110 │ │ │ │ + add r3, sp, #288 @ 0x120 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [sp, #656] @ 0x290 │ │ │ │ + ldr r4, [sp, #672] @ 0x2a0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r3, #11 │ │ │ │ + lsrs r0, r4, #11 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #112 @ 0x70 │ │ │ │ + add r3, sp, #128 @ 0x80 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #296 @ 0x128 │ │ │ │ + add r3, sp, #312 @ 0x138 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [sp, #360] @ 0x168 │ │ │ │ + ldr r4, [sp, #376] @ 0x178 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r2, r2, #10 │ │ │ │ + lsrs r6, r2, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #176 @ 0xb0 │ │ │ │ + add r3, sp, #192 @ 0xc0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #440 @ 0x1b8 │ │ │ │ + add r3, sp, #456 @ 0x1c8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [sp, #120] @ 0x78 │ │ │ │ + ldr r4, [sp, #136] @ 0x88 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r2, #9 │ │ │ │ + lsrs r2, r3, #9 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r3, #250 @ 0xfa │ │ │ │ + cmp r3, #254 @ 0xfe │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #344 @ 0x158 │ │ │ │ + add r3, sp, #360 @ 0x168 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #584 @ 0x248 │ │ │ │ + add r3, sp, #600 @ 0x258 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [sp, #888] @ 0x378 │ │ │ │ + ldr r3, [sp, #904] @ 0x388 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r2, #8 │ │ │ │ + lsrs r2, r3, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #464 @ 0x1d0 │ │ │ │ + add r3, sp, #480 @ 0x1e0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #760 @ 0x2f8 │ │ │ │ + add r3, sp, #776 @ 0x308 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [sp, #648] @ 0x288 │ │ │ │ + ldr r3, [sp, #664] @ 0x298 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r2, r3, #7 │ │ │ │ + lsrs r6, r3, #7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #672 @ 0x2a0 │ │ │ │ + add r3, sp, #688 @ 0x2b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #840 @ 0x348 │ │ │ │ + add r3, sp, #856 @ 0x358 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [sp, #408] @ 0x198 │ │ │ │ + ldr r3, [sp, #424] @ 0x1a8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r3, #6 │ │ │ │ + lsrs r2, r4, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #736 @ 0x2e0 │ │ │ │ + add r3, sp, #752 @ 0x2f0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #936 @ 0x3a8 │ │ │ │ + add r3, sp, #952 @ 0x3b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [sp, #160] @ 0xa0 │ │ │ │ + ldr r3, [sp, #176] @ 0xb0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r4, #5 │ │ │ │ + lsrs r4, r4, #5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r2, [pc, #424] @ (21c898 >::_M_default_append(unsigned int)@@Base+0x610a8>) │ │ │ │ add.w r3, r6, #184 @ 0xb8 │ │ │ │ ldr r1, [pc, #424] @ (21c89c >::_M_default_append(unsigned int)@@Base+0x610ac>) │ │ │ │ vmov.f64 d2, #112 @ 0x3f800000 1.0 │ │ │ │ str r0, [sp, #0] │ │ │ │ add r2, pc │ │ │ │ @@ -578555,62 +578555,62 @@ │ │ │ │ b.w 21b3f4 >::_M_default_append(unsigned int)@@Base+0x5fc04> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ - add r2, sp, #568 @ 0x238 │ │ │ │ + add r2, sp, #584 @ 0x248 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #832 @ 0x340 │ │ │ │ + add r2, sp, #848 @ 0x350 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #672] @ 0x2a0 │ │ │ │ + ldr r1, [sp, #688] @ 0x2b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r0, r4, #31 │ │ │ │ + lsls r4, r4, #31 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #672 @ 0x2a0 │ │ │ │ + add r2, sp, #688 @ 0x2b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #952 @ 0x3b8 │ │ │ │ + add r2, sp, #968 @ 0x3c8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #392] @ 0x188 │ │ │ │ + ldr r1, [sp, #408] @ 0x198 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r2, r3, #30 │ │ │ │ + lsls r6, r3, #30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #816 @ 0x330 │ │ │ │ + add r2, sp, #832 @ 0x340 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #24 │ │ │ │ + add r3, sp, #40 @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #152] @ 0x98 │ │ │ │ + ldr r1, [sp, #168] @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r6, r3, #29 │ │ │ │ + lsls r2, r4, #29 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r2, sp, #944 @ 0x3b0 │ │ │ │ + add r2, sp, #960 @ 0x3c0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #168 @ 0xa8 │ │ │ │ + add r3, sp, #184 @ 0xb8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #936] @ 0x3a8 │ │ │ │ + ldr r0, [sp, #952] @ 0x3b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r2, r4, #28 │ │ │ │ + lsls r6, r4, #28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #24 │ │ │ │ + add r3, sp, #40 @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #288 @ 0x120 │ │ │ │ + add r3, sp, #304 @ 0x130 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #680] @ 0x2a8 │ │ │ │ + ldr r0, [sp, #696] @ 0x2b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r2, r4, #27 │ │ │ │ + lsls r6, r4, #27 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrh r7, [r6, #50] @ 0x32 │ │ │ │ - vtbl.8 d26, {d15-d18}, d20 │ │ │ │ + vtbl.8 d26, {d15-d18}, d24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #248 @ 0xf8 │ │ │ │ + add r3, sp, #264 @ 0x108 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #344] @ 0x158 │ │ │ │ + ldr r0, [sp, #360] @ 0x168 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r6, r1, #26 │ │ │ │ + lsls r2, r2, #26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 21b2b4 >::_M_default_append(unsigned int)@@Base+0x5fac4> │ │ │ │ @@ -578631,17 +578631,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r7, [sp, #640] @ 0x280 │ │ │ │ + str r7, [sp, #656] @ 0x290 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r0, r3, #23 │ │ │ │ + lsls r4, r3, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ @@ -578684,17 +578684,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ ... │ │ │ │ - add r1, sp, #968 @ 0x3c8 │ │ │ │ + add r1, sp, #984 @ 0x3d8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r6, r1, #21 │ │ │ │ + lsls r2, r2, #21 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (21ca44 >::_M_default_append(unsigned int)@@Base+0x61254>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -578735,15 +578735,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ asrs r2, r3, #29 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - add r1, sp, #680 @ 0x2a8 │ │ │ │ + add r1, sp, #696 @ 0x2b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ asrs r0, r4, #28 │ │ │ │ lsls r1, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -579788,151 +579788,151 @@ │ │ │ │ nop │ │ │ │ asrs r4, r2, #27 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r2, r3, #26 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - add r7, pc, #408 @ (adr r7, 21d724 >::_M_default_append(unsigned int)@@Base+0x61f34>) │ │ │ │ + add r7, pc, #424 @ (adr r7, 21d734 >::_M_default_append(unsigned int)@@Base+0x61f44>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, pc, #880 @ (adr r6, 21d900 >::_M_default_append(unsigned int)@@Base+0x62110>) │ │ │ │ + add r6, pc, #896 @ (adr r6, 21d910 >::_M_default_append(unsigned int)@@Base+0x62120>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r6, r7, #8 │ │ │ │ + lsls r2, r0, #9 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r6, pc, #680 @ (adr r6, 21d840 >::_M_default_append(unsigned int)@@Base+0x62050>) │ │ │ │ + add r6, pc, #696 @ (adr r6, 21d850 >::_M_default_append(unsigned int)@@Base+0x62060>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r4, r0, #8 │ │ │ │ + lsls r0, r1, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r6, pc, #560 @ (adr r6, 21d7d0 >::_M_default_append(unsigned int)@@Base+0x61fe0>) │ │ │ │ + add r6, pc, #576 @ (adr r6, 21d7e0 >::_M_default_append(unsigned int)@@Base+0x61ff0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r6, r4, #7 │ │ │ │ + lsls r2, r5, #7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r6, pc, #304 @ (adr r6, 21d6d8 >::_M_default_append(unsigned int)@@Base+0x61ee8>) │ │ │ │ + add r6, pc, #320 @ (adr r6, 21d6e8 >::_M_default_append(unsigned int)@@Base+0x61ef8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r5, pc, #280 @ (adr r5, 21d6c4 >::_M_default_append(unsigned int)@@Base+0x61ed4>) │ │ │ │ + add r5, pc, #296 @ (adr r5, 21d6d4 >::_M_default_append(unsigned int)@@Base+0x61ee4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r0, r4, #2 │ │ │ │ + lsls r4, r4, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, pc, #64 @ (adr r5, 21d5f4 >::_M_default_append(unsigned int)@@Base+0x61e04>) │ │ │ │ + add r5, pc, #80 @ (adr r5, 21d604 >::_M_default_append(unsigned int)@@Base+0x61e14>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r4, pc, #800 @ (adr r4, 21d8d8 >::_M_default_append(unsigned int)@@Base+0x620e8>) │ │ │ │ + add r4, pc, #816 @ (adr r4, 21d8e8 >::_M_default_append(unsigned int)@@Base+0x620f8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r2, r4 │ │ │ │ + movs r6, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, pc, #624 @ (adr r4, 21d830 >::_M_default_append(unsigned int)@@Base+0x62040>) │ │ │ │ + add r4, pc, #640 @ (adr r4, 21d840 >::_M_default_append(unsigned int)@@Base+0x62050>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - vshr.u32 q8, , #10 │ │ │ │ - str r4, [sp, #368] @ 0x170 │ │ │ │ + vshr.u32 q8, , #6 │ │ │ │ + str r4, [sp, #384] @ 0x180 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r4, 21d636 >::_M_default_append(unsigned int)@@Base+0x61e46> │ │ │ │ + cbnz r0, 21d638 >::_M_default_append(unsigned int)@@Base+0x61e48> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, pc, #0 @ (adr r4, 21d5d0 >::_M_default_append(unsigned int)@@Base+0x61de0>) │ │ │ │ + add r4, pc, #16 @ (adr r4, 21d5e0 >::_M_default_append(unsigned int)@@Base+0x61df0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - vqadd.u16 q8, q5, │ │ │ │ - add r3, pc, #904 @ (adr r3, 21d960 >::_M_default_append(unsigned int)@@Base+0x62170>) │ │ │ │ + vqadd.u16 q8, q7, │ │ │ │ + add r3, pc, #920 @ (adr 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#480 @ (adr r3, 21d7d4 >::_M_default_append(unsigned int)@@Base+0x61fe4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mcr2 0, 6, r0, cr12, cr3, {3} │ │ │ │ - add r3, pc, #312 @ (adr r3, 21d734 >::_M_default_append(unsigned int)@@Base+0x61f44>) │ │ │ │ + mrc2 0, 6, r0, cr0, cr3, {3} │ │ │ │ + add r3, pc, #328 @ (adr r3, 21d744 >::_M_default_append(unsigned int)@@Base+0x61f54>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mcr2 0, 5, r0, cr6, cr3, {3} │ │ │ │ - add r3, pc, #192 @ (adr r3, 21d6c4 >::_M_default_append(unsigned int)@@Base+0x61ed4>) │ │ │ │ + mcr2 0, 5, r0, cr10, cr3, {3} │ │ │ │ + add r3, pc, #208 @ (adr r3, 21d6d4 >::_M_default_append(unsigned int)@@Base+0x61ee4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mcr2 0, 4, r0, cr8, cr3, {3} │ │ │ │ - adds r3, #64 @ 0x40 │ │ │ │ + mcr2 0, 4, r0, cr12, cr3, {3} │ │ │ │ + adds r3, #68 @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, pc, #1008 @ (adr r2, 21da00 >::_M_default_append(unsigned int)@@Base+0x62210>) │ │ │ │ + add r3, pc, #0 @ (adr r3, 21d610 >::_M_default_append(unsigned int)@@Base+0x61e20>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mrc2 0, 2, r0, cr6, cr3, {3} │ │ │ │ - add r2, pc, #824 @ (adr r2, 21d950 >::_M_default_append(unsigned int)@@Base+0x62160>) │ │ │ │ + mrc2 0, 2, r0, cr10, cr3, {3} │ │ │ │ + add r2, pc, #840 @ (adr r2, 21d960 >::_M_default_append(unsigned int)@@Base+0x62170>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - mcr2 0, 1, r0, cr8, cr3, {3} │ │ │ │ - ldmia r5!, {r1, r2, r3, r4, r6} │ │ │ │ + mcr2 0, 1, r0, cr12, cr3, {3} │ │ │ │ + ldmia r5, {r1, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r2, pc, #608 @ (adr r2, 21d884 >::_M_default_append(unsigned int)@@Base+0x62094>) │ │ │ │ + add r2, pc, #624 @ (adr r2, 21d894 >::_M_default_append(unsigned int)@@Base+0x620a4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r2, #460]! @ 0x1cc │ │ │ │ - ldmia r5!, {r2, r3, r4, r6} │ │ │ │ + ldc2l 0, cr0, [r6, #460]! @ 0x1cc │ │ │ │ + ldmia r5, {r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r2, pc, #400 @ (adr r2, 21d7c0 >::_M_default_append(unsigned int)@@Base+0x61fd0>) │ │ │ │ + add r2, pc, #416 @ (adr r2, 21d7d0 >::_M_default_append(unsigned int)@@Base+0x61fe0>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2 0, cr0, [lr, #460]! @ 0x1cc │ │ │ │ - add r2, pc, #208 @ (adr r2, 21d708 >::_M_default_append(unsigned int)@@Base+0x61f18>) │ │ │ │ + stc2l 0, cr0, [r2, #460] @ 0x1cc │ │ │ │ + add r2, pc, #224 @ (adr r2, 21d718 >::_M_default_append(unsigned int)@@Base+0x61f28>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2 0, cr0, [lr, #460] @ 0x1cc │ │ │ │ - add r2, pc, #16 @ (adr r2, 21d650 >::_M_default_append(unsigned int)@@Base+0x61e60>) │ │ │ │ + ldc2 0, cr0, [r2, #460] @ 0x1cc │ │ │ │ + add r2, pc, #32 @ (adr r2, 21d660 >::_M_default_append(unsigned int)@@Base+0x61e70>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2l 0, cr0, [lr, #-460] @ 0xfffffe34 │ │ │ │ - add r1, pc, #848 @ (adr r1, 21d998 >::_M_default_append(unsigned int)@@Base+0x621a8>) │ │ │ │ + stc2l 0, cr0, [r2, #-460]! @ 0xfffffe34 │ │ │ │ + add r1, pc, #864 @ (adr r1, 21d9a8 >::_M_default_append(unsigned int)@@Base+0x621b8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stc2 0, cr0, [lr, #-460]! @ 0xfffffe34 │ │ │ │ - movs r5, #184 @ 0xb8 │ │ │ │ + ldc2 0, cr0, [r2, #-460]! @ 0xfffffe34 │ │ │ │ + movs r5, #188 @ 0xbc │ │ │ │ lsls r1, r7, #1 │ │ │ │ - subs r0, #138 @ 0x8a │ │ │ │ + subs r0, #142 @ 0x8e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r5, r6} │ │ │ │ + stmia r0!, {r1, r3, r5, r6} │ │ │ │ lsls r6, r6, #1 │ │ │ │ - negs r4, r3 │ │ │ │ + negs r0, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r7, #25] │ │ │ │ + ldrb r2, [r0, #26] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc2 0, cr0, [r0, #460] @ 0x1cc │ │ │ │ - adds r0, #142 @ 0x8e │ │ │ │ + stc2 0, cr0, [r4, #460] @ 0x1cc │ │ │ │ + adds r0, #146 @ 0x92 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - tst r2, r4 │ │ │ │ + tst r6, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - tst r0, r3 │ │ │ │ + tst r4, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r1, #48 @ 0x30 │ │ │ │ + adds r1, #52 @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r0, pc, #848 @ (adr r0, 21d9c8 >::_M_default_append(unsigned int)@@Base+0x621d8>) │ │ │ │ + add r0, pc, #864 @ (adr r0, 21d9d8 >::_M_default_append(unsigned int)@@Base+0x621e8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2 0, cr0, [r0], #-460 @ 0xfffffe34 │ │ │ │ - add r0, pc, #736 @ (adr r0, 21d960 >::_M_default_append(unsigned int)@@Base+0x62170>) │ │ │ │ + ldc2 0, cr0, [r4], #-460 @ 0xfffffe34 │ │ │ │ + add r0, pc, #752 @ (adr r0, 21d970 >::_M_default_append(unsigned int)@@Base+0x62180>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldc2 0, cr0, [r4], {115} @ 0x73 │ │ │ │ - add r0, pc, #624 @ (adr r0, 21d8f8 >::_M_default_append(unsigned int)@@Base+0x62108>) │ │ │ │ + ldc2 0, cr0, [r8], {115} @ 0x73 │ │ │ │ + add r0, pc, #640 @ (adr r0, 21d908 >::_M_default_append(unsigned int)@@Base+0x62118>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfbf80073 │ │ │ │ - ldr r7, [sp, #928] @ 0x3a0 │ │ │ │ + @ instruction: 0xfbfc0073 │ │ │ │ + ldr r7, [sp, #944] @ 0x3b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfb440073 │ │ │ │ - ldr r7, [sp, #744] @ 0x2e8 │ │ │ │ + @ instruction: 0xfb480073 │ │ │ │ + ldr r7, [sp, #760] @ 0x2f8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfb160073 │ │ │ │ - ldr r7, [sp, #560] @ 0x230 │ │ │ │ + @ instruction: 0xfb1a0073 │ │ │ │ + ldr r7, [sp, #576] @ 0x240 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfae80073 │ │ │ │ - ldr r7, [sp, #376] @ 0x178 │ │ │ │ + @ instruction: 0xfaec0073 │ │ │ │ + ldr r7, [sp, #392] @ 0x188 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfaba0073 │ │ │ │ - ldr r7, [sp, #264] @ 0x108 │ │ │ │ + @ instruction: 0xfabe0073 │ │ │ │ + ldr r7, [sp, #280] @ 0x118 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfa9e0073 │ │ │ │ - ldr r7, [sp, #112] @ 0x70 │ │ │ │ + @ instruction: 0xfaa20073 │ │ │ │ + ldr r7, [sp, #128] @ 0x80 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfa780073 │ │ │ │ - ldr r6, [sp, #944] @ 0x3b0 │ │ │ │ + @ instruction: 0xfa7c0073 │ │ │ │ + ldr r6, [sp, #960] @ 0x3c0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xfa480073 │ │ │ │ - ldr r6, [sp, #488] @ 0x1e8 │ │ │ │ + @ instruction: 0xfa4c0073 │ │ │ │ + ldr r6, [sp, #504] @ 0x1f8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [sp, #256] @ 0x100 │ │ │ │ + ldr r6, [sp, #272] @ 0x110 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsb.w r0, [ip, #115] @ 0x73 │ │ │ │ + vld1.8 @ instruction: 0xf9a00073 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #1216] @ 21dba0 >::_M_default_append(unsigned int)@@Base+0x623b0> │ │ │ │ sub sp, #64 @ 0x40 │ │ │ │ ldr.w r3, [pc, #1212] @ 21dba4 >::_M_default_append(unsigned int)@@Base+0x623b4> │ │ │ │ @@ -580386,123 +580386,123 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ lsrs r6, r3, #9 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [sp, #736] @ 0x2e0 │ │ │ │ + ldr r4, [sp, #752] @ 0x2f0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bl 553bae │ │ │ │ - ldr r4, [sp, #576] @ 0x240 │ │ │ │ + ldr r4, [sp, #592] @ 0x250 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r1, #34] @ 0x22 │ │ │ │ + ldrh r2, [r2, #34] @ 0x22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsls r3, r0, #21 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [sp, #152] @ 0x98 │ │ │ │ + ldr r4, [sp, #168] @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf7800073 │ │ │ │ + @ instruction: 0xf7840073 │ │ │ │ lsrs r2, r6, #6 │ │ │ │ lsls r1, r0, #2 │ │ │ │ - ldr r3, [sp, #936] @ 0x3a8 │ │ │ │ + ldr r3, [sp, #952] @ 0x3b8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf7440073 │ │ │ │ + @ instruction: 0xf7480073 │ │ │ │ bl 41fbd2 >::resize(unsigned int)@@Base+0x13afee> │ │ │ │ bl 3a1bd6 >::resize(unsigned int)@@Base+0xbcff2> │ │ │ │ - ldr r3, [sp, #672] @ 0x2a0 │ │ │ │ + ldr r3, [sp, #688] @ 0x2b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf7040073 │ │ │ │ - ldr r3, [sp, #568] @ 0x238 │ │ │ │ + @ instruction: 0xf7080073 │ │ │ │ + ldr r3, [sp, #584] @ 0x248 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf6ea0073 │ │ │ │ + @ instruction: 0xf6ee0073 │ │ │ │ bl 337bea >::resize(unsigned int)@@Base+0x53006> │ │ │ │ - ldr r3, [sp, #744] @ 0x2e8 │ │ │ │ + ldr r3, [sp, #760] @ 0x2f8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r5, #0 │ │ │ │ + cmp r5, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [sp, #216] @ 0xd8 │ │ │ │ + ldr r3, [sp, #232] @ 0xe8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf6920073 │ │ │ │ - ldr r3, [sp, #112] @ 0x70 │ │ │ │ + @ instruction: 0xf6960073 │ │ │ │ + ldr r3, [sp, #128] @ 0x80 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf6780073 │ │ │ │ - ldr r3, [sp, #520] @ 0x208 │ │ │ │ + @ instruction: 0xf67c0073 │ │ │ │ + ldr r3, [sp, #536] @ 0x218 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r4, #88 @ 0x58 │ │ │ │ + cmp r4, #92 @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #856] @ 0x358 │ │ │ │ + ldr r2, [sp, #872] @ 0x368 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf6320073 │ │ │ │ - ldr r3, [sp, #344] @ 0x158 │ │ │ │ + @ instruction: 0xf6360073 │ │ │ │ + ldr r3, [sp, #360] @ 0x168 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r4, #178 @ 0xb2 │ │ │ │ + cmp r4, #182 @ 0xb6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #568] @ 0x238 │ │ │ │ + ldr r2, [sp, #584] @ 0x248 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf5ea0073 │ │ │ │ - ldr r2, [sp, #448] @ 0x1c0 │ │ │ │ + @ instruction: 0xf5ee0073 │ │ │ │ + ldr r2, [sp, #464] @ 0x1d0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rsb r0, sl, #15925248 @ 0xf30000 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + rsb r0, lr, #15925248 @ 0xf30000 │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, #102 @ 0x66 │ │ │ │ + subs r4, #106 @ 0x6a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf5840073 │ │ │ │ - cmp r4, #112 @ 0x70 │ │ │ │ + @ instruction: 0xf5880073 │ │ │ │ + cmp r4, #116 @ 0x74 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #960] @ 0x3c0 │ │ │ │ + ldr r2, [sp, #976] @ 0x3d0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #904] @ 0x388 │ │ │ │ + ldr r1, [sp, #920] @ 0x398 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf53e0073 │ │ │ │ - subs r4, #102 @ 0x66 │ │ │ │ + adc.w r0, r2, #15925248 @ 0xf30000 │ │ │ │ + subs r4, #106 @ 0x6a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #696] @ 0x2b8 │ │ │ │ + ldr r2, [sp, #712] @ 0x2c8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #496] @ 0x1f0 │ │ │ │ + ldr r1, [sp, #512] @ 0x200 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf4d80073 │ │ │ │ - ldr r2, [sp, #552] @ 0x228 │ │ │ │ + @ instruction: 0xf4dc0073 │ │ │ │ + ldr r2, [sp, #568] @ 0x238 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #760] @ 0x2f8 │ │ │ │ + ldr r2, [sp, #776] @ 0x308 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #216] @ 0xd8 │ │ │ │ + ldr r1, [sp, #232] @ 0xe8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - eors.w r0, r2, #15925248 @ 0xf30000 │ │ │ │ - subs r5, #98 @ 0x62 │ │ │ │ + eors.w r0, r6, #15925248 @ 0xf30000 │ │ │ │ + subs r5, #102 @ 0x66 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #608] @ 0x260 │ │ │ │ + ldr r2, [sp, #624] @ 0x270 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #984] @ 0x3d8 │ │ │ │ + ldr r0, [sp, #1000] @ 0x3e8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - orrs.w r0, r2, #15925248 @ 0xf30000 │ │ │ │ - ldr r2, [sp, #528] @ 0x210 │ │ │ │ + orrs.w r0, r6, #15925248 @ 0xf30000 │ │ │ │ + ldr r2, [sp, #544] @ 0x220 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r5, #128 @ 0x80 │ │ │ │ + subs r5, #132 @ 0x84 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #744] @ 0x2e8 │ │ │ │ + ldr r0, [sp, #760] @ 0x2f8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ands.w r0, r6, #15925248 @ 0xf30000 │ │ │ │ - subs r6, #34 @ 0x22 │ │ │ │ + ands.w r0, sl, #15925248 @ 0xf30000 │ │ │ │ + subs r6, #38 @ 0x26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #336] @ 0x150 │ │ │ │ + ldr r2, [sp, #352] @ 0x160 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #456] @ 0x1c8 │ │ │ │ + ldr r0, [sp, #472] @ 0x1d8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf3ce0073 │ │ │ │ - subs r6, #70 @ 0x46 │ │ │ │ + @ instruction: 0xf3d20073 │ │ │ │ + subs r6, #74 @ 0x4a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #240] @ 0xf0 │ │ │ │ + ldr r2, [sp, #256] @ 0x100 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [sp, #208] @ 0xd0 │ │ │ │ + ldr r0, [sp, #224] @ 0xe0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf3900073 │ │ │ │ + @ instruction: 0xf3940073 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 21d6d0 >::_M_default_append(unsigned int)@@Base+0x61ee0> │ │ │ │ mov r3, r0 │ │ │ │ @@ -580522,17 +580522,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r6, [sp, #816] @ 0x330 │ │ │ │ + str r6, [sp, #832] @ 0x340 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf2280073 │ │ │ │ + @ instruction: 0xf22c0073 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -580571,18 +580571,18 @@ │ │ │ │ ldr r1, [pc, #20] @ (21dd7c >::_M_default_append(unsigned int)@@Base+0x6258c>) │ │ │ │ mov r0, r6 │ │ │ │ add r1, pc │ │ │ │ bl 610a48 │ │ │ │ str r0, [r5, #20] │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - ldr r0, [sp, #392] @ 0x188 │ │ │ │ + ldr r0, [sp, #408] @ 0x198 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sub.w r0, lr, #115 @ 0x73 │ │ │ │ - adds r1, #184 @ 0xb8 │ │ │ │ + subs.w r0, r2, #115 @ 0x73 │ │ │ │ + adds r1, #188 @ 0xbc │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (21ddec >::_M_default_append(unsigned int)@@Base+0x625fc>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -580623,15 +580623,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ lsls r2, r6, #14 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r0, [sp, #88] @ 0x58 │ │ │ │ + ldr r0, [sp, #104] @ 0x68 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsls r0, r7, #13 │ │ │ │ lsls r1, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3944] @ 0xf68 │ │ │ │ @@ -581361,40 +581361,40 @@ │ │ │ │ add r2, pc, #540 @ (adr r2, 21e870 >::_M_default_append(unsigned int)@@Base+0x63080>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ lsls r4, r4, #4 │ │ │ │ lsls r1, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ + str r5, [sp, #72] @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [sp, #416] @ 0x1a0 │ │ │ │ + str r2, [sp, #432] @ 0x1b0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldc2 0, cr0, [r0, #512] @ 0x200 │ │ │ │ - str r1, [sp, #736] @ 0x2e0 │ │ │ │ + str r1, [sp, #752] @ 0x2f0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add.w r0, r4, r3, ror #1 │ │ │ │ - str r1, [sp, #640] @ 0x280 │ │ │ │ + add.w r0, r8, r3, ror #1 │ │ │ │ + str r1, [sp, #656] @ 0x290 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xeaec0073 │ │ │ │ - str r1, [sp, #528] @ 0x210 │ │ │ │ + @ instruction: 0xeaf00073 │ │ │ │ + str r1, [sp, #544] @ 0x220 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xead00073 │ │ │ │ - str r1, [sp, #432] @ 0x1b0 │ │ │ │ + @ instruction: 0xead40073 │ │ │ │ + str r1, [sp, #448] @ 0x1c0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xeab80073 │ │ │ │ - str r1, [sp, #336] @ 0x150 │ │ │ │ + @ instruction: 0xeabc0073 │ │ │ │ + str r1, [sp, #352] @ 0x160 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xeaa00073 │ │ │ │ - ldrh r0, [r7, #60] @ 0x3c │ │ │ │ + @ instruction: 0xeaa40073 │ │ │ │ + ldrh r4, [r7, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmdb sl, {r0, r1, r4, r5, r6} │ │ │ │ - ldrh r2, [r1, #60] @ 0x3c │ │ │ │ + stmdb lr, {r0, r1, r4, r5, r6} │ │ │ │ + ldrh r6, [r1, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xe8d60073 │ │ │ │ + @ instruction: 0xe8da0073 │ │ │ │ ldr.w r0, [r8, #4] │ │ │ │ vmov.f64 d11, d7 │ │ │ │ vabs.f64 d7, d11 │ │ │ │ vmov.f64 d6, #112 @ 0x3f800000 1.0 │ │ │ │ vcmpe.f64 d7, d6 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bls.w 21e960 >::_M_default_append(unsigned int)@@Base+0x63170> │ │ │ │ @@ -581636,25 +581636,25 @@ │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ subs r7, #240 @ 0xf0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ lsrs r3, r0 │ │ │ │ - ldrh r6, [r2, #54] @ 0x36 │ │ │ │ + ldrh r2, [r3, #54] @ 0x36 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r0, #48] @ 0x30 │ │ │ │ + ldrh r0, [r1, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r0, #34] @ 0x22 │ │ │ │ + ldrh r0, [r1, #34] @ 0x22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21e4e8 >::_M_default_append(unsigned int)@@Base+0x62cf8> │ │ │ │ + b.n 21e4f0 >::_M_default_append(unsigned int)@@Base+0x62d00> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r5, #32] │ │ │ │ + ldrh r4, [r5, #32] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21e4b8 >::_M_default_append(unsigned int)@@Base+0x62cc8> │ │ │ │ + b.n 21e4c0 >::_M_default_append(unsigned int)@@Base+0x62cd0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ str r3, [sp, #48] @ 0x30 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ ldr r0, [sp, #148] @ 0x94 │ │ │ │ str r2, [sp, #24] │ │ │ │ lsls r3, r3, #3 │ │ │ │ str r3, [sp, #96] @ 0x60 │ │ │ │ @@ -581947,33 +581947,33 @@ │ │ │ │ b.n 21e620 >::_M_default_append(unsigned int)@@Base+0x62e30> │ │ │ │ nop │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 21ef60 >::_M_default_append(unsigned int)@@Base+0x63770>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ - ldrh r6, [r5, #20] │ │ │ │ + ldrh r2, [r6, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21f54c >::_M_default_append(unsigned int)@@Base+0x63d5c> │ │ │ │ + b.n 21f554 >::_M_default_append(unsigned int)@@Base+0x63d64> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r2, #20] │ │ │ │ + ldrh r2, [r3, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21f524 >::_M_default_append(unsigned int)@@Base+0x63d34> │ │ │ │ + b.n 21f52c >::_M_default_append(unsigned int)@@Base+0x63d3c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r4, #6] │ │ │ │ + ldrh r4, [r4, #6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21f1c0 >::_M_default_append(unsigned int)@@Base+0x639d0> │ │ │ │ + b.n 21f1c8 >::_M_default_append(unsigned int)@@Base+0x639d8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r2, [r4, #4] │ │ │ │ + ldrh r6, [r4, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21f14c >::_M_default_append(unsigned int)@@Base+0x6395c> │ │ │ │ + b.n 21f154 >::_M_default_append(unsigned int)@@Base+0x63964> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r0, #4] │ │ │ │ + ldrh r2, [r1, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21f11c >::_M_default_append(unsigned int)@@Base+0x6392c> │ │ │ │ + b.n 21f124 >::_M_default_append(unsigned int)@@Base+0x63934> │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr.w ip, [sp, #80] @ 0x50 │ │ │ │ ldr.w fp, [sp, #104] @ 0x68 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ cmp.w ip, #0 │ │ │ │ beq.w 21e7bc >::_M_default_append(unsigned int)@@Base+0x62fcc> │ │ │ │ ldr r1, [sp, #64] @ 0x40 │ │ │ │ @@ -582343,25 +582343,25 @@ │ │ │ │ cmp r3, r7 │ │ │ │ ble.w 21f2d2 >::_M_default_append(unsigned int)@@Base+0x63ae2> │ │ │ │ mov fp, r4 │ │ │ │ b.n 21f1ec >::_M_default_append(unsigned int)@@Base+0x639fc> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - strh r6, [r2, #60] @ 0x3c │ │ │ │ + strh r2, [r3, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - b.n 21f394 >::_M_default_append(unsigned int)@@Base+0x63ba4> │ │ │ │ + b.n 21f39c >::_M_default_append(unsigned int)@@Base+0x63bac> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r1, #38] @ 0x26 │ │ │ │ + strh r2, [r2, #38] @ 0x26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - udf #26 │ │ │ │ + udf #30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r6, #36] @ 0x24 │ │ │ │ + strh r2, [r7, #36] @ 0x24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - udf #2 │ │ │ │ + udf #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr r3, [sp, #152] @ 0x98 │ │ │ │ adds r7, #1 │ │ │ │ ldr r2, [sp, #160] @ 0xa0 │ │ │ │ add r3, r2 │ │ │ │ cmp r7, r3 │ │ │ │ bge.n 21f2d0 >::_M_default_append(unsigned int)@@Base+0x63ae0> │ │ │ │ @@ -582732,81 +582732,81 @@ │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 21f810 >::_M_default_append(unsigned int)@@Base+0x64020>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ stmia r0!, {r0, r1, r6, r7} │ │ │ │ - strh r2, [r6, #24] │ │ │ │ + strh r6, [r6, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bgt.n 21f70c >::_M_default_append(unsigned int)@@Base+0x63f1c> │ │ │ │ + bgt.n 21f514 >::_M_default_append(unsigned int)@@Base+0x63d24> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r2, #24] │ │ │ │ + strh r4, [r2, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bgt.n 21f6d0 >::_M_default_append(unsigned int)@@Base+0x63ee0> │ │ │ │ + bgt.n 21f6d8 >::_M_default_append(unsigned int)@@Base+0x63ee8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r6, #22] │ │ │ │ + strh r0, [r7, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bgt.n 21f6a0 >::_M_default_append(unsigned int)@@Base+0x63eb0> │ │ │ │ + bgt.n 21f6a8 >::_M_default_append(unsigned int)@@Base+0x63eb8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r0, #22] │ │ │ │ + strh r6, [r0, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bgt.n 21f644 >::_M_default_append(unsigned int)@@Base+0x63e54> │ │ │ │ + bgt.n 21f64c >::_M_default_append(unsigned int)@@Base+0x63e5c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r7, #16] │ │ │ │ + strh r4, [r7, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 21f544 >::_M_default_append(unsigned int)@@Base+0x63d54> │ │ │ │ + blt.n 21f54c >::_M_default_append(unsigned int)@@Base+0x63d5c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r2, #16] │ │ │ │ + strh r4, [r2, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 21f6f0 >::_M_default_append(unsigned int)@@Base+0x63f00> │ │ │ │ + blt.n 21f6f8 >::_M_default_append(unsigned int)@@Base+0x63f08> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r1, #14] │ │ │ │ + strh r2, [r2, #14] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - blt.n 21f674 >::_M_default_append(unsigned int)@@Base+0x63e84> │ │ │ │ + blt.n 21f67c >::_M_default_append(unsigned int)@@Base+0x63e8c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r5, #12] │ │ │ │ + strh r6, [r5, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bge.n 21f634 >::_M_default_append(unsigned int)@@Base+0x63e44> │ │ │ │ + bge.n 21f63c >::_M_default_append(unsigned int)@@Base+0x63e4c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r0, #12] │ │ │ │ + strh r6, [r0, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bge.n 21f5ec >::_M_default_append(unsigned int)@@Base+0x63dfc> │ │ │ │ + bge.n 21f5f4 >::_M_default_append(unsigned int)@@Base+0x63e04> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r4, #4] │ │ │ │ + strh r0, [r5, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f634 >::_M_default_append(unsigned int)@@Base+0x63e44> │ │ │ │ + bls.n 21f63c >::_M_default_append(unsigned int)@@Base+0x63e4c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r0, #4] │ │ │ │ + strh r0, [r1, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f5fc >::_M_default_append(unsigned int)@@Base+0x63e0c> │ │ │ │ + bls.n 21f604 >::_M_default_append(unsigned int)@@Base+0x63e14> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r5, #2] │ │ │ │ + strh r6, [r5, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f5d0 >::_M_default_append(unsigned int)@@Base+0x63de0> │ │ │ │ + bls.n 21f5d8 >::_M_default_append(unsigned int)@@Base+0x63de8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r2, #2] │ │ │ │ + strh r4, [r2, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f5a4 >::_M_default_append(unsigned int)@@Base+0x63db4> │ │ │ │ + bls.n 21f5ac >::_M_default_append(unsigned int)@@Base+0x63dbc> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r6, #0] │ │ │ │ + strh r6, [r6, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f774 >::_M_default_append(unsigned int)@@Base+0x63f84> │ │ │ │ + bls.n 21f57c >::_M_default_append(unsigned int)@@Base+0x63d8c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r2, #0] │ │ │ │ + strh r6, [r2, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f738 >::_M_default_append(unsigned int)@@Base+0x63f48> │ │ │ │ + bls.n 21f740 >::_M_default_append(unsigned int)@@Base+0x63f50> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r6, #31] │ │ │ │ + ldrb r6, [r6, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f700 >::_M_default_append(unsigned int)@@Base+0x63f10> │ │ │ │ + bls.n 21f708 >::_M_default_append(unsigned int)@@Base+0x63f18> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r2, #31] │ │ │ │ + ldrb r2, [r3, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bls.n 21f6d4 >::_M_default_append(unsigned int)@@Base+0x63ee4> │ │ │ │ + bls.n 21f6dc >::_M_default_append(unsigned int)@@Base+0x63eec> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1056] @ 21fac0 >::_M_default_append(unsigned int)@@Base+0x642d0> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -583207,122 +583207,122 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r2, #11 │ │ │ │ adcs r3, r2 │ │ │ │ eors.w r0, lr, r0, lsl #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r4, [r1, #28] │ │ │ │ + ldrb r0, [r2, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb r3!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ - ldrb r0, [r5, #27] │ │ │ │ + ldrb r4, [r5, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r3, #28] │ │ │ │ + ldrb r0, [r4, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsls r3, r1, #18 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r0, [r0, #26] │ │ │ │ + ldrb r4, [r0, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvc.n 21fa7c >::_M_default_append(unsigned int)@@Base+0x6428c> │ │ │ │ + bvc.n 21fa84 >::_M_default_append(unsigned int)@@Base+0x64294> │ │ │ │ lsls r3, r6, #1 │ │ │ │ and.w r0, r2, r0, lsl #2 │ │ │ │ - ldrb r4, [r1, #25] │ │ │ │ + ldrb r0, [r2, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvc.n 21fa20 >::_M_default_append(unsigned int)@@Base+0x64230> │ │ │ │ + bvc.n 21fa28 >::_M_default_append(unsigned int)@@Base+0x64238> │ │ │ │ lsls r3, r6, #1 │ │ │ │ b.n 21f6f2 >::_M_default_append(unsigned int)@@Base+0x63f02> │ │ │ │ vabal.u q15, d31, d9 │ │ │ │ - @ instruction: 0xffff7e0e │ │ │ │ + vcvt.f32.u32 d23, d2, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvc.n 21fbb4 >::_M_default_append(unsigned int)@@Base+0x643c4> │ │ │ │ + bvc.n 21fbbc >::_M_default_append(unsigned int)@@Base+0x643cc> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r6, #23] │ │ │ │ + ldrb r0, [r7, #23] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvc.n 21fb88 >::_M_default_append(unsigned int)@@Base+0x64398> │ │ │ │ + bvc.n 21fb90 >::_M_default_append(unsigned int)@@Base+0x643a0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ b.n 21f54a >::_M_default_append(unsigned int)@@Base+0x63d5a> │ │ │ │ - vcvt.f32.u32 , q14, #1 │ │ │ │ + @ instruction: 0xffff7e80 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r7, #24] │ │ │ │ + ldrb r0, [r0, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r4, #22] │ │ │ │ + ldrb r4, [r4, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvs.n 21faf4 >::_M_default_append(unsigned int)@@Base+0x64304> │ │ │ │ + bvs.n 21fafc >::_M_default_append(unsigned int)@@Base+0x6430c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r0, #22] │ │ │ │ + ldrb r2, [r1, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvs.n 21fac8 >::_M_default_append(unsigned int)@@Base+0x642d8> │ │ │ │ + bvs.n 21fad0 >::_M_default_append(unsigned int)@@Base+0x642e0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r0, #25] │ │ │ │ + ldrb r6, [r0, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r6, #25] │ │ │ │ + ldrb r0, [r7, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r7, #20] │ │ │ │ + ldrb r0, [r0, #21] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvs.n 21fa44 >::_M_default_append(unsigned int)@@Base+0x64254> │ │ │ │ + bvs.n 21fa4c >::_M_default_append(unsigned int)@@Base+0x6425c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r2, #26] │ │ │ │ + ldrb r0, [r3, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r1, #25] │ │ │ │ + ldrb r2, [r2, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r6, #19] │ │ │ │ + ldrb r2, [r7, #19] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvs.n 21fbc8 >::_M_default_append(unsigned int)@@Base+0x643d8> │ │ │ │ + bvs.n 21fbd0 >::_M_default_append(unsigned int)@@Base+0x643e0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r3, #19] │ │ │ │ + ldrb r4, [r3, #19] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvs.n 21fb90 >::_M_default_append(unsigned int)@@Base+0x643a0> │ │ │ │ + bvs.n 21fb98 >::_M_default_append(unsigned int)@@Base+0x643a8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r2, #25] │ │ │ │ + ldrb r6, [r2, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r3, #26] │ │ │ │ + ldrb r0, [r4, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r1, #18] │ │ │ │ + ldrb r0, [r2, #18] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bpl.n 21fb0c >::_M_default_append(unsigned int)@@Base+0x6431c> │ │ │ │ + bpl.n 21fb14 >::_M_default_append(unsigned int)@@Base+0x64324> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r6, #26] │ │ │ │ + ldrb r4, [r6, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r5, #25] │ │ │ │ + ldrb r2, [r6, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r0, #17] │ │ │ │ + ldrb r0, [r1, #17] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bpl.n 21fa8c >::_M_default_append(unsigned int)@@Base+0x6429c> │ │ │ │ + bpl.n 21fa94 >::_M_default_append(unsigned int)@@Base+0x642a4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r1, #26] │ │ │ │ + ldrb r6, [r1, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r6, #26] │ │ │ │ + ldrb r0, [r7, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r2, [r7, #15] │ │ │ │ + ldrb r6, [r7, #15] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bpl.n 21fc08 >::_M_default_append(unsigned int)@@Base+0x64418> │ │ │ │ + bpl.n 21fc10 >::_M_default_append(unsigned int)@@Base+0x64420> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r3, #26] │ │ │ │ + ldrb r0, [r4, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r3, #27] │ │ │ │ + ldrb r2, [r4, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r6, #14] │ │ │ │ + ldrb r4, [r6, #14] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bmi.n 21fb84 >::_M_default_append(unsigned int)@@Base+0x64394> │ │ │ │ + bpl.n 21fb8c >::_M_default_append(unsigned int)@@Base+0x6439c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r0, #28] │ │ │ │ + ldrb r6, [r0, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r0, #27] │ │ │ │ + ldrb r4, [r0, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r5, #13] │ │ │ │ + ldrb r4, [r5, #13] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bmi.n 21fb04 >::_M_default_append(unsigned int)@@Base+0x64314> │ │ │ │ + bmi.n 21fb0c >::_M_default_append(unsigned int)@@Base+0x6431c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r4, #27] │ │ │ │ + ldrb r6, [r4, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r3, #28] │ │ │ │ + ldrb r4, [r3, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r5, #12] │ │ │ │ + ldrb r0, [r6, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bmi.n 21fc9c >::_M_default_append(unsigned int)@@Base+0x644ac> │ │ │ │ + bmi.n 21fca4 >::_M_default_append(unsigned int)@@Base+0x644b4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 21f690 >::_M_default_append(unsigned int)@@Base+0x63ea0> │ │ │ │ @@ -583343,17 +583343,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrb r4, [r3, #7] │ │ │ │ + ldrb r0, [r4, #7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bcc.n 21fc48 >::_M_default_append(unsigned int)@@Base+0x64458> │ │ │ │ + bcc.n 21fc50 >::_M_default_append(unsigned int)@@Base+0x64460> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -583384,15 +583384,15 @@ │ │ │ │ add r1, pc │ │ │ │ str r3, [r5, #0] │ │ │ │ bl 610a48 │ │ │ │ str r0, [r5, #12] │ │ │ │ movs r0, #1 │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ nop │ │ │ │ - asrs r0, r3, #11 │ │ │ │ + asrs r4, r3, #11 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (21fcc8 >::_M_default_append(unsigned int)@@Base+0x644d8>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -583433,15 +583433,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ b.n 21f678 >::_M_default_append(unsigned int)@@Base+0x63e88> │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r1, #20] │ │ │ │ + ldrb r2, [r2, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ b.n 21f610 >::_M_default_append(unsigned int)@@Base+0x63e20> │ │ │ │ lsls r0, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3944] @ 0xf68 │ │ │ │ @@ -583994,25 +583994,25 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ b.n 220788 >::_M_default_append(unsigned int)@@Base+0x64f98> │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r3, [pc, #24] @ (220314 >::_M_default_append(unsigned int)@@Base+0x64b24>) │ │ │ │ + ldr r3, [pc, #40] @ (220324 >::_M_default_append(unsigned int)@@Base+0x64b34>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r4, r6] │ │ │ │ + ldrb r6, [r4, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 220708 >::_M_default_append(unsigned int)@@Base+0x64f18> │ │ │ │ lsls r0, r0, #2 │ │ │ │ - ldrb r6, [r4, #6] │ │ │ │ + ldrb r2, [r5, #6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r2, [r3, #2] │ │ │ │ + ldrb r6, [r3, #2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r1, #29] │ │ │ │ + strb r0, [r2, #29] │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ mov r0, r4 │ │ │ │ add.w r3, r3, #1392 @ 0x570 │ │ │ │ vldr d7, [r3] │ │ │ │ vmov.f64 d8, d7 │ │ │ │ bl 6253a0 │ │ │ │ @@ -584417,29 +584417,29 @@ │ │ │ │ bne.w 2209ea >::_M_default_append(unsigned int)@@Base+0x651fa> │ │ │ │ vabs.f64 d5, d8 │ │ │ │ mov r7, r5 │ │ │ │ vmov.f64 d3, #112 @ 0x3f800000 1.0 │ │ │ │ b.n 2207e8 >::_M_default_append(unsigned int)@@Base+0x64ff8> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - strb r2, [r5, #25] │ │ │ │ + strb r6, [r5, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r3, {r3, r5, r7} │ │ │ │ + ldmia r3, {r2, r3, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r1, #25] │ │ │ │ + strb r6, [r1, #25] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r3, {r3, r7} │ │ │ │ + ldmia r3, {r2, r3, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r5, #22] │ │ │ │ + strb r0, [r6, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r0, [r4, #22] │ │ │ │ + strb r4, [r4, #22] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r2, #23] │ │ │ │ + strb r0, [r3, #23] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r6, #15] │ │ │ │ + strb r0, [r7, #15] │ │ │ │ lsls r5, r6, #1 │ │ │ │ vldr d7, [pc, #780] @ 220ae0 >::_M_default_append(unsigned int)@@Base+0x652f0> │ │ │ │ vstr d7, [r5] │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ adds r6, #1 │ │ │ │ vstr d7, [r3] │ │ │ │ cmp sl, r6 │ │ │ │ @@ -584709,31 +584709,31 @@ │ │ │ │ str r5, [sp, #80] @ 0x50 │ │ │ │ mov r6, r8 │ │ │ │ mov r5, r4 │ │ │ │ b.n 220b56 >::_M_default_append(unsigned int)@@Base+0x65366> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - strb r2, [r0, #1] │ │ │ │ + strb r6, [r0, #1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r7} │ │ │ │ + stmia r5!, {r1, r2, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r4, #0] │ │ │ │ + strb r2, [r5, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r5, r6} │ │ │ │ + stmia r5!, {r1, r3, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r1, #0] │ │ │ │ + strb r6, [r1, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r5!, {r1, r3, r6} │ │ │ │ + stmia r5!, {r1, r2, r3, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r2, #116] @ 0x74 │ │ │ │ + ldr r0, [r3, #116] @ 0x74 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r4, #112] @ 0x70 │ │ │ │ + ldr r4, [r4, #112] @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r5, r6} │ │ │ │ + stmia r4!, {r2, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ and.w r3, r3, #192 @ 0xc0 │ │ │ │ cmp r3, #192 @ 0xc0 │ │ │ │ beq.w 220e60 >::_M_default_append(unsigned int)@@Base+0x65670> │ │ │ │ vldr d7, [r4, #128] @ 0x80 │ │ │ │ vcmpe.f64 d7, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ @@ -585182,90 +585182,90 @@ │ │ │ │ cmp r3, #15 │ │ │ │ beq.w 220248 >::_M_default_append(unsigned int)@@Base+0x64a58> │ │ │ │ str r0, [sp, #112] @ 0x70 │ │ │ │ b.w 220758 >::_M_default_append(unsigned int)@@Base+0x64f68> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldr r6, [r6, #84] @ 0x54 │ │ │ │ + ldr r2, [r7, #84] @ 0x54 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [r2, #84] @ 0x54 │ │ │ │ + ldr r2, [r3, #84] @ 0x54 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r4, r7} │ │ │ │ + stmia r2!, {r1, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r3, #80] @ 0x50 │ │ │ │ + ldr r2, [r4, #80] @ 0x50 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r4, r6} │ │ │ │ + stmia r2!, {r1, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r2, #76] @ 0x4c │ │ │ │ + ldr r6, [r2, #76] @ 0x4c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r4} │ │ │ │ + stmia r2!, {r2, r4} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r2, #68] @ 0x44 │ │ │ │ + ldr r0, [r3, #68] @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r1, r4, r7} │ │ │ │ + stmia r1!, {r1, r2, r4, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r7, #64] @ 0x40 │ │ │ │ + ldr r4, [r7, #64] @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r3, r4, r5, r6} │ │ │ │ + stmia r1!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r3, #64] @ 0x40 │ │ │ │ + ldr r0, [r4, #64] @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r2, r3, r4, r6} │ │ │ │ + stmia r1!, {r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ + ldr r4, [r0, #64] @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r6} │ │ │ │ + stmia r1!, {r2, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r4, #60] @ 0x3c │ │ │ │ + ldr r0, [r5, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r2, r5} │ │ │ │ + stmia r1!, {r3, r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r1, #60] @ 0x3c │ │ │ │ + ldr r4, [r1, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r3} │ │ │ │ + stmia r1!, {r2, r3} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r5, #56] @ 0x38 │ │ │ │ + ldr r0, [r6, #56] @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r3, r5, r6, r7} │ │ │ │ + stmia r0!, {r4, r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r2, #56] @ 0x38 │ │ │ │ + ldr r4, [r2, #56] @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r4, r6, r7} │ │ │ │ + stmia r0!, {r2, r4, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r6, #52] @ 0x34 │ │ │ │ + ldr r2, [r7, #52] @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r5, r7} │ │ │ │ + stmia r0!, {r3, r4, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r6, #48] @ 0x30 │ │ │ │ + ldr r2, [r7, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r5, r6} │ │ │ │ + stmia r0!, {r3, r4, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r2, #48] @ 0x30 │ │ │ │ + ldr r0, [r3, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r6} │ │ │ │ + stmia r0!, {r3, r4, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r7, #44] @ 0x2c │ │ │ │ + ldr r4, [r7, #44] @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r3, r4, r5} │ │ │ │ + stmia r0!, {r2, r3, r4, r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r3, #44] @ 0x2c │ │ │ │ + ldr r0, [r4, #44] @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r0!, {r2, r3, r4} │ │ │ │ + stmia r0!, {r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r7, #40] @ 0x28 │ │ │ │ + ldr r2, [r0, #44] @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ittt │ │ │ │ - lsl r3, r6, #1 │ │ │ │ - ldr r2, [r4, #32] │ │ │ │ - lsl r5, r6, #1 │ │ │ │ - ittt vs │ │ │ │ + stmia r0!, {r1} │ │ │ │ + lsls r3, r6, #1 │ │ │ │ + ldr r6, [r4, #32] │ │ │ │ + lsls r5, r6, #1 │ │ │ │ + itte vs │ │ │ │ lslvs r3, r6, #1 │ │ │ │ strvs r0, [sp, #64] @ 0x40 │ │ │ │ - movwvs r1, #431 @ 0x1af │ │ │ │ + movwvc r1, #431 @ 0x1af │ │ │ │ ldr r0, [pc, #472] @ (22126c >::_M_default_append(unsigned int)@@Base+0x65a7c>) │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #464] @ (221270 >::_M_default_append(unsigned int)@@Base+0x65a80>) │ │ │ │ ldr r1, [sp, #64] @ 0x40 │ │ │ │ add r0, pc │ │ │ │ @@ -585439,77 +585439,77 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #136] @ (2212e8 >::_M_default_append(unsigned int)@@Base+0x65af8>) │ │ │ │ ldr r1, [sp, #64] @ 0x40 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ b.w 2209aa >::_M_default_append(unsigned int)@@Base+0x651ba> │ │ │ │ - ldr r0, [r5, #16] │ │ │ │ + ldr r4, [r5, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bkpt 0x0068 │ │ │ │ + bkpt 0x006c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r1, #16] │ │ │ │ + ldr r6, [r1, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bkpt 0x004a │ │ │ │ + bkpt 0x004e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r5, #12] │ │ │ │ + ldr r0, [r6, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bkpt 0x002c │ │ │ │ + bkpt 0x0030 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r1, #12] │ │ │ │ + ldr r2, [r2, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bkpt 0x000e │ │ │ │ + bkpt 0x0012 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r6, #8] │ │ │ │ + ldr r4, [r6, #8] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r4, r5, r6, r7, pc} │ │ │ │ + pop {r2, r4, r5, r6, r7, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r2, #8] │ │ │ │ + ldr r6, [r2, #8] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r1, r4, r6, r7, pc} │ │ │ │ + pop {r1, r2, r4, r6, r7, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r6, #4] │ │ │ │ + ldr r0, [r7, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r2, r4, r5, r7, pc} │ │ │ │ + pop {r3, r4, r5, r7, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r2, #4] │ │ │ │ + ldr r2, [r3, #4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r1, r2, r4, r7, pc} │ │ │ │ + pop {r1, r3, r4, r7, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r7, #0] │ │ │ │ + ldr r6, [r7, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r3, r4, r5, r6, pc} │ │ │ │ + pop {r2, r3, r4, r5, r6, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r3, #0] │ │ │ │ + ldr r6, [r3, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r3, r4, r6, pc} │ │ │ │ + pop {r2, r3, r4, r6, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r7, #124] @ 0x7c │ │ │ │ + ldr r2, [r0, #0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r2, r3, r4, r5, pc} │ │ │ │ + pop {r6, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r4, #124] @ 0x7c │ │ │ │ + str r6, [r4, #124] @ 0x7c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r5, pc} │ │ │ │ + pop {r2, r5, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r0, #124] @ 0x7c │ │ │ │ + str r0, [r1, #124] @ 0x7c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r2, pc} │ │ │ │ + pop {r3, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r4, #120] @ 0x78 │ │ │ │ + str r2, [r5, #120] @ 0x78 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r2, r5, r6, r7} │ │ │ │ + pop {r3, r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r1, #120] @ 0x78 │ │ │ │ + str r4, [r1, #120] @ 0x78 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r3, r6, r7} │ │ │ │ + pop {r2, r3, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r5, #116] @ 0x74 │ │ │ │ + str r4, [r5, #116] @ 0x74 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r3, r5, r7} │ │ │ │ + pop {r2, r3, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1060] @ 221720 >::_M_default_append(unsigned int)@@Base+0x65f30> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -585914,123 +585914,123 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ ldmia r6, {r1, r6} │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r0, [r0, #104] @ 0x68 │ │ │ │ + str r4, [r0, #104] @ 0x68 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @ instruction: 0xeb9fffff │ │ │ │ - str r0, [r0, #104] @ 0x68 │ │ │ │ + str r4, [r0, #104] @ 0x68 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r7, #104] @ 0x68 │ │ │ │ + str r4, [r7, #104] @ 0x68 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsls r3, r1, #18 │ │ │ │ movs r0, r0 │ │ │ │ - str r4, [r5, #96] @ 0x60 │ │ │ │ + str r0, [r6, #96] @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r4, 22179e >::_M_default_append(unsigned int)@@Base+0x65fae> │ │ │ │ + cbnz r0, 2217a0 >::_M_default_append(unsigned int)@@Base+0x65fb0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldmia r5, {r1, r5, r7} │ │ │ │ lsls r0, r0, #2 │ │ │ │ - str r0, [r7, #92] @ 0x5c │ │ │ │ + str r4, [r7, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 22179e >::_M_default_append(unsigned int)@@Base+0x65fae> │ │ │ │ + cbnz r4, 22179e >::_M_default_append(unsigned int)@@Base+0x65fae> │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrd pc, pc, [fp], #-1020 @ 0x3fc │ │ │ │ @ instruction: 0xe825ffff │ │ │ │ - str r2, [r7, #88] @ 0x58 │ │ │ │ + str r6, [r7, #88] @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - revsh r2, r7 │ │ │ │ + revsh r6, r7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r4, #88] @ 0x58 │ │ │ │ + str r4, [r4, #88] @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - revsh r0, r4 │ │ │ │ + revsh r4, r4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ b.n 2216ea >::_M_default_append(unsigned int)@@Base+0x65efa> │ │ │ │ - @ instruction: 0xffff65e0 │ │ │ │ + @ instruction: 0xffff65e4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r1, #96] @ 0x60 │ │ │ │ + str r6, [r1, #96] @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r1, #84] @ 0x54 │ │ │ │ + str r6, [r1, #84] @ 0x54 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - hlt 0x000a │ │ │ │ + hlt 0x000e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r6, #80] @ 0x50 │ │ │ │ + str r4, [r6, #80] @ 0x50 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev16 r0, r6 │ │ │ │ + rev16 r4, r6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r1, #92] @ 0x5c │ │ │ │ + str r2, [r2, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r5, #92] @ 0x5c │ │ │ │ + str r4, [r5, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [r5, #76] @ 0x4c │ │ │ │ + str r0, [r6, #76] @ 0x4c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - rev r4, r5 │ │ │ │ + rev r0, r6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r0, #92] @ 0x5c │ │ │ │ + str r6, [r0, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r5, #92] @ 0x5c │ │ │ │ + str r4, [r5, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r5, #72] @ 0x48 │ │ │ │ + str r4, [r5, #72] @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 2217de >::_M_default_append(unsigned int)@@Base+0x65fee> │ │ │ │ + cbnz r4, 2217de >::_M_default_append(unsigned int)@@Base+0x65fee> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r1, #72] @ 0x48 │ │ │ │ + str r6, [r1, #72] @ 0x48 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 2217de >::_M_default_append(unsigned int)@@Base+0x65fee> │ │ │ │ + cbnz r4, 2217de >::_M_default_append(unsigned int)@@Base+0x65fee> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r5, #88] @ 0x58 │ │ │ │ + str r4, [r5, #88] @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r4, #92] @ 0x5c │ │ │ │ + str r6, [r4, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [r7, #64] @ 0x40 │ │ │ │ + str r2, [r0, #68] @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r6, 2217da >::_M_default_append(unsigned int)@@Base+0x65fea> │ │ │ │ + cbnz r2, 2217dc >::_M_default_append(unsigned int)@@Base+0x65fec> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r0, #92] @ 0x5c │ │ │ │ + str r4, [r0, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r7, #92] @ 0x5c │ │ │ │ + str r6, [r7, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r7, #60] @ 0x3c │ │ │ │ + str r4, [r7, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 2217da >::_M_default_append(unsigned int)@@Base+0x65fea> │ │ │ │ + cbnz r4, 2217da >::_M_default_append(unsigned int)@@Base+0x65fea> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r1, #92] @ 0x5c │ │ │ │ + str r6, [r1, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r7, #92] @ 0x5c │ │ │ │ + str r4, [r7, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [r5, #56] @ 0x38 │ │ │ │ + str r2, [r6, #56] @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb8ee │ │ │ │ + @ instruction: 0xb8f2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r2, #96] @ 0x60 │ │ │ │ + str r4, [r2, #96] @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [r2, #92] @ 0x5c │ │ │ │ + str r2, [r3, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r5, #52] @ 0x34 │ │ │ │ + str r6, [r5, #52] @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb8aa │ │ │ │ + @ instruction: 0xb8ae │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r3, #92] @ 0x5c │ │ │ │ + str r2, [r4, #92] @ 0x5c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [r5, #64] @ 0x40 │ │ │ │ + str r0, [r6, #64] @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r4, #48] @ 0x30 │ │ │ │ + str r4, [r4, #48] @ 0x30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb860 │ │ │ │ + @ instruction: 0xb864 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r5, #88] @ 0x58 │ │ │ │ + str r2, [r6, #88] @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r1, #96] @ 0x60 │ │ │ │ + str r4, [r1, #96] @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r2, [r3, #44] @ 0x2c │ │ │ │ + str r6, [r3, #44] @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb81a │ │ │ │ + @ instruction: 0xb81e │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2212ec >::_M_default_append(unsigned int)@@Base+0x65afc> │ │ │ │ @@ -586051,17 +586051,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r0, [r1, #24] │ │ │ │ + str r4, [r1, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb6c8 │ │ │ │ + @ instruction: 0xb6cc │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ sub sp, #12 │ │ │ │ @@ -586212,17 +586212,17 @@ │ │ │ │ b.n 2219e0 >::_M_default_append(unsigned int)@@Base+0x661f0> │ │ │ │ vcmpe.f64 d6, d3 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ ite lt │ │ │ │ vmovlt.f64 d8, d7 │ │ │ │ vmovge.f64 d8, d6 │ │ │ │ b.n 22191c >::_M_default_append(unsigned int)@@Base+0x6612c> │ │ │ │ - str r4, [r3, #56] @ 0x38 │ │ │ │ + str r0, [r4, #56] @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xb686 │ │ │ │ + @ instruction: 0xb68a │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ mov r0, r1 │ │ │ │ @@ -586287,17 +586287,17 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #16] @ (221b24 >::_M_default_append(unsigned int)@@Base+0x66334>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ - str r6, [r4, #28] │ │ │ │ + str r2, [r5, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r2, 221ba4 >::_M_default_append(unsigned int)@@Base+0x663b4> │ │ │ │ + cbz r6, 221ba4 >::_M_default_append(unsigned int)@@Base+0x663b4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -586343,21 +586343,21 @@ │ │ │ │ ldr r0, [pc, #24] @ (221bb8 >::_M_default_append(unsigned int)@@Base+0x663c8>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - str r0, [r3, #24] │ │ │ │ + str r4, [r3, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r4, 221c1c >::_M_default_append(unsigned int)@@Base+0x6642c> │ │ │ │ + cbz r0, 221c1e >::_M_default_append(unsigned int)@@Base+0x6642e> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r3, #20] │ │ │ │ + str r0, [r4, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r0, 221c16 >::_M_default_append(unsigned int)@@Base+0x66426> │ │ │ │ + cbz r4, 221c16 >::_M_default_append(unsigned int)@@Base+0x66426> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (221c28 >::_M_default_append(unsigned int)@@Base+0x66438>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -586398,15 +586398,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ stmia r5!, {r1, r2, r4, r5, r6} │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r2, [r3, #16] │ │ │ │ + str r6, [r3, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmia r5!, {r2, r3, r4, r5} │ │ │ │ lsls r0, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -586568,21 +586568,21 @@ │ │ │ │ b.n 221d20 >::_M_default_append(unsigned int)@@Base+0x66530> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ - ldrsh r0, [r0, r7] │ │ │ │ + ldrsh r4, [r0, r7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r4, 221e42 >::_M_default_append(unsigned int)@@Base+0x66652> │ │ │ │ + cbz r0, 221e44 >::_M_default_append(unsigned int)@@Base+0x66654> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r4, [r3, r6] │ │ │ │ + ldrsh r0, [r4, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r0, 221e42 >::_M_default_append(unsigned int)@@Base+0x66652> │ │ │ │ + cbz r4, 221e42 >::_M_default_append(unsigned int)@@Base+0x66652> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ vldr d8, [pc, #748] @ 222118 >::_M_default_append(unsigned int)@@Base+0x66928> │ │ │ │ @@ -587265,45 +587265,45 @@ │ │ │ │ subs r7, #243 @ 0xf3 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ nop {13} │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [r6, r4] │ │ │ │ + ldr r0, [r7, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, sp, #256 @ 0x100 │ │ │ │ + add r3, sp, #272 @ 0x110 │ │ │ │ lsls r3, r6, #1 │ │ │ │ pop {r1, r2, r4, r6, pc} │ │ │ │ lsls r0, r0, #2 │ │ │ │ - ldr r4, [r5, r2] │ │ │ │ + ldr r0, [r6, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, sp, #736 @ 0x2e0 │ │ │ │ + add r2, sp, #752 @ 0x2f0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r6, r1] │ │ │ │ + ldr r0, [r7, r1] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsb r0, [r6, r7] │ │ │ │ + ldrsb r4, [r6, r7] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #1008 @ 0x3f0 │ │ │ │ + add r2, sp, #0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r0, [r2, r6] │ │ │ │ + ldrsb r4, [r2, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #624 @ 0x270 │ │ │ │ + add r1, sp, #640 @ 0x280 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r2, [r3, r5] │ │ │ │ + ldrsb r6, [r3, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #408 @ 0x198 │ │ │ │ + add r1, sp, #424 @ 0x1a8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r0, [r7, r3] │ │ │ │ + ldrsb r4, [r7, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #16 │ │ │ │ + add r1, sp, #32 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r4, [r3, r3] │ │ │ │ + ldrsb r0, [r4, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r0, sp, #928 @ 0x3a0 │ │ │ │ + add r0, sp, #944 @ 0x3b0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ mov r0, r4 │ │ │ │ bl 62f878 │ │ │ │ orrs r0, r1 │ │ │ │ bne.w 2229b2 >::_M_default_append(unsigned int)@@Base+0x671c2> │ │ │ │ vldr d7, [r5, #48] @ 0x30 │ │ │ │ vcmpe.f64 d7, #0.0 │ │ │ │ @@ -587736,35 +587736,35 @@ │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ - strb r6, [r5, r6] │ │ │ │ + strb r2, [r6, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, pc, #736 @ (adr r7, 222e58 >::_M_default_append(unsigned int)@@Base+0x67668>) │ │ │ │ + add r7, pc, #752 @ (adr r7, 222e68 >::_M_default_append(unsigned int)@@Base+0x67678>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r6, r5] │ │ │ │ + strb r6, [r6, r5] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, pc, #504 @ (adr r7, 222d78 >::_M_default_append(unsigned int)@@Base+0x67588>) │ │ │ │ + add r7, pc, #520 @ (adr r7, 222d88 >::_M_default_append(unsigned int)@@Base+0x67598>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r7, r4] │ │ │ │ + strb r4, [r7, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, pc, #272 @ (adr r7, 222c98 >::_M_default_append(unsigned int)@@Base+0x674a8>) │ │ │ │ + add r7, pc, #288 @ (adr r7, 222ca8 >::_M_default_append(unsigned int)@@Base+0x674b8>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r6, #24] │ │ │ │ + strb r4, [r6, #24] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r1, r4] │ │ │ │ + strb r4, [r1, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, pc, #80 @ (adr r7, 222be4 >::_M_default_append(unsigned int)@@Base+0x673f4>) │ │ │ │ + add r7, pc, #96 @ (adr r7, 222bf4 >::_M_default_append(unsigned int)@@Base+0x67404>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r3, #15] │ │ │ │ + strb r2, [r4, #15] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r7, r1] │ │ │ │ + strh r2, [r0, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ mov r0, r4 │ │ │ │ bl 62f298 │ │ │ │ vldr d5, [r5, #32] │ │ │ │ mov r0, r4 │ │ │ │ vstr d0, [sp, #72] @ 0x48 │ │ │ │ vstr d5, [sp, #80] @ 0x50 │ │ │ │ @@ -587944,25 +587944,25 @@ │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ands r0, r0 │ │ │ │ lsls r7, r1 │ │ │ │ - str r4, [r2, r4] │ │ │ │ + str r0, [r3, r4] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, pc, #128 @ (adr r3, 222e50 >::_M_default_append(unsigned int)@@Base+0x67660>) │ │ │ │ + add r3, pc, #144 @ (adr r3, 222e60 >::_M_default_append(unsigned int)@@Base+0x67670>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r6, r3] │ │ │ │ + str r0, [r7, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r3, pc, #0 @ (adr r3, 222dd8 >::_M_default_append(unsigned int)@@Base+0x675e8>) │ │ │ │ + add r3, pc, #16 @ (adr r3, 222de8 >::_M_default_append(unsigned int)@@Base+0x675f8>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r2, r3] │ │ │ │ + str r2, [r3, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r2, pc, #896 @ (adr r2, 223160 >::_M_default_append(unsigned int)@@Base+0x67970>) │ │ │ │ + add r2, pc, #912 @ (adr r2, 223170 >::_M_default_append(unsigned int)@@Base+0x67980>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ mov r2, r4 │ │ │ │ cmp.w sl, #4294967295 @ 0xffffffff │ │ │ │ mov r4, r5 │ │ │ │ ldr r5, [sp, #120] @ 0x78 │ │ │ │ beq.w 223686 >::_M_default_append(unsigned int)@@Base+0x67e96> │ │ │ │ ldr r3, [sp, #256] @ 0x100 │ │ │ │ @@ -588338,15 +588338,15 @@ │ │ │ │ b.n 223060 >::_M_default_append(unsigned int)@@Base+0x67870> │ │ │ │ nop │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ - ldr r6, [pc, #928] @ (2235dc >::_M_default_append(unsigned int)@@Base+0x67dec>) │ │ │ │ + ldr r6, [pc, #944] @ (2235ec >::_M_default_append(unsigned int)@@Base+0x67dfc>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ vldr d7, [r6, #160] @ 0xa0 │ │ │ │ vmov.f64 d5, #96 @ 0x3f000000 0.5 │ │ │ │ vldr d6, [r6, #152] @ 0x98 │ │ │ │ vsub.f64 d5, d7, d5 │ │ │ │ vcmpe.f64 d6, d5 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ @@ -588683,33 +588683,33 @@ │ │ │ │ movs r6, #0 │ │ │ │ str r6, [sp, #112] @ 0x70 │ │ │ │ b.n 2231a4 >::_M_default_append(unsigned int)@@Base+0x679b4> │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 223840 >::_M_default_append(unsigned int)@@Base+0x68050>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - ldr r0, [pc, #528] @ (22383c >::_M_default_append(unsigned int)@@Base+0x6804c>) │ │ │ │ + ldr r0, [pc, #544] @ (22384c >::_M_default_append(unsigned int)@@Base+0x6805c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [sp, #576] @ 0x240 │ │ │ │ + ldr r2, [sp, #592] @ 0x250 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - blx r2 │ │ │ │ + blxns r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #624] @ 0x270 │ │ │ │ + ldr r1, [sp, #640] @ 0x280 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bx lr │ │ │ │ + bxns lr │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #496] @ 0x1f0 │ │ │ │ + ldr r1, [sp, #512] @ 0x200 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bx sl │ │ │ │ + bxns sl │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #368] @ 0x170 │ │ │ │ + ldr r1, [sp, #384] @ 0x180 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bx r4 │ │ │ │ + bxns r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [sp, #176] @ 0xb0 │ │ │ │ + ldr r1, [sp, #192] @ 0xc0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ add r1, sp, #320 @ 0x140 │ │ │ │ str r0, [sp, #8] │ │ │ │ str r1, [sp, #4] │ │ │ │ mov r0, r4 │ │ │ │ add r1, sp, #328 @ 0x148 │ │ │ │ str r1, [sp, #0] │ │ │ │ @@ -588974,45 +588974,45 @@ │ │ │ │ ldr r3, [sp, #280] @ 0x118 │ │ │ │ b.w 222f52 >::_M_default_append(unsigned int)@@Base+0x67762> │ │ │ │ nop.w │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 223b30 >::_M_default_append(unsigned int)@@Base+0x68340>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - cmp lr, pc │ │ │ │ + mov r2, r0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp sl, sl │ │ │ │ + cmp lr, sl │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r2, r7 │ │ │ │ + cmp r6, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r7, [sp, #280] @ 0x118 │ │ │ │ + str r7, [sp, #296] @ 0x128 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r4, r3 │ │ │ │ + cmp r0, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r7, [sp, #160] @ 0xa0 │ │ │ │ + str r7, [sp, #176] @ 0xb0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add ip, pc │ │ │ │ + cmp r0, r0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r7, [sp, #32] │ │ │ │ + str r7, [sp, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add ip, r2 │ │ │ │ + add r8, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [sp, #640] @ 0x280 │ │ │ │ + str r6, [sp, #656] @ 0x290 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, lr │ │ │ │ + add r0, pc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [sp, #512] @ 0x200 │ │ │ │ + str r6, [sp, #528] @ 0x210 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, r5 │ │ │ │ + add r0, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [sp, #224] @ 0xe0 │ │ │ │ + str r6, [sp, #240] @ 0xf0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, r1 │ │ │ │ + add r0, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [sp, #96] @ 0x60 │ │ │ │ + str r6, [sp, #112] @ 0x70 │ │ │ │ lsls r3, r6, #1 │ │ │ │ mov r0, r4 │ │ │ │ bl 61eab4 │ │ │ │ ldr r3, [r5, #124] @ 0x7c │ │ │ │ ldr r1, [sp, #292] @ 0x124 │ │ │ │ str r0, [sp, #116] @ 0x74 │ │ │ │ cmp r3, r1 │ │ │ │ @@ -589546,101 +589546,101 @@ │ │ │ │ ldr r2, [sp, #56] @ 0x38 │ │ │ │ b.w 2223ee >::_M_default_append(unsigned int)@@Base+0x66bfe> │ │ │ │ nop.w │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 223f48 >::_M_default_append(unsigned int)@@Base+0x68758> │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ - muls r6, r1 │ │ │ │ + muls r2, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r5, [sp, #352] @ 0x160 │ │ │ │ + str r5, [sp, #368] @ 0x170 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - orrs r6, r5 │ │ │ │ + orrs r2, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r5, [sp, #224] @ 0xe0 │ │ │ │ + str r5, [sp, #240] @ 0xf0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmn r2, r3 │ │ │ │ + cmn r6, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #912] @ 0x390 │ │ │ │ + str r4, [sp, #928] @ 0x3a0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r6, r5 │ │ │ │ + cmp r2, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #736] @ 0x2e0 │ │ │ │ + str r4, [sp, #752] @ 0x2f0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - negs r6, r2 │ │ │ │ + negs r2, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #384] @ 0x180 │ │ │ │ + str r4, [sp, #400] @ 0x190 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - tst r4, r6 │ │ │ │ + tst r0, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #248] @ 0xf8 │ │ │ │ + str r4, [sp, #264] @ 0x108 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - tst r0, r2 │ │ │ │ + tst r4, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [sp, #104] @ 0x68 │ │ │ │ + str r4, [sp, #120] @ 0x78 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rors r4, r5 │ │ │ │ + rors r0, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r3, [sp, #984] @ 0x3d8 │ │ │ │ + str r3, [sp, #1000] @ 0x3e8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rors r0, r1 │ │ │ │ + rors r4, r1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r3, [sp, #840] @ 0x348 │ │ │ │ + str r3, [sp, #856] @ 0x358 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #130 @ 0x82 │ │ │ │ + subs r7, #134 @ 0x86 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r1, [sp, #568] @ 0x238 │ │ │ │ + str r1, [sp, #584] @ 0x248 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #194 @ 0xc2 │ │ │ │ + subs r7, #198 @ 0xc6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r7, #60 @ 0x3c │ │ │ │ + subs r7, #64 @ 0x40 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r1, [sp, #288] @ 0x120 │ │ │ │ + str r1, [sp, #304] @ 0x130 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #32 │ │ │ │ + subs r7, #36 @ 0x24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r1, [sp, #176] @ 0xb0 │ │ │ │ + str r1, [sp, #192] @ 0xc0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r5, [pc, #176] @ (224080 >::_M_default_append(unsigned int)@@Base+0x68890>) │ │ │ │ + ldr r5, [pc, #192] @ (224090 >::_M_default_append(unsigned int)@@Base+0x688a0>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, #210 @ 0xd2 │ │ │ │ + subs r6, #214 @ 0xd6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [sp, #888] @ 0x378 │ │ │ │ + str r0, [sp, #904] @ 0x388 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, #182 @ 0xb6 │ │ │ │ + subs r6, #186 @ 0xba │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [sp, #776] @ 0x308 │ │ │ │ + str r0, [sp, #792] @ 0x318 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [pc, #736] @ (2242c4 >::_M_default_append(unsigned int)@@Base+0x68ad4>) │ │ │ │ + ldr r4, [pc, #752] @ (2242d4 >::_M_default_append(unsigned int)@@Base+0x68ae4>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, #134 @ 0x86 │ │ │ │ + subs r6, #138 @ 0x8a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [sp, #584] @ 0x248 │ │ │ │ + str r0, [sp, #600] @ 0x258 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r5!, {r2, r3, r4, r5} │ │ │ │ + stmia r5!, {r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #74 @ 0x4a │ │ │ │ + subs r6, #78 @ 0x4e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [sp, #344] @ 0x158 │ │ │ │ + str r0, [sp, #360] @ 0x168 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, #46 @ 0x2e │ │ │ │ + subs r6, #50 @ 0x32 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [sp, #232] @ 0xe8 │ │ │ │ + str r0, [sp, #248] @ 0xf8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, #14 │ │ │ │ + subs r6, #18 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [sp, #104] @ 0x68 │ │ │ │ + str r0, [sp, #120] @ 0x78 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r5, #224 @ 0xe0 │ │ │ │ + subs r5, #228 @ 0xe4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r5, #62] @ 0x3e │ │ │ │ + ldrh r0, [r6, #62] @ 0x3e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r5, #172 @ 0xac │ │ │ │ + subs r5, #176 @ 0xb0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r7, #60] @ 0x3c │ │ │ │ + ldrh r4, [r7, #60] @ 0x3c │ │ │ │ lsls r3, r6, #1 │ │ │ │ vldr d4, [sp, #56] @ 0x38 │ │ │ │ vldr d3, [pc, #744] @ 224308 >::_M_default_append(unsigned int)@@Base+0x68b18> │ │ │ │ vcmpe.f64 d4, d3 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ ite ge │ │ │ │ movge r3, #1 │ │ │ │ @@ -589916,63 +589916,63 @@ │ │ │ │ b.w 2223ee >::_M_default_append(unsigned int)@@Base+0x66bfe> │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 2242f0 >::_M_default_append(unsigned int)@@Base+0x68b00> │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r5, [sp, #488] @ 0x1e8 │ │ │ │ + ldr r5, [sp, #504] @ 0x1f8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, #118 @ 0x76 │ │ │ │ + subs r4, #122 @ 0x7a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r0, #52] @ 0x34 │ │ │ │ + ldrh r6, [r0, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r4, #42 @ 0x2a │ │ │ │ + subs r4, #46 @ 0x2e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r6, #48] @ 0x30 │ │ │ │ + ldrh r2, [r7, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r3, #242 @ 0xf2 │ │ │ │ + subs r3, #246 @ 0xf6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r7, #46] @ 0x2e │ │ │ │ + ldrh r2, [r0, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r3, #210 @ 0xd2 │ │ │ │ + subs r3, #214 @ 0xd6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r3, #46] @ 0x2e │ │ │ │ + ldrh r2, [r4, #46] @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r3, #178 @ 0xb2 │ │ │ │ + subs r3, #182 @ 0xb6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r7, #44] @ 0x2c │ │ │ │ + ldrh r2, [r0, #46] @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r3, #128 @ 0x80 │ │ │ │ + subs r3, #132 @ 0x84 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r1, #44] @ 0x2c │ │ │ │ + ldrh r0, [r2, #44] @ 0x2c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r3, #208 @ 0xd0 │ │ │ │ + subs r3, #212 @ 0xd4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r3, #48 @ 0x30 │ │ │ │ + subs r3, #52 @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r7, #40] @ 0x28 │ │ │ │ + ldrh r0, [r0, #42] @ 0x2a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, #220 @ 0xdc │ │ │ │ + subs r2, #224 @ 0xe0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r5, #38] @ 0x26 │ │ │ │ + ldrh r4, [r5, #38] @ 0x26 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, #90 @ 0x5a │ │ │ │ + subs r2, #94 @ 0x5e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r4, #34] @ 0x22 │ │ │ │ + ldrh r2, [r5, #34] @ 0x22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r2, r6] │ │ │ │ + ldrh r4, [r2, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, #30 │ │ │ │ + subs r2, #34 @ 0x22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r5, #32] │ │ │ │ + ldrh r6, [r5, #32] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, #0 │ │ │ │ + subs r2, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r1, #32] │ │ │ │ + ldrh r0, [r2, #32] │ │ │ │ lsls r3, r6, #1 │ │ │ │ vldr d0, [pc, #548] @ 2245a0 >::_M_default_append(unsigned int)@@Base+0x68db0> │ │ │ │ vmov.f64 d2, #112 @ 0x3f800000 1.0 │ │ │ │ vsub.f64 d0, d0, d11 │ │ │ │ bl 650230 │ │ │ │ cmp r0, #1 │ │ │ │ beq.w 224278 >::_M_default_append(unsigned int)@@Base+0x68a88> │ │ │ │ @@ -590169,55 +590169,55 @@ │ │ │ │ ldr r1, [sp, #56] @ 0x38 │ │ │ │ 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#18] │ │ │ │ + ldrh r4, [r5, #18] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #62 @ 0x3e │ │ │ │ + subs r0, #66 @ 0x42 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r1, #18] │ │ │ │ + ldrh r4, [r1, #18] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #16 │ │ │ │ + subs r0, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r3, #16] │ │ │ │ + ldrh r0, [r4, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #170 @ 0xaa │ │ │ │ + adds r7, #174 @ 0xae │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r6, #12] │ │ │ │ + ldrh r2, [r7, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #138 @ 0x8a │ │ │ │ + adds r7, #142 @ 0x8e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r2, #12] │ │ │ │ + ldrh r2, [r3, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #106 @ 0x6a │ │ │ │ + adds r7, #110 @ 0x6e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r6, #10] │ │ │ │ + ldrh r2, [r7, #10] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr.w r1, [pc, #1080] @ 224a38 >::_M_default_append(unsigned int)@@Base+0x69248> │ │ │ │ mov r0, r6 │ │ │ │ add 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r6, #1 │ │ │ │ - strh r6, [r7, #50] @ 0x32 │ │ │ │ + strh r2, [r0, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #84 @ 0x54 │ │ │ │ + adds r4, #88 @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r6, [r3, #50] @ 0x32 │ │ │ │ + strh r2, [r4, #50] @ 0x32 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #34 @ 0x22 │ │ │ │ + adds r4, #38 @ 0x26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r6, [r5, #48] @ 0x30 │ │ │ │ + strh r2, [r6, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #6 │ │ │ │ + adds r4, #10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r2, [r2, #48] @ 0x30 │ │ │ │ + strh r6, [r2, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r3, #176 @ 0xb0 │ │ │ │ + adds r3, #180 @ 0xb4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r4, [r7, #44] @ 0x2c │ │ │ │ + strh r0, [r0, #46] @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r3, #156 @ 0x9c │ │ │ │ + adds r3, #160 @ 0xa0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r3, #92 @ 0x5c │ │ │ │ + adds r3, #96 @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r0, [r5, #42] @ 0x2a │ │ │ │ + strh r4, [r5, #42] @ 0x2a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r3, #46 @ 0x2e │ │ │ │ + adds r3, #50 @ 0x32 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r2, [r7, #40] @ 0x28 │ │ │ │ + strh r6, [r7, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r3, #16 │ │ │ │ + adds r3, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r4, [r3, #40] @ 0x28 │ │ │ │ + strh r0, [r4, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r2, #242 @ 0xf2 │ │ │ │ + adds r2, #246 @ 0xf6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r6, [r7, #38] @ 0x26 │ │ │ │ + strh r2, [r0, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr r3, [sp, #104] @ 0x68 │ │ │ │ cmp r3, #1 │ │ │ │ mov.w r3, #0 │ │ │ │ beq.w 224cda >::_M_default_append(unsigned int)@@Base+0x694ea> │ │ │ │ str r3, [sp, #72] @ 0x48 │ │ │ │ ldr r3, [r4, #4] │ │ │ │ @@ -591846,33 +591846,33 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ands r0, r0 │ │ │ │ lsls r7, r1 │ │ │ │ - movs r7, #178 @ 0xb2 │ │ │ │ + movs r7, #182 @ 0xb6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ + ldrb r2, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #136 @ 0x88 │ │ │ │ + movs r7, #140 @ 0x8c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r2, #6] │ │ │ │ + ldrb r0, [r3, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #104 @ 0x68 │ │ │ │ + movs r7, #108 @ 0x6c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r6, #5] │ │ │ │ + ldrb r0, [r7, #5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r5, #70 @ 0x46 │ │ │ │ + movs r5, #74 @ 0x4a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #120 @ 0x78 │ │ │ │ + movs r5, #124 @ 0x7c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #38 @ 0x26 │ │ │ │ + movs r5, #42 @ 0x2a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r6, #28] │ │ │ │ + strb r6, [r6, #28] │ │ │ │ lsls r3, r6, #1 │ │ │ │ vmov.f64 d7, #96 @ 0x3f000000 0.5 │ │ │ │ vsub.f64 d7, d8, d7 │ │ │ │ vabs.f64 d7, d7 │ │ │ │ vcmpe.f64 d6, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bge.n 225992 >::_M_default_append(unsigned int)@@Base+0x6a1a2> │ │ │ │ @@ -592616,147 +592616,147 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ strh r6, [r1, #44] @ 0x2c │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r1, #56 @ 0x38 │ │ │ │ + movs r1, #60 @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ @ instruction: 0xff95ffff │ │ │ │ - movs r1, #154 @ 0x9a │ │ │ │ + movs r1, #158 @ 0x9e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r1, #222 @ 0xde │ │ │ │ + movs r1, #226 @ 0xe2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r5, r6, #2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r0, #164 @ 0xa4 │ │ │ │ + movs r0, #168 @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r5, #10] │ │ │ │ + strb r2, [r6, #10] │ │ │ │ lsls r3, r6, #1 │ │ │ │ strh r0, [r4, #38] @ 0x26 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - movs r0, #104 @ 0x68 │ │ │ │ + movs r0, #108 @ 0x6c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r6, #9] │ │ │ │ + strb r6, [r6, #9] │ │ │ │ lsls r3, r6, #1 │ │ │ │ iteet ne │ │ │ │ vqrdmlahne.s , , d27[0] │ │ │ │ - vaddleq.u q9, d15, d18 │ │ │ │ + vaddleq.u q9, d15, d22 │ │ │ │ lsleq r5, r6, #1 │ │ │ │ - strbne r4, [r5, #8] │ │ │ │ + strbne r0, [r6, #8] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #4 │ │ │ │ + movs r0, #8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r1, #8] │ │ │ │ + strb r2, [r2, #8] │ │ │ │ lsls r3, r6, #1 │ │ │ │ pop {r0, r1, r6, r7, pc} │ │ │ │ vqrdmulh.s , , d27[0] │ │ │ │ - vqrdmlsh.s , , d0[0] │ │ │ │ + vqrdmlsh.s , , d4[0] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r1, #7] │ │ │ │ + strb r0, [r2, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, r4, #6 │ │ │ │ + subs r2, r5, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r6, #6] │ │ │ │ + strb r6, [r6, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ pop {r0, r3, r4, r5, r6, r7} │ │ │ │ - vcvt.u32.f32 , q13, #1 │ │ │ │ + vcvt.u32.f32 , q15, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r0, #6] │ │ │ │ + strb r2, [r1, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ revsh r3, r0 │ │ │ │ - vaddl.u q9, d31, d24 │ │ │ │ + vaddl.u q9, d31, d28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #108 @ 0x6c │ │ │ │ + movs r0, #112 @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - orns r0, r6, #116 @ 0x74 │ │ │ │ - movs r0, #174 @ 0xae │ │ │ │ + orns r0, sl, #116 @ 0x74 │ │ │ │ + movs r0, #178 @ 0xb2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, r0, #4 │ │ │ │ + subs r2, r1, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r2, #4] │ │ │ │ + strb r6, [r2, #4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r5, #3 │ │ │ │ + subs r4, r5, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r6, #3] │ │ │ │ + strb r6, [r6, #3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - orrs.w r0, lr, #116 @ 0x74 │ │ │ │ - movs r0, #108 @ 0x6c │ │ │ │ + orn r0, r2, #116 @ 0x74 │ │ │ │ + movs r0, #112 @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r4, #2 │ │ │ │ + subs r6, r4, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r5, #2] │ │ │ │ + strb r2, [r6, #2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r1, #2 │ │ │ │ + subs r4, r1, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r2, #2] │ │ │ │ + strb r0, [r3, #2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #114 @ 0x72 │ │ │ │ + movs r0, #118 @ 0x76 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #52 @ 0x34 │ │ │ │ + movs r0, #56 @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r0, #1 │ │ │ │ + subs r0, r1, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r0, [r2, #1] │ │ │ │ + strb r4, [r2, #1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #82 @ 0x52 │ │ │ │ + movs r0, #86 @ 0x56 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #166 @ 0xa6 │ │ │ │ + movs r0, #170 @ 0xaa │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, r0, #0 │ │ │ │ + subs r4, r0, #0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r4, [r1, #0] │ │ │ │ + strb r0, [r2, #0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - and.w r0, lr, #116 @ 0x74 │ │ │ │ - movs r0, #128 @ 0x80 │ │ │ │ + ands.w r0, r2, #116 @ 0x74 │ │ │ │ + movs r0, #132 @ 0x84 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r7, #6 │ │ │ │ + adds r4, r7, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r0, #124] @ 0x7c │ │ │ │ + ldr r0, [r1, #124] @ 0x7c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - orrs.w r0, sl, #116 @ 0x74 │ │ │ │ - movs r0, #92 @ 0x5c │ │ │ │ + orrs.w r0, lr, #116 @ 0x74 │ │ │ │ + movs r0, #96 @ 0x60 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, r6, #5 │ │ │ │ + adds r0, r7, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r0, #120] @ 0x78 │ │ │ │ + ldr r4, [r0, #120] @ 0x78 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf0ba0074 │ │ │ │ - movs r0, #64 @ 0x40 │ │ │ │ + @ instruction: 0xf0be0074 │ │ │ │ + movs r0, #68 @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r6, #4 │ │ │ │ + adds r4, r6, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r7, #112] @ 0x70 │ │ │ │ + ldr r0, [r0, #116] @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r2, r2, #4 │ │ │ │ + adds r6, r2, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r4, #1 │ │ │ │ + subs r0, r5, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - @ instruction: 0xf0ba0074 │ │ │ │ - movs r0, #4 │ │ │ │ + @ instruction: 0xf0be0074 │ │ │ │ + movs r0, #8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r2, #3 │ │ │ │ + adds r4, r2, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r3, #108] @ 0x6c │ │ │ │ + ldr r0, [r4, #108] @ 0x6c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, r6, #7 │ │ │ │ + subs r2, r7, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #52 @ 0x34 │ │ │ │ + movs r0, #56 @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, r1, #2 │ │ │ │ + adds r0, r2, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r3, #104] @ 0x68 │ │ │ │ + ldr r4, [r3, #104] @ 0x68 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf0a80074 │ │ │ │ - movs r0, #30 │ │ │ │ + @ instruction: 0xf0ac0074 │ │ │ │ + movs r0, #34 @ 0x22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r2, #1 │ │ │ │ + adds r4, r2, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r3, #100] @ 0x64 │ │ │ │ + ldr r0, [r4, #100] @ 0x64 │ │ │ │ lsls r3, r6, #1 │ │ │ │ movs r6, #0 │ │ │ │ movs r1, #1 │ │ │ │ ldr r2, [pc, #584] @ (226458 >::_M_default_append(unsigned int)@@Base+0x6ac68>) │ │ │ │ add.w r3, r5, #92 @ 0x5c │ │ │ │ strd r1, r6, [sp] │ │ │ │ mov r0, r7 │ │ │ │ @@ -592975,89 +592975,89 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #201 @ 0xc9 │ │ │ │ - subs r2, r5, #2 │ │ │ │ + subs r6, r5, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r4, #3 │ │ │ │ + subs r0, r5, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, r7, r2 │ │ │ │ + subs r2, r0, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [r1, #76] @ 0x4c │ │ │ │ + ldr r6, [r1, #76] @ 0x4c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r1, #3 │ │ │ │ + subs r6, r1, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r0, #4 │ │ │ │ + subs r0, r1, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r0, r2 │ │ │ │ + subs r0, r1, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r2, #72] @ 0x48 │ │ │ │ + ldr r4, [r2, #72] @ 0x48 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r6, #3 │ │ │ │ + subs r6, r6, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r4, r0, #5 │ │ │ │ + subs r0, r1, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, r0, r1 │ │ │ │ + subs r4, r0, r1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r1, #68] @ 0x44 │ │ │ │ + ldr r0, [r2, #68] @ 0x44 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r5, #4 │ │ │ │ + subs r6, r5, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, r7, #5 │ │ │ │ + subs r4, r7, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, r7, r7 │ │ │ │ + subs r0, r0, r0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r1, #64] @ 0x40 │ │ │ │ + ldr r4, [r1, #64] @ 0x40 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r3, #5 │ │ │ │ + subs r4, r3, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r1, #6 │ │ │ │ + subs r6, r1, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r2, r0, r7 │ │ │ │ + adds r6, r0, r7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [r1, #60] @ 0x3c │ │ │ │ + ldr r2, [r2, #60] @ 0x3c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r7, #5 │ │ │ │ + subs r4, r7, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r2, r6, #6 │ │ │ │ + subs r6, r6, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r1, r6 │ │ │ │ + adds r4, r1, r6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r2, #56] @ 0x38 │ │ │ │ + ldr r0, [r3, #56] @ 0x38 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r4, #6 │ │ │ │ + subs r4, r4, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r6, r2, #7 │ │ │ │ + subs r2, r3, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r6, r1, r5 │ │ │ │ + adds r2, r2, r5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [r3, #52] @ 0x34 │ │ │ │ + ldr r6, [r3, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #86 @ 0x56 │ │ │ │ + movs r0, #90 @ 0x5a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #48 @ 0x30 │ │ │ │ + movs r0, #52 @ 0x34 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, r7, #6 │ │ │ │ + subs r4, r7, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r4, r1, r4 │ │ │ │ + adds r0, r2, r4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r3, #48] @ 0x30 │ │ │ │ + ldr r4, [r3, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #174 @ 0xae │ │ │ │ + movs r0, #178 @ 0xb2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #12 │ │ │ │ + movs r0, #16 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r0, #126 @ 0x7e │ │ │ │ + movs r0, #130 @ 0x82 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - adds r0, r1, r3 │ │ │ │ + adds r4, r1, r3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r2, #44] @ 0x2c │ │ │ │ + ldr r0, [r3, #44] @ 0x2c │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 225ba0 >::_M_default_append(unsigned int)@@Base+0x6a3b0> │ │ │ │ @@ -593078,17 +593078,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - asrs r0, r3, #31 │ │ │ │ + asrs r4, r3, #31 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r4, #28] │ │ │ │ + ldr r0, [r5, #28] │ │ │ │ lsls r3, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -593115,17 +593115,17 @@ │ │ │ │ ldr r0, [pc, #16] @ (226594 >::_M_default_append(unsigned int)@@Base+0x6ada4>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ nop │ │ │ │ - subs r0, r0, #5 │ │ │ │ + subs r4, r0, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r0, #24] │ │ │ │ + ldr r0, [r1, #24] │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -593172,21 +593172,21 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #24] @ (226624 >::_M_default_append(unsigned int)@@Base+0x6ae34>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - subs r2, r6, #3 │ │ │ │ + subs r6, r6, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [r6, #16] │ │ │ │ + ldr r2, [r7, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r6, r6, #2 │ │ │ │ + subs r2, r7, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [r7, #12] │ │ │ │ + ldr r6, [r7, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (226690 >::_M_default_append(unsigned int)@@Base+0x6aea0>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -593226,15 +593226,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldrb r2, [r1, #12] │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - subs r4, r7, #1 │ │ │ │ + subs r0, r0, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldrb r2, [r2, #11] │ │ │ │ lsls r0, r0, #2 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -594059,21 +594059,21 @@ │ │ │ │ lsls r7, r1 │ │ │ │ strb r0, [r5, #29] │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r6, [r0, #29] │ │ │ │ lsls r0, r0, #2 │ │ │ │ - adds r6, r4, r2 │ │ │ │ + adds r2, r5, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r0, r1, #24 │ │ │ │ + asrs r4, r1, #24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r1, {r1, r2, r4, r5, r6} │ │ │ │ + ldmia r1, {r1, r3, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r4, r7, #21 │ │ │ │ + asrs r0, r0, #22 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r2, [sp, #40] @ 0x28 │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ str r1, [sp, #16] │ │ │ │ add.w r3, r3, r2, lsl #3 │ │ │ │ vldr d0, [r3] │ │ │ │ ldr.w r3, [sl, #4] │ │ │ │ @@ -594357,73 +594357,73 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #128] @ (22739c >::_M_default_append(unsigned int)@@Base+0x6bbac>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 2269fa >::_M_default_append(unsigned int)@@Base+0x6b20a> │ │ │ │ nop │ │ │ │ - asrs r4, r3, #17 │ │ │ │ + asrs r0, r4, #17 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsh r0, [r4, r2] │ │ │ │ + ldrsh r4, [r4, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r0, #17 │ │ │ │ + asrs r4, r0, #17 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsh r4, [r0, r2] │ │ │ │ + ldrsh r0, [r1, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r6, #15 │ │ │ │ + asrs r6, r6, #15 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsh r6, [r6, r0] │ │ │ │ + ldrsh r2, [r7, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r1, #14 │ │ │ │ + asrs r2, r2, #14 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r2, [r2, r7] │ │ │ │ + ldrb r6, [r2, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r3, #13 │ │ │ │ + asrs r6, r3, #13 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r3, r6] │ │ │ │ + ldrb r2, [r4, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r4, #12 │ │ │ │ + asrs r6, r4, #12 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r6, [r4, r5] │ │ │ │ + ldrb r2, [r5, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r7, #11 │ │ │ │ + asrs r4, r7, #11 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r7, r4] │ │ │ │ + ldrb r0, [r0, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r3, #11 │ │ │ │ + asrs r4, r3, #11 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r3, r4] │ │ │ │ + ldrb r0, [r4, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r7, #10 │ │ │ │ + asrs r4, r7, #10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r4, [r7, r3] │ │ │ │ + ldrb r0, [r0, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r2, #10 │ │ │ │ + asrs r2, r3, #10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r3, r3] │ │ │ │ + ldrb r4, [r3, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r6, #9 │ │ │ │ + asrs r2, r7, #9 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r2, [r7, r2] │ │ │ │ + ldrb r6, [r7, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r4, r7, #8 │ │ │ │ + asrs r0, r0, #9 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r0, r2] │ │ │ │ + ldrb r4, [r0, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r4, r3, #8 │ │ │ │ + asrs r0, r4, #8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r4, r1] │ │ │ │ + ldrb r4, [r4, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r0, #7 │ │ │ │ + asrs r2, r1, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r2, [r1, r0] │ │ │ │ + ldrb r6, [r1, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r5, #6 │ │ │ │ + asrs r4, r5, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r5, r7] │ │ │ │ + ldrh r0, [r6, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #896] @ (227730 >::_M_default_append(unsigned int)@@Base+0x6bf40>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -594764,107 +594764,107 @@ │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ldr r2, [r2, #88] @ 0x58 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r6, r1, #4 │ │ │ │ + asrs r2, r2, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ bl 173e │ │ │ │ - asrs r0, r2, #5 │ │ │ │ + asrs r4, r2, #5 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r6, r6, #6 │ │ │ │ + asrs r2, r7, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsls r7, r1, #15 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r4, r7, #1 │ │ │ │ + asrs r0, r0, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r0, r3] │ │ │ │ + ldrh r4, [r0, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr r6, [r6, #76] @ 0x4c │ │ │ │ lsls r0, r0, #2 │ │ │ │ - asrs r0, r1, #1 │ │ │ │ + asrs r4, r1, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r1, r2] │ │ │ │ + ldrh r0, [r2, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ bl 3c3762 >::resize(unsigned int)@@Base+0xdeb7e> │ │ │ │ bl 321766 >::resize(unsigned int)@@Base+0x3cb82> │ │ │ │ - asrs r2, r1, #32 │ │ │ │ + asrs r6, r1, #32 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r1, r1] │ │ │ │ + ldrh r2, [r2, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r6, #31 │ │ │ │ + lsrs r4, r6, #31 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r6, r0] │ │ │ │ + ldrh r0, [r7, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ bl 28377a >::_M_default_append(unsigned int)@@Base+0xc7f8a> │ │ │ │ - bls.n 227800 >::_M_default_append(unsigned int)@@Base+0x6c010> │ │ │ │ + bls.n 227808 >::_M_default_append(unsigned int)@@Base+0x6c018> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r2, r2, #3 │ │ │ │ + asrs r6, r2, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r2, r3, #30 │ │ │ │ + lsrs r6, r3, #30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [r3, r7] │ │ │ │ + ldr r2, [r4, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r0, #30 │ │ │ │ + lsrs r4, r0, #30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r0, r7] │ │ │ │ + ldr r0, [r1, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bls.n 2277f8 >::_M_default_append(unsigned int)@@Base+0x6c008> │ │ │ │ + bls.n 227800 >::_M_default_append(unsigned int)@@Base+0x6c010> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r2, r3, #2 │ │ │ │ + asrs r6, r3, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r7, #28 │ │ │ │ + lsrs r0, r0, #29 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r0, r6] │ │ │ │ + ldr r4, [r0, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r1, #2 │ │ │ │ + asrs r2, r2, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r2, #3 │ │ │ │ + asrs r0, r3, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r7, #27 │ │ │ │ + lsrs r4, r7, #27 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r7, r4] │ │ │ │ + ldr r0, [r0, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r3, #27 │ │ │ │ + lsrs r6, r3, #27 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r3, r4] │ │ │ │ + ldr r0, [r4, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r4, r3, #2 │ │ │ │ + asrs r0, r4, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r6, [r4, #10] │ │ │ │ + ldrh r2, [r5, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r2, #26 │ │ │ │ + lsrs r6, r2, #26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [r2, r3] │ │ │ │ + ldr r2, [r3, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r6, #1 │ │ │ │ + asrs r2, r7, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r4!, {r3, r5, r6} │ │ │ │ + stmia r4!, {r2, r3, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r1, #25 │ │ │ │ + lsrs r4, r1, #25 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [r1, r2] │ │ │ │ + ldr r0, [r2, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r3, #1 │ │ │ │ + asrs r6, r3, #1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r3, #2 │ │ │ │ + asrs r0, r4, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r0, #24 │ │ │ │ + lsrs r0, r1, #24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [r1, r1] │ │ │ │ + ldr r4, [r1, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r4, r0, #2 │ │ │ │ + asrs r0, r1, #2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r2, r0, #3 │ │ │ │ + asrs r6, r0, #3 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r7, #22 │ │ │ │ + lsrs r2, r0, #23 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r2, [r0, r0] │ │ │ │ + ldr r6, [r0, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2273a0 >::_M_default_append(unsigned int)@@Base+0x6bbb0> │ │ │ │ @@ -594884,17 +594884,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - lsrs r6, r2, #18 │ │ │ │ + lsrs r2, r3, #18 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsb r2, [r3, r3] │ │ │ │ + ldrsb r6, [r3, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -594922,17 +594922,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - lsrs r4, r1, #29 │ │ │ │ + lsrs r0, r2, #29 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsb r0, [r0, r2] │ │ │ │ + ldrsb r4, [r0, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r0 │ │ │ │ @@ -594966,17 +594966,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - lsrs r4, r4, #27 │ │ │ │ + lsrs r0, r5, #27 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsb r0, [r3, r0] │ │ │ │ + ldrsb r4, [r3, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (227974 >::_M_default_append(unsigned int)@@Base+0x6c184>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -595017,15 +595017,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldr r2, [r5, #0] │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r2, r4, #26 │ │ │ │ + lsrs r6, r4, #26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ str r0, [r6, #124] @ 0x7c │ │ │ │ lsls r0, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ @@ -595503,47 +595503,47 @@ │ │ │ │ b.n 227e9c >::_M_default_append(unsigned int)@@Base+0x6c6ac> │ │ │ │ nop │ │ │ │ ... │ │ │ │ str r4, [r4, #120] @ 0x78 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r4, r7, #23 │ │ │ │ + lsrs r0, r0, #24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r5, r4] │ │ │ │ + strb r2, [r6, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ str r0, [r4, #116] @ 0x74 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - lsrs r6, r2, #23 │ │ │ │ + lsrs r2, r3, #23 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r2, #20 │ │ │ │ + lsrs r2, r3, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r0, r1] │ │ │ │ + strb r2, [r1, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r6, #19 │ │ │ │ + lsrs r6, r6, #19 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r2, [r4, r0] │ │ │ │ + strb r6, [r4, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r5, #18 │ │ │ │ + lsrs r6, r5, #18 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r4, r5, #11 │ │ │ │ + lsrs r0, r6, #11 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r2, r4, #11 │ │ │ │ + lsrs r6, r4, #11 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r6, r4, #10 │ │ │ │ + lsrs r2, r5, #10 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsrs r0, r2, #7 │ │ │ │ + lsrs r4, r2, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r4, [r0, r4] │ │ │ │ + str r0, [r1, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r6, #6 │ │ │ │ + lsrs r0, r7, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [r4, r3] │ │ │ │ + str r2, [r5, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r4, #6 │ │ │ │ + lsrs r6, r4, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr.w fp, [sp, #8] │ │ │ │ cmp r4, #0 │ │ │ │ ble.n 227fa6 >::_M_default_append(unsigned int)@@Base+0x6c7b6> │ │ │ │ ldr r3, [sp, #48] @ 0x30 │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ ldr r2, [sp, #44] @ 0x2c │ │ │ │ @@ -595776,39 +595776,39 @@ │ │ │ │ ldr r2, [sp, #24] │ │ │ │ vmov.f64 d7, d0 │ │ │ │ vldr d5, [sp, #16] │ │ │ │ b.n 227e92 >::_M_default_append(unsigned int)@@Base+0x6c6a2> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - lsrs r2, r6, #32 │ │ │ │ + lsrs r6, r6, #32 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - lsls r2, r5, #30 │ │ │ │ + lsls r6, r5, #30 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [pc, #880] @ (22855c >::_M_default_append(unsigned int)@@Base+0x6cd6c>) │ │ │ │ + ldr r6, [pc, #896] @ (22856c >::_M_default_append(unsigned int)@@Base+0x6cd7c>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r4, r6, #27 │ │ │ │ + lsls r0, r7, #27 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [pc, #152] @ (22828c >::_M_default_append(unsigned int)@@Base+0x6ca9c>) │ │ │ │ + ldr r6, [pc, #168] @ (22829c >::_M_default_append(unsigned int)@@Base+0x6caac>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r2, r3, #27 │ │ │ │ + lsls r6, r3, #27 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r6, [pc, #48] @ (22822c >::_M_default_append(unsigned int)@@Base+0x6ca3c>) │ │ │ │ + ldr r6, [pc, #64] @ (22823c >::_M_default_append(unsigned int)@@Base+0x6ca4c>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r6, r1, #26 │ │ │ │ + lsls r2, r2, #26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [pc, #768] @ (228504 >::_M_default_append(unsigned int)@@Base+0x6cd14>) │ │ │ │ + ldr r5, [pc, #784] @ (228514 >::_M_default_append(unsigned int)@@Base+0x6cd24>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r4, r6, #25 │ │ │ │ + lsls r0, r7, #25 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [pc, #664] @ (2284a4 >::_M_default_append(unsigned int)@@Base+0x6ccb4>) │ │ │ │ + ldr r5, [pc, #680] @ (2284b4 >::_M_default_append(unsigned int)@@Base+0x6ccc4>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r2, r3, #25 │ │ │ │ + lsls r6, r3, #25 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r5, [pc, #560] @ (228444 >::_M_default_append(unsigned int)@@Base+0x6cc54>) │ │ │ │ + ldr r5, [pc, #576] @ (228454 >::_M_default_append(unsigned int)@@Base+0x6cc64>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #8 │ │ │ │ @@ -595889,25 +595889,25 @@ │ │ │ │ ldr.w sl, [sp, #4] │ │ │ │ mov r0, sl │ │ │ │ add sp, #8 │ │ │ │ vpop {d8} │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ nop │ │ │ │ ... │ │ │ │ - lsls r6, r7, #20 │ │ │ │ + lsls r2, r0, #21 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #456] @ (2284d0 >::_M_default_append(unsigned int)@@Base+0x6cce0>) │ │ │ │ + ldr r4, [pc, #472] @ (2284e0 >::_M_default_append(unsigned int)@@Base+0x6ccf0>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r0, r3, #20 │ │ │ │ + lsls r4, r3, #20 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #304] @ (228440 >::_M_default_append(unsigned int)@@Base+0x6cc50>) │ │ │ │ + ldr r4, [pc, #320] @ (228450 >::_M_default_append(unsigned int)@@Base+0x6cc60>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r4, r6, #19 │ │ │ │ + lsls r0, r7, #19 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #160] @ (2283b8 >::_M_default_append(unsigned int)@@Base+0x6cbc8>) │ │ │ │ + ldr r4, [pc, #176] @ (2283c8 >::_M_default_append(unsigned int)@@Base+0x6cbd8>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ vabs.f64 d5, d0 │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ @@ -596938,36 +596938,36 @@ │ │ │ │ eors r1, r3 │ │ │ │ ldrh r0, [r2, r0] │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r2, [r6, r7] │ │ │ │ lsls r0, r0, #2 │ │ │ │ - vqadd.u64 q0, q6, q10 │ │ │ │ - vqadd.u16 q0, q1, q10 │ │ │ │ - mcr2 0, 5, r0, cr2, cr4, {3} │ │ │ │ - ldc2l 0, cr0, [ip, #-464]! @ 0xfffffe30 │ │ │ │ - add ip, r5 │ │ │ │ + vqadd.u8 q8, q0, q10 │ │ │ │ + vqadd.u16 q0, q3, q10 │ │ │ │ + mcr2 0, 5, r0, cr6, cr4, {3} │ │ │ │ + stc2 0, cr0, [r0, #464] @ 0x1d0 │ │ │ │ + add r8, r6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r8, #-464] @ 0xfffffe30 │ │ │ │ - add sl, r1 │ │ │ │ + ldc2l 0, cr0, [ip, #-464] @ 0xfffffe30 │ │ │ │ + add lr, r1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc2 0, cr0, [sl, #-464]! @ 0xfffffe30 │ │ │ │ - add r4, sp │ │ │ │ + ldc2 0, cr0, [lr, #-464]! @ 0xfffffe30 │ │ │ │ + add r0, lr │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc2 0, cr0, [lr, #-464]! @ 0xfffffe30 │ │ │ │ - stc2 0, cr0, [sl], #464 @ 0x1d0 │ │ │ │ - stc2l 0, cr0, [r2], #-464 @ 0xfffffe30 │ │ │ │ - @ instruction: 0xfb480074 │ │ │ │ - @ instruction: 0xfaf60074 │ │ │ │ - @ instruction: 0xfa0c0074 │ │ │ │ - adcs r0, r0 │ │ │ │ + ldc2 0, cr0, [r2, #-464]! @ 0xfffffe30 │ │ │ │ + stc2 0, cr0, [lr], #464 @ 0x1d0 │ │ │ │ + stc2l 0, cr0, [r6], #-464 @ 0xfffffe30 │ │ │ │ + @ instruction: 0xfb4c0074 │ │ │ │ + @ instruction: 0xfafa0074 │ │ │ │ + @ instruction: 0xfa100074 │ │ │ │ + adcs r4, r0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr??.w r0, [r0, #116] @ 0x74 │ │ │ │ - asrs r4, r4 │ │ │ │ + ldr??.w r0, [r4, #116] @ 0x74 │ │ │ │ + asrs r0, r5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr.w r3, [r0, #176] @ 0xb0 │ │ │ │ ldr.w r2, [r3, #224] @ 0xe0 │ │ │ │ cmp r2, #0 │ │ │ │ blt.w 2291da >::_M_default_append(unsigned int)@@Base+0x6d9ea> │ │ │ │ vldr d7, [r3, #72] @ 0x48 │ │ │ │ vmov.f64 d8, d7 │ │ │ │ @@ -597341,16 +597341,16 @@ │ │ │ │ it ge │ │ │ │ movge r3, r9 │ │ │ │ subs r3, #1 │ │ │ │ bmi.w 228c88 >::_M_default_append(unsigned int)@@Base+0x6d498> │ │ │ │ mov r6, r3 │ │ │ │ b.n 229326 >::_M_default_append(unsigned int)@@Base+0x6db36> │ │ │ │ ... │ │ │ │ - addw r0, r8, #2164 @ 0x874 │ │ │ │ - subs r5, #60 @ 0x3c │ │ │ │ + addw r0, ip, #2164 @ 0x874 │ │ │ │ + subs r5, #64 @ 0x40 │ │ │ │ lsls r3, r6, #1 │ │ │ │ subs r6, #1 │ │ │ │ bcc.w 228c88 >::_M_default_append(unsigned int)@@Base+0x6d498> │ │ │ │ ldr r1, [sp, #136] @ 0x88 │ │ │ │ mov r0, r4 │ │ │ │ add.w r1, r1, r6, lsl #2 │ │ │ │ bl 622e84 │ │ │ │ @@ -597644,19 +597644,19 @@ │ │ │ │ mov r4, r7 │ │ │ │ ldr r3, [sp, #112] @ 0x70 │ │ │ │ cmp r3, #0 │ │ │ │ blt.w 2297aa >::_M_default_append(unsigned int)@@Base+0x6dfba> │ │ │ │ mov r6, r3 │ │ │ │ b.n 2296ce >::_M_default_append(unsigned int)@@Base+0x6dede> │ │ │ │ ... │ │ │ │ - eor.w r0, sl, #15990784 @ 0xf40000 │ │ │ │ - subs r3, #190 @ 0xbe │ │ │ │ + eor.w r0, lr, #15990784 @ 0xf40000 │ │ │ │ + subs r3, #194 @ 0xc2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movt r0, #41076 @ 0xa074 │ │ │ │ - subs r1, #254 @ 0xfe │ │ │ │ + movt r0, #57460 @ 0xe074 │ │ │ │ + subs r2, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr r3, [sp, #168] @ 0xa8 │ │ │ │ cbz r3, 2296ca >::_M_default_append(unsigned int)@@Base+0x6deda> │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ movs r2, #15 │ │ │ │ str r2, [r3, #0] │ │ │ │ subs r6, #1 │ │ │ │ @@ -597991,70 +597991,70 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #160] @ (229ae0 >::_M_default_append(unsigned int)@@Base+0x6e2f0>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 228e1c >::_M_default_append(unsigned int)@@Base+0x6d62c> │ │ │ │ nop │ │ │ │ - @ instruction: 0xf0d20074 │ │ │ │ - subs r0, #6 │ │ │ │ + @ instruction: 0xf0d60074 │ │ │ │ + subs r0, #10 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bics.w r0, ip, #116 @ 0x74 │ │ │ │ - adds r7, #112 @ 0x70 │ │ │ │ + orr.w r0, r0, #116 @ 0x74 │ │ │ │ + adds r7, #116 @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vshr.s16 q0, q10, #14 │ │ │ │ - adds r6, #198 @ 0xc6 │ │ │ │ + vshr.s16 q0, q10, #10 │ │ │ │ + adds r6, #202 @ 0xca │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vqadd.s32 q8, q4, q10 │ │ │ │ - adds r6, #156 @ 0x9c │ │ │ │ + vqadd.s32 q8, q6, q10 │ │ │ │ + adds r6, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vqadd.s8 q8, q0, q10 │ │ │ │ - adds r6, #116 @ 0x74 │ │ │ │ + vqadd.s8 q8, q2, q10 │ │ │ │ + adds r6, #120 @ 0x78 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vqadd.s16 q0, q7, q10 │ │ │ │ - adds r6, #82 @ 0x52 │ │ │ │ + vqadd.s32 q0, q1, q10 │ │ │ │ + adds r6, #86 @ 0x56 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vqadd.s8 q0, q0, q10 │ │ │ │ - adds r6, #50 @ 0x32 │ │ │ │ + vqadd.s8 q0, q2, q10 │ │ │ │ + adds r6, #54 @ 0x36 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 7, r0, cr4, cr4, {3} │ │ │ │ - adds r6, #22 │ │ │ │ + mcr 0, 7, r0, cr8, cr4, {3} │ │ │ │ + adds r6, #26 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 6, r0, cr8, cr4, {3} │ │ │ │ - adds r5, #250 @ 0xfa │ │ │ │ + mcr 0, 6, r0, cr12, cr4, {3} │ │ │ │ + adds r5, #254 @ 0xfe │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 5, r0, cr12, cr4, {3} │ │ │ │ - adds r5, #222 @ 0xde │ │ │ │ + mrc 0, 5, r0, cr0, cr4, {3} │ │ │ │ + adds r5, #226 @ 0xe2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 4, r0, cr14, cr4, {3} │ │ │ │ - adds r5, #192 @ 0xc0 │ │ │ │ + mrc 0, 4, r0, cr2, cr4, {3} │ │ │ │ + adds r5, #196 @ 0xc4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mrc 0, 3, r0, cr2, cr4, {3} │ │ │ │ - adds r5, #164 @ 0xa4 │ │ │ │ + mrc 0, 3, r0, cr6, cr4, {3} │ │ │ │ + adds r5, #168 @ 0xa8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mrc 0, 2, r0, cr6, cr4, {3} │ │ │ │ - adds r5, #136 @ 0x88 │ │ │ │ + mrc 0, 2, r0, cr10, cr4, {3} │ │ │ │ + adds r5, #140 @ 0x8c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mrc 0, 1, r0, cr6, cr4, {3} │ │ │ │ - adds r5, #106 @ 0x6a │ │ │ │ + mrc 0, 1, r0, cr10, cr4, {3} │ │ │ │ + adds r5, #110 @ 0x6e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 0, r0, cr4, cr4, {3} │ │ │ │ - adds r5, #54 @ 0x36 │ │ │ │ + mcr 0, 0, r0, cr8, cr4, {3} │ │ │ │ + adds r5, #58 @ 0x3a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [r8, #464]! @ 0x1d0 │ │ │ │ - adds r5, #26 │ │ │ │ + stcl 0, cr0, [ip, #464]! @ 0x1d0 │ │ │ │ + adds r5, #30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [ip, #464] @ 0x1d0 │ │ │ │ - adds r4, #254 @ 0xfe │ │ │ │ + ldcl 0, cr0, [r0, #464] @ 0x1d0 │ │ │ │ + adds r5, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc 0, cr0, [r0, #464]! @ 0x1d0 │ │ │ │ - adds r4, #226 @ 0xe2 │ │ │ │ + ldc 0, cr0, [r4, #464]! @ 0x1d0 │ │ │ │ + adds r4, #230 @ 0xe6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc 0, cr0, [r2, #464] @ 0x1d0 │ │ │ │ - stcl 0, cr0, [r0, #464] @ 0x1d0 │ │ │ │ + ldc 0, cr0, [r6, #464] @ 0x1d0 │ │ │ │ + stcl 0, cr0, [r4, #464] @ 0x1d0 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #864] @ (229e54 >::_M_default_append(unsigned int)@@Base+0x6e664>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r3, [pc, #864] @ (229e58 >::_M_default_append(unsigned int)@@Base+0x6e668>) │ │ │ │ @@ -598389,84 +598389,84 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 229b8e >::_M_default_append(unsigned int)@@Base+0x6e39e> │ │ │ │ mov r6, r9 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldcl 0, cr0, [r2], {116} @ 0x74 │ │ │ │ + ldcl 0, cr0, [r6], {116} @ 0x74 │ │ │ │ @ instruction: 0xebefffff │ │ │ │ - ldcl 0, cr0, [r0], {116} @ 0x74 │ │ │ │ - ldc 0, cr0, [r6, #-464] @ 0xfffffe30 │ │ │ │ + ldcl 0, cr0, [r4], {116} @ 0x74 │ │ │ │ + ldc 0, cr0, [sl, #-464] @ 0xfffffe30 │ │ │ │ lsls r3, r0, #15 │ │ │ │ movs r0, r0 │ │ │ │ - mcrr 0, 7, r0, ip, cr4 │ │ │ │ - adds r3, #128 @ 0x80 │ │ │ │ + mrrc 0, 7, r0, r0, cr4 @ │ │ │ │ + adds r3, #132 @ 0x84 │ │ │ │ lsls r3, r6, #1 │ │ │ │ cmp lr, r6 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - ldc 0, cr0, [r8], {116} @ 0x74 │ │ │ │ - adds r3, #76 @ 0x4c │ │ │ │ + ldc 0, cr0, [ip], {116} @ 0x74 │ │ │ │ + adds r3, #80 @ 0x50 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ble.n 229efe >::_M_default_append(unsigned int)@@Base+0x6e70e> │ │ │ │ vqdmulh.s , , d1[0] │ │ │ │ - @ instruction: 0xffffebda │ │ │ │ + @ instruction: 0xffffebde │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r3, #14 │ │ │ │ + adds r3, #18 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rsb r0, r0, r4, ror #1 │ │ │ │ - adds r2, #244 @ 0xf4 │ │ │ │ + rsb r0, r4, r4, ror #1 │ │ │ │ + adds r2, #248 @ 0xf8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ bgt.n 229ee6 >::_M_default_append(unsigned int)@@Base+0x6e6f6> │ │ │ │ - vcvt.f16.u16 q15, q13, #1 │ │ │ │ + vcvt.f16.u16 q15, q15, #1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stc 0, cr0, [ip], #-464 @ 0xfffffe30 │ │ │ │ - sbc.w r0, ip, r4, ror #1 │ │ │ │ - adds r2, #160 @ 0xa0 │ │ │ │ + ldc 0, cr0, [r0], #-464 @ 0xfffffe30 │ │ │ │ + sbcs.w r0, r0, r4, ror #1 │ │ │ │ + adds r2, #164 @ 0xa4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adcs.w r0, r2, r4, ror #1 │ │ │ │ - adds r2, #134 @ 0x86 │ │ │ │ + adcs.w r0, r6, r4, ror #1 │ │ │ │ + adds r2, #138 @ 0x8a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc 0, cr0, [r8], #-464 @ 0xfffffe30 │ │ │ │ - ldcl 0, cr0, [lr], #-464 @ 0xfffffe30 │ │ │ │ - add.w r0, lr, r4, ror #1 │ │ │ │ - adds r2, #66 @ 0x42 │ │ │ │ + ldc 0, cr0, [ip], #-464 @ 0xfffffe30 │ │ │ │ + stc 0, cr0, [r2], {116} @ 0x74 │ │ │ │ + adds.w r0, r2, r4, ror #1 │ │ │ │ + adds r2, #70 @ 0x46 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mrrc 0, 7, r0, lr, cr4 │ │ │ │ - ldc 0, cr0, [r4], #464 @ 0x1d0 │ │ │ │ - @ instruction: 0xead40074 │ │ │ │ - adds r2, #8 │ │ │ │ + stcl 0, cr0, [r2], #-464 @ 0xfffffe30 │ │ │ │ + ldc 0, cr0, [r8], #464 @ 0x1d0 │ │ │ │ + @ instruction: 0xead80074 │ │ │ │ + adds r2, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xeab60074 │ │ │ │ - adds r1, #232 @ 0xe8 │ │ │ │ + @ instruction: 0xeaba0074 │ │ │ │ + adds r1, #236 @ 0xec │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldcl 0, cr0, [ip], #-464 @ 0xfffffe30 │ │ │ │ - stcl 0, cr0, [r2], {116} @ 0x74 │ │ │ │ - orns r0, sl, r4, ror #1 │ │ │ │ - adds r1, #174 @ 0xae │ │ │ │ + stc 0, cr0, [r0], {116} @ 0x74 │ │ │ │ + stcl 0, cr0, [r6], {116} @ 0x74 │ │ │ │ + orns r0, lr, r4, ror #1 │ │ │ │ + adds r1, #178 @ 0xb2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [r6], #464 @ 0x1d0 │ │ │ │ - ldc 0, cr0, [lr], {116} @ 0x74 │ │ │ │ - bics.w r0, ip, r4, ror #1 │ │ │ │ - adds r1, #112 @ 0x70 │ │ │ │ + stcl 0, cr0, [sl], #464 @ 0x1d0 │ │ │ │ + stc 0, cr0, [r2], #464 @ 0x1d0 │ │ │ │ + orr.w r0, r0, r4, ror #1 │ │ │ │ + adds r1, #116 @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [r8], {116} @ 0x74 │ │ │ │ - ldc 0, cr0, [r2, #-464]! @ 0xfffffe30 │ │ │ │ - and.w r0, r2, r4, ror #1 │ │ │ │ - adds r1, #54 @ 0x36 │ │ │ │ + stcl 0, cr0, [ip], {116} @ 0x74 │ │ │ │ + ldc 0, cr0, [r6, #-464]! @ 0xfffffe30 │ │ │ │ + and.w r0, r6, r4, ror #1 │ │ │ │ + adds r1, #58 @ 0x3a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc 0, cr0, [sl, #-464] @ 0xfffffe30 │ │ │ │ - stcl 0, cr0, [r4, #-464]! @ 0xfffffe30 │ │ │ │ - strd r0, r0, [r8, #464] @ 0x1d0 │ │ │ │ - adds r0, #252 @ 0xfc │ │ │ │ + ldc 0, cr0, [lr, #-464] @ 0xfffffe30 │ │ │ │ + stcl 0, cr0, [r8, #-464]! @ 0xfffffe30 │ │ │ │ + strd r0, r0, [ip, #464] @ 0x1d0 │ │ │ │ + adds r1, #0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [r6, #-464] @ 0xfffffe30 │ │ │ │ - ldc 0, cr0, [r4, #464] @ 0x1d0 │ │ │ │ - @ instruction: 0xe9880074 │ │ │ │ - adds r0, #188 @ 0xbc │ │ │ │ + stcl 0, cr0, [sl, #-464] @ 0xfffffe30 │ │ │ │ + ldc 0, cr0, [r8, #464] @ 0x1d0 │ │ │ │ + @ instruction: 0xe98c0074 │ │ │ │ + adds r0, #192 @ 0xc0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 229ae4 >::_M_default_append(unsigned int)@@Base+0x6e2f4> │ │ │ │ @@ -598487,16 +598487,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrd r0, r0, [r0], #-464 @ 0x1d0 │ │ │ │ - cmp r7, #164 @ 0xa4 │ │ │ │ + ldrd r0, r0, [r4], #-464 @ 0x1d0 │ │ │ │ + cmp r7, #168 @ 0xa8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ @@ -598539,15 +598539,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ sbcs r2, r6 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stc 0, cr0, [r2], #-464 @ 0xfffffe30 │ │ │ │ + stc 0, cr0, [r6], #-464 @ 0xfffffe30 │ │ │ │ adcs r0, r7 │ │ │ │ lsls r0, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3928] @ 0xf58 │ │ │ │ ldr.w r2, [pc, #1368] @ 22a568 >::_M_default_append(unsigned int)@@Base+0x6ed78> │ │ │ │ @@ -599049,48 +599049,48 @@ │ │ │ │ ... │ │ │ │ asrs r0, r6 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r2, r1 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - bic.w r0, r4, r4, ror #1 │ │ │ │ - ldrd r0, r0, [lr], #464 @ 0x1d0 │ │ │ │ - cmp r4, #6 │ │ │ │ + bic.w r0, r8, r4, ror #1 │ │ │ │ + stmdb r2, {r2, r4, r5, r6} │ │ │ │ + cmp r4, #10 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strd r0, r0, [r0], #464 @ 0x1d0 │ │ │ │ - cmp r3, #232 @ 0xe8 │ │ │ │ + strd r0, r0, [r4], #464 @ 0x1d0 │ │ │ │ + cmp r3, #236 @ 0xec │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xe8d20074 │ │ │ │ - str r4, [r4, #116] @ 0x74 │ │ │ │ + @ instruction: 0xe8d60074 │ │ │ │ + str r0, [r5, #116] @ 0x74 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia.w r8, {r2, r4, r5, r6} │ │ │ │ - strd r0, r0, [r6], #-464 @ 0x1d0 │ │ │ │ - @ instruction: 0xe8140074 │ │ │ │ - cmp r3, #28 │ │ │ │ + stmia.w ip, {r2, r4, r5, r6} │ │ │ │ + strd r0, r0, [sl], #-464 @ 0x1d0 │ │ │ │ + @ instruction: 0xe8180074 │ │ │ │ + cmp r3, #32 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a594 >::_M_default_append(unsigned int)@@Base+0x6eda4> │ │ │ │ + b.n 22a59c >::_M_default_append(unsigned int)@@Base+0x6edac> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r3, #0 │ │ │ │ + cmp r3, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a560 >::_M_default_append(unsigned int)@@Base+0x6ed70> │ │ │ │ + b.n 22a568 >::_M_default_append(unsigned int)@@Base+0x6ed78> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r2, #226 @ 0xe2 │ │ │ │ + cmp r2, #230 @ 0xe6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a4e0 >::_M_default_append(unsigned int)@@Base+0x6ecf0> │ │ │ │ + b.n 22a4e8 >::_M_default_append(unsigned int)@@Base+0x6ecf8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r2, #158 @ 0x9e │ │ │ │ + cmp r2, #162 @ 0xa2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a498 >::_M_default_append(unsigned int)@@Base+0x6eca8> │ │ │ │ + b.n 22a4a0 >::_M_default_append(unsigned int)@@Base+0x6ecb0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r2, #118 @ 0x76 │ │ │ │ + cmp r2, #122 @ 0x7a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a3d0 >::_M_default_append(unsigned int)@@Base+0x6ebe0> │ │ │ │ + b.n 22a3d8 >::_M_default_append(unsigned int)@@Base+0x6ebe8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22a398 >::_M_default_append(unsigned int)@@Base+0x6eba8> │ │ │ │ + b.n 22a3a0 >::_M_default_append(unsigned int)@@Base+0x6ebb0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ mov r3, r5 │ │ │ │ ldr r5, [sp, #32] │ │ │ │ mov r4, r0 │ │ │ │ str r3, [sp, #8] │ │ │ │ add r3, sp, #104 @ 0x68 │ │ │ │ str r3, [sp, #20] │ │ │ │ @@ -599779,174 +599779,174 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #340] @ (22ae30 >::_M_default_append(unsigned int)@@Base+0x6f640>) │ │ │ │ mov r1, r6 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 22a470 >::_M_default_append(unsigned int)@@Base+0x6ec80> │ │ │ │ ... │ │ │ │ - b.n 22a938 >::_M_default_append(unsigned int)@@Base+0x6f148> │ │ │ │ + b.n 22a940 >::_M_default_append(unsigned int)@@Base+0x6f150> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22a8e0 >::_M_default_append(unsigned int)@@Base+0x6f0f0> │ │ │ │ + b.n 22a8e8 >::_M_default_append(unsigned int)@@Base+0x6f0f8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #250 @ 0xfa │ │ │ │ + cmp r0, #254 @ 0xfe │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a8ac >::_M_default_append(unsigned int)@@Base+0x6f0bc> │ │ │ │ + b.n 22a8b4 >::_M_default_append(unsigned int)@@Base+0x6f0c4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #218 @ 0xda │ │ │ │ + cmp r0, #222 @ 0xde │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a86c >::_M_default_append(unsigned int)@@Base+0x6f07c> │ │ │ │ + b.n 22a874 >::_M_default_append(unsigned int)@@Base+0x6f084> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #184 @ 0xb8 │ │ │ │ + cmp r0, #188 @ 0xbc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a7fc >::_M_default_append(unsigned int)@@Base+0x6f00c> │ │ │ │ + b.n 22a804 >::_M_default_append(unsigned int)@@Base+0x6f014> │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsls r5, r3, #30 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 22a860 >::_M_default_append(unsigned int)@@Base+0x6f070> │ │ │ │ + b.n 22a868 >::_M_default_append(unsigned int)@@Base+0x6f078> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22a810 >::_M_default_append(unsigned int)@@Base+0x6f020> │ │ │ │ + b.n 22a818 >::_M_default_append(unsigned int)@@Base+0x6f028> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22a6f0 >::_M_default_append(unsigned int)@@Base+0x6ef00> │ │ │ │ + b.n 22a6f8 >::_M_default_append(unsigned int)@@Base+0x6ef08> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #238 @ 0xee │ │ │ │ + movs r7, #242 @ 0xf2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a6c0 >::_M_default_append(unsigned int)@@Base+0x6eed0> │ │ │ │ + b.n 22a6c8 >::_M_default_append(unsigned int)@@Base+0x6eed8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #208 @ 0xd0 │ │ │ │ + movs r7, #212 @ 0xd4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b508 >::_M_default_append(unsigned int)@@Base+0x6fd18> │ │ │ │ + b.n 22b510 >::_M_default_append(unsigned int)@@Base+0x6fd20> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 22a660 >::_M_default_append(unsigned int)@@Base+0x6ee70> │ │ │ │ + b.n 22a668 >::_M_default_append(unsigned int)@@Base+0x6ee78> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #156 @ 0x9c │ │ │ │ + movs r7, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a628 >::_M_default_append(unsigned int)@@Base+0x6ee38> │ │ │ │ + b.n 22a630 >::_M_default_append(unsigned int)@@Base+0x6ee40> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22a6bc >::_M_default_append(unsigned int)@@Base+0x6eecc> │ │ │ │ + b.n 22a6c4 >::_M_default_append(unsigned int)@@Base+0x6eed4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22a5fc >::_M_default_append(unsigned int)@@Base+0x6ee0c> │ │ │ │ + b.n 22a604 >::_M_default_append(unsigned int)@@Base+0x6ee14> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #96 @ 0x60 │ │ │ │ + movs r7, #100 @ 0x64 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a5c8 >::_M_default_append(unsigned int)@@Base+0x6edd8> │ │ │ │ + b.n 22a5d0 >::_M_default_append(unsigned int)@@Base+0x6ede0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #66 @ 0x42 │ │ │ │ + movs r7, #70 @ 0x46 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22a594 >::_M_default_append(unsigned int)@@Base+0x6eda4> │ │ │ │ + b.n 22a59c >::_M_default_append(unsigned int)@@Base+0x6edac> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #38 @ 0x26 │ │ │ │ + movs r7, #42 @ 0x2a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b398 >::_M_default_append(unsigned int)@@Base+0x6fba8> │ │ │ │ + b.n 22b3a0 >::_M_default_append(unsigned int)@@Base+0x6fbb0> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 22b540 >::_M_default_append(unsigned int)@@Base+0x6fd50> │ │ │ │ + b.n 22b548 >::_M_default_append(unsigned int)@@Base+0x6fd58> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r6, #246 @ 0xf6 │ │ │ │ + movs r6, #250 @ 0xfa │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r5, r6] │ │ │ │ + ldrh r2, [r6, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22b4ec >::_M_default_append(unsigned int)@@Base+0x6fcfc> │ │ │ │ + b.n 22b4f4 >::_M_default_append(unsigned int)@@Base+0x6fd04> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r6, #198 @ 0xc6 │ │ │ │ + movs r6, #202 @ 0xca │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b4a0 >::_M_default_append(unsigned int)@@Base+0x6fcb0> │ │ │ │ + b.n 22b4a8 >::_M_default_append(unsigned int)@@Base+0x6fcb8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r6, #156 @ 0x9c │ │ │ │ + movs r6, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r5, #86 @ 0x56 │ │ │ │ + adds r5, #90 @ 0x5a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22b430 >::_M_default_append(unsigned int)@@Base+0x6fc40> │ │ │ │ + b.n 22b438 >::_M_default_append(unsigned int)@@Base+0x6fc48> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r6, #94 @ 0x5e │ │ │ │ + movs r6, #98 @ 0x62 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf5940072 │ │ │ │ - b.n 22b3d8 >::_M_default_append(unsigned int)@@Base+0x6fbe8> │ │ │ │ + @ instruction: 0xf5980072 │ │ │ │ + b.n 22b3e0 >::_M_default_append(unsigned int)@@Base+0x6fbf0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r6, #44 @ 0x2c │ │ │ │ + movs r6, #48 @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b388 >::_M_default_append(unsigned int)@@Base+0x6fb98> │ │ │ │ + b.n 22b390 >::_M_default_append(unsigned int)@@Base+0x6fba0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r6, #0 │ │ │ │ + movs r6, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b334 >::_M_default_append(unsigned int)@@Base+0x6fb44> │ │ │ │ + b.n 22b33c >::_M_default_append(unsigned int)@@Base+0x6fb4c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r5, #210 @ 0xd2 │ │ │ │ + movs r5, #214 @ 0xd6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b2e0 >::_M_default_append(unsigned int)@@Base+0x6faf0> │ │ │ │ + b.n 22b2e8 >::_M_default_append(unsigned int)@@Base+0x6faf8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r5, #164 @ 0xa4 │ │ │ │ + movs r5, #168 @ 0xa8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [pc, #184] @ (22ae64 >::_M_default_append(unsigned int)@@Base+0x6f674>) │ │ │ │ + ldr r6, [pc, #200] @ (22ae74 >::_M_default_append(unsigned int)@@Base+0x6f684>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r0, [r0, #16] │ │ │ │ + str r4, [r0, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r7, pc, #128 @ (adr r7, 22ae34 >::_M_default_append(unsigned int)@@Base+0x6f644>) │ │ │ │ + add r7, pc, #144 @ (adr r7, 22ae44 >::_M_default_append(unsigned int)@@Base+0x6f654>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r6, #34 @ 0x22 │ │ │ │ + movs r6, #38 @ 0x26 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r6, r4] │ │ │ │ + ldr r6, [r6, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r2, r0] │ │ │ │ + ldrh r6, [r2, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22b1d8 >::_M_default_append(unsigned int)@@Base+0x6f9e8> │ │ │ │ + b.n 22b1e0 >::_M_default_append(unsigned int)@@Base+0x6f9f0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r5, #18 │ │ │ │ + movs r5, #22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b1ac >::_M_default_append(unsigned int)@@Base+0x6f9bc> │ │ │ │ + b.n 22b1b4 >::_M_default_append(unsigned int)@@Base+0x6f9c4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #248 @ 0xf8 │ │ │ │ + movs r4, #252 @ 0xfc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b160 >::_M_default_append(unsigned int)@@Base+0x6f970> │ │ │ │ + b.n 22b168 >::_M_default_append(unsigned int)@@Base+0x6f978> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #206 @ 0xce │ │ │ │ + movs r4, #210 @ 0xd2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b114 >::_M_default_append(unsigned int)@@Base+0x6f924> │ │ │ │ + b.n 22b11c >::_M_default_append(unsigned int)@@Base+0x6f92c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #164 @ 0xa4 │ │ │ │ + movs r4, #168 @ 0xa8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b0d0 >::_M_default_append(unsigned int)@@Base+0x6f8e0> │ │ │ │ + b.n 22b0d8 >::_M_default_append(unsigned int)@@Base+0x6f8e8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #126 @ 0x7e │ │ │ │ + movs r4, #130 @ 0x82 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b068 >::_M_default_append(unsigned int)@@Base+0x6f878> │ │ │ │ + b.n 22b070 >::_M_default_append(unsigned int)@@Base+0x6f880> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #70 @ 0x46 │ │ │ │ + movs r4, #74 @ 0x4a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22b024 >::_M_default_append(unsigned int)@@Base+0x6f834> │ │ │ │ + b.n 22b02c >::_M_default_append(unsigned int)@@Base+0x6f83c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #32 │ │ │ │ + movs r4, #36 @ 0x24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22af40 >::_M_default_append(unsigned int)@@Base+0x6f750> │ │ │ │ + b.n 22af48 >::_M_default_append(unsigned int)@@Base+0x6f758> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22ae74 >::_M_default_append(unsigned int)@@Base+0x6f684> │ │ │ │ + b.n 22ae7c >::_M_default_append(unsigned int)@@Base+0x6f68c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r3, #66 @ 0x42 │ │ │ │ + movs r3, #70 @ 0x46 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22ae40 >::_M_default_append(unsigned int)@@Base+0x6f650> │ │ │ │ + b.n 22ae48 >::_M_default_append(unsigned int)@@Base+0x6f658> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r3, #36 @ 0x24 │ │ │ │ + movs r3, #40 @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 22ae14 >::_M_default_append(unsigned int)@@Base+0x6f624> │ │ │ │ + b.n 22ae1c >::_M_default_append(unsigned int)@@Base+0x6f62c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r3, #10 │ │ │ │ + movs r3, #14 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - svc 164 @ 0xa4 │ │ │ │ + svc 168 @ 0xa8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #172 @ 0xac │ │ │ │ + movs r2, #176 @ 0xb0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - svc 134 @ 0x86 │ │ │ │ + svc 138 @ 0x8a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #142 @ 0x8e │ │ │ │ + movs r2, #146 @ 0x92 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - svc 84 @ 0x54 │ │ │ │ + svc 88 @ 0x58 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #92 @ 0x5c │ │ │ │ + movs r2, #96 @ 0x60 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - svc 34 @ 0x22 │ │ │ │ + svc 38 @ 0x26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #42 @ 0x2a │ │ │ │ + movs r2, #46 @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -599980,17 +599980,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ble.n 22af80 >::_M_default_append(unsigned int)@@Base+0x6f790> │ │ │ │ + ble.n 22af88 >::_M_default_append(unsigned int)@@Base+0x6f798> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r0, #118 @ 0x76 │ │ │ │ + movs r0, #122 @ 0x7a │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1064] @ 22b2e0 >::_M_default_append(unsigned int)@@Base+0x6faf0> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -600383,121 +600383,121 @@ │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ adds r2, #134 @ 0x86 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ble.n 22b2ec >::_M_default_append(unsigned int)@@Base+0x6fafc> │ │ │ │ + ble.n 22b2f4 >::_M_default_append(unsigned int)@@Base+0x6fb04> │ │ │ │ lsls r4, r6, #1 │ │ │ │ bl 3312ee >::resize(unsigned int)@@Base+0x4c70a> │ │ │ │ - ble.n 22b3c4 >::_M_default_append(unsigned int)@@Base+0x6fbd4> │ │ │ │ + ble.n 22b3cc >::_M_default_append(unsigned int)@@Base+0x6fbdc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b2ec >::_M_default_append(unsigned int)@@Base+0x6fafc> │ │ │ │ + bgt.n 22b2f4 >::_M_default_append(unsigned int)@@Base+0x6fb04> │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsls r3, r2, #18 │ │ │ │ movs r0, r0 │ │ │ │ - bgt.n 22b268 >::_M_default_append(unsigned int)@@Base+0x6fa78> │ │ │ │ + bgt.n 22b270 >::_M_default_append(unsigned int)@@Base+0x6fa80> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, r7, #6 │ │ │ │ + subs r0, r0, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ adds r1, #242 @ 0xf2 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - bgt.n 22b20c >::_M_default_append(unsigned int)@@Base+0x6fa1c> │ │ │ │ + bgt.n 22b214 >::_M_default_append(unsigned int)@@Base+0x6fa24> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r0, r1, #6 │ │ │ │ + subs r4, r1, #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ @ instruction: 0xefefffff │ │ │ │ - strb r0, [r3, r5] │ │ │ │ + strb r4, [r3, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 22b348 >::_M_default_append(unsigned int)@@Base+0x6fb58> │ │ │ │ + ble.n 22b350 >::_M_default_append(unsigned int)@@Base+0x6fb60> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b34c >::_M_default_append(unsigned int)@@Base+0x6fb5c> │ │ │ │ + bgt.n 22b354 >::_M_default_append(unsigned int)@@Base+0x6fb64> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, r3, #4 │ │ │ │ + subs r2, r4, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - blt.n 22b320 >::_M_default_append(unsigned int)@@Base+0x6fb30> │ │ │ │ + bgt.n 22b328 >::_M_default_append(unsigned int)@@Base+0x6fb38> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, r0, #4 │ │ │ │ + subs r0, r1, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r2, r6] │ │ │ │ + strb r6, [r2, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b2c4 >::_M_default_append(unsigned int)@@Base+0x6fad4> │ │ │ │ + bgt.n 22b2cc >::_M_default_append(unsigned int)@@Base+0x6fadc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b2bc >::_M_default_append(unsigned int)@@Base+0x6facc> │ │ │ │ + bgt.n 22b2c4 >::_M_default_append(unsigned int)@@Base+0x6fad4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b304 >::_M_default_append(unsigned int)@@Base+0x6fb14> │ │ │ │ + bgt.n 22b30c >::_M_default_append(unsigned int)@@Base+0x6fb1c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 22b258 >::_M_default_append(unsigned int)@@Base+0x6fa68> │ │ │ │ + blt.n 22b260 >::_M_default_append(unsigned int)@@Base+0x6fa70> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, r2, #2 │ │ │ │ + subs r0, r3, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - blt.n 22b42c >::_M_default_append(unsigned int)@@Base+0x6fc3c> │ │ │ │ + blt.n 22b434 >::_M_default_append(unsigned int)@@Base+0x6fc44> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, r7, #1 │ │ │ │ + subs r6, r7, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bgt.n 22b2a8 >::_M_default_append(unsigned int)@@Base+0x6fab8> │ │ │ │ + bgt.n 22b2b0 >::_M_default_append(unsigned int)@@Base+0x6fac0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b308 >::_M_default_append(unsigned int)@@Base+0x6fb18> │ │ │ │ + bgt.n 22b310 >::_M_default_append(unsigned int)@@Base+0x6fb20> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 22b3b4 >::_M_default_append(unsigned int)@@Base+0x6fbc4> │ │ │ │ + blt.n 22b3bc >::_M_default_append(unsigned int)@@Base+0x6fbcc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, r6, #0 │ │ │ │ + subs r2, r7, #0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r6, [r4, r1] │ │ │ │ + ldrsb r2, [r5, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b2cc >::_M_default_append(unsigned int)@@Base+0x6fadc> │ │ │ │ + bgt.n 22b2d4 >::_M_default_append(unsigned int)@@Base+0x6fae4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22b350 >::_M_default_append(unsigned int)@@Base+0x6fb60> │ │ │ │ + bge.n 22b358 >::_M_default_append(unsigned int)@@Base+0x6fb68> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, r7, #7 │ │ │ │ + subs r0, r0, #0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bge.n 22b31c >::_M_default_append(unsigned int)@@Base+0x6fb2c> │ │ │ │ + bge.n 22b324 >::_M_default_append(unsigned int)@@Base+0x6fb34> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, r3, #7 │ │ │ │ + adds r0, r4, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r4, r7] │ │ │ │ + ldrh r0, [r5, r7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b468 >::_M_default_append(unsigned int)@@Base+0x6fc78> │ │ │ │ + bgt.n 22b470 >::_M_default_append(unsigned int)@@Base+0x6fc80> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22b2b4 >::_M_default_append(unsigned int)@@Base+0x6fac4> │ │ │ │ + bge.n 22b2bc >::_M_default_append(unsigned int)@@Base+0x6facc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, r4, #6 │ │ │ │ + adds r6, r4, #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bgt.n 22b410 >::_M_default_append(unsigned int)@@Base+0x6fc20> │ │ │ │ + bgt.n 22b418 >::_M_default_append(unsigned int)@@Base+0x6fc28> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r2, [r7, r6] │ │ │ │ + strh r6, [r7, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22b414 >::_M_default_append(unsigned int)@@Base+0x6fc24> │ │ │ │ + bge.n 22b41c >::_M_default_append(unsigned int)@@Base+0x6fc2c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, r1, #5 │ │ │ │ + adds r6, r1, #5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r7, r0] │ │ │ │ + strb r4, [r7, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b3d0 >::_M_default_append(unsigned int)@@Base+0x6fbe0> │ │ │ │ + bgt.n 22b3d8 >::_M_default_append(unsigned int)@@Base+0x6fbe8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22b39c >::_M_default_append(unsigned int)@@Base+0x6fbac> │ │ │ │ + bge.n 22b3a4 >::_M_default_append(unsigned int)@@Base+0x6fbb4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r6, r0, #4 │ │ │ │ + adds r2, r1, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - blt.n 22b390 >::_M_default_append(unsigned int)@@Base+0x6fba0> │ │ │ │ + blt.n 22b398 >::_M_default_append(unsigned int)@@Base+0x6fba8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b400 >::_M_default_append(unsigned int)@@Base+0x6fc10> │ │ │ │ + bgt.n 22b408 >::_M_default_append(unsigned int)@@Base+0x6fc18> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22b324 >::_M_default_append(unsigned int)@@Base+0x6fb34> │ │ │ │ + bls.n 22b32c >::_M_default_append(unsigned int)@@Base+0x6fb3c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, r0, #3 │ │ │ │ + adds r6, r0, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r5, r5] │ │ │ │ + ldrh r2, [r6, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bgt.n 22b3bc >::_M_default_append(unsigned int)@@Base+0x6fbcc> │ │ │ │ + bgt.n 22b3c4 >::_M_default_append(unsigned int)@@Base+0x6fbd4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22b4a0 >::_M_default_append(unsigned int)@@Base+0x6fcb0> │ │ │ │ + bls.n 22b4a8 >::_M_default_append(unsigned int)@@Base+0x6fcb8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, r7, #1 │ │ │ │ + adds r4, r7, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 22aea8 >::_M_default_append(unsigned int)@@Base+0x6f6b8> │ │ │ │ @@ -600518,17 +600518,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - bhi.n 22b41c >::_M_default_append(unsigned int)@@Base+0x6fc2c> │ │ │ │ + bhi.n 22b424 >::_M_default_append(unsigned int)@@Base+0x6fc34> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r0, r2, r4 │ │ │ │ + subs r4, r2, r4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -600589,15 +600589,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ cmp r4, #230 @ 0xe6 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bls.n 22b4b8 >::_M_default_append(unsigned int)@@Base+0x6fcc8> │ │ │ │ + bls.n 22b4c0 >::_M_default_append(unsigned int)@@Base+0x6fcd0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ cmp r4, #172 @ 0xac │ │ │ │ lsls r0, r0, #2 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -602172,155 +602172,155 @@ │ │ │ │ b.n 22c51e >::_M_default_append(unsigned int)@@Base+0x70d2e> │ │ │ │ movs r6, #248 @ 0xf8 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r6, #182 @ 0xb6 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - bcc.n 22c7d4 >::_M_default_append(unsigned int)@@Base+0x70fe4> │ │ │ │ + bcc.n 22c7dc >::_M_default_append(unsigned int)@@Base+0x70fec> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r0, r1, #15 │ │ │ │ + asrs r4, r1, #15 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 22c704 >::_M_default_append(unsigned int)@@Base+0x70f14> │ │ │ │ + bcc.n 22c70c >::_M_default_append(unsigned int)@@Base+0x70f1c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bcs.n 22c6f4 >::_M_default_append(unsigned int)@@Base+0x70f04> │ │ │ │ + bcs.n 22c6fc >::_M_default_append(unsigned int)@@Base+0x70f0c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r2, r2, #13 │ │ │ │ + asrs r6, r2, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 22c648 >::_M_default_append(unsigned int)@@Base+0x70e58> │ │ │ │ + bcs.n 22c650 >::_M_default_append(unsigned int)@@Base+0x70e60> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r0, r7, #11 │ │ │ │ + asrs r4, r7, #11 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 22c814 >::_M_default_append(unsigned int)@@Base+0x71024> │ │ │ │ + bne.n 22c61c >::_M_default_append(unsigned int)@@Base+0x70e2c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r2, r3, #7 │ │ │ │ + asrs r6, r3, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 22c7b8 >::_M_default_append(unsigned int)@@Base+0x70fc8> │ │ │ │ + bne.n 22c7c0 >::_M_default_append(unsigned int)@@Base+0x70fd0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r0, r5, #6 │ │ │ │ + asrs r4, r5, #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 22c75c >::_M_default_append(unsigned int)@@Base+0x70f6c> │ │ │ │ + bne.n 22c764 >::_M_default_append(unsigned int)@@Base+0x70f74> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r6, r6, #5 │ │ │ │ + asrs r2, r7, #5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 22c728 >::_M_default_append(unsigned int)@@Base+0x70f38> │ │ │ │ + beq.n 22c730 >::_M_default_append(unsigned int)@@Base+0x70f40> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r0, r3, #5 │ │ │ │ + asrs r4, r3, #5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 22c6f4 >::_M_default_append(unsigned int)@@Base+0x70f04> │ │ │ │ + beq.n 22c6fc >::_M_default_append(unsigned int)@@Base+0x70f0c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r2, r7, #4 │ │ │ │ + asrs r6, r7, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 22c674 >::_M_default_append(unsigned int)@@Base+0x70e84> │ │ │ │ + beq.n 22c67c >::_M_default_append(unsigned int)@@Base+0x70e8c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r7!, {r4, r6} │ │ │ │ + ldmia r7!, {r2, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r5, #30 │ │ │ │ + lsrs r2, r6, #30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r7!, {r3, r5} │ │ │ │ + ldmia r7!, {r2, r3, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r0, #30 │ │ │ │ + lsrs r2, r1, #30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r6, {r2, r3, r4, r6, r7} │ │ │ │ + ldmia r6, {r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r6!, {r2, r4, r7} │ │ │ │ + ldmia r6!, {r3, r4, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r5!, {r1, r2, r4, r6} │ │ │ │ + ldmia r5!, {r1, r3, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r5, {r2, r3, r5} │ │ │ │ + ldmia r5, {r4, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r1, #22 │ │ │ │ + lsrs r6, r1, #22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r4, {r4, r7} │ │ │ │ + ldmia r4, {r2, r4, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r3, {r2, r3, r4, r5, r7} │ │ │ │ + ldmia r3!, {r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r3!, {r5, r7} │ │ │ │ + ldmia r3!, {r2, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r4, r7} │ │ │ │ + ldmia r3!, {r1, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r7, #15 │ │ │ │ + lsrs r0, r0, #16 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r4, r5, r6} │ │ │ │ + ldmia r3!, {r1, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r3, {r1, r3, r4, r5} │ │ │ │ + ldmia r3, {r1, r2, r3, r4, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r3, #14 │ │ │ │ + lsrs r4, r3, #14 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r3, {r1, r2, r3} │ │ │ │ + ldmia r3!, {r1, r4} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r5, #13 │ │ │ │ + lsrs r2, r6, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r2, r3, r4, r6, r7} │ │ │ │ + ldmia r2!, {r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r7, #12 │ │ │ │ + lsrs r0, r0, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r3, r4, r5, r7} │ │ │ │ + ldmia r2!, {r1, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r3, #12 │ │ │ │ + lsrs r0, r4, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r3, r4, r7} │ │ │ │ + ldmia r2!, {r1, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r7, #11 │ │ │ │ + lsrs r2, r0, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r2, r4, r5, r6} │ │ │ │ + ldmia r2!, {r3, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r2, #11 │ │ │ │ + lsrs r0, r3, #11 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1!, {r4, r6, r7} │ │ │ │ + ldmia r1!, {r2, r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r6, #8 │ │ │ │ + lsrs r4, r6, #8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1, {r1, r4, r7} │ │ │ │ + ldmia r1, {r1, r2, r4, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r6, #7 │ │ │ │ + lsrs r4, r6, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1!, {r4, r5, r6} │ │ │ │ + ldmia r1!, {r2, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r1, #7 │ │ │ │ + lsrs r2, r2, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1, {r1, r4, r6} │ │ │ │ + ldmia r1, {r1, r2, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r6, #6 │ │ │ │ + lsrs r6, r6, #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r0!, {r4, r6, r7} │ │ │ │ + ldmia r0!, {r2, r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r6, #4 │ │ │ │ + lsrs r4, r6, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r0!, {r1, r4, r5, r7} │ │ │ │ + ldmia r0!, {r1, r2, r4, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r2, #4 │ │ │ │ + lsrs r4, r2, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2, r3, r4, r5, r6} │ │ │ │ + ldmia r0!, {r1, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r3, #3 │ │ │ │ + lsrs r2, r4, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r0!, {r3, r5, r6} │ │ │ │ + ldmia r0!, {r2, r3, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r1, #3 │ │ │ │ + lsrs r4, r1, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ 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r0!, {r2, r5, r6, r7} │ │ │ │ + stmia r0!, {r3, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bkpt 0x0004 │ │ │ │ + bkpt 0x0008 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcr2 0, 3, r0, cr4, cr2, {3} │ │ │ │ - stmia r0!, {r2, r3, r6, r7} │ │ │ │ + mcr2 0, 3, r0, cr8, cr2, {3} │ │ │ │ + stmia r0!, {r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r1, r3} │ │ │ │ + stmia r1!, {r1, r2, r3} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r1, r3, r6, r7, pc} │ │ │ │ + pop {r1, r2, r3, r6, r7, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcr2 0, 1, r0, cr10, cr2, {3} │ │ │ │ - pop {r2, r3, r5, r7, pc} │ │ │ │ + mcr2 0, 1, r0, cr14, cr2, {3} │ │ │ │ + pop {r4, r5, r7, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcr2 0, 0, r0, cr10, cr2, {3} │ │ │ │ - stmia r0!, {r1, r4, r6, r7} │ │ │ │ + mcr2 0, 0, r0, cr14, cr2, {3} │ │ │ │ + stmia r0!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bkpt 0x0050 │ │ │ │ + bkpt 0x0054 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r4, r5, r6, pc} │ │ │ │ + pop {r2, r4, r5, r6, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r0, #456] @ 0x1c8 │ │ │ │ - stmia r0!, {r1, r5, r6, r7} │ │ │ │ + ldc2l 0, cr0, [r4, #456] @ 0x1c8 │ │ │ │ + stmia r0!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bkpt 0x0090 │ │ │ │ + bkpt 0x0094 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r1, r4, r5, pc} │ │ │ │ + pop {r1, r2, r4, r5, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldc2 0, cr0, [r2, #456] @ 0x1c8 │ │ │ │ - stmia r0!, {r2, r3, r4, r6, r7} │ │ │ │ + ldc2 0, cr0, [r6, #456] @ 0x1c8 │ │ │ │ + stmia r0!, {r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r1, r5} │ │ │ │ + stmia r1!, {r1, r2, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r1, r2, r4, r5, r6, r7} │ │ │ │ + pop {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r6, #-456] @ 0xfffffe38 │ │ │ │ + ldc2l 0, cr0, [sl, #-456] @ 0xfffffe38 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 22cee0 >::_M_default_append(unsigned int)@@Base+0x716f0> │ │ │ │ mov r3, r0 │ │ │ │ @@ -603402,17 +603402,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - cbnz r4, 22d33e >::_M_default_append(unsigned int)@@Base+0x71b4e> │ │ │ │ + pop {} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrrc2 0, 7, r0, ip, cr2 │ │ │ │ + stc2l 0, cr0, [r0], #-456 @ 0xfffffe38 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ ldr r3, [r2, #0] │ │ │ │ cmp r0, r3 │ │ │ │ bne.n 22d2d8 >::_M_default_append(unsigned int)@@Base+0x71ae8> │ │ │ │ ldr r0, [r1, #4] │ │ │ │ @@ -603471,17 +603471,17 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ lsrs r6, r0, #25 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - itt ls │ │ │ │ - lslls r4, r6, #1 │ │ │ │ - lsrls r4, r1, #24 │ │ │ │ + nop {10} │ │ │ │ + lsls r4, r6, #1 │ │ │ │ + lsrs r4, r1, #24 │ │ │ │ lsls r0, r0, #2 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r4, [pc, #168] @ (22d420 >::_M_default_append(unsigned int)@@Base+0x71c30>) │ │ │ │ mov r6, r1 │ │ │ │ @@ -603544,20 +603544,20 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ lsrs r2, r1, #23 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmia r2, {r1, r2, r3, r4, r5, r6} │ │ │ │ + ldmia r2!, {r1, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ittt mi │ │ │ │ + itte mi │ │ │ │ lslmi r4, r6, #1 │ │ │ │ - @ instruction: 0xfb5a0072 │ │ │ │ - lsrmi r0, r2, #22 │ │ │ │ + @ instruction: 0xfb5e0072 │ │ │ │ + lsrpl r0, r2, #22 │ │ │ │ lsls r0, r0, #2 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r2, [pc, #888] @ (22d7c8 >::_M_default_append(unsigned int)@@Base+0x71fd8>) │ │ │ │ @@ -603896,57 +603896,57 @@ │ │ │ │ ... │ │ │ │ lsrs r4, r6, #19 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r2, r3, #19 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - bkpt 0x0034 │ │ │ │ + bkpt 0x0038 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r3, r4, r6, r7, pc} │ │ │ │ + pop {r2, r3, r4, r6, r7, pc} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr??.w r0, [r0, #114] @ 0x72 │ │ │ │ - pop {r1, r3, r6, r7} │ │ │ │ + ldr??.w r0, [r4, #114] @ 0x72 │ │ │ │ + pop {r1, r2, r3, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str??.w r0, [r2, #114] @ 0x72 │ │ │ │ - pop {r4, r5, r7} │ │ │ │ + str??.w r0, [r6, #114] @ 0x72 │ │ │ │ + pop {r2, r4, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str.w r0, [r8, #114] @ 0x72 │ │ │ │ - pop {r1, r2, r5, r6} │ │ │ │ + str.w r0, [ip, #114] @ 0x72 │ │ │ │ + pop {r1, r3, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr??.w r0, [lr, r2, lsl #3] │ │ │ │ - pop {r2, r3, r6} │ │ │ │ + strb.w r0, [r2, #114] @ 0x72 │ │ │ │ + pop {r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str??.w r0, [r4, r2, lsl #3] │ │ │ │ - pop {r1, r5} │ │ │ │ + str??.w r0, [r8, r2, lsl #3] │ │ │ │ + pop {r1, r2, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh.w r0, [sl, r2, lsl #3] │ │ │ │ - pop {r3} │ │ │ │ + ldrh.w r0, [lr, r2, lsl #3] │ │ │ │ + pop {r2, r3} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh.w r0, [r0, r2, lsl #3] │ │ │ │ - cbnz r2, 22d888 >::_M_default_append(unsigned int)@@Base+0x72098> │ │ │ │ + strh.w r0, [r4, r2, lsl #3] │ │ │ │ + cbnz r6, 22d888 >::_M_default_append(unsigned int)@@Base+0x72098> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r4, 22d888 >::_M_default_append(unsigned int)@@Base+0x72098> │ │ │ │ + cbnz r0, 22d88a >::_M_default_append(unsigned int)@@Base+0x7209a> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf7dc0072 │ │ │ │ - cbnz r2, 22d88a >::_M_default_append(unsigned int)@@Base+0x7209a> │ │ │ │ + @ instruction: 0xf7e00072 │ │ │ │ + cbnz r6, 22d88a >::_M_default_append(unsigned int)@@Base+0x7209a> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf7c20072 │ │ │ │ - cbnz r0, 22d88c >::_M_default_append(unsigned int)@@Base+0x7209c> │ │ │ │ + @ instruction: 0xf7c60072 │ │ │ │ + cbnz r4, 22d88c >::_M_default_append(unsigned int)@@Base+0x7209c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf7a80072 │ │ │ │ - cbnz r6, 22d88c >::_M_default_append(unsigned int)@@Base+0x7209c> │ │ │ │ + @ instruction: 0xf7ac0072 │ │ │ │ + cbnz r2, 22d88e >::_M_default_append(unsigned int)@@Base+0x7209e> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf78e0072 │ │ │ │ - cbnz r6, 22d88e >::_M_default_append(unsigned int)@@Base+0x7209e> │ │ │ │ + @ instruction: 0xf7920072 │ │ │ │ + cbnz r2, 22d890 >::_M_default_append(unsigned int)@@Base+0x720a0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf7740072 │ │ │ │ - cbnz r0, 22d890 >::_M_default_append(unsigned int)@@Base+0x720a0> │ │ │ │ + @ instruction: 0xf7780072 │ │ │ │ + cbnz r4, 22d890 >::_M_default_append(unsigned int)@@Base+0x720a0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf7560072 │ │ │ │ + @ instruction: 0xf75a0072 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r0, #0] │ │ │ │ sub sp, #12 │ │ │ │ @@ -604034,22 +604034,22 @@ │ │ │ │ mov r1, r6 │ │ │ │ bl 1c398 │ │ │ │ movs r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r6, #0] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - rev16 r6, r3 │ │ │ │ + rev16 r2, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rev r0, r6 │ │ │ │ + rev r4, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movw r0, #59506 @ 0xe872 │ │ │ │ - cbnz r4, 22d97e >::_M_default_append(unsigned int)@@Base+0x7218e> │ │ │ │ + @ instruction: 0xf6520072 │ │ │ │ + cbnz r0, 22d980 >::_M_default_append(unsigned int)@@Base+0x72190> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r4, 22d97e >::_M_default_append(unsigned int)@@Base+0x7218e> │ │ │ │ + cbnz r0, 22d980 >::_M_default_append(unsigned int)@@Base+0x72190> │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #1520] @ 0x5f0 │ │ │ │ subw sp, sp, #2524 @ 0x9dc │ │ │ │ @@ -604784,102 +604784,102 @@ │ │ │ │ lsls r0, r0, #2 │ │ │ │ lsls r0, r2, #31 │ │ │ │ lsls r0, r0, #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsls r6, r7, #28 │ │ │ │ lsls r0, r0, #2 │ │ │ │ - @ instruction: 0xb7cc │ │ │ │ + @ instruction: 0xb7d0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf3e20072 │ │ │ │ - @ instruction: 0xb792 │ │ │ │ + @ instruction: 0xf3e60072 │ │ │ │ + @ instruction: 0xb796 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb798 │ │ │ │ + @ instruction: 0xb79c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r2, r4, r7} │ │ │ │ + stmia r2!, {r3, r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb752 │ │ │ │ + @ instruction: 0xb756 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf3680072 │ │ │ │ - @ instruction: 0xb6f6 │ │ │ │ + @ instruction: 0xf36c0072 │ │ │ │ + @ instruction: 0xb6fa │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb6dc │ │ │ │ + @ instruction: 0xb6e0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb6c2 │ │ │ │ + @ instruction: 0xb6c6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb6a4 │ │ │ │ + @ instruction: 0xb6a8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb632 │ │ │ │ + @ instruction: 0xb636 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb61a │ │ │ │ + @ instruction: 0xb61e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r3, r4, r6, r7, lr} │ │ │ │ + push {r1, r5, r6, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r2, r6, r7, lr} │ │ │ │ + push {r3, r6, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r3, r5, r7, lr} │ │ │ │ + push {r1, r2, r3, r5, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r4, r7, lr} │ │ │ │ + push {r1, r2, r4, r7, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r3, r5, r6, lr} │ │ │ │ + push {r1, r4, r5, r6, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r4, r6, lr} │ │ │ │ + push {r1, r3, r4, r6, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r3, r4, r5, lr} │ │ │ │ + push {r1, r6, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r2, r5, lr} │ │ │ │ + push {r1, r3, r5, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r3, r4, lr} │ │ │ │ + push {r1, r2, r3, r4, lr} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf1320072 │ │ │ │ - stmia r0!, {r2, r3, r4, r5} │ │ │ │ + @ instruction: 0xf1360072 │ │ │ │ + stmia r0!, {r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r1, [pc, #688] @ (22e404 >::_M_default_append(unsigned int)@@Base+0x72c14>) │ │ │ │ + ldr r1, [pc, #704] @ (22e414 >::_M_default_append(unsigned int)@@Base+0x72c24>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r4, r7} │ │ │ │ + push {r1, r2, r4, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf0aa0072 │ │ │ │ - push {r3, r4, r5, r6} │ │ │ │ + @ instruction: 0xf0ae0072 │ │ │ │ + push {r2, r3, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - eors.w r0, r0, #114 @ 0x72 │ │ │ │ - push {r1, r4, r6} │ │ │ │ + eors.w r0, r4, #114 @ 0x72 │ │ │ │ + push {r1, r2, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orn r0, sl, #114 @ 0x72 │ │ │ │ - push {r1, r2, r4, r5} │ │ │ │ + orn r0, lr, #114 @ 0x72 │ │ │ │ + push {r1, r3, r4, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orr.w r0, lr, #114 @ 0x72 │ │ │ │ - ldr r1, [pc, #128] @ (22e1f8 >::_M_default_append(unsigned int)@@Base+0x72a08>) │ │ │ │ + orrs.w r0, r2, #114 @ 0x72 │ │ │ │ + ldr r1, [pc, #144] @ (22e208 >::_M_default_append(unsigned int)@@Base+0x72a18>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbz r2, 22e1f6 >::_M_default_append(unsigned int)@@Base+0x72a06> │ │ │ │ + cbz r6, 22e1f6 >::_M_default_append(unsigned int)@@Base+0x72a06> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - and.w r0, r2, #114 @ 0x72 │ │ │ │ - cbz r4, 22e1e8 >::_M_default_append(unsigned int)@@Base+0x729f8> │ │ │ │ + and.w r0, r6, #114 @ 0x72 │ │ │ │ + cbz r0, 22e1ea >::_M_default_append(unsigned int)@@Base+0x729fa> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - uxtb r6, r5 │ │ │ │ + uxtb r2, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - vqadd.s8 q0, q3, q9 │ │ │ │ - uxtb r4, r2 │ │ │ │ + vqadd.s8 q0, q5, q9 │ │ │ │ + uxtb r0, r3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcr 0, 7, r0, cr12, cr2, {3} │ │ │ │ - @ instruction: 0x47b6 │ │ │ │ + mrc 0, 7, r0, cr0, cr2, {3} │ │ │ │ + @ instruction: 0x47ba │ │ │ │ lsls r4, r6, #1 │ │ │ │ - uxth r0, r4 │ │ │ │ + uxth r4, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc 0, 5, r0, cr8, cr2, {3} │ │ │ │ - @ instruction: 0x47a6 │ │ │ │ + mrc 0, 5, r0, cr12, cr2, {3} │ │ │ │ + @ instruction: 0x47aa │ │ │ │ lsls r4, r6, #1 │ │ │ │ - sxtb r2, r6 │ │ │ │ + sxtb r6, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcr 0, 4, r0, cr10, cr2, {3} │ │ │ │ - sxtb r0, r3 │ │ │ │ + mcr 0, 4, r0, cr14, cr2, {3} │ │ │ │ + sxtb r4, r3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc 0, 3, r0, cr0, cr2, {3} │ │ │ │ - sxth r0, r4 │ │ │ │ + mrc 0, 3, r0, cr4, cr2, {3} │ │ │ │ + sxth r4, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mrc 0, 1, r0, cr8, cr2, {3} │ │ │ │ + mrc 0, 1, r0, cr12, cr2, {3} │ │ │ │ ldr r4, [sp, #96] @ 0x60 │ │ │ │ mov r0, r4 │ │ │ │ bl 16f2ac │ │ │ │ str r0, [sp, #112] @ 0x70 │ │ │ │ cmp r0, #0 │ │ │ │ bne.w 22da94 >::_M_default_append(unsigned int)@@Base+0x722a4> │ │ │ │ mov r0, r4 │ │ │ │ @@ -605327,69 +605327,69 @@ │ │ │ │ ldr.w fp, [sp, #260] @ 0x104 │ │ │ │ mov r2, r3 │ │ │ │ ldr.w lr, [sp, #208] @ 0xd0 │ │ │ │ ldr.w ip, [sp, #232] @ 0xe8 │ │ │ │ str r0, [sp, #108] @ 0x6c │ │ │ │ b.n 22e740 >::_M_default_append(unsigned int)@@Base+0x72f50> │ │ │ │ ... │ │ │ │ - sub sp, #424 @ 0x1a8 │ │ │ │ + sub sp, #440 @ 0x1b8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stc 0, cr0, [r0, #-456] @ 0xfffffe38 │ │ │ │ - sub sp, #112 @ 0x70 │ │ │ │ + stc 0, cr0, [r4, #-456] @ 0xfffffe38 │ │ │ │ + sub sp, #128 @ 0x80 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldc 0, cr0, [r2], #456 @ 0x1c8 │ │ │ │ - sub sp, #0 │ │ │ │ + ldc 0, cr0, [r6], #456 @ 0x1c8 │ │ │ │ + sub sp, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldc 0, cr0, [r6], {114} @ 0x72 │ │ │ │ - add sp, #312 @ 0x138 │ │ │ │ + ldc 0, cr0, [sl], {114} @ 0x72 │ │ │ │ + add sp, #328 @ 0x148 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stcl 0, cr0, [r6], #-456 @ 0xfffffe38 │ │ │ │ - add sp, #112 @ 0x70 │ │ │ │ + stcl 0, cr0, [sl], #-456 @ 0xfffffe38 │ │ │ │ + add sp, #128 @ 0x80 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldc 0, cr0, [r4], #-456 @ 0xfffffe38 │ │ │ │ - add r7, sp, #864 @ 0x360 │ │ │ │ + ldc 0, cr0, [r8], #-456 @ 0xfffffe38 │ │ │ │ + add r7, sp, #880 @ 0x370 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r1, r5, r6, r7} │ │ │ │ + pop {r1, r2, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, r9 │ │ │ │ + add r6, r9 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r4, 22e720 >::_M_default_append(unsigned int)@@Base+0x72f30> │ │ │ │ + cbnz r0, 22e722 >::_M_default_append(unsigned int)@@Base+0x72f32> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, sp, #888 @ 0x378 │ │ │ │ + add r6, sp, #904 @ 0x388 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r6, sp, #512 @ 0x200 │ │ │ │ + add r6, sp, #528 @ 0x210 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - eors.w r0, r8, r2, ror #1 │ │ │ │ - add r6, sp, #416 @ 0x1a0 │ │ │ │ + eors.w r0, ip, r2, ror #1 │ │ │ │ + add r6, sp, #432 @ 0x1b0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - eor.w r0, r0, r2, ror #1 │ │ │ │ - add r6, sp, #320 @ 0x140 │ │ │ │ + eor.w r0, r4, r2, ror #1 │ │ │ │ + add r6, sp, #336 @ 0x150 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orn r0, r8, r2, ror #1 │ │ │ │ - add r6, sp, #224 @ 0xe0 │ │ │ │ + orn r0, ip, r2, ror #1 │ │ │ │ + add r6, sp, #240 @ 0xf0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orrs.w r0, r0, r2, ror #1 │ │ │ │ - add r6, sp, #32 │ │ │ │ + orrs.w r0, r4, r2, ror #1 │ │ │ │ + add r6, sp, #48 @ 0x30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bic.w r0, r0, r2, ror #1 │ │ │ │ - add r5, sp, #904 @ 0x388 │ │ │ │ + bic.w r0, r4, r2, ror #1 │ │ │ │ + add r5, sp, #920 @ 0x398 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrd r0, r0, [sl, #456]! @ 0x1c8 │ │ │ │ - add r5, sp, #720 @ 0x2d0 │ │ │ │ + ldrd r0, r0, [lr, #456]! @ 0x1c8 │ │ │ │ + add r5, sp, #736 @ 0x2e0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strd r0, r0, [ip, #456] @ 0x1c8 │ │ │ │ - add r5, sp, #616 @ 0x268 │ │ │ │ + ldrd r0, r0, [r0, #456] @ 0x1c8 │ │ │ │ + add r5, sp, #632 @ 0x278 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xe9b20072 │ │ │ │ - add r5, sp, #432 @ 0x1b0 │ │ │ │ + @ instruction: 0xe9b60072 │ │ │ │ + add r5, sp, #448 @ 0x1c0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xe9840072 │ │ │ │ - add r5, sp, #72 @ 0x48 │ │ │ │ + @ instruction: 0xe9880072 │ │ │ │ + add r5, sp, #88 @ 0x58 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, sp, #672 @ 0x2a0 │ │ │ │ + add r4, sp, #688 @ 0x2b0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr.w r1, [r4, r2, lsl #2] │ │ │ │ adds r1, #1 │ │ │ │ bne.n 22e73e >::_M_default_append(unsigned int)@@Base+0x72f4e> │ │ │ │ ldr.w r1, [lr, #12] │ │ │ │ ldr r0, [sp, #108] @ 0x6c │ │ │ │ mul.w r1, r3, r1 │ │ │ │ @@ -606092,124 +606092,124 @@ │ │ │ │ str r4, [sp, #168] @ 0xa8 │ │ │ │ ldr.w r8, [r2, r4, lsl #2] │ │ │ │ str r7, [sp, #176] @ 0xb0 │ │ │ │ str.w r9, [sp, #184] @ 0xb8 │ │ │ │ b.n 22f01e >::_M_default_append(unsigned int)@@Base+0x7382e> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - add r3, sp, #112 @ 0x70 │ │ │ │ + add r3, sp, #128 @ 0x80 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22ece4 >::_M_default_append(unsigned int)@@Base+0x734f4> │ │ │ │ + b.n 22ecec >::_M_default_append(unsigned int)@@Base+0x734fc> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r2, sp, #760 @ 0x2f8 │ │ │ │ + add r2, sp, #776 @ 0x308 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22ec30 >::_M_default_append(unsigned int)@@Base+0x73440> │ │ │ │ + b.n 22ec38 >::_M_default_append(unsigned int)@@Base+0x73448> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r2, sp, #648 @ 0x288 │ │ │ │ + add r2, sp, #664 @ 0x298 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22ebfc >::_M_default_append(unsigned int)@@Base+0x7340c> │ │ │ │ + b.n 22ec04 >::_M_default_append(unsigned int)@@Base+0x73414> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r2, sp, #504 @ 0x1f8 │ │ │ │ + add r2, sp, #520 @ 0x208 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22ebbc >::_M_default_append(unsigned int)@@Base+0x733cc> │ │ │ │ + b.n 22ebc4 >::_M_default_append(unsigned int)@@Base+0x733d4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r2, sp, #312 @ 0x138 │ │ │ │ + add r2, sp, #328 @ 0x148 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22eb68 >::_M_default_append(unsigned int)@@Base+0x73378> │ │ │ │ + b.n 22eb70 >::_M_default_append(unsigned int)@@Base+0x73380> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r1, sp, #736 @ 0x2e0 │ │ │ │ + add r1, sp, #752 @ 0x2f0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r1, sp, #440 @ 0x1b8 │ │ │ │ + add r1, sp, #456 @ 0x1c8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r1, sp, #72 @ 0x48 │ │ │ │ + add r1, sp, #88 @ 0x58 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e8fc >::_M_default_append(unsigned int)@@Base+0x7310c> │ │ │ │ + b.n 22e904 >::_M_default_append(unsigned int)@@Base+0x73114> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #904 @ 0x388 │ │ │ │ + add r0, sp, #920 @ 0x398 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e8a8 >::_M_default_append(unsigned int)@@Base+0x730b8> │ │ │ │ + b.n 22e8b0 >::_M_default_append(unsigned int)@@Base+0x730c0> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #784 @ 0x310 │ │ │ │ + add r0, sp, #800 @ 0x320 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e874 >::_M_default_append(unsigned int)@@Base+0x73084> │ │ │ │ + b.n 22e87c >::_M_default_append(unsigned int)@@Base+0x7308c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #592 @ 0x250 │ │ │ │ + add r0, sp, #608 @ 0x260 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e81c >::_M_default_append(unsigned int)@@Base+0x7302c> │ │ │ │ + b.n 22e824 >::_M_default_append(unsigned int)@@Base+0x73034> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #480 @ 0x1e0 │ │ │ │ + add r0, sp, #496 @ 0x1f0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e7e8 >::_M_default_append(unsigned int)@@Base+0x72ff8> │ │ │ │ + b.n 22e7f0 >::_M_default_append(unsigned int)@@Base+0x73000> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #352 @ 0x160 │ │ │ │ + add r0, sp, #368 @ 0x170 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e7b0 >::_M_default_append(unsigned int)@@Base+0x72fc0> │ │ │ │ + b.n 22e7b8 >::_M_default_append(unsigned int)@@Base+0x72fc8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #224 @ 0xe0 │ │ │ │ + add r0, sp, #240 @ 0xf0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e77c >::_M_default_append(unsigned int)@@Base+0x72f8c> │ │ │ │ + b.n 22e784 >::_M_default_append(unsigned int)@@Base+0x72f94> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r0, sp, #104 @ 0x68 │ │ │ │ + add r0, sp, #120 @ 0x78 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22e744 >::_M_default_append(unsigned int)@@Base+0x72f54> │ │ │ │ + b.n 22e74c >::_M_default_append(unsigned int)@@Base+0x72f5c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r7, pc, #888 @ (adr r7, 22f264 >::_M_default_append(unsigned int)@@Base+0x73a74>) │ │ │ │ + add r7, pc, #904 @ (adr r7, 22f274 >::_M_default_append(unsigned int)@@Base+0x73a84>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r7, pc, #128 @ (adr r7, 22ef70 >::_M_default_append(unsigned int)@@Base+0x73780>) │ │ │ │ + add r7, pc, #144 @ (adr r7, 22ef80 >::_M_default_append(unsigned int)@@Base+0x73790>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb8fc │ │ │ │ + cbnz r0, 22eef4 >::_M_default_append(unsigned int)@@Base+0x73704> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #488 @ (adr r6, 22f0e0 >::_M_default_append(unsigned int)@@Base+0x738f0>) │ │ │ │ + add r6, pc, #504 @ (adr r6, 22f0f0 >::_M_default_append(unsigned int)@@Base+0x73900>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f420 >::_M_default_append(unsigned int)@@Base+0x73c30> │ │ │ │ + b.n 22f428 >::_M_default_append(unsigned int)@@Base+0x73c38> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #376 @ (adr r6, 22f078 >::_M_default_append(unsigned int)@@Base+0x73888>) │ │ │ │ + add r6, pc, #392 @ (adr r6, 22f088 >::_M_default_append(unsigned int)@@Base+0x73898>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f3ec >::_M_default_append(unsigned int)@@Base+0x73bfc> │ │ │ │ + b.n 22f3f4 >::_M_default_append(unsigned int)@@Base+0x73c04> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #264 @ (adr r6, 22f010 >::_M_default_append(unsigned int)@@Base+0x73820>) │ │ │ │ + add r6, pc, #280 @ (adr r6, 22f020 >::_M_default_append(unsigned int)@@Base+0x73830>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f3bc >::_M_default_append(unsigned int)@@Base+0x73bcc> │ │ │ │ + b.n 22f3c4 >::_M_default_append(unsigned int)@@Base+0x73bd4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #152 @ (adr r6, 22efa8 >::_M_default_append(unsigned int)@@Base+0x737b8>) │ │ │ │ + add r6, pc, #168 @ (adr r6, 22efb8 >::_M_default_append(unsigned int)@@Base+0x737c8>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f38c >::_M_default_append(unsigned int)@@Base+0x73b9c> │ │ │ │ + b.n 22f394 >::_M_default_append(unsigned int)@@Base+0x73ba4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [sp, #376] @ 0x178 │ │ │ │ + ldr r6, [sp, #392] @ 0x188 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, pc, #992 @ (adr r5, 22f2fc >::_M_default_append(unsigned int)@@Base+0x73b0c>) │ │ │ │ + add r5, pc, #1008 @ (adr r5, 22f30c >::_M_default_append(unsigned int)@@Base+0x73b1c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f340 >::_M_default_append(unsigned int)@@Base+0x73b50> │ │ │ │ + b.n 22f348 >::_M_default_append(unsigned int)@@Base+0x73b58> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [sp, #32] │ │ │ │ + ldr r6, [sp, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, pc, #800 @ (adr r5, 22f248 >::_M_default_append(unsigned int)@@Base+0x73a58>) │ │ │ │ + add r5, pc, #816 @ (adr r5, 22f258 >::_M_default_append(unsigned int)@@Base+0x73a68>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f2ec >::_M_default_append(unsigned int)@@Base+0x73afc> │ │ │ │ + b.n 22f2f4 >::_M_default_append(unsigned int)@@Base+0x73b04> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, pc, #664 @ (adr r5, 22f1c8 >::_M_default_append(unsigned int)@@Base+0x739d8>) │ │ │ │ + add r5, pc, #680 @ (adr r5, 22f1d8 >::_M_default_append(unsigned int)@@Base+0x739e8>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f2ac >::_M_default_append(unsigned int)@@Base+0x73abc> │ │ │ │ + b.n 22f2b4 >::_M_default_append(unsigned int)@@Base+0x73ac4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, pc, #560 @ (adr r5, 22f168 >::_M_default_append(unsigned int)@@Base+0x73978>) │ │ │ │ + add r5, pc, #576 @ (adr r5, 22f178 >::_M_default_append(unsigned int)@@Base+0x73988>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 22f280 >::_M_default_append(unsigned int)@@Base+0x73a90> │ │ │ │ + b.n 22f288 >::_M_default_append(unsigned int)@@Base+0x73a98> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, pc, #328 @ (adr r5, 22f088 >::_M_default_append(unsigned int)@@Base+0x73898>) │ │ │ │ + add r5, pc, #344 @ (adr r5, 22f098 >::_M_default_append(unsigned int)@@Base+0x738a8>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ asrs r4, r2, #14 │ │ │ │ movs r0, r0 │ │ │ │ movs r1, #157 @ 0x9d │ │ │ │ movs r0, r0 │ │ │ │ b.n 22e97e >::_M_default_append(unsigned int)@@Base+0x7318e> │ │ │ │ - @ instruction: 0xffffa568 │ │ │ │ + @ instruction: 0xffffa56c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, pc, #472 @ (adr r5, 22f12c >::_M_default_append(unsigned int)@@Base+0x7393c>) │ │ │ │ + add r5, pc, #488 @ (adr r5, 22f13c >::_M_default_append(unsigned int)@@Base+0x7394c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, pc, #544 @ (adr r5, 22f178 >::_M_default_append(unsigned int)@@Base+0x73988>) │ │ │ │ + add r5, pc, #560 @ (adr r5, 22f188 >::_M_default_append(unsigned int)@@Base+0x73998>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr.w r3, [r0, #176] @ 0xb0 │ │ │ │ ldr.w r2, [r3, #224] @ 0xe0 │ │ │ │ cmp r2, #0 │ │ │ │ blt.w 23073c >::_M_default_append(unsigned int)@@Base+0x74f4c> │ │ │ │ vldr d7, [r3, #72] @ 0x48 │ │ │ │ ldr r2, [r4, #24] │ │ │ │ @@ -606564,15 +606564,15 @@ │ │ │ │ mov r4, r0 │ │ │ │ cmp r0, #1 │ │ │ │ bne.n 22f3f0 >::_M_default_append(unsigned int)@@Base+0x73c00> │ │ │ │ str.w r9, [r5, #4] │ │ │ │ b.n 22f376 >::_M_default_append(unsigned int)@@Base+0x73b86> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - asrs r0, r3, #6 │ │ │ │ + asrs r4, r3, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ str r3, [sp, #272] @ 0x110 │ │ │ │ ldr r0, [sp, #144] @ 0x90 │ │ │ │ bl 56948c │ │ │ │ ldr r3, [sp, #272] @ 0x110 │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 22e58c >::_M_default_append(unsigned int)@@Base+0x72d9c> │ │ │ │ @@ -607019,102 +607019,102 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 22e858 >::_M_default_append(unsigned int)@@Base+0x73068> │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ - ldr r7, [sp, #296] @ 0x128 │ │ │ │ + ldr r7, [sp, #312] @ 0x138 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 22f948 >::_M_default_append(unsigned int)@@Base+0x74158> │ │ │ │ + blt.n 22f950 >::_M_default_append(unsigned int)@@Base+0x74160> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r7, [sp, #160] @ 0xa0 │ │ │ │ + ldr r7, [sp, #176] @ 0xb0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 22f90c >::_M_default_append(unsigned int)@@Base+0x7411c> │ │ │ │ + blt.n 22f914 >::_M_default_append(unsigned int)@@Base+0x74124> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r7, [sp, #48] @ 0x30 │ │ │ │ + ldr r7, [sp, #64] @ 0x40 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 22f8dc >::_M_default_append(unsigned int)@@Base+0x740ec> │ │ │ │ + blt.n 22f8e4 >::_M_default_append(unsigned int)@@Base+0x740f4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [sp, #944] @ 0x3b0 │ │ │ │ + ldr r6, [sp, #960] @ 0x3c0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 22f8a4 >::_M_default_append(unsigned int)@@Base+0x740b4> │ │ │ │ + blt.n 22f8ac >::_M_default_append(unsigned int)@@Base+0x740bc> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [sp, #232] @ 0xe8 │ │ │ │ + ldr r6, [sp, #248] @ 0xf8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22f94c >::_M_default_append(unsigned int)@@Base+0x7415c> │ │ │ │ + bge.n 22f954 >::_M_default_append(unsigned int)@@Base+0x74164> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [sp, #120] @ 0x78 │ │ │ │ + ldr r6, [sp, #136] @ 0x88 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22f91c >::_M_default_append(unsigned int)@@Base+0x7412c> │ │ │ │ + bge.n 22f924 >::_M_default_append(unsigned int)@@Base+0x74134> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [sp, #16] │ │ │ │ + ldr r6, [sp, #32] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22f8f0 >::_M_default_append(unsigned int)@@Base+0x74100> │ │ │ │ + bge.n 22f8f8 >::_M_default_append(unsigned int)@@Base+0x74108> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #936] @ 0x3a8 │ │ │ │ + ldr r5, [sp, #952] @ 0x3b8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bge.n 22f8c0 >::_M_default_append(unsigned int)@@Base+0x740d0> │ │ │ │ + bge.n 22f8c8 >::_M_default_append(unsigned int)@@Base+0x740d8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #816] @ 0x330 │ │ │ │ + ldr r5, [sp, #832] @ 0x340 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f88c >::_M_default_append(unsigned int)@@Base+0x7409c> │ │ │ │ + bls.n 22f894 >::_M_default_append(unsigned int)@@Base+0x740a4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #696] @ 0x2b8 │ │ │ │ + ldr r5, [sp, #712] @ 0x2c8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f858 >::_M_default_append(unsigned int)@@Base+0x74068> │ │ │ │ + bls.n 22f860 >::_M_default_append(unsigned int)@@Base+0x74070> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #584] @ 0x248 │ │ │ │ + ldr r5, [sp, #600] @ 0x258 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f828 >::_M_default_append(unsigned int)@@Base+0x74038> │ │ │ │ + bls.n 22f830 >::_M_default_append(unsigned int)@@Base+0x74040> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #480] @ 0x1e0 │ │ │ │ + ldr r5, [sp, #496] @ 0x1f0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f7fc >::_M_default_append(unsigned int)@@Base+0x7400c> │ │ │ │ + bls.n 22f804 >::_M_default_append(unsigned int)@@Base+0x74014> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #368] @ 0x170 │ │ │ │ + ldr r5, [sp, #384] @ 0x180 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f9cc >::_M_default_append(unsigned int)@@Base+0x741dc> │ │ │ │ + bls.n 22f9d4 >::_M_default_append(unsigned int)@@Base+0x741e4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #256] @ 0x100 │ │ │ │ + ldr r5, [sp, #272] @ 0x110 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f99c >::_M_default_append(unsigned int)@@Base+0x741ac> │ │ │ │ + bls.n 22f9a4 >::_M_default_append(unsigned int)@@Base+0x741b4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #144] @ 0x90 │ │ │ │ + ldr r5, [sp, #160] @ 0xa0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f96c >::_M_default_append(unsigned int)@@Base+0x7417c> │ │ │ │ + bls.n 22f974 >::_M_default_append(unsigned int)@@Base+0x74184> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r5, [sp, #16] │ │ │ │ + ldr r5, [sp, #32] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bls.n 22f938 >::_M_default_append(unsigned int)@@Base+0x74148> │ │ │ │ + bls.n 22f940 >::_M_default_append(unsigned int)@@Base+0x74150> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [sp, #920] @ 0x398 │ │ │ │ + ldr r4, [sp, #936] @ 0x3a8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 22f904 >::_M_default_append(unsigned int)@@Base+0x74114> │ │ │ │ + bls.n 22f90c >::_M_default_append(unsigned int)@@Base+0x7411c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [sp, #800] @ 0x320 │ │ │ │ + ldr r4, [sp, #816] @ 0x330 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 22f8d0 >::_M_default_append(unsigned int)@@Base+0x740e0> │ │ │ │ + bhi.n 22f8d8 >::_M_default_append(unsigned int)@@Base+0x740e8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [sp, #680] @ 0x2a8 │ │ │ │ + ldr r4, [sp, #696] @ 0x2b8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 22f89c >::_M_default_append(unsigned int)@@Base+0x740ac> │ │ │ │ + bhi.n 22f8a4 >::_M_default_append(unsigned int)@@Base+0x740b4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [sp, #560] @ 0x230 │ │ │ │ + ldr r4, [sp, #576] @ 0x240 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 22f868 >::_M_default_append(unsigned int)@@Base+0x74078> │ │ │ │ + bhi.n 22f870 >::_M_default_append(unsigned int)@@Base+0x74080> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - vst1.8 @ instruction: 0xf9c80073 │ │ │ │ - ldr r2, [sp, #648] @ 0x288 │ │ │ │ + vst1.8 @ instruction: 0xf9cc0073 │ │ │ │ + ldr r2, [sp, #664] @ 0x298 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 22f8a0 >::_M_default_append(unsigned int)@@Base+0x740b0> │ │ │ │ + bvs.n 22f8a8 >::_M_default_append(unsigned int)@@Base+0x740b8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r2, [sp, #544] @ 0x220 │ │ │ │ + ldr r2, [sp, #560] @ 0x230 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 22f870 >::_M_default_append(unsigned int)@@Base+0x74080> │ │ │ │ + bvs.n 22f878 >::_M_default_append(unsigned int)@@Base+0x74088> │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr.w r3, [pc, #1664] @ 22ffb8 >::_M_default_append(unsigned int)@@Base+0x747c8> │ │ │ │ mov r4, r5 │ │ │ │ ldr.w r9, [sp, #80] @ 0x50 │ │ │ │ add r3, pc │ │ │ │ adds r3, #12 │ │ │ │ str r3, [sp, #192] @ 0xc0 │ │ │ │ @@ -607701,49 +607701,49 @@ │ │ │ │ subs r6, #17 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 22ff98 >::_M_default_append(unsigned int)@@Base+0x747a8> │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ - ldr r1, [sp, #664] @ 0x298 │ │ │ │ + ldr r1, [sp, #680] @ 0x2a8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, pc, #1008 @ (adr r4, 2303b0 >::_M_default_append(unsigned int)@@Base+0x74bc0>) │ │ │ │ + add r5, pc, #0 @ (adr r5, 22ffc0 >::_M_default_append(unsigned int)@@Base+0x747d0>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r4, pc, #240 @ (adr r4, 2300b4 >::_M_default_append(unsigned int)@@Base+0x748c4>) │ │ │ │ + add r4, pc, #256 @ (adr r4, 2300c4 >::_M_default_append(unsigned int)@@Base+0x748d4>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bmi.n 22ff54 >::_M_default_append(unsigned int)@@Base+0x74764> │ │ │ │ + bmi.n 22ff5c >::_M_default_append(unsigned int)@@Base+0x7476c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #824] @ 0x338 │ │ │ │ + str r5, [sp, #840] @ 0x348 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 22ff9c >::_M_default_append(unsigned int)@@Base+0x747ac> │ │ │ │ + bne.n 22ffa4 >::_M_default_append(unsigned int)@@Base+0x747b4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #656] @ 0x290 │ │ │ │ + str r5, [sp, #672] @ 0x2a0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 22ff50 >::_M_default_append(unsigned int)@@Base+0x74760> │ │ │ │ + bne.n 22ff58 >::_M_default_append(unsigned int)@@Base+0x74768> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #536] @ 0x218 │ │ │ │ + str r5, [sp, #552] @ 0x228 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 22ff1c >::_M_default_append(unsigned int)@@Base+0x7472c> │ │ │ │ + bne.n 22ff24 >::_M_default_append(unsigned int)@@Base+0x74734> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #416] @ 0x1a0 │ │ │ │ + str r5, [sp, #432] @ 0x1b0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 22fee8 >::_M_default_append(unsigned int)@@Base+0x746f8> │ │ │ │ + bne.n 22fef0 >::_M_default_append(unsigned int)@@Base+0x74700> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #296] @ 0x128 │ │ │ │ + str r5, [sp, #312] @ 0x138 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 2300b4 >::_M_default_append(unsigned int)@@Base+0x748c4> │ │ │ │ + bne.n 2300bc >::_M_default_append(unsigned int)@@Base+0x748cc> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #176] @ 0xb0 │ │ │ │ + str r5, [sp, #192] @ 0xc0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 230080 >::_M_default_append(unsigned int)@@Base+0x74890> │ │ │ │ + bne.n 230088 >::_M_default_append(unsigned int)@@Base+0x74898> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #56] @ 0x38 │ │ │ │ + str r5, [sp, #72] @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bne.n 23004c >::_M_default_append(unsigned int)@@Base+0x7485c> │ │ │ │ + bne.n 230054 >::_M_default_append(unsigned int)@@Base+0x74864> │ │ │ │ lsls r2, r6, #1 │ │ │ │ vmov.f64 d6, #96 @ 0x3f000000 0.5 │ │ │ │ vmov.f64 d3, #36 @ 0x41200000 10.0 │ │ │ │ ldrd ip, r2, [sp, #232] @ 0xe8 │ │ │ │ movs r4, #0 │ │ │ │ vdiv.f64 d5, d7, d3 │ │ │ │ vmul.f64 d7, d7, d6 │ │ │ │ @@ -607980,49 +607980,49 @@ │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ ands r4, r2 │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 2302b0 >::_M_default_append(unsigned int)@@Base+0x74ac0> │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ - str r2, [sp, #592] @ 0x250 │ │ │ │ + str r2, [sp, #608] @ 0x260 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [sp, #216] @ 0xd8 │ │ │ │ + str r2, [sp, #232] @ 0xe8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r1, [sp, #88] @ 0x58 │ │ │ │ + str r1, [sp, #104] @ 0x68 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r5, {r1, r2, r3, r5} │ │ │ │ + ldmia r5, {r1, r4, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #992] @ 0x3e0 │ │ │ │ + str r0, [sp, #1008] @ 0x3f0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r5!, {r4} │ │ │ │ + ldmia r5!, {r2, r4} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #872] @ 0x368 │ │ │ │ + str r0, [sp, #888] @ 0x378 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4, {r1, r4, r5, r6, r7} │ │ │ │ + ldmia r4, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #752] @ 0x2f0 │ │ │ │ + str r0, [sp, #768] @ 0x300 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4, {r2, r4, r6, r7} │ │ │ │ + ldmia r4, {r3, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #632] @ 0x278 │ │ │ │ + str r0, [sp, #648] @ 0x288 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4, {r1, r2, r4, r5, r7} │ │ │ │ + ldmia r4, {r1, r3, r4, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #512] @ 0x200 │ │ │ │ + str r0, [sp, #528] @ 0x210 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4, {r3, r4, r7} │ │ │ │ + ldmia r4, {r2, r3, r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #392] @ 0x188 │ │ │ │ + str r0, [sp, #408] @ 0x198 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4, {r1, r3, r4, r5, r6} │ │ │ │ + ldmia r4, {r1, r2, r3, r4, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #272] @ 0x110 │ │ │ │ + str r0, [sp, #288] @ 0x120 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r4, {r2, r3, r4, r6} │ │ │ │ + ldmia r4!, {r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr.w r8, [sp, #80] @ 0x50 │ │ │ │ movw r4, #1845 @ 0x735 │ │ │ │ ldr.w sl, [sp, #120] @ 0x78 │ │ │ │ mov r0, r8 │ │ │ │ ldr r5, [sp, #72] @ 0x48 │ │ │ │ bl 613af8 │ │ │ │ @@ -608691,155 +608691,155 @@ │ │ │ │ ldr r0, [pc, #304] @ (230b34 >::_M_default_append(unsigned int)@@Base+0x75344>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2305ba >::_M_default_append(unsigned int)@@Base+0x74dca> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldrh r0, [r3, #60] @ 0x3c │ │ │ │ + ldrh r4, [r3, #60] @ 0x3c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r0, #60] @ 0x3c │ │ │ │ + ldrh r0, [r1, #60] @ 0x3c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r3, {r2, r3, r4, r7} │ │ │ │ + ldmia r3!, {r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r4, #54] @ 0x36 │ │ │ │ + ldrh r6, [r4, #54] @ 0x36 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r2!, {r3, r4, r5, r6, r7} │ │ │ │ + ldmia r2, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r0, #54] @ 0x36 │ │ │ │ + ldrh r4, [r0, #54] @ 0x36 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r2!, {r3, r4, r6, r7} │ │ │ │ + ldmia r2, {r2, r3, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r4, #46] @ 0x2e │ │ │ │ + ldrh r0, [r5, #46] @ 0x2e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r5, #46] @ 0x2e │ │ │ │ + ldrh r6, [r5, #46] @ 0x2e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r2!, {} │ │ │ │ + ldmia r2, {r2} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r7, #44] @ 0x2c │ │ │ │ + ldrh r2, [r0, #46] @ 0x2e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r1!, {r2, r4, r6, r7} │ │ │ │ + ldmia r1!, {r3, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r0, #44] @ 0x2c │ │ │ │ + ldrh r6, [r0, #44] @ 0x2c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r7, #40] @ 0x28 │ │ │ │ + ldrh r2, [r0, #42] @ 0x2a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r1!, {r2, r4, r6} │ │ │ │ + ldmia r1!, {r3, r4, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r4, #40] @ 0x28 │ │ │ │ + ldrh r6, [r4, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r1!, {r3, r4, r5} │ │ │ │ + ldmia r1!, {r2, r3, r4, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r6, #38] @ 0x26 │ │ │ │ + ldrh r0, [r7, #38] @ 0x26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r1, {r1, r3} │ │ │ │ + ldmia r1, {r1, r2, r3} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r3, #38] @ 0x26 │ │ │ │ + ldrh r4, [r3, #38] @ 0x26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r5, r6, r7} │ │ │ │ + ldmia r0!, {r4, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r6, #36] @ 0x24 │ │ │ │ + ldrh r0, [r7, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r1, r3, r6, r7} │ │ │ │ + ldmia r0!, {r1, r2, r3, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r2, #36] @ 0x24 │ │ │ │ + ldrh r6, [r2, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2, r5, r7} │ │ │ │ + ldmia r0!, {r1, r3, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r6, #34] @ 0x22 │ │ │ │ + ldrh r6, [r6, #34] @ 0x22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2, r7} │ │ │ │ + ldmia r0!, {r1, r3, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r4, #32] │ │ │ │ + ldrh r0, [r5, #32] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r4, r5} │ │ │ │ + ldmia r0!, {r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r1, #32] │ │ │ │ + ldrh r4, [r1, #32] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r5} │ │ │ │ + ldmia r0!, {r2, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r5, #30] │ │ │ │ + ldrh r6, [r5, #30] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r0!, {r1} │ │ │ │ + ldmia r0!, {r1, r2} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r1, #30] │ │ │ │ + ldrh r0, [r2, #30] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r2, r5, r6, r7} │ │ │ │ + stmia r7!, {r3, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r2, #28] │ │ │ │ + ldrh r2, [r3, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r2, r3, r5, r7} │ │ │ │ + stmia r7!, {r4, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r7, #34] @ 0x22 │ │ │ │ + ldrh r4, [r7, #34] @ 0x22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r0, #24] │ │ │ │ + ldrh r0, [r1, #24] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r2, r3, r4} │ │ │ │ + stmia r7!, {r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r7, #24] │ │ │ │ + strh r2, [r0, #26] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r3, #22] │ │ │ │ + ldrh r4, [r3, #22] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r4, r5, r6, r7} │ │ │ │ + stmia r6!, {r2, r4, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r7, #20] │ │ │ │ + ldrh r2, [r0, #22] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r4, r6, r7} │ │ │ │ + stmia r6!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r2, #28] │ │ │ │ + ldrh r2, [r3, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r6, #18] │ │ │ │ + ldrh r0, [r7, #18] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r2, r3, r7} │ │ │ │ + stmia r6!, {r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r1, #18] │ │ │ │ + ldrh r0, [r2, #18] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r2, r5, r6} │ │ │ │ + stmia r6!, {r3, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r3, #18] │ │ │ │ + strh r2, [r4, #18] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r4, #16] │ │ │ │ + ldrh r4, [r4, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r3, r4, r5} │ │ │ │ + stmia r6!, {r2, r3, r4, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfaf20073 │ │ │ │ - ldrh r4, [r6, #14] │ │ │ │ + @ instruction: 0xfaf60073 │ │ │ │ + ldrh r0, [r7, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r2, r3} │ │ │ │ + stmia r6!, {r4} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r1, #14] │ │ │ │ + ldrh r6, [r1, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r1, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r4, #12] │ │ │ │ + ldrh r4, [r4, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r3, r4, r5, r7} │ │ │ │ + stmia r5!, {r2, r3, r4, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r5, [sp, #488] @ 0x1e8 │ │ │ │ + str r5, [sp, #504] @ 0x1f8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r6, #10] │ │ │ │ + ldrh r0, [r7, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r2, r3, r7} │ │ │ │ + stmia r5!, {r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r0, [sp, #832] @ 0x340 │ │ │ │ + ldr r0, [sp, #848] @ 0x350 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r0, #10] │ │ │ │ + ldrh r2, [r1, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r4, r6} │ │ │ │ + stmia r5!, {r1, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r3, [sp, #624] @ 0x270 │ │ │ │ + ldr r3, [sp, #640] @ 0x280 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r2, [r3, #8] │ │ │ │ + ldrh r6, [r3, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r1, r4, r5} │ │ │ │ + stmia r5!, {r1, r2, r4, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfa040073 │ │ │ │ - ldrh r4, [r5, #6] │ │ │ │ + @ instruction: 0xfa080073 │ │ │ │ + ldrh r0, [r6, #6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r2} │ │ │ │ + stmia r5!, {r3} │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr r0, [r7, #0] │ │ │ │ bl 62b4f0 │ │ │ │ mov r4, r0 │ │ │ │ cmp r0, #1 │ │ │ │ beq.n 230b5e >::_M_default_append(unsigned int)@@Base+0x7536e> │ │ │ │ ldr r0, [pc, #888] @ (230ec0 >::_M_default_append(unsigned int)@@Base+0x756d0>) │ │ │ │ @@ -609177,79 +609177,79 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #140] @ (230f40 >::_M_default_append(unsigned int)@@Base+0x75750>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 22da02 >::_M_default_append(unsigned int)@@Base+0x72212> │ │ │ │ nop │ │ │ │ - strh r2, [r3, #60] @ 0x3c │ │ │ │ + strh r6, [r3, #60] @ 0x3c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r1, r4, r5, r7} │ │ │ │ + stmia r3!, {r1, r2, r4, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r7, #52] @ 0x34 │ │ │ │ + strh r2, [r0, #54] @ 0x36 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r4, r6, r7} │ │ │ │ + stmia r2!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r4, #52] @ 0x34 │ │ │ │ + strh r0, [r5, #52] @ 0x34 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r2, r3, r4, r5, r7} │ │ │ │ + stmia r2!, {r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r1, [sp, #976] @ 0x3d0 │ │ │ │ + str r1, [sp, #992] @ 0x3e0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r6, #50] @ 0x32 │ │ │ │ + strh r2, [r7, #50] @ 0x32 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r7} │ │ │ │ + stmia r2!, {r1, r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r3, #50] @ 0x32 │ │ │ │ + strh r0, [r4, #50] @ 0x32 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r2, r4, r5, r6} │ │ │ │ + stmia r2!, {r3, r4, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r0, #50] @ 0x32 │ │ │ │ + strh r6, [r0, #50] @ 0x32 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r1, r3, r4, r6} │ │ │ │ + stmia r2!, {r1, r2, r3, r4, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r1, [sp, #288] @ 0x120 │ │ │ │ + str r1, [sp, #304] @ 0x130 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r2, #48] @ 0x30 │ │ │ │ + strh r0, [r3, #48] @ 0x30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r2!, {r2, r3, r5} │ │ │ │ + stmia r2!, {r4, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r1, [sp, #472] @ 0x1d8 │ │ │ │ + str r1, [sp, #488] @ 0x1e8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r7, #44] @ 0x2c │ │ │ │ + strh r4, [r7, #44] @ 0x2c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r4, r6, r7} │ │ │ │ + stmia r1!, {r2, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r6, #42] @ 0x2a │ │ │ │ + strh r0, [r7, #42] @ 0x2a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r2, r3, r7} │ │ │ │ + stmia r1!, {r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [sp, #1008] @ 0x3f0 │ │ │ │ + str r1, [sp, #0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r1, #42] @ 0x2a │ │ │ │ + strh r6, [r1, #42] @ 0x2a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r1, r5, r6} │ │ │ │ + stmia r1!, {r1, r2, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r6, #40] @ 0x28 │ │ │ │ + strh r4, [r6, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r3, r6} │ │ │ │ + stmia r1!, {r2, r3, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r6, #38] @ 0x26 │ │ │ │ + strh r2, [r7, #38] @ 0x26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r1!, {r1, r2, r3} │ │ │ │ + stmia r1!, {r1, r4} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r6, #36] @ 0x24 │ │ │ │ + strh r2, [r7, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r3, r6, r7} │ │ │ │ + stmia r0!, {r1, r4, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r7, #34] @ 0x22 │ │ │ │ + strh r2, [r0, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r7, #32] │ │ │ │ + strh r0, [r0, #34] @ 0x22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r6} │ │ │ │ + stmia r0!, {r3, r4, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r6, [r1, #0] │ │ │ │ @@ -609833,129 +609833,129 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #233 @ 0xe9 │ │ │ │ ldmia r7, {r1, r4, r5, r6, r7} │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r3, #10] │ │ │ │ + strh r4, [r3, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmia r7!, {r0, r1, r6, r7} │ │ │ │ - vmlal.u q12, d15, d8[0] │ │ │ │ + vmlal.u q12, d15, d12[0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r2, [r1, #10] │ │ │ │ + strh r6, [r1, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsls r3, r6, #18 │ │ │ │ movs r0, r0 │ │ │ │ - strh r4, [r0, #8] │ │ │ │ + strh r0, [r1, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r2, r3, r4, pc} │ │ │ │ + pop {r5, pc} │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldmia r7!, {r1, r4, r6} │ │ │ │ lsls r7, r7, #1 │ │ │ │ - strh r0, [r2, #6] │ │ │ │ + strh r4, [r2, #6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r3, r5, r6, r7} │ │ │ │ + pop {r2, r3, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmia r0!, {r0, r1, r3, r4, r5, r7} │ │ │ │ - vsra.u32 , q3, #1 │ │ │ │ + vsra.u32 , q5, #1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r3, #14] │ │ │ │ + strh r4, [r3, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r5, #2] │ │ │ │ + strh r4, [r5, #2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r7} │ │ │ │ + pop {r2, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r1, #2] │ │ │ │ + strh r2, [r2, #2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r1, r2, r5, r6} │ │ │ │ + pop {r1, r3, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r1, #12] │ │ │ │ + strh r0, [r2, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r6, [r7, #12] │ │ │ │ + strh r2, [r0, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r6, [r6, #12] │ │ │ │ + strh r2, [r7, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r3, #14] │ │ │ │ + strh r0, [r4, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r4, [r3, #31] │ │ │ │ + ldrb r0, [r4, #31] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r4, 231670 >::_M_default_append(unsigned int)@@Base+0x75e80> │ │ │ │ + cbnz r0, 231672 >::_M_default_append(unsigned int)@@Base+0x75e82> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r2, [r0, #31] │ │ │ │ + ldrb r6, [r0, #31] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r2, 231672 >::_M_default_append(unsigned int)@@Base+0x75e82> │ │ │ │ + cbnz r6, 231672 >::_M_default_append(unsigned int)@@Base+0x75e82> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r2, #14] │ │ │ │ + strh r0, [r3, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r2, #12] │ │ │ │ + strh r4, [r2, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r0, #30] │ │ │ │ + ldrb r4, [r0, #30] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r0, 231672 >::_M_default_append(unsigned int)@@Base+0x75e82> │ │ │ │ + cbnz r4, 231672 >::_M_default_append(unsigned int)@@Base+0x75e82> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r4, #12] │ │ │ │ + strh r0, [r5, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r1, #14] │ │ │ │ + strh r4, [r1, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r7, #28] │ │ │ │ + ldrb r4, [r7, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r0, 231670 >::_M_default_append(unsigned int)@@Base+0x75e80> │ │ │ │ + cbnz r4, 231670 >::_M_default_append(unsigned int)@@Base+0x75e80> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r2, [r3, #28] │ │ │ │ + ldrb r6, [r3, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r0, 231670 >::_M_default_append(unsigned int)@@Base+0x75e80> │ │ │ │ + cbnz r4, 231670 >::_M_default_append(unsigned int)@@Base+0x75e80> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r2, #12] │ │ │ │ + strh r6, [r2, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r3, #12] │ │ │ │ + strh r0, [r4, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r4, [r2, #27] │ │ │ │ + ldrb r0, [r3, #27] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - revsh r4, r5 │ │ │ │ + revsh r0, r6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r2, #22 │ │ │ │ + asrs r2, r3, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r5, #10] │ │ │ │ + strh r4, [r5, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r6, [r2, #26] │ │ │ │ + ldrb r2, [r3, #26] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - hlt 0x002e │ │ │ │ + hlt 0x0032 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r2, #10] │ │ │ │ + strh r6, [r2, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r0, #12] │ │ │ │ + strh r4, [r0, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r4, [r3, #25] │ │ │ │ + ldrb r0, [r4, #25] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rev16 r4, r6 │ │ │ │ + rev16 r0, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r4, #10] │ │ │ │ + strh r4, [r4, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r6, [r0, #12] │ │ │ │ + strh r2, [r1, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r4, #24] │ │ │ │ + ldrb r6, [r4, #24] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rev r2, r7 │ │ │ │ + rev r6, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r5, #10] │ │ │ │ + strh r6, [r5, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r7, #12] │ │ │ │ + strh r0, [r0, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r4, [r4, #23] │ │ │ │ + ldrb r0, [r5, #23] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r4, 2316b2 >::_M_default_append(unsigned int)@@Base+0x75ec2> │ │ │ │ + rev r0, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r4, #22 │ │ │ │ + asrs r6, r4, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r6, [r2, #12] │ │ │ │ + strh r2, [r3, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r4, #22] │ │ │ │ + ldrb r6, [r4, #22] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r2, 2316b2 >::_M_default_append(unsigned int)@@Base+0x75ec2> │ │ │ │ + cbnz r6, 2316b2 >::_M_default_append(unsigned int)@@Base+0x75ec2> │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 23113c >::_M_default_append(unsigned int)@@Base+0x7594c> │ │ │ │ @@ -609976,17 +609976,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrb r0, [r7, #16] │ │ │ │ + ldrb r4, [r7, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb850 │ │ │ │ + @ instruction: 0xb854 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -610048,15 +610048,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldmia r2!, {r1, r4} │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r7, #29] │ │ │ │ + ldrb r2, [r0, #30] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldmia r1!, {r3, r4, r6, r7} │ │ │ │ lsls r7, r7, #1 │ │ │ │ ldr r3, [r1, #104] @ 0x68 │ │ │ │ cmp r3, #0 │ │ │ │ beq.n 231826 >::_M_default_append(unsigned int)@@Base+0x76036> │ │ │ │ push {r4, lr} │ │ │ │ @@ -610119,23 +610119,23 @@ │ │ │ │ ldr r0, [pc, #28] @ (23185c >::_M_default_append(unsigned int)@@Base+0x7606c>) │ │ │ │ ldr r1, [sp, #12] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ b.n 231800 >::_M_default_append(unsigned int)@@Base+0x76010> │ │ │ │ nop │ │ │ │ - ldrb r0, [r3, #28] │ │ │ │ + ldrb r4, [r3, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r1, #28] │ │ │ │ + ldrb r4, [r1, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb710 │ │ │ │ + @ instruction: 0xb714 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r0, #27] │ │ │ │ + ldrb r4, [r0, #27] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb6c8 │ │ │ │ + @ instruction: 0xb6cc │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r5, r0 │ │ │ │ mov r4, r3 │ │ │ │ @@ -610165,17 +610165,17 @@ │ │ │ │ ldr r0, [pc, #16] @ (2318c0 >::_M_default_append(unsigned int)@@Base+0x760d0>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ nop │ │ │ │ - ldrb r0, [r2, #25] │ │ │ │ + ldrb r4, [r2, #25] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - setend be │ │ │ │ + @ instruction: 0xb65c │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r4, r0 │ │ │ │ @@ -610246,27 +610246,27 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #32] @ (2319a8 >::_M_default_append(unsigned int)@@Base+0x761b8>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 231930 >::_M_default_append(unsigned int)@@Base+0x76140> │ │ │ │ - ldrb r6, [r4, #23] │ │ │ │ + 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(231af8 >::_M_default_append(unsigned int)@@Base+0x76308>) │ │ │ │ + ldr r2, [pc, #256] @ (231b08 >::_M_default_append(unsigned int)@@Base+0x76318>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r1, #20] │ │ │ │ + ldrb r6, [r1, #20] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - push {r1, r4, lr} │ │ │ │ + push {r1, r2, r4, lr} │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3856] @ 0xf10 │ │ │ │ sub sp, #164 @ 0xa4 │ │ │ │ @@ -611395,196 +611395,196 @@ │ │ │ │ ... │ │ │ │ stmia r7!, {r2, r4} │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmia r6!, {r3, r4, r6, r7} │ │ │ │ lsls r7, r7, #1 │ │ │ │ - ldmia.w sl!, {r2, r4, r5, r6} │ │ │ │ - ldrb r4, [r2, #9] │ │ │ │ + ldmia.w lr!, {r2, r4, r5, r6} │ │ │ │ + ldrb r0, [r3, #9] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r0, #6] │ │ │ │ + ldrb r6, [r0, #6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - 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[r7, #21] │ │ │ │ + strb r4, [r7, #21] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, sp, #504 @ 0x1f8 │ │ │ │ + add r5, sp, #520 @ 0x208 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r2, #21] │ │ │ │ + strb r2, [r3, #21] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r2, [r4, #22] │ │ │ │ + strb r6, [r4, #22] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 232b80 >::_M_default_append(unsigned int)@@Base+0x77390> │ │ │ │ + b.n 232b88 >::_M_default_append(unsigned int)@@Base+0x77398> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r4, #20] │ │ │ │ + strb r2, [r5, #20] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, sp, #176 @ 0xb0 │ │ │ │ + add r5, sp, #192 @ 0xc0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r4, [r5, #19] │ │ │ │ + strb r0, [r6, #19] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, sp, #968 @ 0x3c8 │ │ │ │ + add r4, sp, #984 @ 0x3d8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r0, [r0, #19] │ │ │ │ + strb r4, [r0, #19] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r4, sp, #792 @ 0x318 │ │ │ │ + add r4, sp, #808 @ 0x328 │ │ │ │ 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r0, pc, #808 @ (adr r0, 233258 >::_M_default_append(unsigned int)@@Base+0x77a68>) │ │ │ │ + add r0, pc, #824 @ (adr r0, 233268 >::_M_default_append(unsigned int)@@Base+0x77a78>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [r3, #8] │ │ │ │ + ldr r0, [r4, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r0, pc, #656 @ (adr r0, 2331c8 >::_M_default_append(unsigned int)@@Base+0x779d8>) │ │ │ │ + add r0, pc, #672 @ (adr r0, 2331d8 >::_M_default_append(unsigned int)@@Base+0x779e8>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [r5, #4] │ │ │ │ + ldr r2, [r6, #4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r0, pc, #472 @ (adr r0, 233118 >::_M_default_append(unsigned int)@@Base+0x77928>) │ │ │ │ + add r0, pc, #488 @ (adr r0, 233128 >::_M_default_append(unsigned int)@@Base+0x77938>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r0, [r7, #0] │ │ │ │ + ldr r4, [r7, #0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r0, pc, #256 @ (adr r0, 233048 >::_M_default_append(unsigned int)@@Base+0x77858>) │ │ │ │ + add r0, pc, #272 @ (adr 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│ + ldr r4, [sp, #8] │ │ │ │ lsls r2, r6, #1 │ │ │ │ b.n 233392 >::_M_default_append(unsigned int)@@Base+0x77ba2> │ │ │ │ - vsli.32 d22, d2, #31 │ │ │ │ + vsli.32 d22, d6, #31 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r2, #84] @ 0x54 │ │ │ │ + str r4, [r2, #84] @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r4, #56] @ 0x38 │ │ │ │ + str r6, [r4, #56] @ 0x38 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r3, [sp, #672] @ 0x2a0 │ │ │ │ + ldr r3, [sp, #688] @ 0x2b0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r4, [r0, #56] @ 0x38 │ │ │ │ + str r0, [r1, #56] @ 0x38 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r3, [sp, #552] @ 0x228 │ │ │ │ + ldr r3, [sp, #568] @ 0x238 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r2, [r2, #80] @ 0x50 │ │ │ │ + str r6, [r2, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r3, #84] @ 0x54 │ │ │ │ + str r4, [r3, #84] @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r0, #52] @ 0x34 │ │ │ │ + str r6, [r0, #52] @ 0x34 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r3, [sp, #288] @ 0x120 │ │ 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#536] @ 0x218 │ │ │ │ + ldr r2, [sp, #552] @ 0x228 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 2337f8 >::_M_default_append(unsigned int)@@Base+0x78008> │ │ │ │ + beq.n 233800 >::_M_default_append(unsigned int)@@Base+0x78010> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r7, #76] @ 0x4c │ │ │ │ + str r4, [r7, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r4, #32] │ │ │ │ + str r4, [r4, #32] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 233810 >::_M_default_append(unsigned int)@@Base+0x78020> │ │ │ │ + beq.n 233818 >::_M_default_append(unsigned int)@@Base+0x78028> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r0, #76] @ 0x4c │ │ │ │ + str r4, [r0, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r1, #28] │ │ │ │ + str r0, [r2, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [sp, #848] @ 0x350 │ │ │ │ + ldr r1, [sp, #864] @ 0x360 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r4, [r2, #72] @ 0x48 │ │ │ │ + str r0, [r3, #72] @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r2, #76] @ 0x4c │ │ │ │ + str r6, [r2, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r7, #20] │ │ │ │ + str r4, [r7, #20] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [sp, #512] @ 0x200 │ │ │ │ + ldr r1, [sp, #528] @ 0x210 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [r4, #72] @ 0x48 │ │ │ │ + str r4, [r4, #72] @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r2, #76] @ 0x4c │ │ │ │ + str r4, [r2, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r4, #16] │ │ │ │ + str r4, [r4, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [sp, #160] @ 0xa0 │ │ │ │ + ldr r1, [sp, #176] @ 0xb0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r4, [r3, #76] @ 0x4c │ │ │ │ + str r0, [r4, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r2, #72] @ 0x48 │ │ │ │ + str r0, [r3, #72] @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r1, #12] │ │ │ │ + str r0, [r2, #12] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [sp, #848] @ 0x350 │ │ │ │ + ldr r0, [sp, #864] @ 0x360 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r2, [r7, #72] @ 0x48 │ │ │ │ + str r6, [r7, #72] @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r6, #76] @ 0x4c │ │ │ │ + str r0, [r7, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r1, #8] │ │ │ │ + str r4, [r1, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [sp, #576] @ 0x240 │ │ │ │ + ldr r0, [sp, #592] @ 0x250 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r4, [r7, #76] @ 0x4c │ │ │ │ + str r0, [r0, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r0, #76] @ 0x4c │ │ │ │ + str r4, [r0, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r6, [r7, #0] │ │ │ │ + str r2, [r0, #4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [sp, #280] @ 0x118 │ │ │ │ + ldr r0, [sp, #296] @ 0x128 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [r4, #76] @ 0x4c │ │ │ │ + str r4, [r4, #76] @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r3, #80] @ 0x50 │ │ │ │ + str r6, [r3, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r7, r7] │ │ │ │ + ldrsh r6, [r7, r7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [sp, #8] │ │ │ │ + ldr r0, [sp, #24] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r4, [r7, #76] @ 0x4c │ │ │ │ + str r0, [r0, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r6, [r7, #80] @ 0x50 │ │ │ │ + str r2, [r0, #84] @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r6, r6] │ │ │ │ + ldrsh r2, [r7, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r7, [sp, #760] @ 0x2f8 │ │ │ │ + str r7, [sp, #776] @ 0x308 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r4, [r4, #80] @ 0x50 │ │ │ │ + str r0, [r5, #80] @ 0x50 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r2, #84] @ 0x54 │ │ │ │ + str r6, [r2, #84] @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r5, r5] │ │ │ │ + ldrsh r6, [r5, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r7, [sp, #456] @ 0x1c8 │ │ │ │ + str r7, [sp, #472] @ 0x1d8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ movs r1, #0 │ │ │ │ movs r4, #1 │ │ │ │ strd r1, r1, [sp, #8] │ │ │ │ add.w r3, r6, #144 @ 0x90 │ │ │ │ strd r4, r1, [sp] │ │ │ │ mov r0, r7 │ │ │ │ @@ -613303,21 +613303,21 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #20] @ (233980 >::_M_default_append(unsigned int)@@Base+0x78190>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 23326e >::_M_default_append(unsigned int)@@Base+0x77a7e> │ │ │ │ - b.n 233a14 >::_M_default_append(unsigned int)@@Base+0x78224> │ │ │ │ + b.n 233a1c >::_M_default_append(unsigned int)@@Base+0x7822c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r2, #56] @ 0x38 │ │ │ │ + str r4, [r2, #56] @ 0x38 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r4, [r2, r6] │ │ │ │ + ldrb r0, [r3, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r5, [sp, #624] @ 0x270 │ │ │ │ + str r5, [sp, #640] @ 0x280 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2331ac >::_M_default_append(unsigned int)@@Base+0x779bc> │ │ │ │ @@ -613338,17 +613338,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrb r0, [r1, r5] │ │ │ │ + ldrb r4, [r1, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r5, [sp, #320] @ 0x140 │ │ │ │ + str r5, [sp, #336] @ 0x150 │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ vmov.f64 d9, d1 │ │ │ │ @@ -613654,17 +613654,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrsh r6, [r0, r6] │ │ │ │ + ldrsh r2, [r1, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r1, [sp, #552] @ 0x228 │ │ │ │ + str r1, [sp, #568] @ 0x238 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -613691,17 +613691,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - ldrsh r6, [r5, r4] │ │ │ │ + ldrsh r2, [r6, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r1, [sp, #200] @ 0xc8 │ │ │ │ + str r1, [sp, #216] @ 0xd8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (233e54 >::_M_default_append(unsigned int)@@Base+0x78664>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -613741,15 +613741,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ add r3, pc, #280 @ (adr r3, 233f70 >::_M_default_append(unsigned int)@@Base+0x78780>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsh r4, [r6, r3] │ │ │ │ + ldrsh r0, [r7, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ add r3, pc, #56 @ (adr r3, 233e9c >::_M_default_append(unsigned int)@@Base+0x786ac>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -613806,17 +613806,17 @@ │ │ │ │ ldr r0, [pc, #20] @ (233f0c >::_M_default_append(unsigned int)@@Base+0x7871c>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - ldrsh r2, [r1, r0] │ │ │ │ + ldrsh r6, [r1, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [sp, #56] @ 0x38 │ │ │ │ + str r0, [sp, #72] @ 0x48 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #528] @ (234130 >::_M_default_append(unsigned int)@@Base+0x78940>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -614022,56 +614022,56 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ add r2, pc, #136 @ (adr r2, 2341bc >::_M_default_append(unsigned int)@@Base+0x789cc>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r2, [r3, r7] │ │ │ │ + ldrb r6, [r3, r7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ vmaxnm.f32 , , │ │ │ │ - ldrsh r4, [r2, r0] │ │ │ │ + ldrsh r0, [r3, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r6, [r0, r7] │ │ │ │ + ldrb r2, [r1, r7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsls r1, r7, #7 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r2, [r1, r5] │ │ │ │ + ldrb r6, [r1, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r1, #58] @ 0x3a │ │ │ │ + ldrh r2, [r2, #58] @ 0x3a │ │ │ │ lsls r2, r6, #1 │ │ │ │ add r1, pc, #528 @ (adr r1, 234368 >::_M_default_append(unsigned int)@@Base+0x78b78>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ - ldrb r6, [r2, r4] │ │ │ │ + ldrb r2, [r3, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r3, #56] @ 0x38 │ │ │ │ + ldrh r6, [r3, #56] @ 0x38 │ │ │ │ lsls r2, r6, #1 │ │ │ │ stc2l 15, cr15, [sp, #1020]! @ 0x3fc │ │ │ │ stc2 15, cr15, [r3, #1020] @ 0x3fc │ │ │ │ - ldrb r0, [r3, r3] │ │ │ │ + ldrb r4, [r3, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r3, #54] @ 0x36 │ │ │ │ + ldrh r0, [r4, #54] @ 0x36 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r7, r2] │ │ │ │ + ldrb r2, [r0, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r0, #54] @ 0x36 │ │ │ │ + ldrh r6, [r0, #54] @ 0x36 │ │ │ │ lsls r2, r6, #1 │ │ │ │ stc2l 15, cr15, [r9], #1020 @ 0x3fc │ │ │ │ ldr??.w pc, [fp, #255]! │ │ │ │ - ldrb r4, [r0, r1] │ │ │ │ + ldrb r0, [r1, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r0, [r1, #50] @ 0x32 │ │ │ │ + ldrh r4, [r1, #50] @ 0x32 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r2, [r5, r0] │ │ │ │ + ldrb r6, [r5, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r5, #48] @ 0x30 │ │ │ │ + ldrh r2, [r6, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r1, r0] │ │ │ │ + ldrb r0, [r2, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r1, #48] @ 0x30 │ │ │ │ + ldrh r2, [r2, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 233f10 >::_M_default_append(unsigned int)@@Base+0x78720> │ │ │ │ @@ -614091,17 +614091,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - ldrh r2, [r7, r4] │ │ │ │ + ldrh r6, [r7, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r7, #40] @ 0x28 │ │ │ │ + ldrh r2, [r0, #42] @ 0x2a │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -614152,15 +614152,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldr r7, [sp, #200] @ 0xc8 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r0, [r3, r5] │ │ │ │ + ldrh r4, [r3, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r6, [sp, #1000] @ 0x3e8 │ │ │ │ lsls r7, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -614662,107 +614662,107 @@ │ │ │ │ strb r5, [r7, r1] │ │ │ │ ldr r6, [sp, #704] @ 0x2c0 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r6, [sp, #560] @ 0x230 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - ldrh r2, [r3, r2] │ │ │ │ + ldrh r6, [r3, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r4, r2] │ │ │ │ + ldrh r0, [r5, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r2, #30] │ │ │ │ + ldrh r2, [r3, #30] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r4, r2] │ │ │ │ + ldrh r2, [r5, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r5, r0] │ │ │ │ + ldrh r2, [r6, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r2, [r1, r4] │ │ │ │ + ldr r6, [r1, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r7, #16] │ │ │ │ + ldrh r2, [r0, #18] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [r5, r3] │ │ │ │ + ldr r2, [r6, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r4, #16] │ │ │ │ + ldrh r6, [r4, #16] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [r2, r3] │ │ │ │ + ldr r0, [r3, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r0, [r1, #16] │ │ │ │ + ldrh r4, [r1, #16] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r4, [r2, r0] │ │ │ │ + ldr r0, [r3, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r0, [r1, r7] │ │ │ │ + ldrsb r4, [r1, r7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r0, [r1, r7] │ │ │ │ + ldrsb r4, [r1, r7] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r7, #6] │ │ │ │ + ldrh r0, [r0, #8] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r0, [r5, r5] │ │ │ │ + ldrsb r4, [r5, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r6, [r4, r5] │ │ │ │ + ldrsb r2, [r5, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r3, #4] │ │ │ │ + ldrh r6, [r3, #4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r2, [r1, r5] │ │ │ │ + ldrsb r6, [r1, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r7, #2] │ │ │ │ + ldrh r2, [r0, #4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r2, [r3, r4] │ │ │ │ + ldrsb r6, [r3, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r6, [r1, #2] │ │ │ │ + ldrh r2, [r2, #2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r4, [r4, r3] │ │ │ │ + ldrsb r0, [r5, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r0, [r3, #0] │ │ │ │ + ldrh r4, [r3, #0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r0, [r3, r2] │ │ │ │ + ldrsb r4, [r3, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r4, [r1, #62] @ 0x3e │ │ │ │ + strh r0, [r2, #62] @ 0x3e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r6, [r6, r1] │ │ │ │ + ldrsb r2, [r7, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r0, [r5, #60] @ 0x3c │ │ │ │ + strh r4, [r5, #60] @ 0x3c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r2, [r3, r1] │ │ │ │ + ldrsb r6, [r3, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r6, [r1, #60] @ 0x3c │ │ │ │ + strh r2, [r2, #60] @ 0x3c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrsb r4, [r7, r0] │ │ │ │ + ldrsb r0, [r0, r1] │ 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+ adds r7, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r5, #108] @ 0x6c │ │ │ │ + str r4, [r5, #108] @ 0x6c │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ ldr r2, [pc, #960] @ (236c90 >::_M_default_append(unsigned int)@@Base+0x7b4a0>) │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ @@ -618017,37 +618017,37 @@ │ │ │ │ eors r1, r3 │ │ │ │ ldrb r4, [r6, #1] │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r4, [r7, #28] │ │ │ │ lsls r7, r7, #1 │ │ │ │ - adds r4, #164 @ 0xa4 │ │ │ │ + adds r4, #168 @ 0xa8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r1, #72] @ 0x48 │ │ │ │ + str r4, [r1, #72] @ 0x48 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r5, #44 @ 0x2c │ │ │ │ + adds r5, #48 @ 0x30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #60 @ 0x3c │ │ │ │ + adds r4, #64 @ 0x40 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r4, #64] @ 0x40 │ │ │ │ + str r4, [r4, #64] @ 0x40 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r4, #30 │ │ │ │ + adds r4, #34 @ 0x22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r0, #64] @ 0x40 │ │ │ │ + str r6, [r0, #64] @ 0x40 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r3, #236 @ 0xec │ │ │ │ + adds r3, #240 @ 0xf0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r2, #60] @ 0x3c │ │ │ │ + str r4, [r2, #60] @ 0x3c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r3, #118 @ 0x76 │ │ │ │ + adds r3, #122 @ 0x7a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #168 @ 0xa8 │ │ │ │ + adds r2, #172 @ 0xac │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r1, #40] @ 0x28 │ │ │ │ + str r0, [r2, #40] @ 0x28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ str r0, [sp, #16] │ │ │ │ mov.w r1, #432 @ 0x1b0 │ │ │ │ ldr r0, [pc, #496] @ (236ec4 >::_M_default_append(unsigned int)@@Base+0x7b6d4>) │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -618235,41 +618235,41 @@ │ │ │ │ mov r4, r8 │ │ │ │ mov r5, fp │ │ │ │ b.n 236d40 >::_M_default_append(unsigned int)@@Base+0x7b550> │ │ │ │ mov r4, r8 │ │ │ │ b.n 236d08 >::_M_default_append(unsigned int)@@Base+0x7b518> │ │ │ │ movs r3, #0 │ │ │ │ b.n 236d40 >::_M_default_append(unsigned int)@@Base+0x7b550> │ │ │ │ - adds r2, #68 @ 0x44 │ │ │ │ + adds r2, #72 @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r5, #32] │ │ │ │ + str r4, [r5, #32] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r2, #40 @ 0x28 │ │ │ │ + adds r2, #44 @ 0x2c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r1, #32] │ │ │ │ + str r0, [r2, #32] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r1, #244 @ 0xf4 │ │ │ │ + adds r1, #248 @ 0xf8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r3, #28] │ │ │ │ + str r4, [r3, #28] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r1, #80 @ 0x50 │ │ │ │ + adds r1, #84 @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r4, [r6, #16] │ │ │ │ + str r0, [r7, #16] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r1, #34 @ 0x22 │ │ │ │ + adds r1, #38 @ 0x26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r6, [r0, #16] │ │ │ │ + str r2, [r1, #16] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r1, #4 │ │ │ │ + adds r1, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r0, [r5, #12] │ │ │ │ + str r4, [r5, #12] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, #230 @ 0xe6 │ │ │ │ + adds r0, #234 @ 0xea │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r1, #12] │ │ │ │ + str r6, [r1, #12] │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r4, [pc, #1132] @ 237378 >::_M_default_append(unsigned int)@@Base+0x7bb88> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -618703,141 +618703,141 @@ │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ subs r7, #211 @ 0xd3 │ │ │ │ strb r2, [r6, #8] │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r7, #218 @ 0xda │ │ │ │ + cmp r7, #222 @ 0xde │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr??.w pc, [r5, #255]! │ │ │ │ - adds r0, #184 @ 0xb8 │ │ │ │ + adds r0, #188 @ 0xbc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #228 @ 0xe4 │ │ │ │ + adds r0, #232 @ 0xe8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsls r1, r7, #19 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r7, #122 @ 0x7a │ │ │ │ + cmp r7, #126 @ 0x7e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r3, r5] │ │ │ │ + ldrsh r2, [r4, r5] │ │ │ │ lsls r2, r6, #1 │ │ │ │ strb r4, [r2, #6] │ │ │ │ lsls r7, r7, #1 │ │ │ │ - cmp r7, #70 @ 0x46 │ │ │ │ + cmp r7, #74 @ 0x4a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r5, r4] │ │ │ │ + ldrsh r6, [r5, r4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ blt.n 2372ee >::_M_default_append(unsigned int)@@Base+0x7bafe> │ │ │ │ vtbx.8 d29, {d15-d18}, d11 │ │ │ │ - @ instruction: 0xffff2f08 │ │ │ │ + @ instruction: 0xffff2f0c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r4, [r5, r3] │ │ │ │ + ldrsh r0, [r6, r3] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r6, #238 @ 0xee │ │ │ │ + cmp r6, #242 @ 0xf2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r2, [r2, r3] │ │ │ │ + ldrsh r6, [r2, r3] │ │ │ │ lsls r2, r6, #1 │ │ │ │ blt.n 2373c6 >::_M_default_append(unsigned int)@@Base+0x7bbd6> │ │ │ │ - vmla.i q12, , d20[0] │ │ │ │ + vmla.i q12, , d24[0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #78 @ 0x4e │ │ │ │ + adds r0, #82 @ 0x52 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r7, #236 @ 0xec │ │ │ │ + cmp r7, #240 @ 0xf0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #156 @ 0x9c │ │ │ │ + cmp r6, #160 @ 0xa0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r0, [r0, r2] │ │ │ │ + ldrsh r4, [r0, r2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r6, #130 @ 0x82 │ │ │ │ + cmp r6, #134 @ 0x86 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r6, [r4, r1] │ │ │ │ + ldrsh r2, [r5, r1] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, #18 │ │ │ │ + adds r0, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #160 @ 0xa0 │ │ │ │ + adds r0, #164 @ 0xa4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #72 @ 0x48 │ │ │ │ + cmp r6, #76 @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsh r4, [r5, r0] │ │ │ │ + ldrsh r0, [r6, r0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, #134 @ 0x86 │ │ │ │ + adds r0, #138 @ 0x8a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #216 @ 0xd8 │ │ │ │ + adds r0, #220 @ 0xdc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r6, #14 │ │ │ │ + cmp r6, #18 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r6, r7] │ │ │ │ + ldrb r6, [r6, r7] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r5, #240 @ 0xf0 │ │ │ │ + cmp r5, #244 @ 0xf4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r2, [r2, r7] │ │ │ │ + ldrb r6, [r2, r7] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, #162 @ 0xa2 │ │ │ │ + adds r0, #166 @ 0xa6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #216 @ 0xd8 │ │ │ │ + adds r0, #220 @ 0xdc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r5, #180 @ 0xb4 │ │ │ │ + cmp r5, #184 @ 0xb8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r3, r6] │ │ │ │ + ldrb r4, [r3, r6] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, #190 @ 0xbe │ │ │ │ + adds r0, #194 @ 0xc2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #242 @ 0xf2 │ │ │ │ + adds r0, #246 @ 0xf6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r5, #120 @ 0x78 │ │ │ │ + cmp r5, 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#164 @ 0xa4 │ │ │ │ + cmp r4, #168 @ 0xa8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r1, r2] │ │ │ │ + ldrb r4, [r1, r2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r3, [sp, #120] @ 0x78 │ │ │ │ + str r3, [sp, #136] @ 0x88 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #116 @ 0x74 │ │ │ │ + adds r0, #120 @ 0x78 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #96 @ 0x60 │ │ │ │ + cmp r4, #100 @ 0x64 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r4, [r0, r1] │ │ │ │ + ldrb r0, [r1, r1] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r3, [sp, #200] @ 0xc8 │ │ │ │ + str r3, [sp, #216] @ 0xd8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #80 @ 0x50 │ │ │ │ + adds r0, #84 @ 0x54 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r4, #28 │ │ │ │ + cmp r4, #32 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrb r0, [r0, r0] │ │ │ │ + ldrb r4, [r0, r0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r3, pc, #232 @ (adr r3, 237564 >::_M_default_append(unsigned int)@@Base+0x7bd74>) │ │ │ │ + add r3, pc, #248 @ (adr r3, 237574 >::_M_default_append(unsigned int)@@Base+0x7bd84>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #40 @ 0x28 │ │ │ │ + adds r0, #44 @ 0x2c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r3, #214 @ 0xd6 │ │ │ │ + cmp r3, #218 @ 0xda │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r2, [r7, r6] │ │ │ │ + ldrh r6, [r7, r6] │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 236efc >::_M_default_append(unsigned int)@@Base+0x7b70c> │ │ │ │ @@ -618858,17 +618858,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - cmp r2, #104 @ 0x68 │ │ │ │ + cmp r2, #108 @ 0x6c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrh r4, [r1, r1] │ │ │ │ + ldrh r0, [r2, r1] │ │ │ │ lsls r2, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ @@ -618911,15 +618911,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldr r2, [r3, #68] @ 0x44 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r6, #86 @ 0x56 │ │ │ │ + cmp r6, #90 @ 0x5a │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r0, [r4, #64] @ 0x40 │ │ │ │ lsls r7, r7, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -618982,17 +618982,17 @@ │ │ │ │ mov r0, r5 │ │ │ │ adds r1, #4 │ │ │ │ bl 620688 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - cmp r5, #168 @ 0xa8 │ │ │ │ + cmp r5, #172 @ 0xac │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [r3, r4] │ │ │ │ + ldr r0, [r4, r4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -619037,21 +619037,21 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - cmp r5, #72 @ 0x48 │ │ │ │ + cmp r5, #76 @ 0x4c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [r7, r2] │ │ │ │ + ldr r0, [r0, r3] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r5, #18 │ │ │ │ + cmp r5, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [r0, r2] │ │ │ │ + ldr r2, [r1, r2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3928] @ 0xf58 │ │ │ │ ldr.w r5, [pc, #2096] @ 237ef0 >::_M_default_append(unsigned int)@@Base+0x7c700> │ │ │ │ @@ -619740,49 +619740,49 @@ │ │ │ │ ... │ │ │ │ ldr r0, [r0, #40] @ 0x28 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [r3, #36] @ 0x24 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - cmp r3, #176 @ 0xb0 │ │ │ │ + cmp r3, #180 @ 0xb4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r2, [r4, r4] │ │ │ │ + ldrsb r6, [r4, r4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #148 @ 0x94 │ │ │ │ + cmp r3, #152 @ 0x98 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r6, [r0, r4] │ │ │ │ + ldrsb r2, [r1, r4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #118 @ 0x76 │ │ │ │ + cmp r3, #122 @ 0x7a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r0, [r5, r3] │ │ │ │ + ldrsb r4, [r5, r3] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #24 │ │ │ │ + cmp r3, #28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r2, [r1, r2] │ │ │ │ + ldrsb r6, [r1, r2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r2, #250 @ 0xfa │ │ │ │ + cmp r2, #254 @ 0xfe │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldrsb r4, [r5, r1] │ │ │ │ + ldrsb r0, [r6, r1] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r2, #176 @ 0xb0 │ │ │ │ + cmp r2, #180 @ 0xb4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #2 │ │ │ │ + cmp r0, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strh r6, [r6, r5] │ │ │ │ + strh r2, [r7, r5] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r5, #84 @ 0x54 │ │ │ │ + movs r5, #88 @ 0x58 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #254 @ 0xfe │ │ │ │ + movs r5, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r6, r1] │ │ │ │ + str r6, [r6, r1] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r4, #198 @ 0xc6 │ │ │ │ + movs r4, #202 @ 0xca │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r2, [r7, r0] │ │ │ │ + str r6, [r7, r0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr r5, [sp, #48] @ 0x30 │ │ │ │ ldr r6, [sp, #60] @ 0x3c │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 237e2e >::_M_default_append(unsigned int)@@Base+0x7c63e> │ │ │ │ b.n 237e06 >::_M_default_append(unsigned int)@@Base+0x7c616> │ │ │ │ str r0, [sp, #16] │ │ │ │ @@ -619863,37 +619863,37 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #56] @ (238044 >::_M_default_append(unsigned int)@@Base+0x7c854>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 237886 >::_M_default_append(unsigned int)@@Base+0x7c096> │ │ │ │ - movs r4, #50 @ 0x32 │ │ │ │ + movs r4, #54 @ 0x36 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #664] @ (2382b8 >::_M_default_append(unsigned int)@@Base+0x7cac8>) │ │ │ │ + ldr r7, [pc, #680] @ (2382c8 >::_M_default_append(unsigned int)@@Base+0x7cad8>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r3, #246 @ 0xf6 │ │ │ │ + movs r3, #250 @ 0xfa │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #424] @ (2381d0 >::_M_default_append(unsigned int)@@Base+0x7c9e0>) │ │ │ │ + ldr r7, [pc, #440] @ (2381e0 >::_M_default_append(unsigned int)@@Base+0x7c9f0>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r3, #220 @ 0xdc │ │ │ │ + movs r3, #224 @ 0xe0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #320] @ (238170 >::_M_default_append(unsigned int)@@Base+0x7c980>) │ │ │ │ + ldr r7, [pc, #336] @ (238180 >::_M_default_append(unsigned int)@@Base+0x7c990>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r3, #190 @ 0xbe │ │ │ │ + movs r3, #194 @ 0xc2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #200] @ (238100 >::_M_default_append(unsigned int)@@Base+0x7c910>) │ │ │ │ + ldr r7, [pc, #216] @ (238110 >::_M_default_append(unsigned int)@@Base+0x7c920>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r3, #164 @ 0xa4 │ │ │ │ + movs r3, #168 @ 0xa8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r7, [pc, #96] @ (2380a0 >::_M_default_append(unsigned int)@@Base+0x7c8b0>) │ │ │ │ + ldr r7, [pc, #112] @ (2380b0 >::_M_default_append(unsigned int)@@Base+0x7c8c0>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r3, #134 @ 0x86 │ │ │ │ + movs r3, #138 @ 0x8a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #992] @ (238428 >::_M_default_append(unsigned int)@@Base+0x7cc38>) │ │ │ │ + ldr r6, [pc, #1008] @ (238438 >::_M_default_append(unsigned int)@@Base+0x7cc48>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #712] @ (238320 >::_M_default_append(unsigned int)@@Base+0x7cb30>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -620173,93 +620173,93 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 2380f0 >::_M_default_append(unsigned int)@@Base+0x7c900> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ str r2, [r5, #12] │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r2, #242 @ 0xf2 │ │ │ │ + movs r2, #246 @ 0xf6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ bl 5232e │ │ │ │ - movs r2, #246 @ 0xf6 │ │ │ │ + movs r2, #250 @ 0xfa │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r3, #16 │ │ │ │ + movs r3, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsls r5, r0, #12 │ │ │ │ movs r0, r0 │ │ │ │ - movs r2, #170 @ 0xaa │ │ │ │ + movs r2, #174 @ 0xae │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #120] @ (2383bc >::_M_default_append(unsigned int)@@Base+0x7cbcc>) │ │ │ │ + ldr r6, [pc, #136] @ (2383cc >::_M_default_append(unsigned int)@@Base+0x7cbdc>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ str r4, [r2, #4] │ │ │ │ lsls r7, r7, #1 │ │ │ │ - movs r2, #118 @ 0x76 │ │ │ │ + movs r2, #122 @ 0x7a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r5, [pc, #936] @ (2386f8 >::_M_default_append(unsigned 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>::_M_default_append(unsigned int)@@Base+0x7cce8>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r1, #198 @ 0xc6 │ │ │ │ + movs r1, #202 @ 0xca │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r5, [pc, #232] @ (238468 >::_M_default_append(unsigned int)@@Base+0x7cc78>) │ │ │ │ + ldr r5, [pc, #248] @ (238478 >::_M_default_append(unsigned int)@@Base+0x7cc88>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ bl 532382 │ │ │ │ - movs r1, #154 @ 0x9a │ │ │ │ + movs r1, #158 @ 0x9e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r5, [pc, #56] @ (2383c4 >::_M_default_append(unsigned int)@@Base+0x7cbd4>) │ │ │ │ + ldr r5, [pc, #72] @ (2383d4 >::_M_default_append(unsigned int)@@Base+0x7cbe4>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r1, #198 @ 0xc6 │ │ │ │ + movs r1, #202 @ 0xca │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r1, #248 @ 0xf8 │ │ │ │ + movs r1, #252 @ 0xfc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r1, #96 @ 0x60 │ │ │ │ + movs r1, #100 @ 0x64 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #848] @ (2386ec >::_M_default_append(unsigned int)@@Base+0x7cefc>) │ │ │ │ + ldr r4, [pc, #864] @ (2386fc >::_M_default_append(unsigned int)@@Base+0x7cf0c>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r1, #66 @ 0x42 │ │ │ │ + movs r1, #70 @ 0x46 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #720] @ (238674 >::_M_default_append(unsigned int)@@Base+0x7ce84>) │ │ │ │ + ldr r4, [pc, #736] @ (238684 >::_M_default_append(unsigned int)@@Base+0x7ce94>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r1, #196 @ 0xc4 │ │ │ │ + movs r1, #200 @ 0xc8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #26 │ │ │ │ + movs r2, #30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r1, #6 │ │ │ │ + movs r1, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #488] @ (23859c >::_M_default_append(unsigned int)@@Base+0x7cdac>) │ │ │ │ + ldr r4, [pc, #504] @ (2385ac >::_M_default_append(unsigned int)@@Base+0x7cdbc>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #94 @ 0x5e │ │ │ │ + movs r2, #98 @ 0x62 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #6 │ │ │ │ + movs r2, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r0, #200 @ 0xc8 │ │ │ │ + movs r0, #204 @ 0xcc │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [pc, #240] @ (2384b4 >::_M_default_append(unsigned int)@@Base+0x7ccc4>) │ │ │ │ + ldr r4, [pc, #256] @ (2384c4 >::_M_default_append(unsigned int)@@Base+0x7ccd4>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #66 @ 0x42 │ │ │ │ + movs r2, #70 @ 0x46 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r2, #108 @ 0x6c │ │ │ │ + movs r2, #112 @ 0x70 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r0, #128 @ 0x80 │ │ │ │ + movs r0, #132 @ 0x84 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r3, [pc, #976] @ (2387a4 >::_M_default_append(unsigned int)@@Base+0x7cfb4>) │ │ │ │ + ldr r3, [pc, #992] @ (2387b4 >::_M_default_append(unsigned int)@@Base+0x7cfc4>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 238048 >::_M_default_append(unsigned int)@@Base+0x7c858> │ │ │ │ @@ -620280,17 +620280,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - subs r4, r1, #6 │ │ │ │ + subs r0, r2, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r3, [pc, #0] @ (238420 >::_M_default_append(unsigned int)@@Base+0x7cc30>) │ │ │ │ + ldr r3, [pc, #16] @ (238430 >::_M_default_append(unsigned int)@@Base+0x7cc40>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -620345,15 +620345,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrb r2, [r4, r3] │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r0, #250 @ 0xfa │ │ │ │ + movs r0, #254 @ 0xfe │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrb r0, [r5, r2] │ │ │ │ lsls r7, r7, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -620390,17 +620390,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - movs r0, #124 @ 0x7c │ │ │ │ + movs r0, #128 @ 0x80 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r1, [pc, #880] @ (2388b4 >::_M_default_append(unsigned int)@@Base+0x7d0c4>) │ │ │ │ + ldr r1, [pc, #896] @ (2388c4 >::_M_default_append(unsigned int)@@Base+0x7d0d4>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3816] @ 0xee8 │ │ │ │ mov r7, r2 │ │ │ │ @@ -620759,35 +620759,35 @@ │ │ │ │ ldr r7, [sp, #76] @ 0x4c │ │ │ │ b.n 2386ba >::_M_default_append(unsigned int)@@Base+0x7ceca> │ │ │ │ ... │ │ │ │ ldrh r4, [r4, r7] │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r0, #10 │ │ │ │ + movs r0, #14 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r0, r0, #2 │ │ │ │ + subs r4, r0, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blx ip │ │ │ │ + blxns ip │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r3, #6 │ │ │ │ + adds r4, r3, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mov r8, pc │ │ │ │ + mov ip, pc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r0, #6 │ │ │ │ + adds r4, r0, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mov r8, ip │ │ │ │ + mov ip, ip │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr r6, [r2, r4] │ │ │ │ lsls r7, r7, #1 │ │ │ │ - adds r0, r5, #4 │ │ │ │ + adds r4, r5, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mov r8, r1 │ │ │ │ + mov ip, r1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r4, r7, #0 │ │ │ │ + adds r0, r0, #1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r0, [pc, #944] @ (238d60 >::_M_default_append(unsigned int)@@Base+0x7d570>) │ │ │ │ movw r1, #663 @ 0x297 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #936] @ (238d64 >::_M_default_append(unsigned int)@@Base+0x7d574>) │ │ │ │ @@ -621117,62 +621117,62 @@ │ │ │ │ ldr r0, [pc, #116] @ (238dc0 >::_M_default_append(unsigned int)@@Base+0x7d5d0>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 238d36 >::_M_default_append(unsigned int)@@Base+0x7d546> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - subs r2, r5, r7 │ │ │ │ + subs r6, r5, r7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r2, r9 │ │ │ │ + cmp r6, r9 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r2, r1, r6 │ │ │ │ + subs r6, r1, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add sl, sp │ │ │ │ + add lr, sp │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r2, r4, r5 │ │ │ │ + subs r6, r4, r5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add sl, r8 │ │ │ │ + add lr, r8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r2, r0, r5 │ │ │ │ + subs r6, r0, r5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add sl, r4 │ │ │ │ + add lr, r4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, r5, r4 │ │ │ │ + subs r4, r5, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r8, r1 │ │ │ │ + add ip, r1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r4, r7, r3 │ │ │ │ + subs r0, r0, r4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r4, r3, r1 │ │ │ │ + subs r0, r4, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, r3, r1 │ │ │ │ + subs r6, r3, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bics r2, r7 │ │ │ │ + bics r6, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bhi.n 238ddc >::_M_default_append(unsigned int)@@Base+0x7d5ec> │ │ │ │ + bhi.n 238de4 >::_M_default_append(unsigned int)@@Base+0x7d5f4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r2, r0 │ │ │ │ + subs r6, r2, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - muls r2, r6 │ │ │ │ + muls r6, r6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ @ instruction: 0xf923ffff │ │ │ │ - subs r4, r5, r0 │ │ │ │ + subs r0, r6, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, r0, r0 │ │ │ │ + subs r6, r0, r0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, r5, r6 │ │ │ │ + adds r4, r5, r6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, r7, r1 │ │ │ │ + adds r6, r7, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rors r0, r3 │ │ │ │ + rors r4, r3 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r4, r3, r1 │ │ │ │ + adds r0, r4, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - sbcs r2, r7 │ │ │ │ + sbcs r6, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr.w r1, [r5, #-4] │ │ │ │ mov r0, fp │ │ │ │ bl 64a170 │ │ │ │ mov r6, r0 │ │ │ │ cmp r0, #1 │ │ │ │ bne.w 238f14 >::_M_default_append(unsigned int)@@Base+0x7d724> │ │ │ │ @@ -621586,123 +621586,123 @@ │ │ │ │ vsub.f64 d8, d8, d12 │ │ │ │ mov r0, r4 │ │ │ │ bl 62f4bc │ │ │ │ vmul.f64 d8, d8, d0 │ │ │ │ b.n 238ae2 >::_M_default_append(unsigned int)@@Base+0x7d2f2> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - asrs r4, r4, #30 │ │ │ │ + asrs r0, r5, #30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r2, r0 │ │ │ │ + asrs r6, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r0, r1, #30 │ │ │ │ + asrs r4, r1, #30 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r4 │ │ │ │ + lsrs r2, r5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [r6, #-452] @ 0xfffffe3c │ │ │ │ - asrs r0, r3, #29 │ │ │ │ + stc2 0, cr0, [sl, #-452] @ 0xfffffe3c │ │ │ │ + asrs r4, r3, #29 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r7 │ │ │ │ + lsls r4, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r2, #28 │ │ │ │ + asrs r6, r2, #28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - eors r2, r6 │ │ │ │ + eors r6, r6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2l 0, cr0, [ip], #-452 @ 0xfffffe3c │ │ │ │ - asrs r6, r4, #27 │ │ │ │ + ldc2l 0, cr0, [r0], #-452 @ 0xfffffe3c │ │ │ │ + asrs r2, r5, #27 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - eors r6, r0 │ │ │ │ + eors r2, r1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r0, [r0, #20] │ │ │ │ + strb r4, [r0, #20] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r7, #26 │ │ │ │ + asrs r6, r7, #26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ands r2, r3 │ │ │ │ + ands r6, r3 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r3, #26 │ │ │ │ + asrs r0, r4, #26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #252 @ 0xfc │ │ │ │ + ands r0, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r0, #26 │ │ │ │ + asrs r6, r0, #26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #226 @ 0xe2 │ │ │ │ + subs r7, #230 @ 0xe6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r2, #25 │ │ │ │ + asrs r0, r3, #25 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #180 @ 0xb4 │ │ │ │ + subs r7, #184 @ 0xb8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r7, #24 │ │ │ │ + asrs r0, r0, #25 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #154 @ 0x9a │ │ │ │ + subs r7, #158 @ 0x9e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r1, #24 │ │ │ │ + asrs r2, r2, #24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r0, r1, #25 │ │ │ │ + asrs r4, r1, #25 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r6, [pc, #104] @ (2392f0 >::_M_default_append(unsigned int)@@Base+0x7db00>) │ │ │ │ + ldr r6, [pc, #120] @ (239300 >::_M_default_append(unsigned int)@@Base+0x7db10>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r4, r0, #23 │ │ │ │ + asrs r0, r1, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r7, #36 @ 0x24 │ │ │ │ + subs r7, #40 @ 0x28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r4, r3, #25 │ │ │ │ + lsrs r0, r4, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r2, #22 │ │ │ │ + asrs r2, r3, #22 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #246 @ 0xf6 │ │ │ │ + subs r6, #250 @ 0xfa │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r2, r4, #25 │ │ │ │ + lsrs r6, r4, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r0, r5, #21 │ │ │ │ + asrs r4, r5, #21 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #200 @ 0xc8 │ │ │ │ + subs r6, #204 @ 0xcc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r4, #20 │ │ │ │ + asrs r2, r5, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #134 @ 0x86 │ │ │ │ + subs r6, #138 @ 0x8a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r1, #20 │ │ │ │ + asrs r0, r2, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #108 @ 0x6c │ │ │ │ + subs r6, #112 @ 0x70 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r4, #19 │ │ │ │ + asrs r6, r4, #19 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r6, #66 @ 0x42 │ │ │ │ + subs r6, #70 @ 0x46 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r6, [r1, #108] @ 0x6c │ │ │ │ + str r2, [r2, #108] @ 0x6c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldrb r2, [r4, #6] │ │ │ │ + ldrb r6, [r4, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r2, r0, #6 │ │ │ │ + lsls r6, r0, #6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r2, [r7, #26] │ │ │ │ + strh r6, [r7, #26] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - nop {10} │ │ │ │ - lsls r1, r6, #1 │ │ │ │ - subs r6, #164 @ 0xa4 │ │ │ │ + itt ge │ │ │ │ + lslge r1, r6, #1 │ │ │ │ + subge r6, #168 @ 0xa8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r6, #6] │ │ │ │ + strb r2, [r7, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r1, #26] │ │ │ │ + strh r6, [r1, #26] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r7, #24] │ │ │ │ + strh r2, [r0, #26] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r2, #9] │ │ │ │ + strb r2, [r3, #9] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r6, #15 │ │ │ │ + asrs r2, r7, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #86 @ 0x56 │ │ │ │ + subs r5, #90 @ 0x5a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r3, #15 │ │ │ │ + asrs r0, r4, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #60 @ 0x3c │ │ │ │ + subs r5, #64 @ 0x40 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r0, #15 │ │ │ │ + asrs r6, r0, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r5, #34 @ 0x22 │ │ │ │ + subs r5, #38 @ 0x26 │ │ │ │ lsls r2, r6, #1 │ │ │ │ mov r0, fp │ │ │ │ bl 61d084 │ │ │ │ mov r5, r0 │ │ │ │ mov r0, fp │ │ │ │ bl 61cc4c │ │ │ │ subs r5, r5, r0 │ │ │ │ @@ -621948,59 +621948,59 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #108] @ (239620 >::_M_default_append(unsigned int)@@Base+0x7de30>) │ │ │ │ mov r1, r6 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 238a24 >::_M_default_append(unsigned int)@@Base+0x7d234> │ │ │ │ ... │ │ │ │ - asrs r2, r7, #8 │ │ │ │ + asrs r6, r7, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r3, #154 @ 0x9a │ │ │ │ + subs r3, #158 @ 0x9e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r1, #8 │ │ │ │ + asrs r6, r1, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r3, #106 @ 0x6a │ │ │ │ + subs r3, #110 @ 0x6e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r7, #6 │ │ │ │ + asrs r2, r0, #7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r3, #30 │ │ │ │ + subs r3, #34 @ 0x22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r1, #6 │ │ │ │ + asrs r2, r2, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #238 @ 0xee │ │ │ │ + subs r2, #242 @ 0xf2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r6, #5 │ │ │ │ + asrs r6, r6, #5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #210 @ 0xd2 │ │ │ │ + subs r2, #214 @ 0xd6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r2, #5 │ │ │ │ + asrs r2, r3, #5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #182 @ 0xb6 │ │ │ │ + subs r2, #186 @ 0xba │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r6, r4, #4 │ │ │ │ + asrs r2, r5, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #134 @ 0x86 │ │ │ │ + subs r2, #138 @ 0x8a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r5, #6 │ │ │ │ + asrs r0, r6, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - asrs r4, r1, #3 │ │ │ │ + asrs r0, r2, #3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #44 @ 0x2c │ │ │ │ + subs r2, #48 @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r2, r3, #2 │ │ │ │ + asrs r6, r3, #2 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r1, #250 @ 0xfa │ │ │ │ + subs r1, #254 @ 0xfe │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r0, r2, #32 │ │ │ │ + asrs r4, r2, #32 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r1, #112 @ 0x70 │ │ │ │ + subs r1, #116 @ 0x74 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r2, r6, #31 │ │ │ │ + lsrs r6, r6, #31 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r1, #82 @ 0x52 │ │ │ │ + subs r1, #86 @ 0x56 │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ sub sp, #56 @ 0x38 │ │ │ │ @@ -622178,17 +622178,17 @@ │ │ │ │ bl 5fc920 │ │ │ │ cmp r0, #0 │ │ │ │ beq.w 239642 >::_M_default_append(unsigned int)@@Base+0x7de52> │ │ │ │ ldr r3, [sp, #32] │ │ │ │ ldrb.w r2, [r3, #72] @ 0x48 │ │ │ │ b.n 239666 >::_M_default_append(unsigned int)@@Base+0x7de76> │ │ │ │ nop │ │ │ │ - lsrs r2, r3, #23 │ │ │ │ + lsrs r6, r3, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r7, #58 @ 0x3a │ │ │ │ + adds r7, #62 @ 0x3e │ │ │ │ lsls r2, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1184] @ 239d10 >::_M_default_append(unsigned int)@@Base+0x7e520> │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -622630,135 +622630,135 @@ │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ldr r0, [pc, #832] @ (23a054 >::_M_default_append(unsigned int)@@Base+0x7e864>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r2, r6, #19 │ │ │ │ + lsrs r6, r6, #19 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldc2l 15, cr15, [r9, #-1020]! @ 0xfffffc04 │ │ │ │ - lsrs r6, r5, #23 │ │ │ │ + lsrs r2, r6, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r3, r5, r7} │ │ │ │ + ldmia r2!, {r1, r4, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ lsls r1, r4, #26 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r4, r2, #18 │ │ │ │ + lsrs r0, r3, #18 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #242 @ 0xf2 │ │ │ │ + adds r5, #246 @ 0xf6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr r0, [pc, #152] @ (239dd0 >::_M_default_append(unsigned int)@@Base+0x7e5e0>) │ │ │ │ lsls r7, r7, #1 │ │ │ │ - lsrs r2, r3, #17 │ │ │ │ + lsrs r6, r3, #17 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #186 @ 0xba │ │ │ │ + adds r5, #190 @ 0xbe │ │ │ │ lsls r2, r6, #1 │ │ │ │ @ instruction: 0xeaf1ffff │ │ │ │ @ instruction: 0xeaafffff │ │ │ │ - lsrs r4, r3, #16 │ │ │ │ + lsrs r0, r4, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #124 @ 0x7c │ │ │ │ + adds r5, #128 @ 0x80 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r2, r0, #16 │ │ │ │ + lsrs r6, r0, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r5, #98 @ 0x62 │ │ │ │ + adds r5, #102 @ 0x66 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r0, [r2, #40] @ 0x28 │ │ │ │ + ldr r4, [r2, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r6, r0, #21 │ │ │ │ + lsrs r2, r1, #21 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r2, [r3, #48] @ 0x30 │ │ │ │ + ldr r6, [r3, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r6, r5, #20 │ │ │ │ + lsrs r2, r6, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r0, #14 │ │ │ │ + lsrs r6, r0, #14 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #226 @ 0xe2 │ │ │ │ + adds r4, #230 @ 0xe6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r0, r5, #13 │ │ │ │ + lsrs r4, r5, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #200 @ 0xc8 │ │ │ │ + adds r4, #204 @ 0xcc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r2, [r7, #44] @ 0x2c │ │ │ │ + ldr r6, [r7, #44] @ 0x2c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r3, #19 │ │ │ │ + lsrs r0, r4, #19 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r2, #12 │ │ │ │ + lsrs r0, r3, #12 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #116 @ 0x74 │ │ │ │ + adds r4, #120 @ 0x78 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r4, r4, #18 │ │ │ │ + lsrs r0, r5, #18 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [r6, #44] @ 0x2c │ │ │ │ + ldr r4, [r6, #44] @ 0x2c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r0, #11 │ │ │ │ + lsrs r4, r0, #11 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #32 │ │ │ │ + adds r4, #36 @ 0x24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r2, r4, #10 │ │ │ │ + lsrs r6, r4, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r4, #0 │ │ │ │ + adds r4, #4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r6, [r5, #44] @ 0x2c │ │ │ │ + ldr r2, [r6, #44] @ 0x2c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r3, #17 │ │ │ │ + lsrs r4, r3, #17 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r3, #9 │ │ │ │ + lsrs r0, r4, #9 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r3, #188 @ 0xbc │ │ │ │ + adds r3, #192 @ 0xc0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subw r0, lr, #115 @ 0x73 │ │ │ │ - lsrs r0, r5, #16 │ │ │ │ + @ instruction: 0xf2b20073 │ │ │ │ + lsrs r4, r5, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r2, #8 │ │ │ │ + lsrs r0, r3, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r3, #116 @ 0x74 │ │ │ │ + adds r3, #120 @ 0x78 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r4, #8] │ │ │ │ + strb r6, [r4, #8] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r0, #16 │ │ │ │ + lsrs r4, r0, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r2, #7 │ │ │ │ + lsrs r4, r2, #7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r3, #48 @ 0x30 │ │ │ │ + adds r3, #52 @ 0x34 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r4, r1, #17 │ │ │ │ + lsrs r0, r2, #17 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r5, #16 │ │ │ │ + lsrs r4, r5, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r2, #15 │ │ │ │ + lsrs r6, r2, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r1, #6 │ │ │ │ + lsrs r2, r2, #6 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #238 @ 0xee │ │ │ │ + adds r2, #242 @ 0xf2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r6, r0, #16 │ │ │ │ + lsrs r2, r1, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r4, r0, #17 │ │ │ │ + lsrs r0, r1, #17 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r0, r2, #5 │ │ │ │ + lsrs r4, r2, #5 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #176 @ 0xb0 │ │ │ │ + adds r2, #180 @ 0xb4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r1, #14] │ │ │ │ + ldrb r4, [r1, #14] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r5, #16 │ │ │ │ + lsrs r6, r5, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r6, r2, #4 │ │ │ │ + lsrs r2, r3, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #118 @ 0x76 │ │ │ │ + adds r2, #122 @ 0x7a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r5, #14] │ │ │ │ + ldrb r2, [r6, #14] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r1, #16 │ │ │ │ + lsrs r0, r2, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ + lsrs r6, r3, #3 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #58 @ 0x3a │ │ │ │ + adds r2, #62 @ 0x3e │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr r2, [pc, #304] @ (239f48 >::_M_default_append(unsigned int)@@Base+0x7e758>) │ │ │ │ add.w r3, r6, #88 @ 0x58 │ │ │ │ ldr r1, [pc, #304] @ (239f4c >::_M_default_append(unsigned int)@@Base+0x7e75c>) │ │ │ │ strd r0, r5, [sp] │ │ │ │ add r2, pc │ │ │ │ add r1, pc │ │ │ │ @@ -622868,53 +622868,53 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #84] @ (239f94 >::_M_default_append(unsigned int)@@Base+0x7e7a4>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 23991c >::_M_default_append(unsigned int)@@Base+0x7e12c> │ │ │ │ - lsrs r0, r6, #10 │ │ │ │ + lsrs r4, r6, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r2, #12 │ │ │ │ + lsrs r6, r2, #12 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r2, r4, #29 │ │ │ │ + lsls r6, r4, #29 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #194 @ 0xc2 │ │ │ │ + adds r0, #198 @ 0xc6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r2, [r1, #108] @ 0x6c │ │ │ │ + ldr r6, [r1, #108] @ 0x6c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r6, #11 │ │ │ │ + lsrs r0, r7, #11 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r5, #28 │ │ │ │ + lsls r4, r5, #28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #136 @ 0x88 │ │ │ │ + adds r0, #140 @ 0x8c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r0, r3, #11 │ │ │ │ + lsrs r4, r3, #11 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsrs r2, r2, #13 │ │ │ │ + lsrs r6, r2, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r6, r5, #27 │ │ │ │ + lsls r2, r6, #27 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #78 @ 0x4e │ │ │ │ + adds r0, #82 @ 0x52 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r4, #9] │ │ │ │ + ldrb r2, [r5, #9] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r5, #12 │ │ │ │ + lsrs r4, r5, #12 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r5, #26 │ │ │ │ + lsls r4, r5, #26 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r0, #8 │ │ │ │ + adds r0, #12 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r2, [r7, #9] │ │ │ │ + ldrb r6, [r7, #9] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r0, #12 │ │ │ │ + lsrs r0, r1, #12 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r5, #25 │ │ │ │ + lsls r4, r5, #25 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r7, #200 @ 0xc8 │ │ │ │ + cmp r7, #204 @ 0xcc │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 23985c >::_M_default_append(unsigned int)@@Base+0x7e06c> │ │ │ │ @@ -622935,17 +622935,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - lsls r4, r3, #23 │ │ │ │ + lsls r0, r4, #23 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r7, #60 @ 0x3c │ │ │ │ + cmp r7, #64 @ 0x40 │ │ │ │ lsls r2, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -623002,15 +623002,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ asrs r2, r3 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r2, r5, #7 │ │ │ │ + lsrs r6, r5, #7 │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsrs r0, r4 │ │ │ │ lsls r7, r7, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -623047,17 +623047,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - lsrs r4, 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r4, r7, #20 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r1, #224 @ 0xe0 │ │ │ │ + cmp r1, #228 @ 0xe4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r6, #18 │ │ │ │ + lsls r4, r6, #18 │ │ │ │ lsls r4, r6, #1 │ │ │ │ str r0, [sp, #32] │ │ │ │ movw r1, #554 @ 0x22a │ │ │ │ ldr r0, [pc, #900] @ (23a978 >::_M_default_append(unsigned int)@@Base+0x7f188>) │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -623847,104 +623847,104 @@ │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 23a64e >::_M_default_append(unsigned int)@@Base+0x7ee5e> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - lsls r0, r4, #17 │ │ │ │ + lsls r4, r4, #17 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r1, #8 │ │ │ │ + cmp r1, #12 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r3, #16 │ │ │ │ + lsls r4, r3, #16 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #192 @ 0xc0 │ │ │ │ + cmp r0, #196 @ 0xc4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r2, r6, #15 │ │ │ │ + lsls r6, r6, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #154 @ 0x9a │ │ │ │ + cmp r0, #158 @ 0x9e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r0, #15 │ │ │ │ + lsls r2, r1, #15 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #110 @ 0x6e │ │ │ │ + cmp r0, #114 @ 0x72 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - pop {r1, r3, r4, r6, r7} │ │ │ │ + pop {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r0, r7, #13 │ │ │ │ + lsls r4, r7, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #32 │ │ │ │ + cmp r0, #36 @ 0x24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r3, #13 │ │ │ │ + lsls r2, r4, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cmp r0, #4 │ │ │ │ + cmp r0, #8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r7, #12 │ │ │ │ + lsls r2, r0, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #228 @ 0xe4 │ │ │ │ + movs r7, #232 @ 0xe8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr??.w pc, [r7, #255]! │ │ │ │ - lsls r0, r2, #13 │ │ │ │ + lsls r4, r2, #13 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r2, r5, #12 │ │ │ │ + lsls r6, r5, #12 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r0, r3, #11 │ │ │ │ + lsls r4, r3, #11 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 23b0f4 >::_M_default_append(unsigned int)@@Base+0x7f904> │ │ │ │ + b.n 23b0fc >::_M_default_append(unsigned int)@@Base+0x7f90c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r4, #10 │ │ │ │ + lsls r6, r4, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #74 @ 0x4a │ │ │ │ + movs r7, #78 @ 0x4e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r2, r1, #10 │ │ │ │ + lsls r6, r1, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #50 @ 0x32 │ │ │ │ + movs r7, #54 @ 0x36 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r5, #9 │ │ │ │ + lsls r2, r6, #9 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r7, #20 │ │ │ │ + movs r7, #24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r2, #9 │ │ │ │ + lsls r4, r2, #9 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r2, r1, #10 │ │ │ │ + lsls r6, r1, #10 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 23afd4 >::_M_default_append(unsigned int)@@Base+0x7f7e4> │ │ │ │ + b.n 23afdc >::_M_default_append(unsigned int)@@Base+0x7f7ec> │ │ │ │ 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│ │ + movs r5, #254 @ 0xfe │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sbc.w r0, r8, #15794176 @ 0xf10000 │ │ │ │ - lsls r6, r4, #4 │ │ │ │ + sbc.w r0, ip, #15794176 @ 0xf10000 │ │ │ │ + lsls r2, r5, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r5, #206 @ 0xce │ │ │ │ + movs r5, #210 @ 0xd2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r7, #3 │ │ │ │ + lsls r2, r0, #4 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r5, #166 @ 0xa6 │ │ │ │ + movs r5, #170 @ 0xaa │ │ │ │ lsls r2, r6, #1 │ │ │ │ mov r2, r0 │ │ │ │ movs r1, #3 │ │ │ │ mov r0, sl │ │ │ │ bl 619d5c │ │ │ │ mov r5, r0 │ │ │ │ cmp r0, #1 │ │ │ │ @@ -624359,83 +624359,83 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #180] @ (23af54 >::_M_default_append(unsigned int)@@Base+0x7f764>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 23a64e >::_M_default_append(unsigned int)@@Base+0x7ee5e> │ │ │ │ nop │ │ │ │ - movs r0, r1 │ │ │ │ + movs r4, r1 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - movs r4, #174 @ 0xae │ │ │ │ + movs r4, #178 @ 0xb2 │ │ │ │ lsls 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0x1cc │ │ │ │ - movs r2, #124 @ 0x7c │ │ │ │ + ldc2l 0, cr0, [r8, #460] @ 0x1cc │ │ │ │ + movs r2, #128 @ 0x80 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [r8, #460]! @ 0x1cc │ │ │ │ - movs r2, #80 @ 0x50 │ │ │ │ + stc2 0, cr0, [ip, #460]! @ 0x1cc │ │ │ │ + movs r2, #84 @ 0x54 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc2l 0, cr0, [ip, #-460]! @ 0xfffffe34 │ │ │ │ - movs r2, #36 @ 0x24 │ │ │ │ + stc2 0, cr0, [r0, #460] @ 0x1cc │ │ │ │ + movs r2, #40 @ 0x28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2l 0, cr0, [r2, #-460]! @ 0xfffffe34 │ │ │ │ - movs r2, #10 │ │ │ │ + stc2l 0, cr0, [r6, #-460]! @ 0xfffffe34 │ │ │ │ + movs r2, #14 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc2 0, cr0, [ip, #-460]! @ 0xfffffe34 │ │ │ │ - movs r1, #228 @ 0xe4 │ │ │ │ + stc2l 0, cr0, [r0, #-460] @ 0xfffffe34 │ │ │ │ + movs r1, #232 @ 0xe8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r4], {115} @ 0x73 │ │ │ │ - movs r1, #124 @ 0x7c │ │ │ │ + ldc2l 0, cr0, [r8], {115} @ 0x73 │ │ │ │ + movs r1, #128 @ 0x80 │ │ │ │ lsls r2, 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instruction: 0xf9a20073 │ │ │ │ + ldr.w r0, [sl, r3, lsl #3] │ │ │ │ + adds r2, r0, #4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - vst1.8 @ instruction: 0xf9840073 │ │ │ │ - ldrsh.w r0, [r2, #115] @ 0x73 │ │ │ │ - strb.w r0, [lr, r3, lsl #3] │ │ │ │ - adds r6, r6, #2 │ │ │ │ + vst1.8 @ instruction: 0xf9880073 │ │ │ │ + ldrsh.w r0, [r6, #115] @ 0x73 │ │ │ │ + ldrb.w r0, [r2, r3, lsl #3] │ │ │ │ + adds r2, r7, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [r6, #60] @ 0x3c │ │ │ │ + str r4, [r6, #60] @ 0x3c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vst1.8 @ instruction: 0xf98e0073 │ │ │ │ - @ instruction: 0xf7ca0073 │ │ │ │ - adds r2, r6, #1 │ │ │ │ + ldrsb.w r0, [r2, #115] @ 0x73 │ │ │ │ + @ instruction: 0xf7ce0073 │ │ │ │ + adds r6, r6, #1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r0, [r4, r4] │ │ │ │ + ldrh r4, [r4, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vld4.16 {d16-d19}, [r6 :256], r3 │ │ │ │ - @ instruction: 0xf7860073 │ │ │ │ - adds r6, r5, #0 │ │ │ │ + vld4.16 {d16-d19}, [sl :256], r3 │ │ │ │ + @ instruction: 0xf78a0073 │ │ │ │ + adds r2, r6, #0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r2, [r0, #80] @ 0x50 │ │ │ │ + str r6, [r0, #80] @ 0x50 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vst4.16 {d16-d19}, [r0 :256], r3 │ │ │ │ - @ instruction: 0xf7480073 │ │ │ │ - subs r0, r6, r7 │ │ │ │ + vst4.16 {d16-d19}, [r4 :256], r3 │ │ │ │ + @ instruction: 0xf74c0073 │ │ │ │ + subs r4, r6, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [r5, #80] @ 0x50 │ │ │ │ + str r4, [r5, #80] @ 0x50 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vld4.16 {d0-d3}, [r2 :256], r3 │ │ │ │ - @ instruction: 0xf70e0073 │ │ │ │ - subs r6, r6, r6 │ │ │ │ + vld4.16 {d0-d3}, [r6 :256], r3 │ │ │ │ + @ instruction: 0xf7120073 │ │ │ │ + subs r2, r7, r6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [r6, #96] @ 0x60 │ │ │ │ + str r4, [r6, #96] @ 0x60 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - vst4.16 {d0-d3}, [r2 :256], r3 │ │ │ │ - @ instruction: 0xf6d20073 │ │ │ │ - subs r2, r7, r5 │ │ │ │ + vst4.16 {d0-d3}, [r6 :256], r3 │ │ │ │ + @ instruction: 0xf6d60073 │ │ │ │ + subs r6, r7, r5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 23af58 >::_M_default_append(unsigned int)@@Base+0x7f768> │ │ │ │ @@ -624972,16 +624972,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - sbcs.w r0, r4, #15925248 @ 0xf30000 │ │ │ │ - subs r4, r3, r0 │ │ │ │ + sbcs.w r0, r8, #15925248 @ 0xf30000 │ │ │ │ + subs r0, r4, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -625008,16 +625008,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xf74a0073 │ │ │ │ - adds r2, r0, r7 │ │ │ │ + @ instruction: 0xf74e0073 │ │ │ │ + adds r6, r0, r7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r0 │ │ │ │ @@ -625051,16 +625051,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xf6e40073 │ │ │ │ - adds r4, r3, r5 │ │ │ │ + @ instruction: 0xf6e80073 │ │ │ │ + adds r0, r4, r5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (23b62c >::_M_default_append(unsigned int)@@Base+0x7fe3c>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -625100,15 +625100,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ cmp r3, #110 @ 0x6e │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - subw r0, ip, #2163 @ 0x873 │ │ │ │ + @ instruction: 0xf6b00073 │ │ │ │ cmp r3, #54 @ 0x36 │ │ │ │ lsls r7, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3880] @ 0xf28 │ │ │ │ @@ -625684,16 +625684,16 @@ │ │ │ │ ... │ │ │ │ cmp r2, #236 @ 0xec │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ cmp r2, #204 @ 0xcc │ │ │ │ lsls r7, r7, #1 │ │ │ │ - and.w r0, r6, #15925248 @ 0xf30000 │ │ │ │ - @ instruction: 0xf3980073 │ │ │ │ + and.w r0, sl, #15925248 @ 0xf30000 │ │ │ │ + @ instruction: 0xf39c0073 │ │ │ │ ldr r3, [sp, #60] @ 0x3c │ │ │ │ ldr r4, [sp, #100] @ 0x64 │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 23bfd6 >::_M_default_append(unsigned int)@@Base+0x807e6> │ │ │ │ ldr r3, [sp, #68] @ 0x44 │ │ │ │ adds r3, #1 │ │ │ │ beq.w 23be70 >::_M_default_append(unsigned int)@@Base+0x80680> │ │ │ │ @@ -626354,89 +626354,89 @@ │ │ │ │ mov r1, r6 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 23b674 >::_M_default_append(unsigned int)@@Base+0x7fe84> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - vmvn.i32 q8, #35 @ 0x00000023 │ │ │ │ - ldrb r2, [r5, #13] │ │ │ │ + vmvn.i32 q8, #99 @ 0x00000063 │ │ │ │ + ldrb r6, [r5, #13] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 5, r0, cr0, cr3, {3} │ │ │ │ - asrs r6, r2, #4 │ │ │ │ + mcr 0, 5, r0, cr4, cr3, {3} │ │ │ │ + asrs r2, r3, #4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mcr 0, 3, r0, cr2, cr3, {3} │ │ │ │ - asrs r0, r3, #3 │ │ │ │ + mcr 0, 3, r0, cr6, cr3, {3} │ │ │ │ + asrs r4, r3, #3 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mrc 0, 2, r0, cr0, cr3, {3} │ │ │ │ - ldrb r0, [r7, #7] │ │ │ │ + mrc 0, 2, r0, cr4, cr3, {3} │ │ │ │ + ldrb r4, [r7, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc 0, cr0, [r8, #-460]! @ 0xfffffe34 │ │ │ │ - ldcl 0, cr0, [lr], #-460 @ 0xfffffe34 │ │ │ │ - lsrs r6, r6, #27 │ │ │ │ + stc 0, cr0, [ip, #-460]! @ 0xfffffe34 │ │ │ │ + stc 0, cr0, [r2], {115} @ 0x73 │ │ │ │ + lsrs r2, r7, #27 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc 0, cr0, [ip], {115} @ 0x73 │ │ │ │ - lsrs r4, r2, #26 │ │ │ │ + stc 0, cr0, [r0], #-460 @ 0xfffffe34 │ │ │ │ + lsrs r0, r3, #26 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xebf00073 │ │ │ │ - lsrs r0, r5, #25 │ │ │ │ + @ instruction: 0xebf40073 │ │ │ │ + lsrs r4, r5, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - rsbs r0, r2, r3, ror #1 │ │ │ │ - lsrs r2, r1, #25 │ │ │ │ + rsbs r0, r6, r3, ror #1 │ │ │ │ + lsrs r6, r1, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sbcs.w r0, r0, r3, ror #1 │ │ │ │ - lsrs r0, r5, #23 │ │ │ │ + sbcs.w r0, r4, r3, ror #1 │ │ │ │ + lsrs r4, r5, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adc.w r0, lr, r3, ror #1 │ │ │ │ - lsrs r6, r0, #23 │ │ │ │ + adcs.w r0, r2, r3, ror #1 │ │ │ │ + lsrs r2, r1, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xeb280073 │ │ │ │ - lsrs r4, r3, #22 │ │ │ │ + @ instruction: 0xeb2c0073 │ │ │ │ + lsrs r0, r4, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xeaec0073 │ │ │ │ - lsrs r2, r4, #21 │ │ │ │ + @ instruction: 0xeaf00073 │ │ │ │ + lsrs r6, r4, #21 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xeac80073 │ │ │ │ - lsrs r0, r0, #21 │ │ │ │ + @ instruction: 0xeacc0073 │ │ │ │ + lsrs r4, r0, #21 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xeaa60073 │ │ │ │ - lsrs r6, r3, #20 │ │ │ │ + @ instruction: 0xeaaa0073 │ │ │ │ + lsrs r2, r4, #20 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - orn r0, r8, r3, ror #1 │ │ │ │ - lsrs r0, r4, #19 │ │ │ │ + orn r0, ip, r3, ror #1 │ │ │ │ + lsrs r4, r4, #19 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ands.w r0, ip, r3, ror #1 │ │ │ │ - lsrs r4, r2, #18 │ │ │ │ + bic.w r0, r0, r3, ror #1 │ │ │ │ + lsrs r0, r3, #18 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrd r0, r0, [lr, #460]! @ 0x1cc │ │ │ │ - lsrs r6, r6, #17 │ │ │ │ + and.w r0, r2, r3, ror #1 │ │ │ │ + lsrs r2, r7, #17 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrd r0, r0, [lr, #460] @ 0x1cc │ │ │ │ - lsrs r4, r2, #17 │ │ │ │ + strd r0, r0, [r2, #460]! @ 0x1cc │ │ │ │ + lsrs r0, r3, #17 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [r0, #460] @ 0x1cc │ │ │ │ - lsrs r0, r7, #16 │ │ │ │ + strd r0, r0, [r4, #460] @ 0x1cc │ │ │ │ + lsrs r4, r7, #16 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xe99c0073 │ │ │ │ - lsrs r4, r2, #16 │ │ │ │ + @ instruction: 0xe9a00073 │ │ │ │ + lsrs r0, r3, #16 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrd r0, r0, [ip, #-460]! @ 0x1cc │ │ │ │ - lsrs r4, r6, #15 │ │ │ │ + @ instruction: 0xe9800073 │ │ │ │ + lsrs r0, r7, #15 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [r0, #-460]! @ 0x1cc │ │ │ │ - lsrs r6, r2, #15 │ │ │ │ + strd r0, r0, [r4, #-460]! @ 0x1cc │ │ │ │ + lsrs r2, r3, #15 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [r4, #-460] @ 0x1cc │ │ │ │ - lsrs r2, r7, #14 │ │ │ │ + strd r0, r0, [r8, #-460] @ 0x1cc │ │ │ │ + lsrs r6, r7, #14 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [lr], #460 @ 0x1cc │ │ │ │ - lsrs r6, r4, #13 │ │ │ │ + ldrd r0, r0, [r2], #460 @ 0x1cc │ │ │ │ + lsrs r2, r5, #13 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xe8d00073 │ │ │ │ - lsrs r0, r1, #13 │ │ │ │ + @ instruction: 0xe8d40073 │ │ │ │ + lsrs r4, r1, #13 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #972] @ (23c880 >::_M_default_append(unsigned int)@@Base+0x81090>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -626806,115 +626806,115 @@ │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ adds r6, r1, #2 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 23c838 >::_M_default_append(unsigned int)@@Base+0x81048> │ │ │ │ + b.n 23c840 >::_M_default_append(unsigned int)@@Base+0x81050> │ │ │ │ lsls r3, r6, #1 │ │ │ │ bl 38e88e >::resize(unsigned int)@@Base+0xa9caa> │ │ │ │ - @ instruction: 0xe8100073 │ │ │ │ - strd r0, r0, [sl], #-460 @ 0x1cc │ │ │ │ + @ instruction: 0xe8140073 │ │ │ │ + strd r0, r0, [lr], #-460 @ 0x1cc │ │ │ │ lsls r3, r5, #16 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 23c728 >::_M_default_append(unsigned int)@@Base+0x80f38> │ │ │ │ + b.n 23c730 >::_M_default_append(unsigned int)@@Base+0x80f40> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r7, #6 │ │ │ │ + lsrs r0, r0, #7 │ │ │ │ lsls r2, r6, #1 │ │ │ │ subs r2, r6, r7 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - b.n 23c6cc >::_M_default_append(unsigned int)@@Base+0x80edc> │ │ │ │ + b.n 23c6d4 >::_M_default_append(unsigned int)@@Base+0x80ee4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r1, #6 │ │ │ │ + lsrs r4, r1, #6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ bl 2708b2 >::_M_default_append(unsigned int)@@Base+0xb50c2> │ │ │ │ @ instruction: 0xefb9ffff │ │ │ │ - b.n 23c660 >::_M_default_append(unsigned int)@@Base+0x80e70> │ │ │ │ + b.n 23c668 >::_M_default_append(unsigned int)@@Base+0x80e78> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r1, #5 │ │ │ │ + lsrs r6, r1, #5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23c634 >::_M_default_append(unsigned int)@@Base+0x80e44> │ │ │ │ + b.n 23c63c >::_M_default_append(unsigned int)@@Base+0x80e4c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r6, #4 │ │ │ │ + lsrs r4, r6, #4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ vrecps.f16 , , │ │ │ │ - ldrh r4, [r7, #0] │ │ │ │ + ldrh r0, [r0, #2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c7e0 >::_M_default_append(unsigned int)@@Base+0x80ff0> │ │ │ │ + b.n 23c7e8 >::_M_default_append(unsigned int)@@Base+0x80ff8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c59c >::_M_default_append(unsigned int)@@Base+0x80dac> │ │ │ │ + b.n 23c5a4 >::_M_default_append(unsigned int)@@Base+0x80db4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r3, #3 │ │ │ │ + lsrs r6, r3, #3 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23c570 >::_M_default_append(unsigned int)@@Base+0x80d80> │ │ │ │ + b.n 23c578 >::_M_default_append(unsigned int)@@Base+0x80d88> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r0, #3 │ │ │ │ + lsrs r4, r0, #3 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r5, #0] │ │ │ │ + ldrh r0, [r6, #0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c788 >::_M_default_append(unsigned int)@@Base+0x80f98> │ │ │ │ + b.n 23c790 >::_M_default_append(unsigned int)@@Base+0x80fa0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c4f8 >::_M_default_append(unsigned int)@@Base+0x80d08> │ │ │ │ + b.n 23c500 >::_M_default_append(unsigned int)@@Base+0x80d10> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r4, r7, #1 │ │ │ │ + lsrs r0, r0, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, #98 @ 0x62 │ │ │ │ + subs r0, #102 @ 0x66 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c774 >::_M_default_append(unsigned int)@@Base+0x80f84> │ │ │ │ + b.n 23c77c >::_M_default_append(unsigned int)@@Base+0x80f8c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c480 >::_M_default_append(unsigned int)@@Base+0x80c90> │ │ │ │ + b.n 23c488 >::_M_default_append(unsigned int)@@Base+0x80c98> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r7, #32 │ │ │ │ + lsrs r4, r7, #32 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23c44c >::_M_default_append(unsigned int)@@Base+0x80c5c> │ │ │ │ + b.n 23c454 >::_M_default_append(unsigned int)@@Base+0x80c64> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r3, #32 │ │ │ │ + lsrs r4, r3, #32 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23c710 >::_M_default_append(unsigned int)@@Base+0x80f20> │ │ │ │ + b.n 23c718 >::_M_default_append(unsigned int)@@Base+0x80f28> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #98 @ 0x62 │ │ │ │ + subs r0, #102 @ 0x66 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c3cc >::_M_default_append(unsigned int)@@Base+0x80bdc> │ │ │ │ + b.n 23c3d4 >::_M_default_append(unsigned int)@@Base+0x80be4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r2, r2, #31 │ │ │ │ + lsls r6, r2, #31 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23c6d4 >::_M_default_append(unsigned int)@@Base+0x80ee4> │ │ │ │ + b.n 23c6dc >::_M_default_append(unsigned int)@@Base+0x80eec> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r4, #13] │ │ │ │ + strb r0, [r5, #13] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c348 >::_M_default_append(unsigned int)@@Base+0x80b58> │ │ │ │ + b.n 23c350 >::_M_default_append(unsigned int)@@Base+0x80b60> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r0, r1, #30 │ │ │ │ + lsls r4, r1, #30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - itet pl │ │ │ │ + itte pl │ │ │ │ lslpl r3, r6, #1 │ │ │ │ - bmi.n 23c6a4 >::_M_default_append(unsigned int)@@Base+0x80eb4> @ unpredictable branch in IT block │ │ │ │ + bpl.n 23c6ac >::_M_default_append(unsigned int)@@Base+0x80ebc> @ unpredictable branch in IT block │ │ │ │ │ │ │ │ - lslpl r3, r6, #1 │ │ │ │ - b.n 23c2d0 >::_M_default_append(unsigned int)@@Base+0x80ae0> │ │ │ │ + lslmi r3, r6, #1 │ │ │ │ + b.n 23c2d8 >::_M_default_append(unsigned int)@@Base+0x80ae8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r4, r0, #29 │ │ │ │ + lsls r0, r1, #29 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ittt vc │ │ │ │ - lslvc r3, r6, #1 │ │ │ │ - bvc.n 23c674 >::_M_default_append(unsigned int)@@Base+0x80e84> @ unpredictable branch in IT block │ │ │ │ + ittt hi │ │ │ │ + lslhi r3, r6, #1 │ │ │ │ + bhi.n 23c67c >::_M_default_append(unsigned int)@@Base+0x80e8c> @ unpredictable branch in IT block │ │ │ │ │ │ │ │ - lslvc r3, r6, #1 │ │ │ │ - b.n 23c258 >::_M_default_append(unsigned int)@@Base+0x80a68> │ │ │ │ + lslhi r3, r6, #1 │ │ │ │ + b.n 23c260 >::_M_default_append(unsigned int)@@Base+0x80a70> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r0, r0, #28 │ │ │ │ + lsls r4, r0, #28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23c650 >::_M_default_append(unsigned int)@@Base+0x80e60> │ │ │ │ + b.n 23c658 >::_M_default_append(unsigned int)@@Base+0x80e68> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c6b8 >::_M_default_append(unsigned int)@@Base+0x80ec8> │ │ │ │ + b.n 23c6c0 >::_M_default_append(unsigned int)@@Base+0x80ed0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23c1d4 >::_M_default_append(unsigned int)@@Base+0x809e4> │ │ │ │ + b.n 23c1dc >::_M_default_append(unsigned int)@@Base+0x809ec> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r6, r6, #26 │ │ │ │ + lsls r2, r7, #26 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 23c4a4 >::_M_default_append(unsigned int)@@Base+0x80cb4> │ │ │ │ @@ -626934,17 +626934,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - b.n 23cfa4 >::_M_default_append(unsigned int)@@Base+0x817b4> │ │ │ │ + b.n 23cfac >::_M_default_append(unsigned int)@@Base+0x817bc> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r2, r7, #21 │ │ │ │ + lsls r6, r7, #21 │ │ │ │ lsls r2, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -627003,17 +627003,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - b.n 23c3dc >::_M_default_append(unsigned int)@@Base+0x80bec> │ │ │ │ + b.n 23c3e4 >::_M_default_append(unsigned int)@@Base+0x80bf4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r0, r1, #19 │ │ │ │ + lsls r4, r1, #19 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -627047,17 +627047,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - b.n 23c378 >::_M_default_append(unsigned int)@@Base+0x80b88> │ │ │ │ + b.n 23c380 >::_M_default_append(unsigned int)@@Base+0x80b90> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r6, r3, #17 │ │ │ │ + lsls r2, r4, #17 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (23cb34 >::_M_default_append(unsigned int)@@Base+0x81344>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -627098,15 +627098,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ asrs r2, r5, #25 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 23c364 >::_M_default_append(unsigned int)@@Base+0x80b74> │ │ │ │ + b.n 23c36c >::_M_default_append(unsigned int)@@Base+0x80b7c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ asrs r0, r6, #24 │ │ │ │ lsls r7, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -628059,44 +628059,44 @@ │ │ │ │ nop │ │ │ │ asrs r4, r5, #16 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r6, r0, #16 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - b.n 23d818 >::_M_default_append(unsigned int)@@Base+0x82028> │ │ │ │ + b.n 23d820 >::_M_default_append(unsigned int)@@Base+0x82030> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r2, r4, #2 │ │ │ │ + lsls r6, r4, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23d7e4 >::_M_default_append(unsigned int)@@Base+0x81ff4> │ │ │ │ + b.n 23d7ec >::_M_default_append(unsigned int)@@Base+0x81ffc> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r4, r0, #2 │ │ │ │ + lsls r0, r1, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 23d7dc >::_M_default_append(unsigned int)@@Base+0x81fec> │ │ │ │ + b.n 23d7e4 >::_M_default_append(unsigned int)@@Base+0x81ff4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - udf #230 @ 0xe6 │ │ │ │ + udf #234 @ 0xea │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr2 0, 7, r0, cr8, cr1, {3} │ │ │ │ - blt.n 23d658 >::_M_default_append(unsigned int)@@Base+0x81e68> │ │ │ │ + mcr2 0, 7, r0, cr12, cr1, {3} │ │ │ │ + blt.n 23d660 >::_M_default_append(unsigned int)@@Base+0x81e70> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bhi.n 23d6d8 >::_M_default_append(unsigned int)@@Base+0x81ee8> │ │ │ │ + bhi.n 23d6e0 >::_M_default_append(unsigned int)@@Base+0x81ef0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr??.w r0, [r4, #113] @ 0x71 │ │ │ │ - bhi.n 23d644 >::_M_default_append(unsigned int)@@Base+0x81e54> │ │ │ │ + ldr??.w r0, [r8, #113] @ 0x71 │ │ │ │ + bhi.n 23d64c >::_M_default_append(unsigned int)@@Base+0x81e5c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh.w r0, [r6, #113] @ 0x71 │ │ │ │ - bhi.n 23d614 >::_M_default_append(unsigned int)@@Base+0x81e24> │ │ │ │ + strh.w r0, [sl, #113] @ 0x71 │ │ │ │ + bhi.n 23d61c >::_M_default_append(unsigned int)@@Base+0x81e2c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb.w r0, [r8, #113] @ 0x71 │ │ │ │ - bhi.n 23d7d8 >::_M_default_append(unsigned int)@@Base+0x81fe8> │ │ │ │ + strb.w r0, [ip, #113] @ 0x71 │ │ │ │ + bhi.n 23d7e0 >::_M_default_append(unsigned int)@@Base+0x81ff0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str??.w r0, [r6, r1, lsl #3] │ │ │ │ - bhi.n 23d7a8 >::_M_default_append(unsigned int)@@Base+0x81fb8> │ │ │ │ + str??.w r0, [sl, r1, lsl #3] │ │ │ │ + bhi.n 23d7b0 >::_M_default_append(unsigned int)@@Base+0x81fc0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str.w r0, [sl, r1, lsl #3] │ │ │ │ + str.w r0, [lr, r1, lsl #3] │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #600] @ (23d984 >::_M_default_append(unsigned int)@@Base+0x82194>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r3, [pc, #600] @ (23d988 >::_M_default_append(unsigned int)@@Base+0x82198>) │ │ │ │ @@ -628334,68 +628334,68 @@ │ │ │ │ b.n 23d7c8 >::_M_default_append(unsigned int)@@Base+0x81fd8> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ lsrs r6, r2, #8 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bvc.n 23d924 >::_M_default_append(unsigned int)@@Base+0x82134> │ │ │ │ + bvc.n 23d92c >::_M_default_append(unsigned int)@@Base+0x8213c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ bl fffd7992 │ │ │ │ - ldmia r4!, {r2, r6} │ │ │ │ + ldmia r4!, {r3, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bvc.n 23d8e4 >::_M_default_append(unsigned int)@@Base+0x820f4> │ │ │ │ + bvc.n 23d8ec >::_M_default_append(unsigned int)@@Base+0x820fc> │ │ │ │ lsls r3, r6, #1 │ │ │ │ lsls r1, r6, #9 │ │ │ │ movs r0, r0 │ │ │ │ - bvc.n 23da28 >::_M_default_append(unsigned int)@@Base+0x82238> │ │ │ │ + bvc.n 23da30 >::_M_default_append(unsigned int)@@Base+0x82240> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf7460071 │ │ │ │ + @ instruction: 0xf74a0071 │ │ │ │ lsrs r4, r7, #5 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - bvc.n 23d9cc >::_M_default_append(unsigned int)@@Base+0x821dc> │ │ │ │ + bvc.n 23d9d4 >::_M_default_append(unsigned int)@@Base+0x821e4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf7120071 │ │ │ │ + @ instruction: 0xf7160071 │ │ │ │ bl 4ff9b6 │ │ │ │ bl 47d9ba │ │ │ │ - bvs.n 23d960 >::_M_default_append(unsigned int)@@Base+0x82170> │ │ │ │ + bvs.n 23d968 >::_M_default_append(unsigned int)@@Base+0x82178> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf6d40071 │ │ │ │ - bvs.n 23d934 >::_M_default_append(unsigned int)@@Base+0x82144> │ │ │ │ + @ instruction: 0xf6d80071 │ │ │ │ + bvs.n 23d93c >::_M_default_append(unsigned int)@@Base+0x8214c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf6ba0071 │ │ │ │ + @ instruction: 0xf6be0071 │ │ │ │ bl 3df9ce >::resize(unsigned int)@@Base+0xfadea> │ │ │ │ bl 3919d2 >::resize(unsigned int)@@Base+0xacdee> │ │ │ │ - bvs.n 23dac8 >::_M_default_append(unsigned int)@@Base+0x822d8> │ │ │ │ + bvs.n 23dad0 >::_M_default_append(unsigned int)@@Base+0x822e0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf67c0071 │ │ │ │ - bvs.n 23da9c >::_M_default_append(unsigned int)@@Base+0x822ac> │ │ │ │ + @ instruction: 0xf6800071 │ │ │ │ + bvs.n 23daa4 >::_M_default_append(unsigned int)@@Base+0x822b4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf6620071 │ │ │ │ + @ instruction: 0xf6660071 │ │ │ │ bl 32f9e6 >::resize(unsigned int)@@Base+0x4ae02> │ │ │ │ - bvs.n 23da50 >::_M_default_append(unsigned int)@@Base+0x82260> │ │ │ │ + bvs.n 23da58 >::_M_default_append(unsigned int)@@Base+0x82268> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf6360071 │ │ │ │ - bvs.n 23daec >::_M_default_append(unsigned int)@@Base+0x822fc> │ │ │ │ + @ instruction: 0xf63a0071 │ │ │ │ + bvs.n 23d8f4 >::_M_default_append(unsigned int)@@Base+0x82104> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bvc.n 23d9f8 >::_M_default_append(unsigned int)@@Base+0x82208> │ │ │ │ + bvc.n 23da00 >::_M_default_append(unsigned int)@@Base+0x82210> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bpl.n 23d9d0 >::_M_default_append(unsigned int)@@Base+0x821e0> │ │ │ │ + bpl.n 23d9d8 >::_M_default_append(unsigned int)@@Base+0x821e8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf5ee0071 │ │ │ │ - bpl.n 23d99c >::_M_default_append(unsigned int)@@Base+0x821ac> │ │ │ │ + @ instruction: 0xf5f20071 │ │ │ │ + bpl.n 23d9a4 >::_M_default_append(unsigned int)@@Base+0x821b4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rsb r0, lr, #15794176 @ 0xf10000 │ │ │ │ - ldmia r2, {r2, r7} │ │ │ │ + rsbs r0, r2, #15794176 @ 0xf10000 │ │ │ │ + ldmia r2!, {r3, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bvs.n 23d994 >::_M_default_append(unsigned int)@@Base+0x821a4> │ │ │ │ + bvs.n 23d99c >::_M_default_append(unsigned int)@@Base+0x821ac> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bpl.n 23d930 >::_M_default_append(unsigned int)@@Base+0x82140> │ │ │ │ + bpl.n 23d938 >::_M_default_append(unsigned int)@@Base+0x82148> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf5920071 │ │ │ │ + @ instruction: 0xf5960071 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 23d71c >::_M_default_append(unsigned int)@@Base+0x81f2c> │ │ │ │ mov r3, r0 │ │ │ │ @@ -628415,17 +628415,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - bmi.n 23d9d0 >::_M_default_append(unsigned int)@@Base+0x821e0> │ │ │ │ + bmi.n 23d9d8 >::_M_default_append(unsigned int)@@Base+0x821e8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xf4bc0071 │ │ │ │ + @ instruction: 0xf4c00071 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ cmp r1, r2 │ │ │ │ beq.n 23db08 >::_M_default_append(unsigned int)@@Base+0x82318> │ │ │ │ ldrb r3, [r0, #20] │ │ │ │ push {r4, lr} │ │ │ │ lsls r4, r3, #30 │ │ │ │ @@ -628898,68 +628898,68 @@ │ │ │ │ lsls r3, r3, #8 │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ lsls r4, r6, #23 │ │ │ │ lsls r7, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bmi.n 23df44 >::_M_default_append(unsigned int)@@Base+0x82754> │ │ │ │ + bmi.n 23df4c >::_M_default_append(unsigned int)@@Base+0x8275c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ movs r6, #242 @ 0xf2 │ │ │ │ lsls r7, r7, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ + ldrb r6, [r0, #7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ - bmi.n 23dee4 >::_M_default_append(unsigned int)@@Base+0x826f4> │ │ │ │ + bmi.n 23deec >::_M_default_append(unsigned int)@@Base+0x826fc> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23dee0 >::_M_default_append(unsigned int)@@Base+0x826f0> │ │ │ │ + bmi.n 23dee8 >::_M_default_append(unsigned int)@@Base+0x826f8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r5, #40] @ 0x28 │ │ │ │ + ldrh r0, [r6, #40] @ 0x28 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bmi.n 23dee8 >::_M_default_append(unsigned int)@@Base+0x826f8> │ │ │ │ + bmi.n 23def0 >::_M_default_append(unsigned int)@@Base+0x82700> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23e018 >::_M_default_append(unsigned int)@@Base+0x82828> │ │ │ │ + bmi.n 23e020 >::_M_default_append(unsigned int)@@Base+0x82830> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23e000 >::_M_default_append(unsigned int)@@Base+0x82810> │ │ │ │ + bmi.n 23e008 >::_M_default_append(unsigned int)@@Base+0x82818> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23dff0 >::_M_default_append(unsigned int)@@Base+0x82800> │ │ │ │ + bmi.n 23dff8 >::_M_default_append(unsigned int)@@Base+0x82808> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcc.n 23dfb8 >::_M_default_append(unsigned int)@@Base+0x827c8> │ │ │ │ + bcc.n 23dfc0 >::_M_default_append(unsigned int)@@Base+0x827d0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcc.n 23dfb8 >::_M_default_append(unsigned int)@@Base+0x827c8> │ │ │ │ + bcc.n 23dfc0 >::_M_default_append(unsigned int)@@Base+0x827d0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcc.n 23dfb8 >::_M_default_append(unsigned int)@@Base+0x827c8> │ │ │ │ + bcc.n 23dfc0 >::_M_default_append(unsigned int)@@Base+0x827d0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r2, #112] @ 0x70 │ │ │ │ + str r4, [r2, #112] @ 0x70 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcc.n 23df90 >::_M_default_append(unsigned int)@@Base+0x827a0> │ │ │ │ + bcc.n 23df98 >::_M_default_append(unsigned int)@@Base+0x827a8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcc.n 23df88 >::_M_default_append(unsigned int)@@Base+0x82798> │ │ │ │ + bcc.n 23df90 >::_M_default_append(unsigned int)@@Base+0x827a0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 23df98 >::_M_default_append(unsigned int)@@Base+0x827a8> │ │ │ │ + bne.n 23dfa0 >::_M_default_append(unsigned int)@@Base+0x827b0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcc.n 23e0bc >::_M_default_append(unsigned int)@@Base+0x828cc> │ │ │ │ + bcc.n 23e0c4 >::_M_default_append(unsigned int)@@Base+0x828d4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r6, #24] │ │ │ │ + ldrh r0, [r7, #24] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bcs.n 23e078 >::_M_default_append(unsigned int)@@Base+0x82888> │ │ │ │ + bcs.n 23e080 >::_M_default_append(unsigned int)@@Base+0x82890> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 23e054 >::_M_default_append(unsigned int)@@Base+0x82864> │ │ │ │ + bcs.n 23e05c >::_M_default_append(unsigned int)@@Base+0x8286c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 23e048 >::_M_default_append(unsigned int)@@Base+0x82858> │ │ │ │ + bcs.n 23e050 >::_M_default_append(unsigned int)@@Base+0x82860> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 23e02c >::_M_default_append(unsigned int)@@Base+0x8283c> │ │ │ │ + bcs.n 23e034 >::_M_default_append(unsigned int)@@Base+0x82844> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 23e018 >::_M_default_append(unsigned int)@@Base+0x82828> │ │ │ │ + bcs.n 23e020 >::_M_default_append(unsigned int)@@Base+0x82830> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 23e0c8 >::_M_default_append(unsigned int)@@Base+0x828d8> │ │ │ │ + bne.n 23e0d0 >::_M_default_append(unsigned int)@@Base+0x828e0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ands.w r0, sl, #113 @ 0x71 │ │ │ │ - bne.n 23e0a0 >::_M_default_append(unsigned int)@@Base+0x828b0> │ │ │ │ + ands.w r0, lr, #113 @ 0x71 │ │ │ │ + bne.n 23e0a8 >::_M_default_append(unsigned int)@@Base+0x828b8> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - and.w r0, r2, #113 @ 0x71 │ │ │ │ + and.w r0, r6, #113 @ 0x71 │ │ │ │ lsls r0, r7, #8 │ │ │ │ lsls r7, r7, #1 │ │ │ │ vldr d8, [pc, #840] @ 23e358 >::_M_default_append(unsigned int)@@Base+0x82b68> │ │ │ │ vmov.f64 d10, #240 @ 0xbf800000 -1.0 │ │ │ │ vmov.f64 d9, #112 @ 0x3f800000 1.0 │ │ │ │ vmov.f64 d0, d8 │ │ │ │ ldr r2, [pc, #832] @ (23e360 >::_M_default_append(unsigned int)@@Base+0x82b70>) │ │ │ │ @@ -629260,74 +629260,74 @@ │ │ │ │ ldr r0, [pc, #168] @ (23e3f4 >::_M_default_append(unsigned int)@@Base+0x82c04>) │ │ │ │ mov r1, r7 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 23e0c8 >::_M_default_append(unsigned int)@@Base+0x828d8> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - beq.n 23e288 >::_M_default_append(unsigned int)@@Base+0x82a98> │ │ │ │ + beq.n 23e290 >::_M_default_append(unsigned int)@@Base+0x82aa0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 23e288 >::_M_default_append(unsigned int)@@Base+0x82a98> │ │ │ │ + beq.n 23e290 >::_M_default_append(unsigned int)@@Base+0x82aa0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 23e288 >::_M_default_append(unsigned int)@@Base+0x82a98> │ │ │ │ + beq.n 23e290 >::_M_default_append(unsigned int)@@Base+0x82aa0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r5, #56] @ 0x38 │ │ │ │ + str r4, [r5, #56] @ 0x38 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - beq.n 23e2dc >::_M_default_append(unsigned int)@@Base+0x82aec> │ │ │ │ + beq.n 23e2e4 >::_M_default_append(unsigned int)@@Base+0x82af4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 23e2cc >::_M_default_append(unsigned int)@@Base+0x82adc> │ │ │ │ + beq.n 23e2d4 >::_M_default_append(unsigned int)@@Base+0x82ae4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r7, {r1, r4, r7} │ │ │ │ + ldmia r7, {r1, r2, r4, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 2, r0, cr6, cr1, {3} │ │ │ │ - ldmia r7!, {r1, r3, r4, r5, r6} │ │ │ │ + mcr 0, 2, r0, cr10, cr1, {3} │ │ │ │ + ldmia r7!, {r1, r2, r3, r4, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mcr 0, 1, r0, cr14, cr1, {3} │ │ │ │ - ldmia r7!, {r1, r2, r3, r4, r6} │ │ │ │ + mrc 0, 1, r0, cr2, cr1, {3} │ │ │ │ + ldmia r7!, {r1, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mrc 0, 0, r0, cr2, cr1, {3} │ │ │ │ - ldmia r6, {r4, r5, r6} │ │ │ │ + mrc 0, 0, r0, cr6, cr1, {3} │ │ │ │ + ldmia r6, {r2, r4, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc 0, cr0, [r4, #-452]! @ 0xfffffe3c │ │ │ │ - ldmia r6, {r1, r4, r6} │ │ │ │ + stc 0, cr0, [r8, #-452]! @ 0xfffffe3c │ │ │ │ + ldmia r6, {r1, r2, r4, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc 0, cr0, [r6, #-452] @ 0xfffffe3c │ │ │ │ - ldmia r6!, {r2, r4, r5} │ │ │ │ + stc 0, cr0, [sl, #-452] @ 0xfffffe3c │ │ │ │ + ldmia r6!, {r3, r4, r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [r8], #452 @ 0x1c4 │ │ │ │ - ldmia r6!, {r1, r2, r4} │ │ │ │ + stcl 0, cr0, [ip], #452 @ 0x1c4 │ │ │ │ + ldmia r6!, {r1, r3, r4} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stcl 0, cr0, [sl], {113} @ 0x71 │ │ │ │ - ldmia r5, {r3, r4, r5, r6, r7} │ │ │ │ + stcl 0, cr0, [lr], {113} @ 0x71 │ │ │ │ + ldmia r5, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc 0, cr0, [ip], #452 @ 0x1c4 │ │ │ │ - ldmia r5!, {r1, r3, r4, r6, r7} │ │ │ │ + ldc 0, cr0, [r0], #452 @ 0x1c4 │ │ │ │ + ldmia r5!, {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stc 0, cr0, [lr], {113} @ 0x71 │ │ │ │ - ldmia r5, {r2, r3, r4, r5, r7} │ │ │ │ + ldc 0, cr0, [r2], {113} @ 0x71 │ │ │ │ + ldmia r5!, {r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldcl 0, cr0, [r0], #-452 @ 0xfffffe3c │ │ │ │ - ldmia r5!, {r1, r2, r3, r4, r7} │ │ │ │ + ldcl 0, cr0, [r4], #-452 @ 0xfffffe3c │ │ │ │ + ldmia r5, {r1, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mrrc 0, 7, r0, r2, cr1 │ │ │ │ - ldmia r5!, {r7} │ │ │ │ + mrrc 0, 7, r0, r6, cr1 │ │ │ │ + ldmia r5!, {r2, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc 0, cr0, [r4], #-452 @ 0xfffffe3c │ │ │ │ - ldmia r5, {r1, r5, r6} │ │ │ │ + ldc 0, cr0, [r8], #-452 @ 0xfffffe3c │ │ │ │ + ldmia r5, {r1, r2, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldc 0, cr0, [r6], {113} @ 0x71 │ │ │ │ - ldmia r5!, {r2, r6} │ │ │ │ + ldc 0, cr0, [sl], {113} @ 0x71 │ │ │ │ + ldmia r5!, {r3, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xebf80071 │ │ │ │ - ldmia r5, {r1, r2, r5} │ │ │ │ + @ instruction: 0xebfc0071 │ │ │ │ + ldmia r5, {r1, r3, r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rsbs r0, sl, r1, ror #1 │ │ │ │ - ldmia r5!, {r3} │ │ │ │ + rsbs r0, lr, r1, ror #1 │ │ │ │ + ldmia r5!, {r2, r3} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs.w r0, ip, r1, ror #1 │ │ │ │ + rsb r0, r0, r1, ror #1 │ │ │ │ mov sl, r0 │ │ │ │ ldr r0, [pc, #420] @ (23e5a0 >::_M_default_append(unsigned int)@@Base+0x82db0>) │ │ │ │ movw r1, #1271 @ 0x4f7 │ │ │ │ mov r5, sl │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -629489,56 +629489,56 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #120] @ (23e60c >::_M_default_append(unsigned int)@@Base+0x82e1c>) │ │ │ │ mov r1, sl │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 23def4 >::_M_default_append(unsigned int)@@Base+0x82704> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ - ldmia r4!, {r1, r2, r6} │ │ │ │ + ldmia r4!, {r1, r3, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xeafa0071 │ │ │ │ - ldmia r4!, {r3, r5} │ │ │ │ + @ instruction: 0xeafe0071 │ │ │ │ + ldmia r4!, {r2, r3, r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xeadc0071 │ │ │ │ - ldmia r4!, {r1, r3} │ │ │ │ + @ instruction: 0xeae00071 │ │ │ │ + ldmia r4!, {r1, r2, r3} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xeabe0071 │ │ │ │ - ldmia r3, {r2, r3, r5, r6, r7} │ │ │ │ + @ instruction: 0xeac20071 │ │ │ │ + ldmia r3!, {r4, r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xeaa00071 │ │ │ │ - ldmia r3, {r1, r2, r3, r6, r7} │ │ │ │ + @ instruction: 0xeaa40071 │ │ │ │ + ldmia r3!, {r1, r4, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - eor.w r0, r2, r1, ror #1 │ │ │ │ - ldmia r3!, {r4, r5, r7} │ │ │ │ + eor.w r0, r6, r1, ror #1 │ │ │ │ + ldmia r3!, {r2, r4, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - orn r0, r4, r1, ror #1 │ │ │ │ - ldmia r3!, {r1, r4, r7} │ │ │ │ + orn r0, r8, r1, ror #1 │ │ │ │ + ldmia r3!, {r1, r2, r4, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - orr.w r0, r6, r1, ror #1 │ │ │ │ - ldmia r3!, {r2, r4, r5, r6} │ │ │ │ + orr.w r0, sl, r1, ror #1 │ │ │ │ + ldmia r3, {r3, r4, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bic.w r0, r8, r1, ror #1 │ │ │ │ - ldmia r3!, {r1, r2, r4, r6} │ │ │ │ + bic.w r0, ip, r1, ror #1 │ │ │ │ + ldmia r3, {r1, r3, r4, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - and.w r0, sl, r1, ror #1 │ │ │ │ - ldmia r3, {r3, r4, r5} │ │ │ │ + and.w r0, lr, r1, ror #1 │ │ │ │ + ldmia r3, {r2, r3, r4, r5} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strd r0, r0, [ip, #452]! @ 0x1c4 │ │ │ │ - ldmia r3, {r1, r3, r4} │ │ │ │ + ldrd r0, r0, [r0, #452]! @ 0x1c4 │ │ │ │ + ldmia r3, {r1, r2, r3, r4} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strd r0, r0, [lr, #452] @ 0x1c4 │ │ │ │ - ldmia r2, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ldrd r0, r0, [r2, #452] @ 0x1c4 │ │ │ │ + ldmia r3!, {} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xe9b00071 │ │ │ │ - ldmia r2, {r1, r2, r3, r4, r6, r7} │ │ │ │ + @ instruction: 0xe9b40071 │ │ │ │ + ldmia r2!, {r1, r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xe9920071 │ │ │ │ - ldmia r2!, {r6, r7} │ │ │ │ + @ instruction: 0xe9960071 │ │ │ │ + ldmia r2, {r2, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrd r0, r0, [r4, #-452]! @ 0x1c4 │ │ │ │ + ldrd r0, r0, [r8, #-452]! @ 0x1c4 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3912] @ 0xf48 │ │ │ │ mov r5, r2 │ │ │ │ ldr r2, [pc, #984] @ (23ea00 >::_M_default_append(unsigned int)@@Base+0x83210>) │ │ │ │ @@ -629919,107 +629919,107 @@ │ │ │ │ vmov.f64 d7, d8 │ │ │ │ vldr d11, [r3] │ │ │ │ b.n 23e7cc >::_M_default_append(unsigned int)@@Base+0x82fdc> │ │ │ │ ... │ │ │ │ @ instruction: 0xfb1c007e │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmia r2!, {} │ │ │ │ + ldmia r2, {r2} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r0, #112] @ 0x70 │ │ │ │ + ldr r6, [r1, #112] @ 0x70 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrb r4, [r7, #6] │ │ │ │ - lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ - lsls r3, r6, #1 │ │ │ │ ldrb r0, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ + ldrb r2, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r7, #6] │ │ │ │ + ldrb r4, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ + ldrb r2, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrb r0, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r5, #19 │ │ │ │ - lsls r7, r6, #1 │ │ │ │ - ldrb r0, [r7, #6] │ │ │ │ + ldrb r2, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ + ldrb r4, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ + asrs r2, r6, #19 │ │ │ │ + lsls r7, r6, #1 │ │ │ │ ldrb r4, [r7, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrb r2, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r0, #7] │ │ │ │ + ldrb r0, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrb r6, [r0, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrb r0, [r1, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrb r2, [r1, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r2, #7] │ │ │ │ + ldrb r4, [r1, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r2, #7] │ │ │ │ + ldrb r6, [r1, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r2, #3] │ │ │ │ + ldrb r4, [r2, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2!, {r7} │ │ │ │ + ldrb r2, [r3, #7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r5, #6] │ │ │ │ + ldrb r0, [r3, #3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r4, #210 @ 0xd2 │ │ │ │ + ldmia r2, {r2, r7} │ │ │ │ + lsls r3, r6, #1 │ │ │ │ + ldrb r6, [r5, #6] │ │ │ │ + lsls r3, r6, #1 │ │ │ │ + movs r4, #214 @ 0xd6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r2, #6] │ │ │ │ + ldrb r0, [r3, #6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r4, #110 @ 0x6e │ │ │ │ + movs r4, #114 @ 0x72 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r2, #3] │ │ │ │ + ldrb r2, [r3, #3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r2, #3] │ │ │ │ + ldrb r4, [r2, #3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r3, #2] │ │ │ │ + ldrb r6, [r3, #2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r2, [r7, r2] │ │ │ │ + ldrsh r6, [r7, r2] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r1!, {r2, r4, r7} │ │ │ │ - lsls r3, r6, #1 │ │ │ │ - ldmia r1, {r1, r5, r7} │ │ │ │ - lsls r3, r6, #1 │ │ │ │ - strb r0, [r7, #30] │ │ │ │ + ldmia r1!, {r3, r4, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r7, #30] │ │ │ │ + ldmia r1, {r1, r2, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ strb r4, [r7, #30] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r0, #31] │ │ │ │ + strb r6, [r7, #30] │ │ │ │ lsls r3, r6, #1 │ │ │ │ strb r0, [r0, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ strb r6, [r0, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ strb r4, [r0, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r1, #31] │ │ │ │ + strb r2, [r1, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r2, #31] │ │ │ │ + strb r0, [r1, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r2, #27] │ │ │ │ + strb r2, [r2, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + strb r4, [r2, #31] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r7, #30] │ │ │ │ + strb r6, [r2, #27] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #232 @ 0xe8 │ │ │ │ + ldmia r1!, {} │ │ │ │ + lsls r3, r6, #1 │ │ │ │ + strb r4, [r7, #30] │ │ │ │ + lsls r3, r6, #1 │ │ │ │ + movs r2, #236 @ 0xec │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r4, [r3, #30] │ │ │ │ + strb r0, [r4, #30] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #112 @ 0x70 │ │ │ │ + movs r2, #116 @ 0x74 │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldr.w r1, [r8, #156] @ 0x9c │ │ │ │ vmov.f64 d9, #112 @ 0x3f800000 1.0 │ │ │ │ vldr d8, [pc, #328] @ 23ec18 >::_M_default_append(unsigned int)@@Base+0x83428> │ │ │ │ vmov.f64 d11, #240 @ 0xbf800000 -1.0 │ │ │ │ add r1, sl │ │ │ │ bl 20de8 │ │ │ │ @@ -630124,21 +630124,21 @@ │ │ │ │ vmov.f64 d7, d0 │ │ │ │ vmov.f64 d11, #240 @ 0xbf800000 -1.0 │ │ │ │ b.n 23eb0c >::_M_default_append(unsigned int)@@Base+0x8331c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - strb r6, [r2, #22] │ │ │ │ + strb r2, [r3, #22] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r4, #21] │ │ │ │ + strb r4, [r4, #21] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #76 @ 0x4c │ │ │ │ + movs r0, #80 @ 0x50 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r4, [r3, r6] │ │ │ │ + ldrh r0, [r4, r6] │ │ │ │ lsls r5, r6, #1 │ │ │ │ subs.w r0, r8, #16646144 @ 0xfe0000 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -630197,21 +630197,21 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #24] @ (23ecec >::_M_default_append(unsigned int)@@Base+0x834fc>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r5 │ │ │ │ pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - stmia r3!, {r6, r7} │ │ │ │ + stmia r3!, {r2, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23f1dc >::_M_default_append(unsigned int)@@Base+0x839ec> │ │ │ │ + b.n 23f1e4 >::_M_default_append(unsigned int)@@Base+0x839f4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r3, r4, r5, r6} │ │ │ │ + stmia r3!, {r1, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23f154 >::_M_default_append(unsigned int)@@Base+0x83964> │ │ │ │ + b.n 23f15c >::_M_default_append(unsigned int)@@Base+0x8396c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r4, r1 │ │ │ │ mov ip, r3 │ │ │ │ @@ -630319,33 +630319,33 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 23ed4c >::_M_default_append(unsigned int)@@Base+0x8355c> │ │ │ │ ldmia r4!, {r0, r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ - stmia r3!, {r2, r4} │ │ │ │ + stmia r3!, {r3, r4} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r5, #14] │ │ │ │ + strb r2, [r6, #14] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r2!, {r2, r3, r4, r6, r7} │ │ │ │ + stmia r2!, {r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23f150 >::_M_default_append(unsigned int)@@Base+0x83960> │ │ │ │ + b.n 23f158 >::_M_default_append(unsigned int)@@Base+0x83968> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r2!, {r1, r4, r5, r7} │ │ │ │ + stmia r2!, {r1, r2, r4, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23f104 >::_M_default_append(unsigned int)@@Base+0x83914> │ │ │ │ + b.n 23f10c >::_M_default_append(unsigned int)@@Base+0x8391c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r4, r5, r6} │ │ │ │ + stmia r2!, {r1, r3, r4, r5, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23f094 >::_M_default_append(unsigned int)@@Base+0x838a4> │ │ │ │ + b.n 23f09c >::_M_default_append(unsigned int)@@Base+0x838ac> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r2!, {r2, r6} │ │ │ │ + stmia r2!, {r3, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - b.n 23f038 >::_M_default_append(unsigned int)@@Base+0x83848> │ │ │ │ + b.n 23f040 >::_M_default_append(unsigned int)@@Base+0x83850> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #864] @ (23f1bc >::_M_default_append(unsigned int)@@Base+0x839cc>) │ │ │ │ sub sp, #24 │ │ │ │ @@ -630661,46 +630661,46 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 23f196 >::_M_default_append(unsigned int)@@Base+0x839a6> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ @ instruction: 0xf2e8007e │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stmia r3!, {r1, r2, r3, r4, r7} │ │ │ │ + stmia r3!, {r1, r5, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r0!, {r1, r2, r4, r7} │ │ │ │ + stmia r0!, {r1, r3, r4, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - svc 74 @ 0x4a │ │ │ │ + svc 78 @ 0x4e │ │ │ │ lsls r1, r6, #1 │ │ │ │ @ instruction: 0xf180007e │ │ │ │ - stmia r1!, {r3, r4, r5, r6, r7} │ │ │ │ + stmia r1!, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r1!, {r1, r2, r3, r7} │ │ │ │ + stmia r1!, {r1, r4, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - itte cc │ │ │ │ + ittt cc │ │ │ │ lslcc r3, r6, #1 │ │ │ │ - ble.n 23f1c0 >::_M_default_append(unsigned int)@@Base+0x839d0> @ unpredictable │ │ │ │ - lslcs r1, r6, #1 │ │ │ │ - stmia r0!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ble.n 23f1c8 >::_M_default_append(unsigned int)@@Base+0x839d8> @ unpredictable │ │ │ │ + lslcc r1, r6, #1 │ │ │ │ + stmia r1!, {} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bkpt 0x00f8 │ │ │ │ + bkpt 0x00fc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ble.n 23f148 >::_M_default_append(unsigned int)@@Base+0x83958> │ │ │ │ + ble.n 23f150 >::_M_default_append(unsigned int)@@Base+0x83960> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bkpt 0x00de │ │ │ │ + bkpt 0x00e2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ble.n 23f11c >::_M_default_append(unsigned int)@@Base+0x8392c> │ │ │ │ + ble.n 23f124 >::_M_default_append(unsigned int)@@Base+0x83934> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bkpt 0x00c6 │ │ │ │ + bkpt 0x00ca │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ble.n 23f2f0 >::_M_default_append(unsigned int)@@Base+0x83b00> │ │ │ │ + ble.n 23f2f8 >::_M_default_append(unsigned int)@@Base+0x83b08> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bkpt 0x00a8 │ │ │ │ + bkpt 0x00ac │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ble.n 23f2bc >::_M_default_append(unsigned int)@@Base+0x83acc> │ │ │ │ + ble.n 23f2c4 >::_M_default_append(unsigned int)@@Base+0x83ad4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #12] │ │ │ │ @@ -630713,15 +630713,15 @@ │ │ │ │ str.w ip, [sp] │ │ │ │ add r3, pc │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - stmia r0!, {r1, r2} │ │ │ │ + stmia r0!, {r1, r3} │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #12] │ │ │ │ @@ -630734,18 +630734,18 @@ │ │ │ │ str.w ip, [sp] │ │ │ │ add r3, pc │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - itee gt │ │ │ │ - lslgt r3, r6, #1 │ │ │ │ - pushle {lr} │ │ │ │ - movle.w ip, #4096 @ 0x1000 │ │ │ │ + itee le │ │ │ │ + lslle r3, r6, #1 │ │ │ │ + pushgt {lr} │ │ │ │ + movgt.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #12] │ │ │ │ bl 613af0 │ │ │ │ ldr r1, [sp, #12] │ │ │ │ movw ip, #3412 @ 0xd54 │ │ │ │ @@ -630755,18 +630755,18 @@ │ │ │ │ str.w ip, [sp] │ │ │ │ add r3, pc │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - itet ls │ │ │ │ + itte ls │ │ │ │ lslls r3, r6, #1 │ │ │ │ - pushhi {r4, r5, r6, r7, lr} │ │ │ │ - movls.w ip, #4096 @ 0x1000 │ │ │ │ + pushls {r4, r5, r6, r7, lr} │ │ │ │ + movhi.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r5, [r1, #0] │ │ │ │ mov r6, r1 │ │ │ │ sub sp, #20 │ │ │ │ mov r7, r0 │ │ │ │ ldr r1, [r5, #4] │ │ │ │ @@ -630832,25 +630832,25 @@ │ │ │ │ str r2, [sp, #0] │ │ │ │ movs r2, #40 @ 0x28 │ │ │ │ bl 1c398 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - pop {r1, r2, r3, r5, r6, pc} │ │ │ │ + pop {r1, r4, r5, r6, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bgt.n 23f3bc >::_M_default_append(unsigned int)@@Base+0x83bcc> │ │ │ │ + bgt.n 23f3c4 >::_M_default_append(unsigned int)@@Base+0x83bd4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - pop {r6, pc} │ │ │ │ + pop {r2, r6, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - blt.n 23f368 >::_M_default_append(unsigned int)@@Base+0x83b78> │ │ │ │ + blt.n 23f370 >::_M_default_append(unsigned int)@@Base+0x83b80> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - itt eq │ │ │ │ + it eq │ │ │ │ lsleq r3, r6, #1 │ │ │ │ - stmdbeq sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r2, [pc, #556] @ (23f5c4 >::_M_default_append(unsigned int)@@Base+0x83dd4>) │ │ │ │ sub sp, #28 │ │ │ │ ldr r3, [pc, #556] @ (23f5c8 >::_M_default_append(unsigned int)@@Base+0x83dd8>) │ │ │ │ mov r6, r0 │ │ │ │ @@ -631063,46 +631063,46 @@ │ │ │ │ bl 1c398 │ │ │ │ ldr r0, [sp, #16] │ │ │ │ b.n 23f43c >::_M_default_append(unsigned int)@@Base+0x83c4c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ stc 0, cr0, [ip, #504]! @ 0x1f8 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - pop {r3, r6} │ │ │ │ + pop {r2, r3, r6} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bge.n 23f5cc >::_M_default_append(unsigned int)@@Base+0x83ddc> │ │ │ │ + blt.n 23f5d4 >::_M_default_append(unsigned int)@@Base+0x83de4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bkpt 0x0016 │ │ │ │ + bkpt 0x001a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - pop {r3, r5, r6, r7, pc} │ │ │ │ + pop {r2, r3, r5, r6, r7, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - pop {r1, r2, r5, r6, r7, pc} │ │ │ │ + pop {r1, r3, r5, r6, r7, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cbnz r6, 23f650 >::_M_default_append(unsigned int)@@Base+0x83e60> │ │ │ │ + cbnz r2, 23f652 >::_M_default_append(unsigned int)@@Base+0x83e62> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bge.n 23f6bc >::_M_default_append(unsigned int)@@Base+0x83ecc> │ │ │ │ + bge.n 23f6c4 >::_M_default_append(unsigned int)@@Base+0x83ed4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cbnz r6, 23f652 >::_M_default_append(unsigned int)@@Base+0x83e62> │ │ │ │ + cbnz r2, 23f654 >::_M_default_append(unsigned int)@@Base+0x83e64> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bge.n 23f694 >::_M_default_append(unsigned int)@@Base+0x83ea4> │ │ │ │ + bge.n 23f69c >::_M_default_append(unsigned int)@@Base+0x83eac> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stc 0, cr0, [r8], {126} @ 0x7e │ │ │ │ - cbnz r2, 23f64e >::_M_default_append(unsigned int)@@Base+0x83e5e> │ │ │ │ + cbnz r6, 23f64e >::_M_default_append(unsigned int)@@Base+0x83e5e> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bge.n 23f618 >::_M_default_append(unsigned int)@@Base+0x83e28> │ │ │ │ + bge.n 23f620 >::_M_default_append(unsigned int)@@Base+0x83e30> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - pop {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ + pop {r1, pc} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - revsh r4, r3 │ │ │ │ + revsh r0, r4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bls.n 23f528 >::_M_default_append(unsigned int)@@Base+0x83d38> │ │ │ │ + bls.n 23f530 >::_M_default_append(unsigned int)@@Base+0x83d40> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - revsh r2, r0 │ │ │ │ + revsh r6, r0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bls.n 23f6fc >::_M_default_append(unsigned int)@@Base+0x83f0c> │ │ │ │ + bls.n 23f704 >::_M_default_append(unsigned int)@@Base+0x83f14> │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r0 │ │ │ │ @@ -631191,17 +631191,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - cbnz r2, 23f71c >::_M_default_append(unsigned int)@@Base+0x83f2c> │ │ │ │ + cbnz r6, 23f71c >::_M_default_append(unsigned int)@@Base+0x83f2c> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bhi.n 23f734 >::_M_default_append(unsigned int)@@Base+0x83f44> │ │ │ │ + bhi.n 23f73c >::_M_default_append(unsigned int)@@Base+0x83f4c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -631339,25 +631339,25 @@ │ │ │ │ b.n 23f81c >::_M_default_append(unsigned int)@@Base+0x8402c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ bic.w r0, r4, lr, ror #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmdb r8!, {r1, r2, r3, r4, r5, r6} │ │ │ │ - @ instruction: 0xb806 │ │ │ │ + @ instruction: 0xb80a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bvs.n 23f81c >::_M_default_append(unsigned int)@@Base+0x8402c> │ │ │ │ + bvs.n 23f824 >::_M_default_append(unsigned int)@@Base+0x84034> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb7ea │ │ │ │ + @ instruction: 0xb7ee │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bvs.n 23f7ec >::_M_default_append(unsigned int)@@Base+0x83ffc> │ │ │ │ + bvs.n 23f7f4 >::_M_default_append(unsigned int)@@Base+0x84004> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb7ce │ │ │ │ + @ instruction: 0xb7d2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bvs.n 23f7bc >::_M_default_append(unsigned int)@@Base+0x83fcc> │ │ │ │ + bvs.n 23f7c4 >::_M_default_append(unsigned int)@@Base+0x83fd4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ mov sl, r2 │ │ │ │ @@ -631533,35 +631533,35 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 23f900 >::_M_default_append(unsigned int)@@Base+0x84110> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldrd r0, r0, [r4], #-504 @ 0x1f8 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strex r0, r0, [r4, #504] @ 0x1f8 │ │ │ │ - @ instruction: 0xb8e2 │ │ │ │ + @ instruction: 0xb8e6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r3, #116] @ 0x74 │ │ │ │ + str r2, [r4, #116] @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - @ instruction: 0xb64a │ │ │ │ + @ instruction: 0xb64e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23faac >::_M_default_append(unsigned int)@@Base+0x842bc> │ │ │ │ + bpl.n 23fab4 >::_M_default_append(unsigned int)@@Base+0x842c4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb630 │ │ │ │ + @ instruction: 0xb634 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23fa80 >::_M_default_append(unsigned int)@@Base+0x84290> │ │ │ │ + bmi.n 23fa88 >::_M_default_append(unsigned int)@@Base+0x84298> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb608 │ │ │ │ + @ instruction: 0xb60c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23fa38 >::_M_default_append(unsigned int)@@Base+0x84248> │ │ │ │ + bmi.n 23fa40 >::_M_default_append(unsigned int)@@Base+0x84250> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb7ca │ │ │ │ + @ instruction: 0xb7ce │ │ │ │ lsls r3, r6, #1 │ │ │ │ - push {r1, r2, r3, r6, r7, lr} │ │ │ │ + push {r1, r4, r6, r7, lr} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bmi.n 23f9cc >::_M_default_append(unsigned int)@@Base+0x841dc> │ │ │ │ + bmi.n 23f9d4 >::_M_default_append(unsigned int)@@Base+0x841e4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #16 │ │ │ │ mov r4, r0 │ │ │ │ @@ -631601,17 +631601,17 @@ │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #201 @ 0xc9 │ │ │ │ - push {r2, r5, lr} │ │ │ │ + push {r3, r5, lr} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcc.n 23fb00 >::_M_default_append(unsigned int)@@Base+0x84310> │ │ │ │ + bcc.n 23fb08 >::_M_default_append(unsigned int)@@Base+0x84318> │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ str r1, [sp, #4] │ │ │ │ @@ -631718,24 +631718,24 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ b.n 23f7e4 >::_M_default_append(unsigned int)@@Base+0x83ff4> │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - push {r2, r7} │ │ │ │ + push {r3, r7} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcc.n 23fcf0 >::_M_default_append(unsigned int)@@Base+0x84500> │ │ │ │ + bcc.n 23fcf8 >::_M_default_append(unsigned int)@@Base+0x84508> │ │ │ │ lsls r1, r6, #1 │ │ │ │ b.n 23f760 >::_M_default_append(unsigned int)@@Base+0x83f70> │ │ │ │ lsls r6, r7, #1 │ │ │ │ - vld4.16 {d16-d19}, [ip :256], r1 │ │ │ │ - cbz r6, 23fd0a >::_M_default_append(unsigned int)@@Base+0x8451a> │ │ │ │ + ldr??.w r0, [r0, r1, lsl #3] │ │ │ │ + push {r1} │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bcs.n 23fbf4 >::_M_default_append(unsigned int)@@Base+0x84404> │ │ │ │ + bcs.n 23fbfc >::_M_default_append(unsigned int)@@Base+0x8440c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -631873,25 +631873,25 @@ │ │ │ │ ... │ │ │ │ b.n 23f73c >::_M_default_append(unsigned int)@@Base+0x83f4c> │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ b.n 23f6d0 >::_M_default_append(unsigned int)@@Base+0x83ee0> │ │ │ │ lsls r6, r7, #1 │ │ │ │ - uxth r6, r4 │ │ │ │ + uxth r2, r5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 23fec8 >::_M_default_append(unsigned int)@@Base+0x846d8> │ │ │ │ + bne.n 23fed0 >::_M_default_append(unsigned int)@@Base+0x846e0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - uxth r2, r1 │ │ │ │ + uxth r6, r1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 23fe98 >::_M_default_append(unsigned int)@@Base+0x846a8> │ │ │ │ + bne.n 23fea0 >::_M_default_append(unsigned int)@@Base+0x846b0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - sxtb r4, r5 │ │ │ │ + sxtb r0, r6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bne.n 23fe64 >::_M_default_append(unsigned int)@@Base+0x84674> │ │ │ │ + bne.n 23fe6c >::_M_default_append(unsigned int)@@Base+0x8467c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ ldr.w r1, [r1, #212] @ 0xd4 │ │ │ │ adds r1, #4 │ │ │ │ @@ -631915,15 +631915,15 @@ │ │ │ │ add r3, pc │ │ │ │ mov r1, r4 │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - cbz r2, 23fef2 >::_M_default_append(unsigned int)@@Base+0x84702> │ │ │ │ + cbz r6, 23fef2 >::_M_default_append(unsigned int)@@Base+0x84702> │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr.w r3, [r1, #212] @ 0xd4 │ │ │ │ sub sp, #12 │ │ │ │ @@ -631958,17 +631958,17 @@ │ │ │ │ ldr r0, [pc, #16] @ (23feec >::_M_default_append(unsigned int)@@Base+0x846fc>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ - cbz r0, 23ff0a >::_M_default_append(unsigned int)@@Base+0x8471a> │ │ │ │ + cbz r4, 23ff0a >::_M_default_append(unsigned int)@@Base+0x8471a> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - beq.n 23ff48 >::_M_default_append(unsigned int)@@Base+0x84758> │ │ │ │ + beq.n 23ff50 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lsls r1, r6, #1 │ │ │ │ - add sp, #168 @ 0xa8 │ │ │ │ + add sp, #184 @ 0xb8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r6, {r1, r2, r3, r4, r6, r7} │ │ │ │ + ldmia r6, {r1, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add sp, #64 @ 0x40 │ │ │ │ + add sp, #80 @ 0x50 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r6, {r2, r6, r7} │ │ │ │ + ldmia r6, {r3, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r1 │ │ │ │ @@ -632183,23 +632183,23 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (240140 >::_M_default_append(unsigned int)@@Base+0x84950>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2400ec >::_M_default_append(unsigned int)@@Base+0x848fc> │ │ │ │ - cbz r0, 240150 >::_M_default_append(unsigned int)@@Base+0x84960> │ │ │ │ + cbz r4, 240150 >::_M_default_append(unsigned int)@@Base+0x84960> │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r7, sp, #320 @ 0x140 │ │ │ │ + add r7, sp, #336 @ 0x150 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r6!, {r2} │ │ │ │ + ldmia r6!, {r3} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r7, sp, #184 @ 0xb8 │ │ │ │ + add r7, sp, #200 @ 0xc8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r5, {r5, r6, r7} │ │ │ │ + ldmia r5, {r2, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ ldr r4, [pc, #416] @ (2402f8 >::_M_default_append(unsigned int)@@Base+0x84b08>) │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ @@ -632359,21 +632359,21 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ svc 236 @ 0xec │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ svc 200 @ 0xc8 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - add r5, sp, #752 @ 0x2f0 │ │ │ │ + add r5, sp, #768 @ 0x300 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r4, {r4, r5, r6} │ │ │ │ + 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int)@@Base+0x84ef8> │ │ │ │ lsls r6, r7, #1 │ │ │ │ - add r4, sp, #288 @ 0x120 │ │ │ │ + add r4, sp, #304 @ 0x130 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r3!, {} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r6, sp, #48 @ 0x30 │ │ │ │ + add r6, sp, #64 @ 0x40 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r1, r4] │ │ │ │ + ldrb r2, [r2, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r5, sp, #984 @ 0x3d8 │ │ │ │ + add r5, sp, #1000 @ 0x3e8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r3, r4] │ │ │ │ + ldrb r2, [r4, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #584 @ 0x248 │ │ │ │ + add r3, sp, #600 @ 0x258 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r6} │ │ │ │ + ldmia r2!, {r1, r3, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r3, sp, #480 @ 0x1e0 │ │ │ │ + add r3, sp, #496 @ 0x1f0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r2, {r2, r3, r5} │ │ │ │ + ldmia r2!, {r4, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r5, sp, #712 @ 0x2c8 │ │ │ │ + add r5, sp, #728 @ 0x2d8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r7, r3] │ │ │ │ + ldrb r0, [r0, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r5, sp, #640 @ 0x280 │ │ │ │ + add r5, sp, #656 @ 0x290 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r7, r3] │ │ │ │ + ldrb r2, [r0, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r2, sp, #880 @ 0x370 │ │ │ │ + add r2, sp, #896 @ 0x380 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1!, {r4, r7} │ │ │ │ + ldmia r1!, {r2, r4, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, sp, #776 @ 0x308 │ │ │ │ + add r2, sp, #792 @ 0x318 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1, {r1, r2, r4, r5, r6} │ │ │ │ + ldmia r1, {r1, r3, r4, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, sp, #680 @ 0x2a8 │ │ │ │ + add r2, sp, #696 @ 0x2b8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - revsh r0, r0 │ │ │ │ + revsh r4, r0 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - add r2, sp, #568 @ 0x238 │ │ │ │ + add r2, sp, #584 @ 0x248 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldmia r1!, {r6} │ │ │ │ + ldmia r1!, {r2, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #20 │ │ │ │ @@ -632891,39 +632891,39 @@ │ │ │ │ bl 1c398 │ │ │ │ b.n 240832 >::_M_default_append(unsigned int)@@Base+0x85042> │ │ │ │ nop.w │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #201 @ 0xc9 │ │ │ │ - add r1, sp, #264 @ 0x108 │ │ │ │ + add r1, sp, #280 @ 0x118 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r7!, {r1, r2, r4, r5, r6, r7} │ │ │ │ + stmia r7!, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r1, sp, #168 @ 0xa8 │ │ │ │ + add r1, sp, #184 @ 0xb8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r7!, {r1, r2, r3, r4, r6, r7} │ │ │ │ + stmia r7!, {r1, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r0, sp, #704 @ 0x2c0 │ │ │ │ + add r0, sp, #720 @ 0x2d0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r7!, {r2, r5, r6} │ │ │ │ + stmia r7!, {r3, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r0, sp, #552 @ 0x228 │ │ │ │ + add r0, sp, #568 @ 0x238 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r7!, {r2, r6} │ │ │ │ + stmia r7!, {r3, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r0, sp, #320 @ 0x140 │ │ │ │ + add r0, sp, #336 @ 0x150 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r7!, {r2} │ │ │ │ + stmia r7!, {r3} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, sp, #112 @ 0x70 │ │ │ │ + add r2, sp, #128 @ 0x80 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r7, pc, #1008 @ (adr r7, 240cb0 >::_M_default_append(unsigned int)@@Base+0x854c0>) │ │ │ │ + add r0, sp, #0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r6!, {r4, r5, r7} │ │ │ │ + stmia r6!, {r2, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3952] @ 0xf70 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -633179,31 +633179,31 @@ │ │ │ │ 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>::_M_default_append(unsigned int)@@Base+0x856a0>) │ │ │ │ + add r4, pc, #664 @ (adr r4, 240ea0 >::_M_default_append(unsigned int)@@Base+0x856b0>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r4, r6} │ │ │ │ + stmia r3!, {r1, r3, r4, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r4, pc, #544 @ (adr r4, 240e30 >::_M_default_append(unsigned int)@@Base+0x85640>) │ │ │ │ + add r4, pc, #560 @ (adr r4, 240e40 >::_M_default_append(unsigned int)@@Base+0x85650>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r3!, {r2, r3, r4, r5} │ │ │ │ + stmia r3!, {r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ ldr r5, [pc, #336] @ (240d7c >::_M_default_append(unsigned int)@@Base+0x8558c>) │ │ │ │ @@ -633333,17 +633333,17 @@ │ │ │ │ nop │ │ │ │ bpl.n 240db0 >::_M_default_append(unsigned int)@@Base+0x855c0> │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bmi.n 240e80 >::_M_default_append(unsigned int)@@Base+0x85690> │ │ │ │ lsls r6, r7, #1 │ │ │ │ - add r2, pc, #920 @ (adr r2, 241124 >::_M_default_append(unsigned int)@@Base+0x85934>) │ │ │ │ + add r2, pc, #936 @ (adr r2, 241134 >::_M_default_append(unsigned int)@@Base+0x85944>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r1!, {r1, r3, r4, r7} │ │ │ │ + stmia r1!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r5, [pc, #412] @ (240f40 >::_M_default_append(unsigned int)@@Base+0x85750>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -633507,28 +633507,28 @@ │ │ │ │ nop │ │ │ │ bcc.n 240e84 >::_M_default_append(unsigned int)@@Base+0x85694> │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bcc.n 241024 >::_M_default_append(unsigned int)@@Base+0x85834> │ │ │ │ lsls r6, r7, #1 │ │ │ │ - add r4, pc, #80 @ (adr r4, 240fa0 >::_M_default_append(unsigned int)@@Base+0x857b0>) │ │ │ │ + add r4, pc, #96 @ (adr r4, 240fb0 >::_M_default_append(unsigned int)@@Base+0x857c0>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r1, pc, #480 @ (adr r1, 241134 >::_M_default_append(unsigned int)@@Base+0x85944>) │ │ │ │ + add r1, pc, #496 @ (adr r1, 241144 >::_M_default_append(unsigned int)@@Base+0x85954>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - stmia r0!, {r2, r3, r5} │ │ │ │ + stmia r0!, {r4, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r3, pc, #224 @ (adr r3, 24103c >::_M_default_append(unsigned int)@@Base+0x8584c>) │ │ │ │ + add r3, pc, #240 @ (adr r3, 24104c >::_M_default_append(unsigned int)@@Base+0x8585c>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r1, pc, #144 @ (adr r1, 240ff0 >::_M_default_append(unsigned int)@@Base+0x85800>) │ │ │ │ + add r1, pc, #160 @ (adr r1, 241000 >::_M_default_append(unsigned int)@@Base+0x85810>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - itet le │ │ │ │ + itte le │ │ │ │ lslle r1, r6, #1 │ │ │ │ - stmdbgt sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movle.w ip, #4096 @ 0x1000 │ │ │ │ + stmdble sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + movgt.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ mov sl, r1 │ │ │ │ movs r4, #0 │ │ │ │ mov r7, r0 │ │ │ │ strd r2, r3, [sp, #16] │ │ │ │ @@ -633696,25 +633696,25 @@ │ │ │ │ b.n 240fc8 >::_M_default_append(unsigned int)@@Base+0x857d8> │ │ │ │ bne.n 2410d0 >::_M_default_append(unsigned int)@@Base+0x858e0> │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bne.n 241248 >::_M_default_append(unsigned int)@@Base+0x85a58> │ │ │ │ lsls r6, r7, #1 │ │ │ │ - add r2, pc, #64 @ (adr r2, 241194 >::_M_default_append(unsigned int)@@Base+0x859a4>) │ │ │ │ + add r2, pc, #80 @ (adr r2, 2411a4 >::_M_default_append(unsigned int)@@Base+0x859b4>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #392] @ 0x188 │ │ │ │ + ldr r7, [sp, #408] @ 0x198 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bkpt 0x0016 │ │ │ │ + bkpt 0x001a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r1, pc, #112 @ (adr r1, 2411d0 >::_M_default_append(unsigned int)@@Base+0x859e0>) │ │ │ │ + add r1, pc, #128 @ (adr r1, 2411e0 >::_M_default_append(unsigned int)@@Base+0x859f0>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #104] @ 0x68 │ │ │ │ + ldr r7, [sp, #120] @ 0x78 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - pop {r2, r3, r6, r7, pc} │ │ │ │ + pop {r4, r6, r7, pc} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2696] @ 0xa88 │ │ │ │ subw sp, sp, #1348 @ 0x544 │ │ │ │ @@ -634112,63 +634112,63 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ ldmia r7, {r1, r3, r4, r5, r7} │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r7, #32] │ │ │ │ + ldrh r6, [r7, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r3, #32] │ │ │ │ + ldrh r4, [r3, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #248] @ 0xf8 │ │ │ │ + ldr r6, [sp, #264] @ 0x108 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - pop {r1, r4, r5, r6, r7} │ │ │ │ + pop {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #152] @ 0x98 │ │ │ │ + ldr r6, [sp, #168] @ 0xa8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - pop {r1, r3, r4, r6, r7} │ │ │ │ + pop {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldmia r7!, {r4} │ │ │ │ lsls r6, r7, #1 │ │ │ │ - ldrh r0, [r0, #30] │ │ │ │ + ldrh r4, [r0, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r5, [sp, #464] @ 0x1d0 │ │ │ │ + ldr r5, [sp, #480] @ 0x1e0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - pop {r3, r5} │ │ │ │ + pop {r2, r3, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r5, [sp, #272] @ 0x110 │ │ │ │ + ldr r5, [sp, #288] @ 0x120 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cbnz r0, 24168e >::_M_default_append(unsigned int)@@Base+0x85e9e> │ │ │ │ + cbnz r4, 24168e >::_M_default_append(unsigned int)@@Base+0x85e9e> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #824] @ 0x338 │ │ │ │ + ldr r6, [sp, #840] @ 0x348 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [sp, #456] @ 0x1c8 │ │ │ │ + ldr r4, [sp, #472] @ 0x1d8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cbnz r6, 241664 >::_M_default_append(unsigned int)@@Base+0x85e74> │ │ │ │ + cbnz r2, 241666 >::_M_default_append(unsigned int)@@Base+0x85e76> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r4, [sp, #352] @ 0x160 │ │ │ │ + ldr r4, [sp, #368] @ 0x170 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cbnz r4, 241666 >::_M_default_append(unsigned int)@@Base+0x85e76> │ │ │ │ + cbnz r0, 241668 >::_M_default_append(unsigned int)@@Base+0x85e78> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r3, [sp, #880] @ 0x370 │ │ │ │ + ldr r3, [sp, #896] @ 0x380 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - hlt 0x0010 │ │ │ │ + hlt 0x0014 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r3, [sp, #576] @ 0x240 │ │ │ │ + ldr r3, [sp, #592] @ 0x250 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rev16 r4, r0 │ │ │ │ + rev16 r0, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r3, [sp, #472] @ 0x1d8 │ │ │ │ + ldr r3, [sp, #488] @ 0x1e8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rev r2, r5 │ │ │ │ + rev r6, r5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r2, [sp, #744] @ 0x2e8 │ │ │ │ + ldr r2, [sp, #760] @ 0x2f8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cbnz r6, 24165e >::_M_default_append(unsigned int)@@Base+0x85e6e> │ │ │ │ + cbnz r2, 241660 >::_M_default_append(unsigned int)@@Base+0x85e70> │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ ldr r3, [sp, #184] @ 0xb8 │ │ │ │ str r3, [r2, #0] │ │ │ │ ldr r3, [sp, #172] @ 0xac │ │ │ │ cbz r3, 24165c >::_M_default_append(unsigned int)@@Base+0x85e6c> │ │ │ │ add r0, sp, #172 @ 0xac │ │ │ │ @@ -634591,23 +634591,23 @@ │ │ │ │ vldr d5, [r3, #72] @ 0x48 │ │ │ │ vsub.f64 d5, d6, d5 │ │ │ │ vmul.f64 d7, d5, d7 │ │ │ │ b.n 24197c >::_M_default_append(unsigned int)@@Base+0x8618c> │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ - ldr r3, [sp, #816] @ 0x330 │ │ │ │ + ldr r3, [sp, #832] @ 0x340 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r3, [sp, #136] @ 0x88 │ │ │ │ + ldr r3, [sp, #152] @ 0x98 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r1, [sp, #976] @ 0x3d0 │ │ │ │ + ldr r1, [sp, #992] @ 0x3e0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r5, [sp, #760] @ 0x2f8 │ │ │ │ + str r5, [sp, #776] @ 0x308 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - push {r1, r4, r5, r6} │ │ │ │ + push {r1, r2, r4, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r0, [sp, #56] @ 0x38 │ │ │ │ movs r3, #0 │ │ │ │ str r3, [sp, #188] @ 0xbc │ │ │ │ ldr.w r7, [r0, #184] @ 0xb8 │ │ │ │ cmp r7, #0 │ │ │ │ beq.w 242236 >::_M_default_append(unsigned int)@@Base+0x86a46> │ │ │ │ @@ -635096,27 +635096,27 @@ │ │ │ │ ldr.w r0, [r9, #332] @ 0x14c │ │ │ │ vsub.f64 d0, d6, d0 │ │ │ │ ldr r1, [sp, #128] @ 0x80 │ │ │ │ vmul.f64 d7, d0, d7 │ │ │ │ b.n 24197c >::_M_default_append(unsigned int)@@Base+0x8618c> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - str r6, [sp, #424] @ 0x1a8 │ │ │ │ + str r6, [sp, #440] @ 0x1b8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r5, [sp, #624] @ 0x270 │ │ │ │ + str r5, [sp, #640] @ 0x280 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r3, [sp, #776] @ 0x308 │ │ │ │ + str r3, [sp, #792] @ 0x318 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [sp, #320] @ 0x140 │ │ │ │ + str r0, [sp, #336] @ 0x150 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r7, sp, #16 │ │ │ │ + add r7, sp, #32 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [sp, #200] @ 0xc8 │ │ │ │ + str r0, [sp, #216] @ 0xd8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r6, sp, #920 @ 0x398 │ │ │ │ + add r6, sp, #936 @ 0x3a8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldrd r4, r8, [sp, #132] @ 0x84 │ │ │ │ ldr.w r2, [r9, #328] @ 0x148 │ │ │ │ and.w r1, r2, #1 │ │ │ │ ldr.w r2, [r9, #320] @ 0x140 │ │ │ │ str r3, [sp, #0] │ │ │ │ and.w r3, r2, #1 │ │ │ │ @@ -635969,150 +635969,150 @@ │ │ │ │ ldr r0, [pc, #296] @ (242b00 >::_M_default_append(unsigned int)@@Base+0x87310>) │ │ │ │ mov r1, r7 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2428b2 >::_M_default_append(unsigned int)@@Base+0x870c2> │ │ │ │ ... │ │ │ │ cbnz r1, 242a1a >::_M_default_append(unsigned int)@@Base+0x8722a> │ │ │ │ - vaddw.u , , d4 │ │ │ │ + vaddw.u , , d8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r0, #50] @ 0x32 │ │ │ │ + ldrh r0, [r1, #50] @ 0x32 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r5, sp, #0 │ │ │ │ + add r5, sp, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r7, #46] @ 0x2e │ │ │ │ + ldrh r6, [r7, #46] @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, sp, #688 @ 0x2b0 │ │ │ │ + add r4, sp, #704 @ 0x2c0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r2, #46] @ 0x2e │ │ │ │ + ldrh r0, [r3, #46] @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, sp, #576 @ 0x240 │ │ │ │ + add r4, sp, #592 @ 0x250 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r0, [r6, #4] │ │ │ │ + ldr r4, [r6, #4] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r5, #42] @ 0x2a │ │ │ │ + ldrh r4, [r5, #42] @ 0x2a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, sp, #104 @ 0x68 │ │ │ │ + add r4, sp, #120 @ 0x78 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r1, #42] @ 0x2a │ │ │ │ + ldrh r0, [r2, #42] @ 0x2a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #1016 @ 0x3f8 │ │ │ │ + add r4, sp, #8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r5, #40] @ 0x28 │ │ │ │ + ldrh r6, [r5, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #880 @ 0x370 │ │ │ │ + add r3, sp, #896 @ 0x380 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r1, #40] @ 0x28 │ │ │ │ + ldrh r0, [r2, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #760 @ 0x2f8 │ │ │ │ + add r3, sp, #776 @ 0x308 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r5, #38] @ 0x26 │ │ │ │ + ldrh r6, [r5, #38] @ 0x26 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #624 @ 0x270 │ │ │ │ + add r3, sp, #640 @ 0x280 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r1, #38] @ 0x26 │ │ │ │ + ldrh r0, [r2, #38] @ 0x26 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #504 @ 0x1f8 │ │ │ │ + add r3, sp, #520 @ 0x208 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r5, #36] @ 0x24 │ │ │ │ + ldrh r2, [r6, #36] @ 0x24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #376 @ 0x178 │ │ │ │ + add r3, sp, #392 @ 0x188 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r1, #36] @ 0x24 │ │ │ │ + ldrh r4, [r1, #36] @ 0x24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #224 @ 0xe0 │ │ │ │ + add r3, sp, #240 @ 0xf0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r5, #34] @ 0x22 │ │ │ │ + ldrh r4, [r5, #34] @ 0x22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, sp, #96 @ 0x60 │ │ │ │ + add r3, sp, #112 @ 0x70 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r2, #112] @ 0x70 │ │ │ │ + str r4, [r2, #112] @ 0x70 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r6, #32] │ │ │ │ + ldrh r6, [r6, #32] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r2, sp, #912 @ 0x390 │ │ │ │ + add r2, sp, #928 @ 0x3a0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - svc 142 @ 0x8e │ │ │ │ + svc 146 @ 0x92 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrh r6, [r5, #30] │ │ │ │ + ldrh r2, [r6, #30] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r2, sp, #640 @ 0x280 │ │ │ │ + add r2, sp, #656 @ 0x290 │ │ │ │ lsls r1, r6, #1 │ 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r7, 242e10 >::_M_default_append(unsigned int)@@Base+0x87620>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r1, #8] │ │ │ │ + ldrh r6, [r1, #8] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r7, pc, #760 @ (adr r7, 242d98 >::_M_default_append(unsigned int)@@Base+0x875a8>) │ │ │ │ + add r7, pc, #776 @ (adr r7, 242da8 >::_M_default_append(unsigned int)@@Base+0x875b8>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - beq.n 242b28 >::_M_default_append(unsigned int)@@Base+0x87338> │ │ │ │ + beq.n 242b30 >::_M_default_append(unsigned int)@@Base+0x87340> │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 2430d4 >::_M_default_append(unsigned int)@@Base+0x878e4> │ │ │ │ + b.n 2430dc >::_M_default_append(unsigned int)@@Base+0x878ec> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r1, #54 @ 0x36 │ │ │ │ + cmp r1, #58 @ 0x3a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r0, sp, #232 @ 0xe8 │ │ │ │ + add r0, sp, #248 @ 0xf8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - blt.n 242b48 >::_M_default_append(unsigned int)@@Base+0x87358> │ │ │ │ + blt.n 242b50 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#1 │ │ │ │ - strb r6, [r0, #23] │ │ │ │ + strb r2, [r1, #23] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r0, [r5, #60] @ 0x3c │ │ │ │ + strh r4, [r5, #60] @ 0x3c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r6, pc, #368 @ (adr r6, 242c4c >::_M_default_append(unsigned int)@@Base+0x8745c>) │ │ │ │ + add r6, pc, #384 @ (adr r6, 242c5c >::_M_default_append(unsigned int)@@Base+0x8746c>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r0, [r2, #60] @ 0x3c │ │ │ │ + strh r4, [r2, #60] @ 0x3c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r6, pc, #272 @ (adr r6, 242bf4 >::_M_default_append(unsigned int)@@Base+0x87404>) │ │ │ │ + add r6, pc, #288 @ (adr r6, 242c04 >::_M_default_append(unsigned int)@@Base+0x87414>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r6, #58] @ 0x3a │ │ │ │ + strh r0, [r7, #58] @ 0x3a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r6, pc, #160 @ (adr r6, 242b8c >::_M_default_append(unsigned int)@@Base+0x8739c>) │ │ │ │ + add r6, pc, #176 @ (adr r6, 242b9c >::_M_default_append(unsigned int)@@Base+0x873ac>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #98 @ 0x62 │ │ │ │ + cmp r5, #102 @ 0x66 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r6, #52] @ 0x34 │ │ │ │ + strh r4, [r6, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r5, pc, #392 @ (adr r5, 242c80 >::_M_default_append(unsigned int)@@Base+0x87490>) │ │ │ │ + add r5, pc, #408 @ (adr r5, 242c90 >::_M_default_append(unsigned int)@@Base+0x874a0>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r1, r3, r5} │ │ │ │ + push {r1, r2, r3, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r7, #50] @ 0x32 │ │ │ │ + strh r0, [r0, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r5, pc, #192 @ (adr r5, 242bc4 >::_M_default_append(unsigned int)@@Base+0x873d4>) │ │ │ │ + add r5, pc, #208 @ (adr r5, 242bd4 >::_M_default_append(unsigned int)@@Base+0x873e4>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr.w r1, [pc, #1536] @ 243108 >::_M_default_append(unsigned int)@@Base+0x87918> │ │ │ │ mov r0, sl │ │ │ │ vldr d0, [r6, #16] │ │ │ │ add r1, pc │ │ │ │ bl 61985c │ │ │ │ mov r7, r0 │ │ │ │ @@ -636654,174 +636654,174 @@ │ │ │ │ ldr.w r3, [r3, #972] @ 0x3cc │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ str r3, [r2, #0] │ │ │ │ b.w 24164a >::_M_default_append(unsigned int)@@Base+0x85e5a> │ │ │ │ mov r0, r6 │ │ │ │ bl 62ee24 │ │ │ │ b.n 2430ea >::_M_default_append(unsigned int)@@Base+0x878fa> │ │ │ │ - strb r6, [r6, #11] │ │ │ │ + strb r2, [r7, #11] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r4, #40] @ 0x28 │ │ │ │ + strh r0, [r5, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, pc, #856 @ (adr r3, 24346c >::_M_default_append(unsigned int)@@Base+0x87c7c>) │ │ │ │ + add r3, pc, #872 @ (adr r3, 24347c >::_M_default_append(unsigned int)@@Base+0x87c8c>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r4, [r1, #11] │ │ │ │ + strb r0, [r2, #11] │ │ │ │ lsls r1, r6, #1 │ │ │ │ bcc.n 243206 >::_M_default_append(unsigned int)@@Base+0x87a16> │ │ │ │ - vqshl.u32 q12, q12, #31 │ │ │ │ + vqshl.u32 q12, q14, #31 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r4, #60] @ 0x3c │ │ │ │ + strh r4, [r4, #60] @ 0x3c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r3, #36] @ 0x24 │ │ │ │ + strh r6, [r3, #36] @ 0x24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, pc, #304 @ (adr r3, 24325c >::_M_default_append(unsigned int)@@Base+0x87a6c>) │ │ │ │ + add r3, pc, #320 @ (adr r3, 24326c >::_M_default_append(unsigned int)@@Base+0x87a7c>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r5, #34] @ 0x22 │ │ │ │ + strh r0, [r6, #34] @ 0x22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r3, pc, #120 @ (adr r3, 2431ac >::_M_default_append(unsigned int)@@Base+0x879bc>) │ │ │ │ + add r3, pc, #136 @ (adr r3, 2431bc >::_M_default_append(unsigned int)@@Base+0x879cc>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r5, #32] │ │ │ │ + strh r0, [r6, #32] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r2, pc, #888 @ (adr r2, 2434b4 >::_M_default_append(unsigned int)@@Base+0x87cc4>) │ │ │ │ + add r2, pc, #904 @ (adr r2, 2434c4 >::_M_default_append(unsigned int)@@Base+0x87cd4>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r0, [r7, #30] │ │ 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│ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #528] @ 0x210 │ │ │ │ + ldr r7, [sp, #544] @ 0x220 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r6, [r6, #4] │ │ │ │ + strh r2, [r7, #4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #416] @ 0x1a0 │ │ │ │ + ldr r7, [sp, #432] @ 0x1b0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r2, [r3, #4] │ │ │ │ + strh r6, [r3, #4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #304] @ 0x130 │ │ │ │ + ldr r7, [sp, #320] @ 0x140 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r6, [r7, #2] │ │ │ │ + strh r2, [r0, #4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #192] @ 0xc0 │ │ │ │ + ldr r7, [sp, #208] @ 0xd0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r2, [r4, #2] │ │ │ │ + strh r6, [r4, #2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [sp, #80] @ 0x50 │ │ │ │ + ldr r7, [sp, #96] @ 0x60 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r6, [r0, #2] │ │ │ │ + strh r2, [r1, #2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [sp, #992] @ 0x3e0 │ │ │ │ + ldr r6, [sp, #1008] @ 0x3f0 │ │ │ │ lsls r1, r6, #1 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#384] @ 0x180 │ │ │ │ + str r4, [sp, #400] @ 0x190 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r2, [r2, #22] │ │ │ │ + strb r6, [r2, #22] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [sp, #272] @ 0x110 │ │ │ │ + str r4, [sp, #288] @ 0x120 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r0, [r2, #29] │ │ │ │ + strb r4, [r2, #29] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r7, #27] │ │ │ │ + strb r2, [r0, #28] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r5, #17] │ │ │ │ + strb r2, [r6, #17] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r3, [sp, #128] @ 0x80 │ │ │ │ + str r3, [sp, #144] @ 0x90 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r0, [r2, #17] │ │ │ │ + strb r4, [r2, #17] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r3, [sp, #0] │ │ │ │ + str r3, [sp, #16] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r4, [r5, #16] │ │ │ │ + strb r0, [r6, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [sp, #880] @ 0x370 │ │ │ │ + str r2, [sp, #896] @ 0x380 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r4, [r1, #16] │ │ │ │ + strb r0, [r2, #16] │ │ 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movs r0, r0 │ │ │ │ ldr r6, [sp, #24] │ │ │ │ lsls r6, r7, #1 │ │ │ │ - ldr r4, [r6, #68] @ 0x44 │ │ │ │ + ldr r0, [r7, #68] @ 0x44 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r5, #24] │ │ │ │ + ldrh r4, [r5, #24] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [r2, #68] @ 0x44 │ │ │ │ + ldr r2, [r3, #68] @ 0x44 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r2, [r1, #24] │ │ │ │ + ldrh r6, [r1, #24] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r2, [r3, #96] @ 0x60 │ │ │ │ + ldr r6, [r3, #96] @ 0x60 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r6, #24] │ │ │ │ + ldr r2, [r7, #24] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r2, [r5, #2] │ │ │ │ + ldrh r6, [r5, #2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r2, [r7, #52] @ 0x34 │ │ │ │ + ldr r6, [r7, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r6, #20] │ │ │ │ + ldr r4, [r6, #20] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r4, #0] │ │ │ │ + ldrh r0, [r5, #0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r4, [r1, #16] │ │ │ │ + ldr r0, [r2, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r0, #62] @ 0x3e │ │ │ │ + strh r4, [r0, #62] @ 0x3e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r4, [r5, #12] │ │ │ │ + ldr r0, [r6, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r3, #60] @ 0x3c │ │ │ │ + strh r2, [r4, #60] @ 0x3c │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ ldr r5, [pc, #920] @ (244b70 >::_M_default_append(unsigned int)@@Base+0x89380>) │ │ │ │ sub sp, #76 @ 0x4c │ │ │ │ @@ -639028,29 +639028,29 @@ │ │ │ │ ... │ │ │ │ ldr r1, [sp, #432] @ 0x1b0 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r1, [sp, #248] @ 0xf8 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - ldr r4, [r2, #28] │ │ │ │ + ldr r0, [r3, #28] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r7, #8] │ │ │ │ + ldr r0, [r0, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r4, #104] @ 0x68 │ │ │ │ + str r2, [r5, #104] @ 0x68 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r3, #42] @ 0x2a │ │ │ │ + strh r6, [r3, #42] @ 0x2a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r3, #80] @ 0x50 │ │ │ │ + str r4, [r3, #80] @ 0x50 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r1, #30] │ │ │ │ + strh r6, [r1, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r7, #76] @ 0x4c │ │ │ │ + str r4, [r7, #76] @ 0x4c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r5, #28] │ │ │ │ + strh r6, [r5, #28] │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ ldr.w r2, [pc, #2328] @ 2454c8 >::_M_default_append(unsigned int)@@Base+0x89cd8> │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ @@ -639873,221 +639873,221 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ str r5, [sp, #576] @ 0x240 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r2, [r6, #100] @ 0x64 │ │ │ │ + str r6, [r6, #100] @ 0x64 │ │ │ │ lsls r3, r6, #1 │ │ │ │ b.n 24510a >::_M_default_append(unsigned int)@@Base+0x8991a> │ │ │ │ - @ instruction: 0xffff63ec │ │ │ │ + vrsra.u64 q11, q8, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r7, #112] @ 0x70 │ │ │ │ + str r2, [r0, #116] @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ add r1, sp, #996 @ 0x3e4 │ │ │ │ @ instruction: 0xffffaa7f │ │ │ │ vtbl.8 d31, {d15-d18}, d21 │ │ │ │ - vmlsl.u , d31, d18[0] │ │ │ │ + vmlsl.u , d31, d22[0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r1, #56] @ 0x38 │ │ │ │ + str r6, [r1, #56] @ 0x38 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r7, #16] │ │ │ │ + strh r0, [r0, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r5, #52] @ 0x34 │ │ │ │ + str r2, [r6, #52] @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r4, #16] │ │ │ │ + strh r4, [r4, #16] │ │ │ │ lsls r1, r6, #1 │ │ │ │ str r4, [sp, #328] @ 0x148 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - str r0, [r6, #48] @ 0x30 │ │ │ │ + str r4, [r6, #48] @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r4, #14] │ │ │ │ + strh r6, [r4, #14] │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r0, sp, #852 @ 0x354 │ │ │ │ vrsra.u64 , , #1 │ │ │ │ - vqshlu.s32 d17, d18, #31 │ │ │ │ + vqshlu.s32 d17, d22, #31 │ │ │ │ lsls r3, r6, #1 │ │ │ │ sub sp, #276 @ 0x114 │ │ │ │ vrsra.u32 d27, d3, #1 │ │ │ │ @ instruction: 0xffffc1c9 │ │ │ │ - vsli.64 , q11, #63 @ 0x3f │ │ │ │ + vsli.64 , q13, #63 @ 0x3f │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r2, #40] @ 0x28 │ │ │ │ + str r4, [r2, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r0, #10] │ │ │ │ + strh r6, [r0, #10] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r6, #36] @ 0x24 │ │ │ │ + str r6, [r6, #36] @ 0x24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r4, #8] │ │ │ │ + strh r0, [r5, #8] │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r0, sp, #332 @ 0x14c │ │ │ │ @ instruction: 0xffffacbd │ │ │ │ - @ instruction: 0xffff056e │ │ │ │ + vsli.32 q8, q9, #31 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrh r5, [r4, #38] @ 0x26 │ │ │ │ vraddhn.i d26, , │ │ │ │ vqrdmlsh.s q13, , d13[0] │ │ │ │ vshr.u32 d27, d15, #1 │ │ │ │ @ instruction: 0xffffbf27 │ │ │ │ - @ instruction: 0xffffeab2 │ │ │ │ + @ instruction: 0xffffeab6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r6, [r0, #28] │ │ │ │ + str r2, [r1, #28] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r7, #2] │ │ │ │ + strh r4, [r7, #2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r5, #24] │ │ │ │ + str r4, [r5, #24] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r3, #2] │ │ │ │ + strh r6, [r3, #2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r6, #18 │ │ │ │ + asrs r0, r7, #18 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r2, #76] @ 0x4c │ │ │ │ + str r2, [r3, #76] @ 0x4c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r7, #16] │ │ │ │ + str r2, [r0, #20] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r6, #31] │ │ │ │ + ldrb r4, [r6, #31] │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r5, sp, #356 @ 0x164 │ │ │ │ vabdl.u q13, d15, d15 │ │ │ │ vmlsl.u q13, d31, d11[0] │ │ │ │ - vraddhn.i d17, , q15 │ │ │ │ + vsri.64 d17, d18, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r2, #12] │ │ │ │ + str r0, [r3, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r0, #30] │ │ │ │ + ldrb r2, [r1, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r7, #8] │ │ │ │ + str r4, [r7, #8] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r5, #29] │ │ │ │ + ldrb r4, [r5, #29] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [r2, #8] │ │ │ │ + str r0, [r3, #8] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r0, #29] │ │ │ │ + ldrb r0, [r1, #29] │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r3, sp, #476 @ 0x1dc │ │ │ │ @ instruction: 0xffffab91 │ │ │ │ - vsri.32 d17, d4, #1 │ │ │ │ + vsri.32 d17, d8, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r7, #0] │ │ │ │ + str r0, [r0, #4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r5, #27] │ │ │ │ + ldrb r2, [r6, #27] │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r2, pc, #68 @ (adr r2, 245600 >::_M_default_append(unsigned int)@@Base+0x89e10>) │ │ │ │ vqrshrun.s64 d27, , #1 │ │ │ │ vsubl.u , d31, d13 │ │ │ │ - vtbx.8 d28, {d31- >::_M_default_append(unsigned int)@@Base+0x89e2c>) │ │ │ │ vsli.64 d26, d15, #63 @ 0x3f │ │ │ │ - vrsra.u32 , q6, #1 │ │ │ │ + @ instruction: 0xffff1360 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r4, [r2, r4] │ │ │ │ + ldrsh r0, [r3, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r0, #23] │ │ │ │ + ldrb r2, [r1, #23] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r2, #12 │ │ │ │ + asrs r4, r2, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r2, #40] @ 0x28 │ │ │ │ + str r6, [r2, #40] @ 0x28 │ │ │ │ lsls r3, r6, #1 │ │ │ │ lsrs r1, r3, #30 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsh r0, [r2, r2] │ │ │ │ + ldrsh r4, [r2, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r0, #21] │ │ │ │ + ldrb r6, [r0, #21] │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r1, pc, #684 @ (adr r1, 2458bc >::_M_default_append(unsigned int)@@Base+0x8a0cc>) │ │ │ │ - vcvt.f32.u32 , q7, #1 │ │ │ │ + vqrdmlah.s , , d18[0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r2, #20] │ │ │ │ + ldrb r4, [r2, #20] │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r0, r2, r3, r4, r6} │ │ │ │ - @ instruction: 0xffff5e2c │ │ │ │ + vcvt.f32.u32 d21, d16, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r4, #19] │ │ │ │ + ldrb r4, [r4, #19] │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r4, [sp, #60] @ 0x3c │ │ │ │ - @ instruction: 0xffff5e00 │ │ │ │ + @ instruction: 0xffff5e04 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r6, #18] │ │ │ │ + ldrb r0, [r7, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r1, [sp, #844] @ 0x34c │ │ │ │ - @ instruction: 0xffff5dd4 │ │ │ │ + @ instruction: 0xffff5dd8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r1, #18] │ │ │ │ + ldrb r4, [r1, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - sxtb r0, r5 │ │ │ │ + sxtb r4, r5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r2, [r4, #24] │ │ │ │ + str r6, [r4, #24] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r6, r5] │ │ │ │ + ldrb r2, [r7, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r5, #16] │ │ │ │ + ldrb r6, [r5, #16] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r5, #9 │ │ │ │ + asrs r6, r5, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r5, #20] │ │ │ │ + str r0, [r6, #20] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r4, r4] │ │ │ │ + ldrb r0, [r5, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r3, #15] │ │ │ │ + ldrb r4, [r3, #15] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r2, #9 │ │ │ │ + asrs r4, r2, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r4, [r6, #16] │ │ │ │ + str r0, [r7, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r2, r3] │ │ │ │ + ldrb r0, [r3, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r1, #14] │ │ │ │ + ldrb r4, [r1, #14] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r3, #9 │ │ │ │ + asrs r6, r3, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r1, #16] │ │ │ │ + str r4, [r1, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r1, r2] │ │ │ │ + ldrb r4, [r1, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r7, #12] │ │ │ │ + ldrb r0, [r0, #13] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r5, #12] │ │ │ │ + str r6, [r5, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r1, #16] │ │ │ │ + str r2, [r2, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r0, r1] │ │ │ │ + ldrb r0, [r1, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r7, #11] │ │ │ │ + ldrb r4, [r7, #11] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [r1, #16] │ │ │ │ + str r0, [r2, #16] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r3, #12] │ │ │ │ + str r2, [r4, #12] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r6, r7] │ │ │ │ + ldrh r4, [r6, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r4, #10] │ │ │ │ + ldrb r0, [r5, #10] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r2, r7] │ │ │ │ + ldrh r2, [r3, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r1, #10] │ │ │ │ + ldrb r6, [r1, #10] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r7, r6] │ │ │ │ + ldrh r0, [r0, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r6, #9] │ │ │ │ + ldrb r4, [r6, #9] │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r2, [pc, #832] @ (2459f0 >::_M_default_append(unsigned int)@@Base+0x8a200>) │ │ │ │ add.w r3, r5, #224 @ 0xe0 │ │ │ │ ldr r1, [pc, #832] @ (2459f4 >::_M_default_append(unsigned int)@@Base+0x8a204>) │ │ │ │ mov r0, r6 │ │ │ │ add r2, pc │ │ │ │ vldr d1, [pc, #780] @ 2459c8 >::_M_default_append(unsigned int)@@Base+0x8a1d8> │ │ │ │ @@ -640385,111 +640385,111 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ orrs r5, r5 │ │ │ │ adds.w r6, ip, r2, asr #15 │ │ │ │ subs r7, #90 @ 0x5a │ │ │ │ - lsrs r2, r2, #31 │ │ │ │ + lsrs r6, r2, #31 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r4, [r6, r2] │ │ │ │ + ldrsh r0, [r7, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r5, r5] │ │ │ │ + ldr r0, [r6, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r4, #0] │ │ │ │ + ldrb r4, [r4, #0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r6, r6, #29 │ │ │ │ + lsrs r2, r7, #29 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r0, [r1, r2] │ │ │ │ + ldrsh r4, [r1, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r4, r4] │ │ │ │ + ldr r0, [r5, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r3, #31] │ │ │ │ + strb r4, [r3, #31] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r0, [r1, r4] │ │ │ │ + ldr r4, [r1, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r7, #30] │ │ │ │ + strb r6, [r7, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r4, [r5, r3] │ │ │ │ + ldr r0, [r6, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r3, #30] │ │ │ │ + strb r2, [r4, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r7, #1 │ │ │ │ + asrs r2, r0, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r0, [r4, r0] │ │ │ │ + ldrsh r4, [r4, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r4, r2] │ │ │ │ + ldr r6, [r4, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r2, #29] │ │ │ │ + strb r2, [r3, #29] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r3, #4 │ │ │ │ + asrs r4, r3, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r2, [r1, r0] │ │ │ │ + ldrsh r6, [r1, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r2, #2 │ │ │ │ + asrs r2, r3, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r3, r1] │ │ │ │ + ldr r2, [r4, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r2, #28] │ │ │ │ + strb r6, [r2, #28] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r2, #3 │ │ │ │ + asrs r2, r3, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r4, r7] │ │ │ │ + ldrb r4, [r4, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [r3, r0] │ │ │ │ + ldr r4, [r3, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r1, #27] │ │ │ │ + strb r0, [r2, #27] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r0, #4 │ │ │ │ + asrs r0, r1, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r6, r6] │ │ │ │ + ldrb r6, [r6, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r2, [r2, r7] │ │ │ │ + ldrsb r6, [r2, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r0, #26] │ │ │ │ + strb r2, [r1, #26] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r4, #4 │ │ │ │ + asrs r6, r4, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r2, r6] │ │ │ │ + ldrb r4, [r2, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r4, [r1, r6] │ │ │ │ + ldrsb r0, [r2, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r0, #25] │ │ │ │ + strb r4, [r0, #25] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r4, #4 │ │ │ │ + asrs r2, r5, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r5, r5] │ │ │ │ + ldrb r4, [r5, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r0, [r2, r5] │ │ │ │ + ldrsb r4, [r2, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r0, #24] │ │ │ │ + strb r0, [r1, #24] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r1, #5 │ │ │ │ + asrs r2, r2, #5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r2, r5] │ │ │ │ + ldrb r4, [r2, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r4, [r2, r4] │ │ │ │ + ldrsb r0, [r3, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r1, #23] │ │ │ │ + strb r4, [r1, #23] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r6, r2, r5 │ │ │ │ + adds r2, r3, r5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r6, r4] │ │ │ │ + ldrb r0, [r7, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r0, [r3, r3] │ │ │ │ + ldrsb r4, [r3, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r1, #22] │ │ │ │ + strb r0, [r2, #22] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r6, r7, r2 │ │ │ │ + adds r2, r0, r3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r3, r4] │ │ │ │ + ldrb r4, [r3, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r2, [r3, r2] │ │ │ │ + ldrsb r6, [r3, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r1, #21] │ │ │ │ + strb r2, [r2, #21] │ │ │ │ lsls r1, r6, #1 │ │ │ │ movs r7, #0 │ │ │ │ movs r1, #1 │ │ │ │ ldr r2, [pc, #916] @ (245e50 >::_M_default_append(unsigned int)@@Base+0x8a660>) │ │ │ │ add.w r3, r5, #300 @ 0x12c │ │ │ │ strd r1, r7, [sp] │ │ │ │ mov r0, r6 │ │ │ │ @@ -640821,117 +640821,117 @@ │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ subs r7, #211 @ 0xd3 │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #201 @ 0xc9 │ │ │ │ - asrs r6, r1, #4 │ │ │ │ + asrs r2, r2, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r1, r0] │ │ │ │ + ldrb r4, [r1, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r5, r5] │ │ │ │ + strb r6, [r5, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r3, #16] │ │ │ │ + strb r2, [r4, #16] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r2, #7 │ │ │ │ + asrs r2, r3, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r6, r7] │ │ │ │ + ldrh r0, [r7, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r4, r4] │ │ │ │ + strb r0, [r5, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r3, #15] │ │ │ │ + strb r4, [r3, #15] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r3, r7] │ │ │ │ + ldrh r0, [r4, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r5, #7 │ │ │ │ + asrs r6, r5, #7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r3, r3] │ │ │ │ + strb r2, [r4, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r2, #14] │ │ │ │ + strb r6, [r2, #14] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r6, r6] │ │ │ │ + ldrh r6, [r6, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r1, #8 │ │ │ │ + asrs r4, r1, #8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r3, r2] │ │ │ │ + strb r4, [r3, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r1, #13] │ │ │ │ + strb r0, [r2, #13] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r7, #12 │ │ │ │ + asrs r0, r0, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r1, r6] │ │ │ │ + ldrh r2, [r2, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r2, r1] │ │ │ │ + strb r6, [r2, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r0, #12] │ │ │ │ + strb r2, [r1, #12] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r5, r5] │ │ │ │ + ldrh r0, [r6, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r2, [r7, r6] │ │ │ │ + ldrh r6, [r7, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r2, r0] │ │ │ │ + strb r2, [r3, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r1, #11] │ │ │ │ + strb r6, [r1, #11] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r4, r6] │ │ │ │ + ldrh r2, [r5, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r4, [r5, r7] │ │ │ │ + ldrh r0, [r6, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r2, r7] │ │ │ │ + strh r4, [r2, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r4, [r0, #10] │ │ │ │ + strb r0, [r1, #10] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r2, r7] │ │ │ │ + ldrh r0, [r3, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r1, r0] │ │ │ │ + ldrb r6, [r1, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r1, r6] │ │ │ │ + strh r6, [r1, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r7, #8] │ │ │ │ + strb r2, [r0, #9] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r6, r7] │ │ │ │ + ldrh r6, [r6, r7] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r4, [r7, r0] │ │ │ │ + ldrb r0, [r0, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r0, r5] │ │ │ │ + strh r0, [r1, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r7, #7] │ │ │ │ + strb r4, [r7, #7] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r4, [r4, r0] │ │ │ │ + ldrb r0, [r5, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r6, r1] │ │ │ │ + ldrb r2, [r7, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r7, r3] │ │ │ │ + strh r2, [r0, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r6, #6] │ │ │ │ + strb r6, [r6, #6] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r0, #9 │ │ │ │ + asrs r2, r1, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r0, [r3, r1] │ │ │ │ + ldrb r4, [r3, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r6, [r7, r2] │ │ │ │ + strh r2, [r0, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r2, [r6, #5] │ │ │ │ + strb r6, [r6, #5] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r2, #11 │ │ │ │ + asrs r4, r2, #11 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r6, [r0, r1] │ │ │ │ + ldrb r2, [r1, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r2, [r0, r2] │ │ │ │ + strh r6, [r0, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r6, [r6, #4] │ │ │ │ + strb r2, [r7, #4] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r2, #13 │ │ │ │ + asrs r4, r2, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrb r2, [r6, r0] │ │ │ │ + ldrb r6, [r6, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r4, [r0, r1] │ │ │ │ + strh r0, [r1, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strb r0, [r7, #3] │ │ │ │ + strb r4, [r7, #3] │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r2, [pc, #436] @ (2460d8 >::_M_default_append(unsigned int)@@Base+0x8a8e8>) │ │ │ │ add.w r3, r5, #256 @ 0x100 │ │ │ │ ldr r1, [pc, #436] @ (2460dc >::_M_default_append(unsigned int)@@Base+0x8a8ec>) │ │ │ │ vmov.f64 d2, #112 @ 0x3f800000 1.0 │ │ │ │ str r0, [sp, #0] │ │ │ │ add r2, pc │ │ │ │ @@ -641086,63 +641086,63 @@ │ │ │ │ b.w 244cee >::_M_default_append(unsigned int)@@Base+0x894fe> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ - asrs r2, r3, #9 │ │ │ │ + asrs r6, r3, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r1, r4] │ │ │ │ + ldrh r4, [r1, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r0, [r7, r3] │ │ │ │ + str r4, [r7, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r5, #120] @ 0x78 │ │ │ │ + ldr r0, [r6, #120] @ 0x78 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r6, #9 │ │ │ │ + asrs r0, r7, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r3, r3] │ │ │ │ + ldrh r2, [r4, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r6, r2] │ │ │ │ + str r6, [r6, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r4, #116] @ 0x74 │ │ │ │ + ldr r2, [r5, #116] @ 0x74 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r2, #13 │ │ │ │ + asrs r4, r2, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r7, r2] │ │ │ │ + ldrh r2, [r0, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r6, [r6, r1] │ │ │ │ + str r2, [r7, r1] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r2, [r5, #112] @ 0x70 │ │ │ │ + ldr r6, [r5, #112] @ 0x70 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r5, r2] │ │ │ │ + ldrh r4, [r5, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r3, r3] │ │ │ │ + ldrh r2, [r4, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - str r2, [r7, r0] │ │ │ │ + str r6, [r7, r0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r5, #108] @ 0x6c │ │ │ │ + ldr r2, [r6, #108] @ 0x6c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r7, r2] │ │ │ │ + ldrh r2, [r0, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r7, r4] │ │ │ │ + ldrh r4, [r7, r4] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [pc, #968] @ (2464ec >::_M_default_append(unsigned int)@@Base+0x8acfc>) │ │ │ │ + ldr r7, [pc, #984] @ (2464fc >::_M_default_append(unsigned int)@@Base+0x8ad0c>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r4, #104] @ 0x68 │ │ │ │ + ldr r2, [r5, #104] @ 0x68 │ │ │ │ lsls r1, r6, #1 │ │ │ │ strh r3, [r3, #44] @ 0x2c │ │ │ │ @ instruction: 0xffff7ab3 │ │ │ │ - @ instruction: 0xffff5b16 │ │ │ │ + @ instruction: 0xffff5b1a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [pc, #672] @ (2463d8 >::_M_default_append(unsigned int)@@Base+0x8abe8>) │ │ │ │ + ldr r7, [pc, #688] @ (2463e8 >::_M_default_append(unsigned int)@@Base+0x8abf8>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [pc, #616] @ (2463a4 >::_M_default_append(unsigned int)@@Base+0x8abb4>) │ │ │ │ + ldr r7, [pc, #632] @ (2463b4 >::_M_default_append(unsigned int)@@Base+0x8abc4>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r6, [r1, #100] @ 0x64 │ │ │ │ + ldr r2, [r2, #100] @ 0x64 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 244b9c >::_M_default_append(unsigned int)@@Base+0x893ac> │ │ │ │ @@ -641163,17 +641163,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldr r6, [pc, #896] @ (246508 >::_M_default_append(unsigned int)@@Base+0x8ad18>) │ │ │ │ + ldr r6, [pc, #912] @ (246518 >::_M_default_append(unsigned int)@@Base+0x8ad28>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r2, #88] @ 0x58 │ │ │ │ + ldr r0, [r3, #88] @ 0x58 │ │ │ │ lsls r1, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ldr.w r2, [r0, #164] @ 0xa4 │ │ │ │ ldr.w r1, [r1, #164] @ 0xa4 │ │ │ │ ldrb.w r0, [r2, #385] @ 0x181 │ │ │ │ ldrb.w r3, [r1, #385] @ 0x181 │ │ │ │ @@ -641245,17 +641245,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - ldr r4, [r5, r6] │ │ │ │ + ldr r0, [r6, r6] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r4, [r0, #76] @ 0x4c │ │ │ │ + ldr r0, [r1, #76] @ 0x4c │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r2, [pc, #124] @ (2462e8 >::_M_default_append(unsigned int)@@Base+0x8aaf8>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -641308,15 +641308,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrb r6, [r2, #27] │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r6, [r5, r5] │ │ │ │ + ldr r2, [r6, r5] │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldrb r4, [r7, #25] │ │ │ │ lsls r6, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -641872,17 +641872,17 @@ │ │ │ │ vstr d6, [r3] │ │ │ │ vldr d7, [r0, #-8] │ │ │ │ vcmpe.f64 d7, d5 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bge.n 246946 >::_M_default_append(unsigned int)@@Base+0x8b156> │ │ │ │ b.n 2467fc >::_M_default_append(unsigned int)@@Base+0x8b00c> │ │ │ │ ... │ │ │ │ - strh r0, [r2, r2] │ │ │ │ + strh r4, [r2, r2] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - strh r0, [r2, r3] │ │ │ │ + strh r4, [r2, r3] │ │ │ │ lsls r3, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ vmov s16, r3 │ │ │ │ @@ -643311,68 +643311,68 @@ │ │ │ │ mov r7, r8 │ │ │ │ b.n 247960 >::_M_default_append(unsigned int)@@Base+0x8c170> │ │ │ │ ... │ │ │ │ strb r4, [r3, #12] │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r5, [pc, #280] @ (247b44 >::_M_default_append(unsigned int)@@Base+0x8c354>) │ │ │ │ + ldr r5, [pc, #296] @ (247b54 >::_M_default_append(unsigned int)@@Base+0x8c364>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ bl 4dda2e │ │ │ │ - ldr r4, [pc, #192] @ (247af4 >::_M_default_append(unsigned int)@@Base+0x8c304>) │ │ │ │ + ldr r4, [pc, #208] @ (247b04 >::_M_default_append(unsigned int)@@Base+0x8c314>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r6, [r0, r5] │ │ │ │ + ldrsh r2, [r1, r5] │ │ │ │ lsls r1, r6, #1 │ │ │ │ strb r4, [r6, #5] │ │ │ │ lsls r6, r7, #1 │ │ │ │ - ldr r3, [pc, #752] @ (247d30 >::_M_default_append(unsigned int)@@Base+0x8c540>) │ │ │ │ + ldr r3, [pc, #768] @ (247d40 >::_M_default_append(unsigned int)@@Base+0x8c550>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r2, [r2, r3] │ │ │ │ + ldrsh r6, [r2, r3] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r3, [pc, #576] @ (247c88 >::_M_default_append(unsigned int)@@Base+0x8c498>) │ │ │ │ + ldr r3, [pc, #592] @ (247c98 >::_M_default_append(unsigned int)@@Base+0x8c4a8>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsh r6, [r4, r2] │ │ │ │ + ldrsh r2, [r5, r2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r3, [pc, #456] @ (247c18 >::_M_default_append(unsigned int)@@Base+0x8c428>) │ │ │ │ + ldr r3, [pc, #472] @ (247c28 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>::_M_default_append(unsigned int)@@Base+0x8c3e8>) │ │ │ │ lsls r3, r6, #1 │ │ │ │ - blxns r0 │ │ │ │ + blx r1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r2, [r3, r2] │ │ │ │ + ldrh r6, [r3, r2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ bx sl │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r5, r1] │ │ │ │ + ldrh r4, [r5, r1] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bxns r6 │ │ │ │ + bx r7 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r2, [r1, r1] │ │ │ │ + ldrh r6, [r1, r1] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bx r3 │ │ │ │ + bxns r3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r6, [r5, r0] │ │ │ │ + ldrh r2, [r6, r0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bxns r2 │ │ │ │ + bx r3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - mov r4, r0 │ │ │ │ + mov r0, r1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - muls r0, r0 │ │ │ │ + muls r4, r0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrsb r0, [r3, r1] │ │ │ │ + ldrsb r4, [r3, r1] │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr.w r6, [pc, #2212] @ 248340 >::_M_default_append(unsigned int)@@Base+0x8cb50> │ │ │ │ ldr r1, [sp, #24] │ │ │ │ ldr r0, [sp, #116] @ 0x74 │ │ │ │ add r6, pc │ │ │ │ bl 673704 │ │ │ │ mov r0, r4 │ │ │ │ @@ -644136,21 +644136,21 @@ │ │ │ │ adds r3, #1 │ │ │ │ str r3, [sp, #24] │ │ │ │ cmp r3, r2 │ │ │ │ bne.w 248014 >::_M_default_append(unsigned int)@@Base+0x8c824> │ │ │ │ ldr r3, [sp, #156] @ 0x9c │ │ │ │ b.n 248864 >::_M_default_append(unsigned int)@@Base+0x8d074> │ │ │ │ ... │ │ │ │ - adcs r4, r5 │ │ │ │ + adcs r0, r6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r4, #244 @ 0xf4 │ │ │ │ + subs r4, #248 @ 0xf8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r4, #66 @ 0x42 │ │ │ │ + subs r4, #70 @ 0x46 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r7, [pc, #352] @ (2484b0 >::_M_default_append(unsigned int)@@Base+0x8ccc0>) │ │ │ │ + ldr r7, [pc, #368] @ (2484c0 >::_M_default_append(unsigned int)@@Base+0x8ccd0>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ cmp r7, #0 │ │ │ │ bne.n 24830a >::_M_default_append(unsigned int)@@Base+0x8cb1a> │ │ │ │ vmov.f64 d0, d7 │ │ │ │ ldr r1, [sp, #116] @ 0x74 │ │ │ │ mov r2, r6 │ │ │ │ mov r0, r4 │ │ │ │ @@ -644775,77 +644775,77 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #144] @ (248ae4 >::_M_default_append(unsigned int)@@Base+0x8d2f4>) │ │ │ │ mov r1, r7 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 246fcc >::_M_default_append(unsigned int)@@Base+0x8b7dc> │ │ │ │ ... │ │ │ │ - subs r0, #84 @ 0x54 │ │ │ │ + subs r0, #88 @ 0x58 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r3, [pc, #424] @ (248c18 >::_M_default_append(unsigned int)@@Base+0x8d428>) │ │ │ │ + ldr r3, [pc, #440] @ (248c28 >::_M_default_append(unsigned int)@@Base+0x8d438>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r0, #8 │ │ │ │ + subs r0, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r3, [pc, #112] @ (248ae8 >::_M_default_append(unsigned int)@@Base+0x8d2f8>) │ │ │ │ + ldr r3, [pc, #128] @ (248af8 >::_M_default_append(unsigned int)@@Base+0x8d308>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r7, #180 @ 0xb4 │ │ │ │ + adds r7, #184 @ 0xb8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #156 @ 0x9c │ │ │ │ + adds r7, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #112 @ 0x70 │ │ │ │ + adds r7, #116 @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r6, #164 @ 0xa4 │ │ │ │ + adds r6, #168 @ 0xa8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r1, [pc, #744] @ (248d74 >::_M_default_append(unsigned int)@@Base+0x8d584>) │ │ │ │ + ldr r1, [pc, #760] @ (248d84 >::_M_default_append(unsigned int)@@Base+0x8d594>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r6, #18 │ │ │ │ + adds r6, #22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r1, [pc, #160] @ (248b34 >::_M_default_append(unsigned int)@@Base+0x8d344>) │ │ │ │ + ldr r1, [pc, #176] @ (248b44 >::_M_default_append(unsigned int)@@Base+0x8d354>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r5, #40 @ 0x28 │ │ │ │ + adds r5, #44 @ 0x2c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldr r0, [pc, #248] @ (248b94 >::_M_default_append(unsigned int)@@Base+0x8d3a4>) │ │ │ │ + ldr r0, [pc, #264] @ (248ba4 >::_M_default_append(unsigned int)@@Base+0x8d3b4>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r5, #12 │ │ │ │ + adds r5, #16 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r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r1, #212 @ 0xd4 │ │ │ │ + adds r1, #216 @ 0xd8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add ip, sp │ │ │ │ + add r8, lr │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r1, #184 @ 0xb8 │ │ │ │ + adds r1, #188 @ 0xbc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r8, sl │ │ │ │ + add ip, sl │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r1, #154 @ 0x9a │ │ │ │ + adds r1, #158 @ 0x9e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add sl, r6 │ │ │ │ + add lr, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [pc, #900] @ (248e70 >::_M_default_append(unsigned int)@@Base+0x8d680>) │ │ │ │ movw r1, #2036 @ 0x7f4 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -645148,77 +645148,77 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 246fcc >::_M_default_append(unsigned int)@@Base+0x8b7dc> │ │ │ │ nop │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ - adds r0, #244 @ 0xf4 │ │ │ │ + adds r0, #248 @ 0xf8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - add r4, r1 │ │ │ │ + add r0, r2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r0, #116 @ 0x74 │ │ │ │ + adds r0, #120 @ 0x78 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - bics r2, r1 │ │ │ │ + bics r6, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r0, #86 @ 0x56 │ │ │ │ + adds r0, #90 @ 0x5a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - muls r6, r5 │ │ │ │ + muls r2, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r0, #160 @ 0xa0 │ │ │ │ + adds r0, #164 @ 0xa4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r7, #108 @ 0x6c │ │ │ │ + cmp r7, #112 @ 0x70 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r4, r0 │ │ │ │ + cmp r0, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r7, #188 @ 0xbc │ │ │ │ + cmp r7, #192 @ 0xc0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r7, #2 │ │ │ │ + cmp r7, #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - tst r2, r3 │ │ │ │ + tst r6, r3 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #228 @ 0xe4 │ │ │ │ + cmp r6, #232 @ 0xe8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rors r4, r7 │ │ │ │ + tst r0, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #200 @ 0xc8 │ │ │ │ + cmp r6, #204 @ 0xcc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rors r6, r3 │ │ │ │ + rors r2, r4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #170 @ 0xaa │ │ │ │ + cmp r6, #174 @ 0xae │ │ │ │ lsls r3, r6, #1 │ │ │ │ - rors r0, r0 │ │ │ │ + rors r4, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #140 @ 0x8c │ │ │ │ + cmp r6, #144 @ 0x90 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - sbcs r2, r4 │ │ │ │ + sbcs r6, r4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #110 @ 0x6e │ │ │ │ + cmp r6, #114 @ 0x72 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - sbcs r4, r0 │ │ │ │ + sbcs r0, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #78 @ 0x4e │ │ │ │ + cmp r6, #82 @ 0x52 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adcs r6, r4 │ │ │ │ + adcs r2, r5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #48 @ 0x30 │ │ │ │ + cmp r6, #52 @ 0x34 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adcs r0, r1 │ │ │ │ + adcs r4, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r6, #20 │ │ │ │ + cmp r6, #24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r2, r5 │ │ │ │ + asrs r6, r5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #248 @ 0xf8 │ │ │ │ + cmp r5, #252 @ 0xfc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r1 │ │ │ │ + asrs r2, r2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #156 @ 0x9c │ │ │ │ + cmp r5, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsls r4, r6 │ │ │ │ + lsls r0, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ mov r7, r0 │ │ │ │ ldr r0, [pc, #536] @ (24910c >::_M_default_append(unsigned int)@@Base+0x8d91c>) │ │ │ │ movw r1, #1983 @ 0x7bf │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ @@ -645412,81 +645412,81 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #144] @ (249190 >::_M_default_append(unsigned int)@@Base+0x8d9a0>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 247fb6 >::_M_default_append(unsigned int)@@Base+0x8c7c6> │ │ │ │ - cmp r4, #236 @ 0xec │ │ │ │ + cmp r4, #240 @ 0xf0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ands r4, r0 │ │ │ │ + ands r0, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #208 @ 0xd0 │ │ │ │ + cmp r4, #212 @ 0xd4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #232 @ 0xe8 │ │ │ │ + subs r7, #236 @ 0xec │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #182 @ 0xb6 │ │ │ │ + cmp r4, #186 @ 0xba │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #204 @ 0xcc │ │ │ │ + subs r7, #208 @ 0xd0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #156 @ 0x9c │ │ │ │ + cmp r4, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #178 @ 0xb2 │ │ │ │ + subs r7, #182 @ 0xb6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #130 @ 0x82 │ │ │ │ + cmp r4, #134 @ 0x86 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #152 @ 0x98 │ │ │ │ + subs r7, #156 @ 0x9c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #104 @ 0x68 │ │ │ │ + cmp r4, #108 @ 0x6c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #126 @ 0x7e │ │ │ │ + subs r7, #130 @ 0x82 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #76 @ 0x4c │ │ │ │ + cmp r4, #80 @ 0x50 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r7, #100 @ 0x64 │ │ │ │ + subs r7, #104 @ 0x68 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #50 @ 0x32 │ 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>::_M_default_append(unsigned int)@@Base+0x8da5c> │ │ │ │ vstr d5, [r3] │ │ │ │ b.n 249238 >::_M_default_append(unsigned int)@@Base+0x8da48> │ │ │ │ ... │ │ │ │ - cmp r0, #118 @ 0x76 │ │ │ │ + cmp r0, #122 @ 0x7a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #180 @ 0xb4 │ │ │ │ + cmp r0, #184 @ 0xb8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r3, #116 @ 0x74 │ │ │ │ + subs r3, #120 @ 0x78 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #1788] @ 249b38 >::_M_default_append(unsigned int)@@Base+0x8e348> │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ @@ -646338,218 +646338,218 @@ │ │ │ │ b.n 249512 >::_M_default_append(unsigned int)@@Base+0x8dd22> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r5, [pc, #8] @ (249b44 >::_M_default_append(unsigned int)@@Base+0x8e354>) │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r7, #192 @ 0xc0 │ │ │ │ + movs r7, #196 @ 0xc4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldc2 15, cr15, [r5, #-1020] @ 0xfffffc04 │ │ │ │ - cmp r0, #196 @ 0xc4 │ │ │ │ + cmp r0, #200 @ 0xc8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #226 @ 0xe2 │ │ │ │ + cmp r0, #230 @ 0xe6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ bls.n 249be6 >::_M_default_append(unsigned int)@@Base+0x8e3f6> │ │ │ │ - vtbl.8 d18, {d15-d16}, d12 │ │ │ │ + vqshrn.u64 d18, q0, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #160 @ 0xa0 │ │ │ │ + cmp r0, #164 @ 0xa4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r6, #230 @ 0xe6 │ │ │ │ + movs r6, #234 @ 0xea │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r1, #252 @ 0xfc │ │ │ │ + subs r2, #0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r4, [pc, #184] @ (249c20 >::_M_default_append(unsigned int)@@Base+0x8e430>) │ │ │ │ lsls r6, r7, #1 │ │ │ │ - movs r6, #170 @ 0xaa │ │ │ │ + movs r6, #174 @ 0xae │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r1, #192 @ 0xc0 │ │ │ │ + subs r1, #196 @ 0xc4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ lsls r3, r0, #30 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r4!, {r0, r1, r2, r5, r6, r7} │ │ │ │ - vqshlu.s32 q9, q7, #31 │ │ │ │ + vmlsl.u q9, d15, d18[0] │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r1, #116 @ 0x74 │ │ │ │ + subs r1, #120 @ 0x78 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r6, #64 @ 0x40 │ │ │ │ + movs r6, #68 @ 0x44 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r1, #86 @ 0x56 │ │ │ │ + subs r1, #90 @ 0x5a │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldmia r4, {r0, r1, r3, r4, r5} │ │ │ │ vdup.8 d28, d3[7] │ │ │ │ - vsli.64 q9, q13, #63 @ 0x3f │ │ │ │ + vsli.64 q9, q15, #63 @ 0x3f │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r1, #16 │ │ │ │ + subs r1, #20 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r5, #220 @ 0xdc │ │ │ │ + movs r5, #224 @ 0xe0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #242 @ 0xf2 │ │ │ │ + subs r0, #246 @ 0xf6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r0, #14 │ │ │ │ + cmp r0, #18 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #200 @ 0xc8 │ │ │ │ + movs r7, #204 @ 0xcc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r5, #140 @ 0x8c │ │ │ │ + movs r5, #144 @ 0x90 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #162 @ 0xa2 │ │ │ │ + subs r0, #166 @ 0xa6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r7, #234 @ 0xea │ │ │ │ + movs r7, #238 @ 0xee │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #16 │ │ │ │ + cmp r0, #20 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r5, #74 @ 0x4a │ │ │ │ + movs r5, #78 @ 0x4e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #96 @ 0x60 │ │ │ │ + subs r0, #100 @ 0x64 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r5, #44 @ 0x2c │ │ │ │ + movs r5, #48 @ 0x30 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, #64 @ 0x40 │ │ │ │ + subs r0, #68 @ 0x44 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r7, #244 @ 0xf4 │ │ │ │ + movs r7, #248 @ 0xf8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #200 @ 0xc8 │ │ │ │ + movs r7, #204 @ 0xcc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r4, #224 @ 0xe0 │ │ │ │ + movs r4, #228 @ 0xe4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #246 @ 0xf6 │ │ │ │ + adds r7, #250 @ 0xfa │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r4, #194 @ 0xc2 │ │ │ │ + movs r4, #198 @ 0xc6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #214 @ 0xd6 │ │ │ │ + adds r7, #218 @ 0xda │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r2, [r6, #32] │ │ │ │ + ldr r6, [r6, #32] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r7, #184 @ 0xb8 │ │ │ │ + movs r7, #188 @ 0xbc │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r4, #126 @ 0x7e │ │ │ │ + movs r4, #130 @ 0x82 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #148 @ 0x94 │ │ │ │ + adds r7, #152 @ 0x98 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r7, #146 @ 0x92 │ │ │ │ + movs r7, #150 @ 0x96 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #192 @ 0xc0 │ │ │ │ + movs r7, #196 @ 0xc4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r4, #42 @ 0x2a │ │ │ │ + movs r4, #46 @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r7, #64 @ 0x40 │ │ │ │ + adds r7, #68 @ 0x44 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r0, #64 @ 0x40 │ │ │ │ + cmp r0, #68 @ 0x44 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #16 │ │ │ │ + cmp r0, #20 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #160 @ 0xa0 │ │ │ │ + movs r7, #164 @ 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0x9e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r3, #42 @ 0x2a │ │ │ │ + movs r3, #46 @ 0x2e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r6, #66 @ 0x42 │ │ │ │ + adds r6, #70 @ 0x46 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r0, #146 @ 0x92 │ │ │ │ + cmp r0, #150 @ 0x96 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #188 @ 0xbc │ │ │ │ + cmp r0, #192 @ 0xc0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #240 @ 0xf0 │ │ │ │ + movs r2, #244 @ 0xf4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r6, #8 │ │ │ │ + adds r6, #12 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r0, #176 @ 0xb0 │ │ │ │ + cmp r0, #180 @ 0xb4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r0, #254 @ 0xfe │ │ │ │ + cmp r1, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #182 @ 0xb6 │ │ │ │ + movs r2, #186 @ 0xba │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r5, #206 @ 0xce │ │ │ │ + adds r5, #210 @ 0xd2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r0, #242 @ 0xf2 │ │ │ │ + cmp r0, #246 @ 0xf6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r1, #68 @ 0x44 │ │ │ │ + cmp r1, #72 @ 0x48 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #124 @ 0x7c │ │ │ │ + movs r2, #128 @ 0x80 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r5, #148 @ 0x94 │ │ │ │ + adds r5, #152 @ 0x98 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r1, #50 @ 0x32 │ │ │ │ + cmp r1, #54 @ 0x36 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r1, #112 @ 0x70 │ │ │ │ + cmp r1, #116 @ 0x74 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #62 @ 0x3e │ │ │ │ + movs r2, #66 @ 0x42 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r5, #86 @ 0x56 │ │ │ │ + adds r5, #90 @ 0x5a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r1, #106 @ 0x6a │ │ │ │ + cmp r1, #110 @ 0x6e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r1, #172 @ 0xac │ │ │ │ + cmp r1, #176 @ 0xb0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r2, #4 │ │ │ │ + movs r2, #8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r5, #28 │ │ │ │ + adds r5, #32 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r1, #156 @ 0x9c │ │ │ │ + cmp r1, #160 @ 0xa0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r1, #218 @ 0xda │ │ │ │ + cmp r1, #222 @ 0xde │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r1, #202 @ 0xca │ │ │ │ + movs r1, #206 @ 0xce │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #226 @ 0xe2 │ │ │ │ + adds r4, #230 @ 0xe6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r1, #206 @ 0xce │ │ │ │ + cmp r1, #210 @ 0xd2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r2, #20 │ │ │ │ + cmp r2, #24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r1, #144 @ 0x90 │ │ │ │ + movs r1, #148 @ 0x94 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #168 @ 0xa8 │ │ │ │ + adds r4, #172 @ 0xac │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r2, #12 │ │ │ │ + cmp r2, #16 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r2, #106 @ 0x6a │ │ │ │ + cmp r2, #110 @ 0x6e │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r1, #86 @ 0x56 │ │ │ │ + movs r1, #90 @ 0x5a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #110 @ 0x6e │ │ │ │ + adds r4, #114 @ 0x72 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r2, #80 @ 0x50 │ │ │ │ + cmp r2, #84 @ 0x54 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r2, #146 @ 0x92 │ │ │ │ + cmp r2, #150 @ 0x96 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r1, #18 │ │ │ │ + movs r1, #22 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, #42 @ 0x2a │ │ │ │ + adds r4, #46 @ 0x2e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r4} │ │ │ │ + stmia r4!, {r1, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r2, #120 @ 0x78 │ │ │ │ + cmp r2, #124 @ 0x7c │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r0, #204 @ 0xcc │ │ │ │ + movs r0, #208 @ 0xd0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r3, #228 @ 0xe4 │ │ │ │ + adds r3, #232 @ 0xe8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 24942c >::_M_default_append(unsigned int)@@Base+0x8dc3c> │ │ │ │ @@ -646570,17 +646570,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - subs r0, r3, #3 │ │ │ │ + subs r4, r3, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r1, #240 @ 0xf0 │ │ │ │ + adds r1, #244 @ 0xf4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -646655,21 +646655,21 @@ │ │ │ │ bl 4fc86c │ │ │ │ b.n 249db2 >::_M_default_append(unsigned int)@@Base+0x8e5c2> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ mvns r2, r2 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r0, #8 │ │ │ │ + cmp r0, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r1, #92 @ 0x5c │ │ │ │ + adds r1, #96 @ 0x60 │ │ │ │ lsls r1, r6, #1 │ │ │ │ bics r2, r2 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - movs r7, #224 @ 0xe0 │ │ │ │ + movs r7, #228 @ 0xe4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r7, r1 │ │ │ │ mov r6, r0 │ │ │ │ @@ -646736,27 +646736,27 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 249e7e >::_M_default_append(unsigned int)@@Base+0x8e68e> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - movs r7, #146 @ 0x92 │ │ │ │ + movs r7, #150 @ 0x96 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r7, #60 @ 0x3c │ │ │ │ + movs r7, #64 @ 0x40 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #144 @ 0x90 │ │ │ │ + adds r0, #148 @ 0x94 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r7, #32 │ │ │ │ + movs r7, #36 @ 0x24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #116 @ 0x74 │ │ │ │ + adds r0, #120 @ 0x78 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r6, #244 @ 0xf4 │ │ │ │ + movs r6, #248 @ 0xf8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r0, #70 @ 0x46 │ │ │ │ + adds r0, #74 @ 0x4a │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov r5, r3 │ │ │ │ ldr r6, [sp, #28] │ │ │ │ ldr.w r9, [sp, #32] │ │ │ │ ldr.w r3, [r6, #216] @ 0xd8 │ │ │ │ cmp r3, #0 │ │ │ │ @@ -647428,31 +647428,31 @@ │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ adcs r4, r6 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adcs r6, r1 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - movs r4, #34 @ 0x22 │ │ │ │ + movs r4, #38 @ 0x26 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r5, #116 @ 0x74 │ │ │ │ + cmp r5, #120 @ 0x78 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r4, #4 │ │ │ │ + movs r4, #8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r5, #86 @ 0x56 │ │ │ │ + cmp r5, #90 @ 0x5a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r3, #252 @ 0xfc │ │ │ │ + movs r4, #0 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r3, #144 @ 0x90 │ │ │ │ + movs r3, #148 @ 0x94 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - movs r1, #162 @ 0xa2 │ │ │ │ + movs r1, #166 @ 0xa6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - cmp r2, #246 @ 0xf6 │ │ │ │ + cmp r2, #250 @ 0xfa │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r0, #168 @ 0xa8 │ │ │ │ + movs r0, #172 @ 0xac │ │ │ │ lsls r3, r6, #1 │ │ │ │ ldr r1, [r4, #4] │ │ │ │ str r3, [sp, #24] │ │ │ │ add.w r1, r1, #1424 @ 0x590 │ │ │ │ vstr d6, [sp, #32] │ │ │ │ vldr d7, [r1, #-8] │ │ │ │ vadd.f64 d0, d0, d7 │ │ │ │ @@ -648463,45 +648463,45 @@ │ │ │ │ ldr r0, [pc, #84] @ (24b3d4 >::_M_default_append(unsigned int)@@Base+0x8fbe4>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 24b2fa >::_M_default_append(unsigned int)@@Base+0x8fb0a> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - asrs r6, r1, #13 │ │ │ │ + asrs r2, r2, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r2, r4, #2 │ │ │ │ + adds r6, r4, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r7, #11 │ │ │ │ + asrs r4, r7, #11 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, r1, #1 │ │ │ │ + adds r0, r2, #1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r0, #11 │ │ │ │ + asrs r6, r0, #11 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, r2, #0 │ │ │ │ + adds r0, r3, #0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r4, #10 │ │ │ │ + asrs r4, r4, #10 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r6, r7 │ │ │ │ + subs r6, r6, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r0, #10 │ │ │ │ + asrs r2, r1, #10 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r3, r7 │ │ │ │ + subs r4, r3, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r5, #9 │ │ │ │ + asrs r6, r5, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r4, r7, r6 │ │ │ │ + subs r0, r0, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r1, #9 │ │ │ │ + asrs r2, r2, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r4, r6 │ │ │ │ + subs r4, r4, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r6, #8 │ │ │ │ + asrs r6, r6, #8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r4, r0, r6 │ │ │ │ + subs r0, r1, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ movs r3, #0 │ │ │ │ @@ -648633,44 +648633,44 @@ │ │ │ │ b.n 24b454 >::_M_default_append(unsigned int)@@Base+0x8fc64> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ @ instruction: 0xebb3ffff │ │ │ │ cmp r5, #58 @ 0x3a │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r2, r7, #6 │ │ │ │ + asrs r6, r7, #6 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r4, r1, #8 │ │ │ │ + asrs r0, r2, #8 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r4, #5 │ │ │ │ + asrs r2, r5, #5 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r7, r2 │ │ │ │ + subs r6, r7, r2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ cmp r4, #240 @ 0xf0 │ │ │ │ lsls r6, r7, #1 │ │ │ │ lsls r3, r7, #3 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r4, r3, #4 │ │ │ │ + asrs r0, r4, #4 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r6, r1 │ │ │ │ + subs r4, r6, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ strd pc, pc, [fp, #-1020]! @ 0x3fc │ │ │ │ stmia.w r5!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ - asrs r6, r3, #3 │ │ │ │ + asrs r2, r4, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r2, r6, r0 │ │ │ │ + subs r6, r6, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r0, #3 │ │ │ │ + asrs r0, r1, #3 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - subs r0, r3, r0 │ │ │ │ + subs r4, r3, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ @ instruction: 0xe82fffff │ │ │ │ - asrs r0, r3, #2 │ │ │ │ + asrs r4, r3, #2 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, r5, r7 │ │ │ │ + adds r0, r6, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 24b3d8 >::_M_default_append(unsigned int)@@Base+0x8fbe8> │ │ │ │ @@ -648691,17 +648691,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - asrs r0, r1, #32 │ │ │ │ + asrs r4, r1, #32 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - adds r4, r3, r5 │ │ │ │ + adds r0, r4, r5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ @@ -648744,15 +648744,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ cmp r3, #106 @ 0x6a │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, 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#1 │ │ │ │ - asrs r0, r7, #30 │ │ │ │ + asrs r4, r7, #30 │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r5, [pc, #464] @ (24b950 >::_M_default_append(unsigned int)@@Base+0x90160>) │ │ │ │ @@ -649055,31 +649055,31 @@ │ │ │ │ b.n 24b866 >::_M_default_append(unsigned int)@@Base+0x90076> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ cmp r1, #196 @ 0xc4 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r0, r4, #24 │ │ │ │ + lsrs r4, r4, #24 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r7, #26 │ │ │ │ + asrs r4, r7, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ cmp r0, #222 @ 0xde │ │ │ │ lsls r6, r7, #1 │ │ │ │ - lsrs r6, r3, #21 │ │ │ │ + lsrs r2, r4, #21 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r6, #23 │ │ │ │ + asrs r2, r7, #23 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r6, r0, #21 │ │ │ │ + lsrs r2, r1, #21 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r3, #23 │ │ │ │ + asrs r2, r4, #23 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r6, r5, #20 │ │ │ │ + lsrs r2, r6, #20 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r6, r0, #23 │ │ │ │ + asrs r2, r1, #23 │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ ldr.w r5, [pc, #1284] @ 24be98 >::_M_default_append(unsigned int)@@Base+0x906a8> │ │ │ │ @@ -649560,59 +649560,59 @@ │ │ │ │ b.n 24be76 >::_M_default_append(unsigned int)@@Base+0x90686> │ │ │ │ movs r7, #172 @ 0xac │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r7, #124 @ 0x7c │ │ │ │ lsls r6, r7, #1 │ │ │ │ - lsrs r2, r1, #14 │ │ │ │ + lsrs r6, r1, #14 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r0, r4, #9 │ │ │ │ + lsrs r4, r4, #9 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - asrs r0, r7, #11 │ │ │ │ + asrs r4, r7, #11 │ │ │ │ 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r2, r5, #13 │ │ │ │ + lsls r6, r5, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r4, #13 │ │ │ │ + lsrs r6, r4, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r2, #13 │ │ │ │ + lsls r6, r2, #13 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r1, #13 │ │ │ │ + lsrs r6, r1, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r7, #12 │ │ │ │ + lsls r6, r7, #12 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r6, #12 │ │ │ │ + lsrs r6, r6, #12 │ │ │ │ lsls r1, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #8 │ │ │ │ mov r6, r0 │ │ │ │ @@ -650203,21 +650203,21 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - lsls r2, r1, #10 │ │ │ │ + lsls r6, r1, #10 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r0, #10 │ │ │ │ + lsrs r6, r0, #10 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r0, r5, #9 │ │ │ │ + lsls r4, r5, #9 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>::_M_default_append(unsigned int)@@Base+0x90ecc> │ │ │ │ nop │ │ │ │ subs r2, r0, r3 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r4, r3, #1 │ │ │ │ + lsls r0, r4, #1 │ │ │ │ lsls r3, r6, #1 │ │ │ │ - lsrs r2, r2, #1 │ │ │ │ + lsrs r6, r2, #1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ subs r4, r0, r2 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - vshr.u16 q8, q9, #2 │ │ │ │ - lsls r4, r2, #31 │ │ │ │ + vshr.u32 q8, q9, #30 │ │ │ │ + lsls r0, r3, #31 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vshr.u32 q0, q9, #22 │ │ │ │ - lsls r0, r4, #30 │ │ │ │ + vshr.u32 q0, q9, #18 │ │ │ │ + lsls r4, r4, #30 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vmvn.i32 q0, #162 @ 0x000000a2 │ │ │ │ - lsls r0, r7, #29 │ │ │ │ + vmvn.i32 q0, #226 @ 0x000000e2 │ │ │ │ + lsls r4, r7, #29 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vqadd.u64 q8, q4, q9 │ │ │ │ - vqadd.u16 q0, q7, q9 │ │ │ │ - lsls r4, r2, #28 │ │ │ │ + vqadd.u64 q8, q6, q9 │ │ │ │ + vqadd.u32 q0, q1, q9 │ │ │ │ + lsls r0, r3, #28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vqadd.u8 q0, q0, q9 │ │ │ │ - lsls r6, r6, #27 │ │ │ │ + vqadd.u8 q0, q2, q9 │ │ │ │ + lsls r2, r7, #27 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mcr2 0, 6, r0, cr4, cr2, {3} │ │ │ │ - lsls r2, r7, #26 │ │ │ │ + mcr2 0, 6, r0, cr8, cr2, {3} │ │ │ │ + lsls r6, r7, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mcr2 0, 4, r0, cr14, cr2, {3} │ │ │ │ - lsls r4, r0, #26 │ │ │ │ + mrc2 0, 4, r0, cr2, cr2, {3} │ │ │ │ + lsls r0, r1, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mrc2 0, 2, r0, cr6, cr2, {3} │ │ │ │ - lsls r4, r1, #25 │ │ │ │ + mrc2 0, 2, r0, cr10, cr2, {3} │ │ │ │ + lsls r0, r2, #25 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mrc2 0, 0, r0, cr12, cr2, {3} │ │ │ │ - lsls r2, r2, #24 │ │ │ │ + mcr2 0, 1, r0, cr0, cr2, {3} │ │ │ │ + lsls r6, r2, #24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldc2l 0, cr0, [ip, #456] @ 0x1c8 │ │ │ │ - lsls r2, r2, #23 │ │ │ │ + stc2l 0, cr0, [r0, #456]! @ 0x1c8 │ │ │ │ + lsls r6, r2, #23 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldc2 0, cr0, [r6, #456] @ 0x1c8 │ │ │ │ - ldc2l 0, cr0, [r8], {114} @ 0x72 │ │ │ │ - lsls r6, r1, #19 │ │ │ │ + ldc2 0, cr0, [sl, #456] @ 0x1c8 │ │ │ │ + ldc2l 0, cr0, [ip], {114} @ 0x72 │ │ │ │ + lsls r2, r2, #19 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r0!, {r2, r5, r6, r7} │ │ │ │ + stmia r0!, {r3, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc2 0, cr0, [ip], {114} @ 0x72 │ │ │ │ - lsls r2, r2, #18 │ │ │ │ + stc2 0, cr0, [r0], #456 @ 0x1c8 │ │ │ │ + lsls r6, r2, #18 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldc2l 0, cr0, [lr], #-456 @ 0xfffffe38 │ │ │ │ - lsls r4, r6, #17 │ │ │ │ + stc2 0, cr0, [r2], {114} @ 0x72 │ │ │ │ + lsls r0, r7, #17 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stc2l 0, cr0, [r0], #-456 @ 0xfffffe38 │ │ │ │ - lsls r6, r2, #17 │ │ │ │ + stc2l 0, cr0, [r4], #-456 @ 0xfffffe38 │ │ │ │ + lsls r2, r3, #17 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r2, #13 │ │ │ │ + asrs r6, r2, #13 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [lr], #-456 @ 0xfffffe38 │ │ │ │ - lsls r4, r4, #16 │ │ │ │ + ldc2 0, cr0, [r2], #-456 @ 0xfffffe38 │ │ │ │ + lsls r0, r5, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldc2 0, cr0, [r2], {114} @ 0x72 │ │ │ │ - lsls r6, r0, #16 │ │ │ │ + ldc2 0, cr0, [r6], {114} @ 0x72 │ │ │ │ + lsls r2, r1, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xfbf00072 │ │ │ │ - lsls r4, r4, #15 │ │ │ │ + @ instruction: 0xfbf40072 │ │ │ │ + lsls r0, r5, #15 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - itt le │ │ │ │ - lslle r0, r6, #1 │ │ │ │ - @ instruction: 0xfbbc0072 │ │ │ │ - lsls r2, r6, #14 │ │ │ │ + nop {14} │ │ │ │ + lsls r0, r6, #1 │ │ │ │ + @ instruction: 0xfbc00072 │ │ │ │ + lsls r6, r6, #14 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r2, #10 │ │ │ │ + asrs r4, r2, #10 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfb8c0072 │ │ │ │ - lsls r2, r0, #14 │ │ │ │ + @ instruction: 0xfb900072 │ │ │ │ + lsls r6, r0, #14 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcs.n 24cfb8 >::_M_default_append(unsigned int)@@Base+0x917c8> │ │ │ │ + bcs.n 24cfc0 >::_M_default_append(unsigned int)@@Base+0x917d0> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfb5c0072 │ │ │ │ - lsls r2, r2, #13 │ │ │ │ + @ instruction: 0xfb600072 │ │ │ │ + lsls r6, r2, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcs.n 24cee4 >::_M_default_append(unsigned int)@@Base+0x916f4> │ │ │ │ + bcs.n 24ceec >::_M_default_append(unsigned int)@@Base+0x916fc> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfb2c0072 │ │ │ │ - lsls r2, r4, #12 │ │ │ │ + @ instruction: 0xfb300072 │ │ │ │ + lsls r6, r4, #12 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r6, #8 │ │ │ │ + asrs r2, r7, #8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfb000072 │ │ │ │ - lsls r0, r7, #11 │ │ │ │ + @ instruction: 0xfb040072 │ │ │ │ + lsls r4, r7, #11 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcs.n 24d0a4 >::_M_default_append(unsigned int)@@Base+0x918b4> │ │ │ │ + bcs.n 24d0ac >::_M_default_append(unsigned int)@@Base+0x918bc> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfad60072 │ │ │ │ - lsls r6, r1, #11 │ │ │ │ + @ instruction: 0xfada0072 │ │ │ │ + lsls r2, r2, #11 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bne.n 24cf84 >::_M_default_append(unsigned int)@@Base+0x91794> │ │ │ │ + bne.n 24cf8c >::_M_default_append(unsigned int)@@Base+0x9179c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfaac0072 │ │ │ │ - lsls r4, r4, #10 │ │ │ │ + @ instruction: 0xfab00072 │ │ │ │ + lsls r0, r5, #10 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r3, #5 │ │ │ │ + asrs r0, r4, #5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfa820072 │ │ │ │ - lsls r2, r7, #9 │ │ │ │ + @ instruction: 0xfa860072 │ │ │ │ + lsls r6, r7, #9 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bne.n 24d014 >::_M_default_append(unsigned int)@@Base+0x91824> │ │ │ │ + bne.n 24d01c >::_M_default_append(unsigned int)@@Base+0x9182c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfa580072 │ │ │ │ - lsls r0, r2, #9 │ │ │ │ + @ instruction: 0xfa5c0072 │ │ │ │ + lsls r4, r2, #9 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bne.n 24cfec >::_M_default_append(unsigned int)@@Base+0x917fc> │ │ │ │ + bne.n 24cff4 >::_M_default_append(unsigned int)@@Base+0x91804> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfa2e0072 │ │ │ │ - lsls r6, r4, #8 │ │ │ │ + @ instruction: 0xfa320072 │ │ │ │ + lsls r2, r5, #8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r0, [r2, r6] │ │ │ │ + ldrsh r4, [r2, r6] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - vst1.8 @ instruction: 0xf9c40072 │ │ │ │ - lsls r4, r7, #6 │ │ │ │ + vst1.8 @ instruction: 0xf9c80072 │ │ │ │ + lsls r0, r0, #7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vld1.8 @ instruction: 0xf9a00072 │ │ │ │ - lsls r0, r3, #6 │ │ │ │ + vld1.8 @ instruction: 0xf9a40072 │ │ │ │ + lsls r4, r3, #6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vst1.8 @ instruction: 0xf9860072 │ │ │ │ - lsls r6, r7, #5 │ │ │ │ + vst1.8 @ instruction: 0xf98a0072 │ │ │ │ + lsls r2, r0, #6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bne.n 24d0d8 >::_M_default_append(unsigned int)@@Base+0x918e8> │ │ │ │ + bne.n 24d0e0 >::_M_default_append(unsigned int)@@Base+0x918f0> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - vst4.16 {d16-d19}, [r8 :256], r2 │ │ │ │ - lsls r0, r0, #5 │ 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lsls r0, r1, #1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb.w r0, [ip, r2, lsl #3] │ │ │ │ - movs r4, r0 │ │ │ │ + ldrb.w r0, [r0, r2, lsl #3] │ │ │ │ + movs r0, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ mov r8, r2 │ │ │ │ @@ -651520,24 +651520,24 @@ │ │ │ │ b.n 24d1c2 >::_M_default_append(unsigned int)@@Base+0x919d2> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ... │ │ │ │ asrs r0, r3, #2 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adcs.w r0, r4, #15859712 @ 0xf20000 │ │ │ │ - stc2l 0, cr0, [ip, #-448] @ 0xfffffe40 │ │ │ │ + adcs.w r0, r8, #15859712 @ 0xf20000 │ │ │ │ + ldc2l 0, cr0, [r0, #-448] @ 0xfffffe40 │ │ │ │ lsrs r2, r0, #30 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - add.w r0, sl, #15859712 @ 0xf20000 │ │ │ │ - stc2 0, cr0, [r2, #-448] @ 0xfffffe40 │ │ │ │ - @ instruction: 0xf4f00072 │ │ │ │ - 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│ lsls r6, r7, #1 │ │ │ │ - @ instruction: 0xf31e0072 │ │ │ │ - @ instruction: 0xfb160070 │ │ │ │ - @ instruction: 0xf2f20072 │ │ │ │ - @ instruction: 0xfaea0070 │ │ │ │ - @ instruction: 0xf2d80072 │ │ │ │ - @ instruction: 0xfad00070 │ │ │ │ + @ instruction: 0xf3220072 │ │ │ │ + @ instruction: 0xfb1a0070 │ │ │ │ + @ instruction: 0xf2f60072 │ │ │ │ + @ instruction: 0xfaee0070 │ │ │ │ + @ instruction: 0xf2dc0072 │ │ │ │ + @ instruction: 0xfad40070 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ mov r8, r2 │ │ │ │ @@ -651912,29 +651912,29 @@ │ │ │ │ b.n 24d4e6 >::_M_default_append(unsigned int)@@Base+0x91cf6> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ lsrs r4, r5, #18 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf2300072 │ │ │ │ - @ instruction: 0xfa280070 │ │ │ │ + @ instruction: 0xf2340072 │ │ │ │ + @ instruction: 0xfa2c0070 │ │ │ │ lsrs r6, r3, #17 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - @ instruction: 0xf2e80072 │ │ │ │ - @ instruction: 0xf2d40072 │ │ │ │ - movw r0, #41074 @ 0xa072 │ │ │ │ - adcs.w r0, r0, #114 @ 0x72 │ │ │ │ - vst4.16 {d16-d19}, [r8 :256], r0 │ │ │ │ + @ instruction: 0xf2ec0072 │ │ │ │ + @ instruction: 0xf2d80072 │ │ │ │ + movw r0, #57458 @ 0xe072 │ │ │ │ + adcs.w r0, r4, #114 @ 0x72 │ │ │ │ + vst4.16 {d16-d19}, [ip :256], r0 │ │ │ │ + @ instruction: 0xf1840072 │ │ │ │ + @ instruction: 0xf0ee0072 │ │ │ │ + str??.w r0, [r6, #112] @ 0x70 │ │ │ │ @ instruction: 0xf1800072 │ │ │ │ - @ instruction: 0xf0ea0072 │ │ │ │ - str??.w r0, [r2, #112] @ 0x70 │ │ │ │ - sbcs.w r0, ip, #114 @ 0x72 │ │ │ │ - @ instruction: 0xf0be0072 │ │ │ │ - ldrh.w r0, [r6, #112] @ 0x70 │ │ │ │ + @ instruction: 0xf0c20072 │ │ │ │ + ldrh.w r0, [sl, #112] @ 0x70 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2936] @ 0xb78 │ │ │ │ ldr r2, [pc, #960] @ (24da74 >::_M_default_append(unsigned int)@@Base+0x92284>) │ │ │ │ subw sp, sp, #1124 @ 0x464 │ │ │ │ ldr r3, [pc, #960] @ (24da78 >::_M_default_append(unsigned int)@@Base+0x92288>) │ │ │ │ @@ -652292,41 +652292,41 @@ │ │ │ │ b.n 24d78e >::_M_default_append(unsigned int)@@Base+0x91f9e> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ lsrs r6, r1, #10 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf1900072 │ │ │ │ - vshr.s16 q8, q9, #16 │ │ │ │ - vshr.s8 q0, q9, #8 │ │ │ │ - @ instruction: 0xf7800070 │ │ │ │ + @ instruction: 0xf1940072 │ │ │ │ + vshr.s16 q8, q9, #12 │ │ │ │ + vshr.s8 q0, q9, #4 │ │ │ │ + @ instruction: 0xf7840070 │ │ │ │ lsrs r6, r6, #6 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - vqadd.s32 q0, q5, q9 │ │ │ │ - mcr 0, 1, r0, cr12, cr2, {3} │ │ │ │ - @ instruction: 0xf6240070 │ │ │ │ - ldcl 0, cr0, [r4, #456] @ 0x1c8 │ │ │ │ - rsb r0, ip, #15728640 @ 0xf00000 │ │ │ │ - ldc 0, cr0, [r8, #456]! @ 0x1c8 │ │ │ │ - subs.w r0, r0, #15728640 @ 0xf00000 │ │ │ │ - stcl 0, cr0, [ip, #-456]! @ 0xfffffe38 │ │ │ │ - ldcl 0, cr0, [sl, #-456] @ 0xfffffe38 │ │ │ │ - ldc 0, cr0, [sl, #-456]! @ 0xfffffe38 │ │ │ │ - @ instruction: 0xf5320070 │ │ │ │ - stc 0, cr0, [r0, #-456]! @ 0xfffffe38 │ │ │ │ - adds.w r0, r6, #15728640 @ 0xf00000 │ │ │ │ - ldcl 0, cr0, [lr], #456 @ 0x1c8 │ │ │ │ - @ instruction: 0xf4f60070 │ │ │ │ - stcl 0, cr0, [r4], #456 @ 0x1c8 │ │ │ │ - @ instruction: 0xf4da0070 │ │ │ │ - stcl 0, cr0, [sl], {114} @ 0x72 │ │ │ │ - @ instruction: 0xf4c00070 │ │ │ │ - stc 0, cr0, [ip], #456 @ 0x1c8 │ │ │ │ - @ instruction: 0xf4a20070 │ │ │ │ + vqadd.s32 q0, q7, q9 │ │ │ │ + mrc 0, 1, r0, cr0, cr2, {3} │ │ │ │ + @ instruction: 0xf6280070 │ │ │ │ + ldcl 0, cr0, [r8, #456] @ 0x1c8 │ │ │ │ + rsbs r0, r0, #15728640 @ 0xf00000 │ │ │ │ + ldc 0, cr0, [ip, #456]! @ 0x1c8 │ │ │ │ + subs.w r0, r4, #15728640 @ 0xf00000 │ │ │ │ + ldcl 0, cr0, [r0, #-456]! @ 0xfffffe38 │ │ │ │ + ldcl 0, cr0, [lr, #-456] @ 0xfffffe38 │ │ │ │ + ldc 0, cr0, [lr, #-456]! @ 0xfffffe38 │ │ │ │ + @ instruction: 0xf5360070 │ │ │ │ + stc 0, cr0, [r4, #-456]! @ 0xfffffe38 │ │ │ │ + adds.w r0, sl, #15728640 @ 0xf00000 │ │ │ │ + stc 0, cr0, [r2, #-456] @ 0xfffffe38 │ │ │ │ + @ instruction: 0xf4fa0070 │ │ │ │ + stcl 0, cr0, [r8], #456 @ 0x1c8 │ │ │ │ + @ instruction: 0xf4de0070 │ │ │ │ + stcl 0, cr0, [lr], {114} @ 0x72 │ │ │ │ + @ instruction: 0xf4c40070 │ │ │ │ + ldc 0, cr0, [r0], #456 @ 0x1c8 │ │ │ │ + @ instruction: 0xf4a60070 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #1520] @ 24e0e8 >::_M_default_append(unsigned int)@@Base+0x928f8> │ │ │ │ sub sp, #56 @ 0x38 │ │ │ │ ldr.w r3, [pc, #1520] @ 24e0ec >::_M_default_append(unsigned int)@@Base+0x928fc> │ │ │ │ @@ -652881,111 +652881,111 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ lsls r0, r1, #25 │ │ │ │ lsls r6, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - rsb r0, lr, r2, ror #1 │ │ │ │ + rsbs r0, r2, r2, ror #1 │ │ │ │ @ instruction: 0xea2bffff │ │ │ │ - adds r3, #216 @ 0xd8 │ │ │ │ + adds r3, #220 @ 0xdc │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stcl 0, cr0, [r8, #-456] @ 0xfffffe38 │ │ │ │ + stcl 0, cr0, [ip, #-456] @ 0xfffffe38 │ │ │ │ adds r3, r5, r7 │ │ │ │ movs r0, r0 │ │ │ │ - stcl 0, cr0, [lr, #-456] @ 0xfffffe38 │ │ │ │ - adcs.w r0, ip, r2, ror #1 │ │ │ │ - @ instruction: 0xf3520070 │ │ │ │ + ldcl 0, cr0, [r2, #-456] @ 0xfffffe38 │ │ │ │ + sbc.w r0, r0, r2, ror #1 │ │ │ │ + @ instruction: 0xf3560070 │ │ │ │ lsls r4, r0, #22 │ │ │ │ lsls r6, r7, #1 │ │ │ │ - adds.w r0, lr, r2, ror #1 │ │ │ │ - @ instruction: 0xf3140070 │ │ │ │ + @ instruction: 0xeb220072 │ │ │ │ + @ instruction: 0xf3180070 │ │ │ │ lsls r1, r3, #26 │ │ │ │ movs r0, r0 │ │ │ │ b.n 24dcce >::_M_default_append(unsigned int)@@Base+0x924de> │ │ │ │ - @ instruction: 0xffffead8 │ │ │ │ + @ instruction: 0xffffeadc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movt r0, #57456 @ 0xe070 │ │ │ │ - @ instruction: 0xeaba0072 │ │ │ │ - @ instruction: 0xf2b00070 │ │ │ │ + @ instruction: 0xf2d20070 │ │ │ │ + @ instruction: 0xeabe0072 │ │ │ │ + @ instruction: 0xf2b40070 │ │ │ │ ldmia.w r9!, {r0, r1, r2, r3, r4, r5, r6, r7, r8, r9, sl, fp, ip, sp, lr, pc} │ │ │ │ strex pc, pc, [r9, #1020] @ 0x3fc │ │ │ │ - orns r0, r4, r2, ror #1 │ │ │ │ - @ instruction: 0xf26a0070 │ │ │ │ - orrs.w r0, r6, r2, ror #1 │ │ │ │ - movw r0, #49264 @ 0xc070 │ │ │ │ + orns r0, r8, r2, ror #1 │ │ │ │ + @ instruction: 0xf26e0070 │ │ │ │ + orrs.w r0, sl, r2, ror #1 │ │ │ │ + @ instruction: 0xf2500070 │ │ │ │ b.n 24dfea >::_M_default_append(unsigned int)@@Base+0x927fa> │ │ │ │ - vtbl.8 d30, {d15-d17}, d20 │ │ │ │ - lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xf21a0070 │ │ │ │ - stc 0, cr0, [lr], #-456 @ 0xfffffe38 │ │ │ │ - mcrr 0, 7, r0, r6, cr2 │ │ │ │ - ldrd r0, r0, [sl, #456] @ 0x1c8 │ │ │ │ - rsbs r0, r0, #112 @ 0x70 │ │ │ │ - @ instruction: 0xe9b80072 │ │ │ │ - sub.w r0, ip, #112 @ 0x70 │ │ │ │ - stc 0, cr0, [lr], {114} @ 0x72 │ │ │ │ - @ instruction: 0xebfc0072 │ │ │ │ - strd r0, r0, [ip, #-456]! @ 0x1c8 │ │ │ │ - sbc.w r0, r4, #112 @ 0x70 │ │ │ │ - stcl 0, cr0, [r0], #456 @ 0x1c8 │ │ │ │ - mrrc 0, 7, r0, r4, cr2 │ │ │ │ - stmdb r0!, {r1, r4, r5, r6} │ │ │ │ - adds.w r0, r8, #112 @ 0x70 │ │ │ │ - stcl 0, cr0, [r2], {114} @ 0x72 │ │ │ │ - ldc 0, cr0, [r4, #-456]! @ 0xfffffe38 │ │ │ │ - @ instruction: 0xe8dc0072 │ │ │ │ - @ instruction: 0xf0d40070 │ │ │ │ - ldc 0, cr0, [r6, #-456] @ 0xfffffe38 │ │ │ │ - stcl 0, cr0, [r4, #-456] @ 0xfffffe38 │ │ │ │ - ldmia.w r6, {r1, r4, r5, r6} │ │ │ │ - eor.w r0, lr, #112 @ 0x70 │ │ │ │ - ldc 0, cr0, [lr, #-456] @ 0xfffffe38 │ │ │ │ - ldcl 0, cr0, [r8, #-456]! @ 0xfffffe38 │ │ │ │ - @ instruction: 0xe8520072 │ │ │ │ - orr.w r0, sl, #112 @ 0x70 │ │ │ │ - ldcl 0, cr0, [ip, #-456] @ 0xfffffe38 │ │ │ │ - stc 0, cr0, [r6, #456] @ 0x1c8 │ │ │ │ - @ instruction: 0xe8120072 │ │ │ │ - and.w r0, sl, #112 @ 0x70 │ │ │ │ - ldcl 0, cr0, [lr, #-456] @ 0xfffffe38 │ │ │ │ - stc 0, cr0, [ip, #456] @ 0x1c8 │ │ │ │ - b.n 24e174 >::_M_default_append(unsigned int)@@Base+0x92984> │ │ │ │ - lsls r2, r6, #1 │ │ │ │ - vmvn.i32 q8, #64 @ 0x00000040 │ │ │ │ - stcl 0, cr0, [sl, #-456]! @ 0xfffffe38 │ │ │ │ - stcl 0, cr0, [ip, #456] @ 0x1c8 │ │ │ │ - b.n 24e0fc >::_M_default_append(unsigned int)@@Base+0x9290c> │ │ │ │ - lsls r2, r6, #1 │ │ │ │ - vmvn.i32 q0, #0 @ 0x00000000 │ │ │ │ - stc 0, cr0, [lr, #456]! @ 0x1c8 │ │ │ │ - mcr 0, 0, r0, cr0, cr2, {3} │ │ │ │ - b.n 24e084 >::_M_default_append(unsigned int)@@Base+0x92894> │ │ │ │ - lsls r2, r6, #1 │ │ │ │ - vqadd.s64 q0, q6, q8 │ │ │ │ - stcl 0, cr0, [r8, #456]! @ 0x1c8 │ │ │ │ - mcr 0, 1, r0, cr10, cr2, {3} │ │ │ │ - b.n 24e010 >::_M_default_append(unsigned int)@@Base+0x92820> │ │ │ │ - lsls r2, r6, #1 │ │ │ │ - mrc 0, 7, r0, cr10, cr0, {3} │ │ │ │ - mrc 0, 0, r0, cr6, cr2, {3} │ │ │ │ - mrc 0, 2, r0, cr0, cr2, {3} │ │ │ │ - b.n 24dfac >::_M_default_append(unsigned int)@@Base+0x927bc> │ │ │ │ + vtbl.8 d30, {d15-d17}, d24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mcr 0, 6, r0, cr0, cr0, {3} │ │ │ │ - mrc 0, 1, r0, cr6, cr2, {3} │ │ │ │ - mcr 0, 4, r0, cr14, cr2, {3} │ │ │ │ - b.n 24df44 >::_M_default_append(unsigned int)@@Base+0x92754> │ │ │ │ + @ instruction: 0xf21e0070 │ │ │ │ + ldc 0, cr0, [r2], #-456 @ 0xfffffe38 │ │ │ │ + mcrr 0, 7, r0, sl, cr2 │ │ │ │ + ldrd r0, r0, [lr, #456] @ 0x1c8 │ │ │ │ + rsbs r0, r4, #112 @ 0x70 │ │ │ │ + @ instruction: 0xe9bc0072 │ │ │ │ + subs.w r0, r0, #112 @ 0x70 │ │ │ │ + ldc 0, cr0, [r2], {114} @ 0x72 │ │ │ │ + stc 0, cr0, [r0], {114} @ 0x72 │ │ │ │ + ldrd r0, r0, [r0, #-456]! @ 0x1c8 │ │ │ │ + sbc.w r0, r8, #112 @ 0x70 │ │ │ │ + stcl 0, cr0, [r4], #456 @ 0x1c8 │ │ │ │ + mrrc 0, 7, r0, r8, cr2 │ │ │ │ + stmdb r4!, {r1, r4, r5, r6} │ │ │ │ + adds.w r0, ip, #112 @ 0x70 │ │ │ │ + stcl 0, cr0, [r6], {114} @ 0x72 │ │ │ │ + ldc 0, cr0, [r8, #-456]! @ 0xfffffe38 │ │ │ │ + strd r0, r0, [r0], #456 @ 0x1c8 │ │ │ │ + @ instruction: 0xf0d80070 │ │ │ │ + ldc 0, cr0, [sl, #-456] @ 0xfffffe38 │ │ │ │ + stcl 0, cr0, [r8, #-456] @ 0xfffffe38 │ │ │ │ + ldmia.w sl, {r1, r4, r5, r6} │ │ │ │ + eors.w r0, r2, #112 @ 0x70 │ │ │ │ + stc 0, cr0, [r2, #-456]! @ 0xfffffe38 │ │ │ │ + ldcl 0, cr0, [ip, #-456]! @ 0xfffffe38 │ │ │ │ + @ instruction: 0xe8560072 │ │ │ │ + orr.w r0, lr, #112 @ 0x70 │ │ │ │ + stcl 0, cr0, [r0, #-456]! @ 0xfffffe38 │ │ │ │ + stc 0, cr0, [sl, #456] @ 0x1c8 │ │ │ │ + @ instruction: 0xe8160072 │ │ │ │ + and.w r0, lr, #112 @ 0x70 │ │ │ │ + stcl 0, cr0, [r2, #-456]! @ 0xfffffe38 │ │ │ │ + ldc 0, cr0, [r0, #456] @ 0x1c8 │ │ │ │ + b.n 24e17c >::_M_default_append(unsigned int)@@Base+0x9298c> │ │ │ │ + lsls r2, r6, #1 │ │ │ │ + vshr.s8 q8, q8, #8 │ │ │ │ + stcl 0, cr0, [lr, #-456]! @ 0xfffffe38 │ │ │ │ + ldcl 0, cr0, [r0, #456] @ 0x1c8 │ │ │ │ + b.n 24e104 >::_M_default_append(unsigned int)@@Base+0x92914> │ │ │ │ + lsls r2, r6, #1 │ │ │ │ + vmvn.i32 q0, #64 @ 0x00000040 │ │ │ │ + ldc 0, cr0, [r2, #456]! @ 0x1c8 │ │ │ │ + mcr 0, 0, r0, cr4, cr2, {3} │ │ │ │ + b.n 24e08c >::_M_default_append(unsigned int)@@Base+0x9289c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mcr 0, 4, r0, cr4, cr0, {3} │ │ │ │ - mrc 0, 3, r0, cr4, cr2, {3} │ │ │ │ - mcr 0, 6, r0, cr2, cr2, {3} │ │ │ │ - b.n 24dedc >::_M_default_append(unsigned int)@@Base+0x926ec> │ │ │ │ + vqadd.s8 q8, q0, q8 │ │ │ │ + stcl 0, cr0, [ip, #456]! @ 0x1c8 │ │ │ │ + mcr 0, 1, r0, cr14, cr2, {3} │ │ │ │ + b.n 24e018 >::_M_default_append(unsigned int)@@Base+0x92828> │ │ │ │ + lsls r2, r6, #1 │ │ │ │ + mrc 0, 7, r0, cr14, cr0, {3} │ │ │ │ + mrc 0, 0, r0, cr10, cr2, {3} │ │ │ │ + mrc 0, 2, r0, cr4, cr2, {3} │ │ │ │ + b.n 24dfb4 >::_M_default_append(unsigned int)@@Base+0x927c4> │ │ │ │ + lsls r2, r6, #1 │ │ │ │ + mcr 0, 6, r0, cr4, cr0, {3} │ │ │ │ + mrc 0, 1, r0, cr10, cr2, {3} │ │ │ │ + mrc 0, 4, r0, cr2, cr2, {3} │ │ │ │ + b.n 24df4c >::_M_default_append(unsigned int)@@Base+0x9275c> │ │ │ │ + lsls r2, r6, #1 │ │ │ │ + mcr 0, 4, r0, cr8, cr0, {3} │ │ │ │ + mrc 0, 3, r0, cr8, cr2, {3} │ │ │ │ + mcr 0, 6, r0, cr6, cr2, {3} │ │ │ │ + b.n 24dee4 >::_M_default_append(unsigned int)@@Base+0x926f4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mcr 0, 2, r0, cr8, cr0, {3} │ │ │ │ + mcr 0, 2, r0, cr12, cr0, {3} │ │ │ │ vldr d1, [pc, #68] @ 24e288 >::_M_default_append(unsigned int)@@Base+0x92a98> │ │ │ │ add.w r3, r5, #112 @ 0x70 │ │ │ │ ldr r2, [pc, #68] @ (24e290 >::_M_default_append(unsigned int)@@Base+0x92aa0>) │ │ │ │ mov r0, r7 │ │ │ │ ldr r1, [pc, #68] @ (24e294 >::_M_default_append(unsigned int)@@Base+0x92aa4>) │ │ │ │ vmov.f64 d2, #112 @ 0x3f800000 1.0 │ │ │ │ vmov.f64 d0, d1 │ │ │ │ @@ -653005,19 +653005,19 @@ │ │ │ │ ldr r0, [pc, #32] @ (24e29c >::_M_default_append(unsigned int)@@Base+0x92aac>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 24dbbc >::_M_default_append(unsigned int)@@Base+0x923cc> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - stc 0, cr0, [r2, #-456]! @ 0xfffffe38 │ │ │ │ - stc 0, cr0, [r8, #456] @ 0x1c8 │ │ │ │ - b.n 24dbc0 >::_M_default_append(unsigned int)@@Base+0x923d0> │ │ │ │ + stc 0, cr0, [r6, #-456]! @ 0xfffffe38 │ │ │ │ + stc 0, cr0, [ip, #456] @ 0x1c8 │ │ │ │ + b.n 24dbc8 >::_M_default_append(unsigned int)@@Base+0x923d8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc 0, cr0, [sl], {112} @ 0x70 │ │ │ │ + stc 0, cr0, [lr], {112} @ 0x70 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 24dae4 >::_M_default_append(unsigned int)@@Base+0x922f4> │ │ │ │ mov r3, r0 │ │ │ │ @@ -653037,17 +653037,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - b.n 24db60 >::_M_default_append(unsigned int)@@Base+0x92370> │ │ │ │ + b.n 24db68 >::_M_default_append(unsigned int)@@Base+0x92378> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc 0, cr0, [r4], #-448 @ 0xfffffe40 │ │ │ │ + ldc 0, cr0, [r8], #-448 @ 0xfffffe40 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3808] @ 0xee0 │ │ │ │ sub sp, #228 @ 0xe4 │ │ │ │ mov sl, r2 │ │ │ │ @@ -653457,50 +653457,50 @@ │ │ │ │ movs r0, r0 │ │ │ │ add r2, pc, #0 @ (adr r2, 24e784 >::_M_default_append(unsigned int)@@Base+0x92f94>) │ │ │ │ subs r4, r2, r2 │ │ │ │ negs r5, r5 │ │ │ │ mrc2 0, 1, r0, cr10, cr13, {3} │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - hlt 0x0022 │ │ │ │ + hlt 0x0026 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - rev16 r0, r3 │ │ │ │ + rev16 r4, r3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - rev16 r2, r6 │ │ │ │ + rev16 r6, r6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 24eda0 >::_M_default_append(unsigned int)@@Base+0x935b0> │ │ │ │ + b.n 24eda8 >::_M_default_append(unsigned int)@@Base+0x935b8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xeaf80070 │ │ │ │ - b.n 24eb0c >::_M_default_append(unsigned int)@@Base+0x9331c> │ │ │ │ + @ instruction: 0xeafc0070 │ │ │ │ + b.n 24eb14 >::_M_default_append(unsigned int)@@Base+0x93324> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xe9aa0070 │ │ │ │ + @ instruction: 0xe9ae0070 │ │ │ │ @ instruction: 0xfbce007d │ │ │ │ - b.n 24ea80 >::_M_default_append(unsigned int)@@Base+0x93290> │ │ │ │ + b.n 24ea88 >::_M_default_append(unsigned int)@@Base+0x93298> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrd r0, r0, [lr, #-448] @ 0x1c0 │ │ │ │ - b.n 24ea50 >::_M_default_append(unsigned int)@@Base+0x93260> │ │ │ │ + strd r0, r0, [r2, #-448]! @ 0x1c0 │ │ │ │ + b.n 24ea58 >::_M_default_append(unsigned int)@@Base+0x93268> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [r2, #-448] @ 0x1c0 │ │ │ │ - b.n 24ea28 >::_M_default_append(unsigned int)@@Base+0x93238> │ │ │ │ + strd r0, r0, [r6, #-448] @ 0x1c0 │ │ │ │ + b.n 24ea30 >::_M_default_append(unsigned int)@@Base+0x93240> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmdb sl!, {r4, r5, r6} │ │ │ │ - and.w r0, r8, r2, ror #1 │ │ │ │ - b.n 24e8a0 >::_M_default_append(unsigned int)@@Base+0x930b0> │ │ │ │ + stmdb lr!, {r4, r5, r6} │ │ │ │ + and.w r0, ip, r2, ror #1 │ │ │ │ + b.n 24e8a8 >::_M_default_append(unsigned int)@@Base+0x930b8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [r0], #-448 @ 0x1c0 │ │ │ │ - b.n 24e858 >::_M_default_append(unsigned int)@@Base+0x93068> │ │ │ │ + strd r0, r0, [r4], #-448 @ 0x1c0 │ │ │ │ + b.n 24e860 >::_M_default_append(unsigned int)@@Base+0x93070> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xe8380070 │ │ │ │ - svc 250 @ 0xfa │ │ │ │ + @ instruction: 0xe83c0070 │ │ │ │ + svc 254 @ 0xfe │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24e7c8 >::_M_default_append(unsigned int)@@Base+0x92fd8> │ │ │ │ + b.n 24e7d0 >::_M_default_append(unsigned int)@@Base+0x92fe0> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - svc 180 @ 0xb4 │ │ │ │ + svc 184 @ 0xb8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bics.w r0, r2, r2, ror #1 │ │ │ │ + bics.w r0, r6, r2, ror #1 │ │ │ │ ldr.w r2, [r1, #300] @ 0x12c │ │ │ │ ldr r3, [r7, #32] │ │ │ │ ldr.w r6, [r3, r2, lsl #2] │ │ │ │ cbz r6, 24e812 >::_M_default_append(unsigned int)@@Base+0x93022> │ │ │ │ ldr r1, [sp, #60] @ 0x3c │ │ │ │ mov r2, r6 │ │ │ │ mov r0, r5 │ │ │ │ @@ -654598,139 +654598,139 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #264] @ (24f564 >::_M_default_append(unsigned int)@@Base+0x93d74>) │ │ │ │ mov r1, r8 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 24e5cc >::_M_default_append(unsigned int)@@Base+0x92ddc> │ │ │ │ nop │ │ │ │ - stmia.w r4!, {r1, r4, r5, r6} │ │ │ │ - ble.n 24f404 >::_M_default_append(unsigned int)@@Base+0x93c14> │ │ │ │ + stmia.w r8!, {r1, r4, r5, r6} │ │ │ │ + ble.n 24f40c >::_M_default_append(unsigned int)@@Base+0x93c1c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24eff4 >::_M_default_append(unsigned int)@@Base+0x93804> │ │ │ │ + b.n 24effc >::_M_default_append(unsigned int)@@Base+0x9380c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 24f40c >::_M_default_append(unsigned int)@@Base+0x93c1c> │ │ │ │ + b.n 24f414 >::_M_default_append(unsigned int)@@Base+0x93c24> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ble.n 24f37c >::_M_default_append(unsigned int)@@Base+0x93b8c> │ │ │ │ + ble.n 24f384 >::_M_default_append(unsigned int)@@Base+0x93b94> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24ef6c >::_M_default_append(unsigned int)@@Base+0x9377c> │ │ │ │ + b.n 24ef74 >::_M_default_append(unsigned int)@@Base+0x93784> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ble.n 24f51c >::_M_default_append(unsigned int)@@Base+0x93d2c> │ │ │ │ + ble.n 24f524 >::_M_default_append(unsigned int)@@Base+0x93d34> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24ef0c >::_M_default_append(unsigned int)@@Base+0x9371c> │ │ │ │ + b.n 24ef14 >::_M_default_append(unsigned int)@@Base+0x93724> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ble.n 24f4e0 >::_M_default_append(unsigned int)@@Base+0x93cf0> │ │ │ │ + ble.n 24f4e8 >::_M_default_append(unsigned int)@@Base+0x93cf8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24eed0 >::_M_default_append(unsigned int)@@Base+0x936e0> │ │ │ │ + b.n 24eed8 >::_M_default_append(unsigned int)@@Base+0x936e8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bgt.n 24f490 >::_M_default_append(unsigned int)@@Base+0x93ca0> │ │ │ │ + ble.n 24f498 >::_M_default_append(unsigned int)@@Base+0x93ca8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24ee80 >::_M_default_append(unsigned int)@@Base+0x93690> │ │ │ │ + b.n 24ee88 >::_M_default_append(unsigned int)@@Base+0x93698> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bgt.n 24f4c4 >::_M_default_append(unsigned int)@@Base+0x93cd4> │ │ │ │ + bgt.n 24f4cc >::_M_default_append(unsigned int)@@Base+0x93cdc> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24ecb4 >::_M_default_append(unsigned int)@@Base+0x934c4> │ │ │ │ + b.n 24ecbc >::_M_default_append(unsigned int)@@Base+0x934cc> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 24f170 >::_M_default_append(unsigned int)@@Base+0x93980> │ │ │ │ + b.n 24f178 >::_M_default_append(unsigned int)@@Base+0x93988> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - blt.n 24f400 >::_M_default_append(unsigned int)@@Base+0x93c10> │ │ │ │ + blt.n 24f408 >::_M_default_append(unsigned int)@@Base+0x93c18> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24fbf0 >::_M_default_append(unsigned int)@@Base+0x94400> │ │ │ │ + b.n 24fbf8 >::_M_default_append(unsigned int)@@Base+0x94408> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - blt.n 24f584 >::_M_default_append(unsigned int)@@Base+0x93d94> │ │ │ │ + blt.n 24f58c >::_M_default_append(unsigned int)@@Base+0x93d9c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bge.n 24f3e4 >::_M_default_append(unsigned int)@@Base+0x93bf4> │ │ │ │ + bge.n 24f3ec >::_M_default_append(unsigned int)@@Base+0x93bfc> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bge.n 24f594 >::_M_default_append(unsigned int)@@Base+0x93da4> │ │ │ │ + bge.n 24f59c >::_M_default_append(unsigned int)@@Base+0x93dac> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24f984 >::_M_default_append(unsigned int)@@Base+0x94194> │ │ │ │ + b.n 24f98c >::_M_default_append(unsigned int)@@Base+0x9419c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bge.n 24f4d0 >::_M_default_append(unsigned int)@@Base+0x93ce0> │ │ │ │ + bge.n 24f4d8 >::_M_default_append(unsigned int)@@Base+0x93ce8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24f8c0 >::_M_default_append(unsigned int)@@Base+0x940d0> │ │ │ │ + b.n 24f8c8 >::_M_default_append(unsigned int)@@Base+0x940d8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 24fc4c >::_M_default_append(unsigned int)@@Base+0x9445c> │ │ │ │ + b.n 24fc54 >::_M_default_append(unsigned int)@@Base+0x94464> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24fb74 >::_M_default_append(unsigned int)@@Base+0x94384> │ │ │ │ + b.n 24fb7c >::_M_default_append(unsigned int)@@Base+0x9438c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 24fb98 >::_M_default_append(unsigned int)@@Base+0x943a8> │ │ │ │ + b.n 24fba0 >::_M_default_append(unsigned int)@@Base+0x943b0> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r6, #20] │ │ │ │ + ldrb r4, [r6, #20] │ │ │ │ lsls r6, r6, #1 │ │ │ │ - b.n 24fbc8 >::_M_default_append(unsigned int)@@Base+0x943d8> │ │ │ │ + b.n 24fbd0 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│ │ │ - movs r5, #182 @ 0xb6 │ │ │ │ + movs r5, #186 @ 0xba │ │ │ │ lsls r6, r6, #1 │ │ │ │ - ble.n 24f5c8 >::_M_default_append(unsigned int)@@Base+0x93dd8> │ │ │ │ + ble.n 24f5d0 >::_M_default_append(unsigned int)@@Base+0x93de0> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xf3960072 │ │ │ │ - bmi.n 24f5b4 >::_M_default_append(unsigned int)@@Base+0x93dc4> │ │ │ │ + @ instruction: 0xf39a0072 │ │ │ │ + bmi.n 24f5bc >::_M_default_append(unsigned int)@@Base+0x93dcc> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bgt.n 24f5a8 >::_M_default_append(unsigned int)@@Base+0x93db8> │ │ │ │ + bgt.n 24f5b0 >::_M_default_append(unsigned int)@@Base+0x93dc0> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bmi.n 24f57c >::_M_default_append(unsigned int)@@Base+0x93d8c> │ │ │ │ + bmi.n 24f584 >::_M_default_append(unsigned int)@@Base+0x93d94> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bgt.n 24f570 >::_M_default_append(unsigned int)@@Base+0x93d80> │ │ │ │ + bgt.n 24f578 >::_M_default_append(unsigned int)@@Base+0x93d88> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ble.n 24f5e0 >::_M_default_append(unsigned int)@@Base+0x93df0> │ │ │ │ + ble.n 24f5e8 >::_M_default_append(unsigned int)@@Base+0x93df8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bcc.n 24f480 >::_M_default_append(unsigned int)@@Base+0x93c90> │ │ │ │ + bcc.n 24f488 >::_M_default_append(unsigned int)@@Base+0x93c98> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - blt.n 24f474 >::_M_default_append(unsigned int)@@Base+0x93c84> │ │ │ │ + blt.n 24f47c >::_M_default_append(unsigned int)@@Base+0x93c8c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcc.n 24f614 >::_M_default_append(unsigned int)@@Base+0x93e24> │ │ │ │ + bcc.n 24f61c >::_M_default_append(unsigned int)@@Base+0x93e2c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - blt.n 24f604 >::_M_default_append(unsigned int)@@Base+0x93e14> │ │ │ │ + blt.n 24f60c >::_M_default_append(unsigned int)@@Base+0x93e1c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcc.n 24f580 >::_M_default_append(unsigned int)@@Base+0x93d90> │ │ │ │ + bcc.n 24f588 >::_M_default_append(unsigned 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│ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4!, {r5} │ │ │ │ + ldmia r4!, {r2, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bmi.n 24fbc4 >::_M_default_append(unsigned int)@@Base+0x943d4> │ │ │ │ + bmi.n 24fbcc >::_M_default_append(unsigned int)@@Base+0x943dc> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r3!, {r4, r5, r7} │ │ │ │ + ldmia r3!, {r2, r4, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bcc.n 24faec >::_M_default_append(unsigned int)@@Base+0x942fc> │ │ │ │ + bcc.n 24faf4 >::_M_default_append(unsigned int)@@Base+0x94304> │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -655343,17 +655343,17 @@ │ │ │ │ mov r0, r4 │ │ │ │ pop {r3, r4, r5, r6, r7, pc} │ │ │ │ movs r4, #1 │ │ │ │ movs r3, #0 │ │ │ │ mov r0, r4 │ │ │ │ str r3, [r6, #4] │ │ │ │ pop {r3, r4, r5, r6, r7, pc} │ │ │ │ - bvs.n 24fbb8 >::_M_default_append(unsigned int)@@Base+0x943c8> │ │ │ │ + bvs.n 24fbc0 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{r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -655490,17 +655490,17 @@ │ │ │ │ nop │ │ │ │ b.n 24f688 >::_M_default_append(unsigned int)@@Base+0x93e98> │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ b.n 24f5a8 >::_M_default_append(unsigned int)@@Base+0x93db8> │ │ │ │ lsls r5, r7, #1 │ │ │ │ - bpl.n 24fe58 >::_M_default_append(unsigned int)@@Base+0x94668> │ │ │ │ + bpl.n 24fe60 >::_M_default_append(unsigned int)@@Base+0x94670> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bne.n 24fccc >::_M_default_append(unsigned int)@@Base+0x944dc> │ │ │ │ + bne.n 24fcd4 >::_M_default_append(unsigned int)@@Base+0x944e4> │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #380] @ (24ff14 >::_M_default_append(unsigned int)@@Base+0x94724>) │ │ │ │ sub sp, #52 @ 0x34 │ │ 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int)@@Base+0x94658> │ │ │ │ + bmi.n 24fe50 >::_M_default_append(unsigned int)@@Base+0x94660> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 24febc >::_M_default_append(unsigned int)@@Base+0x946cc> │ │ │ │ + beq.n 24fec4 >::_M_default_append(unsigned int)@@Base+0x946d4> │ │ │ │ lsls r0, r6, #1 │ │ │ │ b.n 25052c >::_M_default_append(unsigned int)@@Base+0x94d3c> │ │ │ │ lsls r5, r7, #1 │ │ │ │ - bmi.n 24fff4 >::_M_default_append(unsigned int)@@Base+0x94804> │ │ │ │ + bmi.n 24fffc >::_M_default_append(unsigned int)@@Base+0x9480c> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 24fe68 >::_M_default_append(unsigned int)@@Base+0x94678> │ │ │ │ + beq.n 24fe70 >::_M_default_append(unsigned int)@@Base+0x94680> │ │ │ │ lsls r0, r6, #1 │ │ │ │ stc2 15, cr15, [pc, #1020] @ 250344 >::_M_default_append(unsigned int)@@Base+0x94b54> │ │ │ │ - bmi.n 24ffa0 >::_M_default_append(unsigned int)@@Base+0x947b0> │ │ │ │ + bmi.n 24ffa8 >::_M_default_append(unsigned int)@@Base+0x947b8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 250014 >::_M_default_append(unsigned int)@@Base+0x94824> │ │ │ │ + beq.n 25001c >::_M_default_append(unsigned int)@@Base+0x9482c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldc2l 15, cr15, [sp], #1020 @ 0x3fc │ │ │ │ - bmi.n 24ff58 >::_M_default_append(unsigned int)@@Base+0x94768> │ │ │ │ + bmi.n 24ff60 >::_M_default_append(unsigned int)@@Base+0x94770> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 24ffcc >::_M_default_append(unsigned int)@@Base+0x947dc> │ │ │ │ + beq.n 24ffd4 >::_M_default_append(unsigned int)@@Base+0x947e4> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcc.n 24ff30 >::_M_default_append(unsigned int)@@Base+0x94740> │ │ │ │ + bcc.n 24ff38 >::_M_default_append(unsigned int)@@Base+0x94748> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - beq.n 24ffa0 >::_M_default_append(unsigned int)@@Base+0x947b0> │ │ │ │ + beq.n 24ffa8 >::_M_default_append(unsigned int)@@Base+0x947b8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcc.n 24fefc >::_M_default_append(unsigned int)@@Base+0x9470c> │ │ │ │ + bcc.n 24ff04 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int)@@Base+0x94f70>) │ │ │ │ mov r1, r8 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 25011c >::_M_default_append(unsigned int)@@Base+0x9492c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ - ldmia r5, {r5} │ │ │ │ + ldmia r5, {r2, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r2, r5, r6, r7} │ │ │ │ + ldmia r0!, {r3, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r5!, {r3} │ │ │ │ + ldmia r5!, {r2, r3} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r6, r7} │ │ │ │ + ldmia r0!, {r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4!, {r1, r5, r6, r7} │ │ │ │ + ldmia r4!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r1, r2, r5, r7} │ │ │ │ + ldmia r0!, {r1, r3, r5, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4, {r2, r3, r4, r5, r7} │ │ │ │ + ldmia r4!, {r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r7} │ │ │ │ + ldmia r0!, {r2, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4!, {r2, r5, r7} │ │ │ │ + ldmia r4!, {r3, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r3, r5, r6} │ │ │ │ + ldmia r0!, {r2, r3, r5, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4, {r2, r3, r4, r5, r6} │ │ │ │ + ldmia r4!, {r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r6} │ │ │ │ + ldmia r0!, {r2, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4!, {r2, r5, r6} │ │ │ │ + ldmia r4!, {r3, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r3, r5} │ │ │ │ + ldmia r0!, {r2, r3, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4!, {r2, r3, r6} │ │ │ │ + ldmia r4, {r4, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r0!, {r4} │ │ │ │ + ldmia r0!, {r2, r4} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4, {r2, r4, r5} │ │ │ │ + ldmia r4, {r3, r4, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r7!, {r3, r4, r5, r6, r7} │ │ │ │ + stmia r7!, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r4, [pc, #196] @ (25083c >::_M_default_append(unsigned int)@@Base+0x9504c>) │ │ │ │ @@ -656548,31 +656548,31 @@ │ │ │ │ b.n 2507d6 >::_M_default_append(unsigned int)@@Base+0x94fe6> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ @ instruction: 0xf941ffff │ │ │ │ bls.n 2507a4 >::_M_default_append(unsigned int)@@Base+0x94fb4> │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfbd80072 │ │ │ │ - ldmia r3!, {r5, r7} │ │ │ │ + @ instruction: 0xfbdc0072 │ │ │ │ + ldmia r3!, {r2, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r3!, {r2, r4, r5, r6} │ │ │ │ + ldmia r3, {r3, r4, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r7!, {r3, r4, r5} │ │ │ │ + stmia r7!, {r2, r3, r4, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r4, r6} │ │ │ │ + ldmia r3!, {r1, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r7!, {r1, r5} │ │ │ │ + stmia r7!, {r1, r2, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ bls.n 250914 >::_M_default_append(unsigned int)@@Base+0x95124> │ │ │ │ lsls r5, r7, #1 │ │ │ │ vmaxnm.f32 , , │ │ │ │ - ldmia r3!, {r2, r4} │ │ │ │ + ldmia r3, {r3, r4} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r6!, {r3, r4, r6, r7} │ │ │ │ + stmia r6!, {r2, r3, r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r4, [pc, #176] @ (250934 >::_M_default_append(unsigned int)@@Base+0x95144>) │ │ │ │ @@ -656649,27 +656649,27 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ pldw [r5, #255]! │ │ │ │ bhi.n 250884 >::_M_default_append(unsigned int)@@Base+0x95094> │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfacc0072 │ │ │ │ - ldmia r2, {r2, r4, r7} │ │ │ │ + @ instruction: 0xfad00072 │ │ │ │ + ldmia r2!, {r3, r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldmia r2!, {r3, r5, r6} │ │ │ │ + ldmia r2, {r2, r3, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r6!, {r2, r3, r5} │ │ │ │ + stmia r6!, {r4, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ bhi.n 250a18 >::_M_default_append(unsigned int)@@Base+0x95228> │ │ │ │ lsls r5, r7, #1 │ │ │ │ mrc2 15, 2, pc, cr9, cr15, {7} │ │ │ │ - ldmia r2, {r1, r2, r3, r4} │ │ │ │ + ldmia r2!, {r1, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r5!, {r1, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3968] @ 0xf80 │ │ │ │ ldr.w r2, [pc, #1888] @ 2510d8 >::_M_default_append(unsigned int)@@Base+0x958e8> │ │ │ │ @@ -657351,89 +657351,89 @@ │ │ │ │ b.n 2509ae >::_M_default_append(unsigned int)@@Base+0x951be> │ │ │ │ bvc.n 25106c >::_M_default_append(unsigned int)@@Base+0x9587c> │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bvc.n 251008 >::_M_default_append(unsigned int)@@Base+0x95818> │ │ │ │ lsls r5, r7, #1 │ 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r5, r6} │ │ │ │ + ldmia r0!, {r3, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r4, r6, r7} │ │ │ │ + stmia r3!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r7!, {r1, r2, r3} │ │ │ │ + stmia r7!, {r1, r4} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r2!, {r7} │ │ │ │ + stmia r2!, {r2, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r6, r7} │ │ │ │ + stmia r4!, {r1, r3, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r0!, {r1, r3, r4, r5} │ │ │ │ + stmia r0!, {r1, r2, r3, r4, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r4, r7} │ │ │ │ + stmia r4!, {r1, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmia r0!, {r1, r4} │ │ │ │ + stmia r0!, {r1, r2, r4} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r4!, {r3, r4, r6} │ │ │ │ + stmia r4!, {r2, r3, r4, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ite gt │ │ │ │ - lslgt r0, r6, #1 │ │ │ │ - stmiale r3!, {r1, r3, r5, r7} │ │ │ │ + nop {13} │ │ │ │ + lsls r0, r6, #1 │ │ │ │ + stmia r3!, {r1, r2, r3, r5, r7} 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r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ + stmia r3!, {r1} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bkpt 0x0072 │ │ │ │ + bkpt 0x0076 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r2!, {r1, r5, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bkpt 0x0056 │ │ │ │ + bkpt 0x005a │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r6, r7} │ │ │ │ + stmia r2!, {r1, r3, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - bkpt 0x003a │ │ │ │ + bkpt 0x003e │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ mov.w ip, #112 @ 0x70 │ │ │ │ @@ -657517,32 +657517,32 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ bl 20b25a >::_M_default_append(unsigned int)@@Base+0x4fa6a> │ │ │ │ ldmia r7, {r2, r3, r4, r7} │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stmia r1!, {r1, r3, r5, r6, r7} │ │ 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0x0008 │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldmia r4, {r1, r3, r4, r5, r7} │ │ │ │ lsls r5, r7, #1 │ │ │ │ - itet mi │ │ │ │ - lslmi r2, r6, #1 │ │ │ │ - bkpt 0x00de │ │ │ │ + itee mi │ │ │ │ lslmi r2, r6, #1 │ │ │ │ - bkpt 0x006a │ │ │ │ + bkpt 0x00e2 │ │ │ │ + lslpl r2, r6, #1 │ │ │ │ + bkpt 0x006e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbnz r2, 2516f0 >::_M_default_append(unsigned int)@@Base+0x95f00> │ │ │ │ + cbnz r6, 2516f0 >::_M_default_append(unsigned int)@@Base+0x95f00> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bkpt 0x0052 │ │ │ │ + bkpt 0x0056 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbnz r2, 2516f2 >::_M_default_append(unsigned int)@@Base+0x95f02> │ │ │ │ + cbnz r6, 2516f2 >::_M_default_append(unsigned int)@@Base+0x95f02> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bkpt 0x003a │ │ │ │ + bkpt 0x003e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb8f2 │ │ │ │ + @ instruction: 0xb8f6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - pop {r2, r3, r4, r5, r6, r7, pc} │ │ │ │ + bkpt 0x0000 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb8b4 │ │ │ │ + @ instruction: 0xb8b8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - pop {r1, r2, r3, r4, r5, r7, pc} │ │ │ │ + pop {r1, r6, r7, pc} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - pop {r1, r3, r4, r5, r7, pc} │ │ │ │ + pop {r1, r2, r3, r4, r5, r7, pc} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb870 │ │ │ │ + @ instruction: 0xb874 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - pop {r2, r3, r4, r7, pc} │ │ │ │ + pop {r5, r7, pc} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb852 │ │ │ │ + @ instruction: 0xb856 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -658028,17 +658028,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - pop {r1, r2, r3, r4, r6, r7} │ │ │ │ + pop {r1, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb796 │ │ │ │ + @ instruction: 0xb79a │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3928] @ 0xf58 │ │ │ │ mov sl, r1 │ │ │ │ @@ -658691,95 +658691,95 @@ │ │ │ │ nop │ │ │ │ ldmia r1!, {r5, r7} │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r1, {r1, r3, r5, r6} │ │ │ │ lsls r5, r7, #1 │ │ │ │ - @ instruction: 0xeb2c0072 │ │ │ │ - cbnz r2, 251ea8 >::_M_default_append(unsigned int)@@Base+0x966b8> │ │ │ │ + @ instruction: 0xeb300072 │ │ │ │ + cbnz r6, 251ea8 >::_M_default_append(unsigned int)@@Base+0x966b8> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbnz r0, 251eaa >::_M_default_append(unsigned int)@@Base+0x966ba> │ │ │ │ + cbnz r4, 251eaa >::_M_default_append(unsigned int)@@Base+0x966ba> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldr r3, [pc, #280] @ (251f80 >::_M_default_append(unsigned int)@@Base+0x96790>) │ │ │ │ + ldr r3, [pc, #296] @ (251f90 >::_M_default_append(unsigned int)@@Base+0x967a0>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - push {r1, r3, r6, r7, lr} │ │ │ │ + push {r1, r2, r3, r6, r7, lr} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - push {r2, r3, r5, r7, lr} │ │ │ │ + push {r4, r5, r7, lr} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbnz r6, 251e92 >::_M_default_append(unsigned int)@@Base+0x966a2> │ │ │ │ + cbnz r2, 251e94 >::_M_default_append(unsigned int)@@Base+0x966a4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ mrrc2 15, 15, pc, fp, cr15 @ │ │ │ │ - cbnz r0, 251eb6 >::_M_default_append(unsigned int)@@Base+0x966c6> │ │ │ │ + cbnz r4, 251eb6 >::_M_default_append(unsigned int)@@Base+0x966c6> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbnz r0, 251eae >::_M_default_append(unsigned int)@@Base+0x966be> │ │ │ │ + cbnz r4, 251eae >::_M_default_append(unsigned int)@@Base+0x966be> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbnz r4, 251e92 >::_M_default_append(unsigned int)@@Base+0x966a2> │ │ │ │ + cbnz r0, 251e94 >::_M_default_append(unsigned int)@@Base+0x966a4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb89a │ │ │ │ + @ instruction: 0xb89e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r2, 251ee0 >::_M_default_append(unsigned int)@@Base+0x966f0> │ │ │ │ + cbz r6, 251ee0 >::_M_default_append(unsigned int)@@Base+0x966f0> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb87e │ │ │ │ + @ instruction: 0xb882 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r6, 251ee0 >::_M_default_append(unsigned int)@@Base+0x966f0> │ │ │ │ + cbz r2, 251ee2 >::_M_default_append(unsigned int)@@Base+0x966f2> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb838 │ │ │ │ + @ instruction: 0xb83c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxtb r0, r6 │ │ │ │ + uxtb r4, r6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb81a │ │ │ │ + @ instruction: 0xb81e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxtb r2, r2 │ │ │ │ + uxtb r6, r2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb800 │ │ │ │ + @ instruction: 0xb804 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxth r0, r7 │ │ │ │ + uxth r4, r7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb7e6 │ │ │ │ + @ instruction: 0xb7ea │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxth r6, r3 │ │ │ │ + uxth r2, r4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb7c8 │ │ │ │ + @ instruction: 0xb7cc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxth r0, r0 │ │ │ │ + uxth r4, r0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb848 │ │ │ │ + @ instruction: 0xb84c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb792 │ │ │ │ + @ instruction: 0xb796 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sxtb r2, r1 │ │ │ │ + sxtb r6, r1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb774 │ │ │ │ + @ instruction: 0xb778 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sxth r4, r5 │ │ │ │ + sxth r0, r6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb74e │ │ │ │ + @ instruction: 0xb752 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sxth r6, r0 │ │ │ │ + sxth r2, r1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb692 │ │ │ │ + @ instruction: 0xb696 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r2, 251ef2 >::_M_default_append(unsigned int)@@Base+0x96702> │ │ │ │ + cbz r6, 251ef2 >::_M_default_append(unsigned int)@@Base+0x96702> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cpsid ai │ │ │ │ + @ instruction: 0xb67a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r4, 251ef2 >::_M_default_append(unsigned int)@@Base+0x96702> │ │ │ │ + cbz r0, 251ef4 >::_M_default_append(unsigned int)@@Base+0x96704> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb656 │ │ │ │ + @ instruction: 0xb65a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r6, 251ef2 >::_M_default_append(unsigned int)@@Base+0x96702> │ │ │ │ + cbz r2, 251ef4 >::_M_default_append(unsigned int)@@Base+0x96704> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb634 │ │ │ │ + @ instruction: 0xb638 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sub sp, #424 @ 0x1a8 │ │ │ │ + sub sp, #440 @ 0x1b8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb60c │ │ │ │ + setpan #0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xb66e │ │ │ │ + cpsid i │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1208] @ 2523c8 >::_M_default_append(unsigned int)@@Base+0x96bd8> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -659226,137 +659226,137 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ stmia r2!, {r1, r2, r3, r5} │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - push {r4, r5, r6, r7} │ │ │ │ + push {r2, r4, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ pldw [r9, #255]! │ │ │ │ - push {r1, r3, r7, lr} │ │ │ │ + push {r1, r2, r3, r7, lr} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r0, r0 │ │ │ │ + cmp r4, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ lsls r7, r7, #20 │ │ │ │ movs r0, r0 │ │ │ │ - push {r1, r3, r4, r7} │ │ │ │ + push {r1, r2, r3, r4, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r7, sp, #320 @ 0x140 │ │ │ │ + add r7, sp, #336 @ 0x150 │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmia r1!, {r1, r7} │ │ │ │ lsls r5, r7, #1 │ │ │ │ - push {r1, r2, r3, r4, r6} │ │ │ │ + push {r1, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r7, sp, #80 @ 0x50 │ │ │ │ + add r7, sp, #96 @ 0x60 │ │ │ │ lsls r0, r6, #1 │ │ │ │ bl 6063fa │ │ │ │ bl 5bc3fe │ │ │ │ - push {r1, r2, r3, r4} │ │ │ │ + push {r1, r5} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, sp, #856 @ 0x358 │ │ │ │ + add r6, sp, #872 @ 0x368 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - push {r2} │ │ │ │ + push {r3} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, sp, #752 @ 0x2f0 │ │ │ │ + add r6, sp, #768 @ 0x300 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - push {r2, r5, r6, r7} │ │ │ │ + push {r3, r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 251dec >::_M_default_append(unsigned int)@@Base+0x965fc> │ │ │ │ + b.n 251df4 >::_M_default_append(unsigned int)@@Base+0x96604> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r2, r3, r4, r6, r7} │ │ │ │ + push {r5, r6, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - push {r3, r4, lr} │ │ │ │ + push {r2, r3, r4, lr} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - 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│ │ │ + add r5, sp, #968 @ 0x3c8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc 0, cr0, [ip], {113} @ 0x71 │ │ │ │ - push {r1, r3, r4, r5, r7} │ │ │ │ + stc 0, cr0, [r0], #452 @ 0x1c4 │ │ │ │ + push {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxtb r2, r6 │ │ │ │ + uxtb r6, r6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, sp, #680 @ 0x2a8 │ │ │ │ + add r5, sp, #696 @ 0x2b8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - uxtb r4, r2 │ │ │ │ + uxtb r0, r3 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, sp, #552 @ 0x228 │ │ │ │ + add r5, sp, #568 @ 0x238 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 251c9c >::_M_default_append(unsigned int)@@Base+0x964ac> │ │ │ │ + b.n 251ca4 >::_M_default_append(unsigned int)@@Base+0x964b4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r1, r2, r4, r5, r6} │ │ │ │ + push {r1, r3, r4, r5, r6} │ │ │ │ lsls r2, r6, #1 │ │ │ │ - uxth r6, r1 │ │ │ │ + uxth r2, r2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r5, sp, #280 @ 0x118 │ │ │ │ + add r5, sp, #296 @ 0x128 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - 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│ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r4, sp, #512 @ 0x200 │ │ │ │ + add r4, sp, #528 @ 0x210 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - subs.w r0, r4, #15794176 @ 0xf10000 │ │ │ │ - cbz r2, 25251e >::_M_default_append(unsigned int)@@Base+0x96d2e> │ │ │ │ + subs.w r0, r8, #15794176 @ 0xf10000 │ │ │ │ + cbz r6, 25251e >::_M_default_append(unsigned int)@@Base+0x96d2e> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r2, 2524c6 >::_M_default_append(unsigned int)@@Base+0x96cd6> │ │ │ │ + cbz r6, 2524c6 >::_M_default_append(unsigned int)@@Base+0x96cd6> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r4, sp, #264 @ 0x108 │ │ │ │ + add r4, sp, #280 @ 0x118 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movw r0, #59505 @ 0xe871 │ │ │ │ - cbz r4, 252522 >::_M_default_append(unsigned int)@@Base+0x96d32> │ │ │ │ + @ instruction: 0xf6520071 │ │ │ │ + cbz r0, 252524 >::_M_default_append(unsigned int)@@Base+0x96d34> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r2, 2524c4 >::_M_default_append(unsigned int)@@Base+0x96cd4> │ │ │ │ + cbz r6, 2524c4 >::_M_default_append(unsigned int)@@Base+0x96cd4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r3, sp, #1000 @ 0x3e8 │ │ │ │ + add r3, sp, #1016 @ 0x3f8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adcs r0, r5 │ │ │ │ + adcs r4, r5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r2, 25252e >::_M_default_append(unsigned int)@@Base+0x96d3e> │ │ │ │ + cbz r6, 25252e >::_M_default_append(unsigned int)@@Base+0x96d3e> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sub sp, #504 @ 0x1f8 │ │ │ │ + cbz r2, 2524c4 >::_M_default_append(unsigned int)@@Base+0x96cd4> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r3, sp, #728 @ 0x2d8 │ │ │ │ + add r3, sp, #744 @ 0x2e8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbz r0, 252534 >::_M_default_append(unsigned int)@@Base+0x96d44> │ │ │ │ + cbz r4, 252534 >::_M_default_append(unsigned int)@@Base+0x96d44> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbz r6, 252546 >::_M_default_append(unsigned int)@@Base+0x96d56> │ │ │ │ + cbz r2, 252548 >::_M_default_append(unsigned int)@@Base+0x96d58> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sub sp, #224 @ 0xe0 │ │ │ │ + sub sp, #240 @ 0xf0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r3, sp, #448 @ 0x1c0 │ │ │ │ + add r3, sp, #464 @ 0x1d0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 251f00 >::_M_default_append(unsigned int)@@Base+0x96710> │ │ │ │ @@ -659377,17 +659377,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - add r7, sp, #272 @ 0x110 │ │ │ │ + add r7, sp, #288 @ 0x120 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r1, sp, #1008 @ 0x3f0 │ │ │ │ + add r2, sp, #0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -659441,21 +659441,21 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - cbz r2, 2525f2 >::_M_default_append(unsigned int)@@Base+0x96e02> │ │ │ │ + cbz r6, 2525f2 >::_M_default_append(unsigned int)@@Base+0x96e02> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r1, sp, #536 @ 0x218 │ │ │ │ + add r1, sp, #552 @ 0x228 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbz r2, 2525f2 >::_M_default_append(unsigned int)@@Base+0x96e02> │ │ │ │ + cbz r6, 2525f2 >::_M_default_append(unsigned int)@@Base+0x96e02> │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r1, sp, #408 @ 0x198 │ │ │ │ + add r1, sp, #424 @ 0x1a8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r2, [pc, #84] @ (252624 >::_M_default_append(unsigned int)@@Base+0x96e34>) │ │ │ │ sub sp, #16 │ │ │ │ @@ -659492,15 +659492,15 @@ │ │ │ │ pop {r4, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ cbnz r2, 252684 >::_M_default_append(unsigned int)@@Base+0x96e94> │ │ │ │ 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r6, #1 │ │ │ │ lsls r7, r2, #4 │ │ │ │ movs r0, r0 │ │ │ │ - add r7, sp, #632 @ 0x278 │ │ │ │ + add r7, sp, #648 @ 0x288 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r7, pc, #168 @ (adr r7, 252958 >::_M_default_append(unsigned int)@@Base+0x97168>) │ │ │ │ + add r7, pc, #184 @ (adr r7, 252968 >::_M_default_append(unsigned int)@@Base+0x97178>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ cbnz r0, 2528cc >::_M_default_append(unsigned int)@@Base+0x970dc> │ │ │ │ lsls r5, r7, #1 │ │ │ │ - add r7, sp, #440 @ 0x1b8 │ │ │ │ + add r7, sp, #456 @ 0x1c8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #1000 @ (adr r6, 252ca4 >::_M_default_append(unsigned int)@@Base+0x974b4>) │ │ │ │ + add r6, pc, #1016 @ (adr r6, 252cb4 >::_M_default_append(unsigned int)@@Base+0x974c4>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ stc2 15, cr15, [r1, #1020]! @ 0x3fc │ │ │ │ - add r7, sp, #272 @ 0x110 │ │ │ │ + add r7, sp, #288 @ 0x120 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #832 @ (adr r6, 252c08 >::_M_default_append(unsigned int)@@Base+0x97418>) │ │ │ │ + add r6, pc, #848 @ (adr r6, 252c18 >::_M_default_append(unsigned int)@@Base+0x97428>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldc2l 15, cr15, [fp], {255} @ 0xff │ │ │ │ - add r7, sp, #104 @ 0x68 │ │ │ │ + add r7, sp, #120 @ 0x78 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #664 @ (adr r6, 252b6c >::_M_default_append(unsigned int)@@Base+0x9737c>) │ │ │ │ + add r6, pc, #680 @ (adr r6, 252b7c >::_M_default_append(unsigned int)@@Base+0x9738c>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r6, sp, #1016 @ 0x3f8 │ │ │ │ + add r7, sp, #8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r6, pc, #544 @ (adr r6, 252afc >::_M_default_append(unsigned int)@@Base+0x9730c>) │ │ │ │ + add r6, pc, #560 @ (adr r6, 252b0c >::_M_default_append(unsigned int)@@Base+0x9731c>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 252738 >::_M_default_append(unsigned int)@@Base+0x96f48> │ │ │ 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#4056] @ 0xfd8 │ │ │ │ sub sp, #12 │ │ │ │ @@ -660065,25 +660065,25 @@ │ │ │ │ ldr r3, [sp, #4] │ │ │ │ b.n 252b24 >::_M_default_append(unsigned int)@@Base+0x97334> │ │ │ │ ldr r0, [r4, #4] │ │ │ │ mov r1, r7 │ │ │ │ bl 673704 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ b.n 252b24 >::_M_default_append(unsigned int)@@Base+0x97334> │ │ │ │ - add r4, sp, #432 @ 0x1b0 │ │ │ │ + add r4, sp, #448 @ 0x1c0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r3, pc, #992 @ (adr r3, 252f98 >::_M_default_append(unsigned int)@@Base+0x977a8>) │ │ │ │ + add r3, pc, #1008 @ (adr r3, 252fa8 >::_M_default_append(unsigned int)@@Base+0x977b8>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, sp, #48 @ 0x30 │ │ │ │ + add r4, sp, #64 @ 0x40 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add r3, pc, #608 @ (adr r3, 252e20 >::_M_default_append(unsigned int)@@Base+0x97630>) │ │ │ │ + add r3, pc, #624 @ (adr r3, 252e30 >::_M_default_append(unsigned int)@@Base+0x97640>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r3, sp, #904 @ 0x388 │ │ │ │ + add r3, sp, #920 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[r2, #10] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r6, #2] │ │ │ │ + strh r4, [r6, #2] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r4, [r6, #8] │ │ │ │ + ldrh r0, [r7, #8] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r2, #2] │ │ │ │ + strh r0, [r3, #2] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r0, [r3, #8] │ │ │ │ + ldrh r4, [r3, #8] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r7, #0] │ │ │ │ + strh r4, [r7, #0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r6, [r7, #6] │ │ │ │ + ldrh r2, [r0, #8] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r3, #0] │ │ │ │ + strh r0, [r4, #0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r2, [r4, #6] │ │ │ │ + ldrh r6, [r4, #6] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r0, #0] │ │ │ │ + strh r6, [r0, #0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r0, [r7, #4] │ │ │ │ + ldrh r4, [r7, #4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r3, #31] │ │ │ │ + ldrb r4, [r3, #31] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r4, [r3, #4] │ │ │ │ + ldrh r0, [r4, #4] │ │ │ │ lsls r2, r6, #1 │ │ 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0x34 │ │ │ │ @@ -663710,93 +663710,93 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ... │ │ │ │ str r0, [sp, #216] @ 0xd8 │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r6, [r2, #52] @ 0x34 │ │ │ │ + strh r2, [r3, #52] @ 0x34 │ │ │ │ lsls r2, r6, #1 │ │ │ │ bl 5c1406 │ │ │ │ - strh r0, [r4, #54] @ 0x36 │ │ │ │ + strh r4, [r4, #54] @ 0x36 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r5, #56] @ 0x38 │ │ │ │ + strh r2, [r6, #56] @ 0x38 │ │ │ │ lsls r2, r6, #1 │ │ │ │ lsls r7, r4, #12 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r1, #50] @ 0x32 │ │ │ │ + strh r4, [r1, #50] @ 0x32 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r5, #21] │ │ │ │ + ldrb r4, [r5, #21] │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldrh r6, [r3, #60] @ 0x3c │ │ │ │ lsls r5, r7, #1 │ │ │ │ - strh r4, [r2, #48] @ 0x30 │ │ │ │ + strh r0, [r3, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r6, #20] │ │ │ │ + ldrb r0, [r7, #20] │ │ │ │ lsls r0, r6, #1 │ │ │ │ blt.n 255462 >::_M_default_append(unsigned int)@@Base+0x99c72> │ │ │ │ @ instruction: 0xffffdc95 │ │ │ │ - vsli.64 q12, q3, #63 @ 0x3f │ │ │ │ + vsli.64 q12, q5, #63 @ 0x3f │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r6, #19] │ │ │ │ + ldrb r2, [r7, #19] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r7, #44] @ 0x2c │ │ │ │ + strh r0, [r0, #46] @ 0x2e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r3, #19] │ │ │ │ + ldrb r0, [r4, #19] │ │ │ │ lsls r0, r6, #1 │ │ │ │ blt.n 2554c2 >::_M_default_append(unsigned int)@@Base+0x99cd2> │ │ │ │ vtbl.8 d29, {d31- q12, d31, d2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r3, #18] │ │ │ │ + ldrb r2, [r4, #18] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r4, #42] @ 0x2a │ │ │ │ + strh r0, [r5, #42] @ 0x2a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r0, #18] │ │ │ │ + ldrb r0, [r1, #18] │ │ │ │ lsls r0, r6, #1 │ │ │ │ bls.n 2554c2 >::_M_default_append(unsigned int)@@Base+0x99cd2> │ │ │ │ - vsli.32 d24, d24, #31 │ │ │ │ + vsli.32 d24, d28, #31 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r3, #17] │ │ │ │ + ldrb r4, [r3, #17] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r3, #46] @ 0x2e │ │ │ │ + strh r0, [r4, #46] @ 0x2e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r1, #48] @ 0x30 │ │ │ │ + strh r2, [r2, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r7, #38] @ 0x26 │ │ │ │ + strh r2, [r0, #40] @ 0x28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r3, #16] │ │ │ │ + ldrb r2, [r4, #16] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r4, #38] @ 0x26 │ │ │ │ + strh r4, [r4, #38] @ 0x26 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r7, #15] │ │ │ │ + ldrb r2, [r0, #16] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r2, #46] @ 0x2e │ │ │ │ + strh r0, [r3, #46] @ 0x2e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r6, #48] @ 0x30 │ │ │ │ + strh r0, [r7, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r3, #36] @ 0x24 │ │ │ │ + strh r0, [r4, #36] @ 0x24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r7, #14] │ │ │ │ + ldrb r0, [r0, #15] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r0, #48] @ 0x30 │ │ │ │ + strh r4, [r0, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r5, #48] @ 0x30 │ │ │ │ + strh r2, [r6, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r1, #34] @ 0x22 │ │ │ │ + strh r0, [r2, #34] @ 0x22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r4, [r5, #13] │ │ │ │ + ldrb r0, [r6, #13] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r3, #48] @ 0x30 │ │ │ │ + strh r0, [r4, #48] @ 0x30 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r0, #52] @ 0x34 │ │ │ │ + strh r6, [r0, #52] @ 0x34 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r0, #32] │ │ │ │ + strh r2, [r1, #32] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r6, [r4, #12] │ │ │ │ + ldrb r2, [r5, #12] │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2550fc >::_M_default_append(unsigned int)@@Base+0x9990c> │ │ │ │ @@ -663817,17 +663817,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - strh r0, [r1, #24] │ │ │ │ + strh r4, [r1, #24] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r5, #8] │ │ │ │ + ldrb r4, [r5, #8] │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #20 │ │ │ │ mov r5, r0 │ │ │ │ @@ -663847,15 +663847,15 @@ │ │ │ │ mov r0, r4 │ │ │ │ movs r1, #24 │ │ │ │ bl 4fc8a4 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - strh r6, [r6, #40] @ 0x28 │ │ │ │ + strh r2, [r7, #40] @ 0x28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #12 │ │ │ │ mov r6, r0 │ │ │ │ @@ -663963,29 +663963,29 @@ │ │ │ │ ldr r0, [pc, #44] @ (255680 >::_M_default_append(unsigned int)@@Base+0x99e90>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ b.n 2555c0 >::_M_default_append(unsigned int)@@Base+0x99dd0> │ │ │ │ nop │ │ │ │ - strh r0, [r3, #38] @ 0x26 │ │ │ │ + strh r4, [r3, #38] @ 0x26 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cbnz r4, 255686 >::_M_default_append(unsigned int)@@Base+0x99e96> │ │ │ │ + cbnz r0, 255688 >::_M_default_append(unsigned int)@@Base+0x99e98> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r7, [sp, #576] @ 0x240 │ │ │ │ + ldr r7, [sp, #592] @ 0x250 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r0, [r6, #16] │ │ │ │ + ldrb r4, [r6, #16] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r4, r6 │ │ │ │ + lsrs r0, r7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r0!, {r2, r4, r5, r6} │ │ │ │ + stmia r0!, {r3, r4, r5, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r6, #32] │ │ │ │ + strh r4, [r6, #32] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r2, [r6, #2] │ │ │ │ + ldrb r6, [r6, #2] │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r4, r0 │ │ │ │ mov r0, r1 │ │ │ │ @@ -664024,17 +664024,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - strh r6, [r2, #28] │ │ │ │ + strh r2, [r3, #28] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r2, [r3, #0] │ │ │ │ + ldrb r6, [r3, #0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (255770 >::_M_default_append(unsigned int)@@Base+0x99f80>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -664075,15 +664075,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldrh r6, [r5, #16] │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r2, [r3, #24] │ │ │ │ + strh r6, [r3, #24] │ │ │ │ lsls r2, r6, #1 │ │ │ │ ldrh r4, [r6, #14] │ │ │ │ lsls r5, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -664837,163 +664837,163 @@ │ │ │ │ vldr d6, [sp, #56] @ 0x38 │ │ │ │ vmla.f64 d7, d0, d5 │ │ │ │ b.n 255d2e >::_M_default_append(unsigned int)@@Base+0x9a53e> │ │ │ │ ldrh r2, [r4, #12] │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r4, [r6, #18] │ │ │ │ + strh r0, [r7, #18] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r6, #27] │ │ │ │ + strb r2, [r7, #27] │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldrh r0, [r5, #8] │ │ │ │ lsls r5, r7, #1 │ │ │ │ - strh r0, [r1, #16] │ │ │ │ + strh r4, [r1, #16] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r4, #14] │ │ │ │ + strh r2, [r5, #14] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r0, [r5, #25] │ │ │ │ + strb r4, [r5, #25] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r3, #12] │ │ │ │ + strh r2, [r4, #12] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r4, #92 @ 0x5c │ │ │ │ + movs r4, #96 @ 0x60 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r4, [r2, #8] │ │ │ │ + strh r0, [r3, #8] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r2, #22] │ │ │ │ + strb r2, [r3, #22] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r6, #6] │ │ │ │ + strh r2, [r7, #6] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r0, [r7, #21] │ │ │ │ + strb r4, [r7, #21] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r3, #6] │ │ │ │ + strh r4, [r3, #6] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r3, #21] │ │ │ │ + strb r6, [r3, #21] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r2, [r7, #4] │ │ │ │ + strh r6, [r7, #4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r4, [r7, #20] │ │ │ │ + strb r0, [r0, #21] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r2, [r0, #4] │ │ │ │ + strh r6, [r0, #4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r4, [r0, #20] │ │ │ │ + strb r0, [r1, #20] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r2, #2] │ │ │ │ + strh r0, [r3, #2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r2, #19] │ │ │ │ + strb r2, [r3, #19] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r3, #2] │ │ │ │ + strh r4, [r3, #2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r3, #2] │ │ │ │ + strh r4, [r3, #2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r6, [r1, #2] │ │ │ │ + strh r2, [r2, #2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r2, [r3, #2] │ │ │ │ + strh r6, [r3, #2] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strh r0, [r4, #0] │ │ │ │ + strh r4, [r4, #0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldrb r0, [r6, #30] │ │ │ │ + ldrb r4, [r6, #30] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r6, #16] │ │ │ │ + strb r6, [r6, #16] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r0, sp, #936 @ 0x3a8 │ │ │ │ + add r0, sp, #952 @ 0x3b8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r6, [r7, #29] │ │ │ │ + ldrb r2, [r0, #30] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r0, [r0, #16] │ │ │ │ + strb r4, [r0, #16] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r0, [r4, #29] │ │ │ │ + ldrb r4, [r4, #29] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r4, #15] │ │ │ │ + strb r6, [r4, #15] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmn r4, r1 │ │ │ │ + cmn r0, r2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r4, [r5, #28] │ │ │ │ + ldrb r0, [r6, #28] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r5, #14] │ │ │ │ + strb r2, [r6, #14] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r6, [r1, #28] │ │ │ │ + ldrb r2, [r2, #28] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r0, [r2, #14] │ │ │ │ + strb r4, [r2, #14] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r0, [r6, #27] │ │ │ │ + ldrb r4, [r6, #27] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r6, #13] │ │ │ │ + strb r6, [r6, #13] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r4, [r2, #27] │ │ │ │ + ldrb r0, [r3, #27] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r4, [r2, #13] │ │ │ │ + strb r0, [r3, #13] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r2, [r6, #26] │ │ │ │ + ldrb r6, [r6, #26] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r6, #12] │ │ │ │ + strb r6, [r6, #12] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - tst r4, r4 │ │ │ │ + tst r0, r5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r0, [r7, #25] │ │ │ │ + ldrb r4, [r7, #25] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r7, #11] │ │ │ │ + strb r6, [r7, #11] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - tst r0, r6 │ │ │ │ + tst r4, r6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r4, [r0, #25] │ │ │ │ + ldrb r0, [r1, #25] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r6, [r0, #11] │ │ │ │ + strb r2, [r1, #11] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r1, #12] │ │ │ │ + strh r0, [r2, #12] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r0, [r2, #24] │ │ │ │ + ldrb r4, [r2, #24] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r2, #10] │ │ │ │ + strb r6, [r2, #10] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r6, #178 @ 0xb2 │ │ │ │ + cmp r6, #182 @ 0xb6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r6, [r3, #23] │ │ │ │ + ldrb r2, [r4, #23] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strb r2, [r4, #9] │ │ │ │ + strb r6, [r4, #9] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r6, #92 @ 0x5c │ │ │ │ + cmp r6, #96 @ 0x60 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrb r2, [r6, #22] │ │ │ │ + ldrb r6, [r6, #22] │ │ │ │ lsls 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- @ instruction: 0x478a │ │ │ │ + @ instruction: 0x478e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r2, r0] │ │ │ │ + strh r2, [r3, r0] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r0, [r3, r4] │ │ │ │ + str r4, [r3, r4] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp ip, r3 │ │ │ │ + cmp r8, r4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ str r6, [sp, #184] @ 0xb8 │ │ │ │ strd r6, r6, [sp, #112] @ 0x70 │ │ │ │ mov r0, r7 │ │ │ │ bl 61ebf0 │ │ │ │ cmp r0, #1 │ │ │ │ bne.w 259c4e >::_M_default_append(unsigned int)@@Base+0x9e45e> │ │ │ │ @@ -669251,51 +669251,51 @@ │ │ │ │ andne.w r3, r3, #1 │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 258f82 >::_M_default_append(unsigned int)@@Base+0x9d792> │ │ │ │ b.n 258ee2 >::_M_default_append(unsigned int)@@Base+0x9d6f2> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldr r7, [pc, #384] @ (25915c >::_M_default_append(unsigned int)@@Base+0x9d96c>) │ │ │ │ + ldr r7, [pc, #400] @ (25916c >::_M_default_append(unsigned int)@@Base+0x9d97c>) │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mvns r2, r4 │ │ │ │ + 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APSR_nzcv, fpscr │ │ │ │ bls.w 25978e >::_M_default_append(unsigned int)@@Base+0x9df9e> │ │ │ │ vsub.f64 d6, d7, d6 │ │ │ │ b.n 259702 >::_M_default_append(unsigned int)@@Base+0x9df12> │ │ │ │ ... │ │ │ │ - mov r8, r1 │ │ │ │ + mov ip, r1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r3, #10 │ │ │ │ + subs r3, #14 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, sl │ │ │ │ + add r0, fp │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, #216 @ 0xd8 │ │ │ │ + subs r0, #220 @ 0xdc │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, r7 │ │ │ │ + add r0, r8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, #192 @ 0xc0 │ │ │ │ + subs r0, #196 @ 0xc4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r0, r0 │ │ │ │ + add r4, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, #132 @ 0x84 │ │ │ │ + subs r0, #136 @ 0x88 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - mvns r4, r4 │ │ │ │ + mvns r0, r5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, #104 @ 0x68 │ │ │ │ + subs r0, #108 @ 0x6c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - orrs r4, r7 │ │ │ │ + muls r0, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r7, #192 @ 0xc0 │ │ │ │ + adds r7, #196 @ 0xc4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - sbcs r0, r0 │ │ │ │ + sbcs r4, r0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r6, #4 │ │ │ │ + adds r6, #8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adcs r2, r2 │ │ │ │ + adcs r6, r2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r5, #214 @ 0xd6 │ │ │ │ + adds r5, #218 @ 0xda │ │ │ │ lsls r0, r6, #1 │ │ │ │ vmov.f64 d4, d1 │ │ │ │ vmov.f64 d1, #112 @ 0x3f800000 1.0 │ │ │ │ vabs.f64 d3, d5 │ │ │ │ vmov.f64 d9, d1 │ │ │ │ vmov.f64 d1, #112 @ 0x3f800000 1.0 │ │ │ │ vcmpe.f64 d1, d2 │ │ │ │ @@ -671335,198 +671335,198 @@ │ │ │ │ nop │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ - subs r6, #226 @ 0xe2 │ │ │ │ + subs r6, #230 @ 0xe6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r3, #100 @ 0x64 │ │ │ │ + adds r3, #104 @ 0x68 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - subs r6, #198 @ 0xc6 │ │ │ │ + subs r6, #202 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cmp r3, #156 @ 0x9c │ │ │ │ + cmp r3, #160 @ 0xa0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds r6, #250 @ 0xfa │ │ │ │ + adds r6, #254 @ 0xfe │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #122 @ 0x7a │ │ │ │ + cmp r3, #126 @ 0x7e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds r6, #216 @ 0xd8 │ │ │ │ + adds r6, #220 @ 0xdc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #88 @ 0x58 │ │ │ │ + cmp r3, #92 @ 0x5c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds r6, #180 @ 0xb4 │ │ │ │ + adds r6, #184 @ 0xb8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #54 @ 0x36 │ │ │ │ + cmp r3, #58 @ 0x3a │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds r6, #146 @ 0x92 │ │ │ │ + adds r6, #150 @ 0x96 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r3, #18 │ │ │ │ + cmp r3, #22 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds r5, #170 @ 0xaa │ │ │ │ + adds r5, #174 @ 0xae │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r5, #182 @ 0xb6 │ │ │ │ + adds r5, #186 @ 0xba │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r2, #56 @ 0x38 │ │ │ │ + cmp r2, #60 @ 0x3c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - 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-671879,32 +671879,32 @@ │ │ │ │ subs r6, #176 @ 0xb0 │ │ │ │ adds r7, #82 @ 0x52 │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r7, #54 @ 0x36 │ │ │ │ lsls r5, r7, #1 │ │ │ │ - subw r0, r0, #111 @ 0x6f │ │ │ │ - @ instruction: 0xf26e006f │ │ │ │ - @ instruction: 0xf26e006f │ │ │ │ - cmp r6, #20 │ │ │ │ + subw r0, r4, #111 @ 0x6f │ │ │ │ + @ instruction: 0xf272006f │ │ │ │ + @ instruction: 0xf272006f │ │ │ │ + cmp r6, #24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #152 @ 0x98 │ │ │ │ + movs r2, #156 @ 0x9c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r5, #228 @ 0xe4 │ │ │ │ + cmp r5, #232 @ 0xe8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #104 @ 0x68 │ │ │ │ + movs r2, #108 @ 0x6c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r5, #198 @ 0xc6 │ │ │ │ + cmp r5, #202 @ 0xca │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #74 @ 0x4a │ │ │ │ + movs r2, #78 @ 0x4e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r5, #144 @ 0x90 │ │ │ │ + cmp r5, #148 @ 0x94 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #20 │ │ │ │ + movs r2, #24 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1464] @ 25b3d0 >::_M_default_append(unsigned int)@@Base+0x9fbe0> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -672428,159 +672428,159 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ adds r3, #38 @ 0x26 │ │ │ │ lsls r5, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r4, #28 │ │ │ │ + cmp r4, #32 │ │ │ │ lsls r2, r6, #1 │ │ │ │ @ instruction: 0xfb89ffff │ │ │ │ - cmp r6, #38 @ 0x26 │ │ │ │ + cmp r6, #42 @ 0x2a │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r6, #88 @ 0x58 │ │ │ │ + cmp r6, #92 @ 0x5c │ │ │ │ lsls r2, r6, #1 │ │ │ │ lsrs r5, r2, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r3, #200 @ 0xc8 │ │ │ │ + cmp r3, #204 @ 0xcc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r0, #74 @ 0x4a │ │ │ │ + movs r0, #78 @ 0x4e │ │ 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[r4, r3] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #194 @ 0xc2 │ │ │ │ + cmp r4, #198 @ 0xc6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r1, #116 @ 0x74 │ │ │ │ + cmp r1, #120 @ 0x78 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r7, #7 │ │ │ │ + adds r4, r7, #7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r6, [r6, r0] │ │ │ │ + strb r2, [r7, r0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #144 @ 0x90 │ │ │ │ + cmp r4, #148 @ 0x94 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r1, #48 @ 0x30 │ │ │ │ + cmp r1, #52 @ 0x34 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r4, r6, #6 │ │ │ │ + adds r0, r7, #6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r4, #114 @ 0x72 │ │ │ │ + cmp r4, #118 @ 0x76 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r4, #152 @ 0x98 │ │ │ │ + cmp r4, #156 @ 0x9c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r0, #236 @ 0xec │ │ │ │ + cmp r0, #240 @ 0xf0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r6, #5 │ │ │ │ + adds r4, r6, #5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r4, #122 @ 0x7a │ │ │ │ + cmp r4, #126 @ 0x7e │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r4, #156 @ 0x9c │ │ │ │ + cmp r4, #160 @ 0xa0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r0, #164 @ 0xa4 │ │ │ │ + cmp r0, #168 @ 0xa8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r5, #4 │ │ │ │ + adds r4, r5, #4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r4, #130 @ 0x82 │ │ │ │ + cmp r4, #134 @ 0x86 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r4, #168 @ 0xa8 │ │ │ │ + cmp r4, #172 @ 0xac │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r0, #96 @ 0x60 │ │ │ │ + cmp r0, #100 @ 0x64 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r4, r4, #3 │ │ │ │ + adds r0, r5, #3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r4, #140 @ 0x8c │ │ │ │ + cmp r4, #144 @ 0x90 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r4, #198 @ 0xc6 │ │ │ │ + cmp r4, #202 @ 0xca │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r0, #28 │ │ │ │ + cmp r0, #32 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r4, #2 │ │ │ │ + adds r4, r4, #2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r4, #178 @ 0xb2 │ │ │ │ + cmp r4, #182 @ 0xb6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r4, #248 @ 0xf8 │ │ │ │ + cmp r4, #252 @ 0xfc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r7, #216 @ 0xd8 │ │ │ │ + movs r7, #220 @ 0xdc │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r4, r3, #1 │ │ │ │ + adds r0, r4, #1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r4, #230 @ 0xe6 │ │ │ │ + cmp r4, #234 @ 0xea │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r5, #36 @ 0x24 │ │ │ │ + cmp r5, #40 @ 0x28 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r7, #148 @ 0x94 │ │ │ │ + movs r7, #152 @ 0x98 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adds r0, r3, #0 │ │ │ │ + adds r4, r3, #0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r5, #10 │ │ │ │ + cmp r5, #14 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - cmp r5, #72 @ 0x48 │ │ │ │ + cmp r5, #76 @ 0x4c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r7, #80 @ 0x50 │ │ │ │ + movs r7, #84 @ 0x54 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r4, r2, r7 │ │ │ │ + subs r0, r3, r7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r2, [r0, r3] │ │ │ │ + strh r6, [r0, r3] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #44 @ 0x2c │ │ │ │ + cmp r5, #48 @ 0x30 │ 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0xfffffe44 │ │ │ │ - adds r2, #14 │ │ │ │ + ldc2l 0, cr0, [r8, #-444] @ 0xfffffe44 │ │ │ │ + adds r2, #18 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r6, #24 │ │ │ │ + asrs r0, r7, #24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [r8, #-444]! @ 0xfffffe44 │ │ │ │ - asrs r4, r1, #24 │ │ │ │ + stc2 0, cr0, [ip, #-444]! @ 0xfffffe44 │ │ │ │ + asrs r0, r2, #24 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [r0, #-444] @ 0xfffffe44 │ │ │ │ - lsrs r0, r1, #15 │ │ │ │ + stc2 0, cr0, [r4, #-444] @ 0xfffffe44 │ │ │ │ + lsrs r4, r1, #15 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r3, #23 │ │ │ │ + asrs r2, r4, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r2], {111} @ 0x6f │ │ │ │ - ldmia r4!, {r1, r3} │ │ │ │ + ldc2l 0, cr0, [r6], {111} @ 0x6f │ │ │ │ + ldmia r4!, {r1, r2, r3} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r6, #22 │ │ │ │ + asrs r4, r6, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [r4], #444 @ 0x1bc │ │ │ │ - adds r1, #118 @ 0x76 │ │ │ │ + stc2 0, cr0, [r8], #444 @ 0x1bc │ │ │ │ + adds r1, #122 @ 0x7a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r0, #22 │ │ │ │ + asrs r0, r1, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r8], #-444 @ 0xfffffe44 │ │ │ │ - asrs r4, r3, #21 │ │ │ │ + ldc2l 0, cr0, [ip], #-444 @ 0xfffffe44 │ │ │ │ + asrs r0, r4, #21 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mrrc2 0, 6, r0, r0, cr15 @ │ │ │ │ - asrs r2, r6, #20 │ │ │ │ + mrrc2 0, 6, r0, r4, cr15 │ │ │ │ + asrs r6, r6, #20 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc2 0, cr0, [r6], #-444 @ 0xfffffe44 │ │ │ │ - asrs r0, r1, #20 │ │ │ │ + stc2 0, cr0, [sl], #-444 @ 0xfffffe44 │ │ │ │ + asrs r4, r1, #20 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfbfc006f │ │ │ │ - ldrb r4, [r3, #22] │ │ │ │ + stc2 0, cr0, [r0], {111} @ 0x6f │ │ │ │ + ldrb r0, [r4, #22] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stc2 0, cr0, [r0], #444 @ 0x1bc │ │ │ │ - asrs r6, r2, #18 │ │ │ │ + stc2 0, cr0, [r4], #444 @ 0x1bc │ │ │ │ + asrs r2, r3, #18 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfb8a006f │ │ │ │ - asrs r0, r0, #17 │ │ │ │ + @ instruction: 0xfb8e006f │ │ │ │ + asrs r4, r0, #17 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfb34006f │ │ │ │ - asrs r0, r3, #16 │ │ │ │ + @ instruction: 0xfb38006f │ │ │ │ + asrs r4, r3, #16 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - asrs r4, r1, #15 │ │ │ │ + asrs r0, r2, #15 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfac0006f │ │ │ │ - asrs r2, r6, #14 │ │ │ │ + @ instruction: 0xfac4006f │ │ │ │ + asrs r6, r6, #14 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfaa6006f │ │ │ │ - asrs r6, r5, #12 │ │ │ │ + @ instruction: 0xfaaa006f │ │ │ │ + asrs r2, r6, #12 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xfa22006f │ │ │ │ + @ instruction: 0xfa26006f │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3880] @ 0xf28 │ │ │ │ ldr.w r2, [pc, #2752] @ 25e0e0 >::_M_default_append(unsigned int)@@Base+0xa28f0> │ │ │ │ sub sp, #164 @ 0xa4 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3, cr0, cr14, cr15, {3} │ │ │ │ + cdp 0, 4, cr0, cr2, cr15, {3} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #1192] @ 25e640 >::_M_default_append(unsigned int)@@Base+0xa2e50> │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ ldr.w r3, [pc, #1192] @ 25e644 >::_M_default_append(unsigned int)@@Base+0xa2e54> │ │ │ │ @@ -677283,118 +677283,118 @@ │ │ │ │ asrs r3, r7, #17 │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ vshr.u32 q0, q14, #24 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r2, r5, #25 │ │ │ │ + lsls r6, r5, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ bl ffe9264e │ │ │ │ - lsls r6, r1, #29 │ │ │ │ + lsls r2, r2, #29 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r4, #27 │ │ │ │ + lsls r2, r5, #27 │ │ │ │ lsls r2, r6, #1 │ │ │ │ lsls r1, r7, #22 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r4, r1, #23 │ │ │ │ + lsls r0, r2, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - ldc 0, cr0, [lr], #444 @ 0x1bc │ │ │ │ + stcl 0, cr0, [r2], {111} @ 0x6f │ │ │ │ mrc2 0, 7, r0, cr2, cr12, {3} │ │ │ │ - lsls r2, r2, #22 │ │ │ │ + lsls r6, r2, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc 0, cr0, [r6], {111} @ 0x6f │ │ │ │ + stc 0, cr0, [sl], {111} @ 0x6f │ │ │ │ svc 73 @ 0x49 │ │ │ │ @ instruction: 0xffffde83 │ │ │ │ - vsli.32 q8, q2, #31 │ │ │ │ + vsli.32 q8, q4, #31 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - mcrr 0, 6, r0, r8, cr15 │ │ │ │ - lsls r2, r7, #20 │ │ │ │ + mcrr 0, 6, r0, ip, cr15 │ │ │ │ + lsls r6, r7, #20 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stc 0, cr0, [lr], #-444 @ 0xfffffe44 │ │ │ │ - adds r3, #100 @ 0x64 │ │ │ │ + ldc 0, cr0, [r2], #-444 @ 0xfffffe44 │ │ │ │ + adds r3, #104 @ 0x68 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r4, #25 │ │ │ │ + lsls r6, r4, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r2, r4, #25 │ │ │ │ + lsls r6, r4, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r4, r7, #26 │ │ │ │ + lsls r0, r0, #27 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r4, r1, #19 │ │ │ │ + lsls r0, r2, #19 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - rsb r0, r0, pc, asr #1 │ │ │ │ - lsls r2, r6, #18 │ │ │ │ + rsb r0, r4, pc, asr #1 │ │ │ │ + lsls r6, r6, #18 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - sub.w r0, r6, pc, asr #1 │ │ │ │ - movs r1, #136 @ 0x88 │ │ │ │ + sub.w r0, sl, pc, asr #1 │ │ │ │ + movs r1, #140 @ 0x8c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r6, r7, #25 │ │ │ │ + lsls r2, r0, #26 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r2, r4, #17 │ │ │ │ + lsls r6, r4, #17 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - adcs.w r0, r6, pc, asr #1 │ │ │ │ - movs r1, #136 @ 0x88 │ │ │ │ + adcs.w r0, sl, pc, asr #1 │ │ │ │ + movs r1, #140 @ 0x8c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r6, r0, #25 │ │ │ │ + lsls r2, r1, #25 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r6, r1, #16 │ │ │ │ + lsls r2, r2, #16 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - add.w r0, r2, pc, asr #1 │ │ │ │ - lsls r0, r6, #15 │ │ │ │ + add.w r0, r6, pc, asr #1 │ │ │ │ + lsls r4, r6, #15 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xeae2006f │ │ │ │ - lsls r6, r6, #23 │ │ │ │ + @ instruction: 0xeae6006f │ │ │ │ + lsls r2, r7, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r1, #104 @ 0x68 │ │ │ │ + movs r1, #108 @ 0x6c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r4, #14 │ │ │ │ + lsls r6, r4, #14 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - eors.w r0, r6, pc, asr #1 │ │ │ │ - movs r1, #132 @ 0x84 │ │ │ │ + eors.w r0, sl, pc, asr #1 │ │ │ │ + movs r1, #136 @ 0x88 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r1, #23 │ │ │ │ + lsls r6, r1, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r4, r3, #13 │ │ │ │ + lsls r0, r4, #13 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - orrs.w r0, r0, pc, asr #1 │ │ │ │ - lsls r6, r4, #22 │ │ │ │ + orrs.w r0, r4, pc, asr #1 │ │ │ │ + lsls r2, r5, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r5, #23 │ │ │ │ + lsls r4, r5, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r3, #12 │ │ │ │ + lsls r4, r3, #12 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - and.w r0, ip, pc, asr #1 │ │ │ │ - movs r1, #210 @ 0xd2 │ │ │ │ + ands.w r0, r0, pc, asr #1 │ │ │ │ + movs r1, #214 @ 0xd6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r4, r0, #23 │ │ │ │ + lsls r0, r1, #23 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r2, #11 │ │ │ │ + lsls r4, r2, #11 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [r4, #444] @ 0x1bc │ │ │ │ - movs r1, #240 @ 0xf0 │ │ │ │ + strd r0, r0, [r8, #444] @ 0x1bc │ │ │ │ + movs r1, #244 @ 0xf4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r4, #22 │ │ │ │ + lsls r6, r4, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r2, r2, #10 │ │ │ │ + lsls r6, r2, #10 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - @ instruction: 0xe986006f │ │ │ │ - movs r2, #32 │ │ │ │ + @ instruction: 0xe98a006f │ │ │ │ + movs r2, #36 @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r6, r0, #22 │ │ │ │ + lsls r2, r1, #22 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r3, #9 │ │ │ │ + lsls r4, r3, #9 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - strd r0, r0, [ip, #-444] @ 0x1bc │ │ │ │ - lsls r0, r6, #21 │ │ │ │ + ldrd r0, r0, [r0, #-444] @ 0x1bc │ │ │ │ + lsls r4, r6, #21 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - movs r2, #94 @ 0x5e │ │ │ │ + movs r2, #98 @ 0x62 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r2, #8 │ │ │ │ + lsls r6, r2, #8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - stmdb r6, {r0, r1, r2, r3, r5, r6} │ │ │ │ + stmdb sl, {r0, r1, r2, r3, r5, r6} │ │ │ │ ldr r2, [pc, #128] @ (25e7c4 >::_M_default_append(unsigned int)@@Base+0xa2fd4>) │ │ │ │ movs r3, #6 │ │ │ │ ldr r1, [pc, #128] @ (25e7c8 >::_M_default_append(unsigned int)@@Base+0xa2fd8>) │ │ │ │ mov.w r8, #7 │ │ │ │ str r0, [sp, #0] │ │ │ │ add r2, pc │ │ │ │ str r3, [sp, #4] │ │ │ │ @@ -677436,29 +677436,29 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #36] @ (25e7e0 >::_M_default_append(unsigned int)@@Base+0xa2ff0>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 25e250 >::_M_default_append(unsigned int)@@Base+0xa2a60> │ │ │ │ - lsls r0, r3, #16 │ │ │ │ + lsls r4, r3, #16 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r0, #19 │ │ │ │ + lsls r4, r0, #19 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r3, #2 │ │ │ │ + lsls r4, r3, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25e6ec >::_M_default_append(unsigned int)@@Base+0xa2efc> │ │ │ │ + b.n 25e6f4 >::_M_default_append(unsigned int)@@Base+0xa2f04> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r3, #18 │ │ │ │ + lsls r2, r4, #18 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r7, #20 │ │ │ │ + lsls r4, r7, #20 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r3, #1 │ │ │ │ + lsls r4, r3, #1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25e67c >::_M_default_append(unsigned int)@@Base+0xa2e8c> │ │ │ │ + b.n 25e684 >::_M_default_append(unsigned int)@@Base+0xa2e94> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 25e184 >::_M_default_append(unsigned int)@@Base+0xa2994> │ │ │ │ @@ -677479,16 +677479,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - vshr.u32 q8, , #4 │ │ │ │ - b.n 25e610 >::_M_default_append(unsigned int)@@Base+0xa2e20> │ │ │ │ + movs r0, r0 │ │ │ │ + lsls r2, r6, #1 │ │ │ │ + b.n 25e618 >::_M_default_append(unsigned int)@@Base+0xa2e28> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ vldr d8, [r3] │ │ │ │ @@ -677568,17 +677569,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - lsls r6, r4, #15 │ │ │ │ + lsls r2, r5, #15 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25e510 >::_M_default_append(unsigned int)@@Base+0xa2d20> │ │ │ │ + b.n 25e518 >::_M_default_append(unsigned int)@@Base+0xa2d28> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -677605,17 +677606,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ - lsls r6, r1, #14 │ │ │ │ + lsls r2, r2, #14 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25e4b8 >::_M_default_append(unsigned int)@@Base+0xa2cc8> │ │ │ │ + b.n 25e4c0 >::_M_default_append(unsigned int)@@Base+0xa2cd0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (25e9ec >::_M_default_append(unsigned int)@@Base+0xa31fc>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -677654,15 +677655,15 @@ │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ @ instruction: 0xf7ae007c │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r4, r2, #13 │ │ │ │ + lsls r0, r3, #13 │ │ │ │ lsls r2, r6, #1 │ │ │ │ @ instruction: 0xf776007c │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -677718,17 +677719,17 @@ │ │ │ │ ldr r0, [pc, #20] @ (25eaa4 >::_M_default_append(unsigned int)@@Base+0xa32b4>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - lsls r2, r5, #9 │ │ │ │ + lsls r6, r5, #9 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25e394 >::_M_default_append(unsigned int)@@Base+0xa2ba4> │ │ │ │ + b.n 25e39c >::_M_default_append(unsigned int)@@Base+0xa2bac> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #512] @ (25ecb8 >::_M_default_append(unsigned int)@@Base+0xa34c8>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -677932,55 +677933,55 @@ │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #169 @ 0xa9 │ │ │ │ @ instruction: 0xf68a007c │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r4, r7, #8 │ │ │ │ + lsls r0, r0, #9 │ │ │ │ lsls r2, r6, #1 │ │ │ │ vmaxnm.f16 , , │ │ │ │ - lsls r2, r6, #9 │ │ │ │ + lsls r6, r6, #9 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsls r0, r5, #8 │ │ │ │ + lsls r4, r5, #8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ lsls r3, r5, #7 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r5, #6 │ │ │ │ + lsls r2, r6, #6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f450 >::_M_default_append(unsigned int)@@Base+0xa3c60> │ │ │ │ + b.n 25f458 >::_M_default_append(unsigned int)@@Base+0xa3c68> │ │ │ │ lsls r7, r5, #1 │ │ │ │ @ instruction: 0xf5f0007c │ │ │ │ - lsls r4, r7, #5 │ │ │ │ + lsls r0, r0, #6 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f3f8 >::_M_default_append(unsigned int)@@Base+0xa3c08> │ │ │ │ + b.n 25f400 >::_M_default_append(unsigned int)@@Base+0xa3c10> │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldc2l 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ stc2 15, cr15, [r9, #1020] @ 0x3fc │ │ │ │ - lsls r0, r0, #5 │ │ │ │ + lsls r4, r0, #5 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f390 >::_M_default_append(unsigned int)@@Base+0xa3ba0> │ │ │ │ + b.n 25f398 >::_M_default_append(unsigned int)@@Base+0xa3ba8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r0, r5, #4 │ │ │ │ + lsls r4, r5, #4 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f368 >::_M_default_append(unsigned int)@@Base+0xa3b78> │ │ │ │ + b.n 25f370 >::_M_default_append(unsigned int)@@Base+0xa3b80> │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldc2l 15, cr15, [r3], #1020 @ 0x3fc │ │ │ │ stc2 15, cr15, [sp], #-1020 @ 0xfffffc04 │ │ │ │ - lsls r6, r5, #2 │ │ │ │ + lsls r2, r6, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f284 >::_M_default_append(unsigned int)@@Base+0xa3a94> │ │ │ │ + b.n 25f28c >::_M_default_append(unsigned int)@@Base+0xa3a9c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r2, #2 │ │ │ │ + lsls r2, r3, #2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f25c >::_M_default_append(unsigned int)@@Base+0xa3a6c> │ │ │ │ + b.n 25f264 >::_M_default_append(unsigned int)@@Base+0xa3a74> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r2, r7, #1 │ │ │ │ + lsls r6, r7, #1 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - b.n 25f228 >::_M_default_append(unsigned int)@@Base+0xa3a38> │ │ │ │ + b.n 25f230 >::_M_default_append(unsigned int)@@Base+0xa3a40> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 25eaa8 >::_M_default_append(unsigned int)@@Base+0xa32b8> │ │ │ │ @@ -678000,16 +678001,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - vshr.u32 q0, , #22 │ │ │ │ - b.n 25f0d4 >::_M_default_append(unsigned int)@@Base+0xa38e4> │ │ │ │ + vshr.u32 q0, , #18 │ │ │ │ + b.n 25f0dc >::_M_default_append(unsigned int)@@Base+0xa38ec> │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -678062,15 +678063,15 @@ │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ @ instruction: 0xf39a007c │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - vshr.u32 q0, , #12 │ │ │ │ + vshr.u32 q0, , #8 │ │ │ │ @ instruction: 0xf362007c │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r5, r0 │ │ │ │ mov r4, r3 │ │ │ │ @@ -678099,16 +678100,16 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #16] @ (25ee6c >::_M_default_append(unsigned int)@@Base+0xa367c>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ - vqadd.u8 q8, q7, │ │ │ │ - b.n 25efc4 >::_M_default_append(unsigned int)@@Base+0xa37d4> │ │ │ │ + vqadd.u16 q8, q1, │ │ │ │ + b.n 25efcc >::_M_default_append(unsigned int)@@Base+0xa37dc> │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3896] @ 0xf38 │ │ │ │ mov r6, r2 │ │ │ │ @@ -678625,88 +678626,88 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ ... │ │ │ │ @ instruction: 0xf2b8007c │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - mcr2 0, 4, r0, cr0, cr1, {3} │ │ │ │ - svc 218 @ 0xda │ │ │ │ + mcr2 0, 4, r0, cr4, cr1, {3} │ │ │ │ + svc 222 @ 0xde │ │ │ │ lsls r7, r5, #1 │ │ │ │ - mrc2 0, 2, r0, cr6, cr1, {3} │ │ │ │ - svc 176 @ 0xb0 │ │ │ │ + mrc2 0, 2, r0, cr10, cr1, {3} │ │ │ │ + svc 180 @ 0xb4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ rsbs r0, r0, #124 @ 0x7c │ │ │ │ - mcr2 0, 0, r0, cr2, cr1, {3} │ │ │ │ - svc 92 @ 0x5c │ │ │ │ + mcr2 0, 0, r0, cr6, cr1, {3} │ │ │ │ + svc 96 @ 0x60 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stc2l 0, cr0, [r4, #452]! @ 0x1c4 │ │ │ │ - svc 62 @ 0x3e │ │ │ │ + stc2l 0, cr0, [r8, #452]! @ 0x1c4 │ │ │ │ + svc 66 @ 0x42 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stc2 0, cr0, [r8, #452] @ 0x1c4 │ │ │ │ - stc2 0, cr0, [r0, #452]! @ 0x1c4 │ │ │ │ - stc2l 0, cr0, [r6, #-452]! @ 0xfffffe3c │ │ │ │ - udf #194 @ 0xc2 │ │ │ │ + stc2 0, cr0, [ip, #452] @ 0x1c4 │ │ │ │ + stc2 0, cr0, [r4, #452]! @ 0x1c4 │ │ │ │ + stc2l 0, cr0, [sl, #-452]! @ 0xfffffe3c │ │ │ │ + udf #198 @ 0xc6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stc2l 0, cr0, [ip, #-452] @ 0xfffffe3c │ │ │ │ - udf #168 @ 0xa8 │ │ │ │ + ldc2l 0, cr0, [r0, #-452] @ 0xfffffe3c │ │ │ │ + udf #172 @ 0xac │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldc2 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ - ldc2l 0, cr0, [r0, #-452]! @ 0xfffffe3c │ │ │ │ - stc2l 0, cr0, [r6, #-452] @ 0xfffffe3c │ │ │ │ - @ instruction: 0xfbc20071 │ │ │ │ - ble.n 25f48c >::_M_default_append(unsigned int)@@Base+0xa3c9c> │ │ │ │ + ldc2l 0, cr0, [r4, #-452]! @ 0xfffffe3c │ │ │ │ + stc2l 0, cr0, [sl, #-452] @ 0xfffffe3c │ │ │ │ + @ instruction: 0xfbc60071 │ │ │ │ + ble.n 25f494 >::_M_default_append(unsigned int)@@Base+0xa3ca4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfba80071 │ │ │ │ - ble.n 25f460 >::_M_default_append(unsigned int)@@Base+0xa3c70> │ │ │ │ + @ instruction: 0xfbac0071 │ │ │ │ + ble.n 25f468 >::_M_default_append(unsigned int)@@Base+0xa3c78> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r1, [sp, #112] @ 0x70 │ │ │ │ + ldr r1, [sp, #128] @ 0x80 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfb720071 │ │ │ │ - bgt.n 25f400 >::_M_default_append(unsigned int)@@Base+0xa3c10> │ │ │ │ + @ instruction: 0xfb760071 │ │ │ │ + bgt.n 25f408 >::_M_default_append(unsigned int)@@Base+0xa3c18> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfb560071 │ │ │ │ - bgt.n 25f3d0 >::_M_default_append(unsigned int)@@Base+0xa3be0> │ │ │ │ + @ instruction: 0xfb5a0071 │ │ │ │ + bgt.n 25f3d8 >::_M_default_append(unsigned int)@@Base+0xa3be8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r0, [sp, #688] @ 0x2b0 │ │ │ │ + ldr r0, [sp, #704] @ 0x2c0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfb2a0071 │ │ │ │ - bgt.n 25f384 >::_M_default_append(unsigned int)@@Base+0xa3b94> │ │ │ │ + @ instruction: 0xfb2e0071 │ │ │ │ + bgt.n 25f38c >::_M_default_append(unsigned int)@@Base+0xa3b9c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r0, #5 │ │ │ │ + asrs r4, r0, #5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xfafe0071 │ │ │ │ - bgt.n 25f538 >::_M_default_append(unsigned int)@@Base+0xa3d48> │ │ │ │ + @ instruction: 0xfb020071 │ │ │ │ + bgt.n 25f540 >::_M_default_append(unsigned int)@@Base+0xa3d50> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfae20071 │ │ │ │ - bgt.n 25f508 >::_M_default_append(unsigned int)@@Base+0xa3d18> │ │ │ │ + @ instruction: 0xfae60071 │ │ │ │ + bgt.n 25f510 >::_M_default_append(unsigned int)@@Base+0xa3d20> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfaba0071 │ │ │ │ - bgt.n 25f4c0 >::_M_default_append(unsigned int)@@Base+0xa3cd0> │ │ │ │ + @ instruction: 0xfabe0071 │ │ │ │ + bgt.n 25f4c8 >::_M_default_append(unsigned int)@@Base+0xa3cd8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r3, sp, #296 @ 0x128 │ │ │ │ + add r3, sp, #312 @ 0x138 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfa880071 │ │ │ │ - blt.n 25f468 >::_M_default_append(unsigned int)@@Base+0xa3c78> │ │ │ │ + @ instruction: 0xfa8c0071 │ │ │ │ + blt.n 25f470 >::_M_default_append(unsigned int)@@Base+0xa3c80> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfa6a0071 │ │ │ │ - blt.n 25f430 >::_M_default_append(unsigned int)@@Base+0xa3c40> │ │ │ │ + @ instruction: 0xfa6e0071 │ │ │ │ + blt.n 25f438 >::_M_default_append(unsigned int)@@Base+0xa3c48> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r3, sp, #120 @ 0x78 │ │ │ │ + add r3, sp, #136 @ 0x88 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfa3c0071 │ │ │ │ - blt.n 25f3e4 >::_M_default_append(unsigned int)@@Base+0xa3bf4> │ │ │ │ + @ instruction: 0xfa400071 │ │ │ │ + blt.n 25f3ec >::_M_default_append(unsigned int)@@Base+0xa3bfc> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xfa140071 │ │ │ │ - blt.n 25f59c >::_M_default_append(unsigned int)@@Base+0xa3dac> │ │ │ │ + @ instruction: 0xfa180071 │ │ │ │ + blt.n 25f5a4 >::_M_default_append(unsigned int)@@Base+0xa3db4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr??.w r0, [r6, #113] @ 0x71 │ │ │ │ - @ instruction: 0xfa400071 │ │ │ │ - vst1.8 @ instruction: 0xf9ce0071 │ │ │ │ - blt.n 25f520 >::_M_default_append(unsigned int)@@Base+0xa3d30> │ │ │ │ + ldr??.w r0, [sl, #113] @ 0x71 │ │ │ │ + @ instruction: 0xfa440071 │ │ │ │ + ldr??.w r0, [r2, #113] @ 0x71 │ │ │ │ + blt.n 25f528 >::_M_default_append(unsigned int)@@Base+0xa3d38> │ │ │ │ lsls r7, r5, #1 │ │ │ │ mov r2, r0 │ │ │ │ movs r1, #2 │ │ │ │ mov r0, r7 │ │ │ │ bl 619d08 │ │ │ │ mov r4, r0 │ │ │ │ cmp r0, #1 │ │ │ │ @@ -679262,101 +679263,101 @@ │ │ │ │ mov r0, r5 │ │ │ │ vadd.f64 d7, d8, d7 │ │ │ │ vstr d7, [sp, #56] @ 0x38 │ │ │ │ bl 62f4bc │ │ │ │ vldr d7, [sp, #56] @ 0x38 │ │ │ │ vmul.f64 d1, d7, d0 │ │ │ │ b.n 25f7ee >::_M_default_append(unsigned int)@@Base+0xa3ffe> │ │ │ │ - ldrh.w r0, [ip, #113] @ 0x71 │ │ │ │ - bge.n 25fb1c >::_M_default_append(unsigned int)@@Base+0xa432c> │ │ │ │ + str.w r0, [r0, #113] @ 0x71 │ │ │ │ + bge.n 25fb24 >::_M_default_append(unsigned int)@@Base+0xa4334> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r7, #160 @ 0xa0 │ │ │ │ + adds r7, #164 @ 0xa4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r7, #144 @ 0x90 │ │ │ │ + adds r7, #148 @ 0x94 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r5, #20] │ │ │ │ + str r4, [r5, #20] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r4, #20] │ │ │ │ + str r2, [r5, #20] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r5, [sp, #176] @ 0xb0 │ │ │ │ + ldr r5, [sp, #192] @ 0xc0 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r2, r4, #4 │ │ │ │ + subs r6, r4, #4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r2, [r2, r2] │ │ │ │ + ldrsh r6, [r2, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh.w r0, [r8, #113] @ 0x71 │ │ │ │ - asrs r4, r6 │ │ │ │ + strh.w r0, [ip, #113] @ 0x71 │ │ │ │ + asrs r0, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r1, pc, #824 @ (adr r1, 25fe50 >::_M_default_append(unsigned int)@@Base+0xa4660>) │ │ │ │ + add r1, pc, #840 @ (adr r1, 25fe60 >::_M_default_append(unsigned int)@@Base+0xa4670>) │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r2, r2, #24 │ │ │ │ + lsrs r6, r2, #24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf7b60071 │ │ │ │ - bls.n 25fb44 >::_M_default_append(unsigned int)@@Base+0xa4354> │ │ │ │ + @ instruction: 0xf7ba0071 │ │ │ │ + bls.n 25fb4c >::_M_default_append(unsigned int)@@Base+0xa435c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf7980071 │ │ │ │ - bhi.n 25fb10 >::_M_default_append(unsigned int)@@Base+0xa4320> │ │ │ │ + @ instruction: 0xf79c0071 │ │ │ │ + bhi.n 25fb18 >::_M_default_append(unsigned int)@@Base+0xa4328> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf77a0071 │ │ │ │ - bhi.n 25fadc >::_M_default_append(unsigned int)@@Base+0xa42ec> │ │ │ │ + @ instruction: 0xf77e0071 │ │ │ │ + bhi.n 25fae4 >::_M_default_append(unsigned int)@@Base+0xa42f4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r0, #16 │ │ │ │ + asrs r4, r0, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf7280071 │ │ │ │ - bhi.n 25fa44 >::_M_default_append(unsigned int)@@Base+0xa4254> │ │ │ │ + @ instruction: 0xf72c0071 │ │ │ │ + bhi.n 25fa4c >::_M_default_append(unsigned int)@@Base+0xa425c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf70a0071 │ │ │ │ - bhi.n 25fc10 >::_M_default_append(unsigned int)@@Base+0xa4420> │ │ │ │ + @ instruction: 0xf70e0071 │ │ │ │ + bhi.n 25fc18 >::_M_default_append(unsigned int)@@Base+0xa4428> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf6d80071 │ │ │ │ - bhi.n 25fbb4 >::_M_default_append(unsigned int)@@Base+0xa43c4> │ │ │ │ + @ instruction: 0xf6dc0071 │ │ │ │ + bhi.n 25fbbc >::_M_default_append(unsigned int)@@Base+0xa43cc> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subw r0, r6, #2161 @ 0x871 │ │ │ │ - bhi.n 25fb58 >::_M_default_append(unsigned int)@@Base+0xa4368> │ │ │ │ + subw r0, sl, #2161 @ 0x871 │ │ │ │ + bhi.n 25fb60 >::_M_default_append(unsigned int)@@Base+0xa4370> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf6740071 │ │ │ │ - bvc.n 25fafc >::_M_default_append(unsigned int)@@Base+0xa430c> │ │ │ │ + @ instruction: 0xf6780071 │ │ │ │ + bvc.n 25fb04 >::_M_default_append(unsigned int)@@Base+0xa4314> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r4, #12 │ │ │ │ + asrs r4, r4, #12 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf63c0071 │ │ │ │ - bvc.n 25fa9c >::_M_default_append(unsigned int)@@Base+0xa42ac> │ │ │ │ + movw r0, #2161 @ 0x871 │ │ │ │ + bvc.n 25faa4 >::_M_default_append(unsigned int)@@Base+0xa42b4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsh r0, [r2, r1] │ │ │ │ + ldrsh r4, [r2, r1] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add.w r0, r6, #15794176 @ 0xf10000 │ │ │ │ - bvs.n 25fc3c >::_M_default_append(unsigned int)@@Base+0xa444c> │ │ │ │ + add.w r0, sl, #15794176 @ 0xf10000 │ │ │ │ + bvs.n 25fc44 >::_M_default_append(unsigned int)@@Base+0xa4454> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf4ea0071 │ │ │ │ - bvs.n 25fc0c >::_M_default_append(unsigned int)@@Base+0xa441c> │ │ │ │ + @ instruction: 0xf4ee0071 │ │ │ │ + bvs.n 25fc14 >::_M_default_append(unsigned int)@@Base+0xa4424> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf4bc0071 │ │ │ │ - bvs.n 25fbb8 >::_M_default_append(unsigned int)@@Base+0xa43c8> │ │ │ │ + @ instruction: 0xf4c00071 │ │ │ │ + bvs.n 25fbc0 >::_M_default_append(unsigned int)@@Base+0xa43d0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - eor.w r0, r2, #15794176 @ 0xf10000 │ │ │ │ - bpl.n 25fb4c >::_M_default_append(unsigned int)@@Base+0xa435c> │ │ │ │ + eor.w r0, r6, #15794176 @ 0xf10000 │ │ │ │ + bpl.n 25fb54 >::_M_default_append(unsigned int)@@Base+0xa4364> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - orrs.w r0, r8, #15794176 @ 0xf10000 │ │ │ │ - bpl.n 25fb00 >::_M_default_append(unsigned int)@@Base+0xa4310> │ │ │ │ + orrs.w r0, ip, #15794176 @ 0xf10000 │ │ │ │ + bpl.n 25fb08 >::_M_default_append(unsigned int)@@Base+0xa4318> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bics.w r0, r0, #15794176 @ 0xf10000 │ │ │ │ - bpl.n 25fab8 >::_M_default_append(unsigned int)@@Base+0xa42c8> │ │ │ │ + bics.w r0, r4, #15794176 @ 0xf10000 │ │ │ │ + bpl.n 25fac0 >::_M_default_append(unsigned int)@@Base+0xa42d0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf3f80071 │ │ │ │ - bpl.n 25fc50 >::_M_default_append(unsigned int)@@Base+0xa4460> │ │ │ │ + @ instruction: 0xf3fc0071 │ │ │ │ + bpl.n 25fc58 >::_M_default_append(unsigned int)@@Base+0xa4468> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf3ae0071 │ │ │ │ - bpl.n 25fbc4 >::_M_default_append(unsigned int)@@Base+0xa43d4> │ │ │ │ + @ instruction: 0xf3b20071 │ │ │ │ + bpl.n 25fbcc >::_M_default_append(unsigned int)@@Base+0xa43dc> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf3060071 │ │ │ │ - @ instruction: 0xf3100071 │ │ │ │ - bmi.n 25fc94 >::_M_default_append(unsigned int)@@Base+0xa44a4> │ │ │ │ + @ instruction: 0xf30a0071 │ │ │ │ + @ instruction: 0xf3140071 │ │ │ │ + bmi.n 25fc9c >::_M_default_append(unsigned int)@@Base+0xa44ac> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf2ee0071 │ │ │ │ - bmi.n 25fc58 >::_M_default_append(unsigned int)@@Base+0xa4468> │ │ │ │ + @ instruction: 0xf2f20071 │ │ │ │ + bmi.n 25fc60 >::_M_default_append(unsigned int)@@Base+0xa4470> │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #12 │ │ │ │ @@ -679457,16 +679458,16 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #12] @ (25fd10 >::_M_default_append(unsigned int)@@Base+0xa4520>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 25fcb8 >::_M_default_append(unsigned int)@@Base+0xa44c8> │ │ │ │ - @ instruction: 0xf0a80071 │ │ │ │ - bcs.n 25fd1c >::_M_default_append(unsigned int)@@Base+0xa452c> │ │ │ │ + @ instruction: 0xf0ac0071 │ │ │ │ + bcs.n 25fd24 >::_M_default_append(unsigned int)@@Base+0xa4534> │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1048] @ 260140 >::_M_default_append(unsigned int)@@Base+0xa4950> │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ @@ -679859,90 +679860,90 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ b.n 25f974 >::_M_default_append(unsigned int)@@Base+0xa4184> │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bics.w r0, sl, #113 @ 0x71 │ │ │ │ + bics.w r0, lr, #113 @ 0x71 │ │ │ │ mcr2 15, 3, pc, cr3, cr15, {7} @ │ │ │ │ - @ instruction: 0xf0be0071 │ │ │ │ - bics.w r0, r8, #113 @ 0x71 │ │ │ │ + @ instruction: 0xf0c20071 │ │ │ │ + bics.w r0, ip, #113 @ 0x71 │ │ │ │ lsls r3, r7, #17 │ │ │ │ movs r0, r0 │ │ │ │ - vshr.s32 q8, , #20 │ │ │ │ - bne.n 2601f4 >::_M_default_append(unsigned int)@@Base+0xa4a04> │ │ │ │ + vshr.s32 q8, , #16 │ │ │ │ + bne.n 2601fc >::_M_default_append(unsigned int)@@Base+0xa4a0c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ b.n 260864 >::_M_default_append(unsigned int)@@Base+0xa5074> │ │ │ │ lsls r4, r7, #1 │ │ │ │ - vshr.s32 q0, , #10 │ │ │ │ - bne.n 260194 >::_M_default_append(unsigned int)@@Base+0xa49a4> │ │ │ │ + vshr.s32 q0, , #6 │ │ │ │ + bne.n 26019c >::_M_default_append(unsigned int)@@Base+0xa49ac> │ │ │ │ lsls r7, r5, #1 │ │ │ │ @ instruction: 0xef91ffff │ │ │ │ vrecps.f32 , , │ │ │ │ - vqadd.s64 q8, q4, │ │ │ │ - beq.n 260128 >::_M_default_append(unsigned int)@@Base+0xa4938> │ │ │ │ + vqadd.s64 q8, q6, │ │ │ │ + beq.n 260130 >::_M_default_append(unsigned int)@@Base+0xa4940> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vqadd.s16 q8, q7, │ │ │ │ - beq.n 2600fc >::_M_default_append(unsigned int)@@Base+0xa490c> │ │ │ │ + vqadd.s32 q8, q1, │ │ │ │ + beq.n 260104 >::_M_default_append(unsigned int)@@Base+0xa4914> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r4, r3, #26 │ │ │ │ + lsls r0, r4, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - and.w r0, r4, #113 @ 0x71 │ │ │ │ - lsls r0, r6, #26 │ │ │ │ + and.w r0, r8, #113 @ 0x71 │ │ │ │ + lsls r4, r6, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vshr.s32 q8, , #30 │ │ │ │ - mcr 0, 6, r0, cr10, cr1, {3} │ │ │ │ - beq.n 2601ec >::_M_default_append(unsigned int)@@Base+0xa49fc> │ │ │ │ + vshr.s32 q8, , #26 │ │ │ │ + mcr 0, 6, r0, cr14, cr1, {3} │ │ │ │ + beq.n 2601f4 >::_M_default_append(unsigned int)@@Base+0xa4a04> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - mrc 0, 5, r0, cr0, cr1, {3} │ │ │ │ - beq.n 2601c0 >::_M_default_append(unsigned int)@@Base+0xa49d0> │ │ │ │ + mrc 0, 5, r0, cr4, cr1, {3} │ │ │ │ + beq.n 2601c8 >::_M_default_append(unsigned int)@@Base+0xa49d8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vshr.s16 q0, , #8 │ │ │ │ - lsls r4, r1, #26 │ │ │ │ + vshr.s16 q0, , #4 │ │ │ │ + lsls r0, r2, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mcr 0, 3, r0, cr0, cr1, {3} │ │ │ │ - ldmia r7, {r2, r3, r4, r5, r7} │ │ │ │ + mcr 0, 3, r0, cr4, cr1, {3} │ │ │ │ + ldmia r7, {r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vqadd.s16 q8, q7, │ │ │ │ - ldr r2, [sp, #424] @ 0x1a8 │ │ │ │ + vqadd.s32 q8, q1, │ │ │ │ + ldr r2, [sp, #440] @ 0x1b8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mcr 0, 0, r0, cr12, cr1, {3} │ │ │ │ - ldmia r7!, {r3, r5, r6} │ │ │ │ + mrc 0, 0, r0, cr0, cr1, {3} │ │ │ │ + ldmia r7!, {r2, r3, r5, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stcl 0, cr0, [lr, #452]! @ 0x1c4 │ │ │ │ - ldmia r7!, {r3, r6} │ │ │ │ + ldcl 0, cr0, [r2, #452]! @ 0x1c4 │ │ │ │ + ldmia r7!, {r2, r3, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r6, #24 │ │ │ │ + lsls r2, r7, #24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vqadd.s16 q0, q2, │ │ │ │ - stc 0, cr0, [r8, #452]! @ 0x1c4 │ │ │ │ - ldmia r7!, {r2} │ │ │ │ + vqadd.s16 q0, q4, │ │ │ │ + stc 0, cr0, [ip, #452]! @ 0x1c4 │ │ │ │ + ldmia r7!, {r3} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - mrc 0, 7, r0, cr6, cr1, {3} │ │ │ │ - vqadd.s32 q0, q4, │ │ │ │ - stcl 0, cr0, [r0, #-452]! @ 0xfffffe3c │ │ │ │ - ldmia r6!, {r2, r3, r4, r5, r7} │ │ │ │ + mrc 0, 7, r0, cr10, cr1, {3} │ │ │ │ + vqadd.s32 q0, q6, │ │ │ │ + stcl 0, cr0, [r4, #-452]! @ 0xfffffe3c │ │ │ │ + ldmia r6, {r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r4, r0, #19 │ │ │ │ + lsrs r0, r1, #19 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vqadd.s8 q0, q5, │ │ │ │ - stc 0, cr0, [r6, #-452]! @ 0xfffffe3c │ │ │ │ - ldmia r6!, {r1, r7} │ │ │ │ + vqadd.s8 q0, q7, │ │ │ │ + stc 0, cr0, [sl, #-452]! @ 0xfffffe3c │ │ │ │ + ldmia r6!, {r1, r2, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - mrc 0, 7, r0, cr2, cr1, {3} │ │ │ │ - vqadd.s64 q0, q4, │ │ │ │ - stcl 0, cr0, [ip], #452 @ 0x1c4 │ │ │ │ - ldmia r6, {r3, r6} │ │ │ │ + mrc 0, 7, r0, cr6, cr1, {3} │ │ │ │ + vqadd.s64 q0, q6, │ │ │ │ + ldcl 0, cr0, [r0], #452 @ 0x1c4 │ │ │ │ + ldmia r6, {r2, r3, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r6, r7, r2 │ │ │ │ + adds r2, r0, r3 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vqadd.s16 q0, q6, │ │ │ │ - stc 0, cr0, [ip], #452 @ 0x1c4 │ │ │ │ - ldmia r6!, {r3} │ │ │ │ + vqadd.s32 q0, q0, │ │ │ │ + ldc 0, cr0, [r0], #452 @ 0x1c4 │ │ │ │ + ldmia r6!, {r2, r3} │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 25fd14 >::_M_default_append(unsigned int)@@Base+0xa4524> │ │ │ │ @@ -679962,16 +679963,16 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - adcs.w r0, sl, r1, ror #1 │ │ │ │ - ldmia r4, {r1, r2, r4, r5, r7} │ │ │ │ + adcs.w r0, lr, r1, ror #1 │ │ │ │ + ldmia r4, {r1, r3, r4, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 4fc868 │ │ │ │ @@ -680012,16 +680013,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - stcl 0, cr0, [r8, #-452] @ 0xfffffe3c │ │ │ │ - ldmia r4, {r4, r5} │ │ │ │ + stcl 0, cr0, [ip, #-452] @ 0xfffffe3c │ │ │ │ + ldmia r4, {r2, r4, r5} │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -680049,16 +680050,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - stcl 0, cr0, [ip], #452 @ 0x1c4 │ │ │ │ - ldmia r3!, {r2, r4, r6, r7} │ │ │ │ + ldcl 0, cr0, [r0], #452 @ 0x1c4 │ │ │ │ + ldmia r3, {r3, r4, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (2603b8 >::_M_default_append(unsigned int)@@Base+0xa4bc8>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -680099,15 +680100,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ble.n 260388 >::_M_default_append(unsigned int)@@Base+0xa4b98> │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stc 0, cr0, [lr], #452 @ 0x1c4 │ │ │ │ + ldc 0, cr0, [r2], #452 @ 0x1c4 │ │ │ │ ble.n 260320 >::_M_default_append(unsigned int)@@Base+0xa4b30> │ │ │ │ lsls r4, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3808] @ 0xee0 │ │ │ │ @@ -680710,23 +680711,23 @@ │ │ │ │ ... │ │ │ │ ble.n 260bbc >::_M_default_append(unsigned int)@@Base+0xa53cc> │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ble.n 260b84 >::_M_default_append(unsigned int)@@Base+0xa5394> │ │ │ │ lsls r4, r7, #1 │ │ │ │ - @ instruction: 0xeae80071 │ │ │ │ - ldmia r1, {r1, r2, r3, r6, r7} │ │ │ │ + @ instruction: 0xeaec0071 │ │ │ │ + ldmia r1, {r1, r4, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xeaca0071 │ │ │ │ - ldmia r1!, {r4, r5, r7} │ │ │ │ + @ instruction: 0xeace0071 │ │ │ │ + ldmia r1!, {r2, r4, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xeac40071 │ │ │ │ - ands.w r0, r0, r1, ror #1 │ │ │ │ - b.n 2606ec >::_M_default_append(unsigned int)@@Base+0xa4efc> │ │ │ │ + @ instruction: 0xeac80071 │ │ │ │ + ands.w r0, r4, r1, ror #1 │ │ │ │ + b.n 2606f4 >::_M_default_append(unsigned int)@@Base+0xa4f04> │ │ │ │ lsls r1, r6, #1 │ │ │ │ vcmpe.f64 d2, d6 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bge.n 260b32 >::_M_default_append(unsigned int)@@Base+0xa5342> │ │ │ │ vldr d6, [r0] │ │ │ │ vmls.f64 d6, d1, d5 │ │ │ │ vstr d6, [r0] │ │ │ │ @@ -681563,58 +681564,58 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2614f4 >::_M_default_append(unsigned int)@@Base+0xa5d04> │ │ │ │ orrs r5, r5 │ │ │ │ adds.w r6, ip, r2, asr #15 │ │ │ │ subs r7, #26 │ │ │ │ - blt.n 2615c0 >::_M_default_append(unsigned int)@@Base+0xa5dd0> │ │ │ │ - lsls r1, r6, #1 │ │ │ │ - revsh r2, r5 │ │ │ │ - lsls r7, r5, #1 │ │ │ │ - blt.n 2616bc >::_M_default_append(unsigned int)@@Base+0xa5ecc> │ │ │ │ + blt.n 2615c8 >::_M_default_append(unsigned int)@@Base+0xa5dd8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - rev16 r4, r3 │ │ │ │ + revsh r6, r5 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - blt.n 26167c >::_M_default_append(unsigned int)@@Base+0xa5e8c> │ │ │ │ + blt.n 2616c4 >::_M_default_append(unsigned int)@@Base+0xa5ed4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - rev r0, r7 │ │ │ │ + rev16 r0, r4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - blt.n 26164c >::_M_default_append(unsigned int)@@Base+0xa5e5c> │ │ │ │ + blt.n 261684 >::_M_default_append(unsigned int)@@Base+0xa5e94> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - rev r2, r3 │ │ │ │ + rev r4, r7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - blt.n 261610 >::_M_default_append(unsigned int)@@Base+0xa5e20> │ │ │ │ + blt.n 261654 >::_M_default_append(unsigned int)@@Base+0xa5e64> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cbnz r0, 26162e >::_M_default_append(unsigned int)@@Base+0xa5e3e> │ │ │ │ + rev r6, r3 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bge.n 2615e0 >::_M_default_append(unsigned int)@@Base+0xa5df0> │ │ │ │ + blt.n 261618 >::_M_default_append(unsigned int)@@Base+0xa5e28> │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbnz r4, 26162e >::_M_default_append(unsigned int)@@Base+0xa5e3e> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bge.n 2615b0 >::_M_default_append(unsigned int)@@Base+0xa5dc0> │ │ │ │ + bge.n 2615e8 >::_M_default_append(unsigned int)@@Base+0xa5df8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbnz r0, 261630 >::_M_default_append(unsigned int)@@Base+0xa5e40> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bge.n 261580 >::_M_default_append(unsigned int)@@Base+0xa5d90> │ │ │ │ + bge.n 2615b8 >::_M_default_append(unsigned int)@@Base+0xa5dc8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbnz r4, 261630 >::_M_default_append(unsigned int)@@Base+0xa5e40> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bge.n 261550 >::_M_default_append(unsigned int)@@Base+0xa5d60> │ │ │ │ + bge.n 261588 >::_M_default_append(unsigned int)@@Base+0xa5d98> │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbnz r0, 261632 >::_M_default_append(unsigned int)@@Base+0xa5e42> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bge.n 261520 >::_M_default_append(unsigned int)@@Base+0xa5d30> │ │ │ │ + bge.n 261558 >::_M_default_append(unsigned int)@@Base+0xa5d68> │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbnz r4, 261632 >::_M_default_append(unsigned int)@@Base+0xa5e42> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bge.n 2616f0 >::_M_default_append(unsigned int)@@Base+0xa5f00> │ │ │ │ + bge.n 261528 >::_M_default_append(unsigned int)@@Base+0xa5d38> │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbnz r0, 261634 >::_M_default_append(unsigned int)@@Base+0xa5e44> │ │ │ │ lsls r7, r5, #1 │ │ │ │ + bge.n 2616f8 >::_M_default_append(unsigned int)@@Base+0xa5f08> │ │ │ │ + lsls r1, r6, #1 │ │ │ │ + cbnz r4, 261634 >::_M_default_append(unsigned int)@@Base+0xa5e44> │ │ │ │ + lsls r7, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #712] @ (2618f8 >::_M_default_append(unsigned int)@@Base+0xa6108>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr r3, [pc, #712] @ (2618fc >::_M_default_append(unsigned int)@@Base+0xa610c>) │ │ │ │ @@ -681891,88 +681892,88 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #148 @ 0x94 │ │ │ │ ldmia r3!, {r1, r4} │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bls.n 2618d0 >::_M_default_append(unsigned int)@@Base+0xa60e0> │ │ │ │ + bls.n 2618d8 >::_M_default_append(unsigned int)@@Base+0xa60e8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stcl 15, cr15, [r1, #-1020]! @ 0xfffffc04 │ │ │ │ - bge.n 26195c >::_M_default_append(unsigned int)@@Base+0xa616c> │ │ │ │ + bge.n 261964 >::_M_default_append(unsigned int)@@Base+0xa6174> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bls.n 261898 >::_M_default_append(unsigned int)@@Base+0xa60a8> │ │ │ │ + bls.n 2618a0 >::_M_default_append(unsigned int)@@Base+0xa60b0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ lsls r5, r6, #11 │ │ │ │ movs r0, r0 │ │ │ │ - bls.n 2619cc >::_M_default_append(unsigned int)@@Base+0xa61dc> │ │ │ │ + bls.n 2619d4 >::_M_default_append(unsigned int)@@Base+0xa61e4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb842 │ │ │ │ + @ instruction: 0xb846 │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldmia r2!, {r3, r4, r5, r6} │ │ │ │ lsls r4, r7, #1 │ │ │ │ - bls.n 261970 >::_M_default_append(unsigned int)@@Base+0xa6180> │ │ │ │ + bls.n 261978 >::_M_default_append(unsigned int)@@Base+0xa6188> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb80e │ │ │ │ + @ instruction: 0xb812 │ │ │ │ lsls r7, r5, #1 │ │ │ │ mcrr 15, 15, pc, r1, cr15 @ │ │ │ │ @ instruction: 0xebd3ffff │ │ │ │ - bhi.n 261904 >::_M_default_append(unsigned int)@@Base+0xa6114> │ │ │ │ + bhi.n 26190c >::_M_default_append(unsigned int)@@Base+0xa611c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb7d0 │ │ │ │ + @ instruction: 0xb7d4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bhi.n 2618d8 >::_M_default_append(unsigned int)@@Base+0xa60e8> │ │ │ │ + bhi.n 2618e0 >::_M_default_append(unsigned int)@@Base+0xa60f0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb7b6 │ │ │ │ + @ instruction: 0xb7ba │ │ │ │ lsls r7, r5, #1 │ │ │ │ @ instruction: 0xeb35ffff │ │ │ │ @ instruction: 0xeaf3ffff │ │ │ │ - bhi.n 26186c >::_M_default_append(unsigned int)@@Base+0xa607c> │ │ │ │ + bhi.n 261874 >::_M_default_append(unsigned int)@@Base+0xa6084> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb778 │ │ │ │ + @ instruction: 0xb77c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bhi.n 261a40 >::_M_default_append(unsigned int)@@Base+0xa6250> │ │ │ │ + bhi.n 261a48 >::_M_default_append(unsigned int)@@Base+0xa6258> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb75e │ │ │ │ + @ instruction: 0xb762 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bhi.n 261954 >::_M_default_append(unsigned int)@@Base+0xa6164> │ │ │ │ + bls.n 26195c >::_M_default_append(unsigned int)@@Base+0xa616c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bls.n 2619a0 >::_M_default_append(unsigned int)@@Base+0xa61b0> │ │ │ │ + bls.n 2619a8 >::_M_default_append(unsigned int)@@Base+0xa61b8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bhi.n 2619c0 >::_M_default_append(unsigned int)@@Base+0xa61d0> │ │ │ │ + bhi.n 2619c8 >::_M_default_append(unsigned int)@@Base+0xa61d8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb716 │ │ │ │ + @ instruction: 0xb71a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bls.n 261980 >::_M_default_append(unsigned int)@@Base+0xa6190> │ │ │ │ + bls.n 261988 >::_M_default_append(unsigned int)@@Base+0xa6198> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bls.n 261a40 >::_M_default_append(unsigned int)@@Base+0xa6250> │ │ │ │ + bls.n 261a48 >::_M_default_append(unsigned int)@@Base+0xa6258> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvc.n 26195c >::_M_default_append(unsigned int)@@Base+0xa616c> │ │ │ │ + bvc.n 261964 >::_M_default_append(unsigned int)@@Base+0xa6174> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb6dc │ │ │ │ + @ instruction: 0xb6e0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bvc.n 261928 >::_M_default_append(unsigned int)@@Base+0xa6138> │ │ │ │ + bvc.n 261930 >::_M_default_append(unsigned int)@@Base+0xa6140> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb6bc │ │ │ │ + @ instruction: 0xb6c0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bls.n 2619e8 >::_M_default_append(unsigned int)@@Base+0xa61f8> │ │ │ │ + bls.n 2619f0 >::_M_default_append(unsigned int)@@Base+0xa6200> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bls.n 261898 >::_M_default_append(unsigned int)@@Base+0xa60a8> │ │ │ │ + bls.n 2618a0 >::_M_default_append(unsigned int)@@Base+0xa60b0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvc.n 2618ac >::_M_default_append(unsigned int)@@Base+0xa60bc> │ │ │ │ + bvc.n 2618b4 >::_M_default_append(unsigned int)@@Base+0xa60c4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb678 │ │ │ │ + @ instruction: 0xb67c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bls.n 261924 >::_M_default_append(unsigned int)@@Base+0xa6134> │ │ │ │ + bls.n 26192c >::_M_default_append(unsigned int)@@Base+0xa613c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bls.n 261a50 >::_M_default_append(unsigned int)@@Base+0xa6260> │ │ │ │ + bls.n 261a58 >::_M_default_append(unsigned int)@@Base+0xa6268> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvc.n 261a24 >::_M_default_append(unsigned int)@@Base+0xa6234> │ │ │ │ + bvc.n 261a2c >::_M_default_append(unsigned int)@@Base+0xa623c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb62c │ │ │ │ + @ instruction: 0xb630 │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 261620 >::_M_default_append(unsigned int)@@Base+0xa5e30> │ │ │ │ @@ -681993,17 +681994,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - bvs.n 261a80 >::_M_default_append(unsigned int)@@Base+0xa6290> │ │ │ │ + bvs.n 261a88 >::_M_default_append(unsigned int)@@Base+0xa6298> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r2, r4, r5, lr} │ │ │ │ + push {r3, r4, r5, lr} │ │ │ │ lsls r7, r5, #1 │ │ │ │ mov r0, r1 │ │ │ │ bx lr │ │ │ │ ldr.w ip, [r0, #88] @ 0x58 │ │ │ │ subs r3, r1, #1 │ │ │ │ push {r4, lr} │ │ │ │ subs r4, r2, #1 │ │ │ │ @@ -682260,27 +682261,27 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #32] @ (261cf0 >::_M_default_append(unsigned int)@@Base+0xa6500>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 261ca4 >::_M_default_append(unsigned int)@@Base+0xa64b4> │ │ │ │ nop │ │ │ │ - bvs.n 261db8 >::_M_default_append(unsigned int)@@Base+0xa65c8> │ │ │ │ + bvs.n 261dc0 >::_M_default_append(unsigned int)@@Base+0xa65d0> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvs.n 261d30 >::_M_default_append(unsigned int)@@Base+0xa6540> │ │ │ │ + bvs.n 261d38 >::_M_default_append(unsigned int)@@Base+0xa6548> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r3, pc, #808 @ (adr r3, 26200c >::_M_default_append(unsigned int)@@Base+0xa681c>) │ │ │ │ + add r3, pc, #824 @ (adr r3, 26201c >::_M_default_append(unsigned int)@@Base+0xa682c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bvs.n 261d04 >::_M_default_append(unsigned int)@@Base+0xa6514> │ │ │ │ + bvs.n 261d0c >::_M_default_append(unsigned int)@@Base+0xa651c> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r3, pc, #704 @ (adr r3, 261fac >::_M_default_append(unsigned int)@@Base+0xa67bc>) │ │ │ │ + add r3, pc, #720 @ (adr r3, 261fbc >::_M_default_append(unsigned int)@@Base+0xa67cc>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bpl.n 261ce0 >::_M_default_append(unsigned int)@@Base+0xa64f0> │ │ │ │ + bpl.n 261ce8 >::_M_default_append(unsigned int)@@Base+0xa64f8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r3, pc, #616 @ (adr r3, 261f5c >::_M_default_append(unsigned int)@@Base+0xa676c>) │ │ │ │ + add r3, pc, #632 @ (adr r3, 261f6c >::_M_default_append(unsigned int)@@Base+0xa677c>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r2, [r0, #84] @ 0x54 │ │ │ │ cmp r2, r1 │ │ │ │ bge.n 261d8e >::_M_default_append(unsigned int)@@Base+0xa659e> │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -682394,37 +682395,37 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #52] @ (261e48 >::_M_default_append(unsigned int)@@Base+0xa6658>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 261dbc >::_M_default_append(unsigned int)@@Base+0xa65cc> │ │ │ │ nop │ │ │ │ - bpl.n 261efc >::_M_default_append(unsigned int)@@Base+0xa670c> │ │ │ │ + bpl.n 261f04 >::_M_default_append(unsigned int)@@Base+0xa6714> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bpl.n 261ea4 >::_M_default_append(unsigned int)@@Base+0xa66b4> │ │ │ │ + bpl.n 261eac >::_M_default_append(unsigned int)@@Base+0xa66bc> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bpl.n 261e38 >::_M_default_append(unsigned int)@@Base+0xa6648> │ │ │ │ + bpl.n 261e40 >::_M_default_append(unsigned int)@@Base+0xa6650> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bpl.n 261e4c >::_M_default_append(unsigned int)@@Base+0xa665c> │ │ │ │ + bpl.n 261e54 >::_M_default_append(unsigned int)@@Base+0xa6664> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, pc, #712 @ (adr r2, 2620f8 >::_M_default_append(unsigned int)@@Base+0xa6908>) │ │ │ │ + add r2, pc, #728 @ (adr r2, 262108 >::_M_default_append(unsigned int)@@Base+0xa6918>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bmi.n 261de4 >::_M_default_append(unsigned int)@@Base+0xa65f4> │ │ │ │ + bmi.n 261dec >::_M_default_append(unsigned int)@@Base+0xa65fc> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bmi.n 261df8 >::_M_default_append(unsigned int)@@Base+0xa6608> │ │ │ │ + bmi.n 261e00 >::_M_default_append(unsigned int)@@Base+0xa6610> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, pc, #520 @ (adr r2, 262044 >::_M_default_append(unsigned int)@@Base+0xa6854>) │ │ │ │ + add r2, pc, #536 @ (adr r2, 262054 >::_M_default_append(unsigned int)@@Base+0xa6864>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bmi.n 261dd4 >::_M_default_append(unsigned int)@@Base+0xa65e4> │ │ │ │ + bmi.n 261ddc >::_M_default_append(unsigned int)@@Base+0xa65ec> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, pc, #432 @ (adr r2, 261ff4 >::_M_default_append(unsigned int)@@Base+0xa6804>) │ │ │ │ + add r2, pc, #448 @ (adr r2, 262004 >::_M_default_append(unsigned int)@@Base+0xa6814>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - bmi.n 261db0 >::_M_default_append(unsigned int)@@Base+0xa65c0> │ │ │ │ + bmi.n 261db8 >::_M_default_append(unsigned int)@@Base+0xa65c8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r2, pc, #344 @ (adr r2, 261fa4 >::_M_default_append(unsigned int)@@Base+0xa67b4>) │ │ │ │ + add r2, pc, #360 @ (adr r2, 261fb4 >::_M_default_append(unsigned int)@@Base+0xa67c4>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr.w lr, [r0, #88] @ 0x58 │ │ │ │ mov sl, r3 │ │ │ │ @@ -682561,25 +682562,25 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (261fe4 >::_M_default_append(unsigned int)@@Base+0xa67f4>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 261f88 >::_M_default_append(unsigned int)@@Base+0xa6798> │ │ │ │ - bmi.n 261fe8 >::_M_default_append(unsigned int)@@Base+0xa67f8> │ │ │ │ + bmi.n 261ff0 >::_M_default_append(unsigned int)@@Base+0xa6800> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcc.n 2620c4 >::_M_default_append(unsigned int)@@Base+0xa68d4> │ │ │ │ + bcc.n 2620cc >::_M_default_append(unsigned int)@@Base+0xa68dc> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r1, pc, #88 @ (adr r1, 262034 >::_M_default_append(unsigned int)@@Base+0xa6844>) │ │ │ │ + add r1, pc, #104 @ (adr r1, 262044 >::_M_default_append(unsigned int)@@Base+0xa6854>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r7, sp, #632 @ 0x278 │ │ │ │ + add r7, sp, #648 @ 0x288 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 261fe4 >::_M_default_append(unsigned int)@@Base+0xa67f4> │ │ │ │ + bcc.n 261fec >::_M_default_append(unsigned int)@@Base+0xa67fc> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r7, sp, #256 @ 0x100 │ │ │ │ + add r7, sp, #272 @ 0x110 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r5, r0 │ │ │ │ mov r6, r2 │ │ │ │ @@ -682769,43 +682770,43 @@ │ │ │ │ ldr r0, [pc, #72] @ (262210 >::_M_default_append(unsigned int)@@Base+0xa6a20>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 26206e >::_M_default_append(unsigned int)@@Base+0xa687e> │ │ │ │ mov.w r3, #256 @ 0x100 │ │ │ │ mov r5, r3 │ │ │ │ b.n 26208e >::_M_default_append(unsigned int)@@Base+0xa689e> │ │ │ │ - bcs.n 26211c >::_M_default_append(unsigned int)@@Base+0xa692c> │ │ │ │ + bcs.n 262124 >::_M_default_append(unsigned int)@@Base+0xa6934> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcs.n 2622a4 >::_M_default_append(unsigned int)@@Base+0xa6ab4> │ │ │ │ + bcs.n 2622ac >::_M_default_append(unsigned int)@@Base+0xa6abc> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r6, sp, #640 @ 0x280 │ │ │ │ + add r6, sp, #656 @ 0x290 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcs.n 2621f0 >::_M_default_append(unsigned int)@@Base+0xa6a00> │ │ │ │ + bcs.n 2621f8 >::_M_default_append(unsigned int)@@Base+0xa6a08> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcs.n 2621f0 >::_M_default_append(unsigned int)@@Base+0xa6a00> │ │ │ │ + bcs.n 2621f8 >::_M_default_append(unsigned int)@@Base+0xa6a08> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r7, [sp, #648] @ 0x288 │ │ │ │ + ldr r7, [sp, #664] @ 0x298 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r6, sp, #176 @ 0xb0 │ │ │ │ + add r6, sp, #192 @ 0xc0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bne.n 2622ec >::_M_default_append(unsigned int)@@Base+0xa6afc> │ │ │ │ + bne.n 2622f4 >::_M_default_append(unsigned int)@@Base+0xa6b04> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bne.n 26228c >::_M_default_append(unsigned int)@@Base+0xa6a9c> │ │ │ │ + bne.n 262294 >::_M_default_append(unsigned int)@@Base+0xa6aa4> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r5, sp, #536 @ 0x218 │ │ │ │ + add r5, sp, #552 @ 0x228 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bne.n 262260 >::_M_default_append(unsigned int)@@Base+0xa6a70> │ │ │ │ + bne.n 262268 >::_M_default_append(unsigned int)@@Base+0xa6a78> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #824] @ 0x338 │ │ │ │ + ldr r6, [sp, #840] @ 0x348 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r5, sp, #344 @ 0x158 │ │ │ │ + add r5, sp, #360 @ 0x168 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - beq.n 26220c >::_M_default_append(unsigned int)@@Base+0xa6a1c> │ │ │ │ + bne.n 262214 >::_M_default_append(unsigned int)@@Base+0xa6a24> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #640] @ 0x280 │ │ │ │ + ldr r6, [sp, #656] @ 0x290 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r4, [r0, #0] │ │ │ │ sub sp, #8 │ │ │ │ @@ -683003,39 +683004,39 @@ │ │ │ │ mov.w r5, #350 @ 0x15e │ │ │ │ adds r2, #1 │ │ │ │ ldr.w r0, [r1], #148 │ │ │ │ lsls r2, r2, #2 │ │ │ │ str r5, [sp, #0] │ │ │ │ bl 1c398 │ │ │ │ b.n 2623d6 >::_M_default_append(unsigned int)@@Base+0xa6be6> │ │ │ │ - beq.n 262508 >::_M_default_append(unsigned int)@@Base+0xa6d18> │ │ │ │ + beq.n 262510 >::_M_default_append(unsigned int)@@Base+0xa6d20> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - beq.n 262440 >::_M_default_append(unsigned int)@@Base+0xa6c50> │ │ │ │ + beq.n 262448 >::_M_default_append(unsigned int)@@Base+0xa6c58> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7, {r2, r5, r6, r7} │ │ │ │ + ldmia r7, {r3, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7, {r1, r2, r6, r7} │ │ │ │ + ldmia r7, {r1, r3, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7, {r1, r5, r7} │ │ │ │ + ldmia r7, {r1, r2, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7, {r2, r7} │ │ │ │ + ldmia r7, {r3, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7!, {r2, r5, r6} │ │ │ │ + ldmia r7!, {r3, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7!, {r1, r3, r4, r5} │ │ │ │ + ldmia r7!, {r1, r2, r3, r4, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r7!, {r1, r2, r3, r4} │ │ │ │ + ldmia r7!, {r1, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r6, {r1, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r6, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r6, {r1, r3, r4, r6, r7} │ │ │ │ + ldmia r6, {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r6, {r1, r6, r7} │ │ │ │ + ldmia r6, {r1, r2, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r6!, {r3, r5, r7} │ │ │ │ + ldmia r6!, {r2, r3, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ ldr r1, [r0, #44] @ 0x2c │ │ │ │ movs r2, #0 │ │ │ │ mov r3, r0 │ │ │ │ strd r2, r2, [r0, #16] │ │ │ │ str r2, [r0, #24] │ │ │ │ cbz r1, 262474 >::_M_default_append(unsigned int)@@Base+0xa6c84> │ │ │ │ @@ -683136,21 +683137,21 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - ldmia r5, {r1, r2, r4, r5, r7} │ │ │ │ + ldmia r5, {r1, r3, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r5!, {r7} │ │ │ │ + ldmia r5!, {r2, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r3, [sp, #128] @ 0x80 │ │ │ │ + ldr r3, [sp, #144] @ 0x90 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r1, sp, #672 @ 0x2a0 │ │ │ │ + add r1, sp, #688 @ 0x2b0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ mov r7, r1 │ │ │ │ ldr r1, [r0, #20] │ │ │ │ @@ -683285,25 +683286,25 @@ │ │ │ │ add.w r1, r6, r7, lsl #2 │ │ │ │ ldr.w r2, [r6], #4 │ │ │ │ str.w r2, [r3], #4 │ │ │ │ cmp r1, r6 │ │ │ │ bne.n 2626e4 >::_M_default_append(unsigned int)@@Base+0xa6ef4> │ │ │ │ b.n 26263c >::_M_default_append(unsigned int)@@Base+0xa6e4c> │ │ │ │ nop │ │ │ │ - ldmia r5!, {r4} │ │ │ │ + ldmia r5!, {r2, r4} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r1, sp, #312 @ 0x138 │ │ │ │ + add r1, sp, #328 @ 0x148 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r4, {r1, r3, r4} │ │ │ │ + ldmia r4, {r1, r2, r3, r4} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r4!, {r2, r3} │ │ │ │ + ldmia r4, {r4} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r1, [sp, #688] @ 0x2b0 │ │ │ │ + ldr r1, [sp, #704] @ 0x2c0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - add r0, sp, #208 @ 0xd0 │ │ │ │ + add r0, sp, #224 @ 0xe0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ movs r3, #0 │ │ │ │ @@ -683882,71 +683883,71 @@ │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ cbnz r0, 262d5e >::_M_default_append(unsigned int)@@Base+0xa756e> │ │ │ │ lsls r4, r7, #1 │ │ │ │ bl 524d22 │ │ │ │ bl 4c8d26 │ │ │ │ bl 4b8d2a │ │ │ │ - ldmia r2, {r1, r2, r4, r5, r6, r7} │ │ │ │ + ldmia r2!, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r5, r7} │ │ │ │ + ldmia r2!, {r1, r3, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r1!, {r4, r6, r7} │ │ │ │ + ldmia r1!, {r2, r4, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r6, pc, #48 @ (adr r6, 262d6c >::_M_default_append(unsigned int)@@Base+0xa757c>) │ │ │ │ + add r6, pc, #64 @ (adr r6, 262d7c >::_M_default_append(unsigned int)@@Base+0xa758c>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r1, {r1, r4, r5, r7} │ │ │ │ + ldmia r1, {r1, r2, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r5, pc, #952 @ (adr r5, 2630fc >::_M_default_append(unsigned int)@@Base+0xa790c>) │ │ │ │ + add r5, pc, #968 @ (adr r5, 26310c >::_M_default_append(unsigned int)@@Base+0xa791c>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r1, {r1, r2, r3, r7} │ │ │ │ + ldmia r1, {r1, r4, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r5, pc, #816 @ (adr r5, 26307c >::_M_default_append(unsigned int)@@Base+0xa788c>) │ │ │ │ + add r5, pc, #832 @ (adr r5, 26308c >::_M_default_append(unsigned int)@@Base+0xa789c>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r3, r5, r7} │ │ │ │ + ldmia r0!, {r1, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [sp, #320] @ 0x140 │ │ │ │ + str r6, [sp, #336] @ 0x150 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r0!, {r1, r4, r7} │ │ │ │ + ldmia r0!, {r1, r2, r4, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add r4, pc, #840 @ (adr r4, 2630a4 >::_M_default_append(unsigned int)@@Base+0xa78b4>) │ │ │ │ + add r4, pc, #856 @ (adr r4, 2630b4 >::_M_default_append(unsigned int)@@Base+0xa78c4>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r0!, {r1, r4, r6} │ │ │ │ + ldmia r0!, {r1, r2, r4, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r7!, {r1, r7} │ │ │ │ + stmia r7!, {r1, r2, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r7!, {r1, r2, r4, r5} │ │ │ │ + stmia r7!, {r1, r3, r4, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r6!, {r1, r2, r5, r7} │ │ │ │ + stmia r6!, {r1, r3, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [sp, #288] @ 0x120 │ │ │ │ + str r4, [sp, #304] @ 0x130 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r6!, {r1, r3, r7} │ │ │ │ + stmia r6!, {r1, r2, r3, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [sp, #176] @ 0xb0 │ │ │ │ + str r4, [sp, #192] @ 0xc0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r6!, {r2, r4, r5, r6} │ │ │ │ + stmia r6!, {r3, r4, r5, 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int)@@Base+0xa771c> │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -684133,31 +684134,31 @@ │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #40] @ (262f9c >::_M_default_append(unsigned int)@@Base+0xa77ac>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 262f3e >::_M_default_append(unsigned int)@@Base+0xa774e> │ │ │ │ - stmia r4!, {r1, r3, r4, r5, r7} │ │ │ │ - lsls r1, r6, #1 │ │ │ │ - stmia r4!, {r1, r4, r5, r6} │ │ │ │ + stmia r4!, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r3!, {r1, r3, r7} │ │ │ │ + stmia r4!, {r1, r2, r4, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmia r3!, {r1, r2, r3, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r1, [sp, #192] @ 0xc0 │ │ │ │ + stmia r3!, {r1, r4, r7} │ │ │ │ + lsls r1, r6, #1 │ │ │ │ + str r1, [sp, #208] @ 0xd0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r3, r5, r6} │ │ │ │ + stmia r3!, {r2, r3, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r1, [sp, #40] @ 0x28 │ │ │ │ + str r1, [sp, #56] @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r3!, {r1, r4, r6} │ │ │ │ + stmia r3!, {r1, r2, r4, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [sp, #976] @ 0x3d0 │ │ │ │ + str r0, [sp, #992] @ 0x3e0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ mov r9, r3 │ │ │ │ ldr r3, [r0, #24] │ │ │ │ @@ -684300,45 +684301,45 @@ │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #68] @ (263158 >::_M_default_append(unsigned int)@@Base+0xa7968>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 263086 >::_M_default_append(unsigned int)@@Base+0xa7896> │ │ │ │ - stmia r2!, {r1, r2, r4, r5, r7} │ │ │ │ + stmia r2!, {r1, r3, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r2!, {r3, r7} │ │ │ │ + stmia r2!, {r2, r3, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r4, r5} │ │ │ │ + stmia r2!, {r1, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r2!, {r1, r2, r6} │ │ │ │ + stmia r2!, {r1, r3, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r5, #62] @ 0x3e │ │ │ │ + ldrh r4, [r5, #62] @ 0x3e │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r2!, {r4, r5} │ │ │ │ + stmia r2!, {r2, r4, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #440] @ 0x1b8 │ │ │ │ + ldr r6, [sp, #456] @ 0x1c8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r2!, {r1, r2, r4} │ │ │ │ + stmia r2!, {r1, r3, r4} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r6, [sp, #336] @ 0x150 │ │ │ │ + ldr r6, [sp, #352] @ 0x160 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r1!, {r1, r2, r4, r6, r7} │ │ │ │ + stmia r1!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r1!, {r1, r2, r3, r4, r6, r7} │ │ │ │ + stmia r1!, {r1, r5, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r0, #60] @ 0x3c │ │ │ │ + ldrh r4, [r0, #60] @ 0x3c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r3, r6, r7} │ │ │ │ + stmia r1!, {r2, r3, r6, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r5, #58] @ 0x3a │ │ │ │ + ldrh r6, [r5, #58] @ 0x3a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - stmia r1!, {r1, r4, r5, r7} │ │ │ │ + stmia r1!, {r1, r2, r4, r5, r7} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r2, #58] @ 0x3a │ │ │ │ + ldrh r0, [r3, #58] @ 0x3a │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ mov r8, r2 │ │ │ │ ldr r2, [pc, #376] @ (2632e8 >::_M_default_append(unsigned int)@@Base+0xa7af8>) │ │ │ │ @@ -684485,31 +684486,31 @@ │ │ │ │ b.n 2632ac >::_M_default_append(unsigned int)@@Base+0xa7abc> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ add r7, sp, #840 @ 0x348 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stmia r1!, {r1} │ │ │ │ + stmia r1!, {r1, r2} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r0!, {r4, r6} │ │ │ │ + stmia r0!, {r2, r4, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ add r6, sp, #928 @ 0x3a0 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - stmia r0!, {r1, r2, r3, r4, r5} │ │ │ │ + stmia r0!, {r1, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r4, [sp, #496] @ 0x1f0 │ │ │ │ + ldr r4, [sp, #512] @ 0x200 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r0!, {r2, r5} │ │ │ │ + stmia r0!, {r3, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r4, [sp, #392] @ 0x188 │ │ │ │ + ldr r4, [sp, #408] @ 0x198 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ite al │ │ │ │ - lslal r1, r6, #1 │ │ │ │ - ldrh r6, [r1, #44] @ 0x2c │ │ │ │ + nop {15} │ │ │ │ + lsls r1, r6, #1 │ │ │ │ + ldrh r2, [r2, #44] @ 0x2c │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r3, [r0, #120] @ 0x78 │ │ │ │ cmp r3, #0 │ │ │ │ bne.w 263484 >::_M_default_append(unsigned int)@@Base+0xa7c94> │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -684693,31 +684694,31 @@ │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #40] @ (263518 >::_M_default_append(unsigned int)@@Base+0xa7d28>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2634b8 >::_M_default_append(unsigned int)@@Base+0xa7cc8> │ │ │ │ - itte mi │ │ │ │ + itet mi │ │ │ │ lslmi r1, r6, #1 │ │ │ │ - bkpt 0x0040 │ │ │ │ - lslpl r1, r6, #1 │ │ │ │ - bkpt 0x0012 │ │ │ │ + bkpt 0x0044 │ │ │ │ + lslmi r1, r6, #1 │ │ │ │ + bkpt 0x0016 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bkpt 0x0014 │ │ │ │ + bkpt 0x0018 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r6, #28] │ │ │ │ + ldrh r2, [r7, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r2, r3, r5, r6, r7, pc} │ │ │ │ + pop {r4, r5, r6, r7, pc} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r1, #28] │ │ │ │ + ldrh r2, [r2, #28] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - pop {r1, r2, r4, r6, r7, pc} │ │ │ │ + pop {r1, r3, r4, r6, r7, pc} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r7, #26] │ │ │ │ + ldrh r4, [r7, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr.w r3, [r0, #140] @ 0x8c │ │ │ │ cmp r3, #0 │ │ │ │ bne.w 263692 >::_M_default_append(unsigned int)@@Base+0xa7ea2> │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -684901,31 +684902,31 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #40] @ (263728 >::_M_default_append(unsigned int)@@Base+0xa7f38>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2636c6 >::_M_default_append(unsigned int)@@Base+0xa7ed6> │ │ │ │ nop │ │ │ │ - pop {r3, r4, r5, pc} │ │ │ │ + pop {r2, r3, r4, r5, pc} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - pop {r1, r4, r5} │ │ │ │ + pop {r1, r2, r4, r5} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - pop {r2} │ │ │ │ + pop {r3} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - pop {r1, r2} │ │ │ │ + pop {r1, r3} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r5, #12] │ │ │ │ + ldrh r4, [r5, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r6, 263796 >::_M_default_append(unsigned int)@@Base+0xa7fa6> │ │ │ │ + cbnz r2, 263798 >::_M_default_append(unsigned int)@@Base+0xa7fa8> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r0, #12] │ │ │ │ + ldrh r4, [r0, #12] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbnz r0, 26379a >::_M_default_append(unsigned int)@@Base+0xa7faa> │ │ │ │ + cbnz r4, 26379a >::_M_default_append(unsigned int)@@Base+0xa7faa> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r5, #10] │ │ │ │ + ldrh r6, [r5, #10] │ │ │ │ lsls r5, r6, #1 │ │ │ │ ldr r3, [r0, #88] @ 0x58 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ ldr.w r5, [r3, r1, lsl #2] │ │ │ │ adds r1, #1 │ │ │ │ ldr.w r6, [r3, r2, lsl #2] │ │ │ │ ldr.w r1, [r3, r1, lsl #2] │ │ │ │ @@ -685911,91 +685912,91 @@ │ │ │ │ nop │ │ │ │ add r1, sp, #656 @ 0x290 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add r1, sp, #496 @ 0x1f0 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - hlt 0x0020 │ │ │ │ + hlt 0x0024 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - hlt 0x0006 │ │ │ │ + hlt 0x000a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - rev r6, r4 │ │ │ │ + rev r2, r5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - rev r6, r0 │ │ │ │ + rev r2, r1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cbnz r0, 2641ca >::_M_default_append(unsigned int)@@Base+0xa89da> │ │ │ │ + cbnz r4, 2641ca >::_M_default_append(unsigned int)@@Base+0xa89da> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb8d2 │ │ │ │ + @ instruction: 0xb8d6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb86a │ │ │ │ + @ instruction: 0xb86e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb84c │ │ │ │ + @ instruction: 0xb850 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb77c │ │ │ │ + @ instruction: 0xb780 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb732 │ │ │ │ + @ instruction: 0xb736 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb89a │ │ │ │ + @ instruction: 0xb89e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb8d4 │ │ │ │ + @ instruction: 0xb8d8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r7, #84 @ 0x54 │ │ │ │ + movs r7, #88 @ 0x58 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r7, #76 @ 0x4c │ │ │ │ + movs r7, #80 @ 0x50 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r1, r3, r5, r6, r7, lr} │ │ │ │ + push {r1, r2, r3, r5, r6, r7, lr} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb73a │ │ │ │ + @ instruction: 0xb73e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldc2 0, cr0, [r8, #452]! @ 0x1c4 │ │ │ │ - movs r5, #164 @ 0xa4 │ │ │ │ + ldc2 0, cr0, [ip, #452]! @ 0x1c4 │ │ │ │ + movs r5, #168 @ 0xa8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stc2l 0, cr0, [r6, #-452] @ 0xfffffe3c │ │ │ │ - @ instruction: 0xb6b2 │ │ │ │ + stc2l 0, cr0, [sl, #-452] @ 0xfffffe3c │ │ │ │ + @ instruction: 0xb6b6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb6f8 │ │ │ │ + @ instruction: 0xb6fc │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb626 │ │ │ │ + @ instruction: 0xb62a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xb648 │ │ │ │ + @ instruction: 0xb64c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stc2l 0, cr0, [r8], {113} @ 0x71 │ │ │ │ - movs r4, #182 @ 0xb6 │ │ │ │ + stc2l 0, cr0, [ip], {113} @ 0x71 │ │ │ │ + movs r4, #186 @ 0xba │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r1, r2, r4, r5, r6, r7, lr} │ │ │ │ + push {r1, r3, r4, r5, r6, r7, lr} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - mrrc2 0, 7, r0, r8, cr1 │ │ │ │ - push {r1, r6, r7, lr} │ │ │ │ + mrrc2 0, 7, r0, ip, cr1 │ │ │ │ + push {r1, r2, r6, r7, lr} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r2, r6, r7, lr} │ │ │ │ + push {r3, r6, r7, lr} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - push {r2, r3, r5, r6} │ │ │ │ + push {r4, r5, r6} │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cbz r4, 264294 >::_M_default_append(unsigned int)@@Base+0xa8aa4> │ │ │ │ + cbz r0, 264296 >::_M_default_append(unsigned int)@@Base+0xa8aa6> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - sxtb r0, r2 │ │ │ │ + sxtb r4, r2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r2, [r6, #31] │ │ │ │ + ldrb r6, [r6, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sxth r2, r7 │ │ │ │ + sxth r6, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r4, [r3, #31] │ │ │ │ + ldrb r0, [r4, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sxth r4, r4 │ │ │ │ + sxth r0, r5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r6, [r0, #31] │ │ │ │ + ldrb r2, [r1, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - sxth r6, r1 │ │ │ │ + sxth r2, r2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r0, [r6, #30] │ │ │ │ + ldrb r4, [r6, #30] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cbz r6, 264284 >::_M_default_append(unsigned int)@@Base+0xa8a94> │ │ │ │ + cbz r2, 264286 >::_M_default_append(unsigned int)@@Base+0xa8a96> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r0, [r3, #30] │ │ │ │ + ldrb r4, [r3, #30] │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r4, r1 │ │ │ │ sub sp, #8 │ │ │ │ @@ -686027,19 +686028,19 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #20] @ (2642b8 >::_M_default_append(unsigned int)@@Base+0xa8ac8>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r5 │ │ │ │ b.n 264292 >::_M_default_append(unsigned int)@@Base+0xa8aa2> │ │ │ │ nop │ │ │ │ - add sp, #136 @ 0x88 │ │ │ │ + add sp, #152 @ 0x98 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add sp, #136 @ 0x88 │ │ │ │ + add sp, #152 @ 0x98 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r4, [r0, #23] │ │ │ │ + ldrb r0, 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ldrh r4, [r7, #22] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r0, #76] @ 0x4c │ │ │ │ + str r4, [r0, #76] @ 0x4c │ │ │ │ lsls r7, r5, #1 │ │ │ │ strb r6, [r6, #27] │ │ │ │ lsls r4, r7, #1 │ │ │ │ - ldrh r4, [r0, #22] │ │ │ │ + ldrh r0, [r1, #22] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [r1, #72] @ 0x48 │ │ │ │ + str r0, [r2, #72] @ 0x48 │ │ │ │ lsls r7, r5, #1 │ │ │ │ bgt.n 266eda >::_M_default_append(unsigned int)@@Base+0xab6ea> │ │ │ │ - vtbl.8 d24, {d31- instruction: 0xffff8b92 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r1, #30] │ │ │ │ + ldrh r2, [r2, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r5, #18] │ │ │ │ + ldrh r2, [r6, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r6, #64] @ 0x40 │ │ │ │ + str r2, [r7, #64] @ 0x40 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r2, #18] │ │ │ │ + ldrh r0, [r3, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [r3, #64] @ 0x40 │ │ │ │ + str r0, [r4, #64] @ 0x40 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r5, #26] │ │ │ │ + ldrh r2, [r6, #26] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r6, #28] │ │ │ │ + ldrh r4, [r6, #28] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r6, #28] │ │ │ │ + ldrh r4, [r6, #28] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r5, #30] │ │ │ │ + ldrh r2, [r6, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r3, #14] │ │ │ │ + ldrh r0, [r4, #14] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [r4, #56] @ 0x38 │ │ │ │ + str r0, [r5, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r0, #14] │ │ │ │ + ldrh r6, [r0, #14] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r1, #56] @ 0x38 │ │ │ │ + str r6, [r1, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r6, #32] │ │ │ │ + ldrh r0, [r7, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r5, #28] │ │ │ │ + ldrh r0, [r6, #28] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r0, #12] │ │ │ │ + ldrh r2, [r1, #12] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r1, #52] @ 0x34 │ │ │ │ + str r2, [r2, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r6, #34] @ 0x22 │ │ │ │ + ldrh r4, [r6, #34] @ 0x22 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r1, #32] │ │ │ │ + ldrh r4, [r1, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r1, #10] │ │ │ │ + ldrh r6, [r1, #10] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r2, #48] @ 0x30 │ │ │ │ + str r6, [r2, #48] @ 0x30 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r5, #8] │ │ │ │ + ldrh r0, [r6, #8] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r6, #44] @ 0x2c │ │ │ │ + str r6, [r6, #44] @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r3, #36] @ 0x24 │ │ │ │ + ldrh r4, [r3, #36] @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r4, #32] │ │ │ │ + ldrh r0, [r5, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r5, #6] │ │ │ │ + ldrh r2, [r6, #6] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r6, #40] @ 0x28 │ │ │ │ + str r2, [r7, #40] @ 0x28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r0, #38] @ 0x26 │ │ │ │ + ldrh r6, [r0, #38] @ 0x26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r5, #34] @ 0x22 │ │ │ │ + ldrh r4, [r5, #34] @ 0x22 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r4, #4] │ │ │ │ + ldrh r2, [r5, #4] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r5, #36] @ 0x24 │ │ │ │ + str r2, [r6, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r2, #40] @ 0x28 │ │ │ │ + ldrh r4, [r2, #40] @ 0x28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r2, #36] @ 0x24 │ │ │ │ + ldrh r2, [r3, #36] @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r4, #2] │ │ │ │ + ldrh r4, [r4, #2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r0, [r5, #32] │ │ │ │ + str r4, [r5, #32] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r5, #38] @ 0x26 │ │ │ │ + ldrh r6, [r5, #38] @ 0x26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r1, #40] @ 0x28 │ │ │ │ + ldrh r4, [r1, #40] @ 0x28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r3, #0] │ │ │ │ + ldrh r0, [r4, #0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r4, [r4, #28] │ │ │ │ + str r0, [r5, #28] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r3, #38] @ 0x26 │ │ │ │ + ldrh r6, [r3, #38] @ 0x26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r6, [r2, #40] @ 0x28 │ │ │ │ + ldrh r2, [r3, #40] @ 0x28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r2, [r2, #62] @ 0x3e │ │ │ │ + strh r6, [r2, #62] @ 0x3e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r3, #24] │ │ │ │ + str r6, [r3, #24] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r7, #38] @ 0x26 │ │ │ │ + ldrh r4, [r7, #38] @ 0x26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r6, #40] @ 0x28 │ │ │ │ + ldrh r4, [r6, #40] @ 0x28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r2, [r1, #60] @ 0x3c │ │ │ │ + strh r6, [r1, #60] @ 0x3c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r2, [r2, #20] │ │ │ │ + str r6, [r2, #20] │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldr r2, [pc, #160] @ (266f88 >::_M_default_append(unsigned int)@@Base+0xab798>) │ │ │ │ movs r3, #0 │ │ │ │ ldr r1, [pc, #160] @ (266f8c >::_M_default_append(unsigned int)@@Base+0xab79c>) │ │ │ │ strd r3, r3, [sp, #4] │ │ │ │ add r2, pc │ │ │ │ str r0, [sp, #0] │ │ │ │ @@ -690371,29 +690372,29 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 266a4e >::_M_default_append(unsigned int)@@Base+0xab25e> │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ - ldrh r6, [r5, #30] │ │ │ │ + ldrh r2, [r6, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r2, [r5, #32] │ │ │ │ + ldrh r6, [r5, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r6, [r3, #48] @ 0x30 │ │ │ │ + strh r2, [r4, #48] @ 0x30 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r6, [r4, r7] │ │ │ │ + ldrsh r2, [r5, r7] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r7, #30] │ │ │ │ + ldrh r6, [r7, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r3, #34] @ 0x22 │ │ │ │ + ldrh r4, [r3, #34] @ 0x22 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r0, [r3, #46] @ 0x2e │ │ │ │ + strh r4, [r3, #46] @ 0x2e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r0, [r4, r6] │ │ │ │ + ldrsh r4, [r4, r6] │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2669b8 >::_M_default_append(unsigned int)@@Base+0xab1c8> │ │ │ │ @@ -690414,17 +690415,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - strh r4, [r4, #42] @ 0x2a │ │ │ │ + strh r0, [r5, #42] @ 0x2a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r4, [r5, r4] │ │ │ │ + ldrsh r0, [r6, r4] │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #80 @ 0x50 │ │ │ │ movs r2, #0 │ │ │ │ @@ -690721,63 +690722,63 @@ │ │ │ │ ldrb r5, [r6, #2] │ │ │ │ add r7, sp, #116 @ 0x74 │ │ │ │ add r5, r2 │ │ │ │ strb r4, [r6, #4] │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r2, [r2, #38] @ 0x26 │ │ │ │ + strh r6, [r2, #38] @ 0x26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r2, [r3, r2] │ │ │ │ + ldrsh r6, [r3, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ strb r0, [r2, #3] │ │ │ │ lsls r4, r7, #1 │ │ │ │ - strh r2, [r7, #36] @ 0x24 │ │ │ │ + strh r6, [r7, #36] @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r0, [r0, #34] @ 0x22 │ │ │ │ + strh r4, [r0, #34] @ 0x22 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsh r0, [r1, r0] │ │ │ │ + ldrsh r4, [r1, r0] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r2, [r3, #36] @ 0x24 │ │ │ │ + strh r6, [r3, #36] @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r2, #36] @ 0x24 │ │ │ │ + strh r0, [r3, #36] @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r2, [r0, #32] │ │ │ │ + strh r6, [r0, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r2, [r1, r7] │ │ │ │ + ldrb r6, [r1, r7] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r5, #30] │ │ │ │ + strh r4, [r5, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r0, [r6, r6] │ │ │ │ + ldrb r4, [r6, r6] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r6, [r1, #30] │ │ │ │ + strh r2, [r2, #30] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r6, [r2, r6] │ │ │ │ + ldrb r2, [r3, r6] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r1, #34] @ 0x22 │ │ │ │ + strh r4, [r1, #34] @ 0x22 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r0, #24] │ │ │ │ + strh r0, [r1, #24] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r4, [r1, r3] │ │ │ │ + ldrb r0, [r2, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r2, [r5, #22] │ │ │ │ + strh r6, [r5, #22] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r2, [r6, r2] │ │ │ │ + ldrb r6, [r6, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r2, #22] │ │ │ │ + strh r4, [r2, #22] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r0, [r3, r2] │ │ │ │ + ldrb r4, [r3, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r7, #18] │ │ │ │ + strh r4, [r7, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r0, [r0, r1] │ │ │ │ + ldrb r4, [r0, r1] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r2, [r3, #18] │ │ │ │ + strh r6, [r3, #18] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r4, [r3, #6] │ │ │ │ + ldrh r0, [r4, #6] │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbz r2, 26739c >::_M_default_append(unsigned int)@@Base+0xabbac> │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ @@ -690820,15 +690821,15 @@ │ │ │ │ movs r2, #9 │ │ │ │ str r1, [sp, #4] │ │ │ │ movs r1, #1 │ │ │ │ add r0, pc │ │ │ │ blx 15f90 │ │ │ │ ldr r3, [sp, #4] │ │ │ │ b.n 2673c4 >::_M_default_append(unsigned int)@@Base+0xabbd4> │ │ │ │ - strh r6, [r6, #62] @ 0x3e │ │ │ │ + strh r2, [r7, #62] @ 0x3e │ │ │ │ lsls r1, r6, #1 │ │ │ │ cbz r2, 267420 >::_M_default_append(unsigned int)@@Base+0xabc30> │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ @@ -690880,17 +690881,17 @@ │ │ │ │ mov r0, r3 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ @ instruction: 0xffb1ffff │ │ │ │ vminnm.f32 , , │ │ │ │ vmaxnm.f32 , , │ │ │ │ - strh r0, [r7, #58] @ 0x3a │ │ │ │ + strh r4, [r7, #58] @ 0x3a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh r0, [r1, r2] │ │ │ │ + ldrh r4, [r1, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ movs r4, #80 @ 0x50 │ │ │ │ ldr.w lr, [r1, #4] │ │ │ │ mov r6, r0 │ │ │ │ mla r2, r4, r2, lr │ │ │ │ ldrd r0, r5, [r2, #24] │ │ │ │ @@ -691084,19 +691085,19 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #20] @ (2676cc >::_M_default_append(unsigned int)@@Base+0xabedc>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ b.n 26763c >::_M_default_append(unsigned int)@@Base+0xabe4c> │ │ │ │ nop │ │ │ │ - strh r4, [r0, #46] @ 0x2e │ │ │ │ + strh r0, [r1, #46] @ 0x2e │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r0, [r7, #42] @ 0x2a │ │ │ │ + strh r4, [r7, #42] @ 0x2a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldr r1, [pc, #712] @ (267998 >::_M_default_append(unsigned int)@@Base+0xac1a8>) │ │ │ │ + ldr r1, [pc, #728] @ (2679a8 >::_M_default_append(unsigned int)@@Base+0xac1b8>) │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr.w ip, [r0, #8] │ │ │ │ sub sp, #20 │ │ │ │ @@ -692196,21 +692197,21 @@ │ │ │ │ ldr r0, [pc, #32] @ (2682b0 >::_M_default_append(unsigned int)@@Base+0xacac0>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ add sp, #24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ - ldrb r0, [r0, #8] │ │ │ │ + ldrb r4, [r0, #8] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r4, [r6, #6] │ │ │ │ + ldrb r0, [r7, #6] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r5, #236 @ 0xec │ │ │ │ + subs r5, #240 @ 0xf0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r4, [pc, #464] @ (268484 >::_M_default_append(unsigned int)@@Base+0xacc94>) │ │ │ │ + ldr r4, [pc, #480] @ (268494 >::_M_default_append(unsigned int)@@Base+0xacca4>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ mov r7, r1 │ │ │ │ sub sp, #24 │ │ │ │ @@ -692322,21 +692323,21 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ add sp, #24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ nop │ │ │ │ - ldrb r2, [r5, #2] │ │ │ │ + ldrb r6, [r5, #2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb r6, [r3, #1] │ │ │ │ + ldrb r2, [r4, #1] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r4, #150 @ 0x96 │ │ │ │ + subs r4, #154 @ 0x9a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r3, [pc, #120] @ (268484 >::_M_default_append(unsigned int)@@Base+0xacc94>) │ │ │ │ + ldr r3, [pc, #136] @ (268494 >::_M_default_append(unsigned int)@@Base+0xacca4>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #28 │ │ │ │ mov r6, r1 │ │ │ │ @@ -692448,21 +692449,21 @@ │ │ │ │ ldr r0, [pc, #32] @ (268568 >::_M_default_append(unsigned int)@@Base+0xacd78>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - strb r4, [r1, #29] │ │ │ │ + strb r0, [r2, #29] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r4, [r7, #27] │ │ │ │ + strb r0, [r0, #28] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r3, #52 @ 0x34 │ │ │ │ + subs r3, #56 @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r1, [pc, #752] @ (26885c >::_M_default_append(unsigned int)@@Base+0xad06c>) │ │ │ │ + ldr r1, [pc, #768] @ (26886c >::_M_default_append(unsigned int)@@Base+0xad07c>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #28 │ │ │ │ mov r6, r1 │ │ │ │ @@ -692576,21 +692577,21 @@ │ │ │ │ ldr r0, [pc, #32] @ (2686d4 >::_M_default_append(unsigned int)@@Base+0xacee4>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - strb r2, [r4, #23] │ │ │ │ + strb r6, [r4, #23] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r0, [r2, #22] │ │ │ │ + strb r4, [r2, #22] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r1, #200 @ 0xc8 │ │ │ │ + subs r1, #204 @ 0xcc │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldr r0, [pc, #320] @ (268818 >::_M_default_append(unsigned int)@@Base+0xad028>) │ │ │ │ + ldr r0, [pc, #336] @ (268828 >::_M_default_append(unsigned int)@@Base+0xad038>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w r9, #52 @ 0x34 │ │ │ │ ldr.w lr, [r0, #8] │ │ │ │ mov r7, r0 │ │ │ │ mul.w r5, r9, r1 │ │ │ │ add.w r4, lr, r5 │ │ │ │ @@ -694482,25 +694483,25 @@ │ │ │ │ nop │ │ │ │ ldr r1, [pc, #128] @ (269ab8 >::_M_default_append(unsigned int)@@Base+0xae2c8>) │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [pc, #88] @ (269a98 >::_M_default_append(unsigned int)@@Base+0xae2a8>) │ │ │ │ lsls r4, r7, #1 │ │ │ │ - str r2, [r7, #40] @ 0x28 │ │ │ │ + str r6, [r7, #40] @ 0x28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r5, #36] @ 0x24 │ │ │ │ + str r2, [r6, #36] @ 0x24 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r5, #76 @ 0x4c │ │ │ │ + adds r5, #80 @ 0x50 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r6, #164 @ 0xa4 │ │ │ │ + movs r6, #168 @ 0xa8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - str r0, [r4, #32] │ │ │ │ + str r4, [r4, #32] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r4, #254 @ 0xfe │ │ │ │ + adds r5, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #24 │ │ │ │ mov r7, r1 │ │ │ │ @@ -694675,25 +694676,25 @@ │ │ │ │ add r5, pc │ │ │ │ bl 1f05c │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ mov r0, r5 │ │ │ │ bl 1f1dc │ │ │ │ movw r1, #2631 @ 0xa47 │ │ │ │ b.n 269c14 >::_M_default_append(unsigned int)@@Base+0xae424> │ │ │ │ - str r2, [r2, #8] │ │ │ │ + str r6, [r2, #8] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - str r6, [r7, #0] │ │ │ │ + str r2, [r0, #4] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r3, #28 │ │ │ │ + adds r3, #32 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #116 @ 0x74 │ │ │ │ + movs r4, #120 @ 0x78 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrsh r4, [r5, r7] │ │ │ │ + ldrsh r0, [r6, r7] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r2, #202 @ 0xca │ │ │ │ + adds r2, #206 @ 0xce │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ movs r6, #80 @ 0x50 │ │ │ │ ldr r5, [r1, #4] │ │ │ │ sub sp, #12 │ │ │ │ mla r2, r6, r2, r5 │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ @@ -695673,35 +695674,35 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 26a53c >::_M_default_append(unsigned int)@@Base+0xaed4c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ subs r5, #144 @ 0x90 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsb r2, [r1, r6] │ │ │ │ + ldrsb r6, [r1, r6] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrsb r2, [r2, r4] │ │ │ │ + ldrsb r6, [r2, r4] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r1, #240 @ 0xf0 │ │ │ │ + cmp r1, #244 @ 0xf4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ subs r4, #4 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - ldrsb r0, [r7, r0] │ │ │ │ + ldrsb r4, [r7, r0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r1, #22 │ │ │ │ + cmp r1, #26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r6, r5, r1 │ │ │ │ + subs r2, r6, r1 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strb r6, [r4, r7] │ │ │ │ + strb r2, [r5, r7] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r4, [r3, r7] │ │ │ │ + strb r0, [r4, r7] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r4, r2, r0 │ │ │ │ + subs r0, r3, r0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - cmp r0, #156 @ 0x9c │ │ │ │ + cmp r0, #160 @ 0xa0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ ldr r5, [pc, #720] @ (26a990 >::_M_default_append(unsigned int)@@Base+0xaf1a0>) │ │ │ │ mov r4, r0 │ │ │ │ @@ -695963,35 +695964,35 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 26a84a >::_M_default_append(unsigned int)@@Base+0xaf05a> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ subs r2, #132 @ 0x84 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strb r0, [r1, r2] │ │ │ │ + strb r4, [r1, r2] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strb r4, [r0, r0] │ │ │ │ + strb r0, [r1, r0] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r6, #226 @ 0xe2 │ │ │ │ + movs r6, #230 @ 0xe6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ subs r0, #246 @ 0xf6 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - strh r4, [r4, r4] │ │ │ │ + strh r0, [r5, r4] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r6, #2 │ │ │ │ + movs r6, #6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r2, r3, #29 │ │ │ │ + asrs r6, r3, #29 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r0, [r2, r3] │ │ │ │ + strh r4, [r2, r3] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - strh r4, [r0, r3] │ │ │ │ + strh r0, [r1, r3] │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r7, #27 │ │ │ │ + asrs r0, r0, #28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - movs r5, #132 @ 0x84 │ │ │ │ + movs r5, #136 @ 0x88 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3920] @ 0xf50 │ │ │ │ sub sp, #140 @ 0x8c │ │ │ │ ldr r6, [r0, #32] │ │ │ │ @@ -698600,43 +698601,43 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ subs r4, r7, #7 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ subs r4, r3, #5 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - subs r0, #246 @ 0xf6 │ │ │ │ + subs r0, #250 @ 0xfa │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r4, r1, #15 │ │ │ │ + lsrs r0, r2, #15 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r0, #150 @ 0x96 │ │ │ │ + subs r0, #154 @ 0x9a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r4, r5, #13 │ │ │ │ + lsrs r0, r6, #13 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r0, #94 @ 0x5e │ │ │ │ + subs r0, #98 @ 0x62 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r4, r6, #12 │ │ │ │ + lsrs r0, r7, #12 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r0, #16 │ │ │ │ + subs r0, #20 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r6, r4, #11 │ │ │ │ + lsrs r2, r5, #11 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r7, #206 @ 0xce │ │ │ │ + adds r7, #210 @ 0xd2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r7, #200 @ 0xc8 │ │ │ │ + adds r7, #204 @ 0xcc │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stc2 0, cr0, [r0], {116} @ 0x74 │ │ │ │ - lsrs r0, r1, #10 │ │ │ │ + stc2 0, cr0, [r4], {116} @ 0x74 │ │ │ │ + lsrs r4, r1, #10 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r7, #118 @ 0x76 │ │ │ │ + adds r7, #122 @ 0x7a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r7, #108 @ 0x6c │ │ │ │ + adds r7, #112 @ 0x70 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xfba40074 │ │ │ │ - lsrs r4, r5, #8 │ │ │ │ + @ instruction: 0xfba80074 │ │ │ │ + lsrs r0, r6, #8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ movs r4, #80 @ 0x50 │ │ │ │ sub sp, #28 │ │ │ │ @@ -699752,68 +699753,68 @@ │ │ │ │ nop │ │ │ │ adds r4, r5, r3 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r4, #19 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - cmp r7, #108 @ 0x6c │ │ │ │ + cmp r7, #112 @ 0x70 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r0, #9 │ │ │ │ + lsls r6, r0, #9 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r7, #48 @ 0x30 │ │ │ │ + cmp r7, #52 @ 0x34 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r6, r0, #8 │ │ │ │ + lsls r2, r1, #8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r6, #228 @ 0xe4 │ │ │ │ + cmp r6, #232 @ 0xe8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r4, r7, #6 │ │ │ │ + lsls r0, r0, #7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r6, #72 @ 0x48 │ │ │ │ + cmp r6, #76 @ 0x4c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r0, r4, #4 │ │ │ │ + lsls r4, r4, #4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r6, #4 │ │ │ │ + cmp r6, #8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #246 @ 0xf6 │ │ │ │ + cmp r5, #250 @ 0xfa │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf22e0074 │ │ │ │ - lsls r6, r6, #2 │ │ │ │ + @ instruction: 0xf2320074 │ │ │ │ + lsls r2, r7, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r5, #164 @ 0xa4 │ │ │ │ + cmp r5, #168 @ 0xa8 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #150 @ 0x96 │ │ │ │ + cmp r5, #154 @ 0x9a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - rsb r0, lr, #116 @ 0x74 │ │ │ │ - lsls r6, r2, #1 │ │ │ │ + rsbs r0, r2, #116 @ 0x74 │ │ │ │ + lsls r2, r3, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r5, #70 @ 0x46 │ │ │ │ + cmp r5, #74 @ 0x4a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r5, #12 │ │ │ │ + cmp r5, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vmla.i32 q8, q1, d14[1] │ │ │ │ - cmp r4, #242 @ 0xf2 │ │ │ │ + vmla.i32 q8, q3, d14[1] │ │ │ │ + cmp r4, #246 @ 0xf6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf12a0074 │ │ │ │ - vrev64.16 q0, q15 │ │ │ │ - cmp r4, #194 @ 0xc2 │ │ │ │ + @ instruction: 0xf12e0074 │ │ │ │ + vrev64.32 q0, q15 │ │ │ │ + cmp r4, #198 @ 0xc6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vmla.i16 q0, q5, d6[3] │ │ │ │ - cmp r4, #168 @ 0xa8 │ │ │ │ + vmla.i16 q0, q7, d6[3] │ │ │ │ + cmp r4, #172 @ 0xac │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vmla.i q0, q0, d2[7] │ │ │ │ - cmp r4, #142 @ 0x8e │ │ │ │ + vmla.i q0, q2, d2[7] │ │ │ │ + cmp r4, #146 @ 0x92 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - vhadd.u32 q8, q3, q15 │ │ │ │ - cmp r4, #88 @ 0x58 │ │ │ │ + vhadd.u32 q8, q5, q15 │ │ │ │ + cmp r4, #92 @ 0x5c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cmp r4, #72 @ 0x48 │ │ │ │ + cmp r4, #76 @ 0x4c │ │ │ │ lsls r1, r6, #1 │ │ │ │ - eor.w r0, r0, #116 @ 0x74 │ │ │ │ - vhadd.u8 q0, q5, q15 │ │ │ │ + eor.w r0, r4, #116 @ 0x74 │ │ │ │ + vhadd.u8 q0, q7, q15 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ ldr.w r5, [pc, #2932] @ 26dca4 >::_M_default_append(unsigned int)@@Base+0xb24b4> │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ ldr.w r4, [pc, #2932] @ 26dca8 >::_M_default_append(unsigned int)@@Base+0xb24b8> │ │ │ │ @@ -700940,32 +700941,32 @@ │ │ │ │ nop │ │ │ │ asrs r0, r2, #32 │ │ │ │ lsls r4, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r2, r5, #10 │ │ │ │ lsls r4, r7, #1 │ │ │ │ - movs r5, #98 @ 0x62 │ │ │ │ + movs r5, #102 @ 0x66 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrh.w r0, [r8, lr, lsl #2] │ │ │ │ - movs r5, #70 @ 0x46 │ │ │ │ + ldrh.w r0, [ip, lr, lsl #2] │ │ │ │ + movs r5, #74 @ 0x4a │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldrb.w r0, [ip, lr, lsl #2] │ │ │ │ - movs r4, #254 @ 0xfe │ │ │ │ + strh.w r0, [r0, lr, lsl #2] │ │ │ │ + movs r5, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf7d2006e │ │ │ │ - movs r4, #224 @ 0xe0 │ │ │ │ + @ instruction: 0xf7d6006e │ │ │ │ + movs r4, #228 @ 0xe4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf7b4006e │ │ │ │ - movs r2, #28 │ │ │ │ + @ instruction: 0xf7b8006e │ │ │ │ + movs r2, #32 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf4f4006e │ │ │ │ - movs r2, #0 │ │ │ │ + @ instruction: 0xf4f8006e │ │ │ │ + movs r2, #4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf4d6006e │ │ │ │ + @ instruction: 0xf4da006e │ │ │ │ ldr.w r3, [pc, #3284] @ 26e9b8 >::_M_default_append(unsigned int)@@Base+0xb31c8> │ │ │ │ movw r6, #1732 @ 0x6c4 │ │ │ │ str r6, [sp, #8] │ │ │ │ mov.w r4, r8, lsl #1 │ │ │ │ add r3, pc │ │ │ │ str r3, [sp, #4] │ │ │ │ movs r3, #12 │ │ │ │ @@ -702115,147 +702116,147 @@ │ │ │ │ mov r7, r0 │ │ │ │ str.w r0, [fp, #24] │ │ │ │ cmp r0, #0 │ │ │ │ beq.w 26eaec >::_M_default_append(unsigned int)@@Base+0xb32fc> │ │ │ │ ldr.w sl, [fp, #20] │ │ │ │ str.w r6, [fp, #16] │ │ │ │ b.w 26d258 >::_M_default_append(unsigned int)@@Base+0xb1a68> │ │ │ │ - subs r6, r3, #4 │ │ │ │ + subs r2, r4, #4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r6, r1, #4 │ │ │ │ + subs r2, r2, #4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26f04c >::_M_default_append(unsigned int)@@Base+0xb385c> │ │ │ │ + b.n 26f054 >::_M_default_append(unsigned int)@@Base+0xb3864> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - rsb r0, sl, #110 @ 0x6e │ │ │ │ - subs r0, r3, #3 │ │ │ │ + rsb r0, lr, #110 @ 0x6e │ │ │ │ + subs r4, r3, #3 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - sub.w r0, ip, #110 @ 0x6e │ │ │ │ - subs r2, r1, #2 │ │ │ │ + subs.w r0, r0, #110 @ 0x6e │ │ │ │ + subs r6, r1, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adcs.w r0, lr, #110 @ 0x6e │ │ │ │ - subs r0, r0, #1 │ │ │ │ + sbc.w r0, r2, #110 @ 0x6e │ │ │ │ + subs r4, r0, #1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r0, r6, #0 │ │ │ │ + subs r4, r6, #0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26eeb0 >::_M_default_append(unsigned int)@@Base+0xb36c0> │ │ │ │ + b.n 26eeb8 >::_M_default_append(unsigned int)@@Base+0xb36c8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xf0ec006e │ │ │ │ - adds r2, r7, #7 │ │ │ │ + @ instruction: 0xf0f0006e │ │ │ │ + adds r6, r7, #7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xf0ce006e │ │ │ │ - adds r2, r7, #6 │ │ │ │ + @ instruction: 0xf0d2006e │ │ │ │ + adds r6, r7, #6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r2, r5, #6 │ │ │ │ + adds r6, r5, #6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26edbc >::_M_default_append(unsigned int)@@Base+0xb35cc> │ │ │ │ + b.n 26edc4 >::_M_default_append(unsigned int)@@Base+0xb35d4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orn r0, r6, #110 @ 0x6e │ │ │ │ - adds r6, r2, #5 │ │ │ │ + orn r0, sl, #110 @ 0x6e │ │ │ │ + adds r2, r3, #5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r6, r1, #5 │ │ │ │ + adds r2, r2, #5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26ed14 >::_M_default_append(unsigned int)@@Base+0xb3524> │ │ │ │ + b.n 26ed1c >::_M_default_append(unsigned int)@@Base+0xb352c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - and.w r0, sl, #110 @ 0x6e │ │ │ │ - subs r6, r4, r6 │ │ │ │ + and.w r0, lr, #110 @ 0x6e │ │ │ │ + subs r2, r5, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cdp 0, 7, cr0, cr10, cr14, {3} │ │ │ │ - subs r0, r1, r6 │ │ │ │ + cdp 0, 7, cr0, cr14, cr14, {3} │ │ │ │ + subs r4, r1, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - cdp 0, 5, cr0, cr12, cr14, {3} │ │ │ │ - subs r6, r2, r0 │ │ │ │ + cdp 0, 6, cr0, cr0, cr14, {3} │ │ │ │ + subs r2, r3, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r6, r4, r7 │ │ │ │ + adds r2, r5, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r6, r2, r6 │ │ │ │ + adds r2, r3, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - adds r4, r0, r6 │ │ │ │ + adds r0, r1, r6 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ble.n 26e9a8 >::_M_default_append(unsigned int)@@Base+0xb31b8> │ │ │ │ + ble.n 26e9b0 >::_M_default_append(unsigned int)@@Base+0xb31c0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - mcrr 0, 6, r0, r2, cr14 │ │ │ │ - adds r0, r2, r4 │ │ │ │ + mcrr 0, 6, r0, r6, cr14 │ │ │ │ + adds r4, r2, r4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xebe4006e │ │ │ │ - adds r2, r0, r3 │ │ │ │ + @ instruction: 0xebe8006e │ │ │ │ + adds r6, r0, r3 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xeb98006e │ │ │ │ - adds r6, r5, r0 │ │ │ │ + @ instruction: 0xeb9c006e │ │ │ │ + adds r2, r6, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - add.w r0, r4, lr, asr #1 │ │ │ │ - adds r6, r1, r0 │ │ │ │ + add.w r0, r8, lr, asr #1 │ │ │ │ + adds r2, r2, r0 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xeaec006e │ │ │ │ - asrs r2, r7, #30 │ │ │ │ + @ instruction: 0xeaf0006e │ │ │ │ + asrs r6, r7, #30 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r0, r4, #30 │ │ │ │ + asrs r4, r4, #30 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - blt.n 26ea10 >::_M_default_append(unsigned int)@@Base+0xb3220> │ │ │ │ + blt.n 26ea18 >::_M_default_append(unsigned int)@@Base+0xb3228> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - orrs.w r0, lr, lr, asr #1 │ │ │ │ - asrs r2, r5, #29 │ │ │ │ + orn r0, r2, lr, asr #1 │ │ │ │ + asrs r6, r5, #29 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - blt.n 26e9b0 >::_M_default_append(unsigned int)@@Base+0xb31c0> │ │ │ │ + blt.n 26e9b8 >::_M_default_append(unsigned int)@@Base+0xb31c8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bic.w r0, r6, lr, asr #1 │ │ │ │ - asrs r6, r3, #27 │ │ │ │ + bic.w r0, sl, lr, asr #1 │ │ │ │ + asrs r2, r4, #27 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xe9b2006e │ │ │ │ - asrs r0, r4, #26 │ │ │ │ + @ instruction: 0xe9b6006e │ │ │ │ + asrs r4, r4, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r0, #26 │ │ │ │ + asrs r6, r0, #26 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bge.n 26e9f8 >::_M_default_append(unsigned int)@@Base+0xb3208> │ │ │ │ + bge.n 26ea00 >::_M_default_append(unsigned int)@@Base+0xb3210> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmdb lr!, {r1, r2, r3, r5, r6} │ │ │ │ - asrs r4, r1, #25 │ │ │ │ + strd r0, r0, [r2, #-440] @ 0x1b8 │ │ │ │ + asrs r0, r2, #25 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bge.n 26e998 >::_M_default_append(unsigned int)@@Base+0xb31a8> │ │ │ │ + bge.n 26e9a0 >::_M_default_append(unsigned int)@@Base+0xb31b0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmdb sl, {r1, r2, r3, r5, r6} │ │ │ │ - asrs r6, r1, #21 │ │ │ │ + stmdb lr, {r1, r2, r3, r5, r6} │ │ │ │ + asrs r2, r2, #21 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - @ instruction: 0xe826006e │ │ │ │ - asrs r2, r4, #20 │ │ │ │ + @ instruction: 0xe82a006e │ │ │ │ + asrs r6, r4, #20 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26ea9c >::_M_default_append(unsigned int)@@Base+0xb32ac> │ │ │ │ + b.n 26eaa4 >::_M_default_append(unsigned int)@@Base+0xb32b4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r5, #19 │ │ │ │ + asrs r6, r5, #19 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r4, r2, #19 │ │ │ │ + asrs r0, r3, #19 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bls.n 26eacc >::_M_default_append(unsigned int)@@Base+0xb32dc> │ │ │ │ + bls.n 26ead4 >::_M_default_append(unsigned int)@@Base+0xb32e4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 26e9e4 >::_M_default_append(unsigned int)@@Base+0xb31f4> │ │ │ │ + b.n 26e9ec >::_M_default_append(unsigned int)@@Base+0xb31fc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r4, #16 │ │ │ │ + asrs r6, r4, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r2, r2, #16 │ │ │ │ + asrs r6, r2, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bhi.n 26eb58 >::_M_default_append(unsigned int)@@Base+0xb3368> │ │ │ │ + bhi.n 26eb60 >::_M_default_append(unsigned int)@@Base+0xb3370> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 26e86c >::_M_default_append(unsigned int)@@Base+0xb307c> │ │ │ │ + b.n 26e874 >::_M_default_append(unsigned int)@@Base+0xb3084> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r0, #15 │ │ │ │ + asrs r6, r0, #15 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26e800 >::_M_default_append(unsigned int)@@Base+0xb3010> │ │ │ │ + b.n 26e808 >::_M_default_append(unsigned int)@@Base+0xb3018> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r7, #12 │ │ │ │ + asrs r6, r7, #12 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - asrs r6, r4, #12 │ │ │ │ + asrs r2, r5, #12 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvc.n 26eb98 >::_M_default_append(unsigned int)@@Base+0xb33a8> │ │ │ │ + bvc.n 26eba0 >::_M_default_append(unsigned int)@@Base+0xb33b0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 26e6ac >::_M_default_append(unsigned int)@@Base+0xb2ebc> │ │ │ │ + b.n 26e6b4 >::_M_default_append(unsigned int)@@Base+0xb2ec4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r4, r6, #11 │ │ │ │ + asrs r0, r7, #11 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26e680 >::_M_default_append(unsigned int)@@Base+0xb2e90> │ │ │ │ + b.n 26e688 >::_M_default_append(unsigned int)@@Base+0xb2e98> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r0, #10 │ │ │ │ + asrs r6, r0, #10 │ │ │ │ lsls r1, r6, #1 │ │ │ │ mov r1, r4 │ │ │ │ ldr r4, [pc, #592] @ (26ed40 >::_M_default_append(unsigned int)@@Base+0xb3550>) │ │ │ │ add r4, pc │ │ │ │ add.w r0, r4, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #584] @ (26ed44 >::_M_default_append(unsigned int)@@Base+0xb3554>) │ │ │ │ @@ -702464,55 +702465,55 @@ │ │ │ │ clz r3, r3 │ │ │ │ str.w r9, [r2] │ │ │ │ lsrs r3, r3, #5 │ │ │ │ str r3, [r2, #16] │ │ │ │ b.w 26d694 >::_M_default_append(unsigned int)@@Base+0xb1ea4> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - asrs r4, r6, #4 │ │ │ │ + asrs r0, r7, #4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bpl.n 26ee20 >::_M_default_append(unsigned int)@@Base+0xb3630> │ │ │ │ + bpl.n 26ee28 >::_M_default_append(unsigned int)@@Base+0xb3638> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 26f534 >::_M_default_append(unsigned int)@@Base+0xb3d44> │ │ │ │ + b.n 26f53c >::_M_default_append(unsigned int)@@Base+0xb3d4c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r0, #4 │ │ │ │ + asrs r6, r0, #4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26f508 >::_M_default_append(unsigned int)@@Base+0xb3d18> │ │ │ │ + b.n 26f510 >::_M_default_append(unsigned int)@@Base+0xb3d20> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r1, #2 │ │ │ │ + asrs r6, r1, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26f420 >::_M_default_append(unsigned int)@@Base+0xb3c30> │ │ │ │ + b.n 26f428 >::_M_default_append(unsigned int)@@Base+0xb3c38> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r0, #1 │ │ │ │ + asrs r6, r0, #1 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26f394 >::_M_default_append(unsigned int)@@Base+0xb3ba4> │ │ │ │ + b.n 26f39c >::_M_default_append(unsigned int)@@Base+0xb3bac> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r0, r1, #32 │ │ │ │ + asrs r4, r1, #32 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r4, r2, #31 │ │ │ │ + lsrs r0, r3, #31 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsrs r4, r7, #30 │ │ │ │ + lsrs r0, r0, #31 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcc.n 26ed5c >::_M_default_append(unsigned int)@@Base+0xb356c> │ │ │ │ + bcc.n 26ed64 >::_M_default_append(unsigned int)@@Base+0xb3574> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 26f270 >::_M_default_append(unsigned int)@@Base+0xb3a80> │ │ │ │ + b.n 26f278 >::_M_default_append(unsigned int)@@Base+0xb3a88> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r2, r1, #30 │ │ │ │ + lsrs r6, r1, #30 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcc.n 26ed04 >::_M_default_append(unsigned int)@@Base+0xb3514> │ │ │ │ + bcc.n 26ed0c >::_M_default_append(unsigned int)@@Base+0xb351c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 26f218 >::_M_default_append(unsigned int)@@Base+0xb3a28> │ │ │ │ + b.n 26f220 >::_M_default_append(unsigned int)@@Base+0xb3a30> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r4, r0, #29 │ │ │ │ + lsrs r0, r1, #29 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26f1c4 >::_M_default_append(unsigned int)@@Base+0xb39d4> │ │ │ │ + b.n 26f1cc >::_M_default_append(unsigned int)@@Base+0xb39dc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r4, r2, #28 │ │ │ │ + lsrs r0, r3, #28 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - b.n 26f16c >::_M_default_append(unsigned int)@@Base+0xb397c> │ │ │ │ + b.n 26f174 >::_M_default_append(unsigned int)@@Base+0xb3984> │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3928] @ 0xf58 │ │ │ │ ldr.w r5, [pc, #3044] @ 26f98c >::_M_default_append(unsigned int)@@Base+0xb419c> │ │ │ │ sub sp, #132 @ 0x84 │ │ │ │ @@ -703654,69 +703655,69 @@ │ │ │ │ bl 2679a8 >::_M_default_append(unsigned int)@@Base+0xac1b8> │ │ │ │ b.n 26f206 >::_M_default_append(unsigned int)@@Base+0xb3a16> │ │ │ │ nop │ │ │ │ @ instruction: 0xf396007b │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xf0ce007b │ │ │ │ - lsrs r4, r5, #13 │ │ │ │ + lsrs r0, r6, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - udf #66 @ 0x42 │ │ │ │ + udf #70 @ 0x46 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r0, r2, #13 │ │ │ │ + lsrs r4, r2, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - udf #36 @ 0x24 │ │ │ │ + udf #40 @ 0x28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r0, r7, #23 │ │ │ │ + lsls r4, r7, #23 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r0, r3, #23 │ │ │ │ + lsls r4, r3, #23 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bhi.n 26f920 >::_M_default_append(unsigned int)@@Base+0xb4130> │ │ │ │ + bhi.n 26f928 >::_M_default_append(unsigned int)@@Base+0xb4138> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r2, {r1, r2, r3} │ │ │ │ + ldmia r2!, {r1, r4} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - lsls r6, r1, #18 │ │ │ │ + lsls r2, r2, #18 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r3, #17 │ │ │ │ + lsls r6, r3, #17 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r2, r2, #16 │ │ │ │ + lsls r6, r2, #16 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r4, r6, #15 │ │ │ │ + lsls r0, r7, #15 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r5} │ │ │ │ + ldmia r0!, {r4, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 26f93c >::_M_default_append(unsigned int)@@Base+0xb414c> │ │ │ │ + bvs.n 26f944 >::_M_default_append(unsigned int)@@Base+0xb4154> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r6, r0, #15 │ │ │ │ + lsls r2, r1, #15 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvs.n 26f910 >::_M_default_append(unsigned int)@@Base+0xb4120> │ │ │ │ + bvs.n 26f918 >::_M_default_append(unsigned int)@@Base+0xb4128> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r4, r5, #14 │ │ │ │ + lsls r0, r6, #14 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvs.n 26f8e4 >::_M_default_append(unsigned int)@@Base+0xb40f4> │ │ │ │ + bvs.n 26f8ec >::_M_default_append(unsigned int)@@Base+0xb40fc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r0, r2, #14 │ │ │ │ + lsls r4, r2, #14 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bvs.n 26fab8 >::_M_default_append(unsigned int)@@Base+0xb42c8> │ │ │ │ + bvs.n 26fac0 >::_M_default_append(unsigned int)@@Base+0xb42d0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r4, r2, #13 │ │ │ │ + lsls r0, r3, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r0, r0, #13 │ │ │ │ + lsls r4, r0, #13 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r7!, {r3, r4, r5, r6} │ │ │ │ + stmia r7!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bvs.n 26f9f8 >::_M_default_append(unsigned int)@@Base+0xb4208> │ │ │ │ + bvs.n 26fa00 >::_M_default_append(unsigned int)@@Base+0xb4210> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r2, r6, #11 │ │ │ │ + lsls r6, r6, #11 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r4, r3, #11 │ │ │ │ + lsls r0, r4, #11 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r7!, {r2, r4} │ │ │ │ + stmia r7!, {r3, r4} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bpl.n 26f944 >::_M_default_append(unsigned int)@@Base+0xb4154> │ │ │ │ + bpl.n 26f94c >::_M_default_append(unsigned int)@@Base+0xb415c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldrd sl, r5, [sp, #72] @ 0x48 │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ ldrd ip, r9, [sp, #56] @ 0x38 │ │ │ │ str r3, [r5, #44] @ 0x2c │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ ldrd r4, fp, [sp, #80] @ 0x50 │ │ │ │ @@ -704235,50 +704236,50 @@ │ │ │ │ beq.w 26f606 >::_M_default_append(unsigned int)@@Base+0xb3e16> │ │ │ │ ldr r1, [sp, #40] @ 0x28 │ │ │ │ ldrd r2, r3, [sp, #116] @ 0x74 │ │ │ │ strd r2, r3, [r1, #4] │ │ │ │ b.w 26f606 >::_M_default_append(unsigned int)@@Base+0xb3e16> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - lsls r6, r4, #5 │ │ │ │ + lsls r2, r5, #5 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r5!, {r2, r3, r4, r7} │ │ │ │ + stmia r5!, {r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bmi.n 26ffe8 >::_M_default_append(unsigned int)@@Base+0xb47f8> │ │ │ │ + bmi.n 26fff0 >::_M_default_append(unsigned int)@@Base+0xb4800> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r4, r2, #3 │ │ │ │ + lsls r0, r3, #3 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - bcc.n 26fefc >::_M_default_append(unsigned int)@@Base+0xb470c> │ │ │ │ + bcc.n 26ff04 >::_M_default_append(unsigned int)@@Base+0xb4714> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r0, r3, #2 │ │ │ │ + lsls r4, r3, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - lsls r4, r0, #2 │ │ │ │ + lsls r0, r1, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r4!, {r1, r3, r4, r5, r7} │ │ │ │ + stmia r4!, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bcc.n 270040 >::_M_default_append(unsigned int)@@Base+0xb4850> │ │ │ │ + bcc.n 270048 >::_M_default_append(unsigned int)@@Base+0xb4858> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - movs r4, r6 │ │ │ │ + movs r0, r7 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - movs r2, r4 │ │ │ │ + movs r6, r4 │ │ │ │ lsls r1, r6, #1 │ │ │ │ - stmia r4!, {r1, r3, r4, r6} │ │ │ │ + stmia r4!, {r1, r2, r3, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bcs.n 26ff90 >::_M_default_append(unsigned int)@@Base+0xb47a0> │ │ │ │ + bcs.n 26ff98 >::_M_default_append(unsigned int)@@Base+0xb47a8> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - vshr.u8 q8, q8, #4 │ │ │ │ - stmia r4!, {r2} │ │ │ │ + vshr.u16 q8, q8, #16 │ │ │ │ + stmia r4!, {r3} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bcs.n 26fef0 >::_M_default_append(unsigned int)@@Base+0xb4700> │ │ │ │ + bcs.n 26fef8 >::_M_default_append(unsigned int)@@Base+0xb4708> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stc2l 0, cr0, [r6, #-448] @ 0xfffffe40 │ │ │ │ - ldc2 0, cr0, [r4, #-448]! @ 0xfffffe40 │ │ │ │ - stmia r1!, {r2, r3, r5, r6} │ │ │ │ + stc2l 0, cr0, [sl, #-448] @ 0xfffffe40 │ │ │ │ + ldc2 0, cr0, [r8, #-448]! @ 0xfffffe40 │ │ │ │ + stmia r1!, {r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r7, {r1, r2, r4, r5, r6, r7} │ │ │ │ + ldmia r7, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ mov.w ip, #80 @ 0x50 │ │ │ │ mov r7, r1 │ │ │ │ @@ -705426,43 +705427,43 @@ │ │ │ │ b.w 2701b4 >::_M_default_append(unsigned int)@@Base+0xb49c4> │ │ │ │ b.n 270e8c >::_M_default_append(unsigned int)@@Base+0xb569c> │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ svc 140 @ 0x8c │ │ │ │ lsls r3, r7, #1 │ │ │ │ - @ instruction: 0xf71c0070 │ │ │ │ - ldmia r1, {r1, r4, r5, r6, r7} │ │ │ │ + @ instruction: 0xf7200070 │ │ │ │ + ldmia r1, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xf6fc0070 │ │ │ │ - ldmia r1, {r1, r4, r6, r7} │ │ │ │ + @ instruction: 0xf7000070 │ │ │ │ + ldmia r1, {r1, r2, r4, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add.w r0, sl, #15728640 @ 0xf00000 │ │ │ │ - stmia r7!, {r1, r2, r3, r4, r6, r7} │ │ │ │ + add.w r0, lr, #15728640 @ 0xf00000 │ │ │ │ + stmia r7!, {r1, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xf4c60070 │ │ │ │ - stmia r7!, {r2, r3, r4, r7} │ │ │ │ + @ instruction: 0xf4ca0070 │ │ │ │ + stmia r7!, {r5, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xf4aa0070 │ │ │ │ - stmia r7!, {r1, r2, r3, r4, r5, r6} │ │ │ │ + @ instruction: 0xf4ae0070 │ │ │ │ + stmia r7!, {r1, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xf3160070 │ │ │ │ - @ instruction: 0xf2fe0070 │ │ │ │ - @ instruction: 0xb736 │ │ │ │ + @ instruction: 0xf31a0070 │ │ │ │ + @ instruction: 0xf3020070 │ │ │ │ + @ instruction: 0xb73a │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r4, r5, r7} │ │ │ │ + stmia r5!, {r1, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - sbc.w r0, r0, #112 @ 0x70 │ │ │ │ - stmia r4!, {r3, r4, r5} │ │ │ │ + sbc.w r0, r4, #112 @ 0x70 │ │ │ │ + stmia r4!, {r2, r3, r4, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - orns r0, r2, #112 @ 0x70 │ │ │ │ - stmia r3!, {r1, r3, r6} │ │ │ │ + orns r0, r6, #112 @ 0x70 │ │ │ │ + stmia r3!, {r1, r2, r3, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - orrs.w r0, r8, #112 @ 0x70 │ │ │ │ - stmia r3!, {r1, r2, r4, r5} │ │ │ │ + orrs.w r0, ip, #112 @ 0x70 │ │ │ │ + stmia r3!, {r1, r3, r4, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ mov r1, r4 │ │ │ │ str r2, [sp, #28] │ │ │ │ bl 2686d8 >::_M_default_append(unsigned int)@@Base+0xacee8> │ │ │ │ ldr r2, [sp, #28] │ │ │ │ subs r3, r0, r5 │ │ │ │ clz r3, r3 │ │ │ │ @@ -706595,133 +706596,133 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #280] @ (271998 >::_M_default_append(unsigned int)@@Base+0xb61a8>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2710ca >::_M_default_append(unsigned int)@@Base+0xb58da> │ │ │ │ nop │ │ │ │ - ldcl 0, cr0, [r0, #448] @ 0x1c0 │ │ │ │ - subs.w r0, ip, r0, ror #1 │ │ │ │ - sub.w r0, r6, r0, ror #1 │ │ │ │ - add r7, sp, #880 @ 0x370 │ │ │ │ + ldcl 0, cr0, [r4, #448] @ 0x1c0 │ │ │ │ + rsb r0, r0, r0, ror #1 │ │ │ │ + sub.w r0, sl, r0, ror #1 │ │ │ │ + add r7, sp, #896 @ 0x380 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bkpt 0x0062 │ │ │ │ + bkpt 0x0066 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - sbcs.w r0, r0, r0, ror #1 │ │ │ │ - bkpt 0x0044 │ │ │ │ + sbcs.w r0, r4, r0, ror #1 │ │ │ │ + bkpt 0x0048 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adcs.w r0, r2, r0, ror #1 │ │ │ │ - bkpt 0x0026 │ │ │ │ + adcs.w r0, r6, r0, ror #1 │ │ │ │ + bkpt 0x002a │ │ │ │ lsls r6, r5, #1 │ │ │ │ - eor.w r0, r4, r0, ror #1 │ │ │ │ - pop {r3, r4, r6, pc} │ │ │ │ + eor.w r0, r8, r0, ror #1 │ │ │ │ + pop {r2, r3, r4, r6, pc} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ands.w r0, r8, r0, ror #1 │ │ │ │ - ldrd r0, r0, [lr, #448]! @ 0x1c0 │ │ │ │ - add r6, sp, #208 @ 0xd0 │ │ │ │ + ands.w r0, ip, r0, ror #1 │ │ │ │ + and.w r0, r2, r0, ror #1 │ │ │ │ + add r6, sp, #224 @ 0xe0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r2, r3, r4, r5, r7} │ │ │ │ + pop {r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xe9aa0070 │ │ │ │ - @ instruction: 0xe9920070 │ │ │ │ - add r5, sp, #800 @ 0x320 │ │ │ │ + @ instruction: 0xe9ae0070 │ │ │ │ + @ instruction: 0xe9960070 │ │ │ │ + add r5, sp, #816 @ 0x330 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r4, r6} │ │ │ │ + pop {r2, r4, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmdb ip!, {r4, r5, r6} │ │ │ │ - ldmdb lr, {r4, r5, r6} │ │ │ │ - add r5, sp, #336 @ 0x150 │ │ │ │ + strd r0, r0, [r0, #-448] @ 0x1c0 │ │ │ │ + stmdb r2!, {r4, r5, r6} │ │ │ │ + add r5, sp, #352 @ 0x160 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - cbnz r2, 27195e >::_M_default_append(unsigned int)@@Base+0xb616e> │ │ │ │ + cbnz r6, 27195e >::_M_default_append(unsigned int)@@Base+0xb616e> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia.w ip!, {r4, r5, r6} │ │ │ │ - cbnz r2, 271950 >::_M_default_append(unsigned int)@@Base+0xb6160> │ │ │ │ + ldmia.w r0!, {r4, r5, r6} │ │ │ │ + cbnz r6, 271950 >::_M_default_append(unsigned int)@@Base+0xb6160> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrd r0, r0, [r0], #-448 @ 0x1c0 │ │ │ │ - strex r0, r0, [r2, #448] @ 0x1c0 │ │ │ │ - cbnz r0, 271942 >::_M_default_append(unsigned int)@@Base+0xb6152> │ │ │ │ + ldrd r0, r0, [r4], #-448 @ 0x1c0 │ │ │ │ + strex r0, r0, [r6, #448] @ 0x1c0 │ │ │ │ + cbnz r4, 271942 >::_M_default_append(unsigned int)@@Base+0xb6152> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xe8240070 │ │ │ │ - add r4, sp, #360 @ 0x168 │ │ │ │ + @ instruction: 0xe8280070 │ │ │ │ + add r4, sp, #376 @ 0x178 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - revsh r0, r4 │ │ │ │ + revsh r4, r4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271814 >::_M_default_append(unsigned int)@@Base+0xb6024> │ │ │ │ + b.n 27181c >::_M_default_append(unsigned int)@@Base+0xb602c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - rev16 r2, r3 │ │ │ │ + rev16 r6, r3 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2717b0 >::_M_default_append(unsigned int)@@Base+0xb5fc0> │ │ │ │ + b.n 2717b8 >::_M_default_append(unsigned int)@@Base+0xb5fc8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - rev r2, r4 │ │ │ │ + rev r6, r4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271740 >::_M_default_append(unsigned int)@@Base+0xb5f50> │ │ │ │ + b.n 271748 >::_M_default_append(unsigned int)@@Base+0xb5f58> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 2716d0 >::_M_default_append(unsigned int)@@Base+0xb5ee0> │ │ │ │ + b.n 2716d8 >::_M_default_append(unsigned int)@@Base+0xb5ee8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 271670 >::_M_default_append(unsigned int)@@Base+0xb5e80> │ │ │ │ + b.n 271678 >::_M_default_append(unsigned int)@@Base+0xb5e88> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbnz r6, 271946 >::_M_default_append(unsigned int)@@Base+0xb6156> │ │ │ │ + cbnz r2, 271948 >::_M_default_append(unsigned int)@@Base+0xb6158> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271610 >::_M_default_append(unsigned int)@@Base+0xb5e20> │ │ │ │ + b.n 271618 >::_M_default_append(unsigned int)@@Base+0xb5e28> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbnz r2, 271942 >::_M_default_append(unsigned int)@@Base+0xb6152> │ │ │ │ + cbnz r6, 271942 >::_M_default_append(unsigned int)@@Base+0xb6152> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2714e0 >::_M_default_append(unsigned int)@@Base+0xb5cf0> │ │ │ │ + b.n 2714e8 >::_M_default_append(unsigned int)@@Base+0xb5cf8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb8ae │ │ │ │ + @ instruction: 0xb8b2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271478 >::_M_default_append(unsigned int)@@Base+0xb5c88> │ │ │ │ + b.n 271480 >::_M_default_append(unsigned int)@@Base+0xb5c90> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 271450 >::_M_default_append(unsigned int)@@Base+0xb5c60> │ │ │ │ + b.n 271458 >::_M_default_append(unsigned int)@@Base+0xb5c68> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r1, sp, #768 @ 0x300 │ │ │ │ + add r1, sp, #784 @ 0x310 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb848 │ │ │ │ + @ instruction: 0xb84c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2713f8 >::_M_default_append(unsigned int)@@Base+0xb5c08> │ │ │ │ + b.n 271400 >::_M_default_append(unsigned int)@@Base+0xb5c10> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb82c │ │ │ │ + @ instruction: 0xb830 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271334 >::_M_default_append(unsigned int)@@Base+0xb5b44> │ │ │ │ + b.n 27133c >::_M_default_append(unsigned int)@@Base+0xb5b4c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 271304 >::_M_default_append(unsigned int)@@Base+0xb5b14> │ │ │ │ + b.n 27130c >::_M_default_append(unsigned int)@@Base+0xb5b1c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r1, sp, #56 @ 0x38 │ │ │ │ + add r1, sp, #72 @ 0x48 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb796 │ │ │ │ + @ instruction: 0xb79a │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2712ac >::_M_default_append(unsigned int)@@Base+0xb5abc> │ │ │ │ + b.n 2712b4 >::_M_default_append(unsigned int)@@Base+0xb5ac4> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r0, sp, #880 @ 0x370 │ │ │ │ + add r0, sp, #896 @ 0x380 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb764 │ │ │ │ + @ instruction: 0xb768 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271254 >::_M_default_append(unsigned int)@@Base+0xb5a64> │ │ │ │ + b.n 27125c >::_M_default_append(unsigned int)@@Base+0xb5a6c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r0, sp, #680 @ 0x2a8 │ │ │ │ + add r0, sp, #696 @ 0x2b8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb734 │ │ │ │ + @ instruction: 0xb738 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2711fc >::_M_default_append(unsigned int)@@Base+0xb5a0c> │ │ │ │ + b.n 271204 >::_M_default_append(unsigned int)@@Base+0xb5a14> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb718 │ │ │ │ + @ instruction: 0xb71c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2711d0 >::_M_default_append(unsigned int)@@Base+0xb59e0> │ │ │ │ + b.n 2711d8 >::_M_default_append(unsigned int)@@Base+0xb59e8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb6fc │ │ │ │ + @ instruction: 0xb700 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2711a0 >::_M_default_append(unsigned int)@@Base+0xb59b0> │ │ │ │ + b.n 2711a8 >::_M_default_append(unsigned int)@@Base+0xb59b8> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xb6e0 │ │ │ │ + @ instruction: 0xb6e4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 272120 >::_M_default_append(unsigned int)@@Base+0xb6930> │ │ │ │ + b.n 272128 >::_M_default_append(unsigned int)@@Base+0xb6938> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r7, pc, #1016 @ (adr r7, 271d90 >::_M_default_append(unsigned int)@@Base+0xb65a0>) │ │ │ │ + add r0, sp, #8 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - @ instruction: 0xb686 │ │ │ │ + @ instruction: 0xb68a │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr.w r8, [pc, #528] @ 271bc0 >::_M_default_append(unsigned int)@@Base+0xb63d0> │ │ │ │ mov r4, r1 │ │ │ │ @@ -706927,51 +706928,51 @@ │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #80] @ (271c08 >::_M_default_append(unsigned int)@@Base+0xb6418>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 271b10 >::_M_default_append(unsigned int)@@Base+0xb6320> │ │ │ │ - b.n 272070 >::_M_default_append(unsigned int)@@Base+0xb6880> │ │ │ │ + b.n 272078 >::_M_default_append(unsigned int)@@Base+0xb6888> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 271f58 >::_M_default_append(unsigned int)@@Base+0xb6768> │ │ │ │ + b.n 271f60 >::_M_default_append(unsigned int)@@Base+0xb6770> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 271e70 >::_M_default_append(unsigned int)@@Base+0xb6680> │ │ │ │ + b.n 271e78 >::_M_default_append(unsigned int)@@Base+0xb6688> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 271e18 >::_M_default_append(unsigned int)@@Base+0xb6628> │ │ │ │ + b.n 271e20 >::_M_default_append(unsigned int)@@Base+0xb6630> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r5, pc, #376 @ (adr r5, 271d4c >::_M_default_append(unsigned int)@@Base+0xb655c>) │ │ │ │ + add r5, pc, #392 @ (adr r5, 271d5c >::_M_default_append(unsigned int)@@Base+0xb656c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 271df4 >::_M_default_append(unsigned int)@@Base+0xb6604> │ │ │ │ + b.n 271dfc >::_M_default_append(unsigned int)@@Base+0xb660c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbz r4, 271c54 >::_M_default_append(unsigned int)@@Base+0xb6464> │ │ │ │ + cbz r0, 271c56 >::_M_default_append(unsigned int)@@Base+0xb6466> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 271db4 >::_M_default_append(unsigned int)@@Base+0xb65c4> │ │ │ │ + b.n 271dbc >::_M_default_append(unsigned int)@@Base+0xb65cc> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r5, pc, #144 @ (adr r5, 271c74 >::_M_default_append(unsigned int)@@Base+0xb6484>) │ │ │ │ + add r5, pc, #160 @ (adr r5, 271c84 >::_M_default_append(unsigned int)@@Base+0xb6494>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 271d8c >::_M_default_append(unsigned int)@@Base+0xb659c> │ │ │ │ + b.n 271d94 >::_M_default_append(unsigned int)@@Base+0xb65a4> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r5, pc, #48 @ (adr r5, 271c1c >::_M_default_append(unsigned int)@@Base+0xb642c>) │ │ │ │ + add r5, pc, #64 @ (adr r5, 271c2c >::_M_default_append(unsigned int)@@Base+0xb643c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 271d64 >::_M_default_append(unsigned int)@@Base+0xb6574> │ │ │ │ + b.n 271d6c >::_M_default_append(unsigned int)@@Base+0xb657c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, pc, #976 @ (adr r4, 271fc4 >::_M_default_append(unsigned int)@@Base+0xb67d4>) │ │ │ │ + add r4, pc, #992 @ (adr r4, 271fd4 >::_M_default_append(unsigned int)@@Base+0xb67e4>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 271d40 >::_M_default_append(unsigned int)@@Base+0xb6550> │ │ │ │ + b.n 271d48 >::_M_default_append(unsigned int)@@Base+0xb6558> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, pc, #888 @ (adr r4, 271f74 >::_M_default_append(unsigned int)@@Base+0xb6784>) │ │ │ │ + add r4, pc, #904 @ (adr r4, 271f84 >::_M_default_append(unsigned int)@@Base+0xb6794>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 271d18 >::_M_default_append(unsigned int)@@Base+0xb6528> │ │ │ │ + b.n 271d20 >::_M_default_append(unsigned int)@@Base+0xb6530> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, pc, #792 @ (adr r4, 271f1c >::_M_default_append(unsigned int)@@Base+0xb672c>) │ │ │ │ + add r4, pc, #808 @ (adr r4, 271f2c >::_M_default_append(unsigned int)@@Base+0xb673c>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ - b.n 271cf4 >::_M_default_append(unsigned int)@@Base+0xb6504> │ │ │ │ + b.n 271cfc >::_M_default_append(unsigned int)@@Base+0xb650c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r4, pc, #704 @ (adr r4, 271ecc >::_M_default_append(unsigned int)@@Base+0xb66dc>) │ │ │ │ + add r4, pc, #720 @ (adr r4, 271edc >::_M_default_append(unsigned int)@@Base+0xb66ec>) │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r7, [r0, #0] │ │ │ │ sub sp, #8 │ │ │ │ @@ -707378,19 +707379,19 @@ │ │ │ │ mov r1, r8 │ │ │ │ mov r0, r5 │ │ │ │ str r4, [sp, #0] │ │ │ │ bl 1c398 │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ nop │ │ │ │ - svc 202 @ 0xca │ │ │ │ + svc 206 @ 0xce │ │ │ │ lsls r0, r6, #1 │ │ │ │ - udf #80 @ 0x50 │ │ │ │ + udf #84 @ 0x54 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bgt.n 2720c8 >::_M_default_append(unsigned int)@@Base+0xb68d8> │ │ │ │ + bgt.n 2720d0 >::_M_default_append(unsigned int)@@Base+0xb68e0> │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3944] @ 0xf68 │ │ │ │ sub sp, #116 @ 0x74 │ │ │ │ mov r9, r2 │ │ │ │ @@ -708500,21 +708501,21 @@ │ │ │ │ mov.w r4, #4294967295 @ 0xffffffff │ │ │ │ b.n 272c9c >::_M_default_append(unsigned int)@@Base+0xb74ac> │ │ │ │ nop │ │ │ │ stmia r0!, {r7} │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bge.n 272df8 >::_M_default_append(unsigned int)@@Base+0xb7608> │ │ │ │ + bge.n 272e00 >::_M_default_append(unsigned int)@@Base+0xb7610> │ │ │ │ lsls r0, r6, #1 │ │ │ │ @ instruction: 0xb896 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - bcc.n 272d5c >::_M_default_append(unsigned int)@@Base+0xb756c> │ │ │ │ + bcc.n 272d64 >::_M_default_append(unsigned int)@@Base+0xb7574> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcs.n 272d4c >::_M_default_append(unsigned int)@@Base+0xb755c> │ │ │ │ + bcs.n 272d54 >::_M_default_append(unsigned int)@@Base+0xb7564> │ │ │ │ lsls r0, r6, #1 │ │ │ │ str r6, [sp, #16] │ │ │ │ b.n 272c9c >::_M_default_append(unsigned int)@@Base+0xb74ac> │ │ │ │ ldr.w r2, [lr, #12] │ │ │ │ cmp r5, #2 │ │ │ │ sub.w r3, r2, r6 │ │ │ │ clz r3, r3 │ │ │ │ @@ -709670,163 +709671,163 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #304] @ (273ab8 >::_M_default_append(unsigned int)@@Base+0xb82c8>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2736e2 >::_M_default_append(unsigned int)@@Base+0xb7ef2> │ │ │ │ - ldmia r6!, {r1, r7} │ │ │ │ + ldmia r6!, {r1, r2, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r6, {r2, r6} │ │ │ │ + ldmia r6, {r3, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r5, {r5, r7} │ │ │ │ + ldmia r5, {r2, r5, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r5!, {} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r4!, {r2, r3, r6, r7} │ │ │ │ + ldmia r4, {r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r2, {r1, r2, r3, r5, r6} │ │ │ │ + ldmia r2!, {r1, r4, r5, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r2, {r2, r3} │ │ │ │ + ldmia r2!, {r4} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r1, {r1, r2, r6, r7} │ │ │ │ + ldmia r1, {r1, r3, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r0!, {r2, r3, r4, r5, r6} │ │ │ │ + ldmia r0!, {r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r3, [sp, #320] @ 0x140 │ │ │ │ + ldr r3, [sp, #336] @ 0x150 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r0!, {r2, r3, r5} │ │ │ │ + ldmia r0!, {r4, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r7!, {r1, r2, r3, r4, r6} │ │ │ │ + stmia r7!, {r1, r5, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r6, [r2, #28] │ │ │ │ + ldrh r2, [r3, #28] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r7!, {r2, r6} │ │ │ │ + stmia r7!, {r3, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #112] @ 0x70 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r7!, {r1, r5} │ │ │ │ + stmia r7!, {r1, r2, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r1, [sp, #992] @ 0x3e0 │ │ │ │ + ldr r1, [sp, #1008] @ 0x3f0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r7!, {r2} │ │ │ │ + stmia r7!, {r3} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r4, [r7, #24] │ │ │ │ + ldrh r0, [r0, #26] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r1, r3, r5, r6, r7} │ │ │ │ + stmia r6!, {r1, r2, r3, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r2, [r4, #24] │ │ │ │ + ldrh r6, [r4, #24] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r6!, {r4, r6, r7} │ │ │ │ + stmia r6!, {r2, r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r0, [r1, #24] │ │ │ │ + ldrh r4, [r1, #24] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r5, r7} │ │ │ │ + stmia r5!, {r2, r5, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r2, [r3, #14] │ │ │ │ + ldrh r6, [r3, #14] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r5!, {r1, r3, r7} │ │ │ │ + stmia r5!, {r1, r2, r3, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r0, [sp, #384] @ 0x180 │ │ │ │ + ldr r0, [sp, #400] @ 0x190 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r5, r6} │ │ │ │ + stmia r5!, {r1, r4, r5, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r0, [sp, #280] @ 0x118 │ │ │ │ + ldr r0, [sp, #296] @ 0x128 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r1, r2, r4, r6} │ │ │ │ + stmia r5!, {r1, r3, r4, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r0, [sp, #176] @ 0xb0 │ │ │ │ + ldr r0, [sp, #192] @ 0xc0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r3, r4, r5} │ │ │ │ + stmia r5!, {r2, r3, r4, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r0, [sp, #64] @ 0x40 │ │ │ │ + ldr r0, [sp, #80] @ 0x50 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r2, r3, r4} │ │ │ │ + stmia r5!, {r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r7, [sp, #976] @ 0x3d0 │ │ │ │ + str r7, [sp, #992] @ 0x3e0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r2} │ │ │ │ + stmia r5!, {r3} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r6, [r7, #8] │ │ │ │ + ldrh r2, [r0, #10] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r5, r6, r7} │ │ │ │ + stmia r4!, {r1, r4, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r7, [sp, #784] @ 0x310 │ │ │ │ + str r7, [sp, #800] @ 0x320 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r4!, {r1, r2, r6, r7} │ │ │ │ + stmia r4!, {r1, r3, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r0, [r0, #8] │ │ │ │ + ldrh r4, [r0, #8] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r5, r7} │ │ │ │ + stmia r4!, {r1, r4, r5, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r6, [r4, #6] │ │ │ │ + ldrh r2, [r5, #6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r7, [sp, #424] @ 0x1a8 │ │ │ │ + str r7, [sp, #440] @ 0x1b8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r4!, {r3, r4, r5, r6} │ │ │ │ + stmia r4!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r0, [r6, #4] │ │ │ │ + ldrh r4, [r6, #4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r7, [sp, #224] @ 0xe0 │ │ │ │ + str r7, [sp, #240] @ 0xf0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r4!, {r6} │ │ │ │ + stmia r4!, {r2, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r7, [sp, #96] @ 0x60 │ │ │ │ + str r7, [sp, #112] @ 0x70 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r4!, {r3, r5} │ │ │ │ + stmia r4!, {r2, r3, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r2, [r4, #2] │ │ │ │ + ldrh r6, [r4, #2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r4!, {} │ │ │ │ + stmia r4!, {r2} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r2, [r7, #0] │ │ │ │ + ldrh r6, [r7, #0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r1, r3, r5, r6, r7} │ │ │ │ + stmia r3!, {r1, r2, r3, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r4, [r4, #0] │ │ │ │ + ldrh r0, [r5, #0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r2, r4, r6, r7} │ │ │ │ + stmia r3!, {r3, r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh r6, [r1, #0] │ │ │ │ + ldrh r2, [r2, #0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r3, r4, r5, r7} │ │ │ │ + stmia r3!, {r1, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r7, #62] @ 0x3e │ │ │ │ + strh r4, [r7, #62] @ 0x3e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r3, r5, r7} │ │ │ │ + stmia r3!, {r2, r3, r5, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r2, [r4, #62] @ 0x3e │ │ │ │ + strh r6, [r4, #62] @ 0x3e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r2, r3, r7} │ │ │ │ + stmia r3!, {r4, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r0, #62] @ 0x3e │ │ │ │ + strh r2, [r1, #62] @ 0x3e │ │ │ │ lsls r4, r6, #1 │ │ │ │ - stmia r3!, {r1, r2, r4, r6} │ │ │ │ + stmia r3!, {r1, r3, r4, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stmia r3!, {r2, r6} │ │ │ │ + stmia r3!, {r3, r6} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r4, [r7, #58] @ 0x3a │ │ │ │ + strh r0, [r0, #60] @ 0x3c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - str r6, [sp, #16] │ │ │ │ + str r6, [sp, #32] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r3!, {r1, r4} │ │ │ │ + stmia r3!, {r1, r2, r4} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r5, [sp, #936] @ 0x3a8 │ │ │ │ + str r5, [sp, #952] @ 0x3b8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r2!, {r3, r4, r5, r6, r7} │ │ │ │ + stmia r2!, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r5, [sp, #832] @ 0x340 │ │ │ │ + str r5, [sp, #848] @ 0x350 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r2!, {r1, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r5, [sp, #616] @ 0x268 │ │ │ │ + str r5, [sp, #632] @ 0x278 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r2!, {r3, r5, r7} │ │ │ │ + stmia r2!, {r2, r3, r5, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r5, [sp, #512] @ 0x200 │ │ │ │ + str r5, [sp, #528] @ 0x210 │ │ │ │ lsls r6, r5, #1 │ │ │ │ add r2, sp, #88 @ 0x58 │ │ │ │ str r0, [sp, #4] │ │ │ │ str r2, [sp, #12] │ │ │ │ movs r3, #0 │ │ │ │ add r2, sp, #60 @ 0x3c │ │ │ │ mov r1, sl │ │ │ │ @@ -709889,17 +709890,17 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #12] @ (273b68 >::_M_default_append(unsigned int)@@Base+0xb8378>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2736e2 >::_M_default_append(unsigned int)@@Base+0xb7ef2> │ │ │ │ - stmia r0!, {r2, r4, r6, r7} │ │ │ │ + stmia r0!, {r3, r4, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r3, [sp, #688] @ 0x2b0 │ │ │ │ + str r3, [sp, #704] @ 0x2c0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3944] @ 0xf68 │ │ │ │ sub sp, #116 @ 0x74 │ │ │ │ mov r9, r2 │ │ │ │ @@ -710972,18 +710973,18 @@ │ │ │ │ ldr r7, [r0, #8] │ │ │ │ b.n 274792 >::_M_default_append(unsigned int)@@Base+0xb8fa2> │ │ │ │ nop │ │ │ │ add r5, pc, #752 @ (adr r5, 274a6c >::_M_default_append(unsigned int)@@Base+0xb927c>) │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - itte lt │ │ │ │ + ittt lt │ │ │ │ + lsllt r0, r6, #1 │ │ │ │ + @ instruction: 0xb8d4 │ │ │ │ lsllt r0, r6, #1 │ │ │ │ - @ instruction: 0xb8d0 │ │ │ │ - lslge r0, r6, #1 │ │ │ │ ldr r1, [r0, #12] │ │ │ │ adds r6, #1 │ │ │ │ cmp r1, #0 │ │ │ │ blt.w 274a76 >::_M_default_append(unsigned int)@@Base+0xb9286> │ │ │ │ mul.w r1, r4, r1 │ │ │ │ mov ip, r3 │ │ │ │ adds r0, r2, r1 │ │ │ │ @@ -712179,89 +712180,89 @@ │ │ │ │ adds r3, #1 │ │ │ │ str r3, [r4, #60] @ 0x3c │ │ │ │ b.w 2747fe >::_M_default_append(unsigned int)@@Base+0xb900e> │ │ │ │ ldr r1, [sp, #264] @ 0x108 │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cbz r2, 27551e >::_M_default_append(unsigned int)@@Base+0xb9d2e> │ │ │ │ + cbz r6, 27551e >::_M_default_append(unsigned int)@@Base+0xb9d2e> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbz r0, 27550c >::_M_default_append(unsigned int)@@Base+0xb9d1c> │ │ │ │ + cbz r4, 27550c >::_M_default_append(unsigned int)@@Base+0xb9d1c> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cbz r6, 275502 >::_M_default_append(unsigned int)@@Base+0xb9d12> │ │ │ │ + cbz r2, 275504 >::_M_default_append(unsigned int)@@Base+0xb9d14> │ │ │ │ lsls r0, r6, #1 │ │ │ │ - uxtb r0, r0 │ │ │ │ + uxtb r4, r0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - uxth r0, r1 │ │ │ │ + uxth r4, r1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - sxtb r6, r0 │ │ │ │ + sxtb r2, r1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - sub sp, #0 │ │ │ │ + sub sp, #16 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r7, sp, #872 @ 0x368 │ │ │ │ + add r7, sp, #888 @ 0x378 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r7, sp, #624 @ 0x270 │ │ │ │ + add r7, sp, #640 @ 0x280 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r7, sp, #368 @ 0x170 │ │ │ │ + add r7, sp, #384 @ 0x180 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r7, sp, #112 @ 0x70 │ │ │ │ + add r7, sp, #128 @ 0x80 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - add r6, sp, #856 @ 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r6, #1 │ │ │ │ - ldrh r0, [r0, r5] │ │ │ │ + ldrh r4, [r0, r5] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r4, [r2, #8] │ │ │ │ + ldrh r0, [r3, #8] │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r5, r0 │ │ │ │ ldr r0, [r2, #0] │ │ │ │ @@ -715368,15 +715369,15 @@ │ │ │ │ mov r1, r4 │ │ │ │ str r5, [sp, #0] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - ldrh r0, [r7, #4] │ │ │ │ + ldrh r4, [r7, #4] │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r1, [r0, #4] │ │ │ │ sub sp, #28 │ │ │ │ @@ -715619,39 +715620,39 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2776c2 >::_M_default_append(unsigned int)@@Base+0xbbed2> │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - strh r6, [r7, #60] @ 0x3c │ │ │ │ + strh r2, [r0, #62] @ 0x3e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r2, [r6, #52] @ 0x34 │ │ │ │ + strh r6, [r6, #52] @ 0x34 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r2, [r5, r4] │ │ │ │ + ldr r6, [r5, r4] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r6, #48] @ 0x30 │ │ │ │ + strh r6, [r6, #48] @ 0x30 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r2, [r5, r2] │ │ │ │ + ldr r6, [r5, r2] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r2, #48] @ 0x30 │ │ │ │ + strh r4, [r2, #48] @ 0x30 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r0, [r1, r2] │ │ │ │ + ldr r4, [r1, r2] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r6, #46] @ 0x2e │ │ │ │ + strh r6, [r6, #46] @ 0x2e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r2, [r5, r1] │ │ │ │ + ldr r6, [r5, r1] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r2, #46] @ 0x2e │ │ │ │ + strh r2, [r3, #46] @ 0x2e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r4, [r1, r1] │ │ │ │ + ldr r0, [r2, r1] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r6, #44] @ 0x2c │ │ │ │ + strh r2, [r7, #44] @ 0x2c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r4, [r5, r0] │ │ │ │ + ldr r0, [r6, r0] │ │ │ │ lsls r6, r5, #1 │ │ │ │ vmul.f64 d3, d0, d1 │ │ │ │ vldr d6, [pc, #188] @ 2777e8 >::_M_default_append(unsigned int)@@Base+0xbbff8> │ │ │ │ vmul.f64 d5, d0, d0 │ │ │ │ vldr d7, [r1, #160] @ 0xa0 │ │ │ │ vmla.f64 d5, d1, d1 │ │ │ │ vcmpe.f64 d3, d6 │ │ │ │ @@ -718830,21 +718831,21 @@ │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ subs r5, #204 @ 0xcc │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ subs r5, #156 @ 0x9c │ │ │ │ lsls r3, r7, #1 │ │ │ │ - ldr r6, [r0, r1] │ │ │ │ + ldr r2, [r1, r1] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r2, #190 @ 0xbe │ │ │ │ + cmp r2, #194 @ 0xc2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [r5, r0] │ │ │ │ + ldr r6, [r5, r0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cmp r2, #162 @ 0xa2 │ │ │ │ + cmp r2, #166 @ 0xa6 │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3624] @ 0xe28 │ │ │ │ ldr r5, [pc, #500] @ (27a6a8 >::_M_default_append(unsigned int)@@Base+0xbeeb8>) │ │ │ │ sub sp, #456 @ 0x1c8 │ │ │ │ @@ -719319,90 +719320,90 @@ │ │ │ │ b.n 27a834 >::_M_default_append(unsigned int)@@Base+0xbf044> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ subs r1, #218 @ 0xda │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strb r6, [r6, r5] │ │ │ │ + strb r2, [r7, r5] │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldmia r2!, {r0, r1, r3, r4, r5, r6, r7} │ │ │ │ vqdmulh.s q14, , d9[0] │ │ │ │ - vmls.i , , d6[0] │ │ │ │ + vmls.i , , d10[0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r2, [r4, r5] │ │ │ │ + strb r6, [r4, r5] │ │ │ │ lsls r0, r6, #1 │ │ │ │ lsls r3, r1, #11 │ │ │ │ movs r0, r0 │ │ │ │ - strb r4, [r5, r6] │ │ │ │ + strb r0, [r6, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldmia r4, {r0, r3, r4, r5} │ │ │ │ @ instruction: 0xffffcb1f │ │ │ │ @ instruction: 0xffffc563 │ │ │ │ vqrdmlsh.s , , d17[0] │ │ │ │ movs r0, r0 │ │ │ │ mrc2 15, 5, pc, cr11, cr15, {7} │ │ │ │ @ instruction: 0xfb65ffff │ │ │ │ - strb r4, [r6, r4] │ │ │ │ + strb r0, [r7, r4] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r2, [r4, r1] │ │ │ │ + strb r6, [r4, r1] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r6, #218 @ 0xda │ │ │ │ + movs r6, #222 @ 0xde │ │ │ │ lsls r6, r5, #1 │ │ │ │ subs r1, #16 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - strb r6, [r5, r0] │ │ │ │ + strb r2, [r6, r0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r6, #166 @ 0xa6 │ │ │ │ + movs r6, #170 @ 0xaa │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r6, [r4, r4] │ │ │ │ + strb r2, [r5, r4] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r4, [r4, r5] │ │ │ │ + strb r0, [r5, r5] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r4, [r3, r6] │ │ │ │ + strb r0, [r4, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r2, [r3, r5] │ │ │ │ + strb r6, [r3, r5] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r2, [r1, r7] │ │ │ │ + strh r6, [r1, r7] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r6, #66 @ 0x42 │ │ │ │ + movs r6, #70 @ 0x46 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r6, r6] │ │ │ │ + strh r4, [r6, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r6, #40 @ 0x28 │ │ │ │ + movs r6, #44 @ 0x2c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r4, [r4, r5] │ │ │ │ + strb r0, [r5, r5] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r0, [r2, r6] │ │ │ │ + strb r4, [r2, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r2, [r1, r6] │ │ │ │ + strb r6, [r1, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r4, [r4, r6] │ │ │ │ + strb r0, [r5, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r0, r5] │ │ │ │ + strh r2, [r1, r5] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r5, #190 @ 0xbe │ │ │ │ + movs r5, #194 @ 0xc2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r5, r4] │ │ │ │ + strh r0, [r6, r4] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r5, #164 @ 0xa4 │ │ │ │ + movs r5, #168 @ 0xa8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmia r3!, {r0, r2, r3, r4, r6, r7} │ │ │ │ vrsubhn.i d28, , │ │ │ │ - vsli.32 , q8, #31 │ │ │ │ + vsli.32 , q10, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb r4, [r1, r6] │ │ │ │ + strb r0, [r2, r6] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r2, r3] │ │ │ │ + strh r2, [r3, r3] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r5, #78 @ 0x4e │ │ │ │ + movs r5, #82 @ 0x52 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r7, r2] │ │ │ │ + strh r4, [r7, r2] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r5, #46 @ 0x2e │ │ │ │ + movs r5, #50 @ 0x32 │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 27a758 >::_M_default_append(unsigned int)@@Base+0xbef68> │ │ │ │ @@ -719423,17 +719424,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r0, [r0, r7] │ │ │ │ + str r4, [r0, r7] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r4, #56 @ 0x38 │ │ │ │ + movs r4, #60 @ 0x3c │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r3, [r0, #8] │ │ │ │ ldr r0, [r3, #0] │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ ldr r3, [r0, #8] │ │ │ │ ldr r0, [r3, #4] │ │ │ │ @@ -719797,19 +719798,19 @@ │ │ │ │ ... │ │ │ │ adds r6, #48 @ 0x30 │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r5, #208 @ 0xd0 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - str r4, [r3, r2] │ │ │ │ + str r0, [r4, r2] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r5, [pc, #808] @ (27b2dc >::_M_default_append(unsigned int)@@Base+0xbfaec>) │ │ │ │ + ldr r5, [pc, #824] @ (27b2ec >::_M_default_append(unsigned int)@@Base+0xbfafc>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r0, #66 @ 0x42 │ │ │ │ + movs r0, #70 @ 0x46 │ │ │ │ lsls r6, r5, #1 │ │ │ │ vcmpe.f64 d6, d4 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ it ge │ │ │ │ vmovge.f64 d7, d6 │ │ │ │ b.n 27af22 >::_M_default_append(unsigned int)@@Base+0xbf732> │ │ │ │ vcmpe.f64 d13, #0.0 │ │ │ │ @@ -721704,17 +721705,17 @@ │ │ │ │ ... │ │ │ │ adds r0, r3, r5 │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r2, r5, #31 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - adds r2, #112 @ 0x70 │ │ │ │ + adds r2, #116 @ 0x74 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsls r0, r5, #19 │ │ │ │ + lsls r4, r5, #19 │ │ │ │ lsls r6, r5, #1 │ │ │ │ vldr d7, [r8, #152] @ 0x98 │ │ │ │ mov r0, r5 │ │ │ │ vldr d6, [r8, #160] @ 0xa0 │ │ │ │ vldr d5, [r9, #152] @ 0x98 │ │ │ │ vmov.f64 d14, d7 │ │ │ │ vsub.f64 d7, d6, d7 │ │ │ │ @@ -722263,26 +722264,26 @@ │ │ │ │ b.n 27cea8 >::_M_default_append(unsigned int)@@Base+0xc16b8> │ │ │ │ vcmpe.f64 d6, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ it ge │ │ │ │ vmovge.f64 d7, d6 │ │ │ │ b.n 27d1e2 >::_M_default_append(unsigned int)@@Base+0xc19f2> │ │ │ │ nop │ │ │ │ - cmp r4, #98 @ 0x62 │ │ │ │ + cmp r4, #102 @ 0x66 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cdp2 0, 13, cr0, cr10, cr13, {3} │ │ │ │ - cmp r4, #28 │ │ │ │ + cdp2 0, 13, cr0, cr14, cr13, {3} │ │ │ │ + cmp r4, #32 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cdp2 0, 9, cr0, cr4, cr13, {3} │ │ │ │ - cmp r3, #226 @ 0xe2 │ │ │ │ + cdp2 0, 9, cr0, cr8, cr13, {3} │ │ │ │ + cmp r3, #230 @ 0xe6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cdp2 0, 5, cr0, cr10, cr13, {3} │ │ │ │ - cmp r3, #126 @ 0x7e │ │ │ │ + cdp2 0, 5, cr0, cr14, cr13, {3} │ │ │ │ + cmp r3, #130 @ 0x82 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc2l 0, cr0, [r6, #436]! @ 0x1b4 │ │ │ │ + ldc2l 0, cr0, [sl, #436]! @ 0x1b4 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ldr r1, [r1, #8] │ │ │ │ ldr r3, [r1, #4] │ │ │ │ cbz r3, 27d258 >::_M_default_append(unsigned int)@@Base+0xc1a68> │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -722310,17 +722311,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - cmp r5, #30 │ │ │ │ + cmp r5, #34 @ 0x22 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc2 0, cr0, [r6], {109} @ 0x6d │ │ │ │ + ldc2 0, cr0, [sl], {109} @ 0x6d │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldr r2, [r1, #8] │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -722352,17 +722353,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - cmp r4, #184 @ 0xb8 │ │ │ │ + cmp r4, #188 @ 0xbc │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc2 0, cr0, [r0], #-436 @ 0xfffffe4c │ │ │ │ + ldc2 0, cr0, [r4], #-436 @ 0xfffffe4c │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #16 │ │ │ │ mov r5, r2 │ │ │ │ subs.w r9, r1, #0 │ │ │ │ @@ -722419,20 +722420,20 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [r5, #0] │ │ │ │ ldr r3, [r3, #0] │ │ │ │ vldr d0, [r3, #160] @ 0xa0 │ │ │ │ add sp, #16 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ - cmp r4, #110 @ 0x6e │ │ │ │ + cmp r4, #114 @ 0x72 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfbf0006d │ │ │ │ - cmp r4, #12 │ │ │ │ + @ instruction: 0xfbf4006d │ │ │ │ + cmp r4, #16 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfb84006d │ │ │ │ + @ instruction: 0xfb88006d │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ sub sp, #16 │ │ │ │ mov sl, r3 │ │ │ │ @@ -722546,20 +722547,20 @@ │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 27d720 >::_M_default_append(unsigned int)@@Base+0xc1f30>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ - cmp r3, #2 │ │ │ │ + cmp r3, #6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfa7a006d │ │ │ │ - cmp r2, #176 @ 0xb0 │ │ │ │ + @ instruction: 0xfa7e006d │ │ │ │ + cmp r2, #180 @ 0xb4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xfa28006d │ │ │ │ + @ instruction: 0xfa2c006d │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r2, [pc, #800] @ (27d854 >::_M_default_append(unsigned int)@@Base+0xc2064>) │ │ │ │ mov r7, r1 │ │ │ │ ldr r3, [pc, #800] @ (27d858 >::_M_default_append(unsigned int)@@Base+0xc2068>) │ │ │ │ @@ -722877,51 +722878,51 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 27d572 >::_M_default_append(unsigned int)@@Base+0xc1d82> │ │ │ │ nop │ │ │ │ lsrs r0, r2, #16 │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r2, #36 @ 0x24 │ │ │ │ + cmp r2, #40 @ 0x28 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrsb.w r0, [ip, #109] @ 0x6d │ │ │ │ + vld1.8 {d0[3]}, [r0]! │ │ │ │ lsrs r2, r2, #15 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - cmp r1, #216 @ 0xd8 │ │ │ │ + cmp r1, #220 @ 0xdc │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr??.w r0, [r0, sp, lsl #2] │ │ │ │ - cmp r1, #56 @ 0x38 │ │ │ │ + ldr??.w r0, [r4, sp, lsl #2] │ │ │ │ + cmp r1, #60 @ 0x3c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrh.w r0, [r0, #109] @ 0x6d │ │ │ │ - cmp r0, #138 @ 0x8a │ │ │ │ + ldrh.w r0, [r4, #109] @ 0x6d │ │ │ │ + cmp r0, #142 @ 0x8e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strb.w r0, [r2, sp, lsl #2] │ │ │ │ - cmp r0, #78 @ 0x4e │ │ │ │ + strb.w r0, [r6, sp, lsl #2] │ │ │ │ + cmp r0, #82 @ 0x52 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf7c6006d │ │ │ │ - cmp r0, #64 @ 0x40 │ │ │ │ + @ instruction: 0xf7ca006d │ │ │ │ + cmp r0, #68 @ 0x44 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r7, #216 @ 0xd8 │ │ │ │ + movs r7, #220 @ 0xdc │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf750006d │ │ │ │ - movs r7, #188 @ 0xbc │ │ │ │ + @ instruction: 0xf754006d │ │ │ │ + movs r7, #192 @ 0xc0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf734006d │ │ │ │ - movs r7, #160 @ 0xa0 │ │ │ │ + @ instruction: 0xf738006d │ │ │ │ + movs r7, #164 @ 0xa4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf718006d │ │ │ │ - movs r7, #132 @ 0x84 │ │ │ │ + @ instruction: 0xf71c006d │ │ │ │ + movs r7, #136 @ 0x88 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf6fc006d │ │ │ │ - movs r7, #104 @ 0x68 │ │ │ │ + @ instruction: 0xf700006d │ │ │ │ + movs r7, #108 @ 0x6c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf6e0006d │ │ │ │ - movs r7, #72 @ 0x48 │ │ │ │ + @ instruction: 0xf6e4006d │ │ │ │ + movs r7, #76 @ 0x4c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf6be006d │ │ │ │ + movt r0, #10349 @ 0x286d │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r2, [sp, #12] │ │ │ │ bl 613af0 │ │ │ │ @@ -722931,15 +722932,15 @@ │ │ │ │ movs r2, #48 @ 0x30 │ │ │ │ add r3, pc │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - movs r6, #196 @ 0xc4 │ │ │ │ + movs r6, #200 @ 0xc8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #28 │ │ │ │ mov r4, r2 │ │ │ │ @@ -723108,30 +723109,30 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 27d97c >::_M_default_append(unsigned int)@@Base+0xc218c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ lsrs r4, r7, #32 │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r6, #118 @ 0x76 │ │ │ │ + movs r6, #122 @ 0x7a │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r6, #26 │ │ │ │ + movs r6, #30 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf592006d │ │ │ │ + @ instruction: 0xf596006d │ │ │ │ lsls r0, r1, #31 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - movs r5, #228 @ 0xe4 │ │ │ │ + movs r5, #232 @ 0xe8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adcs.w r0, ip, #15532032 @ 0xed0000 │ │ │ │ - movs r5, #32 │ │ │ │ + sbc.w r0, r0, #15532032 @ 0xed0000 │ │ │ │ + movs r5, #36 @ 0x24 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - eors.w r0, r8, #15532032 @ 0xed0000 │ │ │ │ - movs r4, #246 @ 0xf6 │ │ │ │ + eors.w r0, ip, #15532032 @ 0xed0000 │ │ │ │ + movs r4, #250 @ 0xfa │ │ │ │ lsls r0, r6, #1 │ │ │ │ - orn r0, ip, #15532032 @ 0xed0000 │ │ │ │ + orns r0, r0, #15532032 @ 0xed0000 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r5, r3 │ │ │ │ sub sp, #12 │ │ │ │ mov r4, r0 │ │ │ │ @@ -723177,19 +723178,19 @@ │ │ │ │ movw r2, #1821 @ 0x71d │ │ │ │ str r2, [sp, #0] │ │ │ │ movs r2, #16 │ │ │ │ bl 1c398 │ │ │ │ mov r0, r6 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ - movs r4, #168 @ 0xa8 │ │ │ │ + movs r4, #172 @ 0xac │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r4, #96 @ 0x60 │ │ │ │ + movs r4, #100 @ 0x64 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf3d8006d │ │ │ │ + @ instruction: 0xf3dc006d │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r4, r1 │ │ │ │ mov r7, r3 │ │ │ │ ldr r3, [r1, #8] │ │ │ │ @@ -723237,19 +723238,19 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #24] @ (27dc00 >::_M_default_append(unsigned int)@@Base+0xc2410>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r0, #4294967295 @ 0xffffffff │ │ │ │ b.n 27dbd4 >::_M_default_append(unsigned int)@@Base+0xc23e4> │ │ │ │ - movs r3, #250 @ 0xfa │ │ │ │ + movs r3, #254 @ 0xfe │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r3, #166 @ 0xa6 │ │ │ │ + movs r3, #170 @ 0xaa │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf31c006d │ │ │ │ + @ instruction: 0xf320006d │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ sub sp, #12 │ │ │ │ mov r8, r2 │ │ │ │ @@ -723429,29 +723430,29 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #44] @ (27de54 >::_M_default_append(unsigned int)@@Base+0xc2664>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 27dd70 >::_M_default_append(unsigned int)@@Base+0xc2580> │ │ │ │ - movs r2, #38 @ 0x26 │ │ │ │ + movs r2, #42 @ 0x2a │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf19e006d │ │ │ │ - movs r2, #2 │ │ │ │ + sub.w r0, r2, #109 @ 0x6d │ │ │ │ + movs r2, #6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - sbcs.w r0, sl, #109 @ 0x6d │ │ │ │ - movs r1, #200 @ 0xc8 │ │ │ │ + sbcs.w r0, lr, #109 @ 0x6d │ │ │ │ + movs r1, #204 @ 0xcc │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adc.w r0, r0, #109 @ 0x6d │ │ │ │ - movs r1, #158 @ 0x9e │ │ │ │ + adc.w r0, r4, #109 @ 0x6d │ │ │ │ + movs r1, #162 @ 0xa2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds.w r0, r6, #109 @ 0x6d │ │ │ │ - movs r1, #104 @ 0x68 │ │ │ │ + adds.w r0, sl, #109 @ 0x6d │ │ │ │ + movs r1, #108 @ 0x6c │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xf0e0006d │ │ │ │ + @ instruction: 0xf0e4006d │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ mov fp, r2 │ │ │ │ @@ -723806,47 +723807,47 @@ │ │ │ │ lsls r7, r1 │ │ │ │ lsls r0, r2, #11 │ │ │ │ lsls r3, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsls r6, r0, #10 │ │ │ │ lsls r3, r7, #1 │ │ │ │ - subs r0, r6, #5 │ │ │ │ + subs r4, r6, #5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cdp 0, 14, cr0, cr8, cr13, {3} │ │ │ │ - subs r6, r2, #5 │ │ │ │ + cdp 0, 14, cr0, cr12, cr13, {3} │ │ │ │ + subs r2, r3, #5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - cdp 0, 12, cr0, cr14, cr13, {3} │ │ │ │ - subs r6, r6, #3 │ │ │ │ + cdp 0, 13, cr0, cr2, cr13, {3} │ │ │ │ + subs r2, r7, #3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - subs r0, r6, #3 │ │ │ │ + subs r4, r6, #3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - subs r4, r2, #1 │ │ │ │ + subs r0, r3, #1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stcl 0, cr0, [ip, #436] @ 0x1b4 │ │ │ │ - subs r2, r7, #0 │ │ │ │ + ldcl 0, cr0, [r0, #436] @ 0x1b4 │ │ │ │ + subs r6, r7, #0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc 0, cr0, [r2, #436]! @ 0x1b4 │ │ │ │ - subs r6, r3, #0 │ │ │ │ + ldc 0, cr0, [r6, #436]! @ 0x1b4 │ │ │ │ + subs r2, r4, #0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc 0, cr0, [r6, #436] @ 0x1b4 │ │ │ │ - lsls r2, r6, #25 │ │ │ │ + ldc 0, cr0, [sl, #436] @ 0x1b4 │ │ │ │ + lsls r6, r6, #25 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - adds r2, r5, #7 │ │ │ │ + adds r6, r5, #7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stcl 0, cr0, [r2, #-436]! @ 0xfffffe4c │ │ │ │ - adds r6, r1, #7 │ │ │ │ + stcl 0, cr0, [r6, #-436]! @ 0xfffffe4c │ │ │ │ + adds r2, r2, #7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stcl 0, cr0, [r6, #-436] @ 0xfffffe4c │ │ │ │ - adds r2, r6, #6 │ │ │ │ + stcl 0, cr0, [sl, #-436] @ 0xfffffe4c │ │ │ │ + adds r6, r6, #6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stc 0, cr0, [sl, #-436]! @ 0xfffffe4c │ │ │ │ - adds r6, r2, #6 │ │ │ │ + stc 0, cr0, [lr, #-436]! @ 0xfffffe4c │ │ │ │ + adds r2, r3, #6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - stc 0, cr0, [lr, #-436] @ 0xfffffe4c │ │ │ │ + ldc 0, cr0, [r2, #-436] @ 0xfffffe4c │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [pc, #84] @ (27e2d8 >::_M_default_append(unsigned int)@@Base+0xc2ae8>) │ │ │ │ movw r1, #2054 @ 0x806 │ │ │ │ add r0, pc │ │ │ │ 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#4064] @ 0xfe0 │ │ │ │ sub sp, #24 │ │ │ │ ldr r2, [r0, #0] │ │ │ │ mov r4, r3 │ │ │ │ @@ -723924,17 +723925,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #24 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ ... │ │ │ │ - adds r0, r1, #1 │ │ │ │ + adds r4, r1, #1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - rsb r0, r0, sp, asr #1 │ │ │ │ + rsb r0, r4, sp, asr #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ sub sp, #32 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ @@ -724177,32 +724178,32 @@ │ │ │ │ ldr r0, [pc, #64] @ (27e684 >::_M_default_append(unsigned int)@@Base+0xc2e94>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 27e444 >::_M_default_append(unsigned int)@@Base+0xc2c54> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - subs r2, r2, r5 │ │ │ │ + subs r6, r2, r5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - pkhtb r0, sl, sp, asr #1 │ │ │ │ - subs r6, r1, r3 │ │ │ │ + pkhtb r0, lr, sp, asr #1 │ │ │ │ + subs r2, r2, r3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - orr.w r0, r6, sp, asr #1 │ │ │ │ - subs r6, r4, r2 │ │ │ │ + orr.w r0, sl, sp, asr #1 │ │ │ │ + subs r2, r5, r2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ands.w r0, lr, sp, asr #1 │ │ │ │ - subs r2, r0, r2 │ │ │ │ + bic.w r0, r2, sp, asr #1 │ │ │ │ + subs r6, r0, r2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldrd r0, r0, [sl, #436]! @ 0x1b4 │ │ │ │ - adds r2, r3, r6 │ │ │ │ + ldrd r0, r0, [lr, #436]! @ 0x1b4 │ │ │ │ + adds r6, r3, r6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmdb r2, {r0, r2, r3, r5, r6} │ │ │ │ - adds r2, r1, r5 │ │ │ │ + ldmdb r6, {r0, r2, r3, r5, r6} │ │ │ │ + adds r6, r1, r5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xe8c2006d │ │ │ │ + @ instruction: 0xe8c6006d │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r1, [pc, #520] @ (27e8a8 >::_M_default_append(unsigned int)@@Base+0xc30b8>) │ │ │ │ mov sl, r2 │ │ │ │ @@ -724411,48 +724412,48 @@ │ │ │ │ add r2, pc, #540 @ (adr r2, 27eac0 >::_M_default_append(unsigned int)@@Base+0xc32d0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ @ instruction: 0xfaa4007a │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xfa32007a │ │ │ │ - adds r0, r7, r0 │ │ │ │ + adds r4, r7, r0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e81c >::_M_default_append(unsigned int)@@Base+0xc302c> │ │ │ │ + b.n 27e824 >::_M_default_append(unsigned int)@@Base+0xc3034> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r6, r5, #1 │ │ │ │ + lsls r2, r6, #1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r0, [r3, #52] @ 0x34 │ │ │ │ + strh r4, [r3, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r2, r6, r0 │ │ │ │ + adds r6, r6, r0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r4, r7, #30 │ │ │ │ + asrs r0, r0, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e738 >::_M_default_append(unsigned int)@@Base+0xc2f48> │ │ │ │ + b.n 27e740 >::_M_default_append(unsigned int)@@Base+0xc2f50> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - movs r2, r0 │ │ │ │ + movs r6, r0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - strh r6, [r5, #48] @ 0x30 │ │ │ │ + strh r2, [r6, #48] @ 0x30 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r6, #31 │ │ │ │ + asrs r4, r6, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r2, r1, #30 │ │ │ │ + asrs r6, r1, #30 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r4, r0, #30 │ │ │ │ + asrs r0, r1, #30 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r0, r0, #29 │ │ │ │ + asrs r4, r0, #29 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e65c >::_M_default_append(unsigned int)@@Base+0xc2e6c> │ │ │ │ + b.n 27e664 >::_M_default_append(unsigned int)@@Base+0xc2e74> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r4, r4, #28 │ │ │ │ + asrs r0, r5, #28 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e62c >::_M_default_append(unsigned int)@@Base+0xc2e3c> │ │ │ │ + b.n 27e634 >::_M_default_append(unsigned int)@@Base+0xc2e44> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - vshr.u32 q8, q9, #26 │ │ │ │ - vshr.u16 q8, q9, #16 │ │ │ │ + vshr.u32 q8, q9, #22 │ │ │ │ + vshr.u16 q8, q9, #12 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ mov sl, r2 │ │ │ │ ldr r2, [pc, #672] @ (27ebb0 >::_M_default_append(unsigned int)@@Base+0xc33c0>) │ │ │ │ mov r9, r3 │ │ │ │ @@ -724724,60 +724725,60 @@ │ │ │ │ b.n 27e966 >::_M_default_append(unsigned int)@@Base+0xc3176> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ... │ │ │ │ ldrh.w r0, [r4, sl, lsl #3] │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r6, #24 │ │ │ │ + asrs r4, r6, #24 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e710 >::_M_default_append(unsigned int)@@Base+0xc2f20> │ │ │ │ + b.n 27e718 >::_M_default_append(unsigned int)@@Base+0xc2f28> │ │ │ │ lsls r5, r5, #1 │ │ │ │ @ instruction: 0xf7de007a │ │ │ │ - asrs r6, r0, #22 │ │ │ │ + asrs r2, r1, #22 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e5c8 >::_M_default_append(unsigned int)@@Base+0xc2dd8> │ │ │ │ + b.n 27e5d0 >::_M_default_append(unsigned int)@@Base+0xc2de0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldc2 0, cr0, [r8, #444]! @ 0x1bc │ │ │ │ - asrs r0, r3, #23 │ │ │ │ + ldc2 0, cr0, [ip, #444]! @ 0x1bc │ │ │ │ + asrs r4, r3, #23 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldc2l 0, cr0, [ip, #-444]! @ 0xfffffe44 │ │ │ │ - asrs r4, r0, #23 │ │ │ │ + stc2 0, cr0, [r0, #444] @ 0x1bc │ │ │ │ + asrs r0, r1, #23 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r2, r3, #19 │ │ │ │ + asrs r6, r3, #19 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e488 >::_M_default_append(unsigned int)@@Base+0xc2c98> │ │ │ │ + b.n 27e490 >::_M_default_append(unsigned int)@@Base+0xc2ca0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r4, r7, #19 │ │ │ │ + asrs r0, r0, #20 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r0, r5, #18 │ │ │ │ + asrs r4, r5, #18 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e430 >::_M_default_append(unsigned int)@@Base+0xc2c40> │ │ │ │ + b.n 27e438 >::_M_default_append(unsigned int)@@Base+0xc2c48> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r4, r1, #18 │ │ │ │ + asrs r0, r2, #18 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27e400 >::_M_default_append(unsigned int)@@Base+0xc2c10> │ │ │ │ + b.n 27e408 >::_M_default_append(unsigned int)@@Base+0xc2c18> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r2, r4, #17 │ │ │ │ + asrs r6, r4, #17 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27f3b4 >::_M_default_append(unsigned int)@@Base+0xc3bc4> │ │ │ │ + b.n 27f3bc >::_M_default_append(unsigned int)@@Base+0xc3bcc> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r6, r0, #17 │ │ │ │ + asrs r2, r1, #17 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27f384 >::_M_default_append(unsigned int)@@Base+0xc3b94> │ │ │ │ + b.n 27f38c >::_M_default_append(unsigned int)@@Base+0xc3b9c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r0, r5, #17 │ │ │ │ + asrs r4, r5, #17 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r4, r4, #16 │ │ │ │ + asrs r0, r5, #16 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27f34c 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│ │ │ - asrs r6, r6, #7 │ │ │ │ + asrs r2, r7, #7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ @ instruction: 0xf37a007a │ │ │ │ - asrs r0, r5, #2 │ │ │ │ + asrs r4, r5, #2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27f058 >::_M_default_append(unsigned int)@@Base+0xc3868> │ │ │ │ + b.n 27f060 >::_M_default_append(unsigned int)@@Base+0xc3870> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r6, r1, #2 │ │ │ │ + asrs r2, r2, #2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 27f02c >::_M_default_append(unsigned int)@@Base+0xc383c> │ │ │ │ + b.n 27f034 >::_M_default_append(unsigned int)@@Base+0xc3844> │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 27f79a >::_M_default_append(unsigned int)@@Base+0xc3faa> │ │ │ │ - @ instruction: 0xffff0ff2 │ │ │ │ + @ instruction: 0xffff0ff6 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - svc 106 @ 0x6a │ │ │ │ + svc 110 @ 0x6e │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r3, #31 │ │ │ │ + lsrs r4, r3, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - svc 80 @ 0x50 │ │ │ │ + svc 84 @ 0x54 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r0, #31 │ │ │ │ + lsrs r4, r0, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - svc 54 @ 0x36 │ │ │ │ + svc 58 @ 0x3a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r4, #30 │ │ │ │ + lsrs r6, r4, #30 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - svc 24 │ │ │ │ + svc 28 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ mov sl, r3 │ │ │ │ @@ -725393,50 +725394,50 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 27f0ac >::_M_default_append(unsigned int)@@Base+0xc38bc> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xf0e2007a │ │ │ │ eors.w r0, r8, #122 @ 0x7a │ │ │ │ - @ instruction: 0xf692006f │ │ │ │ - lsrs r6, r0, #28 │ │ │ │ + @ instruction: 0xf696006f │ │ │ │ + lsrs r2, r1, #28 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r2, r5, #23 │ │ │ │ + lsrs r6, r5, #23 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ble.n 27f390 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>::_M_default_append(unsigned int)@@Base+0xc3abc> │ │ │ │ + bgt.n 27f2b4 >::_M_default_append(unsigned int)@@Base+0xc3ac4> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r1, #21 │ │ │ │ + lsrs r6, r1, #21 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bgt.n 27f278 >::_M_default_append(unsigned int)@@Base+0xc3a88> │ │ │ │ + bgt.n 27f280 >::_M_default_append(unsigned int)@@Base+0xc3a90> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r5, #21 │ │ │ │ + lsrs r0, r6, #21 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r6, r2, #20 │ │ │ │ + lsrs r2, r3, #20 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bgt.n 27f21c >::_M_default_append(unsigned int)@@Base+0xc3a2c> │ │ │ │ + bgt.n 27f224 >::_M_default_append(unsigned int)@@Base+0xc3a34> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r5, #19 │ │ │ │ + lsrs r0, r6, #19 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bgt.n 27f3d0 >::_M_default_append(unsigned int)@@Base+0xc3be0> │ │ │ │ + bgt.n 27f3d8 >::_M_default_append(unsigned int)@@Base+0xc3be8> │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ @@ -725704,50 +725705,50 @@ │ │ │ │ add r2, pc, #540 @ (adr r2, 27f7e8 >::_M_default_append(unsigned int)@@Base+0xc3ff8>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ mcr 0, 1, r0, cr4, cr10, {3} │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r6, r2, #16 │ │ │ │ + lsrs r2, r3, #16 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - blt.n 27f504 >::_M_default_append(unsigned int)@@Base+0xc3d14> │ │ │ │ + blt.n 27f50c >::_M_default_append(unsigned int)@@Base+0xc3d1c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ stcl 0, cr0, [r4, #488] @ 0x1e8 │ │ │ │ - lsrs r0, r1, #14 │ │ │ │ + lsrs r4, r1, #14 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r2, r3, #12 │ │ │ │ + lsrs r6, r3, #12 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bge.n 27f51c >::_M_default_append(unsigned int)@@Base+0xc3d2c> │ │ │ │ + bge.n 27f524 >::_M_default_append(unsigned int)@@Base+0xc3d34> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf366006f │ │ │ │ - ldrb r2, [r2, #6] │ │ │ │ + @ instruction: 0xf36a006f │ │ │ │ + ldrb r6, [r2, #6] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r6, r4, #15 │ │ │ │ + lsrs r2, r5, #15 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r0, r7, #10 │ │ │ │ + lsrs r4, r7, #10 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bge.n 27f66c >::_M_default_append(unsigned int)@@Base+0xc3e7c> │ │ │ │ + bge.n 27f674 >::_M_default_append(unsigned int)@@Base+0xc3e84> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r3, #11 │ │ │ │ + lsrs r6, r3, #11 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r6, r2, #10 │ │ │ │ + lsrs r2, r3, #10 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bge.n 27f634 >::_M_default_append(unsigned int)@@Base+0xc3e44> │ │ │ │ + bge.n 27f63c >::_M_default_append(unsigned int)@@Base+0xc3e4c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r2, #10 │ │ │ │ + lsrs r4, r2, #10 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r4, r7, #8 │ │ │ │ + lsrs r0, r0, #9 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bls.n 27f58c >::_M_default_append(unsigned int)@@Base+0xc3d9c> │ │ │ │ + bls.n 27f594 >::_M_default_append(unsigned int)@@Base+0xc3da4> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - movt r0, #41074 @ 0xa072 │ │ │ │ - lsrs r2, r3, #7 │ │ │ │ + movt r0, #57458 @ 0xe072 │ │ │ │ + lsrs r6, r3, #7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bls.n 27f6d0 >::_M_default_append(unsigned int)@@Base+0xc3ee0> │ │ │ │ + bls.n 27f6d8 >::_M_default_append(unsigned int)@@Base+0xc3ee8> │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #28 │ │ │ │ mov r9, r1 │ │ │ │ @@ -725906,38 +725907,38 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 27f6da >::_M_default_append(unsigned int)@@Base+0xc3eea> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xeaf8007a │ │ │ │ - lsrs r2, r2, #3 │ │ │ │ + lsrs r6, r2, #3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bhi.n 27f868 >::_M_default_append(unsigned int)@@Base+0xc4078> │ │ │ │ + bhi.n 27f870 >::_M_default_append(unsigned int)@@Base+0xc4080> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r7, #2 │ │ │ │ + lsrs r0, r0, #3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bhi.n 27f844 >::_M_default_append(unsigned int)@@Base+0xc4054> │ │ │ │ + bhi.n 27f84c >::_M_default_append(unsigned int)@@Base+0xc405c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ orn r0, sl, sl, ror #1 │ │ │ │ - lsrs r0, r4, #32 │ │ │ │ + lsrs r4, r4, #32 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bvc.n 27f718 >::_M_default_append(unsigned int)@@Base+0xc3f28> │ │ │ │ + bvc.n 27f720 >::_M_default_append(unsigned int)@@Base+0xc3f30> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r1, #32 │ │ │ │ + lsrs r4, r1, #32 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bvc.n 27f6f0 >::_M_default_append(unsigned int)@@Base+0xc3f00> │ │ │ │ + bvc.n 27f6f8 >::_M_default_append(unsigned int)@@Base+0xc3f08> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r0, r6, #31 │ │ │ │ + lsls r4, r6, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bvc.n 27f8c8 >::_M_default_append(unsigned int)@@Base+0xc40d8> │ │ │ │ + bvc.n 27f8d0 >::_M_default_append(unsigned int)@@Base+0xc40e0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r0, r3, #31 │ │ │ │ + lsls r4, r3, #31 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bvc.n 27f8a0 >::_M_default_append(unsigned int)@@Base+0xc40b0> │ │ │ │ + bvc.n 27f8a8 >::_M_default_append(unsigned int)@@Base+0xc40b8> │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d13} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ ldr r4, [pc, #864] @ (27fb78 >::_M_default_append(unsigned int)@@Base+0xc4388>) │ │ │ │ @@ -726251,29 +726252,29 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ stmdb ip!, {r1, r3, r4, r5, r6} │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrd r0, r0, [ip], #488 @ 0x1e8 │ │ │ │ - lsls r6, r0, #26 │ │ │ │ + lsls r2, r1, #26 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bpl.n 27fb88 >::_M_default_append(unsigned int)@@Base+0xc4398> │ │ │ │ + bvs.n 27fb90 >::_M_default_append(unsigned int)@@Base+0xc43a0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r6, r6, #20 │ │ │ │ + lsls r2, r7, #20 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bmi.n 27faf0 >::_M_default_append(unsigned int)@@Base+0xc4300> │ │ │ │ + bmi.n 27faf8 >::_M_default_append(unsigned int)@@Base+0xc4308> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r4, r0, #18 │ │ │ │ + lsls r0, r1, #18 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcc.n 27fb94 >::_M_default_append(unsigned int)@@Base+0xc43a4> │ │ │ │ + bmi.n 27fb9c >::_M_default_append(unsigned int)@@Base+0xc43ac> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r6, r3, #17 │ │ │ │ + lsls r2, r4, #17 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcc.n 27fb50 >::_M_default_append(unsigned int)@@Base+0xc4360> │ │ │ │ + bcc.n 27fb58 >::_M_default_append(unsigned int)@@Base+0xc4368> │ │ │ │ lsls r5, r5, #1 │ │ │ │ mov r0, r8 │ │ │ │ bl 199888 │ │ │ │ vcmpe.f64 d0, #0.0 │ │ │ │ ldr.w r3, [r8, #232] @ 0xe8 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ ble.n 27fc26 >::_M_default_append(unsigned int)@@Base+0xc4436> │ │ │ │ @@ -726473,45 +726474,45 @@ │ │ │ │ ldr r4, [sp, #12] │ │ │ │ ldr r0, [pc, #72] @ (27fdf8 >::_M_default_append(unsigned int)@@Base+0xc4608>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 27f848 >::_M_default_append(unsigned int)@@Base+0xc4058> │ │ │ │ nop │ │ │ │ - lsls r0, r1, #12 │ │ │ │ + lsls r4, r1, #12 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcs.n 27fcc4 >::_M_default_append(unsigned int)@@Base+0xc44d4> │ │ │ │ + bcs.n 27fccc >::_M_default_append(unsigned int)@@Base+0xc44dc> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r6, r5, #11 │ │ │ │ + lsls r2, r6, #11 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcs.n 27fe94 >::_M_default_append(unsigned int)@@Base+0xc46a4> │ │ │ │ + bcs.n 27fe9c >::_M_default_append(unsigned int)@@Base+0xc46ac> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r2, r2, #11 │ │ │ │ + lsls r6, r2, #11 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcs.n 27fe64 >::_M_default_append(unsigned int)@@Base+0xc4674> │ │ │ │ + bcs.n 27fe6c >::_M_default_append(unsigned int)@@Base+0xc467c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r0, r1, #10 │ │ │ │ + lsls r4, r1, #10 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bcs.n 27fddc >::_M_default_append(unsigned int)@@Base+0xc45ec> │ │ │ │ + bcs.n 27fde4 >::_M_default_append(unsigned int)@@Base+0xc45f4> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r4, r3, #9 │ │ │ │ + lsls r0, r4, #9 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bne.n 27fd8c >::_M_default_append(unsigned int)@@Base+0xc459c> │ │ │ │ + bne.n 27fd94 >::_M_default_append(unsigned int)@@Base+0xc45a4> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r6, r7, #8 │ │ │ │ + lsls r2, r0, #9 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bne.n 27fd54 >::_M_default_append(unsigned int)@@Base+0xc4564> │ │ │ │ + bne.n 27fd5c >::_M_default_append(unsigned int)@@Base+0xc456c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r2, r4, #8 │ │ │ │ + lsls r6, r4, #8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bne.n 27fd24 >::_M_default_append(unsigned int)@@Base+0xc4534> │ │ │ │ + bne.n 27fd2c >::_M_default_append(unsigned int)@@Base+0xc453c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r0, r4, #7 │ │ │ │ + lsls r4, r4, #7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bne.n 27fea8 >::_M_default_append(unsigned int)@@Base+0xc46b8> │ │ │ │ + bne.n 27feb0 >::_M_default_append(unsigned int)@@Base+0xc46c0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ ldr r5, [pc, #984] @ (2801e8 >::_M_default_append(unsigned int)@@Base+0xc49f8>) │ │ │ │ @@ -726916,49 +726917,49 @@ │ │ │ │ ldr r3, [sp, #16] │ │ │ │ b.n 280016 >::_M_default_append(unsigned int)@@Base+0xc4826> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ b.n 280854 >::_M_default_append(unsigned int)@@Base+0xc5064> │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r4, r2, #5 │ │ │ │ + lsls r0, r3, #5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsls r2, r5, #1 │ │ │ │ + lsls r6, r5, #1 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r0, r0 │ │ │ │ + movs r4, r0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldmia r7!, {r3, r4, r5, r6} │ │ │ │ + ldmia r7!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ strh r0, [r4, #52] @ 0x34 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - vmla.i q0, q2, d3[7] │ │ │ │ - ldmia r6, {r2, r3, r4, r5, r6, r7} │ │ │ │ + vmla.i q0, q4, d3[7] │ │ │ │ + ldmia r7!, {} │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 28046c >::_M_default_append(unsigned int)@@Base+0xc4c7c> │ │ │ │ lsls r2, r7, #1 │ │ │ │ - vhadd.u32 q0, q1, │ │ │ │ - ldmia r6!, {r1, r3, r4, r7} │ │ │ │ + vhadd.u32 q0, q3, │ │ │ │ + ldmia r6!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp2 0, 14, cr0, cr2, cr15, {3} │ │ │ │ - ldmia r6, {r1, r3, r4, r6} │ │ │ │ + cdp2 0, 14, cr0, cr6, cr15, {3} │ │ │ │ + ldmia r6, {r1, r2, r3, r4, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp2 0, 12, cr0, cr4, cr15, {3} │ │ │ │ - ldmia r6!, {r2, r3, r4, r5} │ │ │ │ + cdp2 0, 12, cr0, cr8, cr15, {3} │ │ │ │ + ldmia r6, {r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp2 0, 10, cr0, cr8, cr15, {3} │ │ │ │ - ldmia r6!, {r1, r2, r5} │ │ │ │ + cdp2 0, 10, cr0, cr12, cr15, {3} │ │ │ │ + ldmia r6!, {r1, r3, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp2 0, 7, cr0, cr4, cr15, {3} │ │ │ │ - ldmia r5, {r1, r3, r5, r6, r7} │ │ │ │ + cdp2 0, 7, cr0, cr8, cr15, {3} │ │ │ │ + ldmia r5, {r1, r2, r3, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp2 0, 5, cr0, cr6, cr15, {3} │ │ │ │ - ldmia r5!, {r1, r2, r3, r6, r7} │ │ │ │ + cdp2 0, 5, cr0, cr10, cr15, {3} │ │ │ │ + ldmia r5!, {r1, r4, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldc2 0, cr0, [r6, #444]! @ 0x1bc │ │ │ │ - ldmia r5, {r1, r2, r3, r5} │ │ │ │ + ldc2 0, cr0, [sl, #444]! @ 0x1bc │ │ │ │ + ldmia r5, {r1, r4, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ mov r8, r1 │ │ │ │ mov r9, r2 │ │ │ │ @@ -727181,33 +727182,33 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 280300 >::_M_default_append(unsigned int)@@Base+0xc4b10> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ udf #228 @ 0xe4 │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stc2 0, cr0, [ip], #444 @ 0x1bc │ │ │ │ - ldmia r4!, {r2, r5} │ │ │ │ + ldc2 0, cr0, [r0], #444 @ 0x1bc │ │ │ │ + ldmia r4!, {r3, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldc2 0, cr0, [r6], {111} @ 0x6f │ │ │ │ - ldmia r4!, {r1, r2, r3} │ │ │ │ + ldc2 0, cr0, [sl], {111} @ 0x6f │ │ │ │ + ldmia r4, {r1, r4} │ │ │ │ lsls r5, r5, #1 │ │ │ │ udf #68 @ 0x44 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - stc2 0, cr0, [r0], {111} @ 0x6f │ │ │ │ - ldmia r3, {r3, r4, r5, r6} │ │ │ │ + stc2 0, cr0, [r4], {111} @ 0x6f │ │ │ │ + ldmia r3, {r2, r3, r4, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - umaal r0, r0, r6, pc @ │ │ │ │ - ldmia r3, {r1, r2, r3, r4, r6} │ │ │ │ + umaal r0, r0, sl, pc @ │ │ │ │ + ldmia r3!, {r1, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xfb3a006f │ │ │ │ - ldmia r2!, {r1, r4, r5, r7} │ │ │ │ + @ instruction: 0xfb3e006f │ │ │ │ + ldmia r2, {r1, r2, r4, r5, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xfb20006f │ │ │ │ - ldmia r2!, {r3, r4, r7} │ │ │ │ + @ instruction: 0xfb24006f │ │ │ │ + ldmia r2, {r2, r3, r4, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #28 │ │ │ │ mov r9, r2 │ │ │ │ @@ -727382,32 +727383,32 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 28065a >::_M_default_append(unsigned int)@@Base+0xc4e6a> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ bgt.n 280770 >::_M_default_append(unsigned int)@@Base+0xc4f80> │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfa66006f │ │ │ │ - vld1.8 {d16[3]}, [sl] │ │ │ │ - vst1.8 {d16[3]}, [r0] │ │ │ │ - ldmia r1!, {r3, r4, r5} │ │ │ │ + @ instruction: 0xfa6a006f │ │ │ │ + vld1.8 {d16[3]}, [lr] │ │ │ │ + vst1.8 {d16[3]}, [r4] │ │ │ │ + ldmia r1!, {r2, r3, r4, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ blt.n 28077c >::_M_default_append(unsigned int)@@Base+0xc4f8c> │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldr??.w r0, [r4, pc, lsl #2] │ │ │ │ - ldmia r0!, {r2, r3, r5, r6, r7} │ │ │ │ - lsls r5, r5, #1 │ │ │ │ ldr??.w r0, [r8, pc, lsl #2] │ │ │ │ - ldmia r0!, {r4, r6, r7} │ │ │ │ + ldmia r0!, {r4, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsh.w r0, [lr, pc, lsl #2] │ │ │ │ - ldmia r0!, {r2, r4, r5, r7} │ │ │ │ + ldr??.w r0, [ip, pc, lsl #2] │ │ │ │ + ldmia r0!, {r2, r4, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsb.w r0, [sl, pc, lsl #2] │ │ │ │ - ldmia r0!, {r4, r7} │ │ │ │ + vst4.16 {d16-d19}, [r2 :128] │ │ │ │ + ldmia r0!, {r3, r4, r5, r7} │ │ │ │ + lsls r5, r5, #1 │ │ │ │ + ldrsb.w r0, [lr, pc, lsl #2] │ │ │ │ + ldmia r0!, {r2, r4, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3968] @ 0xf80 │ │ │ │ ldr.w r5, [pc, #1308] @ 280bf0 >::_M_default_append(unsigned int)@@Base+0xc5400> │ │ │ │ sub sp, #92 @ 0x5c │ │ │ │ @@ -727937,43 +727938,43 @@ │ │ │ │ nop │ │ │ │ bge.n 280cd0 >::_M_default_append(unsigned int)@@Base+0xc54e0> │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bge.n 280c50 >::_M_default_append(unsigned int)@@Base+0xc5460> │ │ │ │ lsls r2, r7, #1 │ │ │ │ - @ instruction: 0xf750006f │ │ │ │ - stmia r6!, {r3, r6, r7} │ │ │ │ + @ instruction: 0xf754006f │ │ │ │ + stmia r6!, {r2, r3, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf736006f │ │ │ │ - stmia r6!, {r1, r2, r3, r5, r7} │ │ │ │ + @ instruction: 0xf73a006f │ │ │ │ + stmia r6!, {r1, r4, r5, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf71c006f │ │ │ │ - stmia r6!, {r2, r4, r7} │ │ │ │ + @ instruction: 0xf720006f │ │ │ │ + stmia r6!, {r3, r4, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf62c006f │ │ │ │ - stmia r5!, {r1, r5, r7} │ │ │ │ + @ instruction: 0xf630006f │ │ │ │ + stmia r5!, {r1, r2, r5, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf582006f │ │ │ │ - stmia r4!, {r3, r4, r5, r6, r7} │ │ │ │ + @ instruction: 0xf586006f │ │ │ │ + stmia r4!, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - sbc.w r0, r6, #15663104 @ 0xef0000 │ │ │ │ - stmia r4!, {r1, r2, r3, r4, r6, r7} │ │ │ │ + sbc.w r0, sl, #15663104 @ 0xef0000 │ │ │ │ + stmia r4!, {r1, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf532006f │ │ │ │ - stmia r4!, {r3, r5, r7} │ │ │ │ + @ instruction: 0xf536006f │ │ │ │ + stmia r4!, {r2, r3, r5, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf3ec006f │ │ │ │ - stmia r3!, {r2, r5, r6} │ │ │ │ + @ instruction: 0xf3f0006f │ │ │ │ + stmia r3!, {r3, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf3ca006f │ │ │ │ - stmia r3!, {r1, r6} │ │ │ │ + @ instruction: 0xf3ce006f │ │ │ │ + stmia r3!, {r1, r2, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf3ac006f │ │ │ │ - stmia r3!, {r2, r5} │ │ │ │ + @ instruction: 0xf3b0006f │ │ │ │ + stmia r3!, {r3, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r4, [pc, #808] @ (280f88 >::_M_default_append(unsigned int)@@Base+0xc5798>) │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -728291,41 +728292,41 @@ │ │ │ │ b.n 280f0c >::_M_default_append(unsigned int)@@Base+0xc571c> │ │ │ │ bmi.n 280f58 >::_M_default_append(unsigned int)@@Base+0xc5768> │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bmi.n 280ef8 >::_M_default_append(unsigned int)@@Base+0xc5708> │ │ │ │ lsls r2, r7, #1 │ │ │ │ - @ instruction: 0xf2d4006f │ │ │ │ - rsb r0, lr, #111 @ 0x6f │ │ │ │ - @ instruction: 0xf0ea006f │ │ │ │ - stmia r0!, {r1, r5, r6} │ │ │ │ + @ instruction: 0xf2d8006f │ │ │ │ + rsbs r0, r2, #111 @ 0x6f │ │ │ │ + @ instruction: 0xf0ee006f │ │ │ │ + stmia r0!, {r1, r2, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf0cc006f │ │ │ │ - stmia r0!, {r2, r6} │ │ │ │ + @ instruction: 0xf0d0006f │ │ │ │ + stmia r0!, {r3, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf0ae006f │ │ │ │ - stmia r0!, {r1, r2, r5} │ │ │ │ + @ instruction: 0xf0b2006f │ │ │ │ + stmia r0!, {r1, r3, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - eor.w r0, ip, #111 @ 0x6f │ │ │ │ - stmia r0!, {r1} │ │ │ │ + eors.w r0, r0, #111 @ 0x6f │ │ │ │ + stmia r0!, {r1, r2} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - orn r0, sl, #111 @ 0x6f │ │ │ │ - ittt al │ │ │ │ + orn r0, lr, #111 @ 0x6f │ │ │ │ + itte al │ │ │ │ lslal r5, r5, #1 │ │ │ │ - orral.w r0, sl, #111 @ 0x6f │ │ │ │ - nopal {12} │ │ │ │ - lsls r5, r5, #1 │ │ │ │ - bic.w r0, lr, #111 @ 0x6f │ │ │ │ - itt ge │ │ │ │ + orral.w r0, lr, #111 @ 0x6f │ │ │ │ + itt gt @ unpredictable > │ │ │ │ + lslgt r5, r5, #1 │ │ │ │ + bicsgt.w r0, r2, #111 @ 0x6f │ │ │ │ + it ge │ │ │ │ lslge r5, r5, #1 │ │ │ │ - andsge.w r0, r2, #111 @ 0x6f │ │ │ │ - it hi │ │ │ │ + ands.w r0, r6, #111 @ 0x6f │ │ │ │ + ite hi │ │ │ │ lslhi r5, r5, #1 │ │ │ │ - stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + stmdbls sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #28 │ │ │ │ mov r5, r2 │ │ │ │ mov r7, r3 │ │ │ │ mov r6, r0 │ │ │ │ @@ -728422,25 +728423,25 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #40] @ (281104 >::_M_default_append(unsigned int)@@Base+0xc5914>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 281072 >::_M_default_append(unsigned int)@@Base+0xc5882> │ │ │ │ nop │ │ │ │ - vhadd.s32 q0, q2, │ │ │ │ - bkpt 0x009c │ │ │ │ + vhadd.s32 q0, q4, │ │ │ │ + bkpt 0x00a0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - vhadd.s8 q0, q6, │ │ │ │ - bkpt 0x0084 │ │ │ │ + vhadd.s16 q0, q0, │ │ │ │ + bkpt 0x0088 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 13, cr0, cr10, cr15, {3} │ │ │ │ - bkpt 0x0052 │ │ │ │ + cdp 0, 13, cr0, cr14, cr15, {3} │ │ │ │ + bkpt 0x0056 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 11, cr0, cr2, cr15, {3} │ │ │ │ - bkpt 0x002a │ │ │ │ + cdp 0, 11, cr0, cr6, cr15, {3} │ │ │ │ + bkpt 0x002e │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ ldr r5, [pc, #456] @ (2812e4 >::_M_default_append(unsigned int)@@Base+0xc5af4>) │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -728637,28 +728638,28 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ beq.n 281338 >::_M_default_append(unsigned int)@@Base+0xc5b48> │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r7, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldc 0, cr0, [ip, #444]! @ 0x1bc │ │ │ │ - pop {r2, r4, r5, pc} │ │ │ │ + stcl 0, cr0, [r0, #444] @ 0x1bc │ │ │ │ + pop {r3, r4, r5, pc} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stcl 0, cr0, [r6, #-444]! @ 0xfffffe44 │ │ │ │ - pop {r1, r2, r3, r4, r6, r7} │ │ │ │ + stcl 0, cr0, [sl, #-444]! @ 0xfffffe44 │ │ │ │ + pop {r1, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldc 0, cr0, [r4, #-444]! @ 0xfffffe44 │ │ │ │ - pop {r2, r3, r5, r7} │ │ │ │ + ldc 0, cr0, [r8, #-444]! @ 0xfffffe44 │ │ │ │ + pop {r4, r5, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldcl 0, cr0, [r8], {111} @ 0x6f │ │ │ │ - pop {r4, r6} │ │ │ │ + ldcl 0, cr0, [ip], {111} @ 0x6f │ │ │ │ + pop {r2, r4, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldc 0, cr0, [sl], #444 @ 0x1bc │ │ │ │ - pop {r1, r4, r5} │ │ │ │ + ldc 0, cr0, [lr], #444 @ 0x1bc │ │ │ │ + pop {r1, r2, r4, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ sub sp, #48 @ 0x30 │ │ │ │ ldr r4, [pc, #572] @ (281568 >::_M_default_append(unsigned int)@@Base+0xc5d78>) │ │ │ │ @@ -728902,34 +728903,34 @@ │ │ │ │ nop │ │ │ │ ldmia r6!, {r3, r4} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r5, {r1, r3, r5, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - sub.w r0, lr, pc, asr #1 │ │ │ │ - cbnz r6, 2815c4 >::_M_default_append(unsigned int)@@Base+0xc5dd4> │ │ │ │ + subs.w r0, r2, pc, asr #1 │ │ │ │ + cbnz r2, 2815c6 >::_M_default_append(unsigned int)@@Base+0xc5dd6> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - adcs.w r0, lr, pc, asr #1 │ │ │ │ - revsh r6, r2 │ │ │ │ + sbc.w r0, r2, pc, asr #1 │ │ │ │ + revsh r2, r3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add.w r0, lr, pc, asr #1 │ │ │ │ - hlt 0x0006 │ │ │ │ + adds.w r0, r2, pc, asr #1 │ │ │ │ + hlt 0x000a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xeaba006f │ │ │ │ - rev r2, r6 │ │ │ │ + @ instruction: 0xeabe006f │ │ │ │ + rev r6, r6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - eors.w r0, ip, pc, asr #1 │ │ │ │ - rev r4, r2 │ │ │ │ + @ instruction: 0xeaa0006f │ │ │ │ + rev r0, r3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - orns r0, sl, pc, asr #1 │ │ │ │ - cbnz r2, 2815e0 >::_M_default_append(unsigned int)@@Base+0xc5df0> │ │ │ │ + orns r0, lr, pc, asr #1 │ │ │ │ + cbnz r6, 2815e0 >::_M_default_append(unsigned int)@@Base+0xc5df0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bics.w r0, r8, pc, asr #1 │ │ │ │ - cbnz r0, 2815d8 >::_M_default_append(unsigned int)@@Base+0xc5de8> │ │ │ │ + bics.w r0, ip, pc, asr #1 │ │ │ │ + cbnz r4, 2815d8 >::_M_default_append(unsigned int)@@Base+0xc5de8> │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #668] @ (281858 >::_M_default_append(unsigned int)@@Base+0xc6068>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -729190,74 +729191,74 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ ldmia r3!, {r1, r2, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strd r0, r0, [r6, #444] @ 0x1bc │ │ │ │ + strd r0, r0, [sl, #444] @ 0x1bc │ │ │ │ ldmia r4, {r0, r2, r3, r4, r5, r6, r7} │ │ │ │ vtbl.8 d31, {d15-d18}, d15 │ │ │ │ - vtbl.8 d30, {d31- instruction: 0xffffeab2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r3, #5 │ │ │ │ + asrs r0, r4, #5 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xead2006f │ │ │ │ - @ instruction: 0xeb28006f │ │ │ │ - strd r0, r0, [r2, #-444] @ 0x1bc │ │ │ │ - @ instruction: 0xb8ba │ │ │ │ + @ instruction: 0xead6006f │ │ │ │ + @ instruction: 0xeb2c006f │ │ │ │ + strd r0, r0, [r6, #-444] @ 0x1bc │ │ │ │ + @ instruction: 0xb8be │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldmia r2!, {r4, r5, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - stmdb lr, {r0, r1, r2, r3, r5, r6} │ │ │ │ - @ instruction: 0xb886 │ │ │ │ + ldmdb r2, {r0, r1, r2, r3, r5, r6} │ │ │ │ + @ instruction: 0xb88a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xead6006f │ │ │ │ - @ instruction: 0xeb30006f │ │ │ │ - @ instruction: 0xeb30006f │ │ │ │ - sbc.w r0, lr, pc, asr #1 │ │ │ │ - stmia.w sl!, {r0, r1, r2, r3, r5, r6} │ │ │ │ - @ instruction: 0xb822 │ │ │ │ + @ instruction: 0xeada006f │ │ │ │ + @ instruction: 0xeb34006f │ │ │ │ + @ instruction: 0xeb34006f │ │ │ │ + sbcs.w r0, r2, pc, asr #1 │ │ │ │ + stmia.w lr!, {r0, r1, r2, r3, r5, r6} │ │ │ │ + @ instruction: 0xb826 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia.w r0, {r0, r1, r2, r3, r5, r6} │ │ │ │ - @ instruction: 0xb808 │ │ │ │ + ldmia.w r4, {r0, r1, r2, r3, r5, r6} │ │ │ │ + @ instruction: 0xb80c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xeb30006f │ │ │ │ - adcs.w r0, lr, pc, asr #1 │ │ │ │ - adcs.w r0, ip, pc, asr #1 │ │ │ │ - @ instruction: 0xeb8a006f │ │ │ │ - @ instruction: 0xe836006f │ │ │ │ - @ instruction: 0xb7ae │ │ │ │ + @ instruction: 0xeb34006f │ │ │ │ + sbc.w r0, r2, pc, asr #1 │ │ │ │ + sbc.w r0, r0, pc, asr #1 │ │ │ │ + @ instruction: 0xeb8e006f │ │ │ │ + @ instruction: 0xe83a006f │ │ │ │ + @ instruction: 0xb7b2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xe81c006f │ │ │ │ - @ instruction: 0xb794 │ │ │ │ + @ instruction: 0xe820006f │ │ │ │ + @ instruction: 0xb798 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - adcs.w r0, r4, pc, asr #1 │ │ │ │ - @ instruction: 0xeb92006f │ │ │ │ - b.n 2818a0 >::_M_default_append(unsigned int)@@Base+0xc60b0> │ │ │ │ + adcs.w r0, r8, pc, asr #1 │ │ │ │ + @ instruction: 0xeb96006f │ │ │ │ + b.n 2818a8 >::_M_default_append(unsigned int)@@Base+0xc60b8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xb75a │ │ │ │ + @ instruction: 0xb75e │ │ │ │ lsls r5, r5, #1 │ │ │ │ - sbcs.w r0, r4, pc, asr #1 │ │ │ │ - sub.w r0, r6, pc, asr #1 │ │ │ │ + sbcs.w r0, r8, pc, asr #1 │ │ │ │ + sub.w r0, sl, pc, asr #1 │ │ │ │ lsls r5, r6, #4 │ │ │ │ movs r0, r0 │ │ │ │ stmia r0!, {r0, r1, r2, r4, r6, r7} │ │ │ │ vmlsl.u q14, d15, d31[0] │ │ │ │ vmlal.u q14, d31, d23[0] │ │ │ │ vaddw.u , , d7 │ │ │ │ @ instruction: 0xffffce8b │ │ │ │ vtbl.8 d27, {d31- instruction: 0xb6e6 │ │ │ │ + @ instruction: 0xb6ea │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 2817b8 >::_M_default_append(unsigned int)@@Base+0xc5fc8> │ │ │ │ + b.n 2817c0 >::_M_default_append(unsigned int)@@Base+0xc5fd0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xb6cc │ │ │ │ + @ instruction: 0xb6d0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2815ac >::_M_default_append(unsigned int)@@Base+0xc5dbc> │ │ │ │ @@ -729278,17 +729279,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - b.n 2815ec >::_M_default_append(unsigned int)@@Base+0xc5dfc> │ │ │ │ + b.n 2815f4 >::_M_default_append(unsigned int)@@Base+0xc5e04> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - push {r6, r7, lr} │ │ │ │ + push {r2, r6, r7, lr} │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #520] @ (281b78 >::_M_default_append(unsigned int)@@Base+0xc6388>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -729494,68 +729495,67 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 281a06 >::_M_default_append(unsigned int)@@Base+0xc6216> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ stmia r7!, {r1, r4, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 2817a8 >::_M_default_append(unsigned int)@@Base+0xc5fb8> │ │ │ │ + b.n 2817b0 >::_M_default_append(unsigned int)@@Base+0xc5fc0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldmia r1, {r0, r1, r2, r6} │ │ │ │ vtbx.8 d31, {d15-d16}, d27 │ │ │ │ - vtbx.8 d30, {d31- >::_M_default_append(unsigned int)@@Base+0xc5ed0> │ │ │ │ + and.w r0, r6, pc, asr #1 │ │ │ │ + ldrd r0, r0, [r8, #444]! @ 0x1bc │ │ │ │ + bics.w r0, lr, pc, asr #1 │ │ │ │ + b.n 2816c8 >::_M_default_append(unsigned int)@@Base+0xc5ed8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - push {r3, lr} │ │ │ │ + push {r2, r3, lr} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r7!, {r1, r2, r3, r4, r5} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - b.n 281664 >::_M_default_append(unsigned int)@@Base+0xc5e74> │ │ │ │ + b.n 28166c >::_M_default_append(unsigned int)@@Base+0xc5e7c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - push {r2, r4, r6, r7} │ │ │ │ + push {r3, r4, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 281bb0 >::_M_default_append(unsigned int)@@Base+0xc63c0> │ │ │ │ - lsls r7, r5, #1 │ │ │ │ + @ instruction: 0xe802006f │ │ │ │ + strd r0, r0, [ip, #444]! @ 0x1bc │ │ │ │ + @ instruction: 0xe82a006f │ │ │ │ strd r0, r0, [r8, #444]! @ 0x1bc │ │ │ │ - @ instruction: 0xe826006f │ │ │ │ - strd r0, r0, [r4, #444]! @ 0x1bc │ │ │ │ - b.n 2815c4 >::_M_default_append(unsigned int)@@Base+0xc5dd4> │ │ │ │ + b.n 2815cc >::_M_default_append(unsigned int)@@Base+0xc5ddc> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - push {r3, r4, r5, r6} │ │ │ │ + push {r2, r3, r4, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 281598 >::_M_default_append(unsigned int)@@Base+0xc5da8> │ │ │ │ + b.n 2815a0 >::_M_default_append(unsigned int)@@Base+0xc5db0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - push {r1, r2, r3, r4, r6} │ │ │ │ + push {r1, r5, r6} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xe81e006f │ │ │ │ - @ instruction: 0xe9ac006f │ │ │ │ - @ instruction: 0xe858006f │ │ │ │ - @ instruction: 0xe9a6006f │ │ │ │ + @ instruction: 0xe822006f │ │ │ │ + @ instruction: 0xe9b0006f │ │ │ │ + @ instruction: 0xe85c006f │ │ │ │ + @ instruction: 0xe9aa006f │ │ │ │ pop {r0, r6, r7, pc} │ │ │ │ vsra.u32 d16, d1, #1 │ │ │ │ movs r0, r0 │ │ │ │ iteee le │ │ │ │ vslile.32 d29, d25, #31 │ │ │ │ vqshlgt.u64 , , #63 @ 0x3f │ │ │ │ vqshlgt.u32 d27, d9, #31 │ │ │ │ - vsrigt.32 q15, q7, #1 │ │ │ │ + vmlsgt.i q15, , d18[0] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r6, 281c74 >::_M_default_append(unsigned int)@@Base+0xc6484> │ │ │ │ + cbz r2, 281c76 >::_M_default_append(unsigned int)@@Base+0xc6486> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 28148c >::_M_default_append(unsigned int)@@Base+0xc5c9c> │ │ │ │ + b.n 281494 >::_M_default_append(unsigned int)@@Base+0xc5ca4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r4, 281c76 >::_M_default_append(unsigned int)@@Base+0xc6486> │ │ │ │ + cbz r0, 281c78 >::_M_default_append(unsigned int)@@Base+0xc6488> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 281458 >::_M_default_append(unsigned int)@@Base+0xc5c68> │ │ │ │ + b.n 281460 >::_M_default_append(unsigned int)@@Base+0xc5c70> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r4, 281c76 >::_M_default_append(unsigned int)@@Base+0xc6486> │ │ │ │ + cbz r0, 281c78 >::_M_default_append(unsigned int)@@Base+0xc6488> │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 281960 >::_M_default_append(unsigned int)@@Base+0xc6170> │ │ │ │ @@ -729576,17 +729576,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - b.n 2822f0 >::_M_default_append(unsigned int)@@Base+0xc6b00> │ │ │ │ + b.n 2822f8 >::_M_default_append(unsigned int)@@Base+0xc6b08> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - uxtb r4, r0 │ │ │ │ + uxtb r0, r1 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3968] @ 0xf80 │ │ │ │ mov r9, r2 │ │ │ │ ldr r2, [pc, #424] @ (281e18 >::_M_default_append(unsigned int)@@Base+0xc6628>) │ │ │ │ @@ -729764,43 +729764,43 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 281cb4 >::_M_default_append(unsigned int)@@Base+0xc64c4> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ stmia r4!, {r2, r4, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 2823e8 >::_M_default_append(unsigned int)@@Base+0xc6bf8> │ │ │ │ + b.n 2823f0 >::_M_default_append(unsigned int)@@Base+0xc6c00> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - sxtb r2, r3 │ │ │ │ + sxtb r6, r3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r4!, {r4, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - b.n 282278 >::_M_default_append(unsigned int)@@Base+0xc6a88> │ │ │ │ + b.n 282280 >::_M_default_append(unsigned int)@@Base+0xc6a90> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r4, 281e5a >::_M_default_append(unsigned int)@@Base+0xc666a> │ │ │ │ + cbz r0, 281e5c >::_M_default_append(unsigned int)@@Base+0xc666c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 282250 >::_M_default_append(unsigned int)@@Base+0xc6a60> │ │ │ │ + b.n 282258 >::_M_default_append(unsigned int)@@Base+0xc6a68> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r4, 281e5c >::_M_default_append(unsigned int)@@Base+0xc666c> │ │ │ │ + cbz r0, 281e5e >::_M_default_append(unsigned int)@@Base+0xc666e> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 282228 >::_M_default_append(unsigned int)@@Base+0xc6a38> │ │ │ │ + b.n 282230 >::_M_default_append(unsigned int)@@Base+0xc6a40> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r4, 281e5e >::_M_default_append(unsigned int)@@Base+0xc666e> │ │ │ │ + cbz r0, 281e60 >::_M_default_append(unsigned int)@@Base+0xc6670> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 2821d8 >::_M_default_append(unsigned int)@@Base+0xc69e8> │ │ │ │ + b.n 2821e0 >::_M_default_append(unsigned int)@@Base+0xc69f0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r0, 281e5c >::_M_default_append(unsigned int)@@Base+0xc666c> │ │ │ │ + cbz r4, 281e5c >::_M_default_append(unsigned int)@@Base+0xc666c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 282190 >::_M_default_append(unsigned int)@@Base+0xc69a0> │ │ │ │ + b.n 282198 >::_M_default_append(unsigned int)@@Base+0xc69a8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r0, 281e5a >::_M_default_append(unsigned int)@@Base+0xc666a> │ │ │ │ + cbz r4, 281e5a >::_M_default_append(unsigned int)@@Base+0xc666a> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 282160 >::_M_default_append(unsigned int)@@Base+0xc6970> │ │ │ │ + b.n 282168 >::_M_default_append(unsigned int)@@Base+0xc6978> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - sub sp, #496 @ 0x1f0 │ │ │ │ + cbz r0, 281e5c >::_M_default_append(unsigned int)@@Base+0xc666c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r2, #0 │ │ │ │ movs r0, #1 │ │ │ │ str r2, [r3, #0] │ │ │ │ bx lr │ │ │ │ @@ -729947,31 +729947,31 @@ │ │ │ │ b.n 281f92 >::_M_default_append(unsigned int)@@Base+0xc67a2> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ stmia r2!, {r3, r6, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 281be0 >::_M_default_append(unsigned int)@@Base+0xc63f0> │ │ │ │ + b.n 281be8 >::_M_default_append(unsigned int)@@Base+0xc63f8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 281ae8 >::_M_default_append(unsigned int)@@Base+0xc62f8> │ │ │ │ + b.n 281af0 >::_M_default_append(unsigned int)@@Base+0xc6300> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r7, sp, #696 @ 0x2b8 │ │ │ │ + add r7, sp, #712 @ 0x2c8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 281a3c >::_M_default_append(unsigned int)@@Base+0xc624c> │ │ │ │ + b.n 281a44 >::_M_default_append(unsigned int)@@Base+0xc6254> │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmia r1!, {r1, r4, r5, r7} │ │ │ │ lsls r2, r7, #1 │ │ │ │ - b.n 281a2c >::_M_default_append(unsigned int)@@Base+0xc623c> │ │ │ │ + b.n 281a34 >::_M_default_append(unsigned int)@@Base+0xc6244> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r7, sp, #288 @ 0x120 │ │ │ │ + add r7, sp, #304 @ 0x130 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 2819fc >::_M_default_append(unsigned int)@@Base+0xc620c> │ │ │ │ + b.n 281a04 >::_M_default_append(unsigned int)@@Base+0xc6214> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r7, sp, #168 @ 0xa8 │ │ │ │ + add r7, sp, #184 @ 0xb8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #16 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ @@ -729998,17 +729998,17 @@ │ │ │ │ ldr r1, [sp, #12] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - b.n 281958 >::_M_default_append(unsigned int)@@Base+0xc6168> │ │ │ │ + b.n 281960 >::_M_default_append(unsigned int)@@Base+0xc6170> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r6, sp, #696 @ 0x2b8 │ │ │ │ + add r6, sp, #712 @ 0x2c8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3952] @ 0xf70 │ │ │ │ ldr r1, [pc, #952] @ (282440 >::_M_default_append(unsigned int)@@Base+0xc6c50>) │ │ │ │ @@ -730358,31 +730358,31 @@ │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 281cb8 >::_M_default_append(unsigned int)@@Base+0xc64c8> │ │ │ │ mrc2 0, 1, ip, cr7, cr14, {5} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 282bdc >::_M_default_append(unsigned int)@@Base+0xc73ec> │ │ │ │ + b.n 282be4 >::_M_default_append(unsigned int)@@Base+0xc73f4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 282868 >::_M_default_append(unsigned int)@@Base+0xc7078> │ │ │ │ + b.n 282870 >::_M_default_append(unsigned int)@@Base+0xc7080> │ │ │ │ lsls r7, r5, #1 │ │ │ │ bkpt 0x0076 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - b.n 282748 >::_M_default_append(unsigned int)@@Base+0xc6f58> │ │ │ │ + b.n 282750 >::_M_default_append(unsigned int)@@Base+0xc6f60> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r3, sp, #704 @ 0x2c0 │ │ │ │ + add r3, sp, #720 @ 0x2d0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bgt.n 2824d8 >::_M_default_append(unsigned int)@@Base+0xc6ce8> │ │ │ │ + bgt.n 2824e0 >::_M_default_append(unsigned int)@@Base+0xc6cf0> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 282700 >::_M_default_append(unsigned int)@@Base+0xc6f10> │ │ │ │ + b.n 282708 >::_M_default_append(unsigned int)@@Base+0xc6f18> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 2825bc >::_M_default_append(unsigned int)@@Base+0xc6dcc> │ │ │ │ + b.n 2825c4 >::_M_default_append(unsigned int)@@Base+0xc6dd4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r2, sp, #904 @ 0x388 │ │ │ │ + add r2, sp, #920 @ 0x398 │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r3, [pc, #316] @ (2825ac >::_M_default_append(unsigned int)@@Base+0xc6dbc>) │ │ │ │ add r3, pc │ │ │ │ b.n 282382 >::_M_default_append(unsigned int)@@Base+0xc6b92> │ │ │ │ tst.w r8, #1 │ │ │ │ beq.w 2820d4 >::_M_default_append(unsigned int)@@Base+0xc68e4> │ │ │ │ b.n 2822cc >::_M_default_append(unsigned int)@@Base+0xc6adc> │ │ │ │ @@ -730501,55 +730501,55 @@ │ │ │ │ ldr r0, [pc, #96] @ (2825fc >::_M_default_append(unsigned int)@@Base+0xc6e0c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 28256c >::_M_default_append(unsigned int)@@Base+0xc6d7c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - stmia r3!, {r1, r4, r7} │ │ │ │ + stmia r3!, {r1, r2, r4, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 282628 >::_M_default_append(unsigned int)@@Base+0xc6e38> │ │ │ │ + b.n 282630 >::_M_default_append(unsigned int)@@Base+0xc6e40> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r2, sp, #456 @ 0x1c8 │ │ │ │ + add r2, sp, #472 @ 0x1d8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 2825f4 >::_M_default_append(unsigned int)@@Base+0xc6e04> │ │ │ │ + b.n 2825fc >::_M_default_append(unsigned int)@@Base+0xc6e0c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r2, sp, #336 @ 0x150 │ │ │ │ + add r2, sp, #352 @ 0x160 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - svc 254 @ 0xfe │ │ │ │ + b.n 2825c8 >::_M_default_append(unsigned int)@@Base+0xc6dd8> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r2, sp, #216 @ 0xd8 │ │ │ │ + add r2, sp, #232 @ 0xe8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - svc 224 @ 0xe0 │ │ │ │ + svc 228 @ 0xe4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r2, sp, #96 @ 0x60 │ │ │ │ + add r2, sp, #112 @ 0x70 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - svc 194 @ 0xc2 │ │ │ │ + svc 198 @ 0xc6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r1, sp, #1000 @ 0x3e8 │ │ │ │ + add r1, sp, #1016 @ 0x3f8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - svc 164 @ 0xa4 │ │ │ │ + svc 168 @ 0xa8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r1, sp, #880 @ 0x370 │ │ │ │ + add r1, sp, #896 @ 0x380 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - svc 134 @ 0x86 │ │ │ │ + svc 138 @ 0x8a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add r1, sp, #760 @ 0x2f8 │ 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│ │ │ - ldr r6, [sp, #664] @ 0x298 │ │ │ │ + ldr r6, [sp, #680] @ 0x2a8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bmi.n 28317c >::_M_default_append(unsigned int)@@Base+0xc798c> │ │ │ │ + bmi.n 283184 >::_M_default_append(unsigned int)@@Base+0xc7994> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r6, [sp, #552] @ 0x228 │ │ │ │ + ldr r6, [sp, #568] @ 0x238 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bmi.n 283144 >::_M_default_append(unsigned int)@@Base+0xc7954> │ │ │ │ + bmi.n 28314c >::_M_default_append(unsigned int)@@Base+0xc795c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r6, [sp, #432] @ 0x1b0 │ │ │ │ + ldr r6, [sp, #448] @ 0x1c0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3848] @ 0xf08 │ │ │ │ ldr r1, [pc, #808] @ (283420 >::_M_default_append(unsigned int)@@Base+0xc7c30>) │ │ │ │ @@ -731911,23 +731911,23 @@ │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 282c98 >::_M_default_append(unsigned int)@@Base+0xc74a8> │ │ │ │ cdp2 0, 3, cr11, cr7, cr12, {2} │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bcc.n 283510 >::_M_default_append(unsigned int)@@Base+0xc7d20> │ │ │ │ + bcc.n 283518 >::_M_default_append(unsigned int)@@Base+0xc7d28> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcs.n 283524 >::_M_default_append(unsigned int)@@Base+0xc7d34> │ │ │ │ + bcs.n 28352c >::_M_default_append(unsigned int)@@Base+0xc7d3c> │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r4, [sp, #704] @ 0x2c0 │ │ │ │ + ldr r4, [sp, #720] @ 0x2d0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ add r6, sp, #904 @ 0x388 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - bne.n 2834ac >::_M_default_append(unsigned int)@@Base+0xc7cbc> │ │ │ │ + bne.n 2834b4 >::_M_default_append(unsigned int)@@Base+0xc7cc4> │ │ │ │ lsls r7, r5, #1 │ │ │ │ mov r4, r3 │ │ │ │ vldr d9, [pc, #736] @ 283720 >::_M_default_append(unsigned int)@@Base+0xc7f30> │ │ │ │ vldr d8, [pc, #740] @ 283728 >::_M_default_append(unsigned int)@@Base+0xc7f38> │ │ │ │ ldr r3, [r5, #16] │ │ │ │ ldr.w r0, [r3, r4, lsl #2] │ │ │ │ bl fca10 │ │ │ │ @@ -732203,37 +732203,37 @@ │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 282fa0 >::_M_default_append(unsigned int)@@Base+0xc77b0> │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 282fa8 >::_M_default_append(unsigned int)@@Base+0xc77b8> │ │ │ │ - mrc2 15, 1, ip, cr7, cr2, {7} │ │ │ │ + mrc2 15, 1, ip, cr7, cr6, {7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r2, [sp, #168] @ 0xa8 │ │ │ │ + ldr r2, [sp, #184] @ 0xb8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r7, {r2, r3, r5, r7} │ │ │ │ + ldmia r7, {r4, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r7, {r1, r3, r4, r5, r7} │ │ │ │ + ldmia r7, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r1, [sp, #968] @ 0x3c8 │ │ │ │ + ldr r1, [sp, #984] @ 0x3d8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r7, {r1, r2, r3, r4, r7} │ │ │ │ + ldmia r7, {r1, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r1, [sp, #856] @ 0x358 │ │ │ │ + ldr r1, [sp, #872] @ 0x368 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r6, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r7!, {r1} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r1, [sp, #216] @ 0xd8 │ │ │ │ + ldr r1, [sp, #232] @ 0xe8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r1, {r1, r2, r4, r5, r6} │ │ │ │ + ldmia r1, {r1, r3, r4, r5, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r6, {r1, r2, r4, r6, r7} │ │ │ │ + ldmia r6, {r1, r3, r4, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cbz r2, 28376a >::_M_default_append(unsigned int)@@Base+0xc7f7a> │ │ │ │ + cbz r6, 28376a >::_M_default_append(unsigned int)@@Base+0xc7f7a> │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldr.w r8, [sp, #32] │ │ │ │ ldr r5, [pc, #548] @ (28398c >::_M_default_append(unsigned int)@@Base+0xc819c>) │ │ │ │ add r4, sp, #60 @ 0x3c │ │ │ │ add r1, sp, #48 @ 0x30 │ │ │ │ mov r0, r6 │ │ │ │ add r5, pc │ │ │ │ @@ -732440,69 +732440,69 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #116] @ (2839f8 >::_M_default_append(unsigned int)@@Base+0xc8208>) │ │ │ │ mov r1, fp │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 283262 >::_M_default_append(unsigned int)@@Base+0xc7a72> │ │ │ │ - ldmia r5, {r2, r3, r4, r5} │ │ │ │ + ldmia r5!, {r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r5!, {r1, r3, r4} │ │ │ │ + ldmia r5!, {r1, r2, r3, r4} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r7, [sp, #328] @ 0x148 │ │ │ │ + str r7, [sp, #344] @ 0x158 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r5!, {r1} │ │ │ │ + ldmia r5!, {r1, r2} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r7, [sp, #224] @ 0xe0 │ │ │ │ + str r7, [sp, #240] @ 0xf0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r4!, {r2, r5, r6, r7} │ │ │ │ + ldmia r4!, {r3, r5, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r7, [sp, #112] @ 0x70 │ │ │ │ + str r7, [sp, #128] @ 0x80 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r4!, {r3, r6, r7} │ │ │ │ + ldmia r4!, {r2, r3, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r7, [sp, #0] │ │ │ │ + str r7, [sp, #16] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r4!, {r2, r3, r5, r7} │ │ │ │ + ldmia r4, {r4, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r6, [sp, #912] @ 0x390 │ │ │ │ + str r6, [sp, #928] @ 0x3a0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r4, {r4, r7} │ │ │ │ + ldmia r4, {r2, r4, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r6, [sp, #800] @ 0x320 │ │ │ │ + str r6, [sp, #816] @ 0x330 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r4!, {r6, r7} │ │ │ │ + ldmia r4!, {r2, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r3, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r4!, {} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r6, [sp, #208] @ 0xd0 │ │ │ │ + str r6, [sp, #224] @ 0xe0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r4, r6, r7} │ │ │ │ + ldmia r3!, {r1, r5, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r6, [sp, #88] @ 0x58 │ │ │ │ + str r6, [sp, #104] @ 0x68 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3!, {r2, r6, r7} │ │ │ │ + ldmia r3, {r3, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r5, [sp, #1008] @ 0x3f0 │ │ │ │ + str r6, [sp, #0] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r4, r7} │ │ │ │ + ldmia r3!, {r1, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r5, [sp, #856] @ 0x358 │ │ │ │ + str r5, [sp, #872] @ 0x368 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3!, {r2, r7} │ │ │ │ + ldmia r3, {r3, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r5, [sp, #752] @ 0x2f0 │ │ │ │ + str r5, [sp, #768] @ 0x300 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3, {r3, r5, r6} │ │ │ │ + ldmia r3, {r2, r3, r5, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r5, [sp, #640] @ 0x280 │ │ │ │ + str r5, [sp, #656] @ 0x290 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3, {r2, r3, r6} │ │ │ │ + ldmia r3!, {r4, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r5, [sp, #528] @ 0x210 │ │ │ │ + str r5, [sp, #544] @ 0x220 │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr.w ip, [pc, #192] @ 283acc >::_M_default_append(unsigned int)@@Base+0xc82dc> │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -732584,30 +732584,30 @@ │ │ │ │ nop │ │ │ │ add r7, pc, #200 @ (adr r7, 283b98 >::_M_default_append(unsigned int)@@Base+0xc83a8>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ bl 5e3ad2 │ │ │ │ bl fff1dad6 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmia r3, {r1, r2, r3} │ │ │ │ + ldmia r3!, {r1, r4} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrb r4, [r4, #14] │ │ │ │ + ldrb r0, [r5, #14] │ │ │ │ lsls r6, r5, #1 │ │ │ │ @ instruction: 0xffabffff │ │ │ │ b.n 283302 >::_M_default_append(unsigned int)@@Base+0xc7b12> │ │ │ │ vtbl.8 d30, {d31-, , #31 │ │ │ │ vrsubhn.i d30, , │ │ │ │ vabal.u q15, d31, d21 │ │ │ │ vrsra.u64 q15, , #1 │ │ │ │ vmlsl.u q13, d31, d12[0] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldmia r2, {r2, r3, r5} │ │ │ │ + ldmia r2!, {r4, r5} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r4, [sp, #392] @ 0x188 │ │ │ │ + str r4, [sp, #408] @ 0x198 │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr.w lr, [pc, #176] @ 283bcc >::_M_default_append(unsigned int)@@Base+0xc83dc> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -732683,30 +732683,30 @@ │ │ │ │ nop │ │ │ │ add r6, pc, #136 @ (adr r6, 283c58 >::_M_default_append(unsigned int)@@Base+0xc8468>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ bl 4d1bd2 │ │ │ │ bl 60bbd6 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmia r1!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r2!, {} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrb r2, [r2, #10] │ │ │ │ + ldrb r6, [r2, #10] │ │ │ │ lsls r6, r5, #1 │ │ │ │ mrc2 15, 4, pc, cr5, cr15, {7} │ │ │ │ b.n 2841d6 >::_M_default_append(unsigned int)@@Base+0xc89e6> │ │ │ │ vtbl.8 d30, {d31- instruction: 0xfffff565 │ │ │ │ vmls.i q15, , d31[0] │ │ │ │ vraddhn.i d30, , │ │ │ │ vrshr.u64 q15, , #1 │ │ │ │ vsli.64 d26, d22, #63 @ 0x3f │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldmia r1!, {r2, r4} │ │ │ │ + ldmia r1!, {r3, r4} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r3, [sp, #304] @ 0x130 │ │ │ │ + str r3, [sp, #320] @ 0x140 │ │ │ │ lsls r5, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ @@ -732719,15 +732719,15 @@ │ │ │ │ movs r2, #48 @ 0x30 │ │ │ │ add r3, pc │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - ldmia r1!, {r4, r5} │ │ │ │ + ldmia r1!, {r2, r4, r5} │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ ldr r5, [pc, #488] @ (283e44 >::_M_default_append(unsigned int)@@Base+0xc8654>) │ │ │ │ @@ -732924,31 +732924,31 @@ │ │ │ │ movs r0, r0 │ │ │ │ add r4, pc, #864 @ (adr r4, 2841b0 >::_M_default_append(unsigned int)@@Base+0xc89c0>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ add r4, pc, #200 @ (adr r4, 283f20 >::_M_default_append(unsigned int)@@Base+0xc8730>) │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldmia r0!, {r1, r2, r3} │ │ │ │ + ldmia r0!, {r1, r4} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r7!, {r3, r5, r7} │ │ │ │ + stmia r7!, {r2, r3, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r1, [sp, #136] @ 0x88 │ │ │ │ + str r1, [sp, #152] @ 0x98 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r7!, {r1, r3, r7} │ │ │ │ + stmia r7!, {r1, r2, r3, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r1, [sp, #16] │ │ │ │ + str r1, [sp, #32] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r7!, {r4, r5, r6} │ │ │ │ + stmia r7!, {r2, r4, r5, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [sp, #936] @ 0x3a8 │ │ │ │ + str r0, [sp, #952] @ 0x3b8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r7!, {r1, r2, r4, r6} │ │ │ │ + stmia r7!, {r1, r3, r4, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [sp, #832] @ 0x340 │ │ │ │ + str r0, [sp, #848] @ 0x350 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, 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@@ -737712,55 +737712,55 @@ │ │ │ │ ... │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 2873c0 >::_M_default_append(unsigned int)@@Base+0xcbbd0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ strb r4, [r4, #17] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldr r0, [sp, #440] @ 0x1b8 │ │ │ │ + ldr r0, [sp, #456] @ 0x1c8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r0, [r1, #17] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldr r0, [sp, #64] @ 0x40 │ │ │ │ + ldr r0, [sp, #80] @ 0x50 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r2, [r1, #24] │ │ │ │ + str r6, [r1, #24] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r7, [sp, #976] @ 0x3d0 │ │ │ │ + str r7, [sp, #992] @ 0x3e0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r6, [r5, #20] │ │ │ │ + str r2, [r6, #20] │ │ │ │ lsls r5, r5, #1 │ │ │ │ strb r0, [r4, #14] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - str r7, [sp, #728] @ 0x2d8 │ │ │ │ + str r7, [sp, #744] @ 0x2e8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r2, [r6, #16] │ │ │ │ + str r6, [r6, #16] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - str r6, [sp, #224] @ 0xe0 │ │ │ │ + str r6, [sp, #240] @ 0xf0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsh r4, [r6, r6] │ │ │ │ + ldrsh r0, [r7, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r6, [sp, #112] @ 0x70 │ │ │ │ + str r6, [sp, #128] @ 0x80 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsh r6, [r3, r6] │ │ │ │ + ldrsh r2, [r4, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r5, [sp, #640] @ 0x280 │ │ │ │ + str r5, [sp, #656] @ 0x290 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r5, [sp, #616] @ 0x268 │ │ │ │ + str r5, [sp, #632] @ 0x278 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r4, [sp, #72] @ 0x48 │ │ │ │ + str r4, [sp, #88] @ 0x58 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrb r6, [r1, r6] │ │ │ │ + ldrb r2, [r2, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r3, [sp, #864] @ 0x360 │ │ │ │ + str r3, [sp, #880] @ 0x370 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r3, [sp, #840] @ 0x348 │ │ │ │ + str r3, [sp, #856] @ 0x358 │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldr r3, [r5, #16] │ │ │ │ mov r1, r8 │ │ │ │ vldr d0, [r4, #160] @ 0xa0 │ │ │ │ mov r0, r6 │ │ │ │ vldr d2, [r7, #136] @ 0x88 │ │ │ │ ldr.w r2, [r3, sl] │ │ │ │ @@ -738191,93 +738191,93 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #168] @ (287744 >::_M_default_append(unsigned int)@@Base+0xcbf54>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 28741c >::_M_default_append(unsigned int)@@Base+0xcbc2c> │ │ │ │ nop │ │ │ │ - str r2, [sp, #8] │ │ │ │ + str r2, [sp, #24] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r7, r5] │ │ │ │ + ldrh r2, [r0, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #936] @ 0x3a8 │ │ │ │ + str r1, [sp, #952] @ 0x3b8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r4, r5] │ │ │ │ + ldrh r2, [r5, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #832] @ 0x340 │ │ │ │ + str r1, [sp, #848] @ 0x350 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r1, r5] │ │ │ │ + ldrh r0, [r2, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - str r1, [sp, #480] @ 0x1e0 │ │ │ │ + str r1, [sp, #496] @ 0x1f0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r6, r3] │ │ │ │ + ldrh r6, [r6, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #320] @ 0x140 │ │ │ │ + str r1, [sp, #336] @ 0x150 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r1, r3] │ │ │ │ + ldrh r6, [r1, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #176] @ 0xb0 │ │ │ │ + str r1, [sp, #192] @ 0xc0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r5, r2] │ │ │ │ + ldrh r4, [r5, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #64] @ 0x40 │ │ │ │ + str r1, [sp, #80] @ 0x50 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r1, r2] │ │ │ │ + ldrh r0, [r2, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r0, [sp, #808] @ 0x328 │ │ │ │ + str r0, [sp, #824] @ 0x338 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [sp, #360] @ 0x168 │ │ │ │ + str r0, [sp, #376] @ 0x178 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r4, [r2, r7] │ │ │ │ + ldr r0, [r3, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r0, [sp, #40] @ 0x28 │ │ │ │ + str r0, [sp, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r4, [r0, r6] │ │ │ │ + ldr r0, [r1, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r5, #62] @ 0x3e │ │ │ │ + ldrh r2, [r6, #62] @ 0x3e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r0, [r5, r5] │ │ │ │ + ldr r4, [r5, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r2, #62] @ 0x3e │ │ │ │ + ldrh r6, [r2, #62] @ 0x3e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r4, [r1, r5] │ │ │ │ + ldr r0, [r2, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r6, #60] @ 0x3c │ │ │ │ + ldrh r2, [r7, #60] @ 0x3c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r0, [r6, r4] │ │ │ │ + ldr r4, [r6, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r3, #60] @ 0x3c │ │ │ │ + ldrh r6, [r3, #60] @ 0x3c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r4, [r2, r4] │ │ │ │ + ldr r0, [r3, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r0, #60] @ 0x3c │ │ │ │ + ldrh r4, [r0, #60] @ 0x3c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r2, [r7, r3] │ │ │ │ + ldr r6, [r7, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r4, #58] @ 0x3a │ │ │ │ + ldrh r0, [r5, #58] @ 0x3a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r0, [r4, r3] │ │ │ │ + ldr r4, [r4, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r0, #58] @ 0x3a │ │ │ │ + ldrh r2, [r1, #58] @ 0x3a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r2, [r0, r3] │ │ │ │ + ldr r6, [r0, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r5, #56] @ 0x38 │ │ │ │ + ldrh r0, [r6, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r6, [r4, r2] │ │ │ │ + ldr r2, [r5, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r1, #56] @ 0x38 │ │ │ │ + ldrh r2, [r2, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r0, [r1, r2] │ │ │ │ + ldr r4, [r1, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r6, #54] @ 0x36 │ │ │ │ + ldrh r4, [r6, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r2, [r5, r1] │ │ │ │ + ldr r6, [r5, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #776] @ (287a60 >::_M_default_append(unsigned int)@@Base+0xcc270>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -738577,102 +738577,102 @@ │ │ │ │ ldr r1, [r6, #12] │ │ │ │ ldrh r3, [r4, #6] │ │ │ │ ldrh.w r3, [r5, #3812] @ 0xee4 │ │ │ │ ldr r2, [r5, #28] │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r5, #46] @ 0x2e │ │ │ │ + ldrh r6, [r5, #46] @ 0x2e │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmia r7!, {r0, r3, r4, r5, r6, r7} │ │ │ │ vshr.u64 d29, d15, #1 │ │ │ │ - vcvt.f32.u32 q12, q7, #1 │ │ │ │ + vqrdmlah.s q12, , d18[0] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r0, #52] @ 0x34 │ │ │ │ + ldrh r4, [r0, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r3, #52] @ 0x34 │ │ │ │ + ldrh r0, [r4, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r4, #50] @ 0x32 │ │ │ │ + ldrh r2, [r5, #50] @ 0x32 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r2, #44] @ 0x2c │ │ │ │ + ldrh r2, [r3, #44] @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsb r2, [r2, r4] │ │ │ │ + ldrsb r6, [r2, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r0, [r1, #20] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldrh r2, [r4, #42] @ 0x2a │ │ │ │ + ldrh r6, [r4, #42] @ 0x2a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsb r6, [r3, r3] │ │ │ │ + ldrsb r2, [r4, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r1, #50] @ 0x32 │ │ │ │ + ldrh r0, [r2, #50] @ 0x32 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r1, #52] @ 0x34 │ │ │ │ + ldrh r2, [r2, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r1, #52] @ 0x34 │ │ │ │ + ldrh r2, [r2, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r1, #54] @ 0x36 │ │ │ │ + ldrh r0, [r2, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r6, #38] @ 0x26 │ │ │ │ + ldrh r0, [r7, #38] @ 0x26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsb r0, [r6, r1] │ │ │ │ + ldrsb r4, [r6, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r3, #38] @ 0x26 │ │ │ │ + ldrh r6, [r3, #38] @ 0x26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrsb r6, [r2, r1] │ │ │ │ + ldrsb r2, [r3, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r3, #52] @ 0x34 │ │ │ │ + ldrh r0, [r4, #52] @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r0, #54] @ 0x36 │ │ │ │ + ldrh r2, [r1, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r2, #54] @ 0x36 │ │ │ │ + ldrh r4, [r2, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r7, #54] @ 0x36 │ │ │ │ + ldrh r0, [r0, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r6, #34] @ 0x22 │ │ │ │ + ldrh r0, [r7, #34] @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strb r0, [r6, r7] │ │ │ │ + strb r4, [r6, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r3, #34] @ 0x22 │ │ │ │ + ldrh r6, [r3, #34] @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strb r6, [r2, r7] │ │ │ │ + strb r2, [r3, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r1, #54] @ 0x36 │ │ │ │ + ldrh r4, [r1, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r0, #56] @ 0x38 │ │ │ │ + ldrh r6, [r0, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r4, #32] │ │ │ │ + ldrh r4, [r4, #32] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strb r4, [r3, r6] │ │ │ │ + strb r0, [r4, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r5, #54] @ 0x36 │ │ │ │ + ldrh r0, [r6, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r5, #56] @ 0x38 │ │ │ │ + ldrh r2, [r6, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r4, #30] │ │ │ │ + ldrh r2, [r5, #30] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strb r2, [r4, r5] │ │ │ │ + strb r6, [r4, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r1, #30] │ │ │ │ + ldrh r4, [r1, #30] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strb r2, [r0, r5] │ │ │ │ + strb r6, [r0, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r7, #54] @ 0x36 │ │ │ │ + ldrh r4, [r7, #54] @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r3, #56] @ 0x38 │ │ │ │ + ldrh r2, [r4, #56] @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ lsls r1, r6, #4 │ │ │ │ movs r0, r0 │ │ │ │ stmia r2!, {r0, r1, r4} │ │ │ │ vmlal.u , d31, d7[0] │ │ │ │ @ instruction: 0xffffccfd │ │ │ │ vsri.32 q14, , #1 │ │ │ │ vqshlu.s64 , , #63 @ 0x3f │ │ │ │ - @ instruction: 0xffff8b5c │ │ │ │ + vtbx.8 d24, {d15-d18}, d16 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strb r0, [r3, r3] │ │ │ │ + strb r4, [r3, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 287748 >::_M_default_append(unsigned int)@@Base+0xcbf58> │ │ │ │ @@ -738693,17 +738693,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrh r0, [r6, #16] │ │ │ │ + ldrh r4, [r6, #16] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r4, [r5, r6] │ │ │ │ + strh r0, [r6, r6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ @@ -739025,101 +739025,101 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 287bc6 >::_M_default_append(unsigned int)@@Base+0xcc3d6> │ │ │ │ vldr d0, [pc, #4] @ 287ea0 >::_M_default_append(unsigned int)@@Base+0xcc6b0> │ │ │ │ b.n 287dda >::_M_default_append(unsigned int)@@Base+0xcc5ea> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - ldrb r0, [r4, #7] │ │ │ │ + ldrb r4, [r4, #7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r1, #44] @ 0x2c │ │ │ │ + ldrh r4, [r1, #44] @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r0, #44] @ 0x2c │ │ │ │ + ldrh r0, [r1, #44] @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r0, #44] @ 0x2c │ │ │ │ + ldrh r0, [r1, #44] @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r1, r5] │ │ │ │ + strh r4, [r1, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r0, #44] @ 0x2c │ │ │ │ + ldrh r2, [r1, #44] @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r2, #42] @ 0x2a │ │ │ │ + ldrh r2, [r3, #42] @ 0x2a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r2, [r3, r4] │ │ │ │ + strh r6, [r3, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r4, #42] @ 0x2a │ │ │ │ + ldrh r0, [r5, #42] @ 0x2a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r4, #42] @ 0x2a │ │ │ │ + ldrh r0, [r5, #42] @ 0x2a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r2, #40] @ 0x28 │ │ │ │ + ldrh r0, [r3, #40] @ 0x28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r3, r3] │ │ │ │ + strh r4, [r3, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r7, #38] @ 0x26 │ │ │ │ + ldrh r0, [r0, #40] @ 0x28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r0, [r0, r3] │ │ │ │ + strh r4, [r0, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r6, #40] @ 0x28 │ │ │ │ + ldrh r6, [r6, #40] @ 0x28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r5, #40] @ 0x28 │ │ │ │ + ldrh r2, [r6, #40] @ 0x28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r7, #36] @ 0x24 │ │ │ │ + ldrh r6, [r7, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r6, [r7, r1] │ │ │ │ + strh r2, [r0, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r4, #36] @ 0x24 │ │ │ │ + ldrh r6, [r4, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r6, [r4, r1] │ │ │ │ + strh r2, [r5, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r7, #38] @ 0x26 │ │ │ │ + ldrh r6, [r7, #38] @ 0x26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r6, #34] @ 0x22 │ │ │ │ + ldrh r2, [r7, #34] @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r2, [r7, r0] │ │ │ │ + strh r6, [r7, r0] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r3, #38] @ 0x26 │ │ │ │ + ldrh r2, [r4, #38] @ 0x26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r1, #34] @ 0x22 │ │ │ │ + ldrh r6, [r1, #34] @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r6, [r1, r0] │ │ │ │ + strh r2, [r2, r0] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r0, #38] @ 0x26 │ │ │ │ + ldrh r6, [r0, #38] @ 0x26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r2, [r4, #36] @ 0x24 │ │ │ │ + ldrh r6, [r4, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r1, #36] @ 0x24 │ │ │ │ + ldrh r0, [r2, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r0, #36] @ 0x24 │ │ │ │ + ldrh r4, [r0, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r5, #34] @ 0x22 │ │ │ │ + ldrh r4, [r5, #34] @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r1, #34] @ 0x22 │ │ │ │ + ldrh r0, [r2, #34] @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r4, [r0, #26] │ │ │ │ + ldrh r0, [r1, #26] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [r1, r4] │ │ │ │ + str r4, [r1, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r5, #24] │ │ │ │ + ldrh r0, [r6, #24] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [r6, r3] │ │ │ │ + str r4, [r6, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r1, #24] │ │ │ │ + ldrh r2, [r2, #24] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r2, [r2, r3] │ │ │ │ + str r6, [r2, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r6, #22] │ │ │ │ + ldrh r0, [r7, #22] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [r7, r2] │ │ │ │ + str r4, [r7, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r2, #22] │ │ │ │ + ldrh r0, [r3, #22] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r0, [r3, r2] │ │ │ │ + str r4, [r3, r2] │ │ │ │ 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{r1, r2, r3, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r4, r5, r6, r7} │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ mov r4, r2 │ │ │ │ @@ -739529,29 +739529,29 @@ │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ ldrsh r4, [r5, r5] │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrsh r0, [r1, r5] │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldrh r2, [r1, #10] │ │ │ │ + ldrh r6, [r1, #10] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r0, [r7, #2] │ │ │ │ + ldrh r4, [r7, #2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - strh r4, [r2, #48] @ 0x30 │ │ │ │ + strh r0, [r3, #48] @ 0x30 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r3, [pc, #864] @ (2886fc >::_M_default_append(unsigned int)@@Base+0xccf0c>) │ │ │ │ + ldr r3, [pc, #880] @ (28870c >::_M_default_append(unsigned int)@@Base+0xccf1c>) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strh r4, [r7, #46] @ 0x2e │ │ │ │ + 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@ (288c70 >::_M_default_append(unsigned int)@@Base+0xcd480>) │ │ │ │ mov r4, r3 │ │ │ │ @@ -740299,17 +740299,17 @@ │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ strb r6, [r2, r5] │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r0, [r0, #29] │ │ │ │ + ldrb r4, [r0, #29] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrb r2, [r5, #28] │ │ │ │ + ldrb r6, [r5, #28] │ │ │ │ lsls r7, r5, #1 │ │ │ │ strb r2, [r6, r3] │ │ │ │ lsls r2, r7, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ @@ -740322,15 +740322,15 @@ │ │ │ │ movs r2, #184 @ 0xb8 │ │ │ │ add r3, pc │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - ldrb r0, [r2, #27] │ │ │ │ + ldrb r4, [r2, #27] │ │ │ │ lsls r7, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r5, r1 │ │ │ │ ldr r4, [pc, #100] @ (288d30 >::_M_default_append(unsigned int)@@Base+0xcd540>) │ │ │ │ @@ -740365,15 +740365,15 @@ │ │ │ │ mov r0, r6 │ │ │ │ bl 613af8 │ │ │ │ mov r2, r4 │ │ │ │ mov r1, r5 │ │ │ │ mov.w r3, #708 @ 0x2c4 │ │ │ │ ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ b.w 1e248 │ │ │ │ - ldrb r4, [r4, #26] │ │ │ │ + ldrb r0, [r5, #26] │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ ldr r1, [pc, #348] @ (288ea8 >::_M_default_append(unsigned int)@@Base+0xcd6b8>) │ │ │ │ @@ -741700,15 +741700,15 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 289610 >::_M_default_append(unsigned int)@@Base+0xcde20> │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ - ldr r6, [r7, r2] │ │ │ │ + ldr r2, [r0, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ mvns r6, r3 │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -741981,21 +741981,21 @@ │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ muls r4, r6 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldr r0, [r0, #84] @ 0x54 │ │ │ │ + ldr r4, [r0, #84] @ 0x54 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r2, [r6, #80] @ 0x50 │ │ │ │ + ldr r6, [r6, #80] @ 0x50 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r6, [r3, #12] │ │ │ │ + ldr r2, [r4, #12] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r6, #168 @ 0xa8 │ │ │ │ + cmp r6, #172 @ 0xac │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r2, r0 │ │ │ │ lsls r2, r7, #1 │ │ │ │ vldr d9, [pc, #608] @ 28a350 >::_M_default_append(unsigned int)@@Base+0xceb60> │ │ │ │ ldr r3, [sp, #92] @ 0x5c │ │ │ │ cmp r3, #0 │ │ │ │ beq.n 28a008 >::_M_default_append(unsigned int)@@Base+0xce818> │ │ │ │ @@ -742197,17 +742197,17 @@ │ │ │ │ add r1, sp, #148 @ 0x94 │ │ │ │ movw r3, #2728 @ 0xaa8 │ │ │ │ add r2, pc │ │ │ │ bl 1e2bc │ │ │ │ b.n 28a082 >::_M_default_append(unsigned int)@@Base+0xce892> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - ldr r2, [r3, #36] @ 0x24 │ │ │ │ + ldr r6, [r3, #36] @ 0x24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r6, [r5, #0] │ │ │ │ + ldr r2, [r6, #0] │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldrd r3, r2, [r6, #8] │ │ │ │ mov r0, fp │ │ │ │ ldr.w sl, [r2, r9, lsl #2] │ │ │ │ ldr r2, [r6, #0] │ │ │ │ str r2, [sp, #104] @ 0x68 │ │ │ │ ldr r2, [sp, #48] @ 0x30 │ │ │ │ @@ -742540,19 +742540,19 @@ │ │ │ │ str r2, [r3, #0] │ │ │ │ b.n 28a336 >::_M_default_append(unsigned int)@@Base+0xceb46> │ │ │ │ vldr d7, [pc, #8] @ 28a7a0 >::_M_default_append(unsigned int)@@Base+0xcefb0> │ │ │ │ b.n 28a5a6 >::_M_default_append(unsigned int)@@Base+0xcedb6> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - str r4, [r7, #56] @ 0x38 │ │ │ │ + str r0, [r0, #60] @ 0x3c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r1, #134 @ 0x86 │ │ │ │ + cmp r1, #138 @ 0x8a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r2, [r7, #76] @ 0x4c │ │ │ │ + str r6, [r7, #76] @ 0x4c │ │ │ │ lsls r7, r5, #1 │ │ │ │ vldr d4, [sp, #264] @ 0x108 │ │ │ │ vldr d7, [pc, #796] @ 28aad8 >::_M_default_append(unsigned int)@@Base+0xcf2e8> │ │ │ │ vcmpe.f64 d4, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ blt.w 28aa2c >::_M_default_append(unsigned int)@@Base+0xcf23c> │ │ │ │ vcmp.f64 d4, #0.0 │ │ │ │ @@ -743145,49 +743145,49 @@ │ │ │ │ b.w 28a600 >::_M_default_append(unsigned int)@@Base+0xcee10> │ │ │ │ nop │ │ │ │ pop {r0, r1, r3, r4, r5, r7, pc} │ │ │ │ bls.n 28af04 >::_M_default_append(unsigned int)@@Base+0xcf714> │ │ │ │ ldrb r7, [r3, #19] │ │ │ │ subs r5, #219 @ 0xdb │ │ │ │ ... │ │ │ │ - ldrsh r4, [r7, r6] │ │ │ │ + ldrsh r0, [r0, r7] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrb r6, [r5, r3] │ │ │ │ + ldrb r2, [r6, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r2, #176 @ 0xb0 │ │ │ │ + movs r2, #180 @ 0xb4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrb r4, [r2, r3] │ │ │ │ + ldrb r0, [r3, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r2, #150 @ 0x96 │ │ │ │ + movs r2, #154 @ 0x9a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrb r0, [r1, r2] │ │ │ │ + ldrb r4, [r1, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r2, #74 @ 0x4a │ │ │ │ + movs r2, #78 @ 0x4e │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsh r0, [r7, r1] │ │ │ │ + ldrsh r4, [r7, r1] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrh r6, [r2, r4] │ │ │ │ + ldrh r2, [r3, r4] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r0, #216 @ 0xd8 │ │ │ │ + movs r0, #220 @ 0xdc │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r7, r3] │ │ │ │ + ldrh r0, [r0, r4] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r0, #190 @ 0xbe │ │ │ │ + movs r0, #194 @ 0xc2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r0, r3] │ │ │ │ + ldrh r0, [r1, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r0, #134 @ 0x86 │ │ │ │ + movs r0, #138 @ 0x8a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r4, [r2, r2] │ │ │ │ + ldrh r0, [r3, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r0, #88 @ 0x58 │ │ │ │ + movs r0, #92 @ 0x5c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r2, [r4, r0] │ │ │ │ + ldrh r6, [r4, r0] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r4, r4, #7 │ │ │ │ + subs r0, r5, #7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3656] @ 0xe48 │ │ │ │ vldr d7, [pc, #744] @ 28b2a8 >::_M_default_append(unsigned int)@@Base+0xcfab8> │ │ │ │ @@ -743455,17 +743455,17 @@ │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ adds r1, #130 @ 0x82 │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r0, #158 @ 0x9e │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldrh r6, [r0, r2] │ │ │ │ + ldrh r2, [r1, r2] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r2, [r6, r3] │ │ │ │ + ldr r6, [r6, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ bhi.w 28b1a8 >::_M_default_append(unsigned int)@@Base+0xcf9b8> │ │ │ │ ldr r3, [r7, #40] @ 0x28 │ │ │ │ cmp r3, #1 │ │ │ │ bne.w 28b1a8 >::_M_default_append(unsigned int)@@Base+0xcf9b8> │ │ │ │ ldrd r2, r3, [r7, #24] │ │ │ │ strd r2, r3, [sp, #208] @ 0xd0 │ │ │ │ @@ -743775,21 +743775,21 @@ │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28af10 >::_M_default_append(unsigned int)@@Base+0xcf720> │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28af18 >::_M_default_append(unsigned int)@@Base+0xcf728> │ │ │ │ - cdp2 5, 3, cr5, cr7, cr4, {7} │ │ │ │ + cdp2 5, 3, cr5, cr7, cr8, {7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r6, r5, r6 │ │ │ │ + subs r2, r6, r6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strh r0, [r4, r3] │ │ │ │ + strh r4, [r4, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r2, r5, r2 │ │ │ │ + adds r6, r5, r2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ mov r1, r2 │ │ │ │ movs r3, #0 │ │ │ │ ldrd r2, r0, [sp, #24] │ │ │ │ strd r3, r3, [sp, #4] │ │ │ │ add r3, sp, #176 @ 0xb0 │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -743910,33 +743910,33 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 28b7ea >::_M_default_append(unsigned int)@@Base+0xcfffa> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28b090 >::_M_default_append(unsigned int)@@Base+0xcf8a0> │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ - strh r2, [r5, r1] │ │ │ │ + strh r6, [r5, r1] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r6, r5, r0 │ │ │ │ + adds r2, r6, r0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strh r4, [r6, r0] │ │ │ │ + strh r0, [r7, r0] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r6, r7, #31 │ │ │ │ + adds r2, r0, r0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r2, [r7, r5] │ │ │ │ + str r6, [r7, r5] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r6, r7, #28 │ │ │ │ + asrs r2, r0, #29 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r2, [r4, r5] │ │ │ │ + str r6, [r4, r5] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r4, #28 │ │ │ │ + asrs r0, r5, #28 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r2, [r0, r5] │ │ │ │ + str r6, [r0, r5] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r0, #28 │ │ │ │ + asrs r0, r1, #28 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ sub sp, #20 │ │ │ │ @@ -744225,37 +744225,37 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #56] @ (28bbac >::_M_default_append(unsigned int)@@Base+0xd03bc>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 28bac4 >::_M_default_append(unsigned int)@@Base+0xd02d4> │ │ │ │ - strh r6, [r2, r3] │ │ │ │ + strh r2, [r3, r3] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - str r4, [r6, r7] │ │ │ │ + str r0, [r7, r7] │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr r6, [pc, #648] @ (28be14 >::_M_default_append(unsigned int)@@Base+0xd0624>) │ │ │ │ + ldr r6, [pc, #664] @ (28be24 >::_M_default_append(unsigned int)@@Base+0xd0634>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r4, #17 │ │ │ │ + asrs r0, r5, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r6, [pc, #544] @ (28bdb4 >::_M_default_append(unsigned int)@@Base+0xd05c4>) │ │ │ │ + ldr r6, [pc, #560] @ (28bdc4 >::_M_default_append(unsigned int)@@Base+0xd05d4>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r2, r1, #17 │ │ │ │ + asrs r6, r1, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r6, [pc, #384] @ (28bd1c >::_M_default_append(unsigned int)@@Base+0xd052c>) │ │ │ │ + ldr r6, [pc, #400] @ (28bd2c >::_M_default_append(unsigned int)@@Base+0xd053c>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r2, r4, #16 │ │ │ │ + asrs r6, r4, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r5, [pc, #936] @ (28bf4c >::_M_default_append(unsigned int)@@Base+0xd075c>) │ │ │ │ + ldr r5, [pc, #952] @ (28bf5c >::_M_default_append(unsigned int)@@Base+0xd076c>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r5, #14 │ │ │ │ + asrs r0, r6, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r5, [pc, #824] @ (28bee4 >::_M_default_append(unsigned int)@@Base+0xd06f4>) │ │ │ │ + ldr r5, [pc, #840] @ (28bef4 >::_M_default_append(unsigned int)@@Base+0xd0704>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r2, #14 │ │ │ │ + asrs r4, r2, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3560] @ 0xde8 │ │ │ │ ldr.w r4, [pc, #2944] @ 28c748 >::_M_default_append(unsigned int)@@Base+0xd0f58> │ │ │ │ @@ -745347,67 +745347,67 @@ │ │ │ │ ... │ │ │ │ movs r5, #122 @ 0x7a │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r5, #36 @ 0x24 │ │ │ │ lsls r2, r7, #1 │ │ │ │ - ldr r3, [pc, #680] @ (28ca00 >::_M_default_append(unsigned int)@@Base+0xd1210>) │ │ │ │ + ldr r3, [pc, #696] @ (28ca10 >::_M_default_append(unsigned int)@@Base+0xd1220>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r5, #5 │ │ │ │ + asrs r0, r6, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r2, [pc, #192] @ (28c820 >::_M_default_append(unsigned int)@@Base+0xd1030>) │ │ │ │ + ldr r2, [pc, #208] @ (28c830 >::_M_default_append(unsigned int)@@Base+0xd1040>) │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r2, r6, 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r1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r6, r1, #5 │ │ │ │ + lsrs r2, r2, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - muls r4, r5 │ │ │ │ + muls r0, r6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r0, r6, #4 │ │ │ │ + lsrs r4, r6, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - muls r4, r1 │ │ │ │ + muls r0, r2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r0, r2, #4 │ │ │ │ + lsrs r4, r2, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ mov r4, r5 │ │ │ │ mov r5, r7 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ cbz r3, 28c7da >::_M_default_append(unsigned int)@@Base+0xd0fea> │ │ │ │ ldr.w r1, [r3, #176] @ 0xb0 │ │ │ │ ldrb.w r3, [r1, #252] @ 0xfc │ │ │ │ @@ -745761,41 +745761,41 @@ │ │ │ │ bl 6065e0 │ │ │ │ vldr d7, [r4, #160] @ 0xa0 │ │ │ │ vadd.f64 d7, d7, d0 │ │ │ │ vstr d7, [r4, #160] @ 0xa0 │ │ │ │ b.n 28c552 >::_M_default_append(unsigned int)@@Base+0xd0d62> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - bics r4, r1 │ │ │ │ + bics r0, r2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r0, r1 │ │ │ │ + cmp r4, r1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r6, #186 @ 0xba │ │ │ │ + subs r6, #190 @ 0xbe │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r7, #17 │ │ │ │ + lsls r2, r0, #18 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r6, #162 @ 0xa2 │ │ │ │ + subs r6, #166 @ 0xa6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r4, #17 │ │ │ │ + lsls r2, r5, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r6, #138 @ 0x8a │ │ │ │ + subs r6, #142 @ 0x8e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r1, #17 │ │ │ │ + lsls r2, r2, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r6, #114 @ 0x72 │ │ │ │ + subs r6, #118 @ 0x76 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r6, #16 │ │ │ │ + lsls r2, r7, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r6, #82 @ 0x52 │ │ │ │ + subs r6, #86 @ 0x56 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r4, r2, #16 │ │ │ │ + lsls r0, r3, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r6, #50 @ 0x32 │ │ │ │ + subs r6, #54 @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r6, r6, #15 │ │ │ │ + lsls r2, r7, #15 │ │ │ │ lsls r5, r5, #1 │ │ │ │ mov r0, r9 │ │ │ │ mov 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r5, r5, r3, lsl #2 │ │ │ │ add.w r2, r7, r2, lsl #3 │ │ │ │ add.w r3, r7, r3, lsl #3 │ │ │ │ b.n 28d0a8 >::_M_default_append(unsigned int)@@Base+0xd18b8> │ │ │ │ ... │ │ │ │ - subs r4, #94 @ 0x5e │ │ │ │ + subs r4, #98 @ 0x62 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r3, #240 @ 0xf0 │ │ │ │ + subs r3, #244 @ 0xf4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r3, #168 @ 0xa8 │ │ │ │ + subs r3, #172 @ 0xac │ │ │ │ lsls r7, r5, #1 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bhi.n 28d0d6 >::_M_default_append(unsigned int)@@Base+0xd18e6> │ │ │ │ vdiv.f64 d3, d5, d6 │ │ │ │ vcmp.f64 d4, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ beq.w 28d40a >::_M_default_append(unsigned int)@@Base+0xd1c1a> │ │ │ │ @@ -746481,15 +746481,15 @@ │ │ │ │ cmp r3, r8 │ │ │ │ bge.w 28d682 >::_M_default_append(unsigned int)@@Base+0xd1e92> │ │ │ │ add.w r3, r0, #1392 @ 0x570 │ │ │ │ b.n 28cfdc >::_M_default_append(unsigned int)@@Base+0xd17ec> │ │ │ │ ... │ │ │ │ asrs r0, r2, #11 │ │ │ │ stmia r1!, {r0, r1, r5, r6} │ │ │ │ - subs r2, #134 @ 0x86 │ │ │ │ + subs r2, #138 @ 0x8a │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldr r1, [sp, #72] @ 0x48 │ │ │ │ cmp r3, r0 │ │ │ │ ldr r5, [sp, #56] @ 0x38 │ │ │ │ add r1, r2 │ │ │ │ str r2, [sp, #108] @ 0x6c │ │ │ │ ldr.w r5, [r5, r1, lsl #2] │ │ │ │ @@ -746857,37 +746857,37 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.w 28bf1c >::_M_default_append(unsigned int)@@Base+0xd072c> │ │ │ │ vmov.f64 d11, d8 │ │ │ │ vldr d7, [r4, #-8] │ │ │ │ b.n 28d2fa >::_M_default_append(unsigned int)@@Base+0xd1b0a> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - adds r3, #230 @ 0xe6 │ │ │ │ + adds r3, #234 @ 0xea │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vld1.8 {d0[3]}, [lr], ip │ │ │ │ - adds r3, #182 @ 0xb6 │ │ │ │ + ldrsh.w r0, [r2, #108] @ 0x6c │ │ │ │ + adds r3, #186 @ 0xba │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr??.w r0, [sl, ip, lsl #2] │ │ │ │ - adds r3, #154 @ 0x9a │ │ │ │ + ldr??.w r0, [lr, ip, lsl #2] │ │ │ │ + adds r3, #158 @ 0x9e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldr??.w r0, [ip, ip, lsl #2] │ │ │ │ - adds r3, #126 @ 0x7e │ │ │ │ + vld4.16 {d16-d19}, [r0 :128], ip │ │ │ │ + adds r3, #130 @ 0x82 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vst4.16 {d16-d19}, [r8 :128], ip │ │ │ │ - adds r3, #70 @ 0x46 │ │ │ │ + vst4.16 {d16-d19}, [ip :128], ip │ │ │ │ + adds r3, #74 @ 0x4a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vst4.16 {d0-d3}, [r8 :128], ip │ │ │ │ - adds r4, #128 @ 0x80 │ │ │ │ + vst4.16 {d0-d3}, [ip :128], ip │ │ │ │ + adds r4, #132 @ 0x84 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r1, #236 @ 0xec │ │ │ │ + adds r1, #240 @ 0xf0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf7b0006c │ │ │ │ - adds r1, #132 @ 0x84 │ │ │ │ + @ instruction: 0xf7b4006c │ │ │ │ + adds r1, #136 @ 0x88 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf748006c │ │ │ │ + @ instruction: 0xf74c006c │ │ │ │ vneg.f64 d7, d7 │ │ │ │ ldr r3, [sp, #228] @ 0xe4 │ │ │ │ ldrd r4, r5, [sp, #160] @ 0xa0 │ │ │ │ vmov.f64 d13, d7 │ │ │ │ b.n 28d688 >::_M_default_append(unsigned int)@@Base+0xd1e98> │ │ │ │ mov r4, r0 │ │ │ │ ldr.w r0, [pc, #2016] @ 28e010 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0xf582006c │ │ │ │ - cmp r7, #164 @ 0xa4 │ │ │ │ + @ instruction: 0xf586006c │ │ │ │ + cmp r7, #168 @ 0xa8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - sbc.w r0, r4, #15466496 @ 0xec0000 │ │ │ │ - cmp r7, #132 @ 0x84 │ │ │ │ + sbc.w r0, r8, #15466496 @ 0xec0000 │ │ │ │ + cmp r7, #136 @ 0x88 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adc.w r0, r4, #15466496 @ 0xec0000 │ │ │ │ - cmp r7, #100 @ 0x64 │ │ │ │ + adc.w r0, r8, #15466496 @ 0xec0000 │ │ │ │ + cmp r7, #104 @ 0x68 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf524006c │ │ │ │ - cmp r7, #68 @ 0x44 │ │ │ │ + @ instruction: 0xf528006c │ │ │ │ + cmp r7, #72 @ 0x48 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - add.w r0, r4, #15466496 @ 0xec0000 │ │ │ │ - cmp r7, #30 │ │ │ │ + add.w r0, r8, #15466496 @ 0xec0000 │ │ │ │ + cmp r7, #34 @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf4de006c │ │ │ │ - cmp r6, #254 @ 0xfe │ │ │ │ + @ instruction: 0xf4e2006c │ │ │ │ + cmp r7, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf4be006c │ │ │ │ - cmp r6, #222 @ 0xde │ │ │ │ + @ instruction: 0xf4c2006c │ │ │ │ + cmp r6, #226 @ 0xe2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - eors.w r0, lr, #15466496 @ 0xec0000 │ │ │ │ - cmp r6, #182 @ 0xb6 │ │ │ │ + @ instruction: 0xf4a2006c │ │ │ │ + cmp r6, #186 @ 0xba │ │ │ │ lsls r7, r5, #1 │ │ │ │ - orns r0, r6, #15466496 @ 0xec0000 │ │ │ │ - cmp r6, #136 @ 0x88 │ │ │ │ + orns r0, sl, #15466496 @ 0xec0000 │ │ │ │ + cmp r6, #140 @ 0x8c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - orr.w r0, sl, #15466496 @ 0xec0000 │ │ │ │ - cmp r6, #104 @ 0x68 │ │ │ │ + orr.w r0, lr, #15466496 @ 0xec0000 │ │ │ │ + cmp r6, #108 @ 0x6c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bic.w r0, r8, #15466496 @ 0xec0000 │ │ │ │ - cmp r6, #70 @ 0x46 │ │ │ │ + bic.w r0, ip, #15466496 @ 0xec0000 │ │ │ │ + cmp r6, #74 @ 0x4a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - and.w r0, r6, #15466496 @ 0xec0000 │ │ │ │ - cmp r6, #36 @ 0x24 │ │ │ │ + and.w r0, sl, #15466496 @ 0xec0000 │ │ │ │ + cmp r6, #40 @ 0x28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf3e4006c │ │ │ │ - cmp r6, #4 │ │ │ │ + @ instruction: 0xf3e8006c │ │ │ │ + cmp r6, #8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf3c4006c │ │ │ │ - cmp r5, #228 @ 0xe4 │ │ │ │ + @ instruction: 0xf3c8006c │ │ │ │ + cmp r5, #232 @ 0xe8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf3a4006c │ │ │ │ - cmp r5, #196 @ 0xc4 │ │ │ │ + @ instruction: 0xf3a8006c │ │ │ │ + cmp r5, #200 @ 0xc8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf384006c │ │ │ │ - cmp r5, #158 @ 0x9e │ │ │ │ + @ instruction: 0xf388006c │ │ │ │ + cmp r5, #162 @ 0xa2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf35e006c │ │ │ │ - cmp r4, #164 @ 0xa4 │ │ │ │ + @ instruction: 0xf362006c │ │ │ │ + cmp r4, #168 @ 0xa8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf26e006c │ │ │ │ - cmp r3, #10 │ │ │ │ + @ instruction: 0xf272006c │ │ │ │ + cmp r3, #14 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf0cc006c │ │ │ │ - cmp r2, #230 @ 0xe6 │ │ │ │ + @ instruction: 0xf0d0006c │ │ │ │ + cmp r2, #234 @ 0xea │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xf0a8006c │ │ │ │ - cmp r2, #202 @ 0xca │ │ │ │ + @ instruction: 0xf0ac006c │ │ │ │ + cmp r2, #206 @ 0xce │ │ │ │ lsls r7, r5, #1 │ │ │ │ - eor.w r0, ip, #108 @ 0x6c │ │ │ │ - cmp r2, #126 @ 0x7e │ │ │ │ + eors.w r0, r0, #108 @ 0x6c │ │ │ │ + cmp r2, #130 @ 0x82 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - orr.w r0, r0, #108 @ 0x6c │ │ │ │ - cmp r2, #96 @ 0x60 │ │ │ │ + orr.w r0, r4, #108 @ 0x6c │ │ │ │ + cmp r2, #100 @ 0x64 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bic.w r0, r4, #108 @ 0x6c │ │ │ │ - cmp r4, #86 @ 0x56 │ │ │ │ + bic.w r0, r8, #108 @ 0x6c │ │ │ │ + cmp r4, #90 @ 0x5a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - cmp r1, #244 @ 0xf4 │ │ │ │ + cmp r1, #248 @ 0xf8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vext.8 q0, q3, q14, #0 │ │ │ │ - cmp r1, #216 @ 0xd8 │ │ │ │ + vext.8 q0, q5, q14, #0 │ │ │ │ + cmp r1, #220 @ 0xdc │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vmla.i16 d0, d10, d4[3] │ │ │ │ - cmp r1, #184 @ 0xb8 │ │ │ │ + vmla.i16 d0, d14, d4[3] │ │ │ │ + cmp r1, #188 @ 0xbc │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vhadd.s q8, q6, q14 │ │ │ │ - cmp r1, #70 @ 0x46 │ │ │ │ + vmla.i d0, d0, d0[7] │ │ │ │ + cmp r1, #74 @ 0x4a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - vhadd.s8 q0, q5, q14 │ │ │ │ + vhadd.s8 q0, q7, q14 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ sub sp, #124 @ 0x7c │ │ │ │ ldr.w r4, [pc, #1652] @ 28e790 >::_M_default_append(unsigned int)@@Base+0xd2fa0> │ │ │ │ ldr.w r1, [pc, #1652] @ 28e794 >::_M_default_append(unsigned int)@@Base+0xd2fa4> │ │ │ │ @@ -748337,52 +748337,52 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ movs r6, r4 │ │ │ │ lsls r2, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ vshr.u32 q8, , #24 │ │ │ │ - cmp r1, #50 @ 0x32 │ │ │ │ + cmp r1, #54 @ 0x36 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r6, #216 @ 0xd8 │ │ │ │ + movs r6, #220 @ 0xdc │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldc 0, cr0, [r8], {108} @ 0x6c │ │ │ │ - movs r6, #184 @ 0xb8 │ │ │ │ + ldc 0, cr0, [ip], {108} @ 0x6c │ │ │ │ + movs r6, #188 @ 0xbc │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldcl 0, cr0, [sl], #-432 @ 0xfffffe50 │ │ │ │ - cmp r0, #178 @ 0xb2 │ │ │ │ + ldcl 0, cr0, [lr], #-432 @ 0xfffffe50 │ │ │ │ + cmp r0, #182 @ 0xb6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r6, #22 │ │ │ │ + movs r6, #26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - rsbs r0, r8, ip, asr #1 │ │ │ │ - movs r5, #104 @ 0x68 │ │ │ │ + rsbs r0, ip, ip, asr #1 │ │ │ │ + movs r5, #108 @ 0x6c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xeb2c006c │ │ │ │ - movs r4, #140 @ 0x8c │ │ │ │ + @ instruction: 0xeb30006c │ │ │ │ + movs r4, #144 @ 0x90 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - orrs.w r0, r0, ip, asr #1 │ │ │ │ - movs r3, #122 @ 0x7a │ │ │ │ + orrs.w r0, r4, ip, asr #1 │ │ │ │ + movs r3, #126 @ 0x7e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmdb lr!, {r2, r3, r5, r6} │ │ │ │ - movs r2, #174 @ 0xae │ │ │ │ + strd r0, r0, [r2, #-432] @ 0x1b0 │ │ │ │ + movs r2, #178 @ 0xb2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldrd r0, r0, [r2], #-432 @ 0x1b0 │ │ │ │ - movs r2, #120 @ 0x78 │ │ │ │ + ldrd r0, r0, [r6], #-432 @ 0x1b0 │ │ │ │ + movs r2, #124 @ 0x7c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xe83c006c │ │ │ │ - movs r2, #80 @ 0x50 │ │ │ │ + strex r0, r0, [r0, #432] @ 0x1b0 │ │ │ │ + movs r2, #84 @ 0x54 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - @ instruction: 0xe814006c │ │ │ │ - movs r2, #48 @ 0x30 │ │ │ │ + @ instruction: 0xe818006c │ │ │ │ + movs r2, #52 @ 0x34 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e7d8 >::_M_default_append(unsigned int)@@Base+0xd2fe8> │ │ │ │ + b.n 28e7e0 >::_M_default_append(unsigned int)@@Base+0xd2ff0> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r1, #210 @ 0xd2 │ │ │ │ + movs r1, #214 @ 0xd6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e728 >::_M_default_append(unsigned int)@@Base+0xd2f38> │ │ │ │ + b.n 28e730 >::_M_default_append(unsigned int)@@Base+0xd2f40> │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #1412] @ 28ed90 >::_M_default_append(unsigned int)@@Base+0xd35a0> │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ @@ -748893,175 +748893,175 @@ │ │ │ │ ... │ │ │ │ orrs r5, r5 │ │ │ │ adds.w r6, ip, r2, asr #15 │ │ │ │ subs r7, #26 │ │ │ │ ldrsh.w r0, [r2, r9, lsl #3] │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r3, #68 @ 0x44 │ │ │ │ + movs r3, #72 @ 0x48 │ │ │ │ lsls r7, r5, #1 │ │ │ │ add r4, pc, #908 @ (adr r4, 28f12c >::_M_default_append(unsigned int)@@Base+0xd393c>) │ │ │ │ @ instruction: 0xfffff8b1 │ │ │ │ - @ instruction: 0xffff234e │ │ │ │ + vrsra.u32 q9, q1, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r0, #176 @ 0xb0 │ │ │ │ + movs r0, #180 @ 0xb4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ add r3, pc, #1004 @ (adr r3, 28f19c >::_M_default_append(unsigned int)@@Base+0xd39ac>) │ │ │ │ vqshlu.s32 q8, , #31 │ │ │ │ movs r0, r0 │ │ │ │ add r3, pc, #284 @ (adr r3, 28eed4 >::_M_default_append(unsigned int)@@Base+0xd36e4>) │ │ │ │ vaddl.u , d15, d11 │ │ │ │ vsubw.u , , d7 │ │ │ │ vqshlu.s64 q14, , #63 @ 0x3f │ │ │ │ - @ instruction: 0xffff236e │ │ │ │ + vrsra.u32 q9, q9, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #30 │ │ │ │ + movs r3, #34 @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r0, #90 @ 0x5a │ │ │ │ + movs r0, #94 @ 0x5e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28ea0c >::_M_default_append(unsigned int)@@Base+0xd321c> │ │ │ │ + b.n 28ea14 >::_M_default_append(unsigned int)@@Base+0xd3224> │ │ │ │ lsls r4, r5, #1 │ │ │ │ str.w r0, [lr, r9, lsl #3] │ │ │ │ - movs r0, #30 │ │ │ │ + movs r0, #34 @ 0x22 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e9a0 >::_M_default_append(unsigned int)@@Base+0xd31b0> │ │ │ │ + b.n 28e9a8 >::_M_default_append(unsigned int)@@Base+0xd31b8> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #14 │ │ │ │ - lsls r7, r5, #1 │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ + movs r3, #18 │ │ │ │ lsls r7, r5, #1 │ │ │ │ movs r3, #56 @ 0x38 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #102 @ 0x66 │ │ │ │ + movs r3, #60 @ 0x3c │ │ │ │ + lsls r7, r5, #1 │ │ │ │ + movs r3, #106 @ 0x6a │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r0, r7, #6 │ │ │ │ + subs r4, r7, #6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e8ec >::_M_default_append(unsigned int)@@Base+0xd30fc> │ │ │ │ + b.n 28e8f4 >::_M_default_append(unsigned int)@@Base+0xd3104> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r2, r3, #6 │ │ │ │ + subs r6, r3, #6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e8b8 >::_M_default_append(unsigned int)@@Base+0xd30c8> │ │ │ │ + b.n 28e8c0 >::_M_default_append(unsigned int)@@Base+0xd30d0> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #40 @ 0x28 │ │ │ │ + movs r3, #44 @ 0x2c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #130 @ 0x82 │ │ │ │ + movs r3, #134 @ 0x86 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #126 @ 0x7e │ │ │ │ + movs r3, #130 @ 0x82 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #188 @ 0xbc │ │ │ │ + movs r3, #192 @ 0xc0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r4, r6, #4 │ │ │ │ + subs r0, r7, #4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e804 >::_M_default_append(unsigned int)@@Base+0xd3014> │ │ │ │ + b.n 28e80c >::_M_default_append(unsigned int)@@Base+0xd301c> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r0, r3, #4 │ │ │ │ + subs r4, r3, #4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e7d8 >::_M_default_append(unsigned int)@@Base+0xd2fe8> │ │ │ │ + b.n 28e7e0 >::_M_default_append(unsigned int)@@Base+0xd2ff0> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #190 @ 0xbe │ │ │ │ + movs r3, #194 @ 0xc2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #128 @ 0x80 │ │ │ │ + movs r3, #132 @ 0x84 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r4, r2, #3 │ │ │ │ + subs r0, r3, #3 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e760 >::_M_default_append(unsigned int)@@Base+0xd2f70> │ │ │ │ + b.n 28e768 >::_M_default_append(unsigned int)@@Base+0xd2f78> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #198 @ 0xc6 │ │ │ │ + movs r3, #202 @ 0xca │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #140 @ 0x8c │ │ │ │ + movs r3, #144 @ 0x90 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r0, r2, #2 │ │ │ │ + subs r4, r2, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e6e8 >::_M_default_append(unsigned int)@@Base+0xd2ef8> │ │ │ │ + b.n 28e6f0 >::_M_default_append(unsigned int)@@Base+0xd2f00> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r2, r6, #1 │ │ │ │ + subs r6, r6, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28e6b0 >::_M_default_append(unsigned int)@@Base+0xd2ec0> │ │ │ │ + b.n 28e6b8 >::_M_default_append(unsigned int)@@Base+0xd2ec8> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #162 @ 0xa2 │ │ │ │ + movs r3, #166 @ 0xa6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #116 @ 0x74 │ │ │ │ + movs r3, #120 @ 0x78 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r6, r5, #0 │ │ │ │ + subs r2, r6, #0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f63c >::_M_default_append(unsigned int)@@Base+0xd3e4c> │ │ │ │ + b.n 28f644 >::_M_default_append(unsigned int)@@Base+0xd3e54> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #194 @ 0xc2 │ │ │ │ + movs r3, #198 @ 0xc6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #106 @ 0x6a │ │ │ │ + movs r3, #110 @ 0x6e │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r2, r4, #7 │ │ │ │ + adds r6, r4, #7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f5b4 >::_M_default_append(unsigned int)@@Base+0xd3dc4> │ │ │ │ + b.n 28f5bc >::_M_default_append(unsigned int)@@Base+0xd3dcc> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r3, #156 @ 0x9c │ │ │ │ + movs r3, #160 @ 0xa0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #218 @ 0xda │ │ │ │ + movs r3, #222 @ 0xde │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r0, r3, #6 │ │ │ │ + adds r4, r3, #6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f530 >::_M_default_append(unsigned int)@@Base+0xd3d40> │ │ │ │ + b.n 28f538 >::_M_default_append(unsigned int)@@Base+0xd3d48> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r4, #72 @ 0x48 │ │ │ │ + movs r4, #76 @ 0x4c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #186 @ 0xba │ │ │ │ + movs r3, #190 @ 0xbe │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r2, r2, #5 │ │ │ │ + adds r6, r2, #5 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f4b4 >::_M_default_append(unsigned int)@@Base+0xd3cc4> │ │ │ │ + b.n 28f4bc >::_M_default_append(unsigned int)@@Base+0xd3ccc> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r4, #88 @ 0x58 │ │ │ │ + movs r4, #92 @ 0x5c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #22 │ │ │ │ + movs r4, #26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r4, r1, #4 │ │ │ │ + adds r0, r2, #4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f438 >::_M_default_append(unsigned int)@@Base+0xd3c48> │ │ │ │ + b.n 28f440 >::_M_default_append(unsigned int)@@Base+0xd3c50> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r4, #62 @ 0x3e │ │ │ │ + movs r4, #66 @ 0x42 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #104 @ 0x68 │ │ │ │ + movs r4, #108 @ 0x6c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r2, r2, #3 │ │ │ │ + adds r6, r2, #3 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f3d4 >::_M_default_append(unsigned int)@@Base+0xd3be4> │ │ │ │ + b.n 28f3dc >::_M_default_append(unsigned int)@@Base+0xd3bec> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r4, #82 @ 0x52 │ │ │ │ + movs r4, #86 @ 0x56 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #152 @ 0x98 │ │ │ │ + movs r4, #156 @ 0x9c │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r0, r3, #2 │ │ │ │ + adds r4, r3, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f370 >::_M_default_append(unsigned int)@@Base+0xd3b80> │ │ │ │ + b.n 28f378 >::_M_default_append(unsigned int)@@Base+0xd3b88> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r4, #140 @ 0x8c │ │ │ │ + movs r4, #144 @ 0x90 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #198 @ 0xc6 │ │ │ │ + movs r4, #202 @ 0xca │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r6, r3, #1 │ │ │ │ + adds r2, r4, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f30c >::_M_default_append(unsigned int)@@Base+0xd3b1c> │ │ │ │ + b.n 28f314 >::_M_default_append(unsigned int)@@Base+0xd3b24> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r4, #176 @ 0xb0 │ │ │ │ + movs r4, #180 @ 0xb4 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #250 @ 0xfa │ │ │ │ + movs r4, #254 @ 0xfe │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r4, r4, #0 │ │ │ │ + adds r0, r5, #0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f2a8 >::_M_default_append(unsigned int)@@Base+0xd3ab8> │ │ │ │ + b.n 28f2b0 >::_M_default_append(unsigned int)@@Base+0xd3ac0> │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrh r5, [r0, #50] @ 0x32 │ │ │ │ vsubl.u , d15, d17 │ │ │ │ - vsri.64 q9, q4, #1 │ │ │ │ + vsri.64 q9, q6, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r4, #244 @ 0xf4 │ │ │ │ + movs r4, #248 @ 0xf8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - subs r6, r1, r7 │ │ │ │ + subs r2, r2, r7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - b.n 28f214 >::_M_default_append(unsigned int)@@Base+0xd3a24> │ │ │ │ + b.n 28f21c >::_M_default_append(unsigned int)@@Base+0xd3a2c> │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 28e7fc >::_M_default_append(unsigned int)@@Base+0xd300c> │ │ │ │ @@ -749082,17 +749082,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - subs r0, r4, r0 │ │ │ │ + subs r4, r4, r0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - svc 228 @ 0xe4 │ │ │ │ + svc 232 @ 0xe8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d13} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -749269,17 +749269,17 @@ │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28e9f0 >::_M_default_append(unsigned int)@@Base+0xd3200> │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ @ instruction: 0xf1ec0079 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ orr.w r0, r0, #121 @ 0x79 │ │ │ │ - movs r0, #252 @ 0xfc │ │ │ │ + movs r1, #0 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ble.n 28f0e4 >::_M_default_append(unsigned int)@@Base+0xd38f4> │ │ │ │ + ble.n 28f0ec >::_M_default_append(unsigned int)@@Base+0xd38fc> │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ ldr r1, [pc, #824] @ (28f4d8 >::_M_default_append(unsigned int)@@Base+0xd3ce8>) │ │ │ │ @@ -749641,27 +749641,27 @@ │ │ │ │ add r3, pc │ │ │ │ movs r2, #56 @ 0x38 │ │ │ │ bl 1c398 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - adds r6, r5, #2 │ │ │ │ + adds r2, r6, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bls.n 28f6dc >::_M_default_append(unsigned int)@@Base+0xd3eec> │ │ │ │ + bls.n 28f6e4 >::_M_default_append(unsigned int)@@Base+0xd3ef4> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - adds r6, r2, #2 │ │ │ │ + adds r2, r3, #2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bls.n 28f6b4 >::_M_default_append(unsigned int)@@Base+0xd3ec4> │ │ │ │ + bls.n 28f6bc >::_M_default_append(unsigned int)@@Base+0xd3ecc> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - adds r6, r4, #1 │ │ │ │ + adds r2, r5, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bls.n 28f65c >::_M_default_append(unsigned int)@@Base+0xd3e6c> │ │ │ │ + bls.n 28f664 >::_M_default_append(unsigned int)@@Base+0xd3e74> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - adds r4, r4, #1 │ │ │ │ + adds r0, r5, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -750149,45 +750149,45 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 28f67a >::_M_default_append(unsigned int)@@Base+0xd3e8a> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ @ instruction: 0xeaf40079 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xeac60079 │ │ │ │ - subs r4, r3, r6 │ │ │ │ + subs r0, r4, r6 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - adds r0, r6, r2 │ │ │ │ + adds r4, r6, r2 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r4, r7, #28 │ │ │ │ + asrs r0, r0, #29 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fc04 >::_M_default_append(unsigned int)@@Base+0xd4414> │ │ │ │ + bcc.n 28fc0c >::_M_default_append(unsigned int)@@Base+0xd441c> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r0, r6, #27 │ │ │ │ + asrs r4, r6, #27 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fb74 >::_M_default_append(unsigned int)@@Base+0xd4384> │ │ │ │ + bcc.n 28fb7c >::_M_default_append(unsigned int)@@Base+0xd438c> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r2, r2, #27 │ │ │ │ + asrs r6, r2, #27 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fb40 >::_M_default_append(unsigned int)@@Base+0xd4350> │ │ │ │ + bcc.n 28fb48 >::_M_default_append(unsigned int)@@Base+0xd4358> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r2, r6, #26 │ │ │ │ + asrs r6, r6, #26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fd08 >::_M_default_append(unsigned int)@@Base+0xd4518> │ │ │ │ + bcc.n 28fd10 >::_M_default_append(unsigned int)@@Base+0xd4520> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r2, #26 │ │ │ │ + asrs r0, r3, #26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fcd4 >::_M_default_append(unsigned int)@@Base+0xd44e4> │ │ │ │ + bcc.n 28fcdc >::_M_default_append(unsigned int)@@Base+0xd44ec> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r0, r6, #25 │ │ │ │ + asrs r4, r6, #25 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fc94 >::_M_default_append(unsigned int)@@Base+0xd44a4> │ │ │ │ + bcc.n 28fc9c >::_M_default_append(unsigned int)@@Base+0xd44ac> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r2, #25 │ │ │ │ + asrs r0, r3, #25 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcc.n 28fc64 >::_M_default_append(unsigned int)@@Base+0xd4474> │ │ │ │ + bcc.n 28fc6c >::_M_default_append(unsigned int)@@Base+0xd447c> │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r2, [r3, #8] │ │ │ │ cmp r2, #2 │ │ │ │ bne.n 28fc9c >::_M_default_append(unsigned int)@@Base+0xd44ac> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d13} │ │ │ │ @@ -750565,31 +750565,31 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ bl 1f1dc │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ b.n 28ff18 >::_M_default_append(unsigned int)@@Base+0xd4728> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - asrs r4, r5, #16 │ │ │ │ + asrs r0, r6, #16 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - asrs r0, r1, #13 │ │ │ │ + asrs r4, r1, #13 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r7, {r3, r4, r5, r6, r7} │ │ │ │ + ldmia r7, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r5, #12 │ │ │ │ + asrs r0, r6, #12 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r7, {r2, r3, r4, r6, r7} │ │ │ │ + ldmia r7, {r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r0, r6, #8 │ │ │ │ + asrs r4, r6, #8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r6, {r5, r6, r7} │ │ │ │ + ldmia r6, {r2, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r0, r1, #8 │ │ │ │ + asrs r4, r1, #8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r6!, {r2, r4, r5, r7} │ │ │ │ + ldmia r6!, {r3, r4, r5, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r5, [r0, #8] │ │ │ │ cmp r5, #2 │ │ │ │ bne.w 28fd16 >::_M_default_append(unsigned int)@@Base+0xd4526> │ │ │ │ str r2, [sp, #12] │ │ │ │ bl 199888 │ │ │ │ ldr r2, [sp, #12] │ │ │ │ @@ -750823,35 +750823,35 @@ │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28fbd0 >::_M_default_append(unsigned int)@@Base+0xd43e0> │ │ │ │ cdp2 0, 3, cr14, cr7, cr2, {1} │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r6, r5, #32 │ │ │ │ + asrs r2, r6, #32 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r4, {r1, r2, r3, r4, r6, r7} │ │ │ │ + ldmia r4!, {r1, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r2, #32 │ │ │ │ + asrs r0, r3, #32 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r4!, {r2, r6, r7} │ │ │ │ + ldmia r4!, {r3, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ udf #250 @ 0xfa │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r2, r2, #29 │ │ │ │ + lsrs r6, r2, #29 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r4!, {r1} │ │ │ │ + ldmia r4!, {r1, r2} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r0, r7, #28 │ │ │ │ + lsrs r4, r7, #28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r3, {r3, r5, r6, r7} │ │ │ │ + ldmia r3, {r2, r3, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r6, r3, #28 │ │ │ │ + lsrs r2, r4, #28 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - ldmia r3, {r1, r2, r3, r6, r7} │ │ │ │ + ldmia r3!, {r1, r4, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ mov r0, r6 │ │ │ │ bl 617e18 │ │ │ │ add r3, sp, #136 @ 0x88 │ │ │ │ mov r0, r3 │ │ │ │ vldr d3, [r9, #208] @ 0xd0 │ │ │ │ vldr d4, [r9, #216] @ 0xd8 │ │ │ │ @@ -751133,27 +751133,27 @@ │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28ffd0 >::_M_default_append(unsigned int)@@Base+0xd47e0> │ │ │ │ ldrb r7, [r6, #24] │ │ │ │ strb r4, [r3, #22] │ │ │ │ ldrh r0, [r0, #0] │ │ │ │ b.n 28ffd8 >::_M_default_append(unsigned int)@@Base+0xd47e8> │ │ │ │ - mrc2 11, 1, r0, cr7, cr8, {6} @ │ │ │ │ + mrc2 11, 1, r0, cr7, cr12, {6} @ │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r2, r0, #13 │ │ │ │ + lsrs r6, r0, #13 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r7!, {r1, r4, r5, r6, r7} │ │ │ │ + stmia r7!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r2, r5, #12 │ │ │ │ + lsrs r6, r5, #12 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r7!, {r1, r3, r4, r6, r7} │ │ │ │ + stmia r7!, {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r0, r2, #12 │ │ │ │ + lsrs r4, r2, #12 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r7!, {r6, r7} │ │ │ │ + stmia r7!, {r2, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ mov r0, r6 │ │ │ │ bl 617e18 │ │ │ │ add r3, sp, #136 @ 0x88 │ │ │ │ vldr d4, [r9, #216] @ 0xd8 │ │ │ │ mov r0, r3 │ │ │ │ vldr d3, [r9, #208] @ 0xd0 │ │ │ │ @@ -751777,43 +751777,43 @@ │ │ │ │ str r3, [sp, #296] @ 0x128 │ │ │ │ b.n 290d40 >::_M_default_append(unsigned int)@@Base+0xd5550> │ │ │ │ nop.w │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ - lsrs r2, r1, #9 │ │ │ │ + lsrs r6, r1, #9 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r6!, {r3, r4, r5, r6, r7} │ │ │ │ + stmia r6!, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r4, r7, #7 │ │ │ │ + lsrs r0, r0, #8 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r6!, {r1, r3, r5, r7} │ │ │ │ + stmia r6!, {r1, r2, r3, r5, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r0, r5, #3 │ │ │ │ + lsrs r4, r5, #3 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsrs r0, r4, #1 │ │ │ │ + lsrs r4, r4, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r5!, {r1, r2, r3} │ │ │ │ + stmia r5!, {r1, r4} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsrs r4, r0, #1 │ │ │ │ + lsrs r0, r1, #1 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r4!, {r1, r4, r5, r6, r7} │ │ │ │ + stmia r4!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsls r0, r3, #26 │ │ │ │ + lsls r4, r3, #26 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r3!, {r3, r6} │ │ │ │ + stmia r3!, {r2, r3, r6} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsls r6, r2, #24 │ │ │ │ + lsls r2, r3, #24 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r2!, {r1, r2, r6, r7} │ │ │ │ + stmia r2!, {r1, r3, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - lsls r4, r1, #21 │ │ │ │ + lsls r0, r2, #21 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - stmia r1!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + stmia r2!, {} │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr.w ip, [pc, #188] @ 291088 >::_M_default_append(unsigned int)@@Base+0xd5898> │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -751893,29 +751893,29 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ bne.n 291170 >::_M_default_append(unsigned int)@@Base+0xd5980> │ │ │ │ lsls r1, r7, #1 │ │ │ │ b.n 290a9e >::_M_default_append(unsigned int)@@Base+0xd52ae> │ │ │ │ vcvt.f16.u16 q15, , #1 │ │ │ │ vtbl.8 d17, {d31}, d0 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r0, r1, #11 │ │ │ │ + lsls r4, r1, #11 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r2, r6, #11 │ │ │ │ + lsls r6, r6, #11 │ │ │ │ lsls r7, r5, #1 │ │ │ │ @ instruction: 0xffa9ffff │ │ │ │ b.n 290b5a >::_M_default_append(unsigned int)@@Base+0xd536a> │ │ │ │ vqshlu.s32 d30, d5, #31 │ │ │ │ vmla.i , , d21[0] │ │ │ │ @ instruction: 0xffffe161 │ │ │ │ @ instruction: 0xffffdf0f │ │ │ │ vaddw.u , , d14 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r6, r6, #7 │ │ │ │ + lsls r2, r7, #7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bkpt 0x00a4 │ │ │ │ + bkpt 0x00a8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr.w lr, [pc, #172] @ 291180 >::_M_default_append(unsigned int)@@Base+0xd5990> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -751989,29 +751989,29 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ beq.n 291258 >::_M_default_append(unsigned int)@@Base+0xd5a68> │ │ │ │ lsls r1, r7, #1 │ │ │ │ b.n 291982 >::_M_default_append(unsigned int)@@Base+0xd6192> │ │ │ │ @ instruction: 0xffffeb71 │ │ │ │ vtbl.8 d17, {d31}, d0 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r7, #6 │ │ │ │ + lsls r2, r0, #7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - lsls r0, r5, #7 │ │ │ │ + lsls r4, r5, #7 │ │ │ │ lsls r7, r5, #1 │ │ │ │ mrc2 15, 4, pc, cr11, cr15, {7} │ │ │ │ b.n 290a32 >::_M_default_append(unsigned int)@@Base+0xd5242> │ │ │ │ @ instruction: 0xffffefd7 │ │ │ │ vshr.u32 q15, , #1 │ │ │ │ @ instruction: 0xffffde03 │ │ │ │ vsri.64 q15, , #1 │ │ │ │ vaddl.u , d15, d0 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsls r6, r4, #3 │ │ │ │ + lsls r2, r5, #3 │ │ │ │ lsls r7, r5, #1 │ │ │ │ - pop {r1, r2, r4, r7, pc} │ │ │ │ + pop {r1, r3, r4, r7, pc} │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -752269,20 +752269,20 @@ │ │ │ │ ldr r0, [pc, #32] @ (291498 >::_M_default_append(unsigned int)@@Base+0xd5ca8>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ - vmla.i16 q8, q1, d6[3] │ │ │ │ - cbnz r2, 291506 >::_M_default_append(unsigned int)@@Base+0xd5d16> │ │ │ │ + vmla.i16 q8, q3, d6[3] │ │ │ │ + cbnz r6, 291506 >::_M_default_append(unsigned int)@@Base+0xd5d16> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - vmla.i16 q0, q7, d6[3] │ │ │ │ - cdp2 0, 8, cr0, cr6, cr14, {3} │ │ │ │ - hlt 0x000e │ │ │ │ + vmla.i32 q0, q1, d14[1] │ │ │ │ + cdp2 0, 8, cr0, cr10, cr14, {3} │ │ │ │ + hlt 0x0012 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r2, [sp, #12] │ │ │ │ @@ -752293,15 +752293,15 @@ │ │ │ │ movs r2, #16 │ │ │ │ add r3, pc │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - cdp2 0, 5, cr0, cr8, cr14, {3} │ │ │ │ + cdp2 0, 5, cr0, cr12, cr14, {3} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d15} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3824] @ 0xef0 │ │ │ │ ldr.w r5, [pc, #1072] @ 291918 >::_M_default_append(unsigned int)@@Base+0xd6128> │ │ │ │ sub sp, #172 @ 0xac │ │ │ │ @@ -752638,21 +752638,21 @@ │ │ │ │ str r0, [sp, #8] │ │ │ │ b.n 29193e >::_M_default_append(unsigned int)@@Base+0xd614e> │ │ │ │ ... │ │ │ │ ldmia r4, {r3, r4, r6} │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xfb32006e │ │ │ │ - @ instruction: 0xb73a │ │ │ │ + @ instruction: 0xfb36006e │ │ │ │ + @ instruction: 0xb73e │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldmia r0!, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r1, r7, #1 │ │ │ │ - @ instruction: 0xfa68006e │ │ │ │ - cpsid │ │ │ │ + @ instruction: 0xfa6c006e │ │ │ │ + cpsid a │ │ │ │ lsls r4, r5, #1 │ │ │ │ add.w r9, r9, #1 │ │ │ │ cmp r9, r1 │ │ │ │ bge.n 291a0e >::_M_default_append(unsigned int)@@Base+0xd621e> │ │ │ │ ldr r3, [r4, #32] │ │ │ │ ldr.w r3, [r3, r9, lsl #2] │ │ │ │ mov.w r2, r9, lsl #2 │ │ │ │ @@ -752741,19 +752741,19 @@ │ │ │ │ mov r1, fp │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r2, fp │ │ │ │ b.n 29184a >::_M_default_append(unsigned int)@@Base+0xd605a> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - ldr??.w r0, [ip, #110] @ 0x6e │ │ │ │ - push {r2, lr} │ │ │ │ + vst4.16 {d0-d3}, [r0 :128], lr │ │ │ │ + push {r3, lr} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr.w r0, [r4, #110] @ 0x6e │ │ │ │ - push {r2, r3, r4, r6, r7} │ │ │ │ + ldr.w r0, [r8, #110] @ 0x6e │ │ │ │ + push {r5, r6, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d14} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3880] @ 0xf28 │ │ │ │ ldr r6, [pc, #804] @ (291d88 >::_M_default_append(unsigned int)@@Base+0xd6598>) │ │ │ │ @@ -753049,30 +753049,30 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ stmia r6!, {r5, r6, r7} │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb.w r0, [lr, lr, lsl #2] │ │ │ │ - push {r1, r2, r5} │ │ │ │ + strh.w r0, [r2, lr, lsl #2] │ │ │ │ + push {r1, r3, r5} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb.w r0, [r6, lr, lsl #2] │ │ │ │ - push {r1, r2, r3} │ │ │ │ + strb.w r0, [sl, lr, lsl #2] │ │ │ │ + push {r1, r4} │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmia r5!, {r2, r4, r5} │ │ │ │ lsls r1, r7, #1 │ │ │ │ - @ instruction: 0xf6bc006e │ │ │ │ - uxtb r4, r0 │ │ │ │ + movt r0, #2158 @ 0x86e │ │ │ │ + uxtb r0, r1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - rsbs r0, r4, #15597568 @ 0xee0000 │ │ │ │ - cbz r4, 291dea >::_M_default_append(unsigned int)@@Base+0xd65fa> │ │ │ │ + rsbs r0, r8, #15597568 @ 0xee0000 │ │ │ │ + cbz r0, 291dec >::_M_default_append(unsigned int)@@Base+0xd65fc> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xf58c006e │ │ │ │ - cbz r4, 291de0 >::_M_default_append(unsigned int)@@Base+0xd65f0> │ │ │ │ + @ instruction: 0xf590006e │ │ │ │ + cbz r0, 291de2 >::_M_default_append(unsigned int)@@Base+0xd65f2> │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r2, [sp, #84] @ 0x54 │ │ │ │ vmov.f64 d0, d11 │ │ │ │ str r3, [sp, #12] │ │ │ │ mov r1, r4 │ │ │ │ ldr r3, [sp, #36] @ 0x24 │ │ │ │ mov r0, r6 │ │ │ │ @@ -753521,34 +753521,34 @@ │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ ldr r1, [sp, #616] @ 0x268 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ bl 59629a │ │ │ │ - @ instruction: 0xf280006e │ │ │ │ - add r6, sp, #544 @ 0x220 │ │ │ │ + @ instruction: 0xf284006e │ │ │ │ + add r6, sp, #560 @ 0x230 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xf264006e │ │ │ │ - add r6, sp, #432 @ 0x1b0 │ │ │ │ + @ instruction: 0xf268006e │ │ │ │ + add r6, sp, #448 @ 0x1c0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xf120006e │ │ │ │ - add r5, sp, #160 @ 0xa0 │ │ │ │ + @ instruction: 0xf124006e │ │ │ │ + add r5, sp, #176 @ 0xb0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - add.w r0, r4, #110 @ 0x6e │ │ │ │ - add r5, sp, #48 @ 0x30 │ │ │ │ + add.w r0, r8, #110 @ 0x6e │ │ │ │ + add r5, sp, #64 @ 0x40 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xf0ec006e │ │ │ │ - add r4, sp, #976 @ 0x3d0 │ │ │ │ + @ instruction: 0xf0f0006e │ │ │ │ + add r4, sp, #992 @ 0x3e0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xf0ce006e │ │ │ │ - add r4, sp, #872 @ 0x368 │ │ │ │ + @ instruction: 0xf0d2006e │ │ │ │ + add r4, sp, #888 @ 0x378 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - eor.w r0, ip, #110 @ 0x6e │ │ │ │ - add r4, sp, #592 @ 0x250 │ │ │ │ + eors.w r0, r0, #110 @ 0x6e │ │ │ │ + add r4, sp, #608 @ 0x260 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #12 │ │ │ │ ldr r2, [sp, #52] @ 0x34 │ │ │ │ @@ -754002,52 +754002,52 @@ │ │ │ │ ldr r0, [pc, #128] @ (292810 >::_M_default_append(unsigned int)@@Base+0xd7020>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 29269c >::_M_default_append(unsigned int)@@Base+0xd6eac> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - vmla.i32 d16, d14, d14[1] │ │ │ │ - vhadd.s32 q0, q6, q15 │ │ │ │ - cdp 0, 12, cr0, cr6, cr14, {3} │ │ │ │ - ldc 0, cr0, [r0], #440 @ 0x1b8 │ │ │ │ - add r0, sp, #736 @ 0x2e0 │ │ │ │ + vext.8 q8, q1, q15, #0 │ │ │ │ + vhadd.s q0, q0, q15 │ │ │ │ + cdp 0, 12, cr0, cr10, cr14, {3} │ │ │ │ + ldc 0, cr0, [r4], #440 @ 0x1b8 │ │ │ │ + add r0, sp, #752 @ 0x2f0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stc 0, cr0, [r4], {110} @ 0x6e │ │ │ │ - add r0, sp, #560 @ 0x230 │ │ │ │ + stc 0, cr0, [r8], {110} @ 0x6e │ │ │ │ + add r0, sp, #576 @ 0x240 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stcl 0, cr0, [ip], #-440 @ 0xfffffe48 │ │ │ │ - add r0, sp, #456 @ 0x1c8 │ │ │ │ + ldcl 0, cr0, [r0], #-440 @ 0xfffffe48 │ │ │ │ + add r0, sp, #472 @ 0x1d8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - mcrr 0, 6, r0, ip, cr14 │ │ │ │ - add r0, sp, #328 @ 0x148 │ │ │ │ + mrrc 0, 6, r0, r0, cr14 @ │ │ │ │ + add r0, sp, #344 @ 0x158 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldc 0, cr0, [r0], #-440 @ 0xfffffe48 │ │ │ │ - add r0, sp, #216 @ 0xd8 │ │ │ │ + ldc 0, cr0, [r4], #-440 @ 0xfffffe48 │ │ │ │ + add r0, sp, #232 @ 0xe8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldc 0, cr0, [r4], {110} @ 0x6e │ │ │ │ - add r0, sp, #104 @ 0x68 │ │ │ │ + ldc 0, cr0, [r8], {110} @ 0x6e │ │ │ │ + add r0, sp, #120 @ 0x78 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xebf8006e │ │ │ │ - add r7, pc, #1016 @ (adr r7, 292be4 >::_M_default_append(unsigned int)@@Base+0xd73f4>) │ │ │ │ + @ instruction: 0xebfc006e │ │ │ │ + add r0, sp, #8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - rsbs r0, ip, lr, asr #1 │ │ │ │ - add r7, pc, #904 @ (adr r7, 292b7c >::_M_default_append(unsigned int)@@Base+0xd738c>) │ │ │ │ + @ instruction: 0xebe0006e │ │ │ │ + add r7, pc, #920 @ (adr r7, 292b8c >::_M_default_append(unsigned int)@@Base+0xd739c>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - rsb r0, r0, lr, asr #1 │ │ │ │ - add r7, pc, #792 @ (adr r7, 292b14 >::_M_default_append(unsigned int)@@Base+0xd7324>) │ │ │ │ + rsb r0, r4, lr, asr #1 │ │ │ │ + add r7, pc, #808 @ (adr r7, 292b24 >::_M_default_append(unsigned int)@@Base+0xd7334>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - sub.w r0, r4, lr, asr #1 │ │ │ │ - add r7, pc, #680 @ (adr r7, 292aac >::_M_default_append(unsigned int)@@Base+0xd72bc>) │ │ │ │ + sub.w r0, r8, lr, asr #1 │ │ │ │ + add r7, pc, #696 @ (adr r7, 292abc >::_M_default_append(unsigned int)@@Base+0xd72cc>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xeb88006e │ │ │ │ - add r7, pc, #568 @ (adr r7, 292a44 >::_M_default_append(unsigned int)@@Base+0xd7254>) │ │ │ │ + @ instruction: 0xeb8c006e │ │ │ │ + add r7, pc, #584 @ (adr r7, 292a54 >::_M_default_append(unsigned int)@@Base+0xd7264>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - sbc.w r0, lr, lr, asr #1 │ │ │ │ - add r7, pc, #464 @ (adr r7, 2929e4 >::_M_default_append(unsigned int)@@Base+0xd71f4>) │ │ │ │ + sbcs.w r0, r2, lr, asr #1 │ │ │ │ + add r7, pc, #480 @ (adr r7, 2929f4 >::_M_default_append(unsigned int)@@Base+0xd7204>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #372] @ (292998 >::_M_default_append(unsigned int)@@Base+0xd71a8>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -754198,41 +754198,41 @@ │ │ │ │ ldr r1, [r6, #12] │ │ │ │ ldrh r3, [r4, #6] │ │ │ │ ldrh.w r3, [r5, #3812] @ 0xee4 │ │ │ │ cbnz r6, 2929a2 >::_M_default_append(unsigned int)@@Base+0xd71b2> │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xead2006e │ │ │ │ + @ instruction: 0xead6006e │ │ │ │ strd pc, pc, [r1, #1020]! @ 0x3fc │ │ │ │ @ instruction: 0xfa6fffff │ │ │ │ - @ instruction: 0xeaec006e │ │ │ │ - pkhtb r0, r0, lr, asr #1 │ │ │ │ + @ instruction: 0xeaf0006e │ │ │ │ + pkhtb r0, r4, lr, asr #1 │ │ │ │ lsls r5, r5, #5 │ │ │ │ movs r0, r0 │ │ │ │ stc 15, cr15, [r7], {255} @ 0xff │ │ │ │ @ instruction: 0xea3bffff │ │ │ │ bl 43c9c2 >::resize(unsigned int)@@Base+0x157dde> │ │ │ │ - @ instruction: 0xeab0006e │ │ │ │ - @ instruction: 0xeafa006e │ │ │ │ - bic.w r0, r6, lr, asr #1 │ │ │ │ - add r6, pc, #184 @ (adr r6, 292a8c >::_M_default_append(unsigned int)@@Base+0xd729c>) │ │ │ │ + @ instruction: 0xeab4006e │ │ │ │ + @ instruction: 0xeafe006e │ │ │ │ + bic.w r0, sl, lr, asr #1 │ │ │ │ + add r6, pc, #200 @ (adr r6, 292a9c >::_M_default_append(unsigned int)@@Base+0xd72ac>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ @ instruction: 0xb864 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldrd r0, r0, [r4, #440]! @ 0x1b8 │ │ │ │ - add r5, pc, #1008 @ (adr r5, 292dd0 >::_M_default_append(unsigned int)@@Base+0xd75e0>) │ │ │ │ + ldrd r0, r0, [r8, #440]! @ 0x1b8 │ │ │ │ + add r6, pc, #0 @ (adr r6, 2929e0 >::_M_default_append(unsigned int)@@Base+0xd71f0>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xeab0006e │ │ │ │ - @ instruction: 0xead2006e │ │ │ │ - @ instruction: 0xe9b0006e │ │ │ │ - add r5, pc, #736 @ (adr r5, 292cd0 >::_M_default_append(unsigned int)@@Base+0xd74e0>) │ │ │ │ + @ instruction: 0xeab4006e │ │ │ │ + @ instruction: 0xead6006e │ │ │ │ + @ instruction: 0xe9b4006e │ │ │ │ + add r5, pc, #752 @ (adr r5, 292ce0 >::_M_default_append(unsigned int)@@Base+0xd74f0>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xe992006e │ │ │ │ - add r5, pc, #608 @ (adr r5, 292c58 >::_M_default_append(unsigned int)@@Base+0xd7468>) │ │ │ │ + @ instruction: 0xe996006e │ │ │ │ + add r5, pc, #624 @ (adr r5, 292c68 >::_M_default_append(unsigned int)@@Base+0xd7478>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 292814 >::_M_default_append(unsigned int)@@Base+0xd7024> │ │ │ │ @@ -754253,16 +754253,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - @ instruction: 0xe8d4006e │ │ │ │ - add r4, pc, #880 @ (adr r4, 292db4 >::_M_default_append(unsigned int)@@Base+0xd75c4>) │ │ │ │ + @ instruction: 0xe8d8006e │ │ │ │ + add r4, pc, #896 @ (adr r4, 292dc4 >::_M_default_append(unsigned int)@@Base+0xd75d4>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ @@ -754301,17 +754301,17 @@ │ │ │ │ ldr r1, [sp, #12] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ - @ instruction: 0xe9ae006e │ │ │ │ - ldrd r0, r0, [sl, #-440]! @ 0x1b8 │ │ │ │ - add r4, pc, #376 @ (adr r4, 292c3c >::_M_default_append(unsigned int)@@Base+0xd744c>) │ │ │ │ + @ instruction: 0xe9b2006e │ │ │ │ + ldrd r0, r0, [lr, #-440]! @ 0x1b8 │ │ │ │ + add r4, pc, #392 @ (adr r4, 292c4c >::_M_default_append(unsigned int)@@Base+0xd745c>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ str r2, [sp, #12] │ │ │ │ @@ -754322,15 +754322,15 @@ │ │ │ │ movs r2, #16 │ │ │ │ add r3, pc │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {pc} │ │ │ │ - ldrd r0, r0, [r0, #-440] @ 0x1b8 │ │ │ │ + ldrd r0, r0, [r4, #-440] @ 0x1b8 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3008] @ 0xbc0 │ │ │ │ mov r6, r2 │ │ │ │ ldr r2, [pc, #416] @ (292cb0 >::_M_default_append(unsigned int)@@Base+0xd74c0>) │ │ │ │ @@ -754491,36 +754491,36 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ... │ │ │ │ @ instruction: 0xb632 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldmdb r6, {r1, r2, r3, r5, r6} │ │ │ │ - @ instruction: 0xe8d0006e │ │ │ │ - @ instruction: 0xe81e006e │ │ │ │ - add r3, pc, #8 @ (adr r3, 292cd0 >::_M_default_append(unsigned int)@@Base+0xd74e0>) │ │ │ │ + ldmdb sl, {r1, r2, r3, r5, r6} │ │ │ │ + @ instruction: 0xe8d4006e │ │ │ │ + @ instruction: 0xe822006e │ │ │ │ + add r3, pc, #24 @ (adr r3, 292ce0 >::_M_default_append(unsigned int)@@Base+0xd74f0>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r1, r2, r4, r5, lr} │ │ │ │ lsls r1, r7, #1 │ │ │ │ - b.n 292c90 >::_M_default_append(unsigned int)@@Base+0xd74a0> │ │ │ │ + b.n 292c98 >::_M_default_append(unsigned int)@@Base+0xd74a8> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r2, pc, #784 @ (adr r2, 292fe4 >::_M_default_append(unsigned int)@@Base+0xd77f4>) │ │ │ │ + add r2, pc, #800 @ (adr r2, 292ff4 >::_M_default_append(unsigned int)@@Base+0xd7804>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - b.n 292c60 >::_M_default_append(unsigned int)@@Base+0xd7470> │ │ │ │ + b.n 292c68 >::_M_default_append(unsigned int)@@Base+0xd7478> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r2, pc, #672 @ (adr r2, 292f7c >::_M_default_append(unsigned int)@@Base+0xd778c>) │ │ │ │ + add r2, pc, #688 @ (adr r2, 292f8c >::_M_default_append(unsigned int)@@Base+0xd779c>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - b.n 292c34 >::_M_default_append(unsigned int)@@Base+0xd7444> │ │ │ │ + b.n 292c3c >::_M_default_append(unsigned int)@@Base+0xd744c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r2, pc, #560 @ (adr r2, 292f14 >::_M_default_append(unsigned int)@@Base+0xd7724>) │ │ │ │ + add r2, pc, #576 @ (adr r2, 292f24 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r5, #1 │ │ │ │ - b.n 292a28 >::_M_default_append(unsigned int)@@Base+0xd7238> │ │ │ │ + b.n 292a30 >::_M_default_append(unsigned int)@@Base+0xd7240> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r0, pc, #728 @ (adr r0, 293160 >::_M_default_append(unsigned int)@@Base+0xd7970>) │ │ │ │ + add r0, pc, #744 @ (adr r0, 293170 >::_M_default_append(unsigned int)@@Base+0xd7980>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ sub sp, #8 │ │ │ │ mov r9, r2 │ │ │ │ @@ -754830,39 +754830,39 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #60] @ (293064 >::_M_default_append(unsigned int)@@Base+0xd7874>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 292fa0 >::_M_default_append(unsigned int)@@Base+0xd77b0> │ │ │ │ - b.n 292b54 >::_M_default_append(unsigned int)@@Base+0xd7364> │ │ │ │ + b.n 292b5c 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int)@@Base+0xd70cc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r7, [sp, #72] @ 0x48 │ │ │ │ + ldr r7, [sp, #88] @ 0x58 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - b.n 292884 >::_M_default_append(unsigned int)@@Base+0xd7094> │ │ │ │ + b.n 29288c >::_M_default_append(unsigned int)@@Base+0xd709c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [sp, #984] @ 0x3d8 │ │ │ │ + ldr r6, [sp, #1000] @ 0x3e8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - b.n 293858 >::_M_default_append(unsigned int)@@Base+0xd8068> │ │ │ │ + b.n 293860 >::_M_default_append(unsigned int)@@Base+0xd8070> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [sp, #880] @ 0x370 │ │ │ │ + ldr r6, [sp, #896] @ 0x380 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3928] @ 0xf58 │ │ │ │ ldr r6, [pc, #720] @ (293350 >::_M_default_append(unsigned int)@@Base+0xd7b60>) │ │ │ │ @@ -755125,19 +755125,19 @@ │ │ │ │ ... │ │ │ │ sub sp, #272 @ 0x110 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add sp, #504 @ 0x1f8 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - b.n 293990 >::_M_default_append(unsigned int)@@Base+0xd81a0> │ │ │ │ + b.n 293998 >::_M_default_append(unsigned int)@@Base+0xd81a8> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2936f0 >::_M_default_append(unsigned int)@@Base+0xd7f00> │ │ │ │ + b.n 2936f8 >::_M_default_append(unsigned int)@@Base+0xd7f08> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 2935bc >::_M_default_append(unsigned int)@@Base+0xd7dcc> │ │ │ │ + b.n 2935c4 >::_M_default_append(unsigned int)@@Base+0xd7dd4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ vmov.f64 d6, d9 │ │ │ │ ldr r7, [sp, #48] @ 0x30 │ │ │ │ mov fp, r3 │ │ │ │ mov r4, r0 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ cmp r3, r6 │ │ │ │ @@ -755407,19 +755407,19 @@ │ │ │ │ b.n 2933a4 >::_M_default_append(unsigned int)@@Base+0xd7bb4> │ │ │ │ nop │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 293890 >::_M_default_append(unsigned int)@@Base+0xd80a0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ - svc 174 @ 0xae │ │ │ │ + svc 178 @ 0xb2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - udf #12 │ │ │ │ + udf #16 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [sp, #960] @ 0x3c0 │ │ │ │ + ldr r0, [sp, #976] @ 0x3d0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ vneg.f64 d5, d6 │ │ │ │ vcmpe.f64 d5, d7 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ bge.w 293264 >::_M_default_append(unsigned int)@@Base+0xd7a74> │ │ │ │ vsub.f64 d7, d6, d10 │ │ │ │ ldr r2, [sp, #64] @ 0x40 │ │ │ │ @@ -755724,29 +755724,29 @@ │ │ │ │ mov r1, r9 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 2930c6 >::_M_default_append(unsigned int)@@Base+0xd78d6> │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ - bgt.n 293a00 >::_M_default_append(unsigned int)@@Base+0xd8210> │ │ │ │ + bgt.n 293a08 >::_M_default_append(unsigned int)@@Base+0xd8218> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r7, [sp, #808] @ 0x328 │ │ │ │ + str r7, [sp, #824] @ 0x338 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - blt.n 293a74 >::_M_default_append(unsigned int)@@Base+0xd8284> │ │ │ │ + blt.n 293a7c >::_M_default_append(unsigned int)@@Base+0xd828c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [sp, #0] │ │ │ │ + str r6, [sp, #16] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bge.n 293aa8 >::_M_default_append(unsigned int)@@Base+0xd82b8> │ │ │ │ + bge.n 293ab0 >::_M_default_append(unsigned int)@@Base+0xd82c0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r5, [sp, #80] @ 0x50 │ │ │ │ + str r5, [sp, #96] @ 0x60 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bge.n 293a68 >::_M_default_append(unsigned int)@@Base+0xd8278> │ │ │ │ + bge.n 293a70 >::_M_default_append(unsigned int)@@Base+0xd8280> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [sp, #968] @ 0x3c8 │ │ │ │ + str r4, [sp, #984] @ 0x3d8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ mov r6, r4 │ │ │ │ vsqrt.f64 d7, d8 │ │ │ │ ldr r3, [sp, #84] @ 0x54 │ │ │ │ ldr r2, [sp, #96] @ 0x60 │ │ │ │ adds r4, r6, #1 │ │ │ │ add.w r3, r3, r6, lsl #3 │ │ │ │ @@ -755999,61 +755999,61 @@ │ │ │ │ ldr r0, [pc, #112] @ (293d9c >::_M_default_append(unsigned int)@@Base+0xd85ac>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2939fa >::_M_default_append(unsigned int)@@Base+0xd820a> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - bls.n 293c7c >::_M_default_append(unsigned int)@@Base+0xd848c> │ │ │ │ + bls.n 293c84 >::_M_default_append(unsigned int)@@Base+0xd8494> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [sp, #512] @ 0x200 │ │ │ │ + str r4, [sp, #528] @ 0x210 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bhi.n 293df8 >::_M_default_append(unsigned int)@@Base+0xd8608> │ │ │ │ + bhi.n 293e00 >::_M_default_append(unsigned int)@@Base+0xd8610> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r3, [sp, #232] @ 0xe8 │ │ │ │ + str r3, [sp, #248] @ 0xf8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bhi.n 293dc8 >::_M_default_append(unsigned int)@@Base+0xd85d8> │ │ │ │ + bhi.n 293dd0 >::_M_default_append(unsigned int)@@Base+0xd85e0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r3, [sp, #120] @ 0x78 │ │ │ │ + str r3, [sp, #136] @ 0x88 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bhi.n 293d9c >::_M_default_append(unsigned int)@@Base+0xd85ac> │ │ │ │ + bhi.n 293da4 >::_M_default_append(unsigned int)@@Base+0xd85b4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r3, [sp, #8] │ │ │ │ + str r3, [sp, #24] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293d44 >::_M_default_append(unsigned int)@@Base+0xd8554> │ │ │ │ + bvc.n 293d4c >::_M_default_append(unsigned int)@@Base+0xd855c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [sp, #840] @ 0x348 │ │ │ │ + str r2, [sp, #856] @ 0x358 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293d14 >::_M_default_append(unsigned int)@@Base+0xd8524> │ │ │ │ + bvc.n 293d1c >::_M_default_append(unsigned int)@@Base+0xd852c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [sp, #736] @ 0x2e0 │ │ │ │ + str r2, [sp, #752] @ 0x2f0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293cc8 >::_M_default_append(unsigned int)@@Base+0xd84d8> │ │ │ │ + bvc.n 293cd0 >::_M_default_append(unsigned int)@@Base+0xd84e0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [sp, #568] @ 0x238 │ │ │ │ + str r2, [sp, #584] @ 0x248 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293e70 >::_M_default_append(unsigned int)@@Base+0xd8680> │ │ │ │ + bvc.n 293e78 >::_M_default_append(unsigned int)@@Base+0xd8688> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [sp, #368] @ 0x170 │ │ │ │ + str r2, [sp, #384] @ 0x180 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293e10 >::_M_default_append(unsigned int)@@Base+0xd8620> │ │ │ │ + bvc.n 293e18 >::_M_default_append(unsigned int)@@Base+0xd8628> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [sp, #160] @ 0xa0 │ │ │ │ + str r2, [sp, #176] @ 0xb0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293de4 >::_M_default_append(unsigned int)@@Base+0xd85f4> │ │ │ │ + bvc.n 293dec >::_M_default_append(unsigned int)@@Base+0xd85fc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [sp, #56] @ 0x38 │ │ │ │ + str r2, [sp, #72] @ 0x48 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvc.n 293db8 >::_M_default_append(unsigned int)@@Base+0xd85c8> │ │ │ │ + bvc.n 293dc0 >::_M_default_append(unsigned int)@@Base+0xd85d0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r1, [sp, #976] @ 0x3d0 │ │ │ │ + str r1, [sp, #992] @ 0x3e0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bvs.n 293d8c >::_M_default_append(unsigned int)@@Base+0xd859c> │ │ │ │ + bvs.n 293d94 >::_M_default_append(unsigned int)@@Base+0xd85a4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r1, [sp, #872] @ 0x368 │ │ │ │ + str r1, [sp, #888] @ 0x378 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3872] @ 0xf20 │ │ │ │ mov r4, r0 │ │ │ │ @@ -756819,49 +756819,49 @@ │ │ │ │ strb r5, [r7, r1] │ │ │ │ add r3, pc, #544 @ (adr r3, 29484c >::_M_default_append(unsigned int)@@Base+0xd905c>) │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add r3, pc, #360 @ (adr r3, 29479c >::_M_default_append(unsigned int)@@Base+0xd8fac>) │ │ │ │ lsls r1, r7, #1 │ │ │ │ - bpl.n 2945b4 >::_M_default_append(unsigned int)@@Base+0xd8dc4> │ │ │ │ + bpl.n 2945bc >::_M_default_append(unsigned int)@@Base+0xd8dcc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r0, [sp, #640] @ 0x280 │ │ │ │ + str r0, [sp, #656] @ 0x290 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bpl.n 2945ac >::_M_default_append(unsigned int)@@Base+0xd8dbc> │ │ │ │ + bpl.n 2945b4 >::_M_default_append(unsigned int)@@Base+0xd8dc4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bmi.n 2946d0 >::_M_default_append(unsigned int)@@Base+0xd8ee0> │ │ │ │ + bmi.n 2946d8 >::_M_default_append(unsigned int)@@Base+0xd8ee8> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r0, [r5, #56] @ 0x38 │ │ │ │ + ldrh r4, [r5, #56] @ 0x38 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bmi.n 294698 >::_M_default_append(unsigned int)@@Base+0xd8ea8> │ │ │ │ + bmi.n 2946a0 >::_M_default_append(unsigned int)@@Base+0xd8eb0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r0, [r1, #56] @ 0x38 │ │ │ │ + ldrh r4, [r1, #56] @ 0x38 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bcc.n 29463c >::_M_default_append(unsigned int)@@Base+0xd8e4c> │ │ │ │ + bcc.n 294644 >::_M_default_append(unsigned int)@@Base+0xd8e54> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bcs.n 294598 >::_M_default_append(unsigned int)@@Base+0xd8da8> │ │ │ │ + bcs.n 2945a0 >::_M_default_append(unsigned int)@@Base+0xd8db0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bcs.n 294724 >::_M_default_append(unsigned int)@@Base+0xd8f34> │ │ │ │ + bcs.n 29472c >::_M_default_append(unsigned int)@@Base+0xd8f3c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bne.n 294640 >::_M_default_append(unsigned int)@@Base+0xd8e50> │ │ │ │ + bne.n 294648 >::_M_default_append(unsigned int)@@Base+0xd8e58> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bne.n 2945a8 >::_M_default_append(unsigned int)@@Base+0xd8db8> │ │ │ │ + bne.n 2945b0 >::_M_default_append(unsigned int)@@Base+0xd8dc0> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bne.n 294754 >::_M_default_append(unsigned int)@@Base+0xd8f64> │ │ │ │ + bne.n 29475c >::_M_default_append(unsigned int)@@Base+0xd8f6c> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r7, {r1, r2, r4, r5, r6, r7} │ │ │ │ + ldmia r7, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r6!, {r1, r3, r4, r5} │ │ │ │ + ldmia r6!, {r1, r2, r3, r4, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r6, [r3, #8] │ │ │ │ + ldrh r2, [r4, #8] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r6!, {r1, r3, r4} │ │ │ │ + ldmia r6!, {r1, r2, r3, r4} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r6, [r7, #6] │ │ │ │ + ldrh r2, [r0, #8] │ │ │ │ lsls r4, r5, #1 │ │ │ │ vneg.f64 d5, d5 │ │ │ │ mov r0, r1 │ │ │ │ str r1, [sp, #64] @ 0x40 │ │ │ │ ldrd r9, r4, [sp, #88] @ 0x58 │ │ │ │ vcmpe.f64 d5, d0 │ │ │ │ ldrd r1, r2, [sp, #80] @ 0x50 │ │ │ │ @@ -757155,25 +757155,25 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #0] │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 294c08 >::_M_default_append(unsigned int)@@Base+0xd9418>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - ldmia r4!, {r3, r6} │ │ │ │ + ldmia r4!, {r2, r3, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r5, #56] @ 0x38 │ │ │ │ + strh r0, [r6, #56] @ 0x38 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r3!, {r2, r4, r5, r6, r7} │ │ │ │ + ldmia r3, {r3, r4, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r3, #54] @ 0x36 │ │ │ │ + strh r4, [r3, #54] @ 0x36 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r3, {r1, r2, r3} │ │ │ │ + ldmia r3!, {r1, r4} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r6, #46] @ 0x2e │ │ │ │ + strh r4, [r6, #46] @ 0x2e │ │ │ │ lsls r4, r5, #1 │ │ │ │ mov r3, r8 │ │ │ │ mov r4, r7 │ │ │ │ vldr d7, [sp, #144] @ 0x90 │ │ │ │ vldr d5, [sp, #136] @ 0x88 │ │ │ │ vcmpe.f64 d7, d5 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ @@ -757387,65 +757387,65 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #112] @ (294ccc >::_M_default_append(unsigned int)@@Base+0xd94dc>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 29491e >::_M_default_append(unsigned int)@@Base+0xd912e> │ │ │ │ nop │ │ │ │ - ldmia r1!, {r3, r6} │ │ │ │ + ldmia r1!, {r2, r3, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r5, #32] │ │ │ │ + strh r0, [r6, #32] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r1!, {r4, r5} │ │ │ │ + ldmia r1!, {r2, r4, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r2, #32] │ │ │ │ + strh r0, [r3, #32] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r1, {r1, r2, r4} │ │ │ │ + ldmia r1, {r1, r3, r4} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r7, #30] │ │ │ │ + strh r4, [r7, #30] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r5, r6, r7} │ │ │ │ + ldmia r0!, {r2, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r0, #30] │ │ │ │ + strh r0, [r1, #30] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r2, r6, r7} │ │ │ │ + ldmia r0!, {r3, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r5, #28] │ │ │ │ + strh r4, [r5, #28] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r1, r4, r7} │ │ │ │ + ldmia r0!, {r1, r2, r4, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r6, #26] │ │ │ │ + strh r0, [r7, #26] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r3, r4, r5, r6} │ │ │ │ + ldmia r0!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r3, #26] │ │ │ │ + strh r6, [r3, #26] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r3, r4, r6} │ │ │ │ + ldmia r0!, {r2, r3, r4, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r7, #24] │ │ │ │ + strh r6, [r7, #24] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r4, r5} │ │ │ │ + ldmia r0!, {r2, r4, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r2, #24] │ │ │ │ + strh r6, [r2, #24] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r4} │ │ │ │ + ldmia r0!, {r1, r3, r4} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r7, #22] │ │ │ │ + strh r4, [r7, #22] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r7!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + ldmia r0!, {} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r3, #22] │ │ │ │ + strh r2, [r4, #22] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r7!, {r1, r5, r6, r7} │ │ │ │ + stmia r7!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r0, #22] │ │ │ │ + strh r0, [r1, #22] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r7!, {r3, r6, r7} │ │ │ │ + stmia r7!, {r2, r3, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r5, #20] │ │ │ │ + strh r6, [r5, #20] │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r6, r2 │ │ │ │ @@ -757585,29 +757585,29 @@ │ │ │ │ nop │ │ │ │ str r4, [sp, #368] @ 0x170 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [sp, #128] @ 0x80 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - stmia r6!, {r2, r3, r4, r7} │ │ │ │ + stmia r6!, {r5, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r0, #12] │ │ │ │ + strh r4, [r0, #12] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r6!, {r1, r7} │ │ │ │ + stmia r6!, {r1, r2, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r4, #10] │ │ │ │ + strh r2, [r5, #10] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r6!, {r4} │ │ │ │ + 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r2, [r0, #26] │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ mov r5, r0 │ │ │ │ @@ -758515,55 +758515,55 @@ │ │ │ │ ... │ │ │ │ str r0, [sp, #544] @ 0x220 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r0, [sp, #312] @ 0x138 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - stmia r2!, {r2, r4, r7} │ │ │ │ + stmia r2!, {r3, r4, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r6, [r6, #21] │ │ │ │ + ldrb r2, [r7, #21] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r4, r6} │ │ │ │ + stmia r2!, {r1, r5, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r0, [r0, #21] │ │ │ │ + ldrb r4, [r0, #21] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r6} │ │ │ │ + stmia r2!, {r1, r4, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r1!, {r1, r2, r3, r6} │ │ │ │ + stmia r1!, {r1, r4, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r0, [r6, #16] │ │ │ │ + ldrb r4, [r6, #16] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r0!, {r2, r5} │ │ │ │ + stmia r0!, {r3, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r6, [r0, #12] │ │ │ │ + ldrb r2, [r1, #12] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r0!, {r3, r4} │ │ │ │ + stmia r0!, {r2, r3, r4} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - it ge │ │ │ │ + ite ge │ │ │ │ lslge r6, r5, #1 │ │ │ │ - pop {r1, r4, r5, r6, pc} │ │ │ │ + poplt {r1, r2, r4, r5, r6, pc} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r6, [r2, #1] │ │ │ │ + ldrb r2, [r3, #1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - pop {r1, r3, r6, pc} │ │ │ │ + pop {r1, r2, r3, r6, pc} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r1, r2, r3, r4, r5, r7} │ │ │ │ + pop {r1, r6, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r2, [r4, #30] │ │ │ │ + strb r6, [r4, #30] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - pop {r1, r2, r3, r7} │ │ │ │ + pop {r1, r4, r7} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r2, [r6, #29] │ │ │ │ + strb r6, [r6, #29] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - pop {r3, r4, r5} │ │ │ │ + pop {r2, r3, r4, r5} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r4} │ │ │ │ + pop {r2, r4} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r4, [r6, #27] │ │ │ │ + strb r0, [r7, #27] │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ ldr r3, [r3, #8] │ │ │ │ cmp r3, #0 │ │ │ │ bne.w 29540c >::_M_default_append(unsigned int)@@Base+0xd9c1c> │ │ │ │ mov r0, fp │ │ │ │ str r3, [sp, #28] │ │ │ │ @@ -758632,37 +758632,37 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #56] @ (295984 >::_M_default_append(unsigned int)@@Base+0xda194>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2958c6 >::_M_default_append(unsigned int)@@Base+0xda0d6> │ │ │ │ - cbnz r6, 2959b4 >::_M_default_append(unsigned int)@@Base+0xda1c4> │ │ │ │ - lsls r6, r5, #1 │ │ │ │ - strb r0, [r1, #25] │ │ │ │ - lsls r4, r5, #1 │ │ │ │ - cbnz r6, 2959b4 >::_M_default_append(unsigned int)@@Base+0xda1c4> │ │ │ │ + cbnz r2, 2959b6 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r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r3, [r1, #20] │ │ │ │ @@ -758865,31 +758865,31 @@ │ │ │ │ b.n 295b20 >::_M_default_append(unsigned int)@@Base+0xda330> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ strh r4, [r1, #52] @ 0x34 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cbnz r4, 295bc2 >::_M_default_append(unsigned int)@@Base+0xda3d2> │ │ │ │ + cbnz r0, 295bc4 >::_M_default_append(unsigned int)@@Base+0xda3d4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r0, [r6, #15] │ │ │ │ + strb r4, [r6, #15] │ │ │ │ lsls r4, r5, #1 │ │ │ │ strh r4, [r4, #48] @ 0x30 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - @ instruction: 0xb8d6 │ │ │ │ + @ instruction: 0xb8da │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r2, [r7, #14] │ │ │ │ + strb r6, [r7, #14] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0xb89e │ │ │ │ + @ instruction: 0xb8a2 │ │ │ │ lsls r6, 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│ │ │ │ - cbz r6, 2961ea >::_M_default_append(unsigned int)@@Base+0xda9fa> │ │ │ │ + cbz r2, 2961ec >::_M_default_append(unsigned int)@@Base+0xda9fc> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [r2, #104] @ 0x68 │ │ │ │ + ldr r6, [r2, #104] @ 0x68 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - uxtb r6, r5 │ │ │ │ + uxtb r2, r6 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [r2, #92] @ 0x5c │ │ │ │ + ldr r6, [r2, #92] @ 0x5c │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrd lr, r1, [sp, #60] @ 0x3c │ │ │ │ adds r1, #1 │ │ │ │ ldr r3, [sp, #40] @ 0x28 │ │ │ │ add.w r8, r8, #8 │ │ │ │ cmp r1, r3 │ │ │ │ blt.n 2960a8 >::_M_default_append(unsigned int)@@Base+0xda8b8> │ │ │ │ @@ -759469,19 +759469,19 @@ │ │ │ │ mov.w r1, #1024 @ 0x400 │ │ │ │ ldr r3, [sp, #32] │ │ │ │ add.w r0, r4, #32 │ │ │ │ bl 5b4b48 │ │ │ │ b.n 29613c >::_M_default_append(unsigned int)@@Base+0xda94c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - sxth r4, r3 │ │ │ │ + sxth r0, r4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [r0, #80] @ 0x50 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#816 @ 0x330 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [r5, #88] @ 0x58 │ │ │ │ + str r0, [r6, #88] @ 0x58 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #24 │ │ │ │ @@ -760302,31 +760302,31 @@ │ │ │ │ b.n 296ad8 >::_M_default_append(unsigned int)@@Base+0xdb2e8> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ strb r2, [r1, #29] │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - add r1, sp, #328 @ 0x148 │ │ │ │ + add r1, sp, #344 @ 0x158 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r6, #64] @ 0x40 │ │ │ │ + str r2, [r7, #64] @ 0x40 │ │ │ │ lsls r4, r5, #1 │ │ │ │ strb r4, [r5, #25] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - add r0, sp, #896 @ 0x380 │ │ │ │ + add r0, sp, #912 @ 0x390 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [r0, #60] @ 0x3c │ │ │ │ + str r0, [r1, #60] @ 0x3c │ │ │ │ lsls r4, r5, #1 │ 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r5, [sp, #440] @ 0x1b8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [r1, r1] │ │ │ │ + ldr r2, [r2, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r5, [sp, #320] @ 0x140 │ │ │ │ + ldr r5, [sp, #336] @ 0x150 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r4, [r6, r0] │ │ │ │ + ldr r0, [r7, r0] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r5, [sp, #200] @ 0xc8 │ │ │ │ + ldr r5, [sp, #216] @ 0xd8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [r2, r0] │ │ │ │ + ldr r2, [r3, r0] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r5, [sp, #88] @ 0x58 │ │ │ │ + ldr r5, [sp, #104] @ 0x68 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r2, [r7, r7] │ │ │ │ + ldrsb r6, [r7, r7] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #1000] @ 0x3e8 │ │ │ │ + ldr r4, [sp, #1016] @ 0x3f8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r6, [r3, r7] │ │ │ │ + ldrsb r2, [r4, r7] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #896] @ 0x380 │ │ │ │ + ldr r4, [sp, #912] @ 0x390 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r4, [r0, r7] │ │ │ │ + ldrsb r0, [r1, r7] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #776] @ 0x308 │ │ │ │ + ldr r4, [sp, #792] @ 0x318 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r6, [r4, r6] │ │ │ │ + ldrsb r2, [r5, r6] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #656] @ 0x290 │ │ │ │ + ldr r4, [sp, #672] @ 0x2a0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r0, [r1, r6] │ │ │ │ + ldrsb r4, [r1, r6] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #536] @ 0x218 │ │ │ │ + ldr r4, [sp, #552] @ 0x228 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r2, [r5, r5] │ │ │ │ + ldrsb r6, [r5, r5] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #424] @ 0x1a8 │ │ │ │ + ldr r4, [sp, #440] @ 0x1b8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r6, [r1, r5] │ │ │ │ + ldrsb r2, [r2, r5] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #304] @ 0x130 │ │ │ │ + ldr r4, [sp, #320] @ 0x140 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r0, [r6, r4] │ │ │ │ + ldrsb r4, [r6, r4] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [sp, #184] @ 0xb8 │ │ │ │ + ldr r4, [sp, #200] @ 0xc8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r2, [r2, r4] │ │ │ │ + ldrsb r6, [r2, r4] │ │ │ │ lsls r4, r5, #1 │ │ │ │ mov r8, r0 │ │ │ │ ldr r0, [pc, #240] @ (29796c >::_M_default_append(unsigned int)@@Base+0xdc17c>) │ │ │ │ movw r1, #2716 @ 0xa9c │ │ │ │ mov r7, r8 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ @@ -761595,45 +761595,45 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #72] @ (2979a8 >::_M_default_append(unsigned int)@@Base+0xdc1b8>) │ │ │ │ mov r1, r8 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 2971f2 >::_M_default_append(unsigned int)@@Base+0xdba02> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ - ldr r3, [sp, #600] @ 0x258 │ │ │ │ + ldr r3, [sp, #616] @ 0x268 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r2, [r7, r1] │ │ │ │ + ldrsb r6, [r7, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r3, [sp, #480] @ 0x1e0 │ │ │ │ + ldr r3, [sp, #496] @ 0x1f0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r4, [r3, r1] │ │ │ │ + ldrsb r0, [r4, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r3, [sp, #360] @ 0x168 │ │ │ │ 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r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #372] @ (297b30 >::_M_default_append(unsigned int)@@Base+0xdc340>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -761780,55 +761780,55 @@ │ │ │ │ ldr r1, [r6, #12] │ │ │ │ ldrh r3, [r4, #6] │ │ │ │ ldrh.w r3, [r5, #3812] @ 0xee4 │ │ │ │ str r6, [r0, #120] @ 0x78 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r2, [sp, #360] @ 0x168 │ │ │ │ + ldr r2, [sp, #376] @ 0x178 │ │ │ │ lsls r6, r5, #1 │ │ │ │ strd pc, pc, [r3], #-1020 @ 0x3fc │ │ │ │ b.n 297f16 >::_M_default_append(unsigned int)@@Base+0xdc726> │ │ │ │ - @ instruction: 0xffff9b1a │ │ │ │ + @ instruction: 0xffff9b1e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [sp, #888] @ 0x378 │ │ │ │ + ldr r2, [sp, #904] @ 0x388 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsls r7, r7, #5 │ │ │ │ movs r0, r0 │ │ │ │ sub sp, #132 @ 0x84 │ │ │ │ vrsubhn.i d29, , │ │ │ │ @ instruction: 0xffffefb1 │ │ │ │ vraddhn.i d31, , │ │ │ │ vaddw.u , , d7 │ │ │ │ @ instruction: 0xffffafff │ │ │ │ - vtbl.8 d25, {d15-d18}, d0 │ │ │ │ + vtbl.8 d25, {d15-d18}, d4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [sp, #760] @ 0x2f8 │ │ │ │ + ldr r2, [sp, #776] @ 0x308 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [sp, #648] @ 0x288 │ │ │ │ + ldr r1, [sp, #664] @ 0x298 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r6, [r0, r2] │ │ │ │ + strb r2, [r1, r2] │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r4, [r7, #104] @ 0x68 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldr r1, [sp, #448] @ 0x1c0 │ │ │ │ + ldr r1, [sp, #464] @ 0x1d0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r4, [r2, r1] │ │ │ │ + strb r0, [r3, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r2, [sp, #680] @ 0x2a8 │ │ │ │ + ldr r2, [sp, #696] @ 0x2b8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r3, [sp, #16] │ │ │ │ + ldr r3, [sp, #32] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [sp, #216] @ 0xd8 │ │ │ │ + ldr r1, [sp, #232] @ 0xe8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r2, [r3, r0] │ │ │ │ + strb r6, [r3, r0] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r1, [sp, #96] @ 0x60 │ │ │ │ + ldr r1, [sp, #112] @ 0x70 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r7, r7] │ │ │ │ + strh r6, [r7, r7] │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2979ac >::_M_default_append(unsigned int)@@Base+0xdc1bc> │ │ │ │ @@ -761849,17 +761849,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldr r0, [sp, #336] @ 0x150 │ │ │ │ + ldr r0, [sp, #352] @ 0x160 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r7, r4] │ │ │ │ + strh r4, [r7, r4] │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ @@ -762148,43 +762148,43 @@ │ │ │ │ add r2, pc, #540 @ (adr r2, 2980f0 >::_M_default_append(unsigned int)@@Base+0xdc900>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [r6, #80] @ 0x50 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - str r6, [sp, #720] @ 0x2d0 │ │ │ │ + str r6, [sp, #736] @ 0x2e0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [sp, #496] @ 0x1f0 │ │ │ │ + str r6, [sp, #512] @ 0x200 │ │ │ │ lsls r6, r5, #1 │ │ │ │ str r4, [r7, #48] @ 0x30 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - str r5, [sp, #936] @ 0x3a8 │ │ │ │ + str r5, [sp, #952] @ 0x3b8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r1, r3] │ │ │ │ + str r2, [r2, r3] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r5, [sp, #840] @ 0x348 │ │ │ │ + str r5, [sp, #856] @ 0x358 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r6, r2] │ │ │ │ + str r2, [r7, r2] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r5, [sp, #736] @ 0x2e0 │ │ │ │ + str r5, [sp, #752] @ 0x2f0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [r3, r2] │ │ │ │ + str r0, [r4, r2] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r5, [sp, #632] @ 0x278 │ │ │ │ + str r5, [sp, #648] @ 0x288 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [r0, r2] │ │ │ │ + str r6, [r0, r2] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r5, [sp, #528] @ 0x210 │ │ │ │ + str r5, [sp, #544] @ 0x220 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r0, [r5, r1] │ │ │ │ + str r4, [r5, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r5, [sp, #416] @ 0x1a0 │ │ │ │ + str r5, [sp, #432] @ 0x1b0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [r1, r1] │ │ │ │ + str r6, [r1, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #24 │ │ │ │ ldr r6, [sp, #64] @ 0x40 │ │ │ │ @@ -762246,15 +762246,15 @@ │ │ │ │ mov r3, r5 │ │ │ │ lsls r2, r6, #2 │ │ │ │ mov r1, r8 │ │ │ │ str r4, [sp, #56] @ 0x38 │ │ │ │ add sp, #24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ b.w 1c398 │ │ │ │ - str r4, [sp, #840] @ 0x348 │ │ │ │ + str r4, [sp, #856] @ 0x358 │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldr.w ip, [r1, #100] @ 0x64 │ │ │ │ sub sp, #12 │ │ │ │ @@ -762281,17 +762281,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - str r5, [sp, #880] @ 0x370 │ │ │ │ + str r5, [sp, #896] @ 0x380 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [pc, #944] @ (2983e4 >::_M_default_append(unsigned int)@@Base+0xdcbf4>) │ │ │ │ + ldr r6, [pc, #960] @ (2983f4 >::_M_default_append(unsigned int)@@Base+0xdcc04>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r1, [r1, #100] @ 0x64 │ │ │ │ sub sp, #24 │ │ │ │ @@ -762325,17 +762325,17 @@ │ │ │ │ ldr r1, [sp, #20] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #24 │ │ │ │ pop {r4, pc} │ │ │ │ - str r5, [sp, #440] @ 0x1b8 │ │ │ │ + str r5, [sp, #456] @ 0x1c8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [pc, #504] @ (298298 >::_M_default_append(unsigned int)@@Base+0xdcaa8>) │ │ │ │ + ldr r6, [pc, #520] @ (2982a8 >::_M_default_append(unsigned int)@@Base+0xdcab8>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r1, [r1, #100] @ 0x64 │ │ │ │ ldr r3, [r2, #8] │ │ │ │ ldr r2, [r2, #0] │ │ │ │ ldr r1, [r1, #0] │ │ │ │ ldr.w r2, [r2, r3, lsl #2] │ │ │ │ ldr.w r1, [r1, r3, lsl #2] │ │ │ │ @@ -762494,23 +762494,23 @@ │ │ │ │ mov.w r8, #1 │ │ │ │ b.n 29820a >::_M_default_append(unsigned int)@@Base+0xdca1a> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ str r4, [r4, #4] │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r3, [sp, #976] @ 0x3d0 │ │ │ │ + str r3, [sp, #992] @ 0x3e0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r5, [pc, #16] @ (298274 >::_M_default_append(unsigned int)@@Base+0xdca84>) │ │ │ │ + ldr r5, [pc, #32] @ (298284 >::_M_default_append(unsigned int)@@Base+0xdca94>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrsh r2, [r7, r4] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - str r3, [sp, #744] @ 0x2e8 │ │ │ │ + str r3, [sp, #760] @ 0x2f8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r4, [pc, #808] @ (298598 >::_M_default_append(unsigned int)@@Base+0xdcda8>) │ │ │ │ + ldr r4, [pc, #824] @ (2985a8 >::_M_default_append(unsigned int)@@Base+0xdcdb8>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ sub sp, #28 │ │ │ │ @@ -762553,17 +762553,17 @@ │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 2982e2 >::_M_default_append(unsigned int)@@Base+0xdcaf2> │ │ │ │ nop │ │ │ │ - str r3, [sp, #120] @ 0x78 │ │ │ │ + str r3, [sp, #136] @ 0x88 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r4, [pc, #184] @ (2983b0 >::_M_default_append(unsigned int)@@Base+0xdcbc0>) │ │ │ │ + ldr r4, [pc, #200] @ (2983c0 >::_M_default_append(unsigned int)@@Base+0xdcbd0>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r6, [r1, #100] @ 0x64 │ │ │ │ @@ -762599,17 +762599,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ vpop {d8} │ │ │ │ mov r0, r5 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ movs r5, #1 │ │ │ │ b.n 29835e >::_M_default_append(unsigned int)@@Base+0xdcb6e> │ │ │ │ - str r2, [sp, #640] @ 0x280 │ │ │ │ + str r2, [sp, #656] @ 0x290 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r3, [pc, #704] @ (298634 >::_M_default_append(unsigned int)@@Base+0xdce44>) │ │ │ │ + ldr r3, [pc, #720] @ (298644 >::_M_default_append(unsigned int)@@Base+0xdce54>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r6, [r1, #100] @ 0x64 │ │ │ │ sub sp, #8 │ │ │ │ @@ -762647,17 +762647,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r5 │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ movs r5, #1 │ │ │ │ b.n 2983dc >::_M_default_append(unsigned int)@@Base+0xdcbec> │ │ │ │ - str r2, [sp, #136] @ 0x88 │ │ │ │ + str r2, [sp, #152] @ 0x98 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r3, [pc, #200] @ (2984b8 >::_M_default_append(unsigned int)@@Base+0xdccc8>) │ │ │ │ + ldr r3, [pc, #216] @ (2984c8 >::_M_default_append(unsigned int)@@Base+0xdccd8>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ sub sp, #28 │ │ │ │ @@ -762700,17 +762700,17 @@ │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 298462 >::_M_default_append(unsigned int)@@Base+0xdcc72> │ │ │ │ nop │ │ │ │ - str r1, [sp, #632] @ 0x278 │ │ │ │ + str r1, [sp, #648] @ 0x288 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [pc, #696] @ (298730 >::_M_default_append(unsigned int)@@Base+0xdcf40>) │ │ │ │ + ldr r2, [pc, #712] @ (298740 >::_M_default_append(unsigned int)@@Base+0xdcf50>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r8, r2 │ │ │ │ ldr r2, [pc, #292] @ (2985b0 >::_M_default_append(unsigned int)@@Base+0xdcdc0>) │ │ │ │ @@ -762831,31 +762831,31 @@ │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ b.n 298554 >::_M_default_append(unsigned int)@@Base+0xdcd64> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldrb r0, [r7, r2] │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r1, [sp, #320] @ 0x140 │ │ │ │ + str r1, [sp, #336] @ 0x150 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r0, [sp, #800] @ 0x320 │ │ │ │ + str r0, [sp, #816] @ 0x330 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [pc, #864] @ (298924 >::_M_default_append(unsigned int)@@Base+0xdd134>) │ │ │ │ + ldr r1, [pc, #880] @ (298934 >::_M_default_append(unsigned int)@@Base+0xdd144>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r0, [sp, #744] @ 0x2e8 │ │ │ │ + str r0, [sp, #760] @ 0x2f8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldrh r0, [r6, r7] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - str r0, [sp, #464] @ 0x1d0 │ │ │ │ + str r0, [sp, #480] @ 0x1e0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [pc, #528] @ (2987e4 >::_M_default_append(unsigned int)@@Base+0xdcff4>) │ │ │ │ + ldr r1, [pc, #544] @ (2987f4 >::_M_default_append(unsigned int)@@Base+0xdd004>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r0, [sp, #360] @ 0x168 │ │ │ │ + str r0, [sp, #376] @ 0x178 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [pc, #416] @ (29877c >::_M_default_append(unsigned int)@@Base+0xdcf8c>) │ │ │ │ + ldr r1, [pc, #432] @ (29878c >::_M_default_append(unsigned int)@@Base+0xdcf9c>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r8, r2 │ │ │ │ ldr r2, [pc, #292] @ (298714 >::_M_default_append(unsigned int)@@Base+0xdcf24>) │ │ │ │ @@ -762976,31 +762976,31 @@ │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ b.n 2986b8 >::_M_default_append(unsigned int)@@Base+0xdcec8> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldrh r4, [r2, r5] │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r5, #62] @ 0x3e │ │ │ │ + ldrh r0, [r6, #62] @ 0x3e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r4, [r4, #58] @ 0x3a │ │ │ │ + ldrh r0, [r5, #58] @ 0x3a │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [pc, #464] @ (2988f8 >::_M_default_append(unsigned int)@@Base+0xdd108>) │ │ │ │ + ldr r0, [pc, #480] @ (298908 >::_M_default_append(unsigned int)@@Base+0xdd118>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r6, [r2, #58] @ 0x3a │ │ │ │ + ldrh r2, [r3, #58] @ 0x3a │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldrh r4, [r1, r2] │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldrh r0, [r2, #56] @ 0x38 │ │ │ │ + ldrh r4, [r2, #56] @ 0x38 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [pc, #128] @ (2987b8 >::_M_default_append(unsigned int)@@Base+0xdcfc8>) │ │ │ │ + ldr r0, [pc, #144] @ (2987c8 >::_M_default_append(unsigned int)@@Base+0xdcfd8>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r6, [r6, #54] @ 0x36 │ │ │ │ + ldrh r2, [r7, #54] @ 0x36 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [pc, #16] @ (298750 >::_M_default_append(unsigned int)@@Base+0xdcf60>) │ │ │ │ + ldr r0, [pc, #32] @ (298760 >::_M_default_append(unsigned int)@@Base+0xdcf70>) │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ sub sp, #28 │ │ │ │ @@ -763042,17 +763042,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 2987b0 >::_M_default_append(unsigned int)@@Base+0xdcfc0> │ │ │ │ - ldrh r0, [r2, #50] @ 0x32 │ │ │ │ + ldrh r4, [r2, #50] @ 0x32 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bx ip │ │ │ │ + bxns ip │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ sub sp, #28 │ │ │ │ @@ -763094,17 +763094,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 298834 >::_M_default_append(unsigned int)@@Base+0xdd044> │ │ │ │ - ldrh r4, [r1, #46] @ 0x2e │ │ │ │ + ldrh r0, [r2, #46] @ 0x2e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - mov ip, fp │ │ │ │ + mov r8, ip │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ @@ -763150,17 +763150,17 @@ │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #28 │ │ │ │ vpop {d8} │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 2988c4 >::_M_default_append(unsigned int)@@Base+0xdd0d4> │ │ │ │ - ldrh r4, [r7, #40] @ 0x28 │ │ │ │ + ldrh r0, [r0, #42] @ 0x2a │ │ │ │ lsls r6, r5, #1 │ │ │ │ - mov r4, r9 │ │ │ │ + mov r0, sl │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -763214,17 +763214,17 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ mov r3, r0 │ │ │ │ mov r0, r3 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 29895a >::_M_default_append(unsigned int)@@Base+0xdd16a> │ │ │ │ - ldrh r6, [r4, #36] @ 0x24 │ │ │ │ + ldrh r2, [r5, #36] @ 0x24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp lr, r6 │ │ │ │ + cmp sl, r7 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r5, [r1, #100] @ 0x64 │ │ │ │ sub sp, #28 │ │ │ │ @@ -763266,17 +763266,17 @@ │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #20] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r3, #1 │ │ │ │ b.n 2989e8 >::_M_default_append(unsigned int)@@Base+0xdd1f8> │ │ │ │ - ldrh r0, [r3, #32] │ │ │ │ + ldrh r4, [r3, #32] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r0, r5 │ │ │ │ + cmp r4, r5 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r6, [r1, #100] @ 0x64 │ │ │ │ sub sp, #8 │ │ │ │ @@ -763333,19 +763333,19 @@ │ │ │ │ mov r1, r7 │ │ │ │ movs r5, #1 │ │ │ │ bl 1c398 │ │ │ │ mov r0, r5 │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ nop │ │ │ │ - ldrh r0, [r5, #28] │ │ │ │ + ldrh r4, [r5, #28] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r8, r7 │ │ │ │ + add ip, r7 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r4, [r3, #28] │ │ │ │ + ldrh r0, [r4, #28] │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r4, r2 │ │ │ │ sub sp, #20 │ │ │ │ @@ -763368,15 +763368,15 @@ │ │ │ │ mov r1, r4 │ │ │ │ str.w ip, [sp] │ │ │ │ bl 1c398 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ - ldrh r0, [r0, #26] │ │ │ │ + ldrh r4, [r0, #26] │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r4, [pc, #200] @ (298bd4 >::_M_default_append(unsigned int)@@Base+0xdd3e4>) │ │ │ │ mov r7, r2 │ │ │ │ @@ -763459,27 +763459,27 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #36] @ (298bec >::_M_default_append(unsigned int)@@Base+0xdd3fc>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 298bb2 >::_M_default_append(unsigned int)@@Base+0xdd3c2> │ │ │ │ nop │ │ │ │ - ldrh r4, [r6, #22] │ │ │ │ + ldrh r0, [r7, #22] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r4, [r5, #18] │ │ │ │ + ldrh r0, [r6, #18] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - muls r4, r7 │ │ │ │ + bics r0, r0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r6, [r1, #18] │ │ │ │ + ldrh r2, [r2, #18] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - muls r4, r3 │ │ │ │ + muls r0, r4 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r0, [r6, #16] │ │ │ │ + ldrh r4, [r6, #16] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - orrs r6, r7 │ │ │ │ + muls r2, r0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ ldr r4, [pc, #356] @ (298d64 >::_M_default_append(unsigned int)@@Base+0xdd574>) │ │ │ │ sub sp, #96 @ 0x60 │ │ │ │ @@ -763627,15 +763627,15 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #124] @ (298dd4 >::_M_default_append(unsigned int)@@Base+0xdd5e4>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 298d42 >::_M_default_append(unsigned int)@@Base+0xdd552> │ │ │ │ nop │ │ │ │ - ldrh r4, [r7, #14] │ │ │ │ + ldrh r0, [r0, #16] │ │ │ │ lsls r6, r5, #1 │ │ │ │ bl 65ed6a │ │ │ │ stc2l 15, cr15, [r7], #-1020 @ 0xfffffc04 │ │ │ │ bl ffec0d72 │ │ │ │ ldc2l 15, cr15, [r9], #1020 @ 0x3fc │ │ │ │ bl ffecad7a │ │ │ │ bl ffed6d7e │ │ │ │ @@ -763649,30 +763649,30 @@ │ │ │ │ stc2l 15, cr15, [r3, #1020]! @ 0x3fc │ │ │ │ pli [r7, #255]! │ │ │ │ lsls r5, r1, #4 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xfa71ffff │ │ │ │ @ instruction: 0xfae3ffff │ │ │ │ @ instruction: 0xfb5fffff │ │ │ │ - ldrh r0, [r6, #8] │ │ │ │ + ldrh r4, [r6, #8] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r5, {r4, r5} │ │ │ │ + ldmia r5, {r2, r4, r5} │ │ │ │ lsls r0, r6, #1 │ │ │ │ mcr2 15, 0, pc, cr3, cr15, {7} @ │ │ │ │ - ldrh r4, [r3, #6] │ │ │ │ + ldrh r0, [r4, #6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - rors r4, r5 │ │ │ │ + rors r0, r6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r6, [r7, #4] │ │ │ │ + ldrh r2, [r0, #6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - rors r4, r1 │ │ │ │ + rors r0, r2 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r0, [r4, #4] │ │ │ │ + ldrh r4, [r4, #4] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - sbcs r6, r5 │ │ │ │ + sbcs r2, r6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -763697,17 +763697,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop │ │ │ │ - strh r4, [r4, #62] @ 0x3e │ │ │ │ + strh r0, [r5, #62] @ 0x3e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r4, r6 │ │ │ │ + lsrs r0, r7 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r4, r0 │ │ │ │ bl 615c78 │ │ │ │ @@ -763937,35 +763937,35 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #52] @ (2990b4 >::_M_default_append(unsigned int)@@Base+0xdd8c4>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 298fa8 >::_M_default_append(unsigned int)@@Base+0xdd7b8> │ │ │ │ - strh r6, [r5, #54] @ 0x36 │ │ │ │ + strh r2, [r6, #54] @ 0x36 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r0, #54] @ 0x36 │ │ │ │ + strh r4, [r0, #54] @ 0x36 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r7, #102 @ 0x66 │ │ │ │ + subs r7, #106 @ 0x6a │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r6, [r7, #50] @ 0x32 │ │ │ │ + strh r2, [r0, #52] @ 0x34 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r2, #50] @ 0x32 │ │ │ │ + strh r4, [r2, #50] @ 0x32 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r6, #246 @ 0xf6 │ │ │ │ + subs r6, #250 @ 0xfa │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r2, [r1, #50] @ 0x32 │ │ │ │ + strh r6, [r1, #50] @ 0x32 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r0, [r7, #46] @ 0x2e │ │ │ │ + strh r4, [r7, #46] @ 0x2e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r6, #158 @ 0x9e │ │ │ │ + subs r6, #162 @ 0xa2 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r6, [r3, #46] @ 0x2e │ │ │ │ + strh r2, [r4, #46] @ 0x2e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r6, #132 @ 0x84 │ │ │ │ + subs r6, #136 @ 0x88 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ vmov.f64 d8, d0 │ │ │ │ @@ -764010,17 +764010,17 @@ │ │ │ │ vpop {d8-d9} │ │ │ │ pop {r4, r5, pc} │ │ │ │ nop │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 299360 >::_M_default_append(unsigned int)@@Base+0xddb70>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strh r4, [r6, #40] @ 0x28 │ │ │ │ + strh r0, [r7, #40] @ 0x28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r5, #220 @ 0xdc │ │ │ │ + subs r5, #224 @ 0xe0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #12 │ │ │ │ @@ -764138,17 +764138,17 @@ │ │ │ │ vpop {d8} │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ nop.w │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 2994c0 >::_M_default_append(unsigned int)@@Base+0xddcd0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strh r6, [r2, #30] │ │ │ │ + strh r2, [r3, #30] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r4, #126 @ 0x7e │ │ │ │ + subs r4, #130 @ 0x82 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r6, r3 │ │ │ │ @@ -764284,17 +764284,17 @@ │ │ │ │ add sp, #12 │ │ │ │ vpop {d8} │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 299658 >::_M_default_append(unsigned int)@@Base+0xdde68>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strh r2, [r7, #16] │ │ │ │ + strh r6, [r7, #16] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r2, #226 @ 0xe2 │ │ │ │ + subs r2, #230 @ 0xe6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r1, r2 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -764349,19 +764349,19 @@ │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r5 │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - strh r0, [r6, #14] │ │ │ │ + strh r4, [r6, #14] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r2, #12] │ │ │ │ + strh r6, [r2, #12] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r2, #58 @ 0x3a │ │ │ │ + subs r2, #62 @ 0x3e │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ mov r6, r2 │ │ │ │ sub sp, #8 │ │ │ │ @@ -764444,19 +764444,19 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 2997f8 >::_M_default_append(unsigned int)@@Base+0xde008>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strh r2, [r2, #10] │ │ │ │ + strh r6, [r2, #10] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r4, [r3, #4] │ │ │ │ + strh r0, [r4, #4] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r1, #68 @ 0x44 │ │ │ │ + subs r1, #72 @ 0x48 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r5, r2 │ │ │ │ ldr r2, [pc, #172] @ (2996ac >::_M_default_append(unsigned int)@@Base+0xddebc>) │ │ │ │ @@ -764937,17 +764937,17 @@ │ │ │ │ mov r0, r3 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, pc} │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 299d08 >::_M_default_append(unsigned int)@@Base+0xde518>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - ldrb r6, [r0, #14] │ │ │ │ + ldrb r2, [r1, #14] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r4, #46 @ 0x2e │ │ │ │ + adds r4, #50 @ 0x32 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ sub sp, #28 │ │ │ │ mov r4, r2 │ │ │ │ @@ -765009,17 +765009,17 @@ │ │ │ │ cmp r0, #0 │ │ │ │ beq.n 299b16 >::_M_default_append(unsigned int)@@Base+0xde326> │ │ │ │ b.n 299b12 >::_M_default_append(unsigned int)@@Base+0xde322> │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 299dc0 >::_M_default_append(unsigned int)@@Base+0xde5d0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - ldrb r2, [r5, #11] │ │ │ │ + ldrb r6, [r5, #11] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r3, #146 @ 0x92 │ │ │ │ + adds r3, #150 @ 0x96 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #20 │ │ │ │ @@ -765345,23 +765345,23 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 299ecc >::_M_default_append(unsigned int)@@Base+0xde6dc> │ │ │ │ nop │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 29a1b8 >::_M_default_append(unsigned int)@@Base+0xde9c8>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strb r2, [r3, #30] │ │ │ │ + strb r6, [r3, #30] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r0, #66 @ 0x42 │ │ │ │ + adds r0, #70 @ 0x46 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb r0, [r1, #29] │ │ │ │ + strb r4, [r1, #29] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r4, [r2, #27] │ │ │ │ + strb r0, [r3, #27] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r7, #122 @ 0x7a │ │ │ │ + cmp r7, #126 @ 0x7e │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ mov r4, r2 │ │ │ │ sub sp, #20 │ │ │ │ @@ -765529,35 +765529,35 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 29a13c >::_M_default_append(unsigned int)@@Base+0xde94c> │ │ │ │ nop │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 29a398 >::_M_default_append(unsigned int)@@Base+0xdeba8>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strb r4, [r6, #25] │ │ │ │ + strb r0, [r7, #25] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r7, #28 │ │ │ │ + cmp r7, #32 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb r2, [r6, #23] │ │ │ │ + strb r6, [r6, #23] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r0, [r1, #23] │ │ │ │ + strb r4, [r1, #23] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r4, [r3, #22] │ │ │ │ + strb r0, [r4, #22] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r4, [r5, #20] │ │ │ │ + strb r0, [r6, #20] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r5, #210 @ 0xd2 │ │ │ │ + cmp r5, #214 @ 0xd6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb r6, [r1, #20] │ │ │ │ + strb r2, [r2, #20] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r5, #180 @ 0xb4 │ │ │ │ + cmp r5, #184 @ 0xb8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb r4, [r6, #19] │ │ │ │ + strb r0, [r7, #19] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r5, #154 @ 0x9a │ │ │ │ + cmp r5, #158 @ 0x9e │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r4, [pc, #212] @ (29a290 >::_M_default_append(unsigned int)@@Base+0xdeaa0>) │ │ │ │ sub sp, #24 │ │ │ │ @@ -765748,17 +765748,17 @@ │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ nop.w │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 29a5b0 >::_M_default_append(unsigned int)@@Base+0xdedc0>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - strb r2, [r4, #11] │ │ │ │ + strb r6, [r4, #11] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r3, #138 @ 0x8a │ │ │ │ + cmp r3, #142 @ 0x8e │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r3, [pc, #272] @ (29a4c4 >::_M_default_append(unsigned int)@@Base+0xdecd4>) │ │ │ │ mov r4, r2 │ │ │ │ @@ -765871,21 +765871,21 @@ │ │ │ │ mov r0, r7 │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ blx r3 │ │ │ │ b.n 29a484 >::_M_default_append(unsigned int)@@Base+0xdec94> │ │ │ │ subs r5, #144 @ 0x90 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - strb r0, [r6, #10] │ │ │ │ + strb r4, [r6, #10] │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r4, r4, #23 │ │ │ │ movs r0, r0 │ │ │ │ - strb r6, [r5, #6] │ │ │ │ + strb r2, [r6, #6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r2, #86 @ 0x56 │ │ │ │ + cmp r2, #90 @ 0x5a │ │ │ │ lsls r4, r5, #1 │ │ │ │ cmp r0, #0 │ │ │ │ beq.w 29a744 >::_M_default_append(unsigned int)@@Base+0xdef54> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ @@ -766708,31 +766708,31 @@ │ │ │ │ strb r5, [r7, r1] │ │ │ │ subs r0, #168 @ 0xa8 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ subs r0, #140 @ 0x8c │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldr r0, [r3, #72] @ 0x48 │ │ │ │ + ldr r4, [r3, #72] @ 0x48 │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r7, #78 @ 0x4e │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r4, r2, #6 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [r7, #108] @ 0x6c │ │ │ │ + ldr r0, [r0, #112] @ 0x70 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [r1, #44] @ 0x2c │ │ │ │ + ldr r2, [r2, #44] @ 0x2c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [r5, #40] @ 0x28 │ │ │ │ + ldr r6, [r5, #40] @ 0x28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r4, #194 @ 0xc2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldr r4, [r6, #24] │ │ │ │ + ldr r0, [r7, #24] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [r4, #28] │ │ │ │ + ldr r4, [r4, #28] │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2912] @ 0xb60 │ │ │ │ subw sp, sp, #1148 @ 0x47c │ │ │ │ mov fp, r2 │ │ │ │ @@ -766814,17 +766814,17 @@ │ │ │ │ strb r5, [r7, r1] │ │ │ │ adds r4, #16 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r4, #12 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [r2, #8] │ │ │ │ + ldr r0, [r3, #8] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - movs r1, #60 @ 0x3c │ │ │ │ + movs r1, #64 @ 0x40 │ │ │ │ lsls r4, r5, #1 │ │ │ │ adds r3, #114 @ 0x72 │ │ │ │ lsls r1, r7, #1 │ │ │ │ ldr.w r3, [fp] │ │ │ │ mov r2, r4 │ │ │ │ ldr r0, [sp, #12] │ │ │ │ ldr r1, [r3, #0] │ │ │ │ @@ -767913,69 +767913,69 @@ │ │ │ │ ldr r2, [sp, #28] │ │ │ │ ldr r6, [r3, #8] │ │ │ │ ldr r3, [pc, #120] @ (29b930 >::_M_default_append(unsigned int)@@Base+0xe0140>) │ │ │ │ ldr r1, [r6, #0] │ │ │ │ ldr r2, [r2, r3] │ │ │ │ ldr r3, [sp, #24] │ │ │ │ b.n 29b934 >::_M_default_append(unsigned int)@@Base+0xe0144> │ │ │ │ - ldr r4, [r1, #4] │ │ │ │ + ldr r0, [r2, #4] │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r4, r7, r7 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r5, #29 │ │ │ │ movs r0, r0 │ │ │ │ subs r0, r2, r5 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r0, #25 │ │ │ │ movs r0, r0 │ │ │ │ lsls r0, r4, #29 │ │ │ │ movs r0, r0 │ │ │ │ - str r6, [r4, #108] @ 0x6c │ │ │ │ + str r2, [r5, #108] @ 0x6c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [r1, #116] @ 0x74 │ │ │ │ + str r6, [r1, #116] @ 0x74 │ │ │ │ lsls r6, r5, #1 │ │ │ │ bvs.n 29b848 >::_M_default_append(unsigned int)@@Base+0xe0058> │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsrs r4, r4, #23 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r2, #6 │ │ │ │ movs r0, r0 │ │ │ │ bvs.n 29b988 >::_M_default_append(unsigned int)@@Base+0xe0198> │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r6, [r5, #108] @ 0x6c │ │ │ │ + str r2, [r6, #108] @ 0x6c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [r2, #92] @ 0x5c │ │ │ │ + str r0, [r3, #92] @ 0x5c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r2, [r3, #92] @ 0x5c │ │ │ │ + str r6, [r3, #92] @ 0x5c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r5, #84] @ 0x54 │ │ │ │ + str r2, [r6, #84] @ 0x54 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r6, [r5, r1] │ │ │ │ + ldrb r2, [r6, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r4, [r6, #68] @ 0x44 │ │ │ │ - lsls r6, r5, #1 │ │ │ │ str r0, [r7, #68] @ 0x44 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [r6, #60] @ 0x3c │ │ │ │ + str r4, [r7, #68] @ 0x44 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r0, [r7, #52] @ 0x34 │ │ │ │ + str r0, [r7, #60] @ 0x3c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r0, [r4, #44] @ 0x2c │ │ │ │ + str r4, [r7, #52] @ 0x34 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r4, [r1, #36] @ 0x24 │ │ │ │ + str r4, [r4, #44] @ 0x2c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r7, #24] │ │ │ │ + str r0, [r2, #36] @ 0x24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r6, #16] │ │ │ │ + str r2, [r0, #28] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r6, [r5, #8] │ │ │ │ + str r2, [r7, #16] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - str r0, [r4, #0] │ │ │ │ + str r2, [r6, #8] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsh r2, [r2, r6] │ │ │ │ + str r4, [r4, #0] │ │ │ │ + lsls r6, r5, #1 │ │ │ │ + ldrsh r6, [r2, r6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r4, r5, #18 │ │ │ │ movs r0, r0 │ │ │ │ ldr.w r8, [r3] │ │ │ │ ldr r3, [r1, #20] │ │ │ │ cmp r3, r2 │ │ │ │ bne.w 29baf4 >::_M_default_append(unsigned int)@@Base+0xe0304> │ │ │ │ @@ -768630,21 +768630,21 @@ │ │ │ │ cmp r3, #0 │ │ │ │ bne.w 29bdb0 >::_M_default_append(unsigned int)@@Base+0xe05c0> │ │ │ │ ldr r3, [r0, #0] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ b.n 29bdb0 >::_M_default_append(unsigned int)@@Base+0xe05c0> │ │ │ │ nop │ │ │ │ - ldrb r0, [r7, r2] │ │ │ │ + ldrb r4, [r7, r2] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsh r4, [r1, r1] │ │ │ │ + ldrsh r0, [r2, r1] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r2, [r2, r2] │ │ │ │ + ldrb r6, [r2, r2] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r0, r7, #20 │ │ │ │ + asrs r4, r7, #20 │ │ │ │ lsls r4, r5, #1 │ │ │ │ subs r0, r2, r5 │ │ │ │ movs r0, r0 │ │ │ │ movs r5, #176 @ 0xb0 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @@ -768662,29 +768662,29 @@ │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r4, #94 @ 0x5e │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r4, #42 @ 0x2a │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r3, #252 @ 0xfc │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldr r6, [r0, r3] │ │ │ │ + ldr r2, [r1, r3] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrh r4, [r3, r2] │ │ │ │ + ldrh r0, [r4, r2] │ │ │ │ lsls r6, r5, #1 │ │ │ │ movs r3, #126 @ 0x7e │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r3, #70 @ 0x46 │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r3, #16 │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r2, #226 @ 0xe2 │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r2, #174 @ 0xae │ │ │ │ lsls r1, r7, #1 │ │ │ │ - cmp r0, #140 @ 0x8c │ │ │ │ + cmp r0, #144 @ 0x90 │ │ │ │ lsls r5, r5, #1 │ │ │ │ movs r2, #104 @ 0x68 │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r2, #74 @ 0x4a │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -768910,23 +768910,23 @@ │ │ │ │ lsls r1, r7, #1 │ │ │ │ movs r1, #88 @ 0x58 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, #224 @ 0xe0 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - ldrsb r0, [r0, r7] │ │ │ │ + ldrsb r4, [r0, r7] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrsb r4, [r1, r7] │ │ │ │ + ldrsb r0, [r2, r7] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r6, [r3, r5] │ │ │ │ + strb r2, [r4, r5] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r6, r0, #24 │ │ │ │ + lsrs r2, r1, #24 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - cmp r7, #30 │ │ │ │ + cmp r7, #34 @ 0x22 │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldrb r3, [r4, #28] │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 29ca98 >::_M_default_append(unsigned int)@@Base+0xe12a8> │ │ │ │ ldrb r3, [r4, #30] │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 29ca98 >::_M_default_append(unsigned int)@@Base+0xe12a8> │ │ │ │ @@ -769200,23 +769200,23 @@ │ │ │ │ movs r0, r0 │ │ │ │ ldmia r4!, {r0, r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ ldmia r4!, {r2, r3, r6, r7} │ │ │ │ subs r7, #236 @ 0xec │ │ │ │ lsrs r4, r2, #6 │ │ │ │ movs r0, r0 │ │ │ │ - strb r2, [r0, r1] │ │ │ │ + strb r6, [r0, r1] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r0, [r5, r7] │ │ │ │ + strb r4, [r5, r7] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r6, [r2, r5] │ │ │ │ + strb r2, [r3, r5] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r2, [r2, r3] │ │ │ │ + strb r6, [r2, r3] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strb r0, [r6, r1] │ │ │ │ + strb r4, [r6, r1] │ │ │ │ lsls r6, r5, #1 │ │ │ │ strb.w r3, [ip] │ │ │ │ movs r2, #1 │ │ │ │ mov r3, r9 │ │ │ │ str.w r8, [sp, #136] @ 0x88 │ │ │ │ strb.w r9, [sp, #153] @ 0x99 │ │ │ │ blx r5 │ │ │ │ @@ -769547,27 +769547,27 @@ │ │ │ │ adds r1, #1 │ │ │ │ blx 166d8 │ │ │ │ b.n 29c8ec >::_M_default_append(unsigned int)@@Base+0xe10fc> │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r2 │ │ │ │ - strh r0, [r3, r6] │ │ │ │ + strh r4, [r3, r6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r2, r5] │ │ │ │ + strh r2, [r3, r5] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r3, r3] │ │ │ │ + strh r2, [r4, r3] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r2, r1] │ │ │ │ + strh r6, [r2, r1] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - mov lr, r8 │ │ │ │ + mov sl, r9 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r0, [r2, r6] │ │ │ │ + str r4, [r2, r6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r8, sp │ │ │ │ + cmp ip, sp │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r0, [sp, #100] @ 0x64 │ │ │ │ eor.w r9, r9, #1 │ │ │ │ cmp.w sl, #0 │ │ │ │ ite ne │ │ │ │ movne.w r9, #0 │ │ │ │ andeq.w r9, r9, #1 │ │ │ │ @@ -769974,43 +769974,43 @@ │ │ │ │ blx r5 │ │ │ │ b.n 29cc2e >::_M_default_append(unsigned int)@@Base+0xe143e> │ │ │ │ nop │ │ │ │ asrs r3, r7, #17 │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ - str r6, [r2, r5] │ │ │ │ + str r2, [r3, r5] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add lr, r9 │ │ │ │ + add sl, sl │ │ │ │ lsls r4, r5, #1 │ │ │ │ lsrs r4, r4, #23 │ │ │ │ movs r0, r0 │ │ │ │ - bics r2, r4 │ │ │ │ + bics r6, r4 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bics r6, r2 │ │ │ │ + bics r2, r3 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r6, [pc, #632] @ (29cfd0 >::_M_default_append(unsigned int)@@Base+0xe17e0>) │ │ │ │ + ldr r6, [pc, #648] @ (29cfe0 >::_M_default_append(unsigned int)@@Base+0xe17f0>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [pc, #56] @ (29cd94 >::_M_default_append(unsigned int)@@Base+0xe15a4>) │ │ │ │ + ldr r6, [pc, #72] @ (29cda4 >::_M_default_append(unsigned int)@@Base+0xe15b4>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [pc, #800] @ (29d080 >::_M_default_append(unsigned int)@@Base+0xe1890>) │ │ │ │ + ldr r2, [pc, #816] @ (29d090 >::_M_default_append(unsigned int)@@Base+0xe18a0>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r6, [pc, #336] @ (29ceb4 >::_M_default_append(unsigned int)@@Base+0xe16c4>) │ │ │ │ + ldr r6, [pc, #352] @ (29cec4 >::_M_default_append(unsigned int)@@Base+0xe16d4>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r2, r3, #13 │ │ │ │ + lsls r6, r3, #13 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - cmp r2, r6 │ │ │ │ + cmp r6, r6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ lsrs r4, r2, #6 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r3, [pc, #72] @ (29cdbc >::_M_default_append(unsigned int)@@Base+0xe15cc>) │ │ │ │ + ldr r3, [pc, #88] @ (29cdcc >::_M_default_append(unsigned int)@@Base+0xe15dc>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [pc, #488] @ (29cf60 >::_M_default_append(unsigned int)@@Base+0xe1770>) │ │ │ │ + ldr r2, [pc, #504] @ (29cf70 >::_M_default_append(unsigned int)@@Base+0xe1780>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [pc, #48] @ (29cdac >::_M_default_append(unsigned int)@@Base+0xe15bc>) │ │ │ │ + ldr r2, [pc, #64] @ (29cdbc >::_M_default_append(unsigned int)@@Base+0xe15cc>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr.w r2, [pc, #2120] @ 29d5c8 >::_M_default_append(unsigned int)@@Base+0xe1dd8> │ │ │ │ ldr r0, [sp, #88] @ 0x58 │ │ │ │ ldr r2, [r0, r2] │ │ │ │ str r2, [sp, #72] @ 0x48 │ │ │ │ cmp r3, r2 │ │ │ │ bne.w 29d124 >::_M_default_append(unsigned int)@@Base+0xe1934> │ │ │ │ @@ -770842,58 +770842,58 @@ │ │ │ │ ldr r3, [r0, #0] │ │ │ │ ldr r3, [r3, #4] │ │ │ │ blx r3 │ │ │ │ b.n 29d158 >::_M_default_append(unsigned int)@@Base+0xe1968> │ │ │ │ nop │ │ │ │ lsrs r4, r2, #6 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r1, [pc, #336] @ (29d720 >::_M_default_append(unsigned int)@@Base+0xe1f30>) │ │ │ │ + ldr r1, [pc, #352] @ (29d730 >::_M_default_append(unsigned int)@@Base+0xe1f40>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r0, [pc, #280] @ (29d6ec >::_M_default_append(unsigned int)@@Base+0xe1efc>) │ │ │ │ + ldr r0, [pc, #296] @ (29d6fc >::_M_default_append(unsigned int)@@Base+0xe1f0c>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r4, [pc, #976] @ (29d9a8 >::_M_default_append(unsigned int)@@Base+0xe21b8>) │ │ │ │ + ldr r4, [pc, #992] @ (29d9b8 >::_M_default_append(unsigned int)@@Base+0xe21c8>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r3, [pc, #960] @ (29d99c >::_M_default_append(unsigned int)@@Base+0xe21ac>) │ │ │ │ + ldr r3, [pc, #976] @ (29d9ac >::_M_default_append(unsigned int)@@Base+0xe21bc>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r3, [pc, #840] @ (29d928 >::_M_default_append(unsigned int)@@Base+0xe2138>) │ │ │ │ + ldr r3, [pc, #856] @ (29d938 >::_M_default_append(unsigned int)@@Base+0xe2148>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - mov r0, sp │ │ │ │ + mov r4, sp │ │ │ │ lsls r6, r5, #1 │ │ │ │ - vhadd.u8 q0, q7, │ │ │ │ - mov r4, r9 │ │ │ │ + vhadd.u16 q0, q1, │ │ │ │ + mov r0, sl │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cdp2 0, 15, cr0, cr2, cr11, {3} │ │ │ │ - mov r6, r7 │ │ │ │ + cdp2 0, 15, cr0, cr6, cr11, {3} │ │ │ │ + mov r2, r8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - mov r0, r1 │ │ │ │ + mov r4, r1 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cdp2 0, 10, cr0, cr12, cr11, {3} │ │ │ │ - cmp sl, sl │ │ │ │ + cdp2 0, 11, cr0, cr0, cr11, {3} │ │ │ │ + cmp lr, sl │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [pc, #512] @ (29d804 >::_M_default_append(unsigned int)@@Base+0xe2014>) │ │ │ │ + ldr r2, [pc, #528] @ (29d814 >::_M_default_append(unsigned int)@@Base+0xe2024>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp ip, r6 │ │ │ │ + cmp r8, r7 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r2, [pc, #192] @ (29d6cc >::_M_default_append(unsigned int)@@Base+0xe1edc>) │ │ │ │ + ldr r2, [pc, #208] @ (29d6dc >::_M_default_append(unsigned int)@@Base+0xe1eec>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r8, r1 │ │ │ │ + cmp ip, r1 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [pc, #304] @ (29d744 >::_M_default_append(unsigned int)@@Base+0xe1f54>) │ │ │ │ + ldr r1, [pc, #320] @ (29d754 >::_M_default_append(unsigned int)@@Base+0xe1f64>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r0, r5, #31 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r6, #30 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r6, r7, #29 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - add r0, ip │ │ │ │ + add r4, ip │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldr r1, [pc, #264] @ (29d734 >::_M_default_append(unsigned int)@@Base+0xe1f44>) │ │ │ │ + ldr r1, [pc, #280] @ (29d744 >::_M_default_append(unsigned int)@@Base+0xe1f54>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r2, r6, #28 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r4, r0, #28 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r6, r2, #27 │ │ │ │ lsls r1, r7, #1 │ │ │ │ @@ -770915,31 +770915,31 @@ │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r6, r3, #19 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r6, r5, #18 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r6, r7, #17 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - rors r4, r7 │ │ │ │ + tst r0, r0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r2, r2, #15 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsrs r0, r4, #14 │ │ │ │ lsls r1, r7, #1 │ │ │ │ ldr r0, [pc, #4] @ (29d678 >::_M_default_append(unsigned int)@@Base+0xe1e88>) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - add lr, lr │ │ │ │ + add sl, pc │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r0, [pc, #4] @ (29d684 >::_M_default_append(unsigned int)@@Base+0xe1e94>) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - add sl, pc │ │ │ │ + add lr, pc │ │ │ │ lsls r6, r5, #1 │ │ │ │ movs r0, #1 │ │ │ │ bx lr │ │ │ │ ldr r0, [r0, #0] │ │ │ │ bx lr │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -770990,17 +770990,17 @@ │ │ │ │ nop │ │ │ │ lsrs r6, r3, #10 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r6, r5, #9 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - subs r7, #96 @ 0x60 │ │ │ │ + subs r7, #100 @ 0x64 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add ip, r9 │ │ │ │ + add r8, sl │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3912] @ 0xf48 │ │ │ │ ldr r5, [pc, #412] @ (29d8d4 >::_M_default_append(unsigned int)@@Base+0xe20e4>) │ │ │ │ mov r4, r0 │ │ │ │ @@ -771165,30 +771165,30 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 29d84e >::_M_default_append(unsigned int)@@Base+0xe205e> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ lsrs r4, r1, #8 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - subs r7, #16 │ │ │ │ + subs r7, #20 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r6, #164 @ 0xa4 │ │ │ │ + subs r6, #168 @ 0xa8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r6, r2, #5 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - subs r6, #22 │ │ │ │ + subs r6, #26 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xe8200071 │ │ │ │ - subs r5, #174 @ 0xae │ │ │ │ + @ instruction: 0xe8240071 │ │ │ │ + subs r5, #178 @ 0xb2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 29d868 >::_M_default_append(unsigned int)@@Base+0xe2078> │ │ │ │ + b.n 29d870 >::_M_default_append(unsigned int)@@Base+0xe2080> │ │ │ │ lsls r1, r6, #1 │ │ │ │ - subs r5, #150 @ 0x96 │ │ │ │ + subs r5, #154 @ 0x9a │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 29d840 >::_M_default_append(unsigned int)@@Base+0xe2050> │ │ │ │ + b.n 29d848 >::_M_default_append(unsigned int)@@Base+0xe2058> │ │ │ │ lsls r1, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ mov r8, r2 │ │ │ │ @@ -771671,25 +771671,25 @@ │ │ │ │ mov.w r3, #0 │ │ │ │ beq.n 29dd28 >::_M_default_append(unsigned int)@@Base+0xe2538> │ │ │ │ b.n 29dd0a >::_M_default_append(unsigned int)@@Base+0xe251a> │ │ │ │ lsrs r0, r4, #32 │ │ │ │ lsls r1, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r2, r6 │ │ │ │ + cmp r6, r6 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r6, [r1, #19] │ │ │ │ + ldrb r6, [r2, #19] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - rors r2, r6 │ │ │ │ + rors r6, r6 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - sbcs r4, r0 │ │ │ │ + sbcs r0, r1 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldrb r2, [r6, #14] │ │ │ │ + ldrb r2, [r7, #14] │ │ │ │ lsls r2, r6, #1 │ │ │ │ - lsrs r6, r4 │ │ │ │ + lsrs r2, r5 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsls r2, r6, #22 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsls r6, r1, #17 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsls r0, r6, #16 │ │ │ │ lsls r1, r7, #1 │ │ │ │ @@ -771697,15 +771697,15 @@ │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsls r6, r6, #15 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsls r2, r3, #15 │ │ │ │ lsls r1, r7, #1 │ │ │ │ lsls r4, r0, #15 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - lsrs r6, r4, #6 │ │ │ │ + lsrs r2, r5, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsls r2, r4, #14 │ │ │ │ lsls r1, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -771920,57 +771920,57 @@ │ │ │ │ vaddl.u , d15, d1 │ │ │ │ @ instruction: 0xffffaff5 │ │ │ │ vqrdmlsh.s q13, , d25[0] │ │ │ │ vsra.u32 q15, , #1 │ │ │ │ vshr.u64 d27, d1, #1 │ │ │ │ vraddhn.i d27, , │ │ │ │ vsubl.u , d15, d23 │ │ │ │ - @ instruction: 0xffff3d90 │ │ │ │ + @ instruction: 0xffff3d94 │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmia r4!, {r0, r2, r4, r5, r6} │ │ │ │ - @ instruction: 0xffff3d96 │ │ │ │ + @ instruction: 0xffff3d9a │ │ │ │ lsls r6, r5, #1 │ │ │ │ cbnz r7, 29e0aa >::_M_default_append(unsigned int)@@Base+0xe28ba> │ │ │ │ vqrdmlsh.s , , d19[0] │ │ │ │ vshr.u64 q14, , #1 │ │ │ │ vsubl.u q8, d31, d14 │ │ │ │ lsls r1, r7, #1 │ │ │ │ uxth r1, r1 │ │ │ │ @ instruction: 0xffffaf8f │ │ │ │ vmls.i q14, , d15[0] │ │ │ │ vqrdmlah.s q14, , d1[0] │ │ │ │ vqrdmlsh.s q13, , d31[0] │ │ │ │ - vqshl.u32 , q6, #31 │ │ │ │ + @ instruction: 0xffff3760 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - and.w r0, r4, #107 @ 0x6b │ │ │ │ + and.w r0, r8, #107 @ 0x6b │ │ │ │ lsls r2, r7, #8 │ │ │ │ lsls r1, r7, #1 │ │ │ │ - subs r4, #70 @ 0x46 │ │ │ │ + subs r4, #74 @ 0x4a │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r4, #52 @ 0x34 │ │ │ │ + subs r4, #56 @ 0x38 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r7, #14 │ │ │ │ + adds r7, #18 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - vext.8 q0, q3, , #0 │ │ │ │ - ldrh r4, [r5, r6] │ │ │ │ + vext.8 q0, q5, , #0 │ │ │ │ + ldrh r0, [r6, r6] │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r4, #216 @ 0xd8 │ │ │ │ + subs r4, #220 @ 0xdc │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r4, #240 @ 0xf0 │ │ │ │ + subs r4, #244 @ 0xf4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r4, #222 @ 0xde │ │ │ │ + subs r4, #226 @ 0xe2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r5, #56 @ 0x38 │ │ │ │ + subs r5, #60 @ 0x3c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r6, #168 @ 0xa8 │ │ │ │ + adds r6, #172 @ 0xac │ │ │ │ lsls r6, r5, #1 │ │ │ │ - vhadd.s16 q8, q0, │ │ │ │ - adds r6, #142 @ 0x8e │ │ │ │ + vhadd.s16 q8, q2, │ │ │ │ + adds r6, #146 @ 0x92 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - vhadd.s q0, q3, │ │ │ │ + vhadd.s q0, q5, │ │ │ │ movs r0, #64 @ 0x40 │ │ │ │ blx 168bc │ │ │ │ ldr r3, [pc, #780] @ (29e3b0 >::_M_default_append(unsigned int)@@Base+0xe2bc0>) │ │ │ │ ldr.w r2, [fp, r3] │ │ │ │ add.w r3, r0, #12 │ │ │ │ strd r5, r5, [r0, #12] │ │ │ │ strd r3, r3, [r0, #20] │ │ │ │ @@ -772259,19 +772259,19 @@ │ │ │ │ beq.n 29e33c >::_M_default_append(unsigned int)@@Base+0xe2b4c> │ │ │ │ b.n 29e332 >::_M_default_append(unsigned int)@@Base+0xe2b42> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ asrs r0, r1, #16 │ │ │ │ movs r0, r0 │ │ │ │ - adds r6, #26 │ │ │ │ + adds r6, #30 │ │ │ │ lsls r6, r5, #1 │ │ │ │ add r5, pc, #432 @ (adr r5, 29e56c >::_M_default_append(unsigned int)@@Base+0xe2d7c>) │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldrh r2, [r4, r0] │ │ │ │ + ldrh r6, [r4, r0] │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r0, r1, #8 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r0, #11 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r7, #30 │ │ │ │ movs r0, r0 │ │ │ │ @@ -772861,17 +772861,17 @@ │ │ │ │ ... │ │ │ │ lsrs r4, r6, #29 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r6, #30 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r4, #5 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, #212 @ 0xd4 │ │ │ │ + adds r0, #216 @ 0xd8 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r0, #136 @ 0x88 │ │ │ │ + adds r0, #140 @ 0x8c │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r0, r1, #8 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r1, #22 │ │ │ │ movs r0, r0 │ │ │ │ lsls r4, r6, #29 │ │ │ │ movs r0, r0 │ │ │ │ @@ -772883,15 +772883,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r4, r4, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r4, #12 │ │ │ │ movs r0, r0 │ │ │ │ subs r4, r2, r7 │ │ │ │ movs r0, r0 │ │ │ │ - adds r4, #208 @ 0xd0 │ │ │ │ + adds r4, #212 @ 0xd4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr.w r0, [r5, #128] @ 0x80 │ │ │ │ cbz r0, 29ea1c >::_M_default_append(unsigned int)@@Base+0xe322c> │ │ │ │ ldr.w r1, [r5, #136] @ 0x88 │ │ │ │ subs r1, r1, r0 │ │ │ │ blx 166d8 │ │ │ │ ldr r0, [r5, #80] @ 0x50 │ │ │ │ @@ -773663,31 +773663,31 @@ │ │ │ │ b.n 29f0c4 >::_M_default_append(unsigned int)@@Base+0xe38d4> │ │ │ │ asrs r0, r3, #26 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r6, #30 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r4, #5 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, #52 @ 0x34 │ │ │ │ + adds r0, #56 @ 0x38 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cmp r1, #36 @ 0x24 │ │ │ │ + cmp r1, #40 @ 0x28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - b.n 29f578 │ │ │ │ + b.n 29f580 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - movs r7, #32 │ │ │ │ + movs r7, #36 @ 0x24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - svc 200 @ 0xc8 │ │ │ │ + svc 204 @ 0xcc │ │ │ │ lsls r3, r5, #1 │ │ │ │ adcs.w r0, ip, #120 @ 0x78 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xf1320078 │ │ │ │ - stc2l 0, cr0, [r6], #-432 @ 0xfffffe50 │ │ │ │ + stc2l 0, cr0, [sl], #-432 @ 0xfffffe50 │ │ │ │ vshr.s16 q0, q12, #6 │ │ │ │ - @ instruction: 0xfb1e006c │ │ │ │ + @ instruction: 0xfb22006c │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 29ddfc >::_M_default_append(unsigned int)@@Base+0xe260c> │ │ │ │ mov r3, r0 │ │ │ │ @@ -773707,17 +773707,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - movs r4, #40 @ 0x28 │ │ │ │ + movs r4, #44 @ 0x2c │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bgt.n 29f1f0 >::_M_default_append(unsigned int)@@Base+0xe3a00> │ │ │ │ + bgt.n 29f1f8 >::_M_default_append(unsigned int)@@Base+0xe3a08> │ │ │ │ lsls r3, r5, #1 │ │ │ │ │ │ │ │ 0029f250 : │ │ │ │ movs r0, #0 │ │ │ │ bx lr │ │ │ │ │ │ │ │ 0029f254 : │ │ │ │ @@ -773797,19 +773797,19 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #20] @ (29f304 ) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ ldmia.w sp!, {r4, lr} │ │ │ │ b.w 1f1dc │ │ │ │ nop │ │ │ │ - add r5, sp, #176 @ 0xb0 │ │ │ │ + add r5, sp, #192 @ 0xc0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r3, #112 @ 0x70 │ │ │ │ + movs r3, #116 @ 0x74 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r5, sp, #16 │ │ │ │ + add r5, sp, #32 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ cmp r2, #1 │ │ │ │ @@ -773828,15 +773828,15 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [sp, #4] │ │ │ │ mov r1, r4 │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, lr} │ │ │ │ b.w 1f0e8 │ │ │ │ - movs r3, #52 @ 0x34 │ │ │ │ + movs r3, #56 @ 0x38 │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ ldr r3, [pc, #20] @ (29f378 ) │ │ │ │ mov r4, r0 │ │ │ │ @@ -773965,19 +773965,19 @@ │ │ │ │ add r0, pc │ │ │ │ ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ b.w 1f1dc │ │ │ │ nop │ │ │ │ stc 0, cr0, [sl, #-480] @ 0xfffffe20 │ │ │ │ lsrs r0, r2, #17 │ │ │ │ movs r0, r0 │ │ │ │ - add r3, sp, #584 @ 0x248 │ │ │ │ + add r3, sp, #600 @ 0x258 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - movs r1, #224 @ 0xe0 │ │ │ │ + movs r1, #228 @ 0xe4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - add r3, sp, #464 @ 0x1d0 │ │ │ │ + add r3, sp, #480 @ 0x1e0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ │ │ │ │ 0029f4a0 : │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ @@ -774011,15 +774011,15 @@ │ │ │ │ mov r0, r5 │ │ │ │ ldmia.w sp!, {r4, r5, r6, lr} │ │ │ │ b.w 1f0e8 │ │ │ │ nop │ │ │ │ ldc 0, cr0, [r4], {120} @ 0x78 │ │ │ │ subs r4, r1, r1 │ │ │ │ movs r0, r0 │ │ │ │ - movs r1, #128 @ 0x80 │ │ │ │ + movs r1, #132 @ 0x84 │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r4, [r1, #8] │ │ │ │ mov r8, r1 │ │ │ │ @@ -774272,15 +774272,15 @@ │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ @ instruction: 0xeaa00078 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ orr.w r0, r8, r8, ror #1 │ │ │ │ ldrd r0, r0, [ip, #480]! @ 0x1e0 │ │ │ │ strd r0, r0, [r4, #480]! @ 0x1e0 │ │ │ │ - vmla.i d16, d6, d0[7] │ │ │ │ + vmla.i d16, d10, d0[7] │ │ │ │ │ │ │ │ 0029f798 : │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr.w r8, [pc, #440] @ 29f964 │ │ │ │ @@ -774814,15 +774814,15 @@ │ │ │ │ strd r9, r5, [r6] │ │ │ │ str r3, [r6, #8] │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ ldr r0, [pc, #4] @ (29fcfc , std::allocator >, std::allocator, std::allocator > > >::reserve(unsigned int)@@Base+0xb8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - @ instruction: 0xeb32006c │ │ │ │ + @ instruction: 0xeb36006c │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r2, [pc, #576] @ (29ff54 , std::allocator >, std::allocator, std::allocator > > >::reserve(unsigned int)@@Base+0x310>) │ │ │ │ mov r5, r3 │ │ │ │ ldr r3, [pc, #576] @ (29ff58 , std::allocator >, std::allocator, std::allocator > > >::reserve(unsigned int)@@Base+0x314>) │ │ │ │ @@ -775194,15 +775194,15 @@ │ │ │ │ str r1, [sp, #0] │ │ │ │ blx 16848 │ │ │ │ ldrd r1, r3, [sp] │ │ │ │ b.n 2a000e , std::allocator >, std::allocator, std::allocator > > >::reserve(unsigned int)@@Base+0x3ca> │ │ │ │ ldr r0, [pc, #4] @ (2a00b0 , std::allocator >, std::allocator, std::allocator > > >::reserve(unsigned int)@@Base+0x46c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldc 0, cr0, [lr], #432 @ 0x1b0 │ │ │ │ + stcl 0, cr0, [r2], {108} @ 0x6c │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldr r3, [r0, #4] │ │ │ │ mov r5, r0 │ │ │ │ cbnz r3, 2a00cc , std::allocator >, std::allocator, std::allocator > > >::reserve(unsigned int)@@Base+0x488> │ │ │ │ @@ -775378,55 +775378,55 @@ │ │ │ │ lsls r0, r7, #1 │ │ │ │ movs r0, #1 │ │ │ │ bx lr │ │ │ │ ldr r0, [pc, #4] @ (2a026c ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - subs r6, r2, r4 │ │ │ │ + subs r2, r3, r4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r0, [pc, #4] @ (2a0278 ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - subs r2, r0, r4 │ │ │ │ + subs r6, r0, r4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ movs r0, #0 │ │ │ │ bx lr │ │ │ │ movs r0, #1 │ │ │ │ bx lr │ │ │ │ ldr r0, [pc, #4] @ (2a028c ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - subs r6, r7, r3 │ │ │ │ + subs r2, r0, r4 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r0, [pc, #4] @ (2a0298 ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - subs r2, r7, r3 │ │ │ │ + subs r6, r7, r3 │ │ │ │ lsls r6, r5, #1 │ │ │ │ movs r0, #0 │ │ │ │ bx lr │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ movs r0, #1 │ │ │ │ bx lr │ │ │ │ ldr r0, [pc, #4] @ (2a02b0 ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - subs r0, #98 @ 0x62 │ │ │ │ + subs r0, #102 @ 0x66 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r0, [pc, #4] @ (2a02bc ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ - subs r0, #86 @ 0x56 │ │ │ │ + subs r0, #90 @ 0x5a │ │ │ │ lsls r6, r5, #1 │ │ │ │ movs r0, #0 │ │ │ │ bx lr │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ldr r1, [r0, #4] │ │ │ │ vldr d6, [r3, #8] │ │ │ │ @@ -775562,15 +775562,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ble.n 2a04ec │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, r1, r6 │ │ │ │ + adds r4, r1, r6 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ble.n 2a0488 │ │ │ │ lsls r0, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -775886,66 +775886,66 @@ │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ blt.n 2a08a0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r6, r5, #30 │ │ │ │ + asrs r2, r6, #30 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldc2 15, cr15, [fp], #1020 @ 0x3fc │ │ │ │ mcr2 15, 2, pc, cr9, cr15, {7} @ │ │ │ │ - asrs r6, r2, #31 │ │ │ │ + asrs r2, r3, #31 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r6, #30 │ │ │ │ + asrs r2, r7, #30 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsls r1, r0, #8 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r2, r6, #29 │ │ │ │ + asrs r6, r6, #29 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r3, r5, r7} │ │ │ │ + ldmia r0!, {r1, r4, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ bge.n 2a07bc │ │ │ │ lsls r0, r7, #1 │ │ │ │ - asrs r6, r7, #28 │ │ │ │ + asrs r2, r0, #29 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r0!, {r1, r3, r4, r5, r6} │ │ │ │ + ldmia r0!, {r1, r2, r3, r4, r5, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ stc2l 15, cr15, [r5, #-1020] @ 0xfffffc04 │ │ │ │ - asrs r4, r2, #30 │ │ │ │ + asrs r0, r3, #30 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r4, r6, #28 │ │ │ │ + asrs r0, r7, #28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r4, #27 │ │ │ │ + asrs r2, r5, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r0!, {r1, r5} │ │ │ │ + ldmia r0!, {r1, r2, r5} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - asrs r4, r1, #27 │ │ │ │ + asrs r0, r2, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r0!, {r3} │ │ │ │ + ldmia r0!, {r2, r3} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - asrs r6, r3, #29 │ │ │ │ - lsls r6, r5, #1 │ │ │ │ - asrs r2, r6, #30 │ │ │ │ + asrs r2, r4, #29 │ │ │ │ lsls r6, r5, #1 │ │ │ │ asrs r6, r6, #30 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r0, r3, r0 │ │ │ │ + asrs r2, r7, #30 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r3, #25 │ │ │ │ + adds r4, r3, r0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r7!, {r1, r3, r4, r7} │ │ │ │ + asrs r2, r4, #25 │ │ │ │ + lsls r6, r5, #1 │ │ │ │ + stmia r7!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - asrs r4, r0, #25 │ │ │ │ + asrs r0, r1, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r7!, {r7} │ │ │ │ + stmia r7!, {r2, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - asrs r6, r4, #24 │ │ │ │ + asrs r2, r5, #24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r7!, {r5, r6} │ │ │ │ + stmia r7!, {r2, r5, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2a05c8 │ │ │ │ @@ -775965,17 +775965,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - asrs r2, r3, #21 │ │ │ │ + asrs r6, r3, #21 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r6!, {r1, r2, r4, r7} │ │ │ │ + stmia r6!, {r1, r3, r4, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r2 │ │ │ │ mov r5, r0 │ │ │ │ @@ -776099,32 +776099,32 @@ │ │ │ │ nop │ │ │ │ @ instruction: 0xff85ffff │ │ │ │ bhi.n 2a0a20 │ │ │ │ lsls r0, r7, #1 │ │ │ │ @ instruction: 0xff9bffff │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r4, r1, #25 │ │ │ │ + asrs r0, r2, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r4, #25 │ │ │ │ + asrs r6, r4, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r3, #25 │ │ │ │ + asrs r6, r3, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r1, r4, r5, r7} │ │ │ │ + stmia r5!, {r1, r2, r4, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - asrs r4, r0, #25 │ │ │ │ + asrs r0, r1, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r2, r3, r4, r7} │ │ │ │ + stmia r5!, {r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ bvc.n 2a098c │ │ │ │ lsls r0, r7, #1 │ │ │ │ vmaxnm.f16 , , │ │ │ │ - asrs r2, r0, #24 │ │ │ │ + asrs r6, r0, #24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r5!, {r1, r3, r4, r6} │ │ │ │ + stmia r5!, {r1, r2, r3, r4, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ ldr r4, [pc, #168] @ (2a0ab0 ) │ │ │ │ @@ -776199,28 +776199,28 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ mrc2 15, 3, pc, cr9, cr15, {7} │ │ │ │ bvc.n 2a0afc │ │ │ │ lsls r0, r7, #1 │ │ │ │ mcr2 15, 4, pc, cr15, cr15, {7} @ │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r0, #21 │ │ │ │ + asrs r4, r0, #21 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r2, #21 │ │ │ │ + asrs r2, r3, #21 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r1, #21 │ │ │ │ + asrs r2, r2, #21 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r4!, {r1, r2, r5, r7} │ │ │ │ + stmia r4!, {r1, r3, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ bvs.n 2a0a8c │ │ │ │ lsls r0, r7, #1 │ │ │ │ mrc2 15, 2, pc, cr13, cr15, {7} │ │ │ │ - asrs r4, r1, #20 │ │ │ │ + asrs r0, r2, #20 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r4!, {r2, r5, r6} │ │ │ │ + stmia r4!, {r3, r5, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r2 │ │ │ │ mov r5, r0 │ │ │ │ @@ -776344,32 +776344,32 @@ │ │ │ │ nop │ │ │ │ @ instruction: 0xffadffff │ │ │ │ vminnm.f32 , , │ │ │ │ bpl.n 2a0bb0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r7, #16 │ │ │ │ + asrs r4, r7, #16 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r1, #17 │ │ │ │ + asrs r6, r1, #17 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r6, #16 │ │ │ │ + asrs r2, r7, #16 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r3!, {r1, r4, r6} │ │ │ │ + stmia r3!, {r1, r2, r4, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - asrs r0, r4, #16 │ │ │ │ + asrs r4, r4, #16 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r3!, {r2, r3, r4, r5} │ │ │ │ + stmia r3!, {r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ bpl.n 2a0d2c │ │ │ │ lsls r0, r7, #1 │ │ │ │ vmaxnm.f16 , , │ │ │ │ - asrs r6, r3, #15 │ │ │ │ + asrs r2, r4, #15 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r2!, {r1, r3, r4, r5, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ ldr r1, [pc, #164] @ (2a0d0c ) │ │ │ │ @@ -776442,28 +776442,28 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ mcr2 15, 5, pc, cr5, cr15, {7} @ │ │ │ │ mrc2 15, 2, pc, cr15, cr15, {7} │ │ │ │ bmi.n 2a0c90 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r6, #12 │ │ │ │ + asrs r4, r6, #12 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r0, #13 │ │ │ │ + asrs r6, r0, #13 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r5, #12 │ │ │ │ + asrs r2, r6, #12 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r2!, {r1, r3, r6} │ │ │ │ + stmia r2!, {r1, r2, r3, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ bmi.n 2a0c30 │ │ │ │ lsls r0, r7, #1 │ │ │ │ mcr2 15, 3, pc, cr5, cr15, {7} @ │ │ │ │ - asrs r4, r5, #11 │ │ │ │ + asrs r0, r6, #11 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - stmia r2!, {r3} │ │ │ │ + stmia r2!, {r2, r3} │ │ │ │ lsls r3, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ ldr r1, [r0, #4] │ │ │ │ vldr d7, [r2, #24] │ │ │ │ add.w r0, r1, #1392 @ 0x570 │ │ │ │ add.w r1, r1, #1408 @ 0x580 │ │ │ │ @@ -776598,15 +776598,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ bcs.n 2a0e70 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r4, r4, #5 │ │ │ │ + asrs r0, r5, #5 │ │ │ │ lsls r6, r5, #1 │ │ │ │ bcs.n 2a0e0c │ │ │ │ lsls r0, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -777041,90 +777041,90 @@ │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ beq.n 2a1298 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r6, r4, #28 │ │ │ │ + lsrs r2, r5, #28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ mrrc2 15, 15, pc, r3, cr15 @ │ │ │ │ stc2l 15, cr15, [r5, #1020]! @ 0x3fc │ │ │ │ - b.n 2a10d0 │ │ │ │ + b.n 2a10d8 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r6, r6, #28 │ │ │ │ + lsrs r2, r7, #28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsls r1, r1, #12 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r6, r5, #27 │ │ │ │ + lsrs r2, r6, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r1, r2, r3, r6, r7, pc} │ │ │ │ + pop {r1, r4, r6, r7, pc} │ │ │ │ lsls r3, r5, #1 │ │ │ │ beq.n 2a13b4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - lsrs r2, r7, #26 │ │ │ │ + lsrs r6, r7, #26 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r1, r3, r4, r7, pc} │ │ │ │ + pop {r1, r2, r3, r4, r7, pc} │ │ │ │ lsls r3, r5, #1 │ │ │ │ stc2l 15, cr15, [r1], #1020 @ 0x3fc │ │ │ │ - lsrs r0, r4, #17 │ │ │ │ + lsrs r4, r4, #17 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r2, r7, #26 │ │ │ │ + lsrs r6, r7, #26 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r0, r4, #25 │ │ │ │ + lsrs r4, r4, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r6, pc} │ │ │ │ + pop {r2, r6, pc} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r6, r0, #25 │ │ │ │ + lsrs r2, r1, #25 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r1, r2, r5, pc} │ │ │ │ + pop {r1, r3, r5, pc} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r6, r7, #17 │ │ │ │ + lsrs r2, r0, #18 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r0, r0, #26 │ │ │ │ + lsrs r4, r0, #26 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r0, r0, #26 │ │ │ │ + lsrs r4, r0, #26 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r2, r3, #27 │ │ │ │ + lsrs r6, r3, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r4, r2, #23 │ │ │ │ + lsrs r0, r3, #23 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r2, r4, r5, r7} │ │ │ │ + pop {r3, r4, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r2, r7, #22 │ │ │ │ + lsrs r6, r7, #22 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r1, r3, r4, r7} │ │ │ │ + pop {r1, r2, r3, r4, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r6, r7, #27 │ │ │ │ + lsrs r2, r0, #28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r6, r3, #26 │ │ │ │ + lsrs r2, r4, #26 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r4, r6, #21 │ │ │ │ + lsrs r0, r7, #21 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r2, r4, r6} │ │ │ │ + pop {r3, r4, r6} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r4, r7, #27 │ │ │ │ + lsrs r0, r0, #28 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r2, r1, #27 │ │ │ │ + lsrs r6, r1, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r4, r5, #20 │ │ │ │ + lsrs r0, r6, #20 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - pop {r2, r3} │ │ │ │ + pop {r4} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r6, r1, #20 │ │ │ │ + lsrs r2, r2, #20 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cbnz r4, 2a1492 │ │ │ │ + cbnz r0, 2a1494 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r0, r0, #27 │ │ │ │ + lsrs r4, r0, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r6, r6, #27 │ │ │ │ + lsrs r2, r7, #27 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsrs r6, r0, #19 │ │ │ │ + lsrs r2, r1, #19 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cbnz r6, 2a1490 │ │ │ │ + cbnz r2, 2a1492 │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2a10a8 │ │ │ │ @@ -777144,17 +777144,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - lsrs r6, r1, #15 │ │ │ │ + lsrs r2, r2, #15 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - hlt 0x002e │ │ │ │ + hlt 0x0032 │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -777299,15 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lsls r0, r6, #3 │ │ │ │ + lsls r4, r6, #3 │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #584] @ (2a27e8 ) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -779051,65 +779051,65 @@ │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ ldr r1, [sp, #612] @ 0x264 │ │ │ │ subs r7, #185 @ 0xb9 │ │ │ │ cbnz r2, 2a2854 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r2, r2 │ │ │ │ + movs r6, r2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ @ instruction: 0xf947ffff │ │ │ │ ldc2 15, cr15, [r3], #1020 @ 0x3fc │ │ │ │ - ldr r6, [r0, #72] @ 0x48 │ │ │ │ + ldr r2, [r1, #72] @ 0x48 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r4, r5, #2 │ │ │ │ + lsls r0, r6, #2 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsls r5, r5, #9 │ │ │ │ movs r0, r0 │ │ │ │ - vmla.i16 q8, q1, d5[3] │ │ │ │ - add r0, sp, #904 @ 0x388 │ │ │ │ + vmla.i16 q8, q3, d5[3] │ │ │ │ + add r0, sp, #920 @ 0x398 │ │ │ │ lsls r3, r5, #1 │ │ │ │ cbnz r0, 2a285a │ │ │ │ lsls r0, r7, #1 │ │ │ │ - vmla.i16 q0, q7, d5[3] │ │ │ │ - add r0, sp, #696 @ 0x2b8 │ │ │ │ + vmla.i32 q0, q1, d13[1] │ │ │ │ + add r0, sp, #712 @ 0x2c8 │ │ │ │ lsls r3, r5, #1 │ │ │ │ ldr??.w pc, [sp, #4095] @ 0xfff │ │ │ │ ldr??.w pc, [fp, #255]! │ │ │ │ - vhadd.u32 q8, q0, │ │ │ │ - add r0, sp, #448 @ 0x1c0 │ │ │ │ + vhadd.u32 q8, q2, │ │ │ │ + add r0, sp, #464 @ 0x1d0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - vhadd.u8 q8, q3, │ │ │ │ - add r0, sp, #344 @ 0x158 │ │ │ │ + vhadd.u8 q8, q5, │ │ │ │ + add r0, sp, #360 @ 0x168 │ │ │ │ lsls r3, r5, #1 │ │ │ │ pld [r9, #4095] @ 0xfff │ │ │ │ - movs r0, r7 │ │ │ │ + movs r4, r7 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - vrev64.16 q8, │ │ │ │ - cdp2 0, 14, cr0, cr12, cr13, {3} │ │ │ │ - add r7, pc, #1008 @ (adr r7, 2a2c38 ) │ │ │ │ + vrev64.32 q8, │ │ │ │ + cdp2 0, 15, cr0, cr0, cr13, {3} │ │ │ │ + add r0, sp, #0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cdp2 0, 13, cr0, cr2, cr13, {3} │ │ │ │ - add r7, pc, #904 @ (adr r7, 2a2bd8 ) │ │ │ │ + cdp2 0, 13, cr0, cr6, cr13, {3} │ │ │ │ + add r7, pc, #920 @ (adr r7, 2a2be8 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - vrev64.32 q8, │ │ │ │ - movs r6, r4 │ │ │ │ + vrev64. q8, │ │ │ │ + movs r2, r5 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cdp2 0, 8, cr0, cr14, cr13, {3} │ │ │ │ - add r7, pc, #632 @ (adr r7, 2a2ad8 ) │ │ │ │ + cdp2 0, 9, cr0, cr2, cr13, {3} │ │ │ │ + add r7, pc, #648 @ (adr r7, 2a2ae8 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - movs r4, r0 │ │ │ │ + movs r0, r1 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - lsls r6, r1, #1 │ │ │ │ + lsls r2, r2, #1 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - cdp2 0, 5, cr0, cr2, cr13, {3} │ │ │ │ - add r7, pc, #392 @ (adr r7, 2a29f8 ) │ │ │ │ + cdp2 0, 5, cr0, cr6, cr13, {3} │ │ │ │ + add r7, pc, #408 @ (adr r7, 2a2a08 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cdp2 0, 3, cr0, cr4, cr13, {3} │ │ │ │ - add r7, pc, #264 @ (adr r7, 2a2980 ) │ │ │ │ + cdp2 0, 3, cr0, cr8, cr13, {3} │ │ │ │ + add r7, pc, #280 @ (adr r7, 2a2990 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2a2590 │ │ │ │ @@ -779130,16 +779130,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - stc2l 0, cr0, [ip, #-436] @ 0xfffffe4c │ │ │ │ - add r6, pc, #368 @ (adr r6, 2a2a34 ) │ │ │ │ + ldc2l 0, cr0, [r0, #-436] @ 0xfffffe4c │ │ │ │ + add r6, pc, #384 @ (adr r6, 2a2a44 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -779197,15 +779197,15 @@ │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ @ instruction: 0xb83a │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cdp2 0, 13, cr0, cr8, cr13, {3} │ │ │ │ + cdp2 0, 13, cr0, cr12, cr13, {3} │ │ │ │ @ instruction: 0xb800 │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldr r2, [r0, #20] │ │ │ │ cbz r2, 2a2980 │ │ │ │ movs r2, #1 │ │ │ │ movs r1, #0 │ │ │ │ b.w 16094 <__gmpq_set_si@plt> │ │ │ │ @@ -781416,15 +781416,15 @@ │ │ │ │ str r1, [r3, #8] │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ ldr r0, [pc, #8] @ (2a3f64 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - add r0, sp, #816 @ 0x330 │ │ │ │ + add r0, sp, #832 @ 0x340 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldrd r5, r7, [r0] │ │ │ │ movw r3, #65532 @ 0xfffc │ │ │ │ @@ -781487,15 +781487,15 @@ │ │ │ │ str.w r1, [r3], #4 │ │ │ │ cmp r4, r3 │ │ │ │ bne.n 2a4016 │ │ │ │ b.n 2a3fde │ │ │ │ ldr r0, [pc, #4] @ (2a402c ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r0, sp, #168 @ 0xa8 │ │ │ │ + add r0, sp, #184 @ 0xb8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ cmp r1, #1 │ │ │ │ mov r7, r1 │ │ │ │ @@ -782119,15 +782119,15 @@ │ │ │ │ strd r2, r3, [r0] │ │ │ │ b.n 2a460a │ │ │ │ mov r2, r7 │ │ │ │ b.n 2a45aa │ │ │ │ ldr r0, [pc, #4] @ (2a4644 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r1, pc, #1000 @ (adr r1, 2a4a30 ) │ │ │ │ + add r1, pc, #1016 @ (adr r1, 2a4a40 ) │ │ │ │ lsls r4, r5, #1 │ │ │ │ cmp r2, r3 │ │ │ │ beq.n 2a4742 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ @@ -782343,15 +782343,15 @@ │ │ │ │ itt eq │ │ │ │ ldreq r2, [r7, #0] │ │ │ │ streq.w r2, [r8, r3] │ │ │ │ b.n 2a4838 │ │ │ │ ldr r0, [pc, #4] @ (2a4898 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldr r7, [sp, #664] @ 0x298 │ │ │ │ + ldr r7, [sp, #680] @ 0x2a8 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #160] @ (2a494c ) │ │ │ │ sub sp, #16 │ │ │ │ @@ -782429,15 +782429,15 @@ │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [sp, #376] @ 0x178 │ │ │ │ lsls r0, r7, #1 │ │ │ │ ldr r0, [sp, #104] @ 0x68 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r5, [sp, #992] @ 0x3e0 │ │ │ │ + ldr r5, [sp, #1008] @ 0x3f0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r2, [pc, #196] @ (2a4a34 ) │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -783360,33 +783360,33 @@ │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r9 │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ movs r1, #0 │ │ │ │ b.n 2a5154 │ │ │ │ nop │ │ │ │ ... │ │ │ │ - ldr r4, [r1, #0] │ │ │ │ + ldr r0, [r2, #0] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - @ instruction: 0xe81a006d │ │ │ │ - str r0, [r7, #116] @ 0x74 │ │ │ │ + @ instruction: 0xe81e006d │ │ │ │ + str r4, [r7, #116] @ 0x74 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r0, [r1, #116] @ 0x74 │ │ │ │ + str r4, [r1, #116] @ 0x74 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 2a51ac │ │ │ │ + b.n 2a51b4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xe816006d │ │ │ │ - bvs.n 2a5240 │ │ │ │ + @ instruction: 0xe81a006d │ │ │ │ + bvs.n 2a5248 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r4, [r2, #100] @ 0x64 │ │ │ │ + str r0, [r3, #100] @ 0x64 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r2, [r0, #100] @ 0x64 │ │ │ │ + str r6, [r0, #100] @ 0x64 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - b.n 2a4fb4 │ │ │ │ + b.n 2a4fbc │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 2a50cc │ │ │ │ + b.n 2a50d4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ cmp r0, r1 │ │ │ │ beq.w 2a5586 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ @@ -784676,15 +784676,15 @@ │ │ │ │ itt eq │ │ │ │ ldreq r2, [r7, #0] │ │ │ │ streq.w r2, [r8, r3] │ │ │ │ b.n 2a5ef4 │ │ │ │ ldr r0, [pc, #4] @ (2a5f54 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldrh r2, [r5, #6] │ │ │ │ + ldrh r6, [r5, #6] │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r2, [pc, #272] @ (2a6078 ) │ │ │ │ sub sp, #64 @ 0x40 │ │ │ │ @@ -787077,15 +787077,15 @@ │ │ │ │ cmp r6, #0 │ │ │ │ beq.n 2a755c │ │ │ │ b.n 2a7544 │ │ │ │ ldr r0, [pc, #8] @ (2a75ac ) │ │ │ │ add r0, pc │ │ │ │ bl 17754 │ │ │ │ nop │ │ │ │ - uxth r0, r2 │ │ │ │ + uxth r4, r2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ mov fp, r3 │ │ │ │ sub sp, #28 │ │ │ │ @@ -787188,15 +787188,15 @@ │ │ │ │ cmp r6, #0 │ │ │ │ beq.n 2a7684 │ │ │ │ b.n 2a766c │ │ │ │ ldr r0, [pc, #8] @ (2a76d4 ) │ │ │ │ add r0, pc │ │ │ │ bl 17754 │ │ │ │ nop │ │ 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r0, [r3, #108] @ 0x6c │ │ │ │ lsls r0, r7, #1 │ │ │ │ str r4, [r5, #96] @ 0x60 │ │ │ │ lsls r0, r7, #1 │ │ │ │ str r4, [r2, #96] @ 0x60 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r6, [r6, #60] @ 0x3c │ │ │ │ + ldr r2, [r7, #60] @ 0x3c │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r0, [r6, #92] @ 0x5c │ │ │ │ lsls r0, r7, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3968] @ 0xf80 │ │ │ │ @@ -787882,17 +787882,17 @@ │ │ │ │ nop │ │ │ │ str r0, [r4, #88] @ 0x58 │ │ │ │ lsls r0, r7, #1 │ │ │ │ str r4, [r3, #88] @ 0x58 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - itt vs │ │ │ │ + it vs │ │ │ │ lslvs r5, r5, #1 │ │ │ │ - strvs r6, [r6, #76] @ 0x4c │ │ │ │ + str r6, [r6, #76] @ 0x4c │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [r6, #68] @ 0x44 │ │ │ │ lsls r0, r7, #1 │ │ │ │ @@ -788195,15 +788195,15 @@ │ │ │ │ ldrd r0, r3, [sp, #8] │ │ │ │ movs r1, #24 │ │ │ │ mul.w r1, r1, r3 │ │ │ │ blx 166d8 │ │ │ │ blx 16ce4 <__cxa_rethrow@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ - str r4, [r4, #120] @ 0x78 │ │ │ │ + str r0, [r5, #120] @ 0x78 │ │ │ │ lsls r4, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ ldrd lr, ip, [r1] │ │ │ │ subs.w r5, ip, lr │ │ │ │ beq.n 2a8118 │ │ │ │ mov r4, r1 │ │ │ │ subs r0, #4 │ │ │ │ @@ -789220,83 +789220,83 @@ │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r0, [r1, r7] │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsrs r0, r6, #16 │ │ │ │ movs r0, r0 │ │ │ │ - add r4, pc, #432 @ (adr r4, 2a8e04 ) │ │ │ │ + add r4, pc, #448 @ (adr r4, 2a8e14 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r6, #1 │ │ │ │ movs r0, r0 │ │ │ │ - add r4, pc, #120 @ (adr r4, 2a8cd4 ) │ │ │ │ + add r4, pc, #136 @ (adr r4, 2a8ce4 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r4, r5, #16 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r2, [r4, #34] @ 0x22 │ │ │ │ + ldrh r6, [r4, #34] @ 0x22 │ │ │ │ lsls r3, r5, #1 │ │ │ │ asrs r4, r6, #6 │ │ │ │ movs r0, r0 │ │ │ │ - add r3, pc, #432 @ (adr r3, 2a8e1c ) │ │ │ │ + add r3, pc, #448 @ (adr r3, 2a8e2c ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r4, r4, r3 │ │ │ │ movs r0, r0 │ │ │ │ - add r3, pc, #128 @ (adr r3, 2a8cf4 ) │ │ │ │ + add r3, pc, #144 @ (adr r3, 2a8d04 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r2, #28 │ │ │ │ movs r0, r0 │ │ │ │ - strb r2, [r6, #20] │ │ │ │ + strb r6, [r6, #20] │ │ │ │ lsls r3, r5, #1 │ │ │ │ subs r4, r2, r3 │ │ │ │ movs r0, r0 │ │ │ │ - add r2, pc, #464 @ (adr r2, 2a8e54 ) │ │ │ │ + add r2, pc, #480 @ (adr r2, 2a8e64 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r0, r0, #0 │ │ │ │ movs r0, r0 │ │ │ │ - add r2, pc, #72 @ (adr r2, 2a8cd4 ) │ │ │ │ + add r2, pc, #88 @ (adr r2, 2a8ce4 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r4, #26 │ │ │ │ movs r0, r0 │ │ │ │ - add r1, pc, #800 @ (adr r1, 2a8fb4 ) │ │ │ │ + add r1, pc, #816 @ (adr r1, 2a8fc4 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r0, r4, #27 │ │ │ │ movs r0, r0 │ │ │ │ - cbnz r2, 2a8ca4 │ │ │ │ + cbnz r6, 2a8ca4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r0, r7, r5 │ │ │ │ movs r0, r0 │ │ │ │ - add r1, pc, #96 @ (adr r1, 2a8d04 ) │ │ │ │ + add r1, pc, #112 @ (adr r1, 2a8d14 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r4, r0, r7 │ │ │ │ movs r0, r0 │ │ │ │ - add r0, pc, #504 @ (adr r0, 2a8ea4 ) │ │ │ │ + add r0, pc, #520 @ (adr r0, 2a8eb4 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r0, #13 │ │ │ │ movs r0, r0 │ │ │ │ - b.n 2a8e98 │ │ │ │ + b.n 2a8ea0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r4, r3, #18 │ │ │ │ + asrs r0, r4, #18 │ │ │ │ lsls r3, r5, #1 │ │ │ │ ldrsb r0, [r6, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ asrs r0, r7, #22 │ │ │ │ movs r0, r0 │ │ │ │ - add r2, pc, #832 @ (adr r2, 2a9004 ) │ │ │ │ + add r2, pc, #848 @ (adr r2, 2a9014 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r1, #25 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r6, [sp, #624] @ 0x270 │ │ │ │ + ldr r6, [sp, #640] @ 0x280 │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r0, r0, #32 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r0, [r5, #14] │ │ │ │ + ldrb r4, [r5, #14] │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r4, r0, #9 │ │ │ │ movs r0, r0 │ │ │ │ - push {r1, r3, lr} │ │ │ │ + push {r1, r2, r3, lr} │ │ │ │ lsls r5, r5, #1 │ │ │ │ add r1, sp, #60 @ 0x3c │ │ │ │ add.w r0, r4, #12 │ │ │ │ str.w r8, [sp, #60] @ 0x3c │ │ │ │ bl 2e4024 >::_M_realloc_append(int const&)@@Base+0x40c0> │ │ │ │ ldr r0, [sp, #60] @ 0x3c │ │ │ │ cmp r0, #0 │ │ │ │ @@ -791336,21 +791336,21 @@ │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r7 │ │ │ │ lsls r0, r7, #1 │ │ │ │ lsrs r4, r4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - ldr r4, [pc, #968] @ (2aa560 ) │ │ │ │ + ldr r4, [pc, #984] @ (2aa570 ) │ │ │ │ lsls r4, r5, #1 │ │ │ │ - @ instruction: 0x47aa │ │ │ │ + @ instruction: 0x47ae │ │ │ │ lsls r4, r5, #1 │ │ │ │ lsrs r0, r0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - @ instruction: 0x478e │ │ │ │ + @ instruction: 0x4792 │ │ │ │ lsls r4, r5, #1 │ │ │ │ subs r7, #220 @ 0xdc │ │ │ │ lsls r0, r7, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ @@ -791555,15 +791555,15 @@ │ │ │ │ b.n 2aa2f0 │ │ │ │ subs r7, #138 @ 0x8a │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ subs r6, #208 @ 0xd0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r7, [sp, #96] @ 0x60 │ │ │ │ + str r7, [sp, #112] @ 0x70 │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldrsh r6, [r4, r6] │ │ │ │ lsls r0, r7, #1 │ │ │ │ subs r6, #108 @ 0x6c │ │ │ │ lsls r0, r7, #1 │ │ │ │ subs r6, #62 @ 0x3e │ │ │ │ lsls r0, r7, #1 │ │ │ │ @@ -791965,29 +791965,29 @@ │ │ │ │ b.n 2aa6d4 │ │ │ │ ldr r3, [sp, #80] @ 0x50 │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 2aa764 │ │ │ │ b.n 2aa6d4 │ │ │ │ subs r5, #116 @ 0x74 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r4, [sp, #16] │ │ │ │ + str r4, [sp, #32] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r2, r3, #15 │ │ │ │ + asrs r6, r3, #15 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r6, r0, #14 │ │ │ │ + asrs r2, r1, #14 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - asrs r0, r4, #13 │ │ │ │ + asrs r4, r4, #13 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - str r3, [sp, #680] @ 0x2a8 │ │ │ │ + str r3, [sp, #696] @ 0x2b8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r4, [sp, #208] @ 0xd0 │ │ │ │ + str r4, [sp, #224] @ 0xe0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strh r6, [r5, #18] │ │ │ │ + strh r2, [r6, #18] │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r3, #100 @ 0x64 │ │ │ │ lsls r0, r7, #1 │ │ │ │ subs r2, #100 @ 0x64 │ │ │ │ lsls r0, r7, #1 │ │ │ │ subs r2, #66 @ 0x42 │ │ │ │ lsls r0, r7, #1 │ │ │ │ @@ -792892,47 +792892,47 @@ │ │ │ │ bl 1779c │ │ │ │ subs r0, #16 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r7, #244 @ 0xf4 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - str r7, [sp, #176] @ 0xb0 │ │ │ │ + str r7, [sp, #192] @ 0xc0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r7, [sp, #88] @ 0x58 │ │ │ │ + str r7, [sp, #104] @ 0x68 │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r5, #15 │ │ │ │ movs r0, r0 │ │ │ │ adds r5, #160 @ 0xa0 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - subs r3, #154 @ 0x9a │ │ │ │ + subs r3, #162 @ 0xa2 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r3, #46 @ 0x2e │ │ │ │ + subs r3, #54 @ 0x36 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r2, #100 @ 0x64 │ │ │ │ + subs r2, #108 @ 0x6c │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r1, #176 @ 0xb0 │ │ │ │ + subs r1, #184 @ 0xb8 │ │ │ │ lsls r2, r6, #1 │ │ │ │ - subs r0, #194 @ 0xc2 │ │ │ │ + subs r0, #202 @ 0xca │ │ │ │ lsls r2, r6, #1 │ │ │ │ - str r2, [sp, #552] @ 0x228 │ │ │ │ + str r2, [sp, #568] @ 0x238 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r2, [sp, #464] @ 0x1d0 │ │ │ │ + str r2, [sp, #480] @ 0x1e0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #832] @ 0x340 │ │ │ │ + str r1, [sp, #848] @ 0x350 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #744] @ 0x2e8 │ │ │ │ + str r1, [sp, #760] @ 0x2f8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #400] @ 0x190 │ │ │ │ + str r1, [sp, #416] @ 0x1a0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r1, [sp, #312] @ 0x138 │ │ │ │ + str r1, [sp, #328] @ 0x148 │ │ │ │ lsls r5, r5, #1 │ │ │ │ cmp r7, #210 @ 0xd2 │ │ │ │ lsls r0, r7, #1 │ │ │ │ - strb r6, [r2, #29] │ │ │ │ + strb r2, [r3, #29] │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ mov r3, r1 │ │ │ │ ldr r1, [pc, #384] @ (2ab380 ) │ │ │ │ @@ -794036,15 +794036,15 @@ │ │ │ │ movs r2, #1 │ │ │ │ movs r1, #4 │ │ │ │ add r3, pc │ │ │ │ strd r3, r2, [sp] │ │ │ │ ldrd r2, r3, [sp] │ │ │ │ add sp, #8 │ │ │ │ b.w 30d320 >::resize(unsigned int)@@Base+0x2873c> │ │ │ │ - ldrh r0, [r2, #16] │ │ │ │ + ldrh r4, [r2, #16] │ │ │ │ lsls r6, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ ldr r3, [pc, #28] @ (2abd4c ) │ │ │ │ @@ -794055,15 +794055,15 @@ │ │ │ │ strd r3, r2, [sp, #8] │ │ │ │ str.w ip, [sp] │ │ │ │ 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│ │ lsls r5, r5, #1 │ │ │ │ lsrs r4, r0, #16 │ │ │ │ movs r0, r0 │ │ │ │ - str r0, [r5, r0] │ │ │ │ + str r4, [r5, r0] │ │ │ │ lsls r3, r5, #1 │ │ │ │ adds r4, r5, r0 │ │ │ │ movs r0, r0 │ │ │ │ - str r6, [r6, #112] @ 0x70 │ │ │ │ + str r2, [r7, #112] @ 0x70 │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsls r4, r4, #28 │ │ │ │ movs r0, r0 │ │ │ │ - str r0, [r5, #108] @ 0x6c │ │ │ │ + str r4, [r5, #108] @ 0x6c │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r4, #32 │ │ │ │ movs r0, r0 │ │ │ │ - subs r0, #254 @ 0xfe │ │ │ │ + subs r1, #2 │ │ │ │ lsls r3, r5, #1 │ │ │ │ asrs r0, r2, #32 │ │ │ │ movs r0, r0 │ │ │ │ - str r4, [r0, #100] @ 0x64 │ │ │ │ + str r0, [r1, #100] @ 0x64 │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r0, r7, #15 │ │ │ │ movs r0, r0 │ │ │ │ - str r6, [r4, #92] @ 0x5c │ │ │ │ + str r2, [r5, #92] @ 0x5c │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r5, #11 │ │ │ │ movs r0, r0 │ │ │ │ - str r4, [r3, #88] @ 0x58 │ │ │ │ + str r0, [r4, #88] @ 0x58 │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r4, r6, #4 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r0, [r7, #19] │ │ │ │ + ldrb r4, [r7, #19] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ - str r2, [r6, #76] @ 0x4c │ │ │ │ + str r6, [r6, #76] @ 0x4c │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r6, r0 │ │ │ │ movs r0, r0 │ │ │ │ - str r6, [r4, #68] @ 0x44 │ │ │ │ + str r2, [r5, #68] @ 0x44 │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r4, r7, #11 │ │ │ │ movs r0, r0 │ │ │ │ - add r4, pc, #824 @ (adr r4, 2acaec ) │ │ │ │ + add r4, pc, #840 @ (adr r4, 2acafc ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bhi.n 2ac6c0 │ │ │ │ + bhi.n 2ac6c8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r6, [r7, #48] @ 0x30 │ │ │ │ + str r2, [r0, #52] @ 0x34 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r2, [r1, #52] @ 0x34 │ │ │ │ + str r6, [r1, #52] @ 0x34 │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r0, r6, #23 │ │ │ │ movs r0, r0 │ │ │ │ str r3, [r5, #92] @ 0x5c │ │ │ │ ldr.w r3, [r4, #128] @ 0x80 │ │ │ │ str r3, [r5, #120] @ 0x78 │ │ │ │ ldr.w r3, [r4, #132] @ 0x84 │ │ │ │ @@ -796406,65 +796406,65 @@ │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ subs r7, #211 @ 0xd3 │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 2ad7f8 │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ - ldrb r4, [r4, r1] │ │ │ │ + ldrb r0, [r5, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r2, r4, #12 │ │ │ │ lsls r0, r7, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r0, [r7, r0] │ │ │ │ + ldrh r4, [r7, r0] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r6, r1] │ │ │ │ + ldrh r4, [r6, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r4, [r4, r7] │ │ │ │ + ldr r0, [r5, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r6, [r7, #52] @ 0x34 │ │ │ │ + ldr r2, [r0, #56] @ 0x38 │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r4, r4, #31 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r2, [r7, r2] │ │ │ │ + ldrb r6, [r7, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r0, r5, #3 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r4, [r1, r2] │ │ │ │ + ldr r0, [r2, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r0, #6 │ │ │ │ movs r0, r0 │ │ │ │ - adds r5, #158 @ 0x9e │ │ │ │ + adds r5, #162 @ 0xa2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ lsrs r4, r1, #25 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r6, [r0, #112] @ 0x70 │ │ │ │ + ldr r2, [r1, #112] @ 0x70 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsb r2, [r1, r7] │ │ │ │ + ldrsb r6, [r1, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stc2l 0, cr0, [r4], #424 @ 0x1a8 │ │ │ │ - ldrsb r6, [r6, r4] │ │ │ │ + stc2l 0, cr0, [r8], #424 @ 0x1a8 │ │ │ │ + ldrsb r2, [r7, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsb r6, [r4, r5] │ │ │ │ + ldrsb r2, [r5, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsb r4, [r2, r5] │ │ │ │ + ldrsb r0, [r3, r5] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strb r0, [r1, r3] │ │ │ │ + strb r4, [r1, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - vld1.8 {d16[3]}, [r4], sl │ │ │ │ - strh r2, [r1, r4] │ │ │ │ + vld1.8 {d16[3]}, [r8], sl │ │ │ │ + strh r6, [r1, r4] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strh.w r0, [r6, sl, lsl #2] │ │ │ │ - strh r6, [r5, r3] │ │ │ │ + strh.w r0, [sl, sl, lsl #2] │ │ │ │ + strh r2, [r6, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - strb.w r0, [sl, sl, lsl #2] │ │ │ │ - strh r2, [r2, r3] │ │ │ │ + strb.w r0, [lr, sl, lsl #2] │ │ │ │ + strh r6, [r2, r3] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf7ee006a │ │ │ │ + @ instruction: 0xf7f2006a │ │ │ │ ldr r2, [sp, #28] │ │ │ │ str.w r2, [r3], #4 │ │ │ │ str r3, [sp, #80] @ 0x50 │ │ │ │ ldr r3, [sp, #100] @ 0x64 │ │ │ │ add.w r8, r8, #1 │ │ │ │ cmp r3, r8 │ │ │ │ ble.w 2ae036 │ │ │ │ @@ -797528,55 +797528,55 @@ │ │ │ │ b.n 2ae15a │ │ │ │ b.n 2ae392 │ │ │ │ ldr r0, [sp, #216] @ 0xd8 │ │ │ │ cmp r0, #0 │ │ │ │ bne.n 2ae2ee │ │ │ │ b.n 2ae15a │ │ │ │ nop │ │ │ │ - ldr r4, [pc, #128] @ (2ae460 ) │ │ │ │ + ldr r4, [pc, #144] @ (2ae470 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf13a006a │ │ │ │ - ldr r3, [pc, #864] @ (2ae748 ) │ │ │ │ + @ instruction: 0xf13e006a │ │ │ │ + ldr r3, [pc, #880] @ (2ae758 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf0f2006a │ │ │ │ - ldr r3, [pc, #712] @ (2ae6b8 ) │ │ │ │ + @ instruction: 0xf0f6006a │ │ │ │ + ldr r3, [pc, #728] @ (2ae6c8 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xf0cc006a │ │ │ │ - ldr r3, [pc, #432] @ (2ae5a8 ) │ │ │ │ + @ instruction: 0xf0d0006a │ │ │ │ + ldr r3, [pc, #448] @ (2ae5b8 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - eor.w r0, r6, #106 @ 0x6a │ │ │ │ - ldr r3, [pc, #312] @ (2ae538 ) │ │ │ │ + eor.w r0, sl, #106 @ 0x6a │ │ │ │ + ldr r3, [pc, #328] @ (2ae548 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - orn r0, r8, #106 @ 0x6a │ │ │ │ - ldr r2, [pc, #352] @ (2ae568 ) │ │ │ │ + orn r0, ip, #106 @ 0x6a │ │ │ │ + ldr r2, [pc, #368] @ (2ae578 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r1, [pc, #568] @ (2ae644 ) │ │ │ │ + ldr r1, [pc, #584] @ (2ae654 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 10, cr0, cr10, cr10, {3} │ │ │ │ - ldr r1, [pc, #456] @ (2ae5dc ) │ │ │ │ + cdp 0, 10, cr0, cr14, cr10, {3} │ │ │ │ + ldr r1, [pc, #472] @ (2ae5ec ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 8, cr0, cr14, cr10, {3} │ │ │ │ - ldr r1, [pc, #344] @ (2ae574 ) │ │ │ │ + cdp 0, 9, cr0, cr2, cr10, {3} │ │ │ │ + ldr r1, [pc, #360] @ (2ae584 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 7, cr0, cr2, cr10, {3} │ │ │ │ - ldr r1, [pc, #232] @ (2ae50c ) │ │ │ │ + cdp 0, 7, cr0, cr6, cr10, {3} │ │ │ │ + ldr r1, [pc, #248] @ (2ae51c ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 5, cr0, cr6, cr10, {3} │ │ │ │ - ldr r1, [pc, #120] @ (2ae4a4 ) │ │ │ │ + cdp 0, 5, cr0, cr10, cr10, {3} │ │ │ │ + ldr r1, [pc, #136] @ (2ae4b4 ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 3, cr0, cr10, cr10, {3} │ │ │ │ - ldr r1, [pc, #8] @ (2ae43c ) │ │ │ │ + cdp 0, 3, cr0, cr14, cr10, {3} │ │ │ │ + ldr r1, [pc, #24] @ (2ae44c ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cdp 0, 1, cr0, cr14, cr10, {3} │ │ │ │ - ldr r0, [pc, #880] @ (2ae7ac ) │ │ │ │ + cdp 0, 2, cr0, cr2, cr10, {3} │ │ │ │ + ldr r0, [pc, #896] @ (2ae7bc ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldcl 0, cr0, [r8, #424]! @ 0x1a8 │ │ │ │ - ldr r0, [pc, #776] @ (2ae74c ) │ │ │ │ + ldcl 0, cr0, [ip, #424]! @ 0x1a8 │ │ │ │ + ldr r0, [pc, #792] @ (2ae75c ) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldcl 0, cr0, [lr, #424] @ 0x1a8 │ │ │ │ + stcl 0, cr0, [r2, #424]! @ 0x1a8 │ │ │ │ lsrs r4, r4, #9 │ │ │ │ movs r0, r0 │ │ │ │ vshr.u16 q8, , #2 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -798414,15 +798414,15 @@ │ │ │ │ cmp r5, r6 │ │ │ │ bne.n 2aeda8 │ │ │ │ b.n 2aedbe │ │ │ │ stc2l 0, cr0, [ip], {119} @ 0x77 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stc2 0, cr0, [lr], #476 @ 0x1dc │ │ │ │ - ldr r6, [sp, #864] @ 0x360 │ │ │ │ + ldr r6, [sp, #880] @ 0x370 │ │ │ │ lsls r2, r5, #1 │ │ │ │ mov r0, r5 │ │ │ │ adds r5, #48 @ 0x30 │ │ │ │ blx 16dbc <__gmpq_clear@plt+0x4> │ │ │ │ cmp r6, r5 │ │ │ │ beq.n 2aedba │ │ │ │ ldr r3, [r5, #8] │ │ │ │ @@ -799463,21 +799463,21 @@ │ │ │ │ sbcs r7, r2 │ │ │ │ pop {r0, r1, r3, r4, r5, r7, pc} │ │ │ │ bls.n 2afab4 │ │ │ │ ldrb r7, [r3, #19] │ │ │ │ subs r5, #219 @ 0xdb │ │ │ │ asrs r0, r1, #9 │ │ │ │ movs r0, r0 │ │ │ │ - subs r1, #166 @ 0xa6 │ │ │ │ + subs r1, #170 @ 0xaa │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r1, #176 @ 0xb0 │ │ │ │ + subs r1, #180 @ 0xb4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r0, #8 │ │ │ │ movs r0, r0 │ │ │ │ - adds r0, #106 @ 0x6a │ │ │ │ + adds r0, #110 @ 0x6e │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r1, [sp, #104] @ 0x68 │ │ │ │ add r3, r1 │ │ │ │ cmp r2, r3 │ │ │ │ it ne │ │ │ │ strne.w r3, [sp, #2228] @ 0x8b4 │ │ │ │ b.w 2ae872 │ │ │ │ @@ -800589,37 +800589,37 @@ │ │ │ │ mov r4, r3 │ │ │ │ mov fp, r9 │ │ │ │ movs r3, #0 │ │ │ │ ldr.w r9, [sp, #40] @ 0x28 │ │ │ │ str r3, [sp, #28] │ │ │ │ b.n 2b0718 │ │ │ │ nop │ │ │ │ - cmp r6, #0 │ │ │ │ + cmp r6, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 2b020c │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r5, #194 @ 0xc2 │ │ │ │ + cmp r5, #198 @ 0xc6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp r5, #54 @ 0x36 │ │ │ │ + cmp r5, #58 @ 0x3a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r6, #100 @ 0x64 │ │ │ │ + subs r6, #104 @ 0x68 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp r4, #152 @ 0x98 │ │ │ │ + cmp r4, #156 @ 0x9c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bne.n 2b0654 │ │ │ │ + bne.n 2b065c │ │ │ │ lsls r2, r5, #1 │ │ │ │ - cmp r4, #110 @ 0x6e │ │ │ │ + cmp r4, #114 @ 0x72 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp r4, #158 @ 0x9e │ │ │ │ + cmp r4, #162 @ 0xa2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - movs r7, #104 @ 0x68 │ │ │ │ + movs r7, #108 @ 0x6c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r4!, {r1, r7} │ │ │ │ + ldmia r4!, {r1, r2, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ addw r0, sp, #2104 @ 0x838 │ │ │ │ blx 16dbc <__gmpq_clear@plt+0x4> │ │ │ │ ldr r3, [sp, #28] │ │ │ │ adds r3, #1 │ │ │ │ str r3, [sp, #28] │ │ │ │ ldr r3, [sp, #44] @ 0x2c │ │ │ │ @@ -801858,167 +801858,167 @@ │ │ │ │ mov.w r3, #0 │ │ │ │ bne.w 2b0ba6 │ │ │ │ ldr r0, [pc, #316] @ (2b15b4 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ b.w 2b0b7e │ │ │ │ nop │ │ │ │ - movs r0, #148 @ 0x94 │ │ │ │ + movs r0, #152 @ 0x98 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r5, r7} │ │ │ │ + stmia r5!, {r1, r4, r5, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - movs r0, #102 @ 0x66 │ │ │ │ + movs r0, #106 @ 0x6a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r5!, {r7} │ │ │ │ + stmia r5!, {r2, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - movs r0, #40 @ 0x28 │ │ │ │ + movs r0, #44 @ 0x2c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r5!, {r1, r6} │ │ │ │ + stmia r5!, {r1, r2, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r6, r6, #7 │ │ │ │ + subs r2, r7, #7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r5!, {r4} │ │ │ │ + stmia r5!, {r2, r4} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r2, r7, #6 │ │ │ │ + subs r6, r7, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r4!, {r2, r4, r6, r7} │ │ │ │ + stmia r4!, {r3, r4, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r0, r2, #6 │ │ │ │ + subs r4, r2, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r4!, {r1, r3, r5, r7} │ │ │ │ + stmia r4!, {r1, r2, r3, r5, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r4, r3, #5 │ │ │ │ + subs r0, r4, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r4!, {r1, r2, r4, r5, r6} │ │ │ │ + stmia r4!, {r1, r3, r4, r5, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r6, r7, #4 │ │ │ │ + subs r2, r0, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r4!, {r3, r4, r6} │ │ │ │ + stmia r4!, {r2, r3, r4, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r6, r1, #4 │ │ │ │ + subs r2, r2, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r4!, {r3, r5} │ │ │ │ + stmia r4!, {r2, r3, r5} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r0, r6, #3 │ │ │ │ + subs r4, r6, #3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r4!, {r1, r3} │ │ │ │ + stmia r4!, {r1, r2, r3} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r2, r2, #3 │ │ │ │ + subs r6, r2, #3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r3!, {r2, r3, r5, r6, r7} │ │ │ │ + stmia r3!, {r4, r5, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r4, r6, #2 │ │ │ │ + subs r0, r7, #2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r3!, {r1, r2, r3, r6, r7} │ │ │ │ + stmia r3!, {r1, r4, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r2, r1, #2 │ │ │ │ + subs r6, r1, #2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r3!, {r2, r5, r7} │ │ │ │ + stmia r3!, {r3, r5, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ bpl.n 2b145c │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - subs r4, r0, #0 │ │ │ │ + subs r0, r1, #0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r3!, {r1, r2, r3, r4} │ │ │ │ + stmia r3!, {r1, r5} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r6, r4, #7 │ │ │ │ + adds r2, r5, #7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r3!, {} │ │ │ │ + stmia r3!, {r2} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r0, r1, #7 │ │ │ │ + adds r4, r1, #7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r2!, {r1, r5, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r2, r5, #6 │ │ │ │ + adds r6, r5, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r2!, {r2, r6, r7} │ │ │ │ + stmia r2!, {r3, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r6, r3, #5 │ │ │ │ + adds r2, r4, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r2!, {r3, r4, r5, r6} │ │ │ │ + stmia r2!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r0, r0, #5 │ │ │ │ + adds r4, r0, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r2!, {r1, r3, r4, r6} │ │ │ │ + stmia r2!, {r1, r2, r3, r4, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r2, r4, #4 │ │ │ │ + adds r6, r4, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r2!, {r2, r3, r4, r5} │ │ │ │ + stmia r2!, {r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r4, r0, #4 │ │ │ │ + adds r0, r1, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r2!, {r1, r2, r3, r4} │ │ │ │ + stmia r2!, {r1, r5} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r6, r7, #2 │ │ │ │ + adds r2, r0, #3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r1!, {r3, r4, r6, r7} │ │ │ │ + stmia r1!, {r2, r3, r4, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r0, r4, #2 │ │ │ │ + adds r4, r4, #2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r1!, {r1, r3, r4, r5, r7} │ │ │ │ + stmia r1!, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r2, r6, #0 │ │ │ │ + adds r6, r6, #0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r1!, {r2, r3, r6} │ │ │ │ + stmia r1!, {r4, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r0, r4, r7 │ │ │ │ + subs r4, r4, r7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r4, r7, r4 │ │ │ │ + subs r0, r0, r5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r0!, {r1, r2, r4, r6} │ │ │ │ + stmia r0!, {r1, r3, r4, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r0, r2, r4 │ │ │ │ + subs r4, r2, r4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r0!, {r1, r3, r5} │ │ │ │ + stmia r0!, {r1, r2, r3, r5} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r2, r5, r3 │ │ │ │ + subs r6, r5, r3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r0!, {r2} │ │ │ │ + stmia r0!, {r3} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - subs r0, r7, r2 │ │ │ │ + subs r4, r7, r2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - adds r6, r5, r7 │ │ │ │ + adds r2, r6, r7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - it eq │ │ │ │ + ite eq │ │ │ │ lsleq r2, r5, #1 │ │ │ │ - adds r2, r0, r7 │ │ │ │ + addne r6, r0, r7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bkpt 0x00dc │ │ │ │ + bkpt 0x00e0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r4, r4, r6 │ │ │ │ + adds r0, r5, r6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bkpt 0x00be │ │ │ │ + bkpt 0x00c2 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r4, r7, r5 │ │ │ │ + adds r0, r0, r6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bkpt 0x0096 │ │ │ │ + bkpt 0x009a │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r6, r3, r5 │ │ │ │ + adds r2, r4, r5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bkpt 0x0078 │ │ │ │ + bkpt 0x007c │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldmia r7!, {r5, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldmia r5, {r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldmia r5, {r1, r2, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bls.n 2b1504 │ │ │ │ + bls.n 2b150c │ │ │ │ lsls r3, r5, #1 │ │ │ │ ldmia r5!, {r1, r2, r4, r6} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bmi.n 2b15ec │ │ │ │ + bmi.n 2b15f4 │ │ │ │ lsls r3, r5, #1 │ │ │ │ ldmia r5, {r1, r2, r3, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldmia r4!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - bcc.n 2b1518 │ │ │ │ + bcc.n 2b1520 │ │ │ │ lsls r3, r5, #1 │ │ │ │ ldr.w r0, [r9, #68] @ 0x44 │ │ │ │ cbz r0, 2b15c8 │ │ │ │ ldr.w r1, [r9, #76] @ 0x4c │ │ │ │ subs r1, r1, r0 │ │ │ │ blx 166d8 │ │ │ │ ldr.w r0, [r9, #64] @ 0x40 │ │ │ │ @@ -802247,25 +802247,25 @@ │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ adds r3, #51 @ 0x33 │ │ │ │ subs r7, #235 @ 0xeb │ │ │ │ ldmia r2!, {r3, r5, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r2, r0, #16 │ │ │ │ + asrs r6, r0, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldmia r1!, {r2, r3, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - asrs r4, r0, #9 │ │ │ │ + asrs r0, r1, #9 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xb760 │ │ │ │ + @ instruction: 0xb764 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - asrs r2, r5, #7 │ │ │ │ + asrs r6, r5, #7 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - @ instruction: 0xb706 │ │ │ │ + @ instruction: 0xb70a │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3456] @ 0xd80 │ │ │ │ ldr r6, [pc, #364] @ (2b19b8 ) │ │ │ │ sub.w sp, sp, #604 @ 0x25c │ │ │ │ @@ -803548,186 +803548,186 @@ │ │ │ │ subs r7, #74 @ 0x4a │ │ │ │ stmia r3!, {r1, r4, r6, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmia r3!, {r1, r3, r4, r5, r7} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - lsrs r2, r7, #22 │ │ │ │ + lsrs r6, r7, #22 │ │ │ │ lsls r5, r5, #1 │ │ │ │ asrs r4, r6, #12 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r6, r3, #20 │ │ │ │ + lsrs r2, r4, #20 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r0, #12 │ │ │ │ + lsrs r4, r0, #12 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add sp, #104 @ 0x68 │ │ │ │ + add sp, #120 @ 0x78 │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmia r2!, {r1, r3, r5} │ │ │ │ lsls r7, r6, #1 │ │ │ │ - lsrs r0, r0, #3 │ │ │ │ + lsrs r4, r0, #3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ bl 1845e2 │ │ │ │ - lsrs r6, r4, #17 │ │ │ │ + lsrs r2, r5, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r6, r6, #16 │ │ │ │ + lsrs r2, r7, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r6, #8 │ │ │ │ + lsrs r6, r6, #8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r7, sp, #304 @ 0x130 │ │ │ │ + add r7, sp, #320 @ 0x140 │ │ │ │ lsls r2, r5, #1 │ │ │ │ lsrs r7, r7, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r5, r7, #2 │ │ │ │ - @ instruction: 0xffff0994 │ │ │ │ + @ instruction: 0xffff0998 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r6, sp, #696 @ 0x2b8 │ │ │ │ + add r6, sp, #712 @ 0x2c8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r6, r6, #5 │ │ │ │ + lsrs r2, r7, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r6, sp, #576 @ 0x240 │ │ │ │ + add r6, sp, #592 @ 0x250 │ │ │ │ lsls r2, r5, #1 │ │ │ │ lsrs r3, r7, #32 │ │ │ │ - vtbx.8 d16, {d15-d18}, d12 │ │ │ │ + @ instruction: 0xffff0b50 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r0, #14 │ │ │ │ + lsrs r0, r1, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r1, #4 │ │ │ │ + lsrs r6, r1, #4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r6, sp, #144 @ 0x90 │ │ │ │ + add r6, sp, #160 @ 0xa0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r4, r5, #3 │ │ │ │ + lsrs r0, r6, #3 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r6, sp, #24 │ │ │ │ + add r6, sp, #40 @ 0x28 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r0, r6, #12 │ │ │ │ + lsrs r4, r6, #12 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r5, #13 │ │ │ │ + lsrs r4, r5, #13 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r3, #2 │ │ │ │ + lsrs r6, r3, #2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r5, sp, #720 @ 0x2d0 │ │ │ │ + add r5, sp, #736 @ 0x2e0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r4, r1, #13 │ │ │ │ + lsrs r0, r2, #13 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r3, #14 │ │ │ │ + lsrs r6, r3, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r1, #1 │ │ │ │ + lsrs r0, r2, #1 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r5, sp, #408 @ 0x198 │ │ │ │ + add r5, sp, #424 @ 0x1a8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r4, r5, #13 │ │ │ │ + lsrs r0, r6, #13 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r6, r3, #14 │ │ │ │ + lsrs r2, r4, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r4, r7, #31 │ │ │ │ + lsrs r0, r0, #32 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r5, sp, #88 @ 0x58 │ │ │ │ + add r5, sp, #104 @ 0x68 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsls r6, r3, #31 │ │ │ │ + lsls r2, r4, #31 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r4, sp, #984 @ 0x3d8 │ │ │ │ + add r4, sp, #1000 @ 0x3e8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r2, r2, #13 │ │ │ │ + lsrs r6, r2, #13 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r6, #14 │ │ │ │ + lsrs r4, r6, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r6, r1, #30 │ │ │ │ + lsls r2, r2, #30 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r4, sp, #672 @ 0x2a0 │ │ │ │ + add r4, sp, #688 @ 0x2b0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r6, r1, #14 │ │ │ │ + lsrs r2, r2, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r6, r2, #16 │ │ │ │ + lsrs r2, r3, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r2, r0, #29 │ │ │ │ + lsls r6, r0, #29 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r4, sp, #376 @ 0x178 │ │ │ │ + add r4, sp, #392 @ 0x188 │ │ │ │ lsls r2, r5, #1 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│ │ │ + lsrs r0, r5, #19 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r6, r5, #20 │ │ │ │ + lsrs r2, r6, #20 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r4, r5, #17 │ │ │ │ + lsls r0, r6, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r1, sp, #544 @ 0x220 │ │ │ │ + add r1, sp, #560 @ 0x230 │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r2, [pc, #880] @ (2b2a98 ) │ │ │ │ movs r3, #0 │ │ │ │ ldr r1, [pc, #880] @ (2b2a9c ) │ │ │ │ strd r0, r0, [sp] │ │ │ │ add r2, pc │ │ │ │ strd r3, r3, [sp, #8] │ │ │ │ @@ -804051,114 +804051,114 @@ │ │ │ │ blx 15fa8 │ │ │ │ mov r0, r5 │ │ │ │ blx 16c98 , std::allocator >::_M_dispose()@plt> │ │ │ │ b.n 2b2a4a │ │ │ │ ldr r1, [r4, #12] │ │ │ │ blx 166d8 │ │ │ │ b.n 2b2300 │ │ │ │ - lsrs r2, r7, #13 │ │ │ │ + lsrs r6, r7, #13 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r7, #14 │ │ │ │ + lsrs r0, r0, #15 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r4, r2, #10 │ │ │ │ + lsls r0, r3, #10 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r7, pc, #704 @ (adr r7, 2b2d68 ) │ │ │ │ + add r7, pc, #720 @ (adr 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(adr r6, 2b2eb0 ) │ │ │ │ + add r6, pc, #1000 @ (adr r6, 2b2ec0 ) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldmia r0!, {r1, r3, r4, r7} │ │ │ │ + ldmia r0!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - lsrs r2, r5, #16 │ │ │ │ + lsrs r6, r5, #16 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r6, r7, #17 │ │ │ │ + lsrs r2, r0, #18 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r0, r3, #6 │ │ │ │ + lsls r4, r3, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r6, pc, #720 @ (adr r6, 2b2dbc ) │ │ │ │ + add r6, pc, #736 @ (adr r6, 2b2dcc ) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r0, r4, #17 │ │ │ │ + lsrs r4, r4, #17 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r2, r6, #18 │ │ │ │ + lsrs r6, r6, #18 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r4, r2, #5 │ │ │ │ + lsls r0, r3, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - add r6, pc, #448 @ (adr r6, 2b2cbc ) │ │ │ │ + add r6, pc, #464 @ (adr r6, 2b2ccc ) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r2, r2, #18 │ │ │ │ + lsrs r6, r2, #18 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r0, r3, #19 │ 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│ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 2b1d58 │ │ │ │ @@ -804179,16 +804179,16 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - cdp2 0, 5, cr0, cr4, cr12, {3} │ │ │ │ - add r3, pc, #448 @ (adr r3, 2b2d70 ) │ │ │ │ + cdp2 0, 5, cr0, cr8, cr12, {3} │ │ │ │ + add r3, pc, #464 @ (adr r3, 2b2d80 ) │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ subs.w r8, r2, r1 │ │ │ │ it eq │ │ │ │ @@ -807177,15 +807177,15 @@ │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [sp, #56] @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ str r7, [sp, #232] @ 0xe8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - vext.8 q0, q3, q14, #0 │ │ │ │ + vext.8 q0, q5, q14, #0 │ │ │ │ @ instruction: 0xb844 │ │ │ │ lsls r7, r6, #1 │ │ │ │ str r7, [sp, #48] @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ @@ -807926,15 +807926,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ str r0, [sp, #424] @ 0x1a8 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrh r0, [r6, #48] @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrh r0, [r3, #48] @ 0x30 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - ldr r2, [sp, #152] @ 0x98 │ │ │ │ + ldr r2, [sp, #168] @ 0xa8 │ │ │ │ lsls r3, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3792] @ 0xed0 │ │ │ │ ldr r5, [pc, #496] @ (2b5578 ) │ │ │ │ @@ -810273,15 +810273,15 @@ │ │ │ │ blx 166d8 │ │ │ │ blx 16ce4 <__cxa_rethrow@plt> │ │ │ │ ldr r0, [pc, #12] @ (2b6f30 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ - ldrb r6, [r2, #4] │ │ │ │ + ldrb r2, [r3, #4] │ │ │ │ lsls r3, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3872] @ 0xf20 │ │ │ │ ldr.w r4, [pc, #2240] @ 2b7808 │ │ │ │ mov sl, r3 │ │ │ │ @@ -811190,23 +811190,23 @@ │ │ │ │ b.n 2b772a │ │ │ │ strb r0, [r7, #7] │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r6, [r3, #108] @ 0x6c │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r4, r7} │ │ │ │ + stmia r4!, {r2, r4, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrh r6, [r3, #40] @ 0x28 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r4, [r4, #60] @ 0x3c │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r2, [r5, #56] @ 0x38 │ │ │ │ lsls r7, r6, #1 │ │ │ │ - stmia r4!, {r1, r2, r5} │ │ │ │ + stmia r4!, {r1, r3, r5} │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrh r4, [r6, #36] @ 0x24 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r2, [r7, #52] @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldr r4, [r0, #52] @ 0x34 │ │ │ │ lsls r7, r6, #1 │ │ │ │ @@ -812858,15 +812858,15 @@ │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrsh r2, [r6, r0] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrh r6, [r1, r5] │ │ │ │ lsls r7, r6, #1 │ │ │ │ - cbz r2, 2b88aa │ │ │ │ + cbz r6, 2b88aa │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrb r2, [r3, #17] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrh r2, [r4, r4] │ │ │ │ lsls r7, r6, #1 │ │ │ │ ldrh r6, [r2, r2] │ │ │ │ lsls r7, r6, #1 │ │ │ │ @@ -819598,23 +819598,23 @@ │ │ │ │ bne.n 2bccb8 │ │ │ │ b.n 2bcca4 │ │ │ │ ldr r3, [sp, #408] @ 0x198 │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 2bccaa │ │ │ │ b.n 2bc756 │ │ │ │ nop │ │ │ │ - strb r6, [r6, #11] │ │ │ │ + strb r2, [r7, #11] │ │ │ │ lsls r4, r5, #1 │ │ │ │ subs r3, #130 @ 0x82 │ │ │ │ lsls r7, r6, #1 │ │ │ │ subs r4, r0, r1 │ │ │ │ lsls r7, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strb r4, [r7, #10] │ │ │ │ + strb r0, [r0, #11] │ │ │ │ lsls r4, r5, #1 │ │ │ │ subs r3, #72 @ 0x48 │ │ │ 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(2bf798 ) │ │ │ │ add r0, pc │ │ │ │ bx lr │ │ │ │ - adds r0, #92 @ 0x5c │ │ │ │ + adds r0, #96 @ 0x60 │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r0, #0 │ │ │ │ bx lr │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ bx lr │ │ │ │ nop │ │ │ │ @@ -828525,249 +828525,249 @@ │ │ │ │ mov r1, r7 │ │ │ │ mov r0, r8 │ │ │ │ blx 163b8 │ │ │ │ ldr r1, [pc, #476] @ (2c29ac ) │ │ │ │ add r1, pc │ │ │ │ bl 2a2dfc │ │ │ │ b.n 2c21c8 │ │ │ │ - subs r6, r4, #2 │ │ │ │ + subs r2, r5, #2 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r6, [sp, #512] @ 0x200 │ │ │ │ + ldr r6, [sp, #528] @ 0x210 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - subs r2, r6, #1 │ │ │ │ + subs r6, r6, #1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r0, r4, #1 │ │ │ │ + subs r4, r4, #1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r2, r2, #1 │ │ │ │ + subs r6, r2, #1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r0, r2, #1 │ │ │ │ + subs r4, r2, #1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r2, r6, #0 │ │ │ │ + subs r6, r6, #0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r0, #242 @ 0xf2 │ │ │ │ + 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r5, #31 │ │ │ │ + asrs r2, r6, #31 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r6, r4, #31 │ │ │ │ + asrs r2, r5, #31 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r4, #31 │ │ │ │ + asrs r0, r5, #31 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r4, r3, r3 │ │ │ │ + subs r0, r4, r3 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r7, #30 │ │ │ │ + asrs r0, r0, #31 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r2, r2, #30 │ │ │ │ + asrs r6, r2, #30 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r0, #30 │ │ │ │ + asrs r0, r1, #30 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - subs r0, r7, r1 │ │ │ │ + subs r4, r7, r1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - movs r6, #98 @ 0x62 │ │ │ │ + movs r6, #102 @ 0x66 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r2, r7, #27 │ │ │ │ + asrs r6, r7, #27 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r6, [sp, #848] @ 0x350 │ │ │ │ + str r6, [sp, #864] @ 0x360 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r2, r1, #27 │ │ │ │ + asrs r6, r1, #27 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r6, r6, #26 │ │ │ │ + asrs r2, r7, #26 │ │ │ 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#21 │ │ │ │ + asrs r0, r7, #21 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r6, r2, #21 │ │ │ │ + asrs r2, r3, #21 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r5, #19 │ │ │ │ + asrs r0, r6, #19 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r4, [sp, #784] @ 0x310 │ │ │ │ + str r4, [sp, #800] @ 0x320 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r6, r6, #18 │ │ │ │ + asrs r2, r7, #18 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r4, #18 │ │ │ │ + asrs r0, r5, #18 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r6, r2, #18 │ │ │ │ + asrs r2, r3, #18 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r2, #18 │ │ │ │ + asrs r0, r3, #18 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r6, r6, #17 │ │ │ │ + asrs r2, r7, #17 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r4, r1, #16 │ │ │ │ + asrs r0, r2, #16 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - str r3, [sp, #912] @ 0x390 │ │ │ │ + str r3, [sp, #928] @ 0x3a0 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - asrs r0, r3, #15 │ │ │ │ + asrs r4, r3, #15 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - asrs r2, r4, #15 │ │ │ │ + asrs r6, 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[r3], #4 │ │ │ │ cmp r3, r5 │ │ │ │ bne.n 2c41e6 │ │ │ │ b.n 2c4198 │ │ │ │ ldr r0, [pc, #4] @ (2c41fc ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - @ instruction: 0xf63e006b │ │ │ │ + movw r0, #10347 @ 0x286b │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldrd r4, r5, [r0, #68] @ 0x44 │ │ │ │ sub sp, #12 │ │ │ │ ldr.w r3, [r1, #128] @ 0x80 │ │ │ │ @@ -831307,15 +831307,15 @@ │ │ │ │ cmp r3, r5 │ │ │ │ bne.n 2c42ec │ │ │ │ b.n 2c429e │ │ │ │ ldr r0, [pc, #8] @ (2c4304 ) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - @ instruction: 0xf538006b │ │ │ │ + @ instruction: 0xf53c006b │ │ │ │ add.w r2, r0, #12 │ │ │ │ mov r3, r0 │ │ │ │ ldr r0, [r0, #4] │ │ │ │ cmp r0, r2 │ │ │ │ beq.n 2c4336 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -833113,17 +833113,17 @@ │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ ldr.w r3, [r4, #352] @ 0x160 │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ str.w r2, [r3, r5, lsl #2] │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - b.n 2c5a3c │ │ │ │ + b.n 2c5a44 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - add.w r0, lr, #108 @ 0x6c │ │ │ │ + adds.w r0, r2, #108 @ 0x6c │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r0 │ │ │ │ mov r5, r1 │ │ │ │ ldr r1, [pc, #52] @ (2c5670 ) │ │ │ │ @@ -833140,17 +833140,17 @@ │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ ldr.w r3, [r4, #364] @ 0x16c │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ str.w r2, [r3, r5, lsl #2] │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - b.n 2c59ec │ │ │ │ + b.n 2c59f4 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - @ instruction: 0xf0be006c │ │ │ │ + @ instruction: 0xf0c2006c │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r0 │ │ │ │ mov r5, r1 │ │ │ │ ldr r1, [pc, #52] @ (2c56c0 ) │ │ │ │ @@ -833167,17 +833167,17 @@ │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ ldr.w r3, [r4, #400] @ 0x190 │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ str.w r2, [r3, r5, lsl #2] │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - b.n 2c599c │ │ │ │ + b.n 2c59a4 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - orn r0, lr, #108 @ 0x6c │ │ │ │ + orns r0, r2, #108 @ 0x6c │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r0 │ │ │ │ mov r5, r1 │ │ │ │ ldr r1, [pc, #52] @ (2c5710 ) │ │ │ │ @@ -833194,17 +833194,17 @@ │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ ldr.w r3, [r4, #412] @ 0x19c │ │ │ │ mov.w r2, #4294967295 @ 0xffffffff │ │ │ │ str.w r2, [r3, r5, lsl #2] │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ nop │ │ │ │ - b.n 2c594c │ │ │ │ + b.n 2c5954 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ands.w r0, lr, #108 @ 0x6c │ │ │ │ + bic.w r0, r2, #108 @ 0x6c │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [r0, #68] @ 0x44 │ │ │ │ cbz r0, 2c5734 │ │ │ │ @@ -835099,25 +835099,25 @@ │ │ │ │ add r4, r3 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ bic.w r3, r3, #260 @ 0x104 │ │ │ │ orr.w r3, r3, #4 │ │ │ │ str r3, [r4, #12] │ │ │ │ pop {r3, r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - ldmia r2!, {r7} │ │ │ │ + ldmia r2, {r2, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cmp r7, #94 @ 0x5e │ │ │ │ + cmp r7, #98 @ 0x62 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r2, [r4, #10] │ │ │ │ + strh r6, [r4, #10] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r2!, {r3, r7} │ │ │ │ + ldmia r2, {r2, r3, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bls.n 2c6e78 │ │ │ │ + bls.n 2c6e80 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r4, [r7, #26] │ │ │ │ + strh r0, [r0, #28] │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r1, [pc, #156] @ (2c6f24 ) │ │ │ │ add.w r4, r0, #80 @ 0x50 │ │ │ │ @@ -835177,25 +835177,25 @@ │ │ │ │ add r4, r3 │ │ │ │ ldr r3, [r4, #12] │ │ │ │ bic.w r3, r3, #260 @ 0x104 │ │ │ │ orr.w r3, r3, #4 │ │ │ │ str r3, [r4, #12] │ │ │ │ pop {r3, r4, r5, r6, r7, pc} │ │ │ │ nop │ │ │ │ - ldmia r1!, {r2, r3, r4, r5, r7} │ │ │ │ + ldmia r1!, {r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cmp r6, #154 @ 0x9a │ │ │ │ + cmp r6, #158 @ 0x9e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - strh r6, [r3, #4] │ │ │ │ + strh r2, [r4, #4] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r1!, {r2, r6, r7} │ │ │ │ + ldmia r1!, {r3, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bhi.n 2c6fb4 │ │ │ │ + bhi.n 2c6fbc │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r0, [r7, #20] │ │ │ │ + strh r4, [r7, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ mov fp, r3 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -835377,43 +835377,43 @@ │ │ │ │ ldr r2, [sp, #4] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r2, r5 │ │ │ │ bne.n 2c703a │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ nop │ │ │ │ - ldmia r1!, {r2, r3, r5} │ │ │ │ + ldmia r1!, {r4, r5} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r2!, {r1} │ │ │ │ + ldmia r2, {r1, r2} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r1!, {r2, r5} │ │ │ │ + ldmia r1!, {r3, r5} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r1!, {r2} │ │ │ │ + ldmia r1!, {r3} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r1, {r1, r2, r4, r6, r7} │ │ │ │ + ldmia r1, {r1, r3, r4, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r5, r6, r7} │ │ │ │ + ldmia r0!, {r1, r3, r5, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r4, r6, r7} │ │ │ │ + ldmia r0!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldmia r0!, {r3, r4, r6, r7} │ │ │ │ + ldmia r0!, {r2, r3, r4, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - @ instruction: 0x47da │ │ │ │ + @ instruction: 0x47de │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bvs.n 2c7134 │ │ │ │ + bvs.n 2c713c │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r4} │ │ │ │ + ldmia r0!, {r1, r3, r4} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r7!, {r1, r2, r5, r6, r7} │ │ │ │ + stmia r7!, {r1, r3, r5, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r7!, {r5, r6, r7} │ │ │ │ + stmia r7!, {r2, r5, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - mov sl, sp │ │ │ │ + mov lr, sp │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bpl.n 2c7168 │ │ │ │ + bvs.n 2c7170 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ mov fp, r3 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -835595,43 +835595,43 @@ │ │ │ │ ldr r2, [sp, #4] │ │ │ │ ldr r3, [sp, #12] │ │ │ │ cmp r2, r5 │ │ │ │ bne.n 2c726a │ │ │ │ add sp, #36 @ 0x24 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ nop │ │ │ │ - stmia r6!, {r2, r3, r4, r5, r6, r7} │ │ │ │ + stmia r7!, {} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r7!, {r1, r4, r6, r7} │ │ │ │ + stmia r7!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r6!, {r2, r4, r5, r6, r7} │ │ │ │ + stmia r6!, {r3, r4, r5, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r6!, {r2, r4, r6, r7} │ │ │ │ + stmia r6!, {r3, r4, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r7!, {r1, r2, r5, r7} │ │ │ │ + stmia r7!, {r1, r3, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r6!, {r1, r2, r4, r5, r7} │ │ │ │ + stmia r6!, {r1, r3, r4, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r6!, {r1, r2, r5, r7} │ │ │ │ + stmia r6!, {r1, r3, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r6!, {r3, r5, r7} │ │ │ │ + stmia r6!, {r2, r3, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cmp sl, r5 │ │ │ │ + cmp lr, r5 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bmi.n 2c7304 │ │ │ │ + bmi.n 2c730c │ │ │ │ lsls r4, r5, #1 │ │ │ │ - stmia r5!, {r1, r2, r5, r6, r7} │ │ │ │ + stmia r5!, {r1, r3, r5, r6, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r5!, {r1, r2, r4, r5, r7} │ │ │ │ + stmia r5!, {r1, r3, r4, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - stmia r5!, {r4, r5, r7} │ │ │ │ + stmia r5!, {r2, r4, r5, r7} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - add sl, r7 │ │ │ │ + add lr, r7 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bcc.n 2c7338 │ │ │ │ + bcc.n 2c7340 │ │ │ │ lsls r4, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r7, [r0, #64] @ 0x40 │ │ │ │ mov r9, r0 │ │ │ │ @@ -839856,33 +839856,33 @@ │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ b.n 2ca210 │ │ │ │ mov r1, r8 │ │ │ │ movs r2, #1 │ │ │ │ mov r0, r4 │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ b.n 2ca274 │ │ │ │ - str r6, [sp, #960] @ 0x3c0 │ │ │ │ + str r6, [sp, #976] @ 0x3d0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r7, [sp, #536] @ 0x218 │ │ │ │ + str r7, [sp, #552] @ 0x228 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r6, [sp, #592] @ 0x250 │ │ │ │ + str r6, [sp, #608] @ 0x260 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r6, [sp, #656] @ 0x290 │ │ │ │ + str r6, [sp, #672] @ 0x2a0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r6, [sp, #536] @ 0x218 │ │ │ │ + str r6, [sp, #552] @ 0x228 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r6, [sp, #456] @ 0x1c8 │ │ │ │ + str r6, [sp, #472] @ 0x1d8 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r7, [sp, #160] @ 0xa0 │ │ │ │ + str r7, [sp, #176] @ 0xb0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r6, [sp, #192] @ 0xc0 │ │ │ │ + str r6, [sp, #208] @ 0xd0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r6, [sp, #248] @ 0xf8 │ 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[sp, #432] @ 0x1b0 │ │ │ │ + str r5, [sp, #448] @ 0x1c0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r5, [sp, #312] @ 0x138 │ │ │ │ + str r5, [sp, #328] @ 0x148 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r5, [sp, #232] @ 0xe8 │ │ │ │ + str r5, [sp, #248] @ 0xf8 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r5, [sp, #960] @ 0x3c0 │ │ │ │ + str r5, [sp, #976] @ 0x3d0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r4, [sp, #992] @ 0x3e0 │ │ │ │ + str r4, [sp, #1008] @ 0x3f0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r5, [sp, #24] │ │ │ │ + str r5, [sp, #40] @ 0x28 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r4, [sp, #944] @ 0x3b0 │ │ │ │ + str r4, [sp, #960] @ 0x3c0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r6, [pc, #188] @ (2ca4d4 ) │ │ │ │ mov r4, r0 │ │ │ │ @@ -845257,38 +845257,38 @@ │ │ │ │ ldr r1, [pc, #64] @ (2cddf4 ) │ │ │ │ movs r2, #3 │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& 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lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r1, r2] │ │ │ │ + ldrh r2, [r2, r2] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrh r0, [r4, r4] │ │ │ │ + ldrh r4, [r4, r4] │ │ │ │ lsls r3, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ ldr.w r5, [r0, #492] @ 0x1ec │ │ │ │ @@ -845484,38 +845484,38 @@ │ │ │ │ ldr r1, [pc, #64] @ (2ce06c ) │ │ │ │ movs r2, #3 │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ strd r3, r3, [r5, #436] @ 0x1b4 │ │ │ │ b.n 2cdf6c │ │ │ │ - ldrh r2, [r4, r1] │ │ │ │ + ldrh r6, [r4, r1] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bls.n 2ce110 │ │ │ │ + bls.n 2ce118 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r6, [r7, r0] │ │ │ │ + ldrh r2, [r0, r1] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - b.n 2ce0dc │ │ │ │ + b.n 2ce0e4 │ │ │ │ lsls r0, r5, #1 │ │ │ │ - ldr r6, [r2, r6] │ │ │ │ + ldr r2, [r3, r6] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - @ instruction: 0xf3a6006b │ │ │ │ - ldr r6, [r7, r1] │ │ │ │ + @ instruction: 0xf3aa006b │ │ │ │ + ldr r2, [r0, r2] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r6, [r7, r1] │ │ │ │ + ldr r2, [r0, r2] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r2, [r0, #120] @ 0x78 │ │ │ │ + str r6, [r0, #120] @ 0x78 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrsb r4, [r6, r7] │ │ │ │ + ldrsb r0, [r7, r7] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bvc.n 2ce00c │ │ │ │ + bvc.n 2ce014 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r6, [r2, r0] │ │ │ │ + ldr r2, [r3, r0] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r0, [r5, r2] │ │ │ │ + ldr r4, [r5, r2] │ │ │ │ lsls r3, r5, #1 │ │ │ │ ldr.w r3, [r0, #320] @ 0x140 │ │ │ │ adds r3, #2 │ │ │ │ beq.n 2ce122 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -845604,35 +845604,35 @@ │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ b.n 2ce0e4 │ │ │ │ movs r2, #4 │ │ │ │ mov r1, r3 │ │ │ │ add.w r0, r4, #40 @ 0x28 │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ b.n 2ce0e4 │ │ │ │ - ldr r2, [r1, r1] │ │ │ │ + ldr r6, [r1, r1] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r2, [r0, r1] │ │ │ │ + ldr r6, [r0, r1] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r4, [r2, #100] @ 0x64 │ │ │ │ + str r0, [r3, #100] @ 0x64 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r2, [r5, r0] │ │ │ │ + ldr r6, [r5, r0] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r6, [r3, r0] │ │ │ │ + ldr r2, [r4, r0] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r4, [r5, #96] @ 0x60 │ │ │ │ + str r0, [r6, #96] @ 0x60 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r6, [r3, r0] │ │ │ │ + ldr r2, [r4, r0] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrsb r6, [r6, r7] │ │ │ │ + ldrsb r2, [r7, r7] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrsb r0, [r1, r7] │ │ │ │ + ldrsb r4, [r1, r7] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bvs.n 2ce0c4 │ │ │ │ + bvs.n 2ce0cc │ │ │ │ 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│ │ │ lsls r3, r5, #1 │ │ │ │ - str r0, [r0, #80] @ 0x50 │ │ │ │ + str r4, [r0, #80] @ 0x50 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrsb r2, [r6, r3] │ │ │ │ + ldrsb r6, [r6, r3] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrsb r2, [r1, r3] │ │ │ │ + ldrsb r6, [r1, r3] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrsb r4, [r3, r2] │ │ │ │ + ldrsb r0, [r4, r2] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bpl.n 2ce398 │ │ │ │ + bpl.n 2ce3a0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrsb r6, [r0, r2] │ │ │ │ + ldrsb r2, [r1, r2] │ │ │ │ lsls r3, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov r5, r0 │ │ │ │ ldr.w lr, [r3] │ │ │ │ vpush {d8} │ │ │ │ sub sp, #28 │ │ │ │ mov r0, r1 │ │ │ │ @@ -846972,131 +846972,131 @@ │ │ │ │ add r1, pc │ │ │ │ bl 2a2dfc │ │ │ │ ldr r1, [pc, #240] @ (2cf1e0 ) │ │ │ │ mov r0, r6 │ │ │ │ add r1, pc │ │ │ │ bl 2a2dfc │ │ │ │ b.n 2cea5c │ │ │ │ - ldr r7, [pc, #152] @ (2cf194 ) │ │ │ │ + ldr r7, [pc, #168] @ (2cf1a4 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r7, [pc, #816] @ (2cf430 ) │ │ │ │ + ldr r7, [pc, #832] @ (2cf440 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r7, [pc, #24] @ (2cf11c ) │ │ │ │ + ldr r7, [pc, #40] @ (2cf12c ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r7, [pc, #400] @ (2cf298 ) │ │ │ │ + ldr r7, [pc, #416] @ (2cf2a8 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r6, [pc, #688] @ (2cf3bc ) │ │ │ │ + ldr r6, [pc, #704] @ (2cf3cc ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r7, [pc, #488] @ (2cf2f8 ) │ │ │ │ + ldr r7, [pc, #504] @ (2cf308 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r6, [pc, #720] @ (2cf3e4 ) │ │ │ │ + ldr r6, [pc, #736] @ (2cf3f4 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r6, [pc, #464] @ (2cf2e8 ) │ │ │ │ + ldr r6, [pc, #480] @ (2cf2f8 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r6, [pc, #1016] @ (2cf514 ) │ │ │ │ + ldr r7, [pc, #8] @ (2cf124 ) │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrb r2, [r0, r3] │ │ │ │ + ldrb r6, [r0, r3] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r5, [pc, #544] @ (2cf344 ) │ │ │ │ + ldr r5, [pc, #560] @ (2cf354 ) │ │ │ │ lsls r3, r5, #1 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│ │ │ │ + ldr??.w r0, [r0, #106] @ 0x6a │ │ │ │ + ldrsh.w r0, [ip, #106] @ 0x6a │ │ │ │ + ldrsb.w r0, [r4, #106] @ 0x6a │ │ │ │ + ldrb r2, [r4, #1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r5, [pc, #396] @ (2d4184 ) │ │ │ │ sub sp, #12 │ │ │ │ @@ -854183,33 +854183,33 @@ │ │ │ │ mov r1, r5 │ │ │ │ add.w r0, r4, #80 @ 0x50 │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ b.n 2d40ee │ │ │ │ nop │ │ │ │ add r1, pc, #296 @ (adr r1, 2d42b0 ) │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb.w r0, [r6, #106] @ 0x6a │ │ │ │ - ldrsh.w r0, [ip, sl, lsl #2] │ │ │ │ - ldr.w r0, [r0, #106] @ 0x6a │ │ │ │ - ldrsb.w r0, [r0, sl, lsl #2] │ │ │ │ + ldrb.w r0, [sl, #106] @ 0x6a │ │ │ │ + vst4.16 {d16-d19}, [r0 :128], sl │ │ │ │ + ldr.w r0, [r4, #106] @ 0x6a │ │ │ │ + ldrsb.w r0, [r4, sl, lsl #2] │ │ │ │ adds r4, r1, #5 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh.w r0, [r8, sl, lsl #2] │ │ │ │ - ldrh.w r0, [lr, sl, lsl #2] │ │ │ │ - lsls r0, r1, #25 │ │ │ │ + ldrh.w r0, [ip, sl, lsl #2] │ │ │ │ + str.w r0, [r2, sl, lsl #2] │ │ │ │ + lsls r4, r1, #25 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldrb.w r0, [lr, sl, lsl #2] │ │ │ │ - ldrb.w r0, [r4, sl, lsl #2] │ │ │ │ - lsls r2, r4, #24 │ │ │ │ + strh.w r0, [r2, sl, lsl #2] │ │ │ │ + ldrb.w r0, [r8, sl, lsl #2] │ │ │ │ + lsls r6, r4, #24 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrb.w r0, [r4, sl, lsl #2] │ │ │ │ - @ instruction: 0xf7ec006a │ │ │ │ - @ instruction: 0xf7d8006a │ │ │ │ - @ instruction: 0xf7b0006a │ │ │ │ - strb r6, [r7, #25] │ │ │ │ + ldrb.w r0, [r8, sl, lsl #2] │ │ │ │ + @ instruction: 0xf7f0006a │ │ │ │ + @ instruction: 0xf7dc006a │ │ │ │ + @ instruction: 0xf7b4006a │ │ │ │ + strb r2, [r0, #26] │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ mov r4, r0 │ │ │ │ @@ -858071,15 +858071,15 @@ │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r0, [r0, #31] │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r4, [r2, #30] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - beq.n 2d6a34 │ │ │ │ + beq.n 2d6a3c │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r0, [sp, #624] @ 0x270 │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r4, [r4, #29] │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -858147,15 +858147,15 @@ │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r6, [r7, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r4, [r2, #27] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r7!, {r4, r6} │ │ │ │ + ldmia r7!, {r2, r4, r6} │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r7, [sp, #880] @ 0x370 │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r2, [r4, #26] │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -858225,15 +858225,15 @@ │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r0, [r7, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r4, [r1, #24] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r6!, {r3, r7} │ │ │ │ + ldmia r6!, {r2, r3, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r7, [sp, #80] @ 0x50 │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r2, [r3, #23] │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -858367,15 +858367,15 @@ │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r6, [r7, #20] │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r4, [r7, #18] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r5, {r3, r4, r5} │ │ │ │ + ldmia r5, {r2, r3, r4, r5} │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r5, [sp, #792] @ 0x318 │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r6, [r1, #18] │ │ │ │ lsls r5, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -858648,15 +858648,15 @@ │ │ │ │ nop │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r2, [r5, #16] │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r2, [r0, #11] │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldmia r3!, {r1, r4} │ │ │ │ + ldmia r3!, {r1, r2, r4} │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r3, [sp, #640] @ 0x280 │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r0, [r5, #9] │ │ │ │ lsls r5, r6, #1 │ │ │ │ strb r0, [r6, #8] │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -861591,15 +861591,15 @@ │ │ │ │ blx 16e20 <__cxa_free_exception@plt> │ │ │ │ b.n 2d8c7c │ │ │ │ nop │ │ │ │ lsls r0, r5, #29 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r7, #21 │ │ │ │ movs r0, r0 │ │ │ │ - add r5, sp, #704 @ 0x2c0 │ │ │ │ + add r5, sp, #720 @ 0x2d0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ subs r0, r6, #0 │ │ │ │ movs r0, r0 │ │ │ │ strb r4, [r6, r3] │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @@ -862831,15 +862831,15 @@ │ │ │ │ cmp r5, #0 │ │ │ │ bne.n 2d99fa , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0xc42> │ │ │ │ b.n 2d9a02 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0xc4a> │ │ │ │ ldr r0, [pc, #8] @ (2d9a2c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0xc74>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - ldr r6, [pc, #16] @ (2d9a40 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0xc88>) │ │ │ │ + ldr r6, [pc, #32] @ (2d9a50 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0xc98>) │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldrd r4, r5, [r0] │ │ │ │ mov r6, r0 │ │ │ │ @@ -863361,15 +863361,15 @@ │ │ │ │ cmp r5, #0 │ │ │ │ bne.n 2d9f4e , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1196> │ │ │ │ b.n 2d9f56 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x119e> │ │ │ │ ldr r0, [pc, #8] @ (2d9f80 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x11c8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - ldr r0, [pc, #704] @ (2da244 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x148c>) │ │ │ │ + ldr r0, [pc, #720] @ (2da254 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x149c>) │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ cmp r2, #99 @ 0x63 │ │ │ │ mov r8, r0 │ │ │ │ add.w r7, r1, r3 │ │ │ │ bls.n 2d9ff2 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x123a> │ │ │ │ ldr r6, [pc, #100] @ (2d9ff8 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1240>) │ │ │ │ @@ -863402,17 +863402,17 @@ │ │ │ │ add r1, pc │ │ │ │ ldrh.w r2, [r1, r2, lsl #1] │ │ │ │ strh.w r2, [lr, #-2] │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ mov lr, r7 │ │ │ │ b.n 2d9fc0 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1208> │ │ │ │ nop │ │ │ │ - ldr r2, [sp, #408] @ 0x198 │ │ │ │ + ldr r2, [sp, #424] @ 0x1a8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r2, [sp, #128] @ 0x80 │ │ │ │ + ldr r2, [sp, #144] @ 0x90 │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ cmp r2, #100 @ 0x64 │ │ │ │ sub sp, #12 │ │ │ │ ldr r4, [sp, #48] @ 0x30 │ │ │ │ add.w r6, r1, r4 │ │ │ │ sbcs.w r1, r3, #0 │ │ │ │ @@ -863473,17 +863473,17 @@ │ │ │ │ subs r3, r5, #2 │ │ │ │ strd r3, r6, [r0] │ │ │ │ add r1, pc │ │ │ │ ldrh.w r2, [r1, r2, lsl #1] │ │ │ │ strh.w r2, [r5, #-2] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldr r1, [sp, #840] @ 0x348 │ │ │ │ + ldr r1, [sp, #856] @ 0x358 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r1, [sp, #256] @ 0x100 │ │ │ │ + ldr r1, [sp, #272] @ 0x110 │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r5, [pc, #372] @ (2da260 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x14a8>) │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ @@ -863627,31 +863627,31 @@ │ │ │ │ b.n 2da23a , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1482> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ eors r6, r2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r7, [sp, #224] @ 0xe0 │ │ │ │ + str r7, [sp, #240] @ 0xf0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r0, [sp, #40] @ 0x28 │ │ │ │ + ldr r0, [sp, #56] @ 0x38 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r7, [sp, #104] @ 0x68 │ │ │ │ + str r7, [sp, #120] @ 0x78 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r7, [sp, #184] @ 0xb8 │ │ │ │ + str r7, [sp, #200] @ 0xc8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r7, [sp, #0] │ │ │ │ + str r7, [sp, #16] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r6, [sp, #984] @ 0x3d8 │ │ │ │ + str r6, [sp, #1000] @ 0x3e8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - asrs r4, r1, #24 │ │ │ │ + asrs r0, r2, #24 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r6, [sp, #808] @ 0x328 │ │ │ │ + str r6, [sp, #824] @ 0x338 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r5, pc, #120 @ (adr r5, 2da304 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x154c>) │ │ │ │ + add r5, pc, #136 @ (adr r5, 2da314 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x155c>) │ │ │ │ lsls r3, r5, #1 │ │ │ │ subs r7, #40 @ 0x28 │ │ │ │ lsls r5, r6, #1 │ │ │ │ subs r7, #4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -863799,31 +863799,31 @@ │ │ │ │ b.n 2da3f2 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x163a> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ subs r6, #158 @ 0x9e │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r5, [sp, #512] @ 0x200 │ │ │ │ + str r5, [sp, #528] @ 0x210 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r6, [sp, #328] @ 0x148 │ │ │ │ + str r6, [sp, #344] @ 0x158 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r5, [sp, #392] @ 0x188 │ │ │ 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<__stack_chk_fail@plt> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ ... │ │ │ │ subs r4, #216 @ 0xd8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r3, [sp, #344] @ 0x158 │ │ │ │ + str r3, [sp, #360] @ 0x168 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - asrs r6, r6, #6 │ │ │ │ + asrs r2, r7, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r0, r4, #6 │ │ │ │ + asrs r4, r4, #6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r0, r6, #5 │ │ │ │ + asrs r4, r6, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - asrs r0, r5, #5 │ │ │ │ + asrs r4, r5, #5 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - rors r4, r3 │ │ │ │ + rors r0, r4 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - str r3, [sp, #624] @ 0x270 │ │ │ │ + str r3, [sp, #640] @ 0x280 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r0, [sp, #640] @ 0x280 │ │ │ │ + str r0, [sp, #656] @ 0x290 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - asrs r2, r6, #1 │ │ │ │ + asrs r6, r6, #1 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r0, [sp, #376] @ 0x178 │ │ │ │ + str r0, [sp, #392] @ 0x188 │ │ │ │ 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#104] @ 0x68 │ │ │ │ + str r0, [sp, #120] @ 0x78 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r0, [sp, #40] @ 0x28 │ │ │ │ + str r0, [sp, #56] @ 0x38 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r4, r7, #24 │ │ │ │ + lsrs r0, r0, #25 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r5, #48] @ 0x30 │ │ │ │ + ldrh r4, [r5, #48] @ 0x30 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r4, [r5, #62] @ 0x3e │ │ │ │ + ldrh r0, [r6, #62] @ 0x3e │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r0, [sp, #1008] @ 0x3f0 │ │ │ │ + str r1, [sp, #0] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - lsrs r4, r1, #23 │ │ │ │ + lsrs r0, r2, #23 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldrh r0, [r1, #46] @ 0x2e │ │ │ │ + ldrh r4, [r1, #46] @ 0x2e │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r4, [r1, #60] @ 0x3c │ │ │ │ + ldrh r0, [r2, #60] @ 0x3c │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r0, [sp, #704] @ 0x2c0 │ │ │ │ + str r0, [sp, #720] @ 0x2d0 │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r6, #208 @ 0xd0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 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std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1f68> │ │ │ │ tbb [pc, r3] │ │ │ │ lsls r4, r0, #16 │ │ │ │ @@ -864875,15 +864875,15 @@ │ │ │ │ blx 15fa8 │ │ │ │ adds r3, #250 @ 0xfa │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adds r3, #232 @ 0xe8 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r2, [r0, #46] @ 0x2e │ │ │ │ + ldrh r6, [r0, #46] @ 0x2e │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r3, #84 @ 0x54 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ @@ -864891,15 +864891,15 @@ │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r2, #124 @ 0x7c │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r2, #88 @ 0x58 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r2, #58 @ 0x3a │ │ │ │ lsls r5, r6, #1 │ │ │ │ - subs r0, #26 │ │ │ │ + subs r0, #30 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 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>::~vector()@@Base+0x1f78> │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ - ldrh r0, [r1, #18] │ │ │ │ + ldrh r4, [r1, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r0, [r7, #18] │ │ │ │ + ldrh r4, [r7, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r0, [r1, #20] │ │ │ │ + ldrh r4, [r1, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r2, [r7, #20] │ │ │ │ + ldrh r6, [r7, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r6, [r1, #22] │ │ │ │ + ldrh r2, [r2, #22] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r4, [r0, #24] │ │ │ │ + ldrh r0, [r1, #24] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r0, [r2, #24] │ │ │ │ + ldrh r4, [r2, #24] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r2, [r1, #26] │ │ │ │ + ldrh r6, [r1, #26] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r2, [r2, #26] │ │ │ │ + ldrh r6, [r2, #26] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r6, [r0, #28] │ │ │ │ + ldrh r2, [r1, #28] │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r2, [pc, #108] @ (2db4d0 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x2718>) │ │ │ │ mov r4, r1 │ │ │ │ @@ -865474,33 +865474,33 @@ │ │ │ │ ldr r1, [pc, #48] @ (2db4f4 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x273c>) │ │ │ │ add r2, pc │ │ │ │ mov r0, r4 │ │ │ │ add r1, pc │ │ │ │ bl 2dad30 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x1f78> │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ - ldrh r4, [r4, #12] │ │ │ │ + ldrh r0, [r5, #12] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r4, [r2, #14] │ │ │ │ + ldrh r0, [r3, #14] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r4, [r4, #14] │ │ │ │ + ldrh r0, [r5, #14] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r6, [r2, #16] │ │ │ │ + ldrh r2, [r3, #16] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r2, [r5, #16] │ │ │ │ + ldrh r6, [r5, #16] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r0, [r4, #18] │ │ │ │ + ldrh r4, [r4, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r4, [r5, #18] │ │ │ │ + ldrh r0, [r6, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r6, [r4, #20] │ │ │ │ + ldrh r2, [r5, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r6, [r5, #20] │ │ │ │ + ldrh r2, [r6, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r2, [r4, #22] │ │ │ │ + ldrh r6, [r4, #22] │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ ldr r2, [pc, #480] @ (2db6ec , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x2934>) │ │ │ │ sub sp, #84 @ 0x54 │ │ │ │ @@ -865699,33 +865699,33 @@ │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ eors r2, r3 │ │ │ │ mov.w r3, #0 │ │ │ │ bne.n 2db6c4 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x290c> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ cmp r4, #56 @ 0x38 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r0, [r5, #20] │ │ │ │ + ldrh r4, [r5, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ cmp r4, #42 @ 0x2a │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r0, [r1, #20] │ │ │ │ + ldrh r4, [r1, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r2, [r2, #18] │ │ │ │ + ldrh r6, [r2, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strh r0, [r0, #48] @ 0x30 │ │ │ │ + strh r4, [r0, #48] @ 0x30 │ │ │ │ lsls r2, r5, #1 │ │ │ │ cmp r3, #146 @ 0x92 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r6, [r4, #14] │ │ │ │ + ldrh r2, [r5, #14] │ │ │ │ lsls r2, r5, #1 │ │ │ │ cmp r2, #196 @ 0xc4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ cmp r2, #148 @ 0x94 │ │ │ │ lsls r5, r6, #1 │ │ │ │ cmp r2, #112 @ 0x70 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -865930,33 +865930,33 @@ │ │ │ │ ldr r3, [sp, #76] @ 0x4c │ │ │ │ eors r2, r3 │ │ │ │ mov.w r3, #0 │ │ │ │ bne.n 2db8f0 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x2b38> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ cmp r2, #12 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrh r4, [r7, #2] │ │ │ │ + ldrh r0, [r0, #4] │ │ │ │ lsls r2, r5, #1 │ │ │ │ cmp r1, #254 @ 0xfe │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r4, [r3, #2] │ │ │ │ + ldrh r0, [r4, #2] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrh r6, [r4, #0] │ │ │ │ + ldrh r2, [r5, #0] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strh r4, [r2, #30] │ │ │ │ + strh r0, [r3, #30] │ │ │ │ lsls r2, r5, #1 │ │ │ │ cmp r1, #102 @ 0x66 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ - strh r2, [r7, #60] @ 0x3c │ │ │ │ + strh r6, [r7, #60] @ 0x3c │ │ │ │ lsls r2, r5, #1 │ │ │ │ cmp r0, #152 @ 0x98 │ │ │ │ lsls r5, r6, #1 │ │ │ │ cmp r0, #104 @ 0x68 │ │ │ │ lsls r5, r6, #1 │ │ │ │ cmp r0, #68 @ 0x44 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -866141,33 +866141,33 @@ │ │ │ │ eors r2, r3 │ │ │ │ mov.w r3, #0 │ │ │ │ bne.n 2dbada , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x2d22> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ movs r7, #224 @ 0xe0 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r0, [r5, #18] │ │ │ │ + strh r4, [r5, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r7, #210 @ 0xd2 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r1, #18] │ │ │ │ + strh r4, [r1, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strh r2, [r2, #16] │ │ │ │ + strh r6, [r2, #16] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strh r0, [r5, #12] │ │ │ │ + strh r4, [r5, #12] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r7, #58 @ 0x3a │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ - strh r6, [r4, #12] │ │ │ │ + strh r2, [r5, #12] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r6, #174 @ 0xae │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r6, #126 @ 0x7e │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r6, #90 @ 0x5a │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -866369,33 +866369,33 @@ │ │ │ │ eors r2, r3 │ │ │ │ mov.w r3, #0 │ │ │ │ bne.n 2dbcfa , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x2f42> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ movs r5, #244 @ 0xf4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r0, [r6, #36] @ 0x24 │ │ │ │ + strh r4, [r6, #36] @ 0x24 │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r5, #230 @ 0xe6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r2, #36] @ 0x24 │ │ │ │ + strh r4, [r2, #36] @ 0x24 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strh r2, [r3, #34] @ 0x22 │ │ │ │ + strh r6, [r3, #34] @ 0x22 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r4, [r7, #30] │ │ │ │ + ldrb r0, [r0, #31] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r5, #78 @ 0x4e │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r4, #30] │ │ │ │ + strh r4, [r4, #30] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r4, #142 @ 0x8e │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r4, #94 @ 0x5e │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r4, #58 @ 0x3a │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -866597,33 +866597,33 @@ │ │ │ │ eors r2, r3 │ │ │ │ mov.w r3, #0 │ │ │ │ bne.n 2dbf1a , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3162> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ movs r3, #212 @ 0xd4 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - strh r0, [r2, #20] │ │ │ │ + strh r4, [r2, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r3, #198 @ 0xc6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r6, #18] │ │ │ │ + strh r4, [r6, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strh r2, [r7, #16] │ │ │ │ + strh r6, [r7, #16] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r4, [r3, #22] │ │ │ │ + ldrb r0, [r4, #22] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r3, #46 @ 0x2e │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ - strh r0, [r0, #14] │ │ │ │ + strh r4, [r0, #14] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r2, #110 @ 0x6e │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r2, #62 @ 0x3e │ │ │ │ lsls r5, r6, #1 │ │ │ │ movs r2, #26 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -866845,41 +866845,41 @@ │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ movs r1, #174 @ 0xae │ │ │ │ lsls r5, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r1, #156 @ 0x9c │ │ │ │ lsls r5, r6, #1 │ │ │ │ - ldrb r0, [r3, #19] │ │ │ │ + ldrb r4, [r3, #19] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r4, [r0, #18] │ │ │ │ + ldrb r0, [r1, #18] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r0, [r4, #19] │ │ │ │ + ldrb r4, [r4, #19] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r0, [r5, #20] │ │ │ │ + ldrb r4, [r5, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r6, [r5, #20] │ │ │ │ + ldrb r2, [r6, #20] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r0, [r1, #22] │ │ │ │ + ldrb r4, [r1, #22] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r6, [r1, #22] │ │ │ │ + ldrb r2, [r2, #22] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r4, [r7, #21] │ │ │ │ + ldrb r0, [r0, #22] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r2, [r0, #21] │ │ │ │ + ldrb r6, [r0, #21] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldrb r4, [r4, #12] │ │ │ │ + ldrb r0, [r5, #12] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r0, #182 @ 0xb6 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r4, r4, #18 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r0, #19] │ │ │ │ + ldrb r2, [r1, #19] │ │ │ │ lsls r2, r5, #1 │ │ │ │ movs r0, #24 │ │ │ │ lsls r5, r6, #1 │ │ │ │ subs r0, r5, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ subs r4, r0, #7 │ │ │ │ lsls r5, r6, #1 │ │ │ │ @@ -866938,15 +866938,15 @@ │ │ │ │ strd r7, r4, [r6] │ │ │ │ str r5, [r6, #8] │ │ │ │ add sp, #16 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ ldr r0, [pc, #4] @ (2dc28c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x34d4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - cmp r2, #226 @ 0xe2 │ │ │ │ + cmp r2, #230 @ 0xe6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2dc35e , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x35a6> │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -867050,15 +867050,15 @@ │ │ │ │ cmp.w r9, #0 │ │ │ │ bne.n 2dc338 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3580> │ │ │ │ b.n 2dc342 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x358a> │ │ │ │ ldr r0, [pc, #8] @ (2dc3cc , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3614>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - cmp r1, #192 @ 0xc0 │ │ │ │ + cmp r1, #196 @ 0xc4 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r2, [r0, #64] @ 0x40 │ │ │ │ sub sp, #12 │ │ │ │ @@ -867203,15 +867203,15 @@ │ │ │ │ b.n 2dc4d0 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3718> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2dc4e4 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x372c> │ │ │ │ ldr r0, [pc, #4] @ (2dc584 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x37cc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - movs r2, #210 @ 0xd2 │ │ │ │ + movs r2, #214 @ 0xd6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r2, [r0, #64] @ 0x40 │ │ │ │ sub sp, #12 │ │ │ │ @@ -867356,15 +867356,15 @@ │ │ │ │ b.n 2dc688 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x38d0> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2dc69c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x38e4> │ │ │ │ ldr r0, [pc, #4] @ (2dc73c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3984>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - movs r1, #26 │ │ │ │ + movs r1, #30 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ movw r3, #21845 @ 0x5555 │ │ │ │ movt r3, #1365 @ 0x555 │ │ │ │ @@ -867422,15 +867422,15 @@ │ │ │ │ str r3, [r7, #8] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #8] @ (2dc7f0 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3a38>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - movs r0, #64 @ 0x40 │ │ │ │ + movs r0, #68 @ 0x44 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ mov r4, r3 │ │ │ │ sub sp, #20 │ │ │ │ @@ -867842,15 +867842,15 @@ │ │ │ │ b.n 2dcafa , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3d42> │ │ │ │ mov r4, r8 │ │ │ │ b.n 2dcc28 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3e70> │ │ │ │ ldr r0, [pc, #8] @ (2dcc64 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3eac>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - movs r1, #12 │ │ │ │ + movs r1, #16 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ movs r3, #0 │ │ │ │ strd r3, r3, [r0] │ │ │ │ @@ -868013,21 +868013,21 @@ │ │ │ │ blt.n 2dcd9c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x3fe4> │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r0, #0 │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldrsh r6, [r2, r4] │ │ │ │ + ldrsh r2, [r3, r4] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r4, [sp, #232] @ 0xe8 │ │ │ │ + ldr r4, [sp, #248] @ 0xf8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strb r4, [r2, #11] │ │ │ │ + strb r0, [r3, #11] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - strb r4, [r3, #11] │ │ │ │ + strb r0, [r4, #11] │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldrd r4, r5, [r0] │ │ │ │ mov r6, r0 │ │ │ │ @@ -868120,15 +868120,15 @@ │ │ │ │ cmp r5, #0 │ │ │ │ bne.n 2dcf06 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x414e> │ │ │ │ b.n 2dcf0e , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4156> │ │ │ │ ldr r0, [pc, #8] @ (2dcf38 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4180>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - adds r0, r7, r3 │ │ │ │ + adds r4, r7, r3 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r5, [r0, #4] │ │ │ │ sub sp, #12 │ │ │ │ @@ -868190,15 +868190,15 @@ │ │ │ │ blx 166d8 │ │ │ │ ldr r0, [r4, #0] │ │ │ │ cbz r0, 2dcfec , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4234> │ │ │ │ ldr r1, [r4, #8] │ │ │ │ subs r1, r1, r0 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ - adds r2, r3, r2 │ │ │ │ + adds r6, r3, r2 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #8 │ │ │ │ subs r2, r1, #0 │ │ │ │ @@ -868229,15 +868229,15 @@ │ │ │ │ str r0, [r4, #4] │ │ │ │ mov r0, r4 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ ldr r0, [pc, #4] @ (2dd04c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4294>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - adds r2, r1, r0 │ │ │ │ + adds r6, r1, r0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldrd r4, r2, [r0] │ │ │ │ sub sp, #12 │ │ │ │ @@ -868321,15 +868321,15 @@ │ │ │ │ blx 16848 │ │ │ │ mov r3, r0 │ │ │ │ b.n 2dd104 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x434c> │ │ │ │ ldr r0, [pc, #8] @ (2dd140 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4388>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - adds r4, r1, #1 │ │ │ │ + adds r0, r2, #1 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldrd r7, r4, [r0] │ │ │ │ mov r6, r0 │ │ │ │ @@ -868373,15 +868373,15 @@ │ │ │ │ strd r3, r4, [r6] │ │ │ │ str r5, [r6, #8] │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ ldr r0, [pc, #4] @ (2dd1bc , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4404>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - subs r2, r6, r6 │ │ │ │ + subs r6, r6, r6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r5, r7, [r0, #12] │ │ │ │ sub sp, #12 │ │ │ │ @@ -868451,21 +868451,21 @@ │ │ │ │ blt.n 2dd1f8 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4440> │ │ │ │ movs r0, #1 │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ movs r0, #0 │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ - ldrh r2, [r7, r2] │ │ │ │ + ldrh r6, [r7, r2] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r7, [sp, #888] @ 0x378 │ │ │ │ + str r7, [sp, #904] @ 0x388 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r0, [r7, #100] @ 0x64 │ │ │ │ + ldr r4, [r7, #100] @ 0x64 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r0, [r0, #104] @ 0x68 │ │ │ │ + ldr r4, [r0, #104] @ 0x68 │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ ldrd r4, r1, [r0, #28] │ │ │ │ cmp r1, r4 │ │ │ │ beq.n 2dd2b6 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x44fe> │ │ │ │ ldr.w lr, [r0, #244] @ 0xf4 │ │ │ │ mov r3, r4 │ │ │ │ @@ -868535,15 +868535,15 @@ │ │ │ │ str r5, [r6, #8] │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ ldr r0, [pc, #8] @ (2dd358 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x45a0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - subs r0, r3, r0 │ │ │ │ + subs r4, r3, r0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ ldrd r3, r2, [r0, #4] │ │ │ │ cmp r3, r2 │ │ │ │ beq.n 2dd370 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x45b8> │ │ │ │ vldr d7, [r1] │ │ │ │ vstmia r3!, {d7} │ │ │ │ str r3, [r0, #4] │ │ │ │ @@ -868595,15 +868595,15 @@ │ │ │ │ strd r3, r4, [r6] │ │ │ │ str r5, [r6, #8] │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ ldr r0, [pc, #4] @ (2dd3ec , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4634>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - adds r2, r0, r6 │ │ │ │ + adds r6, r0, r6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ stmia.w sp, {r0, r1, r2, r3} │ │ │ │ @@ -868636,19 +868636,19 @@ │ │ │ │ ldr r0, [pc, #20] @ (2dd458 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x46a0>) │ │ │ │ add r0, pc │ │ │ │ bl 1779c │ │ │ │ ldr r0, [pc, #16] @ (2dd45c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x46a4>) │ │ │ │ add r0, pc │ │ │ │ bl 1779c │ │ │ │ nop │ │ │ │ - ldr r4, [r0, #68] @ 0x44 │ │ │ │ + ldr r0, [r1, #68] @ 0x44 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r4, [r5, #88] @ 0x58 │ │ │ │ + str r0, [r6, #88] @ 0x58 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r4, [r0, #68] @ 0x44 │ │ │ │ + ldr r0, [r1, #68] @ 0x44 │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #20 │ │ │ │ stmia.w sp, {r0, r1, r2, r3} │ │ │ │ @@ -868681,19 +868681,19 @@ │ │ │ │ ldr r0, [pc, #20] @ (2dd4c8 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4710>) │ │ │ │ add r0, pc │ │ │ │ bl 1779c │ │ │ │ ldr r0, [pc, #16] @ (2dd4cc , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4714>) │ │ │ │ add r0, pc │ │ │ │ bl 1779c │ │ │ │ nop │ │ │ │ - ldr r4, [r7, #60] @ 0x3c │ │ │ │ + ldr r0, [r0, #64] @ 0x40 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r4, [r7, #80] @ 0x50 │ │ │ │ + str r0, [r0, #84] @ 0x54 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r0, [r0, #64] @ 0x40 │ │ │ │ + ldr r4, [r0, #64] @ 0x40 │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ mov r8, r0 │ │ │ │ ldr r4, [pc, #436] @ (2dd698 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x48e0>) │ │ │ │ @@ -868866,15 +868866,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r7, #12 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r2, r7, #11 │ │ │ │ lsls r5, r6, #1 │ │ │ │ lsrs r6, r2, #11 │ │ │ │ lsls r5, r6, #1 │ │ │ │ - asrs r4, r4, #27 │ │ │ │ + asrs r0, r5, #27 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr.w ip, [pc, #124] @ 2dd73c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4984> │ │ │ │ sub sp, #20 │ │ │ │ @@ -869213,15 +869213,15 @@ │ │ │ │ str r3, [r7, #8] │ │ │ │ add sp, #28 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #8] @ (2dda2c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4c74>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - lsrs r4, r0, #24 │ │ │ │ + lsrs r0, r1, #24 │ │ │ │ lsls r1, r5, #1 │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2ddb1a , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4d62> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ @@ -869327,15 +869327,15 @@ │ │ │ │ mov r1, r5 │ │ │ │ bl 2dd788 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x49d0> │ │ │ │ ldr r1, [sp, #4] │ │ │ │ mov r0, fp │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ - asrs r4, r0, #9 │ │ │ │ + asrs r0, r1, #9 │ │ │ │ lsls r1, r5, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldrd r2, r5, [r0] │ │ │ │ movw r4, #43691 @ 0xaaab │ │ │ │ @@ -869445,15 +869445,15 @@ │ │ │ │ adds r3, r0, r2 │ │ │ │ str r3, [r4, #4] │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ ldr r0, [pc, #4] @ (2ddc84 , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4ecc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - asrs r6, r0, #4 │ │ │ │ + asrs r2, r1, #4 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r6, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ @@ -869741,15 +869741,15 @@ │ │ │ │ str r3, [r4, #8] │ │ │ │ str r2, [r4, #4] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #4] @ (2ddfa4 , std::allocator >, std::allocator, std::allocator > > >::_M_default_append(unsigned int)@@Base+0x134>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - lsrs r6, r4, #23 │ │ │ │ + lsrs r2, r5, #23 │ │ │ │ lsls r1, r5, #1 │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2de048 , std::allocator >, std::allocator, std::allocator > > >::_M_default_append(unsigned int)@@Base+0x1d8> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -869820,15 +869820,15 @@ │ │ │ │ adds r3, r0, r2 │ │ │ │ str r3, [r4, #4] │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ ldr r0, [pc, #4] @ (2de068 , std::allocator >, std::allocator, std::allocator > > >::_M_default_append(unsigned int)@@Base+0x1f8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - lsrs r2, r4, #20 │ │ │ │ + lsrs r6, r4, #20 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r6, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ @@ -870132,15 +870132,15 @@ │ │ │ │ mov r0, r6 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ ldr r0, [pc, #8] @ (2de3ec , std::allocator >, std::allocator, std::allocator > > >::_M_default_append(unsigned int)@@Base+0x57c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - lsrs r4, r0, #6 │ │ │ │ + lsrs r0, r1, #6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ add.w r9, r0, #4 │ │ │ │ ldr r3, [r0, #4] │ │ │ │ sub sp, #20 │ │ │ │ str r1, [sp, #8] │ │ │ │ cmp r3, #0 │ │ │ │ @@ -870528,15 +870528,15 @@ │ │ │ │ add.w r3, r8, fp │ │ │ │ strd r8, r4, [r5] │ │ │ │ str r3, [r5, #8] │ │ │ │ ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #4] @ (2de814 , std::allocator >, std::allocator, std::allocator > > >::_M_default_append(unsigned int)@@Base+0x9a4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - movs r2, r3 │ │ │ │ + movs r6, r3 │ │ │ │ lsls r1, r5, #1 │ │ │ │ │ │ │ │ 002de818 >::resize(unsigned int)@@Base>: │ │ │ │ ldrd r2, ip, [r0] │ │ │ │ sub.w r3, ip, r2 │ │ │ │ asrs r3, r3, #3 │ │ │ │ cmp r1, r3 │ │ │ │ @@ -870617,15 +870617,15 @@ │ │ │ │ ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2de8bc >::resize(unsigned int)@@Base+0xa4> │ │ │ │ ldr r0, [pc, #4] @ (2de90c >::resize(unsigned int)@@Base+0xf4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - vhadd.u8 q8, q5, q12 │ │ │ │ + vhadd.u8 q8, q7, q12 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r5, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r3, [r5] │ │ │ │ @@ -870690,15 +870690,15 @@ │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2de986 >::resize(unsigned int)@@Base+0x16e> │ │ │ │ ldr r0, [pc, #8] @ (2de9d8 >::resize(unsigned int)@@Base+0x1c0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - cdp2 0, 8, cr0, cr0, cr8, {3} │ │ │ │ + cdp2 0, 8, cr0, cr4, cr8, {3} │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r5, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r3, [r5] │ │ │ │ @@ -870761,15 +870761,15 @@ │ │ │ │ ldmia.w sp!, {r3, r4, r5, r6, r7, r8, r9, pc} │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2dea50 >::resize(unsigned int)@@Base+0x238> │ │ │ │ ldr r0, [pc, #4] @ (2deaa0 >::resize(unsigned int)@@Base+0x288>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldc2 0, cr0, [r6, #416]! @ 0x1a0 │ │ │ │ + ldc2 0, cr0, [sl, #416]! @ 0x1a0 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r4, r0 │ │ │ │ mov r7, r1 │ │ │ │ add.w r5, r0, #68 @ 0x44 │ │ │ │ @@ -870867,15 +870867,15 @@ │ │ │ │ b.n 2deb98 >::resize(unsigned int)@@Base+0x380> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2deaf4 >::resize(unsigned int)@@Base+0x2dc> │ │ │ │ ldr r0, [pc, #4] @ (2debd0 >::resize(unsigned int)@@Base+0x3b8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - stc2 0, cr0, [r6], {104} @ 0x68 │ │ │ │ + stc2 0, cr0, [sl], {104} @ 0x68 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r5, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ ldrd r1, r3, [r5] │ │ │ │ @@ -870940,15 +870940,15 @@ │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2dec52 >::resize(unsigned int)@@Base+0x43a> │ │ │ │ ldr r0, [pc, #8] @ (2deca4 >::resize(unsigned int)@@Base+0x48c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - @ instruction: 0xfbb40068 │ │ │ │ + @ instruction: 0xfbb80068 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r5, [r0, #64] @ 0x40 │ │ │ │ mov r6, r1 │ │ │ │ mov r4, r0 │ │ │ │ @@ -871033,15 +871033,15 @@ │ │ │ │ b.n 2ded7c >::resize(unsigned int)@@Base+0x564> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2ded2a >::resize(unsigned int)@@Base+0x512> │ │ │ │ ldr r0, [pc, #4] @ (2dedb4 >::resize(unsigned int)@@Base+0x59c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - @ instruction: 0xfaa20068 │ │ │ │ + @ instruction: 0xfaa60068 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r4, r5, [r0, #4] │ │ │ │ sub sp, #12 │ │ │ │ mov r6, r3 │ │ │ │ @@ -871119,15 +871119,15 @@ │ │ │ │ add sp, #12 │ │ │ │ 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│ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - @ instruction: 0xf7700068 │ │ │ │ + @ instruction: 0xf7740068 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r7, sl, [r0, #4] │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r0 │ │ │ │ @@ -871919,15 +871919,15 @@ │ │ │ │ strd r9, r4, [r5] │ │ │ │ str r3, [r5, #8] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #4] @ (2df6f0 >::resize(unsigned int)@@Base+0xed8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - adcs r2, r1 │ │ │ │ + adcs r6, r1 │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ ldr r3, [r0, #32] │ │ │ │ mov r4, r0 │ │ │ │ @@ -872681,15 +872681,15 @@ │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ b.n 2e0454 >::_M_realloc_append(int const&)@@Base+0x4f0> │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 2e0408 >::_M_realloc_append(int const&)@@Base+0x4a4> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - subs r2, #212 @ 0xd4 │ │ │ │ + subs r2, #216 @ 0xd8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ lsls r0, r4, #13 │ │ │ │ lsls r5, r6, #1 │ │ │ │ b.n 2e03b0 >::_M_realloc_append(int const&)@@Base+0x44c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ │ │ │ │ 002dff64 >::_M_realloc_append(int const&)@@Base>: │ │ │ │ @@ -872739,15 +872739,15 @@ │ │ │ │ strd r3, r4, [r6] │ │ │ │ str r5, [r6, #8] │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ ldr r0, [pc, #4] @ (2dffdc >::_M_realloc_append(int const&)@@Base+0x78>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldc 0, cr0, [r2, #416] @ 0x1a0 │ │ │ │ + ldc 0, cr0, [r6, #416] @ 0x1a0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w r8, [r0, #64] @ 0x40 │ │ │ │ mov r4, r0 │ │ │ │ ldr r1, [pc, #420] @ (2e019c >::_M_realloc_append(int const&)@@Base+0x238>) │ │ │ │ @@ -874322,49 +874322,49 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r7, r6 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r3, #19 │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r5, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r4, #50 @ 0x32 │ │ │ │ + adds r4, #54 @ 0x36 │ │ │ │ lsls r2, r5, #1 │ │ │ │ subs r0, r6, r4 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r7, #30 │ │ │ │ movs r0, r0 │ │ │ │ bcs.n 2e112c >::_M_realloc_append(int const&)@@Base+0x11c8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - bhi.n 2e1128 >::_M_realloc_append(int const&)@@Base+0x11c4> │ │ │ │ + bhi.n 2e1138 >::_M_realloc_append(int const&)@@Base+0x11d4> │ │ │ │ lsls r6, r5, #1 │ │ │ │ - bhi.n 2e10d4 >::_M_realloc_append(int const&)@@Base+0x1170> │ │ │ │ + bhi.n 2e10e4 >::_M_realloc_append(int const&)@@Base+0x1180> │ │ │ │ lsls r6, r5, #1 │ │ │ │ bcs.n 2e11ac >::_M_realloc_append(int const&)@@Base+0x1248> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 2e10bc >::_M_realloc_append(int const&)@@Base+0x1158> │ │ │ │ + ble.n 2e10c4 >::_M_realloc_append(int const&)@@Base+0x1160> │ │ │ │ lsls r0, r5, #1 │ │ │ │ bne.n 2e110c >::_M_realloc_append(int const&)@@Base+0x11a8> │ │ │ │ lsls r4, r6, #1 │ │ │ │ bne.n 2e10e0 >::_M_realloc_append(int const&)@@Base+0x117c> │ │ │ │ lsls r4, r6, #1 │ │ │ │ bne.n 2e1230 >::_M_realloc_append(int const&)@@Base+0x12cc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ bne.n 2e11e4 >::_M_realloc_append(int const&)@@Base+0x1280> │ │ │ │ lsls r4, r6, #1 │ │ │ │ beq.n 2e1230 >::_M_realloc_append(int const&)@@Base+0x12cc> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 2e1098 >::_M_realloc_append(int const&)@@Base+0x1134> │ │ │ │ + blt.n 2e10a0 >::_M_realloc_append(int const&)@@Base+0x113c> │ │ │ │ lsls r0, r5, #1 │ │ │ │ - blt.n 2e10c8 >::_M_realloc_append(int const&)@@Base+0x1164> │ │ │ │ + blt.n 2e10d0 >::_M_realloc_append(int const&)@@Base+0x116c> │ │ │ │ lsls r0, r5, #1 │ │ │ │ beq.n 2e11ec >::_M_realloc_append(int const&)@@Base+0x1288> │ │ │ │ lsls r4, r6, #1 │ │ │ │ - blt.n 2e1254 >::_M_realloc_append(int const&)@@Base+0x12f0> │ │ │ │ + blt.n 2e125c >::_M_realloc_append(int const&)@@Base+0x12f8> │ │ │ │ lsls r0, r5, #1 │ │ │ │ - blt.n 2e1284 >::_M_realloc_append(int const&)@@Base+0x1320> │ │ │ │ + blt.n 2e128c >::_M_realloc_append(int const&)@@Base+0x1328> │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ sub sp, #28 │ │ │ │ @@ -875499,47 +875499,47 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r7, r6 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r3, #19 │ │ │ │ movs r0, r0 │ │ │ │ adds r0, r5, r2 │ │ │ │ movs r0, r0 │ │ │ │ - movs r6, #240 @ 0xf0 │ │ │ │ + movs r6, #244 @ 0xf4 │ │ │ │ lsls r2, r5, #1 │ │ │ │ subs r0, r6, r4 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r7, #30 │ │ │ │ movs r0, r0 │ │ │ │ stmia r5!, {r2, r4, r5, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r3!, {r2, r5, r6} │ │ │ │ + ldmia r3, {r2, r3, r5, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ldmia r3, {r3, r4, r6} │ │ │ │ + ldmia r3!, {r5, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmia r4!, {r1, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - beq.n 2e1f5c >::_M_realloc_append(int const&)@@Base+0x1ff8> │ │ │ │ + beq.n 2e1f64 >::_M_realloc_append(int const&)@@Base+0x2000> │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmia r4!, {r1, r3, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmia r4!, {r1, r4, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmia r3!, {r1, r4, r5, r6, r7} │ │ │ │ lsls r4, r6, #1 │ │ │ │ stmia r3!, {r2, r3, r4, r5, r6} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r6, {r1, r2, r6, r7} │ │ │ │ + ldmia r6, {r1, r3, r6, r7} │ │ │ │ lsls r0, r5, #1 │ │ │ │ - ldmia r6!, {r2, r3, r5, r7} │ │ │ │ + ldmia r6!, {r4, r5, r7} │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmia r3!, {r3, r5} │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldmia r6, {r1, r4, r5, r6} │ │ │ │ + ldmia r6, {r1, r2, r4, r5, r6} │ │ │ │ lsls r0, r5, #1 │ │ │ │ - ldmia r6, {r3, r4, r6} │ │ │ │ + ldmia r6, {r2, r3, r4, r6} │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ vmul.f64 d7, d2, d3 │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -876265,17 +876265,17 @@ │ │ │ │ b.n 2e2734 >::_M_realloc_append(int const&)@@Base+0x27d0> │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ blx 166d8 │ │ │ │ cmp r7, #0 │ │ │ │ bne.n 2e274e >::_M_realloc_append(int const&)@@Base+0x27ea> │ │ │ │ b.n 2e2756 >::_M_realloc_append(int const&)@@Base+0x27f2> │ │ │ │ - stmia r1!, {r1, r5} │ │ │ │ + stmia r1!, {r1, r2, r5} │ │ │ │ lsls r0, r5, #1 │ │ │ │ - stmia r1!, {r1, r3} │ │ │ │ + stmia r1!, {r1, r2, r3} │ │ │ │ lsls r0, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #20 │ │ │ │ mov r3, r1 │ │ │ │ @@ -876689,15 +876689,15 @@ │ │ │ │ mov r0, r5 │ │ │ │ blx 16c98 , std::allocator >::_M_dispose()@plt> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ @ instruction: 0xb62a │ │ │ │ lsls r4, r6, #1 │ │ │ │ lsrs r4, r4, #9 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r4, #22 │ │ │ │ + asrs r4, r4, #22 │ │ │ │ lsls r2, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldrd r2, r3, [r1] │ │ │ │ sub sp, #8 │ │ │ │ @@ -877483,15 +877483,15 @@ │ │ │ │ str r3, [r5, #4] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #8] @ (2e3480 >::_M_realloc_append(int const&)@@Base+0x351c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - cbnz r4, 2e3486 >::_M_realloc_append(int const&)@@Base+0x3522> │ │ │ │ + cbnz r0, 2e3488 >::_M_realloc_append(int const&)@@Base+0x3524> │ │ │ │ lsls r0, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ @@ -877869,17 +877869,17 @@ │ │ │ │ b.n 2e38b4 >::_M_realloc_append(int const&)@@Base+0x3950> │ │ │ │ mov r1, r4 │ │ │ │ mov r0, r6 │ │ │ │ blx 166d8 │ │ │ │ cmp r7, #0 │ │ │ │ bne.n 2e38ce >::_M_realloc_append(int const&)@@Base+0x396a> │ │ │ │ b.n 2e38d6 >::_M_realloc_append(int const&)@@Base+0x3972> │ │ │ │ - add r7, sp, #648 @ 0x288 │ │ │ │ + add r7, sp, #664 @ 0x298 │ │ │ │ lsls r0, r5, #1 │ │ │ │ - add r7, sp, #552 @ 0x228 │ │ │ │ + add r7, sp, #568 @ 0x238 │ │ │ │ lsls r0, r5, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldr r2, [pc, #84] @ (2e3958 >::_M_realloc_append(int const&)@@Base+0x39f4>) │ │ │ │ sub sp, #8 │ │ │ │ @@ -878442,15 +878442,15 @@ │ │ │ │ mov r0, r5 │ │ │ │ bl 2dd74c , std::allocator >, std::allocator, std::allocator > > >::~vector()@@Base+0x4994> │ │ │ │ ldr r1, [sp, #8] │ │ │ │ mov r0, r7 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ - add r6, sp, #672 @ 0x2a0 │ │ │ │ + add r6, sp, #688 @ 0x2b0 │ │ │ │ lsls r0, r5, #1 │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2e3fb0 >::_M_realloc_append(int const&)@@Base+0x404c> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ @@ -878518,15 +878518,15 @@ │ │ │ │ str r1, [r0, #4] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #8] @ (2e3fc8 >::_M_realloc_append(int const&)@@Base+0x4064>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - add r5, sp, #784 @ 0x310 │ │ │ │ + add r5, sp, #800 @ 0x320 │ │ │ │ lsls r0, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r6, r0 │ │ │ │ ldr r0, [r0, #12] │ │ │ │ @@ -878612,15 +878612,15 @@ │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ mov r2, r0 │ │ │ │ b.n 2e4088 >::_M_realloc_append(int const&)@@Base+0x4124> │ │ │ │ ldr r0, [pc, #4] @ (2e40b0 >::_M_realloc_append(int const&)@@Base+0x414c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r4, sp, #760 @ 0x2f8 │ │ │ │ + add r4, sp, #776 @ 0x308 │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r5, r1 │ │ │ │ sub sp, #12 │ │ │ │ @@ -878825,15 +878825,15 @@ │ │ │ │ b.n 2e425a >::_M_realloc_append(int const&)@@Base+0x42f6> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e426c >::_M_realloc_append(int const&)@@Base+0x4308> │ │ │ │ ldr r0, [pc, #4] @ (2e4304 >::_M_realloc_append(int const&)@@Base+0x43a0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r5, pc, #328 @ (adr r5, 2e4450 >::_M_realloc_append(int const&)@@Base+0x44ec>) │ │ │ │ + add r5, pc, #344 @ (adr r5, 2e4460 >::_M_realloc_append(int const&)@@Base+0x44fc>) │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r6, r0 │ │ │ │ @@ -878947,15 +878947,15 @@ │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e43fe >::_M_realloc_append(int const&)@@Base+0x449a> │ │ │ │ ldr r0, [pc, #8] @ (2e4460 >::_M_realloc_append(int const&)@@Base+0x44fc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - add r3, pc, #992 @ (adr r3, 2e4844 >::_M_realloc_append(int const&)@@Base+0x48e0>) │ │ │ │ + add r3, pc, #1008 @ (adr r3, 2e4854 >::_M_realloc_append(int const&)@@Base+0x48f0>) │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #20 │ │ │ │ mov r5, r0 │ │ │ │ @@ -879104,15 +879104,15 @@ │ │ │ │ b.n 2e459e >::_M_realloc_append(int const&)@@Base+0x463a> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e44b6 >::_M_realloc_append(int const&)@@Base+0x4552> │ │ │ │ ldr r0, [pc, #4] @ (2e4624 >::_M_realloc_append(int const&)@@Base+0x46c0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r2, pc, #200 @ (adr r2, 2e46f0 >::_M_realloc_append(int const&)@@Base+0x478c>) │ │ │ │ + add r2, pc, #216 @ (adr r2, 2e4700 >::_M_realloc_append(int const&)@@Base+0x479c>) │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ sub sp, #12 │ │ │ │ @@ -879224,15 +879224,15 @@ │ │ │ │ b.n 2e4710 >::_M_realloc_append(int const&)@@Base+0x47ac> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e471c >::_M_realloc_append(int const&)@@Base+0x47b8> │ │ │ │ ldr r0, [pc, #4] @ (2e477c >::_M_realloc_append(int const&)@@Base+0x4818>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r0, pc, #872 @ (adr r0, 2e4ae8 >::_M_realloc_append(int const&)@@Base+0x4b84>) │ │ │ │ + add r0, pc, #888 @ (adr r0, 2e4af8 >::_M_realloc_append(int const&)@@Base+0x4b94>) │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r6, r0 │ │ │ │ @@ -879346,15 +879346,15 @@ │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e4876 >::_M_realloc_append(int const&)@@Base+0x4912> │ │ │ │ ldr r0, [pc, #8] @ (2e48d8 >::_M_realloc_append(int const&)@@Base+0x4974>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - ldr r7, [sp, #512] @ 0x200 │ │ │ │ + ldr r7, [sp, #528] @ 0x210 │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r6, r0 │ │ │ │ @@ -879467,15 +879467,15 @@ │ │ │ │ b.n 2e49c8 >::_M_realloc_append(int const&)@@Base+0x4a64> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e49d4 >::_M_realloc_append(int const&)@@Base+0x4a70> │ │ │ │ ldr r0, [pc, #4] @ (2e4a34 >::_M_realloc_append(int const&)@@Base+0x4ad0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldr r6, [sp, #136] @ 0x88 │ │ │ │ + ldr r6, [sp, #152] @ 0x98 │ │ │ │ lsls r0, r5, #1 │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2e4ad8 >::_M_realloc_append(int const&)@@Base+0x4b74> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -879546,15 +879546,15 @@ │ │ │ │ adds r3, r0, r2 │ │ │ │ str r3, [r4, #4] │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ ldr r0, [pc, #4] @ (2e4af8 >::_M_realloc_append(int const&)@@Base+0x4b94>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r2, pc, #584 @ (adr r2, 2e4d44 >::resize(unsigned int)@@Base+0x160>) │ │ │ │ + add r2, pc, #600 @ (adr r2, 2e4d54 >::resize(unsigned int)@@Base+0x170>) │ │ │ │ lsls r0, r5, #1 │ │ │ │ │ │ │ │ 002e4afc >::_M_default_append(unsigned int)@@Base>: │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2e4b9c >::_M_default_append(unsigned int)@@Base+0xa0> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -879639,15 +879639,15 @@ │ │ │ │ cmp.w r8, #0 │ │ │ │ bne.n 2e4b76 >::_M_default_append(unsigned int)@@Base+0x7a> │ │ │ │ b.n 2e4b84 >::_M_default_append(unsigned int)@@Base+0x88> │ │ │ │ ldr r0, [pc, #8] @ (2e4be0 >::_M_default_append(unsigned int)@@Base+0xe4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - add r1, pc, #688 @ (adr r1, 2e4e94 >::resize(unsigned int)@@Base+0x2b0>) │ │ │ │ + add r1, pc, #704 @ (adr r1, 2e4ea4 >::resize(unsigned int)@@Base+0x2c0>) │ │ │ │ lsls r0, r5, #1 │ │ │ │ │ │ │ │ 002e4be4 >::resize(unsigned int)@@Base>: │ │ │ │ ldrd r2, ip, [r0] │ │ │ │ sub.w r3, ip, r2 │ │ │ │ asrs r3, r3, #2 │ │ │ │ cmp r1, r3 │ │ │ │ @@ -879755,15 +879755,15 @@ │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e4cc2 >::resize(unsigned int)@@Base+0xde> │ │ │ │ ldr r0, [pc, #8] @ (2e4d2c >::resize(unsigned int)@@Base+0x148>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - ldr r3, [sp, #176] @ 0xb0 │ │ │ │ + ldr r3, [sp, #192] @ 0xc0 │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r6, r1 │ │ │ │ @@ -880046,15 +880046,15 @@ │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 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sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r5, r0 │ │ │ │ @@ -880435,15 +880435,15 @@ │ │ │ │ b.n 2e5488 >::resize(unsigned int)@@Base+0x8a4> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e549c >::resize(unsigned int)@@Base+0x8b8> │ │ │ │ ldr r0, [pc, #4] @ (2e5504 >::resize(unsigned int)@@Base+0x920>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - str r3, [sp, #328] @ 0x148 │ │ │ │ + str r3, [sp, #344] @ 0x158 │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r6, r1 │ │ │ │ @@ -880665,15 +880665,15 @@ │ │ │ │ b.n 2e5724 >::resize(unsigned int)@@Base+0xb40> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e5738 >::resize(unsigned int)@@Base+0xb54> │ │ │ │ ldr r0, [pc, #4] @ (2e57a0 >::resize(unsigned int)@@Base+0xbbc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - str r0, [sp, #728] @ 0x2d8 │ │ │ │ + str r0, [sp, #744] @ 0x2e8 │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r5, r0 │ │ │ │ @@ -880764,15 +880764,15 @@ │ │ │ │ b.n 2e5844 >::resize(unsigned int)@@Base+0xc60> │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2e5858 >::resize(unsigned int)@@Base+0xc74> │ │ │ │ ldr r0, [pc, #4] @ (2e58c0 >::resize(unsigned int)@@Base+0xcdc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldrh r6, [r2, #60] @ 0x3c │ │ │ │ + ldrh r2, [r3, #60] @ 0x3c │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldr r4, [r0, #64] @ 0x40 │ │ │ │ mov r6, r1 │ │ │ │ @@ -883309,19 +883309,19 @@ │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r4, [r5, #100] @ 0x64 │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldr r0, [r3, #96] @ 0x60 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r4, [r1, #20] │ │ │ │ + strb r0, [r2, #20] │ │ │ │ lsls r0, r5, #1 │ │ │ │ ldr r4, [r0, #92] @ 0x5c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - strb r0, [r7, #18] │ │ │ │ + strb r4, [r7, #18] │ │ │ │ lsls r0, r5, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3432] @ 0xd68 │ │ │ │ @@ -884007,19 +884007,19 @@ │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [r6, #112] @ 0x70 │ │ │ │ lsls r4, r6, #1 │ │ │ │ str r0, [r4, #108] @ 0x6c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r4, [r2, #92] @ 0x5c │ │ │ │ + ldr r0, [r3, #92] @ 0x5c │ │ │ │ lsls r0, r5, #1 │ │ │ │ str r4, [r1, #104] @ 0x68 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ldr r0, [r0, #88] @ 0x58 │ │ │ │ + ldr r4, [r0, #88] @ 0x58 │ │ │ │ lsls r0, r5, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr r2, [pc, #272] @ (2e7c1c >::resize(unsigned int)@@Base+0x3038>) │ │ │ │ mov r4, r0 │ │ │ │ @@ -884353,15 +884353,15 @@ │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r2, [r3, #60] @ 0x3c │ │ │ │ lsls r4, r6, #1 │ │ │ │ str r6, [r3, #56] @ 0x38 │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r1, r3, r4} │ │ │ │ + pop {r1, r2, r3, r4} │ │ │ │ lsls r1, r5, #1 │ │ │ │ strh r0, [r5, #36] @ 0x24 │ │ │ │ lsls r4, r6, #1 │ │ │ │ str r6, [r5, #52] @ 0x34 │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -885299,33 +885299,33 @@ │ │ │ │ nop │ │ │ │ ldrsh r2, [r2, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r2, [r7, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r3, r5, r6} │ │ │ │ + pop {r2, r3, r5, r6} │ │ │ │ lsls r1, r5, #1 │ │ │ │ ldrb r2, [r0, #23] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrb r0, [r1, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - pop {r3} │ │ │ │ + pop {r2, r3} │ │ │ │ lsls r1, r5, #1 │ │ │ │ ldrb r2, [r4, #21] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrb r0, [r5, r0] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - revsh r0, r0 │ │ │ │ + revsh r4, r0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ ldrb r6, [r7, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrh r4, [r0, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - hlt 0x000c │ │ │ │ + hlt 0x0010 │ │ │ │ lsls r1, r5, #1 │ │ │ │ ldrb r2, [r1, #16] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrh r0, [r2, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ ldrh r4, [r7, r1] │ │ │ │ lsls r4, r6, #1 │ │ │ │ @@ -885432,15 +885432,15 @@ │ │ │ │ cmp.w r8, #0 │ │ │ │ bne.n 2e8872 >::resize(unsigned int)@@Base+0x3c8e> │ │ │ │ b.n 2e8880 >::resize(unsigned int)@@Base+0x3c9c> │ │ │ │ ldr r0, [pc, #8] @ (2e88f8 >::resize(unsigned int)@@Base+0x3d14>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - str r4, [r2, #72] @ 0x48 │ │ │ │ + str r0, [r3, #72] @ 0x48 │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldrd r7, r5, [r0] │ │ │ │ movw r2, #43691 @ 0xaaab │ │ │ │ @@ -885512,15 +885512,15 @@ │ │ │ │ ldr r0, [pc, #16] @ (2e89e0 >::resize(unsigned int)@@Base+0x3dfc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ mov r1, r6 │ │ │ │ mov r0, r9 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ - str r2, [r3, #56] @ 0x38 │ │ │ │ + str r6, [r3, #56] @ 0x38 │ │ │ │ lsls r0, r5, #1 │ │ │ │ ldrd r3, r2, [r0, #4] │ │ │ │ cmp r3, r2 │ │ │ │ beq.n 2e8a1e >::resize(unsigned int)@@Base+0x3e3a> │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -885798,15 +885798,15 @@ │ │ │ │ nop │ │ │ │ strb r2, [r7, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r2, [r4, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r5, sp, #600 @ 0x258 │ │ │ │ + add r5, sp, #616 @ 0x268 │ │ │ │ lsls r1, r5, #1 │ │ │ │ strb r2, [r4, #24] │ │ │ │ lsls r4, r6, #1 │ │ │ │ strb r0, [r5, r3] │ │ │ │ lsls r4, r6, #1 │ │ │ │ strb r4, [r7, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ @@ -885978,15 +885978,15 @@ │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strh r4, [r6, r6] │ │ │ │ lsls r4, r6, #1 │ │ │ │ strh r4, [r5, r5] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - add r3, sp, #920 @ 0x398 │ │ │ │ + add r3, sp, #936 @ 0x3a8 │ │ │ │ lsls r1, r5, #1 │ │ │ │ strb r4, [r6, #17] │ │ │ │ lsls r4, r6, #1 │ │ │ │ strh r2, [r7, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ strh r2, [r0, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ @@ -886211,47 +886211,47 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ strh r0, [r4, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xb6c6 │ │ │ │ + @ instruction: 0xb6ca │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp r0, #240 @ 0xf0 │ │ │ │ + cmp r0, #244 @ 0xf4 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - add r1, sp, #824 @ 0x338 │ │ │ │ + add r1, sp, #840 @ 0x348 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - @ instruction: 0xb7ae │ │ │ │ + @ instruction: 0xb7b2 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r1, sp, #248 @ 0xf8 │ │ │ │ + add r1, sp, #264 @ 0x108 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r1, sp, #272 @ 0x110 │ │ │ │ + add r1, sp, #288 @ 0x120 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - @ instruction: 0xb74e │ │ │ │ + @ instruction: 0xb752 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r1, sp, #144 @ 0x90 │ │ │ │ + add r1, sp, #160 @ 0xa0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r1, sp, #96 @ 0x60 │ │ │ │ + add r1, sp, #112 @ 0x70 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - @ instruction: 0xb726 │ │ │ │ + @ instruction: 0xb72a │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r1, sp, #96 @ 0x60 │ │ │ │ + add r1, sp, #112 @ 0x70 │ │ │ │ lsls r1, r5, #1 │ │ │ │ str r6, [r6, r4] │ │ │ │ lsls r4, r6, #1 │ │ │ │ - ble.n 2e9100 >::resize(unsigned int)@@Base+0x451c> │ │ │ │ + ble.n 2e9108 >::resize(unsigned int)@@Base+0x4524> │ │ │ │ lsls r0, r5, #1 │ │ │ │ - add r0, sp, #704 @ 0x2c0 │ │ │ │ + add r0, sp, #720 @ 0x2d0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r0, sp, #528 @ 0x210 │ │ │ │ + add r0, sp, #544 @ 0x220 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - movs r7, #82 @ 0x52 │ │ │ │ + movs r7, #86 @ 0x56 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - add r0, sp, #440 @ 0x1b8 │ │ │ │ + add r0, sp, #456 @ 0x1c8 │ │ │ │ lsls r1, r5, #1 │ │ │ │ str r2, [r0, r2] │ │ │ │ lsls r4, r6, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ @@ -886319,15 +886319,15 @@ │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ mov r2, r0 │ │ │ │ b.n 2e91c0 >::resize(unsigned int)@@Base+0x45dc> │ │ │ │ ldr r0, [pc, #4] @ (2e91e8 >::resize(unsigned int)@@Base+0x4604>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldrh r6, [r0, r6] │ │ │ │ + ldrh r2, [r1, r6] │ │ │ │ lsls r0, r5, #1 │ │ │ │ cmp r1, #0 │ │ │ │ beq.n 2e928c >::resize(unsigned int)@@Base+0x46a8> │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -886398,15 +886398,15 @@ │ │ │ │ adds r3, r0, r2 │ │ │ │ str r3, [r4, #4] │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ ldr r0, [pc, #4] @ (2e92ac >::resize(unsigned int)@@Base+0x46c8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldrh r6, [r3, r3] │ │ │ │ + ldrh r2, [r4, r3] │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3952] @ 0xf70 │ │ │ │ ldr r2, [pc, #816] @ (2e95f8 >::resize(unsigned int)@@Base+0x4a14>) │ │ │ │ @@ -889420,15 +889420,15 @@ │ │ │ │ bl 2eb480 >::resize(unsigned int)@@Base+0x689c> │ │ │ │ add sp, #8 │ │ │ │ pop {r4, pc} │ │ │ │ ldr r0, [pc, #8] @ (2eb4d8 >::resize(unsigned int)@@Base+0x68f4>) │ │ │ │ add r0, pc │ │ │ │ bl 1779c │ │ │ │ nop │ │ │ │ - ldrh r0, [r3, #36] @ 0x24 │ │ │ │ + ldrh r4, [r3, #36] @ 0x24 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3896] @ 0xf38 │ │ │ │ sub sp, #164 @ 0xa4 │ │ │ │ ldr.w r3, [pc, #2232] @ 2ebda8 >::resize(unsigned int)@@Base+0x71c4> │ │ │ │ @@ -890221,17 +890221,17 @@ │ │ │ │ b.n 2ebd10 >::resize(unsigned int)@@Base+0x712c> │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ cmp r4, #68 @ 0x44 │ │ │ │ lsls r4, r6, #1 │ │ │ │ cmp r4, #60 @ 0x3c │ │ │ │ lsls r4, r6, #1 │ │ │ │ - adds r2, #86 @ 0x56 │ │ │ │ + adds r2, #94 @ 0x5e │ │ │ │ lsls r6, r5, #1 │ │ │ │ - adds r2, #56 @ 0x38 │ │ │ │ + adds r2, #64 @ 0x40 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r4, r3, #13 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r0, #20 │ │ │ │ movs r0, r0 │ │ │ │ cmp r1, #240 @ 0xf0 │ │ │ │ lsls r4, r6, #1 │ │ │ │ @@ -890326,15 +890326,15 @@ │ │ │ │ str.w r1, [lr, #4] │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ ldr r0, [pc, #8] @ (2ebec8 >::resize(unsigned int)@@Base+0x72e4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - cmp r6, #196 @ 0xc4 │ │ │ │ + cmp r6, #200 @ 0xc8 │ │ │ │ lsls r0, r5, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ vmov s15, r3 │ │ │ │ ldr r5, [sp, #24] │ │ │ │ @@ -894559,17 +894559,17 @@ │ │ │ │ blx 168e0 │ │ │ │ blx 15fc0 <__cxa_begin_catch@plt> │ │ │ │ blx 16c00 <__cxa_end_catch@plt+0x4> │ │ │ │ b.n 2ee914 >::resize(unsigned int)@@Base+0x9d30> │ │ │ │ ldr r0, [pc, #12] @ (2eeb24 >::resize(unsigned int)@@Base+0x9f40>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ldc2l 0, cr0, [r2, #-412]! @ 0xfffffe64 │ │ │ │ - stc2l 0, cr0, [ip, #-412] @ 0xfffffe64 │ │ │ │ - ldc2 0, cr0, [sl, #-412]! @ 0xfffffe64 │ │ │ │ + ldc2l 0, cr0, [r6, #-412]! @ 0xfffffe64 │ │ │ │ + ldc2l 0, cr0, [r0, #-412] @ 0xfffffe64 │ │ │ │ + ldc2 0, cr0, [lr, #-412]! @ 0xfffffe64 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r2, [pc, #152] @ (2eebd0 >::resize(unsigned int)@@Base+0x9fec>) │ │ │ │ sub sp, #28 │ │ │ │ ldr r3, [pc, #152] @ (2eebd4 >::resize(unsigned int)@@Base+0x9ff0>) │ │ │ │ @@ -895341,15 +895341,15 @@ │ │ │ │ cmp r7, #0 │ │ │ │ bne.n 2ef2f4 >::resize(unsigned int)@@Base+0xa710> │ │ │ │ b.n 2ef2fc >::resize(unsigned int)@@Base+0xa718> │ │ │ │ ldr r0, [pc, #8] @ (2ef36c >::resize(unsigned int)@@Base+0xa788>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - @ instruction: 0xfa200067 │ │ │ │ + @ instruction: 0xfa240067 │ │ │ │ push {r1, r2, r3} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3972] @ 0xf84 │ │ │ │ ldr.w r2, [pc, #1112] @ 2ef7dc >::resize(unsigned int)@@Base+0xabf8> │ │ │ │ sub sp, #96 @ 0x60 │ │ │ │ @@ -895790,15 +895790,15 @@ │ │ │ │ beq.w 2ef66a >::resize(unsigned int)@@Base+0xaa86> │ │ │ │ b.n 2ef648 >::resize(unsigned int)@@Base+0xaa64> │ │ │ │ nop │ │ │ │ ldc 0, cr0, [sl, #460]! @ 0x1cc │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stc 0, cr0, [sl, #-460] @ 0xfffffe34 │ │ │ │ - mvns r6, r4 │ │ │ │ + mvns r2, r5 │ │ │ │ lsls r1, r5, #1 │ │ │ │ lsrs r4, r6, #17 │ │ │ │ lsls r4, r6, #1 │ │ │ │ @ instruction: 0xeb3a0073 │ │ │ │ adds.w r0, r0, r3, ror #1 │ │ │ │ @ instruction: 0xeaee0073 │ │ │ │ @ instruction: 0xeaa40073 │ │ │ │ @@ -896251,15 +896251,15 @@ │ │ │ │ beq.w 2efb0e >::resize(unsigned int)@@Base+0xaf2a> │ │ │ │ b.n 2efaec >::resize(unsigned int)@@Base+0xaf08> │ │ │ │ nop │ │ │ │ ldmdb r6, {r0, r1, r4, r5, r6} │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strd r0, r0, [r6], #-460 @ 0x1cc │ │ │ │ - subs r7, #66 @ 0x42 │ │ │ │ + subs r7, #70 @ 0x46 │ │ │ │ lsls r1, r5, #1 │ │ │ │ lsls r0, r2, #31 │ │ │ │ lsls r4, r6, #1 │ │ │ │ b.n 2ef9c4 >::resize(unsigned int)@@Base+0xade0> │ │ │ │ lsls r3, r6, #1 │ │ │ │ b.n 2ef974 >::resize(unsigned int)@@Base+0xad90> │ │ │ │ lsls r3, r6, #1 │ │ │ │ @@ -896749,39 +896749,39 @@ │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ strd r3, r3, [r5, #484] @ 0x1e4 │ │ │ │ b.n 2f00e0 >::resize(unsigned int)@@Base+0xb4fc> │ │ │ │ movs r4, #0 │ │ │ │ b.n 2f00b2 >::resize(unsigned int)@@Base+0xb4ce> │ │ │ │ nop │ │ │ │ - subs r0, #236 @ 0xec │ │ │ │ + subs r0, #240 @ 0xf0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - @ instruction: 0xb7ec │ │ │ │ + @ instruction: 0xb7f0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - subs r0, #194 @ 0xc2 │ │ │ │ + subs r0, #198 @ 0xc6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - bkpt 0x00ca │ │ │ │ + bkpt 0x00ce │ │ │ │ lsls r6, r4, #1 │ │ │ │ - subs r0, #20 │ │ │ │ + subs r0, #24 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - bcs.n 2f0210 >::resize(unsigned int)@@Base+0xb62c> │ │ │ │ + bcs.n 2f0218 >::resize(unsigned int)@@Base+0xb634> │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r7, #10 │ │ │ │ + adds r7, #14 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r7, #10 │ │ │ │ + adds r7, #14 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - mov r6, r1 │ │ │ │ + mov r2, r2 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r6, #162 @ 0xa2 │ │ │ │ + adds r6, #166 @ 0xa6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - @ instruction: 0xb680 │ │ │ │ + @ instruction: 0xb684 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - adds r6, #196 @ 0xc4 │ │ │ │ + adds r6, #200 @ 0xc8 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r7, #86 @ 0x56 │ │ │ │ + adds r7, #90 @ 0x5a │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ ldr.w r5, [r0, #544] @ 0x220 │ │ │ │ @@ -896967,39 +896967,39 @@ │ │ │ │ add r1, pc │ │ │ │ blx 16c70 >& std::__ostream_insert >(std::basic_ostream >&, char const*, int)@plt+0x4> │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ strd r3, r3, [r5, #484] @ 0x1e4 │ │ │ │ b.n 2f0324 >::resize(unsigned int)@@Base+0xb740> │ │ │ │ movs r4, #0 │ │ │ │ b.n 2f02f6 >::resize(unsigned int)@@Base+0xb712> │ │ │ │ - adds r6, #152 @ 0x98 │ │ │ │ + adds r6, #156 @ 0x9c │ │ │ │ lsls r1, r5, #1 │ │ │ │ - push {r3, r4, r7, lr} │ │ │ │ + push {r2, r3, r4, r7, lr} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - adds r6, #110 @ 0x6e │ │ │ │ + adds r6, #114 @ 0x72 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - pop {r1, r2, r4, r5, r6} │ │ │ │ + pop {r1, r3, r4, r5, r6} │ │ │ │ lsls r6, r4, #1 │ │ │ │ - adds r5, #208 @ 0xd0 │ │ │ │ + adds r5, #212 @ 0xd4 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - ldmia r7, {r1, r2, r3, r5, r6, r7} │ │ │ │ + ldmia r7, {r1, r4, r5, r6, r7} │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r4, #198 @ 0xc6 │ │ │ │ + adds r4, #202 @ 0xca │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r4, #198 @ 0xc6 │ │ │ │ + adds r4, #202 @ 0xca │ │ │ │ lsls r1, r5, #1 │ │ │ │ - mvns r2, r1 │ │ │ │ + mvns r6, r1 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r4, #76 @ 0x4c │ │ │ │ + adds r4, #80 @ 0x50 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - push {r1, r3, r5} │ │ │ │ + push {r1, r2, r3, r5} │ │ │ │ lsls r3, r5, #1 │ │ │ │ - adds r4, #110 @ 0x6e │ │ │ │ + adds r4, #114 @ 0x72 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r5, #0 │ │ │ │ + adds r5, #4 │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ mov r4, r0 │ │ │ │ ldr r0, [pc, #436] @ (2f05e4 >::resize(unsigned int)@@Base+0xba00>) │ │ │ │ @@ -897483,41 +897483,41 @@ │ │ │ │ str r2, [sp, #0] │ │ │ │ b.n 2f07ce >::resize(unsigned int)@@Base+0xbbea> │ │ │ │ ldr.w r2, [r4, #412] @ 0x19c │ │ │ │ ldr.w r3, [r2, r3, lsl #2] │ │ │ │ mov sl, r3 │ │ │ │ b.n 2f08c6 >::resize(unsigned int)@@Base+0xbce2> │ │ │ │ nop │ │ │ │ - adds r1, #50 @ 0x32 │ │ │ │ + adds r1, #54 @ 0x36 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - ands r0, r5 │ │ │ │ + ands r4, r5 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r0, #242 @ 0xf2 │ │ │ │ + adds r0, #246 @ 0xf6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - subs r7, #232 @ 0xe8 │ │ │ │ + subs r7, #236 @ 0xec │ │ │ │ lsls r2, r5, #1 │ │ │ │ - adds r1, #134 @ 0x86 │ │ │ │ + adds r1, #138 @ 0x8a │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r7, #254 @ 0xfe │ │ │ │ + adds r0, #2 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r7, sp, #904 @ 0x388 │ │ │ │ + add r7, sp, #920 @ 0x398 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - adds r1, #92 @ 0x5c │ │ │ │ + adds r1, #96 @ 0x60 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r1, #78 @ 0x4e │ │ │ │ + adds r1, #82 @ 0x52 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r0, #144 @ 0x90 │ │ │ │ + adds r0, #148 @ 0x94 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r7, #8 │ │ │ │ + cmp r7, #12 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r6, sp, #944 @ 0x3b0 │ │ │ │ + add r6, sp, #960 @ 0x3c0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - adds r0, #102 @ 0x66 │ │ │ │ + adds r0, #106 @ 0x6a │ │ │ │ lsls r1, r5, #1 │ │ │ │ - adds r0, #88 @ 0x58 │ │ │ │ + adds r0, #92 @ 0x5c │ │ │ │ lsls r1, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3968] @ 0xf80 │ │ │ │ sub sp, #92 @ 0x5c │ │ │ │ mov r4, r0 │ │ │ │ @@ -898592,148 +898592,148 @@ │ │ │ │ bne.n 2f14fa >::resize(unsigned int)@@Base+0xc916> │ │ │ │ b.n 2f1500 >::resize(unsigned int)@@Base+0xc91c> │ │ │ │ nop │ │ │ │ bvc.n 2f1488 >::resize(unsigned int)@@Base+0xc8a4> │ │ │ │ lsls r3, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r6, #198 @ 0xc6 │ │ │ │ + cmp r6, #202 @ 0xca │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r7, #108 @ 0x6c │ │ │ │ + cmp r7, #112 @ 0x70 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - push {r7} │ │ │ │ + push {r2, r7} │ │ │ │ lsls r6, r4, #1 │ │ │ │ - lsls r4, r2, #25 │ │ │ │ + lsls r0, r3, #25 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - cmp r6, #60 @ 0x3c │ │ │ │ + cmp r6, #64 @ 0x40 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r7, #10 │ │ │ │ + cmp r7, #14 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - push {r2, r3, r4} │ │ │ │ + push {r5} │ │ │ │ lsls r6, r4, #1 │ │ │ │ - cmp r6, #216 @ 0xd8 │ │ │ │ + cmp r6, #220 @ 0xdc │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r5, #226 @ 0xe2 │ │ │ │ + cmp r5, #230 @ 0xe6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - subs r4, #52 @ 0x34 │ │ │ │ + subs r4, #56 @ 0x38 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - cmp r4, #254 @ 0xfe │ │ │ │ - lsls r1, r5, #1 │ │ │ │ - cmp r4, #174 @ 0xae │ │ │ │ + cmp r5, #2 │ │ │ │ lsls r1, r5, #1 │ │ │ │ cmp r4, #178 @ 0xb2 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - subs r3, #198 @ 0xc6 │ │ │ │ + cmp r4, #182 @ 0xb6 │ │ │ │ + lsls r1, r5, #1 │ │ │ │ + subs r3, #202 @ 0xca │ │ │ │ lsls r2, r5, #1 │ │ │ │ - cmp r4, #82 @ 0x52 │ │ │ │ + cmp r4, #86 @ 0x56 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r4, sp, #256 @ 0x100 │ │ │ │ + add r4, sp, #272 @ 0x110 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cmp r5, #2 │ │ │ │ + cmp r5, #6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r4, #58 @ 0x3a │ │ │ │ + cmp r4, #62 @ 0x3e │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r3, #252 @ 0xfc │ │ │ │ + cmp r4, #0 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r3, #250 @ 0xfa │ │ │ │ + cmp r3, #254 @ 0xfe │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r3, #200 @ 0xc8 │ │ │ │ + cmp r3, #204 @ 0xcc │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r3, #138 @ 0x8a │ │ │ │ + cmp r3, #142 @ 0x8e │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r3, sp, #480 @ 0x1e0 │ │ │ │ + add r3, sp, #496 @ 0x1f0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cmp r3, #138 @ 0x8a │ │ │ │ + cmp r3, #142 @ 0x8e │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r6, #116 @ 0x74 │ │ │ │ + cmp r6, #120 @ 0x78 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - subs r2, #92 @ 0x5c │ │ │ │ + subs r2, #96 @ 0x60 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - cmp r2, #242 @ 0xf2 │ │ │ │ + cmp r2, #246 @ 0xf6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - add r2, sp, #896 @ 0x380 │ │ │ │ + add r2, sp, #912 @ 0x390 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - cmp r2, #242 @ 0xf2 │ │ │ │ + cmp r2, #246 @ 0xf6 │ │ │ │ lsls r1, r5, #1 │ │ │ │ - cmp r2, #136 @ 0x88 │ │ │ │ + cmp r2, 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#1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @@ -913784,23 +913784,23 @@ │ │ │ │ movs r0, r0 │ │ │ │ adds r0, #186 @ 0xba │ │ │ │ lsls r3, r6, #1 │ │ │ │ asrs r0, r0, #17 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r6, #4 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r6, [r2, #6] │ │ │ │ + ldrh r2, [r3, #6] │ │ │ │ lsls r0, r5, #1 │ │ │ │ cmp r7, #154 @ 0x9a │ │ │ │ lsls r3, r6, #1 │ │ │ │ - ldrh r0, [r0, #0] │ │ │ │ + ldrh r4, [r0, #0] │ │ │ │ lsls r0, r5, #1 │ │ │ │ - strh r2, [r6, #58] @ 0x3a │ │ │ │ + strh r6, [r6, #58] @ 0x3a │ │ │ │ lsls r0, r5, #1 │ │ │ │ - strh r4, [r4, #58] @ 0x3a │ │ │ │ + strh r0, [r5, #58] @ 0x3a │ │ │ │ lsls r0, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r5, [pc, #344] @ (2fb464 >::resize(unsigned int)@@Base+0x16880>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -913935,23 +913935,23 @@ │ │ │ │ lsls r3, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 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#1 │ │ │ │ lsrs r0, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ - asrs r0, r5, #8 │ │ │ │ + asrs r0, r6, #8 │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r4, r2, r4 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r0, #12 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r6, #18 │ │ │ │ movs r0, r0 │ │ │ │ @@ -918330,15 +918330,15 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ mov r3, r0 │ │ │ │ b.n 2fe366 >::resize(unsigned int)@@Base+0x19782> │ │ │ │ ldr r0, [pc, #8] @ (2fe394 >::resize(unsigned int)@@Base+0x197b0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - lsrs r4, r3, #7 │ │ │ │ + lsrs r0, r4, #7 │ │ │ │ lsls r7, r4, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #20 │ │ │ │ mov r3, r1 │ │ │ │ @@ -918523,15 +918523,15 @@ │ │ │ │ b.n 2fe500 >::resize(unsigned int)@@Base+0x1991c> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ ldc2 0, cr0, [sl], #456 @ 0x1c8 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ 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0x5c │ │ │ │ lsls r6, r4, #1 │ │ │ │ lsls r2, r3, #2 │ │ │ │ lsls r1, r6, #1 │ │ │ │ asrs r4, r6, #12 │ │ │ │ movs r0, r0 │ │ │ │ - str r2, [r6, #60] @ 0x3c │ │ │ │ + str r6, [r6, #60] @ 0x3c │ │ │ │ lsls r6, r4, #1 │ │ │ │ vqadd.u16 q0, q4, q8 │ │ │ │ asrs r0, r5, #18 │ │ │ │ movs r0, r0 │ │ │ │ mcr2 0, 6, r0, cr6, cr0, {3} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -968707,35 +968707,35 @@ │ │ │ │ b.n 31eb88 >::resize(unsigned int)@@Base+0x39fa4> │ │ │ │ nop │ │ │ │ stc2l 0, cr0, [r4, #448] @ 0x1c0 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldc2 0, cr0, [ip, #448]! @ 0x1c0 │ │ │ │ ldc2 0, cr0, [r4], #448 @ 0x1c0 │ │ │ │ - str r6, [r1, #4] │ │ │ │ + str r2, [r2, #4] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r2, [r4, #8] │ │ │ │ + str r6, [r4, #8] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r6, [r5, #16] │ │ │ │ + str r2, [r6, #16] │ │ │ │ lsls r6, r4, #1 │ │ │ │ asrs r4, r6, #12 │ │ │ │ movs r0, r0 │ │ │ │ - str r4, [r5, #0] │ │ │ │ + str r0, [r6, #0] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrsh r0, [r0, r5] │ │ │ │ + ldrsh r4, [r0, r5] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrsh r0, [r4, r4] │ │ │ │ + ldrsh r4, [r4, r4] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrb r0, [r2, r0] │ │ │ │ + ldrb r4, [r2, r0] │ │ │ │ lsls r6, r4, #1 │ │ │ │ asrs r0, r5, #18 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r0, [r4, r5] │ │ │ │ + ldrh r4, [r4, r5] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrh r6, [r5, r4] │ │ │ │ + ldrh r2, [r6, r4] │ │ │ │ lsls r6, r4, #1 │ │ │ │ @ instruction: 0xf5f00070 │ │ │ │ sub.w r0, lr, #15728640 @ 0xf00000 │ │ │ │ @ instruction: 0xf5860070 │ │ │ │ sbc.w r0, r0, #15728640 @ 0xf00000 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ @@ -969104,23 +969104,23 @@ │ │ │ │ bl 2abcd0 │ │ │ │ b.n 31efe4 >::resize(unsigned int)@@Base+0x3a400> │ │ │ │ ... │ │ │ │ @ instruction: 0xf39c0070 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ adc.w r0, r6, #112 @ 0x70 │ │ │ │ - strb r2, [r6, r2] │ │ │ │ + strb r6, [r6, r2] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strb r2, [r2, r1] │ │ │ │ + strb r6, [r2, r1] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strb r6, [r7, r1] │ │ │ │ + strb r2, [r0, r2] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strb r0, [r3, r0] │ │ │ │ + strb r4, [r3, r0] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strb r4, [r4, r3] │ │ │ │ + strb r0, [r5, r3] │ │ │ │ lsls r6, r4, #1 │ │ │ │ ldr r3, [r6, #32] │ │ │ │ subs r3, #3 │ │ │ │ cmp r3, #1 │ │ │ │ bhi.w 31effa >::resize(unsigned int)@@Base+0x3a416> │ │ │ │ ldr r1, [pc, #940] @ (31f5c8 >::resize(unsigned int)@@Base+0x3a9e4>) │ │ │ │ add.w r4, r6, #32 │ │ │ │ @@ -969429,25 +969429,25 @@ │ │ │ │ add.w r0, r6, #32 │ │ │ │ movs r7, #1 │ │ │ │ add r1, pc │ │ │ │ bl 2abcd0 │ │ │ │ b.n 31f378 >::resize(unsigned int)@@Base+0x3a794> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - strh r6, [r6, r4] │ │ │ │ + strh r2, [r7, r4] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strh r4, [r5, r7] │ │ │ │ + strh r0, [r6, r7] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r2, [r0, r7] │ │ │ │ + str r6, [r0, r7] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r0, [r3, r7] │ │ │ │ + str r4, [r3, r7] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r2, [r3, r5] │ │ │ │ + str r6, [r3, r5] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r6, [r2, r2] │ │ │ │ + str r2, [r3, r2] │ │ │ │ lsls r6, r4, #1 │ │ │ │ vldr d4, [pc, #172] @ 31f690 >::resize(unsigned int)@@Base+0x3aaac> │ │ │ │ vmov.f64 d7, d4 │ │ │ │ b.n 31f4c6 >::resize(unsigned int)@@Base+0x3a8e2> │ │ │ │ vldr d3, [pc, #164] @ 31f690 >::resize(unsigned int)@@Base+0x3aaac> │ │ │ │ ldr.w ip, [r5, #100] @ 0x64 │ │ │ │ vmov.f64 d5, d3 │ │ │ │ @@ -969504,15 +969504,15 @@ │ │ │ │ b.n 31f656 >::resize(unsigned int)@@Base+0x3aa72> │ │ │ │ ldr r1, [sp, #36] @ 0x24 │ │ │ │ subs r1, r1, r0 │ │ │ │ blx 166d8 │ │ │ │ b.n 31f65a >::resize(unsigned int)@@Base+0x3aa76> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ ... │ │ │ │ - ldr r7, [pc, #72] @ (31f6e4 >::resize(unsigned int)@@Base+0x3ab00>) │ │ │ │ + ldr r7, [pc, #88] @ (31f6f4 >::resize(unsigned int)@@Base+0x3ab10>) │ │ │ │ lsls r6, r4, #1 │ │ │ │ @ instruction: 0xeaea0070 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -971344,15 +971344,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov r3, r0 │ │ │ │ b.n 320a60 >::resize(unsigned int)@@Base+0x3be7c> │ │ │ │ ldr r0, [pc, #4] @ (320a8c >::resize(unsigned int)@@Base+0x3bea8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - b.n 321054 >::resize(unsigned int)@@Base+0x3c470> │ │ │ │ + b.n 32105c >::resize(unsigned int)@@Base+0x3c478> │ │ │ │ lsls r4, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ @@ -974655,15 +974655,15 @@ │ │ │ │ lsls r0, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ cbz r2, 322f92 >::resize(unsigned int)@@Base+0x3e3ae> │ │ │ │ lsls r0, r6, #1 │ │ │ │ sxtb r4, r5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r6, r4, #11 │ │ │ │ + lsrs r2, r5, #11 │ │ │ │ lsls r6, r4, #1 │ │ │ │ bcc.n 323034 >::resize(unsigned int)@@Base+0x3e450> │ │ │ │ lsls r0, r6, #1 │ │ │ │ sxth r4, r7 │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -975669,19 +975669,19 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ add r0, sp, #912 @ 0x390 │ │ │ │ lsls r0, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r4, r3, #25 │ │ │ │ + lsrs r0, r4, #25 │ │ │ │ lsls r6, r4, #1 │ │ │ │ add r0, sp, #480 @ 0x1e0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - lsrs r2, r1, #24 │ │ │ │ + lsrs r6, r1, #24 │ │ │ │ lsls r6, r4, #1 │ │ │ │ add r0, sp, #328 @ 0x148 │ │ │ │ lsls r0, r6, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ @@ -975726,17 +975726,17 @@ │ │ │ │ add r3, pc │ │ │ │ strd r3, r1, [sp, #8] │ │ │ │ ldrd r2, r3, [sp, #8] │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, lr} │ │ │ │ b.w 30d320 >::resize(unsigned int)@@Base+0x2873c> │ │ │ │ nop │ │ │ │ - lsrs r4, r6, #21 │ │ │ │ + lsrs r0, r7, #21 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - lsrs r2, r2, #21 │ │ │ │ + lsrs r6, r2, #21 │ │ │ │ lsls r6, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r7, r4, [r0] │ │ │ │ mov fp, r2 │ │ │ │ @@ -975808,15 +975808,15 @@ │ │ │ │ ldr r0, [pc, #16] @ (323a94 >::resize(unsigned int)@@Base+0x3eeb0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r8 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ - uxtb r6, r4 │ │ │ │ + uxtb r2, r5 │ │ │ │ lsls r4, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3808] @ 0xee0 │ │ │ │ sub sp, #252 @ 0xfc │ │ │ │ mov r7, r3 │ │ │ │ @@ -979670,15 +979670,15 @@ │ │ │ │ lsls r0, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r6, [r6, #29] │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldrb r6, [r3, #27] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bvc.n 3263ac >::resize(unsigned int)@@Base+0x417c8> │ │ │ │ + bvc.n 3263b4 >::resize(unsigned int)@@Base+0x417d0> │ │ │ │ lsls r5, r4, #1 │ │ │ │ ldr r7, [sp, #928] @ 0x3a0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldrb r0, [r6, #26] │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -979880,15 +979880,15 @@ │ │ │ │ lsls r0, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r2, [r0, #22] │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldrb r2, [r5, #19] │ │ │ │ lsls r0, r6, #1 │ │ │ │ - bpl.n 3265b8 >::resize(unsigned int)@@Base+0x419d4> │ │ │ │ + bpl.n 3265c0 >::resize(unsigned int)@@Base+0x419dc> │ │ │ │ lsls r5, r4, #1 │ │ │ │ ldr r5, [sp, #976] @ 0x3d0 │ │ │ │ lsls r0, r6, #1 │ │ │ │ ldrb r4, [r7, #18] │ │ │ │ lsls r0, r6, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -985826,21 +985826,21 @@ │ │ │ │ nop │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r2, [pc, #608] @ (32a37c >::resize(unsigned int)@@Base+0x45798>) │ │ │ │ lsls r0, r6, #1 │ │ │ │ @ instruction: 0x479e │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r2, [sp, #288] @ 0x120 │ │ │ │ + ldr r2, [sp, #304] @ 0x130 │ │ │ │ lsls r5, r4, #1 │ │ │ │ str r6, [r2, #44] @ 0x2c │ │ │ │ lsls r0, r6, #1 │ │ │ │ sbcs r6, r3 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r2, [sp, #96] @ 0x60 │ │ │ │ + ldr r2, [sp, #112] @ 0x70 │ │ │ │ lsls r5, r4, #1 │ │ │ │ str r6, [r4, #40] @ 0x28 │ │ │ │ lsls r0, r6, #1 │ │ │ │ adcs r6, r5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ asrs r6, r2 │ │ │ │ lsls r0, r6, #1 │ │ │ │ @@ -989592,15 +989592,15 @@ │ │ │ │ movs r3, #0 │ │ │ │ strd r3, r3, [r2] │ │ │ │ b.n 32c7c0 >::resize(unsigned int)@@Base+0x47bdc> │ │ │ │ ldr r0, [pc, #8] @ (32c8c0 >::resize(unsigned int)@@Base+0x47cdc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - subs r0, r3, #6 │ │ │ │ + subs r4, r3, #6 │ │ │ │ lsls r4, r4, #1 │ │ │ │ push {r3, r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ mov r7, r0 │ │ │ │ mov r6, r1 │ │ │ │ @@ -992227,23 +992227,23 @@ │ │ │ │ b.n 32e22a >::resize(unsigned int)@@Base+0x49646> │ │ │ │ lsls r0, r7, #28 │ │ │ │ lsls r0, r6, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r2, r5 │ │ │ │ lsls r0, r6, #1 │ │ │ │ - ldr r6, [r2, r1] │ │ │ │ + ldr r2, [r3, r1] │ │ │ │ lsls r5, r4, #1 │ │ │ │ movs r0, #228 @ 0xe4 │ │ │ │ lsls r0, r6, #1 │ │ │ │ vmla.i32 q0, q5, d15[1] │ │ │ │ vhadd.u8 q8, q6, │ │ │ │ stc2l 0, cr0, [sl, #444]! @ 0x1bc │ │ │ │ stc2l 0, cr0, [r4, #444] @ 0x1bc │ │ │ │ - lsls r0, r7, #18 │ │ │ │ + lsls r4, r7, #18 │ │ │ │ lsls r4, r4, #1 │ │ │ │ ldr r3, [sp, #228] @ 0xe4 │ │ │ │ cbz r3, 32e46c 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│ │ │ ldmia r4!, {r1, r2, r5} │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldmia r4!, {r1, r2, r3} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - bcs.n 331528 >::resize(unsigned int)@@Base+0x4c944> │ │ │ │ + bcs.n 331530 >::resize(unsigned int)@@Base+0x4c94c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - bhi.n 33159c >::resize(unsigned int)@@Base+0x4c9b8> │ │ │ │ + bhi.n 3315a4 >::resize(unsigned int)@@Base+0x4c9c0> │ │ │ │ lsls r3, r4, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr r2, [pc, #320] @ (3316c4 >::resize(unsigned int)@@Base+0x4cae0>) │ │ │ │ mov r5, r1 │ │ │ │ @@ -996916,15 +996916,15 @@ │ │ │ │ lsls r7, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r3!, {r2, r4, r6} │ │ │ │ lsls r7, r5, #1 │ │ │ │ ldmia r2, {r2, r3, r5, r6, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ - movs r3, #102 @ 0x66 │ │ │ │ + movs r3, #106 @ 0x6a │ │ │ │ lsls r5, r4, #1 │ │ │ │ @ instruction: 0xebf6006f │ │ │ │ ldmia r2, {r2, r3, r4, r5, r7} │ │ │ │ lsls r7, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -998795,17 +998795,17 @@ │ │ │ │ b.n 332acc >::resize(unsigned int)@@Base+0x4dee8> │ │ │ │ ldr r0, [pc, #12] @ (332ae8 >::resize(unsigned int)@@Base+0x4df04>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ ldr r0, [pc, #8] @ (332aec >::resize(unsigned int)@@Base+0x4df08>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - stmia r2!, {r1, r2, r3, r7} │ │ │ │ + stmia r2!, {r1, r4, r7} │ │ │ │ lsls r3, r4, #1 │ │ │ │ - pop {r1, r2, r6, pc} │ │ │ │ + pop {r1, r3, r6, pc} │ │ │ │ lsls r3, r4, #1 │ │ │ │ mov r3, r0 │ │ │ │ ldr r0, [r0, #0] │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ vldr d6, [pc, #368] @ 332c68 >::resize(unsigned int)@@Base+0x4e084> │ │ │ │ ldr r4, [r0, #68] @ 0x44 │ │ │ │ ldr.w r5, [r4, r2, lsl #2] │ │ │ │ @@ -999229,15 +999229,15 @@ │ │ │ │ nop │ │ │ │ cbz r6, 332f9a >::resize(unsigned int)@@Base+0x4e3b6> │ │ │ │ lsls r7, r5, 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r0, r2, #28 │ │ │ │ + asrs r4, r2, #28 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - lsls r4, r2, #31 │ │ │ │ + lsls r0, r3, #31 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - strh r0, [r0, #62] @ 0x3e │ │ │ │ + strh r4, [r0, #62] @ 0x3e │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strh r6, [r4, #60] @ 0x3c │ │ │ │ + strh r2, [r5, #60] @ 0x3c │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strh r2, [r2, #60] @ 0x3c │ │ │ │ + strh r6, [r2, #60] @ 0x3c │ │ │ │ lsls r6, r4, #1 │ │ │ │ - asrs r4, r1, #26 │ │ │ │ + asrs r0, r2, #26 │ │ │ │ lsls r4, r4, #1 │ │ │ │ ldr r3, [sp, #0] │ │ │ │ add r0, sp, #40 @ 0x28 │ │ │ │ str r3, [sp, #40] @ 0x28 │ │ │ │ add r3, sp, #52 @ 0x34 │ │ │ │ str r3, [sp, #44] @ 0x2c │ │ │ │ ldr.w r3, [r5, #528] @ 0x210 │ │ │ │ @@ -1023602,109 +1023602,110 @@ │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 3439fa >::resize(unsigned int)@@Base+0x5ee16> │ │ │ │ b.n 343872 >::resize(unsigned int)@@Base+0x5ec8e> │ │ │ │ ldr r3, [sp, #96] @ 0x60 │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 34397e >::resize(unsigned int)@@Base+0x5ed9a> │ │ │ │ b.n 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#1 │ │ │ │ + vext.8 q8, q3, , #0 │ │ │ │ add r0, sp, #792 @ 0x318 │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1024976,76 +1024977,76 @@ │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 34478a >::resize(unsigned int)@@Base+0x5fba6> │ │ │ │ b.n 344650 >::resize(unsigned int)@@Base+0x5fa6c> │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add r3, pc, #528 @ (adr r3, 344a58 >::resize(unsigned int)@@Base+0x5fe74>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xfa7a0063 │ │ │ │ - ldrb r0, [r3, #3] │ │ │ │ + @ instruction: 0xfa7e0063 │ │ │ │ + ldrb r4, [r3, #3] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrb r2, [r0, #3] │ │ │ │ + ldrb r6, [r0, #3] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrb r4, [r7, #1] │ │ │ │ + ldrb r0, [r0, #2] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrb r4, [r6, #1] │ │ │ │ + ldrb r0, [r7, #1] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - add r0, sp, #776 @ 0x308 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subs.w r0, r8, #14876672 @ 0xe30000 │ │ │ │ + sub.w r0, r4, #14876672 @ 0xe30000 │ │ │ │ + sbcs.w r0, r8, #14876672 @ 0xe30000 │ │ │ │ + @ instruction: 0xf5280063 │ │ │ │ + strb r4, [r2, #13] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - @ instruction: 0xf3320063 │ │ │ │ - @ instruction: 0xf4f40063 │ │ │ │ - addw r0, r0, #2147 @ 0x863 │ │ │ │ - strb r2, [r5, #9] │ │ │ │ + @ instruction: 0xf3360063 │ │ │ │ + @ instruction: 0xf4f80063 │ │ │ │ + addw r0, r4, #2147 @ 0x863 │ │ │ │ + strb r6, [r5, #9] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - movw r0, #49251 @ 0xc063 │ │ │ │ - ands.w r0, r0, #14876672 @ 0xe30000 │ │ │ │ - adds.w r0, r8, #14876672 @ 0xe30000 │ │ │ │ - @ instruction: 0xf3d00063 │ │ │ │ + @ instruction: 0xf2500063 │ │ │ │ + ands.w r0, r4, #14876672 @ 0xe30000 │ │ │ │ + adds.w r0, ip, #14876672 @ 0xe30000 │ │ │ │ + @ instruction: 0xf3d40063 │ │ │ │ pop {r1, r2, r3, r4, r6} │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r3, [sp, #144] @ 0x90 │ │ │ │ lsls r6, r5, #1 │ │ │ │ ldr r2, [sp, #800] @ 0x320 │ │ │ │ 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#-396] @ 0xfffffe74 │ │ │ │ - ldc 0, cr0, [r0, #-396]! @ 0xfffffe74 │ │ │ │ - ldr r4, [r1, #80] @ 0x50 │ │ │ │ + stc 0, cr0, [lr, #396] @ 0x18c │ │ │ │ + ldcl 0, cr0, [r2, #-396] @ 0xfffffe74 │ │ │ │ + ldc 0, cr0, [r4, #-396]! @ 0xfffffe74 │ │ │ │ + ldr r0, [r2, #80] @ 0x50 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldr r4, [r6, #76] @ 0x4c │ │ │ │ + ldr r0, [r7, #76] @ 0x4c │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldc 0, cr0, [lr, #-396] @ 0xfffffe74 │ │ │ │ - stcl 0, cr0, [r2], #396 @ 0x18c │ │ │ │ - ldc 0, cr0, [r8], #-396 @ 0xfffffe74 │ │ │ │ - ldc 0, cr0, [r4, #396] @ 0x18c │ │ │ │ - stcl 0, cr0, [r8, #-396] @ 0xfffffe74 │ │ │ │ - @ instruction: 0xfb1c0063 │ │ │ │ - subs.w r0, sl, r3, asr #1 │ │ │ │ - ldr r6, [r3, #56] @ 0x38 │ │ │ │ + stc 0, cr0, [r2, #-396]! @ 0xfffffe74 │ │ │ │ + stcl 0, cr0, [r6], #396 @ 0x18c │ │ │ │ + ldc 0, cr0, [ip], #-396 @ 0xfffffe74 │ │ │ │ + ldc 0, cr0, [r8, #396] @ 0x18c │ │ │ │ + stcl 0, cr0, [ip, #-396] @ 0xfffffe74 │ │ │ │ + @ instruction: 0xfb200063 │ │ │ │ + subs.w r0, lr, r3, asr #1 │ │ │ │ + ldr r2, [r4, #56] @ 0x38 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldr r2, [r7, #52] @ 0x34 │ │ │ │ + ldr r6, [r7, #52] @ 0x34 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - @ instruction: 0xfac20063 │ │ │ │ - @ instruction: 0xfa820064 │ │ │ │ - adcs.w r0, r8, r3, asr #1 │ │ │ │ - ldc 0, cr0, [r4], #396 @ 0x18c │ │ │ │ - stcl 0, cr0, [r8], #-396 @ 0xfffffe74 │ │ │ │ - @ instruction: 0xfa3c0063 │ │ │ │ - @ instruction: 0xeada0063 │ │ │ │ - ldr r6, [r7, #40] @ 0x28 │ │ │ │ + @ instruction: 0xfac60063 │ │ │ │ + @ instruction: 0xfa860064 │ │ │ │ + adcs.w r0, ip, r3, asr #1 │ │ │ │ + ldc 0, cr0, [r8], #396 @ 0x18c │ │ │ │ + stcl 0, cr0, [ip], #-396 @ 0xfffffe74 │ │ │ │ + @ instruction: 0xfa400063 │ │ │ │ + @ instruction: 0xeade0063 │ │ │ │ + ldr r2, [r0, #44] @ 0x2c │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldr r2, [r3, #40] @ 0x28 │ │ │ │ + ldr r6, [r3, #40] @ 0x28 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - vld1.8 {d16[3]}, [r2], r3 │ │ │ │ - vld1.8 {d0[3]}, [r2], r4 │ │ │ │ - orr.w r0, ip, r3, asr #1 │ │ │ │ - ldr??.w r0, [r6, r4, lsl #2] │ │ │ │ - and.w r0, r0, r3, asr #1 │ │ │ │ - vst4.16 {d0-d3}, [sl :128], r4 │ │ │ │ + vld1.8 {d16[3]}, [r6], r3 │ │ │ │ + vld1.8 {d0[3]}, [r6], r4 │ │ │ │ + orrs.w r0, r0, r3, asr #1 │ │ │ │ + ldr??.w r0, [sl, r4, lsl #2] │ │ │ │ + and.w r0, r4, r3, asr #1 │ │ │ │ + vst4.16 {d0-d3}, [lr :128], r4 │ │ │ │ str r3, [sp, #56] @ 0x38 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - @ instruction: 0xe9860063 │ │ │ │ - ldr r2, [r4, #20] │ │ │ │ + @ instruction: 0xe98a0063 │ │ │ │ + ldr r6, [r4, #20] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - bics.w r0, r4, r3, asr #1 │ │ │ │ - ldr r4, [r7, #16] │ │ │ │ + bics.w r0, r8, r3, asr #1 │ │ │ │ + ldr r0, [r0, #20] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - strd r0, r0, [r6, #-396]! @ 0x18c │ │ │ │ - stmdb sl!, {r0, r1, r5, r6} │ │ │ │ - stmdb ip, {r0, r1, r5, r6} │ │ │ │ - ldr r0, [r5, #12] │ │ │ │ + strd r0, r0, [sl, #-396]! @ 0x18c │ │ │ │ + stmdb lr!, {r0, r1, r5, r6} │ │ │ │ + ldmdb r0, {r0, r1, r5, r6} │ │ │ │ + ldr r4, [r5, #12] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldr r0, [r2, #12] │ │ │ │ + ldr r4, [r2, #12] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrd r0, r0, [sl], #396 @ 0x18c │ │ │ │ - ldmia.w lr!, {r0, r1, r5, r6} │ │ │ │ - and.w r0, r0, r3, asr #1 │ │ │ │ - ldrd r0, r0, [r0, #396]! @ 0x18c │ │ │ │ - ldrd r0, r0, [ip, #396] @ 0x18c │ │ │ │ - strd r0, r0, [ip, #396] @ 0x18c │ │ │ │ - ldrd r0, r0, [r6, #-396]! @ 0x18c │ │ │ │ - str r0, [r2, #124] @ 0x7c │ │ │ │ + ldrd r0, r0, [lr], #396 @ 0x18c │ │ │ │ + @ instruction: 0xe8c20063 │ │ │ │ + and.w r0, r4, r3, asr #1 │ │ │ │ + ldrd r0, r0, [r4, #396]! @ 0x18c │ │ │ │ + strd r0, r0, [r0, #396]! @ 0x18c │ │ │ │ + ldrd r0, r0, [r0, #396] @ 0x18c │ │ │ │ + ldrd r0, r0, [sl, #-396]! @ 0x18c │ │ │ │ + str r4, [r2, #124] @ 0x7c │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r4, [r7, #120] @ 0x78 │ │ │ │ + str r0, [r0, #124] @ 0x7c │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r4, [r6, #116] @ 0x74 │ │ │ │ + str r0, [r7, #116] @ 0x74 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r4, [r5, #116] @ 0x74 │ │ │ │ + str r0, [r6, #116] @ 0x74 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r7, [sp, #736] @ 0x2e0 │ │ │ │ + str r7, [sp, #752] @ 0x2f0 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - strd r0, r0, [r0, #-396]! @ 0x18c │ │ │ │ - b.n 345388 >::resize(unsigned int)@@Base+0x607a4> │ │ │ │ + strd r0, r0, [r4, #-396]! @ 0x18c │ │ │ │ + b.n 345390 >::resize(unsigned int)@@Base+0x607ac> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - str r4, [r4, #96] @ 0x60 │ │ │ │ + str r0, [r5, #96] @ 0x60 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - b.n 3452d0 >::resize(unsigned int)@@Base+0x606ec> │ │ │ │ + b.n 3452d8 >::resize(unsigned int)@@Base+0x606f4> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345658 >::resize(unsigned int)@@Base+0x60a74> │ │ │ │ + b.n 345660 >::resize(unsigned int)@@Base+0x60a7c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - @ instruction: 0xe8ca0063 │ │ │ │ - stmia.w r8!, {r0, r1, r5, r6} │ │ │ │ - b.n 3451e8 >::resize(unsigned int)@@Base+0x60604> │ │ │ │ + @ instruction: 0xe8ce0063 │ │ │ │ + stmia.w ip!, {r0, r1, r5, r6} │ │ │ │ + b.n 3451f0 >::resize(unsigned int)@@Base+0x6060c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - str r0, [r1, #84] @ 0x54 │ │ │ │ + str r4, [r1, #84] @ 0x54 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - b.n 345138 >::resize(unsigned int)@@Base+0x60554> │ │ │ │ + b.n 345140 >::resize(unsigned int)@@Base+0x6055c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 3454c0 >::resize(unsigned int)@@Base+0x608dc> │ │ │ │ + b.n 3454c8 >::resize(unsigned int)@@Base+0x608e4> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 3456dc >::resize(unsigned int)@@Base+0x60af8> │ │ │ │ + b.n 3456e4 >::resize(unsigned int)@@Base+0x60b00> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 3456dc >::resize(unsigned int)@@Base+0x60af8> │ │ │ │ + b.n 3456e4 >::resize(unsigned int)@@Base+0x60b00> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - @ instruction: 0xf3ea0064 │ │ │ │ - b.n 345148 >::resize(unsigned int)@@Base+0x60564> │ │ │ │ + @ instruction: 0xf3ee0064 │ │ │ │ + b.n 345150 >::resize(unsigned int)@@Base+0x6056c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345134 >::resize(unsigned int)@@Base+0x60550> │ │ │ │ + b.n 34513c >::resize(unsigned int)@@Base+0x60558> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 344f3c >::resize(unsigned int)@@Base+0x60358> │ │ │ │ + b.n 344f44 >::resize(unsigned int)@@Base+0x60360> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 3451d8 >::resize(unsigned int)@@Base+0x605f4> │ │ │ │ + b.n 3451e0 >::resize(unsigned int)@@Base+0x605fc> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345ecc >::resize(unsigned int)@@Base+0x612e8> │ │ │ │ + b.n 345ed4 >::resize(unsigned int)@@Base+0x612f0> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - @ instruction: 0xf3340063 │ │ │ │ - b.n 345df0 >::resize(unsigned int)@@Base+0x6120c> │ │ │ │ + @ instruction: 0xf3380063 │ │ │ │ + b.n 345df8 >::resize(unsigned int)@@Base+0x61214> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 34508c >::resize(unsigned int)@@Base+0x604a8> │ │ │ │ + b.n 345094 >::resize(unsigned int)@@Base+0x604b0> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345d80 >::resize(unsigned int)@@Base+0x6119c> │ │ │ │ + b.n 345d88 >::resize(unsigned int)@@Base+0x611a4> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - @ instruction: 0xf2900063 │ │ │ │ - b.n 345c9c >::resize(unsigned int)@@Base+0x610b8> │ │ │ │ + @ instruction: 0xf2940063 │ │ │ │ + b.n 345ca4 >::resize(unsigned int)@@Base+0x610c0> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 344f38 >::resize(unsigned int)@@Base+0x60354> │ │ │ │ + b.n 344f40 >::resize(unsigned int)@@Base+0x6035c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345c2c >::resize(unsigned int)@@Base+0x61048> │ │ │ │ + b.n 345c34 >::resize(unsigned int)@@Base+0x61050> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - rsbs r0, lr, #99 @ 0x63 │ │ │ │ - b.n 345c00 >::resize(unsigned int)@@Base+0x6101c> │ │ │ │ + @ instruction: 0xf1e20063 │ │ │ │ + b.n 345c08 >::resize(unsigned int)@@Base+0x61024> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345e9c >::resize(unsigned int)@@Base+0x612b8> │ │ │ │ + b.n 345ea4 >::resize(unsigned int)@@Base+0x612c0> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345b90 >::resize(unsigned int)@@Base+0x60fac> │ │ │ │ + b.n 345b98 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int)@@Base+0x61334> │ │ │ │ + b.n 345f20 >::resize(unsigned int)@@Base+0x6133c> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 346134 >::resize(unsigned int)@@Base+0x61550> │ │ │ │ + b.n 34613c >::resize(unsigned int)@@Base+0x61558> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - ldrsh r0, [r6, r7] │ │ │ │ + ldrsh r4, [r6, r7] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - svc 208 @ 0xd0 │ │ │ │ + svc 212 @ 0xd4 │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 345df0 >::resize(unsigned int)@@Base+0x6120c> │ │ │ │ + b.n 345df8 >::resize(unsigned int)@@Base+0x61214> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - b.n 346004 >::resize(unsigned int)@@Base+0x61420> │ │ │ │ + b.n 34600c >::resize(unsigned int)@@Base+0x61428> │ │ │ │ lsls r3, r4, #1 │ │ │ │ ldrh r2, [r3, #0] │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -1026991,15 +1026992,15 @@ │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strh r6, [r1, #44] @ 0x2c │ │ │ │ lsls r6, r5, #1 │ │ │ │ strh r6, [r1, #36] @ 0x24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ - ble.n 345d60 >::resize(unsigned int)@@Base+0x6117c> │ │ │ │ + ble.n 345d68 >::resize(unsigned int)@@Base+0x61184> │ │ │ │ lsls r3, r4, #1 │ │ │ │ add r5, pc, #608 @ (adr r5, 345fb0 >::resize(unsigned int)@@Base+0x613cc>) │ │ │ │ lsls r6, r5, #1 │ │ │ │ strh r0, [r4, #34] @ 0x22 │ │ │ │ lsls r6, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -1028151,123 +1028152,123 @@ │ │ │ │ blx 16dbc <__gmpq_clear@plt+0x4> │ │ │ │ b.n 34685a >::resize(unsigned int)@@Base+0x61c76> │ │ │ │ nop │ │ │ │ strh r6, [r1, #30] │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bge.n 34693c >::resize(unsigned int)@@Base+0x61d58> │ │ │ │ + bge.n 346944 >::resize(unsigned int)@@Base+0x61d60> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - ldr r6, [r1, r7] │ │ │ │ + ldr r2, [r2, r7] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - str r6, [r1, #8] │ │ │ │ + str r2, [r2, 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0xc2 │ │ │ │ + subs r2, #198 @ 0xc6 │ │ │ │ lsls r3, r4, #1 │ │ │ │ asrs r6, r7, #17 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r0, r1, #6 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r4, r6, #21 │ │ │ │ movs r0, r0 │ │ │ │ @@ -1039665,15 +1039666,15 @@ │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsls r6, r3, #24 │ │ │ │ lsls r6, r5, #1 │ │ │ │ lsrs r4, r4, #16 │ │ │ │ movs r0, r0 │ │ │ │ - cmp r2, #98 @ 0x62 │ │ │ │ + cmp r2, #102 @ 0x66 │ │ │ │ lsls r3, r4, #1 │ │ │ │ lsls r6, r3, #16 │ │ │ │ lsls r6, r5, #1 │ │ │ │ adds r0, r0, r3 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r2, #21 │ │ │ │ movs r0, r0 │ │ │ │ @@ -1040397,15 +1040398,15 @@ │ │ │ │ bne.n 34e550 >::resize(unsigned int)@@Base+0x6996c> │ │ │ │ b.n 34e510 >::resize(unsigned int)@@Base+0x6992c> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ adds r4, r6, #3 │ │ │ │ movs r0, r0 │ │ │ │ - strb r2, [r7, r3] │ │ │ │ + strb r6, [r7, r3] │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r1, #6 │ │ │ │ lsls r6, r5, #1 │ │ │ │ mrrc2 0, 6, r0, r0, cr13 @ │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stc2 0, cr0, [r6], #-436 @ 0xfffffe4c │ │ │ │ @@ -1042076,15 +1042077,15 @@ │ │ │ │ strd r3, r4, [r6] │ │ │ │ str r5, [r6, #8] │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, r6, r7, pc} │ │ │ │ ldr r0, [pc, #4] @ (34f844 >::resize(unsigned int)@@Base+0x6ac60>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - @ instruction: 0xf52a0061 │ │ │ │ + @ instruction: 0xf52e0061 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ mov r7, r2 │ │ │ │ ldr r2, [pc, #796] @ (34fb7c >::resize(unsigned int)@@Base+0x6af98>) │ │ │ │ @@ -1042418,15 +1042419,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ b.n 34f918 >::resize(unsigned int)@@Base+0x6ad34> │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 34f7e0 >::resize(unsigned int)@@Base+0x6abfc> │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 34f78c >::resize(unsigned int)@@Base+0x6aba8> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r4, [r3, r5] │ │ │ │ + str r0, [r4, r5] │ │ │ │ lsls r3, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3960] @ 0xf78 │ │ │ │ sub sp, #100 @ 0x64 │ │ │ │ mov r7, r2 │ │ │ │ @@ -1042762,15 +1042763,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ b.n 3505cc >::resize(unsigned int)@@Base+0x6b9e8> │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 350494 >::resize(unsigned int)@@Base+0x6b8b0> │ │ │ │ lsls r5, r5, #1 │ │ │ │ b.n 350440 >::resize(unsigned int)@@Base+0x6b85c> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r6, [pc, #64] @ (34ff20 >::resize(unsigned int)@@Base+0x6b33c>) │ │ │ │ + ldr r6, [pc, #80] @ (34ff30 >::resize(unsigned int)@@Base+0x6b34c>) │ │ │ │ lsls r3, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r8, r4, [r0] │ │ │ │ movw r7, #43691 @ 0xaaab │ │ │ │ @@ -1042843,15 +1042844,15 @@ │ │ │ │ add sp, #16 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ mov r4, r0 │ │ │ │ b.n 34ff94 >::resize(unsigned int)@@Base+0x6b3b0> │ │ │ │ ldr r0, [pc, #4] @ (34ffc4 >::resize(unsigned int)@@Base+0x6b3e0>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - stc 0, cr0, [sl, #388]! @ 0x184 │ │ │ │ + stc 0, cr0, [lr, #388]! @ 0x184 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3936] @ 0xf60 │ │ │ │ ldr r2, [pc, #752] @ (3502d0 >::resize(unsigned int)@@Base+0x6b6ec>) │ │ │ │ sub sp, #108 @ 0x6c │ │ │ │ @@ -1043940,23 +1043941,23 @@ │ │ │ │ blx 168e0 │ │ │ │ bvs.n 350a58 >::resize(unsigned int)@@Base+0x6be74> │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bvs.n 350c1c >::resize(unsigned int)@@Base+0x6c038> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ble.n 350c0c >::resize(unsigned int)@@Base+0x6c028> │ │ │ │ + ble.n 350c14 >::resize(unsigned int)@@Base+0x6c030> │ │ │ │ lsls r1, r4, #1 │ │ │ │ bvs.n 350bec >::resize(unsigned int)@@Base+0x6c008> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - b.n 35100c >::resize(unsigned int)@@Base+0x6c428> │ │ │ │ + b.n 351014 >::resize(unsigned int)@@Base+0x6c430> │ │ │ │ lsls r1, r4, #1 │ │ │ │ bvs.n 350ba8 >::resize(unsigned int)@@Base+0x6bfc4> │ │ │ │ lsls r5, r5, #1 │ │ │ │ - bgt.n 350b40 >::resize(unsigned int)@@Base+0x6bf5c> │ │ │ │ + bgt.n 350b48 >::resize(unsigned int)@@Base+0x6bf64> │ │ │ │ lsls r1, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1044406,15 +1044407,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 351018 >::resize(unsigned int)@@Base+0x6c434> │ │ │ │ ldr r0, [pc, #4] @ (351044 >::resize(unsigned int)@@Base+0x6c460>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - ble.n 35109c >::resize(unsigned int)@@Base+0x6c4b8> │ │ │ │ + ble.n 3510a4 >::resize(unsigned int)@@Base+0x6c4c0> │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r5, r4, [r0, #4] │ │ │ │ sub sp, #20 │ │ │ │ @@ -1044484,15 +1044485,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 3510ec >::resize(unsigned int)@@Base+0x6c508> │ │ │ │ ldr r0, [pc, #4] @ (351118 >::resize(unsigned int)@@Base+0x6c534>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - bgt.n 3511c8 >::resize(unsigned int)@@Base+0x6c5e4> │ │ │ │ + bgt.n 3511d0 >::resize(unsigned int)@@Base+0x6c5ec> │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldrd r7, r2, [r0] │ │ │ │ mov r6, r0 │ │ │ │ @@ -1044534,15 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int)@@Base+0x6d0f8> │ │ │ │ + bne.n 351ce4 >::resize(unsigned int)@@Base+0x6d100> │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #24 │ │ │ │ ldr r3, [pc, #272] @ (351d2c >::resize(unsigned int)@@Base+0x6d148>) │ │ │ │ @@ -1045587,15 +1045588,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ stmia r5!, {r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r4!, {r2, r3, r4, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r4!, {r1, r3, r4, r5} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - beq.n 351dc8 >::resize(unsigned int)@@Base+0x6d1e4> │ │ │ │ + beq.n 351dd0 >::resize(unsigned int)@@Base+0x6d1ec> │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #24 │ │ │ │ ldr r3, [pc, #272] @ (351e64 >::resize(unsigned int)@@Base+0x6d280>) │ │ │ │ @@ -1045710,15 +1045711,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ stmia r3!, {r3, r5, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r3!, {r2, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r3!, {r1} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r7!, {r2, r3} │ │ │ │ + ldmia r7!, {r4} │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ sub sp, #24 │ │ │ │ ldr r3, [pc, #272] @ (351f9c >::resize(unsigned int)@@Base+0x6d3b8>) │ │ │ │ @@ -1045833,15 +1045834,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ stmia r2!, {r4, r5, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r2!, {r2, r3, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ stmia r1!, {r1, r3, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r5!, {r2, r4, r6, r7} │ │ │ │ + ldmia r5!, {r3, r4, r6, r7} │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ ldr r5, [pc, #980] @ (352398 >::resize(unsigned int)@@Base+0x6d7b4>) │ │ │ │ mov r4, r0 │ │ │ │ @@ -1046460,15 +1046461,15 @@ │ │ │ │ ldr r0, [pc, #12] @ (352710 >::resize(unsigned int)@@Base+0x6db2c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ rev16 r4, r4 │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - stmia r6!, {r1, r2, r5, r6} │ │ │ │ + stmia r6!, {r1, r3, r5, r6} │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -1047511,15 +1047512,15 @@ │ │ │ │ ldr r0, [pc, #12] @ (3533bc >::resize(unsigned int)@@Base+0x6e7d8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ add r5, sp, #736 @ 0x2e0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - cbnz r2, 3533ee >::resize(unsigned int)@@Base+0x6e80a> │ │ │ │ + cbnz r6, 3533ee >::resize(unsigned int)@@Base+0x6e80a> │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3984] @ 0xf90 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ @@ -1047969,15 +1047970,15 @@ │ │ │ │ str.w r6, [r8, #8] │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ mov r4, r9 │ │ │ │ b.n 353916 >::resize(unsigned int)@@Base+0x6ed32> │ │ │ │ ldr r0, [pc, #4] @ (353940 >::resize(unsigned int)@@Base+0x6ed5c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - push {r1, r2, r3, r5} │ │ │ │ + push {r1, r4, r5} │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldrd r6, r9, [r0] │ │ │ │ mvn.w r3, #4160749568 @ 0xf8000000 │ │ │ │ @@ -1048026,15 +1048027,15 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r7 │ │ │ │ b.n 3539ac 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r7, r3, [r0] │ │ │ │ mov r6, r0 │ │ │ │ mvn.w r5, #4026531840 @ 0xf0000000 │ │ │ │ @@ -1048165,15 +1048166,15 @@ │ │ │ │ add sp, #16 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ mov r3, r0 │ │ │ │ b.n 353b1e >::resize(unsigned int)@@Base+0x6ef3a> │ │ │ │ ldr r0, [pc, #4] @ (353b48 >::resize(unsigned int)@@Base+0x6ef64>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - sxth r6, r4 │ │ │ │ + sxth r2, r5 │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r5, r4, [r0, #4] │ │ │ │ sub sp, #20 │ │ │ │ @@ -1048241,15 +1048242,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 353be8 >::resize(unsigned int)@@Base+0x6f004> │ │ │ │ ldr r0, [pc, #4] @ (353c14 >::resize(unsigned int)@@Base+0x6f030>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - cbz r2, 353c2e >::resize(unsigned int)@@Base+0x6f04a> │ │ │ │ + cbz r6, 353c2e >::resize(unsigned int)@@Base+0x6f04a> │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r5, r4, [r0, #4] │ │ │ │ sub sp, #20 │ │ │ │ @@ -1048317,15 +1048318,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 353cb4 >::resize(unsigned int)@@Base+0x6f0d0> │ │ │ │ ldr r0, [pc, #4] @ (353ce0 >::resize(unsigned int)@@Base+0x6f0fc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - sub sp, #56 @ 0x38 │ │ │ │ + sub sp, #72 @ 0x48 │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ ldrd r8, r5, [r0] │ │ │ │ mov r9, r0 │ │ │ │ @@ -1048459,15 +1048460,15 @@ │ │ │ │ cmp.w sl, #0 │ │ │ │ beq.n 353e42 >::resize(unsigned int)@@Base+0x6f25e> │ │ │ │ mov r1, r6 │ │ │ │ mov r0, sl │ │ │ │ blx 166d8 │ │ │ │ b.n 353e42 >::resize(unsigned int)@@Base+0x6f25e> │ │ │ │ nop │ │ │ │ - add r7, sp, #96 @ 0x60 │ │ │ │ + add r7, sp, #112 @ 0x70 │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ mov sl, r3 │ │ │ │ cmp r2, #1 │ │ │ │ @@ -1048620,15 +1048621,15 @@ │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ add r2, pc, #760 @ (adr r2, 3542f4 >::resize(unsigned int)@@Base+0x6f710>) │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add r1, pc, #776 @ (adr r1, 35430c >::resize(unsigned int)@@Base+0x6f728>) │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsrs r4, r4, #20 │ │ │ │ + lsrs r0, r5, #20 │ │ │ │ lsls r3, r4, #1 │ │ │ │ stmia r2!, {r2, r6, r7} │ │ │ │ lsls r5, r5, #1 │ │ │ │ add r1, pc, #552 @ (adr r1, 354238 >::resize(unsigned int)@@Base+0x6f654>) │ │ │ │ lsls r5, r5, #1 │ │ │ │ add r1, pc, #416 @ (adr r1, 3541b4 >::resize(unsigned int)@@Base+0x6f5d0>) │ │ │ │ lsls r5, r5, #1 │ │ │ │ @@ -1048704,15 +1048705,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 3540b8 >::resize(unsigned int)@@Base+0x6f4d4> │ │ │ │ ldr r0, [pc, #4] @ (3540e4 >::resize(unsigned int)@@Base+0x6f500>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - add r4, sp, #552 @ 0x228 │ │ │ │ + add r4, sp, #568 @ 0x238 │ │ │ │ lsls r1, r4, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldr r4, [r0, #8] │ │ │ │ mov r5, r0 │ │ │ │ @@ -1049304,15 +1049305,15 @@ │ │ │ │ mov r0, r5 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ ldr r0, [pc, #8] @ (354714 >::resize(unsigned int)@@Base+0x6fb30>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - add r6, pc, #368 @ (adr r6, 354888 >::resize(unsigned int)@@Base+0x6fca4>) │ │ │ │ + add r6, pc, #384 @ (adr r6, 354898 >::resize(unsigned int)@@Base+0x6fcb4>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3920] @ 0xf50 │ │ │ │ ldr r2, [pc, #624] @ (354998 >::resize(unsigned int)@@Base+0x6fdb4>) │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ @@ -1051175,15 +1051176,15 @@ │ │ │ │ strd r8, r5, [r6] │ │ │ │ str r4, [r6, #8] │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, pc} │ │ │ │ ldr r0, [pc, #4] @ (355980 >::resize(unsigned int)@@Base+0x70d9c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - str r3, [sp, #952] @ 0x3b8 │ │ │ │ + str r3, [sp, #968] @ 0x3c8 │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3816] @ 0xee8 │ │ │ │ ldr.w r2, [pc, #2572] @ 3563a4 >::resize(unsigned int)@@Base+0x717c0> │ │ │ │ sub sp, #244 @ 0xf4 │ │ │ │ @@ -1052818,15 +1052819,15 @@ │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ b.n 3569fc >::resize(unsigned int)@@Base+0x71e18> │ │ │ │ ldr r3, [r4, #20] │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 3569f6 >::resize(unsigned int)@@Base+0x71e12> │ │ │ │ b.n 3569fc >::resize(unsigned int)@@Base+0x71e18> │ │ │ │ nop │ │ │ │ - strh r4, [r7, #26] │ │ │ │ + strh r0, [r0, #28] │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r3, r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldrd r7, r4, [r0] │ │ │ │ mvn.w r3, #4227858432 @ 0xfc000000 │ │ │ │ @@ -1052892,15 +1052893,15 @@ │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ mov r1, r5 │ │ │ │ mov r0, r8 │ │ │ │ blx 166d8 │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ - strh r0, [r3, #20] │ │ │ │ + strh r4, [r3, #20] │ │ │ │ lsls r1, r4, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3992] @ 0xf98 │ │ │ │ ldr r2, [pc, #580] @ (356d3c >::resize(unsigned int)@@Base+0x72158>) │ │ │ │ sub sp, #88 @ 0x58 │ │ │ │ @@ -1053382,15 +1053383,15 @@ │ │ │ │ b.n 356f1c >::resize(unsigned int)@@Base+0x72338> │ │ │ │ strb r4, [r3, #15] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r0, [r6, #11] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldmia r3, {r2, r3, r4, r5} │ │ │ │ + ldmia r3!, {r6} │ │ │ │ lsls r2, r4, #1 │ │ │ │ str r3, [sp, #808] @ 0x328 │ │ │ │ lsls r5, r5, #1 │ │ │ │ strb r0, [r2, #10] │ │ │ │ lsls r5, r5, #1 │ │ │ │ strb r6, [r4, #9] │ │ │ │ lsls r5, r5, #1 │ │ │ │ @@ -1053841,15 +1053842,15 @@ │ │ │ │ nop │ │ │ │ strb r6, [r3, #6] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strb r4, [r2, #1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r7!, {r1, r2, r4, r5} │ │ │ │ + stmia r7!, {r1, r3, r4, r5} │ │ │ │ lsls r2, r4, #1 │ │ │ │ ldrh r4, [r0, #62] @ 0x3e │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r2, [r1, #104] @ 0x68 │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r2, [r6, #96] @ 0x60 │ │ │ │ lsls r5, r5, #1 │ │ │ │ @@ -1054144,15 +1054145,15 @@ │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r6, [r1, #52] @ 0x34 │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r4, [r4, #44] @ 0x2c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - stmia r3!, {r5, r6} │ │ │ │ + stmia r3!, {r2, r5, r6} │ │ │ │ lsls r2, r4, #1 │ │ │ │ ldrh r6, [r5, #30] │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldr r6, [r6, #40] @ 0x28 │ │ │ │ lsls r5, r5, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -1054349,15 +1054350,15 @@ │ │ │ │ add sp, #8 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, pc} │ │ │ │ mov r4, r7 │ │ │ │ b.n 3578ae >::resize(unsigned int)@@Base+0x72cca> │ │ │ │ ldr r0, [pc, #4] @ (3578e0 >::resize(unsigned int)@@Base+0x72cfc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - strb r6, [r1, #18] │ │ │ │ + strb r2, [r2, #18] │ │ │ │ lsls r1, r4, #1 │ │ │ │ push {r3, r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ ldr r4, [r0, #8] │ │ │ │ mov r5, r0 │ │ │ │ @@ -1055025,15 +1055026,15 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 357f8a >::resize(unsigned int)@@Base+0x733a6> │ │ │ │ ldr r0, [pc, #8] @ (357fb8 >::resize(unsigned int)@@Base+0x733d4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - ldr r0, [r7, #88] @ 0x58 │ │ │ │ + ldr r4, [r7, #88] @ 0x58 │ │ │ │ lsls r1, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1055309,15 +1055310,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ ldrsh r0, [r1, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldrsh r0, [r3, r2] │ │ │ │ lsls r5, r5, #1 │ │ │ │ ldrsh r6, [r7, r1] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - ldr r4, [r1, #40] @ 0x28 │ │ │ │ + ldr r0, [r2, #40] @ 0x28 │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3784] @ 0xec8 │ │ │ │ ldr r4, [pc, #984] @ (3586f8 >::resize(unsigned int)@@Base+0x73b14>) │ │ │ │ @@ -1055770,19 +1055771,19 @@ │ │ │ │ nop │ │ │ │ ldrh r4, [r5, r0] │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrh r0, [r2, r0] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r6, [r0, #16] │ │ │ │ + str r2, [r1, #16] │ │ │ │ lsls r1, r4, #1 │ │ │ │ ldr r6, [r2, r7] │ │ │ │ lsls r5, r5, #1 │ │ │ │ - str r4, [r4, #92] @ 0x5c │ │ │ │ + str r0, [r5, #92] @ 0x5c │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3888] @ 0xf30 │ │ │ │ ldr r2, [pc, #800] @ (358af0 >::resize(unsigned int)@@Base+0x73f0c>) │ │ │ │ @@ -1056279,15 +1056280,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 358cf2 >::resize(unsigned int)@@Base+0x7410e> │ │ │ │ ldr r0, [pc, #4] @ (358d1c >::resize(unsigned int)@@Base+0x74138>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - str r2, [r2, #4] │ │ │ │ + str r6, [r2, #4] │ │ │ │ lsls r1, r4, #1 │ │ │ │ push {r4, lr} │ │ │ │ ldrd ip, r4, [r0, #4] │ │ │ │ cmp ip, r4 │ │ │ │ beq.n 358d48 >::resize(unsigned int)@@Base+0x74164> │ │ │ │ vldr d7, [r1] │ │ │ │ ldr.w lr, [r2] │ │ │ │ @@ -1058241,27 +1058242,27 @@ │ │ │ │ blx 168e0 │ │ │ │ subs r7, #176 @ 0xb0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ subs r7, #152 @ 0x98 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - mov lr, r1 │ │ │ │ + mov sl, r2 │ │ │ │ lsls r1, r4, #1 │ │ │ │ subs r6, #252 @ 0xfc │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r6, #192 @ 0xc0 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp lr, r1 │ │ │ │ + cmp sl, r2 │ │ │ │ lsls r1, r4, #1 │ │ │ │ - cmp lr, r5 │ │ │ │ + cmp sl, r6 │ │ │ │ lsls r1, r4, #1 │ │ │ │ subs r6, #154 @ 0x9a │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp lr, r1 │ │ │ │ + cmp sl, r2 │ │ │ │ lsls r1, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3776] @ 0xec0 │ │ │ │ mov r5, r1 │ │ │ │ @@ -1058744,19 +1058745,19 @@ │ │ │ │ movs r0, r0 │ │ │ │ subs r2, #50 @ 0x32 │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r2, #14 │ │ │ │ lsls r5, r5, #1 │ │ │ │ subs r1, #198 @ 0xc6 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp ip, sl │ │ │ │ + cmp r8, fp │ │ │ │ lsls r1, r4, #1 │ │ │ │ subs r1, #170 @ 0xaa │ │ │ │ lsls r5, r5, #1 │ │ │ │ - lsls r0, r4 │ │ │ │ + lsls r4, r4 │ │ │ │ lsls r1, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1059757,19 +1059758,19 @@ │ │ │ │ movs r0, r0 │ │ │ │ cmp r7, #110 @ 0x6e │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ cmp r7, #60 @ 0x3c │ │ │ │ lsls r5, r5, #1 │ │ │ │ - subs r3, #74 @ 0x4a │ │ │ │ + subs r3, #78 @ 0x4e │ │ │ │ lsls r1, r4, #1 │ │ │ │ cmp r7, #2 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - adds r5, #248 @ 0xf8 │ │ │ │ + adds r5, #252 @ 0xfc │ │ │ │ lsls r1, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1060738,15 +1060739,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r4, #88 @ 0x58 │ │ │ │ lsls r5, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r4, #40 @ 0x28 │ │ │ │ lsls r5, r5, #1 │ │ │ │ - cmp r3, #30 │ │ │ │ + cmp r3, #34 @ 0x22 │ │ │ │ lsls r1, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1064071,15 +1064072,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 35e37e >::resize(unsigned int)@@Base+0x7979a> │ │ │ │ ldr r0, [pc, #4] @ (35e3a8 >::resize(unsigned int)@@Base+0x797c4>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - lsrs r6, r0, #7 │ │ │ │ + lsrs r2, r1, #7 │ │ │ │ lsls r1, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d9} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1065586,23 +1065587,23 @@ │ │ │ │ b.n 35f22c >::resize(unsigned int)@@Base+0x7a648> │ │ │ │ nop │ │ │ │ eors.w r0, sl, #108 @ 0x6c │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ vhadd.s16 q8, q2, q14 │ │ │ │ vhadd.s q0, q2, q14 │ │ │ │ - @ instruction: 0xf62a0060 │ │ │ │ + @ instruction: 0xf62e0060 │ │ │ │ vhadd.s8 q0, q6, q14 │ │ │ │ cdp 0, 15, cr0, cr4, cr12, {3} │ │ │ │ - @ instruction: 0xf5ea0060 │ │ │ │ + @ instruction: 0xf5ee0060 │ │ │ │ cdp 0, 13, cr0, cr8, cr12, {3} │ │ │ │ - @ instruction: 0xfb020060 │ │ │ │ - add.w r0, lr, #14680064 @ 0xe00000 │ │ │ │ + @ instruction: 0xfb060060 │ │ │ │ + adds.w r0, r2, #14680064 @ 0xe00000 │ │ │ │ stcl 0, cr0, [ip, #432]! @ 0x1b0 │ │ │ │ - @ instruction: 0xf4e00060 │ │ │ │ + @ instruction: 0xf4e40060 │ │ │ │ sub sp, #8 │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ mov r6, r1 │ │ │ │ @@ -1067407,15 +1067408,15 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r7 │ │ │ │ b.n 360904 >::resize(unsigned int)@@Base+0x7bd20> │ │ │ │ ldr r0, [pc, #8] @ (360930 >::resize(unsigned int)@@Base+0x7bd4c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - b.n 3601b4 >::resize(unsigned int)@@Base+0x7b5d0> │ │ │ │ + b.n 3601bc >::resize(unsigned int)@@Base+0x7b5d8> │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr r2, [pc, #360] @ (360ab0 >::resize(unsigned int)@@Base+0x7becc>) │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -1068089,15 +1068090,15 @@ │ │ │ │ lsls r4, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bpl.n 36118c >::resize(unsigned int)@@Base+0x7c5a8> │ │ │ │ lsls r4, r5, #1 │ │ │ │ beq.n 3611a0 >::resize(unsigned int)@@Base+0x7c5bc> │ │ │ │ lsls r4, r5, #1 │ │ │ │ - bgt.n 3611b8 >::resize(unsigned int)@@Base+0x7c5d4> │ │ │ │ + bgt.n 3611c0 >::resize(unsigned int)@@Base+0x7c5dc> │ │ │ │ lsls r0, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1069008,15 +1069009,15 @@ │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 361ad4 >::resize(unsigned int)@@Base+0x7cef0> │ │ │ │ ldr r0, [pc, #4] @ (361b00 >::resize(unsigned int)@@Base+0x7cf1c>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - bcs.n 361be0 >::resize(unsigned int)@@Base+0x7cffc> │ │ │ │ + bcs.n 361be8 >::resize(unsigned int)@@Base+0x7d004> │ │ │ │ lsls r0, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1069520,19 +1069521,19 @@ │ │ │ │ movs r0, r0 │ │ │ │ stmia r1!, {r4, r7} │ │ │ │ lsls r4, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmia r1!, {r3, r4, r5, r6} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r0!, {r1, r2, r3, r5, r6} │ │ │ │ + ldmia r0!, {r1, r4, r5, r6} │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmia r1!, {r3, r6} │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldmia r5, {r2, r3, r4, r5} │ │ │ │ + ldmia r5!, {r6} │ │ │ │ lsls r0, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1070359,18 +1070360,18 @@ │ │ │ │ lsls r4, r5, #1 │ │ │ │ asrs r0, r2, #31 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xb860 │ │ │ │ lsls r4, r5, #1 │ │ │ │ @ instruction: 0xb838 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - itee cs │ │ │ │ - lslcs r0, r4, #1 │ │ │ │ - stmdbcc sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ - movcc.w ip, #4096 @ 0x1000 │ │ │ │ + itee cc │ │ │ │ + lslcc r0, r4, #1 │ │ │ │ + stmdbcs sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ + movcs.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3896] @ 0xf38 │ │ │ │ ldr r2, [pc, #856] @ (362cd0 >::resize(unsigned int)@@Base+0x7e0ec>) │ │ │ │ sub sp, #156 @ 0x9c │ │ │ │ mov r8, r1 │ │ │ │ ldr r3, [pc, #856] @ (362cd4 >::resize(unsigned int)@@Base+0x7e0f0>) │ │ │ │ @@ -1075740,21 +1075741,21 @@ │ │ │ │ lsls r4, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r2, [r2, #21] │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrb r4, [r4, #20] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrh r2, [r6, #8] │ │ │ │ + ldrh r6, [r6, #8] │ │ │ │ lsls r0, r4, #1 │ │ │ │ ldrb r0, [r7, #18] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r6, [r5, #28] │ │ │ │ + strh r2, [r6, #28] │ │ │ │ lsls r0, r4, #1 │ │ │ │ - ldrh r4, [r3, #4] │ │ │ │ + ldrh r0, [r4, #4] │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3448] @ 0xd78 │ │ │ │ sub.w sp, sp, #612 @ 0x264 │ │ │ │ ldr r3, [pc, #324] @ (366654 >::resize(unsigned int)@@Base+0x81a70>) │ │ │ │ @@ -1076196,15 +1076197,15 @@ │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ mov ip, r0 │ │ │ │ b.n 366982 >::resize(unsigned int)@@Base+0x81d9e> │ │ │ │ ldr r0, [pc, #8] @ (3669b0 >::resize(unsigned int)@@Base+0x81dcc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ nop │ │ │ │ - strh r0, [r0, #30] │ │ │ │ + strh r4, [r0, #30] │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ mov r7, r0 │ │ │ │ ldr r4, [pc, #384] @ (366b48 >::resize(unsigned int)@@Base+0x81f64>) │ │ │ │ @@ -1076362,15 +1076363,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ strb r6, [r3, #26] │ │ │ │ lsls r4, r5, #1 │ │ │ │ strb r2, [r1, #25] │ │ │ │ lsls r4, r5, #1 │ │ │ │ strb r4, [r4, #24] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strh r2, [r6, #16] │ │ │ │ + strh r6, [r6, #16] │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #268] @ 366c80 >::resize(unsigned int)@@Base+0x8209c> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -1076693,15 +1076694,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ strb r6, [r4, #12] │ │ │ │ lsls r4, r5, #1 │ │ │ │ strb r6, [r3, #11] │ │ │ │ lsls r4, r5, #1 │ │ │ │ strb r6, [r0, #11] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrb r4, [r2, #27] │ │ │ │ + ldrb r0, [r3, #27] │ │ │ │ lsls r0, r4, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ ldr r2, [pc, #320] @ (367008 >::resize(unsigned int)@@Base+0x82424>) │ │ │ │ sub sp, #68 @ 0x44 │ │ │ │ @@ -1076991,15 +1076992,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ strb r0, [r7, #0] │ │ │ │ lsls r4, r5, #1 │ │ │ │ strb r2, [r0, #0] │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r6, [r3, #124] @ 0x7c │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldrb r4, [r5, #15] │ │ │ │ + ldrb r0, [r6, #15] │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ cmp r0, r1 │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ str r1, [sp, #8] │ │ │ │ strd r2, r3, [sp, #24] │ │ │ │ beq.w 3672e2 >::resize(unsigned int)@@Base+0x826fe> │ │ │ │ @@ -1077592,15 +1077593,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ ldr r2, [r3, #36] @ 0x24 │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r6, [r0, #32] │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldr r0, [r4, #28] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb r6, [r5, #23] │ │ │ │ + strb r2, [r6, #23] │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #268] @ 3678c4 >::resize(unsigned int)@@Base+0x82ce0> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -1078120,15 +1078121,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ str r4, [r1, #80] @ 0x50 │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r6, [r2, #76] @ 0x4c │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r2, [r6, #72] @ 0x48 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - strb r0, [r0, #3] │ │ │ │ + strb r4, [r0, #3] │ │ │ │ lsls r0, r4, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #204] @ 367db0 >::resize(unsigned int)@@Base+0x831cc> │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -1078375,15 +1078376,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ str r6, [r7, #36] @ 0x24 │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r6, [r6, #32] │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r6, [r3, #32] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [r5, #96] @ 0x60 │ │ │ │ + ldr r0, [r6, #96] @ 0x60 │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ mov r7, r0 │ │ │ │ ldr r4, [pc, #348] @ (3680d0 >::resize(unsigned int)@@Base+0x834ec>) │ │ │ │ @@ -1078528,15 +1078529,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ str r0, [r7, #12] │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r2, [r0, #12] │ │ │ │ lsls r4, r5, #1 │ │ │ │ str r6, [r3, #8] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r4, [r5, #72] @ 0x48 │ │ │ │ + ldr r0, [r6, #72] @ 0x48 │ │ │ │ lsls r0, r4, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #204] @ 3681c4 >::resize(unsigned int)@@Base+0x835e0> │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -1078779,15 +1078780,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ ldrsh r4, [r7, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrsh r6, [r0, r1] │ │ │ │ lsls r4, r5, #1 │ │ │ │ ldrsh r2, [r4, r0] │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r0, [r6, #32] │ │ │ │ + ldr r4, [r6, #32] │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #208] @ 368448 >::resize(unsigned int)@@Base+0x83864> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -1081504,31 +1081505,31 @@ │ │ │ │ lsls r4, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ add r6, r3 │ │ │ │ lsls r4, r5, #1 │ │ │ │ add r0, r0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r2, [pc, #984] @ (36a2cc >::resize(unsigned int)@@Base+0x856e8>) │ │ │ │ + ldr r2, [pc, #1000] @ (36a2dc >::resize(unsigned int)@@Base+0x856f8>) │ │ │ │ lsls r0, r4, #1 │ │ │ │ mvns r2, r0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ bics r2, r5 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r2, [pc, #640] @ (36a180 >::resize(unsigned int)@@Base+0x8559c>) │ │ │ │ + ldr r2, [pc, #656] @ (36a190 >::resize(unsigned int)@@Base+0x855ac>) │ │ │ │ lsls r0, r4, #1 │ │ │ │ - ldr r2, [pc, #576] @ (36a144 >::resize(unsigned int)@@Base+0x85560>) │ │ │ │ + ldr r2, [pc, #592] @ (36a154 >::resize(unsigned int)@@Base+0x85570>) │ │ │ │ lsls r0, r4, #1 │ │ │ │ muls r2, r4 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r2, [pc, #352] @ (36a06c >::resize(unsigned int)@@Base+0x85488>) │ │ │ │ + ldr r2, [pc, #368] @ (36a07c >::resize(unsigned int)@@Base+0x85498>) │ │ │ │ lsls r0, r4, #1 │ │ │ │ cmp r0, r3 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - ldr r6, [pc, #768] @ (36a214 >::resize(unsigned int)@@Base+0x85630>) │ │ │ │ + ldr r6, [pc, #784] @ (36a224 >::resize(unsigned int)@@Base+0x85640>) │ │ │ │ lsls r0, r4, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ sub sp, #8 │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1082941,15 +1082942,15 @@ │ │ │ │ add sp, #12 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ mov r9, r7 │ │ │ │ b.n 36ad76 >::resize(unsigned int)@@Base+0x86192> │ │ │ │ ldr r0, [pc, #4] @ (36ada0 >::resize(unsigned int)@@Base+0x861bc>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - subs r7, #206 @ 0xce │ │ │ │ + subs r7, #210 @ 0xd2 │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ ldr r2, [pc, #688] @ (36b068 >::resize(unsigned int)@@Base+0x86484>) │ │ │ │ sub sp, #64 @ 0x40 │ │ │ │ @@ -1084523,15 +1084524,15 @@ │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r6, #126 @ 0x7e │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r6, #20 │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r5, #254 @ 0xfe │ │ │ │ lsls r4, r5, #1 │ │ │ │ - adds r2, #10 │ │ │ │ + adds r2, #14 │ │ │ │ lsls r0, r4, #1 │ │ │ │ movs r5, #206 @ 0xce │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r5, #70 @ 0x46 │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r5, #16 │ │ │ │ lsls r4, r5, #1 │ │ │ │ @@ -1084687,15 +1084688,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r2, #132 @ 0x84 │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r2, #78 @ 0x4e │ │ │ │ lsls r4, r5, #1 │ │ │ │ movs r2, #42 @ 0x2a │ │ │ │ lsls r4, r5, #1 │ │ │ │ - cmp r6, #56 @ 0x38 │ │ │ │ + cmp r6, #60 @ 0x3c │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #208] @ 36c040 >::resize(unsigned int)@@Base+0x8745c> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -1084940,15 +1084941,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, #0 │ │ │ │ lsls r4, r5, #1 │ │ │ │ subs r2, r1, #7 │ │ │ │ lsls r4, r5, #1 │ │ │ │ subs r6, r4, #6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ - cmp r3, #180 @ 0xb4 │ │ │ │ + cmp r3, #184 @ 0xb8 │ │ │ │ lsls r0, r4, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #208] @ 36c2c4 >::resize(unsigned int)@@Base+0x876e0> │ │ │ │ sub sp, #40 @ 0x28 │ │ │ │ @@ -1089314,15 +1089315,15 @@ │ │ │ │ bne.n 36ed94 >::resize(unsigned int)@@Base+0x8a1b0> │ │ │ │ b.n 36ed2c >::resize(unsigned int)@@Base+0x8a148> │ │ │ │ @ instruction: 0xf4e2006b │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ eor.w r0, r2, #15400960 @ 0xeb0000 │ │ │ │ and.w r0, sl, #15400960 @ 0xeb0000 │ │ │ │ - ldr r4, [pc, #536] @ (36efd4 >::resize(unsigned int)@@Base+0x8a3f0>) │ │ │ │ + ldr r4, [pc, #552] @ (36efe4 >::resize(unsigned int)@@Base+0x8a400>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r4, r2, #20 │ │ │ │ lsls r4, r5, #1 │ │ │ │ @ instruction: 0xf3da006b │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1089992,50 +1089993,50 @@ │ │ │ │ bne.n 36f372 >::resize(unsigned int)@@Base+0x8a78e> │ │ │ │ b.n 36f298 >::resize(unsigned int)@@Base+0x8a6b4> │ │ │ │ nop │ │ │ │ @ instruction: 0xf364006b │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xf0b6006b │ │ │ │ - ldr r1, [pc, #32] @ (36f464 >::resize(unsigned int)@@Base+0x8a880>) │ │ │ │ + ldr r1, [pc, #48] @ (36f474 >::resize(unsigned int)@@Base+0x8a890>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r6, r2, #6 │ │ │ │ lsls r4, r5, #1 │ │ │ │ orrs.w r0, ip, #107 @ 0x6b │ │ │ │ - ldr r0, [pc, #840] @ (36f798 >::resize(unsigned int)@@Base+0x8abb4>) │ │ │ │ + ldr r0, [pc, #856] @ (36f7a8 >::resize(unsigned int)@@Base+0x8abc4>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r0, r4, #5 │ │ │ │ lsls r4, r5, #1 │ │ │ │ bic.w r0, r6, #107 @ 0x6b │ │ │ │ - ldr r0, [pc, #616] @ (36f6c4 >::resize(unsigned int)@@Base+0x8aae0>) │ │ │ │ + ldr r0, [pc, #632] @ (36f6d4 >::resize(unsigned int)@@Base+0x8aaf0>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r0, r5, #4 │ │ │ │ lsls r4, r5, #1 │ │ │ │ vmla.i32 d16, d14, d11[1] │ │ │ │ - ldr r0, [pc, #400] @ (36f5f8 >::resize(unsigned int)@@Base+0x8aa14>) │ │ │ │ + ldr r0, [pc, #416] @ (36f608 >::resize(unsigned int)@@Base+0x8aa24>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r2, r6, #3 │ │ │ │ lsls r4, r5, #1 │ │ │ │ vext.8 q0, q4, , #0 │ │ │ │ - ldr r0, [pc, #184] @ (36f52c >::resize(unsigned int)@@Base+0x8a948>) │ │ │ │ + ldr r0, [pc, #200] @ (36f53c >::resize(unsigned int)@@Base+0x8a958>) │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r4, r7, #2 │ │ │ │ lsls r4, r5, #1 │ │ │ │ vmla.i d0, d2, d3[6] │ │ │ │ - blx pc │ │ │ │ + blxns pc │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r6, r0, #2 │ │ │ │ lsls r4, r5, #1 │ │ │ │ vhadd.s8 q8, q6, │ │ │ │ - blxns r8 │ │ │ │ + blx r9 │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r2, r2, #1 │ │ │ │ lsls r4, r5, #1 │ │ │ │ vhadd.s16 q0, q4, │ │ │ │ - @ instruction: 0x478e │ │ │ │ + @ instruction: 0x4792 │ │ │ │ lsls r1, r4, #1 │ │ │ │ asrs r4, r3, #32 │ │ │ │ lsls r4, r5, #1 │ │ │ │ cdp 0, 14, cr0, cr2, cr11, {3} │ │ │ │ cdp 0, 10, cr0, cr0, cr11, {3} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -1090446,30 +1090447,30 @@ │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 36f834 >::resize(unsigned int)@@Base+0x8ac50> │ │ │ │ b.n 36f7d6 >::resize(unsigned int)@@Base+0x8abf2> │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stc 0, cr0, [r6], {107} @ 0x6b │ │ │ │ @ instruction: 0xeab0006b │ │ │ │ - orrs r2, r5 │ │ │ │ + orrs r6, r5 │ │ │ │ lsls r1, r4, #1 │ │ │ │ lsrs r0, r7, #14 │ │ │ │ lsls r4, r5, #1 │ │ │ │ orns r0, lr, fp, asr #1 │ │ │ │ - cmn r6, r6 │ │ │ │ + cmn r2, r7 │ │ │ │ lsls r1, r4, #1 │ │ │ │ lsrs r4, r0, #14 │ │ │ │ lsls r4, r5, #1 │ │ │ │ orr.w r0, sl, fp, asr #1 │ │ │ │ - cmn r0, r0 │ │ │ │ + cmn r4, r0 │ │ │ │ lsls r1, r4, #1 │ │ │ │ lsrs r6, r1, #13 │ │ │ │ lsls r4, r5, #1 │ │ │ │ ands.w r0, r4, fp, asr #1 │ │ │ │ - cmp r4, r1 │ │ │ │ + cmp r0, r2 │ │ │ │ lsls r1, r4, #1 │ │ │ │ lsrs r2, r3, #12 │ │ │ │ lsls r4, r5, #1 │ │ │ │ strd r0, r0, [r0, #428]! @ 0x1ac │ │ │ │ @ instruction: 0xe9b6006b │ │ │ │ @ instruction: 0xe986006b │ │ │ │ strd r0, r0, [r4, #-428]! @ 0x1ac │ │ │ │ @@ -1091195,15 +1091196,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ b.n 37042c >::resize(unsigned int)@@Base+0x8b848> │ │ │ │ lsls r3, r5, #1 │ │ │ │ b.n 3703c4 >::resize(unsigned int)@@Base+0x8b7e0> │ │ │ │ lsls r3, r5, #1 │ │ │ │ b.n 370380 >::resize(unsigned int)@@Base+0x8b79c> │ │ │ │ lsls r3, r5, #1 │ │ │ │ - mcr 0, 0, r0, cr12, cr15, {2} │ │ │ │ + mrc 0, 0, r0, cr0, cr15, {2} │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #204] @ 370064 >::resize(unsigned int)@@Base+0x8b480> │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ ldr r4, [pc, #200] @ (370068 >::resize(unsigned int)@@Base+0x8b484>) │ │ │ │ @@ -1092630,15 +1092631,15 @@ │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 370d06 >::resize(unsigned int)@@Base+0x8c122> │ │ │ │ b.n 370b92 >::resize(unsigned int)@@Base+0x8bfae> │ │ │ │ ldr r3, [sp, #544] @ 0x220 │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 370d54 >::resize(unsigned int)@@Base+0x8c170> │ │ │ │ b.n 370b92 >::resize(unsigned int)@@Base+0x8bfae> │ │ │ │ - cmp r6, #236 @ 0xec │ │ │ │ + cmp r6, #240 @ 0xf0 │ │ │ │ lsls r1, r4, #1 │ │ │ │ @ instruction: 0xf77a006b │ │ │ │ bvs.n 370e10 >::resize(unsigned int)@@Base+0x8c22c> │ │ │ │ lsls r3, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bpl.n 370d5c >::resize(unsigned int)@@Base+0x8c178> │ │ │ │ @@ -1093025,15 +1093026,15 @@ │ │ │ │ blx 16dbc <__gmpq_clear@plt+0x4> │ │ │ │ b.n 371192 >::resize(unsigned int)@@Base+0x8c5ae> │ │ │ │ ldr r3, [r5, #20] │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 3711a2 >::resize(unsigned int)@@Base+0x8c5be> │ │ │ │ b.n 371192 >::resize(unsigned int)@@Base+0x8c5ae> │ │ │ │ nop │ │ │ │ - blt.n 371170 >::resize(unsigned int)@@Base+0x8c58c> │ │ │ │ + blt.n 371178 >::resize(unsigned int)@@Base+0x8c594> │ │ │ │ lsls r7, r3, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #268] @ (3712d4 >::resize(unsigned int)@@Base+0x8c6f0>) │ │ │ │ mov r5, r1 │ │ │ │ @@ -1094585,15 +1094586,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ stmia r0!, {r2, r3, r4, r5} │ │ │ │ lsls r3, r5, #1 │ │ │ │ stmia r0!, {r1, r2} │ │ │ │ lsls r3, r5, #1 │ │ │ │ ittt al │ │ │ │ lslal r3, r5, #1 │ │ │ │ - ldmiaal r3!, {r4, r5, r6, r7} │ │ │ │ + ldmiaal r3!, {r2, r4, r5, r6, r7} │ │ │ │ lslal r7, r3, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ ldr.w ip, [pc, #204] @ 372280 >::resize(unsigned int)@@Base+0x8d69c> │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -1096940,15 +1096941,15 @@ │ │ │ │ movs r0, r0 │ │ │ │ add r1, sp, #408 @ 0x198 │ │ │ │ lsls r3, r5, #1 │ │ │ │ add r1, sp, #56 @ 0x38 │ │ │ │ lsls r3, r5, #1 │ │ │ │ add r0, sp, #752 @ 0x2f0 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - add r7, sp, #712 @ 0x2c8 │ │ │ │ + add r7, sp, #728 @ 0x2d8 │ │ │ │ lsls r7, r3, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1097976,15 +1097977,15 @@ │ │ │ │ blx 166d8 │ │ │ │ b.n 3742fe >::resize(unsigned int)@@Base+0x8f71a> │ │ │ │ nop │ │ │ │ ldr r6, [sp, #16] │ │ │ │ lsls r3, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - add r4, pc, #1000 @ (adr r4, 374790 >::resize(unsigned int)@@Base+0x8fbac>) │ │ │ │ + add r4, pc, #1016 @ (adr r4, 3747a0 >::resize(unsigned int)@@Base+0x8fbbc>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3888] @ 0xf30 │ │ │ │ ldr r2, [pc, #816] @ (3746f0 >::resize(unsigned int)@@Base+0x8fb0c>) │ │ │ │ @@ -1100476,15 +1100477,15 @@ │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ strh r4, [r2, #54] @ 0x36 │ │ │ │ lsls r3, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strh r2, [r0, #48] @ 0x30 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - udf #96 @ 0x60 │ │ │ │ + udf #100 @ 0x64 │ │ │ │ lsls r0, r4, #1 │ │ │ │ add r6, pc, #952 @ (adr r6, 375fe0 >::resize(unsigned int)@@Base+0x913fc>) │ │ │ │ lsls r3, r5, #1 │ │ │ │ strh r4, [r6, #44] @ 0x2c │ │ │ │ lsls r3, r5, #1 │ │ │ │ strh r4, [r2, #44] @ 0x2c │ │ │ │ lsls r3, r5, #1 │ │ │ │ @@ -1100733,15 +1100734,15 @@ │ │ │ │ nop │ │ │ │ strh r4, [r7, #38] @ 0x26 │ │ │ │ lsls r3, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ strh r6, [r6, #30] │ │ │ │ lsls r3, r5, #1 │ │ │ │ - bgt.n 375f00 >::resize(unsigned int)@@Base+0x9131c> │ │ │ │ + bgt.n 375f08 >::resize(unsigned int)@@Base+0x91324> │ │ │ │ lsls r0, r4, #1 │ │ │ │ add r4, pc, #768 @ (adr r4, 3761a0 >::resize(unsigned int)@@Base+0x915bc>) │ │ │ │ lsls r3, r5, #1 │ │ │ │ strh r6, [r0, #28] │ │ │ │ lsls r3, r5, #1 │ │ │ │ strh r4, [r3, #26] │ │ │ │ lsls r3, r5, #1 │ │ │ │ @@ -1103332,24 +1103333,24 @@ │ │ │ │ movs r0, r0 │ │ │ │ str r6, [r6, #116] @ 0x74 │ │ │ │ lsls r3, r5, #1 │ │ │ │ str r4, [r1, #116] @ 0x74 │ │ │ │ lsls r3, r5, #1 │ │ │ │ str r4, [r3, #112] @ 0x70 │ │ │ │ lsls r3, r5, #1 │ │ │ │ - strb r2, [r5, #12] │ │ │ │ + strb r6, [r5, #12] │ │ │ │ lsls r7, r3, #1 │ │ │ │ str r6, [r7, #108] @ 0x6c │ │ │ │ lsls r3, r5, #1 │ │ │ │ - ldr r4, [r1, #92] @ 0x5c │ │ │ │ + ldr r0, [r2, #92] @ 0x5c │ │ │ │ lsls r7, r3, #1 │ │ │ │ ldr r0, [pc, #4] @ (377adc >::resize(unsigned int)@@Base+0x92ef8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - strb r2, [r2, #10] │ │ │ │ + strb r6, [r2, #10] │ │ │ │ lsls r7, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ add.w r8, r2, #4294967295 @ 0xffffffff │ │ │ │ mov r5, r2 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ mov ip, r0 │ │ │ │ @@ -1109653,15 +1109654,15 @@ │ │ │ │ str r3, [sp, #108] @ 0x6c │ │ │ │ b.n 37c16e >::resize(unsigned int)@@Base+0x9758a> │ │ │ │ b.n 37c18a >::resize(unsigned int)@@Base+0x975a6> │ │ │ │ b.n 37c17c >::resize(unsigned int)@@Base+0x97598> │ │ │ │ ldr r0, [pc, #4] @ (37c29c >::resize(unsigned int)@@Base+0x976b8>) │ │ │ │ add r0, pc │ │ │ │ blx 168e0 │ │ │ │ - movs r5, #186 @ 0xba │ │ │ │ + movs r5, #190 @ 0xbe │ │ │ │ lsls r7, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov r6, r0 │ │ │ │ mov r7, r1 │ │ │ │ ldrd lr, r8, [r0] │ │ │ │ ldrd ip, r5, [r1] │ │ │ │ sub.w sl, r8, lr │ │ │ │ @@ -1113967,16 +1113968,16 @@ │ │ │ │ ldr r3, [sp, #172] @ 0xac │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 37f110 >::resize(unsigned int)@@Base+0x9a52c> │ │ │ │ b.n 37f0bc >::resize(unsigned int)@@Base+0x9a4d8> │ │ │ │ bic.w r0, r2, #106 @ 0x6a │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf6f0005e │ │ │ │ - stc2 0, cr0, [r8], #-376 @ 0xfffffe88 │ │ │ │ + @ instruction: 0xf6f4005e │ │ │ │ + stc2 0, cr0, [ip], #-376 @ 0xfffffe88 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ add.w r8, r2, #4294967295 @ 0xffffffff │ │ │ │ mov r5, r2 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ add.w r8, r8, r8, lsr #31 │ │ │ │ mov ip, r0 │ │ │ │ and.w r2, r2, #1 │ │ │ │ @@ -1118929,15 +1118930,15 @@ │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ bkpt 0x007a │ │ │ │ lsls r2, r5, #1 │ │ │ │ pop {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ - asrs r6, r6, #21 │ │ │ │ + asrs r2, r7, #21 │ │ │ │ lsls r0, r4, #1 │ │ │ │ udf #4 │ │ │ │ lsls r2, r5, #1 │ │ │ │ pop {r2, r3, r6, r7} │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ @@ -1120373,17 +1120374,17 @@ │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ sub sp, #96 @ 0x60 │ │ │ │ lsls r2, r5, #1 │ │ │ │ add sp, #368 @ 0x170 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - @ instruction: 0xb72a │ │ │ │ + @ instruction: 0xb72e │ │ │ │ lsls r6, r3, #1 │ │ │ │ - cbnz r2, 383324 >::resize(unsigned int)@@Base+0x9e740> │ │ │ │ + cbnz r6, 383324 >::resize(unsigned int)@@Base+0x9e740> │ │ │ │ lsls r6, r3, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ @@ -1122654,15 +1122655,15 @@ │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [sp, #888] @ 0x378 │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r4, [sp, #600] @ 0x258 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldc 0, cr0, [r2, #-380] @ 0xfffffe84 │ │ │ │ + ldc 0, cr0, [r6, #-380] @ 0xfffffe84 │ │ │ │ push {r5, r7, lr} │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r4, [sp, #408] @ 0x198 │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r4, [sp, #200] @ 0xc8 │ │ │ │ lsls r2, r5, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ @@ -1126996,15 +1126997,15 @@ │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 387a54 >::resize(unsigned int)@@Base+0xa2e70> │ │ │ │ b.n 38793c >::resize(unsigned int)@@Base+0xa2d58> │ │ │ │ ldr r3, [sp, #444] @ 0x1bc │ │ │ │ cmp r3, #0 │ │ │ │ bne.n 387a1c >::resize(unsigned int)@@Base+0xa2e38> │ │ │ │ b.n 38793c >::resize(unsigned int)@@Base+0xa2d58> │ │ │ │ - ldr r2, [r3, #96] @ 0x60 │ │ │ │ + ldr r6, [r3, #96] @ 0x60 │ │ │ │ lsls r6, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ mov r5, r2 │ │ │ │ ldr r2, [pc, #480] @ (387c74 >::resize(unsigned int)@@Base+0xa3090>) │ │ │ │ @@ -1127197,15 +1127198,15 @@ │ │ │ │ b.n 387c2e >::resize(unsigned int)@@Base+0xa304a> │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ nop │ │ │ │ str r0, [r6, #104] @ 0x68 │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bkpt 0x009e │ │ │ │ + bkpt 0x00a2 │ │ │ │ lsls r7, r3, #1 │ │ │ │ strh r6, [r5, #56] @ 0x38 │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r4, [r6, #92] @ 0x5c │ │ │ │ lsls r2, r5, #1 │ │ │ │ str r0, [r2, #88] @ 0x58 │ │ │ │ lsls r2, r5, #1 │ │ │ │ @@ -1127982,33 +1127983,33 @@ │ │ │ │ b.n 388352 >::resize(unsigned int)@@Base+0xa376e> │ │ │ │ str r4, [r0, #28] │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrsh r0, [r4, r6] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - @ instruction: 0xb7d8 │ │ │ │ + @ instruction: 0xb7dc │ │ │ │ lsls r7, r3, #1 │ │ │ │ strh r6, [r4, #2] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldrsh r4, [r5, r4] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - @ instruction: 0xb7a2 │ │ │ │ + @ instruction: 0xb7a6 │ │ │ │ lsls r7, r3, #1 │ │ │ │ strh r0, [r6, #0] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldrsh r6, [r6, r3] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - @ instruction: 0xb76e │ │ │ │ + @ instruction: 0xb772 │ │ │ │ lsls r7, r3, #1 │ │ │ │ ldrb r4, [r7, #31] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldrsh r2, [r0, r3] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - @ instruction: 0xb738 │ │ │ │ + @ instruction: 0xb73c │ │ │ │ lsls r7, r3, #1 │ │ │ │ ldrb r6, [r0, #31] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldrsh r4, [r1, r2] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldrsh r2, [r4, r1] │ │ │ │ lsls r2, r5, #1 │ │ │ │ @@ -1129218,15 +1129219,15 @@ │ │ │ │ bl 177f8 │ │ │ │ ldrh r2, [r3, r6] │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrsb r4, [r6, r1] │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r1, sp, #48 @ 0x30 │ │ │ │ + add r1, sp, #64 @ 0x40 │ │ │ │ lsls r7, r3, #1 │ │ │ │ strb r2, [r3, #6] │ │ │ │ lsls r2, r5, #1 │ │ │ │ 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0x108 │ │ │ │ + add r0, sp, #280 @ 0x118 │ │ │ │ lsls r7, r3, #1 │ │ │ │ strb r6, [r1, #3] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r7, [pc, #576] @ (389854 >::resize(unsigned int)@@Base+0xa4c70>) │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r7, [pc, #392] @ (3897a0 >::resize(unsigned int)@@Base+0xa4bbc>) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r7, pc, #872 @ (adr r7, 389984 >::resize(unsigned int)@@Base+0xa4da0>) │ │ │ │ + add r7, pc, #888 @ (adr r7, 389994 >::resize(unsigned int)@@Base+0xa4db0>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ strb r6, [r4, #1] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r7, [pc, #168] @ (3896cc >::resize(unsigned int)@@Base+0xa4ae8>) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r7, pc, #640 @ (adr r7, 3898a8 >::resize(unsigned int)@@Base+0xa4cc4>) │ │ │ │ + add r7, pc, #656 @ (adr r7, 3898b8 >::resize(unsigned int)@@Base+0xa4cd4>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ strb r6, [r5, #0] │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r6, [pc, #976] @ (389a00 >::resize(unsigned int)@@Base+0xa4e1c>) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r7, pc, #432 @ (adr r7, 3897e4 >::resize(unsigned int)@@Base+0xa4c00>) │ │ │ │ + add r7, pc, #448 @ (adr r7, 3897f4 >::resize(unsigned int)@@Base+0xa4c10>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ ldr r2, [r7, #124] @ 0x7c │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r6, [pc, #768] @ (38993c >::resize(unsigned int)@@Base+0xa4d58>) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r7, pc, #224 @ (adr r7, 389720 >::resize(unsigned int)@@Base+0xa4b3c>) │ │ │ │ + add r7, pc, #240 @ (adr r7, 389730 >::resize(unsigned int)@@Base+0xa4b4c>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ ldr r6, [r0, #124] @ 0x7c │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r6, [pc, #560] @ (389878 >::resize(unsigned int)@@Base+0xa4c94>) │ │ │ │ lsls r2, r5, #1 │ │ │ │ - add r7, pc, #16 @ (adr r7, 38965c >::resize(unsigned int)@@Base+0xa4a78>) │ │ │ │ + add r7, pc, #32 @ (adr r7, 38966c >::resize(unsigned int)@@Base+0xa4a88>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ ldr r2, [r2, #120] @ 0x78 │ │ │ │ lsls r2, r5, #1 │ │ │ │ ldr r6, [pc, #352] @ (3897b4 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lsr #31 │ │ │ │ asrs r5, r5, #1 │ │ │ │ @@ -1135537,21 +1135538,21 @@ │ │ │ │ blx 170a4 <__cxa_end_cleanup@plt> │ │ │ │ adds r4, r3, r6 │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ asrs r0, r1, #31 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r4, [r2, #16] │ │ │ │ + ldr r0, [r3, #16] │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r1, #162 @ 0xa2 │ │ │ │ lsls r2, r5, #1 │ │ │ │ asrs r0, r5, #1 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - ldr r4, [r4, #12] │ │ │ │ + ldr r0, [r5, #12] │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r1, #114 @ 0x72 │ │ │ │ lsls r2, r5, #1 │ │ │ │ asrs r0, r7, #32 │ │ │ │ lsls r2, r5, #1 │ │ │ │ lsrs r4, r6, #29 │ │ │ │ lsls r2, r5, #1 │ │ │ │ @@ -1136085,21 +1136086,21 @@ │ │ │ │ nop │ │ │ │ lsrs r4, r5, #18 │ │ │ │ lsls r2, r5, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r2, r6, #16 │ │ │ │ lsls r2, r5, #1 │ │ │ │ - str r6, [r4, #60] @ 0x3c │ │ │ │ + str r2, [r5, #60] @ 0x3c │ │ │ │ lsls r7, r3, #1 │ │ │ │ cmp r4, #116 @ 0x74 │ │ │ │ lsls r2, r5, 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cr0, [r4], #-356 @ 0xfffffe9c │ │ │ │ - strh r6, [r6, #34] @ 0x22 │ │ │ │ + stc2l 0, cr0, [r8], #-356 @ 0xfffffe9c │ │ │ │ + strh r2, [r7, #34] @ 0x22 │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strh r6, [r2, #28] │ │ │ │ + strh r2, [r3, #28] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strh r2, [r6, #24] │ │ │ │ + strh r6, [r6, #24] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xfa7c0059 │ │ │ │ - strh r0, [r2, #24] │ │ │ │ + @ instruction: 0xfa800059 │ │ │ │ + strh r4, [r2, #24] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xfa5a0059 │ │ │ │ - strh r0, [r1, #20] │ │ │ │ + @ instruction: 0xfa5e0059 │ │ │ │ + strh r4, [r1, #20] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - ldr??.w r0, [r2, #89] @ 0x59 │ │ │ │ - strh r0, [r6, #22] │ │ │ │ + ldr??.w r0, [r6, #89] @ 0x59 │ │ │ │ + strh r4, [r6, #22] │ │ │ │ lsls r4, r3, #1 │ │ │ │ asrs r4, r2, #14 │ │ │ │ movs r0, r0 │ │ │ │ @ instruction: 0xeae7ffff │ │ │ │ @ instruction: 0xeaadffff │ │ │ │ - strh r4, [r3, #6] │ │ │ │ + strh r0, [r4, #6] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strh.w r0, [r8, r9, lsl #1] │ │ │ │ - strh r0, [r0, #6] │ │ │ │ + strh.w r0, [ip, r9, lsl #1] │ │ │ │ + strh r4, [r0, #6] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strb.w r0, [ip, r9, lsl #1] │ │ │ │ - strh r4, [r6, #2] │ │ │ │ + ldrb.w r0, [r0, r9, lsl #1] │ │ │ │ + strh r0, [r7, #2] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf7c00059 │ │ │ │ - strh r0, [r3, #2] │ │ │ │ + @ instruction: 0xf7c40059 │ │ │ │ + strh r4, [r3, #2] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf7a40059 │ │ │ │ + @ instruction: 0xf7a80059 │ │ │ │ @ instruction: 0xea25ffff │ │ │ │ ldc 15, cr15, [r5, #1020] @ 0x3fc │ │ │ │ - ldrb r0, [r7, #31] │ │ │ │ + ldrb r4, [r7, #31] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf7440059 │ │ │ │ + @ instruction: 0xf7480059 │ │ │ │ subs r4, r5, #0 │ │ │ │ movs r0, r0 │ │ │ │ adds r4, r4, r1 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r2, [r5, #30] │ │ │ │ + ldrb r6, [r5, #30] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf6f60059 │ │ │ │ + @ instruction: 0xf6fa0059 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r4, #28] │ │ │ │ + ldrb r2, [r5, #28] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf6720059 │ │ │ │ - ldrb r2, [r1, #28] │ │ │ │ + @ instruction: 0xf6760059 │ │ │ │ + ldrb r6, [r1, #28] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf6560059 │ │ │ │ - ldrb r2, [r0, #27] │ │ │ │ + @ instruction: 0xf65a0059 │ │ │ │ + ldrb r6, [r0, #27] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - addw r0, lr, #2137 @ 0x859 │ │ │ │ - ldrb r4, [r4, #26] │ │ │ │ + @ instruction: 0xf6120059 │ │ │ │ + ldrb r0, [r5, #26] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xf5f00059 │ │ │ │ + @ instruction: 0xf5f40059 │ │ │ │ subs r6, #1 │ │ │ │ bcc.w 3bcf3c >::resize(unsigned int)@@Base+0xd8358> │ │ │ │ ldr.w r1, [r7, #-4]! │ │ │ │ ldrb.w r3, [r1, #93] @ 0x5d │ │ │ │ lsls r3, r3, #31 │ │ │ │ bmi.n 3bda1c >::resize(unsigned int)@@Base+0xd8e38> │ │ │ │ ldr r3, [r1, #88] @ 0x58 │ │ │ │ @@ -1210400,104 +1210401,104 @@ │ │ │ │ bl 1f05c │ │ │ │ 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r3, #1 │ │ │ │ - @ instruction: 0xeae20059 │ │ │ │ - strb r6, [r6, #13] │ │ │ │ + strb r2, [r3, #14] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xeac00059 │ │ │ │ + @ instruction: 0xeae60059 │ │ │ │ strb r2, [r7, #13] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strb r6, [r6, #11] │ │ │ │ + @ instruction: 0xeac40059 │ │ │ │ + strb r6, [r7, #13] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - orr.w r0, r0, r9, lsr #1 │ │ │ │ - strb r2, [r1, #11] │ │ │ │ + strb r2, [r7, #11] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strb r6, [r0, #9] │ │ │ │ + orr.w r0, r4, r9, lsr #1 │ │ │ │ + strb r6, [r1, #11] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xe9900059 │ │ │ │ - strb r6, [r4, #8] │ │ │ │ + strb r2, [r1, #9] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - ldrd r0, r0, [r0, #-356]! @ 0x164 │ │ │ │ - strb r4, [r1, #8] │ │ │ │ + @ instruction: 0xe9940059 │ │ │ │ + strb r2, [r5, #8] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - ldrd r0, r0, [r6, #-356] @ 0x164 │ │ │ │ - strb r6, [r3, #7] │ │ │ │ + ldrd r0, r0, [r4, #-356]! @ 0x164 │ │ │ │ + strb r0, [r2, #8] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - stmdb sl!, {r0, r3, r4, r6} │ │ │ │ - strb r6, [r7, #6] │ │ │ │ + ldrd r0, r0, [sl, #-356] @ 0x164 │ │ │ │ + strb r2, [r4, #7] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - stmdb sl, {r0, r3, r4, r6} │ │ │ │ - strb r2, [r4, #6] │ │ │ │ + stmdb lr!, {r0, r3, r4, r6} │ │ │ │ + strb r2, [r0, #7] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - strd r0, r0, [ip], #356 @ 0x164 │ │ │ │ - strb r4, [r0, #6] │ │ │ │ + stmdb lr, {r0, r3, r4, r6} │ │ │ │ + strb r6, [r4, #6] │ │ │ │ + lsls r4, r3, #1 │ │ │ │ + ldrd r0, r0, [r0], #356 @ 0x164 │ │ │ │ + strb r0, [r1, #6] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - @ instruction: 0xe8d00059 │ │ │ │ + @ instruction: 0xe8d40059 │ │ │ │ str r0, [sp, #48] @ 0x30 │ │ │ │ movw r1, #697 @ 0x2b9 │ │ │ │ ldr.w r0, [pc, #1736] @ 3bedf8 >::resize(unsigned int)@@Base+0xda214> │ │ │ │ add r0, pc │ │ │ │ add r0, r9 │ │ │ │ bl 1f05c │ │ │ │ ldr.w r0, [pc, #1728] @ 3bedfc >::resize(unsigned int)@@Base+0xda218> │ │ │ │ @@ -1211140,169 +1211141,169 @@ │ │ │ │ ldr r0, [pc, #324] @ (3bef2c >::resize(unsigned int)@@Base+0xda348>) │ │ │ │ mov r1, r6 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r2, r6 │ │ │ │ b.w 3bce50 >::resize(unsigned int)@@Base+0xd826c> │ │ │ │ nop │ │ │ │ - strb r6, [r7, #1] │ │ │ │ + strb r2, [r0, #2] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - b.n 3bed90 >::resize(unsigned int)@@Base+0xda1ac> │ │ │ │ + b.n 3bed98 >::resize(unsigned int)@@Base+0xda1b4> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r3, #1] │ │ │ │ + strb r6, [r3, #1] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - b.n 3bed50 >::resize(unsigned int)@@Base+0xda16c> │ │ │ │ + b.n 3bed58 >::resize(unsigned int)@@Base+0xda174> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r6, #0] │ │ │ │ + strb r2, [r7, #0] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - b.n 3bed10 >::resize(unsigned int)@@Base+0xda12c> │ │ │ │ + b.n 3bed18 >::resize(unsigned int)@@Base+0xda134> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r0, #0] │ │ │ │ + strb r2, [r1, #0] │ │ │ │ lsls r4, r3, #1 │ │ │ │ - b.n 3becb8 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r2, [r3, #48] @ 0x30 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xfb78005b │ │ │ │ - ldr r4, [r7, #44] @ 0x2c │ │ │ │ + @ instruction: 0xfb7c005b │ │ │ │ + ldr r0, [r0, #48] @ 0x30 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xfb5e005b │ │ │ │ - ldr r2, [r4, #44] @ 0x2c │ │ │ │ + @ instruction: 0xfb62005b │ │ │ │ + ldr r6, [r4, #44] @ 0x2c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xfb44005b │ │ │ │ - ldr r0, [r1, #44] @ 0x2c │ │ │ │ + @ instruction: 0xfb48005b │ │ │ │ + ldr r4, [r1, #44] @ 0x2c │ │ │ │ lsls r1, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2928] @ 0xb70 │ │ │ │ vabs.f64 d10, d0 │ │ │ │ @@ -1222941,45 +1222942,45 @@ │ │ │ │ ... │ │ │ │ ldrb r0, [r2, #18] │ │ │ │ lsls r6, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrb r2, [r1, #15] │ │ │ │ lsls r6, r4, #1 │ │ │ │ - @ instruction: 0xfb06005b │ │ │ │ - str.w r0, [lr, #91] @ 0x5b │ │ │ │ - ldr r2, [r2, #4] │ │ │ │ + @ instruction: 0xfb0a005b │ │ │ │ + ldr.w r0, [r2, #91] @ 0x5b │ │ │ │ + ldr r6, [r2, #4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str.w r0, [r6, fp, lsl #1] │ │ │ │ - str r2, [r1, #124] @ 0x7c │ │ │ │ + str.w r0, [sl, fp, lsl #1] │ │ │ │ + str r6, [r1, #124] @ 0x7c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf7e6005b │ │ │ │ - str r2, [r5, #116] @ 0x74 │ │ │ │ + @ instruction: 0xf7ea005b │ │ │ │ + str r6, [r5, #116] @ 0x74 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf7c6005b │ │ │ │ - str r2, [r1, #116] @ 0x74 │ │ │ │ + @ instruction: 0xf7ca005b │ │ │ │ + str r6, [r1, #116] @ 0x74 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr.w r0, [r0, #91] @ 0x5b │ │ │ │ - @ instruction: 0xf718005b │ │ │ │ - str r4, [r3, #104] @ 0x68 │ │ │ │ + ldr.w r0, [r4, #91] @ 0x5b │ │ │ │ + @ instruction: 0xf71c005b │ │ │ │ + str r0, [r4, #104] @ 0x68 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf6fe005b │ │ │ │ - str r2, [r0, #104] @ 0x68 │ │ │ │ + @ instruction: 0xf702005b │ │ │ │ + str r6, [r0, #104] @ 0x68 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf6e4005b │ │ │ │ - str r0, [r5, #100] @ 0x64 │ │ │ │ + @ instruction: 0xf6e8005b │ │ │ │ + str r4, [r5, #100] @ 0x64 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - movt r0, #43099 @ 0xa85b │ │ │ │ - str r6, [r1, #100] @ 0x64 │ │ │ │ + movt r0, #59483 @ 0xe85b │ │ │ │ + str r2, [r2, #100] @ 0x64 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf6b0005b │ │ │ │ - str r4, [r6, #96] @ 0x60 │ │ │ │ + @ instruction: 0xf6b4005b │ │ │ │ + str r0, [r7, #96] @ 0x60 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf696005b │ │ │ │ - str r2, [r3, #96] @ 0x60 │ │ │ │ + @ instruction: 0xf69a005b │ │ │ │ + str r6, [r3, #96] @ 0x60 │ │ │ │ lsls r1, r3, #1 │ │ │ │ ldr r0, [pc, #132] @ (3c69ec >::resize(unsigned int)@@Base+0xe1e08>) │ │ │ │ movw r1, #643 @ 0x283 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #124] @ (3c69f0 >::resize(unsigned int)@@Base+0xe1e0c>) │ │ │ │ @@ -1223025,28 +1223026,28 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #48] @ (3c6a10 >::resize(unsigned int)@@Base+0xe1e2c>) │ │ │ │ mov r1, fp │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3c657a >::resize(unsigned int)@@Base+0xe1996> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ - addw r0, lr, #2139 @ 0x85b │ │ │ │ - str r2, [r2, #88] @ 0x58 │ │ │ │ + @ instruction: 0xf612005b │ │ │ │ + str r6, [r2, #88] @ 0x58 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf5f2005b │ │ │ │ - str r6, [r6, #84] @ 0x54 │ │ │ │ + @ instruction: 0xf5f6005b │ │ │ │ + str r2, [r7, #84] @ 0x54 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - rsbs r0, r8, #14352384 @ 0xdb0000 │ │ │ │ - str r4, [r3, #84] @ 0x54 │ │ │ │ + rsbs r0, ip, #14352384 @ 0xdb0000 │ │ │ │ + str r0, [r4, #84] @ 0x54 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs.w r0, lr, #14352384 @ 0xdb0000 │ │ │ │ - str r2, [r0, #84] @ 0x54 │ │ │ │ + rsb r0, r2, #14352384 @ 0xdb0000 │ │ │ │ + str r6, [r0, #84] @ 0x54 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - sub.w r0, r4, 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vshr.s16 q8, , #6 │ │ │ │ vqadd.s32 q8, q1, │ │ │ │ - ldrsh r4, [r4, r3] │ │ │ │ + vqadd.s32 q8, q3, │ │ │ │ + ldrsh r0, [r5, r3] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - mcr 0, 7, r0, cr6, cr11, {2} │ │ │ │ - bic.w r0, r2, #91 @ 0x5b │ │ │ │ - stcl 0, cr0, [r8, #364]! @ 0x16c │ │ │ │ - ldrb r2, [r5, r5] │ │ │ │ + mcr 0, 7, r0, cr10, cr11, {2} │ │ │ │ + bic.w r0, r6, #91 @ 0x5b │ │ │ │ + stcl 0, cr0, [ip, #364]! @ 0x16c │ │ │ │ + ldrb r6, [r5, r5] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stcl 0, cr0, [ip, #364] @ 0x16c │ │ │ │ - ldrb r6, [r1, r5] │ │ │ │ + ldcl 0, cr0, [r0, #364] @ 0x16c │ │ │ │ + ldrb r2, [r2, r5] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r5, [sp, #616] @ 0x268 │ │ │ │ + str r5, [sp, #632] @ 0x278 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldcl 0, cr0, [lr], #364 @ 0x16c │ │ │ │ - ldcl 0, cr0, [r6], #364 @ 0x16c │ │ │ │ - ldcl 0, cr0, [r6], #364 @ 0x16c │ │ │ │ - stmia r5!, {r1, r2, r3, r4, r5, r7} │ │ │ │ + stc 0, cr0, [r2, #-364] @ 0xfffffe94 │ │ │ │ + ldcl 0, cr0, [sl], #364 @ 0x16c │ │ │ │ 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int)@@Base+0xe78d8>) │ │ │ │ + add r6, pc, #24 @ (adr r6, 3cc4cc >::resize(unsigned int)@@Base+0xe78e8>) │ │ │ │ lsls r3, r3, #1 │ │ │ │ - add r5, pc, #552 @ (adr r5, 3cc6e0 >::resize(unsigned int)@@Base+0xe7afc>) │ │ │ │ + add r5, pc, #568 @ (adr r5, 3cc6f0 >::resize(unsigned int)@@Base+0xe7b0c>) │ │ │ │ lsls r3, r3, #1 │ │ │ │ - lsrs r6, r4, #12 │ │ │ │ + lsrs r2, r5, #12 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r5, pc, #368 @ (adr r5, 3cc630 >::resize(unsigned int)@@Base+0xe7a4c>) │ │ │ │ + add r5, pc, #384 @ (adr r5, 3cc640 >::resize(unsigned int)@@Base+0xe7a5c>) │ │ │ │ lsls r3, r3, #1 │ │ │ │ - lsrs r0, r7, #11 │ │ │ │ + lsrs r4, r7, #11 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r5, pc, #200 @ (adr r5, 3cc590 >::resize(unsigned int)@@Base+0xe79ac>) │ │ │ │ + add r5, pc, #216 @ (adr r5, 3cc5a0 >::resize(unsigned int)@@Base+0xe79bc>) │ │ │ │ lsls r3, r3, #1 │ │ │ │ - lsrs r6, r1, #11 │ │ │ │ + lsrs r2, r2, #11 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r5, pc, #96 @ (adr r5, 3cc530 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r9, r1, lsl #3 │ │ │ │ add.w r1, r1, #1 │ │ │ │ bge.w 3cd710 >::resize(unsigned int)@@Base+0xe8b2c> │ │ │ │ str.w r0, [r8, fp] │ │ │ │ ldr r0, [sp, #24] │ │ │ │ @@ -1233484,38 +1233485,38 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3cdcb4 >::resize(unsigned int)@@Base+0xe90d0> │ │ │ │ ldr r4, [sp, #80] @ 0x50 │ │ │ │ vmov.f64 d10, d13 │ │ │ │ b.w 3cd01a >::resize(unsigned int)@@Base+0xe8436> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ - ldrh r6, [r2, #60] @ 0x3c │ │ │ │ + ldrh r2, [r3, #60] @ 0x3c │ │ │ │ lsls r3, r3, #1 │ │ │ │ lsls r6, r1, #29 │ │ │ │ lsls r6, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r0, [r3, #46] @ 0x2e │ │ │ │ + ldrh r4, [r3, #46] @ 0x2e │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xf3740058 │ │ │ │ - ldrh r0, [r0, #38] @ 0x26 │ │ │ │ + @ instruction: 0xf3780058 │ │ │ │ + ldrh r4, [r0, #38] @ 0x26 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xf25a0058 │ │ │ │ - ldrh r2, [r4, #36] @ 0x24 │ │ │ │ + @ instruction: 0xf25e0058 │ │ │ │ + ldrh r6, [r4, #36] @ 0x24 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xf23c0058 │ │ │ │ - ldrh r0, [r1, #36] @ 0x24 │ │ │ │ + movw r0, #88 @ 0x58 │ │ │ │ + ldrh r4, [r1, #36] @ 0x24 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xf2220058 │ │ │ │ - ldrh r6, [r5, #34] @ 0x22 │ │ │ │ + @ instruction: 0xf2260058 │ │ │ │ + ldrh r2, [r6, #34] @ 0x22 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - addw r0, r8, #88 @ 0x58 │ │ │ │ - ldrh r4, [r2, #34] @ 0x22 │ │ │ │ + addw r0, ip, #88 @ 0x58 │ │ │ │ + ldrh r0, [r3, #34] @ 0x22 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xf1ee0058 │ │ │ │ + @ instruction: 0xf1f20058 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3848] @ 0xf08 │ │ │ │ ldr.w r2, [pc, #2884] @ 3ce8c8 >::resize(unsigned int)@@Base+0xe9ce4> │ │ │ │ sub sp, #204 @ 0xcc │ │ │ │ @@ -1234628,79 +1234629,79 @@ │ │ │ │ lsls r6, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsls r6, r2, #14 │ │ │ │ lsls r6, r4, #1 │ │ │ │ lsls r2, r7, #13 │ │ │ │ lsls r6, r4, #1 │ │ │ │ - ldrh r6, [r1, #20] │ │ │ │ + ldrh r2, [r2, #20] │ │ │ │ lsls r3, r3, #1 │ │ │ │ asrs r4, r2, #14 │ │ │ │ movs r0, r0 │ │ │ │ b.n 3cea46 >::resize(unsigned int)@@Base+0xe9e62> │ │ │ │ vsli.32 q15, , #31 │ │ │ │ - vtbx.8 d24, {d15-d16}, d26 │ │ │ │ + vtbx.8 d24, {d15-d16}, d30 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - vqadd.s8 q0, q2, q4 │ │ │ │ - strh r6, [r7, #56] @ 0x38 │ │ │ │ + vqadd.s8 q0, q4, q4 │ │ │ │ + strh r2, [r0, #58] @ 0x3a │ │ │ │ lsls r3, r3, #1 │ │ │ │ - strh r2, [r2, #52] @ 0x34 │ │ │ │ + strh r6, [r2, #52] @ 0x34 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - strh r2, [r0, #44] @ 0x2c │ │ │ │ + strh r6, [r0, #44] @ 0x2c │ │ │ │ lsls r3, r3, #1 │ │ │ │ - strh r6, [r5, #38] @ 0x26 │ │ │ │ + strh r2, [r6, #38] @ 0x26 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - strh r2, [r7, #34] @ 0x22 │ │ │ │ + strh r6, [r7, #34] @ 0x22 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ands.w r0, r4, r8, lsr #1 │ │ │ │ - strh r2, [r3, #34] @ 0x22 │ │ │ │ + ands.w r0, r8, r8, lsr #1 │ │ │ │ + strh r6, [r3, #34] @ 0x22 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrd r0, r0, [r6, #352]! @ 0x160 │ │ │ │ - strh r6, [r5, #26] │ │ │ │ + ldrd r0, r0, [sl, #352]! @ 0x160 │ │ │ │ + strh r2, [r6, #26] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - stmdb sl, {r3, r4, r6} │ │ │ │ - strh r6, [r1, #26] │ │ │ │ + stmdb lr, {r3, r4, r6} │ │ │ │ + strh r2, [r2, #26] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - strd r0, r0, [sl], #352 @ 0x160 │ │ │ │ - strh r6, [r5, #24] │ │ │ │ + strd r0, r0, [lr], #352 @ 0x160 │ │ │ │ + strh r2, [r6, #24] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xe8ca0058 │ │ │ │ - strh r0, [r5, #12] │ │ │ │ + @ instruction: 0xe8ce0058 │ │ │ │ + strh r4, [r5, #12] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3ce7b4 >::resize(unsigned int)@@Base+0xe9bd0> │ │ │ │ + b.n 3ce7bc >::resize(unsigned int)@@Base+0xe9bd8> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - strh r2, [r0, #12] │ │ │ │ + strh r6, [r0, #12] │ │ │ │ lsls r3, r3, #1 │ │ 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>::resize(unsigned int)@@Base+0xe9be8> │ │ │ │ nop │ │ │ │ - ldrb r6, [r3, #27] │ │ │ │ + ldrb r2, [r4, #27] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3ce404 >::resize(unsigned int)@@Base+0xe9820> │ │ │ │ + b.n 3ce40c >::resize(unsigned int)@@Base+0xe9828> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrb r6, [r7, #26] │ │ │ │ + ldrb r2, [r0, #27] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3ce3cc >::resize(unsigned int)@@Base+0xe97e8> │ │ │ │ + b.n 3ce3d4 >::resize(unsigned int)@@Base+0xe97f0> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrb r4, [r2, #27] │ │ │ │ + ldrb r0, [r3, #27] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrb r0, [r6, #25] │ │ │ │ + ldrb r4, [r6, #25] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3ce338 >::resize(unsigned int)@@Base+0xe9754> │ │ │ │ + b.n 3ce340 >::resize(unsigned int)@@Base+0xe975c> │ │ │ │ lsls r0, r3, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #1012] @ (3cef28 >::resize(unsigned int)@@Base+0xea344>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -1235256,125 +1235257,125 @@ │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ... │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ addw r0, lr, #2149 @ 0x865 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r2, #23] │ │ │ │ + ldrb r2, [r3, #23] │ │ │ │ lsls r3, r3, #1 │ │ │ │ bl 5d2f36 │ │ │ │ - ldrb r4, [r2, #25] │ │ │ │ + ldrb r0, [r3, #25] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrb r2, [r1, #3] │ │ │ │ + ldrb r6, [r1, #3] │ │ │ │ lsls r3, r3, #1 │ │ │ │ lsls r5, r7, #17 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r6, #22] │ │ │ │ + ldrb r2, [r7, #22] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3cf5f0 >::resize(unsigned int)@@Base+0xeaa0c> │ │ │ │ + b.n 3cf5f8 >::resize(unsigned int)@@Base+0xeaa14> │ │ │ │ lsls r0, r3, #1 │ │ │ │ @ instruction: 0xf5880065 │ │ │ │ - ldrb r2, [r0, #22] │ │ │ │ + ldrb r6, [r0, #22] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3cf594 >::resize(unsigned int)@@Base+0xea9b0> │ │ │ │ + b.n 3cf59c >::resize(unsigned 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#1 │ │ │ │ - b.n 3cf458 >::resize(unsigned int)@@Base+0xea874> │ │ │ │ + b.n 3cf460 >::resize(unsigned int)@@Base+0xea87c> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrb r2, [r6, #18] │ │ │ │ + ldrb r6, [r6, #18] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3cf42c >::resize(unsigned int)@@Base+0xea848> │ │ │ │ + b.n 3cf434 >::resize(unsigned int)@@Base+0xea850> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrb r4, [r2, #22] │ │ │ │ + ldrb r0, [r3, #22] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrb r2, [r5, #23] │ │ │ │ + ldrb r6, [r5, #23] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrb r6, [r6, #17] │ │ │ │ + ldrb r2, [r7, #17] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - b.n 3cf3c4 >::resize(unsigned int)@@Base+0xea7e0> │ │ │ │ + b.n 3cf3cc >::resize(unsigned int)@@Base+0xea7e8> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrb r6, [r2, #23] │ │ │ │ + ldrb r2, [r3, #23] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrb r6, [r7, #1] │ │ │ │ + ldrb r2, [r0, #2] │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldrb r2, [r6, #16] │ │ │ │ + ldrb r6, [r6, #16] │ │ │ │ lsls r3, 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ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #16 │ │ │ │ ldr r3, [r1, #40] @ 0x28 │ │ │ │ @@ -1241983,23 +1241984,23 @@ │ │ │ │ str r1, [sp, #0] │ │ │ │ movs r2, #56 @ 0x38 │ │ │ │ add r1, sp, #12 │ │ │ │ bl 1c398 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #16 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - subs r2, #100 @ 0x64 │ │ │ │ + subs r2, #104 @ 0x68 │ │ │ │ lsls r3, r3, #1 │ │ │ │ - ldr r0, [sp, #48] @ 0x30 │ │ │ │ + ldr r0, [sp, #64] @ 0x40 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - subs r2, #56 @ 0x38 │ │ │ │ + subs r2, #60 @ 0x3c │ │ │ │ lsls r3, r3, #1 │ │ │ │ - str r7, [sp, #896] @ 0x380 │ │ │ │ + str r7, [sp, #912] @ 0x390 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - subs r2, #54 @ 0x36 │ │ │ │ + subs r2, #58 @ 0x3a │ │ │ │ lsls r3, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #12 │ │ │ │ mov fp, r3 │ │ │ │ @@ -1242147,35 +1242148,35 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 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│ │ │ + strh r2, [r2, r4] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh.w r0, [ip, #90] @ 0x5a │ │ │ │ - strh r4, [r6, r3] │ │ │ │ + str.w r0, [r0, #90] @ 0x5a │ │ │ │ + strh r0, [r7, r3] │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldr r3, [r5, #72] @ 0x48 │ │ │ │ mov r0, r6 │ │ │ │ ldrd r1, r2, [r5] │ │ │ │ str r3, [r7, #0] │ │ │ │ bl 61614c │ │ │ │ cmp r0, #2 │ │ │ │ @@ -1248973,30 +1248974,30 @@ │ │ │ │ mov r1, r8 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3d7b3e >::resize(unsigned int)@@Base+0xf2f5a> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - @ instruction: 0xf670005a │ │ │ │ - str r0, [r5, r2] │ │ │ │ + @ instruction: 0xf674005a │ │ │ │ + str r4, [r5, r2] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf636005a │ │ │ │ - str r4, [r6, r1] │ │ │ │ + @ instruction: 0xf63a005a │ │ │ │ + str r0, [r7, r1] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf5f0005a │ │ │ │ - str r0, [r5, r0] │ │ │ │ + @ instruction: 0xf5f4005a │ │ │ │ + str r4, [r5, r0] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - rsbs r0, r6, #14286848 @ 0xda0000 │ │ │ │ - str r6, [r1, r0] │ │ │ │ + rsbs r0, sl, #14286848 @ 0xda0000 │ │ │ │ + str r2, [r2, r0] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf538005a │ │ │ │ - @ instruction: 0xf3e0005a │ │ │ │ - @ instruction: 0xf396005a │ │ │ │ - ldr r5, [pc, #824] @ (3d84b8 >::resize(unsigned int)@@Base+0xf38d4>) │ │ │ │ + @ instruction: 0xf53c005a │ │ │ │ + @ instruction: 0xf3e4005a │ │ │ │ + @ instruction: 0xf39a005a │ │ │ │ + ldr r5, [pc, #840] @ (3d84c8 >::resize(unsigned int)@@Base+0xf38e4>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldr r0, [pc, #220] @ (3d8260 >::resize(unsigned int)@@Base+0xf367c>) │ │ │ │ mov.w r1, #428 @ 0x1ac │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #212] @ (3d8264 >::resize(unsigned int)@@Base+0xf3680>) │ │ │ │ @@ -1249068,31 +1249069,31 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #64] @ (3d828c >::resize(unsigned int)@@Base+0xf36a8>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3d8238 >::resize(unsigned int)@@Base+0xf3654> │ │ │ │ ... │ │ │ │ - @ instruction: 0xf33e005a │ │ │ │ - ldr r5, [pc, #472] @ (3d8440 >::resize(unsigned int)@@Base+0xf385c>) │ │ │ │ + sbfx r0, r2, #1, #27 │ │ │ │ + ldr r5, [pc, #488] @ (3d8450 >::resize(unsigned int)@@Base+0xf386c>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ssat r0, #27, r4, asr #1 │ │ │ │ - ldr r5, [pc, #368] @ (3d83e0 >::resize(unsigned int)@@Base+0xf37fc>) │ │ │ │ + ssat r0, #27, r8, asr #1 │ │ │ │ + ldr r5, [pc, #384] @ (3d83f0 >::resize(unsigned int)@@Base+0xf380c>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ssat r0, #27, ip, lsl #1 │ │ │ │ - ldr r5, [pc, #272] @ (3d8388 >::resize(unsigned int)@@Base+0xf37a4>) │ │ │ │ + @ instruction: 0xf310005a │ │ │ │ + ldr r5, [pc, #288] @ (3d8398 >::resize(unsigned int)@@Base+0xf37b4>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf2ec005a │ │ │ │ - ldr r5, [pc, #144] @ (3d8310 >::resize(unsigned int)@@Base+0xf372c>) │ │ │ │ + @ instruction: 0xf2f0005a │ │ │ │ + ldr r5, [pc, #160] @ (3d8320 >::resize(unsigned int)@@Base+0xf373c>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - subw r0, r0, #90 @ 0x5a │ │ │ │ - ldr r4, [pc, #856] @ (3d85e0 >::resize(unsigned int)@@Base+0xf39fc>) │ │ │ │ + subw r0, r4, #90 @ 0x5a │ │ │ │ + ldr r4, [pc, #872] @ (3d85f0 >::resize(unsigned int)@@Base+0xf3a0c>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf282005a │ │ │ │ - ldr r4, [pc, #736] @ (3d8570 >::resize(unsigned int)@@Base+0xf398c>) │ │ │ │ + @ instruction: 0xf286005a │ │ │ │ + ldr r4, [pc, #752] @ (3d8580 >::resize(unsigned int)@@Base+0xf399c>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3920] @ 0xf50 │ │ │ │ mov r4, r0 │ │ │ │ @@ -1249738,49 +1249739,49 @@ │ │ │ │ nop │ │ │ │ ldrsh r0, [r3, r2] │ │ │ │ lsls r5, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrsh r6, [r4, r1] │ │ │ │ lsls r5, r4, #1 │ │ │ │ - @ instruction: 0xf0f4005a │ │ │ │ - mcr 0, 5, r0, cr4, cr10, {2} │ │ │ │ - ldr r0, [pc, #880] @ (3d8d20 >::resize(unsigned int)@@Base+0xf413c>) │ │ │ │ - lsls r0, r3, #1 │ │ │ │ - mcr 0, 4, r0, cr12, cr10, {2} │ │ │ │ - ldr r0, [pc, #784] @ (3d8cc8 >::resize(unsigned int)@@Base+0xf40e4>) │ │ │ │ - lsls r0, r3, #1 │ │ │ │ - mcr 0, 3, r0, cr14, cr10, {2} │ │ │ │ - ldr r0, [pc, #664] @ (3d8c58 >::resize(unsigned int)@@Base+0xf4074>) │ │ │ │ - lsls r0, r3, #1 │ │ │ │ - stc 0, cr0, [r2, #-360]! @ 0xfffffe98 │ │ │ │ - stcl 0, cr0, [sl], {90} @ 0x5a │ │ │ │ - stc 0, cr0, [r2], {90} @ 0x5a │ │ │ │ - mov r2, r7 │ │ │ │ + @ instruction: 0xf0f8005a │ │ │ │ + mcr 0, 5, r0, cr8, cr10, {2} │ │ │ │ + ldr r0, [pc, #896] @ (3d8d30 >::resize(unsigned int)@@Base+0xf414c>) │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + mrc 0, 4, r0, cr0, cr10, {2} │ │ │ │ + ldr r0, [pc, #800] @ (3d8cd8 >::resize(unsigned int)@@Base+0xf40f4>) │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + mrc 0, 3, r0, cr2, cr10, {2} │ │ │ │ + ldr r0, [pc, #680] @ (3d8c68 >::resize(unsigned int)@@Base+0xf4084>) │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + stc 0, cr0, [r6, #-360]! @ 0xfffffe98 │ │ │ │ + stcl 0, cr0, [lr], {90} @ 0x5a │ │ │ │ + stc 0, cr0, [r6], {90} @ 0x5a │ │ │ │ + mov r6, r7 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xebe8005a │ │ │ │ - mov r0, r4 │ │ │ │ + @ instruction: 0xebec005a │ │ │ │ + mov r4, r4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - rsb r0, lr, sl, lsr #1 │ │ │ │ - mov r6, r0 │ │ │ │ + rsbs r0, r2, sl, lsr #1 │ │ │ │ + mov r2, r1 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - subs.w r0, r4, sl, lsr #1 │ │ │ │ - cmp sl, sp │ │ │ │ + subs.w r0, r8, sl, lsr #1 │ │ │ │ + cmp lr, sp │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xeb94005a │ │ │ │ - cmp sl, r9 │ │ │ │ + @ instruction: 0xeb98005a │ │ │ │ + cmp lr, r9 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - sbcs.w r0, r8, sl, lsr #1 │ │ │ │ - cmp lr, r5 │ │ │ │ + sbcs.w r0, ip, sl, lsr #1 │ │ │ │ + cmp sl, r6 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - adcs.w r0, ip, sl, lsr #1 │ │ │ │ - cmp ip, r2 │ │ │ │ + sbc.w r0, r0, sl, lsr #1 │ │ │ │ + cmp r8, r3 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - adc.w r0, r2, sl, lsr #1 │ │ │ │ - cmp r2, pc │ │ │ │ + adc.w r0, r6, sl, lsr #1 │ │ │ │ + cmp r6, pc │ │ │ │ lsls r0, r3, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr.w r2, [pc, #1040] @ 3d8e28 >::resize(unsigned int)@@Base+0xf4244> │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -1250176,93 +1250177,93 @@ │ │ │ │ subs r7, #148 @ 0x94 │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ ldrsb r6, [r4, r4] │ │ │ │ lsls r5, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - orn r0, sl, sl, lsr #1 │ │ │ │ + orn r0, lr, sl, lsr #1 │ │ │ │ pldw [r5, #255]! │ │ │ │ - orns r0, r4, sl, lsr #1 │ │ │ │ - eor.w r0, r6, sl, lsr #1 │ │ │ │ + orns r0, r8, sl, lsr #1 │ │ │ │ + eor.w r0, sl, sl, lsr #1 │ │ │ │ lsls r3, r0, #18 │ │ │ │ movs r0, r0 │ │ │ │ - bic.w r0, r4, sl, lsr #1 │ │ │ │ - add r4, fp │ │ │ │ + bic.w r0, r8, sl, lsr #1 │ │ │ │ + add r0, ip │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldrsb r2, [r2, r2] │ │ │ │ lsls r5, r4, #1 │ │ │ │ - ldrd r0, r0, [r0, #360]! @ 0x168 │ │ │ │ - add r0, r5 │ │ │ │ + ldrd r0, r0, [r4, #360]! @ 0x168 │ │ │ │ + add r4, r5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ mrc 15, 5, APSR_nzcv, cr11, cr15, {7} │ │ │ │ mrc 15, 1, APSR_nzcv, cr5, cr15, {7} │ │ │ │ - @ instruction: 0xe9b2005a │ │ │ │ - mvns r2, r5 │ │ │ │ + @ instruction: 0xe9b6005a │ │ │ │ + mvns r6, r5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xe998005a │ │ │ │ - mvns r0, r2 │ │ │ │ + @ instruction: 0xe99c005a │ │ │ │ + mvns r4, r2 │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldc 15, cr15, [r7, #1020] @ 0x3fc │ │ │ │ - @ instruction: 0xe9a8005a │ │ │ │ - strd r0, r0, [sl, #360] @ 0x168 │ │ │ │ - strd r0, r0, [r2, #-360] @ 0x168 │ │ │ │ - muls r2, r7 │ │ │ │ + @ instruction: 0xe9ac005a │ │ │ │ + strd r0, r0, [lr, #360] @ 0x168 │ │ │ │ + strd r0, r0, [r6, #-360] @ 0x168 │ │ │ │ + muls r6, r7 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmdb r8!, {r1, r3, r4, r6} │ │ │ │ - muls r0, r4 │ │ │ │ + stmdb ip!, {r1, r3, r4, r6} │ │ │ │ + muls r4, r4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xe992005a │ │ │ │ - @ instruction: 0xe9b8005a │ │ │ │ - strd r0, r0, [r4], #360 @ 0x168 │ │ │ │ - orrs r4, r3 │ │ │ │ + @ instruction: 0xe996005a │ │ │ │ + @ instruction: 0xe9bc005a │ │ │ │ + strd r0, r0, [r8], #360 @ 0x168 │ │ │ │ + orrs r0, r4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xe99a005a │ │ │ │ - ldrd r0, r0, [r8, #360] @ 0x168 │ │ │ │ - ldmia.w sl, {r1, r3, r4, r6} │ │ │ │ - cmn r2, r2 │ │ │ │ + @ instruction: 0xe99e005a │ │ │ │ + ldrd r0, r0, [ip, #360] @ 0x168 │ │ │ │ + ldmia.w lr, {r1, r3, r4, r6} │ │ │ │ + cmn r6, r2 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrd r0, r0, [ip], #-360 @ 0x168 │ │ │ │ - cmp r2, r6 │ │ │ │ + stmia.w r0, {r1, r3, r4, r6} │ │ │ │ + cmp r6, r6 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xe998005a │ │ │ │ - ldrd r0, r0, [sl, #360] @ 0x168 │ │ │ │ - @ instruction: 0xe830005a │ │ │ │ - negs r0, r5 │ │ │ │ + @ instruction: 0xe99c005a │ │ │ │ + ldrd r0, r0, [lr, #360] @ 0x168 │ │ │ │ + @ instruction: 0xe834005a │ │ │ │ + negs r4, r5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xe9b6005a │ │ │ │ - ldrd r0, r0, [r4, #360] @ 0x168 │ │ │ │ - b.n 3d8eb4 >::resize(unsigned int)@@Base+0xf42d0> │ │ │ │ + @ instruction: 0xe9ba005a │ │ │ │ + ldrd r0, r0, [r8, #360] @ 0x168 │ │ │ │ + b.n 3d8ebc >::resize(unsigned int)@@Base+0xf42d8> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - tst r2, r5 │ │ │ │ + tst r6, r5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - strd r0, r0, [r4, #360] @ 0x168 │ │ │ │ - strd r0, r0, [r8, #360]! @ 0x168 │ │ │ │ - b.n 3d8e38 >::resize(unsigned int)@@Base+0xf4254> │ │ │ │ + strd r0, r0, [r8, #360] @ 0x168 │ │ │ │ + strd r0, r0, [ip, #360]! @ 0x168 │ │ │ │ + b.n 3d8e40 >::resize(unsigned int)@@Base+0xf425c> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - rors r4, r4 │ │ │ │ + rors r0, r5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - strd r0, r0, [r2, #360] @ 0x168 │ │ │ │ - strd r0, r0, [ip, #360]! @ 0x168 │ │ │ │ - b.n 3d8dc0 >::resize(unsigned int)@@Base+0xf41dc> │ │ │ │ + strd r0, r0, [r6, #360] @ 0x168 │ │ │ │ + ldrd r0, r0, [r0, #360]! @ 0x168 │ │ │ │ + b.n 3d8dc8 >::resize(unsigned int)@@Base+0xf41e4> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - sbcs r0, r4 │ │ │ │ + sbcs r4, r4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - subs r3, #188 @ 0xbc │ │ │ │ + subs r3, #192 @ 0xc0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strd r0, r0, [ip, #360] @ 0x168 │ │ │ │ - b.n 3d8d48 >::resize(unsigned int)@@Base+0xf4164> │ │ │ │ + ldrd r0, r0, [r0, #360] @ 0x168 │ │ │ │ + b.n 3d8d50 >::resize(unsigned int)@@Base+0xf416c> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adcs r4, r3 │ │ │ │ + adcs r0, r4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xe9b0005a │ │ │ │ - and.w r0, r6, sl, lsr #1 │ │ │ │ - b.n 3d8ccc >::resize(unsigned int)@@Base+0xf40e8> │ │ │ │ + @ instruction: 0xe9b4005a │ │ │ │ + and.w r0, sl, sl, lsr #1 │ │ │ │ + b.n 3d8cd4 >::resize(unsigned int)@@Base+0xf40f0> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - asrs r6, r2 │ │ │ │ + asrs r2, r3 │ │ │ │ lsls r0, r3, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 3d8a08 >::resize(unsigned int)@@Base+0xf3e24> │ │ │ │ @@ -1250283,17 +1250284,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - b.n 3d8a6c >::resize(unsigned int)@@Base+0xf3e88> │ │ │ │ + b.n 3d8a74 >::resize(unsigned int)@@Base+0xf3e90> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r7, #192 @ 0xc0 │ │ │ │ + subs r7, #196 @ 0xc4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldr r2, [r0, #20] │ │ │ │ ldr r3, [r1, #20] │ │ │ │ cmp r2, r3 │ │ │ │ beq.n 3d8f74 >::resize(unsigned int)@@Base+0xf4390> │ │ │ │ bls.n 3d8f6e >::resize(unsigned int)@@Base+0xf438a> │ │ │ │ movs r0, #1 │ │ │ │ @@ -1250424,19 +1250425,19 @@ │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov r0, r4 │ │ │ │ pop {r3, r4, r5, pc} │ │ │ │ @ instruction: 0xffffffff │ │ │ │ @ instruction: 0xffffffff │ │ │ │ - b.n 3d9588 >::resize(unsigned int)@@Base+0xf49a4> │ │ │ │ + b.n 3d9590 >::resize(unsigned int)@@Base+0xf49ac> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3d8f34 >::resize(unsigned int)@@Base+0xf4350> │ │ │ │ + b.n 3d8f3c >::resize(unsigned int)@@Base+0xf4358> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r6, #42 @ 0x2a │ │ │ │ + subs r6, #46 @ 0x2e │ │ │ │ lsls r0, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ sub sp, #20 │ │ │ │ mov r5, r0 │ │ │ │ @@ -1250538,23 +1250539,23 @@ │ │ │ │ strd r0, r1, [r6, #64] @ 0x40 │ │ │ │ strd r0, r1, [r6, #72] @ 0x48 │ │ │ │ mov r0, r3 │ │ │ │ str.w r2, [r6, #192] @ 0xc0 │ │ │ │ add sp, #20 │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, pc} │ │ │ │ nop │ │ │ │ - b.n 3d8fbc >::resize(unsigned int)@@Base+0xf43d8> │ │ │ │ + b.n 3d8fc4 >::resize(unsigned int)@@Base+0xf43e0> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3d8f10 >::resize(unsigned int)@@Base+0xf432c> │ │ │ │ + b.n 3d8f18 >::resize(unsigned int)@@Base+0xf4334> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r5, #126 @ 0x7e │ │ │ │ + subs r5, #130 @ 0x82 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - b.n 3d8ee4 >::resize(unsigned int)@@Base+0xf4300> │ │ │ │ + b.n 3d8eec >::resize(unsigned int)@@Base+0xf4308> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3d8eb0 >::resize(unsigned int)@@Base+0xf42cc> │ │ │ │ + b.n 3d8eb8 >::resize(unsigned int)@@Base+0xf42d4> │ │ │ │ lsls r2, r3, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #92] @ (3d92a4 >::resize(unsigned int)@@Base+0xf46c0>) │ │ │ │ sub sp, #20 │ │ │ │ @@ -1250594,15 +1250595,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, pc} │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ ldr r6, [pc, #1000] @ (3d9690 >::resize(unsigned int)@@Base+0xf4aac>) │ │ │ │ lsls r5, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ 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0x70 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - b.n 3d9b8c >::resize(unsigned int)@@Base+0xf4fa8> │ │ │ │ + b.n 3d9b94 >::resize(unsigned int)@@Base+0xf4fb0> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r2, #82 @ 0x52 │ │ │ │ + subs r2, #86 @ 0x56 │ │ │ │ lsls r0, r3, #1 │ │ │ │ vmov s14, r1 │ │ │ │ cmp r2, #0 │ │ │ │ ldr r1, [r0, #0] │ │ │ │ vcvt.f64.s32 d7, s14 │ │ │ │ ble.n 3d9530 >::resize(unsigned int)@@Base+0xf494c> │ │ │ │ vldr d5, [r1, #160] @ 0xa0 │ │ │ │ @@ -1250895,17 +1250896,17 @@ │ │ │ │ bgt.n 3d953a >::resize(unsigned int)@@Base+0xf4956> │ │ │ │ movs r2, #0 │ │ │ │ b.n 3d955e >::resize(unsigned int)@@Base+0xf497a> │ │ │ │ adds r3, r2, #4 │ │ │ │ b.n 3d95ac >::resize(unsigned int)@@Base+0xf49c8> │ │ │ │ adds r3, r2, #3 │ │ │ │ b.n 3d95ac >::resize(unsigned int)@@Base+0xf49c8> │ │ │ │ - b.n 3d9a94 >::resize(unsigned int)@@Base+0xf4eb0> │ │ │ │ + b.n 3d9a9c >::resize(unsigned int)@@Base+0xf4eb8> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrb r6, [r7, #6] │ │ │ │ + ldrb r2, [r0, #7] │ │ │ │ lsls r0, r3, #1 │ │ │ │ push {r4, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ movs r3, #0 │ │ │ │ sub sp, #24 │ │ │ │ @@ -1251089,21 +1251090,21 @@ │ │ │ │ mov r0, r3 │ │ │ │ add sp, #24 │ │ │ │ pop {r4, pc} │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 3d97f8 >::resize(unsigned int)@@Base+0xf4c14> │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ - b.n 3d9a98 >::resize(unsigned int)@@Base+0xf4eb4> │ │ │ │ + b.n 3d9aa0 >::resize(unsigned int)@@Base+0xf4ebc> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r0, #74 @ 0x4a │ │ │ │ + subs r0, #78 @ 0x4e │ │ │ │ lsls r0, r3, #1 │ │ │ │ - svc 250 @ 0xfa │ │ │ │ + svc 254 @ 0xfe │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r7, #6 │ │ │ │ + adds r7, #10 │ │ │ │ lsls r0, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d14} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2792] @ 0xae8 │ │ │ │ ldr.w r5, [pc, #1200] @ 3d9cf0 >::resize(unsigned int)@@Base+0xf510c> │ │ │ │ @@ -1251520,39 +1251521,39 @@ │ │ │ │ eors r1, r3 │ │ │ │ ldr r0, [pc, #1016] @ (3da0ec >::resize(unsigned int)@@Base+0xf5508>) │ │ │ │ lsls r5, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [pc, #768] @ (3d9ffc >::resize(unsigned int)@@Base+0xf5418>) │ │ │ │ lsls r5, r4, #1 │ │ │ │ - ldrb r2, [r7, r2] │ │ │ │ + ldrb r6, [r7, r2] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - str r0, [r7, #56] @ 0x38 │ │ │ │ + str r4, [r7, #56] @ 0x38 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - udf #132 @ 0x84 │ │ │ │ + udf #136 @ 0x88 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r5, #144 @ 0x90 │ │ │ │ + adds r5, #148 @ 0x94 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - udf #102 @ 0x66 │ │ │ │ + udf #106 @ 0x6a │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r5, #114 @ 0x72 │ │ │ │ + adds r5, #118 @ 0x76 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - udf #26 │ │ │ │ + udf #30 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r5, #38 @ 0x26 │ │ │ │ + adds r5, #42 @ 0x2a │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldr r5, [pc, #888] @ (3da098 >::resize(unsigned int)@@Base+0xf54b4>) │ │ │ │ + ldr r5, [pc, #920] @ (3da0b8 >::resize(unsigned int)@@Base+0xf54d4>) │ │ │ │ lsls r7, r3, #1 │ │ │ │ - blt.n 3d9db8 >::resize(unsigned int)@@Base+0xf51d4> │ │ │ │ + blt.n 3d9dc0 >::resize(unsigned int)@@Base+0xf51dc> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r2, #86 @ 0x56 │ │ │ │ + adds r2, #90 @ 0x5a │ │ │ │ lsls r0, r3, #1 │ │ │ │ - blt.n 3d9d88 >::resize(unsigned int)@@Base+0xf51a4> │ │ │ │ + blt.n 3d9d90 >::resize(unsigned int)@@Base+0xf51ac> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r2, #58 @ 0x3a │ │ │ │ + adds r2, #62 @ 0x3e │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ ldr r2, [sp, #68] @ 0x44 │ │ │ │ vldr d7, [r3, #128] @ 0x80 │ │ │ │ vldr d5, [r3, #136] @ 0x88 │ │ │ │ vldr d4, [r2, #128] @ 0x80 │ │ │ │ vmov.f64 d10, d7 │ │ │ │ @@ -1251825,29 +1251826,29 @@ │ │ │ │ ands r0, r0 │ │ │ │ lsls r7, r1 │ │ │ │ add r1, sp, #1008 @ 0x3f0 │ │ │ │ bcs.n 3da048 >::resize(unsigned int)@@Base+0xf5464> │ │ │ │ str r5, [r1, #36] @ 0x24 │ │ │ │ subs r7, #80 @ 0x50 │ │ │ │ ... │ │ │ │ - bhi.n 3da104 >::resize(unsigned int)@@Base+0xf5520> │ │ │ │ + bhi.n 3da10c >::resize(unsigned int)@@Base+0xf5528> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r7, #84 @ 0x54 │ │ │ │ + cmp r7, #88 @ 0x58 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bhi.n 3da0b0 >::resize(unsigned int)@@Base+0xf54cc> │ │ │ │ + bhi.n 3da0b8 >::resize(unsigned int)@@Base+0xf54d4> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r7, #38 @ 0x26 │ │ │ │ + cmp r7, #42 @ 0x2a │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bvc.n 3da070 >::resize(unsigned int)@@Base+0xf548c> │ │ │ │ + bvc.n 3da078 >::resize(unsigned int)@@Base+0xf5494> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r7, #2 │ │ │ │ + cmp r7, #6 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bvc.n 3da004 >::resize(unsigned int)@@Base+0xf5420> │ │ │ │ + bvc.n 3da00c >::resize(unsigned int)@@Base+0xf5428> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r6, #200 @ 0xc8 │ │ │ │ + cmp r6, #204 @ 0xcc │ │ │ │ lsls r0, r3, #1 │ │ │ │ vmul.f64 d5, d12, d12 │ │ │ │ vmul.f64 d7, d8, d12 │ │ │ │ vmla.f64 d5, d11, d11 │ │ │ │ vstr d6, [sp, #48] @ 0x30 │ │ │ │ vnmls.f64 d7, d11, d10 │ │ │ │ vmov.f64 d8, d5 │ │ │ │ @@ -1252124,49 +1252125,49 @@ │ │ │ │ @ instruction: 0x47ae │ │ │ │ ldrb r1, [r4, #11] │ │ │ │ subs r7, #132 @ 0x84 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ eors r1, r3 │ │ │ │ - bvc.n 3da43c >::resize(unsigned int)@@Base+0xf5858> │ │ │ │ + bvc.n 3da444 >::resize(unsigned int)@@Base+0xf5860> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - bvs.n 3da3f8 >::resize(unsigned int)@@Base+0xf5814> │ │ │ │ + bvs.n 3da400 >::resize(unsigned int)@@Base+0xf581c> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r5, #28 │ │ │ │ + cmp r5, #32 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bpl.n 3da37c >::resize(unsigned int)@@Base+0xf5798> │ │ │ │ + bpl.n 3da384 >::resize(unsigned int)@@Base+0xf57a0> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - bpl.n 3da4b4 >::resize(unsigned int)@@Base+0xf58d0> │ │ │ │ + bpl.n 3da4bc >::resize(unsigned int)@@Base+0xf58d8> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r4, #116 @ 0x74 │ │ │ │ + cmp r4, #120 @ 0x78 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bmi.n 3da3e8 >::resize(unsigned int)@@Base+0xf5804> │ │ │ │ + bpl.n 3da3f0 >::resize(unsigned int)@@Base+0xf580c> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r4, #10 │ │ │ │ + cmp r4, #14 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bmi.n 3da388 >::resize(unsigned int)@@Base+0xf57a4> │ │ │ │ + bmi.n 3da390 >::resize(unsigned int)@@Base+0xf57ac> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r3, #214 @ 0xd6 │ │ │ │ + cmp r3, #218 @ 0xda │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bmi.n 3da358 >::resize(unsigned int)@@Base+0xf5774> │ │ │ │ + bmi.n 3da360 >::resize(unsigned int)@@Base+0xf577c> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r3, #186 @ 0xba │ │ │ │ + cmp r3, #190 @ 0xbe │ │ │ │ lsls r0, r3, #1 │ │ │ │ - bmi.n 3da308 >::resize(unsigned int)@@Base+0xf5724> │ │ │ │ + bmi.n 3da310 >::resize(unsigned int)@@Base+0xf572c> │ │ │ │ lsls r2, r3, #1 │ │ │ │ - cmp r3, #142 @ 0x8e │ │ │ │ + cmp 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+ vshr.s32 q0, , #12 │ │ │ │ + ldr r2, [sp, #160] @ 0xa0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldr r0, [sp, #352] @ 0x160 │ │ │ │ + ldr r0, [sp, #368] @ 0x170 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - vqadd.s32 q8, q2, │ │ │ │ - ldr r1, [sp, #512] @ 0x200 │ │ │ │ + vqadd.s32 q8, q4, │ │ │ │ + ldr r1, [sp, #528] @ 0x210 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldr r0, [sp, #96] @ 0x60 │ │ │ │ + ldr r0, [sp, #112] @ 0x70 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - vqadd.s32 q0, q2, │ │ │ │ - str r7, [sp, #1008] @ 0x3f0 │ │ │ │ + vqadd.s32 q0, q4, │ │ │ │ + ldr r0, [sp, #0] │ │ │ │ lsls r2, r3, #1 │ │ │ │ - vqadd.s8 q0, q4, │ │ │ │ - str r6, [sp, #936] @ 0x3a8 │ │ │ │ + vqadd.s8 q0, q6, │ │ │ │ + str r6, [sp, #952] @ 0x3b8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldcl 0, cr0, [r6, #348]! @ 0x15c │ │ │ │ - str r6, [sp, #840] @ 0x348 │ │ │ │ + ldcl 0, cr0, [sl, #348]! @ 0x15c │ │ │ │ + str r6, [sp, #856] @ 0x358 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldcl 0, cr0, [lr, #348] @ 0x15c │ │ │ │ - str r6, [sp, #520] @ 0x208 │ │ │ │ + stcl 0, cr0, [r2, #348]! @ 0x15c │ │ │ │ + str r6, [sp, #536] @ 0x218 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stc 0, cr0, [lr, #348] @ 0x15c │ │ │ │ - str r6, [sp, #416] @ 0x1a0 │ │ │ │ + ldc 0, cr0, [r2, #348] @ 0x15c │ │ │ │ + str r6, [sp, #432] @ 0x1b0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldcl 0, cr0, [r4, #-348]! @ 0xfffffea4 │ │ │ │ - str r6, [sp, #304] @ 0x130 │ │ │ │ + ldcl 0, cr0, [r8, #-348]! @ 0xfffffea4 │ │ │ │ + str r6, [sp, #320] @ 0x140 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldcl 0, cr0, [r8, #-348] @ 0xfffffea4 │ │ │ │ - str r5, [sp, #872] @ 0x368 │ │ │ │ + ldcl 0, cr0, [ip, #-348] @ 0xfffffea4 │ │ │ │ + str r5, [sp, #888] @ 0x378 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stcl 0, cr0, [r6], #348 @ 0x15c │ │ │ │ - str r5, [sp, #776] @ 0x308 │ │ │ │ + stcl 0, cr0, [sl], #348 @ 0x15c │ │ │ │ + str r5, [sp, #792] @ 0x318 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stcl 0, cr0, [lr], {87} @ 0x57 │ │ │ │ - str r5, [sp, #648] @ 0x288 │ │ │ │ + ldcl 0, cr0, [r2], {87} @ 0x57 │ │ │ │ + str r5, [sp, #664] @ 0x298 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stc 0, cr0, [lr], #348 @ 0x15c │ │ │ │ - str r5, [sp, #384] @ 0x180 │ │ │ │ + ldc 0, cr0, [r2], #348 @ 0x15c │ │ │ │ + str r5, [sp, #400] @ 0x190 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stcl 0, cr0, [sl], #-348 @ 0xfffffea4 │ │ │ │ - str r5, [sp, #264] @ 0x108 │ │ │ │ + stcl 0, cr0, [lr], #-348 @ 0xfffffea4 │ │ │ │ + str r5, [sp, #280] @ 0x118 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - mcrr 0, 5, r0, lr, cr7 │ │ │ │ - str r5, [sp, #152] @ 0x98 │ │ │ │ + mrrc 0, 5, r0, r2, cr7 │ │ │ │ + str r5, [sp, #168] @ 0xa8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldc 0, cr0, [r0], #-348 @ 0xfffffea4 │ │ │ │ + ldc 0, cr0, [r4], #-348 @ 0xfffffea4 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ ldr.w r2, [pc, #1852] @ 3deac8 >::resize(unsigned int)@@Base+0xf9ee4> │ │ │ │ sub sp, #52 @ 0x34 │ │ │ │ ldr.w r3, [pc, #1848] @ 3deacc >::resize(unsigned int)@@Base+0xf9ee8> │ │ │ │ @@ -1258539,195 +1258540,194 @@ │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ strh r0, [r0, #36] @ 0x24 │ │ │ │ asrs r6, r5 │ │ │ │ ldc2 0, cr0, [r2, #400]! @ 0x190 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - str r4, [sp, #344] @ 0x158 │ │ │ │ + str r4, [sp, #360] @ 0x168 │ │ │ │ lsls r2, r3, #1 │ │ │ │ b.n 3dec0e >::resize(unsigned int)@@Base+0xfa02a> │ │ │ │ - vabal.u , d31, d24 │ │ │ │ + vabal.u , d31, d28 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r5, [sp, #856] @ 0x358 │ │ │ │ + str r5, [sp, #872] @ 0x368 │ │ │ │ lsls r2, r3, #1 │ │ │ │ lsrs r7, r4, #9 │ │ │ │ movs r0, r0 │ │ │ │ - str r3, [sp, #680] @ 0x2a8 │ │ │ │ + str r3, [sp, #696] @ 0x2b8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - @ instruction: 0xeab40057 │ │ │ │ + @ instruction: 0xeab80057 │ │ │ │ stc2l 0, cr0, [r6], #400 @ 0x190 │ │ │ │ - str r3, [sp, #440] @ 0x1b8 │ │ │ │ + str r3, [sp, #456] @ 0x1c8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - orns r0, r8, r7, lsr #1 │ │ │ │ + orns r0, ip, r7, lsr #1 │ │ │ │ add r5, sp, #596 @ 0x254 │ │ │ │ vdup.8 q13, d5[7] │ │ │ │ - vsubw.u , , d24 │ │ │ │ + vsubw.u , , d28 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - bics.w r0, r2, r7, lsr #1 │ │ │ │ - str r3, [sp, #40] @ 0x28 │ │ │ │ + bics.w r0, r6, r7, lsr #1 │ │ │ │ + str r3, [sp, #56] @ 0x38 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ands.w r0, r4, r7, lsr #1 │ │ │ │ + ands.w r0, r8, r7, lsr #1 │ │ │ │ add r3, sp, #404 @ 0x194 │ │ │ │ vtbx.8 d26, {d15-d18}, d5 │ │ │ │ - vmlal.u , d31, d4[0] │ │ │ │ + vmlal.u , d31, d8[0] │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strd r0, r0, [lr, #348] @ 0x15c │ │ │ │ - str r2, [sp, #664] @ 0x298 │ │ │ │ + ldrd r0, r0, [r2, #348] @ 0x15c │ │ │ │ + str r2, [sp, #680] @ 0x2a8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - @ instruction: 0xe9b00057 │ │ │ │ - str r4, [sp, #544] @ 0x220 │ │ │ │ + @ instruction: 0xe9b40057 │ │ │ │ + str r4, [sp, #560] @ 0x230 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r4, [sp, #744] @ 0x2e8 │ │ │ │ + str r4, [sp, #760] @ 0x2f8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r2, [sp, #400] @ 0x190 │ │ │ │ + str r2, [sp, #416] @ 0x1a0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strd r0, r0, [lr, #-348]! @ 0x15c │ │ │ │ - str r4, [sp, #632] @ 0x278 │ │ │ │ + ldrd r0, r0, [r2, #-348]! @ 0x15c │ │ │ │ + str r4, [sp, #648] @ 0x288 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r4, [sp, #928] @ 0x3a0 │ │ │ │ + str r4, [sp, #944] @ 0x3b0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r2, [sp, #136] @ 0x88 │ │ │ │ + str r2, [sp, #152] @ 0x98 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stmdb ip!, {r0, r1, r2, r4, r6} │ │ │ │ - str r2, [sp, #0] │ │ │ │ + ldmdb r0!, {r0, r1, r2, r4, r6} │ │ │ │ + str r2, [sp, #16] │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stmdb r8, {r0, r1, r2, r4, r6} │ │ │ │ - str r4, [sp, #640] @ 0x280 │ │ │ │ + stmdb ip, {r0, r1, r2, r4, r6} │ │ │ │ + str r4, [sp, #656] @ 0x290 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r4, [sp, #936] @ 0x3a8 │ │ │ │ + str r4, [sp, #952] @ 0x3b8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r1, [sp, #752] @ 0x2f0 │ │ │ │ + str r1, [sp, #768] @ 0x300 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - @ instruction: 0xe8c60057 │ │ │ │ - str r5, [sp, #24] │ │ │ │ + @ instruction: 0xe8ca0057 │ │ │ │ + str r5, [sp, #40] @ 0x28 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r4, [sp, #792] @ 0x318 │ │ │ │ + str r4, [sp, #808] @ 0x328 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r1, [sp, #472] @ 0x1d8 │ │ │ │ + str r1, [sp, #488] @ 0x1e8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - stmia.w r0, {r0, r1, r2, r4, r6} │ │ │ │ - str r4, [sp, #928] @ 0x3a0 │ │ │ │ + stmia.w r4, {r0, r1, r2, r4, r6} │ │ │ │ + str r4, [sp, #944] @ 0x3b0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r5, [sp, #216] @ 0xd8 │ │ │ │ + str r5, [sp, #232] @ 0xe8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r1, [sp, #208] @ 0xd0 │ │ │ │ + str r1, [sp, #224] @ 0xe0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - @ instruction: 0xe83e0057 │ │ │ │ - str r5, [sp, #120] @ 0x78 │ │ │ │ + strex r0, r0, [r2, #348] @ 0x15c │ │ │ │ + str r5, [sp, #136] @ 0x88 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r5, [sp, #320] @ 0x140 │ │ │ │ + str r5, [sp, #336] @ 0x150 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r0, [sp, #968] @ 0x3c8 │ │ │ │ + str r0, [sp, #984] @ 0x3d8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3deb88 >::resize(unsigned int)@@Base+0xf9fa4> │ │ │ │ - lsls r7, r2, #1 │ │ │ │ - str r5, [sp, #200] @ 0xc8 │ │ │ │ + @ instruction: 0xe8000057 │ │ │ │ + str r5, [sp, #216] @ 0xd8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r5, [sp, #416] @ 0x1a0 │ │ │ │ + str r5, [sp, #432] @ 0x1b0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r0, [sp, #648] @ 0x288 │ │ │ │ + str r0, [sp, #664] @ 0x298 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3deaf8 >::resize(unsigned int)@@Base+0xf9f14> │ │ │ │ + b.n 3deb00 >::resize(unsigned int)@@Base+0xf9f1c> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r5, [sp, #264] @ 0x108 │ │ │ │ + str r5, [sp, #280] @ 0x118 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r5, [sp, #624] @ 0x270 │ │ │ │ + str r5, [sp, #640] @ 0x280 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r0, [sp, #344] @ 0x158 │ │ │ │ + str r0, [sp, #360] @ 0x168 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3dea70 >::resize(unsigned int)@@Base+0xf9e8c> │ │ │ │ + b.n 3dea78 >::resize(unsigned int)@@Base+0xf9e94> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r5, [sp, #488] @ 0x1e8 │ │ │ │ + str r5, [sp, #504] @ 0x1f8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r5, [sp, #928] @ 0x3a0 │ │ │ │ + str r5, [sp, #944] @ 0x3b0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r0, [sp, #64] @ 0x40 │ │ │ │ + str r0, [sp, #80] @ 0x50 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3de9f8 >::resize(unsigned int)@@Base+0xf9e14> │ │ │ │ + b.n 3dea00 >::resize(unsigned int)@@Base+0xf9e1c> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r5, [sp, #824] @ 0x338 │ │ │ │ + str r5, [sp, #840] @ 0x348 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r6, [sp, #48] @ 0x30 │ │ │ │ + str r6, [sp, #64] @ 0x40 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r4, [r1, #62] @ 0x3e │ │ │ │ + ldrh r0, [r2, #62] @ 0x3e │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3de980 >::resize(unsigned int)@@Base+0xf9d9c> │ │ │ │ + b.n 3de988 >::resize(unsigned int)@@Base+0xf9da4> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r5, [sp, #984] @ 0x3d8 │ │ │ │ + str r5, [sp, #1000] @ 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│ - ldrh r6, [r5, #54] @ 0x36 │ │ │ │ + ldrh r2, [r6, #54] @ 0x36 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3de7f4 >::resize(unsigned int)@@Base+0xf9c10> │ │ │ │ + b.n 3de7fc >::resize(unsigned int)@@Base+0xf9c18> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r6, [sp, #208] @ 0xd0 │ │ │ │ + str r6, [sp, #224] @ 0xe0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r6, [sp, #392] @ 0x188 │ │ │ │ + str r6, [sp, #408] @ 0x198 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r0, [r5, #52] @ 0x34 │ │ │ │ + ldrh r4, [r5, #52] @ 0x34 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3de778 >::resize(unsigned int)@@Base+0xf9b94> │ │ │ │ + b.n 3de780 >::resize(unsigned int)@@Base+0xf9b9c> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r6, [sp, #264] @ 0x108 │ │ │ │ + str r6, [sp, #280] @ 0x118 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - str r6, [sp, #592] @ 0x250 │ │ │ │ + str r6, [sp, #608] @ 0x260 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r4, [r4, #50] @ 0x32 │ │ │ │ + ldrh r0, [r5, #50] @ 0x32 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - b.n 3de700 >::resize(unsigned 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sl, r3 │ │ │ │ + add lr, r3 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r2, [r2, #16] │ │ │ │ + ldrh r6, [r2, #16] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - add r8, r0 │ │ │ │ + add ip, r0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r0, [r7, #14] │ │ │ │ + ldrh r4, [r7, #14] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - add r2, r9 │ │ │ │ + add r6, r9 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r2, [r0, #14] │ │ │ │ + ldrh r6, [r0, #14] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - add r0, r2 │ │ │ │ + add r4, r2 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r0, [r1, #12] │ │ │ │ + ldrh r4, [r1, #12] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mvns r4, r4 │ │ │ │ + mvns r0, r5 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r4, [r3, #10] │ │ │ │ + ldrh r0, [r4, #10] │ │ │ │ lsls r7, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r4, [r1, #256] @ 0x100 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -1267254,21 +1267254,21 @@ │ │ │ │ movne r4, #1 │ │ │ │ mov r0, r4 │ │ │ │ add sp, #44 @ 0x2c │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ mvn.w r4, #8 │ │ │ │ b.n 3e4678 >::resize(unsigned int)@@Base+0xffa94> │ │ │ │ ... │ │ │ │ - orrs r6, r3 │ │ │ │ + orrs r2, r4 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrh r6, [r2, #4] │ │ │ │ + ldrh r2, [r3, #4] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - sbcs r0, r2 │ │ │ │ + sbcs r4, r2 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r0, [r1, #56] @ 0x38 │ │ │ │ + strh r4, [r1, #56] @ 0x38 │ │ │ │ lsls r7, r2, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4008] @ 0xfa8 │ │ │ │ ldr r4, [pc, #732] @ (3e4b28 >::resize(unsigned int)@@Base+0xfff44>) │ │ │ │ @@ -1267506,29 +1267506,29 @@ │ │ │ │ ... │ │ │ │ ldr r0, [sp, #984] @ 0x3d8 │ │ │ │ lsls r4, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldr r0, [sp, #80] @ 0x50 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - subs r7, #62 @ 0x3e │ │ │ │ + subs r7, #66 @ 0x42 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r6, [r6, #36] @ 0x24 │ │ │ │ + strh r2, [r7, #36] @ 0x24 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r6, #236 @ 0xec │ │ │ │ + subs r6, #240 @ 0xf0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r4, [r4, #34] @ 0x22 │ │ │ │ + strh r0, [r5, #34] @ 0x22 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r6, #192 @ 0xc0 │ │ │ │ + subs r6, #196 @ 0xc4 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r6, [r7, #32] │ │ │ │ + strh r2, [r0, #34] @ 0x22 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r6, #134 @ 0x86 │ │ │ │ + subs r6, #138 @ 0x8a │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r4, [r0, #32] │ │ │ │ + strh r0, [r1, #32] │ │ │ │ lsls r7, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3976] @ 0xf88 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ @@ -1267761,33 +1267761,33 @@ │ │ │ │ nop │ │ │ │ str r5, [sp, #848] @ 0x350 │ │ │ │ lsls r4, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ str r4, [sp, #520] @ 0x208 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - subs r4, #122 @ 0x7a │ │ │ │ + subs r4, #126 @ 0x7e │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r2, [r6, #14] │ │ │ │ + strh r6, [r6, #14] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r4, #96 @ 0x60 │ │ │ │ + subs r4, #100 @ 0x64 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r0, [r3, #14] │ │ │ │ + strh r4, [r3, #14] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r4, #52 @ 0x34 │ │ │ │ + subs r4, #56 @ 0x38 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r4, [r5, #12] │ │ │ │ + strh r0, [r6, #12] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r3, #250 @ 0xfa │ │ │ │ + subs r3, #254 @ 0xfe │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r2, [r6, #10] │ │ │ │ + strh r6, [r6, #10] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r3, #206 @ 0xce │ │ │ │ + subs r3, #210 @ 0xd2 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strh r6, [r0, #10] │ │ │ │ + strh r2, [r1, #10] │ │ │ │ lsls r7, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ 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ldrb r2, [r7, #23] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r0, #98 @ 0x62 │ │ │ │ + subs r0, #102 @ 0x66 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrb r2, [r3, #23] │ │ │ │ + ldrb r6, [r3, #23] │ │ │ │ lsls r7, r2, #1 │ │ │ │ mov r0, r4 │ │ │ │ mov ip, r5 │ │ │ │ mov r4, r6 │ │ │ │ cmp r5, #0 │ │ │ │ ldr r6, [sp, #60] @ 0x3c │ │ │ │ mov r7, r1 │ │ │ │ @@ -1268757,25 +1268757,25 @@ │ │ │ │ beq.n 3e5872 >::resize(unsigned int)@@Base+0x100c8e> │ │ │ │ b.n 3e5850 >::resize(unsigned int)@@Base+0x100c6c> │ │ │ │ ... │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 3e5b00 >::resize(unsigned int)@@Base+0x100f1c>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ - adds r6, #136 @ 0x88 │ │ │ │ + adds r6, #140 @ 0x8c │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r4, #82 @ 0x52 │ │ │ │ + adds r4, #86 @ 0x56 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r2, #236 @ 0xec │ │ │ │ + adds r2, #240 @ 0xf0 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds r2, #174 @ 0xae │ │ │ │ + adds r2, #178 @ 0xb2 │ │ │ │ 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[r3, r6] │ │ │ │ lsls r4, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldrsb r2, [r6, r5] │ │ │ │ lsls r4, r4, #1 │ │ │ │ - lsls r0, r6, #15 │ │ │ │ + lsls r4, r6, #15 │ │ │ │ lsls r2, r3, #1 │ │ │ │ and.w r3, r3, #192 @ 0xc0 │ │ │ │ cmp r3, #192 @ 0xc0 │ │ │ │ beq.n 3e8d4a >::resize(unsigned int)@@Base+0x104166> │ │ │ │ vldr d7, [r1, #128] @ 0x80 │ │ │ │ vcmpe.f64 d7, #0.0 │ │ │ │ vmrs APSR_nzcv, fpscr │ │ │ │ @@ -1273677,37 +1273677,37 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r3, #4294967295 @ 0xffffffff │ │ │ │ b.n 3e8dac >::resize(unsigned int)@@Base+0x1041c8> │ │ │ │ nop │ │ │ │ @ instruction: 0xfb1bffff │ │ │ │ - lsls r4, r7, #10 │ │ │ │ + lsls r0, r0, #11 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - sbcs r6, r3 │ │ │ │ + sbcs r2, r4 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r0, r0, #10 │ │ │ │ + lsls r4, r0, #10 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adcs r4, r4 │ │ │ │ + adcs r0, r5 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r4, r4, #9 │ │ │ │ + lsls r0, r5, #9 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adcs r0, r1 │ │ │ │ + adcs r4, r1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r6, r5, #8 │ │ │ │ + lsls r2, r6, #8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - asrs r2, r2 │ │ │ │ + asrs r6, r2 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r0, r2, #8 │ │ │ │ + lsls r4, r2, #8 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - lsrs r4, r6 │ │ │ │ + lsrs r0, r7 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r4, r6, #7 │ │ │ │ + lsls r0, r7, #7 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - lsrs r6, r2 │ │ │ │ + lsrs r2, r3 │ │ │ │ lsls r7, r2, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #492] @ (3e9070 >::resize(unsigned int)@@Base+0x10448c>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -1273899,59 +1273899,59 @@ │ │ │ │ add r2, pc, #540 @ (adr r2, 3e9288 >::resize(unsigned int)@@Base+0x1046a4>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ strh r6, [r7, r2] │ │ │ │ lsls r4, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r0, r3, #6 │ │ │ │ + lsls r4, r3, #6 │ │ │ │ lsls r2, r3, #1 │ │ │ │ @ instruction: 0xfad1ffff │ │ │ │ - lsls r4, r5, #5 │ │ │ │ + lsls r0, r6, #5 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - lsls r2, r7, #6 │ │ │ │ + lsls r6, r7, #6 │ │ │ │ lsls r2, r3, #1 │ │ │ │ lsls r5, r3, #7 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r6, r0, #4 │ │ │ │ + lsls r2, r1, #4 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r7, #234 @ 0xea │ │ │ │ + subs r7, #238 @ 0xee │ │ │ │ lsls r7, r2, #1 │ │ │ │ strh r0, [r4, r0] │ │ │ │ lsls r4, r4, #1 │ │ │ │ - lsls r2, r2, #3 │ │ │ │ + lsls r6, r2, #3 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r7, #182 @ 0xb6 │ │ │ │ + subs r7, #186 @ 0xba │ │ │ │ lsls r7, r2, #1 │ │ │ │ str??.w pc, [r9, #255]! │ │ │ │ bl 37d0a6 >::resize(unsigned int)@@Base+0x984c2> │ │ │ │ - lsls r4, r2, #2 │ │ │ │ + lsls r0, r3, #2 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - subs r7, #120 @ 0x78 │ │ │ │ + subs r7, #124 @ 0x7c │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r2, 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#248 @ 0xf8 │ │ │ │ + vqadd.u32 q8, q4, │ │ │ │ + vqadd.u32 q0, q2, │ │ │ │ + subs r4, #252 @ 0xfc │ │ │ │ lsls r7, r2, #1 │ │ │ │ - vqadd.u8 q8, q3, │ │ │ │ - mcr2 0, 7, r0, cr4, cr9, {2} │ │ │ │ - subs r4, #188 @ 0xbc │ │ │ │ + vqadd.u8 q8, q5, │ │ │ │ + mcr2 0, 7, r0, cr8, cr9, {2} │ │ │ │ + subs r4, #192 @ 0xc0 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 6, r0, cr8, cr9, {2} │ │ │ │ - subs r4, #160 @ 0xa0 │ │ │ │ + mcr2 0, 6, r0, cr12, cr9, {2} │ │ │ │ + subs r4, #164 @ 0xa4 │ │ │ │ lsls r7, r2, #1 │ │ │ │ ldr r6, [pc, #856] @ (3e9848 >::resize(unsigned int)@@Base+0x104c64>) │ │ │ │ lsls r4, r4, #1 │ │ │ │ - mrc2 0, 4, r0, cr2, cr9, {2} │ │ │ │ - subs r4, #106 @ 0x6a │ │ │ │ + mrc2 0, 4, r0, cr6, cr9, {2} │ │ │ │ + subs r4, #110 @ 0x6e │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 6, r0, cr12, cr9, {2} │ │ │ │ - mcr2 0, 2, r0, cr0, cr9, {2} │ │ │ │ - subs r4, #24 │ │ │ │ + mrc2 0, 6, r0, cr0, cr9, {2} │ │ │ │ + mcr2 0, 2, r0, cr4, cr9, {2} │ │ │ │ + subs r4, #28 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc2 0, 1, r0, cr14, cr9, {2} │ │ │ │ - ldc2l 0, cr0, [sl, #356]! @ 0x164 │ │ │ │ - subs r3, #210 @ 0xd2 │ │ │ │ + mcr2 0, 2, r0, cr2, cr9, {2} │ │ │ │ + ldc2l 0, cr0, [lr, #356]! @ 0x164 │ │ │ │ + subs r3, #214 @ 0xd6 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 0, r0, cr12, cr9, {2} │ │ │ │ - mcr2 0, 0, r0, cr14, cr9, {2} │ │ │ │ - ldc2 0, cr0, [r2, #356]! @ 0x164 │ │ │ │ - subs r3, #138 @ 0x8a │ │ │ │ + mrc2 0, 0, r0, cr0, cr9, {2} │ │ │ │ + mrc2 0, 0, r0, cr2, cr9, {2} │ │ │ │ + ldc2 0, cr0, [r6, #356]! @ 0x164 │ │ │ │ + subs r3, #142 @ 0x8e │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 0, r0, cr2, cr9, {2} │ │ │ │ - ldc2l 0, cr0, [r2, #-356]! @ 0xfffffe9c │ │ │ │ - subs r3, #74 @ 0x4a │ │ │ │ + mcr2 0, 0, r0, cr6, cr9, {2} │ │ │ │ + ldc2l 0, cr0, [r6, #-356]! @ 0xfffffe9c │ │ │ │ + subs r3, #78 @ 0x4e │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldc2l 0, cr0, [r6, #-356] @ 0xfffffe9c │ │ │ │ - subs r3, #46 @ 0x2e │ │ │ │ + ldc2l 0, cr0, [sl, #-356] @ 0xfffffe9c │ │ │ │ + subs r3, #50 @ 0x32 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldc2 0, cr0, [r8, #-356]! @ 0xfffffe9c │ │ │ │ - subs r3, #16 │ │ │ │ + ldc2 0, cr0, [ip, #-356]! @ 0xfffffe9c │ │ │ │ + subs r3, #20 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldc2 0, cr0, [sl, #-356] @ 0xfffffe9c │ │ │ │ - subs r2, #242 @ 0xf2 │ │ │ │ + ldc2 0, cr0, [lr, #-356] @ 0xfffffe9c │ │ │ │ + subs r2, #246 @ 0xf6 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - stc2 0, cr0, [ip, #-356]! @ 0xfffffe9c │ │ │ │ - stc2l 0, cr0, [sl], #356 @ 0x164 │ │ │ │ - subs r2, #194 @ 0xc2 │ │ │ │ + ldc2 0, cr0, [r0, #-356]! @ 0xfffffe9c │ │ │ │ + stc2l 0, cr0, [lr], #356 @ 0x164 │ │ │ │ + subs r2, #198 @ 0xc6 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldc2 0, cr0, [r0, #-356] @ 0xfffffe9c │ │ │ │ - ldc2 0, cr0, [r4], #356 @ 0x164 │ │ │ │ - subs r2, #140 @ 0x8c │ │ │ │ + ldc2 0, cr0, [r4, #-356] @ 0xfffffe9c │ │ │ │ + ldc2 0, cr0, [r8], #356 @ 0x164 │ │ │ │ + subs r2, #144 @ 0x90 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldc2l 0, cr0, [sl], {89} @ 0x59 │ │ │ │ - ldc2l 0, cr0, [lr], #-356 @ 0xfffffe9c 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(3e97e0 >::resize(unsigned int)@@Base+0x104bfc>) │ │ │ │ @@ -1274659,47 +1274659,47 @@ │ │ │ │ b.n 3e964c >::resize(unsigned int)@@Base+0x104a68> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ ldr r3, [pc, #328] @ (3e992c >::resize(unsigned int)@@Base+0x104d48>) │ │ │ │ lsls r4, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldc2 0, cr0, [lr, #-356] @ 0xfffffe9c │ │ │ │ - @ instruction: 0xfb760059 │ │ │ │ - ldrsh r0, [r3, r3] │ │ │ │ + stc2 0, cr0, [r2, #-356]! @ 0xfffffe9c │ │ │ │ + @ instruction: 0xfb7a0059 │ │ │ │ + ldrsh r4, [r3, r3] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mov r2, pc │ │ │ │ + mov r6, pc │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldr r4, [r5, #40] @ 0x28 │ │ │ │ + ldr r0, [r6, #40] @ 0x28 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xfb840059 │ │ │ │ - ldmia r1, {r1, r3, r4, r5, r7} │ │ │ │ + @ instruction: 0xfb880059 │ │ │ │ + ldmia r1, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r3, r3, #1 │ │ │ │ - @ instruction: 0xfb740059 │ │ │ │ - @ instruction: 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#1 │ │ │ │ - bxns r7 │ │ │ │ + bx r8 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - blx r8 │ │ │ │ + blxns r8 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldr r7, [pc, #544] @ (3e9a4c >::resize(unsigned int)@@Base+0x104e68>) │ │ │ │ + ldr r7, [pc, #560] @ (3e9a5c >::resize(unsigned int)@@Base+0x104e78>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xfaf60059 │ │ │ │ + @ instruction: 0xfafa0059 │ │ │ │ ldr r1, [pc, #616] @ (3e9a9c >::resize(unsigned int)@@Base+0x104eb8>) │ │ │ │ lsls r4, r4, #1 │ │ │ │ - @ instruction: 0xfb7e0059 │ │ │ │ + @ instruction: 0xfb820059 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ sub sp, #44 @ 0x2c │ │ │ │ mov r6, r3 │ │ │ │ ldr r3, [pc, #448] @ (3e9a10 >::resize(unsigned int)@@Base+0x104e2c>) │ │ │ │ @@ -1274871,24 +1274871,24 @@ │ │ │ │ b.n 3e99e8 >::resize(unsigned int)@@Base+0x104e04> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ adds r0, r0, r2 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0xf0b60059 │ │ │ │ - mrc 0, 0, r0, cr6, cr9, {2} │ │ │ │ - cmp r3, #238 @ 0xee │ │ │ │ + @ instruction: 0xf0d20059 │ │ │ │ + @ instruction: 0xf0ba0059 │ │ │ │ + mrc 0, 0, r0, cr10, cr9, {2} │ │ │ │ + cmp r3, #242 @ 0xf2 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - eors.w r0, ip, #89 @ 0x59 │ │ │ │ - stcl 0, cr0, [ip, #356] @ 0x164 │ │ │ │ - cmp r3, #164 @ 0xa4 │ │ │ │ + @ instruction: 0xf0a00059 │ │ │ │ + ldcl 0, cr0, [r0, #356] @ 0x164 │ │ │ │ + cmp r3, #168 @ 0xa8 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - eor.w r0, lr, #89 @ 0x59 │ │ │ │ - stc 0, cr0, [r2, #356] @ 0x164 │ │ │ │ - cmp r3, #90 @ 0x5a │ │ │ │ + eors.w r0, r2, #89 @ 0x59 │ │ │ │ + stc 0, cr0, [r6, #356] @ 0x164 │ │ │ │ + cmp r3, #94 @ 0x5e │ │ │ │ lsls r7, r2, #1 │ │ │ │ - stcl 0, cr0, [r6, #-356]! @ 0xfffffe9c │ │ │ │ - cmp r3, #60 @ 0x3c │ │ │ │ + stcl 0, cr0, [sl, #-356]! @ 0xfffffe9c │ │ │ │ + cmp r3, #64 @ 0x40 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - orn r0, r0, #89 @ 0x59 │ │ │ │ - orns r0, lr, #89 @ 0x59 │ │ │ │ + orn r0, r4, #89 @ 0x59 │ │ │ │ + eor.w r0, r2, #89 @ 0x59 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r6, [r1, #24] │ │ │ │ sub sp, #8 │ │ │ │ cbz r6, 3ea47a >::resize(unsigned int)@@Base+0x105896> │ │ │ │ @@ -1275927,20 +1275927,20 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (3ea548 >::resize(unsigned int)@@Base+0x105964>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3ea514 >::resize(unsigned int)@@Base+0x105930> │ │ │ │ - stc 0, cr0, [ip, #-356]! @ 0xfffffe9c │ │ │ │ - stc 0, cr0, [r4], #-356 @ 0xfffffe9c │ │ │ │ - cmp r1, #250 @ 0xfa │ │ │ │ + ldc 0, cr0, [r0, #-356]! @ 0xfffffe9c │ │ │ │ + stc 0, cr0, [r8], #-356 @ 0xfffffe9c │ │ │ │ + cmp r1, #254 @ 0xfe │ │ │ │ lsls r7, r2, #1 │ │ │ │ - stc 0, cr0, [r2], {89} @ 0x59 │ │ │ │ - cmp r1, #216 @ 0xd8 │ │ │ │ + stc 0, cr0, [r6], {89} @ 0x59 │ │ │ │ + cmp r1, #220 @ 0xdc │ │ │ │ lsls r7, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4000] @ 0xfa0 │ │ │ │ ldr r3, [r1, #68] @ 0x44 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ @@ -1276092,20 +1276092,20 @@ │ │ │ │ movw r1, #2159 @ 0x86f │ │ │ │ bl 1f05c │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ mov r0, r5 │ │ │ │ bl 1f1dc │ │ │ │ b.n 3ea568 >::resize(unsigned int)@@Base+0x105984> │ │ │ │ nop │ │ │ │ - @ instruction: 0xebea0059 │ │ │ │ - orns r0, sl, r9, lsr #1 │ │ │ │ - cmp r0, #82 @ 0x52 │ │ │ │ + @ instruction: 0xebee0059 │ │ │ │ + orns r0, lr, r9, lsr #1 │ │ │ │ + cmp r0, #86 @ 0x56 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - orr.w r0, r8, r9, lsr #1 │ │ │ │ - cmp r0, #38 @ 0x26 │ │ │ │ + orr.w r0, ip, r9, lsr #1 │ │ │ │ + cmp r0, #42 @ 0x2a │ │ │ │ lsls r7, r2, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ mov r4, r1 │ │ │ │ sub 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r5, #19 │ │ │ │ + asrs r0, r6, #19 │ │ │ │ lsls r6, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - bkpt 0x0008 │ │ │ │ + bkpt 0x000c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - pop {r2, r5, r7} │ │ │ │ + pop {r3, r5, r7} │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xfa7a0056 │ │ │ │ - pop {r1, r2, pc} │ │ │ │ + @ instruction: 0xfa7e0056 │ │ │ │ + pop {r1, r3, pc} │ │ │ │ lsls r1, r3, #1 │ │ │ │ - pop {r1, r4, r6, r7} │ │ │ │ + pop {r1, r2, r4, r6, r7} │ │ │ │ lsls r1, r3, #1 │ │ │ │ lsrs r2, r7, #16 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - stmia r0!, {r1, r5, r7} │ │ │ │ + stmia r0!, {r1, r2, r5, r7} │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cbnz r6, 3eda00 >::resize(unsigned int)@@Base+0x108e1c> │ │ │ │ + cbnz r2, 3eda02 >::resize(unsigned int)@@Base+0x108e1e> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf74e0056 │ │ │ │ - cbnz r4, 3ed9fe >::resize(unsigned int)@@Base+0x108e1a> │ │ │ │ + @ instruction: 0xf7520056 │ │ │ │ + cbnz r0, 3eda00 >::resize(unsigned int)@@Base+0x108e1c> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf7240056 │ │ │ │ - cbnz r2, 3ed9fe >::resize(unsigned int)@@Base+0x108e1a> │ │ │ │ + @ instruction: 0xf7280056 │ │ │ │ + cbnz r6, 3ed9fe >::resize(unsigned int)@@Base+0x108e1a> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf7020056 │ │ │ │ - cbnz r0, 3eda12 >::resize(unsigned int)@@Base+0x108e2e> │ │ │ │ + @ instruction: 0xf7060056 │ │ │ │ + cbnz r4, 3eda12 >::resize(unsigned int)@@Base+0x108e2e> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb882 │ │ │ │ + @ instruction: 0xb886 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf65a0056 │ │ │ │ - @ instruction: 0xb866 │ │ │ │ + @ instruction: 0xf65e0056 │ │ │ │ + @ instruction: 0xb86a │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf63c0056 │ │ │ │ - bkpt 0x00ac │ │ │ │ + movw r0, #2134 @ 0x856 │ │ │ │ + bkpt 0x00b0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb8b2 │ │ │ │ + @ instruction: 0xb8b6 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb7f8 │ │ │ │ + @ instruction: 0xb7fc │ │ │ │ lsls r1, r3, #1 │ │ │ │ - rsb r0, lr, #14024704 @ 0xd60000 │ │ │ │ - @ instruction: 0xb7da │ │ │ │ + rsbs r0, r2, #14024704 @ 0xd60000 │ │ │ │ + @ instruction: 0xb7de │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs.w r0, r0, #14024704 @ 0xd60000 │ │ │ │ - @ instruction: 0xb7c0 │ │ │ │ + subs.w r0, r4, #14024704 @ 0xd60000 │ │ │ │ + @ instruction: 0xb7c4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf5960056 │ │ │ │ - @ instruction: 0xb7a4 │ │ │ │ + @ instruction: 0xf59a0056 │ │ │ │ + @ instruction: 0xb7a8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - sbcs.w r0, sl, #14024704 @ 0xd60000 │ │ │ │ - @ instruction: 0xb78a │ │ │ │ + sbcs.w r0, lr, #14024704 @ 0xd60000 │ │ │ │ + @ instruction: 0xb78e │ │ │ │ lsls r1, r3, #1 │ │ │ │ - sbc.w r0, r0, #14024704 @ 0xd60000 │ │ │ │ + sbc.w r0, r4, #14024704 @ 0xd60000 │ │ │ │ ldr r0, [pc, #52] @ (3eda74 >::resize(unsigned int)@@Base+0x108e90>) │ │ │ │ mov r1, r6 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #44] @ (3eda78 >::resize(unsigned int)@@Base+0x108e94>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ @@ -1280933,20 +1280933,20 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (3eda80 >::resize(unsigned int)@@Base+0x108e9c>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3ed940 >::resize(unsigned int)@@Base+0x108d5c> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ - @ instruction: 0xb6e4 │ │ │ │ + @ instruction: 0xb6e8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf4ba0056 │ │ │ │ - @ instruction: 0xb6ca │ │ │ │ + @ instruction: 0xf4be0056 │ │ │ │ + @ instruction: 0xb6ce │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf4a00056 │ │ │ │ + @ instruction: 0xf4a40056 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #2712] @ 0xa98 │ │ │ │ mov r7, r1 │ │ │ │ ldr.w r1, [pc, #3128] @ 3ee6d0 >::resize(unsigned int)@@Base+0x109aec> │ │ │ │ mov sl, r2 │ │ │ │ @@ -1282095,74 +1282095,74 @@ │ │ │ │ ... │ │ │ │ lsls r0, r5, #26 │ │ │ │ lsls r4, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ lsls r4, r5, #25 │ │ │ │ lsls r4, r4, #1 │ │ │ │ - @ instruction: 0xb6a2 │ │ │ │ - lsls r1, r3, #1 │ │ │ │ - push {r1, r2, r3, r4, r7, lr} │ │ │ │ + @ instruction: 0xb6a6 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf3720056 │ │ │ │ - @ instruction: 0xb608 │ │ │ │ + push {r1, r5, r7, lr} │ │ │ │ lsls r1, r3, #1 │ │ │ │ - push {r1, r3, r4, r6, lr} │ │ │ │ + @ instruction: 0xf3760056 │ │ │ │ + @ instruction: 0xb60c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - push {r2, r4, r5, r7} │ │ │ │ + push {r1, r2, r3, r4, r6, lr} │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cbz r0, 3ee75e >::resize(unsigned int)@@Base+0x109b7a> │ │ │ │ + push {r3, r4, r5, r7} │ │ │ │ lsls r1, r3, #1 │ │ │ │ - sbc.w r0, lr, #86 @ 0x56 │ │ │ │ cbz r4, 3ee75e >::resize(unsigned int)@@Base+0x109b7a> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - adcs.w r0, r2, #86 @ 0x56 │ │ │ │ - cbz r4, 3ee75e >::resize(unsigned int)@@Base+0x109b7a> │ │ │ │ + sbcs.w r0, r2, #86 @ 0x56 │ │ │ │ + cbz r0, 3ee760 >::resize(unsigned int)@@Base+0x109b7c> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf1320056 │ │ │ │ + adcs.w r0, r6, #86 @ 0x56 │ │ │ │ cbz r0, 3ee760 >::resize(unsigned int)@@Base+0x109b7c> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - adds.w r0, r6, #86 @ 0x56 │ │ │ │ - cbz r2, 3ee77c >::resize(unsigned int)@@Base+0x109b98> │ │ │ │ + @ instruction: 0xf1360056 │ │ │ │ + cbz r4, 3ee760 >::resize(unsigned int)@@Base+0x109b7c> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - uxtb r4, r4 │ │ │ │ + adds.w r0, sl, #86 @ 0x56 │ │ │ │ + cbz r6, 3ee77c >::resize(unsigned int)@@Base+0x109b98> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - uxth r2, r3 │ │ │ │ + uxtb r0, r5 │ │ │ │ + lsls r1, r3, #1 │ │ │ │ + uxth r6, r3 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cbz r6, 3ee756 >::resize(unsigned int)@@Base+0x109b72> │ │ │ │ + cbz r2, 3ee758 >::resize(unsigned int)@@Base+0x109b74> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - vshr.s32 q0, q3, #28 │ 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r2, 3ee79e >::resize(unsigned int)@@Base+0x109bba> │ │ │ │ + cbz r6, 3ee79e >::resize(unsigned int)@@Base+0x109bba> │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r2, sp, #592 @ 0x250 │ │ │ │ + add r2, sp, #608 @ 0x260 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strd r0, r0, [ip], #-344 @ 0x158 │ │ │ │ - add r2, sp, #488 @ 0x1e8 │ │ │ │ + ldrd r0, r0, [r0], #-344 @ 0x158 │ │ │ │ + add r2, sp, #504 @ 0x1f8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xe8520056 │ │ │ │ + @ instruction: 0xe8560056 │ │ │ │ adds r7, #1 │ │ │ │ b.n 3ee430 >::resize(unsigned int)@@Base+0x10984c> │ │ │ │ ldrb.w r3, [lr, #385] @ 0x181 │ │ │ │ lsls r5, r3, #30 │ │ │ │ beq.w 3ee542 >::resize(unsigned int)@@Base+0x10995e> │ │ │ │ b.n 3ee524 >::resize(unsigned int)@@Base+0x109940> │ │ │ │ ldrb.w r4, [r5, #385] @ 0x181 │ │ │ │ @@ -1282621,23 +1282621,23 @@ │ │ │ │ str r3, [sp, #84] @ 0x54 │ │ │ │ b.n 3eebc0 >::resize(unsigned int)@@Base+0x109fdc> │ │ │ │ nop │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ str r6, [r4, #100] @ 0x64 │ │ │ │ subs r7, #230 @ 0xe6 │ │ │ │ - add r1, sp, #944 @ 0x3b0 │ │ │ │ + add r1, sp, #960 @ 0x3c0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r1, sp, #144 @ 0x90 │ │ │ │ + add r1, sp, #160 @ 0xa0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r7, pc, #168 @ (adr r7, 3eecf4 >::resize(unsigned int)@@Base+0x10a110>) │ │ │ │ + add r7, pc, #184 @ (adr r7, 3eed04 >::resize(unsigned int)@@Base+0x10a120>) │ │ │ │ lsls r1, r3, #1 │ │ │ │ - b.n 3ee650 >::resize(unsigned int)@@Base+0x109a6c> │ │ │ │ + b.n 3ee658 >::resize(unsigned int)@@Base+0x109a74> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r7, pc, #472 @ (adr r7, 3eee2c >::resize(unsigned int)@@Base+0x10a248>) │ │ │ │ + add r7, pc, #488 @ (adr r7, 3eee3c >::resize(unsigned int)@@Base+0x10a258>) │ │ │ │ lsls r1, r3, #1 │ │ │ │ ldr r3, [sp, #88] @ 0x58 │ │ │ │ add.w r9, r9, #1 │ │ │ │ cmp r3, r9 │ │ │ │ bgt.n 3eebc0 >::resize(unsigned int)@@Base+0x109fdc> │ │ │ │ ldr r6, [sp, #160] @ 0xa0 │ │ │ │ cmp r8, r3 │ │ │ │ @@ -1283130,47 +1283130,47 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ mov.w r8, #4294967295 @ 0xffffffff │ │ │ │ b.w 3ee6a2 >::resize(unsigned int)@@Base+0x109abe> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - add r5, pc, #192 @ (adr r5, 3ef27c >::resize(unsigned int)@@Base+0x10a698>) │ │ │ │ + add r5, pc, #208 @ (adr r5, 3ef28c >::resize(unsigned int)@@Base+0x10a6a8>) │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r3, pc, #696 @ (adr r3, 3ef478 >::resize(unsigned int)@@Base+0x10a894>) │ │ │ │ + add r3, pc, #712 @ (adr r3, 3ef488 >::resize(unsigned int)@@Base+0x10a8a4>) │ │ │ │ lsls r1, r3, #1 │ │ │ │ - b.n 3ef4c8 >::resize(unsigned int)@@Base+0x10a8e4> │ │ │ │ + b.n 3ef4d0 >::resize(unsigned int)@@Base+0x10a8ec> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r3, pc, #552 @ (adr r3, 3ef3f0 >::resize(unsigned int)@@Base+0x10a80c>) │ │ │ │ + add r3, pc, #568 @ (adr r3, 3ef400 >::resize(unsigned int)@@Base+0x10a81c>) │ │ │ │ lsls r1, r3, #1 │ │ │ │ - b.n 3ef48c >::resize(unsigned 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│ │ - subs r4, #188 @ 0xbc │ │ │ │ + subs r4, #192 @ 0xc0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r2, [sp, #728] @ 0x2d8 │ │ │ │ + ldr r2, [sp, #744] @ 0x2e8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r2, [sp, #600] @ 0x258 │ │ │ │ + ldr r2, [sp, #616] @ 0x268 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r6, [r5, r4] │ │ │ │ + strh r2, [r6, r4] │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldr r2, [sp, #216] @ 0xd8 │ │ │ │ + ldr r2, [sp, #232] @ 0xe8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3968] @ 0xf80 │ │ │ │ sub sp, #92 @ 0x5c │ │ │ │ ldr.w r3, [pc, #2660] @ 3f095c >::resize(unsigned int)@@Base+0x10bd78> │ │ │ │ @@ -1285366,75 +1285366,75 @@ │ │ │ │ b.n 3f015e >::resize(unsigned int)@@Base+0x10b57a> │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ b.n 3f0de8 >::resize(unsigned int)@@Base+0x10c204> │ │ │ │ lsls r3, r4, #1 │ │ │ │ b.n 3f0db8 >::resize(unsigned int)@@Base+0x10c1d4> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - str r2, [sp, #456] @ 0x1c8 │ │ │ │ + str r2, [sp, #472] @ 0x1d8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r2, [sp, #32] │ │ │ │ + str r2, [sp, #48] @ 0x30 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r2, [sp, #0] │ │ │ │ + str r2, [sp, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r0, [sp, #208] @ 0xd0 │ │ │ │ + str r0, [sp, #224] @ 0xe0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r2, [r1, #60] @ 0x3c │ │ │ │ + ldrh r6, [r1, #60] @ 0x3c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r6, [r6, #56] @ 0x38 │ │ │ │ + ldrh r2, [r7, #56] @ 0x38 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r0, [r3, #52] @ 0x34 │ │ │ │ + ldrh r4, [r3, #52] @ 0x34 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r0, [r5, #14] │ │ │ │ + ldrh r4, [r5, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r7!, {r1, r2, r3, r4, r5, r7} │ │ │ │ + stmia r7!, {r1, r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r6, [r5, #16] │ │ │ │ + ldrh r2, [r6, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r0, [r4, #14] │ │ │ │ + ldrh r4, [r4, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r6, [r7, #12] │ │ │ │ + ldrh r2, [r0, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r6, [r5, #6] │ │ │ │ + ldrh r2, [r6, #6] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r2, r6, r7} │ │ │ │ + stmia r6!, {r3, r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r0, [r3, #10] │ │ │ │ + ldrh r4, [r3, #10] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrh r0, [r4, #4] │ │ │ │ + ldrh r4, [r4, #4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r1, r2, r4, r5, r6} │ │ │ │ + stmia r6!, {r1, r3, r4, r5, r6} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r6, [r0, #4] │ │ │ │ + ldrh r2, [r1, #4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r2, r3, r4, r6} │ │ │ │ + stmia r6!, {r5, r6} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r0, [r5, #2] │ │ │ │ + ldrh r4, [r5, #2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r5} │ │ │ │ + stmia r6!, {r1, r6} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r6, [r1, #2] │ │ │ │ + ldrh r2, [r2, #2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r2, r5} │ │ │ │ + stmia r6!, {r3, r5} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r4, [r6, #0] │ │ │ │ + ldrh r0, [r7, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r1, r3} │ │ │ │ + stmia r6!, {r1, r2, r3} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r2, [r3, #0] │ │ │ │ + ldrh r6, [r3, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r5!, {r4, r5, r6, r7} │ │ │ │ + stmia r5!, {r2, r4, r5, r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r0, [r0, #0] │ │ │ │ + ldrh r4, [r0, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r5!, {r1, r2, r4, r6, r7} │ │ │ │ + stmia r5!, {r1, r3, r4, r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r4, [r4, #62] @ 0x3e │ │ │ │ + strh r0, [r5, #62] @ 0x3e │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r5!, {r1, r3, r4, r5, r7} │ │ │ │ + stmia r5!, {r1, r2, r3, r4, r5, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ mov r4, r0 │ │ │ │ mov r6, r0 │ │ │ │ @@ -1285502,29 +1285502,29 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #40] @ (3f0ac0 >::resize(unsigned int)@@Base+0x10bedc>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3f0a52 >::resize(unsigned int)@@Base+0x10be6e> │ │ │ │ nop │ │ │ │ - strh r4, [r4, #54] @ 0x36 │ │ │ │ + strh r0, [r5, #54] @ 0x36 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r4!, {r2, r3, r4, r5, r7} │ │ │ │ + stmia r4!, {r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r4, [r1, #54] @ 0x36 │ │ │ │ + strh r0, [r2, #54] @ 0x36 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r4!, {r2, r5, r7} │ │ │ │ + stmia r4!, {r3, r5, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r0, [r6, #52] @ 0x34 │ │ │ │ + strh r4, [r6, #52] @ 0x34 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r4!, {r3, r7} │ │ │ │ + stmia r4!, {r2, r3, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r6, [r2, #52] @ 0x34 │ │ │ │ + strh r2, [r3, #52] @ 0x34 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r4!, {r1, r2, r3, r5, r6} │ │ │ │ + stmia r4!, {r1, r4, r5, r6} │ │ │ │ lsls r6, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ ldr.w r4, [r0, r1, lsl #2] │ │ │ │ ldr.w lr, [r0, r2, lsl #2] │ │ │ │ ldr r7, [r4, #40] @ 0x28 │ │ │ │ ldr.w r3, [lr, #40] @ 0x28 │ │ │ │ cmp r7, r3 │ │ │ │ @@ -1286145,58 +1286145,58 @@ │ │ │ │ b.n 3f0d68 >::resize(unsigned int)@@Base+0x10c184> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ bpl.n 3f1068 >::resize(unsigned int)@@Base+0x10c484> │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - strh r4, [r6, #42] @ 0x2a │ │ │ │ + strh r0, [r7, #42] @ 0x2a │ │ │ │ lsls r1, r3, #1 │ │ │ │ - movs r6, #126 @ 0x7e │ │ │ │ + movs r6, #130 @ 0x82 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - movs r5, #236 @ 0xec │ │ │ │ + movs r5, #240 @ 0xf0 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strh r4, [r0, #34] @ 0x22 │ │ │ │ + strh r0, [r1, #34] @ 0x22 │ │ │ │ lsls r1, r3, #1 │ │ │ │ bcc.n 3f10bc >::resize(unsigned int)@@Base+0x10c4d8> │ │ │ │ lsls r3, r4, #1 │ │ │ │ - ldrh r2, [r7, #24] │ │ │ │ + ldrh r6, [r7, #24] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r2, [r5, #24] │ │ │ │ + strh r6, [r5, #24] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r4, [r1, #12] │ │ │ │ + strh r0, [r2, #12] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - itt vs │ │ │ │ + it vs │ │ │ │ lslvs r6, r2, #1 │ │ │ │ - strhvs r4, [r7, #14] │ │ │ │ + strh r0, [r0, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r4, [r4, #8] │ │ │ │ + strh r0, [r5, #8] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - bkpt 0x00fa │ │ │ │ + bkpt 0x00fe │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r0, [r7, #6] │ │ │ │ + strh r4, [r7, #6] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - bkpt 0x00d0 │ │ │ │ + bkpt 0x00d4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r6, [r7, #6] │ │ │ │ + ldrh r2, [r0, #8] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r0, [r7, #4] │ │ │ │ + strh r4, [r7, #4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - bkpt 0x0090 │ │ │ │ + bkpt 0x0094 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r6, [r3, #6] │ │ │ │ + ldrh r2, [r4, #6] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xf6f20056 │ │ │ │ - strh r2, [r0, #2] │ │ │ │ + @ instruction: 0xf6f60056 │ │ │ │ + strh r6, [r0, #2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - bkpt 0x001a │ │ │ │ + bkpt 0x001e │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r2, [r5, #0] │ │ │ │ + strh r6, [r5, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - bkpt 0x0002 │ │ │ │ + bkpt 0x0006 │ │ │ │ lsls r6, r2, #1 │ │ │ │ ldr r0, [sp, #72] @ 0x48 │ │ │ │ mov.w r9, #5760 @ 0x1680 │ │ │ │ bl 613af8 │ │ │ │ ldr.w r3, [pc, #1936] @ 3f1950 >::resize(unsigned int)@@Base+0x10cd6c> │ │ │ │ ldr r1, [sp, #88] @ 0x58 │ │ │ │ movs r2, #4 │ │ │ │ @@ -1286904,106 +1286904,106 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #196] @ (3f1a08 >::resize(unsigned int)@@Base+0x10ce24>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 3f16ca >::resize(unsigned int)@@Base+0x10cae6> │ │ │ │ - ldrb r2, [r6, #31] │ │ │ │ + ldrb r6, [r6, #31] │ │ │ │ lsls r1, r3, #1 │ │ │ │ ldrb r3, [r6, #27] │ │ │ │ - vqrdmlsh.s , , d20[0] │ │ │ │ + vqrdmlsh.s , , d24[0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r2, [r1, #25] │ │ │ │ + ldrb r6, [r1, #25] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r2, [r0, #22] │ │ │ │ + ldrb r6, [r0, #22] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r0, [r6, #34] @ 0x22 │ │ │ │ + strh r4, [r6, #34] @ 0x22 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r6, [r4, #15] │ │ │ │ + ldrb r2, [r5, #15] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r2, [r7, #14] │ │ │ │ + ldrb r6, [r7, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r6, [r4, #14] │ │ │ │ + ldrb r2, [r5, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r0, [r1, #13] │ │ │ │ + ldrb r4, [r1, #13] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r6, [r5, #9] │ │ │ │ + ldrb r2, [r6, #9] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb844 │ │ │ │ + @ instruction: 0xb848 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r4, #8] │ │ │ │ + ldrb r0, [r5, #8] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb7fc │ │ │ │ + @ instruction: 0xb800 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r2, [r2, #16] │ │ │ │ + strh r6, [r2, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r4, [r6, #7] │ │ │ │ + ldrb r0, [r7, #7] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb7ca │ │ │ │ + @ instruction: 0xb7ce │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r6, [r7, #8] │ │ │ │ + ldrb r2, [r0, #9] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r2, [r1, #16] │ │ │ │ + strh r6, [r1, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r2, [r2, #5] │ │ │ │ + ldrb r6, [r2, #5] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb728 │ │ │ │ + @ instruction: 0xb72c │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r0, [r7, #4] │ │ │ │ + ldrb r4, [r7, #4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb70e │ │ │ │ + @ instruction: 0xb712 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r2, #4] │ │ │ │ + ldrb r0, [r3, #4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb6ea │ │ │ │ + @ instruction: 0xb6ee │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r6, [r6, #3] │ │ │ │ + ldrb r2, [r7, #3] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb6cc │ │ │ │ + @ instruction: 0xb6d0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r0, [r3, #3] │ │ │ │ + ldrb r4, [r3, #3] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb6b0 │ │ │ │ + @ instruction: 0xb6b4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r7, #2] │ │ │ │ + ldrb r0, [r0, #3] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb694 │ │ │ │ + @ instruction: 0xb698 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r4, #2] │ │ │ │ + ldrb r0, [r5, #2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb67a │ │ │ │ + @ instruction: 0xb67e │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r0, [r1, #2] │ │ │ │ + ldrb r4, [r1, #2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb65e │ │ │ │ + cpsie i │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r6, [r5, #1] │ │ │ │ + ldrb r2, [r6, #1] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb644 │ │ │ │ + @ instruction: 0xb648 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r2, #1] │ │ │ │ + ldrb r0, [r3, #1] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - @ instruction: 0xb62a │ │ │ │ + @ instruction: 0xb62e │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r2, [r7, #0] │ │ │ │ + ldrb r6, [r7, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - setpan #0 │ │ │ │ + @ instruction: 0xb614 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r0, [r4, #0] │ │ │ │ + ldrb r4, [r4, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - push {r1, r2, r4, r5, r6, r7, lr} │ │ │ │ + push {r1, r3, r4, r5, r6, r7, lr} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r6, [r0, #0] │ │ │ │ + ldrb r2, [r1, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - push {r2, r3, r4, r6, r7, lr} │ │ │ │ + push {r5, r6, r7, lr} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strb r2, [r5, #31] │ │ │ │ + strb r6, [r5, #31] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - push {r6, r7, lr} │ │ │ │ + push {r2, r6, r7, lr} │ │ │ │ lsls r6, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #1768] @ 0x6e8 │ │ │ │ subw sp, sp, #2292 @ 0x8f4 │ │ │ │ mov r8, r2 │ │ │ │ @@ -1287582,63 +1287582,63 @@ │ │ │ │ subs r7, #233 @ 0xe9 │ │ │ │ stmia r7!, {r2, r3, r4} │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ stmia r6!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r3, r4, #1 │ │ │ │ - strb r4, [r2, #28] │ │ │ │ + strb r0, [r3, #28] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r5, #21] │ │ │ │ + strb r6, [r5, #21] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r6, [r4, #22] │ │ │ │ + ldrb r2, [r5, #22] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r3, #20] │ │ │ │ + strb r2, [r4, #20] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r6, #19] │ │ │ │ + strb r2, [r7, #19] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r5, #18] │ │ │ │ + strb r2, [r6, #18] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r5, #15] │ │ │ │ + strb r2, [r6, #15] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cbz r6, 3f205c >::resize(unsigned int)@@Base+0x10d478> │ │ │ │ + cbz r2, 3f205e >::resize(unsigned int)@@Base+0x10d47a> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strb r2, [r0, #17] │ │ │ │ + strb r6, [r0, #17] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r0, #13] │ │ │ │ + strb r2, [r1, #13] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cbz r4, 3f203e >::resize(unsigned int)@@Base+0x10d45a> │ │ │ │ + cbz r0, 3f2040 >::resize(unsigned int)@@Base+0x10d45c> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strb r6, [r4, #12] │ │ │ │ + strb r2, [r5, #12] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - sub sp, #504 @ 0x1f8 │ │ │ │ + cbz r2, 3f2040 >::resize(unsigned int)@@Base+0x10d45c> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strb r0, [r2, #14] │ │ │ │ + strb r4, [r2, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r3, #10] │ │ │ │ + strb r6, [r3, #10] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add sp, #456 @ 0x1c8 │ │ │ │ + add sp, #472 @ 0x1d8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r2, [r3, #13] │ │ │ │ + ldrb r6, [r3, #13] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r0, [r7, #14] │ │ │ │ + ldrb r4, [r7, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r0, [r1, #15] │ │ │ │ + ldrb r4, [r1, #15] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r6, [r4, #15] │ │ │ │ + ldrb r2, [r5, #15] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - adds r2, #184 @ 0xb8 │ │ │ │ + adds r2, #188 @ 0xbc │ │ │ │ lsls r2, r3, #1 │ │ │ │ - ldrb r2, [r6, #14] │ │ │ │ + ldrb r6, [r6, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r4, [r2, #14] │ │ │ │ + ldrb r0, [r3, #14] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - adds r2, #100 @ 0x64 │ │ │ │ + adds r2, #104 @ 0x68 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - strb r4, [r6, #8] │ │ │ │ + strb r0, [r7, #8] │ │ │ │ lsls r1, r3, #1 │ │ │ │ cmp r2, r3 │ │ │ │ bne.w 3f2300 >::resize(unsigned int)@@Base+0x10d71c> │ │ │ │ adds r0, #1 │ │ │ │ cmp r7, r0 │ │ │ │ beq.n 3f20b0 >::resize(unsigned int)@@Base+0x10d4cc> │ │ │ │ ldr.w r2, [sl, #4]! │ │ │ │ @@ -1288779,57 +1288779,57 @@ │ │ │ │ str r3, [r5, r2] │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ add.w ip, ip, #1 │ │ │ │ cmp r3, ip │ │ │ │ beq.n 3f2dc8 >::resize(unsigned int)@@Base+0x10e1e4> │ │ │ │ adds r7, #1 │ │ │ │ b.n 3f2c7c >::resize(unsigned int)@@Base+0x10e098> │ │ │ │ - strb r2, [r7, #2] │ │ │ │ + strb r6, [r7, #2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - stmia r6!, {r3, r7} │ │ │ │ + stmia r6!, {r4, r7} │ │ │ │ lsls r5, r3, #1 │ │ │ │ - ldr r4, [r1, #124] @ 0x7c │ │ │ │ + ldr r0, [r2, #124] @ 0x7c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r6, [r0, #104] @ 0x68 │ │ │ │ + ldr r2, [r1, #104] @ 0x68 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r4, sp, #360 @ 0x168 │ │ │ │ + add r4, sp, #376 @ 0x178 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r2, [r4, #100] @ 0x64 │ │ │ │ + ldr r6, [r4, #100] @ 0x64 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r4, sp, #224 @ 0xe0 │ │ │ │ + add r4, sp, #240 @ 0xf0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strb r4, [r4, #28] │ │ │ │ + strb r0, [r5, #28] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r4, [r1, #30] │ │ │ │ + strb r0, [r2, #30] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r2, [r1, #104] @ 0x68 │ │ │ │ + ldr r6, [r1, #104] @ 0x68 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [r6, #100] @ 0x64 │ │ │ │ + ldr r0, [r7, #100] @ 0x64 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r5, #20] │ │ │ │ + strb r6, [r5, #20] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r0, [r7, #18] │ │ │ │ + strb r4, [r7, #18] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r0, [r2, #20] │ │ │ │ + ldr r4, [r2, #20] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r0, [r6, #12] │ │ │ │ + ldr r4, [r6, #12] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r4, [r2, #3] │ │ │ │ + strb r0, [r3, #3] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r2, [r5, #100] @ 0x64 │ │ │ │ + str r6, [r5, #100] @ 0x64 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r4, pc, #264 @ (adr r4, 3f2e28 >::resize(unsigned int)@@Base+0x10e244>) │ │ │ │ + add r4, pc, #280 @ (adr r4, 3f2e38 >::resize(unsigned int)@@Base+0x10e254>) │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r2, [r1, #100] @ 0x64 │ │ │ │ + str r6, [r1, #100] @ 0x64 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r4, pc, #128 @ (adr r4, 3f2da8 >::resize(unsigned int)@@Base+0x10e1c4>) │ │ │ │ + add r4, pc, #144 @ (adr r4, 3f2db8 >::resize(unsigned int)@@Base+0x10e1d4>) │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r4, [r4, #96] @ 0x60 │ │ │ │ + str r0, [r5, #96] @ 0x60 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r3, pc, #1008 @ (adr r3, 3f3120 >::resize(unsigned int)@@Base+0x10e53c>) │ │ │ │ + add r4, pc, #0 @ (adr r4, 3f2d30 >::resize(unsigned int)@@Base+0x10e14c>) │ │ │ │ lsls r6, r2, #1 │ │ │ │ cmp.w fp, #0 │ │ │ │ bgt.w 3f2c20 >::resize(unsigned int)@@Base+0x10e03c> │ │ │ │ ldr r3, [sp, #64] @ 0x40 │ │ │ │ add.w ip, ip, #1 │ │ │ │ cmp r3, ip │ │ │ │ ittt ne │ │ │ │ @@ -1289260,67 +1289260,67 @@ │ │ │ │ ldr r0, [pc, #128] @ (3f3288 >::resize(unsigned int)@@Base+0x10e6a4>) │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 3f22ba >::resize(unsigned int)@@Base+0x10d6d6> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldr r6, [r7, #80] @ 0x50 │ │ │ │ + ldr r2, [r0, #84] @ 0x54 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r4, [r2, #48] @ 0x30 │ │ │ │ + str r0, [r3, #48] @ 0x30 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r0, pc, #936 @ (adr r0, 3f35d4 >::resize(unsigned int)@@Base+0x10e9f0>) │ │ │ │ + add r0, pc, #952 @ (adr r0, 3f35e4 >::resize(unsigned int)@@Base+0x10ea00>) │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r4, [r7, #120] @ 0x78 │ │ │ │ + str r0, [r0, #124] @ 0x7c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r2, [r5, #28] │ │ │ │ + str r6, [r5, #28] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r7, [sp, #776] @ 0x308 │ │ │ │ + ldr r7, [sp, #792] @ 0x318 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r0, [r2, #28] │ │ │ │ + str r4, [r2, #28] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r7, [sp, #664] @ 0x298 │ │ │ │ + ldr r7, [sp, #680] @ 0x2a8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r2, [r4, #24] │ │ │ │ + str r6, [r4, #24] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r7, [sp, #488] @ 0x1e8 │ │ │ │ + ldr r7, [sp, #504] @ 0x1f8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r6, [r2, #92] @ 0x5c │ │ │ │ + str r2, [r3, #92] @ 0x5c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r0, [r7, #92] @ 0x5c │ │ │ │ + str r4, [r7, #92] @ 0x5c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r6, [r5, #36] @ 0x24 │ │ │ │ + ldr r2, [r6, #36] @ 0x24 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r2, [r5, #16] │ │ │ │ + str r6, [r5, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r7, [sp, #8] │ │ │ │ + ldr r7, [sp, #24] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r4, [r7, #12] │ │ │ │ + str r0, [r0, #16] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r6, [sp, #840] @ 0x348 │ │ │ │ + ldr r6, [sp, #856] @ 0x358 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xb7f0 │ │ │ │ + @ instruction: 0xb7f8 │ │ │ │ lsls r5, r3, #1 │ │ │ │ - str r6, [r3, #8] │ │ │ │ + str r2, [r4, #8] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r6, [sp, #464] @ 0x1d0 │ │ │ │ + ldr r6, [sp, #480] @ 0x1e0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r2, [r0, #8] │ │ │ │ + str r6, [r0, #8] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r6, [sp, #352] @ 0x160 │ │ │ │ + ldr r6, [sp, #368] @ 0x170 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r6, [r3, #24] │ │ │ │ + ldr r2, [r4, #24] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r0, [r2, #0] │ │ │ │ + str r4, [r2, #0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrsh r4, [r1, r7] │ │ │ │ + ldrsh r0, [r2, r7] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrsh r6, [r4, r4] │ │ │ │ + ldrsh r2, [r5, r4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [sp, #1016] @ 0x3f8 │ │ │ │ + ldr r5, [sp, #8] │ │ │ │ lsls r6, r2, #1 │ │ │ │ cmp.w r9, #1 │ │ │ │ beq.w 3f30ba >::resize(unsigned int)@@Base+0x10e4d6> │ │ │ │ b.n 3f319c >::resize(unsigned int)@@Base+0x10e5b8> │ │ │ │ ldr r0, [pc, #372] @ (3f340c >::resize(unsigned int)@@Base+0x10e828>) │ │ │ │ mov r1, r6 │ │ │ │ add r0, pc │ │ │ │ @@ -1289448,45 +1289448,45 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #72] @ (3f3448 >::resize(unsigned int)@@Base+0x10e864>) │ │ │ │ mov r1, r5 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ str r5, [sp, #52] @ 0x34 │ │ │ │ b.w 3f22ba >::resize(unsigned int)@@Base+0x10d6d6> │ │ │ │ - ldrsh r2, [r1, r2] │ │ │ │ + ldrsh r6, [r1, r2] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [sp, #384] @ 0x180 │ │ │ │ + ldr r4, [sp, #400] @ 0x190 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsh r2, [r5, r1] │ │ │ │ + ldrsh r6, [r5, r1] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [sp, #264] @ 0x108 │ │ │ │ + ldr r4, [sp, #280] @ 0x118 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsh r2, [r1, r1] │ │ │ │ + ldrsh r6, [r1, r1] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [sp, #136] @ 0x88 │ │ │ │ + ldr r4, [sp, #152] @ 0x98 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r2, r7] │ │ │ │ + ldrb r0, [r3, r7] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r3, [sp, #680] @ 0x2a8 │ │ │ │ + ldr r3, [sp, #696] @ 0x2b8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r2, [r3, r6] │ │ │ │ + ldrb r6, [r3, r6] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r3, [sp, #448] @ 0x1c0 │ │ │ │ + ldr r3, [sp, #464] @ 0x1d0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r6, [r7, r5] │ │ │ │ + ldrb r2, [r0, r6] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r3, [sp, #336] @ 0x150 │ │ │ │ + ldr r3, [sp, #352] @ 0x160 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r0, [r2, r5] │ │ │ │ + ldrb r4, [r2, r5] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r3, [sp, #152] @ 0x98 │ │ │ │ + ldr r3, [sp, #168] @ 0xa8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r0, [r6, r4] │ │ │ │ + ldrb r4, [r6, r4] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r3, [sp, #32] │ │ │ │ + ldr r3, [sp, #48] @ 0x30 │ │ │ │ lsls r6, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, 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r1, r3, #1 │ │ │ │ - strh r2, [r5, #20] │ │ │ │ + strh r6, [r5, #20] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add lr, r6 │ │ │ │ + add sl, r7 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r6, [r1, #20] │ │ │ │ + strh r2, [r2, #20] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r0, #1 │ │ │ │ + asrs r6, r0, #1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - add r6, r7 │ │ │ │ + add r2, r8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r4, [r2, #16] │ │ │ │ + strh r0, [r3, #16] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r0, r4 │ │ │ │ + add r4, r4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strh r6, [r6, #14] │ │ │ │ + strh r2, [r7, #14] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r2, [r2, r0] │ │ │ │ + str r6, [r2, r0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - add r3, pc, #176 @ (adr r3, 3f5060 >::resize(unsigned int)@@Base+0x11047c>) │ │ │ │ + add r3, pc, #192 @ (adr r3, 3f5070 >::resize(unsigned int)@@Base+0x11048c>) │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r2, [r7, r0] │ │ │ │ + str r6, [r7, r0] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r4, [r7, r0] │ │ │ │ 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r3, #1 │ │ │ │ - ldrb r2, [r1, #23] │ │ │ │ + ldrb r6, [r1, #23] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ands r6, r3 │ │ │ │ + ands r2, r4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r6, #244 @ 0xf4 │ │ │ │ + subs r6, #248 @ 0xf8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r2, [r1, #19] │ │ │ │ + ldrb r6, [r1, #19] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r7, #72 @ 0x48 │ │ │ │ + subs r7, #76 @ 0x4c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r6, #240 @ 0xf0 │ │ │ │ + subs r6, #244 @ 0xf4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r6, #190 @ 0xbe │ │ │ │ + subs r6, #194 @ 0xc2 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r5, #172 @ 0xac │ │ │ │ + subs r5, #176 @ 0xb0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r0, [r0, #14] │ │ │ │ + ldrb r4, [r0, #14] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r5, #120 @ 0x78 │ │ │ │ + subs r5, #124 @ 0x7c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldrb r4, [r1, #13] │ │ │ │ + ldrb r0, [r2, #13] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r5, #76 @ 0x4c │ │ │ │ + subs r5, #80 @ 0x50 │ │ │ │ lsls r1, r3, #1 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subs r1, #82 @ 0x52 │ │ │ │ + subs r1, #86 @ 0x56 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r5, #28] │ │ │ │ + strb r6, [r5, #28] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r1, #56 @ 0x38 │ │ │ │ + subs r1, #60 @ 0x3c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r0, [r2, #28] │ │ │ │ + strb r4, [r2, #28] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r1, #28 │ │ │ │ + subs r1, #32 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r4, [r6, #27] │ │ │ │ + strb r0, [r7, #27] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r0, #220 @ 0xdc │ │ │ │ + subs r0, #224 @ 0xe0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r4, [r6, #26] │ │ │ │ + strb r0, [r7, #26] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r0, #172 @ 0xac │ │ │ │ + subs r0, #176 @ 0xb0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r4, [r0, #26] │ │ │ │ + strb r0, [r1, #26] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r0, #142 @ 0x8e │ │ │ │ + subs r0, #146 @ 0x92 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r4, #25] │ │ │ │ + strb r2, [r5, #25] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r0, #114 @ 0x72 │ │ │ │ + subs r0, #118 @ 0x76 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r1, #25] │ │ │ │ + strb r6, [r1, #25] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r0, #88 @ 0x58 │ │ │ │ + subs r0, #92 @ 0x5c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r6, [r5, #24] │ │ │ │ + strb r2, [r6, #24] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r0, #60 @ 0x3c │ │ │ │ + subs r0, #64 @ 0x40 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r2, #24] │ │ │ │ + strb r6, [r2, #24] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - cmn r6, r0 │ │ │ │ + cmn r2, r1 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - adds r7, #114 @ 0x72 │ │ │ │ + adds r7, #118 @ 0x76 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r1, #21] │ │ │ │ + strb r6, [r1, #21] │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #16 │ │ │ │ mov r5, r0 │ │ │ │ @@ -1293240,27 +1293240,27 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #36] @ (3f5bc0 >::resize(unsigned int)@@Base+0x110fdc>) │ │ │ │ ldr r1, [sp, #12] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #12] │ │ │ │ b.n 3f5b18 >::resize(unsigned int)@@Base+0x110f34> │ │ │ │ - ldr r2, [sp, #448] @ 0x1c0 │ │ │ │ + ldr r2, [sp, #464] @ 0x1d0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r2, [pc, #184] @ (3f5c68 >::resize(unsigned int)@@Base+0x111084>) │ │ │ │ + ldr r2, [pc, #200] @ (3f5c78 >::resize(unsigned int)@@Base+0x111094>) │ │ │ │ lsls r6, r2, #1 │ │ │ │ - mvns r2, r4 │ │ │ │ + mvns r6, r4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - adds r5, #176 @ 0xb0 │ │ │ │ + adds r5, #180 @ 0xb4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r0, [r1, #14] │ │ │ │ + strb r4, [r1, #14] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r5, #146 @ 0x92 │ │ │ │ + adds r5, #150 @ 0x96 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r2, [r5, #13] │ │ │ │ + strb r6, [r5, #13] │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ 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r2, #1 │ │ │ │ - adds r3, #12 │ │ │ │ + adds r3, #16 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r4, [r4, #3] │ │ │ │ + strb r0, [r5, #3] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r2, #80 @ 0x50 │ │ │ │ + adds r2, #84 @ 0x54 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - strb r0, [r5, #0] │ │ │ │ + strb r4, [r5, #0] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r1, #172 @ 0xac │ │ │ │ + adds r1, #176 @ 0xb0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [r0, #120] @ 0x78 │ │ │ │ + ldr r0, [r1, #120] @ 0x78 │ │ │ │ lsls r6, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4016] @ 0xfb0 │ │ │ │ ldr.w r2, [pc, #2872] @ 3f6b10 >::resize(unsigned int)@@Base+0x111f2c> │ │ │ │ sub sp, #56 @ 0x38 │ │ │ │ @@ -1294675,318 +1294675,318 @@ │ │ │ │ b.w 3f60f0 >::resize(unsigned int)@@Base+0x11150c> │ │ │ │ nop │ │ │ │ ... │ │ │ │ strh r0, [r5, #10] │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - adds r1, #184 @ 0xb8 │ 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r6, #192 @ 0xc0 │ │ │ │ + cmp r6, #196 @ 0xc4 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r4, [r2, #72] @ 0x48 │ │ │ │ + ldr r0, [r3, #72] @ 0x48 │ │ │ │ lsls r6, r2, #1 │ │ │ │ vld4.32 {d15[],d17[],d19[],d21[]}, [pc :128] │ │ │ │ - cmp r6, #122 @ 0x7a │ │ │ │ + cmp r6, #126 @ 0x7e │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r0, [r2, #68] @ 0x44 │ │ │ │ + ldr r4, [r2, #68] @ 0x44 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - cmp r6, #232 @ 0xe8 │ │ │ │ + cmp r6, #236 @ 0xec │ │ │ │ lsls r1, r3, #1 │ │ │ │ cmp r6, #151 @ 0x97 │ │ │ │ vrshr.u32 , , #1 │ │ │ │ vqrdmlsh.s , , d15[0] │ │ │ │ - vdup.8 , d22[7] │ │ │ │ + vdup.8 , d26[7] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r4, #86 @ 0x56 │ │ │ │ + subs r4, #90 @ 0x5a │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cmp r5, #244 @ 0xf4 │ │ │ │ + cmp r5, #248 @ 0xf8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r2, [r1, #60] @ 0x3c │ │ │ │ + ldr r6, [r1, #60] @ 0x3c │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r4, #60 @ 0x3c │ │ │ │ + subs r4, #64 @ 0x40 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs 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│ lsls r1, r3, #1 │ │ │ │ - ldr r4, [r0, #20] │ │ │ │ + ldr r0, [r1, #20] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r5, #132 @ 0x84 │ │ │ │ + subs r5, #136 @ 0x88 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r5, #218 @ 0xda │ │ │ │ + subs r5, #222 @ 0xde │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cmp r3, #44 @ 0x2c │ │ │ │ + cmp r3, #48 @ 0x30 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r2, [r0, #16] │ │ │ │ + ldr r6, [r0, #16] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r5, #194 @ 0xc2 │ │ │ │ + subs r5, #198 @ 0xc6 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r6, #4 │ │ │ │ + subs r6, #8 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cmp r2, #234 @ 0xea │ │ │ │ + cmp r2, #238 @ 0xee │ │ │ │ lsls r1, r3, #1 │ │ │ │ - ldr r0, [r0, #12] │ │ │ │ + ldr r4, [r0, #12] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r5, #232 @ 0xe8 │ │ │ │ + subs r5, #236 @ 0xec │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r7, #38 @ 0x26 │ │ │ │ + subs r7, #42 @ 0x2a │ │ │ │ lsls r6, r2, #1 │ │ │ │ - cmp r2, #164 @ 0xa4 │ │ │ │ + cmp r2, #168 @ 0xa8 │ │ │ │ lsls r1, r3, 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r0, [r6, #120] @ 0x78 │ │ │ │ + str r4, [r6, #120] @ 0x78 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r6, #140 @ 0x8c │ │ │ │ + subs r6, #144 @ 0x90 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r6, #214 @ 0xd6 │ │ │ │ + subs r6, #218 @ 0xda │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cmp r1, #152 @ 0x98 │ │ │ │ + cmp r1, #156 @ 0x9c │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r6, [r5, #116] @ 0x74 │ │ │ │ + str r2, [r6, #116] @ 0x74 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r6, #188 @ 0xbc │ │ │ │ + subs r6, #192 @ 0xc0 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r7, #2 │ │ │ │ + subs r7, #6 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cmp r1, #76 @ 0x4c │ │ │ │ + cmp r1, #80 @ 0x50 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - str r2, [r4, #112] @ 0x70 │ │ │ │ + str r6, [r4, #112] @ 0x70 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r6, #230 @ 0xe6 │ │ │ │ + subs r6, #234 @ 0xea │ │ │ │ lsls r1, r3, #1 │ │ │ │ - subs r7, #64 @ 0x40 │ │ │ │ + subs r7, #68 @ 0x44 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - cmp r1, #10 │ │ │ │ + cmp r1, #14 │ │ │ │ lsls r1, r3, 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0x58 │ │ │ │ + asrs r6, r0, #22 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfa520058 │ │ │ │ - @ instruction: 0xfa900058 │ │ │ │ - ldrsb.w r0, [ip, #88] @ 0x58 │ │ │ │ - asrs r0, r5, #20 │ │ │ │ + ldr??.w r0, [ip, #88] @ 0x58 │ │ │ │ + asrs r6, r4, #21 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfa760058 │ │ │ │ + @ instruction: 0xfa560058 │ │ │ │ @ instruction: 0xfa940058 │ │ │ │ - ldr??.w r0, [lr, r8, lsl #1] │ │ │ │ - asrs r2, r5, #19 │ │ │ │ + vld1.8 @ instruction: 0xf9a00058 │ │ │ │ + asrs r4, r5, #20 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfa820058 │ │ │ │ - @ instruction: 0xfaa00058 │ │ │ │ - vld4.16 {d0-d3}, [r4 :64], r8 │ │ │ │ - asrs r0, r6, #18 │ │ │ │ + @ instruction: 0xfa7a0058 │ │ │ │ + @ instruction: 0xfa980058 │ │ │ │ + vld4.16 {d16-d19}, [r2 :64], r8 │ │ │ │ + asrs r6, r5, #19 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfa880058 │ │ │ │ - @ instruction: 0xfaa60058 │ │ │ │ - str??.w r0, [sl, #88] @ 0x58 │ │ │ │ - asrs r6, r6, #17 │ │ │ │ + @ instruction: 0xfa860058 │ │ │ │ + @ instruction: 0xfaa40058 │ │ │ │ + vld4.16 {d0-d3}, [r8 :64], r8 │ │ │ │ + asrs r4, r6, #18 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfa8a0058 │ │ │ │ - @ instruction: 0xfac00058 │ │ │ │ - strh.w r0, [ip, #88] @ 0x58 │ │ │ │ - asrs r0, r7, #16 │ │ │ │ + @ instruction: 0xfa8c0058 │ │ │ │ + @ instruction: 0xfaaa0058 │ │ │ │ + str??.w r0, [lr, #88] @ 0x58 │ │ │ │ + asrs r2, r7, #17 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfaa80058 │ │ │ │ - @ instruction: 0xfade0058 │ │ │ │ - ldr??.w r0, [r2, r8, lsl #1] │ │ │ │ - asrs r6, r7, #15 │ │ │ │ + @ instruction: 0xfa8e0058 │ │ │ │ + @ instruction: 0xfac40058 │ │ │ │ + ldrh.w r0, [r0, #88] @ 0x58 │ │ │ │ + asrs r4, r7, #16 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfac80058 │ │ │ │ - @ instruction: 0xfafe0058 │ │ │ │ - ldrh.w r0, [r8, r8, lsl #1] │ │ │ │ - asrs r4, r0, #15 │ │ │ │ + @ instruction: 0xfaac0058 │ │ │ │ + @ instruction: 0xfae20058 │ │ │ │ + ldr??.w r0, [r6, r8, lsl #1] │ │ │ │ + asrs r2, r0, #16 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfaee0058 │ │ │ │ - @ instruction: 0xfb340058 │ │ │ │ - @ instruction: 0xf7f40058 │ │ │ │ - asrs r0, r0, #14 │ │ │ │ + @ instruction: 0xfacc0058 │ │ │ │ + @ instruction: 0xfb020058 │ │ │ │ + ldrh.w r0, [ip, r8, lsl #1] │ │ │ │ + asrs r0, r1, #15 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfb1a0058 │ │ │ │ - @ instruction: 0xfb700058 │ │ │ │ - @ instruction: 0xf7b00058 │ │ │ │ - asrs r4, r7, #12 │ │ │ │ + @ instruction: 0xfaf20058 │ │ │ │ + @ instruction: 0xfb380058 │ │ │ │ + @ instruction: 0xf7f80058 │ │ │ │ + asrs r4, r0, #14 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfb5a0058 │ │ │ │ - @ instruction: 0xfbb40058 │ │ │ │ - @ instruction: 0xf76a0058 │ │ │ │ - asrs r6, r6, #11 │ │ │ │ + @ instruction: 0xfb1e0058 │ │ │ │ + @ instruction: 0xfb740058 │ │ │ │ + @ instruction: 0xf7b40058 │ │ │ │ + asrs r0, r0, #13 │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + @ instruction: 0xfb5e0058 │ │ │ │ + @ instruction: 0xfbb80058 │ │ │ │ + @ instruction: 0xf76e0058 │ │ │ │ + asrs r2, r7, #11 │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 3fb764 >::resize(unsigned int)@@Base+0x116b80> │ │ │ │ @@ -1302570,31 +1302570,31 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - rsbs r0, ip, #14155776 @ 0xd80000 │ │ │ │ - asrs r0, r5, #5 │ │ │ │ + @ instruction: 0xf5e00058 │ │ │ │ + asrs r4, r5, #5 │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ ldr r1, [pc, #24] @ (3fbde0 >::resize(unsigned int)@@Base+0x1171fc>) │ │ │ │ add r1, pc │ │ │ │ bl 6205b4 │ │ │ │ bl 5e0e0c │ │ │ │ ldr r0, [r0, #44] @ 0x2c │ │ │ │ bl 56834c │ │ │ │ clz r0, r0 │ │ │ │ lsrs r0, r0, #5 │ │ │ │ pop {r3, pc} │ │ │ │ - cmp r3, #136 @ 0x88 │ │ │ │ + cmp r3, #140 @ 0x8c │ │ │ │ lsls r0, r3, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r1 │ │ │ │ @@ -1302624,18 +1302624,18 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {r4, r5, pc} │ │ │ │ - cmp r3, #86 @ 0x56 │ │ │ │ + cmp r3, #90 @ 0x5a │ │ │ │ lsls r0, r3, #1 │ │ │ │ - adc.w r0, lr, #14155776 @ 0xd80000 │ │ │ │ - asrs r2, r3, #3 │ │ │ │ + adcs.w r0, r2, #14155776 @ 0xd80000 │ │ │ │ + asrs r6, r3, #3 │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r3, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4088] @ 0xff8 │ │ │ │ mov r0, r1 │ │ │ │ bl 5e0e0c │ │ │ │ @@ -1302796,24 +1302796,24 @@ │ │ │ │ ldr r2, [sp, #12] │ │ │ │ b.n 3fbf9c >::resize(unsigned int)@@Base+0x1173b8> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ movs r2, #168 @ 0xa8 │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr.w r0, [r0, r8, lsl #1] │ │ │ │ - lsrs r0, r1, #30 │ │ │ │ + ldr.w r0, [r4, r8, lsl #1] │ │ │ │ + lsrs r4, r1, #30 │ │ │ │ lsls r6, r2, #1 │ │ │ │ movs r1, #168 @ 0xa8 │ │ │ │ lsls r3, r4, #1 │ │ │ │ - strb.w r0, [r6, r8, lsl #1] │ │ │ │ - lsrs r6, r7, #28 │ │ │ │ + strb.w r0, [sl, r8, lsl #1] │ │ │ │ + lsrs r2, r0, #29 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xf7ea0058 │ │ │ │ - lsrs r2, r4, #28 │ │ │ │ + @ instruction: 0xf7ee0058 │ │ │ │ + lsrs r6, r4, #28 │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4040] @ 0xfc8 │ │ │ │ ldr r2, [pc, #204] @ (3fc0f4 >::resize(unsigned int)@@Base+0x117510>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -1302906,16 +1302906,16 @@ │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ movs r1, #26 │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, #244 @ 0xf4 │ │ │ │ lsls r3, r4, #1 │ │ │ │ - @ instruction: 0xf6ea0058 │ │ │ │ - lsrs r2, r4, #24 │ │ │ │ + @ instruction: 0xf6ee0058 │ │ │ │ + lsrs r6, r4, #24 │ │ │ │ lsls r6, r2, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ sub sp, #8 │ │ │ │ mov r6, r0 │ │ │ │ @@ -1302950,15 +1302950,15 @@ │ │ │ │ add.w r1, r4, #8 │ │ │ │ str r6, [sp, #0] │ │ │ │ lsls r2, r2, #2 │ │ │ │ bl 1c4ec │ │ │ │ movs r0, #1 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ - @ instruction: 0xf6b60058 │ │ │ │ + @ instruction: 0xf6ba0058 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ ldr r2, [pc, #88] @ (3fc1dc >::resize(unsigned int)@@Base+0x1175f8>) │ │ │ │ sub sp, #20 │ │ │ │ ldr r3, [pc, #88] @ (3fc1e0 >::resize(unsigned int)@@Base+0x1175fc>) │ │ │ │ @@ -1302997,15 +1302997,15 @@ │ │ │ │ add sp, #20 │ │ │ │ pop {r4, r5, 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>::resize(unsigned int)@@Base+0x117868>) │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ @@ -1303248,42 +1303248,42 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 3fc368 >::resize(unsigned int)@@Base+0x117784> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ subs r2, r4, #1 │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf4da0058 │ │ │ │ + @ instruction: 0xf4de0058 │ │ │ │ mcr2 15, 6, pc, cr15, cr15, {7} @ │ │ │ │ - stmia r7!, {r5, r6, r7} │ │ │ │ + stmia r7!, {r2, r5, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xf4c60058 │ │ │ │ + @ instruction: 0xf4ca0058 │ │ │ │ mcr2 15, 1, pc, cr13, cr15, {7} @ │ │ │ │ - orn r0, lr, #14155776 @ 0xd80000 │ │ │ │ - lsrs r6, r4, #14 │ │ │ │ + orns r0, r2, #14155776 @ 0xd80000 │ │ │ │ + lsrs r2, r5, #14 │ │ │ │ lsls r6, r2, #1 │ │ │ │ adds r4, r3, #7 │ │ │ │ lsls r3, r4, #1 │ │ │ │ - bics.w r0, ip, #14155776 @ 0xd80000 │ │ │ │ - lsrs r4, r6, #13 │ │ │ │ + orr.w r0, r0, #14155776 @ 0xd80000 │ │ │ │ + lsrs r0, r7, #13 │ │ │ │ lsls r6, r2, #1 │ │ │ │ @ instruction: 0xfaa3ffff │ │ │ │ ldc2l 15, cr15, [r1, #-1020] @ 0xfffffc04 │ │ │ │ - @ instruction: 0xf3fe0058 │ │ │ │ - lsrs r6, r6, #12 │ │ │ │ + and.w r0, r2, #14155776 @ 0xd80000 │ │ │ │ + lsrs r2, r7, #12 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xf3e40058 │ │ │ │ - lsrs r4, r3, #12 │ │ │ │ + @ instruction: 0xf3e80058 │ │ │ │ + lsrs r0, r4, #12 │ │ │ │ lsls r6, r2, #1 │ │ │ │ ldc2 15, cr15, [r7], {255} @ 0xff │ │ │ │ - @ instruction: 0xf3b00058 │ │ │ │ - lsrs r0, r5, #11 │ │ │ │ + @ instruction: 0xf3b40058 │ │ │ │ + lsrs r4, r5, #11 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xf3920058 │ │ │ │ - lsrs r0, r1, #11 │ │ │ │ + @ instruction: 0xf3960058 │ │ │ │ + lsrs r4, r1, #11 │ │ │ │ lsls r6, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #20 │ │ │ │ @@ -1303400,23 +1303400,23 @@ │ │ │ │ bl 1f05c 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0xf1fa0058 │ │ │ │ - @ instruction: 0xf1ec0058 │ │ │ │ - rsb r0, r6, #88 @ 0x58 │ │ │ │ - subs.w r0, sl, #88 @ 0x58 │ │ │ │ - vqadd.s64 q8, q0, q4 │ │ │ │ - subw r0, sl, #88 @ 0x58 │ │ │ │ - orrs.w r0, ip, #88 @ 0x58 │ │ │ │ - eors.w r0, r0, #88 @ 0x58 │ │ │ │ - eors.w r0, r2, #88 @ 0x58 │ │ │ │ - ldr r6, [pc, #112] @ (3fcc0c >::resize(unsigned int)@@Base+0x118028>) │ │ │ │ + @ instruction: 0xf19c0058 │ │ │ │ + sbcs.w r0, r4, #88 @ 0x58 │ │ │ │ + @ instruction: 0xf1fe0058 │ │ │ │ + @ instruction: 0xf1f00058 │ │ │ │ + rsb r0, sl, #88 @ 0x58 │ │ │ │ + subs.w r0, lr, #88 @ 0x58 │ │ │ │ + vqadd.s64 q8, q2, q4 │ │ │ │ + subw r0, lr, #88 @ 0x58 │ │ │ │ + orn r0, r0, #88 @ 0x58 │ │ │ │ + eors.w r0, r4, #88 @ 0x58 │ │ │ │ + eors.w r0, r6, #88 @ 0x58 │ │ │ │ + ldr r6, [pc, #128] @ (3fcc1c >::resize(unsigned int)@@Base+0x118038>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - hlt 0x0034 │ │ │ │ + hlt 0x0038 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xf1300058 │ │ │ │ - eor.w r0, r4, #88 @ 0x58 │ │ │ │ - ldr r5, [pc, #576] @ (3fcdec >::resize(unsigned int)@@Base+0x118208>) │ │ │ │ + @ instruction: 0xf1340058 │ │ │ │ + eor.w r0, r8, #88 @ 0x58 │ │ │ │ + ldr r5, [pc, #592] @ (3fcdfc >::resize(unsigned int)@@Base+0x118218>) │ │ │ │ lsls r0, r3, #1 │ │ │ │ - rev r2, r5 │ │ │ │ + rev r6, r5 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - mrc 0, 1, r0, cr12, cr8, {2} │ │ │ │ - lsls r4, r7, #19 │ │ │ │ + mcr 0, 2, r0, cr0, cr8, {2} │ │ │ │ + lsls r0, r0, #20 │ │ │ │ lsls r6, r2, #1 │ │ │ │ asrs r4, r5, #28 │ │ │ │ lsls r3, r4, #1 │ │ │ │ - bcc.n 3fcbec >::resize(unsigned int)@@Base+0x118008> │ │ │ │ + bcc.n 3fcbf4 >::resize(unsigned int)@@Base+0x118010> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stcl 0, cr0, [sl, #352]! @ 0x160 │ │ │ │ - vqadd.s64 q8, q1, q4 │ │ │ │ - stcl 0, cr0, [r0, #352] @ 0x160 │ │ │ │ - mcr 0, 2, r0, cr14, cr8, {2} │ │ │ │ - ldc 0, cr0, [ip, #352] @ 0x160 │ │ │ │ - mrc 0, 3, r0, cr4, cr8, {2} │ │ │ │ - bcs.n 3fcb00 >::resize(unsigned int)@@Base+0x117f1c> │ │ │ │ - lsls r6, r2, #1 │ │ │ │ - stcl 0, cr0, [r6, #-352]! @ 0xfffffea0 │ │ │ │ - mrc 0, 7, r0, cr0, cr8, {2} │ │ │ │ - ldc 0, cr0, [lr, #-352]! @ 0xfffffea0 │ │ │ │ - bic.w r0, r8, #88 @ 0x58 │ │ │ │ - ldc 0, cr0, [sl, #-352] @ 0xfffffea0 │ │ │ │ - stc 0, cr0, [ip, #-352]! @ 0xfffffea0 │ │ │ │ - stc 0, cr0, [r0, #-352] @ 0xfffffea0 │ │ │ │ - bmi.n 3fccf8 >::resize(unsigned int)@@Base+0x118114> │ │ │ │ + stcl 0, cr0, [lr, #352]! @ 0x160 │ │ │ │ + vqadd.s64 q8, q3, q4 │ │ │ │ + stcl 0, cr0, [r4, #352] @ 0x160 │ │ │ │ + mrc 0, 2, r0, cr2, cr8, {2} │ │ │ │ + stc 0, cr0, [r0, #352]! @ 0x160 │ │ │ │ + mrc 0, 3, r0, cr8, cr8, {2} │ │ │ │ + bcs.n 3fcb08 >::resize(unsigned int)@@Base+0x117f24> │ │ │ │ + lsls r6, r2, #1 │ │ │ │ + stcl 0, cr0, [sl, #-352]! @ 0xfffffea0 │ │ │ │ + mrc 0, 7, r0, cr4, cr8, {2} │ │ │ │ + stcl 0, cr0, [r2, #-352] @ 0xfffffea0 │ │ │ │ + bic.w r0, ip, #88 @ 0x58 │ │ │ │ + ldc 0, cr0, [lr, #-352] @ 0xfffffea0 │ │ │ │ + ldc 0, cr0, [r0, #-352]! @ 0xfffffea0 │ │ │ │ + stc 0, cr0, [r4, #-352] @ 0xfffffea0 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0x1000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ sub sp, #28 │ │ │ │ mov r6, r0 │ │ │ │ @@ -1304153,27 +1304153,27 @@ │ │ │ │ add r1, pc │ │ │ │ bl 613cc0 │ │ │ │ movs r0, #1 │ │ │ │ add sp, #28 │ │ │ │ vpop {d8} │ │ │ │ ldmia.w sp!, {r4, r5, r6, r7, r8, r9, sl, fp, pc} │ │ │ │ nop │ │ │ │ - strh r4, [r7, #34] @ 0x22 │ │ │ │ + strh r0, [r0, #36] @ 0x24 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - vshr.s32 q0, q4, #14 │ │ │ │ - vshr.s32 q0, q4, #28 │ │ │ │ - @ instruction: 0xb6a6 │ │ │ │ + vshr.s32 q0, q4, #10 │ │ │ │ + vshr.s32 q0, q4, #24 │ │ │ │ + @ instruction: 0xb6aa │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r4, [r5, #6] │ │ │ │ + ldrb r0, [r6, #6] │ │ │ │ lsls r1, r3, #1 │ │ │ │ - lsls r0, r6, #19 │ │ │ │ + lsls r4, r6, #19 │ │ │ │ lsls r4, r3, #1 │ │ │ │ - mrc 0, 5, r0, cr2, cr8, {2} │ │ │ │ - @ instruction: 0xebe00058 │ │ │ │ - mcr 0, 2, r0, cr4, cr8, {2} │ │ │ │ + mrc 0, 5, r0, cr6, cr8, {2} │ │ │ │ + @ instruction: 0xebe40058 │ │ │ │ + mcr 0, 2, r0, cr8, cr8, {2} │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r2, [pc, #396] @ (3fcff8 >::resize(unsigned int)@@Base+0x118414>) │ │ │ │ sub sp, #24 │ │ │ │ ldr r3, [pc, #396] @ (3fcffc >::resize(unsigned int)@@Base+0x118418>) │ │ │ │ @@ -1304334,43 +1304334,44 @@ │ │ │ │ b.n 3fcee0 >::resize(unsigned int)@@Base+0x1182fc> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ asrs r6, r2, #11 │ │ │ │ lsls r3, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xe99a0058 │ │ │ │ - ldrh r2, [r0, #36] @ 0x24 │ │ │ │ + @ instruction: 0xe99e0058 │ │ │ │ + ldrh r6, [r0, #36] @ 0x24 │ │ │ │ lsls r1, r3, #1 │ │ │ │ - mrc 0, 0, r0, cr0, cr8, {2} │ │ │ │ - mcr 0, 1, r0, cr10, cr8, {2} │ │ │ │ + mrc 0, 0, r0, cr4, cr8, {2} │ │ │ │ + mcr 0, 1, r0, cr14, cr8, {2} │ │ │ │ lsls r5, r4, #6 │ │ │ │ movs r0, r0 │ │ │ │ - strd r0, r0, [lr, #-352]! @ 0x160 │ │ │ │ - movs r6, r5 │ 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cr0, [r6, #-352] @ 0xfffffea0 │ │ │ │ + stcl 0, cr0, [ip, #-352]! @ 0xfffffea0 │ │ │ │ + ldmia.w ip, {r3, r4, r6} │ │ │ │ + vqadd.u16 q8, q6, │ │ │ │ + stmia.w r2, {r3, r4, r6} │ │ │ │ + vqadd.u8 q8, q1, │ │ │ │ + strd r0, r0, [r4], #-352 @ 0x160 │ │ │ │ + vqadd.u32 q0, q1, │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 3fce5c >::resize(unsigned int)@@Base+0x118278> │ │ │ │ mov r3, r0 │ │ │ │ @@ -1304390,17 +1304391,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - b.n 3fd00c >::resize(unsigned int)@@Base+0x118428> │ │ │ │ + b.n 3fd014 >::resize(unsigned int)@@Base+0x118430> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - mrc2 0, 3, r0, cr0, cr5, {2} │ │ │ │ + mrc2 0, 3, r0, cr4, cr5, {2} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ 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│ │ │ + stmia r0!, {r1, r2} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmia r4!, {r2, r7} │ │ │ │ + stmia r4!, {r3, r7} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ittt le │ │ │ │ - lslle r0, r3, #1 │ │ │ │ - ldmiale r7, {r7} │ │ │ │ - lslle r5, r2, #1 │ │ │ │ - ite ls │ │ │ │ + ittt al │ │ │ │ + lslal r0, r3, #1 │ │ │ │ + ldmiaal r7, {r2, r7} │ │ │ │ + lslal r5, r2, #1 │ │ │ │ + it ls │ │ │ │ lslls r0, r3, #1 │ │ │ │ - ldmiahi r7!, {r1, r2, r4, r5} │ │ │ │ + ldmia r7!, {r1, r3, r4, r5} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ite vc │ │ │ │ + it vc │ │ │ │ lslvc r0, r3, #1 │ │ │ │ - ldmiavs r7!, {r1, r2, r4} │ │ │ │ + ldmia r7!, {r1, r3, r4} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - itte mi │ │ │ │ + itet mi │ │ │ │ lslmi r0, r3, #1 │ │ │ │ - ldmiami r6, {r3, r5, r6, r7} │ │ │ │ - lslpl r5, r2, #1 │ │ │ │ - itet ne │ │ │ │ + ldmiapl r6, {r2, r3, r5, r6, r7} │ │ │ │ + lslmi r5, r2, #1 │ │ │ │ + itte ne │ │ │ │ lslne r0, r3, #1 │ │ │ │ - ldmiaeq r6!, {r1, r3, r4, r5, r7} │ │ │ │ - lslne r5, r2, #1 │ │ │ │ - bkpt 0x00f8 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0x008e │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmia r1!, {r1, r2, r3, r5} │ │ │ │ + stmia r1!, {r1, r4, r5} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - pop {r3, r4, r5, r7, pc} │ │ │ │ + pop {r2, r3, r4, r5, r7, pc} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldmia r5!, {r2, r3, r4, r6} │ │ │ │ + ldmia r5, {r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - pop {r2, r3, r4, r7, pc} │ │ │ │ + pop {r5, r7, pc} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldmia r5!, {r6} │ │ │ │ + ldmia r5!, {r2, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r1!, {r3} │ │ │ │ + stmia r1!, {r2, r3} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - pop {r1, r3, r6, pc} │ │ │ │ + pop {r1, r2, r3, r6, pc} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldmia r4!, {r1, r2, r3, r5, r6, r7} │ │ │ │ + ldmia r4, {r1, r4, r5, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r1!, {r1, r3, r5, r6} │ │ │ │ + stmia r1!, {r1, r2, r3, r5, r6} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmia r1!, {r1, r2, r3, r6} │ │ │ │ + stmia r1!, {r1, r4, r6} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmia r0!, {r2, r4, r7} │ │ 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400ed0 >::resize(unsigned int)@@Base+0x11c2ec> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - pop {r1, r4, r5} │ │ │ │ + pop {r1, r2, r4, r5} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - cbnz r0, 400e84 >::resize(unsigned int)@@Base+0x11c2a0> │ │ │ │ + cbnz r4, 400e84 >::resize(unsigned int)@@Base+0x11c2a0> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmia r2!, {r6, r7} │ │ │ │ + stmia r2!, {r2, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbnz r0, 400e86 >::resize(unsigned int)@@Base+0x11c2a2> │ │ │ │ + cbnz r4, 400e86 >::resize(unsigned int)@@Base+0x11c2a2> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stmia r2!, {r1, r2, r5, r7} │ │ │ │ + stmia r2!, {r1, r3, r5, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - hlt 0x0010 │ │ │ │ + hlt 0x0014 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - revsh r6, r3 │ │ │ │ + revsh r2, r4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - add r3, pc, #608 @ (adr r3, 4010e8 >::resize(unsigned int)@@Base+0x11c504>) │ │ │ │ + add r3, pc, #624 @ (adr r3, 4010f8 >::resize(unsigned int)@@Base+0x11c514>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr 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push {r2, r3, r6, r7, lr} │ │ │ │ + push {r4, r6, r7, lr} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - push {r2, r3, r4, r6} │ │ │ │ + push {r5, r6} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xb62c │ │ │ │ + @ instruction: 0xb630 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - push {r1, r2, r5, r6} │ │ │ │ + push {r1, r3, r5, r6} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - push {r1, r3, r4, r5} │ │ │ │ + push {r1, r2, r3, r4, r5} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - pop {r1, r3, r5, r7, pc} │ │ │ │ + pop {r1, r2, r3, r5, r7, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - push {r2, r3, r4} │ │ │ │ + push {r5} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - pop {r2, r3, r7, pc} │ │ │ │ + pop {r4, r7, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbz r6, 401386 >::resize(unsigned int)@@Base+0x11c7a2> │ │ │ │ + push {r1} │ │ │ │ lsls r0, r3, #1 │ │ │ │ - pop {r1, r2, r3, r5, r6, pc} │ │ │ │ + pop {r1, r4, r5, r6, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbz r0, 401388 >::resize(unsigned int)@@Base+0x11c7a4> │ │ │ │ + cbz r4, 401388 >::resize(unsigned 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r5, r2, #1 │ │ │ │ - add r7, sp, #792 @ 0x318 │ │ │ │ + add r7, sp, #808 @ 0x328 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - push {r3, r4, r6, r7, lr} │ │ │ │ + push {r2, r3, r4, r6, r7, lr} │ │ │ │ lsls r5, r2, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 401814 >::resize(unsigned int)@@Base+0x11cc30> │ │ │ │ @@ -1311576,17 +1311576,17 @@ │ │ │ │ ldr r1, [sp, #4] │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ - add r7, sp, #216 @ 0xd8 │ │ │ │ + add r7, sp, #232 @ 0xe8 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - push {r1, r3, r6, lr} │ │ │ │ + push {r1, r2, r3, r6, lr} │ │ │ │ lsls r5, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #36 @ 0x24 │ │ │ │ mov r8, r1 │ │ │ │ @@ -1311749,45 +1311749,45 @@ │ │ │ │ bl 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[sp, #304] @ 0x130 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - str r1, [sp, #288] @ 0x120 │ │ │ │ + str r1, [sp, #304] @ 0x130 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r2, [r2, #60] @ 0x3c │ │ │ │ + ldrh r6, [r2, #60] @ 0x3c │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r1, [sp, #16] │ │ │ │ + str r1, [sp, #32] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - str r0, [sp, #1016] @ 0x3f8 │ │ │ │ + str r1, [sp, #8] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r0, [r1, #58] @ 0x3a │ │ │ │ + ldrh r4, [r1, #58] @ 0x3a │ │ │ │ lsls r5, r2, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4024] @ 0xfb8 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ ldr r4, [pc, #200] @ (4040bc >::resize(unsigned int)@@Base+0x11f4d8>) │ │ │ │ @@ -1315423,27 +1315423,27 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 40404e >::resize(unsigned int)@@Base+0x11f46a> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ add r1, pc, #336 @ (adr r1, 404210 >::resize(unsigned int)@@Base+0x11f62c>) │ │ │ │ lsls r2, r4, #1 │ │ │ │ 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│ bl 1f05c │ │ │ │ ldr r0, [pc, #68] @ (4042e8 >::resize(unsigned int)@@Base+0x11f704>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 40425c >::resize(unsigned int)@@Base+0x11f678> │ │ │ │ nop │ │ │ │ - ldrh r0, [r4, #60] @ 0x3c │ │ │ │ + ldrh r4, [r4, #60] @ 0x3c │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r2, [r0, #54] @ 0x36 │ │ │ │ + ldrh r6, [r0, #54] @ 0x36 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r4, [r1, #40] @ 0x28 │ │ │ │ + ldrh r0, [r2, #40] @ 0x28 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r3, #52] @ 0x34 │ │ │ │ + ldrh r2, [r4, #52] @ 0x34 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r0, [r5, #38] @ 0x26 │ │ │ │ + ldrh r4, [r5, #38] @ 0x26 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r4, [r0, #52] @ 0x34 │ │ │ │ + ldrh r0, [r1, #52] @ 0x34 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r6, [r1, #38] @ 0x26 │ │ │ │ + ldrh r2, [r2, #38] @ 0x26 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r0, [r5, #50] @ 0x32 │ │ │ │ + ldrh r4, [r5, #50] @ 0x32 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r2, [r6, #36] @ 0x24 │ │ │ │ + ldrh r6, [r6, #36] @ 0x24 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r1, #50] @ 0x32 │ │ │ │ + ldrh r2, [r2, #50] @ 0x32 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r0, [r3, #36] @ 0x24 │ │ │ │ + ldrh r4, [r3, #36] @ 0x24 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r2, [r6, #48] @ 0x30 │ │ │ │ + ldrh r6, [r6, #48] @ 0x30 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r4, [r7, #34] @ 0x22 │ │ │ │ + ldrh r0, [r0, #36] @ 0x24 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r0, [r3, #48] @ 0x30 │ │ │ │ + ldrh r4, [r3, #48] @ 0x30 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r2, [r4, #34] @ 0x22 │ │ │ │ + ldrh r6, [r4, #34] @ 0x22 │ │ │ │ lsls r5, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ sub sp, #12 │ │ │ │ mov r5, r3 │ │ │ │ @@ -1315701,19 +1315701,19 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #24] @ (404388 >::resize(unsigned int)@@Base+0x11f7a4>) │ │ │ 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0x26 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r0, [r2, #24] │ │ │ │ + ldrh r4, [r2, #24] │ │ │ │ lsls r5, r2, #1 │ │ │ │ ldr r5, [sp, #280] @ 0x118 │ │ │ │ lsls r2, r4, #1 │ │ │ │ - ldrh r4, [r0, #36] @ 0x24 │ │ │ │ + ldrh r0, [r1, #36] @ 0x24 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r0, [r2, #22] │ │ │ │ + ldrh r4, [r2, #22] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r0, [r1, #34] @ 0x22 │ │ │ │ + ldrh r4, [r1, #34] @ 0x22 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r4, [r2, #20] │ │ │ │ + ldrh r0, [r3, #20] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r5, #32] │ │ │ │ + ldrh r2, [r6, #32] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r2, [r7, #18] │ │ │ │ + ldrh r6, [r7, #18] │ │ │ │ lsls r5, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4048] @ 0xfd0 │ │ │ │ mov r4, r1 │ │ │ │ sub sp, #20 │ │ │ │ @@ -1315938,19 +1315938,19 @@ │ │ │ │ movs r3, #1 │ │ │ │ strh r5, [r0, #0] │ │ │ │ str r3, [r4, #64] @ 0x40 │ │ │ │ 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lsls r0, r3, #1 │ │ │ │ - lsls r2, r1, #9 │ │ │ │ + lsls r6, r1, #9 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stc2l 0, cr0, [r4, #348] @ 0x15c │ │ │ │ - lsls r0, r7, #7 │ │ │ │ + stc2l 0, cr0, [r8, #348] @ 0x15c │ │ │ │ + lsls r4, r7, #7 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r2, r0, #1 │ │ │ │ + lsls r6, r0, #1 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsrs r2, r5, #19 │ │ │ │ + lsrs r6, r5, #19 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r0, r6, #5 │ │ │ │ + lsls r4, r6, #5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - vshr.u32 q0, q2, #6 │ │ │ │ - lsls r2, r1, #5 │ │ │ │ + vshr.u32 q0, q2, #2 │ │ │ │ + lsls r6, r1, #5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - vshr.u16 q0, q2, #12 │ │ │ │ - lsls r6, r2, #2 │ │ │ │ + vshr.u16 q0, q2, #8 │ │ │ │ + lsls r2, r3, #2 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - mcr2 0, 7, r0, cr2, cr4, {2} │ │ │ │ - lsls r4, r7, #1 │ │ │ │ + mcr2 0, 7, r0, cr6, cr4, {2} │ │ │ │ + lsls r0, r0, #2 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - mcr2 0, 6, r0, cr6, cr4, {2} │ │ │ │ - lsrs r2, r1, #11 │ │ │ │ + mcr2 0, 6, r0, cr10, cr4, {2} │ │ │ │ + lsrs r6, r1, #11 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - vshr.u32 q8, , #4 │ │ │ │ - mcr2 0, 2, r0, cr8, cr4, {2} │ │ │ │ - vshr.u32 q0, , #12 │ │ │ │ - mcr2 0, 0, r0, cr0, cr4, {2} │ │ │ │ + movs r0, r0 │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + mcr2 0, 2, r0, cr12, cr4, {2} │ │ │ │ + vshr.u32 q0, , #8 │ │ │ │ + mcr2 0, 0, r0, cr4, cr4, {2} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #0 │ │ │ │ mov.w lr, #65536 @ 0x10000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ sub.w lr, ip, lr │ │ │ │ sub.w ip, ip, #4096 @ 0x1000 │ │ │ │ str.w r0, [ip] │ │ │ │ @@ -1329794,54 +1329795,54 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 40d370 >::resize(unsigned int)@@Base+0x12878c> │ │ │ │ lsrs r0, r1, #29 │ │ │ │ lsls r2, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - udf #64 @ 0x40 │ │ │ │ + udf #68 @ 0x44 │ │ │ │ lsls r4, r2, #1 │ │ │ │ - mrc2 0, 1, r0, cr8, cr7, {2} │ │ │ │ - ldc2l 0, cr0, [r8, #348] @ 0x15c │ │ │ │ - lsrs r2, r3, #4 │ │ │ │ + mrc2 0, 1, r0, cr12, cr7, {2} │ │ │ │ + ldc2l 0, cr0, [ip, #348] @ 0x15c │ │ │ │ + lsrs r6, r3, #4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldc2l 0, cr0, [r8, #348] @ 0x15c │ │ │ │ - vst4.16 {d16-d19}, [lr :64], r7 │ │ │ │ - stc2l 0, cr0, [lr, #-348]! @ 0xfffffea4 │ │ │ │ + ldc2l 0, cr0, [ip, #348] @ 0x15c │ │ │ │ + ldr??.w r0, [r2, r7, lsl #1] │ │ │ │ + ldc2l 0, cr0, [r2, #-348]! @ 0xfffffea4 │ │ │ │ lsrs r4, r1, #23 │ │ │ │ lsls r2, r4, #1 │ │ │ │ - ldc2 0, cr0, [r0, #-348] @ 0xfffffea4 │ │ │ │ - @ instruction: 0xfb5c0054 │ │ │ │ - ldc2l 0, cr0, [r0], {87} @ 0x57 │ │ │ │ - stc2 0, cr0, [r0], #-348 @ 0xfffffea4 │ │ │ │ - lsls r6, r4, #29 │ │ │ │ - lsls r0, r3, #1 │ │ │ │ + ldc2 0, cr0, [r4, #-348] @ 0xfffffea4 │ │ │ │ + @ instruction: 0xfb600054 │ │ │ │ + ldc2l 0, cr0, [r4], {87} @ 0x57 │ │ │ │ stc2 0, cr0, [r4], #-348 @ 0xfffffea4 │ │ │ │ - @ instruction: 0xf79c0057 │ │ │ │ - @ instruction: 0xfbb20057 │ │ │ │ - ldr??.w r0, [ip, #84] @ 0x54 │ │ │ │ - @ instruction: 0xfb260057 │ │ │ │ - lsls r6, r3, #24 │ │ │ │ + lsls r2, r5, #29 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xfab80057 │ │ │ │ - vst4.16 {d0-d3}, [r2 :64], r4 │ │ │ │ - @ instruction: 0xfa9c0057 │ │ │ │ - str??.w r0, [r6, #84] @ 0x54 │ │ │ │ - @ instruction: 0xfa800057 │ │ │ │ - str.w r0, [sl, #84] @ 0x54 │ │ │ │ - ldr??.w r0, [sl, #87] @ 0x57 │ │ │ │ - str.w r0, [r6, r4, lsl #1] │ │ │ │ - vld1.8 @ instruction: 0xf9e00057 │ │ │ │ - strh.w r0, [sl, r4, lsl #1] │ │ │ │ - vst1.8 @ instruction: 0xf9c40057 │ │ │ │ - strb.w r0, [lr, r4, lsl #1] │ │ │ │ - ldrsb.w r0, [r8, #87] @ 0x57 │ │ │ │ - @ instruction: 0xf7e40054 │ │ │ │ - vld4.16 {d16-d19}, [r8 :64], r7 │ │ │ │ - @ instruction: 0xf7b40054 │ │ │ │ + stc2 0, cr0, [r8], #-348 @ 0xfffffea4 │ │ │ │ + @ instruction: 0xf7a00057 │ │ │ │ + @ instruction: 0xfbb60057 │ │ │ │ + @ instruction: 0xfa000054 │ │ │ │ + @ instruction: 0xfb2a0057 │ │ │ │ + lsls r2, r4, #24 │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + @ instruction: 0xfabc0057 │ │ │ │ + vst4.16 {d0-d3}, [r6 :64], r4 │ │ │ │ + @ instruction: 0xfaa00057 │ │ │ │ + str??.w r0, [sl, #84] @ 0x54 │ │ │ │ + @ instruction: 0xfa840057 │ │ │ │ + str.w r0, [lr, #84] @ 0x54 │ │ │ │ + ldr??.w r0, [lr, #87] @ 0x57 │ │ │ │ + str.w r0, [sl, r4, lsl #1] │ │ │ │ + vld1.8 @ instruction: 0xf9e40057 │ │ │ │ + strh.w r0, [lr, r4, lsl #1] │ │ │ │ + vst1.8 @ instruction: 0xf9c80057 │ │ │ │ + ldrb.w r0, [r2, r4, lsl #1] │ │ │ │ + ldrsb.w r0, [ip, #87] @ 0x57 │ │ │ │ + @ instruction: 0xf7e80054 │ │ │ │ + vld4.16 {d16-d19}, [ip :64], r7 │ │ │ │ + @ instruction: 0xf7b80054 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #0 │ │ │ │ mov.w lr, #65536 @ 0x10000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ sub.w lr, ip, lr │ │ │ │ sub.w ip, ip, #4096 @ 0x1000 │ │ │ │ @@ -1330200,43 +1330201,43 @@ │ │ │ │ str r3, [r6, #72] @ 0x48 │ │ │ │ b.n 40da9a >::resize(unsigned int)@@Base+0x128eb6> │ │ │ │ ... │ │ │ │ lsrs r6, r3, #4 │ │ │ │ lsls r2, r4, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - lsls r0, r5, #2 │ │ │ │ + lsls r4, r5, #2 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r0, r2, #18 │ │ │ │ + lsls r4, r2, #18 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf7b60057 │ │ │ │ - lsls r2, r4, #13 │ │ │ │ + @ instruction: 0xf7ba0057 │ │ │ │ + lsls r6, r4, #13 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r6, r0, #13 │ │ │ │ + lsls r2, r1, #13 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf6560057 │ │ │ │ - @ instruction: 0xf4a20054 │ │ │ │ - @ instruction: 0xf63e0057 │ │ │ │ - eor.w r0, sl, #13893632 @ 0xd40000 │ │ │ │ - lsls r0, r1, #7 │ │ │ │ + @ instruction: 0xf65a0057 │ │ │ │ + @ instruction: 0xf4a60054 │ │ │ │ + movw r0, #10327 @ 0x2857 │ │ │ │ + eor.w r0, lr, #13893632 @ 0xd40000 │ │ │ │ + lsls r4, r1, #7 │ │ │ │ lsls r0, r3, #1 │ │ │ │ lsls r0, r4, #26 │ │ │ │ lsls r2, r4, #1 │ │ │ │ - lsls r6, r4, #5 │ │ │ │ + lsls r2, r5, #5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r0, r7, #5 │ │ │ │ + lsls r4, r7, #5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - sbcs.w r0, lr, #14090240 @ 0xd70000 │ │ │ │ - lsls r6, r5, #8 │ │ │ │ + @ instruction: 0xf5820057 │ │ │ │ + lsls r2, r6, #8 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf5860057 │ │ │ │ - add.w r0, r0, #87 @ 0x57 │ │ │ │ - lsls r0, r7, #5 │ │ │ │ + @ instruction: 0xf58a0057 │ │ │ │ + add.w r0, r4, #87 @ 0x57 │ │ │ │ + lsls r4, r7, #5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r0, r1, #4 │ │ │ │ + lsls r4, r1, #4 │ │ │ │ lsls r0, r3, #1 │ │ │ │ ldrb.w r3, [r8, #1] │ │ │ │ cmp r3, #105 @ 0x69 │ │ │ │ bne.n 40db2c >::resize(unsigned int)@@Base+0x128f48> │ │ │ │ ldrb.w r3, [r8, #2] │ │ │ │ subs r3, #110 @ 0x6e │ │ │ │ bne.w 40db2c >::resize(unsigned int)@@Base+0x128f48> │ │ │ │ @@ -1330681,40 +1330682,41 @@ │ │ │ │ b.n 40dcc6 >::resize(unsigned int)@@Base+0x1290e2> │ │ │ │ nop.w │ │ │ │ ldr r7, [sp, #184] @ 0xb8 │ │ │ │ add r2, pc, #540 @ (adr r2, 40e358 >::resize(unsigned int)@@Base+0x129774>) │ │ │ │ cmp r6, r5 │ │ │ │ strb r5, [r7, r1] │ │ │ │ ... │ │ │ │ - orn r0, r2, #14090240 @ 0xd70000 │ │ │ │ - ubfx r0, sl, #1, #24 │ │ │ │ - vqadd.u8 q0, q7, │ │ │ │ + orn r0, r6, #14090240 @ 0xd70000 │ │ │ │ ubfx r0, lr, #1, #24 │ │ │ │ - vqadd.s8 q8, q3, │ │ │ │ - bfi r0, r8, #1, #23 │ │ │ │ - vshr.u32 q8, , #8 │ │ │ │ - vshr.u32 q8, , #2 │ │ │ │ - @ instruction: 0xf3120057 │ │ │ │ - rsb r0, ip, #87 @ 0x57 │ │ │ │ - @ instruction: 0xf19c0057 │ │ │ │ - sbcs.w r0, r0, #87 @ 0x57 │ │ │ │ - adcs.w r0, r6, #87 @ 0x57 │ │ │ │ - @ instruction: 0xf1280057 │ │ │ │ - ldc2l 0, cr0, [r6, #348] @ 0x15c │ │ │ │ - adds.w r0, r2, #87 @ 0x57 │ │ │ │ - vqadd.s16 q8, q6, q2 │ │ │ │ - @ instruction: 0xf0f20057 │ │ │ │ - vqadd.s64 q0, q6, q2 │ │ │ │ - @ instruction: 0xf0d80057 │ │ │ │ - vqadd.s32 q0, q1, q2 │ │ │ │ - eors.w r0, lr, #87 @ 0x57 │ │ │ │ - orr.w r0, r2, #87 @ 0x57 │ │ │ │ - mcr 0, 4, r0, cr12, cr4, {2} │ │ │ │ - bic.w r0, r2, #87 @ 0x57 │ │ │ │ - mcr 0, 3, r0, cr12, cr4, {2} │ │ │ │ + vqadd.u16 q0, q1, │ │ │ │ + @ instruction: 0xf3d20057 │ │ │ │ + vqadd.s8 q8, q5, │ │ │ │ + bfi r0, ip, #1, #23 │ │ │ │ + vshr.u32 q8, , #4 │ │ │ │ + movs r2, r0 │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + @ instruction: 0xf3160057 │ │ │ │ + rsbs r0, r0, #87 @ 0x57 │ │ │ │ + sub.w r0, r0, #87 @ 0x57 │ │ │ │ + sbcs.w r0, r4, #87 @ 0x57 │ │ │ │ + adcs.w r0, sl, #87 @ 0x57 │ │ │ │ + @ instruction: 0xf12c0057 │ │ │ │ + ldc2l 0, cr0, [sl, #348] @ 0x15c │ │ │ │ + adds.w r0, r6, #87 @ 0x57 │ │ │ │ + vqadd.s32 q8, q0, q2 │ │ │ │ + @ instruction: 0xf0f60057 │ │ │ │ + vqadd.s8 q8, q0, q2 │ │ │ │ + @ instruction: 0xf0dc0057 │ │ │ │ + vqadd.s32 q0, q3, q2 │ │ │ │ + @ instruction: 0xf0a20057 │ │ │ │ + orr.w r0, r6, #87 @ 0x57 │ │ │ │ + mrc 0, 4, r0, cr0, cr4, {2} │ │ │ │ + bic.w r0, r6, #87 @ 0x57 │ │ │ │ + mrc 0, 3, r0, cr0, cr4, {2} │ │ │ │ ldrb.w r3, [r8] │ │ │ │ cmp r3, #44 @ 0x2c │ │ │ │ bne.w 40dcd6 >::resize(unsigned int)@@Base+0x1290f2> │ │ │ │ sub.w r2, r5, #36 @ 0x24 │ │ │ │ movs r3, #10 │ │ │ │ mov r1, r6 │ │ │ │ str r3, [sp, #0] │ │ │ │ @@ -1331188,58 +1331190,58 @@ │ │ │ │ vmov.f64 d7, #112 @ 0x3f800000 1.0 │ │ │ │ vsub.f64 d7, d8, d7 │ │ │ │ vmov.f64 d8, d10 │ │ │ │ vmov.f64 d9, d7 │ │ │ │ b.n 40e55c >::resize(unsigned int)@@Base+0x129978> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldr??.w r0, [r0, #87] @ 0x57 │ │ │ │ - @ instruction: 0xfb260057 │ │ │ │ - mrc 0, 1, r0, cr6, cr7, {2} │ │ │ │ - stc 0, cr0, [r0], {84} @ 0x54 │ │ │ │ - stcl 0, cr0, [r4, #348]! @ 0x15c │ │ │ │ - stc 0, cr0, [ip], #-336 @ 0xfffffeb0 │ │ │ │ - stc 0, cr0, [r0, #348]! @ 0x15c │ │ │ │ - @ instruction: 0xebe80054 │ │ │ │ - stcl 0, cr0, [ip, #-348]! @ 0xfffffea4 │ │ │ │ - subs.w r0, r8, r4, lsr #1 │ │ │ │ - ldcl 0, cr0, [r8], #348 @ 0x15c │ │ │ │ - adc.w r0, r4, #14090240 @ 0xd70000 │ │ │ │ - stc 0, cr0, [r0, #-348] @ 0xfffffea4 │ │ │ │ - ldrd r0, r0, [sl], #-348 @ 0x15c │ │ │ │ - ldc 0, cr0, [ip], #348 @ 0x15c │ │ │ │ - add.w r0, r6, r4, lsr #1 │ │ │ │ - ldc 0, cr0, [lr], {87} @ 0x57 │ │ │ │ - @ instruction: 0xeaea0054 │ │ │ │ - ldc 0, cr0, [r0], {87} @ 0x57 │ │ │ │ - orrs.w r0, ip, r4, lsr #1 │ │ │ │ - @ instruction: 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0x57 │ │ │ │ + orn r0, r0, r4, lsr #1 │ │ │ │ + @ instruction: 0xebfa0057 │ │ │ │ + orr.w r0, r6, r4, lsr #1 │ │ │ │ + sub.w r0, r6, r7, lsr #1 │ │ │ │ + ldrd r0, r0, [r2, #336]! @ 0x150 │ │ │ │ + @ instruction: 0xeb8c0057 │ │ │ │ + ldrd r0, r0, [r6, #336] @ 0x150 │ │ │ │ + lsls r0, r1, #17 │ │ │ │ lsls r2, r3, #1 │ │ │ │ - adds.w r0, ip, r7, lsr #1 │ │ │ │ - strd r0, r0, [r8, #-336]! @ 0x150 │ │ │ │ - add.w r0, r0, r7, lsr #1 │ │ │ │ - strd r0, r0, [sl, #-336] @ 0x150 │ │ │ │ - eor.w r0, r4, r7, lsr #1 │ │ │ │ - @ instruction: 0xe8d00054 │ │ │ │ - orn r0, ip, r7, lsr #1 │ │ │ │ - ldmia.w r6!, {r2, r4, r6} │ │ │ │ - str r0, [r0, #84] @ 0x54 │ │ │ │ + @ instruction: 0xeb200057 │ │ │ │ + strd r0, r0, [ip, #-336]! @ 0x150 │ │ │ │ + add.w r0, r4, r7, lsr #1 │ │ │ │ + strd r0, r0, [lr, #-336] @ 0x150 │ │ │ │ + eor.w r0, r8, r7, lsr #1 │ │ │ │ + @ instruction: 0xe8d40054 │ │ │ │ + orns r0, r0, r7, lsr #1 │ │ │ │ + ldmia.w sl!, {r2, r4, r6} │ │ │ │ + str r4, [r0, #84] @ 0x54 │ │ │ │ lsls r4, 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#1 │ │ │ │ - adds r4, r2, #0 │ │ │ │ + adds r0, r3, #0 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r2, r3, #2 │ │ │ │ + lsls r6, r3, #2 │ │ │ │ lsls r4, r2, #1 │ │ │ │ - movs r1, #4 │ │ │ │ + movs r1, #8 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - subs r4, r6, r1 │ │ │ │ + subs r0, r7, r1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc2 0, 7, r0, cr12, cr3, {2} │ │ │ │ - subs r0, r3, r1 │ │ │ │ + vqadd.u8 q0, q0, │ │ │ │ + subs r4, r3, r1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 7, r0, cr0, cr3, {2} │ │ │ │ - subs r0, r0, r1 │ │ │ │ + mcr2 0, 7, r0, cr4, cr3, {2} │ │ │ │ + subs r4, r0, r1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 6, r0, cr6, cr3, {2} │ │ │ │ - movs r4, #184 @ 0xb8 │ │ │ │ + mcr2 0, 6, r0, cr10, cr3, {2} │ │ │ │ + movs r4, #188 @ 0xbc │ │ │ │ lsls r7, r2, #1 │ │ │ │ - adds r2, r6, r7 │ │ │ │ + adds r6, r6, r7 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc2 0, 3, r0, cr10, cr3, {2} │ │ │ │ - adds r2, r2, r7 │ │ │ │ + mrc2 0, 3, r0, cr14, cr3, {2} │ │ │ │ + adds r6, r2, r7 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc2 0, 2, r0, cr10, cr3, {2} │ │ │ │ - adds r4, r0, r6 │ │ │ │ + mrc2 0, 2, r0, cr14, cr3, {2} │ │ │ │ + adds r0, r1, r6 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mcr2 0, 0, r0, cr12, cr3, {2} │ │ │ │ - adds r4, r4, r5 │ │ │ │ + mrc2 0, 0, r0, cr0, cr3, {2} │ │ │ │ + adds r0, r5, r5 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - stc2l 0, cr0, [ip, #332]! @ 0x14c │ │ │ │ - movs r4, #22 │ │ │ │ + ldc2l 0, cr0, [r0, #332]! @ 0x14c │ │ │ │ + movs r4, #26 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - @ instruction: 0xfb260056 │ │ │ │ - str r0, [r2, #112] @ 0x70 │ │ │ │ + @ instruction: 0xfb2a0056 │ │ │ │ + str r4, [r2, #112] @ 0x70 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r6, r2, #1 │ │ │ │ + subs r2, r3, #1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ cmp r2, #62 @ 0x3e │ │ │ │ bne.n 41d320 >::resize(unsigned int)@@Base+0x13873c> │ │ │ │ ldrb r2, [r3, #1] │ │ │ │ cmp r2, #0 │ │ │ │ beq.w 41d1ae >::resize(unsigned int)@@Base+0x1385ca> │ │ │ │ ldr.w r1, [pc, #1240] @ 41d7fc >::resize(unsigned int)@@Base+0x138c18> │ │ │ │ @@ -1353957,59 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#1 │ │ │ │ - asrs r0, r6, #14 │ │ │ │ + asrs r4, r6, #14 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsrs r0, r7, #18 │ │ │ │ + lsrs r4, r7, #18 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r2, r1, #19 │ │ │ │ + lsls r6, r1, #19 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - cbnz r2, 41ebfc >::resize(unsigned int)@@Base+0x13a018> │ │ │ │ + cbnz r6, 41ebfc >::resize(unsigned int)@@Base+0x13a018> │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf6820053 │ │ │ │ - movs r1, #66 @ 0x42 │ │ │ │ + @ instruction: 0xf6860053 │ │ │ │ + movs r1, #70 @ 0x46 │ │ │ │ lsls r4, r2, #1 │ │ │ │ - stmia r5!, {r2, r3} │ │ │ │ + stmia r5!, {r4} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - stmia r5!, {} │ │ │ │ + stmia r5!, {r2} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - lsls r6, r0, #27 │ │ │ │ + lsls r2, r1, #27 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - str r2, [r5, #52] @ 0x34 │ │ │ │ + str r6, [r5, #52] @ 0x34 │ │ │ │ lsls r4, r2, #1 │ │ │ │ - lsls r6, r7, #11 │ │ │ │ + lsls r2, r0, #12 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 41eaf8 >::resize(unsigned int)@@Base+0x139f14> │ │ │ │ + b.n 41eb00 >::resize(unsigned int)@@Base+0x139f1c> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - lsls r2, r1, #11 │ │ │ │ + lsls r6, r1, #11 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 41ea98 >::resize(unsigned int)@@Base+0x139eb4> │ │ │ │ + b.n 41eaa0 >::resize(unsigned int)@@Base+0x139ebc> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - asrs r6, r7, #4 │ │ │ │ + asrs r2, r0, #5 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r0, r6, #8 │ │ │ │ + lsls r4, r6, #8 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 41e974 >::resize(unsigned int)@@Base+0x139d90> │ │ │ │ + b.n 41e97c >::resize(unsigned int)@@Base+0x139d98> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - lsls r4, r2, #7 │ │ │ │ + lsls r0, r3, #7 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 41e8c4 >::resize(unsigned int)@@Base+0x139ce0> │ │ │ │ + b.n 41e8cc >::resize(unsigned int)@@Base+0x139ce8> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - strb r2, [r2, #16] │ │ │ │ + strb r6, [r2, #16] │ │ │ │ lsls r4, r2, #1 │ │ │ │ - lsls r2, r7, #5 │ │ │ │ + lsls r6, r7, #5 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsls r2, r0, #2 │ │ │ │ + lsls r6, r0, #2 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 41e630 >::resize(unsigned int)@@Base+0x139a4c> │ │ │ │ + b.n 41e638 >::resize(unsigned int)@@Base+0x139a54> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - movs r2, r6 │ │ │ │ + movs r6, r6 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 41e598 >::resize(unsigned int)@@Base+0x1399b4> │ │ │ │ + b.n 41e5a0 >::resize(unsigned int)@@Base+0x1399bc> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - vshr.u16 q8, q3, #12 │ │ │ │ - vqadd.u64 q0, q6, q3 │ │ │ │ + vshr.u16 q8, q3, #8 │ │ │ │ + vqadd.u8 q8, q0, q3 │ │ │ │ ldr r1, [pc, #992] @ (41f010 >::resize(unsigned int)@@Base+0x13a42c>) │ │ │ │ mov r0, r5 │ │ │ │ add r1, pc │ │ │ │ blx 16f38 │ │ │ │ mov sl, r0 │ │ │ │ cmp r0, #0 │ │ │ │ beq.w 41ef28 >::resize(unsigned int)@@Base+0x13a344> │ │ │ │ @@ -1356135,49 +1356137,49 @@ │ │ │ │ ldr r0, [pc, #120] @ (41f070 >::resize(unsigned int)@@Base+0x13a48c>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 41e386 >::resize(unsigned int)@@Base+0x1397a2> │ │ │ │ nop │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - b.n 41ec04 >::resize(unsigned int)@@Base+0x13a020> │ │ │ │ + b.n 41ec0c >::resize(unsigned int)@@Base+0x13a028> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - lsrs r2, r5, #4 │ │ │ │ + lsrs r6, r5, #4 │ │ │ │ lsls r4, r2, #1 │ │ │ │ - cmp r2, #82 @ 0x52 │ │ │ │ + cmp r2, #86 @ 0x56 │ │ │ │ lsls r4, r2, #1 │ │ │ │ - ldc2l 0, cr0, [r2, #344] @ 0x158 │ │ │ │ - subs r2, r2, r5 │ │ │ │ + ldc2l 0, cr0, [r6, #344] @ 0x158 │ │ │ │ + subs r6, r2, r5 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - stc2l 0, cr0, [lr], #344 @ 0x158 │ │ │ │ - b.n 41f318 >::resize(unsigned int)@@Base+0x13a734> │ │ │ │ + ldc2l 0, cr0, [r2], #344 @ 0x158 │ │ │ │ + b.n 41f320 >::resize(unsigned int)@@Base+0x13a73c> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldc2l 0, cr0, [r4], {86} @ 0x56 │ │ │ │ - b.n 41f2ec >::resize(unsigned int)@@Base+0x13a708> │ │ │ │ + ldc2l 0, cr0, [r8], {86} @ 0x56 │ │ │ │ + b.n 41f2f4 >::resize(unsigned int)@@Base+0x13a710> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - stc2 0, cr0, [r0], {86} @ 0x56 │ │ │ │ + stc2 0, cr0, [r4], {86} @ 0x56 │ │ │ │ ldr r1, [r5, #104] @ 0x68 │ │ │ │ @ instruction: 0xffff6e93 │ │ │ │ @ instruction: 0xffff6e89 │ │ │ │ - vcvt.f16.u16 d31, d0, #1 │ │ │ │ + vcvt.f16.u16 d31, d4, #1 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - b.n 41f17c >::resize(unsigned int)@@Base+0x13a598> │ │ │ │ + b.n 41f184 >::resize(unsigned int)@@Base+0x13a5a0> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xfbea0056 │ │ │ │ - ldc2 0, cr0, [r8], #-344 @ 0xfffffea8 │ │ │ │ - ldrb r4, [r5, #10] │ │ │ │ + @ instruction: 0xfbee0056 │ │ │ │ + ldc2 0, cr0, [ip], #-344 @ 0xfffffea8 │ │ │ │ + ldrb r0, [r6, #10] │ │ │ │ lsls r4, r2, #1 │ │ │ │ - pop {r2, r7, pc} │ │ │ │ + pop {r3, r7, pc} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xfad20056 │ │ │ │ - @ instruction: 0xfb200056 │ │ │ │ - @ instruction: 0xfaac0056 │ │ │ │ - @ instruction: 0xfafa0056 │ │ │ │ - @ instruction: 0xfa860056 │ │ │ │ - @ instruction: 0xfad40056 │ │ │ │ + @ instruction: 0xfad60056 │ │ │ │ + @ instruction: 0xfb240056 │ │ │ │ + @ instruction: 0xfab00056 │ │ │ │ + @ instruction: 0xfafe0056 │ │ │ │ + @ instruction: 0xfa8a0056 │ │ │ │ + @ instruction: 0xfad80056 │ │ │ │ ldr.w r1, [pc, #2008] @ 41f850 >::resize(unsigned int)@@Base+0x13ac6c> │ │ │ │ mov r0, r5 │ │ │ │ add r1, pc │ │ │ │ blx 16f38 │ │ │ │ cmp r0, #0 │ │ │ │ bne.w 41f40e >::resize(unsigned int)@@Base+0x13a82a> │ │ │ │ mov r1, r4 │ │ │ │ @@ -1356888,89 +1356890,89 @@ │ │ │ │ ldr r0, [pc, #204] @ (41f904 >::resize(unsigned int)@@Base+0x13ad20>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 41dffe >::resize(unsigned int)@@Base+0x13941a> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - str r3, [sp, #152] @ 0x98 │ │ │ │ + str r3, [sp, #168] @ 0xa8 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldrb r2, [r3, r6] │ │ │ │ + ldrb r6, [r3, r6] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - asrs r6, r5, #2 │ │ │ │ + asrs r2, r6, #2 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldr??.w r0, [sl, r6, lsl #1] │ │ │ │ - ble.n 41f860 >::resize(unsigned int)@@Base+0x13ac7c> │ │ │ │ + ldr??.w r0, [lr, r6, lsl #1] │ │ │ │ + udf #2 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - lsls r4, r2, #29 │ │ │ │ + lsls r0, r3, #29 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldmia r3!, {r2, r5, r6, r7} │ │ │ │ + ldmia r3, {r3, r5, r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - b.n 41fa7c >::resize(unsigned int)@@Base+0x13ae98> │ │ │ │ + b.n 41fa84 >::resize(unsigned int)@@Base+0x13aea0> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh.w r0, [r6, r6, lsl #1] │ │ │ │ - bgt.n 41f7f0 >::resize(unsigned int)@@Base+0x13ac0c> │ │ │ │ + ldrh.w r0, [sl, r6, lsl #1] │ │ │ │ + bgt.n 41f7f8 >::resize(unsigned int)@@Base+0x13ac14> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf7d20056 │ │ │ │ - bgt.n 41f930 >::resize(unsigned int)@@Base+0x13ad4c> │ │ │ │ + @ instruction: 0xf7d60056 │ │ │ │ + bgt.n 41f938 >::resize(unsigned int)@@Base+0x13ad54> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf7b20056 │ │ │ │ - bgt.n 41f8f8 >::resize(unsigned int)@@Base+0x13ad14> │ │ │ │ + @ instruction: 0xf7b60056 │ │ │ │ + bgt.n 41f900 >::resize(unsigned int)@@Base+0x13ad1c> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - cbnz r0, 41f8b8 >::resize(unsigned int)@@Base+0x13acd4> │ │ │ │ + cbnz r4, 41f8b8 >::resize(unsigned int)@@Base+0x13acd4> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf7240056 │ │ │ │ - lsls r2, r4, #22 │ │ │ │ + @ instruction: 0xf7280056 │ │ │ │ + lsls r6, r4, #22 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldmia r1, {r1, r2, r5, r6, r7} │ │ │ │ + ldmia r1, {r1, r3, r5, r6, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - svc 8 │ │ │ │ + svc 12 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldmia r1, {r1, r2, r3, r4, r5, r6} │ │ │ │ + ldmia r1, {r1, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldmia r1, {r1, r2, r5, r7} │ │ │ │ + ldmia r1, {r1, r3, r5, r7} │ │ │ │ lsls r6, r2, #1 │ │ │ │ - udf #200 @ 0xc8 │ │ │ │ + udf #204 @ 0xcc │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r7, [sp, #384] @ 0x180 │ │ │ │ + str r7, [sp, #400] @ 0x190 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - str r6, [sp, #1008] @ 0x3f0 │ │ │ │ + str r7, [sp, #0] │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf4d20056 │ │ │ │ - bls.n 41f96c >::resize(unsigned int)@@Base+0x13ad88> │ │ │ │ + @ instruction: 0xf4d60056 │ │ │ │ + bls.n 41f974 >::resize(unsigned int)@@Base+0x13ad90> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - add r0, pc, #552 @ (adr r0, 41fae4 >::resize(unsigned int)@@Base+0x13af00>) │ │ │ │ + add r0, pc, #568 @ (adr r0, 41faf4 >::resize(unsigned int)@@Base+0x13af10>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xead40056 │ │ │ │ - add r0, pc, #208 @ (adr r0, 41f994 >::resize(unsigned int)@@Base+0x13adb0>) │ │ │ │ + @ instruction: 0xead80056 │ │ │ │ + add r0, pc, #224 @ (adr r0, 41f9a4 >::resize(unsigned int)@@Base+0x13adc0>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - eor.w r0, r2, r6, lsr #1 │ │ │ │ - and.w r0, r8, #14024704 @ 0xd60000 │ │ │ │ - bhi.n 41f7ec >::resize(unsigned int)@@Base+0x13ac08> │ │ │ │ + eor.w r0, r6, r6, lsr #1 │ │ │ │ + and.w r0, ip, #14024704 @ 0xd60000 │ │ │ │ + bhi.n 41f7f4 >::resize(unsigned int)@@Base+0x13ac10> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - add r1, sp, #400 @ 0x190 │ │ │ │ + add r1, sp, #416 @ 0x1a0 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r2, r6, #9 │ │ │ │ + lsls r6, r6, #9 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - @ instruction: 0xf3980056 │ │ │ │ - bics r0, r5 │ │ │ │ + @ instruction: 0xf39c0056 │ │ │ │ + bics r4, r5 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xf2de0056 │ │ │ │ - movt r0, #57430 @ 0xe056 │ │ │ │ - bvc.n 41f994 >::resize(unsigned int)@@Base+0x13adb0> │ │ │ │ - lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf2900056 │ │ │ │ - @ instruction: 0xf27e0056 │ │ │ │ - bvc.n 41f904 >::resize(unsigned int)@@Base+0x13ad20> │ │ │ │ + @ instruction: 0xf2e20056 │ │ │ │ + @ instruction: 0xf2d20056 │ │ │ │ + bvc.n 41f99c >::resize(unsigned int)@@Base+0x13adb8> │ │ │ │ + lsls r3, r2, #1 │ │ │ │ + @ instruction: 0xf2940056 │ │ │ │ + @ instruction: 0xf2820056 │ │ │ │ + bvc.n 41f90c >::resize(unsigned int)@@Base+0x13ad28> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf2640056 │ │ │ │ - bvs.n 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int)@@Base+0x13b150> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xf1380056 │ │ │ │ - bpl.n 41fcdc >::resize(unsigned int)@@Base+0x13b0f8> │ │ │ │ + @ instruction: 0xf13c0056 │ │ │ │ + bpl.n 41fce4 >::resize(unsigned int)@@Base+0x13b100> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - orns r0, sl, #86 @ 0x56 │ │ │ │ - vshr.u16 q0, q3, #4 │ │ │ │ - lsls r2, r7 │ │ │ │ + orns r0, lr, #86 @ 0x56 │ │ │ │ + vshr.u32 q0, q3, #32 │ │ │ │ + lsls r6, r7 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r2, [r1, r5] │ │ │ │ + strh r6, [r1, r5] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - mcr 0, 7, r0, cr10, cr6, {2} │ │ │ │ - bcc.n 41fe5c >::resize(unsigned int)@@Base+0x13b278> │ │ │ │ + mcr 0, 7, r0, cr14, cr6, {2} │ │ │ │ + bcc.n 41fe64 >::resize(unsigned int)@@Base+0x13b280> │ │ │ │ lsls r3, r2, #1 │ │ │ │ - mrc 0, 6, r0, cr2, cr6, {2} │ │ │ │ - bcc.n 41fe34 >::resize(unsigned int)@@Base+0x13b250> │ │ │ │ + mrc 0, 6, r0, cr6, cr6, {2} │ │ │ │ + bcc.n 41fe3c >::resize(unsigned int)@@Base+0x13b258> │ │ │ │ lsls r3, r2, #1 │ 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>::resize(unsigned int)@@Base+0x13b728>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 41e386 >::resize(unsigned int)@@Base+0x1397a2> │ │ │ │ nop │ │ │ │ ... │ │ │ │ - stc 0, cr0, [r0], #344 @ 0x158 │ │ │ │ - stcl 0, cr0, [ip], #344 @ 0x158 │ │ │ │ - mrrc 0, 5, r0, r4, cr6 │ │ │ │ - beq.n 420248 >::resize(unsigned int)@@Base+0x13b664> │ │ │ │ - lsls r3, r2, #1 │ │ │ │ - stc 0, cr0, [r4], #-344 @ 0xfffffea8 │ │ │ │ - beq.n 4201f4 >::resize(unsigned int)@@Base+0x13b610> │ │ │ │ - lsls r3, r2, #1 │ │ │ │ - rsbs r0, ip, r6, lsr #1 │ │ │ │ - rsb r0, sl, r6, lsr #1 │ │ │ │ - beq.n 42034c >::resize(unsigned int)@@Base+0x13b768> │ │ │ │ - lsls r3, r2, #1 │ │ │ │ - sub.w r0, lr, r6, lsr #1 │ │ │ │ - beq.n 42031c >::resize(unsigned int)@@Base+0x13b738> │ │ │ │ - lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xface0056 │ │ │ │ - add r0, pc, #768 @ (adr r0, 4205bc >::resize(unsigned int)@@Base+0x13b9d8>) │ │ │ │ - lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xfac40056 │ │ │ │ - @ instruction: 0xfab20056 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>::resize(unsigned int)@@Base+0x13b71c>) │ │ │ │ + lsls r0, r3, #1 │ │ │ │ + bx r2 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - vst1.8 @ instruction: 0xf9c60056 │ │ │ │ - @ instruction: 0xf2580053 │ │ │ │ - ldr r7, [sp, #608] @ 0x260 │ │ │ │ + vst1.8 @ instruction: 0xf9ca0056 │ │ │ │ + @ instruction: 0xf25c0053 │ │ │ │ + ldr r7, [sp, #624] @ 0x270 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - vld1.8 @ instruction: 0xf9a20056 │ │ │ │ - ldr r7, [sp, #360] @ 0x168 │ │ │ │ + vld1.8 @ instruction: 0xf9a60056 │ │ │ │ + ldr r7, [sp, #376] @ 0x178 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - @ instruction: 0xf13c0056 │ │ │ │ - add r3, sp, #968 @ 0x3c8 │ │ │ │ + adc.w r0, r0, #86 @ 0x56 │ │ │ │ + add r3, sp, #984 @ 0x3d8 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldr.w r0, [r8, #86] @ 0x56 │ │ │ │ - ldr r6, [sp, #680] @ 0x2a8 │ │ │ │ + ldr.w r0, [ip, #86] @ 0x56 │ │ │ │ + ldr r6, [sp, #696] @ 0x2b8 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - eor.w r0, ip, #86 @ 0x56 │ │ │ │ - add r3, sp, #280 @ 0x118 │ │ │ │ + eors.w r0, r0, #86 @ 0x56 │ │ │ │ + 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r6, r2, #1 │ │ │ │ - @ instruction: 0xf4b20056 │ │ │ │ - add r7, pc, #104 @ (adr r7, 420b54 >::resize(unsigned int)@@Base+0x13bf70>) │ │ │ │ + @ instruction: 0xf4b60056 │ │ │ │ + add r7, pc, #120 @ (adr r7, 420b64 >::resize(unsigned int)@@Base+0x13bf80>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - eor.w r0, ip, #14024704 @ 0xd60000 │ │ │ │ - ldr r2, [sp, #160] @ 0xa0 │ │ │ │ + eors.w r0, r0, #14024704 @ 0xd60000 │ │ │ │ + ldr r2, [sp, #176] @ 0xb0 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldr r1, [sp, #840] @ 0x348 │ │ │ │ + ldr r1, [sp, #856] @ 0x358 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - add r6, pc, #264 @ (adr r6, 420c04 >::resize(unsigned int)@@Base+0x13c020>) │ │ │ │ + add r6, pc, #280 @ (adr r6, 420c14 >::resize(unsigned int)@@Base+0x13c030>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - usat r0, #22, r4, asr #1 │ │ │ │ - ldr r1, [sp, #440] @ 0x1b8 │ │ │ │ + usat r0, #22, r8, asr #1 │ │ │ │ + ldr r1, [sp, #456] @ 0x1c8 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldr r1, [sp, #400] @ 0x190 │ │ │ │ + ldr r1, [sp, #416] @ 0x1a0 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - lsls r0, r0 │ │ │ │ + lsls r4, r0 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - @ instruction: 0xf2de0056 │ │ │ │ - @ instruction: 0xf2900056 │ │ │ │ - @ instruction: 0xeb220053 │ │ │ │ - @ instruction: 0xf2860056 │ │ │ │ - b.n 4210e0 >::resize(unsigned int)@@Base+0x13c4fc> │ │ │ │ + @ instruction: 0xf2e20056 │ │ │ │ + @ instruction: 0xf2940056 │ │ │ │ + @ instruction: 0xeb260053 │ │ │ │ + @ instruction: 0xf28a0056 │ │ │ │ + b.n 4210e8 >::resize(unsigned int)@@Base+0x13c504> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r7!, {r3, r5, r6} │ │ │ │ + stmia r7!, {r2, r3, r5, r6} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 4210ac >::resize(unsigned int)@@Base+0x13c4c8> │ │ │ │ + b.n 4210b4 >::resize(unsigned int)@@Base+0x13c4d0> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r7!, {r1, r3, r6} │ │ │ │ + stmia r7!, {r1, r2, r3, r6} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 421080 >::resize(unsigned int)@@Base+0x13c49c> │ │ │ │ + b.n 421088 >::resize(unsigned int)@@Base+0x13c4a4> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r7!, {r1, r2, r3, r5} │ │ │ │ + stmia r7!, {r1, r4, r5} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 421048 >::resize(unsigned int)@@Base+0x13c464> │ │ │ │ + b.n 421050 >::resize(unsigned int)@@Base+0x13c46c> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r7!, {r1, r2, r3} │ │ │ │ + stmia r7!, {r1, r4} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 421018 >::resize(unsigned int)@@Base+0x13c434> │ │ │ │ + b.n 421020 >::resize(unsigned int)@@Base+0x13c43c> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - b.n 4210b8 >::resize(unsigned int)@@Base+0x13c4d4> │ │ │ │ + b.n 4210c0 >::resize(unsigned int)@@Base+0x13c4dc> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - b.n 420f88 >::resize(unsigned int)@@Base+0x13c3a4> │ │ │ │ + b.n 420f90 >::resize(unsigned int)@@Base+0x13c3ac> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - sbcs.w r0, r4, #86 @ 0x56 │ │ │ │ - b.n 420f28 >::resize(unsigned int)@@Base+0x13c344> │ │ │ │ + sbcs.w r0, r8, #86 @ 0x56 │ │ │ │ + b.n 420f30 >::resize(unsigned int)@@Base+0x13c34c> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r6!, {r2, r4, r5, r6} │ │ │ │ + stmia r6!, {r3, r4, r5, r6} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 420efc >::resize(unsigned int)@@Base+0x13c318> │ │ │ │ + b.n 420f04 >::resize(unsigned int)@@Base+0x13c320> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r6!, {r3, r4, r6} │ │ │ │ + stmia r6!, {r2, r3, r4, r6} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 420ec4 >::resize(unsigned int)@@Base+0x13c2e0> │ │ │ │ + b.n 420ecc >::resize(unsigned int)@@Base+0x13c2e8> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r6!, {r3, r4, r5} │ │ │ │ + stmia r6!, {r2, r3, r4, r5} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 420e90 >::resize(unsigned int)@@Base+0x13c2ac> │ │ │ │ + b.n 420e98 >::resize(unsigned int)@@Base+0x13c2b4> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r6!, {r2, r3, r4} │ │ │ │ + stmia r6!, {r5} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 420e5c >::resize(unsigned int)@@Base+0x13c278> │ │ │ │ + b.n 420e64 >::resize(unsigned int)@@Base+0x13c280> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r5!, {r1, r2, r3, r4, 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- stmia r2!, {r1, r4, r5, r6, r7} │ │ │ │ + stmia r2!, {r1, r2, r4, r5, r6, r7} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - udf #78 @ 0x4e │ │ │ │ + udf #82 @ 0x52 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r2!, {r2, r4, r6, r7} │ │ │ │ + stmia r2!, {r3, r4, r6, r7} │ │ │ │ lsls r3, r2, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #60 @ 0x3c │ │ │ │ mov r1, r2 │ │ │ │ @@ -1358811,17 +1358813,17 @@ │ │ │ │ ldr r1, [sp, #52] @ 0x34 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #52] @ 0x34 │ │ │ │ mov r0, r3 │ │ │ │ add sp, #60 @ 0x3c │ │ │ │ pop {pc} │ │ │ │ - ble.n 420c50 >::resize(unsigned int)@@Base+0x13c06c> │ │ │ │ + ble.n 420c58 >::resize(unsigned int)@@Base+0x13c074> │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r2!, {r1, r2, r6} │ │ │ │ + stmia r2!, {r1, r3, r6} │ │ │ │ lsls r3, r2, #1 │ │ │ │ ldr r0, [r1, #0] │ │ │ │ bx lr │ │ │ │ mov r0, r1 │ │ │ │ bx lr │ │ │ │ subs r0, r1, r2 │ │ │ │ clz r0, r0 │ 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instruction: 0xeafe0056 │ │ │ │ + eor.w r0, sl, r6, lsr #1 │ │ │ │ + ittt cc │ │ │ │ lslcc r3, r2, #1 │ │ │ │ - orrscc.w r0, r8, r6, lsr #1 │ │ │ │ - itet eq @ unpredictable │ │ │ │ + orrscc.w r0, ip, r6, lsr #1 │ │ │ │ + itee eq @ unpredictable │ │ │ │ lsleq r3, r2, #1 │ │ │ │ pushne {r4, r5, r6, r7, lr} │ │ │ │ - moveq.w ip, #4096 @ 0x1000 │ │ │ │ + movne.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ movs r4, #1 │ │ │ │ sub sp, #12 │ │ │ │ cbz r1, 421080 >::resize(unsigned int)@@Base+0x13c49c> │ │ │ │ mov r5, r3 │ │ │ │ mov r3, r2 │ │ │ │ @@ -1359202,20 +1359204,20 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (4210d4 >::resize(unsigned int)@@Base+0x13c4f0>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 421080 >::resize(unsigned int)@@Base+0x13c49c> │ │ │ │ - ldrd r0, r0, [r2, #344] @ 0x158 │ │ │ │ - @ instruction: 0xe9bc0056 │ │ │ │ - bkpt 0x0070 │ │ │ │ + ldrd r0, r0, [r6, #344] @ 0x158 │ │ │ │ + strd r0, r0, [r0, #344] @ 0x158 │ │ │ │ + bkpt 0x0074 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xe99a0056 │ │ │ │ - bkpt 0x004c │ │ │ │ + @ instruction: 0xe99e0056 │ │ │ │ + bkpt 0x0050 │ │ │ │ lsls r3, r2, #1 │ │ │ │ push {r4, r5, r6, r7, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ movs r4, #1 │ │ │ │ sub sp, #12 │ │ │ │ @@ -1359276,20 +1359278,20 @@ │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #28] @ (421190 >::resize(unsigned int)@@Base+0x13c5ac>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 42113c >::resize(unsigned int)@@Base+0x13c558> │ │ │ │ - ldmdb r6, {r1, r2, r4, r6} │ │ │ │ - stmdb r0, {r1, r2, r4, r6} │ │ │ │ - pop {r2, r4, r5, r7, pc} │ │ │ │ + ldmdb sl, {r1, r2, r4, r6} │ │ │ │ + stmdb r4, {r1, r2, r4, r6} │ │ │ │ + pop {r3, r4, r5, r7, pc} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xe8de0056 │ │ │ │ - pop {r4, r7, pc} │ │ │ │ + strd r0, r0, [r2], #344 @ 0x158 │ │ │ │ + pop {r2, r4, r7, pc} │ │ │ │ lsls r3, r2, #1 │ │ │ │ push {r4, r5, r6, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4072] @ 0xfe8 │ │ │ │ ldrd r3, ip, [r1, #12] │ │ │ │ sub sp, #8 │ │ │ │ @@ -1359367,24 +1359369,24 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #36] @ (42128c >::resize(unsigned int)@@Base+0x13c6a8>) │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 42124e >::resize(unsigned int)@@Base+0x13c66a> │ │ │ │ nop │ │ │ │ - strd r0, r0, [ip], #-344 @ 0x158 │ │ │ │ - @ instruction: 0xe82a0056 │ │ │ │ - pop {r2, r3, r4, r6, r7} │ │ │ │ + ldrd r0, r0, [r0], #-344 @ 0x158 │ │ │ │ + @ instruction: 0xe82e0056 │ │ │ │ + pop {r5, r6, r7} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - @ instruction: 0xe80e0056 │ │ │ │ - pop {r6, r7} │ │ │ │ + @ instruction: 0xe8120056 │ │ │ │ + pop {r2, r6, r7} │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 421264 >::resize(unsigned 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[sl], #-344 @ 0xfffffea8 │ │ │ │ - add r7, sp, #512 @ 0x200 │ │ │ │ + ldc2 0, cr0, [lr], #-344 @ 0xfffffea8 │ │ │ │ + add r7, sp, #528 @ 0x210 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r7, sp, #552 @ 0x228 │ │ │ │ + add r7, sp, #568 @ 0x238 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r6, sp, #920 @ 0x398 │ │ │ │ + add r6, sp, #936 @ 0x3a8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xfb360056 │ │ │ │ - add r6, sp, #464 @ 0x1d0 │ │ │ │ + @ instruction: 0xfb3a0056 │ │ │ │ + add r6, sp, #480 @ 0x1e0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - mrc 0, 6, r0, cr10, cr5, {2} │ │ │ │ - add sp, #416 @ 0x1a0 │ │ │ │ + mrc 0, 6, r0, cr14, cr5, {2} │ │ │ │ + add sp, #432 @ 0x1b0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r6, sp, #320 @ 0x140 │ │ │ │ + add r6, sp, #336 @ 0x150 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r6, sp, #256 @ 0x100 │ │ │ │ + add r6, sp, #272 @ 0x110 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - add r6, sp, #216 @ 0xd8 │ │ │ │ + add r6, sp, #232 @ 0xe8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ str r4, [sp, #704] @ 0x2c0 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#150 @ 0x96 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - cmp r4, #138 @ 0x8a │ │ │ │ + cmp r4, #142 @ 0x8e │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r6, r1, #5 │ │ │ │ + adds r2, r2, #5 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r4, r6, #6 │ │ │ │ + adds r0, r7, #6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - cmp r4, #44 @ 0x2c │ │ │ │ + cmp r4, #48 @ 0x30 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r0, r4, #6 │ │ │ │ + adds r4, r4, #6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r6, [r0, #32] │ │ │ │ + ldr r2, [r1, #32] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r2, [r1, #24] │ │ │ │ + ldr r6, [r1, #24] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r2, r5, #2 │ │ │ │ + adds r6, r5, #2 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adcs.w r0, sl, #82 @ 0x52 │ │ │ │ - adds r2, r1, #2 │ │ │ │ + adcs.w r0, lr, #82 @ 0x52 │ │ │ │ + adds r6, r1, #2 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xf13a0052 │ │ │ │ - adds r4, r5, #1 │ │ │ │ + @ instruction: 0xf13e0052 │ │ │ │ + adds r0, r6, #1 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds.w r0, lr, #82 @ 0x52 │ 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│ │ │ │ + ldrh r2, [r4, r2] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cmp r0, #28 │ │ │ │ + cmp r0, #32 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r2, [r2, #100] @ 0x64 │ │ │ │ + str r6, [r2, #100] @ 0x64 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r0, r3, r6 │ │ │ │ + adds r4, r3, r6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r7, #190 @ 0xbe │ │ │ │ + movs r7, #194 @ 0xc2 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r6, r2, r4 │ │ │ │ + adds r2, r3, r4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r6, [r5, r6] │ │ │ │ + ldr r2, [r6, r6] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r6, r0, r4 │ │ │ │ + adds r2, r1, r4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r7, #96 @ 0x60 │ │ │ │ + movs r7, #100 @ 0x64 │ │ │ │ lsls r6, r2, #1 │ │ │ │ cmp r8, r4 │ │ │ │ blt.w 42eba2 >::resize(unsigned int)@@Base+0x149fbe> │ │ │ │ ldr.w r7, [pc, #3204] @ 42eec0 >::resize(unsigned int)@@Base+0x14a2dc> │ │ │ │ ldr.w sl, [pc, #3204] @ 42eec4 >::resize(unsigned int)@@Base+0x14a2e0> │ │ │ │ ldr.w r3, [pc, #3204] @ 42eec8 >::resize(unsigned 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0xb0 │ │ │ │ + movs r5, #180 @ 0xb4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r0, [r2, #60] @ 0x3c │ │ │ │ + str r4, [r2, #60] @ 0x3c │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r0, r3, #28 │ │ │ │ + asrs r4, r3, #28 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r5, #60 @ 0x3c │ │ │ │ + movs r5, #64 @ 0x40 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r4, r2, #26 │ │ │ │ + asrs r0, r3, #26 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsb r2, [r5, r4] │ │ │ │ + ldrsb r6, [r5, r4] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r0, r0, #26 │ │ │ │ + asrs r4, r0, #26 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r4, #216 @ 0xd8 │ │ │ │ + movs r4, #220 @ 0xdc │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r4, #25 │ │ │ │ + asrs r6, r4, #25 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsb r4, [r5, r3] │ │ │ │ + ldrsb r0, [r6, r3] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - movs r4, #182 @ 0xb6 │ │ │ │ + movs r4, #186 @ 0xba │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r4, #110 @ 0x6e │ │ │ │ + movs r4, #114 @ 0x72 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r0, r2, #22 │ │ │ │ + asrs r4, r2, #22 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r6, [r4, #36] @ 0x24 │ │ │ │ + str r2, [r5, #36] @ 0x24 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r0, r5, #29 │ │ │ │ + asrs r4, r5, #29 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r2, #166 @ 0xa6 │ │ │ │ + movs r2, #170 @ 0xaa │ │ │ │ lsls r6, r2, #1 │ │ │ │ - movs r3, #196 @ 0xc4 │ │ │ │ + movs r3, #200 @ 0xc8 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - @ instruction: 0xf7b40052 │ │ │ │ - lsrs r2, r1, #1 │ │ │ │ + @ instruction: 0xf7b80052 │ │ │ │ + lsrs r6, r1, #1 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - asrs r0, r3, #17 │ │ │ │ + asrs r4, r3, #17 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - cbnz r6, 42ef6c >::resize(unsigned int)@@Base+0x14a388> │ │ │ │ + cbnz r2, 42ef6e >::resize(unsigned int)@@Base+0x14a38a> │ │ │ │ lsls r7, r2, #1 │ │ │ │ - movs r2, #210 @ 0xd2 │ │ │ │ + movs r2, #214 @ 0xd6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r6, r2, #17 │ │ │ │ + asrs r2, r3, #17 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r6, r7, #16 │ │ │ │ + asrs r2, r0, #17 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r5, #15 │ │ │ │ + asrs r6, r5, #15 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r0, r6, #15 │ │ │ │ + asrs r4, r6, #15 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strb r2, [r7, r1] │ │ │ │ + strb r6, [r7, r1] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r0, r3, #14 │ │ │ │ + asrs r4, r3, #14 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsh r0, [r7, r7] │ │ │ │ + ldrsh r4, [r7, r7] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r7, #12 │ │ │ │ + asrs r6, r7, #12 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r7, #12 │ │ │ │ + asrs r6, r7, #12 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r6, [r7, r6] │ │ │ │ + strh r2, [r0, r7] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r6, r0, #12 │ │ │ │ + asrs r2, r1, #12 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsh r0, [r5, r4] │ │ │ │ + ldrsh r4, [r5, r4] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r1, #6 │ │ │ │ + asrs r6, r1, #6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r4, r4, #6 │ │ │ │ + asrs r0, r5, #6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - asrs r2, r2, #6 │ │ │ │ + asrs r6, r2, #6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - strh r4, [r6, r0] │ │ │ │ + strh r0, [r7, r0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r4, r2, #5 │ │ │ │ + asrs r0, r3, #5 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r4, [r6, r6] │ │ │ │ + ldrb r0, [r7, r6] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r2, [r1, r6] │ │ │ │ + str r6, [r1, r6] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r4, r2, #3 │ │ │ │ + asrs r0, r3, #3 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrb r6, [r5, r4] │ │ │ │ + ldrb r2, [r6, r4] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r2, r4, #30 │ │ │ │ + lsrs r6, r4, #30 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r6, r2, #0 │ │ │ │ + subs r2, r3, #0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r4, r1, #30 │ │ │ │ + lsrs r0, r2, #30 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r2, [r6, r7] │ │ │ │ + ldrh r6, [r6, r7] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r7, [pc, #848] @ (42f2f0 >::resize(unsigned int)@@Base+0x14a70c>) │ │ │ │ + ldr r7, [pc, #864] @ (42f300 >::resize(unsigned int)@@Base+0x14a71c>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r6, r3, #6 │ │ │ │ + adds r2, r4, #6 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r0, r5, #5 │ │ │ │ + adds r4, r5, #5 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r0, [r0, r6] │ │ │ │ + ldrh r4, [r0, r6] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r7, [pc, #392] @ (42f138 >::resize(unsigned int)@@Base+0x14a554>) │ │ │ │ + ldr r7, [pc, #408] @ (42f148 >::resize(unsigned int)@@Base+0x14a564>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r4, r5, #4 │ │ │ │ + adds r0, r6, #4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r0, r7, #3 │ │ │ │ + adds r4, r7, #3 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r4, r0, #4 │ │ │ │ + adds r0, r1, #4 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r6, r3, #25 │ │ │ │ + lsrs r2, r4, #25 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r6, r0, #26 │ │ │ │ + lsrs r2, r1, #26 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r6, r5, #3 │ │ │ │ + adds r2, r6, #3 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrh r6, [r3, r2] │ │ │ │ + ldrh r2, [r4, r2] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - adds r4, r7, #0 │ │ │ │ + adds r0, r0, #1 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r0, r5, #19 │ │ │ │ + lsrs r4, r5, #19 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r4, r5, #21 │ │ │ │ + lsrs r0, r6, #21 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - subs r4, r7, r7 │ │ │ │ + adds r0, r0, #0 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r0, r7, #21 │ │ │ │ + lsrs r4, r7, #21 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r4, [r3, r7] │ │ │ │ + ldr r0, [r4, r7] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldr r6, [r3, r6] │ │ │ │ + ldr r2, [r4, r6] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - lsrs r4, r3, #17 │ │ │ │ + lsrs r0, r4, #17 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - b.n 42f210 >::resize(unsigned int)@@Base+0x14a62c> │ │ │ │ + b.n 42f218 >::resize(unsigned int)@@Base+0x14a634> │ │ │ │ lsls r2, r2, #1 │ │ │ │ - lsrs r4, r7, #16 │ │ │ │ + lsrs r0, r0, #17 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - b.n 42f1d8 >::resize(unsigned int)@@Base+0x14a5f4> │ │ │ │ + b.n 42f1e0 >::resize(unsigned int)@@Base+0x14a5fc> │ │ │ │ lsls r2, r2, #1 │ │ │ │ - lsrs r0, r4, #16 │ │ │ │ + lsrs r4, r4, #16 │ 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@ 0xd50000 │ │ │ │ + @ instruction: 0xb7cc │ │ │ │ lsls r2, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #0 │ │ │ │ mov.w lr, #131072 @ 0x20000 │ │ │ │ vpush {d8-d11} │ │ │ │ sub.w ip, sp, ip │ │ │ │ sub.w lr, ip, lr │ │ │ │ @@ -1385506,57 +1385509,57 @@ │ │ │ │ stmia r3!, {r5, r6, r7} │ │ │ │ ldmia r1, {r1, r2, r3, r4, r5, r6} │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ ldmia r1!, {r3, r4, r5} │ │ │ │ lsls r7, r3, #1 │ │ │ │ - @ instruction: 0xf2680055 │ │ │ │ - subw r0, r4, #85 @ 0x55 │ │ │ │ + @ instruction: 0xf26c0055 │ │ │ │ + subw r0, r8, #85 @ 0x55 │ │ │ │ ldmia r0!, {r3, r4} │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xf2b60055 │ │ │ │ - movs r0, #206 @ 0xce │ │ │ │ + @ instruction: 0xf2ba0055 │ │ │ │ + movs r0, #210 @ 0xd2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - subs r2, r6, #1 │ │ │ │ + subs r6, r6, #1 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - movs r0, #18 │ │ │ │ + movs r0, #22 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ands.w r0, lr, #85 @ 0x55 │ │ │ │ - orrs.w r0, sl, #85 @ 0x55 │ │ │ │ - @ instruction: 0xf0ae0055 │ │ │ │ - @ instruction: 0xf0e20055 │ │ │ │ - subs r4, r3, #3 │ │ │ │ + bic.w r0, r2, #85 @ 0x55 │ │ │ │ + orrs.w r0, lr, #85 @ 0x55 │ │ │ │ + @ instruction: 0xf0b20055 │ │ │ │ + @ instruction: 0xf0e60055 │ │ │ │ + subs r0, r4, #3 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - eors.w r0, ip, #85 @ 0x55 │ │ │ │ - stmia r4!, {r2, r3, r5, r6} │ │ │ │ + @ instruction: 0xf0a00055 │ │ │ │ + stmia r4!, {r4, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r2, #24] │ │ │ │ + strh r6, [r2, #24] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc 0, 0, r0, cr10, cr5, {2} │ │ │ │ - mrc 0, 1, r0, cr12, cr5, {2} │ │ │ │ - subs r6, r0, r5 │ │ │ │ + mrc 0, 0, r0, cr14, cr5, {2} │ │ │ │ + mcr 0, 2, r0, cr0, cr5, {2} │ │ │ │ + subs r2, r1, r5 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r6, #18] │ │ │ │ + strh r6, [r6, #18] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - stc 0, cr0, [r0, #340]! @ 0x154 │ │ │ │ - mrc 0, 3, r0, cr4, cr5, {2} │ │ │ │ - subs r2, r0, r2 │ │ │ │ + stc 0, cr0, [r4, #340]! @ 0x154 │ │ │ │ + mrc 0, 3, r0, cr8, cr5, {2} │ │ │ │ + subs r6, r0, r2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r6, [r5, #12] │ │ │ │ + strh r2, [r6, #12] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc 0, 2, r0, cr12, cr5, {2} │ │ │ │ - strh r6, [r0, #8] │ │ │ │ + mcr 0, 3, r0, cr0, cr5, {2} │ │ │ │ + strh r2, [r1, #8] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldcl 0, cr0, [r6], #-340 @ 0xfffffeac │ │ │ │ - ldc 0, cr0, [r8], {85} @ 0x55 │ │ │ │ - mcrr 0, 5, r0, lr, cr5 │ │ │ │ - ldcl 0, cr0, [r0], #-340 @ 0xfffffeac │ │ │ │ + ldcl 0, cr0, [sl], #-340 @ 0xfffffeac │ │ │ │ + ldc 0, cr0, [ip], {85} @ 0x55 │ │ │ │ + mrrc 0, 5, r0, r2, cr5 │ │ │ │ + ldcl 0, cr0, [r4], #-340 @ 0xfffffeac │ │ │ │ add.w r4, sp, #65536 @ 0x10000 │ │ │ │ ldr r2, [pc, #84] @ (432028 >::resize(unsigned int)@@Base+0x14d444>) │ │ │ │ adds r4, #104 @ 0x68 │ │ │ │ mov.w r8, #0 │ │ │ │ add r2, pc │ │ │ │ ldr r1, [sp, #32] │ │ │ │ mov r3, r4 │ │ │ │ @@ -1385582,20 +1385585,20 @@ │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #24] @ (432038 >::resize(unsigned int)@@Base+0x14d454>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 43191e >::resize(unsigned int)@@Base+0x14cd3a> │ │ │ │ - strh r4, [r3, #0] │ │ │ │ + strh r0, [r4, #0] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - sbcs.w r0, r6, r5, lsr #1 │ │ │ │ - @ instruction: 0xeb980055 │ │ │ │ - adcs.w r0, lr, r5, lsr #1 │ │ │ │ - @ instruction: 0xeb800055 │ │ │ │ + sbcs.w r0, sl, r5, lsr #1 │ │ │ │ + @ instruction: 0xeb9c0055 │ │ │ │ + sbc.w r0, r2, r5, lsr #1 │ │ │ │ + @ instruction: 0xeb840055 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ vpush {d8-d10} │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3944] @ 0xf68 │ │ │ │ mov r4, r0 │ │ │ │ mov r7, r3 │ │ │ │ @@ -1385860,35 +1385863,35 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 4322e4 >::resize(unsigned int)@@Base+0x14d700> │ │ │ │ nop │ │ │ │ stmia r0!, {r3, r5, r6, r7} │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - @ instruction: 0xeaa20055 │ │ │ │ - and.w r0, r2, r5, lsr #1 │ │ │ │ + @ instruction: 0xeaa60055 │ │ │ │ + and.w r0, r6, r5, lsr #1 │ │ │ │ ite gt │ │ │ │ lslgt r7, r3, #1 │ │ │ │ - ldrdle r0, r0, [r4, #340] @ 0x154 │ │ │ │ - add r5, sp, #368 @ 0x170 │ │ │ │ + ldrdle r0, r0, [r8, #340] @ 0x154 │ │ │ │ + add r5, sp, #384 @ 0x180 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - cmp r4, #100 @ 0x64 │ │ │ │ + cmp r4, #104 @ 0x68 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strb r0, [r5, #16] │ │ │ │ + strb r4, [r5, #16] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strb r4, [r3, #15] │ │ │ │ + strb r0, [r4, #15] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia.w r4!, {r0, r2, r4, r6} │ │ │ │ - add r4, sp, #168 @ 0xa8 │ │ │ │ + stmia.w r8!, {r0, r2, r4, r6} │ │ │ │ + add r4, sp, #184 @ 0xb8 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia.w r6, {r0, r2, r4, r6} │ │ │ │ - add r4, sp, #48 @ 0x30 │ │ │ │ + stmia.w sl, {r0, r2, r4, r6} │ │ │ │ + add r4, sp, #64 @ 0x40 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strd r0, r0, [r8], #-340 @ 0x154 │ │ │ │ - add r3, sp, #952 @ 0x3b8 │ │ │ │ + strd r0, r0, [ip], #-340 @ 0x154 │ │ │ │ + add r3, sp, #968 @ 0x3c8 │ │ │ │ lsls r2, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #0 │ │ │ │ mov.w lr, #131072 @ 0x20000 │ │ │ │ vpush {d8} │ │ │ │ sub.w ip, sp, ip │ │ │ │ sub.w lr, ip, lr │ │ │ │ @@ -1386901,117 +1386904,117 @@ │ │ │ │ b.n 43287e >::resize(unsigned int)@@Base+0x14dc9a> │ │ │ │ pop {r1, r4, r5, r7, pc} │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ pop {r1, r2, r3, r4, r5, r6, pc} │ │ │ │ lsls r7, r3, #1 │ │ │ │ - stmdb r0, {r0, r2, r4, r6} │ │ │ │ - ldrd r0, r0, [r4], #340 @ 0x154 │ │ │ │ - ldrb r0, [r0, #15] │ │ │ │ + stmdb r4, {r0, r2, r4, r6} │ │ │ │ + ldrd r0, r0, [r8], #340 @ 0x154 │ │ │ │ + ldrb r4, [r0, #15] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - asrs r6, r3, #16 │ │ │ │ + asrs r2, r4, #16 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r4, r3, #14 │ │ │ │ + asrs r0, r4, #14 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r0, r7, #20 │ │ │ │ + asrs r4, r7, #20 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 432de0 >::resize(unsigned int)@@Base+0x14e1fc> │ │ │ │ + b.n 432de8 >::resize(unsigned int)@@Base+0x14e204> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r0, r1, #11 │ │ │ │ + asrs r4, r1, #11 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 432db8 >::resize(unsigned int)@@Base+0x14e1d4> │ │ │ │ + b.n 432dc0 >::resize(unsigned int)@@Base+0x14e1dc> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r2, r2, #18 │ │ │ │ + asrs r6, r2, #18 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r4, r1, #14 │ │ │ │ + asrs r0, r2, #14 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r7, #30] │ │ │ │ + strb r4, [r7, #30] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 433594 >::resize(unsigned int)@@Base+0x14e9b0> │ │ │ │ + b.n 43359c >::resize(unsigned int)@@Base+0x14e9b8> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, pc, #576 @ (adr r6, 4331c4 >::resize(unsigned int)@@Base+0x14e5e0>) │ │ │ │ + add r6, pc, #592 @ (adr r6, 4331d4 >::resize(unsigned int)@@Base+0x14e5f0>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ @ instruction: 0xb8bc │ │ │ │ lsls r7, r3, #1 │ │ │ │ - b.n 433504 >::resize(unsigned int)@@Base+0x14e920> │ │ │ │ + b.n 43350c >::resize(unsigned int)@@Base+0x14e928> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, pc, #264 @ (adr r6, 433098 >::resize(unsigned int)@@Base+0x14e4b4>) │ │ │ │ + add r6, pc, #280 @ (adr r6, 4330a8 >::resize(unsigned int)@@Base+0x14e4c4>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ - b.n 432830 >::resize(unsigned int)@@Base+0x14dc4c> │ │ │ │ + b.n 432838 >::resize(unsigned int)@@Base+0x14dc54> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r2, r3, #8 │ │ │ │ + asrs r6, r3, #8 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsrs r2, r7, #30 │ │ │ │ + lsrs r6, r7, #30 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r2, r6, #5 │ │ │ │ + asrs r6, r6, #5 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsrs r2, r2, #28 │ │ │ │ + lsrs r6, r2, #28 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r6, #24] │ │ │ │ + strb r4, [r6, #24] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strb r4, [r0, #24] │ │ │ │ + strb r0, [r1, #24] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - asrs r4, r1, #3 │ │ │ │ + asrs r0, r2, #3 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - setend be │ │ │ │ + @ instruction: 0xb65c │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r4, [r6, #19] │ │ │ │ + strb r0, [r7, #19] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - b.n 432fdc >::resize(unsigned int)@@Base+0x14e3f8> │ │ │ │ + b.n 432fe4 >::resize(unsigned int)@@Base+0x14e400> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r3, pc, #600 @ (adr r3, 433218 >::resize(unsigned int)@@Base+0x14e634>) │ │ │ │ + add r3, pc, #616 @ (adr r3, 433228 >::resize(unsigned int)@@Base+0x14e644>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strb r4, [r5, #16] │ │ │ │ + strb r0, [r6, #16] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strb r4, [r5, #15] │ │ │ │ + strb r0, [r6, #15] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - svc 80 @ 0x50 │ │ │ │ + svc 84 @ 0x54 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r2, pc, #864 @ (adr r2, 433330 >::resize(unsigned int)@@Base+0x14e74c>) │ │ │ │ + add r2, pc, #880 @ (adr r2, 433340 >::resize(unsigned int)@@Base+0x14e75c>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ - svc 52 @ 0x34 │ │ │ │ + svc 56 @ 0x38 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r2, pc, #752 @ (adr r2, 4332c8 >::resize(unsigned int)@@Base+0x14e6e4>) │ │ │ │ + add r2, pc, #768 @ (adr r2, 4332d8 >::resize(unsigned int)@@Base+0x14e6f4>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - lsrs r2, r2, #16 │ │ │ │ + lsrs r6, r2, #16 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 433090 >::resize(unsigned int)@@Base+0x14e4ac> │ │ │ │ + b.n 433098 >::resize(unsigned int)@@Base+0x14e4b4> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsrs r4, r2, #23 │ │ │ │ + lsrs r0, r3, #23 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - svc 164 @ 0xa4 │ │ │ │ + svc 168 @ 0xa8 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsrs r4, r3, #22 │ │ │ │ + lsrs r0, r4, #22 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r2, [r7, #8] │ │ │ │ + strb r6, [r7, #8] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsrs r2, r3, #20 │ │ │ │ + lsrs r6, r3, #20 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsrs r0, r0, #11 │ │ │ │ + lsrs r4, r0, #11 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbz r2, 433046 >::resize(unsigned int)@@Base+0x14e462> │ │ │ │ + cbz r6, 433046 >::resize(unsigned int)@@Base+0x14e462> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r1, #6] │ │ │ │ + strb r4, [r1, #6] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strb r4, [r0, #5] │ │ │ │ + strb r0, [r1, #5] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldrh r2, [r1, #8] │ │ │ │ + ldrh r6, [r1, #8] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - udf #46 @ 0x2e │ │ │ │ + udf #50 @ 0x32 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r4, [r7, #3] │ │ │ │ + strb r0, [r0, #4] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsrs r4, r3, #6 │ │ │ │ + lsrs r0, r4, #6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bgt.n 4330ac >::resize(unsigned int)@@Base+0x14e4c8> │ │ │ │ + bgt.n 4330b4 >::resize(unsigned int)@@Base+0x14e4d0> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r7, [sp, #832] @ 0x340 │ │ │ │ + ldr r7, [sp, #848] @ 0x350 │ │ │ │ lsls r2, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #0 │ │ │ │ mov.w lr, #196608 @ 0x30000 │ │ │ │ vpush {d8-d12} │ │ │ │ sub.w ip, sp, ip │ │ │ │ sub.w lr, ip, lr │ │ │ │ @@ -1387884,108 +1387887,109 @@ │ │ │ │ mvns r0, r4 │ │ │ │ sub sp, #416 @ 0x1a0 │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ sub sp, #280 @ 0x118 │ │ │ │ lsls r7, r3, #1 │ │ │ │ - bgt.n 43398c >::resize(unsigned int)@@Base+0x14eda8> │ │ │ │ + bgt.n 433994 >::resize(unsigned int)@@Base+0x14edb0> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r3, #54] @ 0x36 │ │ │ │ + strh r0, [r4, #54] @ 0x36 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldr r0, [r5, #108] @ 0x6c │ │ │ │ + ldr r4, [r5, #108] @ 0x6c │ │ │ │ lsls r7, r2, #1 │ │ │ │ - lsrs r4, r5, #7 │ │ │ │ + lsrs r0, r6, #7 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - b.n 433510 >::resize(unsigned int)@@Base+0x14e92c> │ │ │ │ + b.n 433518 >::resize(unsigned int)@@Base+0x14e934> │ │ │ │ lsls r2, r2, #1 │ │ │ │ - add r0, pc, #952 @ (adr r0, 433dec >::resize(unsigned int)@@Base+0x14f208>) │ │ │ │ + add r0, pc, #968 @ (adr r0, 433dfc >::resize(unsigned int)@@Base+0x14f218>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ - cbz r2, 433aa6 >::resize(unsigned int)@@Base+0x14eec2> │ │ │ │ + cbz r6, 433aa6 >::resize(unsigned int)@@Base+0x14eec2> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbz r0, 433aac >::resize(unsigned int)@@Base+0x14eec8> │ │ │ │ + cbz r4, 433aac >::resize(unsigned int)@@Base+0x14eec8> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - blt.n 433ac4 >::resize(unsigned int)@@Base+0x14eee0> │ │ │ │ + blt.n 433acc >::resize(unsigned int)@@Base+0x14eee8> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bpl.n 433a94 >::resize(unsigned int)@@Base+0x14eeb0> │ │ │ │ + bpl.n 433a9c >::resize(unsigned int)@@Base+0x14eeb8> │ │ │ │ lsls r5, r2, #1 │ │ │ │ asrs r4, r2, #7 │ │ │ │ movs r0, r0 │ │ │ │ lsrs r0, r2, #25 │ │ │ │ movs r0, r0 │ │ │ │ asrs r4, r6, #20 │ │ │ │ movs r0, r0 │ │ │ │ - bhi.n 433a50 >::resize(unsigned int)@@Base+0x14ee6c> │ │ │ │ + bls.n 433a58 >::resize(unsigned int)@@Base+0x14ee74> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r4, [sp, #528] @ 0x210 │ │ │ │ + ldr r4, [sp, #544] @ 0x220 │ │ │ │ lsls r2, r2, #1 │ │ │ │ add r6, sp, #704 @ 0x2c0 │ │ │ │ lsls r7, r3, #1 │ │ │ │ - lsls r2, r5, #20 │ │ │ │ + lsls r6, r5, #20 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bhi.n 433a7c >::resize(unsigned int)@@Base+0x14ee98> │ │ │ │ + bhi.n 433a84 >::resize(unsigned int)@@Base+0x14eea0> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bvc.n 433afc >::resize(unsigned int)@@Base+0x14ef18> │ │ │ │ + bvc.n 433b04 >::resize(unsigned int)@@Base+0x14ef20> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r2, [sp, #832] @ 0x340 │ │ │ │ + ldr r2, [sp, #848] @ 0x350 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldr r5, [sp, #656] @ 0x290 │ │ │ │ + ldr r5, [sp, #672] @ 0x2a0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - lsls r4, r1, #26 │ │ │ │ + lsls r0, r2, #26 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - bhi.n 433af4 >::resize(unsigned int)@@Base+0x14ef10> │ │ │ │ + bhi.n 433afc >::resize(unsigned int)@@Base+0x14ef18> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bhi.n 433ae8 >::resize(unsigned int)@@Base+0x14ef04> │ │ │ │ + bhi.n 433af0 >::resize(unsigned int)@@Base+0x14ef0c> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r7, pc, #432 @ (adr r7, 433c30 >::resize(unsigned int)@@Base+0x14f04c>) │ │ │ │ + add r7, pc, #448 @ (adr r7, 433c40 >::resize(unsigned int)@@Base+0x14f05c>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strb r2, [r3, #24] │ │ │ │ + strb r6, [r3, #24] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - bcs.n 433ab0 >::resize(unsigned int)@@Base+0x14eecc> │ │ │ │ + bcs.n 433ab8 >::resize(unsigned int)@@Base+0x14eed4> │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldr r6, [pc, #8] @ (433a94 >::resize(unsigned int)@@Base+0x14eeb0>) │ │ │ │ + ldr r6, [pc, #24] @ (433aa4 >::resize(unsigned int)@@Base+0x14eec0>) │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldr r5, [sp, #256] @ 0x100 │ │ │ │ + ldr r5, [sp, #272] @ 0x110 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r6, [r3, #28] │ │ │ │ + ldr r2, [r4, #28] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - bvc.n 433b30 >::resize(unsigned int)@@Base+0x14ef4c> │ │ │ │ + bvc.n 433b38 >::resize(unsigned int)@@Base+0x14ef54> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bvc.n 433b48 >::resize(unsigned int)@@Base+0x14ef64> │ │ │ │ + bvc.n 433b50 >::resize(unsigned int)@@Base+0x14ef6c> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bvc.n 433b5c >::resize(unsigned int)@@Base+0x14ef78> │ │ │ │ + bvc.n 433b64 >::resize(unsigned int)@@Base+0x14ef80> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bmi.n 4339f8 >::resize(unsigned int)@@Base+0x14ee14> │ │ │ │ + bmi.n 433a00 >::resize(unsigned int)@@Base+0x14ee1c> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - lsls r4, r7, #15 │ │ │ │ + lsls r0, r0, #16 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bpl.n 433a28 >::resize(unsigned int)@@Base+0x14ee44> │ │ │ │ + bpl.n 433a30 >::resize(unsigned int)@@Base+0x14ee4c> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r6, [r1, #8] │ │ │ │ + ldr r2, [r2, #8] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - bpl.n 433a68 >::resize(unsigned int)@@Base+0x14ee84> │ │ │ │ + bpl.n 433a70 >::resize(unsigned int)@@Base+0x14ee8c> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bcc.n 433af0 >::resize(unsigned int)@@Base+0x14ef0c> │ │ │ │ + bcc.n 433af8 >::resize(unsigned int)@@Base+0x14ef14> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r6, [sp, #656] @ 0x290 │ │ │ │ + str r6, [sp, #672] @ 0x2a0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - bvc.n 433a8c >::resize(unsigned int)@@Base+0x14eea8> │ │ │ │ + bvc.n 433a94 >::resize(unsigned int)@@Base+0x14eeb0> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - vshr.u32 q8, q2, #2 │ │ │ │ - lsls r0, r1, #6 │ │ │ │ + movs r2, r0 │ │ │ │ + lsls r5, r2, #1 │ │ │ │ + lsls r4, r1, #6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bne.n 433a4c >::resize(unsigned int)@@Base+0x14ee68> │ │ │ │ + bne.n 433a54 >::resize(unsigned int)@@Base+0x14ee70> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r5, [sp, #288] @ 0x120 │ │ │ │ + str r5, [sp, #304] @ 0x130 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - bne.n 433a24 >::resize(unsigned int)@@Base+0x14ee40> │ │ │ │ + bne.n 433a2c >::resize(unsigned int)@@Base+0x14ee48> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r5, [sp, #192] @ 0xc0 │ │ │ │ + str r5, [sp, #208] @ 0xd0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - lsls r6, r3, #20 │ │ │ │ + lsls r2, r4, #20 │ │ │ │ lsls r1, r3, #1 │ │ │ │ add.w r3, sp, #131072 @ 0x20000 │ │ │ │ ldr.w r2, [pc, #1860] @ 434228 >::resize(unsigned int)@@Base+0x14f644> │ │ │ │ adds r3, #160 @ 0xa0 │ │ │ │ mov.w r8, #0 │ │ │ │ add r2, pc │ │ │ │ ldr r1, [sp, #56] @ 0x38 │ │ │ │ @@ -1388648,68 +1388652,68 @@ │ │ │ │ str r5, [sp, #0] │ │ │ │ cmp r3, #0 │ │ │ │ beq.w 434a6a >::resize(unsigned int)@@Base+0x14fe86> │ │ │ │ vmov.f64 d0, d1 │ │ │ │ mov r3, r0 │ │ │ │ b.n 4340be >::resize(unsigned int)@@Base+0x14f4da> │ │ │ │ ... │ │ │ │ - str r2, [r1, #80] @ 0x50 │ │ │ │ + str r6, [r1, #80] @ 0x50 │ │ │ │ lsls r7, r2, #1 │ │ │ │ adds r4, r0, #1 │ │ │ │ movs r0, r0 │ │ │ │ - vshr.u16 q0, q2, #8 │ │ │ │ - bne.n 4342e0 >::resize(unsigned int)@@Base+0x14f6fc> │ │ │ │ + vshr.u16 q0, q2, #4 │ │ │ │ + bne.n 4342e8 >::resize(unsigned int)@@Base+0x14f704> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r6, [r4, #64] @ 0x40 │ │ │ │ + str r2, [r5, #64] @ 0x40 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - mrc2 0, 7, r0, cr12, cr4, {2} │ │ │ │ - add r4, pc, #1008 @ (adr r4, 434634 >::resize(unsigned int)@@Base+0x14fa50>) │ │ │ │ + vqadd.u8 q0, q0, q2 │ │ │ │ + add r5, pc, #0 @ (adr r5, 434244 >::resize(unsigned int)@@Base+0x14f660>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldc2 0, cr0, [r6], {84} @ 0x54 │ │ │ │ - str r2, [r4, #52] @ 0x34 │ │ │ │ + ldc2 0, cr0, [sl], {84} @ 0x54 │ │ │ │ + str r6, [r4, #52] @ 0x34 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - @ instruction: 0xfbe20054 │ │ │ │ - str r4, [r7, #44] @ 0x2c │ │ │ │ + @ instruction: 0xfbe60054 │ │ │ │ + str r0, [r0, #48] @ 0x30 │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldmia r6, {r1, r2, r3, r4, r6} │ │ │ │ + ldmia r6, {r1, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r1, [sp, #912] @ 0x390 │ │ │ │ + str r1, [sp, #928] @ 0x3a0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - @ instruction: 0xfb5c0054 │ │ │ │ - bcc.n 4342a4 >::resize(unsigned int)@@Base+0x14f6c0> │ │ │ │ + @ instruction: 0xfb600054 │ │ │ │ + bcc.n 4342ac >::resize(unsigned int)@@Base+0x14f6c8> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stc2l 0, cr0, [r4, #-336]! @ 0xfffffeb0 │ │ │ │ - str r2, [r5, #20] │ │ │ │ + stc2l 0, cr0, [r8, #-336]! @ 0xfffffeb0 │ │ │ │ + str r6, [r5, #20] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - str r3, [sp, #512] @ 0x200 │ │ │ │ + str r3, [sp, #528] @ 0x210 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - mrrc2 0, 5, r0, r0, cr2 @ │ │ │ │ - ldmia r6!, {r1, r7} │ │ │ │ + mrrc2 0, 5, r0, r4, cr2 │ │ │ │ + ldmia r6!, {r1, r2, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r5, [sp, #792] @ 0x318 │ │ │ │ + ldr r5, [sp, #808] @ 0x328 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldmia r0!, {r3, r7} │ │ │ │ + ldmia r0!, {r2, r3, r7} │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldmia r6, {r1, r2, r3, r6, r7} │ │ │ │ + ldmia r6, {r1, r4, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r2, [r2, #48] @ 0x30 │ │ │ │ + ldr r6, [r2, #48] @ 0x30 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldr r2, [r1, #36] @ 0x24 │ │ │ │ + ldr r6, [r1, #36] @ 0x24 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - add r4, sp, #72 @ 0x48 │ │ │ │ + add r4, sp, #88 @ 0x58 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - tst r6, r6 │ │ │ │ + tst r2, r7 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldmia r1!, {r3, r5, r6, r7} │ │ │ │ + ldmia r1!, {r2, r3, r5, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldmia r6!, {r1, r2, r4, r7} │ │ │ │ + ldmia r6!, {r1, r3, r4, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ subs r4, r3, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrh r0, [r0, #42] @ 0x2a │ │ │ │ + ldrh r4, [r0, #42] @ 0x2a │ │ │ │ lsls r2, r2, #1 │ │ │ │ ldr.w r3, [sl, #4] │ │ │ │ vmov.f64 d6, #96 @ 0x3f000000 0.5 │ │ │ │ vldr d7, [r0] │ │ │ │ add.w r3, r3, #1408 @ 0x580 │ │ │ │ vsub.f64 d7, d7, d6 │ │ │ │ vldr d0, [r3, #-8] │ │ │ │ @@ -1389874,139 +1389878,139 @@ │ │ │ │ movs r4, #1 │ │ │ │ add.w r3, r3, #292 @ 0x124 │ │ │ │ ldr r3, [r3, #0] │ │ │ │ subs r5, r3, #0 │ │ │ │ it ne │ │ │ │ movne r5, #1 │ │ │ │ b.n 434812 >::resize(unsigned int)@@Base+0x14fc2e> │ │ │ │ - ldrh r6, [r2, r1] │ │ │ │ + ldrh r2, [r3, r1] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldmia r0!, {r1, r4, r5, r6} │ │ │ │ + ldmia r0!, {r1, r2, r4, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r0, [r7, #30] │ │ │ │ + ldrh r4, [r7, #30] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldr r1, [sp, #480] @ 0x1e0 │ │ │ │ + ldr r1, [sp, #496] @ 0x1f0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldmia r0!, {r2} │ │ │ │ + ldmia r0!, {r3} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, sp, #680 @ 0x2a8 │ │ │ │ + add r6, sp, #696 @ 0x2b8 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrh r0, [r5, r7] │ │ │ │ + ldrh r4, [r5, r7] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldrh r0, [r5, #54] @ 0x36 │ │ │ │ + ldrh r4, [r5, #54] @ 0x36 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r6, r6] │ │ │ │ + ldrh r2, [r7, r6] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - add r6, sp, #208 @ 0xd0 │ │ │ │ + add r6, sp, #224 @ 0xe0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia r6!, {r1, r2, r3, r4, r5, r6, r7} │ │ │ │ + stmia r7!, {r1} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r4, [r0, #20] │ │ │ │ + ldrh r0, [r1, #20] │ │ │ │ lsls r2, r2, #1 │ │ │ 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0xf5800052 │ │ │ │ + strb r0, [r5, #31] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrsb r0, [r7, r5] │ │ │ │ + ldrsb r4, [r7, r5] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - ldrh r2, [r5, #40] @ 0x28 │ │ │ │ + ldrh r6, [r5, #40] @ 0x28 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r5!, {r2, r5, r6} │ │ │ │ + stmia r5!, {r3, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r4!, {r1, r3, r7} │ │ │ │ + stmia r4!, {r1, r2, r3, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r4!, {r2, r3, r5, r6} │ │ │ │ + stmia r4!, {r4, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r6, #62] @ 0x3e │ │ │ │ + strh r6, [r6, #62] @ 0x3e │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldr r7, [sp, #616] @ 0x268 │ │ │ │ + ldr r7, [sp, #632] @ 0x278 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrh r0, [r4, #24] │ │ │ │ + ldrh r4, [r4, #24] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r3!, {} │ │ │ │ + stmia r3!, {r2} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r6, [r0, #52] @ 0x34 │ │ │ │ + strh r2, [r1, #52] @ 0x34 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia r2!, {r5, r7} │ │ │ │ + stmia r2!, {r2, r5, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r1!, {r1, r5, r6, r7} │ │ │ │ + stmia r1!, {r1, r2, r5, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - stmia r1!, {r1, r2, r5, r6} │ │ │ │ + stmia r1!, {r1, r3, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r5, #38] @ 0x26 │ │ │ │ + strh r0, [r6, #38] @ 0x26 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia r0!, {r1, r2, r4, r5, r6, r7} │ │ │ │ + stmia r0!, {r1, r3, r4, r5, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r7, #34] @ 0x22 │ │ │ │ + strh r0, [r0, #36] @ 0x24 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia r0!, {r1, r4, r6, r7} │ │ │ │ + stmia r0!, {r1, r2, r4, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r0, [r3, #34] @ 0x22 │ │ │ │ + strh r4, [r3, #34] @ 0x22 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - pop {r3, r4, r6, r7} │ │ │ │ + pop {r2, r3, r4, r6, r7} │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia r0!, {r3, r4, r7} │ │ │ │ + stmia r0!, {r2, r3, r4, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ubfx r0, r2, #1, #25 │ │ │ │ - stmia r3!, {r1, r3, r4, r7} │ │ │ │ + ubfx r0, r6, #1, #25 │ │ │ │ + stmia r3!, {r1, r2, r3, r4, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r4, [r3, r4] │ │ │ │ + str r0, [r4, r4] │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strh r0, [r2, #54] @ 0x36 │ │ │ │ + strh r4, [r2, #54] @ 0x36 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bkpt 0x00e8 │ │ │ │ + bkpt 0x00ec │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r0, [r6, #18] │ │ │ │ + strh r4, [r6, #18] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - stmia r0!, {r1, r2, r3, r6, r7} │ │ │ │ + stmia r0!, {r1, r4, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xfa4a0055 │ │ │ │ - stmia r0!, {r2, r4, r5, r7} │ │ │ │ + @ instruction: 0xfa4e0055 │ │ │ │ + stmia r0!, {r3, r4, r5, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adcs.w r0, lr, r4, lsr #1 │ │ │ │ - bkpt 0x000a │ │ │ │ + sbc.w r0, r2, r4, lsr #1 │ │ │ │ + bkpt 0x000e │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r2, #12] │ │ │ │ + strh r6, [r2, #12] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strh r4, [r0, #44] @ 0x2c │ │ │ │ + strh r0, [r1, #44] @ 0x2c │ │ │ │ lsls r5, r2, #1 │ │ │ │ - pop {r1, r3, r4, r6, r7, pc} │ │ │ │ + pop {r1, r2, r3, r4, r6, r7, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r4, #10] │ │ │ │ + strh r6, [r4, #10] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - pop {r1, r3, r5, r7, pc} │ │ │ │ + pop {r1, r2, r3, r5, r7, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - pop {r2, r3, r6, r7, pc} │ │ │ │ + pop {r4, r6, r7, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r5, #178 @ 0xb2 │ │ │ │ + adds r5, #182 @ 0xb6 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - pop {r1, r3, r4, r5, r6, pc} │ │ │ │ + pop {r1, r2, r3, r4, r5, r6, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - pop {r1, r2, r6, r7} │ │ │ │ + pop {r1, r3, r6, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - pop {r3, r5, r6} │ │ │ │ + pop {r2, r3, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r0, [r6, #31] │ │ │ │ + ldrb r4, [r6, #31] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strh r4, [r4, #30] │ │ │ │ + strh r0, [r5, #30] │ │ │ │ lsls r5, r2, #1 │ │ │ │ ldr r3, [sp, #108] @ 0x6c │ │ │ │ str r4, [sp, #100] @ 0x64 │ │ │ │ adds r3, #1 │ │ │ │ beq.n 435110 >::resize(unsigned int)@@Base+0x15052c> │ │ │ │ add.w r3, r5, r4, lsl #3 │ │ │ │ mov r0, r4 │ │ │ │ @@ -1390274,67 +1390278,67 @@ │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #116] @ (435390 >::resize(unsigned int)@@Base+0x1507ac>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.w 43386a >::resize(unsigned int)@@Base+0x14ec86> │ │ │ │ nop │ │ │ │ - rev16 r0, r7 │ │ │ │ + rev16 r4, r7 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bkpt 0x002c │ │ │ │ + bkpt 0x0030 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r4, [pc, #64] @ (435374 >::resize(unsigned int)@@Base+0x150790>) │ │ │ │ + ldr r4, [pc, #80] @ (435384 >::resize(unsigned int)@@Base+0x1507a0>) │ │ │ │ lsls r7, r2, #1 │ │ │ │ - rev r6, r5 │ │ │ │ + rev r2, r6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r6, [r6, #22] │ │ │ │ + ldrb r2, [r7, #22] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - rev r4, r2 │ │ │ │ + rev r0, r3 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r2, [r3, #22] │ │ │ │ + ldrb r6, [r3, #22] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - pop {r1, r2, r6, pc} │ │ │ │ + pop {r1, r3, r6, pc} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r3, [pc, #640] @ (4355cc >::resize(unsigned int)@@Base+0x1509e8>) │ │ │ │ + ldr r3, [pc, #656] @ (4355dc >::resize(unsigned int)@@Base+0x1509f8>) │ │ │ │ lsls r7, r2, #1 │ │ │ │ - strh r6, [r2, #10] │ │ │ │ + strh r2, [r3, #10] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbnz r0, 435378 >::resize(unsigned int)@@Base+0x150794> │ │ │ │ + cbnz r4, 435378 >::resize(unsigned int)@@Base+0x150794> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbnz r4, 435368 >::resize(unsigned int)@@Base+0x150784> │ │ │ │ + cbnz r0, 43536a >::resize(unsigned int)@@Base+0x150786> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r2, [r1, #19] │ │ │ │ + ldrb r6, [r1, #19] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - cbnz r2, 43536a >::resize(unsigned int)@@Base+0x150786> │ │ │ │ + cbnz r6, 43536a >::resize(unsigned int)@@Base+0x150786> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r0, [r6, #18] │ │ │ │ + ldrb r4, [r6, #18] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - cbnz r6, 43536a >::resize(unsigned int)@@Base+0x150786> │ │ │ │ + cbnz r2, 43536c >::resize(unsigned int)@@Base+0x150788> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r6, [r2, #18] │ │ │ │ + ldrb r2, [r3, #18] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strh r0, [r1, #4] │ │ │ │ + strh r4, [r1, #4] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xb8d2 │ │ │ │ + @ instruction: 0xb8d6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xb8b8 │ │ │ │ + @ instruction: 0xb8bc │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r6, [r7, #16] │ │ │ │ + ldrb r2, [r0, #17] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - @ instruction: 0xb89c │ │ │ │ + @ instruction: 0xb8a0 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r2, [r4, #16] │ │ │ │ + ldrb r6, [r4, #16] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - @ instruction: 0xb880 │ │ │ │ + @ instruction: 0xb884 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r0, [r1, #16] │ │ │ │ + ldrb r4, [r1, #16] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - @ instruction: 0xb864 │ │ │ │ + @ instruction: 0xb868 │ │ │ │ lsls r5, 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│ lsls r0, r3, #1 │ │ │ │ - cmp r1, #146 @ 0x92 │ │ │ │ + cmp r1, #150 @ 0x96 │ │ │ │ lsls r0, r3, #1 │ │ │ │ - cbz r6, 436016 >::resize(unsigned int)@@Base+0x151432> │ │ │ │ + cbz r2, 436018 >::resize(unsigned int)@@Base+0x151434> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbnz r6, 435ff8 >::resize(unsigned int)@@Base+0x151414> │ │ │ │ + cbnz r2, 435ffa >::resize(unsigned int)@@Base+0x151416> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r0, [r0, #3] │ │ │ │ + ldrb r4, [r0, #3] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r2, [r5, #16] │ │ │ │ + strb r6, [r5, #16] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - uxtb r6, r7 │ │ │ │ + cbz r2, 436008 >::resize(unsigned int)@@Base+0x151424> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - uxtb r4, r1 │ │ │ │ + uxtb r0, r2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - sxtb r2, r4 │ │ │ │ + sxtb r6, r4 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r5, #23] │ │ │ │ + strb r4, [r5, #23] │ │ │ │ lsls r2, r2, #1 │ │ │ │ - @ instruction: 0xb71c │ │ │ │ + @ instruction: 0xb720 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xb64c │ │ │ │ + setend le │ │ │ │ lsls r5, r2, #1 │ │ │ │ - sub sp, #136 @ 0x88 │ │ │ │ + sub sp, #152 @ 0x98 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add sp, #56 @ 0x38 │ │ │ │ + add sp, #72 @ 0x48 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - push {r1, r3, r5, r6} │ │ │ │ + push {r1, r2, r3, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r7, sp, #128 @ 0x80 │ │ │ │ + add r7, sp, #144 @ 0x90 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - push {r2, r3, r4, r5} │ │ │ │ + push {r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r4, [r4, #17] │ │ │ │ + strb r0, [r5, #17] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r2, [r2, #124] @ 0x7c │ │ │ │ + ldr r6, [r2, #124] @ 0x7c │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, sp, #712 @ 0x2c8 │ │ │ │ + add r6, sp, #728 @ 0x2d8 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - push {r1, r2, r3, r5} │ │ │ │ + push {r1, r4, r5} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r7, #15] │ │ │ │ + strb r4, [r7, #15] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r4, [r4, #116] @ 0x74 │ │ │ │ + ldr r0, [r5, #116] @ 0x74 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, sp, #424 @ 0x1a8 │ │ │ │ + add r6, sp, #440 @ 0x1b8 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - push {r1, r2, r7} │ │ │ │ + push {r1, r3, r7} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r6, #14] │ │ │ │ + strb r4, [r6, #14] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r4, [r3, #112] @ 0x70 │ │ │ │ + ldr r0, [r4, #112] @ 0x70 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - uxth r2, r3 │ │ │ │ + uxth r6, r3 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r5, sp, #344 @ 0x158 │ │ │ │ + add r5, sp, #360 @ 0x168 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbz r4, 436072 >::resize(unsigned int)@@Base+0x15148e> │ │ │ │ + cbz r0, 436074 >::resize(unsigned int)@@Base+0x151490> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r2, [r3, #10] │ │ │ │ + strb r6, [r3, #10] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r6, [r0, #96] @ 0x60 │ │ │ │ + ldr r2, [r1, #96] @ 0x60 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r4, sp, #384 @ 0x180 │ │ │ │ + add r4, sp, #400 @ 0x190 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cbz r4, 43609e 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│ │ ldr r2, [pc, #528] @ (438e08 >::resize(unsigned int)@@Base+0x154224>) │ │ │ │ sub sp, #32 │ │ │ │ @@ -1395930,76 +1395934,76 @@ │ │ │ │ bl 1f1dc │ │ │ │ b.n 438c72 >::resize(unsigned int)@@Base+0x15408e> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ strb r2, [r1, r5] │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r6, [r0, #29] │ │ │ │ + ldrb r2, [r1, #29] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r1, #12] │ │ │ │ + ldrh r2, [r2, #12] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r0, [r7, #16] │ │ │ │ + ldrh r4, [r7, #16] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r2, [r5, #18] │ │ │ │ + ldrh r6, [r5, #18] │ │ │ │ lsls r5, r2, #1 │ │ │ │ lsls r3, r0, #9 │ │ │ │ movs r0, r0 │ │ │ │ - ldrb r4, [r2, #28] │ │ │ │ + ldrb r0, [r3, #28] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cmp r4, r3 │ │ │ │ + cmp r0, r4 │ │ │ │ lsls r2, r2, #1 │ │ │ │ strb r2, [r2, r3] │ │ │ │ lsls r7, r3, #1 │ │ │ │ - ldrb r0, [r4, #27] │ │ │ │ + ldrb r4, [r4, #27] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - negs r0, r5 │ │ │ │ + negs r4, r5 │ │ │ │ lsls r2, r2, #1 │ │ │ │ strb r7, [r4, #2] │ │ │ │ vaddl.u , d15, d5 │ │ │ │ - @ instruction: 0xffff7ea2 │ │ │ │ + @ instruction: 0xffff7ea6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - tst r2, r5 │ │ │ │ + tst r6, r5 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrb r0, [r1, #26] │ │ │ │ + ldrb r4, [r1, #26] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - tst r0, r2 │ │ │ │ + tst r4, r2 │ │ │ │ lsls r2, r2, #1 │ │ │ │ mcr2 15, 0, pc, cr15, cr15, {7} @ │ │ │ │ - ldrh r6, [r1, #12] │ │ │ │ + ldrh r2, [r2, #12] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r6, #50] @ 0x32 │ │ │ │ + strh r0, [r7, #50] @ 0x32 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r6, [r7, #24] │ │ │ │ + ldrb r2, [r0, #25] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - rors r6, r0 │ │ │ │ + rors r2, r1 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrb r4, [r4, #24] │ │ │ │ + ldrb r0, [r5, #24] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - sbcs r4, r5 │ │ │ │ + sbcs r0, r6 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrh r2, [r5, #10] │ │ │ │ + ldrh r6, [r5, #10] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r0, [r2, #31] │ │ │ │ + ldrb r4, [r2, #31] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r4, [r5, #23] │ │ │ │ + ldrb r0, [r6, #23] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adcs r4, r6 │ │ │ │ + adcs r0, r7 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrh r4, [r4, #10] │ │ │ │ + ldrh r0, [r5, #10] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r4, [r3, #16] │ │ │ │ + ldrh r0, [r4, #16] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r4, [r4, #22] │ │ │ │ + ldrb r0, [r5, #22] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r4, r5 │ │ │ │ + asrs r0, r6 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrb r6, [r0, #22] │ │ │ │ + ldrb r2, [r1, #22] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - asrs r4, r1 │ │ │ │ + asrs r0, r2 │ │ │ │ lsls r2, r2, #1 │ │ │ │ push {lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4080] @ 0xff0 │ │ │ │ sub sp, #12 │ │ │ │ bl 438be8 >::resize(unsigned int)@@Base+0x154004> │ │ │ │ @@ -1396020,17 +1396024,17 @@ │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ ldr r3, [sp, #4] │ │ │ │ mov r0, r3 │ │ │ │ add sp, #12 │ │ │ │ pop {pc} │ │ │ │ nop │ │ │ │ - ldrb r0, [r7, #18] │ │ │ │ + ldrb r4, [r7, #18] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - eors r0, r0 │ │ │ │ + eors r4, r0 │ │ │ │ lsls r2, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4056] @ 0xfd8 │ │ │ │ ldr r4, [pc, #348] @ (439050 >::resize(unsigned int)@@Base+0x15446c>) │ │ │ │ mov r6, r1 │ │ │ │ @@ -1396171,33 +1396175,33 @@ │ │ │ │ nop.w │ │ │ │ @ instruction: 0xffffffff │ │ │ │ vqrdmlsh.s , , d31[0] │ │ │ │ strh r0, [r2, r1] │ │ │ │ lsls r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldrsh r4, [r0, r6] │ │ │ │ + ldrsh r0, [r1, r6] │ │ │ │ lsls r6, r2, #1 │ │ │ │ - ldrsb r4, [r7, r2] │ │ │ │ + ldrsb r0, [r0, r3] │ │ │ │ lsls r0, r3, #1 │ │ │ │ str r0, [r3, r6] │ │ │ │ lsls r7, r3, #1 │ │ │ │ - ldrh r4, [r5, #0] │ │ │ │ + ldrh r0, [r6, #0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r4, [r6, #0] │ │ │ │ + ldrh r0, [r7, #0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r4, [r0, #0] │ │ │ │ + ldrh r0, [r1, #0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrsb r0, [r4, r0] │ │ │ │ + ldrsb r4, [r4, r0] │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r6, [r7, #0] │ │ │ │ + ldrh r2, [r0, #2] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r3, #62] @ 0x3e │ │ │ │ + strh r6, [r3, #62] @ 0x3e │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r2, #0] │ │ │ │ + ldrh r2, [r3, #0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, fp, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #3952] @ 0xf70 │ │ │ │ mov r6, r2 │ │ │ │ ldr r2, [pc, #372] @ (439208 >::resize(unsigned int)@@Base+0x154624>) │ │ │ │ @@ -1396349,37 +1396353,37 @@ │ │ │ │ ldrh r4, [r2, #24] │ │ │ │ itet eq │ │ │ │ andeq r5, r0 │ │ │ │ strne r0, [r6, r2] │ │ │ │ lsleq r7, r3, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r1, [pc, #96] @ (439274 >::resize(unsigned int)@@Base+0x154690>) │ │ │ │ + ldr r1, [pc, #112] @ (439284 >::resize(unsigned int)@@Base+0x1546a0>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r4, [r4, #4] │ │ │ │ + ldrh r0, [r5, #4] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r6, [r6, #54] @ 0x36 │ │ │ │ + strh r2, [r7, #54] @ 0x36 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - subs r5, #250 @ 0xfa │ │ │ │ + subs r5, #254 @ 0xfe │ │ │ │ lsls r2, r2, #1 │ │ │ │ - str r4, [r7, #56] @ 0x38 │ │ │ │ + str r0, [r0, #60] @ 0x3c │ │ │ │ lsls r0, r3, #1 │ │ │ │ - ldrh r0, [r2, #2] │ │ │ │ + ldrh r4, [r2, #2] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ble.n 43925c >::resize(unsigned int)@@Base+0x154678> │ │ │ │ + ble.n 439264 >::resize(unsigned int)@@Base+0x154680> │ │ │ │ lsls r1, r2, #1 │ │ │ │ - strh r6, [r6, #50] @ 0x32 │ │ │ │ + strh r2, [r7, #50] @ 0x32 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - subs r5, #122 @ 0x7a │ │ │ │ + subs r5, #126 @ 0x7e │ │ │ │ lsls r2, r2, #1 │ │ │ │ ldr r7, [pc, #704] @ (4394f8 >::resize(unsigned int)@@Base+0x154914>) │ │ │ │ lsls r7, r3, #1 │ │ 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#60] @ 0x3c │ │ │ │ + strh r2, [r6, #60] @ 0x3c │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r0, [r1, r7] │ │ │ │ + ldrb r4, [r1, r7] │ │ │ │ lsls r3, r2, #1 │ │ │ │ - strh r6, [r2, #60] @ 0x3c │ │ │ │ + strh r2, [r3, #60] @ 0x3c │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r4, [pc, #880] @ (439c30 >::resize(unsigned int)@@Base+0x15504c>) │ │ │ │ + ldr r4, [pc, #896] @ (439c40 >::resize(unsigned int)@@Base+0x15505c>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - strh r0, [r5, #58] @ 0x3a │ │ │ │ + strh r4, [r5, #58] @ 0x3a │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r6, [r2, r3] │ │ │ │ + strh r2, [r3, r3] │ │ │ │ lsls r3, r2, #1 │ │ │ │ - strh r0, [r0, r3] │ │ │ │ + strh r4, [r0, r3] │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldr r4, [pc, #216] @ (4399a8 >::resize(unsigned int)@@Base+0x154dc4>) │ │ │ │ + ldr r4, [pc, #232] @ (4399b8 >::resize(unsigned int)@@Base+0x154dd4>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldr r2, [pc, #304] @ (439a04 >::resize(unsigned int)@@Base+0x154e20>) │ │ │ │ + ldr r2, [pc, #320] @ (439a14 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#992] @ (439ccc >::resize(unsigned int)@@Base+0x1550e8>) │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldr r6, [r3, #92] @ 0x5c │ │ │ │ + ldr r2, [r4, #92] @ 0x5c │ │ │ │ lsls r4, r2, #1 │ │ │ │ - mrc2 0, 6, r0, cr8, cr4, {2} │ │ │ │ - ldmia r3!, {r1, r4, r5, r6} │ │ │ │ + mrc2 0, 6, r0, cr12, cr4, {2} │ │ │ │ + ldmia r3!, {r1, r2, r4, r5, r6} │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldcl 0, cr0, [r8], {87} @ 0x57 │ │ │ │ - strb r2, [r1, #21] │ │ │ │ + ldcl 0, cr0, [ip], {87} @ 0x57 │ │ │ │ + strb r6, [r1, #21] │ │ │ │ lsls r4, r2, #1 │ │ │ │ - ldrh r4, [r2, #2] │ │ │ │ + ldrh r0, [r3, #2] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r0, [r6, #62] @ 0x3e │ │ │ │ + strh r4, [r6, #62] @ 0x3e │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r2, [r6, #0] │ │ │ │ + ldrh r6, [r6, #0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r6, [r0, #0] │ │ │ │ + ldrh r2, [r1, #0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrh r0, [r6, #4] │ │ │ │ + ldrh r4, [r6, #4] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r0, [r2, #16] │ │ │ │ + strb r4, [r2, #16] │ │ │ │ lsls r4, r2, #1 │ │ │ │ - strh r4, [r5, #16] │ │ │ │ + strh r0, [r6, #16] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r3, #34] @ 0x22 │ │ │ │ + strh r0, [r4, #34] @ 0x22 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r2, #20] │ │ │ │ + strh r6, [r2, #20] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r0, [r3, #14] │ │ │ │ + strh r4, [r3, #14] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r0, [r2, #18] │ │ │ │ + strh r4, [r2, #18] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r2, #20] │ │ │ │ + strh r6, [r2, #20] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r6, [r4, #12] │ │ │ │ + strb r2, [r5, #12] │ │ │ │ lsls r4, r2, #1 │ │ │ │ - strh r0, [r5, #8] │ │ │ │ + strh r4, [r5, #8] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - subs r0, #44 @ 0x2c │ │ │ │ + subs r0, #48 @ 0x30 │ │ │ │ lsls r2, r2, #1 │ │ │ │ - strh r6, [r1, #8] │ │ │ │ + strh r2, [r2, #8] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - bvc.n 4399f8 >::resize(unsigned int)@@Base+0x154e14> │ │ │ │ + bvc.n 439a00 >::resize(unsigned int)@@Base+0x154e1c> │ │ │ │ lsls r1, r2, #1 │ │ │ │ - strh r4, [r0, #22] │ │ │ │ + strh r0, [r1, #22] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r4, #6] │ │ │ │ + strh r0, [r5, #6] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r4, #10] │ │ │ │ + strh r6, [r4, #10] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r2, [r0, #6] │ │ │ │ + strh r6, [r0, #6] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strb r6, [r5, #8] │ │ │ │ + strb r2, [r6, #8] │ │ │ │ lsls r4, r2, #1 │ │ │ │ - strh r0, [r2, #14] │ │ │ │ + strh r4, [r2, #14] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cmp lr, r8 │ │ │ │ + cmp sl, r9 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r1, [pc, #856] @ (439cbc >::resize(unsigned int)@@Base+0x1550d8>) │ │ │ │ + ldr r1, [pc, #872] @ (439ccc >::resize(unsigned int)@@Base+0x1550e8>) │ │ │ │ lsls r4, r2, #1 │ │ │ │ - strh r6, [r3, #18] │ │ │ │ + strh r2, [r4, #18] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r2, [r7, r1] │ │ │ │ + ldr r6, [r7, r1] │ │ │ │ lsls r3, r2, #1 │ │ │ │ - strh r2, [r1, #18] │ │ │ │ + strh r6, [r1, #18] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0x4792 │ │ │ │ + @ instruction: 0x4796 │ │ │ │ lsls r3, r2, #1 │ │ │ │ - ldrb r4, [r6, #30] │ │ │ │ + ldrb r0, [r7, #30] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r6, #184 @ 0xb8 │ │ │ │ + adds r6, #188 @ 0xbc │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrb r2, [r3, #30] │ │ │ │ + ldrb r6, [r3, #30] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r6, [r2, #8] │ │ │ │ + strh r2, [r3, #8] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r2, [r7, #29] │ │ │ │ + ldrb r6, [r7, #29] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r6, #126 @ 0x7e │ │ │ │ + adds r6, #130 @ 0x82 │ │ │ │ lsls r2, r2, #1 │ │ │ │ ldr r0, [pc, #896] @ (439d10 >::resize(unsigned int)@@Base+0x15512c>) │ │ │ │ movw r1, #1570 @ 0x622 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ ldr r0, [pc, #888] @ (439d14 >::resize(unsigned int)@@Base+0x155130>) │ │ │ │ @@ -1397407,83 +1397411,83 @@ │ │ │ │ str.w r3, [r9] │ │ │ │ b.w 439194 >::resize(unsigned int)@@Base+0x1545b0> │ │ │ │ ... │ │ │ │ b.n 439726 >::resize(unsigned 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0x66 │ │ │ │ + adds r2, #106 @ 0x6a │ │ │ │ lsls r2, r2, #1 │ │ │ │ - ldrb r4, [r2, #12] │ │ │ │ + ldrb r0, [r3, #12] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r4, [r6, #23] │ │ │ │ + ldrb r0, [r7, #23] │ │ │ │ lsls r5, r2, #1 │ │ │ │ ldr.w r0, [pc, #1440] @ 43a340 >::resize(unsigned int)@@Base+0x15575c> │ │ │ │ mov.w r1, #1920 @ 0x780 │ │ │ │ add r0, pc │ │ │ │ adds r0, #12 │ │ │ │ bl 1f05c │ │ │ │ mov r0, r6 │ │ │ │ @@ -1397996,107 +1398000,107 @@ │ │ │ │ ldr r0, [pc, #208] @ (43a3f8 >::resize(unsigned int)@@Base+0x155814>) │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ str.w r4, [r9] │ │ │ │ b.n 43a0ca >::resize(unsigned int)@@Base+0x1554e6> │ │ │ │ nop.w │ │ │ │ ... │ │ │ │ - ldrb r4, [r2, #9] │ │ │ │ + ldrb r0, [r3, #9] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r4, [r3, #27] │ │ │ │ + ldrb r0, [r4, #27] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r2, [r0, #8] │ │ │ │ + ldrb r6, [r0, #8] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strh r4, [r3, #8] │ │ │ │ + strh r0, [r4, #8] │ │ │ │ lsls r5, r2, #1 │ │ │ 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│ │ │ + add r8, ip │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrsh r2, [r3, r4] │ │ │ │ + ldrsh r6, [r3, r4] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add ip, r6 │ │ │ │ + add r8, r7 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrsh r6, [r0, r2] │ │ │ │ + ldrsh r2, [r1, r2] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add sl, r1 │ │ │ │ + add lr, r1 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrsh r0, [r2, r0] │ │ │ │ + ldrsh r4, [r2, r0] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r2, r9 │ │ │ │ + add r6, r9 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - str r2, [r3, #16] │ │ │ │ + str r6, [r3, #16] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r0, r5 │ │ │ │ + add r4, r5 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r2, [r5, r3] │ │ │ │ + ldrb r6, [r5, r3] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldrb r6, [r0, r5] │ │ │ │ + ldrb r2, [r1, r5] │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r0, [pc, #176] @ (43dbc8 >::resize(unsigned int)@@Base+0x158fe4>) │ │ │ │ + ldr r0, [pc, #192] @ (43dbd8 >::resize(unsigned int)@@Base+0x158ff4>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - muls r6, r0 │ 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ip, lr │ │ │ │ + add r8, pc │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add ip, sp │ │ │ │ + add r8, lr │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r7, #0 │ │ │ │ + adds r7, #4 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add sl, r8 │ │ │ │ + add lr, r8 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r3, [pc, #1016] @ (43e9e4 >::resize(unsigned int)@@Base+0x159e00>) │ │ │ │ + ldr r4, [pc, #8] @ (43e5f4 >::resize(unsigned int)@@Base+0x159a10>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - adds r6, #200 @ 0xc8 │ │ │ │ + adds r6, #204 @ 0xcc │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r8, r1 │ │ │ │ + add ip, r1 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - ldr r3, [pc, #416] @ (43e798 >::resize(unsigned int)@@Base+0x159bb4>) │ │ │ │ + ldr r3, [pc, #432] @ (43e7a8 >::resize(unsigned int)@@Base+0x159bc4>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, sp │ │ │ │ + add r2, lr │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r6, ip │ │ │ │ + add r2, sp │ │ │ │ lsls r5, r2, #1 │ │ │ │ - subs r2, #182 @ 0xb6 │ │ │ │ + subs r2, #186 @ 0xba │ │ │ │ lsls r5, r2, #1 │ │ │ │ - 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#1 │ │ │ │ - subs r0, #6 │ │ │ │ + subs r0, #10 │ │ │ │ lsls r5, r2, #1 │ │ │ │ ldr r1, [sp, #68] @ 0x44 │ │ │ │ mov sl, r2 │ │ │ │ str r7, [sp, #56] @ 0x38 │ │ │ │ mov r7, r3 │ │ │ │ sub.w r8, r1, #4 │ │ │ │ cmp r6, r5 │ │ │ │ @@ -1404637,27 +1404641,27 @@ │ │ │ │ b.w 43d888 >::resize(unsigned int)@@Base+0x158ca4> │ │ │ │ mov r3, r7 │ │ │ │ mov r2, sl │ │ │ │ ldr r7, [sp, #56] @ 0x38 │ │ │ │ movs r6, #1 │ │ │ │ b.n 43e374 >::resize(unsigned int)@@Base+0x159790> │ │ │ │ nop │ │ │ │ - adds r1, #64 @ 0x40 │ │ │ │ + adds r1, #68 @ 0x44 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - strex r0, r0, [r0, #324] @ 0x144 │ │ │ │ - adds r1, #18 │ │ │ │ + strex r0, r0, [r4, #324] @ 0x144 │ │ │ │ + adds r1, #22 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - @ instruction: 0xe8120051 │ │ │ │ - adds r0, #238 @ 0xee │ │ │ │ + @ instruction: 0xe8160051 │ │ │ │ + adds r0, #242 @ 0xf2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 43e748 >::resize(unsigned int)@@Base+0x159b64> │ │ │ │ + b.n 43e750 >::resize(unsigned int)@@Base+0x159b6c> │ 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│ │ │ - @ instruction: 0xffff2fb2 │ │ │ │ + @ instruction: 0xffff2fb6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 43e60c >::resize(unsigned int)@@Base+0x159a28> │ │ │ │ + b.n 43e614 >::resize(unsigned int)@@Base+0x159a30> │ │ │ │ lsls r1, r2, #1 │ │ │ │ push {r4, r5, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4064] @ 0xfe0 │ │ │ │ sub sp, #20 │ │ │ │ ldr r1, [pc, #192] @ (43e974 >::resize(unsigned int)@@Base+0x159d90>) │ │ │ │ @@ -1404858,37 +1404862,37 @@ │ │ │ │ ldr r0, [pc, #68] @ (43e9a8 >::resize(unsigned int)@@Base+0x159dc4>) │ │ │ │ mov r1, r4 │ │ │ │ add r0, pc │ │ │ │ bl 1f1dc │ │ │ │ b.n 43e8fc >::resize(unsigned int)@@Base+0x159d18> │ │ │ │ blx 1634c <__stack_chk_fail@plt> │ │ │ │ nop │ │ │ │ - ldr r7, [pc, #16] @ (43e988 >::resize(unsigned int)@@Base+0x159da4>) │ │ │ │ + ldr r7, [pc, #32] @ (43e998 >::resize(unsigned int)@@Base+0x159db4>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ strb.w r0, [r8, #94] @ 0x5e │ │ │ │ - ldr r6, [pc, #736] @ (43ec60 >::resize(unsigned int)@@Base+0x15a07c>) │ │ │ │ + ldr r6, [pc, #752] @ (43ec70 >::resize(unsigned int)@@Base+0x15a08c>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ adds r0, r0, r2 │ │ │ │ movs r0, r0 │ │ │ │ - ldr r6, [pc, #912] @ (43ed18 >::resize(unsigned int)@@Base+0x15a134>) │ │ │ │ + ldr r6, [pc, #928] @ (43ed28 >::resize(unsigned int)@@Base+0x15a144>) │ │ │ │ lsls r5, r2, #1 │ │ │ │ - cmp r7, #14 │ │ │ │ + cmp r7, #18 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 43e5b4 >::resize(unsigned int)@@Base+0x1599d0> │ │ │ │ + b.n 43e5bc >::resize(unsigned int)@@Base+0x1599d8> │ │ │ │ lsls r1, r2, #1 │ │ │ │ str.w r0, [r8, lr, lsl #1] │ │ │ │ mrc2 15, 2, pc, cr5, cr15, {7} │ │ │ │ - cmp r6, #202 @ 0xca │ │ │ │ + cmp r6, #206 @ 0xce │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 43e53c >::resize(unsigned int)@@Base+0x159958> │ │ │ │ + b.n 43e544 >::resize(unsigned int)@@Base+0x159960> │ │ │ │ lsls r1, r2, #1 │ │ │ │ bls.n 43e9be >::resize(unsigned int)@@Base+0x159dda> │ │ │ │ - @ instruction: 0xffff2e9e │ │ │ │ + @ instruction: 0xffff2ea2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - b.n 43e4f0 >::resize(unsigned int)@@Base+0x15990c> │ │ │ │ + b.n 43e4f8 >::resize(unsigned int)@@Base+0x159914> │ │ │ │ lsls r1, r2, #1 │ │ │ │ movs r0, r0 │ │ │ │ movs r0, r0 │ │ │ │ mov r0, r1 │ │ │ │ bx lr │ │ │ │ subs r0, r1, r2 │ │ │ │ clz r0, r0 │ │ │ │ @@ -1404942,15 +1404946,15 @@ │ │ │ │ b.n 43ea0c >::resize(unsigned int)@@Base+0x159e28> │ │ │ │ movs r0, #0 │ │ │ │ add sp, #8 │ │ │ │ pop {r4, r5, r6, pc} │ │ │ │ movs r0, #1 │ │ │ │ b.n 43ea2e >::resize(unsigned int)@@Base+0x159e4a> │ │ │ │ nop │ │ │ │ - mrc2 0, 5, r0, cr10, cr8, {2} │ │ │ │ + mcr2 0, 6, r0, cr2, cr8, {2} │ │ │ │ stmdb sp!, {r4, r5, r6, r7, r8, r9, sl, lr} │ │ │ │ mov.w ip, #4096 @ 0x1000 │ │ │ │ sub.w ip, sp, ip │ │ │ │ str.w r0, [ip, #4032] @ 0xfc0 │ │ │ │ sub sp, #32 │ │ │ │ mov r7, r1 │ │ │ │ ldr r1, [pc, #504] @ (43ec4c >::resize(unsigned int)@@Base+0x15a068>) │ │ │ │ @@ -1405144,40 +1405148,40 @@ │ │ │ │ mov.w r1, #4294967295 @ 0xffffffff │ │ │ │ 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0x38 │ │ │ │ + strh r6, [r1, #56] @ 0x38 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - stmia r3!, {r1, r3, r4, r6, r7} │ │ │ │ + stmia r3!, {r1, r2, r3, r4, r6, r7} │ │ │ │ lsls r1, r2, #1 │ │ │ │ - ldr r6, [sp, #832] @ 0x340 │ │ │ │ + ldr r6, [sp, #848] @ 0x350 │ │ │ │ lsls r6, r2, #1 │ │ │ │ - str r3, [sp, #544] @ 0x220 │ │ │ │ + str r3, [sp, #560] @ 0x230 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - mrc 0, 2, r0, cr10, cr1, {2} │ │ │ │ - str r2, [sp, #200] @ 0xc8 │ │ │ │ + mrc 0, 2, r0, cr14, cr1, {2} │ │ │ │ + str r2, [sp, #216] @ 0xd8 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - str r2, [sp, #152] @ 0x98 │ │ │ │ + str r2, [sp, #168] @ 0xa8 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - bcc.n 442084 >::resize(unsigned int)@@Base+0x15d4a0> │ │ │ │ + bcc.n 44208c >::resize(unsigned int)@@Base+0x15d4a8> │ │ │ │ lsls r5, r2, #1 │ │ │ │ - blt.n 442060 >::resize(unsigned int)@@Base+0x15d47c> │ │ │ │ + blt.n 442068 >::resize(unsigned int)@@Base+0x15d484> │ │ │ │ lsls r1, r2, #1 │ │ │ │ - ldc2l 0, cr0, [ip], #324 @ 0x144 │ │ │ │ - ldr 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0x1a8 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - adds r6, r2, r6 │ │ │ │ + adds r2, r3, r6 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - sub sp, #312 @ 0x138 │ │ │ │ + sub sp, #328 @ 0x148 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - adds r4, r3, r4 │ │ │ │ + adds r0, r4, r4 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add sp, #336 @ 0x150 │ │ │ │ + add sp, #352 @ 0x160 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - adds r2, r4, r2 │ │ │ │ + adds r6, r4, r2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ - add r7, sp, #872 @ 0x368 │ │ │ │ + add r7, sp, #888 @ 0x378 │ │ │ │ lsls r1, r2, #1 │ │ │ │ - adds r2, r3, r2 │ │ │ │ + adds r6, r3, r2 │ │ │ │ lsls r5, r2, #1 │ │ │ │ ldr.w r1, [pc, #3400] @ 442e50 >::resize(unsigned int)@@Base+0x15e26c> │ │ │ │ add.w r0, sp, #1792 @ 0x700 │ │ │ │ adds r7, #3 │ │ │ │ movw r3, #562 @ 0x232 │ │ │ │ add r1, pc │ │ │ │ ldr r6, [sp, #52] @ 0x34 │ │ │ │ @@ -1411332,189 +1411336,189 @@ │ │ │ │ ldr r2, [pc, #368] @ (442fac >::resize(unsigned int)@@Base+0x15e3c8>) │ │ │ │ mov r0, r4 │ │ │ │ ldr r1, [sp, #32] │ │ │ │ add r2, pc │ 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